Interlaken (2. paaudzes) Intel ®
Agilex™ FPGA IP dizains Example
Lietotāja rokasgrāmata
Īsā lietošanas pamācība
Interlaken (2. paaudzes) FPGA IP kodols nodrošina simulācijas testēšanas stendu un aparatūras dizainu ex.ample, kas atbalsta kompilāciju un aparatūras testēšanu. Kad jūs ģenerējat dizainu, piemample, parametru redaktors automātiski izveido fileir nepieciešams, lai modelētu, apkopotu un pārbaudītu dizainu aparatūrā. Dizains example ir pieejama arī funkcijai Interlaken Look-aside.
Pārbaudes stends un dizains example atbalsta NRZ un PAM4 režīmu E-tile ierīcēm. Interlaken (2. paaudzes) FPGA IP kodols ģenerē dizaina piemamples visām atbalstītajām joslu skaita un datu pārraides ātruma kombinācijām.
1. attēls. Dizaina izstrādes soļi Example
Interlaken (2. paaudzes) IP kodola dizains example atbalsta šādas funkcijas:
- Iekšējais TX uz RX seriālās cilpas režīms
- Automātiski ģenerē fiksēta izmēra paketes
- Pamata pakešu pārbaudes iespējas
- Iespēja izmantot sistēmas konsoli, lai atiestatītu dizainu atkārtotas testēšanas nolūkos
- PMA adaptācija
2. attēls. Interlakenas (2. paaudzes) dizaina augsta līmeņa blokshēma Example
Saistītā informācija
- Interlaken (2. paaudzes) FPGA IP lietotāja rokasgrāmata
- Interlaken (2. paaudzes) Intel FPGA IP izlaišanas piezīmes
1.1. Aparatūras un programmatūras prasības
Lai pārbaudītu bijušoampdizains, izmantojiet šādu aparatūru un programmatūru:
- Intel® Prime Pro Edition programmatūras versija 21.3
- Sistēmas konsole
- Atbalstītie simulatori:
— Siemens* EDA ModelSim* SE vai QuestaSim*
— konspekts* VCS*
— Kadence* Xcelium* - Intel Agilex® Quartus™ F-Series raiduztvērēja-SoC izstrādes komplekts (AGFB014R24A2E2V)
Saistītā informācija
Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplekta lietotāja rokasgrāmata
1.2. Direktoriju struktūra
Interlaken (2. paaudzes) IP kodola dizains example file direktoriji satur šādu ģenerētu files dizainam example.
3. attēls. Ģenerētās Interlakenas direktoriju struktūra (2. paaudze) Example dizains
Aparatūras konfigurācija, simulācija un pārbaude files atrodasample_installation_dir>/uflex_ilk_0_example_design.
1. tabula. Interlaken (2. paaudze) IP Core Hardware Design Example File Apraksti
Šie files atrodasample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus direktorijā.
| File Vārdi | Apraksts |
| example_design.qpf | Intel Quartus Prime projekts file. |
| example_design.qsf | Intel Quartus Prime projekta iestatījumi file |
| example_design.sdc jtag_timing_template.sdc | Konspekts Dizaina ierobežojums file. Varat kopēt un modificēt savam dizainam. |
| sysconsole_testbench.tcl | Galvenā file lai piekļūtu sistēmas konsolei |
2. tabula. Interlaken (2. paaudzes) IP Core Testbench File Apraksts
Šis file atrodas sadaļāample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl direktorijā.
| File Vārds | Apraksts |
| top_tb.sv | Augstākā līmeņa testa stends file. |
3. tabula. nterlaken (2. paaudzes) IP Core Testbench skripti
Šie files atrodasample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench direktorijā.
| File Vārds | Apraksts |
| vcstest.sh | VCS skripts, lai palaistu testbandu. |
| vlog_pro.do | ModelSim SE vai QuestaSim skripts, lai palaistu testbandu. |
| xcelium.sh | Xcelium skripts, lai palaistu testbandu. |
1.3. Aparatūras dizains Piemample Komponenti
Bijušaisample design savieno sistēmas un PLL atsauces pulksteņus un nepieciešamās konstrukcijas sastāvdaļas. Bijušaisample design konfigurē IP kodolu iekšējā cilpas režīmā un ģenerē paketes IP kodola TX lietotāja datu pārsūtīšanas saskarnē. IP kodols nosūta šīs paketes pa iekšējo atpakaļcilpas ceļu caur raiduztvērēju.
Pēc tam, kad IP kodola uztvērējs saņem paketes atpakaļcilpas ceļā, tas apstrādā Interlaken paketes un pārsūta tās RX lietotāja datu pārsūtīšanas saskarnē. Bijušaisample dizains pārbauda, vai saņemtās un nosūtītās paketes sakrīt.
Aparatūra example dizains ietver ārējos PLL. Jūs varat pārbaudīt skaidru tekstu files uz view sample kods, kas ievieš vienu iespējamo metodi ārējo PLL savienošanai ar Interlaken (2. paaudzes) FPGA IP.
Interlaken (2. paaudzes) aparatūras dizains example ietver šādas sastāvdaļas:
- Interlaken (2. paaudzes) FPGA IP
- Pakešu ģenerators un pakešu pārbaudītājs
- JTAG kontrolieris, kas sazinās ar sistēmas konsoli. Jūs sazināties ar klienta loģiku, izmantojot sistēmas konsoli.
4. attēls. Interlaken (2. paaudzes) aparatūras dizains Example Augsta līmeņa blokshēma E-tile NRZ režīma variācijām
Interlaken (2. paaudzes) aparatūras dizains exampLai izmantotu E-tile PAM4 režīma variācijas, ir nepieciešams papildu pulkstenis mac_clkin, ko ģenerē IO PLL. Šim PLL ir jāizmanto tas pats atsauces pulkstenis, kas vada pll_ref_clk.
5. attēls. Interlaken (2. paaudzes) aparatūras dizains Example Augsts līmenis
Bloku diagramma E-tile PAM4 režīma variācijām
E-tile PAM4 režīma variācijām, kad iespējojat parametru Saglabāt neizmantotos raiduztvērēja kanālus parametram PAM4, tiek pievienots papildu atsauces pulksteņa ports (pll_ref_clk [1]). Šim portam ir jābūt darbinātam ar tādu pašu frekvenci, kas noteikta IP parametru redaktorā (atsauces pulksteņa frekvence saglabātajiem kanāliem). Neizmantoto raiduztvērēja kanālu saglabāšana PAM4 nav obligāta. Šim pulkstenim piešķirtā tapa un saistītie ierobežojumi ir redzami QSF, kad dizaina ģenerēšanai atlasāt Intel Stratix® 10 vai Intel Agilex izstrādes komplektu.
Dizainam, piemampsimulācijas laikā testbends vienmēr nosaka vienu un to pašu frekvenci pll_ref_clk[0] un pll_ref_clk[1].
Saistītā informācija
Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplekta lietotāja rokasgrāmata
1.4. Dizaina ģenerēšana
6. attēls. Procedūra
Veiciet šīs darbības, lai ģenerētu aparatūru exampdizains un testēšanas stends:
- Programmatūrā Intel Quartus Prime Pro Edition noklikšķiniet uz File ➤ Jauna projekta vednis, lai izveidotu jaunu Intel Quartus Prime projektu, vai noklikšķiniet uz File ➤ Atveriet projektu, lai atvērtu esošu Intel Quartus Prime projektu. Vednis piedāvā norādīt ierīci.
- Norādiet Agilex ierīču saimi un atlasiet ierīci savam dizainam.
- IP katalogā atrodiet un veiciet dubultklikšķi uz Interlaken (2nd Generation) Intel FPGA IP. Parādās logs New IP Variant.
- Norādiet augstākā līmeņa nosaukumu jūsu pielāgotajam IP variantam. Parametru redaktors saglabā IP variantu iestatījumus a file nosaukts .ip.
- Noklikšķiniet uz Labi. Parādās parametru redaktors.
7. attēls. Piemample Design Tab Interlaken (2. paaudzes) Intel FPGA IP parametru redaktorā
- Cilnē IP norādiet sava IP pamata varianta parametrus.
- Cilnē PMA adaptācija norādiet PMA adaptācijas parametrus, ja plānojat izmantot PMA adaptāciju savām E-tile ierīces variācijām.
Šis solis nav obligāts:
• Atlasiet opciju Enable adaptation load soft IP opciju.
Piezīme. Ja ir iespējota PMA adaptācija, cilnē IP ir jāiespējo opcija Iespējot vietējo PHY atkļūdošanas galveno galapunktu (NPDME).
• Izvēlieties PMA adaptācijas sākotnējo iestatījumu PMA adaptācijai Atlasiet parametru.
• Noklikšķiniet uz PMA Adaptation Preload, lai ielādētu sākotnējās un nepārtrauktās adaptācijas parametrus.
• Norādiet atbalstāmo PMA konfigurāciju skaitu, ja ir iespējotas vairākas PMA konfigurācijas, izmantojot parametru Number of PMA konfigurācijas parametru.
• Izvēlieties, kuru PMA konfigurāciju ielādēt vai saglabāt, izmantojot Atlasiet PMA konfigurāciju, ko ielādēt vai saglabāt.
• Noklikšķiniet uz Ielādēt adaptāciju no atlasītās PMA konfigurācijas, lai ielādētu atlasītos PMA konfigurācijas iestatījumus.
Papildinformāciju par PMA adaptācijas parametriem skatiet E-tile raiduztvērēja PHY lietotāja rokasgrāmatā. - Uz Exampcilnē Dizains atlasiet opciju Simulācija, lai ģenerētu testēšanas stendu, un atlasiet opciju Sintēze, lai ģenerētu aparatūru, piemēram,ampdizains.
Piezīme. Jums ir jāatlasa vismaz viena no Simulācijas vai Sintēzes opcijām, lai ģenerētu Example dizains Files. - Ģenerētajam HDL formātam ir pieejams tikai Verilog.
- Mērķa izstrādes komplektam atlasiet atbilstošo opciju.
Piezīme. Intel Agilex F sērijas raiduztvērēja SoC izstrādes komplekta opcija ir pieejama tikai tad, ja jūsu projektā ir norādīts Intel Agilex ierīces nosaukums, kas sākas ar AGFA012 vai AGFA014. Atlasot opciju Izstrādes komplekts, tapu piešķiršana tiek iestatīta saskaņā ar Intel Agilex Development Kit ierīces daļas numuru AGFB014R24A2E2V un var atšķirties no jūsu atlasītās ierīces. Ja plānojat pārbaudīt dizainu ar aparatūru uz cita PCB, atlasiet opciju Nav izstrādes komplekta un veiciet atbilstošos tapu piešķiršanu .qsf. file. - Noklikšķiniet uz Ģenerēt Example dizains. Izvēlēties ExampTiek parādīts logs Design Directory.
- Ja vēlaties modificēt dizainu, piemample direktorija ceļš vai nosaukums no parādītajiem noklusējuma iestatījumiem (uflex_ilk_0_example_design), pārlūkojiet jauno ceļu un ierakstiet jauno dizainu, piemample direktorija nosaukums.
- Noklikšķiniet uz Labi.
Saistītā informācija
- Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplekta lietotāja rokasgrāmata
- E-tile raiduztvērēja PHY lietotāja rokasgrāmata
1.5. Dizaina imitācija Example Testbench
Skatiet Interlaken (2nd Generation) Hardware Design Example augsta līmeņa bloks E-tile NRZ režīma variācijām un Interlaken (2. paaudzes) aparatūras dizains Example High Level Block for E-tile PAM4 Mode Variāciju blokshēmas simulācijas testa stendam.
8. attēls. Procedūra
Veiciet šīs darbības, lai simulētu testa stendu:
- Komandu uzvednē pārejiet uz testbench simulācijas direktoriju. Katalogs irample_installation_dir>/example_design/ testbench Intel Agilex ierīcēm.
- Palaidiet simulācijas skriptu jūsu izvēlētajam atbalstītajam simulatoram. Skripts apkopo un palaiž simulatora testa stendu. Pēc simulācijas pabeigšanas jūsu skriptam ir jāpārbauda, vai SOP un EOP skaits atbilst. Skatiet tabulu Simulācijas palaišanas soļi.
4. tabula. Simulācijas palaišanas soļiSimulators Norādījumi ModelSim SE vai QuestaSim Komandrindā ierakstiet -do vlog_pro.do. Ja vēlaties simulēt, neizmantojot ModelSim GUI, ierakstiet vsim -c -do vlog_pro.do VCS Komandrindā ierakstiet sh vcstest.sh Xcelium Komandrindā ierakstiet sh xcelium.sh - Analizējiet rezultātus. Veiksmīga simulācija nosūta un saņem paketes un parāda “Test PASSED”.
Dizaina pārbaudes stends, piemample pabeidz šādus uzdevumus:
- Instantitē Interlaken (2. paaudzes) Intel FPGA IP.
- Drukā PHY statusu.
- Pārbauda metakadra sinhronizāciju (SYNC_LOCK) un vārdu (bloka) robežas (WORD_LOCK).
- Gaida, kamēr atsevišķas joslas tiks bloķētas un izlīdzinātas.
- Sāk pārsūtīt paketes.
- Pārbauda pakešu statistiku:
— CRC24 kļūdas
— SOP
— EOP
Sekojošie sampizvade ilustrē veiksmīgu simulācijas testu Interlaken režīmā:
**********************************************
INFORMĀCIJA: gaida, kad tiks saskaņotas joslas.
Visas uztvērēja joslas ir izlīdzinātas un ir gatavas satiksmei.
*********************************************************
*********************************************************
INFORMĀCIJA: sāciet pakešu pārsūtīšanu
*********************************************************
*********************************************************
INFORMĀCIJA: pārtrauciet pakešu pārsūtīšanu
*********************************************************
*********************************************************
INFO: Pakešu statistikas pārbaude
*********************************************************
Paziņotās CRC 24 kļūdas: 0
Pārsūtītās SOP: 100
Pārsūtītās EOP: 100
Saņemtie SOP: 100
Saņemtie EOP: 100
ECC kļūdu skaits: 0
*********************************************************
INFORMĀCIJA: Pārbaude IZCELTA
*********************************************************
Piezīme: Interlaken dizaina example simulation testbench nosūta 100 paketes un saņem 100 paketes.
Sekojošie sampizvade ilustrē veiksmīgu simulācijas testu Interlakenas skatīšanās režīmā:
Pārbaudiet, vai TX un RX skaitītājs ir vienāds vai nē.
———————————————————--
READ_MM: adrese 4000014 = 00000001.
———————————————————--
De-assert Counter vienāds bits.
———————————————————--
WRITE_MM: adrese 4000001 iegūst 00000001.
WRITE_MM: adrese 4000001 iegūst 00000000.
———————————————————--
RX_SOP SKAITĪTĀJS.
———————————————————--
READ_MM: adrese 400000c = 0000006a.
———————————————————--
RX_EOP SKAITĪTĀJS.
READ_MM: adrese 400000d = 0000006a.
———————————————————--
READ_MM: adrese 4000010 = 00000000.
———————————————————--
Parādīt gala ziņojumu.
———————————————————--
0 Atklāta kļūda
Ziņots par 0 CRC24 kļūdām
Pārsūtīti 106 SOP
Pārsūtīti 106 EOP
Saņemti 106 SOP
Saņemti 106 EOP
———————————————————--
Simulācijas pabeigšana
———————————————————--
PĀRBAUDE IZKRITOTA
———————————————————--
Piezīme: Pakešu skaits (SOP un EOP) atšķiras katrā joslā Interlaken Lookaside dizainā, piemēram,ample simulation sample izvade.
Saistītā informācija
Aparatūras dizains Piemample Sastāvdaļas 6. lpp
1.6. Dizaina Ex. kompilēšana un konfigurēšanaample aparatūrā
9. attēls. Procedūra
Lai apkopotu un palaistu demonstrācijas testu aparatūrai, piemēram,ampdizains, veiciet šīs darbības:
- Nodrošiniet aparatūru, piemampdizaina paaudze ir pabeigta.
- Programmatūrā Intel Quartus Prime Pro Edition atveriet projektu Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
- Izvēlnē Apstrāde noklikšķiniet uz Sākt kompilāciju.
- Pēc veiksmīgas apkopošanas .sof file ir pieejams jūsu norādītajā direktorijā.
Veiciet šīs darbības, lai programmētu aparatūru, piemampIntel Agilex ierīces dizains: - Savienojiet Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplektu ar saimniekdatoru.
b. Palaidiet lietojumprogrammu Clock Control, kas ir daļa no izstrādes komplekta, un iestatiet jaunas frekvences dizainam, piemēram,ample. Tālāk ir norādīts frekvences iestatījums lietojumprogrammā Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT — iestatiet uz pll_ref_clk (1) vērtību atbilstoši jūsu dizaina prasībām.
c. Izvēlnē Rīki noklikšķiniet uz Programmētājs.
d. Programmētājā noklikšķiniet uz Aparatūras iestatīšana.
e. Izvēlieties programmēšanas ierīci.
f. Atlasiet un pievienojiet Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplektu, ar kuru var izveidot savienojumu ar jūsu Intel Quartus Prime sesiju.
g. Pārliecinieties, vai režīms ir iestatīts uz JTAG.
h. Atlasiet Intel Agilex ierīci un noklikšķiniet uz Pievienot ierīci. Programmētājs parāda blokshēmu par savienojumiem starp jūsu plates ierīcēm.
i. Rindā ar savu .sof atzīmējiet .sof izvēles rūtiņu.
j. Atzīmējiet izvēles rūtiņu kolonnā Programma/Configure.
k. Noklikšķiniet uz Sākt.
Saistītā informācija
- Intel FPGA ierīču programmēšana 0. lappusē
- Dizainu analīze un atkļūdošana, izmantojot sistēmas konsoli
- Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplekta lietotāja rokasgrāmata
1.7. Aparatūras dizaina pārbaude Example
Pēc Interlaken (2. paaudzes) Intel FPGA IP kodola dizaina kompilēšanas, piemēram,ample un konfigurēt ierīci, varat izmantot sistēmas konsoli, lai programmētu IP kodolu un tā iegultos Native PHY IP kodola reģistrus.
Veiciet šīs darbības, lai atvērtu sistēmas konsoli un pārbaudītu aparatūras dizainu, piemēram,ample:
- Programmatūras Intel Quartus Prime Pro Edition izvēlnē Rīki noklikšķiniet uz Sistēmas atkļūdošanas rīki ➤ Sistēmas konsole.
- Mainiet uzample_installation_dir>example_design/ hwtest direktorijā.
- Lai atvērtu savienojumu ar JTAG master, ierakstiet šādu komandu: source sysconsole_testbench.tcl
- Varat ieslēgt iekšējo seriālās cilpas režīmu, izmantojot šādu dizainu, piemēram,ample komandas:
a. stat: drukā vispārīgu statusa informāciju.
b. sys_reset: atiestata sistēmu.
c. loop_on: ieslēdz iekšējo seriālo atpakaļcilpu.
d. run_example_design: izpilda dizainu example.
Piezīme. Pirms run_ex ir jāpalaiž komanda loop_onampkomanda le_design.
Run_example_design izpilda šādas komandas pēc kārtas:
sys_reset->stat->gen_on->stat->gen_off.
Piezīme.: Atlasot opciju Iespējot adaptācijas ielādes mīkstu IP, run_exampkomanda le_design veic sākotnējo adaptācijas kalibrēšanu RX pusē, izpildot komandu run_load_PMA_configuration. - Varat izslēgt iekšējo seriālās cilpas režīmu, izmantojot šādu dizainu, piemēram,ample komanda:
a. loop_off: izslēdz iekšējo seriālo atpakaļcilpu. - IP kodolu var ieprogrammēt ar šādu papildu dizainu, piemample komandas:
a. gen_on: iespējo pakešu ģeneratoru.
b. gen_off: atspējo pakešu ģeneratoru.
c. run_test_loop: palaiž testu reizes E-tile NRZ un PAM4 variācijām.
d. clear_err: notīra visus pielipušos kļūdu bitus.
e. set_test_mode : iestata testu palaišanai noteiktā režīmā.
f. get_test_mode: izdrukā pašreizējo pārbaudes režīmu.
g. set_burst_size : iestata sērijas lielumu baitos.
h. get_burst_size: izdrukā informāciju par sērijveida kadru izmēru.
Veiksmīgā pārbaude izdrukā ziņojumu HW_TEST:PASS. Tālāk ir norādīti testa nokārtošanas kritēriji:
- Nav kļūdu CRC32, CRC24 un pārbaudītājam.
- Nosūtītajiem SOP un EOP ir jāatbilst saņemtajiem.
Sekojošie sampizvade ilustrē veiksmīgu testa darbību Interlakenas režīmā:
INFO: INFO: pārtrauciet paciņu ģenerēšanu
==== STATUSA ZIŅOJUMS ====
TX KHz: 402813
RX KHz: 402813
Frekvenču bloķēšana: 0x0000ff
TX PLL bloķēšana: 0x000001
Izlīdzināt: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
vārdu bloķēšana: 0x0000ff
sinhronizācijas bloķēšana: 0x0000ff
CRC32 kļūdas: 0
CRC24 kļūdas: 0
Pārbaudītāja kļūdas: 0
FIFO kļūdu karodziņi: 0x000000
Pārsūtītās SOP: 1087913770
Pārsūtītās EOP: 1087913770
Saņemtie SOP: 1087913770
Saņemtie EOP: 1087913770
ECC labots: 0
ECC kļūda: 0
Kopš ieslēgšanas pagājusi 161 sekunde
HW_TEST : PASS
Veiksmīgā pārbaude izdrukā ziņojumu HW_TEST : PASS. Tālāk ir norādīti testa nokārtošanas kritēriji:
- Nav kļūdu CRC32, CRC24 un pārbaudītājam.
- Nosūtītajiem SOP un EOP ir jāatbilst saņemtajiem.
Sekojošie sampizvade ilustrē veiksmīgu testa darbību Interlaken Lookaside režīmā:
INFO: INFO: pārtrauciet paciņu ģenerēšanu
==== STATUSA ZIŅOJUMS ====
TX KHz: 402813
RX KHz: 402812
Frekvenču bloķēšana: 0x000fff
TX PLL bloķēšana: 0x000001
Izlīdzināt: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
vārdu bloķēšana: 0x000fff
sinhronizācijas bloķēšana: 0x000fff
CRC32 kļūdas: 0
CRC24 kļūdas: 0
Pārbaudītāja kļūdas: 0
Pārsūtītās SOP: 461
Pārsūtītās EOP: 461
Saņemtie SOP: 461
Saņemtie EOP: 461
Kopš ieslēgšanas pagājusi 171 sekunde
HW_TEST : PASS
Dizains Piemample Apraksts
Dizains example demonstrē Interlaken IP kodola funkcijas.
Saistītā informācija
Interlaken (2. paaudzes) FPGA IP lietotāja rokasgrāmata
2.1. Dizains Piemample Behavior
Lai pārbaudītu dizainu aparatūrā, sistēmas konsolē ierakstiet šādas komandas:
- Iegūstiet iestatīšanas avotu file:
% avotsample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Palaidiet testu:
% run_example_design - Interlaken (2. paaudzes) aparatūras dizains example pabeidz šādas darbības:
a. Atiestata Interlaken (2. paaudzes) IP.
b. Konfigurē Interlaken (2. paaudzes) IP iekšējā cilpas režīmā.
c. Nosūta Interlaken pakešu straumi ar iepriekš definētiem datiem kravnesībā uz IP kodola TX lietotāja datu pārraides saskarni.
d. Pārbauda saņemtās paketes un ziņo par statusu. Pakešu pārbaudītājs, kas iekļauts aparatūras dizainā, piemample nodrošina šādas pamata pakešu pārbaudes iespējas:
• Pārbauda, vai nosūtītā pakešu secība ir pareiza.
• Pārbauda, vai saņemtie dati atbilst sagaidāmajām vērtībām, nodrošinot gan pakešu sākuma (SOP) un pakešu beigu (EOP) skaitīšanas līdzību, kamēr dati tiek pārsūtīti un saņemti.
2.2. Interfeisa signāli
5. tabula. Dizains Piemample Interfeisa signāli
| Ostas nosaukums | Virziens | Platums (biti) | Apraksts |
| mgmt_clk | Ievade | 1 | Sistēmas pulksteņa ieeja. Pulksteņa frekvencei jābūt 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Ievade | 2. janvāris | Raiduztvērēja atsauces pulkstenis. Vada RX CDR PLL. |
| Ostas nosaukums | Virziens | Platums (biti) | Apraksts |
| pll_ref_clk[1] ir pieejams tikai tad, ja to iespējojat Saglabāt neizmantoto Piezīme: raiduztvērēja kanāli priekš PAM4 parametrs E-tile PAM4 režīmā IP variācijas. |
|||
| rx_pin | Ievade | Joslu skaits | Uztvērēja SERDES datu pin. |
| tx_pin | Izvade | Joslu skaits | Pārsūtīt SERDES datu pin. |
| rx_pin_n | Ievade | Joslu skaits | Uztvērēja SERDES datu pin. Šis signāls ir pieejams tikai E-tile PAM4 režīma ierīču variācijās. |
| tx_pin_n | Izvade | Joslu skaits | Pārsūtīt SERDES datu pin. Šis signāls ir pieejams tikai E-tile PAM4 režīma ierīču variācijās. |
| mac_clk_pll_ref | Ievade | 1 | Šis signāls ir jāvada ar PLL, un tam ir jāizmanto tas pats pulksteņa avots, kas vada pll_ref_clk. Šis signāls ir pieejams tikai E-tile PAM4 režīma ierīču variācijās. |
| usr_pb_reset_n | Ievade | 1 | Sistēmas atiestatīšana. |
Saistītā informācija
Interfeisa signāli
2.3. Reģistrēties karte
Piezīme:
- Dizains Piemample reģistra adrese sākas ar 0x20**, savukārt Interlaken IP pamata reģistra adrese sākas ar 0x10**.
- Piekļuves kods: RO — tikai lasāms un RW — lasīšana/rakstīšana.
- Sistēmas konsole nolasa dizainu example reģistrē un ziņo par testa statusu ekrānā.
6. tabula. Dizains Piemample Reģistrēties karte Interlaken Design Example
| Ofseta | Vārds | Piekļuve | Apraksts |
| 8:00 | Rezervēts | ||
| 8:01 | Rezervēts | ||
| 8:02 | Sistēmas PLL atiestatīšana | RO | Šie biti norāda sistēmas PLL atiestatīšanas pieprasījumu un iespējošanas vērtību: • Bits [0] – sys_pll_rst_req • Bits [1] – sys_pll_rst_en |
| 8:03 | RX josla ir izlīdzināta | RO | Norāda RX joslu izlīdzināšanu. |
| 8:04 | WORD ir bloķēts | RO | [NUM_LANES–1:0] — vārda (bloka) robežu identifikācija. |
(2) Ja parametram PAM4 iespējojat Saglabāt neizmantotos raiduztvērēja kanālus, tiek pievienots papildu atsauces pulksteņa ports, lai saglabātu neizmantoto PAM4 pakārtoto kanālu.
| Ofseta | Vārds | Piekļuve | Apraksts |
| 8:05 | Sinhronizācija ir bloķēta | RO | [NUM_LANES–1:0] — metakadra sinhronizācija. |
| 8'h06 – 8'h09 | CRC32 kļūdu skaits | RO | Norāda CRC32 kļūdu skaitu. |
| 8'h0A | CRC24 kļūdu skaits | RO | Norāda CRC24 kļūdu skaitu. |
| 8'h0B | Pārplūdes/zemplūsmas signāls | RO | Sekojošie biti norāda: • Bits [3] – TX nepietiekamas plūsmas signāls • Bits [2] – TX pārplūdes signāls • Bits [1] – RX pārplūdes signāls |
| 8'h0C | SOP skaits | RO | Norāda SOP numuru. |
| 8'h0D | EOP skaits | RO | Norāda EOP numuru |
| 8'h0E | Kļūdu skaits | RO | Norāda šādu kļūdu skaitu: • Joslu izlīdzināšanas zudums • Nelegāls kontroles vārds • Nelikumīgs kadrēšanas modelis • Trūkst SOP vai EOP indikatora |
| 8'h0F | send_data_mm_clk | RW | Ierakstiet 1 uz bitu [0], lai iespējotu ģeneratora signālu. |
| 8:10 | Pārbaudītāja kļūda | Norāda pārbaudītāja kļūdu. (SOP datu kļūda, kanāla numura kļūda un PLD datu kļūda) | |
| 8:11 | Sistēmas PLL bloķēšana | RO | Bits [0] norāda PLL bloķēšanas indikāciju. |
| 8:14 | TX SOP skaits | RO | Norāda pakešu ģeneratora ģenerēto SOP skaitu. |
| 8:15 | TX EOP skaits | RO | Norāda pakešu ģeneratora ģenerēto EOP skaitu. |
| 8:16 | Nepārtraukta pakete | RW | Ierakstiet no 1 līdz bitam [0], lai iespējotu nepārtrauktu paketi. |
| 8:39 | ECC kļūdu skaits | RO | Norāda ECC kļūdu skaitu. |
| 8:40 | ECC labots kļūdu skaits | RO | Norāda laboto ECC kļūdu skaitu. |
7. tabula. Dizains Piemample Reģistrēties karte Interlaken Look-side Design Example
Izmantojiet šo reģistra karti, kad veidojat dizainu, piemēram,ample ar ieslēgtu parametru Enable Interlaken Look-aside mode.
| Ofseta | Vārds | Piekļuve | Apraksts |
| 8:00 | Rezervēts | ||
| 8:01 | Skaitītāja atiestatīšana | RO | Ierakstiet 1 uz bitu [0], lai notīrītu TX un RX skaitītāju vienādu bitu. |
| 8:02 | Sistēmas PLL atiestatīšana | RO | Šie biti norāda sistēmas PLL atiestatīšanas pieprasījumu un iespējošanas vērtību: • Bits [0] – sys_pll_rst_req • Bits [1] – sys_pll_rst_en |
| 8:03 | RX josla ir izlīdzināta | RO | Norāda RX joslu izlīdzināšanu. |
| 8:04 | WORD ir bloķēts | RO | [NUM_LANES–1:0] — vārda (bloka) robežu identifikācija. |
| 8:05 | Sinhronizācija ir bloķēta | RO | [NUM_LANES–1:0] — metakadra sinhronizācija. |
| 8'h06 – 8'h09 | CRC32 kļūdu skaits | RO | Norāda CRC32 kļūdu skaitu. |
| 8'h0A | CRC24 kļūdu skaits | RO | Norāda CRC24 kļūdu skaitu. |
| Ofseta | Vārds | Piekļuve | Apraksts |
| 8'h0B | Rezervēts | ||
| 8'h0C | SOP skaits | RO | Norāda SOP numuru. |
| 8'h0D | EOP skaits | RO | Norāda EOP numuru |
| 8'h0E | Kļūdu skaits | RO | Norāda šādu kļūdu skaitu: • Joslu izlīdzināšanas zudums • Nelegāls kontroles vārds • Nelikumīgs kadrēšanas modelis • Trūkst SOP vai EOP indikatora |
| 8'h0F | send_data_mm_clk | RW | Ierakstiet 1 uz bitu [0], lai iespējotu ģeneratora signālu. |
| 8:10 | Pārbaudītāja kļūda | RO | Norāda pārbaudītāja kļūdu. (SOP datu kļūda, kanāla numura kļūda un PLD datu kļūda) |
| 8:11 | Sistēmas PLL bloķēšana | RO | Bits [0] norāda PLL bloķēšanas indikāciju. |
| 8:13 | Latentu skaits | RO | Norāda latentuma skaitu. |
| 8:14 | TX SOP skaits | RO | Norāda pakešu ģeneratora ģenerēto SOP skaitu. |
| 8:15 | TX EOP skaits | RO | Norāda pakešu ģeneratora ģenerēto EOP skaitu. |
| 8:16 | Nepārtraukta pakete | RO | Ierakstiet no 1 līdz bitam [0], lai iespējotu nepārtrauktu paketi. |
| 8:17 | TX un RX skaitītājs ir vienāds | RW | Norāda, ka TX un RX skaitītājs ir vienāds. |
| 8:23 | Iespējot latentumu | WO | Ierakstiet 1 uz bitu [0], lai iespējotu latentuma mērīšanu. |
| 8:24 | Gatavs latentums | RO | Norāda, ka latentuma mērīšana ir gatava. |
Interlaken (2. paaudze) Intel Agilex FPGA IP Design Example User Guide Archives
Lai iegūtu jaunāko un iepriekšējo šīs lietotāja rokasgrāmatas versiju, skatiet Interlakena (2 paaudze) Intel Agilex FPGA IP dizains Example Lietotāja rokasgrāmata HTML versija. Izvēlieties versiju un noklikšķiniet uz Lejupielādēt. Ja IP vai programmatūras versija nav norādīta sarakstā, ir spēkā iepriekšējās IP vai programmatūras versijas lietotāja rokasgrāmata.
IP versijas ir tādas pašas kā Intel Quartus Prime Design Suite programmatūras versijas līdz pat v19.1. No Intel Quartus Prime Design Suite programmatūras versijas 19.2 vai jaunākas versijas IP kodoliem ir jauna IP versiju noteikšanas shēma.
Dokumentu pārskatīšanas vēsture Interlaken (2. paaudze) Intel Agilex FPGA IP Design Example Lietotāja rokasgrāmata
| Dokumenta versija | Intel Quartus Prime versija | IP versija | Izmaiņas |
| 2022.08.03 | 21.3 | 20.0.1 | Izlabots ierīces OPN Intel Agilex F sērijas raiduztvērēja-SoC izstrādes komplektam. |
| 2021.10.04 | 21.3 | 20.0.1 | • Pievienots QuestaSim simulatora atbalsts. • Noņemts NCSim simulatora atbalsts. |
| 2021.02.24 | 20.4 | 20.0.1 | • Pievienota informācija par neizmantotā raiduztvērēja kanāla saglabāšanu PAM4 sadaļā: Hardware Design Example Komponenti. • Pievienots pll_ref_clk[1] signāla apraksts sadaļā: Interfeisa signāli. |
| 2020.12.14 | 20.4 | 20.0.0 | • Atjaunināts sampaparatūras testa izvade Interlaken režīmam un Interlakenas skatīšanās režīmam sadaļā Aparatūras dizaina ex testēšanaample. • Atjaunināta reģistra karte Interlakenas dizainam, piemēram, skatam malāample sadaļā Reģistrēties Karte. • Pievienoti kritēriji veiksmīgai aparatūras testa palaišanai sadaļā Aparatūras dizaina testēšana Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Izlabota komanda, lai palaistu sākotnējo adaptācijas kalibrēšanu RX pusē sadaļā Testing the Hardware Design Example sadaļā. |
| 2020.06.22 | 20.2 | 19.3.0 | • Dizains, piemample ir pieejams Interlakenas malā režīmam. • Dizaina aparatūras testēšana, piemample ir pieejams Intel Agilex ierīču variācijām. • Pievienots attēls: augsta līmeņa blokshēma Interlakenas (2. paaudzes) dizainam Example. • Atjauninātas šādas sadaļas: – Prasības aparatūrai un programmatūrai - Direktoriju struktūra • Mainīti šādi skaitļi, lai iekļautu ar Interlakenas apskati saistīto atjauninājumu: – Attēls: Interlaken (2. paaudzes) aparatūras dizains Example High Līmeņu blokshēma E-tile NRZ režīma variācijām – Attēls: Interlaken (2. paaudzes) aparatūras dizains Example Augsta līmeņa blokshēma E-tile PAM4 režīma variācijām • Atjaunināts attēls: IP parametru redaktors. • Pievienota informācija par frekvences iestatījumiem pulksteņa vadības lietojumprogrammā sadaļā Dizaina komplektēšana un konfigurēšana Example aparatūrā. |
| Dokumenta versija | Intel Quartus Prime versija | IP versija | Izmaiņas |
|
• Šajās sadaļās ir pievienoti izmēģinājuma palaišanas izvadi Interlaken Look-aside: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Noņemts clk100. Mgmt_clk kalpo kā atsauces pulkstenis IO PLL: |
| 2019.07.01 | 19.2 | 19.2 | Sākotnējā izlaišana. |
Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
*Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
ISO
9001:2015
Reģistrēts
Interlaken (2. paaudze) Intel® Agilex™ FPGA IP dizains Example Lietotāja rokasgrāmata
Tiešsaistes versija
Sūtīt atsauksmes
ID: 683800
UG-20239
Versija: 2022.08.03
Dokumenti / Resursi
 |
intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdfLietotāja rokasgrāmata Interlaken 2. paaudzes Agilex FPGA IP dizaina eksāmensample, Interlaken, 2. paaudzes Agilex FPGA IP dizaina eksāmensample, Agilex FPGA IP Design Example, IP Design Example |
