ינטערלאַקען (2nd Generation) Intel ®
Agilex™ FPGA IP דיזיין עקסample
באַניצער גייד

שנעל אָנהייב גייד

די ינטערלאַקען (2nd Generation) FPGA IP האַרץ גיט אַ סימיאַליישאַן טעסטבענטש און אַ ייַזנוואַרג פּלאַן עקס.ample וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג. ווען איר דזשענערייט די פּלאַן עקסample, דער פּאַראַמעטער רעדאַקטאָר אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן, צונויפנעמען און פּרובירן די פּלאַן אין ייַזנוואַרג. דער פּלאַן עקסample איז אויך בנימצא פֿאַר Interlaken Look-aside feature.
די טעסטבענטש און פּלאַן עקסample שטיצט NRZ און PAM4 מאָדע פֿאַר E-טייל דעוויסעס. די ינטערלאַקען (2nd Generation) FPGA IP האַרץ דזשענערייץ פּלאַן עקסampליי פֿאַר אַלע געשטיצט קאַמבאַניישאַנז פון נומער פון ליינז און דאַטן רייץ.

פיגורע 1. אַנטוויקלונג סטעפּס פֿאַר די פּלאַן עקסample

די ינטערלאַקען (2nd Generation) IP האַרץ פּלאַן עקסample שטיצט די פאלגענדע פֿעיִקייטן:

• אינערלעכער טקס צו רקס סיריאַל לופּבאַקק מאָדע
• אויטאָמאַטיש דזשענערייץ פאַרפעסטיקט גרייס פּאַקיץ
• יקערדיק פּאַקאַט קאָנטראָלירונג קייפּאַבילאַטיז
• פיייקייט צו נוצן סיסטעם קאַנסאָול צו באַשטעטיק דעם פּלאַן פֿאַר שייַעך-טעסטינג ציל
• PMA אַדאַפּטיישאַן

פיגורע 2. הויך-מדרגה בלאַק דיאַגראַמע פֿאַר ינטערלאַקען (2nd Generation) פּלאַן עקסample

פֿאַרבונדענע אינפֿאָרמאַציע

• ינטערלאַקען (2nd Generation) FPGA IP באַניצער גייד
• ינטערלאַקען (2nd Generation) Intel FPGA IP מעלדונג נאָטעס

1.1. האַרדוואַרע און ווייכווארג רעקווירעמענץ
צו פּרובירן די עקסampאין די פּלאַן, נוצן די פאלגענדע ייַזנוואַרג און ווייכווארג:

• Intel® Prime Pro Edition ווייכווארג ווערסיע 21.3
• סיסטעם קאַנסאָול
• שטיצט סימיאַלייטערז:
  — Siemens* EDA ModelSim* SE אָדער QuestaSim*
  — סינאָפּסיס* VCS*
  — קאַדענסע* קססעליום*
• Intel Agilex® Quartus ™ F-Series טראַנססעיווער-סאָק אנטוויקלונג קיט (AGFB014R24A2E2V)

פֿאַרבונדענע אינפֿאָרמאַציע
Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט באַניצער גייד
1.2. Directory סטרוקטור
די ינטערלאַקען (2nd Generation) IP האַרץ פּלאַן עקסample file דירעקטעריז אַנטהאַלטן די פאלגענדע דזשענערייטאַד fileס פֿאַר די פּלאַן עקסample.
פיגורע 3. Directory סטרוקטור פון די דזשענערייטאַד ינטערלאַקען (2nd Generation) עקסampלאַ פּלאַן

די ייַזנוואַרג קאַנפיגיעריישאַן, סימיאַליישאַן און פּרובירן files זענען ליגן איןample_installation_dir>/uflex_ilk_0_example_design.
טיש 1. ינטערלאַקען (2nd Generation) IP Core Hardware Design Example File דיסקריפּשאַנז
די fileס זענען אין דיample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus וועגווייַזער.

File נעמען	באַשרייַבונג
example_design.qpf	Intel Quartus Prime פּרויעקט file.
example_design.qsf	ינטעל קוואַרטוס פּריים פּרויעקט סעטטינגס file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. איר קענען נאָכמאַכן און מאָדיפיצירן פֿאַר דיין אייגענע פּלאַן.
sysconsole_testbench.tcl	הויפּט file פֿאַר אַקסעס די סיסטעם קאַנסאָול

טיש 2. ינטערלאַקען (2nd Generation) IP Core Testbench File באַשרייַבונג
דאס file איז אין דיample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl וועגווייַזער.

File נאָמען	באַשרייַבונג
top_tb.sv	שפּיץ-מדרגה טעסטבענטש file.

טיש 3. nterlaken (2nd Generation) IP Core Testbench Scripts
די fileס זענען אין דיample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench וועגווייַזער.

File נאָמען	באַשרייַבונג
vcstest.sh	די VCS שריפט צו לויפן די טעסטבענטש.
vlog_pro.do	די ModelSim SE אָדער QuestaSim שריפט צו לויפן די טעסטבענטש.
xcelium.sh	די Xcelium שריפט צו לויפן די טעסטבענטש.

1.3. ייַזנוואַרג פּלאַן עקסampדי קאַמפּאָונאַנץ
די עקסampדער פּלאַן קאַנעקץ סיסטעם און PLL רעפֿערענץ קלאַקס און פארלאנגט פּלאַן קאַמפּאָונאַנץ. די עקסampדי פּלאַן קאַנפיגיער די IP האַרץ אין ינערלעך לופּבאַקק מאָדע און דזשענערייץ פּאַקיץ אויף די IP האַרץ TX באַניצער דאַטן אַריבערפירן צובינד. די IP האַרץ סענדז די פּאַקיץ אויף די ינערלעך לופּבאַקק דרך דורך די טראַנססעיווער.
נאָך די IP האַרץ ופנעמער נעמט די פּאַקיץ אויף די לופּבאַקק דרך, עס פּראַסעסאַז די ינטערלאַקען פּאַקיץ און טראַנסמיטטעד זיי אויף די RX באַניצער דאַטן אַריבערפירן צובינד. די עקסampדי פּלאַן טשעקס אַז די פּאַקיץ באקומען און טראַנסמיטטעד גלייַכן.
די ייַזנוואַרג עקסampדער פּלאַן כולל פונדרויסנדיק פּלס. איר קענען ונטערזוכן די קלאָר טעקסט files צו view sampדער קאָד וואָס ימפּלאַמאַנץ איין מעגלעך אופֿן צו פאַרבינדן פונדרויסנדיק פּללס צו די ינטערלאַקען (2nd Generation) FPGA IP.
די ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampעס כולל די פאלגענדע קאַמפּאָונאַנץ:

1. ינטערלאַקען (2nd Generation) FPGA IP
2. פּאַקאַט גענעראַטאָר און פּאַקאַט טשעקער
3. JTAG קאָנטראָללער וואָס קאַמיונאַקייץ מיט סיסטעם קאַנסאָול. איר יבערגעבן מיט די קליענט לאָגיק דורך די סיסטעם קאַנסאָול.

פיגורע 4. ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampדי הויך-לעוועל בלאַק דיאַגראַמע פֿאַר E-טייל NRZ מאָדע ווערייישאַנז

די ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסample וואָס טאַרגאַץ אַן E-טייל PAM4 מאָדע ווערייישאַנז ריקווייערז אַן נאָך זייגער mac_clkin אַז די IO PLL דזשענערייץ. דעם PLL מוזן נוצן די זעלבע רעפֿערענץ זייגער וואָס דרייווז די pll_ref_clk.

פיגורע 5. ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampדי הויך מדרגה
פאַרשפּאַרן דיאַגראַמע פֿאַר ווערייישאַנז פון E-טייל PAM4 מאָדע

פֿאַר ווערייישאַנז פון E-טייל PAM4 מאָדע, ווען איר געבן די פּרעסערווע אַניוזד טראַנססעיווער טשאַנאַלז פֿאַר PAM4 פּאַראַמעטער, אַן נאָך רעפֿערענץ זייגער פּאָרט איז צוגעגעבן (pll_ref_clk [1]). דער פּאָרט מוזן זיין געטריבן אין דער זעלביקער אָפטקייַט ווי דיפיינד אין די IP פּאַראַמעטער רעדאַקטאָר (רעפֿערענץ זייגער אָפטקייַט פֿאַר אפגעהיט טשאַנאַלז). די פּרעסערווע אַניוזד טראַנססעיווער טשאַנאַלז פֿאַר PAM4 איז אַפּשאַנאַל. די שטיפט און פֿאַרבונדענע קאַנסטריינץ אַסיינד צו דעם זייגער איז קענטיק אין די QSF ווען איר סעלעקטירן Intel Stratix® 10 אָדער Intel Agilex אַנטוויקלונג קיט פֿאַר פּלאַן דור.
פֿאַר פּלאַן עקסampאין סימיאַליישאַן, די טעסטבענטש שטענדיק דיפיינז די זעלבע אָפטקייַט פֿאַר פּלל_רעף_קלק[0] און פּלל_רעף_קלק[1].
פֿאַרבונדענע אינפֿאָרמאַציע
Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט באַניצער גייד
1.4. שאַפֿן די פּלאַן

פיגורע 6. פּראָצעדור

גיי די סטעפּס צו דזשענערייט די ייַזנוואַרג עקסampדי פּלאַן און טעסטבענטש:

1. אין די Intel Quartus Prime Pro Edition ווייכווארג, גיט File ➤ New Project Wizard צו שאַפֿן אַ נייַע Intel Quartus Prime פּרויעקט, אָדער גיט File ➤ עפֿן פּראָיעקט צו עפֿענען אַן יגזיסטינג Intel Quartus Prime פּרויעקט. דער מאַזעק פּראַמפּס איר צו ספּעציפיצירן אַ מיטל.
2. ספּעציפיצירן די מיטל משפּחה Agilex און סעלעקטירן דעם מיטל פֿאַר דיין פּלאַן.
3. אין די IP קאַטאַלאָג, געפֿינען און טאָפּל-גיט ינטערלאַקען (2nd Generation) Intel FPGA IP. די New IP Variant פֿענצטער איז ארויס.
4. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין מנהג IP ווערייישאַן. דער פּאַראַמעטער רעדאַקטאָר סאַוועס די IP ווערייישאַן סעטטינגס אין אַ file געהייסן .יפּ.
5. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
   פיגורע 7. עקסampדי פּלאַן טאַב אין די ינטערלאַקען (2nd Generation) Intel FPGA IP Parameter Editor
6. אויף די IP קוויטל, ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP האַרץ ווערייישאַן.
7. אויף די PMA אַדאַפּטיישאַן קוויטל, ספּעציפיצירן די PMA אַדאַפּטיישאַן פּאַראַמעטערס אויב איר פּלאַן צו נוצן PMA אַדאַפּטיישאַן פֿאַר דיין E-טייל מיטל ווערייישאַנז.
   דעם שריט איז אַפּשאַנאַל:
   • אויסקלייַבן געבן אַדאַפּטיישאַן לאָדן ווייך IP אָפּציע.
   באַמערקונג: איר מוזן געבן די Native PHY Debug Master Endpoint (NPDME) אָפּציע אויף די IP קוויטל ווען PMA אַדאַפּטיישאַן איז ענייבאַלד.
   • אויסקלייַבן אַ PMA אַדאַפּטיישאַן פּריסעט פֿאַר PMA אַדאַפּטיישאַן.
   • דריקט PMA Adaptation Preload צו לאָדן די ערשט און קעסיידערדיק אַדאַפּטיישאַן פּאַראַמעטערס.
   • ספּעציפיצירן די נומער פון פּמאַ קאַנפיגיעריישאַנז צו שטיצן ווען קייפל פּמאַ קאַנפיגיעריישאַנז זענען ענייבאַלד ניצן נומער פון פּמאַ קאַנפיגיעריישאַן פּאַראַמעטער.
   • אויסקלייַבן וואָס פּמאַ קאַנפיגיעריישאַן צו מאַסע אָדער קראָם ניצן סעלעקט אַ פּמאַ קאַנפיגיעריישאַן צו מאַסע אָדער קראָם.
   • דריקט לאָדן אַדאַפּטיישאַן פון אויסגעקליבן פּמאַ קאַנפיגיעריישאַן צו לאָדן די אויסגעקליבן פּמאַ קאַנפיגיעריישאַן סעטטינגס.
   פֿאַר מער אינפֿאָרמאַציע וועגן די PMA אַדאַפּטיישאַן פּאַראַמעטערס, אָפּשיקן צו די E-טייל טראַנססעיווער PHY באַניצער גייד.
8. אויף די עקסampדי פּלאַן קוויטל, אויסקלייַבן די סימיאַליישאַן אָפּציע צו דזשענערייט די טעסטבענטש, און סעלעקטירן דעם סינטעז אָפּציע צו דזשענערייט די ייַזנוואַרג עקס.ample design.
   באַמערקונג: איר מוזן אויסקלייַבן בייַ מינדסטער איינער פון די סימיאַליישאַן אָדער סינטעז אָפּציעס דזשענערייט די עקסampלאַ פּלאַן Files.
9. פֿאַר דזשענערייטאַד HDL פֿאָרמאַט, בלויז Verilog איז בנימצא.
10. פֿאַר טאַרגעט אַנטוויקלונג קיט סעלעקטירן די צונעמען אָפּציע.
    באַמערקונג: די Intel Agilex F-Series Transceiver SoC Development Kit אָפּציע איז בלויז בארעכטיגט ווען דיין פּרויעקט ספּעציפיצירט די Intel Agilex מיטל נאָמען סטאַרטינג מיט AGFA012 אָדער AGFA014. ווען איר אויסקלייַבן די אנטוויקלונג קיט אָפּציע, די שטיפט אַסיינמאַנץ זענען באַשטימט לויט די Intel Agilex אנטוויקלונג קיט טייל נומער AGFB014R24A2E2V און קען זיין אַנדערש פון דיין אויסגעקליבן מיטל. אויב איר בדעה צו פּרובירן די פּלאַן אויף ייַזנוואַרג אויף אַ אַנדערש פּקב, סעלעקטירן קיין אַנטוויקלונג קיט אָפּציע און מאַכן די צונעמען שטיפט אַסיינמאַנץ אין די .qsf file.
11. דריקט Generate Exampלאַ פּלאַן. די אויסקלייַבן עקסampדער פּלאַן Directory פֿענצטער איז ארויס.
12. אויב איר ווילן צו מאָדיפיצירן די פּלאַן, למשלampדער וועגווייַזער דרך אָדער נאָמען פֿון די דיפאָלץ געוויזן (uflex_ilk_0_example_design), בלעטער צו די נייַע דרך און טיפּ די נייַע פּלאַן עקסampדער וועגווייַזער נאָמען.
13. דריקט OK.

פֿאַרבונדענע אינפֿאָרמאַציע

• Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט באַניצער גייד
• E-טייל טראַנססעיווער PHY באַניצער גייד

1.5. סימולאַטינג די פּלאַן עקסample Testbench
אָפּשיקן צו ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampהויך-לעוועל בלאַק פֿאַר E-טייל NRZ מאָדע ווערייישאַנז און ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסample High Level Block פֿאַר E-טייל PAM4 מאָדע ווערייישאַנז בלאָק דייאַגראַמז פון די סימיאַליישאַן טעסטבענטש.

פיגורע 8. פּראָצעדור

גיי די סטעפּס צו סימולירן די טעסטבענטש:

1. אין די באַפֿעל פּינטלעך, טוישן צו די טעסטבענטש סימיאַליישאַן וועגווייַזער. דער וועגווייַזער איזample_installation_dir>/example_design / testbench פֿאַר Intel Agilex דעוויסעס.
2. לויפן די סימיאַליישאַן שריפט פֿאַר די געשטיצט סימיאַלייטער פון דיין ברירה. דער שריפט קאַמפּיילז און לויפט די טעסטבענטש אין די סימיאַלייטער. דיין שריפט זאָל קאָנטראָלירן אַז די SOP און EOP קאַונץ גלייַכן נאָך די סימיאַליישאַן איז גאַנץ. אָפּשיקן צו די טיש סטעפּס צו לויפן סימיאַליישאַן.
   טיש 4. סטעפּס צו לויפן סימיאַליישאַן

   סימיאַלייטער	אינסטרוקציעס
   ModelSim SE אָדער QuestaSim	אין די באַפֿעלן שורה, טיפּ -do vlog_pro.do. אויב איר בעסער וועלן סימולירן אָן די ModelSim GUI, טיפּ vsim -c -do vlog_pro.do
   VCS	אין די באַפֿעלן שורה, טיפּ sh vcstest.sh
   Xcelium	אין די באַפֿעלן שורה, טיפּ sh xcelium.sh

3. פונאַנדערקלייַבן די רעזולטאַטן. א געראָטן סימיאַליישאַן סענדז און נעמט פּאַקיץ, און דיספּלייז "טעסט דורכגעגאנגען".

די טעסטבענטש פֿאַר די פּלאַן עקסampאיר פאַרענדיקן די פאלגענדע טאַסקס:

• ינסטאַנטיאַטעס די ינטערלאַקען (2nd Generation) Intel FPGA IP.
• פּרינץ PHY סטאַטוס.
• טשעקס מעטאַפאַמע סינגקראַנאַזיישאַן (SYNC_LOCK) און וואָרט (בלאָק) באַונדריז (WORD_LOCK).
• ווארטן פֿאַר יחיד ליינז צו זיין פארשפארט און אַליינד.
• סטאַרץ טראַנסמיטינג פּאַקיץ.
• טשעק פּאַקאַט סטאַטיסטיק:
  - CRC24 ערראָרס
  — SOPs
  — EOPs

די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן סימיאַליישאַן פּראָבע לויפן אין ינטערלאַקען מאָדע:
****************************************
אינפֿאָרמאַציע: ווארטן פֿאַר ליינז צו זיין אַליינד.
אַלע פון ​​די ופנעמער ליינז זענען אַליינד און זענען גרייט צו באַקומען פאַרקער.
*******************************************************
*******************************************************
אינפֿאָרמאַציע: אָנהייב טראַנסמיטינג פּאַקיץ
*******************************************************
*******************************************************
אינפֿאָרמאַציע: האַלטן טראַנסמיטינג פּאַקיץ
*******************************************************
*******************************************************
אינפֿאָרמאַציע: קאָנטראָלירונג פּאַקיץ סטאַטיסטיק
*******************************************************
CRC 24 ערראָרס געמאלדן: 0
טראַנסמיטטעד סאָפּס: 100
טראַנסמיטטעד EOPs: 100
SOPs באקומען: 100
EOPs באקומען: 100
ECC טעות ציילן: 0
*******************************************************
אינפֿאָרמאַציע: פּראָבע דורכגעגאנגען
*******************************************************
באַמערקונג: די ינטערלאַקען פּלאַן עקסampדי סימיאַליישאַן טעסטבענטש סענדז 100 פּאַקיץ און נעמט 100 פּאַקיץ.
די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן סימיאַליישאַן פּראָבע לויפן אין ינטערלאַקען לוק-בייַט מאָדע:
קוק TX און RX קאָונטער גלייַך אָדער נישט.
———————————————————
READ_MM: אַדרעס 4000014 = 00000001.
———————————————————
די-באַשטעטיקן קאָונטער גלייַך ביסל.
———————————————————
WRITE_MM: אַדרעס 4000001 געץ 00000001.
WRITE_MM: אַדרעס 4000001 געץ 00000000.
———————————————————
RX_SOP COUNTER.
———————————————————
READ_MM: אַדרעס 400000c = 0000006a.
———————————————————
RX_EOP COUNTER.
READ_MM: אַדרעס 400000d = 0000006a.
———————————————————
READ_MM: אַדרעס 4000010 = 00000000.
———————————————————
ווייַז לעצט באריכט.
———————————————————
0 דיטעקטיד טעות
0 CRC24 ערראָרס געמאלדן
106 סאָפּס טראַנסמיטטעד
106 EOPs טראַנסמיטטעד
106 סאָפּס באקומען
106 EOPs באקומען
———————————————————
ענדיקן סימיאַליישאַן
———————————————————
פּראָבע דורכגעגאנגען
———————————————————
באַמערקונג: די נומער פון פּאַקיץ (SOPs און EOPs) וועריז פּער שטעג אין Interlaken Lookaside פּלאַן עקס.ample סימיאַליישאַן sample output.
פֿאַרבונדענע אינפֿאָרמאַציע
ייַזנוואַרג פּלאַן עקסampדי קאַמפּאָונאַנץ אויף בלאַט 6
1.6. קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע

פיגורע 9. פּראָצעדור

צו זאַמלען און לויפן אַ דעמאַנסטריישאַן פּרובירן אויף די ייַזנוואַרג עקסampאין די פּלאַן, נאָכגיין די סטעפּס:

1. פאַרזיכערן ייַזנוואַרג עקסampדי פּלאַן דור איז גאַנץ.
2. אין די Intel Quartus Prime Pro Edition ווייכווארג, עפֿענען די Intel Quartus Prime פּרויעקטample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. אין די פּראַסעסינג מעניו, גיט אָנהייב זאַמלונג.
4. נאָך אַ מצליח זאַמלונג, אַ .סאָף file איז בנימצא אין דיין ספּעסיפיעד וועגווייַזער.
   גיי די סטעפּס צו פּראָגראַם די ייַזנוואַרג עקסampדי פּלאַן אויף די Intel Agilex מיטל:
5. פאַרבינדן Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט צו דער באַלעבאָס קאָמפּיוטער.
   ב. קאַטער די זייגער קאָנטראָל אַפּלאַקיישאַן, וואָס איז אַ טייל פון די אַנטוויקלונג ינווענטאַר, און שטעלן נייַ פריקוואַנסיז פֿאַר די פּלאַן עקסample. ונטער איז די אָפטקייַט באַשטעטיקן אין די זייגער קאָנטראָל אַפּלאַקיישאַן:
   • סי5338 (ו37), קלק1- 100 מהז
   • סי5338 (ו36), קלק2- 153.6 מהז
   • Si549 (Y2), OUT- שטעלן צו די ווערט פון פּלל_רעף_קלק (1) פּער דיין פּלאַן פאָדערונג.
   ג. אין די מכשירים מעניו, גיט פּראָגראַמיסט.
   ד. אין די פּראָגראַמיסט, גיט Hardware Setup.
   E. אויסקלייַבן אַ פּראָגראַממינג מיטל.
   f. סעלעקטירן און לייג די Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט צו וואָס דיין Intel Quartus Prime סעסיע קענען פאַרבינדן.
   ג. פאַרזיכערן אַז מאָדע איז באַשטימט צו JTAG.
   ה. סעלעקטירן דעם Intel Agilex מיטל און גיט לייג דיווייס. דער פּראָגראַמיסט דיספּלייז אַ בלאָק דיאַגראַמע פון ​​די קאַנעקשאַנז צווישן די דעוויסעס אויף דיין ברעט.
   איך. אין די רודערן מיט דיין .סאָף, טשעק די קעסטל פֿאַר די .סאָף.
   דזש. קוק די קעסטל אין די פּראָגראַם / קאַנפיגיער זייַל.
   ק. דריקט אָנהייב.

פֿאַרבונדענע אינפֿאָרמאַציע

• פּראָגראַממינג Intel FPGA דעוויסעס אויף בלאַט 0
• אַנאַלייזינג און דיבאַגינג דיזיינז מיט סיסטעם קאַנסאָול
• Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט באַניצער גייד

1.7. טעסטינג די ייַזנוואַרג פּלאַן עקסample
נאָך איר צונויפנעמען די ינטערלאַקען (2nd Generation) Intel FPGA IP האַרץ פּלאַן עקסampאון קאַנפיגיער דיין מיטל, איר קענען נוצן די סיסטעם קאַנסאָול צו פּראָגראַם די IP האַרץ און זייַן עמבעדיד Native PHY IP האַרץ רעדזשיסטערז.
גיי די סטעפּס צו ברענגען אַרויף די סיסטעם קאַנסאָול און פּרובירן די ייַזנוואַרג פּלאַן עקסampלאַ:

1. אין די Intel Quartus Prime Pro Edition ווייכווארג, אויף די מכשירים מעניו, גיט סיסטעם דיבאַגינג מכשירים ➤ סיסטעם קאַנסאָול.
2. טוישן צו דיample_installation_dir>example_design/hwtest וועגווייַזער.
3. צו עפֿענען אַ פֿאַרבינדונג צו די JTAG בעל, טיפּ די פאלגענדע באַפֿעל: מקור sysconsole_testbench.tcl
4. איר קענען קער אויף ינערלעך סיריאַל לופּבאַקק מאָדע מיט די פאלגענדע פּלאַן עקסampדי קאַמאַנדז:
   א. סטאַט: פּרינץ אַלגעמיינע סטאַטוס אינפֿאָרמאַציע.
   ב. sys_reset: ריסעץ די סיסטעם.
   ג. loop_on: טורנס אויף ינערלעך סיריאַל לופּבאַקק.
   ד. run_example_design: לויפט די פּלאַן עקסample.
   באַמערקונג: איר מוזן לויפן loop_on באַפֿעל איידער run_example_design באַפֿעל.
   די run_example_design לויפט די פאלגענדע קאַמאַנדז אין אַ סיקוואַנס:
   sys_reset->stat->gen_on->stat->gen_off.
   באַמערקונג: ווען איר אויסקלייַבן די געבן אַדאַפּטיישאַן לאָדן ווייך IP אָפּציע, די run_example_design באַפֿעל פּערפאָרמז די ערשט אַדאַפּטיישאַן קאַלאַבריישאַן אויף RX זייַט דורך לויפן די run_load_PMA_configuration באַפֿעל.
5. איר קענען קער אַוועק ינערלעך סיריאַל לופּבאַקק מאָדע מיט די פאלגענדע פּלאַן עקסampדי באַפֿעל:
   א. loop_off: טורנס אַוועק ינערלעך סיריאַל לופּבאַקק.
6. איר קענען פּראָגראַם די IP האַרץ מיט די פאלגענדע נאָך פּלאַן עקסampדי קאַמאַנדז:
   א. gen_on: ינייבאַלז פּאַקאַט גענעראַטאָר.
   ב. gen_off: דיסייבאַלז פּאַקאַט גענעראַטאָר.
   ג. run_test_loop: לויפט די פּראָבע פֿאַר צייט פֿאַר E-טייל NRZ און PAM4 ווערייישאַנז.
   ד. קלאָר_ערר: קלירז אַלע קלעפּיק טעות ביטן.
   E. סעט_טעסט_מאָדע : באַשטעטיקט פּראָבע צו לויפן אין אַ ספּעציפיש מאָדע.
   f. get_test_mode: פּרינץ די קראַנט פּרובירן מאָדע.
   ג. set_burst_size : שטעלט פּלאַצן גרייס אין ביטעס.
   ה. get_burst_size: פּרינץ פּלאַצן גרייס אינפֿאָרמאַציע.

דער געראָטן פּראָבע פּרינץ HW_TEST:PASS אָנזאָג. אונטן זענען די דורכפאָר קרייטיריאַ פֿאַר אַ פּראָבע לויפן:

• קיין ערראָרס פֿאַר CRC32, CRC24 און טשעקער.
• טראַנסמיטטעד SOPs און EOPs זאָל זיין גלייַכן מיט באקומען.

די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן פּראָבע לויפן אין ינטערלאַקען מאָדע:
INFO: INFO: האַלטן דזשענערייטינג פּאַקיץ
==== סטאַטוס באַריכט ====
TX KHz: 402813
RX KHz: 402813
פרעק לאַקס: 0x0000ff
TX PLL שלאָס: 0x000001
ייַנרייען: 0x00c10f
Rx LOA: 0x000000
טקס לאָאַ: 0x000000
וואָרט שלאָס: 0x0000ff
סינק שלאָס: 0x0000ff
CRC32 ערראָרס: 0
CRC24 ערראָרס: 0
טשעקער ערראָרס: 0
FIFO טעות פלאַגס: 0x000000
טראַנסמיטטעד סאָפּס: 1087913770
EOPs טראַנסמיטטעד: 1087913770
סאָפּס באקומען: 1087913770
EOPs באקומען: 1087913770
ECC קערעקטאַד: 0
ECC טעות: 0
ילאַפּסט 161 סעק זינט פּאָווערופּ
HW_TEST: פאָרן
דער געראָטן פּראָבע פּרינץ HW_TEST: פאָרן אָנזאָג. אונטן זענען די דורכפאָר קרייטיריאַ פֿאַר אַ פּראָבע לויפן:

• קיין ערראָרס פֿאַר CRC32, CRC24 און טשעקער.
• טראַנסמיטטעד SOPs און EOPs זאָל זיין גלייַכן מיט באקומען.

די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן פּראָבע לויפן אין ינטערלאַקען לוקאַסידע מאָדע:
INFO: INFO: האַלטן דזשענערייטינג פּאַקיץ
==== סטאַטוס באַריכט ====
TX KHz: 402813
RX KHz: 402812
פרעק לאַקס: 0x000fff
TX PLL שלאָס: 0x000001
ייַנרייען: 0x00c10f
Rx LOA: 0x000000
טקס לאָאַ: 0x000000
וואָרט שלאָס: 0x000fff
סינק שלאָס: 0x000fff
CRC32 ערראָרס: 0
CRC24 ערראָרס: 0
טשעקער ערראָרס: 0
טראַנסמיטטעד סאָפּס: 461
EOPs טראַנסמיטטעד: 461
סאָפּס באקומען: 461
EOPs באקומען: 461
ילאַפּסט 171 סעק זינט פּאָווערופּ
HW_TEST: פאָרן

פּלאַן עקסampדי באַשרייַבונג

דער פּלאַן עקסample דעמאַנסטרייץ די פאַנגקשאַנאַליטי פון די ינטערלאַקען IP האַרץ.
פֿאַרבונדענע אינפֿאָרמאַציע
ינטערלאַקען (2nd Generation) FPGA IP באַניצער גייד
2.1. פּלאַן עקסample נאַטור
צו פּרובירן דעם פּלאַן אין ייַזנוואַרג, טיפּ די פאלגענדע קאַמאַנדז אין די סיסטעם קאַנסאָול:

1. מקור די סעטטינגס file:
   % מקורample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. לויפן די פּראָבע:
   % run_example_design
3. די ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampאיר פאַרענדיקן די פאלגענדע סטעפּס:
   א. באַשטעטיק די ינטערלאַקען (2nd Generation) IP.
   ב. קאַנפיגיער די ינטערלאַקען (2nd Generation) IP אין ינערלעך לופּבאַקק מאָדע.
   ג. סענדז אַ טייַך פון ינטערלאַקען פּאַקיץ מיט פּרעדעפינעד דאַטן אין די פּיילאָוד צו די TX באַניצער דאַטן אַריבערפירן צובינד פון די IP האַרץ.
   ד. טשעק די באקומען פּאַקיץ און ריפּאָרץ די סטאַטוס. די פּאַקאַט טשעקער אַרייַנגערעכנט אין די ייַזנוואַרג פּלאַן עקסample גיט די פאלגענדע יקערדיק פּאַקאַט קאָנטראָלירונג קייפּאַבילאַטיז:
   • טשעקס אַז די טראַנסמיטטעד פּאַקאַט סיקוואַנס איז ריכטיק.
   • טשעקס אַז די באקומען דאַטן שוועבעלעך די דערוואַרט וואַלועס דורך ינשורינג ביידע די אָנהייב פון פּאַקאַט (SOP) און סוף פון פּאַקאַט (EOP) קאַונץ ייַנרייען בשעת דאַטן זענען טראַנסמיטטעד און באקומען.

2.2. צובינד סיגנאַלז
טיש 5. פּלאַן עקסampדי צובינד סיגנאַלז

פּאָרט נאָמען	ריכטונג	ברייט (ביסן)	באַשרייַבונג
mgmt_clk	אַרייַנשרייַב	1	סיסטעם זייגער אַרייַנשרייַב. זייגער אָפטקייַט מוזן זיין 100 מהז.
pll_ref_clk /pll_ref_clk[1:0] (2)	אַרייַנשרייַב	2-יאנ	טראַנססעיווער דערמאָנען זייגער. דרייווז די RX CDR PLL.

פּאָרט נאָמען	ריכטונג	ברייט (ביסן)	באַשרייַבונג
			pll_ref_clk [1] איז בלויז בארעכטיגט ווען איר געבן ופהיטן אַניוזד באַמערקונג: טראַנססעיווער טשאַנאַלז פֿאַר PAM4 פּאַראַמעטער אין E-טייל PAM4 מאָדע IP ווערייישאַנז.
rx_pin	אַרייַנשרייַב	נומער פון ליינז	ופנעמער SERDES דאַטן שטיפט.
tx_pin	רעזולטאַט	נומער פון ליינז	יבערשיקן SERDES דאַטן שטיפט.
rx_pin_n	אַרייַנשרייַב	נומער פון ליינז	ופנעמער SERDES דאַטן שטיפט. דער סיגנאַל איז בלויז בנימצא אין E-טייל PAM4 מאָדע ווערייישאַנז.
tx_pin_n	רעזולטאַט	נומער פון ליינז	יבערשיקן SERDES דאַטן שטיפט. דער סיגנאַל איז בלויז בנימצא אין E-טייל PAM4 מאָדע ווערייישאַנז.
mac_clk_pll_ref	אַרייַנשרייַב	1	דער סיגנאַל מוזן זיין געטריבן דורך אַ פּלל און מוזן נוצן די זעלבע זייגער מקור וואָס דרייווז די pll_ref_clk. דער סיגנאַל איז בלויז בנימצא אין E-טייל PAM4 מאָדע ווערייישאַנז.
usr_pb_reset_n	אַרייַנשרייַב	1	סיסטעם באַשטעטיק.

פֿאַרבונדענע אינפֿאָרמאַציע
צובינד סיגנאַלז
2.3. רעגיסטרירן מאַפּע
באַמערקונג:

• פּלאַן עקסampדי רעגיסטרירן אַדרעס סטאַרץ מיט 0x20** בשעת די ינטערלאַקען IP האַרץ רעגיסטרירן אַדרעס סטאַרץ מיט 0x10**.
• אַקסעס קאָד: RO—לייענען בלויז, און RW—לייענען/שרייבן.
• סיסטעם קאַנסאָול לייענט די פּלאַן עקסampדי רעדזשיסטערז און ריפּאָרץ די פּראָבע סטאַטוס אויף דעם עקראַן.

טיש 6. פּלאַן עקסampדי רעגיסטרירן מאַפּע פֿאַר ינטערלאַקען דיזיין עקסample

אָפסעט	נאָמען	אַקסעס	באַשרייַבונג
8'ה00	רעזערווירט
8'ה01	רעזערווירט
8'ה02	סיסטעם PLL באַשטעטיק	RO	ווייַטערדיק ביטן ינדיקייץ סיסטעם PLL באַשטעטיק בעטן און געבן ווערט: • ביסל [0] - sys_pll_rst_req • ביסל [1] - סיסט_פּלל_רסט_ען
8'ה03	RX ליין אַליינד	RO	ינדיקייץ די RX ליין אַליינמאַנט.
8'ה04	וואָרט פארשפארט	RO	[NUM_LANES–1:0] - אידענטיטעט פון וואָרט (בלאָק) באַונדריז.

(2) ווען איר געבן פּרעסערווע אַניוזד טראַנססעיווער טשאַנאַלז פֿאַר PAM4 פּאַראַמעטער, אַן נאָך רעפֿערענץ זייגער פּאָרט איז צוגעגעבן צו ופהיטן די אַניוזד PAM4 שקלאַף קאַנאַל.

אָפסעט	נאָמען	אַקסעס	באַשרייַבונג
8'ה05	סינק פארשפארט	RO	[NUM_LANES–1:0] - מעטאַפראַמע סינגקראַנאַזיישאַן.
8'ה06 - 8'09	CRC32 טעות ציילן	RO	ינדיקייץ די CRC32 טעות ציילן.
8'h0A	CRC24 טעות ציילן	RO	ינדיקייץ די CRC24 טעות ציילן.
8'ה0ב	אָוווערפלאָו / אַנדערפלאָו סיגנאַל	RO	די פאלגענדע ביישפילן אָנווייַזן: • ביסל [3] - טקס אַנדערפלאָו סיגנאַל • ביסל [2] - טקס אָוווערפלאָו סיגנאַל • ביסל [1] - RX אָוווערפלאָו סיגנאַל
8'ה0C	SOP ציילן	RO	ינדיקייץ די נומער פון SOP.
8'ה0ד	EOP ציילן	RO	ינדיקייץ די נומער פון EOP
8'ה0ע	טעות ציילן	RO	ינדיקייץ די נומער פון די פאלגענדע ערראָרס: • אָנווער פון ליין אַליינמאַנט • ומלעגאַל קאָנטראָל וואָרט • ומלעגאַל פראַמינג מוסטער • פעלנדיק SOP אָדער EOP גראדן
8'ה0ף	send_data_mm_clk	RW	שרייב 1 צו ביסל [0] צו געבן די גענעראַטאָר סיגנאַל.
8'ה10	טשעקער טעות		ינדיקייץ די טשעקער טעות. (SOP דאַטן טעות, קאַנאַל נומער טעות און PLD דאַטן טעות)
8'ה11	סיסטעם פּלל שלאָס	RO	ביסל [0] ינדיקייץ פּלל שלאָס אָנווייַז.
8'ה14	TX SOP ציילן	RO	ינדיקייץ נומער פון SOP דזשענערייטאַד דורך די פּאַקאַט גענעראַטאָר.
8'ה15	TX EOP ציילן	RO	ינדיקייץ נומער פון EOP דזשענערייטאַד דורך די פּאַקאַט גענעראַטאָר.
8'ה16	קעסיידערדיק פּאַקאַט	RW	שרייב 1 צו ביסל [0] צו געבן די קעסיידערדיק פּאַקאַט.
8'ה39	ECC טעות ציילן	RO	ינדיקייץ נומער פון ECC ערראָרס.
8'ה40	ECC קערעקטאַד טעות ציילן	RO	ינדיקייץ נומער פון קערעקטאַד ECC ערראָרס.

טיש 7. פּלאַן עקסampדי רעגיסטרירן מאַפּע פֿאַר ינטערלאַקען לוק-זיין פּלאַן עקסample
ניצן דעם רעגיסטרירן מאַפּע ווען איר דזשענערייט די פּלאַן עקסample מיט Enable Interlaken Look-side mode parameter איז אויסגעדרייט אויף.

אָפסעט	נאָמען	אַקסעס	באַשרייַבונג
8'ה00	רעזערווירט
8'ה01	טאָמבאַנק באַשטעטיק	RO	שרייב 1 צו ביסל [0] צו ויסמעקן TX און RX טאָמבאַנק גלייַך ביסל.
8'ה02	סיסטעם PLL באַשטעטיק	RO	ווייַטערדיק ביטן ינדיקייץ סיסטעם PLL באַשטעטיק בעטן און געבן ווערט: • ביסל [0] - sys_pll_rst_req • ביסל [1] - סיסט_פּלל_רסט_ען
8'ה03	RX ליין אַליינד	RO	ינדיקייץ די RX ליין אַליינמאַנט.
8'ה04	וואָרט פארשפארט	RO	[NUM_LANES–1:0] - אידענטיטעט פון וואָרט (בלאָק) באַונדריז.
8'ה05	סינק פארשפארט	RO	[NUM_LANES–1:0] - מעטאַפראַמע סינגקראַנאַזיישאַן.
8'ה06 - 8'09	CRC32 טעות ציילן	RO	ינדיקייץ די CRC32 טעות ציילן.
8'h0A	CRC24 טעות ציילן	RO	ינדיקייץ די CRC24 טעות ציילן.

אָפסעט	נאָמען	אַקסעס	באַשרייַבונג
8'ה0ב	רעזערווירט
8'ה0C	SOP ציילן	RO	ינדיקייץ די נומער פון SOP.
8'ה0ד	EOP ציילן	RO	ינדיקייץ די נומער פון EOP
8'ה0ע	טעות ציילן	RO	ינדיקייץ די נומער פון די פאלגענדע ערראָרס: • אָנווער פון ליין אַליינמאַנט • ומלעגאַל קאָנטראָל וואָרט • ומלעגאַל פראַמינג מוסטער • פעלנדיק SOP אָדער EOP גראדן
8'ה0ף	send_data_mm_clk	RW	שרייב 1 צו ביסל [0] צו געבן די גענעראַטאָר סיגנאַל.
8'ה10	טשעקער טעות	RO	ינדיקייץ די טשעקער טעות. (SOP דאַטן טעות, קאַנאַל נומער טעות און PLD דאַטן טעות)
8'ה11	סיסטעם פּלל שלאָס	RO	ביסל [0] ינדיקייץ פּלל שלאָס אָנווייַז.
8'ה13	לייטאַנס ציילן	RO	ינדיקייץ נומער פון לייטאַנסי.
8'ה14	TX SOP ציילן	RO	ינדיקייץ נומער פון SOP דזשענערייטאַד דורך די פּאַקאַט גענעראַטאָר.
8'ה15	TX EOP ציילן	RO	ינדיקייץ נומער פון EOP דזשענערייטאַד דורך די פּאַקאַט גענעראַטאָר.
8'ה16	קעסיידערדיק פּאַקאַט	RO	שרייב 1 צו ביסל [0] צו געבן די קעסיידערדיק פּאַקאַט.
8'ה17	טקס און רקס טאָמבאַנק זענען גלייַך	RW	ינדיקייץ אַז TX און RX טאָמבאַנק זענען גלייַך.
8'ה23	געבן לייטאַנסי	WO	שרייב 1 צו ביסל [0] צו געבן לייטאַנסי מעזשערמאַנט.
8'ה24	לייטאַנס גרייט	RO	ינדיקייץ לייטאַנסי מעזשערמאַנט זענען גרייט.

ינטערלאַקען (2nd Generation) Intel Agilex FPGA IP Design Example User Guide Archives

פֿאַר די לעצטע און פריערדיקע ווערסיעס פון דעם באַניצער גייד, אָפּשיקן צו די ינטערלאַקען (2 דור) Intel Agilex FPGA IP Design Exampדער באַניצער גייד HTML ווערסיע. אויסקלייַבן די ווערסיע און גיט אראפקאפיע. אויב אַן IP אָדער ווייכווארג ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP אָדער ווייכווארג ווערסיע אַפּלייז.
IP ווערסיעס זענען די זעלבע ווי די Intel Quartus Prime Design Suite ווייכווארג ווערסיעס אַרויף צו וו19.1. פֿון Intel Quartus Prime Design Suite ווייכווארג ווערסיע 19.2 אָדער שפּעטער, IP קאָרעס האָבן אַ נייַע IP ווערסיע סכעמע.

דאָקומענט רעוויזיע געשיכטע פֿאַר ינטערלאַקען (2nd Generation) Intel Agilex FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	IP ווערסיע	ענדערונגען
2022.08.03	21.3	20.0.1	קערעקטאַד די מיטל OPN פֿאַר די Intel Agilex F-Series Transceiver-SoC אנטוויקלונג קיט.
2021.10.04	21.3	20.0.1	• אַדדעד שטיצן פֿאַר QuestaSim סימיאַלייטער. • אַוועקגענומען שטיצן פֿאַר NCSim סימיאַלייטער.
2021.02.24	20.4	20.0.1	• צוגעגעבן אינפֿאָרמאַציע וועגן פּראַזערווינג די אַניוזד טראַנססעיווער קאַנאַל פֿאַר PAM4 אין אָפּטיילונג: האַרדוואַרע פּלאַן עקסampדי קאַמפּאָונאַנץ. • צוגעגעבן די פּלל_רעף_קלק[1] סיגנאַל באַשרייַבונג אין אָפּטיילונג: צובינד סיגנאַלז.
2020.12.14	20.4	20.0.0	• דערהייַנטיקט סampדי ייַזנוואַרג פּרובירן רעזולטאַט פֿאַר ינטערלאַקען מאָדע און ינטערלאַקען לוק-בייַט מאָדע אין אָפּטיילונג טעסטינג די ייַזנוואַרג פּלאַן עקסample. • דערהייַנטיקט רעגיסטרירן מאַפּע פֿאַר ינטערלאַקען לוק-זייַט פּלאַן עקסampלאַ אין אָפּטיילונג רעגיסטרירן מאַפּע. • אַדדעד אַ גייט פארביי קרייטיריאַ פֿאַר אַ מצליח ייַזנוואַרג פּרובירן לויפן אין אָפּטיילונג טעסטינג די ייַזנוואַרג פּלאַן עקסample.
2020.10.16	20.2	19.3.0	קערעקטאַד באַפֿעל צו לויפן די ערשט אַדאַפּטיישאַן קאַלאַבריישאַן אויף RX זייַט אין טעסטינג די ייַזנוואַרג פּלאַן עקסample אָפּטיילונג.
2020.06.22	20.2	19.3.0	• די פּלאַן עקסample איז בנימצא פֿאַר ינטערלאַקען לוק-בייַט מאָדע. • ייַזנוואַרג טעסטינג פון די פּלאַן עקסample איז בנימצא פֿאַר Intel Agilex מיטל ווערייישאַנז. • צוגעגעבן פיגורע: הויך-מדרגה בלאַק דיאַגראַמע פֿאַר ינטערלאַקען (2nd Generation) פּלאַן עקסample. • דערהייַנטיקט ווייַטערדיק סעקשאַנז: - האַרדוואַרע און ווייכווארג רעקווירעמענץ - Directory סטרוקטור • מאָדיפיצירט די פאלגענדע פיגיערז צו אַרייַננעמען ינטערלאַקען קוקן-באַזייַט פֿאַרבונדענע דערהייַנטיקן: - פיגור: ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסample High גלייַך בלאַק דיאַגראַמע פֿאַר E-טייל NRZ מאָדע ווערייישאַנז - פיגור: ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampדי הויך-לעוועל בלאַק דיאַגראַמע פֿאַר E-Tile PAM4 מאָדע ווערייישאַנז • דערהייַנטיקט פיגורע: יפּ פּאַראַמעטער עדיטאָר. • צוגעלייגט אינפֿאָרמאַציע וועגן די אָפטקייַט סעטטינגס אין די זייגער קאָנטראָל אַפּלאַקיישאַן אין אָפּטיילונג קאַמפּיילינג און קאַנפיגיערינג די פּלאַן עקסampאין האַרדוואַרע.

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	IP ווערסיע	ענדערונגען
			• צוגעלייגט פּראָבע לויפן אַוטפּוץ פֿאַר די ינטערלאַקען קוק אין די פאלגענדע סעקשאַנז: - סימולאַטינג די פּלאַן עקסample Testbench - טעסטינג די ייַזנוואַרג פּלאַן עקסample • צוגעגעבן ווייַטערדיק נייַ סיגנאַלז אין צובינד סיגנאַלז אָפּטיילונג: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • אַדדעד רעגיסטרירן מאַפּע פֿאַר ינטערלאַקען לוק-זייַט פּלאַן עקסampאין אָפּטיילונג: רעגיסטרירן מאַפּע.
2019.09.30	19.3	19.2.1	אַוועקגענומען clk100. די mgmt_clk סערוועס ווי אַ רעפֿערענץ זייגער צו די IO PLL אין די פאלגענדע: • פיגורע: ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampדי הויך-לעוועל בלאַק דיאַגראַמע פֿאַר E-טייל NRZ מאָדע ווערייישאַנז. • פיגורע: ינטערלאַקען (2nd Generation) ייַזנוואַרג פּלאַן עקסampדי הויך-לעוועל בלאַק דיאַגראַמע פֿאַר E-טייל PAM4 מאָדע ווערייישאַנז.
2019.07.01	19.2	19.2	ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
* אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
יסאָ
9001:2015
רעגיסטרירט
ינטערלאַקען (2nd Generation) Intel® Agilex™ FPGA IP Design Exampדער באַניצער גייד

אָנליין ווערסיע
שיקן באַמערקונגען
שייַן: 683800
UG-20239
ווערסיע: 2022.08.03

דאָקומענטן / רעסאָורסעס

Intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdfבאַניצער גייד Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Exampצו, Agilex FPGA IP Design Example, IP Design Example

רעפערענצן

• באַניצער מאַנואַל