Interlaken (2. generace) Intel®
Agilex™ FPGA IP Design Přample
Uživatelská příručka
Rychlý průvodce
Interlaken (2nd Generation) FPGA IP jádro poskytuje simulační testbench a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru. Design exampSoubor je také dostupný pro funkci Interlaken Look-aside.
Testbench a design example podporuje režimy NRZ a PAM4 pro zařízení E-tile. Interlaken (2. generace) FPGA IP jádro generuje design examppro všechny podporované kombinace počtu jízdních pruhů a datových rychlostí.
Obrázek 1. Vývojové kroky pro návrh Přample
Návrh jádra IP Interlaken (2. generace) example podporuje následující funkce:
- Interní režim sériové smyčky TX to RX
- Automaticky generuje pakety pevné velikosti
- Základní možnosti kontroly paketů
- Možnost použít System Console k resetování návrhu pro účely opětovného testování
- PMA adaptace
Obrázek 2. Blokové schéma vysoké úrovně pro návrh Interlaken (2. generace) Přample
Související informace
- Interlaken (2. generace) FPGA IP Uživatelská příručka
- Poznámky k vydání Intel FPGA IP Interlaken (2. generace).
1.1. Hardwarové a softwarové požadavky
Chcete-li otestovat example design, použijte následující hardware a software:
- Software Intel® Prime Pro Edition verze 21.3
- Systémová konzole
- Podporované simulátory:
— Siemens* EDA ModelSim* SE nebo QuestaSim*
— Synopsys* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)
Související informace
Uživatelská příručka vývojové sady Intel Agilex F-Series Transceiver-SoC
1.2. Struktura adresáře
Návrh jádra IP Interlaken (2. generace) example file adresáře obsahují následující vygenerované files pro design napřample.
Obrázek 3. Struktura adresáře vygenerovaného Interlakenu (2. generace) Přample Design
Konfigurace hardwaru, simulace a test files se nacházejí vample_installation_dir>/uflex_ilk_0_example_design.
Tabulka 1. Návrh hardwaru IP jádra Interlaken (2. generace) Přample File Popisy
Tyto files jsou vample_installation_dir>/uflex_ilk_0_example_design/ exampadresář le_design/quartus.
| File Jména | Popis |
| example_design.qpf | Projekt Intel Quartus Prime file. |
| example_design.qsf | Nastavení projektu Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Omezení návrhu Synopsys file. Můžete kopírovat a upravovat pro svůj vlastní design. |
| sysconsole_testbench.tcl | Hlavní file pro přístup k systémové konzoli |
Tabulka 2. Interlaken (2. generace) IP Core Testbench File Popis
Tento file je vample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl adresář.
| File Jméno | Popis |
| top_tb.sv | Testbench nejvyšší úrovně file. |
Tabulka 3. Skripty IP Core Testbench nterlaken (2. generace).
Tyto files jsou vample_installation_dir>/uflex_ilk_0_example_design/ exampadresář le_design/testbench.
| File Jméno | Popis |
| vcstest.sh | Skript VCS pro spuštění testbench. |
| vlog_pro.do | Skript ModelSim SE nebo QuestaSim pro spuštění testbench. |
| xcelium.sh | Skript Xcelium pro spuštění testbench. |
1.3. Hardware Design Přample Components
Bývalýample design spojuje systémové a PLL referenční hodiny a požadované konstrukční komponenty. Bývalýample design konfiguruje jádro IP v režimu vnitřní smyčky a generuje pakety na uživatelském rozhraní přenosu dat jádra IP TX. Jádro IP posílá tyto pakety po interní zpětné smyčce přes transceiver.
Poté, co přijímač jádra IP přijme pakety na cestě zpětné smyčky, zpracuje pakety Interlaken a odešle je na rozhraní pro přenos uživatelských dat RX. Bývalýample design kontroluje, zda se přijaté a vysílané pakety shodují.
Hardware example design zahrnuje externí PLL. Můžete prozkoumat čistý text files to view sample kód, který implementuje jednu možnou metodu pro připojení externích PLL k Interlaken (2nd Generation) FPGA IP.
Hardwarový design Interlaken (2. generace) example obsahuje následující komponenty:
- Interlaken (2. generace) FPGA IP
- Generátor paketů a kontrola paketů
- JTAG řadič, který komunikuje se System Console. S klientskou logikou komunikujete prostřednictvím systémové konzoly.
Obrázek 4. Návrh hardwaru Interlaken (2. generace) Přample Vysokoúrovňový blokový diagram pro variace režimu E-tile NRZ
Hardwarový design Interlaken (2. generace) exampSoubor, který se zaměřuje na variace režimu E-tile PAM4, vyžaduje dodatečné hodiny mac_clkin, které generuje IO PLL. Tento PLL musí používat stejné referenční hodiny, které řídí pll_ref_clk.
Obrázek 5. Návrh hardwaru Interlaken (2. generace) Přample Vysoká úroveň
Blokové schéma pro variace režimu E-tile PAM4
Pro varianty režimu E-tile PAM4, když povolíte parametr Zachovat nevyužité kanály transceiveru pro PAM4, je přidán další port referenčních hodin (pll_ref_clk [1]). Tento port musí být řízen na stejné frekvenci, jaká je definována v editoru parametrů IP (referenční taktovací frekvence pro zachované kanály). Zachovat nevyužité kanály transceiveru pro PAM4 je volitelné. Pin a související omezení přiřazená k tomuto taktu jsou viditelné v QSF, když pro generování návrhu vyberete vývojovou sadu Intel Stratix® 10 nebo Intel Agilex.
Pro design napřampV simulaci testbench vždy definuje stejnou frekvenci pro pll_ref_clk[0] a pll_ref_clk[1].
Související informace
Uživatelská příručka vývojové sady Intel Agilex F-Series Transceiver-SoC
1.4. Generování návrhu
Obrázek 6. Postup
Chcete-li vygenerovat hardware example design and testbench:
- V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ New Project Wizard pro vytvoření nového projektu Intel Quartus Prime nebo klepněte na File ➤ Otevřete projekt a otevřete existující projekt Intel Quartus Prime. Průvodce vás vyzve k zadání zařízení.
- Zadejte rodinu zařízení Agilex a vyberte zařízení pro svůj návrh.
- V katalogu IP vyhledejte a poklepejte na Interlaken (2nd Generation) Intel FPGA IP. Zobrazí se okno Nová varianta IP.
- Zadejte název nejvyšší úrovně pro vaši vlastní variaci IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
- Klepněte na tlačítko OK. Zobrazí se editor parametrů.
Obrázek 7. Přample Záložka Design v Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
- Na kartě IP zadejte parametry pro variaci jádra IP.
- Na kartě Adaptace PMA zadejte parametry přizpůsobení PMA, pokud plánujete použít adaptaci PMA pro varianty zařízení E-tile.
Tento krok je volitelný:
• Vyberte možnost Enable adaptation load soft IP.
Poznámka: Pokud je povolena adaptace PMA, musíte na kartě IP povolit možnost Enable Native PHY Debug Master Endpoint (NPDME).
• Vyberte předvolbu přizpůsobení PMA pro přizpůsobení PMA Vyberte parametr.
• Klikněte na PMA Adaptation Preload pro načtení parametrů počáteční a průběžné adaptace.
• Zadejte počet konfigurací PMA, které se mají podporovat, když je povoleno více konfigurací PMA, pomocí parametru Počet konfiguračních parametrů PMA.
• Vyberte konfiguraci PMA, kterou chcete načíst nebo uložit, pomocí Vyberte konfiguraci PMA k načtení nebo uložení.
• Klepnutím na Načíst přizpůsobení z vybrané konfigurace PMA načtete vybraná nastavení konfigurace PMA.
Další informace o parametrech přizpůsobení PMA naleznete v uživatelské příručce E-tile Transceiver PHY. - Na Example na kartě Návrh vyberte možnost Simulace pro vygenerování testovací plochy a vyberte možnost Syntéza pro vygenerování hardwaru např.ampdesign.
Poznámka: Musíte vybrat alespoň jednu z možností Simulace nebo Syntéza generovat příkladample Design Files. - Pro generovaný formát HDL je k dispozici pouze Verilog.
- Pro Target Development Kit vyberte příslušnou možnost.
Poznámka: Volba Intel Agilex F-Series Transceiver SoC Development Kit je k dispozici pouze v případě, že váš projekt specifikuje název zařízení Intel Agilex začínající AGFA012 nebo AGFA014. Když vyberete možnost Development Kit, přiřazení pinů se nastaví podle čísla dílu zařízení Intel Agilex Development Kit AGFB014R24A2E2V a může se lišit od vámi vybraného zařízení. Pokud máte v úmyslu otestovat návrh na hardwaru na jiné desce plošných spojů, vyberte možnost Bez vývojové sady a proveďte příslušná přiřazení pinů v souboru .qsf file. - Klikněte na Generate Example Design. Výběrový příkladample Zobrazí se okno Design Directory.
- Pokud chcete upravit design napřampcesta k adresáři souboru nebo název ze zobrazených výchozích hodnot (uflex_ilk_0_example_design), přejděte na novou cestu a zadejte nový design example název adresáře.
- Klepněte na tlačítko OK.
Související informace
- Uživatelská příručka vývojové sady Intel Agilex F-Series Transceiver-SoC
- E-tile Transceiver PHY Uživatelská příručka
1.5. Simulace návrhu Přample Testbench
Viz Interlaken (2. generace) Hardware Design Example High Level Block pro E-tile NRZ Mode Variations a Interlaken (2. generace) Hardware Design Example Blok vysoké úrovně pro blokové diagramy variací režimu E-tile PAM4 simulačního testovacího stolu.
Obrázek 8. Postup
Chcete-li simulovat testovací lavici, postupujte takto:
- Na příkazovém řádku přejděte do adresáře simulace testbench. Adresář jeample_installation_dir>/example_design/ testbench pro zařízení Intel Agilex.
- Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Váš skript by měl po dokončení simulace zkontrolovat, zda se počty SOP a EOP shodují. Viz tabulka Kroky ke spuštění simulace.
Tabulka 4. Kroky ke spuštění simulaceSimulátor Instrukce ModelSim SE nebo QuestaSim Do příkazového řádku zadejte -do vlog_pro.do. Pokud dáváte přednost simulaci bez vyvolání GUI ModelSim, zadejte vsim -c -do vlog_pro.do VCS Do příkazového řádku zadejte sh vcstest.sh Xcelium Do příkazového řádku zadejte sh xcelium.sh - Analyzujte výsledky. Úspěšná simulace odesílá a přijímá pakety a zobrazuje „Test PASSED“.
Testbench pro design example dokončí následující úkoly:
- Instantuje Interlaken (2. generace) Intel FPGA IP.
- Vytiskne stav PHY.
- Kontroluje synchronizaci metarámců (SYNC_LOCK) a hranice slov (bloků) (WORD_LOCK).
- Čeká na uzamčení a vyrovnání jednotlivých jízdních pruhů.
- Zahájí přenos paketů.
- Kontroluje statistiku paketů:
— Chyby CRC24
— SOP
— EOPs
Následující sampVýstup le ilustruje úspěšný simulační test v režimu Interlaken:
************************************************
INFO: Čekání na vyrovnání jízdních pruhů.
Všechny přijímací pruhy jsou vyrovnány a jsou připraveny přijímat provoz.
******************************************************* *
******************************************************* *
INFO: Zahájení přenosu paketů
******************************************************* *
******************************************************* *
INFO: Zastavení vysílání paketů
******************************************************* *
******************************************************* *
INFO: Kontrola statistiky paketů
******************************************************* *
Chyby CRC 24 hlášeny: 0
Odeslané SOP: 100
Odeslané EOP: 100
Přijaté SOP: 100
Přijaté EOP: 100
Počet chyb ECC: 0
******************************************************* *
INFO: Zkouška PROBĚHLA
******************************************************* *
Poznámka: Design Interlaken example simulation testbench odešle 100 paketů a přijme 100 paketů.
Následující sampVýstup souboru ilustruje úspěšný simulační test v režimu Interlaken Look-aside:
Zkontrolujte, zda jsou TX a RX Counter stejné nebo ne.
—————————————————————-
READ_MM: adresa 4000014 = 00000001.
—————————————————————-
De-asset Counter rovný bit.
—————————————————————-
WRITE_MM: adresa 4000001 dostane 00000001.
WRITE_MM: adresa 4000001 dostane 00000000.
—————————————————————-
RX_SOP COUNTER.
—————————————————————-
READ_MM: adresa 400000c = 0000006a.
—————————————————————-
RX_EOP COUNTER.
READ_MM: adresa 400000d = 0000006a.
—————————————————————-
READ_MM: adresa 4000010 = 00000000.
—————————————————————-
Zobrazit závěrečnou zprávu.
—————————————————————-
0 Zjištěná chyba
Bylo hlášeno 0 chyb CRC24
Odesláno 106 SOP
Odesláno 106 EOP
Obdrženo 106 SOP
Přijato 106 EOP
—————————————————————-
Dokončit simulaci
—————————————————————-
TEST PROŠEL
—————————————————————-
Poznámka: Počet paketů (SOP a EOP) se liší podle jízdního pruhu v designu Interlaken Lookaside example simulace sample výstup.
Související informace
Hardware Design Přample Komponenty na straně 6
1.6. Kompilace a konfigurace návrhu Přample v Hardware
Obrázek 9. Postup
Chcete-li sestavit a spustit demonstrační test na hardwaru, napřample design, postupujte takto:
- Zajistěte hardware napřampgenerace designu je dokončena.
- V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
- V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.
- Po úspěšné kompilaci byl vytvořen soubor .sof file je k dispozici ve vámi zadaném adresáři.
Při programování hardwaru postupujte podle následujících krokůample design na zařízení Intel Agilex: - Připojte vývojovou sadu Intel Agilex F-Series Transceiver-SoC k hostitelskému počítači.
b. Spusťte aplikaci Clock Control, která je součástí vývojového kitu, a nastavte nové frekvence pro design example. Níže je uvedeno nastavení frekvence v aplikaci Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT – Nastavte na hodnotu pll_ref_clk (1) podle vašeho návrhu.
C. V nabídce Nástroje klepněte na příkaz Programátor.
d. V Programátoru klikněte na Nastavení hardwaru.
E. Vyberte programovací zařízení.
F. Vyberte a přidejte vývojovou sadu Intel Agilex F-Series Transceiver-SoC, ke které se může připojit vaše relace Intel Quartus Prime.
G. Ujistěte se, že je režim nastaven na JTAG.
h. Vyberte zařízení Intel Agilex a klikněte na Přidat zařízení. Programátor zobrazí blokové schéma spojení mezi zařízeními na vaší desce.
i. V řádku s vaším .sof zaškrtněte políčko pro .sof.
j. Zaškrtněte políčko ve sloupci Program/Konfigurovat.
k. Klepněte na tlačítko Start.
Související informace
- Programování zařízení Intel FPGA na straně 0
- Analýza a ladění návrhů pomocí systémové konzoly
- Uživatelská příručka vývojové sady Intel Agilex F-Series Transceiver-SoC
1.7. Testování návrhu hardwaru Přample
Poté, co zkompilujete Interlaken (2. generace) Intel FPGA IP core design exampPokud chcete nakonfigurovat své zařízení, můžete pomocí System Console naprogramovat jádro IP a jeho vestavěné registry jádra Native PHY IP.
Postupujte podle těchto kroků, abyste vyvolali systémovou konzolu a otestovali návrh hardwaru, napřampten:
- V softwaru Intel Quartus Prime Pro Edition v nabídce Nástroje klikněte na Nástroje ladění systému ➤ Systémová konzola.
- Změňte naample_installation_dir>example_design/ hwtest adresář.
- Chcete-li otevřít připojení k JTAG master, zadejte následující příkaz: source sysconsole_testbench.tcl
- Režim interní sériové zpětné smyčky můžete zapnout s následujícím návrhem napřample příkazy:
A. stat: Vytiskne obecné informace o stavu.
b. sys_reset: Resetuje systém.
C. loop_on: Zapne interní sériovou zpětnou smyčku.
d. run_example_design: Spustí design example.
Poznámka: Před run_ex musíte spustit příkaz loop_onamppříkaz le_design.
Run_example_design spouští následující příkazy v sekvenci:
sys_reset->stat->gen_on->stat->gen_off.
Poznámka: Když vyberete možnost Enable adaptation load soft IP, run_exampPříkaz le_design provede úvodní adaptační kalibraci na straně RX spuštěním příkazu run_load_PMA_configuration. - Režim interní sériové smyčky můžete vypnout pomocí následujícího návrhu, napřamppříkaz le:
A. loop_off: Vypne interní sériovou zpětnou vazbu. - IP jádro můžete naprogramovat s následujícím dodatečným designem napřample příkazy:
A. gen_on: Povolí generátor paketů.
b. gen_off: Deaktivuje generátor paketů.
C. run_test_loop: Spustí test pro časy pro variace E-tile NRZ a PAM4.
d. clear_err: Vymaže všechny lepivé chybové bity.
E. set_test_mode : Nastaví test tak, aby se spustil v určitém režimu.
F. get_test_mode: Vytiskne aktuální testovací režim.
G. set_burst_size : Nastaví velikost shluku v bajtech.
h. get_burst_size: Vytiskne informace o velikosti dávky.
Úspěšný test vytiskne zprávu HW_TEST:PASS. Níže jsou uvedena kritéria pro absolvování testovacího provozu:
- Žádné chyby pro CRC32, CRC24 a checker.
- Odeslané SOP a EOP by se měly shodovat s přijatými.
Následující sampVýstup souboru ilustruje úspěšný testovací běh v režimu Interlaken:
INFO: INFO: Zastavení generování paketů
==== HLÁŠENÍ O STAVU ====
TX kHz: 402813
RX kHz: 402813
Frekvenční zámky: 0x0000ff
TX PLL zámek: 0x000001
Zarovnat: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zámek slov: 0x0000ff
synchronizační zámek: 0x0000ff
Chyby CRC32: 0
Chyby CRC24: 0
Chyby kontroly: 0
Příznaky chyb FIFO: 0x000000
Odeslané SOP: 1087913770
Odeslané EOP: 1087913770
Přijaté SOP: 1087913770
Přijaté EOP: 1087913770
ECC opraveno: 0
Chyba ECC: 0
Uplynulo 161 sekund od zapnutí
HW_TEST: PROSLO
Úspěšný test vytiskne zprávu HW_TEST: PASS. Níže jsou uvedena kritéria pro absolvování testovacího provozu:
- Žádné chyby pro CRC32, CRC24 a checker.
- Odeslané SOP a EOP by se měly shodovat s přijatými.
Následující sampVýstup souboru ilustruje úspěšný testovací běh v režimu Interlaken Lookaside:
INFO: INFO: Zastavení generování paketů
==== HLÁŠENÍ O STAVU ====
TX kHz: 402813
RX kHz: 402812
Frekvenční zámky: 0x000fff
TX PLL zámek: 0x000001
Zarovnat: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zámek slov: 0x000fff
synchronizační zámek: 0x000fff
Chyby CRC32: 0
Chyby CRC24: 0
Chyby kontroly: 0
Odeslané SOP: 461
Odeslané EOP: 461
Přijaté SOP: 461
Přijaté EOP: 461
Uplynulo 171 sekund od zapnutí
HW_TEST: PROSLO
Design Přample Popis
Design example demonstruje funkce jádra Interlaken IP.
Související informace
Interlaken (2. generace) FPGA IP Uživatelská příručka
2.1. Návrh Přample Chování
Chcete-li otestovat návrh v hardwaru, zadejte v konzole System následující příkazy::
- Zdroj nastavení file:
% zdrojeample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Spusťte test:
% run_example_design - Hardwarový design Interlaken (2. generace) example dokončí následující kroky:
A. Resetuje IP adresu Interlaken (2. generace).
b. Konfiguruje IP Interlaken (2. generace) v režimu vnitřní smyčky.
C. Odešle proud paketů Interlaken s předdefinovanými daty v užitečné zátěži do rozhraní přenosu uživatelských dat TX jádra IP.
d. Kontroluje přijaté pakety a hlásí stav. Kontrola paketů obsažená v návrhu hardwaru example poskytuje následující základní možnosti kontroly paketů:
• Zkontroluje, zda je sekvence přenášených paketů správná.
• Kontroluje, zda se přijatá data shodují s očekávanými hodnotami tím, že zajistí, aby byly počty začátku paketu (SOP) a konce paketu (EOP) v souladu během přenosu a příjmu dat.
2.2. Signály rozhraní
Tabulka 5. Návrh Přample Signály rozhraní
| Název portu | Směr | Šířka (bity) | Popis |
| mgmt_clk | Vstup | 1 | Vstup systémových hodin. Hodinová frekvence musí být 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Vstup | 2. ledna | Referenční hodiny transceiveru. Pohání RX CDR PLL. |
| Název portu | Směr | Šířka (bity) | Popis |
| pll_ref_clk[1] je k dispozici pouze tehdy, když povolíte Nepoužité uchovat Poznámka: kanály transceiveru pro PAM4 variace IP v režimu E-tile PAM4. |
|||
| rx_pin | Vstup | Počet jízdních pruhů | Datový kolík přijímače SERDES. |
| tx_pin | Výstup | Počet jízdních pruhů | Odešlete datový pin SERDES. |
| rx_pin_n | Vstup | Počet jízdních pruhů | Datový kolík přijímače SERDES. Tento signál je dostupný pouze ve variantách zařízení v režimu E-tile PAM4. |
| tx_pin_n | Výstup | Počet jízdních pruhů | Odešlete datový pin SERDES. Tento signál je dostupný pouze ve variantách zařízení v režimu E-tile PAM4. |
| mac_clk_pll_ref | Vstup | 1 | Tento signál musí být řízen PLL a musí používat stejný zdroj hodin, který řídí pll_ref_clk. Tento signál je dostupný pouze ve variantách zařízení v režimu E-tile PAM4. |
| usr_pb_reset_n | Vstup | 1 | Reset systému. |
Související informace
Signály rozhraní
2.3. Registrovat mapu
Poznámka:
- Design PřampAdresa registru začíná 0x20**, zatímco adresa základního registru Interlaken IP začíná 0x10**.
- Přístupový kód: RO – pouze pro čtení a RW – pro čtení/zápis.
- Systémová konzola čte design example registruje a hlásí stav testu na obrazovce.
Tabulka 6. Návrh Přample Registrovat mapu pro Interlaken Design Example
| Offset | Jméno | Přístup | Popis |
| 8'h00 | Rezervováno | ||
| 8'h01 | Rezervováno | ||
| 8'h02 | Reset systému PLL | RO | Následující bity indikují požadavek na reset systému PLL a hodnotu povolení: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | Zarovnaný pruh RX | RO | Označuje zarovnání jízdního pruhu RX. |
| 8'h04 | WORD uzamčen | RO | [NUM_LANES–1:0] – Identifikace hranic slova (bloku). |
(2) Když povolíte Zachovat nevyužité kanály transceiveru pro parametr PAM4, přidá se další port referenčních hodin, aby se zachoval nevyužitý podřízený kanál PAM4.
| Offset | Jméno | Přístup | Popis |
| 8'h05 | Synchronizace uzamčena | RO | [NUM_LANES–1:0] – Synchronizace metasnímků. |
| 8:06 – 8:09 | Počet chyb CRC32 | RO | Označuje počet chyb CRC32. |
| 8'h0A | Počet chyb CRC24 | RO | Označuje počet chyb CRC24. |
| 8'h0B | Signál přetečení/podtečení | RO | Následující bity označují: • Bit [3] – signál podtečení TX • Bit [2] – signál přetečení TX • Bit [1] – signál přetečení RX |
| 8'h0C | Počet SOP | RO | Udává počet SOP. |
| 8'h0D | Počet EOP | RO | Udává počet EOP |
| 8'h0E | Počet chyb | RO | Označuje počet následujících chyb: • Ztráta vyrovnání jízdního pruhu • Neplatné kontrolní slovo • Neplatný vzor rámování • Chybějící indikátor SOP nebo EOP |
| 8'h0F | send_data_mm_clk | RW | Zapište 1 do bitu [0], abyste povolili signál generátoru. |
| 8'h10 | Chyba kontroly | Označuje chybu kontroly. (Chyba dat SOP, chyba čísla kanálu a chyba dat PLD) | |
| 8'h11 | Systémový PLL zámek | RO | Bit [0] indikuje indikaci uzamčení PLL. |
| 8'h14 | Počet TX SOP | RO | Udává počet SOP generovaných generátorem paketů. |
| 8'h15 | Počet TX EOP | RO | Udává počet EOP generovaných generátorem paketů. |
| 8'h16 | Nepřetržitý paket | RW | Zapište 1 do bitu [0], abyste povolili nepřetržitý paket. |
| 8'h39 | Počet chyb ECC | RO | Označuje počet chyb ECC. |
| 8'h40 | Počet opravených chyb ECC | RO | Označuje počet opravených chyb ECC. |
Tabulka 7. Návrh Přample Registrovat mapu pro Interlaken Look-aside Design Example
Tuto mapu registru použijte při generování návrhu napřample se zapnutým parametrem Enable Interlaken Look-aside mode.
| Offset | Jméno | Přístup | Popis |
| 8'h00 | Rezervováno | ||
| 8'h01 | Reset počítadla | RO | Zapište 1 do bitu [0] pro vymazání TX a RX čítače rovný bitu. |
| 8'h02 | Reset systému PLL | RO | Následující bity indikují požadavek na reset systému PLL a hodnotu povolení: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | Zarovnaný pruh RX | RO | Označuje zarovnání jízdního pruhu RX. |
| 8'h04 | WORD uzamčen | RO | [NUM_LANES–1:0] – Identifikace hranic slova (bloku). |
| 8'h05 | Synchronizace uzamčena | RO | [NUM_LANES–1:0] – Synchronizace metasnímků. |
| 8:06 – 8:09 | Počet chyb CRC32 | RO | Označuje počet chyb CRC32. |
| 8'h0A | Počet chyb CRC24 | RO | Označuje počet chyb CRC24. |
| Offset | Jméno | Přístup | Popis |
| 8'h0B | Rezervováno | ||
| 8'h0C | Počet SOP | RO | Udává počet SOP. |
| 8'h0D | Počet EOP | RO | Udává počet EOP |
| 8'h0E | Počet chyb | RO | Označuje počet následujících chyb: • Ztráta vyrovnání jízdního pruhu • Neplatné kontrolní slovo • Neplatný vzor rámování • Chybějící indikátor SOP nebo EOP |
| 8'h0F | send_data_mm_clk | RW | Zapište 1 do bitu [0], abyste povolili signál generátoru. |
| 8'h10 | Chyba kontroly | RO | Označuje chybu kontroly. (Chyba dat SOP, chyba čísla kanálu a chyba dat PLD) |
| 8'h11 | Systémový PLL zámek | RO | Bit [0] indikuje indikaci uzamčení PLL. |
| 8'h13 | Počet latencí | RO | Udává počet latence. |
| 8'h14 | Počet TX SOP | RO | Udává počet SOP generovaných generátorem paketů. |
| 8'h15 | Počet TX EOP | RO | Udává počet EOP generovaných generátorem paketů. |
| 8'h16 | Nepřetržitý paket | RO | Zapište 1 do bitu [0], abyste povolili nepřetržitý paket. |
| 8'h17 | Čítač TX a RX se rovná | RW | Indikuje, že čítač TX a RX jsou stejné. |
| 8'h23 | Povolit latenci | WO | Zapište 1 do bitu [0], abyste povolili měření latence. |
| 8'h24 | Latence připravena | RO | Indikuje, že měření latence je připraveno. |
Interlaken (2. generace) Intel Agilex FPGA IP Design Example Archiv uživatelských příruček
Nejnovější a předchozí verze této uživatelské příručky naleznete v části Interlaken (2 generace) Intel Agilex FPGA IP Design Example Uživatelská příručka HTML verze. Vyberte verzi a klikněte na Stáhnout. Pokud IP nebo verze softwaru není uvedena, platí uživatelská příručka pro předchozí IP nebo verzi softwaru.
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.
Historie revizí dokumentu pro Interlaken (2. generace) Intel Agilex FPGA IP Design Example Uživatelská příručka
| Verze dokumentu | Verze Intel Quartus Prime | IP verze | Změny |
| 2022.08.03 | 21.3 | 20.0.1 | Opraveno OPN zařízení pro vývojovou sadu Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Přidána podpora pro simulátor QuestaSim. • Odebrána podpora pro simulátor NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Přidány informace o zachování nevyužitého kanálu transceiveru pro PAM4 v sekci: Hardware Design Přample Components. • Přidán popis signálu pll_ref_clk[1] v sekci: Signály rozhraní. |
| 2020.12.14 | 20.4 | 20.0.0 | • Aktualizováno sample výstup hardwarového testu pro režim Interlaken a režim Interlaken Lookaside v části Testování návrhu hardwaru Přample. • Aktualizovaná mapa registru pro Interlaken Look-aside design example v sekci Registrační mapa. • Přidána kritéria pro úspěšné provedení testu hardwaru v části Testování návrhu hardwaru Přample. |
| 2020.10.16 | 20.2 | 19.3.0 | Opravený příkaz ke spuštění počáteční adaptační kalibrace na straně RX v Testing the Hardware Design Example sekce. |
| 2020.06.22 | 20.2 | 19.3.0 | • Design exampSoubor je dostupný pro režim Interlaken Lookaside. • Hardwarové testování konstrukce napřample je k dispozici pro varianty zařízení Intel Agilex. • Přidán obrázek: Blokové schéma vysoké úrovně pro návrh Interlaken (2. generace) Příkladample. • Aktualizovány následující sekce: – Hardwarové a softwarové požadavky – Struktura adresářů • Upraveny následující obrázky tak, aby zahrnovaly aktualizaci související s Interlaken Lookaside: – Obrázek: Design hardwaru Interlaken (2. generace) Přample Vysoká Úrovňový blokový diagram pro variace režimu Etile NRZ – Obrázek: Design hardwaru Interlaken (2. generace) Přample Vysokoúrovňový blokový diagram pro různé varianty režimu PAM4 • Aktualizovaný obrázek: Editor parametrů IP. • Přidány informace o nastavení frekvence v aplikaci pro ovládání hodin v sekci Kompilace a konfigurace Design Example v Hardware. |
| Verze dokumentu | Verze Intel Quartus Prime | IP verze | Změny |
|
• Přidány výstupy testovacího provozu pro Interlaken Lookaside v následujících částech: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Odebráno clk100. mgmt_clk slouží jako referenční hodiny pro IO PLL v následujícím: |
| 2019.07.01 | 19.2 | 19.2 | Počáteční vydání. |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO
9001:2015
Registrovaný
Interlaken (2. generace) Intel® Agilex™ FPGA IP Design Example Uživatelská příručka
Online verze
Odeslat zpětnou vazbu
ID: 683800
UG-20239
Verze: 2022.08.03
Dokumenty / zdroje
 |
intel Interlaken (2. generace) Agilex FPGA IP Design Přample [pdfUživatelská příručka Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2. generace Agilex FPGA IP Design Přample, Agilex FPGA IP Design Přample, IP Design Přample |
