ኢንቴል LOGOኢንተርላከን (2ኛ ትውልድ) ኢንቴል ®
አጊሊክስ™ FPGA IP ንድፍ Example
የተጠቃሚ መመሪያ

ይዘቶች መደበቅ
1 ፈጣን ጅምር መመሪያ
2 ንድፍ Exampመግለጫ
3 ኢንተርላከን (2ኛ ትውልድ) Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ መዛግብት
4 የሰነድ ማሻሻያ ታሪክ ለኢንተርላከን (2ኛ ትውልድ) Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ
5 ሰነዶች / መርጃዎች
5.1 ዋቢዎች
6 ተዛማጅ ልጥፎች

ፈጣን ጅምር መመሪያ

ኢንተርላከን (2ኛ ትውልድ) FPGA IP ኮር የማስመሰል የሙከራ ቤንች እና የሃርድዌር ዲዛይን የቀድሞ ያቀርባልampማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ። ንድፍ ሲፈጥሩ example, የመለኪያ አርታዒው በራስ-ሰር ይፈጥራል fileንድፉን በሃርድዌር ውስጥ ለማስመሰል፣ ለማጠናቀር እና ለመሞከር አስፈላጊ ነው። ንድፍ example ለ Interlaken Look-side ባህሪም ይገኛል።
የ testbench እና ንድፍ example ለ E-tile መሳሪያዎች NRZ እና PAM4 ሁነታን ይደግፋል። ኢንተርላከን (2ኛ ትውልድ) FPGA IP ኮር ንድፍ ያመነጫል examples ለሁሉም የሚደገፉ የመንገዶች ብዛት እና የውሂብ ተመኖች ጥምረት።

ምስል 1. ለንድፍ የእድገት ደረጃዎች Exampleኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 1

የኢንተርላከን (2ኛ ትውልድ) የአይፒ ኮር ንድፍ ምሳሌample የሚከተሉትን ባህሪያት ይደግፋል:

  • የውስጥ TX ወደ RX ተከታታይ loopback ሁነታ
  • ቋሚ መጠን ፓኬቶችን በራስ-ሰር ያመነጫል።
  • መሰረታዊ የፓኬት የማጣራት ችሎታዎች
  • ለዳግም ሙከራ ዓላማ ንድፉን እንደገና ለማስጀመር የSystem ኮንሶልን የመጠቀም ችሎታ
  • PMA መላመድ

ምስል 2. ለኢንተርላከን (2ኛ ትውልድ) ዲዛይን ከፍተኛ ደረጃ የማገጃ ንድፍ ዘፀampleኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 2

ተዛማጅ መረጃ

  • ኢንተርላከን (2ኛ ትውልድ) FPGA IP የተጠቃሚ መመሪያ
  • ኢንተርላከን (2ኛ ትውልድ) Intel FPGA IP የመልቀቅ ማስታወሻዎች

1.1. የሃርድዌር እና የሶፍትዌር መስፈርቶች
የቀድሞውን ለመፈተሽampንድፍ ፣ የሚከተሉትን ሃርድዌር እና ሶፍትዌሮችን ይጠቀሙ

  • Intel® Prime Pro እትም ሶፍትዌር ስሪት 21.3
  • የስርዓት ኮንሶል
  • የሚደገፉ ማስመሰያዎች፡-
    - ሲመንስ * ኢዲኤ ሞዴል ሲም* SE ወይም QuestaSim*
    - ሲኖፕሲዎች* ቪሲኤስ*
    - Cadence* Xcelium*
  • Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

ተዛማጅ መረጃ
Intel Agilex F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ
1.2. ማውጫ መዋቅር
የኢንተርላከን (2ኛ ትውልድ) የአይፒ ኮር ንድፍ ምሳሌample file ማውጫዎች የሚከተሉትን የመነጩ ይይዛሉ files ለ ንድፍ exampለ.
ምስል 3. የመነጨው ኢንተርላከን (2ኛ ትውልድ) ማውጫ መዋቅር ዘፀample ንድፍ

ኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 3

የሃርድዌር ውቅር፣ ማስመሰል እና ሙከራ files ውስጥ ይገኛሉample_installation_dir>/uflex_ilk_0_exampንድፍ.
ሠንጠረዥ 1. ኢንተርላከን (2ኛ ትውልድ) IP Core Hardware Design Example File መግለጫዎች
እነዚህ files ውስጥ ናቸውample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design / ኳርትስ ማውጫ.

File ስሞች መግለጫ
example_design.qpf Intel Quartus Prime ፕሮጀክት file.
example_design.qsf Intel Quartus Prime የፕሮጀክት ቅንብሮች file
example_design.sdc jtag_time_template.sdc ሲኖፕሲዎች የንድፍ ገደብ file. ለእራስዎ ንድፍ መገልበጥ እና ማስተካከል ይችላሉ.
sysconsole_testbench.tcl ዋና file የስርዓት ኮንሶልን ለመድረስ

ሠንጠረዥ 2. ኢንተርላከን (2ኛ ትውልድ) IP Core Testbench File መግለጫ
ይህ file ውስጥ ነው።ample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design/rtl ማውጫ።

File ስም መግለጫ
ከፍተኛ_tb.sv ከፍተኛ-ደረጃ testbench file.

ሠንጠረዥ 3. nterlaken (2ኛ ትውልድ) IP ኮር Testbench ስክሪፕቶች
እነዚህ files ውስጥ ናቸውample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design / testbench ማውጫ.

File ስም መግለጫ
vcstest.sh የሙከራ መቀመጫውን ለማሄድ የቪሲኤስ ስክሪፕት።
vlog_pro.do የሞዴል ሲም SE ወይም QuestaSim ስክሪፕት የሙከራ ቤንችውን ለማስኬድ።
xcelium.sh የሙከራ ወንበሩን ለማስኬድ የXcelium ስክሪፕት።

1.3. የሃርድዌር ዲዛይን Example ክፍሎች
የቀድሞample ንድፍ የስርዓት እና የ PLL ማጣቀሻ ሰዓቶችን እና አስፈላጊ የንድፍ ክፍሎችን ያገናኛል. የቀድሞample ንድፍ የአይፒ ኮርን በውስጣዊ loopback ሁነታ ያዋቅራል እና በአይፒ ኮር TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ፓኬቶችን ያመነጫል። የአይፒ ኮር እነዚህን እሽጎች በውስጣዊ የሎፕባክ መንገድ በትራንስሲቨር በኩል ይልካል።
የአይፒ ኮር ተቀባይ በ loopback ዱካ ላይ ያሉትን እሽጎች ከተቀበለ በኋላ የኢንተርላከን ፓኬጆችን ያስኬዳል እና በ RX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ያስተላልፋል። የቀድሞample ንድፍ ፓኬጆቹ የተቀበሉት እና የሚተላለፉ መሆናቸውን ያረጋግጣል።
ሃርድዌር ለምሳሌampንድፍ ውጫዊ PLLsን ያካትታል። ግልጽ የሆነውን ጽሑፍ መመርመር ትችላለህ files ወደ view sampውጫዊ PLLsን ከኢንተርላከን (2ኛ ትውልድ) FPGA IP ጋር ለማገናኘት አንድ የሚቻል ዘዴን የሚተገበር le code።
የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌample የሚከተሉትን አካላት ያካትታል:

  1. ኢንተርላከን (2ኛ ትውልድ) FPGA አይፒ
  2. ፓኬት ጀነሬተር እና ፓኬት ፈታሽ
  3. JTAG ከስርዓት ኮንሶል ጋር የሚገናኝ መቆጣጠሪያ። በSystem Console በኩል ከደንበኛው አመክንዮ ጋር ይገናኛሉ።

ምስል 4. ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile NRZ ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 5

የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌampየ E-tile PAM4 ሁነታ ልዩነቶችን የሚያነጣጥረው IO PLL የሚያመነጨው ተጨማሪ ሰዓት ማክ_ክሊን ያስፈልገዋል። ይህ PLL pll_ref_clkን የሚነዳውን የማጣቀሻ ሰዓት መጠቀም አለበት።

ምስል 5. ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Example ከፍተኛ ደረጃ
ለ E-tile PAM4 ሁነታ ልዩነቶች ንድፍ አግድኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 4

ለE-tile PAM4 ሁነታ ልዩነቶች፣ ጥቅም ላይ ያልዋሉ የትራንሴይቨር ቻናሎችን ለPAM4 መለኪያ ስታነቁ ተጨማሪ የማጣቀሻ የሰዓት ወደብ ይጨመራል (pll_ref_clk [1])። ይህ ወደብ በአይፒ ፓራሜትር አርታዒ (የተጠበቁ ቻናሎች የማጣቀሻ የሰዓት ድግግሞሽ) በተገለጸው ተመሳሳይ ድግግሞሽ መንዳት አለበት። ለPAM4 ጥቅም ላይ ያልዋለውን የመተላለፊያ ቻናሎችን ጠብቅ አማራጭ ነው። ለዚህ ሰዓት የተመደቡት ፒን እና ተዛማጅ ገደቦች በQSF ውስጥ Intel Stratix® 10 ወይም Intel Agilex የገንቢ ኪት ለዲዛይን ማመንጨት ሲመርጡ ይታያሉ።
ለዲዛይን ለምሳሌample simulation፣ testbench ሁልጊዜ ለpll_ref_clk [0] እና pll_ref_clk [1] ተመሳሳይ ድግግሞሽን ይገልጻል።
ተዛማጅ መረጃ
Intel Agilex F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ
1.4. ንድፉን በማመንጨት ላይ

ምስል 6. የአሰራር ሂደትኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 6

ሃርድዌርን ለማመንጨት እነዚህን ደረጃዎች ይከተሉampየንድፍ እና የሙከራ ወንበር;

  1. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ አዲስ የፕሮጀክት ዊዛርድ አዲስ የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመፍጠር ወይም ጠቅ ያድርጉ File ➤የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመክፈት ፕሮጄክት ይክፈቱ። ጠንቋዩ መሣሪያን እንዲገልጹ ይጠይቅዎታል።
  2. የመሣሪያውን ቤተሰብ አጊሊክስ ይግለጹ እና ለንድፍዎ መሣሪያን ይምረጡ።
  3. በአይፒ ካታሎግ ውስጥ ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA አይፒን ይፈልጉ እና ሁለቴ ጠቅ ያድርጉ። አዲሱ የአይፒ ተለዋጭ መስኮት ይታያል።
  4. የከፍተኛ ደረጃ ስም ይግለጹ ለእርስዎ ብጁ IP ልዩነት. የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
  5. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.
    ምስል 7. ዘፀampበኢንተርላከን (2ኛ ትውልድ) ኢንቴል FPGA IP ፓራሜትር አርታዒ ውስጥ የንድፍ ታብኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 7
  6. በአይፒ ትሩ ላይ የእርስዎን የአይፒ ዋና ልዩነት መለኪያዎችን ይግለጹ።
  7. በPMA Adaptation ትሩ ላይ የPMA መላመድን ለኢ-ሰድር መሳሪያዎ ልዩነቶች ለመጠቀም ካቀዱ የPMA መላመድ መለኪያዎችን ይጥቀሱ።
    ይህ እርምጃ አማራጭ ነው፡-
    • የመላመድ ጭነት ለስላሳ አይፒ አማራጭን አንቃ የሚለውን ይምረጡ።
    ማስታወሻ፡ የPMA መላመድ ሲነቃ ቤተኛ PHY ማረም ማስተር የመጨረሻ ነጥብ (NPDME) አማራጭን በአይፒ ትር ላይ ማንቃት አለቦት።
    • ለ PMA መላመድ የPMA መላመድ ቅድመ ዝግጅትን ይምረጡ ግቤት።
    • የመጀመሪያውን እና ቀጣይነት ያለው የመለዋወጫ መለኪያዎችን ለመጫን PMA Adaptation Preload የሚለውን ይጫኑ።
    • የPMA ውቅር ግቤት ብዛት በመጠቀም ብዙ የPMA ውቅሮች ሲነቁ የሚደግፉ የPMA ውቅረቶችን ቁጥር ይግለጹ።
    • ለመጫን ወይም ለማከማቸት የ PMA ውቅርን በመጠቀም የትኛውን የPMA ውቅር እንደሚጭኑ ይምረጡ።
    • የተመረጠውን የPMA ውቅር መቼቶችን ለመጫን ከተመረጠው የPMA ውቅር ጫን የሚለውን ጠቅ ያድርጉ።
    ስለ PMA መላመድ መለኪያዎች የበለጠ መረጃ ለማግኘት፣ የE-tile Transceiver PHY የተጠቃሚ መመሪያን ይመልከቱ።
  8. በኤክስample Design tab፣ testbench ለማመንጨት ሲሙሌሽን የሚለውን ይምረጡ እና የሃርድዌር የቀድሞ ለማመንጨት የSynthesis አማራጭን ይምረጡ።ampንድፍ.
    ማሳሰቢያ፡ ቢያንስ አንዱን ከ Simulation ወይም Synthesis አማራጮች መምረጥ አለቦት Example ንድፍ Files.
  9. ለመነጨ HDL ቅርጸት፣ Verilog ብቻ ይገኛል።
  10. ለዒላማ ልማት ኪት ተገቢውን አማራጭ ይምረጡ።
    ማሳሰቢያ፡ የIntel Agilex F-Series Transceiver SoC Development Kit አማራጭ የሚገኘው የእርስዎ ፕሮጀክት ከAGFA012 ወይም AGFA014 ጀምሮ የIntel Agilex መሣሪያ ስም ሲገልጽ ብቻ ነው። የዴቬሎፕመንት ኪት አማራጩን ሲመርጡ የፒን ምደባዎቹ የሚዘጋጁት በIntel Agilex Development Kit መሳሪያ ክፍል ቁጥር AGFB014R24A2E2V መሰረት ነው እና ከመረጡት መሳሪያ ሊለያዩ ይችላሉ። ዲዛይኑን በሃርድዌር ላይ በተለየ PCB ላይ ለመሞከር ካሰቡ፣የልማት ኪት አማራጭን ይምረጡ እና ተገቢውን የፒን ምደባ በ.qsf ያድርጉ። file.
  11. ፍጠርን ጠቅ ያድርጉ Example ንድፍ. የ ምረጥ Example ንድፍ ማውጫ መስኮት ይታያል.
  12. ንድፍ መቀየር ከፈለጉ example directory ዱካ ወይም ከሚታየው ነባሪዎች ስም (uflex_ilk_0_example_design)፣ ወደ አዲሱ መንገድ ያስሱ እና አዲሱን ንድፍ ይተይቡ የቀድሞample ማውጫ ስም.
  13. እሺን ጠቅ ያድርጉ።

ተዛማጅ መረጃ

1.5. ዲዛይኑን ማስመሰል Example Testbench
ወደ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን ይመልከቱample High Level Block ለ E-tile NRZ ሁነታ ልዩነቶች እና ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Example High Level Block ለ E-tile PAM4 Mode ልዩነቶች የማስመሰል የሙከራ ቤንች ንድፎችን አግድ።

ምስል 8. የአሰራር ሂደትኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 8

የሙከራ ወንበሩን ለማስመሰል እነዚህን ደረጃዎች ይከተሉ፡-

  1. በትዕዛዝ መጠየቂያው ላይ ወደ testbench simulation ማውጫ ይቀይሩ። ማውጫው ነው።ample_installation_dir>/ ለምሳሌample_design/ testbench ለ Intel Agilex መሳሪያዎች።
  2. ለመረጡት የሚደገፍ ሲሙሌተር የማስመሰል ስክሪፕቱን ያሂዱ። ስክሪፕቱ በሲሙሌተሩ ውስጥ ያለውን የሙከራ ቤንች ያጠናቅራል እና ያስኬዳል። ማስመሰል ከተጠናቀቀ በኋላ የ SOP እና EOP ቆጠራዎች እንደሚዛመዱ ስክሪፕትዎ ማረጋገጥ አለበት። ማስመሰልን ለማስኬድ ደረጃዎችን ወደ ሰንጠረዡ ተመልከት።
    ሠንጠረዥ 4. ማስመሰልን ለማስኬድ ደረጃዎች
    አስመሳይ መመሪያዎች
    ModelSim SE ወይም QuestaSim በትእዛዝ መስመር ላይ -do vlog_pro.do ይተይቡ። የሞዴል ሲም GUI ን ሳያመጡ ማስመሰል ከመረጡ vsim -c -do vlog_pro.do ብለው ይተይቡ
    ቪሲኤስ በትእዛዝ መስመር sh vcstest.sh ብለው ይተይቡ
    Xcelium በትእዛዝ መስመር sh xcelium.sh ይተይቡ
  3. ውጤቱን ይተንትኑ. የተሳካ ማስመሰል ፓኬቶችን ይልካል እና ይቀበላል እና “Test PASSED”ን ያሳያል።

የዲዛይኑ የ testbench exampየሚከተሉትን ተግባራት ያጠናቅቃል-

  • ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA አይፒን ያፋጥናል።
  • የPHY ሁኔታን ያትማል።
  • የሜታፍራም ማመሳሰልን (SYNC_LOCK) እና የቃል (ማገድ) ወሰኖችን (WORD_LOCK) ይፈትሻል።
  • ነጠላ መስመሮች ተቆልፈው እስኪሰለፉ ይጠብቃል።
  • ፓኬቶችን ማስተላለፍ ይጀምራል.
  • የፓኬት ስታቲስቲክስን ይፈትሻል፡
    - CRC24 ስህተቶች
    - SOPs
    - EOPs

የሚከተሉት sample ውፅዓት በኢንተርላከን ሁነታ የተሳካ የማስመሰል ሙከራን ያሳያል፡-
**********************************
መረጃ፡ መስመሮች እስኪሰለፉ በመጠበቅ ላይ።
ሁሉም የመቀበያ መስመሮች የተደረደሩ እና ትራፊክ ለመቀበል ዝግጁ ናቸው።
************************************** *
************************************** *
መረጃ፡ እሽጎችን ማስተላለፍ ጀምር
************************************** *
************************************** *
መረጃ፡ እሽጎችን ማስተላለፍ አቁም
************************************** *
************************************** *
መረጃ፡ የፓኬቶች ስታቲስቲክስን በመፈተሽ ላይ
************************************** *
የCRC 24 ስህተቶች ሪፖርት ተደርጓል፡ 0
SOPs የተላለፉ: 100
EOPs የተላለፉ: 100
SOPs ተቀብለዋል: 100
EOPs ተቀብለዋል፡ 100
የኢሲሲ ስህተት ብዛት፡ 0
************************************** *
መረጃ፡ ሙከራ አልፏል
************************************** *
ማስታወሻ፡- የኢንተርላከን ንድፍ የቀድሞample simulation testbench 100 ፓኬጆችን በመላክ 100 ፓኬጆችን ይቀበላል።
የሚከተሉት sample ውፅዓት በInterlaken Look-side mode ውስጥ የተሳካ የማስመሰል ሙከራን ያሳያል፡-
TX እና RX Counter እኩል ወይም አይሁን።
———————————————————-
READ_MM፡ አድራሻ 4000014 = 00000001።
———————————————————-
ቆጣሪውን እኩል ቢት አስርት ያስወግዱ።
———————————————————-
WRITE_MM፡ አድራሻ 4000001 00000001 ያገኛል።
WRITE_MM፡ አድራሻ 4000001 00000000 ያገኛል።
———————————————————-
RX_SOP COUNTER።
———————————————————-
READ_MM፡ አድራሻ 400000c = 0000006a
———————————————————-
RX_EOP COUNTER።
READ_MM፡ አድራሻ 400000d = 0000006a
———————————————————-
READ_MM፡ አድራሻ 4000010 = 00000000።
———————————————————-
የማሳያ የመጨረሻ ሪፖርት.
———————————————————-
0 የተገኘ ስህተት
0 CRC24 ስህተቶች ሪፖርት ተደርጓል
106 SOPs ተላልፏል
106 EOPs ተላልፏል
106 SOPs ተቀብለዋል።
106 EOPs ተቀብለዋል።
———————————————————-
ማስመሰልን ጨርስ
———————————————————-
ሙከራ አልፏል
———————————————————-
ማስታወሻ፡- በኢንተርላከን ሉክሳይድ ዲዛይን የቀድሞ የፓኬቶች ብዛት (SOPs እና EOPs) በአንድ መስመር ይለያያሉample simulation sample ውፅዓት.
ተዛማጅ መረጃ
የሃርድዌር ዲዛይን Exampክፍሎች በገጽ 6 ላይ
1.6. ንድፉን ማጠናቀር እና ማዋቀር Example በሃርድዌር ውስጥ

ምስል 9. የአሰራር ሂደትኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ምስል 9

የማሳያ ሙከራን ለማጠናቀር እና በሃርድዌር exampንድፍ, የሚከተሉትን ደረጃዎች ይከተሉ:

  1. ሃርድዌር ያረጋግጡ exampየንድፍ ማመንጨት ተጠናቅቋል.
  2. በIntel Quartus Prime Pro እትም ሶፍትዌር ውስጥ የIntel Quartus Prime ፕሮጄክትን ይክፈቱample_installation_dir>/ ለምሳሌample_design/quartus/ ለምሳሌample_design.qpf>።
  3. በማቀነባበሪያ ምናሌው ላይ ጀምር ማጠናቀርን ጠቅ ያድርጉ።
  4. ከተሳካ ጥንቅር በኋላ, አንድ .sof file በተጠቀሰው ማውጫዎ ውስጥ ይገኛል።
    ሃርድዌርን ለማቀድ እነዚህን ደረጃዎች ይከተሉampበ Intel Agilex መሣሪያ ላይ ንድፍ:
  5. Intel Agilex F-Series Transceiver-SoC Development Kit ከአስተናጋጁ ኮምፒውተር ጋር ያገናኙ።
    ለ. የእድገት ኪት አካል የሆነውን የሰዓት መቆጣጠሪያ መተግበሪያን ያስጀምሩ እና ለዲዛይኑ የቀድሞ አዲስ ድግግሞሾችን ያዘጋጁ።ampለ. ከታች በሰዓት መቆጣጠሪያ መተግበሪያ ውስጥ ያለው የድግግሞሽ ቅንብር ነው፡-
    • Si5338 (U37)፣ CLK1- 100 ሜኸ
    • Si5338 (U36)፣ CLK2- 153.6 ሜኸ
    • Si549 (Y2)፣ OUT- ወደ pll_ref_clk (1) ዋጋ በንድፍ ፍላጎትዎ ያዘጋጁ።
    ሐ. በመሳሪያዎች ሜኑ ላይ ፕሮግራመርን ጠቅ ያድርጉ።
    መ. በፕሮግራመር ውስጥ የሃርድዌር ማዋቀርን ጠቅ ያድርጉ።
    ሠ. ፕሮግራሚንግ መሳሪያ ይምረጡ።
    ረ. የእርስዎ Intel Quartus Prime ክፍለ ጊዜ የሚገናኝበትን የIntel Agilex F-Series Transceiver-SoC Development Kit ይምረጡ እና ያክሉ።
    ሰ. ሁነታ ወደ ጄ መዘጋጀቱን ያረጋግጡTAG.
    ሸ. የኢንቴል አጊሊክስ መሣሪያን ይምረጡ እና መሣሪያ አክል የሚለውን ጠቅ ያድርጉ። ፕሮግራመር በቦርድዎ ላይ ባሉ መሳሪያዎች መካከል ያለውን ግንኙነት የማገጃ ዲያግራም ያሳያል።
    እኔ. ከሶፍዎ ጋር ባለው ረድፍ ላይ ለሶፍ ሳጥኑ ላይ ምልክት ያድርጉ።
    ጄ. በፕሮግራም/አዋቅር አምድ ውስጥ ባለው ሳጥን ላይ ምልክት ያድርጉ።
    ክ. ጀምርን ጠቅ ያድርጉ።

ተዛማጅ መረጃ

1.7. የሃርድዌር ዲዛይን መሞከር Example
ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA IP ኮር ዲዛይን ካጠናቀሩ በኋላampመሣሪያዎን ያዋቅሩት፣ የአይፒ ኮርን እና በውስጡ የተካተቱት ቤተኛ PHY IP core መዝገቦችን ፕሮግራም ለማድረግ የSystem Consoleን መጠቀም ይችላሉ።
የሲስተም ኮንሶሉን ለማምጣት እና የሃርድዌር ንድፍን ለመሞከር እነዚህን ደረጃዎች ይከተሉampላይ:

  1. በIntel Quartus Prime Pro እትም ሶፍትዌር፣ በመሳሪያዎች ሜኑ ላይ የስርዓት ማረም መሳሪያዎች ➤ የስርዓት ኮንሶል የሚለውን ይጫኑ።
  2. ወደ ቀይርample_installation_dir>ለምሳሌample_design/ hwtest ማውጫ.
  3. ከጄ ጋር ግንኙነት ለመክፈትTAG master, የሚከተለውን ትዕዛዝ ይተይቡ: ምንጭ sysconsole_testbench.tcl
  4. በሚከተለው ንድፍ የቀድሞ የውስጥ ተከታታይ loopback ሁነታን ማብራት ይችላሉ።ample ትዕዛዞች:
    ሀ. ስታቲስቲክስ፡ አጠቃላይ ሁኔታ መረጃን ያትማል።
    ለ. sys_reset: ስርዓቱን እንደገና ያስጀምረዋል.
    ሐ. loop_on: የውስጥ ተከታታይ loopback ያበራል።
    መ. አሂድ_example_design: ዲዛይኑን ያስኬዳል exampለ.
    ማስታወሻ፡ ከ run_ex በፊት loop_on የሚለውን ትዕዛዝ ማሄድ አለቦትample_ንድፍ ትዕዛዝ.
    ሩጫ_ኤክስample_design የሚከተሉትን ትዕዛዞች በቅደም ተከተል ያስኬዳል፡
    sys_reset->stat->gen_on->stat->ጄን_ጠፍቷል።
    ማሳሰቢያ፡ የEnable adaptation load soft IP አማራጭን ሲመርጡ run_example_design ትዕዛዝ የ run_load_PMA_configuration ትዕዛዝን በማስኬድ በ RX በኩል የመጀመሪያውን የመላመድ ማስተካከያ ያከናውናል።
  5. በሚከተለው ንድፍ የቀድሞ የውስጥ ተከታታይ loopback ሁነታን ማጥፋት ይችላሉ።ampትዕዛዝ:
    ሀ. loop_off: የውስጥ ተከታታይ loopback ያጠፋል።
  6. የአይፒ ኮርን በሚከተለው ተጨማሪ ንድፍ ማቀድ ይችላሉample ትዕዛዞች:
    ሀ. gen_on፡ የፓኬት ጀነሬተርን ያነቃል።
    ለ. gen_off፡ የፓኬት ጀነሬተርን ያሰናክላል።
    ሐ. run_test_loop፡ ፈተናውን ያካሂዳል ጊዜያት ለ E-tile NRZ እና PAM4 ልዩነቶች።
    መ. clear_err: ሁሉንም ተለጣፊ ስህተቶች ያጸዳል።
    ሠ. የፈተና_ሁድን_አዘጋጅ : በተወሰነ ሁነታ እንዲሰራ ሙከራን ያዘጋጃል።
    ረ. get_test_mode፡ የአሁኑን የሙከራ ሁነታ ያትማል።
    ሰ. የፍንዳታ_መጠን የፍንዳታ መጠን በባይት ያዘጋጃል።
    ሸ. get_burst_size፡ የፍንዳታ መጠን መረጃን ያትማል።

የተሳካው ሙከራ HW_TEST:PASS መልዕክትን ያትማል። ለሙከራ ሩጫ የማለፊያ መስፈርት ከዚህ በታች ቀርቧል።

  • ለCRC32፣ CRC24 እና አራሚ ምንም ስህተቶች የሉም።
  • የሚተላለፉ SOPs እና EOPs ከተቀበሉት ጋር መመሳሰል አለባቸው።

የሚከተሉት sample ውፅዓት በኢንተርላከን ሁነታ የተሳካ ሙከራን ያሳያል፡-
መረጃ፡ መረጃ፡ እሽጎችን መፍጠር አቁም
==== የሁኔታ ዘገባ ===
TX KHz: 402813
RX KHz: 402813
ድግግሞሽ መቆለፊያዎች: 0x0000ff
TX PLL መቆለፊያ: 0x000001
አሰልፍ: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
የቃላት መቆለፊያ: 0x0000ff
የማመሳሰል መቆለፊያ: 0x0000ff
CRC32 ስህተቶች: 0
CRC24 ስህተቶች: 0
የማረጋገጫ ስህተቶች: 0
FIFO ስህተት ባንዲራዎች: 0x000000
SOPs ተላልፏል: 1087913770
EOPs ተላልፏል: 1087913770
SOPs ተቀብለዋል: 1087913770
EOPs ተቀብለዋል፡ 1087913770
ECC ተስተካክሏል: 0
ECC ስህተት: 0
ኃይል ከተጫነ 161 ሰከንድ አልፏል
HW_TEST : ማለፍ
የተሳካው ሙከራ HW_TEST : PASS መልዕክትን ያትማል። ለሙከራ ሩጫ የማለፊያ መስፈርት ከዚህ በታች ቀርቧል።

  • ለCRC32፣ CRC24 እና አራሚ ምንም ስህተቶች የሉም።
  • የሚተላለፉ SOPs እና EOPs ከተቀበሉት ጋር መመሳሰል አለባቸው።

የሚከተሉት sample ውፅዓት በInterlaken Lookside mode ውስጥ የተሳካ ሙከራን ያሳያል፡-
መረጃ፡ መረጃ፡ እሽጎችን መፍጠር አቁም
==== የሁኔታ ዘገባ ===
TX KHz: 402813
RX KHz: 402812
ድግግሞሽ መቆለፊያዎች: 0x000fff
TX PLL መቆለፊያ: 0x000001
አሰልፍ: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
የቃላት መቆለፊያ: 0x000fff
የማመሳሰል መቆለፊያ: 0x000fff
CRC32 ስህተቶች: 0
CRC24 ስህተቶች: 0
የማረጋገጫ ስህተቶች: 0
SOPs ተላልፏል: 461
EOPs ተላልፏል: 461
SOPs ተቀብለዋል: 461
EOPs ተቀብለዋል፡ 461
ኃይል ከተጫነ 171 ሰከንድ አልፏል
HW_TEST : ማለፍ

ንድፍ Exampመግለጫ

ንድፍ example የኢንተርላከን IP ኮር ተግባራትን ያሳያል።
ተዛማጅ መረጃ
ኢንተርላከን (2ኛ ትውልድ) FPGA IP የተጠቃሚ መመሪያ
2.1. ንድፍ Example ባህሪ
ንድፉን በሃርድዌር ለመሞከር የሚከተሉትን ትዕዛዞች በSystem Console ውስጥ ይተይቡ::

  1. ማዋቀሩን ምንጭ file:
    % ምንጭample>uflex_ilk_0_example_design/ለምሳሌample_design/hwtest/sysconsole_testbench.tcl
  2. ፈተናውን አሂድ፡
    % run_exampንድፍ
  3. የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌampየሚከተሉትን ደረጃዎች ያጠናቅቃል-
    ሀ. ኢንተርላከንን (2ኛ ትውልድ) አይፒን ዳግም ያስጀምራል።
    ለ. ኢንተርላከንን (2ኛ ትውልድ) አይፒን በውስጣዊ loopback ሁነታ ያዋቅራል።
    ሐ. በክፍያ ጭነት ውስጥ አስቀድሞ የተወሰነ ውሂብ ያለው የኢንተርላከን ፓኬቶች ዥረት ወደ TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ወደ IP core ይልካል።
    መ. የተቀበሉትን እሽጎች ይፈትሻል እና ሁኔታውን ሪፖርት ያደርጋል። በሃርድዌር ንድፍ ውስጥ የተካተተው የፓኬት አረጋጋጭample የሚከተሉትን መሰረታዊ የፓኬት የማጣራት ችሎታዎችን ይሰጣል።
    • የተላለፈው የፓኬት ቅደም ተከተል ትክክል መሆኑን ያረጋግጣል።
    • መረጃው በሚተላለፍበት እና በሚደርሰበት ጊዜ የፓኬት ጅምር (SOP) እና የፓኬት መጨረሻ (EOP) ቆጠራን በማረጋገጥ የተቀበለው መረጃ ከተጠበቀው እሴት ጋር መዛመዱን ያረጋግጣል።

2.2. የበይነገጽ ምልክቶች
ሠንጠረዥ 5. ንድፍ Exampየ በይነገጽ ምልክቶች

የወደብ ስም አቅጣጫ ስፋት (ቢት) መግለጫ
mgmt_clk ግቤት 1 የስርዓት ሰዓት ግቤት። የሰዓት ድግግሞሽ 100 ሜኸር መሆን አለበት።
pll_ref_clk /pll_ref_clk[1:0] (2) ግቤት 2-ጥር አስተላላፊ የማጣቀሻ ሰዓት. RX CDR PLLን ያንቀሳቅሳል።
የወደብ ስም አቅጣጫ ስፋት (ቢት) መግለጫ
pll_ref_clk[1] የሚገኘው ሲያነቁ ብቻ ነው። ጥቅም ላይ ያልዋለውን ጠብቅ
ማስታወሻ፡- የመተላለፊያ ቻናሎች ለ PAM4 መለኪያ በ E-tile PAM4 ሁነታ የአይፒ ልዩነቶች።
rx_pin ግቤት የመንገዶች ብዛት የተቀባዩ የSERDES ውሂብ ፒን
tx_pin ውፅዓት የመንገዶች ብዛት የ SERDES ውሂብ ፒን ያስተላልፉ።
rx_pin_n ግቤት የመንገዶች ብዛት የተቀባዩ የSERDES ውሂብ ፒን
ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
tx_pin_n ውፅዓት የመንገዶች ብዛት የ SERDES ውሂብ ፒን ያስተላልፉ።
ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
ማክ_clk_pll_ማጣቀሻ ግቤት 1 ይህ ምልክት በPLL መመራት አለበት እና pll_ref_clkን የሚነዳውን የሰዓት ምንጭ መጠቀም አለበት።
ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
usr_pb_reset_n ግቤት 1 የስርዓት ዳግም ማስጀመር

ተዛማጅ መረጃ
የበይነገጽ ምልክቶች
2.3. ካርታ ይመዝገቡ
ማስታወሻ፡-

  • ንድፍ Exampየመመዝገቢያ አድራሻ የሚጀምረው በ0x20** ሲሆን የኢንተርላከን IP ኮር መመዝገቢያ አድራሻ በ0x10** ይጀምራል።
  • የመዳረሻ ኮድ፡ RO—ተነባቢ ብቻ፣ እና RW— አንብብ/ጻፍ።
  • የስርዓት ኮንሶል ዲዛይኑን ያነባል example ይመዘግባል እና የፈተናውን ሁኔታ በስክሪኑ ላይ ያሳውቃል።

ሠንጠረዥ 6. ንድፍ Exampለኢንተርላከን ዲዛይን ካርታ ይመዝገቡ Example

ማካካሻ ስም መዳረሻ መግለጫ
8፡00፡ የተያዘ
8፡01፡ የተያዘ
8፡02፡ የስርዓት PLL ዳግም ማስጀመር RO የሚከተሉት ቢትስ የስርዓት PLL ዳግም ማስጀመር ጥያቄን ያመለክታሉ እና ዋጋን ማንቃት፡
• ቢት [0] - sys_pll_rst_req
• ቢት [1] - sys_pll_rst_en
8፡03፡ RX መስመር የተሰለፈ RO የ RX መስመር መስመርን ያመለክታል።
8፡04፡ WORD ተቆልፏል RO [NUM_LANES–1:0] - ቃል (ማገድ) ድንበር መለየት።

(2) ጥቅም ላይ ያልዋሉ የትራንሴቨር ቻናሎችን ለPAM4 መለኪያ ሲያነቁ፣ ጥቅም ላይ ያልዋለውን የPAM4 ባሪያ ቻናል ለመጠበቅ ተጨማሪ የማጣቀሻ የሰዓት ወደብ ይታከላል።

ማካካሻ ስም መዳረሻ መግለጫ
8፡05፡ ማመሳሰል ተቆልፏል RO [NUM_LANES–1:0] – የሜታፍራም ማመሳሰል።
8'h06 - 8'h09 CRC32 የስህተት ብዛት RO የCRC32 ስህተት ቆጠራን ያሳያል።
8'h0A CRC24 የስህተት ብዛት RO የCRC24 ስህተት ቆጠራን ያሳያል።
8'h0B የትርፍ ፍሰት/ የውሃ ፍሰት ምልክት RO የሚከተሉት ነጥቦች ያመለክታሉ:
• ቢት [3] - TX የውሃ ውስጥ ምልክት
• ቢት [2] - TX የትርፍ ፍሰት ምልክት
• ቢት [1] - RX የትርፍ ፍሰት ምልክት
8'ሰ0ሲ የ SOP ብዛት RO የ SOP ቁጥርን ያመለክታል.
8'h0D የ EOP ብዛት RO የ EOP ቁጥርን ያመለክታል
8'h0E የስህተት ብዛት RO የሚከተሉትን ስህተቶች ብዛት ያሳያል:
• የሌይን አሰላለፍ ማጣት
• ህገወጥ ቁጥጥር ቃል
• ሕገወጥ የፍሬም ንድፍ
• የ SOP ወይም EOP አመልካች ይጎድላል
8'ሰ0 ኤፍ ዳታ_ሚሜ_ክሊክ ላክ RW የጄነሬተር ሲግናልን ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡10፡ የፍተሻ ስህተት የአመልካች ስህተትን ያሳያል። (የኤስኦፒ ውሂብ ስህተት፣ የሰርጥ ቁጥር ስህተት እና የ PLD ውሂብ ስህተት)
8፡11፡ የስርዓት PLL መቆለፊያ RO ቢት [0] የ PLL መቆለፊያን ያመለክታል።
8፡14፡ TX SOP ቆጠራ RO በፓኬት ጀነሬተር የተፈጠረውን የ SOP ቁጥር ያሳያል።
8፡15፡ TX EOP ብዛት RO በፓኬት ጀነሬተር የተፈጠረውን የኢኦፒ ቁጥር ያሳያል።
8፡16፡ ቀጣይነት ያለው ፓኬት RW ቀጣይነት ያለው ፓኬት ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡39፡ የ ECC ስህተት ቆጠራ RO የ ECC ስህተቶችን ቁጥር ያሳያል።
8፡40፡ ECC የተስተካከለ የስህተት ብዛት RO የተስተካከሉ የኢሲሲ ስህተቶችን ቁጥር ያሳያል።

ሠንጠረዥ 7. ንድፍ Exampለ Interlaken Look-side Design Ex. ካርታ ይመዝገቡample
ዲዛይኑን ሲያመነጩ ይህን የመመዝገቢያ ካርታ ይጠቀሙample with Interlaken ወደ ጎን ይመልከቱ ሁነታ መለኪያ በርቶ።

ማካካሻ ስም መዳረሻ መግለጫ
8፡00፡ የተያዘ
8፡01፡ የቆጣሪ ዳግም ማስጀመር RO TX እና RX ቆጣሪን እኩል ቢት ለማጽዳት 1 ለቢት [0] ይፃፉ።
8፡02፡ የስርዓት PLL ዳግም ማስጀመር RO የሚከተሉት ቢትስ የስርዓት PLL ዳግም ማስጀመር ጥያቄን ያመለክታሉ እና ዋጋን ማንቃት፡
• ቢት [0] - sys_pll_rst_req
• ቢት [1] - sys_pll_rst_en
8፡03፡ RX መስመር የተሰለፈ RO የ RX መስመር መስመርን ያመለክታል።
8፡04፡ WORD ተቆልፏል RO [NUM_LANES–1:0] - ቃል (ማገድ) ድንበር መለየት።
8፡05፡ ማመሳሰል ተቆልፏል RO [NUM_LANES–1:0] – የሜታፍራም ማመሳሰል።
8'h06 - 8'h09 CRC32 የስህተት ብዛት RO የCRC32 ስህተት ቆጠራን ያሳያል።
8'h0A CRC24 የስህተት ብዛት RO የCRC24 ስህተት ቆጠራን ያሳያል።
ማካካሻ ስም መዳረሻ መግለጫ
8'h0B የተያዘ
8'ሰ0ሲ የ SOP ብዛት RO የ SOP ቁጥርን ያመለክታል.
8'h0D የ EOP ብዛት RO የ EOP ቁጥርን ያመለክታል
8'h0E የስህተት ብዛት RO የሚከተሉትን ስህተቶች ብዛት ያሳያል:
• የሌይን አሰላለፍ ማጣት
• ህገወጥ ቁጥጥር ቃል
• ሕገወጥ የፍሬም ንድፍ
• የ SOP ወይም EOP አመልካች ይጎድላል
8'ሰ0 ኤፍ ዳታ_ሚሜ_ክሊክ ላክ RW የጄነሬተር ሲግናልን ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡10፡ የፍተሻ ስህተት RO የአመልካች ስህተትን ያሳያል። (የኤስኦፒ ውሂብ ስህተት፣ የሰርጥ ቁጥር ስህተት እና የ PLD ውሂብ ስህተት)
8፡11፡ የስርዓት PLL መቆለፊያ RO ቢት [0] የ PLL መቆለፊያን ያመለክታል።
8፡13፡ የቆይታ ብዛት RO የቆይታ ብዛትን ያመለክታል።
8፡14፡ TX SOP ቆጠራ RO በፓኬት ጀነሬተር የተፈጠረውን የ SOP ቁጥር ያሳያል።
8፡15፡ TX EOP ብዛት RO በፓኬት ጀነሬተር የተፈጠረውን የኢኦፒ ቁጥር ያሳያል።
8፡16፡ ቀጣይነት ያለው ፓኬት RO ቀጣይነት ያለው ፓኬት ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡17፡ TX እና RX ቆጣሪ እኩል RW TX እና RX ቆጣሪ እኩል መሆናቸውን ያመለክታል።
8፡23፡ መዘግየትን አንቃ WO የመዘግየት መለኪያን ለማንቃት ከ1 እስከ ቢት [0] ይፃፉ።
8፡24፡ መዘግየት ዝግጁ RO የዘገየ መለኪያ ዝግጁ መሆኑን ያሳያል።

ኢንተርላከን (2ኛ ትውልድ) Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ መዛግብት

የዚህን የተጠቃሚ መመሪያ ለቅርብ ጊዜ እና ቀዳሚ ስሪቶች ይመልከቱ ኢንተርላከን (2ኛ ትውልድ) Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ HTML ስሪት። ስሪቱን ይምረጡ እና አውርድን ጠቅ ያድርጉ። የአይፒ ወይም የሶፍትዌር ስሪት ካልተዘረዘረ ለቀድሞው የአይፒ ወይም የሶፍትዌር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።
የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel Quartus Prime Design Suite ሶፍትዌር ስሪቶች ጋር አንድ አይነት ናቸው። ከIntel Quartus Prime Design Suite የሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ የአይ ፒ ኮሮች አዲስ የአይ ፒ እትም እቅድ አላቸው።

የሰነድ ማሻሻያ ታሪክ ለኢንተርላከን (2ኛ ትውልድ) Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት ኢንቴል ኳርትስ ዋና ስሪት የአይፒ ስሪት ለውጦች
2022.08.03 21.3 20.0.1 መሣሪያውን OPN ለIntel Agilex F-Series Transceiver-SoC Development Kit ተስተካክሏል።
2021.10.04 21.3 20.0.1 • ለQuestaSim simulator ተጨማሪ ድጋፍ።
• ለ NCSim simulator ድጋፍ ተወግዷል።
2021.02.24 20.4 20.0.1 • ለ PAM4 ጥቅም ላይ ያልዋለውን የትራንሴቨር ሰርጥ ስለመጠበቅ ተጨማሪ መረጃ በክፍል፡ የሃርድዌር ዲዛይን Example ክፍሎች.
• የ pll_ref_clk[1] ምልክት መግለጫ በክፍል ውስጥ ታክሏል፡ በይነገጽ ሲግናሎች።
2020.12.14 20.4 20.0.0 • የዘመነ ኤስampየሃርድዌር ሙከራ ውፅዓት ለኢንተርላከን ሁነታ እና የኢንተርላከን ወደ ጎን እይታ በክፍል ውስጥ የሃርድዌር ዲዛይን መሞከርampለ.
• የተሻሻለ የመመዝገቢያ ካርታ ለኢንተርላከን መልከ-ጎን ንድፍ የቀድሞampበክፍል ካርታ ይመዝገቡ።
• ለተሳካ የሃርድዌር ሙከራ የማለፊያ መስፈርት ታክሏል ክፍል ውስጥ የሃርድዌር ዲዛይን መሞከር Exampለ.
2020.10.16 20.2 19.3.0 የሃርድዌር ንድፍን በመሞከር ላይ በ RX በኩል የመጀመሪያውን የመላመድ ልኬት ለማስኬድ የተስተካከለ ትዕዛዝample ክፍል.
2020.06.22 20.2 19.3.0 • ዲዛይኑ ለምሳሌample ለ Interlaken Look-side mode ይገኛል።
• የንድፍ ሃርድዌር ሙከራample ለ Intel Agilex መሳሪያ ልዩነቶች ይገኛል።
• የተጨመረው ምስል፡ ከፍተኛ ደረጃ የማገጃ ንድፍ ለኢንተርላከን (2ኛ ትውልድ) ንድፍ ዘፀampለ.
• በሚከተሉት ክፍሎች ተዘምኗል፡
- የሃርድዌር እና የሶፍትዌር መስፈርቶች
- ማውጫ መዋቅር
• የሚከተሉትን አሃዞች ከኢንተርላከን መልከ-ጎን ጋር የተዛመደ ዝመናን ለማካተት አሻሽሏል፡
- ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Example ከፍተኛ
የደረጃ እገዳ ንድፍ ለ E-tile NRZ ሁነታ ልዩነቶች
- ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile PAM4 ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ
• የተሻሻለ ምስል፡ IP Parameter Editor.
• የንድፍ ማጠናቀር እና ማዋቀር በክፍል ውስጥ በሰዓት መቆጣጠሪያ መተግበሪያ ውስጥ ስላለው የድግግሞሽ ቅንብሮች መረጃ ታክሏል።ample በሃርድዌር ውስጥ።
የሰነድ ሥሪት ኢንቴል ኳርትስ ዋና ስሪት የአይፒ ስሪት ለውጦች

• ለኢንተርላከን ምልከታ በሚከተሉት ክፍሎች ወደ ጎን ተጨምሯል፡
- ንድፉን ማስመሰል Example Testbench
- የሃርድዌር ዲዛይን መሞከር Example
• በይነገጽ ሲግናሎች ክፍል ውስጥ የሚከተሉት አዳዲስ ምልክቶች ታክለዋል፡
- mgmt_clk
- rx_pin_n
- tx_pin_n
- ማክ_ክሊክ_ፕላስ_ማጣቀሻ
• ለ Interlaken Look-side design ex የተጨመረ የመመዝገቢያ ካርታampበክፍል፡ ካርታ ይመዝገቡ።
2019.09.30 19.3 19.2.1

clk100 ተወግዷል። የ mgmt_clk በሚከተለው ውስጥ ለ IO PLL ዋቢ ሰዓት ሆኖ ያገለግላል።
• ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile NRZ ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ።
• ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile PAM4 ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ።
2019.07.01 19.2 19.2 የመጀመሪያ ልቀት

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትእዛዝ ከማስቀመጥዎ በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝሮችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
አይኤስኦ
9001፡2015
ተመዝግቧል
ኢንተርላከን (2ኛ ትውልድ) Intel® Agilex™ FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

ኢንቴል LOGO

ኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ICON 1 የመስመር ላይ ስሪት
ኢንቴል ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example - ICON 2 ግብረ መልስ ላክ
መታወቂያ፡ 683800
UG-20239
ስሪት: 2022.08.03

ሰነዶች / መርጃዎች

intel Interlaken (2ኛ ትውልድ) Agilex FPGA IP Design Example [pdf] የተጠቃሚ መመሪያ
ኢንተርላከን 2ኛ ትውልድ Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP ንድፍ Example, IP ንድፍ Example

ዋቢዎች

ተዛማጅ ልጥፎች

አስተያየት ይስጡ

የኢሜል አድራሻዎ አይታተምም። አስፈላጊ መስኮች ምልክት ተደርጎባቸዋል *