Interlaken (2. generasjon) Intel ®
Agilex™ FPGA IP Design Eksample
Brukerveiledning

Hurtigstartguide

Interlaken (2nd Generation) FPGA IP-kjernen gir en simuleringstestbenk og en maskinvaredesign-eks.ample som støtter kompilering og maskinvaretesting. Når du genererer designet eksample, oppretter parametereditoren automatisk fileer nødvendig for å simulere, kompilere og teste designet i maskinvare. Designet eksample er også tilgjengelig for Interlaken Look-aside-funksjonen.
Testbenken og design eksample støtter NRZ- og PAM4-modus for E-tile-enheter. Interlaken (2nd Generation) FPGA IP-kjernen genererer design f.eksamples for alle støttede kombinasjoner av antall baner og datahastigheter.

Figur 1. Utviklingstrinn for design Eksample

Interlaken (2. generasjon) IP-kjernedesign eksample støtter følgende funksjoner:

• Intern TX til RX seriell tilbakekoblingsmodus
• Genererer automatisk pakker med fast størrelse
• Grunnleggende pakkekontrollfunksjoner
• Evne til å bruke systemkonsollen til å tilbakestille designet for re-testing
• PMA tilpasning

Figur 2. Høynivåblokkdiagram for Interlaken (2. generasjon) design Eksample

Relatert informasjon

• Interlaken (2nd Generation) FPGA IP brukerveiledning
• Interlaken (2. generasjon) Intel FPGA IP versjonsmerknader

1.1. Maskinvare- og programvarekrav
For å teste eksenampfor design, bruk følgende maskinvare og programvare:

• Intel® Prime Pro Edition programvareversjon 21.3
• Systemkonsoll
• Støttede simulatorer:
  — Siemens* EDA ModelSim* SE eller QuestaSim*
  — Synopsys* VCS*
  — Kadens* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Relatert informasjon
Intel Agilex F-Series Transceiver-SoC Development Kit brukerveiledning
1.2. Katalogstruktur
Interlaken (2. generasjon) IP-kjernedesign eksample file kataloger inneholder følgende genererte files for design eksample.
Figur 3. Katalogstruktur av den genererte Interlaken (2. generasjon) Eksample Design

Maskinvarekonfigurasjon, simulering og test files ligger iample_installation_dir>/uflex_ilk_0_example_design.
Tabell 1. Interlaken (2. generasjon) IP Core Hardware Design Eksample File Beskrivelser
Disse files er iample_installation_dir>/uflex_ilk_0_example_design/ eksample_design/quartus katalog.

File Navn	Beskrivelse
example_design.qpf	Intel Quartus Prime-prosjektet file.
example_design.qsf	Intel Quartus Prime-prosjektinnstillinger file
example_design.sdc jtag_timing_mal.sdc	Synopsys Design Constraint file. Du kan kopiere og endre for ditt eget design.
sysconsole_testbench.tcl	Hoved file for å få tilgang til systemkonsollen

Tabell 2. Interlaken (2. generasjon) IP Core Testbench File Beskrivelse
Dette file er i denample_installation_dir>/uflex_ilk_0_example_design/ eksample_design/rtl-katalogen.

File Navn	Beskrivelse
top_tb.sv	Testbenk på toppnivå file.

Tabell 3. nterlaken (2. generasjon) IP Core Testbench-skript
Disse files er iample_installation_dir>/uflex_ilk_0_example_design/ eksampkatalogen le_design/testbench.

File Navn	Beskrivelse
vcstest.sh	VCS-skriptet for å kjøre testbenken.
vlog_pro.do	ModelSim SE- eller QuestaSim-skriptet for å kjøre testbenken.
xcelium.sh	Xcelium-skriptet for å kjøre testbenken.

1.3. Maskinvaredesign Eksample Komponenter
Eksample design kobler sammen system- og PLL-referanseklokker og nødvendige designkomponenter. Eksample design konfigurerer IP-kjernen i intern loopback-modus og genererer pakker på IP-kjerne TX-brukerdataoverføringsgrensesnittet. IP-kjernen sender disse pakkene på den interne tilbakesløyfebanen gjennom transceiveren.
Etter at IP-kjernemottakeren mottar pakkene på loopback-banen, behandler den Interlaken-pakkene og overfører dem på RX-brukerdataoverføringsgrensesnittet. Eksample design sjekker at pakkene som mottas og sendes samsvarer.
Maskinvaren eksampLe design inkluderer eksterne PLLer. Du kan undersøke den klare teksten files til view sampen kode som implementerer en mulig metode for å koble eksterne PLLer til Interlaken (2nd Generation) FPGA IP.
Interlaken (2nd Generation) maskinvaredesign eksample inkluderer følgende komponenter:

1. Interlaken (2. generasjon) FPGA IP
2. Pakkegenerator og Pakkesjekker
3. JTAG kontroller som kommuniserer med systemkonsollen. Du kommuniserer med klientlogikken gjennom systemkonsollen.

Figur 4. Interlaken (2. generasjon) maskinvaredesign Eksample Høynivåblokkdiagram for E-flis NRZ-modusvariasjoner

Interlaken (2nd Generation) maskinvaredesign eksamplen som retter seg mot en E-tile PAM4-modusvariasjoner krever en ekstra klokke mac_clkin som IO PLL genererer. Denne PLL må bruke den samme referanseklokken som driver pll_ref_clk.

Figur 5. Interlaken (2. generasjon) maskinvaredesign Eksamphøyt nivå
Blokkdiagram for E-tile PAM4-modusvariasjoner

For E-tile PAM4-modusvariasjoner, når du aktiverer Bevar ubrukte transceiverkanaler for PAM4-parameteren, legges det til en ekstra referanseklokkeport (pll_ref_clk [1]). Denne porten må drives med samme frekvens som definert i IP-parametereditoren (Referanseklokkefrekvens for bevarte kanaler). Bevar ubrukte transceiverkanaler for PAM4 er valgfritt. Pinnen og relaterte begrensninger som er tildelt denne klokken, er synlige i QSF når du velger Intel Stratix® 10 eller Intel Agilex utviklingssett for designgenerering.
For design eksampI simuleringen definerer testbenken alltid samme frekvens for pll_ref_clk[0] og pll_ref_clk[1].
Relatert informasjon
Intel Agilex F-Series Transceiver-SoC Development Kit brukerveiledning
1.4. Generering av designet

Figur 6. Fremgangsmåte

Følg disse trinnene for å generere maskinvaren, f.eksampLe design og testbenk:

1. I Intel Quartus Prime Pro Edition-programvaren klikker du File ➤ Ny prosjektveiviser for å opprette et nytt Intel Quartus Prime-prosjekt, eller klikk File ➤ Åpne prosjekt for å åpne et eksisterende Intel Quartus Prime-prosjekt. Veiviseren ber deg spesifisere en enhet.
2. Spesifiser enhetsfamilien Agilex og velg enhet for designet ditt.
3. Finn og dobbeltklikk på Interlaken (2nd Generation) Intel FPGA IP i IP-katalogen. Vinduet Ny IP-variant vises.
4. Angi et toppnivånavn for din egendefinerte IP-variant. Parametereditoren lagrer IP-variasjonsinnstillingene i en file navngitt .ip.
5. Klikk OK. Parametereditoren vises.
   Figur 7. Eksampfanen Design i Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. På IP-fanen angir du parameterne for IP-kjernevarianten.
7. På fanen PMA Adaptation, spesifiser PMA-tilpasningsparametrene hvis du planlegger å bruke PMA-tilpasning for E-tile-enhetsvariasjonene.
   Dette trinnet er valgfritt:
   • Velg alternativet Aktiver tilpasningsbelastning myk IP.
   Merk: Du må aktivere alternativet Aktiver Native PHY Debug Master Endpoint (NPDME) på IP-fanen når PMA-tilpasning er aktivert.
   • Velg en forhåndsinnstilling for PMA-tilpasning for PMA-tilpasning. Velg parameter.
   • Klikk PMA Adaptation Preload for å laste de innledende og kontinuerlige tilpasningsparametrene.
   • Spesifiser antall PMA-konfigurasjoner som skal støttes når flere PMA-konfigurasjoner er aktivert ved hjelp av Number of PMA-konfigurasjonsparameter.
   • Velg hvilken PMA-konfigurasjon som skal lastes eller lagres ved å bruke Velg en PMA-konfigurasjon som skal lastes eller lagres.
   • Klikk Last inn tilpasning fra valgt PMA-konfigurasjon for å laste de valgte PMA-konfigurasjonsinnstillingene.
   For mer informasjon om PMA-tilpasningsparametrene, se E-tile Transceiver PHY User Guide.
8. På Exampi kategorien Design, velg Simuleringsalternativet for å generere testbenken, og velg Syntese-alternativet for å generere maskinvaren f.eks.ampdesign.
   Merk: Du må velge minst ett av simulerings- eller syntesealternativene for å generere eksample Design Files.
9. For generert HDL-format er bare Verilog tilgjengelig.
10. Velg riktig alternativ for Target Development Kit.
    Merk: Alternativet Intel Agilex F-Series Transceiver SoC Development Kit er bare tilgjengelig når prosjektet ditt spesifiserer Intel Agilex-enhetsnavn som starter med AGFA012 eller AGFA014. Når du velger alternativet Development Kit, settes pinnetilordningene i henhold til Intel Agilex Development Kit-enhetsdelenummer AGFB014R24A2E2V og kan avvike fra den valgte enheten. Hvis du har tenkt å teste designet på maskinvare på en annen PCB, velg No development kit-alternativet og foreta de riktige pin-tilordningene i .qsf file.
11. Klikk Generer eksample Design. Velg ExampLe Design Directory-vinduet vises.
12. Hvis du ønsker å endre designet f.eksampkatalogbanen eller navnet fra standardinnstillingene som vises (uflex_ilk_0_example_design), bla til den nye banen og skriv inn det nye designet f.eksampkatalognavnet.
13. Klikk OK.

Relatert informasjon

• Intel Agilex F-Series Transceiver-SoC Development Kit brukerveiledning
• E-tile Transceiver PHY brukerveiledning

1.5. Simulering av designeksample Testbenk
Se Interlaken (2nd Generation) Hardware Design Example Høynivåblokk for E-flis NRZ-modusvariasjoner og Interlaken (2. generasjon) maskinvaredesign Eks.ample Høynivåblokk for E-flis PAM4 Modusvariasjoner blokkskjemaer av simuleringstestbenken.

Figur 8. Fremgangsmåte

Følg disse trinnene for å simulere testbenken:

1. Bytt til testbench-simuleringskatalogen ved ledeteksten. Katalogen erample_installation_dir>/example_design/ testbench for Intel Agilex-enheter.
2. Kjør simuleringsskriptet for den støttede simulatoren du ønsker. Skriptet kompilerer og kjører testbenken i simulatoren. Skriptet ditt bør sjekke at SOP- og EOP-tellingene samsvarer etter at simuleringen er fullført. Se tabellen Trinn for å kjøre simulering.
   Tabell 4. Trinn for å kjøre simulering

   Simulator	Instruksjoner
   ModelSim SE eller QuestaSim	På kommandolinjen skriver du -do vlog_pro.do. Hvis du foretrekker å simulere uten å ta opp ModelSim GUI, skriv vsim -c -do vlog_pro.do
   VCS	På kommandolinjen skriver du sh vcstest.sh
   Xcelium	På kommandolinjen skriver du sh xcelium.sh

3. Analyser resultatene. En vellykket simulering sender og mottar pakker, og viser "Test PASSED".

Testbenken for design eksample fullfører følgende oppgaver:

• Instantierer Interlaken (2. generasjon) Intel FPGA IP.
• Skriver ut PHY-status.
• Sjekker metaframe-synkronisering (SYNC_LOCK) og ord (blokk) grenser (WORD_LOCK).
• Venter på at individuelle kjørefelt er låst og justert.
• Begynner å sende pakker.
• Sjekker pakkestatistikk:
  — CRC24 feil
  — SOP-er
  — EOPs

Følgende sample output illustrerer en vellykket simuleringstestkjøring i Interlaken-modus:
*********************************************
INFO: Venter på at kjørefelt skal justeres.
Alle mottakerfeltene er på linje og er klare til å motta trafikk.
************************************************** *
************************************************** *
INFO: Begynn å sende pakker
************************************************** *
************************************************** *
INFO: Slutt å sende pakker
************************************************** *
************************************************** *
INFO: Sjekker pakkestatistikk
************************************************** *
CRC 24-feil rapportert: 0
SOP-er overført: 100
EOP-er overført: 100
SOP mottatt: 100
EOP mottatt: 100
Antall ECC-feil: 0
************************************************** *
INFO: Testen er bestått
************************************************** *
Note: Interlaken-designet eksample simuleringstestbenk sender 100 pakker og mottar 100 pakker.
Følgende sampLe output illustrerer en vellykket simuleringstestkjøring i Interlaken Look-aside-modus:
Sjekk TX og RX Counter lik eller ikke.
—————————————————————
READ_MM: adresse 4000014 = 00000001.
—————————————————————
De-assert Counter like bit.
—————————————————————
WRITE_MM: adresse 4000001 får 00000001.
WRITE_MM: adresse 4000001 får 00000000.
—————————————————————
RX_SOP TELLER.
—————————————————————
READ_MM: adresse 400000c = 0000006a.
—————————————————————
RX_EOP-TELLER.
READ_MM: adresse 400000d = 0000006a.
—————————————————————
READ_MM: adresse 4000010 = 00000000.
—————————————————————
Vis sluttrapport.
—————————————————————
0 Oppdaget feil
0 CRC24-feil rapportert
106 SOP-er overført
106 EOPer overført
106 SOP-er mottatt
106 EOP mottatt
—————————————————————
Fullfør simulering
—————————————————————
TESTEN BESTÅTT
—————————————————————
Note: Antall pakker (SOPs og EOPs) varierer per bane i Interlaken Lookaside design example simulering sample utgang.
Relatert informasjon
Maskinvaredesign Eksample Komponenter på side 6
1.6. Kompilere og konfigurere designeksample i maskinvare

Figur 9. Fremgangsmåte

For å kompilere og kjøre en demonstrasjonstest på maskinvaren f.eksampfor design, følg disse trinnene:

1. Sørg for maskinvare f.eksampdesigngenerasjonen er fullført.
2. I Intel Quartus Prime Pro Edition-programvaren åpner du Intel Quartus Prime-prosjektetample_installation_dir>/example_design/quartus/ eksample_design.qpf>.
3. Klikk Start kompilering på Behandling-menyen.
4. Etter vellykket kompilering, en .sof file er tilgjengelig i den angitte katalogen.
   Følg disse trinnene for å programmere maskinvaren, f.eksampdesign på Intel Agilex-enheten:
5. Koble Intel Agilex F-Series Transceiver-SoC Development Kit til vertsdatamaskinen.
   b. Start Clock Control-applikasjonen, som er en del av utviklingssettet, og still inn nye frekvenser for design f.eksample. Nedenfor er frekvensinnstillingen i Klokkekontroll-applikasjonen:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Sett til verdien av pll_ref_clk (1) i henhold til ditt designkrav.
   c. Klikk Programmerer på Verktøy-menyen.
   d. I programmereren klikker du på Maskinvareoppsett.
   e. Velg en programmeringsenhet.
   f. Velg og legg til Intel Agilex F-Series Transceiver-SoC Development Kit som din Intel Quartus Prime-sesjon kan kobles til.
   g. Sørg for at Mode er satt til JTAG.
   h. Velg Intel Agilex-enheten og klikk på Legg til enhet. Programmereren viser et blokkskjema over forbindelsene mellom enhetene på kortet ditt.
   Jeg. I raden med .sof, merk av i boksen for .sof.
   j. Merk av i boksen i Program/Konfigurer-kolonnen.
   k. Klikk Start.

Relatert informasjon

• Programmering av Intel FPGA-enheter på side 0
• Analysere og feilsøke design med systemkonsoll
• Intel Agilex F-Series Transceiver-SoC Development Kit brukerveiledning

1.7. Testing av maskinvaredesign Eksample
Etter at du har kompilert Interlaken (2. generasjon) Intel FPGA IP-kjernedesign, f.eksampHvis du konfigurerer enheten din, kan du bruke systemkonsollen til å programmere IP-kjernen og dens innebygde Native PHY IP-kjerneregistre.
Følg disse trinnene for å få frem systemkonsollen og teste maskinvaredesignet, f.eksampde:

1. I Intel Quartus Prime Pro Edition-programvaren, på Verktøy-menyen, klikk System Debugging Tools ➤ System Console.
2. Bytt tilample_installation_dir>eksample_design/ hwtest katalog.
3. For å åpne en forbindelse til JTAG master, skriv inn følgende kommando: source sysconsole_testbench.tcl
4. Du kan slå på intern seriell loopback-modus med følgende design, f.eksample kommandoer:
   en. stat: Skriver ut generell statusinformasjon.
   b. sys_reset: Tilbakestiller systemet.
   c. loop_on: Slår på intern seriell loopback.
   d. run_example_design: Kjører designet eksample.
   Merk: Du må kjøre loop_on-kommandoen før run_example_design kommando.
   Run_example_design kjører følgende kommandoer i en sekvens:
   sys_reset->stat->gen_on->stat->gen_off.
   Merk: Når du velger alternativet Enable adaptation load soft IP, vil run_example_design-kommandoen utfører den innledende tilpasningskalibreringen på RX-siden ved å kjøre kommandoen run_load_PMA_configuration.
5. Du kan slå av intern seriell loopback-modus med følgende design, f.eksample kommando:
   en. loop_off: Slår av intern seriell loopback.
6. Du kan programmere IP-kjernen med følgende tilleggsdesign f.eksample kommandoer:
   en. gen_on: Aktiverer pakkegenerator.
   b. gen_off: Deaktiverer pakkegenerator.
   c. run_test_loop: Kjører testen for tider for E-flis NRZ og PAM4 variasjoner.
   d. clear_err: Fjerner alle sticky feilbiter.
   e. set_test_mode : Setter opp test for å kjøre i en bestemt modus.
   f. get_test_mode: Skriver ut gjeldende testmodus.
   g. set_burst_size : Angir seriestørrelse i byte.
   h. get_burst_size: Skriver ut seriestørrelsesinformasjon.

Den vellykkede testen skriver ut HW_TEST:PASS-meldingen. Nedenfor er beståttkriteriene for en testkjøring:

• Ingen feil for CRC32, CRC24 og kontrollør.
• Overførte SOP-er og EOP-er bør samsvare med mottatt.

Følgende sample output illustrerer en vellykket testkjøring i Interlaken-modus:
INFO: INFO: Slutt å generere pakker
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402813
Frekvens låser: 0x0000ff
TX PLL-lås: 0x000001
Juster: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
ordlås: 0x0000ff
synkroniseringslås: 0x0000ff
CRC32 feil: 0
CRC24 feil: 0
Kontrollerfeil: 0
FIFO-feilflagg: 0x000000
SOP-er overført: 1087913770
EOP-er overført: 1087913770
SOP mottatt: 1087913770
EOP mottatt: 1087913770
ECC korrigert: 0
ECC-feil: 0
Det har gått 161 sek siden oppstart
HW_TEST : PASS
Den vellykkede testen skriver ut HW_TEST : PASS-melding. Nedenfor er beståttkriteriene for en testkjøring:

• Ingen feil for CRC32, CRC24 og kontrollør.
• Overførte SOP-er og EOP-er bør samsvare med mottatt.

Følgende sample output illustrerer en vellykket testkjøring i Interlaken Lookaside-modus:
INFO: INFO: Slutt å generere pakker
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402812
Frekvens låser: 0x000fff
TX PLL-lås: 0x000001
Juster: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
ordlås : 0x000fff
synkroniseringslås: 0x000fff
CRC32 feil: 0
CRC24 feil: 0
Kontrollerfeil: 0
SOP-er overført: 461
EOP-er overført: 461
SOP mottatt: 461
EOP mottatt: 461
Det har gått 171 sek siden oppstart
HW_TEST : PASS

Design Eksample Beskrivelse

Designet eksample demonstrerer funksjonaliteten til Interlaken IP-kjernen.
Relatert informasjon
Interlaken (2nd Generation) FPGA IP brukerveiledning
2.1. Design Eksample atferd
For å teste designet i maskinvare, skriv inn følgende kommandoer i systemkonsollen:

1. Kilde til oppsettet file:
   % kildeample>uflex_ilk_0_example_design/eksample_design/hwtest/sysconsole_testbench.tcl
2. Kjør testen:
   % run_example_design
3. Interlaken (2nd Generation) maskinvaredesign eksample fullfører følgende trinn:
   en. Tilbakestiller Interlaken (2nd Generation) IP.
   b. Konfigurerer Interlaken (2nd Generation) IP i intern loopback-modus.
   c. Sender en strøm av Interlaken-pakker med forhåndsdefinerte data i nyttelasten til TX-brukerdataoverføringsgrensesnittet til IP-kjernen.
   d. Sjekker mottatte pakker og rapporterer status. Pakkekontrollen inkludert i maskinvaredesignet, f.eksample gir følgende grunnleggende pakkekontrollfunksjoner:
   • Sjekker at den overførte pakkesekvensen er riktig.
   • Sjekker at de mottatte dataene samsvarer med de forventede verdiene ved å sikre at både start på pakke (SOP) og slutt på pakke (EOP) stemmer overens mens data sendes og mottas.

2.2. Grensesnittsignaler
Tabell 5. Design Eksample Grensesnittsignaler

Portnavn	Retning	Bredde (biter)	Beskrivelse
mgmt_clk	Inndata	1	Systemklokkeinngang. Klokkefrekvensen må være 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Inndata	2. jan	Transceiver referanseklokke. Driver RX CDR PLL.

Portnavn	Retning	Bredde (biter)	Beskrivelse
			pll_ref_clk[1] er bare tilgjengelig når du aktiverer Oppbevar ubrukt Note: sender/mottakerkanaler for PAM4 parameter i E-tile PAM4-modus IP-variasjoner.
rx_pin	Inndata	Antall baner	Mottaker SERDES datapinne.
tx_pin	Produksjon	Antall baner	Overfør SERDES-datapinne.
rx_pin_n	Inndata	Antall baner	Mottaker SERDES datapinne. Dette signalet er kun tilgjengelig i E-tile PAM4-modus enhetsvariasjoner.
tx_pin_n	Produksjon	Antall baner	Overfør SERDES-datapinne. Dette signalet er kun tilgjengelig i E-tile PAM4-modus enhetsvariasjoner.
mac_clk_pll_ref	Inndata	1	Dette signalet må drives av en PLL og må bruke samme klokkekilde som driver pll_ref_clk. Dette signalet er kun tilgjengelig i E-tile PAM4-modus enhetsvariasjoner.
usr_pb_reset_n	Inndata	1	Tilbakestilling av systemet.

Relatert informasjon
Grensesnittsignaler
2.3. Registrer kart
Note:

• Design Eksample registeradressen starter med 0x20** mens Interlaken IP-kjerneregisteradressen starter med 0x10**.
• Tilgangskode: RO—Read Only, og RW—Read/Write.
• Systemkonsollen leser designet eksample registrerer og rapporterer teststatus på skjermen.

Tabell 6. Design Eksample Registrer kart for Interlaken Design Example

Offset	Navn	Adgang	Beskrivelse
8:00	Reservert
8:01	Reservert
8:02	System PLL tilbakestilt	RO	Følgende biter indikerer system PLL-tilbakestillingsforespørsel og aktiveringsverdi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX kjørefelt justert	RO	Indikerer RX-filinnretting.
8:04	WORD låst	RO	[NUM_LANES–1:0] – Identifikasjon av ordgrenser (blokk).

(2) Når du aktiverer Bevar ubrukte sender/mottakerkanaler for PAM4-parameteren, legges en ekstra referanseklokkeport til for å bevare den ubrukte PAM4-slavekanalen.

Offset	Navn	Adgang	Beskrivelse
8:05	Synkronisering er låst	RO	[NUM_LANES–1:0] – Metaframe-synkronisering.
8 – 06	CRC32 feilantall	RO	Indikerer CRC32-feiltellingen.
8'h0A	CRC24 feilantall	RO	Indikerer CRC24-feiltellingen.
8'h0B	Overløp/Underløpssignal	RO	Følgende biter indikerer: • Bit [3] – TX understrømssignal • Bit [2] – TX-overløpssignal • Bit [1] – RX-overløpssignal
8'h0C	SOP teller	RO	Indikerer antall SOP.
8'h0D	EOP teller	RO	Indikerer antall EOP
8'h0E	Antall feil	RO	Indikerer antall følgende feil: • Tap av kjørefeltinnretting • Ulovlig kontrollord • Ulovlig innrammingsmønster • Manglende SOP- eller EOP-indikator
8'h0F	send_data_mm_clk	RW	Skriv 1 til bit [0] for å aktivere generatorsignalet.
8:10	Kontroller feil		Indikerer kontrollørfeilen. (SOP-datafeil, kanalnummerfeil og PLD-datafeil)
8:11	System PLL-lås	RO	Bit [0] indikerer PLL-låsindikasjon.
8:14	TX SOP-antall	RO	Indikerer antall SOP generert av pakkegeneratoren.
8:15	TX EOP-antall	RO	Indikerer antall EOP generert av pakkegeneratoren.
8:16	Kontinuerlig pakke	RW	Skriv 1 til bit [0] for å aktivere den kontinuerlige pakken.
8:39	Antall ECC-feil	RO	Indikerer antall ECC-feil.
8:40	ECC-korrigert feilantall	RO	Indikerer antall korrigerte ECC-feil.

Tabell 7. Design Eksample Registrer kart for Interlaken Look-aside Design Example
Bruk dette registerkartet når du genererer designet eksample med Enable Interlaken Look-aside mode parameter slått på.

Offset	Navn	Adgang	Beskrivelse
8:00	Reservert
8:01	Teller tilbakestilt	RO	Skriv 1 til bit [0] for å slette TX og RX teller like bit.
8:02	System PLL tilbakestilt	RO	Følgende biter indikerer system PLL-tilbakestillingsforespørsel og aktiveringsverdi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX kjørefelt justert	RO	Indikerer RX-filinnretting.
8:04	WORD låst	RO	[NUM_LANES–1:0] – Identifikasjon av ordgrenser (blokk).
8:05	Synkronisering er låst	RO	[NUM_LANES–1:0] – Metaframe-synkronisering.
8 – 06	CRC32 feilantall	RO	Indikerer CRC32-feiltellingen.
8'h0A	CRC24 feilantall	RO	Indikerer CRC24-feiltellingen.

Offset	Navn	Adgang	Beskrivelse
8'h0B	Reservert
8'h0C	SOP teller	RO	Indikerer antall SOP.
8'h0D	EOP teller	RO	Indikerer antall EOP
8'h0E	Antall feil	RO	Indikerer antall følgende feil: • Tap av kjørefeltinnretting • Ulovlig kontrollord • Ulovlig innrammingsmønster • Manglende SOP- eller EOP-indikator
8'h0F	send_data_mm_clk	RW	Skriv 1 til bit [0] for å aktivere generatorsignalet.
8:10	Kontroller feil	RO	Indikerer kontrollørfeilen. (SOP-datafeil, kanalnummerfeil og PLD-datafeil)
8:11	System PLL-lås	RO	Bit [0] indikerer PLL-låsindikasjon.
8:13	Antall ventetider	RO	Indikerer antall latenser.
8:14	TX SOP-antall	RO	Indikerer antall SOP generert av pakkegeneratoren.
8:15	TX EOP-antall	RO	Indikerer antall EOP generert av pakkegeneratoren.
8:16	Kontinuerlig pakke	RO	Skriv 1 til bit [0] for å aktivere den kontinuerlige pakken.
8:17	TX og RX teller like	RW	Indikerer at TX- og RX-teller er like.
8:23	Aktiver ventetid	WO	Skriv 1 til bit [0] for å aktivere latensmåling.
8:24	Latency klar	RO	Indikerer at latensmåling er klar.

Interlaken (2. generasjon) Intel Agilex FPGA IP Design Eksample User Guide Archives

For siste og tidligere versjoner av denne brukerhåndboken, se Interlaken (2 Generasjon) Intel Agilex FPGA IP Design Eksample brukerveiledning HTML-versjon. Velg versjon og klikk Last ned. Hvis en IP- eller programvareversjon ikke er oppført, gjelder brukerveiledningen for forrige IP- eller programvareversjon.
IP-versjoner er de samme som Intel Quartus Prime Design Suite-programvareversjoner opp til v19.1. Fra Intel Quartus Prime Design Suite-programvareversjon 19.2 eller nyere har IP-kjerner et nytt IP-versjonssystem.

Dokumentrevisjonshistorikk for Interlaken (2. generasjon) Intel Agilex FPGA IP Design Example brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2022.08.03	21.3	20.0.1	Rettet enhetens OPN for Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Lagt til støtte for QuestaSim-simulator. • Fjernet støtte for NCSim-simulator.
2021.02.24	20.4	20.0.1	• Lagt til informasjon om bevaring av den ubrukte sender/mottakerkanalen for PAM4 i seksjon: Hardware Design Eksample Komponenter. • Lagt til pll_ref_clk[1] signalbeskrivelsen i seksjonen: Interface Signals.
2020.12.14	20.4	20.0.0	• Oppdatert sampmaskinvaretestutgang for Interlaken-modus og Interlaken Look-aside-modus i avsnittet Testing av maskinvaredesign Eksample. • Oppdatert registerkart for Interlaken Look-aside design eksample i avsnitt Registerkart. • Lagt til et bestått kriterium for en vellykket maskinvaretestkjøring i avsnittet Testing av maskinvaredesign Eksample.
2020.10.16	20.2	19.3.0	Korrigert kommando for å kjøre den innledende tilpasningskalibreringen på RX-siden i Testing av maskinvaredesign Eksample delen.
2020.06.22	20.2	19.3.0	• Designet eksample er tilgjengelig for Interlaken Look-aside-modus. • Maskinvaretesting av design eksample er tilgjengelig for Intel Agilex-enhetsvarianter. • Lagt til figur: Høynivå blokkdiagram for Interlaken (2. generasjon) design eksample. • Oppdaterte følgende seksjoner: – Krav til maskinvare og programvare – Katalogstruktur • Endret følgende tall for å inkludere Interlaken Look-aside relatert oppdatering: – Figur: Interlaken (2. generasjon) maskinvaredesign Eksample Høy Nivåblokkdiagram for E-tile NRZ-modusvariasjoner – Figur: Interlaken (2. generasjon) maskinvaredesign Eksample Høynivåblokkdiagram for E-tile PAM4-modusvariasjoner • Oppdatert figur: IP Parameter Editor. • Lagt til informasjon om frekvensinnstillingene i klokkekontrollapplikasjonen i avsnittet Kompilere og konfigurere Design Example i maskinvare.

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
			• Lagt til testkjøringsutganger for Interlaken Look-aside i følgende seksjoner: – Simulering av designeksample Testbenk – Testing av maskinvaredesign Eksample • Lagt til følgende nye signaler i delen Grensesnittsignaler: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Lagt til registerkart for Interlaken Look-aside design eksample i seksjon: Registerkart.
2019.09.30	19.3	19.2.1	Fjernet clk100. mgmt_clk fungerer som en referanseklokke til IO PLL i følgende: • Figur: Interlaken (2nd Generation) Hardware Design Example Høynivåblokkdiagram for E-flis NRZ-modusvariasjoner. • Figur: Interlaken (2nd Generation) Hardware Design Example Høynivåblokkdiagram for E-flis PAM4-modusvariasjoner.
2019.07.01	19.2	19.2	Første utgivelse.

Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
ISO
9001:2015
Registrert
Interlaken (2. generasjon) Intel® Agilex™ FPGA IP-design Eksample brukerveiledning

Online versjon
Send tilbakemelding
ID: 683800
UG-20239
Versjon: 2022.08.03

Dokumenter / Ressurser

intel Interlaken (2. generasjon) Agilex FPGA IP Design Eksample [pdfBrukerhåndbok Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2. generasjon Agilex FPGA IP-design Eksample, Agilex FPGA IP Design Eksample, IP Design Eksample

Referanser

• Brukerhåndbok