Interlaken (Nifşa 2yemîn) Intel ®
Agilex™ FPGA IP Design Example
Rehbera bikaranînê

Rêbernameya Destpêka Zû

Interlaken (Nifşa 2yemîn) FPGA IP-ya navgînek ceribandinek simulasyonê û sêwirana hardware-yê ya berê peyda dike.ample ku berhevkirin û ceribandina hardware piştgirî dike. Dema ku hûn sêwirana berê diafirîninamplê, edîtorê parametreyê bixweber diafirîne fileJi bo simulasyon, berhevkirin û ceribandina sêwiranê di hardware de pêdivî ye. The design example ji bo taybetmendiya Interlaken Look-aside jî heye.
Berê testê û sêwiranêample moda NRZ û PAM4 ji bo amûrên E-tile piştgirî dike. Interlaken (Nifşa 2yemîn) FPGA IP-ya bingehîn sêwiranê diafirîneamples ji bo hemî berhevokên piştgirî yên hejmara rê û rêjeyên daneyê.

Wêne 1. Gavên Pêşketinê Ji bo Sêwiranê Example

Sêwirana bingehîn a IP-ya Interlaken (Nifşa 2yemîn) example taybetmendiyên jêrîn piştgirî dike:

• TX-ya Navxweyî berbi RX-ê moda vegerê ya serial
• Otomatîk pakêtên mezinahiya sabît diafirîne
• Kapasîteyên kontrolkirina pakêtê yên bingehîn
• Qabiliyeta bikaranîna Konsola Pergalê ji bo vesazkirina sêwiranê ji bo mebesta ji nû ve ceribandinê
• adaptasyona PMA

Figure 2. Diagrama blokê ya asta bilind ji bo sêwirana Interlaken (Nifşa 2yemîn) Example

Information Related

• Interlaken (Nifşa 2.) Rêbernameya bikarhêner a FPGA IP
• Interlaken (Nifşa 2yemîn) Têbînîyên Ragihandina IP-ya Intel FPGA

1.1. Pêdiviyên Hardware û Nermalavê
Ji bo ceribandina exampli sêwiranê, hardware û nermalava jêrîn bikar bînin:

• Guhertoya nermalava Intel® Prime Pro Edition 21.3
• Konsola Pergalê
• Simulatorên piştgirî:
  — Siemens* EDA ModelSim* SE an QuestaSim*
  - Synopsys * VCS *
  - Cadence* Xcelium*
• Kit Pêşveçûna Transceiver-SoC ya Rêzeya F Intel Agilex® Quartus™ (AGFB014R24A2E2V)

Information Related
Intel Agilex F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner
1.2. Structure Directory
Sêwirana bingehîn a IP-ya Interlaken (Nifşa 2yemîn) example file pelrêçan tiştên ku li jêr hatine çêkirin hene files ji bo sêwirana example.
Figure 3. Structure Directory of the Generated Interlaken (Nifşa 2yemîn) Example Design

Veavakirin, simulasyon û ceribandina hardware files tê de cih digirinample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (Nifşa 2.) IP Core Hardware Design Example File Danasîn
Eva files di nav de neample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/quartus.

File Navên	Terîf
example_design.qpf	Projeya Intel Quartus Prime file.
example_design.qsf	Mîhengên projeya Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Destûra Sêwirana Synopsys file. Hûn dikarin ji bo sêwirana xwe kopî bikin û biguherînin.
sysconsole_testbench.tcl	Ser file ji bo gihîştina Konsola Sîstemê

Table 2. Interlaken (Nifşa 2nd) IP Core Testbench File Terîf
Ev file de yeample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/rtl.

File Nav	Terîf
top_tb.sv	Tîpa testê ya asta jorîn file.

Table 3. nterlaken (2. Nifşê) IP Core Testbench Skrîptên
Eva files di nav de neample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/testbench.

File Nav	Terîf
vcstest.sh	Skrîpta VCS-a ku beşê testê dimeşîne.
vlog_pro.do	Skrîpta ModelSim SE an QuestaSim ji bo xebitandina beşê testê.
xcelium.sh	Skrîpta Xcelium ji bo ku beşê testê bimeşîne.

1.3. Hardware Design Example Components
The example sêwirana pergalê û demjimêrên referansa PLL û hêmanên sêwiranê yên pêwîst girêdide. The example sêwirana navika IP-ê di moda veguheztina hundurîn de mîheng dike û pakêtan li ser navgîniya veguheztina daneya bikarhêner a IP-ya bingehîn TX çêdike. Navika IP-ê van pakêtan bi riya transceiver re li ser riya loopback ya hundurîn dişîne.
Piştî ku wergirê bingehîn IP pakêtan li ser riya loopback werdigire, ew pakêtên Interlaken pêvajoyê dike û wan li ser navbeynkariya veguhastina daneya bikarhêner RX vediguhezîne. The example sêwirandin kontrol dike ku pakêtên wergirtin û şandin li hev dikin.
The hardware example sêwiranê PLL-yên derveyî vedihewîne. Hûn dikarin nivîsa zelal lêkolîn bikin files to view sampkoda ku yek rêbazek mimkun pêk tîne da ku PLL-yên derveyî bi IP-ya FPGA ya Interlaken (Nifşa 2yemîn) ve girêbide.
Sêwirana hardware ya Interlaken (Nifşa 2yemîn) example pêkhateyên jêrîn pêk tîne:

1. Interlaken (Nifşa 2nd) FPGA IP
2. Packet Generator û Packet Checker
3. JTAG kontrolkerê ku bi Konsola Pergalê re têkilî daynin. Hûn bi mantiqa xerîdar re bi navgîniya Konsola Pergalê re têkilî daynin.

jimar 4. Interlaken (Nifşa 2yemîn) Hardware Design Example Diyagrama blokê ya Asta Bilind ji bo Guherandinên Modeya NRZ-ya E-tile

Sêwirana hardware ya Interlaken (Nifşa 2yemîn) exampLê ku guheztinek moda PAM4-a E-tile armanc dike, pêdivî ye ku demjimêrek mac_clkin-a zêde ya ku IO PLL çêbike hewce dike. Divê ev PLL heman demjimêra referansê ya ku pll_ref_clk dimeşîne bikar bîne.

jimar 5. Interlaken (Nifşa 2yemîn) Hardware Design ExampLe Asta Bilind
Block Diagram ji bo Guherandinên Mode PAM4 E-tile

Ji bo guheztinên moda PAM4-a E-tile, gava ku hûn kanalên transceiverê yên nekarandî ji bo parametreya PAM4 biparêzin çalak bikin, portek demjimêra referansê ya din tê zêdekirin (pll_ref_clk [1]). Pêdivî ye ku ev port bi heman frekansa ku di edîtorê parametreya IP-yê de hatî destnîşan kirin (frekansa demjimêra referansê ji bo kanalên parastî) were rêve kirin. Ji bo PAM4 kanalên transceiverê yên nehatine bikar anîn biparêzin vebijarkî ye. Dema ku hûn ji bo hilberîna sêwiranê kîta pêşkeftinê ya Intel Stratix® 10 an Intel Agilex hilbijêrin, pêl û astengên têkildar ên ku ji vê demjimêrê re hatine destnîşankirin di QSF de têne xuyang kirin.
Ji bo sêwiranê exampJi bo simulasyonê, testbench her gav heman frekansê ji bo pll_ref_clk[0] û pll_ref_clk[1] diyar dike.
Information Related
Intel Agilex F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner
1.4. Hilberîna Sêwiranê

jimar 6. Rêbaz

Van gavan bişopînin da ku berê hardware-yê biafirîninample design û testbench:

1. Di nermalava Intel Quartus Prime Pro Edition de, bikirtînin File ➤ New Project Wizard ji bo afirandina projeyek nû ya Intel Quartus Prime, an bikirtînin File ➤ Projeyek vekin da ku projeyek heyî ya Intel Quartus Prime vekin. Wizard ji we re dipirse ku hûn amûrek diyar bikin.
2. Malbata cîhazê Agilex diyar bikin û ji bo sêwirana xwe amûrê hilbijêrin.
3. Di Kataloga IP-yê de, Interlaken (Nifşa 2yemîn) IP-ya Intel FPGA-ê bibînin û du-bikirtînin. Paceya Guhertoya IP-ya Nû xuya dibe.
4. Navekî asta jorîn diyar bikin ji bo guhertoya IP-ya xweya xwerû. Edîtorê parametreyê mîhengên guhertoya IP-ê di a file bi nav kirin .ip.
5. OK bitikîne. Edîtorê parametreyê xuya dike.
   Wêne 7. Example Sêwirana Tabê di Interlaken (Nifşa 2yemîn) Edîtorê Parametreya IP ya Intel FPGA de
6. Li ser tabloya IP-ê, pîvanên ji bo guhertoya bingehîn a IP-ya xwe diyar bikin.
7. Li ser tabloya Adaptasyona PMA, heke hûn plan dikin ku ji bo guhertoyên cîhaza xweya E-tile adaptasyona PMA-yê bikar bînin, pîvanên adaptasyona PMA-ê diyar bikin.
   Ev gav vebijarkî ye:
   • Vebijarka IP-ya nerm a barkirina adaptasyonê çalak bike.
   Nîşe: Pêdivî ye ku hûn vebijarka Native PHY Debug Master Endpoint (NPDME) li ser tabloya IP-yê dema ku adaptasyona PMA çalak be çalak bikin.
   • Ji bo adaptasyona PMA-yê ji bo PMA-ya PMA-yê vebijarkek pêşdibistanê hilbijêre.
   • PMA Adaptation Preload bikirtînin da ku pîvanên adaptasyona destpêkê û domdar bar bikin.
   • Hejmara veavakirinên PMA-yê destnîşan bikin ku piştgirî bikin dema ku gelek veavakirinên PMA-yê bi karanîna Parametreya Vesazkirina Hejmara PMA-yê têne çalak kirin.
   • Hilbijêre ku kîjan veavakirina PMA-yê were barkirin an hilanîn bi karanîna Veavakirinek PMA-yê hilbijêre ku bar bike an hilîne.
   • Ji bo barkirina mîhengên veavakirina PMA-ya hilbijartî, adaptasyona Loadê ji veavakirina PMA-ya hilbijartî bikirtînin.
   Ji bo bêtir agahdarî di derbarê pîvanên adaptasyona PMA de, serî li Rêbernameya Bikarhêner a Transceiver PHY E-tile bidin.
8. Li ser Example tabloya Sêwiranê, vebijarka Simulasyonê hilbijêrin da ku bendera testê çêbike, û vebijarka Sentezê hilbijêrin da ku hardware ex-ê biafirînin.ample design.
   Nîşe: Divê hûn bi kêmanî yek ji vebijarkên Simulasyon an Sentezê hilbijêrin Example Design Files.
9. Ji bo Forma HDL-ya Hilberîner, tenê Verilog heye.
10. Ji bo Kit Pêşveçûna Armanc vebijarka guncan hilbijêrin.
    Nîşe: Vebijarka Intel Agilex F-Series Transceiver SoC Pêşveçûna Kit tenê dema ku projeya we navê cîhaza Intel Agilex diyar dike ku bi AGFA012 an AGFA014 dest pê dike. Dema ku hûn vebijarka Pêşkeftinê hilbijêrin, peywirên pin li gorî jimareya parê ya cîhaza Intel Agilex Development Kit AGFB014R24A2E2V têne danîn û dibe ku ji cîhaza weya hilbijartî cûda bibin. Heke hûn dixwazin sêwiranê li ser hardware li ser PCB-yek cihê ceribînin, vebijarka No pêşkeftinê hilbijêrin û di .qsf de peywirên guncav bikin. file.
11. Bikirtînin Generate Example Design. Hilbijêre Example pencereya Pelrêça Designê xuya dike.
12. Heke hûn dixwazin sêwirana berê biguherîninampRêya pelrêça an navê ji pêşnumayên ku têne xuyang kirin (uflex_ilk_0_example_design), li riya nû bigerin û sêwirana nû ex-ê binivîsinampnavê pelrêça.
13. OK bitikîne.

Information Related

• Intel Agilex F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner
• E-tile Transceiver Rêbernameya Bikarhêner PHY

1.5. Simulating Design Example Testbench
Binêrin Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Bloka Asta Bilind ji bo Guhertoyên Moda E-tile NRZ û Interlaken (Nifşa 2yemîn) Sêwirana Hardware Exampbloka Asta Bilind ji bo Guherandinên Modeya PAM4 E-tile diagramên blokê yên qada testa simulasyonê.

jimar 8. Rêbaz

Van gavan bişopînin da ku simulasyona ceribandinê bikin:

1. Di rêzika fermanê de, biguhezînin pelrêça simulasyona testbench. Derhêner eample_installation_dir>/example_design/ testbench ji bo cîhazên Intel Agilex.
2. Ji bo simulatora destekkirî ya bijartina xwe skrîpta simulasyonê bimeşînin. Skrîpt di simulatorê de beşê testê berhev dike û dimeşîne. Divê skrîpta we kontrol bike ku hejmarên SOP û EOP piştî ku simulasyon qediya li hev dikin. Binêre tabloya Pêngavên ji bo Run Simulasyonê.
   Table 4. Gavên Run Simulation

   Simulator	Instructions
   ModelSim SE an QuestaSim	Di rêzika fermanê de, binivîsin -do vlog_pro.do. Ger hûn tercîh dikin ku bêyî rakirina GUI-ya ModelSim simulasyonê bikin, vsim -c -do vlog_pro.do binivîsin.
   VCS	Di rêzika fermanê de, sh vcstest.sh binivîsin
   Xcelium	Di rêzika fermanê de, sh xcelium.sh binivîsin

3. Encaman analîz bikin. Simulasyonek serketî pakêtan dişîne û distîne, û "Test DERBASED" nîşan dide.

Bernameya testê ya ji bo sêwirana berêample karên jêrîn temam dike:

• Interlaken (Nifşa 2yemîn) Intel FPGA IP-yê destnîşan dike.
• Rewşa PHY çap dike.
• Hevdemkirina metaframe (SYNC_LOCK) û sînorên peyvan (blok) (WORD_LOCK) kontrol dike.
• Li bendê ye ku rêyên takekesî werin girtin û rêz kirin.
• Dest bi şandina pakêtan dike.
• Statîstîkên pakêtê kontrol dike:
  - Çewtiyên CRC24
  - SOP
  - EOPs

Ya jêrîn sample encam di moda Interlaken de ceribandinek simulasyonê ya serketî destnîşan dike:
******************************************
INFO: Li bendê ne ku rê li hev werin.
Hemî rêyên wergirê li hev hatine û ji bo wergirtina trafîkê amade ne.
********************************************************
********************************************************
INFO: Veguheztina pakêtan dest pê bikin
********************************************************
********************************************************
INFO: Ragihandina pakêtan rawestînin
********************************************************
********************************************************
INFO: Kontrolkirina statîstîkên pakêtan
********************************************************
Çewtiyên CRC 24 hatine ragihandin: 0
SOPs hatine şandin: 100
EOPs hatine şandin: 100
SOP hatin wergirtin: 100
EOPs hatin wergirtin: 100
Hejmara xeletiya ECC: 0
********************************************************
INFO: Test DERBAS BÛ
********************************************************
Not: Sêwirana Interlaken example simulation testbench 100 pakêtan dişîne û 100 pakêtan distîne.
Ya jêrîn sample encam ceribandinek simulasyonê ya serketî ya di moda Interlaken Look-Aside de destnîşan dike:
TX û RX Counter wekhev an na kontrol bikin.
———————————————————-
READ_MM: navnîşana 4000014 = 00000001.
———————————————————-
De-assert Counter bit wekhev.
———————————————————-
WRITE_MM: navnîşana 4000001 00000001 distîne.
WRITE_MM: navnîşana 4000001 00000000 distîne.
———————————————————-
RX_SOP COUNTER.
———————————————————-
READ_MM: navnîşana 400000c = 0000006a.
———————————————————-
RX_EOP COUNTER.
READ_MM: navnîşana 400000d = 0000006a.
———————————————————-
READ_MM: navnîşana 4000010 = 00000000.
———————————————————-
Rapora Dawîn nîşan bide.
———————————————————-
0 Çewtiya Tesbîtkirin
0 xeletiyên CRC24 hatine ragihandin
106 SOP hatin şandin
106 EOP hatin şandin
106 SOP hatin wergirtin
106 EOP hatin wergirtin
———————————————————-
Finish Simulation
———————————————————-
TEST DERBAS BÛ
———————————————————-
Not: Hejmara pakêtan (SOP û EOP) di sêwirana Interlaken Lookaside ex de li ser rêkê diguhereample simulation sample derketinê.
Information Related
Hardware Design Example Components li ser rûpela 6
1.6. Berhevkirin û Vesazkirina Sêwiranê Example di Hardware

jimar 9. Rêbaz

Ji bo berhevkirin û meşandina ceribandinek xwenîşandanê li ser hardware example design, van gavan bişopînin:

1. Piştrast bike hardware example nifşê sêwiranê temam e.
2. Di nermalava Intel Quartus Prime Pro Edition de, projeya Intel Quartus Prime vekinample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Li ser menuya Pêvajoyê, bikirtînin Destpêk Berhevkirinê.
4. Piştî berhevkirina serkeftî, .sof file di pelrêça we ya diyarkirî de heye.
   Van gavan bişopînin da ku berê hardware bername bikinampsêwirana li ser cîhaza Intel Agilex:
5. Kit Pêşveçûna Transceiver-SoC ya Intel Agilex F-Series bi komputera mêvandar ve girêdin.
   b. Serlêdana Kontrola Saetê, ku beşek ji kîta pêşkeftinê ye, bidin destpêkirin û ji bo sêwirana berê frekansên nû saz bikin.ample. Li jêr mîhenga frekansê ya di sepana Kontrola Saetê de heye:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Li gorî hewcedariya sêwirana xwe nirxa pll_ref_clk (1) danîn.
   c. Li ser menuya Amûran, Bernamesaz bikirtînin.
   d. Di Bernameçêkerê de, bikirtînin Setup Hardware.
   e. Amûrek bernamekirinê hilbijêrin.
   f. Kit Pêşveçûna Transceiver-SoC ya Intel Agilex F-Series Transceiver-SoC ku danişîna weya Intel Quartus Prime dikare pê ve girêbide hilbijêrin û lê zêde bikin.
   g. Piştrast bikin ku Mode li J hatiye danînTAG.
   h. Amûra Intel Agilex hilbijêrin û lê zêde bike Amûra bikirtînin. Bernamesaz bloka girêdanên di navbera cîhazên li ser panela we de nîşan dide.
   ez. Di rêza bi .sofê xwe de, qutiya .sofê kontrol bikin.
   j. Qutiya di stûna Bername / Veavakirinê de kontrol bikin.
   k. Destpêk bikirtînin.

Information Related

• Programming Amûrên Intel FPGA li ser rûpela 0
• Bi Konsola Pergalê re Sêwiranan Analîz û Debugkirin
• Intel Agilex F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner

1.7. Testkirina Sêwirana Hardware Example
Piştî ku hûn Interlaken (Nifşa 2yemîn) sêwirana bingehîn a IP-ya Intel FPGA-yê berê berhev dikinampû amûrê xwe mîheng bikin, hûn dikarin Konsola Pergalê bikar bînin da ku bingeha IP-yê û qeydên wê yên bingehîn ên PHY-ya IP-ya Native-ya bicîbûyî bername bikin.
Van gavan bişopînin da ku Konsola Pergalê derxînin û sêwirana hardware ex-ê ceribandinample:

1. Di nermalava Intel Quartus Prime Pro Edition de, li ser menuya Tools, bikirtînin Amûrên Debugging System ➤ System Console.
2. Guhertina liample_installation_dir>mînakamppelrêça le_design/ hwtest.
3. Ji bo vekirina pêwendiyek bi JTAG master, emrê jêrîn binivîsin: source sysconsole_testbench.tcl
4. Hûn dikarin bi sêwirana jêrîn ve moda loopback-a serialê ya hundurîn vekinamplê ferman dike:
   yek. stat: Agahdariya rewşa giştî çap dike.
   b. sys_reset: Pergalê ji nû ve vedike.
   c. loop_on: Loopback-a rêza navxweyî vedike.
   d. run_example_design: Sêwirana berê dimeşîneample.
   Nîşe: Divê hûn berî run_ex emrê loop_on bimeşîninampfermana le_design.
   The run_example_design fermanên jêrîn bi rêzek dimeşîne:
   sys_reset->stat->gen_on->stat->gen_off.
   Nîşe: Gava ku hûn vebijarka IP-ya nerm a barkirina adaptasyonê çalak bikin, run_ex hilbijêrinampFermana le_design bi xebitandina fermana run_load_PMA_configuration kalibrasyona adaptasyona destpêkê li ser milê RX pêk tîne.
5. Hûn dikarin bi sêwirana jêrîn ve moda loopback-a serialê ya hundurîn vekinamplê emrê:
   yek. loop_off: Loopback-a rêza hundurîn qut dike.
6. Hûn dikarin bingeha IP-ê bi sêwirana pêvek a jêrîn bername bikinamplê ferman dike:
   yek. gen_on: Çêkera pakêtê çalak dike.
   b. gen_off: Afirînerê pakêtê asteng dike.
   c. run_test_loop: Ji bo ceribandinê dimeşîne caran ji bo guhertoyên E-tile NRZ û PAM4.
   d. clear_err: Hemî bitikên xeletiya asayî paqij dike.
   e. set_test_mode : Testê saz dike ku di modek taybetî de bixebite.
   f. get_test_mode: Moda testê ya heyî çap dike.
   g. set_burst_size : Mezinahiya teqînê bi byte destnîşan dike.
   h. get_burst_size: Agahdariya mezinahiya teqînê çap dike.

Testa serketî peyama HW_TEST:PASS çap dike. Li jêr pîvanên derbasbûnê yên ji bo ceribandinek ceribandinê hene:

• Ji bo CRC32, CRC24, û checker xeletî tune.
• Pêdivî ye ku SOP û EOP-ên hatine veguheztin bi wergirtinê re werin hev.

Ya jêrîn sample encam ceribandinek serketî ya di moda Interlaken de destnîşan dike:
INFO: AGAHÎ: Çêkirina pakêtan rawestînin
==== RAPPORA REWŞÊ ====
TX KHz: 402813
RX KHz: 402813
Girtiyên Freq: 0x0000ff
Girtina TX PLL: 0x000001
Lihevkirin: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
kilama peyvê: 0x0000ff
kilama hevdemkirinê: 0x0000ff
Çewtiyên CRC32: 0
Çewtiyên CRC24: 0
Çewtiyên kontrolê: 0
Alên xeletiya FIFO: 0x000000
SOPs hatine şandin: 1087913770
EOPs hatine şandin: 1087913770
SOPs hatin wergirtin: 1087913770
EOPs hatin wergirtin: 1087913770
ECC rast kir: 0
Çewtiya ECC: 0
161 çirk bi ser hêzbûnê re derbas bûn
HW_TEST : DERBAS
Testa serketî peyama HW_TEST çap dike: PASS. Li jêr pîvanên derbasbûnê yên ji bo ceribandinek ceribandinê hene:

• Ji bo CRC32, CRC24, û checker xeletî tune.
• Pêdivî ye ku SOP û EOP-ên hatine veguheztin bi wergirtinê re werin hev.

Ya jêrîn sample encam ceribandinek serketî ya di moda Interlaken Lookaside de destnîşan dike:
INFO: AGAHÎ: Çêkirina pakêtan rawestînin
==== RAPPORA REWŞÊ ====
TX KHz: 402813
RX KHz: 402812
Girtiyên Freq: 0x000fff
Girtina TX PLL: 0x000001
Lihevkirin: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
kilama peyvê: 0x000fff
kilama hevdemkirinê: 0x000fff
Çewtiyên CRC32: 0
Çewtiyên CRC24: 0
Çewtiyên kontrolê: 0
SOPs hatine şandin: 461
EOPs hatine şandin: 461
SOPs hatin wergirtin: 461
EOPs hatin wergirtin: 461
171 çirk bi ser hêzbûnê re derbas bûn
HW_TEST : DERBAS

Design Example Description

The design example fonksiyonên bingehîn IP-ya Interlaken destnîşan dike.
Information Related
Interlaken (Nifşa 2.) Rêbernameya bikarhêner a FPGA IP
2.1. Design Example Behavior
Ji bo ceribandina sêwiranê di hardware de, emrên jêrîn di Konsola Pergalê de binivîsin:

1. Çavkaniya sazkirinê file:
   % çavkanîample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Testê bimeşînin:
   % run_example_design
3. Sêwirana hardware ya Interlaken (Nifşa 2yemîn) example gavên jêrîn temam dike:
   yek. IP-ya Interlaken (Nifşa 2yemîn) vedigire.
   b. IP-ya Interlaken (Nifşa 2yemîn) di moda loopback ya navxweyî de mîheng dike.
   c. Rêzikek pakêtên Interlaken bi daneyên pêşbirkirî yên di bargiraniyê de ji navgîniya veguheztina daneya bikarhêner a TX ya bingehîn IP re dişîne.
   d. Pakêtên wergirtî kontrol dike û rewşê radigihîne. Kontrolkerê pakêtê ku di sêwirana hardware de ye example kapasîteyên jêrîn ên kontrolkirina pakêtê peyda dike:
   • Kontrol dike ku rêzika pakêta hatî şandin rast e.
   • Kontrol dike ku daneyên wergirtî bi nirxên hêvîkirî re li hev dikin, bi piştrastkirina ku hem hejmarên destpêka pakêtê (SOP) û hem jî dawiya pakêtê (EOP) dema ku dane têne şandin û wergirtin li hev dikin.

2.2. Nîşaneyên Navberê
Tablo 5. Design Example Signals Navrûya

Navê Port	Ber	Firehiya (Bît)	Terîf
mgmt_clk	Beyan	1	Ketina demjimêra pergalê. Frekansa demjimêrê divê 100 MHz be.
pll_ref_clk /pll_ref_clk[1:0] (2)	Beyan	2-Jan	Saeta referansa Transceiver. RX CDR PLL ajot.

Navê Port	Ber	Firehiya (Bît)	Terîf
			pll_ref_clk[1] tenê dema ku hûn çalak bikin heye Bê bikaranîn biparêzin Not: kanalên transceiver ji bo PAM4 parametre di guhertoyên IP-ya moda E-tile PAM4 de.
rx_pin	Beyan	Hejmara rê	Receiver SERDES pin data.
tx_pin	Karûabr	Hejmara rê	Pîneya daneya SERDES veguhezîne.
rx_pin_n	Beyan	Hejmara rê	Receiver SERDES pin data. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
tx_pin_n	Karûabr	Hejmara rê	Pîneya daneya SERDES veguhezîne. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
mac_clk_pll_ref	Beyan	1	Pêdivî ye ku ev îşaret ji hêla PLL ve were rêve kirin û divê heman çavkaniya demjimêrê ya ku pll_ref_clk dimeşîne bikar bîne. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
usr_pb_reset_n	Beyan	1	Reset pergal.

Information Related
Nîşaneyên Navberê
2.3. Nexşeya qeydkirinê
Not:

• Design ExampNavnîşana qeydê bi 0x20** dest pê dike dema ku navnîşana qeyda bingehîn IP ya Interlaken bi 0x10** dest pê dike.
• Koda gihîştinê: RO-Tenê Xwendin, û RW-Xwendin/Nivîsandin.
• Konsolê pergalê sêwirana berê dixwîneample statûya testê li ser ekranê qeyd dike û radigihîne.

Tablo 6. Design Example Nexşeya Qeydkirinê ji bo Interlaken Design Example

Offset	Nav	Navketin	Terîf
8'h00	Reserved
8'h01	Reserved
8'h02	Pergala PLL ji nû ve hatî vegerandin	RO	Biteyên jêrîn daxwaza vegerandina PLL ya pergalê û nirxa çalak nîşan dide: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Rêza RX li hev kirin	RO	Rêzkirina rêça RX nîşan dide.
8'h04	WORD girtin	RO	[NUM_LANES–1:0] - Nasnameya sînorên peyvê (blok).

(2) Gava ku hûn ji bo parametreya PAM4 kanalên transceiverê yên nehatine bikar anîn çalak dikin, portek demjimêra referansê ya din tê zêde kirin da ku kanala xulamê PAM4-a nekarandî biparêze.

Offset	Nav	Navketin	Terîf
8'h05	Sync girtî ye	RO	[NUM_LANES–1:0] - Hevdemkirina Metaframe.
8'h06 – 8'h09	Hejmara xeletiya CRC32	RO	Hejmara xeletiya CRC32 destnîşan dike.
8'h0A	Hejmara xeletiya CRC24	RO	Hejmara xeletiya CRC24 destnîşan dike.
8'h0B	Sinyala serherikîn / Underflow	RO	Bitikên jêrîn destnîşan dikin: • Bit [3] - TX sînyala binherikînê • Bit [2] - TX sînyala serherikandinê • Bit [1] - îşareta rijandina RX
8'h0C	Hejmara SOP	RO	Hejmara SOP-ê nîşan dide.
8'h0D	Hejmara EOP	RO	Hejmara EOP-ê destnîşan dike
8'h0E	Hejmara çewtiyê	RO	Hejmara xeletiyên jêrîn nîşan dide: • Wendakirina rêgezê • Peyva kontrola neqanûnî • Nimûneya çarçoweya neqanûnî • Nîşana SOP an EOP winda ye
8'h0F	send_data_mm_clk	RW	Ji bo çalakkirina sînyala jeneratorê 1 heta bit [0] binivîsin.
8'h10	Çewtiya kontrolê		Xeletiya kontrolê nîşan dide. (Çewtiya daneya SOP, xeletiya hejmara kanalê, û xeletiya daneya PLD)
8'h11	Pergala PLL lock	RO	Bit [0] nîşana lock PLL nîşan dide.
8'h14	Hejmara TX SOP	RO	Hejmara SOP-a ku ji hêla jeneratorê pakêtê ve hatî çêkirin destnîşan dike.
8'h15	Hejmara TX EOP	RO	Hejmara EOP-a ku ji hêla hilberînerê pakêtê ve hatî çêkirin destnîşan dike.
8'h16	Pakêta domdar	RW	Ji bo çalakkirina pakêta domdar 1 heta bit [0] binivîsin.
8'h39	Hejmara xeletiya ECC	RO	Hejmara xeletiyên ECC destnîşan dike.
8'h40	ECC hejmartina xeletiyê rast kir	RO	Hejmara xeletiyên ECC yên rastkirî destnîşan dike.

Tablo 7. Design Example Nexşeya Qeydkirinê ji bo Interlaken Look-aside Design Example
Dema ku hûn sêwirana berê diafirînin vê nexşeya qeydkirinê bikar bîninample bi Parametreya moda Lêgerîna-Aside Interlaken çalak bike.

Offset	Nav	Navketin	Terîf
8'h00	Reserved
8'h01	Counter reset	RO	Ji 1 heta bit [0] binivîsin da ku TX û RX counter bit wekhev paqij bikin.
8'h02	Pergala PLL ji nû ve hatî vegerandin	RO	Biteyên jêrîn daxwaza vegerandina PLL ya pergalê û nirxa çalak nîşan dide: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Rêza RX li hev kirin	RO	Rêzkirina rêça RX nîşan dide.
8'h04	WORD girtin	RO	[NUM_LANES–1:0] - Nasnameya sînorên peyvê (blok).
8'h05	Sync girtî ye	RO	[NUM_LANES–1:0] - Hevdemkirina Metaframe.
8'h06 – 8'h09	Hejmara xeletiya CRC32	RO	Hejmara xeletiya CRC32 destnîşan dike.
8'h0A	Hejmara xeletiya CRC24	RO	Hejmara xeletiya CRC24 destnîşan dike.

Offset	Nav	Navketin	Terîf
8'h0B	Reserved
8'h0C	Hejmara SOP	RO	Hejmara SOP-ê nîşan dide.
8'h0D	Hejmara EOP	RO	Hejmara EOP-ê destnîşan dike
8'h0E	Hejmara çewtiyê	RO	Hejmara xeletiyên jêrîn nîşan dide: • Wendakirina rêgezê • Peyva kontrola neqanûnî • Nimûneya çarçoweya neqanûnî • Nîşana SOP an EOP winda ye
8'h0F	send_data_mm_clk	RW	Ji bo çalakkirina sînyala jeneratorê 1 heta bit [0] binivîsin.
8'h10	Çewtiya kontrolê	RO	Xeletiya kontrolê nîşan dide. (Çewtiya daneya SOP, xeletiya hejmara kanalê, û xeletiya daneya PLD)
8'h11	Pergala PLL lock	RO	Bit [0] nîşana lock PLL nîşan dide.
8'h13	Hejmara derengiyê	RO	Hejmara derengbûnê nîşan dide.
8'h14	Hejmara TX SOP	RO	Hejmara SOP-a ku ji hêla jeneratorê pakêtê ve hatî çêkirin destnîşan dike.
8'h15	Hejmara TX EOP	RO	Hejmara EOP-a ku ji hêla hilberînerê pakêtê ve hatî çêkirin destnîşan dike.
8'h16	Pakêta domdar	RO	Ji bo çalakkirina pakêta domdar 1 heta bit [0] binivîsin.
8'h17	TX û RX counter wekhev	RW	Nîşan dide ku TX û RX counter wekhev in.
8'h23	Derengiyê çalak bike	WO	Ji bo ku pîvana derengiyê çalak bike 1 heta bit [0] binivîse.
8'h24	Dereng amade ye	RO	Nîşan dide ku pîvana derengiyê amade ye.

Interlaken (Nifşa 2yemîn) Intel Agilex FPGA IP Design Example Arşîvên Rêbernameya Bikarhêner

Ji bo guhertoyên herî dawî û yên berê yên vê rêberê bikarhêner, serî li Interlaken (2 Nifş) Intel Agilex FPGA IP Design Example Rêbernameya Bikarhêner Guhertoya HTML. Versiyonek hilbijêrin û bikirtînin Daxistin. Ger guhertoyek IP an nermalavê neyê navnîş kirin, rêbernameya bikarhêner ji bo IP-ya berê an guhertoya nermalavê derbas dibe.
Guhertoyên IP-ê wekî guhertoyên nermalava Intel Quartus Prime Design Suite heya v19.1 in. Ji guhertoya nermalava Intel Quartus Prime Design Suite guhertoya 19.2 an derengtir, navikên IP-yê xwedan nexşeyek nû ya guhertoya IP-yê ne.

Dîroka Guhertoya Belgeyê ji bo Interlaken (Nifşa 2yemîn) Intel Agilex FPGA IP Design Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2022.08.03	21.3	20.0.1	Amûrê OPN-ê ji bo Kit Pêşveçûna Transceiver-SoC ya Intel Agilex F-Series rast kir.
2021.10.04	21.3	20.0.1	• Piştgiriya ji bo simulatora QuestaSim zêde kir. • Piştgiriya ji bo simulatora NCSim rakirin.
2021.02.24	20.4	20.0.1	• Agahdariya li ser parastina kanala transceiverê ya nekarkirî ya ji bo PAM4 di beşê de zêde kir: Hardware Design Example Components. • Di beşê de danasîna sînyala pll_ref_clk[1] zêde kir: Nîşaneyên Navberê.
2020.12.14	20.4	20.0.0	• Nûkirin sampdi beşa Testkirina Sêwirana Hardware Ex de derketina ceribandina hardware ji bo moda Interlaken û moda Interlaken Look-Asideample. • Nexşeya qeydê ya nûvekirî ji bo sêwirana Interlaken Look-aside example di beşa Tomar Nexşe. • Di beşa Testkirina Sêwirana Hardware Ex de ji bo ceribandinek serketî ya serketî pîvanek derbasbûnê lê zêde kirample.
2020.10.16	20.2	19.3.0	Fermana rastkirî ji bo meşandina kalibrasyona adaptasyona destpêkê li ser milê RX di Testkirina Sêwirana Hardware Ex deample beşa.
2020.06.22	20.2	19.3.0	• The design example ji bo moda Interlaken Look-aside heye. • Testkirina hardware ya sêwiranê example ji bo guhertoyên cîhaza Intel Agilex heye. • Figure Zêdekirî: Diagrama Blokek Asta Bilind ji bo Sêwirana Ex-ê ya Interlaken (Nifşa 2yemîn)ample. • Beşên jêrîn nûve kirin: - Pêdiviyên Hardware û Nermalavê - Structure Directory • Jimarên jêrîn guhert da ku nûvekirina têkildar a Interlaken Look-aside tê de hebe: - Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Bilind Level Block Diagram ji bo Guherandinên Moda E-NRZ - Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Diagrama blokê ya Asta Bilind ji bo Guhertoyên Moda E- PAM4 • Figure Nûvekirî: Edîtorê Parametreya IP. • Agahiyên li ser mîhengên frekansê yên di sepana kontrolkirina demjimêrê de di beşa Berhevkirin û Vesazkirina Sêwirana Ex de zêde kirinample li Hardware.

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
			• Di beşên jêrîn de ji bo Interlaken Look-aside derketinên ceribandinê zêde kirin: - Simulating Design Example Testbench - Testkirina Sêwirana Hardware Example • Di beşa Nîşaneyên Navberê de îşaretên nû yên jêrîn lê zêde kirin: - mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Nexşeya qeydê ji bo sêwirana Interlaken Look-aside example di beşê de: Nexşeya qeydkirinê.
2019.09.30	19.3	19.2.1	clk100 rakirin. mgmt_clk wekî demjimêrek referansê ya IO PLL di jêrîn de xizmet dike: • Wêne: Interlaken (Nifşa 2yemîn) Hardware Design Example Diyagrama blokê ya Asta Bilind ji bo Guherandinên Modeya NRZ-ya E-tile. • Wêne: Interlaken (Nifşa 2yemîn) Hardware Design Example Diagrama blokê ya Asta Bilind ji bo Guhertoyên Modeya PAM4 E-tile.
2019.07.01	19.2	19.2	Serbestberdana destpêkê.

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin.
*Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
ISO
9001:2015
Qeyd kirin
Interlaken (Nifşa 2yemîn) Intel® Agilex™ FPGA IP Design Example Rêbernameya Bikarhêner

Version
Send Feedback
Nasname: 683800
UG-20239
Versiyon: 2022.08.03

Belge / Çavkanî

intel Interlaken (Nifşa 2yemîn) Agilex FPGA IP Design Example [pdf] Rehbera bikaranînê Interlaken FPGA IP Design Ex ya nifşa duyemîn a Agilexample, Interlaken, Agilex FPGA IP Design Ex ya nifşa 2-anample, Agilex FPGA IP Design Example, IP Design Example

Çavkanî

• Manual Bikarhêner