Interlaken (Generasi ke-2) Intel®
Agilex™ Desain IP FPGA Example
Panduan Pengguna
Panduan Memulai Cepat
Inti IP FPGA Interlaken (Generasi ke-2) menyediakan testbench simulasi dan desain perangkat keras exampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras. Desain eksample juga tersedia untuk fitur Kesampingkan Interlaken.
Testbench dan desain example mendukung mode NRZ dan PAM4 untuk perangkat E-tile. Inti IP FPGA Interlaken (Generasi ke-2) menghasilkan desain exampfile untuk semua kombinasi jumlah jalur dan kecepatan data yang didukung.
Gambar 1. Langkah-Langkah Pengembangan Desain Example
Desain inti IP Interlaken (Generasi ke-2) example mendukung fitur-fitur berikut:
- Mode loopback serial TX ke RX internal
- Secara otomatis menghasilkan paket ukuran tetap
- Kemampuan pemeriksaan paket dasar
- Kemampuan untuk menggunakan Konsol Sistem untuk mengatur ulang desain untuk tujuan pengujian ulang
- adaptasi PMA
Gambar 2. Diagram Blok Tingkat Tinggi untuk Desain Interlaken (Generasi ke-2) Latample
Informasi Terkait
- Panduan Pengguna IP FPGA Interlaken (Generasi ke-2).
- Catatan Rilis Intel FPGA IP Interlaken (Generasi ke-2).
1.1. Persyaratan Perangkat Keras dan Perangkat Lunak
Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:
- Perangkat lunak Intel® Prime Pro Edition versi 21.3
- Konsol Sistem
- Simulator yang didukung:
— Siemens* EDA ModelSim* SE atau QuestaSim*
— Sinopsis* VCS*
— Irama* Xcelium* - Kit Pengembangan Transceiver-SoC Seri F Intel Agilex® Quartus™ (AGFB014R24A2E2V)
Informasi Terkait
Panduan Pengguna Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Struktur Direktori
Desain inti IP Interlaken (Generasi ke-2) example file direktori berisi berikut dihasilkan files untuk desain exampsaya.
Gambar 3. Struktur Direktori Generated Interlaken (2nd Generation) Example Desain
Konfigurasi perangkat keras, simulasi, dan pengujian files terletak diample_installation_dir>/uflex_ilk_0_example_desain.
Tabel 1. Desain Perangkat Keras Inti IP Interlaken (Generasi ke-2) Latample File Deskripsi
Ini files berada diample_installation_dir>/uflex_ilk_0_example_desain/ exampdirektori le_design/quartus.
| File Nama | Keterangan |
| example_design.qpf | Proyek Intel Quartus Prime file. |
| example_design.qsf | Pengaturan proyek Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Kendala Desain Sinopsis file. Anda dapat menyalin dan memodifikasi untuk desain Anda sendiri. |
| sysconsole_testbench.tcl | Utama file untuk mengakses Konsol Sistem |
Tabel 2. Interlaken (Generasi ke-2) IP Core Testbench File Keterangan
Ini file ada diample_installation_dir>/uflex_ilk_0_example_desain/ exampdirektori le_design/rtl.
| File Nama | Keterangan |
| top_tb.sv | Testbench tingkat atas file. |
Tabel 3. Skrip Testbench IP Core nterlaken (Generasi ke-2).
Ini files berada diample_installation_dir>/uflex_ilk_0_example_desain/ exampdirektori le_design/testbench.
| File Nama | Keterangan |
| vcstest.sh | Skrip VCS untuk menjalankan testbench. |
| vlog_pro.do | Skrip ModelSim SE atau QuestaSim untuk menjalankan testbench. |
| xcelium.sh | Skrip Xcelium untuk menjalankan testbench. |
1.3. Desain Perangkat Keras Kelample Komponen
Sang mantanample desain menghubungkan jam referensi sistem dan PLL dan komponen desain yang diperlukan. Sang mantanample design mengkonfigurasi inti IP dalam mode loopback internal dan menghasilkan paket pada antarmuka transfer data pengguna inti IP TX. Inti IP mengirimkan paket-paket ini di jalur loopback internal melalui transceiver.
Setelah penerima inti IP menerima paket di jalur loopback, ia memproses paket Interlaken dan mengirimkannya ke antarmuka transfer data pengguna RX. Sang mantanample design memeriksa apakah paket yang diterima dan dikirim cocok.
mantan perangkat kerasample desain termasuk PLL eksternal. Anda dapat memeriksa teks yang jelas files ke view sample kode yang mengimplementasikan satu kemungkinan metode untuk menyambungkan PLL eksternal ke IP FPGA Interlaken (Generasi ke-2).
Desain perangkat keras Interlaken (Generasi ke-2) example mencakup komponen-komponen berikut:
- Interlaken (Generasi ke-2) IP FPGA
- Generator Paket dan Pemeriksa Paket
- JTAG controller yang berkomunikasi dengan System Console. Anda berkomunikasi dengan logika klien melalui Konsol Sistem.
Gambar 4. Perancangan Perangkat Keras Interlaken (Generasi ke-2) Latample Diagram Blok Tingkat Tinggi untuk Variasi Mode NRZ E-tile
Desain perangkat keras Interlaken (Generasi ke-2) example yang menargetkan variasi mode E-tile PAM4 memerlukan jam mac_clkin tambahan yang dihasilkan oleh IO PLL. PLL ini harus menggunakan jam referensi yang sama yang menggerakkan pll_ref_clk.
Gambar 5. Perancangan Perangkat Keras Interlaken (Generasi ke-2) Latample Tingkat Tinggi
Diagram Blok untuk Variasi Mode E-tile PAM4
Untuk variasi mode E-tile PAM4, saat Anda mengaktifkan Pertahankan saluran transceiver yang tidak terpakai untuk parameter PAM4, port jam referensi tambahan ditambahkan (pll_ref_clk [1]). Port ini harus digerakkan pada frekuensi yang sama seperti yang ditentukan dalam editor parameter IP (Frekuensi clock referensi untuk saluran yang dipertahankan). Pertahankan saluran transceiver yang tidak terpakai untuk PAM4 adalah opsional. Pin dan batasan terkait yang ditetapkan ke jam ini terlihat di QSF saat Anda memilih kit pengembangan Intel Stratix® 10 atau Intel Agilex untuk pembuatan desain.
Untuk desain eksample simulasi, testbench selalu mendefinisikan frekuensi yang sama untuk pll_ref_clk[0] dan pll_ref_clk[1].
Informasi Terkait
Panduan Pengguna Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Menghasilkan Desain
Gambar 6. Prosedur
Ikuti langkah-langkah ini untuk menghasilkan ex perangkat kerasample desain dan testbench:
- Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Intel Quartus Prime baru, atau klik File ➤ Buka Proyek untuk membuka proyek Intel Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.
- Tentukan keluarga perangkat Agilex dan pilih perangkat untuk desain Anda.
- Di Katalog IP, temukan dan klik dua kali Interlaken (Generasi ke-2) Intel FPGA IP. Jendela New IP Variant muncul.
- Tentukan nama tingkat atas untuk variasi IP kustom Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
- Klik Oke. Editor parameter muncul.
Gambar 7. ContohampTab Desain di Interlaken (Generasi ke-2) Intel FPGA IP Parameter Editor
- Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
- Pada tab Adaptasi PMA, tentukan parameter adaptasi PMA jika Anda berencana menggunakan adaptasi PMA untuk variasi perangkat E-tile Anda.
Langkah ini opsional:
• Pilih Aktifkan opsi soft IP beban adaptasi.
Catatan: Anda harus mengaktifkan opsi Enable Native PHY Debug Master Endpoint (NPDME) pada tab IP saat adaptasi PMA diaktifkan.
• Pilih preset adaptasi PMA untuk parameter Select adaptasi PMA.
• Klik Preload Adaptasi PMA untuk memuat parameter adaptasi awal dan berkelanjutan.
• Tentukan jumlah konfigurasi PMA yang akan didukung ketika beberapa konfigurasi PMA diaktifkan menggunakan parameter konfigurasi Number of PMA.
• Pilih konfigurasi PMA mana yang akan dimuat atau disimpan menggunakan Pilih konfigurasi PMA yang akan dimuat atau disimpan.
• Klik Muat adaptasi dari konfigurasi PMA yang dipilih untuk memuat pengaturan konfigurasi PMA yang dipilih.
Untuk informasi selengkapnya tentang parameter adaptasi PMA, lihat Panduan Pengguna E-tile Transceiver PHY. - Di Mantanample tab Desain, pilih opsi Simulasi untuk menghasilkan testbench, dan pilih opsi Sintesis untuk menghasilkan perangkat keras exampdesain.
Catatan: Anda harus memilih setidaknya satu dari opsi Simulasi atau Sintesis menghasilkan Example Desain Files. - Untuk Format HDL yang Dihasilkan, hanya Verilog yang tersedia.
- Untuk Target Development Kit pilih opsi yang sesuai.
Catatan: Opsi Intel Agilex F-Series Transceiver SoC Development Kit hanya tersedia jika proyek Anda menentukan nama perangkat Intel Agilex yang diawali dengan AGFA012 atau AGFA014. Saat Anda memilih opsi Development Kit, penetapan pin diatur sesuai dengan nomor komponen perangkat Intel Agilex Development Kit AGFB014R24A2E2V dan mungkin berbeda dari perangkat pilihan Anda. Jika Anda ingin menguji desain pada perangkat keras pada PCB yang berbeda, pilih opsi No development kit dan buat penetapan pin yang sesuai di .qsf file. - Klik Hasilkan Example Design. Pilih Exampjendela Design Directory muncul.
- Jika Anda ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (uflex_ilk_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori.
- Klik OK.
Informasi Terkait
- Panduan Pengguna Intel Agilex F-Series Transceiver-SoC Development Kit
- Panduan Pengguna PHY Transceiver E-tile
1.5. Simulasi Desain Example Meja Tes
Lihat Desain Perangkat Keras Interlaken (Generasi ke-2) Example Blok Tingkat Tinggi untuk Variasi Mode NRZ E-tile dan Desain Perangkat Keras Interlaken (Generasi ke-2) Latample Blok Tingkat Tinggi untuk E-tile PAM4 Mode Variasi diagram blok dari testbench simulasi.
Gambar 8. Prosedur
Ikuti langkah-langkah ini untuk mensimulasikan testbench:
- Pada prompt perintah, ubah ke direktori simulasi testbench. Direktori adalahample_installation_dir>/example_design/ testbench untuk perangkat Intel Agilex.
- Jalankan skrip simulasi untuk simulator yang didukung pilihan Anda. Script mengkompilasi dan menjalankan testbench di simulator. Skrip Anda harus memeriksa apakah jumlah SOP dan EOP cocok setelah simulasi selesai. Lihat tabel Langkah-langkah Menjalankan Simulasi.
Tabel 4. Langkah-Langkah Menjalankan SimulasiSimulasi Instruksi ModelSim SE atau QuestaSim Di baris perintah, ketik -do vlog_pro.do. Jika Anda lebih suka mensimulasikan tanpa memunculkan GUI ModelSim, ketik vsim -c -do vlog_pro.do VCS Di baris perintah, ketik sh vcstest.sh Xcelium Di baris perintah, ketik sh xcelium.sh - Analisis hasilnya. Simulasi yang sukses mengirim dan menerima paket, dan menampilkan “Test PASSED”.
Testbench untuk desain example menyelesaikan tugas-tugas berikut:
- Membuat instance IP FPGA Intel Interlaken (Generasi ke-2).
- Mencetak status PHY.
- Memeriksa sinkronisasi metaframe (SYNC_LOCK) dan batas kata (blok) (WORD_LOCK).
- Menunggu jalur individu dikunci dan disejajarkan.
- Mulai mentransmisikan paket.
- Memeriksa statistik paket:
— kesalahan CRC24
— SOP
— EOP
Berikut ini sample output mengilustrasikan uji coba simulasi yang berhasil dijalankan dalam mode Interlaken:
**********************************************
INFO: Menunggu lajur diluruskan.
Semua jalur penerima disejajarkan dan siap untuk menerima lalu lintas.
******************************************************* *
******************************************************* *
INFO: Mulai mengirimkan paket
******************************************************* *
******************************************************* *
INFO: Hentikan pengiriman paket
******************************************************* *
******************************************************* *
INFO: Memeriksa statistik paket
******************************************************* *
Kesalahan CRC 24 dilaporkan: 0
SOP yang ditransmisikan: 100
EOP yang ditransmisikan: 100
SOP yang diterima: 100
EOP yang diterima: 100
Jumlah kesalahan ECC: 0
******************************************************* *
INFO: Tes LULUS
******************************************************* *
Catatan: Desain Interlaken example simulasi testbench mengirimkan 100 paket dan menerima 100 paket.
Berikut ini sample output mengilustrasikan uji coba simulasi yang berhasil dijalankan dalam mode Interlaken Look-side:
Periksa TX dan RX Counter sama atau tidak.
------------------------------------------------
READ_MM: alamat 4000014 = 00000001.
------------------------------------------------
De-tegaskan Penghitung bit yang sama.
------------------------------------------------
WRITE_MM: alamat 4000001 mendapat 00000001.
WRITE_MM: alamat 4000001 mendapat 00000000.
------------------------------------------------
PENGHITUNG RX_SOP.
------------------------------------------------
READ_MM: alamat 400000c = 0000006a.
------------------------------------------------
PENGHITUNG RX_EOP.
READ_MM: alamat 400000d = 0000006a.
------------------------------------------------
READ_MM: alamat 4000010 = 00000000.
------------------------------------------------
Menampilkan Laporan Akhir.
------------------------------------------------
0 Kesalahan Terdeteksi
0 kesalahan CRC24 dilaporkan
106 SOP ditransmisikan
106 EOP ditransmisikan
106 SOP diterima
106 EOP diterima
------------------------------------------------
Selesaikan Simulasi
------------------------------------------------
UJIAN LULUS
------------------------------------------------
Catatan: Jumlah paket (SOP dan EOP) bervariasi per lajur dalam desain Interlaken Lookaside exampsimulasi sampkeluaran.
Informasi Terkait
Desain Perangkat Keras Kelample Komponen di halaman 6
1.6. Menyusun dan Mengkonfigurasi Desain Example di Hardware
Gambar 9. Prosedur
Untuk mengkompilasi dan menjalankan uji demonstrasi pada perangkat keras example desain, ikuti langkah-langkah ini:
- Pastikan perangkat keras example desain generasi selesai.
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah kompilasi berhasil, .sof file tersedia di direktori yang Anda tentukan.
Ikuti langkah-langkah ini untuk memprogram perangkat keras example desain pada perangkat Intel Agilex: - Sambungkan Kit Pengembangan Transceiver-SoC Intel Agilex F-Series ke komputer host.
b. Luncurkan aplikasi Kontrol Jam, yang merupakan bagian dari kit pengembangan, dan atur frekuensi baru untuk desain example. Berikut pengaturan frekuensi pada aplikasi Clock Control:
• Si5338 (U37), CLK1-100MHz
• Si5338 (U36), CLK2-153.6MHz
• Si549 (Y2), OUT- Tetapkan ke nilai pll_ref_clk (1) per kebutuhan desain Anda.
c. Pada menu Alat, klik Pemrogram.
d. Di Programmer, klik Pengaturan Perangkat Keras.
e. Pilih perangkat pemrograman.
f. Pilih dan tambahkan Kit Pengembangan Transceiver-SoC Intel Agilex F-Series yang dapat dihubungkan dengan sesi Intel Quartus Prime Anda.
g. Pastikan Mode diatur ke JTAG.
h. Pilih perangkat Intel Agilex dan klik Add Device. Programmer menampilkan diagram blok dari koneksi antara perangkat di papan Anda.
saya. Di baris dengan .sof Anda, centang kotak untuk .sof.
j. Centang kotak di kolom Program/Konfigurasi.
k. Klik Mulai.
Informasi Terkait
- Pemrograman Perangkat Intel FPGA di halaman 0
- Menganalisis dan Men-debug Desain dengan Konsol Sistem
- Panduan Pengguna Intel Agilex F-Series Transceiver-SoC Development Kit
1.7. Menguji Desain Perangkat Keras Example
Setelah Anda mengkompilasi desain inti Intel FPGA IP Interlaken (Generasi ke-2) exampfile dan mengonfigurasi perangkat Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan register inti Native PHY IP yang disematkan.
Ikuti langkah-langkah ini untuk membuka Konsol Sistem dan menguji ex desain perangkat kerasampsaya:
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, pada menu Tools, klik System Debugging Tools ➤ System Console.
- Ubah keample_installation_dir>misampdirektori le_design/ hwtest.
- Untuk membuka koneksi ke JTAG master, ketikkan perintah berikut: source sysconsole_testbench.tcl
- Anda dapat mengaktifkan mode loopback serial internal dengan contoh desain berikutampperintah le:
sebuah. stat: Mencetak info status umum.
b. sys_reset: Mereset sistem.
c. loop_on: Mengaktifkan loopback serial internal.
D. run_example_design: Menjalankan desain exampsaya.
Catatan: Anda harus menjalankan perintah loop_on sebelum menjalankan_exampperintah le_design.
Run_example_design menjalankan perintah berikut secara berurutan:
sys_reset->stat->gen_on->stat->gen_off.
Catatan: Saat Anda memilih opsi Aktifkan IP lunak muat adaptasi, file run_exampperintah le_design melakukan kalibrasi adaptasi awal pada sisi RX dengan menjalankan perintah run_load_PMA_configuration. - Anda dapat mematikan mode loopback serial internal dengan contoh desain berikutampperintah le:
sebuah. loop_off: Mematikan loopback serial internal. - Anda dapat memprogram inti IP dengan contoh desain tambahan berikutampperintah le:
sebuah. gen_on: Mengaktifkan pembuat paket.
b. gen_off: Menonaktifkan pembuat paket.
c. run_test_loop: Menjalankan tes untuk kali untuk variasi E-tile NRZ dan PAM4.
d. clear_err: Menghapus semua bit kesalahan yang lengket.
e. set_test_mode : Menyiapkan pengujian untuk dijalankan dalam mode tertentu.
f. get_test_mode: Mencetak mode uji saat ini.
g. set_burst_size : Mengatur ukuran burst dalam byte.
h. get_burst_size: Mencetak informasi ukuran burst.
Tes yang berhasil mencetak pesan HW_TEST:PASS. Di bawah ini adalah kriteria kelulusan untuk uji coba:
- Tidak ada kesalahan untuk CRC32, CRC24, dan pemeriksa.
- SOP dan EOP yang dikirimkan harus sesuai dengan yang diterima.
Berikut ini sample output mengilustrasikan uji coba yang berhasil dalam mode Interlaken:
INFO: INFO: Berhenti membuat paket
==== LAPORAN STATUS ====
TX KHz : 402813
RX-KHz : 402813
Kunci frekuensi: 0x0000ff
Kunci TX PLL: 0x000001
Ratakan : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci kata : 0x0000ff
kunci sinkronisasi: 0x0000ff
Kesalahan CRC32: 0
Kesalahan CRC24: 0
Kesalahan pemeriksa: 0
Bendera kesalahan FIFO: 0x000000
SOP yang dikirimkan : 1087913770
EOP yang dikirimkan : 1087913770
SOP yang diterima : 1087913770
EOP yang diterima : 1087913770
ECC dikoreksi : 0
Kesalahan ECC : 0
Berlalu 161 detik sejak powerup
HW_TEST : LULUS
Tes yang berhasil mencetak HW_TEST : PASS message. Di bawah ini adalah kriteria kelulusan untuk uji coba:
- Tidak ada kesalahan untuk CRC32, CRC24, dan pemeriksa.
- SOP dan EOP yang dikirimkan harus sesuai dengan yang diterima.
Berikut ini sample output mengilustrasikan uji coba yang berhasil dalam mode Interlaken Lookaside:
INFO: INFO: Berhenti membuat paket
==== LAPORAN STATUS ====
TX KHz : 402813
RX-KHz : 402812
Kunci frekuensi: 0x000fff
Kunci TX PLL: 0x000001
Ratakan : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci kata: 0x000fff
kunci sinkronisasi: 0x000fff
Kesalahan CRC32: 0
Kesalahan CRC24: 0
Kesalahan pemeriksa: 0
SOP yang dikirimkan : 461
EOP yang dikirimkan : 461
SOP yang diterima : 461
EOP yang diterima : 461
Berlalu 171 detik sejak powerup
HW_TEST : LULUS
Desain Example Deskripsi
Desain eksample menunjukkan fungsionalitas inti IP Interlaken.
Informasi Terkait
Panduan Pengguna IP FPGA Interlaken (Generasi ke-2).
2.1. Desain Kelample Perilaku
Untuk menguji desain di perangkat keras, ketikkan perintah berikut di Konsol Sistem::
- Sumber pengaturan file:
% sumberample>uflex_ilk_0_example_desain/example_design/hwtest/sysconsole_testbench.tcl - Jalankan pengujian:
% jalankan_example_desain - Desain perangkat keras Interlaken (Generasi ke-2) example menyelesaikan langkah-langkah berikut:
sebuah. Mereset IP Interlaken (Generasi ke-2).
b. Mengonfigurasi IP Interlaken (Generasi ke-2) dalam mode loopback internal.
c. Mengirim aliran paket Interlaken dengan data yang telah ditentukan dalam muatan ke antarmuka transfer data pengguna TX dari inti IP.
d. Memeriksa paket yang diterima dan melaporkan statusnya. Pemeriksa paket termasuk dalam desain perangkat keras example menyediakan kemampuan pemeriksaan paket dasar berikut:
• Memeriksa urutan paket yang ditransmisikan sudah benar.
• Memeriksa apakah data yang diterima cocok dengan nilai yang diharapkan dengan memastikan jumlah awal paket (SOP) dan akhir paket (EOP) selaras saat data dikirim dan diterima.
2.2. Sinyal Antarmuka
Tabel 5. Desain Kelample Sinyal Antarmuka
| Nama Pelabuhan | Arah | Lebar (Bit) | Keterangan |
| mgmt_clk | Masukan | 1 | Masukan jam sistem. Frekuensi jam harus 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Masukan | 2 Januari | Jam referensi transceiver. Menggerakkan RX CDR PLL. |
| Nama Pelabuhan | Arah | Lebar (Bit) | Keterangan |
| pll_ref_clk[1] hanya tersedia saat Anda mengaktifkan Simpan tidak terpakai Catatan: saluran transceiver untuk PAM4 parameter dalam variasi IP mode E-tile PAM4. |
|||
| rx_pin | Masukan | Jumlah jalur | Pin data penerima SERDES. |
| tx_pin | Keluaran | Jumlah jalur | Mengirimkan pin data SERDES. |
| rx_pin_n | Masukan | Jumlah jalur | Pin data penerima SERDES. Sinyal ini hanya tersedia pada variasi perangkat mode E-tile PAM4. |
| tx_pin_n | Keluaran | Jumlah jalur | Mengirimkan pin data SERDES. Sinyal ini hanya tersedia pada variasi perangkat mode E-tile PAM4. |
| mac_clk_pll_ref | Masukan | 1 | Sinyal ini harus digerakkan oleh PLL dan harus menggunakan sumber jam yang sama yang menggerakkan pll_ref_clk. Sinyal ini hanya tersedia pada variasi perangkat mode E-tile PAM4. |
| usr_pb_reset_n | Masukan | 1 | Reset sistem. |
Informasi Terkait
Sinyal Antarmuka
2.3. Daftar Peta
Catatan:
- Desain Exampalamat register file dimulai dengan 0x20** sedangkan alamat register inti IP Interlaken dimulai dengan 0x10**.
- Kode akses: RO—Hanya Baca, dan RW—Baca/Tulis.
- Konsol sistem membaca desain example mendaftar dan melaporkan status pengujian di layar.
Tabel 6. Desain Kelample Daftar Peta untuk Interlaken Design Example
| Mengimbangi | Nama | Mengakses | Keterangan |
| 8'h00 | Disimpan | ||
| 8'h01 | Disimpan | ||
| 8'h02 | Atur ulang sistem PLL | RO | Bit berikut menunjukkan permintaan reset sistem PLL dan nilai aktifkan: • Sedikit [0] – sys_pll_rst_req • Sedikit [1] – sys_pll_rst_en |
| 8'h03 | Jalur RX sejajar | RO | Menunjukkan keselarasan jalur RX. |
| 8'h04 | KATA terkunci | RO | [NUM_LANES–1:0] – Identifikasi batas kata (blok). |
(2) Saat Anda mengaktifkan Pertahankan saluran transceiver yang tidak digunakan untuk parameter PAM4, port clock referensi tambahan ditambahkan untuk mempertahankan saluran slave PAM4 yang tidak digunakan.
| Mengimbangi | Nama | Mengakses | Keterangan |
| 8'h05 | Sinkronisasi terkunci | RO | [NUM_LANES–1:0] – Sinkronisasi metaframe. |
| 8'h06 - 8'h09 | Jumlah kesalahan CRC32 | RO | Menunjukkan jumlah kesalahan CRC32. |
| 8'h0A | Jumlah kesalahan CRC24 | RO | Menunjukkan jumlah kesalahan CRC24. |
| 8'h0B | Sinyal Overflow/Underflow | RO | Bit berikut menunjukkan: • Bit [3] – sinyal underflow TX • Bit [2] – sinyal luapan TX • Bit [1] – Sinyal luapan RX |
| 8'h0C | hitungan SOP | RO | Menunjukkan jumlah SOP. |
| 8'h0D | Hitungan EOP | RO | Menunjukkan jumlah EOP |
| 8'h0E | Jumlah kesalahan | RO | Menunjukkan jumlah kesalahan berikut: • Hilangnya alinyemen lajur • Kata kontrol ilegal • Pola pembingkaian ilegal • Tidak ada SOP atau indikator EOP |
| 8'h0F | kirim_data_mm_clk | RW | Tulis 1 ke bit [0] untuk mengaktifkan sinyal generator. |
| 8'h10 | Kesalahan pemeriksa | Menunjukkan kesalahan pemeriksa. (kesalahan data SOP, kesalahan nomor saluran, dan kesalahan data PLD) | |
| 8'h11 | Kunci sistem PLL | RO | Bit [0] menunjukkan indikasi kunci PLL. |
| 8'h14 | Hitungan SOP TX | RO | Menunjukkan jumlah SOP yang dihasilkan oleh pembuat paket. |
| 8'h15 | Hitungan TX EOP | RO | Menunjukkan jumlah EOP yang dihasilkan oleh generator paket. |
| 8'h16 | Paket terus menerus | RW | Tulis 1 ke bit [0] untuk mengaktifkan paket kontinu. |
| 8'h39 | Hitungan kesalahan ECC | RO | Menunjukkan jumlah kesalahan ECC. |
| 8'h40 | Jumlah kesalahan yang dikoreksi ECC | RO | Menunjukkan jumlah kesalahan ECC yang diperbaiki. |
Tabel 7. Desain Kelample Daftarkan Peta untuk Interlaken Look-aside Design Example
Gunakan peta register ini saat Anda membuat desain example dengan Mengaktifkan parameter mode Lihat-sebelah Interlaken diaktifkan.
| Mengimbangi | Nama | Mengakses | Keterangan |
| 8'h00 | Disimpan | ||
| 8'h01 | Penghitungan ulang | RO | Tulis 1 ke bit [0] untuk menghapus TX dan RX dengan bit yang sama. |
| 8'h02 | Atur ulang sistem PLL | RO | Bit berikut menunjukkan permintaan reset sistem PLL dan nilai aktifkan: • Sedikit [0] – sys_pll_rst_req • Sedikit [1] – sys_pll_rst_en |
| 8'h03 | Jalur RX sejajar | RO | Menunjukkan keselarasan jalur RX. |
| 8'h04 | KATA terkunci | RO | [NUM_LANES–1:0] – Identifikasi batas kata (blok). |
| 8'h05 | Sinkronisasi terkunci | RO | [NUM_LANES–1:0] – Sinkronisasi metaframe. |
| 8'h06 - 8'h09 | Jumlah kesalahan CRC32 | RO | Menunjukkan jumlah kesalahan CRC32. |
| 8'h0A | Jumlah kesalahan CRC24 | RO | Menunjukkan jumlah kesalahan CRC24. |
| Mengimbangi | Nama | Mengakses | Keterangan |
| 8'h0B | Disimpan | ||
| 8'h0C | hitungan SOP | RO | Menunjukkan jumlah SOP. |
| 8'h0D | Hitungan EOP | RO | Menunjukkan jumlah EOP |
| 8'h0E | Jumlah kesalahan | RO | Menunjukkan jumlah kesalahan berikut: • Hilangnya alinyemen lajur • Kata kontrol ilegal • Pola pembingkaian ilegal • Tidak ada SOP atau indikator EOP |
| 8'h0F | kirim_data_mm_clk | RW | Tulis 1 ke bit [0] untuk mengaktifkan sinyal generator. |
| 8'h10 | Kesalahan pemeriksa | RO | Menunjukkan kesalahan pemeriksa. (kesalahan data SOP, kesalahan nomor saluran, dan kesalahan data PLD) |
| 8'h11 | Kunci sistem PLL | RO | Bit [0] menunjukkan indikasi kunci PLL. |
| 8'h13 | Hitungan latensi | RO | Menunjukkan jumlah latensi. |
| 8'h14 | Hitungan SOP TX | RO | Menunjukkan jumlah SOP yang dihasilkan oleh pembuat paket. |
| 8'h15 | Hitungan TX EOP | RO | Menunjukkan jumlah EOP yang dihasilkan oleh generator paket. |
| 8'h16 | Paket terus menerus | RO | Tulis 1 ke bit [0] untuk mengaktifkan paket kontinu. |
| 8'h17 | Pencacah TX dan RX sama | RW | Menunjukkan penghitung TX dan RX sama. |
| 8'h23 | Aktifkan latensi | WO | Tulis 1 ke bit [0] untuk mengaktifkan pengukuran latensi. |
| 8'h24 | Latensi siap | RO | Menunjukkan pengukuran latensi sudah siap. |
Interlaken (Generasi ke-2) Intel Agilex FPGA IP Design Example Arsip Panduan Pengguna
Untuk versi terbaru dan sebelumnya dari panduan pengguna ini, lihat Interlaken (2nd Generasi) Intel Agilex FPGA IP Design Example Panduan Pengguna versi HTML. Pilih versi dan klik Unduh. Jika IP atau versi perangkat lunak tidak terdaftar, panduan pengguna untuk versi IP atau perangkat lunak sebelumnya akan berlaku.
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.
Riwayat Revisi Dokumen untuk Interlaken (Generasi ke-2) Intel Agilex FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2022.08.03 | 21.3 | 20.0.1 | Mengoreksi OPN perangkat untuk Kit Pengembangan Transceiver-SoC Intel Agilex F-Series. |
| 2021.10.04 | 21.3 | 20.0.1 | • Menambahkan dukungan untuk simulator QuestaSim. • Menghapus dukungan untuk simulator NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Menambahkan informasi tentang melestarikan saluran transceiver yang tidak terpakai untuk PAM4 di bagian: Desain Perangkat Keras Latample Komponen. • Menambahkan deskripsi sinyal pll_ref_clk[1] di bagian: Sinyal Antarmuka. |
| 2020.12.14 | 20.4 | 20.0.0 | • Diperbarui sample output pengujian perangkat keras untuk mode Interlaken dan mode Interlaken Look-side di bagian Menguji Desain Perangkat Keras Latampsaya. • Memperbarui peta register untuk desain Interlaken Look-side example di bagian Daftar Peta. • Menambahkan kriteria kelulusan untuk menjalankan pengujian perangkat keras yang berhasil di bagian Menguji Desain Perangkat Keras Exampsaya. |
| 2020.10.16 | 20.2 | 19.3.0 | Perintah yang diperbaiki untuk menjalankan kalibrasi adaptasi awal pada sisi RX dalam Menguji Desain Perangkat Keras Exampbagian. |
| 2020.06.22 | 20.2 | 19.3.0 | • Desain example tersedia untuk mode Interlaken Look-side. • Pengujian perangkat keras desain example tersedia untuk variasi perangkat Intel Agilex. • Gambar Tambahan: Diagram Blok Tingkat Tinggi untuk Desain Interlaken (Generasi ke-2) Latampsaya. • Diperbarui bagian berikut: – Persyaratan Perangkat Keras dan Perangkat Lunak – Struktur Direktori • Memodifikasi angka-angka berikut untuk menyertakan pembaruan terkait Interlaken Look-aside: – Gambar: Desain Perangkat Keras Interlaken (Generasi ke-2) Kelample Tinggi Diagram Blok Level untuk Variasi Mode E-tile NRZ – Gambar: Desain Perangkat Keras Interlaken (Generasi ke-2) Kelample Diagram Blok Tingkat Tinggi untuk Variasi Mode E-tile PAM4 • Gambar yang Diperbarui: Editor Parameter IP. • Penambahan informasi tentang pengaturan frekuensi pada aplikasi pengatur jam pada bagian Menyusun dan Mengkonfigurasi Rancangan Example di Hardware. |
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
|
• Menambahkan output uji coba untuk Interlaken Look-side di bagian berikut: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Dihapus clk100. mgmt_clk berfungsi sebagai jam referensi ke IO PLL sebagai berikut: |
| 2019.07.01 | 19.2 | 19.2 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
Bahasa Indonesia
9001:2015
Terdaftar
Interlaken (Generasi ke-2) Intel® Agilex™ FPGA IP Design Example Panduan Pengguna
Versi Online
Kirim Masukan
ID: 683800
UG-20239
Versi: 2022.08.03
Dokumen / Sumber Daya
 |
intel Interlaken (Generasi ke-2) Desain IP Agilex FPGA Example [Bahasa Indonesia:] Panduan Pengguna Desain IP FPGA Agilex Generasi ke-2 Interlakenample, Interlaken, Desain IP FPGA Agilex Generasi ke-2ample, Desain IP Agilex FPGA Example, Desain IP Kelample |
