Interlaken (2. generation) Intel ®
Agilex™ FPGA IP Design Eksample
Brugervejledning

Hurtig startvejledning

Interlaken (2nd Generation) FPGA IP-kernen giver en simuleringstestbænk og et hardwaredesign f.eks.ample, der understøtter kompilering og hardwaretest. Når du genererer designet f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware. Designet example er også tilgængelig for Interlaken Look-aside funktion.
Testbænken og design example understøtter NRZ- og PAM4-tilstand for E-tile-enheder. Interlaken (2nd Generation) FPGA IP-kernen genererer design f.eksamples for alle understøttede kombinationer af antal baner og datahastigheder.

Figur 1. Udviklingstrin for designet Example

Interlaken (2nd Generation) IP-kernedesign example understøtter følgende funktioner:

• Intern TX til RX seriel loopback-tilstand
• Genererer automatisk pakker med fast størrelse
• Grundlæggende pakkekontrolfunktioner
• Mulighed for at bruge systemkonsollen til at nulstille designet med henblik på gentestning
• PMA tilpasning

Figur 2. Højniveau blokdiagram for Interlaken (2. generation) design Eksample

Relateret information

• Interlaken (2nd Generation) FPGA IP brugervejledning
• Interlaken (2nd Generation) Intel FPGA IP Release Notes

1.1. Hardware- og softwarekrav
For at teste exampved design skal du bruge følgende hardware og software:

• Intel® Prime Pro Edition-softwareversion 21.3
• Systemkonsol
• Understøttede simulatorer:
  — Siemens* EDA ModelSim* SE eller QuestaSim*
  — Synopsys* VCS*
  — Kadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Relateret information
Brugervejledning til Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Directory struktur
Interlaken (2nd Generation) IP-kernedesign example file mapper indeholder følgende genererede files for designet example.
Figur 3. Katalogstruktur af den genererede Interlaken (2. generation) Eksample Design

Hardwarekonfiguration, simulering og test files er placeret iample_installation_dir>/uflex_ilk_0_example_design.
Tabel 1. Interlaken (2. generation) IP Core Hardware Design Eksample File Beskrivelser
Disse files er iample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus bibliotek.

File Navne	Beskrivelse
example_design.qpf	Intel Quartus Prime-projekt file.
example_design.qsf	Intel Quartus Prime-projektindstillinger file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Du kan kopiere og ændre til dit eget design.
sysconsole_testbench.tcl	Hoved file for at få adgang til systemkonsollen

Tabel 2. Interlaken (2. generation) IP Core Testbench File Beskrivelse
Denne file er iample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl bibliotek.

File Navn	Beskrivelse
top_tb.sv	Testbænk på topniveau file.

Tabel 3. nterlaken (2. generation) IP Core Testbench Scripts
Disse files er iample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench bibliotek.

File Navn	Beskrivelse
vcstest.sh	VCS-scriptet til at køre testbænken.
vlog_pro.do	ModelSim SE- eller QuestaSim-scriptet til at køre testbænken.
xcelium.sh	Xcelium-scriptet til at køre testbænken.

1.3. Hardware Design Eksample komponenter
Eksample design forbinder system- og PLL-referenceure og nødvendige designkomponenter. Eksample design konfigurerer IP-kernen i intern loopback-tilstand og genererer pakker på IP-kernen TX-brugerdataoverførselsgrænsefladen. IP-kernen sender disse pakker på den interne loopback-sti gennem transceiveren.
Efter at IP-kernemodtageren har modtaget pakkerne på loopback-stien, behandler den Interlaken-pakkerne og transmitterer dem på RX-brugerdataoverførselsgrænsefladen. Eksample design kontrollerer, at de modtagne og transmitterede pakker stemmer overens.
Hardwaren exampLe-designet inkluderer eksterne PLL'er. Du kan undersøge den klare tekst files til view sample-kode, der implementerer en mulig metode til at forbinde eksterne PLL'er til Interlaken (2nd Generation) FPGA IP.
Interlaken (2nd Generation) hardwaredesign f.eksample indeholder følgende komponenter:

1. Interlaken (2. generation) FPGA IP
2. Pakkegenerator og Pakketjek
3. JTAG controller, der kommunikerer med systemkonsollen. Du kommunikerer med klientlogikken gennem systemkonsollen.

Figur 4. Interlaken (2. Generation) Hardware Design Eksample High Level Block Diagram for E-tile NRZ Mode Variationer

Interlaken (2nd Generation) hardwaredesign f.eksample, der er målrettet mod en E-tile PAM4-tilstandsvariationer, kræver en ekstra clock mac_clkin, som IO PLL genererer. Denne PLL skal bruge det samme referenceur, som driver pll_ref_clk.

Figur 5. Interlaken (2. Generation) Hardware Design Eksamphøjt niveau
Blokdiagram for E-tile PAM4-tilstandsvariationer

For E-tile PAM4-tilstandsvariationer, når du aktiverer parameteren Bevar ubrugte transceiverkanaler for PAM4-parameteren, tilføjes en ekstra referenceurport (pll_ref_clk [1]). Denne port skal drives ved samme frekvens som defineret i IP-parametereditoren (referenceklokfrekvens for bevarede kanaler). Bevar ubrugte transceiverkanaler til PAM4 er valgfri. Pinden og relaterede begrænsninger, der er tildelt dette ur, er synlige i QSF, når du vælger Intel Stratix® 10 eller Intel Agilex-udviklingskit til designgenerering.
Til design exampI simuleringen definerer testbænken altid samme frekvens for pll_ref_clk[0] og pll_ref_clk[1].
Relateret information
Brugervejledning til Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Generering af designet

Figur 6. Fremgangsmåde

Følg disse trin for at generere hardwaren f.eksample design og testbench:

1. Klik på i Intel Quartus Prime Pro Edition-softwaren File ➤ Ny projektguide for at oprette et nyt Intel Quartus Prime-projekt, eller klik File ➤ Åbn projekt for at åbne et eksisterende Intel Quartus Prime-projekt. Guiden beder dig angive en enhed.
2. Angiv enhedsfamilien Agilex, og vælg enhed til dit design.
3. Find og dobbeltklik på Interlaken (2nd Generation) Intel FPGA IP i IP-kataloget. Vinduet Ny IP-variant vises.
4. Angiv et navn på øverste niveau for din tilpassede IP-variation. Parametereditoren gemmer IP-variationsindstillingerne i en file som hedder .ip.
5. Klik på OK. Parametereditoren vises.
   Figur 7. Eksampfanen Design i Interlaken (2. generation) Intel FPGA IP Parameter Editor
6. På fanen IP skal du angive parametrene for din IP-kernevariant.
7. På fanen PMA Adaptation skal du angive PMA-tilpasningsparametrene, hvis du planlægger at bruge PMA-tilpasning til dine E-tile-enhedsvariationer.
   Dette trin er valgfrit:
   • Vælg Enable adaptation load soft IP option.
   Bemærk: Du skal aktivere indstillingen Aktiver Native PHY Debug Master Endpoint (NPDME) på fanen IP, når PMA-tilpasning er aktiveret.
   • Vælg en forudindstillet PMA-tilpasning til PMA-tilpasning. Vælg parameter.
   • Klik på PMA Adaptation Preload for at indlæse de indledende og kontinuerlige tilpasningsparametre.
   • Angiv antallet af PMA-konfigurationer, der skal understøttes, når flere PMA-konfigurationer er aktiveret ved hjælp af Number of PMA-konfigurationsparameter.
   • Vælg hvilken PMA-konfiguration, der skal indlæses eller gemme, ved hjælp af Vælg en PMA-konfiguration, der skal indlæses eller gemme.
   • Klik på Indlæs tilpasning fra valgt PMA-konfiguration for at indlæse de valgte PMA-konfigurationsindstillinger.
   For mere information om PMA-tilpasningsparametrene henvises til E-tile Transceiver PHY-brugervejledningen.
8. På Examppå fanen Design skal du vælge Simulation-indstillingen for at generere testbænken, og vælge Synthesis-indstillingen for at generere hardware-eks.ampdesign.
   Bemærk: Du skal vælge mindst én af simulerings- eller synteseindstillingerne for at generere eksample Design Files.
9. For genereret HDL-format er kun Verilog tilgængelig.
10. For Target Development Kit skal du vælge den passende mulighed.
    Bemærk: Indstillingen Intel Agilex F-Series Transceiver SoC Development Kit er kun tilgængelig, når dit projekt specificerer Intel Agilex enhedsnavn, der starter med AGFA012 eller AGFA014. Når du vælger indstillingen Development Kit, indstilles pin-tildelingerne i henhold til Intel Agilex Development Kit-enhedens varenummer AGFB014R24A2E2V og kan afvige fra din valgte enhed. Hvis du har til hensigt at teste designet på hardware på et andet printkort, skal du vælge No development kit option og foretage de passende pin-tildelinger i .qsf. file.
11. Klik på Generer eksample Design. Vælg Exampvinduet Design Directory vises.
12. Hvis du ønsker at ændre designet f.eksample mappesti eller navn fra de viste standardindstillinger (uflex_ilk_0_example_design), gå til den nye sti og skriv det nye design f.eksampmappenavnet.
13. Klik på OK.

Relateret information

• Brugervejledning til Intel Agilex F-Series Transceiver-SoC Development Kit
• E-tile Transceiver PHY brugervejledning

1.5. Simulering af Design Example Testbench
Se Interlaken (2. Generation) Hardware Design Example High Level Block til E-tile NRZ Mode Variations og Interlaken (2. Generation) Hardware Design Ex.ample High Level Block for E-tile PAM4 Mode Variations blokdiagrammer af simuleringstestbænken.

Figur 8. Fremgangsmåde

Følg disse trin for at simulere testbænken:

1. Skift til testbench-simuleringsbiblioteket ved kommandoprompten. Vejviseren erample_installation_dir>/example_design/testbench til Intel Agilex-enheder.
2. Kør simuleringsscriptet for den understøttede simulator efter eget valg. Scriptet kompilerer og kører testbænken i simulatoren. Dit script skal kontrollere, at SOP- og EOP-tal stemmer overens, efter at simuleringen er fuldført. Se tabellen Trin til at køre simulering.
   Tabel 4. Trin til at køre simulering

   Simulator	Instruktioner
   ModelSim SE eller QuestaSim	Skriv -do vlog_pro.do på kommandolinjen. Hvis du foretrækker at simulere uden at hente ModelSim GUI, skal du skrive vsim -c -do vlog_pro.do
   VCS	Skriv sh vcstest.sh på kommandolinjen
   Xcelium	Skriv sh xcelium.sh på kommandolinjen

3. Analyser resultaterne. En vellykket simulering sender og modtager pakker og viser "Test PASSED".

Testbænken til design example udfører følgende opgaver:

• Instantierer Interlaken (2. generation) Intel FPGA IP.
• Udskriver PHY-status.
• Kontrollerer metaframe synkronisering (SYNC_LOCK) og ord (blok) grænser (WORD_LOCK).
• Venter på, at de enkelte baner er låst og justeret.
• Begynder at sende pakker.
• Kontrollerer pakkestatistikker:
  — CRC24 fejl
  - SOP'er
  — EOP'er

Følgende sample output illustrerer en vellykket simuleringstestkørsel i Interlaken-tilstand:
*********************************************
INFO: Venter på, at banerne bliver justeret.
Alle modtagerbanerne er justeret og er klar til at modtage trafik.
***************************************************
***************************************************
INFO: Begynd at sende pakker
***************************************************
***************************************************
INFO: Stop med at sende pakker
***************************************************
***************************************************
INFO: Kontrol af pakkestatistikker
***************************************************
CRC 24 fejl rapporteret: 0
SOP'er overført: 100
Sendte EOP'er: 100
Modtagne SOP'er: 100
Modtagne EOP'er: 100
ECC fejlantal: 0
***************************************************
INFO: Test bestået
***************************************************
Note: Interlaken-designet example simulation testbench sender 100 pakker og modtager 100 pakker.
Følgende sample output illustrerer en vellykket simuleringstestkørsel i Interlaken Look-aside-tilstand:
Tjek TX og RX tæller lig eller ej.
—————————————————————
READ_MM: adresse 4000014 = 00000001.
—————————————————————
De-assert Counter lige bit.
—————————————————————
WRITE_MM: Adresse 4000001 får 00000001.
WRITE_MM: Adresse 4000001 får 00000000.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: adresse 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: adresse 400000d = 0000006a.
—————————————————————
READ_MM: adresse 4000010 = 00000000.
—————————————————————
Vis endelig rapport.
—————————————————————
0 Detekteret fejl
0 CRC24 fejl rapporteret
106 SOP'er transmitteret
106 EOP'er sendt
106 SOP'er modtaget
106 EOP modtaget
—————————————————————
Afslut simulering
—————————————————————
TESTEN BESTÅET
—————————————————————
Note: Antallet af pakker (SOP'er og EOP'er) varierer pr. bane i Interlaken Lookaside-design f.eks.ample simulering sample output.
Relateret information
Hardware Design Eksample Komponenter på side 6
1.6. Kompilering og konfiguration af Design Example i Hardware

Figur 9. Fremgangsmåde

At kompilere og køre en demonstrationstest på hardwaren f.eksampfor design, følg disse trin:

1. Sørg for hardware f.eksampDesigngenerationen er færdig.
2. Åbn Intel Quartus Prime-projektet i Intel Quartus Prime Pro Edition-softwarenample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Klik på Start kompilering i menuen Behandling.
4. Efter vellykket kompilering, en .sof file er tilgængelig i din angivne mappe.
   Følg disse trin for at programmere hardwaren f.eksampdesign på Intel Agilex-enheden:
5. Tilslut Intel Agilex F-Series Transceiver-SoC Development Kit til værtscomputeren.
   b. Start applikationen Clock Control, som er en del af udviklingssættet, og indstil nye frekvenser til designet f.eksample. Nedenfor er frekvensindstillingen i Clock Control-applikationen:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Indstil til værdien af ​​pll_ref_clk (1) i henhold til dit designkrav.
   c. Klik på Programmer i menuen Værktøjer.
   d. Klik på Hardwareopsætning i programmeringsenheden.
   e. Vælg en programmeringsenhed.
   f. Vælg og tilføj Intel Agilex F-Series Transceiver-SoC Development Kit, som din Intel Quartus Prime-session kan oprette forbindelse til.
   g. Sørg for, at Mode er indstillet til JTAG.
   h. Vælg Intel Agilex-enheden, og klik på Tilføj enhed. Programmeringsenheden viser et blokdiagram over forbindelserne mellem enhederne på dit kort.
   jeg. I rækken med din .sof skal du markere afkrydsningsfeltet for .sof.
   j. Marker afkrydsningsfeltet i kolonnen Program/Konfigurer.
   k. Klik på Start.

Relateret information

• Programmering af Intel FPGA-enheder på side 0
• Analyse og fejlretning af designs med systemkonsol
• Brugervejledning til Intel Agilex F-Series Transceiver-SoC Development Kit

1.7. Test af hardwaredesignet Example
Når du har kompileret Interlaken (2. generation) Intel FPGA IP-kernedesign, f.eksampHvis du vil konfigurere din enhed, kan du bruge systemkonsollen til at programmere IP-kernen og dens indlejrede Native PHY IP-kerneregistre.
Følg disse trin for at hente systemkonsollen og teste hardwaredesignet, f.eksampdet:

1. I Intel Quartus Prime Pro Edition-softwaren, i menuen Værktøjer, skal du klikke på System Debugging Tools ➤ System Console.
2. Skift tilample_installation_dir>eksample_design/ hwtest bibliotek.
3. For at åbne en forbindelse til JTAG master, skriv følgende kommando: source sysconsole_testbench.tcl
4. Du kan aktivere intern seriel loopback-tilstand med følgende design, f.eksample kommandoer:
   en. stat: Udskriver generel statusinformation.
   b. sys_reset: Nulstiller systemet.
   c. loop_on: Slår intern seriel loopback til.
   d. run_example_design: Kører designet example.
   Bemærk: Du skal køre loop_on-kommandoen før run_example_design kommando.
   Run_example_design kører følgende kommandoer i en rækkefølge:
   sys_reset->stat->gen_on->stat->gen_off.
   Bemærk: Når du vælger indstillingen Enable adaptation load soft IP, vil run_exampkommandoen le_design udfører den indledende tilpasningskalibrering på RX-siden ved at køre kommandoen run_load_PMA_configuration.
5. Du kan slå intern seriel loopback-tilstand fra med følgende design, f.eksample kommando:
   en. loop_off: Deaktiverer intern seriel loopback.
6. Du kan programmere IP-kernen med følgende ekstra design f.eksample kommandoer:
   en. gen_on: Aktiverer pakkegenerator.
   b. gen_off: Deaktiverer pakkegenerator.
   c. run_test_loop: Kører testen for tider for E-flise NRZ og PAM4 variationer.
   d. clear_err: Rydder alle sticky fejlbits.
   e. set_test_mode : Indstiller test til at køre i en bestemt tilstand.
   f. get_test_mode: Udskriver den aktuelle testtilstand.
   g. sæt_burst_størrelse : Indstiller burst-størrelse i bytes.
   h. get_burst_size: Udskriver burst-størrelsesoplysninger.

Den vellykkede test udskriver HW_TEST:PASS-meddelelsen. Nedenfor er beståelseskriterierne for en testkørsel:

• Ingen fejl for CRC32, CRC24 og checker.
• Transmitterede SOP'er og EOP'er skal matche modtagne.

Følgende sample output illustrerer en vellykket testkørsel i Interlaken-tilstand:
INFO: INFO: Stop med at generere pakker
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402813
Frekvens låse: 0x0000ff
TX PLL-lås: 0x000001
Juster: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
ordlås: 0x0000ff
synkroniseringslås: 0x0000ff
CRC32 fejl: 0
CRC24 fejl: 0
Checker fejl: 0
FIFO fejlflag: 0x000000
SOP'er overført: 1087913770
EOP'er overført: 1087913770
Modtagne SOP'er: 1087913770
Modtagne EOP'er: 1087913770
ECC rettet: 0
ECC fejl: 0
Der er gået 161 sek. siden opstart
HW_TEST : PASS
Den vellykkede test udskriver HW_TEST : PASS-meddelelse. Nedenfor er beståelseskriterierne for en testkørsel:

• Ingen fejl for CRC32, CRC24 og checker.
• Transmitterede SOP'er og EOP'er skal matche modtagne.

Følgende sample output illustrerer en vellykket testkørsel i Interlaken Lookaside-tilstand:
INFO: INFO: Stop med at generere pakker
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402812
Frekvens låse: 0x000fff
TX PLL-lås: 0x000001
Juster: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
ordlås: 0x000fff
synkroniseringslås: 0x000fff
CRC32 fejl: 0
CRC24 fejl: 0
Checker fejl: 0
SOP'er overført: 461
EOP'er overført: 461
Modtagne SOP'er: 461
Modtagne EOP'er: 461
Der er gået 171 sek. siden opstart
HW_TEST : PASS

Design Eksample Beskrivelse

Designet example demonstrerer funktionaliteterne i Interlaken IP-kernen.
Relateret information
Interlaken (2nd Generation) FPGA IP brugervejledning
2.1. Design Eksample adfærd
For at teste designet i hardware skal du skrive følgende kommandoer i systemkonsollen:

1. Kilde til opsætningen file:
   % kildeample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Kør testen:
   % run_example_design
3. Interlaken (2nd Generation) hardwaredesign f.eksample udfører følgende trin:
   en. Nulstiller Interlaken (2nd Generation) IP.
   b. Konfigurerer Interlaken (2nd Generation) IP i intern loopback-tilstand.
   c. Sender en strøm af Interlaken-pakker med foruddefinerede data i nyttelasten til TX-brugerdataoverførselsgrænsefladen i IP-kernen.
   d. Kontrollerer de modtagne pakker og rapporterer status. Pakkekontrollen inkluderet i hardwaredesignet f.eksample giver følgende grundlæggende pakkekontrolfunktioner:
   • Kontrollerer, at den transmitterede pakkesekvens er korrekt.
   • Kontrollerer, at de modtagne data matcher de forventede værdier ved at sikre, at både start af pakke (SOP) og slut på pakke (EOP) stemmer overens, mens data sendes og modtages.

2.2. Interface signaler
Tabel 5. Design Eksample Interface-signaler

Port navn	Retning	Bredde (Bits)	Beskrivelse
mgmt_clk	Input	1	System ur input. Urfrekvensen skal være 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-jan	Transceiver referenceur. Driver RX CDR PLL.

Port navn	Retning	Bredde (Bits)	Beskrivelse
			pll_ref_clk[1] er kun tilgængelig, når du aktiverer Opbevar ubrugte Note: transceiver-kanaler til PAM4 parameter i E-tile PAM4 mode IP variationer.
rx_pin	Input	Antal baner	Modtager SERDES datapin.
tx_pin	Produktion	Antal baner	Send SERDES datapin.
rx_pin_n	Input	Antal baner	Modtager SERDES datapin. Dette signal er kun tilgængeligt i E-tile PAM4 mode enhedsvariationer.
tx_pin_n	Produktion	Antal baner	Send SERDES datapin. Dette signal er kun tilgængeligt i E-tile PAM4 mode enhedsvariationer.
mac_clk_pll_ref	Input	1	Dette signal skal drives af en PLL og skal bruge den samme klokkilde, som driver pll_ref_clk. Dette signal er kun tilgængeligt i E-tile PAM4 mode enhedsvariationer.
usr_pb_reset_n	Input	1	System nulstilling.

Relateret information
Interface signaler
2.3. Registrer kort
Note:

• Design Eksample registeradressen starter med 0x20**, mens Interlaken IP-kerneregisteradressen starter med 0x10**.
• Adgangskode: RO—Read Only, og RW—Read/Write.
• Systemkonsol aflæser designet example registrerer og rapporterer teststatus på skærmen.

Tabel 6. Design Eksample Register Map for Interlaken Design Example

Offset	Navn	Adgang	Beskrivelse
8	Reserveret
8	Reserveret
8	System PLL nulstilles	RO	Følgende bits angiver systemets PLL-nulstillingsanmodning og aktiveringsværdi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8	RX-bane justeret	RO	Angiver RX-banejusteringen.
8	WORD låst	RO	[NUM_LANES–1:0] – Identifikation af ord (blok) grænser.

(2) Når du aktiverer Bevar ubrugte transceiverkanaler for PAM4-parameteren, tilføjes en ekstra referenceurport for at bevare den ubrugte PAM4-slavekanal.

Offset	Navn	Adgang	Beskrivelse
8	Synkronisering er låst	RO	[NUM_LANES–1:0] – Metaframe-synkronisering.
8 – 06	CRC32 fejlantal	RO	Angiver antallet af CRC32-fejl.
8'h0A	CRC24 fejlantal	RO	Angiver antallet af CRC24-fejl.
8'h0B	Overløb/Underløbssignal	RO	Følgende bits indikerer: • Bit [3] – TX underløbssignal • Bit [2] – TX overløbssignal • Bit [1] – RX-overløbssignal
8'h0C	SOP tæller	RO	Angiver antallet af SOP.
8'0D	EOP antal	RO	Angiver antallet af EOP
8'h0E	Antal fejl	RO	Angiver antallet af følgende fejl: • Tab af vognbanejustering • Ulovligt kontrolord • Ulovligt indramningsmønster • Manglende SOP- eller EOP-indikator
8'h0F	send_data_mm_clk	RW	Skriv 1 til bit [0] for at aktivere generatorsignalet.
8	Checker fejl		Angiver checker-fejlen. (SOP-datafejl, kanalnummerfejl og PLD-datafejl)
8	System PLL lås	RO	Bit [0] angiver PLL-låsindikation.
8	TX SOP antal	RO	Angiver antallet af SOP genereret af pakkegeneratoren.
8	TX EOP antal	RO	Angiver antallet af EOP genereret af pakkegeneratoren.
8	Kontinuerlig pakke	RW	Skriv 1 til bit [0] for at aktivere den kontinuerlige pakke.
8	ECC fejlantal	RO	Angiver antallet af ECC-fejl.
8	ECC-korrigeret fejlantal	RO	Angiver antal korrigerede ECC-fejl.

Tabel 7. Design Eksample Register Map for Interlaken Look-aside Design Example
Brug dette registerkort, når du genererer designet f.eksample med Enable Interlaken Look-aside mode parameter slået til.

Offset	Navn	Adgang	Beskrivelse
8	Reserveret
8	Tælleren nulstilles	RO	Skriv 1 til bit [0] for at nulstille TX og RX-tæller ens bit.
8	System PLL nulstilles	RO	Følgende bits angiver systemets PLL-nulstillingsanmodning og aktiveringsværdi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8	RX-bane justeret	RO	Angiver RX-banejusteringen.
8	WORD låst	RO	[NUM_LANES–1:0] – Identifikation af ord (blok) grænser.
8	Synkronisering er låst	RO	[NUM_LANES–1:0] – Metaframe-synkronisering.
8 – 06	CRC32 fejlantal	RO	Angiver antallet af CRC32-fejl.
8'h0A	CRC24 fejlantal	RO	Angiver antallet af CRC24-fejl.

Offset	Navn	Adgang	Beskrivelse
8'h0B	Reserveret
8'h0C	SOP tæller	RO	Angiver antallet af SOP.
8'0D	EOP antal	RO	Angiver antallet af EOP
8'h0E	Antal fejl	RO	Angiver antallet af følgende fejl: • Tab af vognbanejustering • Ulovligt kontrolord • Ulovligt indramningsmønster • Manglende SOP- eller EOP-indikator
8'h0F	send_data_mm_clk	RW	Skriv 1 til bit [0] for at aktivere generatorsignalet.
8	Checker fejl	RO	Angiver checker-fejlen. (SOP-datafejl, kanalnummerfejl og PLD-datafejl)
8	System PLL lås	RO	Bit [0] angiver PLL-låsindikation.
8	Latency tæller	RO	Angiver antallet af latency.
8	TX SOP antal	RO	Angiver antallet af SOP genereret af pakkegeneratoren.
8	TX EOP antal	RO	Angiver antallet af EOP genereret af pakkegeneratoren.
8	Kontinuerlig pakke	RO	Skriv 1 til bit [0] for at aktivere den kontinuerlige pakke.
8	TX og RX tæller ens	RW	Indikerer, at TX- og RX-tælleren er ens.
8	Aktiver latenstid	WO	Skriv 1 til bit [0] for at aktivere latensmåling.
8	Latency klar	RO	Indikerer at latensmåling er klar.

Interlaken (2. generation) Intel Agilex FPGA IP Design Example Brugervejledning Arkiver

For de seneste og tidligere versioner af denne brugervejledning henvises til Interlaken (2 Generation) Intel Agilex FPGA IP Design Example Brugervejledning HTML version. Vælg version, og klik på Download. Hvis en IP- eller softwareversion ikke er angivet, gælder brugervejledningen for den tidligere IP- eller softwareversion.
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem.

Dokumentrevisionshistorik for Interlaken (2. generation) Intel Agilex FPGA IP Design Example Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2022.08.03	21.3	20.0.1	Rettede enhedens OPN for Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Tilføjet understøttelse af QuestaSim simulator. • Fjernet understøttelse af NCSim simulator.
2021.02.24	20.4	20.0.1	• Tilføjet information om bevarelse af den ubrugte transceiverkanal til PAM4 i afsnittet: Hardware Design Eksample komponenter. • Tilføjet pll_ref_clk[1] signalbeskrivelsen i afsnittet: Interface Signals.
2020.12.14	20.4	20.0.0	• Opdateret samphardwaretestoutput for Interlaken-tilstand og Interlaken Look-aside-tilstand i afsnittet Test af hardwaredesignet Eksample. • Opdateret registerkort for Interlaken Look-aside design example i afsnit Register Kort. • Tilføjet et beståelseskriterium for en vellykket hardwaretestkørsel i afsnittet Test af hardwaredesignet Eksample.
2020.10.16	20.2	19.3.0	Korrigeret kommando til at køre den indledende tilpasningskalibrering på RX-siden i Test af hardwaredesignet Example afsnit.
2020.06.22	20.2	19.3.0	• Designet example er tilgængelig for Interlaken Look-aside-tilstand. • Hardwaretest af designet example er tilgængelig til Intel Agilex-enhedsvariationer. • Tilføjet figur: Blokdiagram på højt niveau for Interlaken (2. generation) design Eksample. • Opdateret følgende sektioner: – Hardware- og softwarekrav – Directory Struktur • Ændrede følgende tal til at inkludere Interlaken Look-aside relateret opdatering: – Figur: Interlaken (2. Generation) Hardware Design Example Høj Niveaublokdiagram for E-tile NRZ-tilstandsvariationer – Figur: Interlaken (2. Generation) Hardware Design Example High Level Block Diagram for E-tile PAM4 Mode Variationer • Opdateret figur: IP Parameter Editor. • Tilføjet information om frekvensindstillingerne i urstyringsapplikationen i afsnittet Kompilering og konfiguration af designeks.ample i Hardware.

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
			• Tilføjet testkørselsoutput for Interlaken Look-aside i følgende afsnit: – Simulering af Design Example Testbench – Test af hardwaredesignet Example • Tilføjet følgende nye signaler i afsnittet Interface Signals: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Tilføjet registerkort for Interlaken Look-aside design example i afsnit: Register Kort.
2019.09.30	19.3	19.2.1	Fjernet clk100. mgmt_clk fungerer som et referenceur til IO PLL i følgende: • Figur: Interlaken (2. Generation) Hardware Design Example High Level Block Diagram for E-tile NRZ Mode Variationer. • Figur: Interlaken (2. Generation) Hardware Design Example High Level Block Diagram for E-tile PAM4 Mode Variationer.
2019.07.01	19.2	19.2	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.
ISO
9001:2015
Registreret
Interlaken (2. generation) Intel® Agilex™ FPGA IP Design Example Brugervejledning

Online Version
Send feedback
ID: 683800
UG-20239
Version: 2022.08.03

Dokumenter/ressourcer

intel Interlaken (2. generation) Agilex FPGA IP Design Example [pdfBrugervejledning Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2. generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Eksample

Referencer

• Brugermanual