انتل شعارإنترلاكن (الجيل الثاني) إنتل ®
اجيلكس™ FPGA IP Design Example
دليل المستخدم

محتويات يخفي
1 دليل البدء السريع
2 مثال على التصميمampلو الوصف
3 إنترلاكن (الجيل الثاني) Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم
4 سجل مراجعة المستندات لـ Interlaken (الجيل الثاني) Intel Agilex FPGA IP Design Example دليل المستخدم
5 المستندات / الموارد
5.1 مراجع
6 منشورات ذات صلة

دليل البدء السريع

يوفر نواة Interlaken (الجيل الثاني) FPGA IP منضدة اختبار محاكاة وتصميم الأجهزة على سبيل المثالample الذي يدعم التجميع واختبار الأجهزة. عند إنشاء التصميم السابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره. التصميم السابقample متاح أيضًا لميزة Interlaken Look-aside.
منضدة الاختبار والتصميم السابقampيدعم وضع NRZ وPAM4 لأجهزة E-tile. يقوم Interlaken (الجيل الثاني) FPGA IP بإنشاء التصميم على سبيل المثالamples لجميع التركيبات المدعومة لعدد الممرات ومعدلات البيانات.

الشكل 1. خطوات التطوير لمثال التصميمampleإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 1

تصميم نواة IP في إنترلاكن (الجيل الثاني)ampيدعم le الميزات التالية:

  • TX داخلي إلى وضع الاسترجاع التسلسلي RX
  • يولد تلقائيًا حزمًا ذات حجم ثابت
  • قدرات فحص الحزمة الأساسية
  • القدرة على استخدام System Console لإعادة ضبط التصميم لغرض إعادة الاختبار
  • تكيف سلطة النقد الفلسطينية

الشكل 2. رسم تخطيطي عالي المستوى لإنترلاكن (الجيل الثاني) تصميم على سبيل المثالampleإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 2

معلومات ذات صلة

  • إنترلاكن (الجيل الثاني) دليل مستخدم IP FPGA
  • ملاحظات إصدار Interlaken (الجيل الثاني) Intel FPGA IP

1.1 متطلبات الأجهزة والبرامج
لاختبار السابقample design ، استخدم الأجهزة والبرامج التالية:

  • إصدار برنامج Intel® Prime Pro الإصدار 21.3
  • وحدة تحكم النظام
  • أجهزة المحاكاة المدعومة:
    - سيمنز* EDA ModelSim* SE أو QuestaSim*
    - سينوبسيس VCS *
    - الإيقاع * Xcelium *
  • مجموعة تطوير جهاز الإرسال والاستقبال Intel Agilex® Quartus™ F-Series-SoC (AGFB014R24A2E2V)

معلومات ذات صلة
دليل مستخدم مجموعة تطوير جهاز الإرسال والاستقبال Intel Agilex F-Series-SoC
1.2. هيكل الدليل
تصميم نواة IP في إنترلاكن (الجيل الثاني)ample file تحتوي الدلائل على ما يلي تم إنشاؤه fileق للتصميم السابقampليه.
الشكل 3. هيكل دليل إنترلاكن المولدة (الجيل الثاني) على سبيل المثالampتصميم

إنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 3

تكوين الأجهزة والمحاكاة والاختبار fileتقع فيample_installation_dir> / uflex_ilk_0_exampتصميم.
الجدول 1. إنترلاكن (الجيل الثاني) تصميم الأجهزة الأساسية لبروتوكول الإنترنت IPample File الأوصاف
هؤلاء files فيample_installation_dir> / uflex_ilk_0_example_design / exampدليل le_design / quartus.

File الأسماء وصف
example_design.qpf مشروع Intel Quartus Prime file.
example_design.qsf إعدادات مشروع Intel Quartus Prime file
example_design.sdc يtag_timing_template.sdc قيود تصميم سينوبسيس file. يمكنك نسخ وتعديل التصميم الخاص بك.
sysconsole_testbench.tcl رئيسي file للوصول إلى وحدة تحكم النظام

الجدول 2. إنترلاكن (الجيل الثاني) IP Core Testbench File وصف
هذا file في الample_installation_dir> / uflex_ilk_0_example_design / exampدليل le_design / rtl.

File اسم وصف
top_tb.sv منضدة اختبار عالية المستوى file.

الجدول 3. نصوص nterlaken (الجيل الثاني) IP Core Testbench
هؤلاء files فيample_installation_dir> / uflex_ilk_0_example_design / exampدليل le_design / testbench.

File اسم وصف
vcstest.sh البرنامج النصي VCS لتشغيل testbench.
vlog_pro.do البرنامج النصي ModelSim SE أو QuestaSim لتشغيل testbench.
xcelium.sh البرنامج النصي Xcelium لتشغيل testbench.

1.3 مثال على تصميم الأجهزةampمكونات لو
السابقampتصميم le يربط النظام والساعات المرجعية PLL ومكونات التصميم المطلوبة. السابقampيقوم le design بتكوين نواة IP في وضع الاسترجاع الداخلي ويقوم بإنشاء حزم على واجهة نقل بيانات مستخدم IP core TX. يرسل نواة IP هذه الحزم على مسار الاسترجاع الداخلي عبر جهاز الإرسال والاستقبال.
بعد أن يستقبل مستقبل IP الأساسي الحزم على مسار الاسترجاع ، فإنه يعالج حزم إنترلاكن ويرسلها على واجهة نقل بيانات المستخدم RX. السابقampيتحقق تصميم le من أن الحزم المستلمة والمرسلة متطابقة.
الأجهزة السابقةampيتضمن تصميم لو PLLs الخارجية. يمكنك فحص النص الواضح fileس إلى view sampرمز le الذي ينفذ طريقة واحدة ممكنة لتوصيل PLLs الخارجية بـ Interlaken (الجيل الثاني) FPGA IP.
تصميم أجهزة إنترلاكن (الجيل الثاني) على سبيل المثالampيتضمن le المكونات التالية:

  1. إنترلاكن (الجيل الثاني) FPGA IP
  2. مولد الحزم ومدقق الحزم
  3. JTAG جهاز التحكم الذي يتصل بوحدة التحكم في النظام. أنت تتواصل مع منطق العميل من خلال وحدة تحكم النظام.

الشكل 4. إنترلاكن (الجيل الثاني) تصميم الأجهزة مثلاample مخطط كتلة عالي المستوى لتغيرات وضع NRZ للبلاط الإلكترونيإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 5

تصميم أجهزة إنترلاكن (الجيل الثاني) على سبيل المثالampيتطلب الملف الذي يستهدف اختلافات وضع E-tile PAM4 ساعة إضافية mac_clkin ينشئها IO PLL. يجب أن يستخدم PLL نفس الساعة المرجعية التي تقوم بتشغيل ملف pll_ref_clk.

الشكل 5. إنترلاكن (الجيل الثاني) تصميم الأجهزة مثلاampلو المستوى العالي
رسم تخطيطي لتغيرات وضع PAM4 للبلاط الإلكترونيإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 4

بالنسبة لتنوعات وضع E-tile PAM4، عند تمكين معلمة الحفاظ على قنوات جهاز الإرسال والاستقبال غير المستخدمة لمعلمة PAM4، تتم إضافة منفذ ساعة مرجعي إضافي (pll_ref_clk [1]). يجب تشغيل هذا المنفذ بنفس التردد كما هو محدد في محرر معلمات IP (تردد الساعة المرجعي للقنوات المحفوظة). يعد الحفاظ على قنوات الإرسال والاستقبال غير المستخدمة لـ PAM4 اختياريًا. يظهر الدبوس والقيود ذات الصلة المخصصة لهذه الساعة في QSF عند تحديد مجموعة تطوير Intel Stratix® 10 أو Intel Agilex لإنشاء التصميم.
للتصميم السابقينampLe، فإن منصة الاختبار تحدد دائمًا نفس التردد لـ pll_ref_clk[0] وpll_ref_clk[1].
معلومات ذات صلة
دليل مستخدم مجموعة تطوير جهاز الإرسال والاستقبال Intel Agilex F-Series-SoC
1.4 توليد التصميم

الشكل 6. الإجراءإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 6

اتبع هذه الخطوات لإنشاء الأجهزة مثلampلو التصميم و testbench:

  1. في برنامج Intel Quartus Prime Pro Edition ، انقر فوق File ➤ معالج مشروع جديد لإنشاء مشروع Intel Quartus Prime جديد ، أو انقر فوق File ➤ افتح المشروع لفتح مشروع Intel Quartus Prime موجود. يطالبك المعالج بتحديد جهاز.
  2. حدد عائلة الجهاز Agilex وحدد الجهاز المناسب لتصميمك.
  3. في كتالوج IP ، حدد موقع Interlaken (الجيل الثاني) Intel FPGA IP وانقر فوقه نقرًا مزدوجًا. تظهر نافذة New IP Variant.
  4. حدد اسم المستوى الأعلى لتنويع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
  5. انقر فوق موافق. يظهر محرر المعلمة.
    الشكل 7. مثالampعلامة التبويب Design في Interlaken (الجيل الثاني) Intel FPGA IP Parameter Editorإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 7
  6. في علامة التبويب IP ، حدد معلمات التباين الأساسي لـ IP الخاص بك.
  7. في علامة التبويب تكيف PMA، حدد معلمات تكيف PMA إذا كنت تخطط لاستخدام تكيف PMA لتنوعات أجهزة البلاط الإلكتروني الخاصة بك.
    هذه الخطوة اختيارية:
    • حدد خيار تمكين تحميل التكيف soft IP.
    ملاحظة: يجب عليك تمكين خيار Enable Native PHY Debug Master Endpoint (NPDME) في علامة التبويب IP عند تمكين تكييف PMA.
    • حدد إعدادًا مسبقًا لتكيف PMA لتكيف PMA حدد المعلمة.
    • انقر فوق PMA Adaptation Preload لتحميل معلمات التكيف الأولية والمستمرة.
    • حدد عدد تكوينات PMA المطلوب دعمها عند تمكين تكوينات PMA المتعددة باستخدام معلمة تكوين PMA.
    • حدد تكوين PMA المراد تحميله أو تخزينه باستخدام حدد تكوين PMA للتحميل أو التخزين.
    • انقر فوق تحميل التكيف من تكوين PMA المحدد لتحميل إعدادات تكوين PMA المحددة.
    لمزيد من المعلومات حول معلمات تكييف PMA ، ارجع إلى دليل مستخدم PHY لجهاز الإرسال والاستقبال الإلكتروني.
  8. على السابقينampفي علامة التبويب تصميم ، حدد خيار المحاكاة لإنشاء جدول الاختبار ، وحدد خيار التجميع لإنشاء الأجهزة السابقة.ampالتصميم.
    ملاحظة: يجب عليك تحديد واحد على الأقل من خيارات المحاكاة أو التجميع لإنشاء Exampتصميم Files.
  9. بالنسبة لتنسيق HDL الذي تم إنشاؤه ، يتوفر Verilog فقط.
  10. بالنسبة لمجموعة أدوات تطوير الهدف ، حدد الخيار المناسب.
    ملاحظة: يتوفر خيار Intel Agilex F-Series Transceiver SoC Development Kit فقط عندما يحدد مشروعك اسم جهاز Intel Agilex بدءًا من AGFA012 أو AGFA014. عندما تحدد خيار Development Kit، يتم تعيين تعيينات الدبوس وفقًا لرقم جزء جهاز Intel Agilex Development Kit AGFB014R24A2E2V وقد تختلف عن جهازك المحدد. إذا كنت تنوي اختبار التصميم على جهاز على PCB مختلف، فحدد خيار No Development Kit وقم بتعيينات الدبوس المناسبة في ملف .qsf file.
  11. انقر فوق إنشاء Exampلو التصميم. حدد Exampتظهر نافذة دليل التصميم le.
  12. إذا كنت ترغب في تعديل التصميم السابقampمسار أو اسم الدليل le من الإعدادات الافتراضية المعروضة (uflex_ilk_0_example_design) ، استعرض للوصول إلى المسار الجديد واكتب مثال التصميم الجديدampلو اسم الدليل.
  13. انقر فوق موافق.

معلومات ذات صلة

1.5 محاكاة مثال التصميمampلو Testbench
راجع مثال تصميم أجهزة إنترلاكن (الجيل الثاني)ample كتلة عالية المستوى لتغيرات وضع NRZ للبلاط الإلكتروني وتصميم أجهزة إنترلاكن (الجيل الثاني) على سبيل المثالample High Level Block للبلاط الإلكتروني PAM4 Mode Variations Block Diagrams الخاصة بمنضدة اختبار المحاكاة.

الشكل 8. الإجراءإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 8

اتبع هذه الخطوات لمحاكاة طاولة الاختبار:

  1. في موجه الأوامر، قم بالتغيير إلى دليل محاكاة testbench. الدليل هوample_installation_dir> / example_design/ testbench لأجهزة Intel Agilex.
  2. قم بتشغيل نص المحاكاة الخاص بالمحاكي المدعوم الذي تختاره. يقوم البرنامج النصي بتجميع وتشغيل testbench في جهاز المحاكاة. يجب أن يتحقق البرنامج النصي من تطابق أعداد SOP و EOP بعد اكتمال المحاكاة. راجع جدول خطوات تشغيل المحاكاة.
    الجدول 4. خطوات تشغيل المحاكاة
    محاكي تعليمات
    ModelSim SE أو QuestaSim في سطر الأوامر، اكتب -do vlog_pro.do. إذا كنت تفضل المحاكاة دون إظهار واجهة المستخدم الرسومية ModelSim، فاكتب vsim -c -do vlog_pro.do
    نظام التحكم في الإصدار في سطر الأوامر، اكتب sh vcstest.sh
    إكسيليوم في سطر الأوامر، اكتب sh xcelium.sh
  3. حلل النتائج. محاكاة ناجحة ترسل وتستقبل الحزم ، وتعرض "تم اجتياز الاختبار".

منضدة الاختبار للتصميم السابقample يكمل المهام التالية:

  • يجسد إنترلاكن (الجيل الثاني) Intel FPGA IP.
  • يطبع حالة PHY.
  • يتحقق من تزامن metaframe (SYNC_LOCK) وحدود الكلمة (الكتلة) (WORD_LOCK).
  • ينتظر حتى يتم غلق ومحاذاة الممرات الفردية.
  • يبدأ في إرسال الحزم.
  • تحقق من إحصائيات الحزمة:
    - أخطاء CRC24
    - إجراءات التشغيل الموحدة
    - EOPs

ما يليampيوضح إخراج le اختبار محاكاة ناجحًا في وضع إنترلاكن:
******************************************
معلومات: في انتظار محاذاة الممرات.
جميع ممرات جهاز الاستقبال محاذية وجاهزة لاستقبال حركة المرور.
****************************************************************************************************************************************************************************** *
****************************************************************************************************************************************************************************** *
معلومات: ابدأ في إرسال الحزم
****************************************************************************************************************************************************************************** *
****************************************************************************************************************************************************************************** *
معلومات: توقف عن إرسال الحزم
****************************************************************************************************************************************************************************** *
****************************************************************************************************************************************************************************** *
معلومات: التحقق من إحصائيات الحزم
****************************************************************************************************************************************************************************** *
تم الإبلاغ عن أخطاء CRC 24: 0
إجراءات التشغيل القياسية المنقولة: 100
EOPs المنقولة: 100
إجراءات التشغيل القياسية المستلمة: 100
EOPs المستلمة: 100
عدد أخطاء ECC: 0
****************************************************************************************************************************************************************************** *
معلومات: تم اجتياز الاختبار
****************************************************************************************************************************************************************************** *
ملحوظة: تصميم انترلاكن السابقample simulation testbench يرسل 100 حزمة ويستقبل 100 حزمة.
ما يليampيوضح ناتج le اختبار محاكاة ناجحًا في وضع Interlaken Look-aside:
تحقق من تساوي عداد TX وRX أم لا.
———————————————————-
READ_MM: العنوان 4000014 = 00000001.
———————————————————-
إلغاء تأكيد العداد بت متساوي.
———————————————————-
WRITE_MM: العنوان 4000001 يحصل على 00000001.
WRITE_MM: العنوان 4000001 يحصل على 00000000.
———————————————————-
عداد RX_SOP.
———————————————————-
READ_MM: العنوان 400000c = 0000006a.
———————————————————-
عداد RX_EOP.
READ_MM: العنوان 400000d = 0000006a.
———————————————————-
READ_MM: العنوان 4000010 = 00000000.
———————————————————-
عرض التقرير النهائي.
———————————————————-
0 تم اكتشاف خطأ
تم الإبلاغ عن 0 أخطاء CRC24
تم إرسال 106 إجراءات تشغيلية موحدة
تم إرسال 106 EOPs
تم استلام 106 إجراءات تشغيلية موحدة
تم استلام 106 EOPs
———————————————————-
إنهاء المحاكاة
———————————————————-
تم اجتياز الاختبار
———————————————————-
ملحوظة: يختلف عدد الحزم (SOPs و EOPs) لكل ممر في تصميم Interlaken Lookaside السابقampلو المحاكاة sampلو الإخراج.
معلومات ذات صلة
مثال على تصميم الأجهزةampالمكونات في الصفحة 6
1.6 تجميع وتكوين مثال التصميمampجنيه في الأجهزة

الشكل 9. الإجراءإنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - الشكل 9

لتجميع وتشغيل اختبار توضيحي على الأجهزة السابقةample design ، اتبع الخطوات التالية:

  1. تأكد من الأجهزة السابقةampجيل تصميم لو كاملة.
  2. في برنامج Intel Quartus Prime Pro Edition ، افتح مشروع Intel Quartus Primeample_installation_dir> / example_design/الكوارتوس/ على سبيل المثالample_design.qpf>.
  3. في قائمة المعالجة ، انقر فوق بدء التحويل البرمجي.
  4. بعد تجميع ناجح ، أ file متاح في الدليل المحدد الخاص بك.
    اتبع هذه الخطوات لبرمجة الجهاز على سبيل المثالampالتصميم على جهاز Intel Agilex:
  5. قم بتوصيل مجموعة أدوات تطوير جهاز الإرسال والاستقبال Intel Agilex F-Series-SoC بالكمبيوتر المضيف.
    ب. قم بتشغيل تطبيق Clock Control، الذي يعد جزءًا من مجموعة التطوير، وقم بتعيين ترددات جديدة للتصميم على سبيل المثالampجنيه. فيما يلي إعداد التردد في تطبيق Clock Control:
    • Si5338 (U37)، CLK1- 100 ميجا هرتز
    • Si5338 (U36)، CLK2- 153.6 ميجا هرتز
    • Si549 (Y2)، OUT- اضبط على قيمة pll_ref_clk (1) وفقًا لمتطلبات التصميم الخاصة بك.
    ج. من القائمة أدوات ، انقر فوق مبرمج.
    د. في المبرمج ، انقر فوق إعداد الأجهزة.
    ه. حدد جهاز برمجة.
    F. حدد وأضف مجموعة تطوير Intel Agilex F-Series Transceiver-SoC التي يمكن لجلسة Intel Quartus Prime الاتصال بها.
    ز. تأكد من أن الوضع مضبوط على JTAG.
    ح. حدد جهاز Intel Agilex وانقر فوق "إضافة جهاز". يعرض المبرمج رسمًا تخطيطيًا للاتصالات بين الأجهزة الموجودة على اللوحة الخاصة بك.
    أنا. في الصف الذي يحتوي على .sof الخاص بك، حدد المربع الخاص بـ .sof.
    ي. حدد المربع في عمود البرنامج/التكوين.
    ك. انقر فوق ابدأ.

معلومات ذات صلة

1.7 مثال اختبار تصميم الأجهزةample
بعد تجميع Interlaken (الجيل الثاني) Intel FPGA IP core design exampمن خلال تكوين جهازك وتكوينه ، يمكنك استخدام وحدة تحكم النظام لبرمجة نواة IP وسجلات Native PHY IP الأساسية المضمنة.
اتبع هذه الخطوات لإحضار System Console واختبار تصميم الأجهزة على سبيل المثالampعلى:

  1. في برنامج Intel Quartus Prime Pro Edition ، في قائمة "أدوات" ، انقر فوق أدوات تصحيح أخطاء النظام ➤ وحدة تحكم النظام.
  2. التغيير إلىample_installation_dir>على سبيل المثالampدليل le_design/ hwtest.
  3. لفتح اتصال بـ JTAG رئيسي، اكتب الأمر التالي: source sysconsole_testbench.tcl
  4. يمكنك تشغيل وضع الاسترجاع التسلسلي الداخلي باستخدام التصميم التالي على سبيل المثالampأوامر le:
    أ. القانون: طباعة معلومات الحالة العامة.
    ب. sys_reset: إعادة ضبط النظام.
    ج. Loop_on: يقوم بتشغيل الاسترجاع التسلسلي الداخلي.
    د. run_example_design: تشغيل التصميم السابقampليه.
    ملحوظة: يجب عليك تشغيل أمر حلقة_on قبل تشغيل ملف run_exampأمر le_design.
    run_exampيقوم le_design بتشغيل الأوامر التالية في تسلسل:
    sys_reset->stat->gen_on->stat->gen_off.
    ملاحظة: عند تحديد خيار تمكين التكيف وتحميل soft IP، سيتم تشغيل ملف run_exampينفذ الأمر le_design معايرة التكيف الأولية على جانب RX عن طريق تشغيل الأمر run_load_PMA_configuration.
  5. يمكنك إيقاف تشغيل وضع الاسترجاع التسلسلي الداخلي باستخدام التصميم التالي على سبيل المثالampالأمر le:
    أ. Loop_off: يقوم بإيقاف تشغيل الاسترجاع التسلسلي الداخلي.
  6. يمكنك برمجة IP core باستخدام التصميم الإضافي التالي على سبيل المثالampأوامر le:
    أ. gen_on: تمكين مولد الحزم.
    ب. gen_off: تعطيل مولد الحزم.
    ج. run_test_loop: يقوم بإجراء الاختبار لـ مرات لاختلافات E-tile NRZ وPAM4.
    د. Clear_err: مسح كافة أجزاء الخطأ اللاصقة.
    ه. set_test_mode : يقوم بإعداد الاختبار ليتم تشغيله في وضع معين.
    F. get_test_mode: يطبع وضع الاختبار الحالي.
    ز. set_burst_size : يحدد حجم الاندفاع بالبايت.
    ح. get_burst_size: طباعة معلومات حجم الاندفاع.

يقوم الاختبار الناجح بطباعة رسالة HW_TEST:PASS. فيما يلي معايير النجاح في التشغيل التجريبي:

  • لا توجد أخطاء لـ CRC32 و CRC24 والمدقق.
  • يجب أن تتطابق إجراءات التشغيل الموحدة و EOPs المُرسلة مع المستلمة.

ما يليampيوضح إخراج le تشغيلًا اختباريًا ناجحًا في وضع إنترلاكن:
معلومات: معلومات: توقف عن إنشاء الحزم
==== تقرير الحالة ====
تي إكس كيلو هرتز: 402813
آر إكس كيلو هرتز: 402813
أقفال التردد: 0x0000ff
قفل TX PLL: 0x000001
محاذاة: 0x00c10f
طلب التفويض Rx: 0x000000
LOA تكساس: 0x000000
قفل الكلمة: 0x0000ff
قفل المزامنة: 0x0000ff
أخطاء CRC32: 0
أخطاء CRC24: 0
أخطاء المدقق: 0
علامات خطأ FIFO: 0x000000
تم إرسال إجراءات التشغيل الموحدة: 1087913770
تم إرسال EOPs : 1087913770
تم تلقي إجراءات التشغيل القياسية: 1087913770
تم تلقي EOPs: 1087913770
تم تصحيح ECC: 0
خطأ ECC: 0
انقضت 161 ثانية منذ بدء التشغيل
HW_TEST: تمرير
يطبع الاختبار الناجح HW_TEST: رسالة PASS. فيما يلي معايير النجاح في التشغيل التجريبي:

  • لا توجد أخطاء لـ CRC32 و CRC24 والمدقق.
  • يجب أن تتطابق إجراءات التشغيل الموحدة و EOPs المُرسلة مع المستلمة.

ما يليampيوضح إخراج le تشغيلًا اختباريًا ناجحًا في وضع Interlaken Lookaside:
معلومات: معلومات: توقف عن إنشاء الحزم
==== تقرير الحالة ====
تي إكس كيلو هرتز: 402813
آر إكس كيلو هرتز: 402812
أقفال التكرار: 0x000fff
قفل TX PLL: 0x000001
محاذاة: 0x00c10f
طلب التفويض Rx: 0x000000
LOA تكساس: 0x000000
قفل الكلمة: 0x000fff
قفل المزامنة: 0x000fff
أخطاء CRC32: 0
أخطاء CRC24: 0
أخطاء المدقق: 0
تم إرسال إجراءات التشغيل الموحدة: 461
تم إرسال EOPs : 461
تم تلقي إجراءات التشغيل القياسية: 461
تم تلقي EOPs: 461
انقضت 171 ثانية منذ بدء التشغيل
HW_TEST: تمرير

مثال على التصميمampلو الوصف

التصميم السابقampيوضح le وظائف جوهر IP في إنترلاكن.
معلومات ذات صلة
إنترلاكن (الجيل الثاني) دليل مستخدم IP FPGA
2.1. مثال على التصميمampلو السلوك
لاختبار التصميم في الأجهزة ، اكتب الأوامر التالية في وحدة تحكم النظام:

  1. مصدر الإعداد file:
    ٪ مصدرample>uflex_ilk_0_example_design / example_design/hwtest/sysconsole_testbench.tcl
  2. قم بإجراء الاختبار:
    % run_exampتصميم
  3. تصميم أجهزة إنترلاكن (الجيل الثاني) على سبيل المثالample يكمل الخطوات التالية:
    أ. إعادة تعيين عنوان IP الخاص بإنترلاكن (الجيل الثاني).
    ب. تكوين عنوان IP الخاص بإنترلاكن (الجيل الثاني) في وضع الاسترجاع الداخلي.
    ج. يرسل دفقًا من حزم Interlaken مع بيانات محددة مسبقًا في الحمولة إلى واجهة نقل بيانات مستخدم TX الخاصة بنواة IP.
    د. التحقق من الحزم المستلمة والإبلاغ عن الحالة. مدقق الحزم المضمن في تصميم الأجهزة على سبيل المثالampيوفر le إمكانيات فحص الحزمة الأساسية التالية:
    • التحقق من صحة تسلسل الحزمة المرسلة.
    • التحقق من أن البيانات المستلمة تتطابق مع القيم المتوقعة من خلال ضمان محاذاة كل من بداية الحزم (SOP) ونهاية الحزم (EOP) أثناء إرسال البيانات واستلامها.

2.2 إشارات الواجهة
الجدول 5. مثال على التصميمampلو إشارات الواجهة

اسم المنفذ اتجاه العرض (بت) وصف
mgmt_clk مدخل 1 إدخال ساعة النظام. يجب أن يكون تردد الساعة 100 ميجا هرتز.
pll_ref_clk /pll_ref_clk[1:0] (2) مدخل 2 يناير الساعة المرجعية لجهاز الإرسال والاستقبال. يقود RX CDR PLL.
اسم المنفذ اتجاه العرض (بت) وصف
pll_ref_clk [1] متاح فقط عندما تقوم بتمكين تحفظ غير مستخدمة
ملحوظة: قنوات الإرسال والاستقبال لـ PAM4 المعلمة في اختلافات IP وضع PAM4 E- البلاط.
rx_pin مدخل عدد المسارات دبوس بيانات جهاز الاستقبال SERDES.
tx_pin الناتج عدد المسارات نقل البيانات SERDES دبوس.
rx_pin_n مدخل عدد المسارات دبوس بيانات جهاز الاستقبال SERDES.
هذه الإشارة متاحة فقط في أشكال جهاز وضع PAM4 E-بلاط.
tx_pin_n الناتج عدد المسارات نقل البيانات SERDES دبوس.
هذه الإشارة متاحة فقط في أشكال جهاز وضع PAM4 E-بلاط.
mac_clk_pll_ref مدخل 1 يجب أن تكون هذه الإشارة مدفوعة بـ PLL ويجب أن تستخدم نفس مصدر الساعة الذي يدفع pll_ref_clk.
هذه الإشارة متاحة فقط في أشكال جهاز وضع PAM4 E-بلاط.
usr_pb_reset_n مدخل 1 إعادة تعيين النظام.

معلومات ذات صلة
إشارات الواجهة
2.3 تسجيل الخريطة
ملحوظة:

  • مثال على التصميمampيبدأ عنوان le register بـ 0x20 ** بينما يبدأ عنوان سجل إنترلاكن الأساسي بـ 0x10 **.
  • رمز الوصول: RO - للقراءة فقط ، و RW - للقراءة / الكتابة.
  • وحدة تحكم النظام تقرأ التصميم على سبيل المثالample يسجل ويبلغ عن حالة الاختبار على الشاشة.

الجدول 6. مثال على التصميمample Register خريطة إنترلاكن Design Example

الإزاحة اسم وصول وصف
8'h00 محجوز
8'h01 محجوز
8'h02 إعادة تعيين PLL النظام RO تشير البتات التالية إلى طلب إعادة تعيين PLL للنظام وتمكين القيمة:
• البت [0] – sys_pll_rst_req
• البت [1] – sys_pll_rst_en
8'h03 محاذاة حارة الاستلام RO يشير إلى محاذاة حارة الاستلام.
8'h04 كلمة مقفلة RO [NUM_LANES – 1: 0] - تعريف حدود الكلمة (كتلة).

(2) عند تمكين الاحتفاظ بقنوات الإرسال والاستقبال غير المستخدمة لمعلمة PAM4، تتم إضافة منفذ ساعة مرجعي إضافي للحفاظ على قناة PAM4 التابعة غير المستخدمة.

الإزاحة اسم وصول وصف
8'h05 المزامنة مقفلة RO [NUM_LANES – 1: 0] - تزامن Metaframe.
8'h06 - 8'h09 عدد أخطاء CRC32 RO يشير إلى عدد أخطاء CRC32.
8'h0A عدد أخطاء CRC24 RO يشير إلى عدد أخطاء CRC24.
8'h0B إشارة تجاوز / تحت التدفق RO تشير البتات التالية إلى:
• البتة [3] – إشارة التدفق الناقص TX
• البتة [2] - إشارة تجاوز TX
• البتة [1] – إشارة تجاوز RX
8'h0C عدد SOP RO يشير إلى رقم SOP.
8'h0D عدد EOP RO يشير إلى عدد EOP
8'h0E عدد الأخطاء RO يشير إلى عدد الأخطاء التالية:
• فقدان محاذاة المسار
• كلمة مراقبة غير قانونية
• نمط تأطير غير قانوني
• مؤشر SOP أو EOP مفقود
8'h0F send_data_mm_clk RW اكتب 1 إلى بت [0] لتمكين إشارة المولد.
8'h10 خطأ في المدقق يشير إلى خطأ المدقق. (خطأ بيانات SOP وخطأ رقم القناة وخطأ بيانات PLD)
8'h11 قفل النظام PLL RO يشير البت [0] إلى مؤشر قفل PLL.
8'h14 عدد TX SOP RO يشير إلى عدد إجراءات التشغيل القياسية التي تم إنشاؤها بواسطة منشئ الحزم.
8'h15 TX EOP عدد RO يشير إلى عدد EOP الذي تم إنشاؤه بواسطة منشئ الحزم.
8'h16 حزمة مستمرة RW اكتب 1 إلى بت [0] لتمكين الحزمة المستمرة.
8'h39 عدد أخطاء ECC RO يشير إلى عدد أخطاء ECC.
8'h40 عدد الأخطاء المصححة ECC RO يشير إلى عدد أخطاء ECC المصححة.

الجدول 7. مثال على التصميمample Register خريطة إنترلاكن Look-aside Design Example
استخدم خريطة التسجيل هذه عند إنشاء مثال للتصميمample مع تشغيل معلمة وضع تمكين النظرة الجانبية في Interlaken.

الإزاحة اسم وصول وصف
8'h00 محجوز
8'h01 إعادة تعيين العداد RO اكتب 1 إلى بت [0] لمسح بت تساوي عداد TX و RX.
8'h02 إعادة تعيين PLL النظام RO تشير البتات التالية إلى طلب إعادة تعيين PLL للنظام وتمكين القيمة:
• البت [0] – sys_pll_rst_req
• البت [1] – sys_pll_rst_en
8'h03 محاذاة حارة الاستلام RO يشير إلى محاذاة حارة الاستلام.
8'h04 كلمة مقفلة RO [NUM_LANES – 1: 0] - تعريف حدود الكلمة (كتلة).
8'h05 المزامنة مقفلة RO [NUM_LANES – 1: 0] - تزامن Metaframe.
8'h06 - 8'h09 عدد أخطاء CRC32 RO يشير إلى عدد أخطاء CRC32.
8'h0A عدد أخطاء CRC24 RO يشير إلى عدد أخطاء CRC24.
الإزاحة اسم وصول وصف
8'h0B محجوز
8'h0C عدد SOP RO يشير إلى رقم SOP.
8'h0D عدد EOP RO يشير إلى عدد EOP
8'h0E عدد الأخطاء RO يشير إلى عدد الأخطاء التالية:
• فقدان محاذاة المسار
• كلمة مراقبة غير قانونية
• نمط تأطير غير قانوني
• مؤشر SOP أو EOP مفقود
8'h0F send_data_mm_clk RW اكتب 1 إلى بت [0] لتمكين إشارة المولد.
8'h10 خطأ في المدقق RO يشير إلى خطأ المدقق. (خطأ بيانات SOP وخطأ رقم القناة وخطأ بيانات PLD)
8'h11 قفل النظام PLL RO يشير البت [0] إلى مؤشر قفل PLL.
8'h13 عدد الكمون RO يشير إلى عدد الكمون.
8'h14 عدد TX SOP RO يشير إلى عدد إجراءات التشغيل القياسية التي تم إنشاؤها بواسطة منشئ الحزم.
8'h15 TX EOP عدد RO يشير إلى عدد EOP الذي تم إنشاؤه بواسطة منشئ الحزم.
8'h16 حزمة مستمرة RO اكتب 1 إلى بت [0] لتمكين الحزمة المستمرة.
8'h17 TX و RX عداد متساويان RW يشير إلى أن عداد TX و RX متساويان.
8'h23 تفعيل زمن الوصول WO اكتب 1 إلى بت [0] لتمكين قياس زمن الانتقال.
8'h24 الكمون جاهز RO يشير إلى أن قياس زمن الوصول جاهز.

إنترلاكن (الجيل الثاني) Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم

للحصول على أحدث الإصدارات والإصدارات السابقة من دليل المستخدم هذا، راجع إنترلاكن (الثانية الجيل) Intel Agilex FPGA IP Design Example دليل المستخدم نسخة HTML. حدد الإصدار وانقر فوق "تنزيل". إذا لم يكن عنوان IP أو إصدار البرنامج مدرجًا، فسيتم تطبيق دليل المستخدم الخاص بعنوان IP أو إصدار البرنامج السابق.
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.

سجل مراجعة المستندات لـ Interlaken (الجيل الثاني) Intel Agilex FPGA IP Design Example دليل المستخدم

نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
2022.08.03 21.3 20.0.1 تم تصحيح OPN الخاص بجهاز Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04 21.3 20.0.1 • دعم إضافي لمحاكاة QuestaSim.
• تمت إزالة دعم محاكي NCSim.
2021.02.24 20.4 20.0.1 • تمت إضافة معلومات حول الحفاظ على قناة الإرسال والاستقبال غير المستخدمة لـ PAM4 في القسم: تصميم الأجهزة Exampلو المكونات.
• تمت إضافة وصف الإشارة pll_ref_clk[1] في القسم: إشارات الواجهة.
2020.12.14 20.4 20.0.0 • تحديث قampإخراج اختبار الأجهزة لوضع Interlaken ووضع Interlaken Look-aside في قسم اختبار تصميم الأجهزة Exampليه.
• تحديث خريطة التسجيل لتصميم إنترلاكن المنظر الجانبي، على سبيل المثالampلو في قسم تسجيل الخريطة.
• تمت إضافة معايير النجاح لإجراء اختبار ناجح للأجهزة في قسم اختبار تصميم الأجهزة السابقampليه.
2020.10.16 20.2 19.3.0 الأمر المصحح لتشغيل معايرة التكيف الأولية على الجانب RX في اختبار تصميم الأجهزة السابقampقسم لو.
2020.06.22 20.2 19.3.0 • التصميم السابقample متاح في وضع Interlaken Look- جانبًا.
• اختبار الأجهزة للتصميم السابقampيتوفر le لتنوعات أجهزة Intel Agilex.
• تمت إضافة الشكل: رسم تخطيطي عالي المستوى لتصميم Interlaken (الجيل الثاني) Exampليه.
• تحديث الأقسام التالية:
- متطلبات الأجهزة والبرامج
- بنية الدليل
• تم تعديل الأرقام التالية لتشمل التحديث المتعلق بنظرة إنترلاكن:
– الشكل: إنترلاكن (الجيل الثاني) تصميم الأجهزة السابقampلو عالية
مخطط كتلة المستوى لتغيرات وضع NRZ للبلاط الإلكتروني
– الشكل: إنترلاكن (الجيل الثاني) تصميم الأجهزة السابقample رسم تخطيطي عالي المستوى لتغيرات وضع PAM4 للبلاط الإلكتروني
• الشكل المحدث: محرر معلمات IP.
• تمت إضافة معلومات حول إعدادات التردد في تطبيق التحكم في الساعة في قسم تجميع وتكوين التصميم السابقampجنيه في الأجهزة.
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات

• تمت إضافة مخرجات التشغيل التجريبي لمنظر إنترلاكن الجانبي في الأقسام التالية:
– محاكاة التصميم السابقampلو Testbench
– اختبار تصميم الأجهزة السابقينample
• تمت إضافة الإشارات الجديدة التالية في قسم إشارات الواجهة:
– mgmt_clk
– rx_pin_n
– tx_pin_n
– mac_clk_pll_ref
• تمت إضافة خريطة التسجيل لتصميم Interlaken Look-side على سبيل المثالampلو في القسم: تسجيل الخريطة.
2019.09.30 19.3 19.2.1

إزالة clk100. تعمل mgmt_clk كساعة مرجعية لـ IO PLL فيما يلي:
• الشكل: إنترلاكن (الجيل الثاني) تصميم الأجهزة السابقampمخطط كتلة عالي المستوى لاختلافات وضع NRZ للبلاط الإلكتروني.
• الشكل: إنترلاكن (الجيل الثاني) تصميم الأجهزة السابقampمخطط كتلة عالي المستوى لاختلافات وضع PAM4 للبلاط الإلكتروني.
2019.07.01 19.2 19.2 الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
ايزو
9001:2015
مسجل
إنترلاكن (الجيل الثاني) Intel® Agilex™ FPGA IP Design Example دليل المستخدم

انتل شعار

إنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - أيقونة 1 نسخة على الانترنت
إنتل إنترلاكن الجيل الثاني Agilex FPGA IP Design Exampلو - أيقونة 2 إرسال التعليقات
المعرف: 683800
يو جي-20239
الإصدار: 2022.08.03

المستندات / الموارد

إنتل إنترلاكن (الجيل الثاني) Agilex FPGA IP Design Example [بي دي اف] دليل المستخدم
تصميم IP لـ FPGA من الجيل الثاني من Agilex في إنترلاكنampانترلاكن، الجيل الثاني من Agilex FPGA IP Design Exampلو، Agilex FPGA IP Design Exampلو ، IP Design Example

مراجع

منشورات ذات صلة

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *