اینترلاکن (نسل دوم) اینتل ®
Agilex™ FPGA IP Design Example
راهنمای کاربر

راهنمای شروع سریع

هسته IP FPGA اینترلاکن (نسل دوم) یک تست شبیه سازی و یک طراحی سخت افزاری را ارائه می دهد.ample که از کامپایل و تست سخت افزار پشتیبانی می کند. وقتی طرح سابق را تولید می کنیدample، ویرایشگر پارامتر به طور خودکار ایجاد می کند fileبرای شبیه سازی، کامپایل و آزمایش طراحی در سخت افزار ضروری است. طرح سابقample همچنین برای ویژگی Interlaken Look-aside در دسترس است.
میز تست و طراحی سابقample از حالت NRZ و PAM4 برای دستگاه های E-tile پشتیبانی می کند. هسته IP FPGA اینترلاکن (نسل دوم) طراحی قبلی را ایجاد می کندamples برای همه ترکیبات پشتیبانی شده از تعداد خطوط و نرخ داده.

شکل 1. مراحل توسعه برای طراحی مثالample

طراحی هسته IP اینترلاکن (نسل دوم)ample از ویژگی های زیر پشتیبانی می کند:

• حالت Loopback سریال TX به RX داخلی
• به طور خودکار بسته های اندازه ثابت را تولید می کند
• قابلیت های اساسی بررسی بسته ها
• امکان استفاده از کنسول سیستم برای بازنشانی طرح برای آزمایش مجدد
• سازگاری PMA

شکل 2. نمودار بلوکی سطح بالا برای طراحی اینترلاکن (نسل دوم) سابقample

اطلاعات مرتبط

• راهنمای کاربر FPGA IP Interlaken (نسل دوم).
• یادداشت های انتشار IP اینتل FPGA اینتل (نسل دوم).

1.1. سخت افزار و نرم افزار مورد نیاز
برای تست سابقampبرای طراحی، از سخت افزار و نرم افزار زیر استفاده کنید:

• نرم افزار Intel® Prime Pro Edition نسخه 21.3
• کنسول سیستم
• شبیه سازهای پشتیبانی شده:
  — زیمنس* EDA ModelSim* SE یا QuestaSim*
  — Synopsys* VCS*
  — Cadence* Xcelium*
• کیت توسعه فرستنده گیرنده-SoC سری F Intel Agilex® Quartus™ (AGFB014R24A2E2V)

اطلاعات مرتبط
راهنمای کاربر کیت توسعه فرستنده گیرنده-SoC سری F Intel Agilex
1.2. ساختار دایرکتوری
طراحی هسته IP اینترلاکن (نسل دوم)ample file دایرکتوری ها حاوی موارد زیر هستند files برای طراحی سابقampله
شکل 3. ساختار دایرکتوری اینترلاکن تولید شده (نسل دوم) سابقampطراحی

پیکربندی سخت افزار، شبیه سازی و تست files واقع شده اندample_installation_dir>/uflex_ilk_0_example_design.
جدول 1. طراحی سخت افزار IP Core اینترلاکن (نسل دوم).ample File توضیحات
اینها files درample_installation_dir>/uflex_ilk_0_example_design/ سابقampدایرکتوری le_design/quartus.

File نام ها	توضیحات
example_design.qpf	پروژه Intel Quartus Prime file.
example_design.qsf	تنظیمات پروژه Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	محدودیت طراحی Synopsys file. می توانید برای طرح خود کپی و تغییر دهید.
sysconsole_testbench.tcl	اصلی file برای دسترسی به کنسول سیستم

جدول 2. Interlaken (نسل دوم) IP Core Testbench File توضیحات
این file هست درample_installation_dir>/uflex_ilk_0_example_design/ سابقampدایرکتوری le_design/rtl.

File نام	توضیحات
top_tb.sv	میز تست سطح بالا file.

جدول 3. nterlaken (نسل دوم) IP Core Testbench Scripts
اینها files درample_installation_dir>/uflex_ilk_0_example_design/ سابقampدایرکتوری le_design/testbench.

File نام	توضیحات
vcstest.sh	اسکریپت VCS برای اجرای testbench.
vlog_pro.do	اسکریپت ModelSim SE یا QuestaSim برای اجرای testbench.
xcelium.sh	اسکریپت Xcelium برای اجرای testbench.

1.3. طراحی سخت افزار پیشینampاجزاء
سابقampطراحی le، ساعت های مرجع سیستم و PLL و اجزای طراحی مورد نیاز را به هم متصل می کند. سابقample design هسته IP را در حالت Loopback داخلی پیکربندی می کند و بسته هایی را در رابط انتقال داده کاربر IP Core TX تولید می کند. هسته IP این بسته ها را در مسیر حلقه بک داخلی از طریق فرستنده گیرنده ارسال می کند.
پس از اینکه گیرنده هسته IP بسته ها را در مسیر حلقه بک دریافت کرد، بسته های Interlaken را پردازش کرده و آنها را روی رابط انتقال داده کاربر RX ارسال می کند. سابقampطراحی le بررسی می کند که بسته های دریافتی و ارسالی مطابقت دارند.
سخت افزار سابقampطراحی le شامل PLL های خارجی است. می توانید متن واضح را بررسی کنید fileبه view sampکد le که یک روش ممکن را برای اتصال PLL های خارجی به IP FPGA اینترلاکن (نسل دوم) پیاده سازی می کند.
طراحی سخت افزار اینترلاکن (نسل دوم)ample شامل اجزای زیر است:

1. اینترلاکن (نسل دوم) FPGA IP
2. Packet Generator و Packet Checker
3. JTAG کنترل کننده ای که با کنسول سیستم ارتباط برقرار می کند. شما از طریق کنسول سیستم با منطق مشتری ارتباط برقرار می کنید.

شکل 4. طراحی سخت افزار اینترلاکن (نسل دوم).ampنمودار بلوک سطح بالا برای تغییرات حالت NRZ کاشی الکترونیکی

طراحی سخت افزار اینترلاکن (نسل دوم)ampبرای اینکه تغییرات حالت PAM4 E-tile را هدف قرار دهد به یک ساعت اضافی mac_clkin نیاز دارد که IO PLL تولید می کند. این PLL باید از همان ساعت مرجع استفاده کند که pll_ref_clk را هدایت می کند.

شکل 5. طراحی سخت افزار اینترلاکن (نسل دوم).ampسطح بالا
بلوک دیاگرام برای تغییرات حالت PAM4 E-tile

برای تغییرات حالت PAM4 E-tile، زمانی که پارامتر PAM4 را حفظ کانال های فرستنده گیرنده استفاده نشده را فعال می کنید، یک پورت ساعت مرجع اضافی اضافه می شود (pll_ref_clk [1]). این پورت باید با همان فرکانس تعریف شده در ویرایشگر پارامتر IP (فرکانس ساعت مرجع برای کانال های حفظ شده) هدایت شود. حفظ کانال های فرستنده گیرنده استفاده نشده برای PAM4 اختیاری است. وقتی که Intel Stratix® 10 یا Intel Agilex را برای تولید طراحی انتخاب می‌کنید، پین و محدودیت‌های مربوط به این ساعت در QSF قابل مشاهده است.
برای طراحی سابقampدر شبیه سازی، تست بنچ همیشه یک فرکانس را برای pll_ref_clk[0] و pll_ref_clk[1] تعریف می کند.
اطلاعات مرتبط
راهنمای کاربر کیت توسعه فرستنده گیرنده-SoC سری F Intel Agilex
1.4. تولید طرح

شکل 6. رویه

برای تولید سخت افزار ex این مراحل را دنبال کنیدampطراحی و میز تست:

1. در نرم افزار Intel Quartus Prime Pro Edition کلیک کنید File ➤ New Project Wizard برای ایجاد یک پروژه جدید Intel Quartus Prime یا کلیک کنید File ➤ پروژه را باز کنید تا یک پروژه Intel Quartus Prime موجود را باز کنید. جادوگر از شما می خواهد که یک دستگاه را مشخص کنید.
2. خانواده دستگاه Agilex را مشخص کنید و دستگاه را برای طراحی خود انتخاب کنید.
3. در کاتالوگ IP، Interlaken (نسل دوم) Intel FPGA IP را پیدا کرده و دوبار کلیک کنید. پنجره New IP Variant ظاهر می شود.
4. یک نام سطح بالا را مشخص کنید برای تنوع IP سفارشی شما ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file تحت عنوان ip.
5. روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
   شکل 7. مثالampبرگه طراحی در ویرایشگر پارامتر IP اینتل اینتل FPGA (نسل دوم).
6. در تب IP، پارامترهای تنوع هسته IP خود را مشخص کنید.
7. اگر قصد دارید از سازگاری PMA برای تغییرات دستگاه E-tile خود استفاده کنید، در تب PMA Adaptation، پارامترهای سازگاری PMA را مشخص کنید.
   این مرحله اختیاری است:
   • گزینه Enable adaptation load soft IP را انتخاب کنید.
   توجه: وقتی سازگاری PMA فعال است، باید گزینه Enable Native PHY Debug Master Endpoint (NPDME) را در برگه IP فعال کنید.
   • یک پیش تنظیم سازگاری PMA برای پارامتر انتخاب سازگاری PMA انتخاب کنید.
   • برای بارگیری پارامترهای سازگاری اولیه و پیوسته، روی PMA Adaptation Preload کلیک کنید.
   • تعداد پیکربندی‌های PMA را برای پشتیبانی زمانی که چندین پیکربندی PMA با استفاده از پارامتر پیکربندی تعداد PMA فعال هستند، مشخص کنید.
   • با استفاده از انتخاب یک پیکربندی PMA برای بارگیری یا ذخیره، کدام پیکربندی PMA را برای بارگیری یا ذخیره سازی انتخاب کنید.
   • برای بارگیری تنظیمات پیکربندی انتخابی PMA، روی Load adaptation از پیکربندی انتخابی PMA کلیک کنید.
   برای اطلاعات بیشتر در مورد پارامترهای سازگاری PMA، به راهنمای کاربر E-tile Transceiver PHY مراجعه کنید.
8. در تاریخ سابقampبرگه Design، گزینه Simulation را برای تولید testbench و گزینه Synthesis را برای تولید سخت افزار ex انتخاب کنید.ampطراحی
   توجه: شما باید حداقل یکی از گزینه های شبیه سازی یا ترکیب را انتخاب کنیدampطراحی Files.
9. برای فرمت تولید شده HDL، فقط Verilog موجود است.
10. برای Target Development Kit گزینه مناسب را انتخاب کنید.
    توجه: گزینه کیت توسعه SoC فرستنده گیرنده سری F Intel Agilex فقط زمانی در دسترس است که پروژه شما نام دستگاه Intel Agilex را مشخص کند که با AGFA012 یا AGFA014 شروع می شود. هنگامی که گزینه توسعه کیت را انتخاب می کنید، تخصیص پین ها مطابق با شماره قطعه دستگاه Intel Agilex Development Kit AGFB014R24A2E2V تنظیم می شود و ممکن است با دستگاه انتخابی شما متفاوت باشد. اگر می‌خواهید طراحی را روی سخت‌افزار روی PCB دیگری آزمایش کنید، گزینه No Development Kit را انتخاب کنید و پین‌های مناسب را در qsf. file.
11. روی Generate Ex کلیک کنیدampطراحی. انتخاب سابقampپنجره Design Directory ظاهر می شود.
12. اگر می خواهید طرح قبلی را اصلاح کنیدampمسیر دایرکتوری یا نام از پیش فرض های نمایش داده شده (uflex_ilk_0_example_design)، مسیر جدید را مرور کنید و طرح جدید را تایپ کنیدampنام دایرکتوری
13. روی OK کلیک کنید.

اطلاعات مرتبط

• راهنمای کاربر کیت توسعه فرستنده گیرنده-SoC سری F Intel Agilex
• راهنمای کاربر فرستنده و گیرنده الکترونیکی PHY

1.5. شبیه سازی طراحی قبلیampمیز تست
رجوع به اینترلاکن (نسل دوم) طراحی سخت افزار Exampبلوک سطح بالا برای تغییرات حالت NRZ کاشی الکترونیکی و طراحی سخت افزار اینترلاکن (نسل دوم)ampبلوک سطح بالا برای E-tile حالت PAM4 تغییرات بلوک دیاگرام از میز آزمایش شبیه سازی.

شکل 8. رویه

برای شبیه سازی تست بنچ مراحل زیر را دنبال کنید:

1. در خط فرمان، به دایرکتوری شبیه سازی testbench تغییر دهید. دایرکتوری استample_installation_dir>/example_design/ testbench برای دستگاه های Intel Agilex.
2. اسکریپت شبیه سازی را برای شبیه ساز پشتیبانی شده مورد نظر خود اجرا کنید. اسکریپت تست بنچ را در شبیه ساز کامپایل و اجرا می کند. اسکریپت شما باید بررسی کند که تعداد SOP و EOP پس از تکمیل شبیه سازی مطابقت دارند. به جدول مراحل اجرای شبیه سازی مراجعه کنید.
   جدول 4. مراحل اجرای شبیه سازی

   شبیه ساز	دستورالعمل ها
   ModelSim SE یا QuestaSim	در خط فرمان -do vlog_pro.do را تایپ کنید. اگر ترجیح می دهید بدون باز کردن رابط کاربری گرافیکی ModelSim شبیه سازی کنید، vsim -c -do vlog_pro.do را تایپ کنید.
   VCS	در خط فرمان، sh vcstest.sh را تایپ کنید
   Xcelium	در خط فرمان، sh xcelium.sh را تایپ کنید

3. نتایج را تجزیه و تحلیل کنید. یک شبیه سازی موفق بسته ها را ارسال و دریافت می کند و "Test PASSED" را نمایش می دهد.

میز آزمایش برای طراحی سابقample وظایف زیر را تکمیل می کند:

• IP FPGA اینتل اینترلاکن (نسل دوم) را به‌صورت نمونه نشان می‌دهد.
• وضعیت PHY را چاپ می کند.
• همگام سازی متافرام (SYNC_LOCK) و مرزهای کلمه (بلاک) (WORD_LOCK) را بررسی می کند.
• منتظر می ماند تا خطوط جداگانه قفل و تراز شوند.
• شروع به انتقال بسته ها می کند.
• بررسی آمار بسته:
  - خطاهای CRC24
  - SOPها
  - EOPs

اس های زیرampخروجی le یک آزمایش شبیه سازی موفق در حالت Interlaken را نشان می دهد:
**************************************
اطلاعات: منتظر تراز شدن خطوط.
تمام خطوط گیرنده در یک راستا قرار دارند و آماده دریافت ترافیک هستند.
********************************************** *
********************************************** *
اطلاعات: شروع به ارسال بسته ها کنید
********************************************** *
********************************************** *
اطلاعات: انتقال بسته ها را متوقف کنید
********************************************** *
********************************************** *
اطلاعات: بررسی آمار بسته ها
********************************************** *
خطاهای CRC 24 گزارش شده: 0
SOPهای ارسال شده: 100
EOP های ارسال شده: 100
SOPهای دریافتی: 100
EOP های دریافتی: 100
تعداد خطاهای ECC: 0
********************************************** *
اطلاعات: آزمون با موفقیت انجام شد
********************************************** *
توجه: طراحی قبلی اینترلاکنample simulation testbench 100 بسته ارسال و 100 بسته دریافت می کند.
اس های زیرampخروجی le یک آزمایش شبیه سازی موفق را در حالت نگاه کناری اینترلاکن نشان می دهد:
TX و RX Counter را یکسان بررسی کنید یا خیر.
————————————————————
READ_MM: آدرس 4000014 = 00000001.
————————————————————
De-Assert Counter بیت مساوی.
————————————————————
WRITE_MM: آدرس 4000001 00000001 دریافت می کند.
WRITE_MM: آدرس 4000001 00000000 دریافت می کند.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: آدرس 400000c = 0000006a.
————————————————————
RX_EOP COUNTER.
READ_MM: آدرس 400000d = 0000006a.
————————————————————
READ_MM: آدرس 4000010 = 00000000.
————————————————————
نمایش گزارش نهایی
————————————————————
0 خطای شناسایی شده
0 خطای CRC24 گزارش شده است
106 SOP ارسال شد
106 EOP ارسال شد
106 SOP دریافت شد
106 EOP دریافت شد
————————————————————
پایان شبیه سازی
————————————————————
آزمون قبول شد
————————————————————
توجه: تعداد بسته ها (SOPs و EOPs) در هر خط در طراحی قبلی Interlaken Lookaside متفاوت است.ample شبیه سازی sampخروجی
اطلاعات مرتبط
طراحی سخت افزار پیشینampاجزاء در صفحه 6
1.6. کامپایل و پیکربندی Design Exampدر سخت افزار

شکل 9. رویه

برای کامپایل و اجرای یک تست نمایشی روی سخت افزار exampدر طراحی، مراحل زیر را دنبال کنید:

1. اطمینان از سخت افزار قبلیampتولید طراحی کامل شده است.
2. در نرم افزار Intel Quartus Prime Pro Edition، پروژه Intel Quartus Prime را باز کنیدample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. در منوی Processing، روی Start Compilation کلیک کنید.
4. پس از تدوین موفق، یک .sof file در دایرکتوری مشخص شده شما موجود است.
   برای برنامه نویسی سخت افزار سابق این مراحل را دنبال کنیدampطراحی در دستگاه Intel Agilex:
5. اینتل Agilex F-Series Transceiver-SoC Development Kit را به کامپیوتر میزبان متصل کنید.
   ب برنامه Clock Control را که بخشی از کیت توسعه است راه اندازی کنید و فرکانس های جدیدی را برای طراحی قبلی تنظیم کنید.ampله در زیر تنظیمات فرکانس در برنامه Clock Control آورده شده است:
   • Si5338 (U37)، CLK1- 100 مگاهرتز
   • Si5338 (U36)، CLK2- 153.6 مگاهرتز
   • Si549 (Y2)، OUT- مقدار pll_ref_clk (1) را به ازای نیاز طراحی خود تنظیم کنید.
   ج. در منوی ابزارها، روی برنامه نویس کلیک کنید.
   د در برنامه نویس روی Hardware Setup کلیک کنید.
   ه. یک دستگاه برنامه نویسی را انتخاب کنید.
   f. کیت توسعه Intel Agilex F-Series Transceiver-SoC را انتخاب کرده و اضافه کنید که جلسه Intel Quartus Prime شما می تواند به آن متصل شود.
   g. مطمئن شوید که حالت روی J تنظیم شده استTAG.
   ساعت دستگاه Intel Agilex را انتخاب کرده و روی Add Device کلیک کنید. برنامه نویس یک بلوک دیاگرام از اتصالات بین دستگاه های روی برد شما نمایش می دهد.
   من. در ردیف با .sof خود، کادر .sof را علامت بزنید.
   j کادر موجود در ستون Program/Configure را علامت بزنید.
   ک. روی Start کلیک کنید.

اطلاعات مرتبط

• برنامه نویسی دستگاه های FPGA اینتل در صفحه 0
• تجزیه و تحلیل و اشکال زدایی طرح ها با کنسول سیستم
• راهنمای کاربر کیت توسعه فرستنده گیرنده-SoC سری F Intel Agilex

1.7. تست طراحی سخت افزار Example
پس از کامپایل اینترلاکن (نسل دوم) اینتل FPGA طراحی هسته IPampو دستگاه خود را پیکربندی کنید، می توانید از کنسول سیستم برای برنامه ریزی هسته IP و رجیسترهای هسته IP بومی PHY تعبیه شده آن استفاده کنید.
این مراحل را دنبال کنید تا کنسول سیستم ظاهر شود و طراحی سخت‌افزار قبلی را آزمایش کنیدampدر:

1. در نرم افزار Intel Quartus Prime Pro Edition، در منوی Tools، روی System Debugging Tools ➤ System Console کلیک کنید.
2. تغییر بهample_installation_dir>exampدایرکتوری le_design/ hwtest.
3. برای باز کردن اتصال به JTAG master، دستور زیر را تایپ کنید: source sysconsole_testbench.tcl
4. می‌توانید حالت حلقه بک سریال داخلی را با طرح زیر روشن کنیدampدستورات le:
   آ. stat: اطلاعات وضعیت عمومی را چاپ می کند.
   ب sys_reset: سیستم را بازنشانی می کند.
   ج. loop_on: حلقه بک سریال داخلی را روشن می کند.
   د run_example_design: طراحی سابق را اجرا می کندampله
   توجه: قبل از run_ex باید دستور loop_on را اجرا کنیدampدستور le_design.
   run_example_design دستورات زیر را به ترتیب اجرا می کند:
   sys_reset->stat->gen_on->stat->gen_off.
   توجه: وقتی گزینه Enable adaptation load soft IP را انتخاب می کنید، run_exampدستور le_design کالیبراسیون اولیه را در سمت RX با اجرای دستور run_load_PMA_configuration انجام می‌دهد.
5. می‌توانید حالت حلقه بک سریال داخلی را با طرح زیر خاموش کنیدampدستور le:
   آ. loop_off: حلقه بک سریال داخلی را خاموش می کند.
6. می توانید هسته IP را با طراحی اضافی زیر برنامه ریزی کنیدampدستورات le:
   آ. gen_on: مولد بسته را فعال می کند.
   ب gen_off: مولد بسته را غیرفعال می کند.
   ج. run_test_loop: تست را برای بار برای تغییرات E-tile NRZ و PAM4.
   د clear_err: تمام بیت های خطای چسبنده را پاک می کند.
   ه. set_test_mode : تست را برای اجرا در یک حالت خاص تنظیم می کند.
   f. get_test_mode: حالت آزمایش فعلی را چاپ می کند.
   g. set_burst_size : اندازه انفجار را بر حسب بایت تنظیم می کند.
   ساعت get_burst_size: اطلاعات اندازه انفجار را چاپ می کند.

آزمایش موفقیت آمیز پیام HW_TEST:PASS را چاپ می کند. در زیر معیارهای قبولی برای اجرای آزمایشی آمده است:

• هیچ خطایی برای CRC32، CRC24 و checker وجود ندارد.
• SOPها و EOPهای ارسالی باید با دریافت شده مطابقت داشته باشند.

اس های زیرampخروجی le یک اجرای آزمایشی موفق در حالت Interlaken را نشان می دهد:
INFO: INFO: تولید بسته ها را متوقف کنید
==== گزارش وضعیت ====
TX KHz: 402813
RX KHz: 402813
قفل فرکانس: 0x0000ff
قفل TX PLL: 0x000001
تراز: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
قفل کلمه: 0x0000ff
قفل همگام سازی: 0x0000ff
خطاهای CRC32: 0
خطاهای CRC24: 0
خطاهای جستجوگر: 0
پرچم های خطای FIFO: 0x000000
SOPهای ارسالی: 1087913770
EOP های ارسال شده: 1087913770
SOPهای دریافتی: 1087913770
EOP های دریافتی: 1087913770
ECC تصحیح شد: 0
خطای ECC: 0
161 ثانیه از زمان روشن شدن سپری شده است
HW_TEST: PASS
آزمایش موفقیت آمیز پیام HW_TEST : PASS را چاپ می کند. در زیر معیارهای قبولی برای اجرای آزمایشی آمده است:

• هیچ خطایی برای CRC32، CRC24 و checker وجود ندارد.
• SOPها و EOPهای ارسالی باید با دریافت شده مطابقت داشته باشند.

اس های زیرampخروجی le یک اجرای آزمایشی موفقیت آمیز در حالت Interlaken Lookaside را نشان می دهد:
INFO: INFO: تولید بسته ها را متوقف کنید
==== گزارش وضعیت ====
TX KHz: 402813
RX KHz: 402812
قفل فرکانس: 0x000fff
قفل TX PLL: 0x000001
تراز: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
قفل کلمه: 0x000fff
قفل همگام سازی: 0x000fff
خطاهای CRC32: 0
خطاهای CRC24: 0
خطاهای جستجوگر: 0
SOPهای ارسالی: 461
EOP های ارسال شده: 461
SOPهای دریافتی: 461
EOP های دریافتی: 461
171 ثانیه از زمان روشن شدن سپری شده است
HW_TEST: PASS

طراحی پیشینample توضیحات

طرح سابقample عملکردهای هسته IP Interlaken را نشان می دهد.
اطلاعات مرتبط
راهنمای کاربر FPGA IP Interlaken (نسل دوم).
2.1. طراحی پیشینampرفتار
برای تست طراحی در سخت افزار، دستورات زیر را در کنسول سیستم تایپ کنید:

1. منبع تنظیمات file:
   درصد منبعample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. تست را اجرا کنید:
   % run_example_design
3. طراحی سخت افزار اینترلاکن (نسل دوم)ample مراحل زیر را تکمیل می کند:
   آ. IP Interlaken (نسل دوم) را بازنشانی می کند.
   ب IP Interlaken (نسل دوم) را در حالت Loopback داخلی پیکربندی می کند.
   ج. جریانی از بسته های اینترلاکن را با داده های از پیش تعریف شده در محموله به رابط انتقال داده کاربر TX هسته IP ارسال می کند.
   د بسته های دریافتی را بررسی می کند و وضعیت را گزارش می دهد. بررسی کننده بسته موجود در طراحی سخت افزاری سابقample قابلیت های اساسی بررسی بسته های زیر را ارائه می دهد:
   • بررسی می کند که دنباله بسته ارسالی صحیح است.
   • بررسی می کند که داده های دریافتی با مقادیر مورد انتظار مطابقت داشته باشند، با اطمینان از همسویی تعداد شروع بسته (SOP) و پایان بسته (EOP) در حین ارسال و دریافت داده ها.

2.2. سیگنال های رابط
جدول 5. طراحی مثالampسیگنال های رابط

نام بندر	جهت	عرض (بیت)	توضیحات
mgmt_clk	ورودی	1	ورودی ساعت سیستم فرکانس ساعت باید 100 مگاهرتز باشد.
pll_ref_clk /pll_ref_clk[1:0] (2)	ورودی	2 ژانویه	ساعت مرجع فرستنده گیرنده RX CDR PLL را درایو می کند.

نام بندر	جهت	عرض (بیت)	توضیحات
			pll_ref_clk[1] فقط زمانی در دسترس است که شما آن را فعال کنید بدون استفاده نگهداری شود توجه: کانال های گیرنده برای PAM4 پارامتر در تغییرات IP حالت PAM4 E-tile.
rx_pin	ورودی	تعداد خطوط	پین داده گیرنده SERDES.
tx_pin	خروجی	تعداد خطوط	پین داده SERDES را انتقال دهید.
rx_pin_n	ورودی	تعداد خطوط	پین داده گیرنده SERDES. این سیگنال فقط در تغییرات دستگاه حالت PAM4 E-tile موجود است.
tx_pin_n	خروجی	تعداد خطوط	پین داده SERDES را انتقال دهید. این سیگنال فقط در تغییرات دستگاه حالت PAM4 E-tile موجود است.
mac_clk_pll_ref	ورودی	1	این سیگنال باید توسط یک PLL هدایت شود و باید از همان منبع ساعتی استفاده کند که pll_ref_clk را درایو می کند. این سیگنال فقط در تغییرات دستگاه حالت PAM4 E-tile موجود است.
usr_pb_reset_n	ورودی	1	تنظیم مجدد سیستم

اطلاعات مرتبط
سیگنال های رابط
2.3. ثبت نام نقشه
توجه:

• طراحی پیشینampآدرس ثبت نام با 0x20** شروع می شود در حالی که آدرس ثبت هسته IP Interlaken با 0x10** شروع می شود.
• کد دسترسی: RO—فقط خواندنی، و RW—خواندن/نوشتن.
• کنسول سیستم طرح قبلی را می خواندample وضعیت تست را روی صفحه ثبت و گزارش می کند.

جدول 6. طراحی مثالampنقشه ثبت نام برای طراحی اینترلاکن Example

افست	نام	دسترسی داشته باشید	توضیحات
8h00	رزرو شده است
8h01	رزرو شده است
8h02	سیستم PLL بازنشانی می شود	RO	بیت های زیر درخواست بازنشانی PLL سیستم و مقدار فعال را نشان می دهد: • بیت [0] – sys_pll_rst_req • بیت [1] – sys_pll_rst_en
8h03	خط RX تراز شد	RO	تراز خط RX را نشان می دهد.
8h04	WORD قفل شده است	RO	[NUM_LANES–1:0] - شناسایی مرزهای کلمه (بلوک).

(2) هنگامی که «حفظ کانال‌های فرستنده گیرنده استفاده نشده» را برای پارامتر PAM4 فعال می‌کنید، یک پورت ساعت مرجع اضافی برای حفظ کانال برده استفاده نشده PAM4 اضافه می‌شود.

افست	نام	دسترسی داشته باشید	توضیحات
8h05	همگام سازی قفل شد	RO	[NUM_LANES–1:0] - همگام سازی متافرام.
ساعت 8:06 – 8:09	تعداد خطاهای CRC32	RO	تعداد خطاهای CRC32 را نشان می دهد.
ساعت 8 ساعت	تعداد خطاهای CRC24	RO	تعداد خطاهای CRC24 را نشان می دهد.
8 ساعت 0B	سیگنال سرریز/زیر جریان	RO	بیت های زیر نشان می دهد: • بیت [3] – سیگنال زیر جریان TX • بیت [2] – سیگنال سرریز TX • بیت [1] – سیگنال سرریز RX
ساعت 8:0C	تعداد SOP	RO	تعداد SOP را نشان می دهد.
ساعت 8 ساعت	تعداد EOP	RO	تعداد EOP را نشان می دهد
8'h0E	شمارش خطا	RO	تعداد خطاهای زیر را نشان می دهد: • از دست دادن تراز خط • کلمه کنترل غیر قانونی • الگوی قاب بندی غیرقانونی • نشانگر SOP یا EOP وجود ندارد
ساعت 8 ساعته	send_data_mm_clk	RW	1 تا بیت [0] را بنویسید تا سیگنال ژنراتور فعال شود.
8h10	خطای جستجوگر		خطای چکر را نشان می دهد. (خطای داده SOP، خطای شماره کانال و خطای داده PLD)
8h11	قفل سیستم PLL	RO	بیت [0] نشان دهنده قفل PLL است.
8h14	تعداد SOP TX	RO	تعداد SOP تولید شده توسط مولد بسته را نشان می دهد.
8h15	تعداد TX EOP	RO	تعداد EOP تولید شده توسط مولد بسته را نشان می دهد.
8h16	بسته پیوسته	RW	برای فعال کردن بسته پیوسته، 1 تا بیت [0] را بنویسید.
8h39	تعداد خطاهای ECC	RO	تعداد خطاهای ECC را نشان می دهد.
8h40	ECC تعداد خطا را تصحیح کرد	RO	تعداد خطاهای ECC تصحیح شده را نشان می دهد.

جدول 7. طراحی مثالampنقشه ثبت نام برای Interlaken Look-aside Design Example
از این نقشه ثبت هنگام ایجاد طرح سابق استفاده کنیدampبا فعال کردن پارامتر حالت نگاه کناری Interlaken روشن است.

افست	نام	دسترسی داشته باشید	توضیحات
8h00	رزرو شده است
8h01	تنظیم مجدد شمارنده	RO	1 به بیت [0] را بنویسید تا بیت مساوی TX و RX شمارنده پاک شود.
8h02	سیستم PLL بازنشانی می شود	RO	بیت های زیر درخواست بازنشانی PLL سیستم و مقدار فعال را نشان می دهد: • بیت [0] – sys_pll_rst_req • بیت [1] – sys_pll_rst_en
8h03	خط RX تراز شد	RO	تراز خط RX را نشان می دهد.
8h04	WORD قفل شده است	RO	[NUM_LANES–1:0] - شناسایی مرزهای کلمه (بلوک).
8h05	همگام سازی قفل شد	RO	[NUM_LANES–1:0] - همگام سازی متافرام.
ساعت 8:06 – 8:09	تعداد خطاهای CRC32	RO	تعداد خطاهای CRC32 را نشان می دهد.
ساعت 8 ساعت	تعداد خطاهای CRC24	RO	تعداد خطاهای CRC24 را نشان می دهد.

افست	نام	دسترسی داشته باشید	توضیحات
8 ساعت 0B	رزرو شده است
ساعت 8:0C	تعداد SOP	RO	تعداد SOP را نشان می دهد.
ساعت 8 ساعت	تعداد EOP	RO	تعداد EOP را نشان می دهد
8'h0E	شمارش خطا	RO	تعداد خطاهای زیر را نشان می دهد: • از دست دادن تراز خط • کلمه کنترل غیر قانونی • الگوی قاب بندی غیرقانونی • نشانگر SOP یا EOP وجود ندارد
ساعت 8 ساعته	send_data_mm_clk	RW	1 تا بیت [0] را بنویسید تا سیگنال ژنراتور فعال شود.
8h10	خطای جستجوگر	RO	خطای چکر را نشان می دهد. (خطای داده SOP، خطای شماره کانال و خطای داده PLD)
8h11	قفل سیستم PLL	RO	بیت [0] نشان دهنده قفل PLL است.
8h13	شمارش تاخیر	RO	تعداد تأخیر را نشان می دهد.
8h14	تعداد SOP TX	RO	تعداد SOP تولید شده توسط مولد بسته را نشان می دهد.
8h15	تعداد TX EOP	RO	تعداد EOP تولید شده توسط مولد بسته را نشان می دهد.
8h16	بسته پیوسته	RO	برای فعال کردن بسته پیوسته، 1 تا بیت [0] را بنویسید.
8h17	شمارنده TX و RX برابر است	RW	نشان می دهد شمارنده TX و RX برابر هستند.
8h23	تأخیر را فعال کنید	WO	برای فعال کردن اندازه گیری تأخیر، 1 به بیت [0] بنویسید.
8h24	تأخیر آماده است	RO	نشان می دهد که اندازه گیری تاخیر آماده است.

Interlaken (نسل دوم) Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی

برای اطلاع از آخرین و نسخه های قبلی این راهنمای کاربر، به ادامه مطلب مراجعه کنید اینترلاکن (دوم نسل) Intel Agilex FPGA IP Design Exampراهنمای کاربر نسخه HTML. نسخه را انتخاب کنید و روی دانلود کلیک کنید. اگر IP یا نسخه نرم‌افزاری فهرست نشده باشد، راهنمای کاربر برای IP قبلی یا نسخه نرم‌افزار اعمال می‌شود.
نسخه های IP مانند نسخه های نرم افزار Intel Quartus Prime Design Suite تا نسخه 19.1 است. از نرم‌افزار Intel Quartus Prime Design Suite نسخه 19.2 یا بالاتر، هسته‌های IP یک طرح نسخه‌سازی IP جدید دارند.

تاریخچه ویرایش سند برای Interlaken (نسل دوم) Intel Agilex FPGA IP Design Exampراهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2022.08.03	21.3	20.0.1	دستگاه OPN دستگاه Intel Agilex F-Series Transceiver-SoC Development Kit را تصحیح کرد.
2021.10.04	21.3	20.0.1	• اضافه شدن پشتیبانی از شبیه ساز QuestaSim. • پشتیبانی از شبیه ساز NCSim حذف شد.
2021.02.24	20.4	20.0.1	• اطلاعات اضافه شده در مورد حفظ کانال فرستنده گیرنده استفاده نشده برای PAM4 در بخش: طراحی سخت افزارampاجزاء. • توضیحات سیگنال pll_ref_clk[1] را در بخش: سیگنال های رابط اضافه کرد.
2020.12.14	20.4	20.0.0	• به روز شده sampخروجی تست سخت افزار برای حالت اینترلاکن و حالت نگاه کناری اینترلاکن در بخش تست طراحی سخت افزار سابقampله • نقشه ثبت به روز شده برای طراحی قبلی اینترلاکن Look-asideampدر بخش ثبت نقشه. • یک معیار قبولی برای اجرای آزمایشی سخت افزاری موفق در بخش Testing the Hardware Design Ex اضافه شده استampله
2020.10.16	20.2	19.3.0	دستور تصحیح شده برای اجرای کالیبراسیون سازگاری اولیه در سمت RX در Testing the Hardware Design Exampبخش le
2020.06.22	20.2	19.3.0	• طراحی سابقample برای حالت نگاه کناری اینترلاکن در دسترس است. • تست سخت افزاری طراحی قبلیample برای انواع دستگاه Intel Agilex در دسترس است. • شکل اضافه شده: نمودار بلوک سطح بالا برای طراحی قبلی اینترلاکن (نسل دوم)ampله • بخش های زیر به روز شد: - نیازمندی های سخت افزاری و نرم افزاری – ساختار دایرکتوری • ارقام زیر را اصلاح کرد تا شامل به‌روزرسانی مربوط به Interlaken Look-aside باشد: – شکل: اینترلاکن (نسل دوم) طراحی سخت‌افزارampلو بالا نمودار بلوک سطح برای تغییرات حالت NRZ E-tile – شکل: اینترلاکن (نسل دوم) طراحی سخت‌افزارampنمودار بلوک سطح بالا برای تغییرات حالت PAM4 E-tile • شکل به روز شده: ویرایشگر پارامتر IP. • اطلاعاتی در مورد تنظیمات فرکانس در برنامه کنترل ساعت در بخش Compiling and Configuring the Design Ex اضافه شده استampدر سخت افزار

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
			• خروجی های اجرای آزمایشی برای Interlaken Look-side در بخش های زیر اضافه شد: - شبیه سازی طرح قبلیampمیز تست – تست طراحی سخت افزاری قبلیample • سیگنال های جدید زیر در بخش سیگنال های رابط اضافه شده است: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • اضافه شدن نقشه ثبت نام برای طراحی قبلی اینترلاکن Look-asideampدر بخش: ثبت نقشه.
2019.09.30	19.3	19.2.1	clk100 حذف شد. mgmt_clk به عنوان یک ساعت مرجع برای IO PLL در موارد زیر عمل می کند: • شکل: طراحی سخت افزار اینترلاکن (نسل دوم).ampنمودار بلوک سطح بالا برای تغییرات حالت NRZ کاشی الکترونیکی. • شکل: طراحی سخت افزار اینترلاکن (نسل دوم).ampنمودار بلوک سطح بالا برای تغییرات حالت PAM4 کاشی الکترونیکی.
2019.07.01	19.2	19.2	انتشار اولیه

شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
*اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
ISO
9001:2015
ثبت شده است
Interlaken (نسل دوم) Intel® Agilex™ FPGA IP Design Exampراهنمای کاربر

نسخه آنلاین
ارسال بازخورد
شناسه: 683800
UG-20239
نسخه: 2022.08.03

اسناد / منابع

Intel Interlaken (نسل دوم) Agilex FPGA IP Design Example [pdfراهنمای کاربر اینترلاکن نسل دوم Agilex FPGA IP Design Example، اینترلاکن، نسل دوم Agilex FPGA IP Design Example، Agilex FPGA IP Design Example, IP Design Example

مراجع

• راهنمای کاربر