Interlaken (2ª xeración) Intel®
Agilex™ FPGA IP Design Example
Guía de usuario
Guía de inicio rápido
O núcleo IP FPGA de Interlaken (2ª xeración) ofrece un banco de probas de simulación e un deseño de hardware, por exemploampli que admite compilación e probas de hardware. Cando xeras o deseño example, o editor de parámetros crea automaticamente o fileÉ necesario simular, compilar e probar o deseño en hardware. O deseño example tamén está dispoñible para a función Look-aside de Interlaken.
O banco de probas e o deseño example admite o modo NRZ e PAM4 para dispositivos E-tile. O núcleo IP FPGA de Interlaken (2ª xeración) xera deseño por exemploampficheiros para todas as combinacións admitidas de número de carrís e velocidades de datos.
Figura 1. Pasos de desenvolvemento para o deseño Example
O deseño do núcleo IP de Interlaken (2ª xeración), p.example admite as seguintes características:
- Modo de bucle serial de TX a RX interno
- Xera automaticamente paquetes de tamaño fixo
- Capacidades básicas de verificación de paquetes
- Capacidade de usar a consola do sistema para restablecer o deseño para volver probar
- Adaptación PMA
Figura 2. Diagrama de bloques de alto nivel para o deseño de Interlaken (2a xeración) Example
Información relacionada
- Guía de usuario de FPGA IP de Interlaken (2ª xeración).
- Notas de lanzamento de Intel FPGA IP de Interlaken (2ª xeración).
1.1. Requisitos de hardware e software
Para probar o exampo deseño, use o seguinte hardware e software:
- Versión de software Intel® Prime Pro Edition 21.3
- Consola do sistema
- Simuladores compatibles:
— Siemens* EDA ModelSim* SE ou QuestaSim*
— Sinopsis* VCS*
— Cadencia* Xcelium* - Kit de desenvolvemento de transceptores-SoC Intel Agilex® Quartus™ serie F (AGFB014R24A2E2V)
Información relacionada
Guía de usuario do kit de desenvolvemento do transceptor-SoC Intel Agilex serie F
1.2. Estrutura do directorio
O deseño do núcleo IP de Interlaken (2ª xeración), p.example file directorios conteñen o seguinte xerado files para o deseño example.
Figura 3. Estrutura do directorio do Interlaken xerado (2a xeración) Exampo Deseño
A configuración de hardware, simulación e proba files están situados enample_installation_dir>/uflex_ilk_0_example_design.
Táboa 1. Deseño de hardware do núcleo IP de Interlaken (2a xeración) Example File Descricións
Estes files están noample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorio le_design/quartus.
| File Nomes | Descrición |
| example_design.qpf | Proxecto Intel Quartus Prime file. |
| example_design.qsf | Configuración do proxecto Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Restricción de deseño de Synopsys file. Pode copiar e modificar para o seu propio deseño. |
| sysconsole_testbench.tcl | Principal file para acceder á Consola do sistema |
Táboa 2. Interlaken (2a xeración) IP Core Testbench File Descrición
Isto file está noample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorio le_design/rtl.
| File Nome | Descrición |
| top_tb.sv | Banco de probas de nivel superior file. |
Táboa 3. Interlaken (2a xeración) Scripts IP Core Testbench
Estes files están noample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorio le_design/testbench.
| File Nome | Descrición |
| vcstest.sh | O script VCS para executar o banco de probas. |
| vlog_pro.do | O script ModelSim SE ou QuestaSim para executar o banco de probas. |
| xcelium.sh | O script Xcelium para executar o banco de probas. |
1.3. Deseño de hardware Example Compoñentes
O exampo deseño conecta os reloxos de referencia do sistema e PLL e os compoñentes de deseño necesarios. O exampo deseño configura o núcleo IP no modo de bucle interno e xera paquetes na interface de transferencia de datos do usuario IP core TX. O núcleo IP envía estes paquetes na ruta de loopback interno a través do transceptor.
Despois de que o receptor do núcleo IP reciba os paquetes na ruta de loopback, procesa os paquetes de Interlaken e transmíteos na interface de transferencia de datos do usuario RX. O exampO deseño do ficheiro comproba que os paquetes recibidos e transmitidos coinciden.
O hardware exampO deseño do le inclúe PLL externos. Podes examinar o texto claro files a view sampcódigo que implementa un método posible para conectar PLL externos a Interlaken (2ª generación) FPGA IP.
O deseño de hardware de Interlaken (2ª xeración) exampLe inclúe os seguintes compoñentes:
- Interlaken (2ª xeración) FPGA IP
- Xerador de paquetes e verificador de paquetes
- JTAG controlador que se comunica coa consola do sistema. Comunícate coa lóxica do cliente a través da Consola do sistema.
Figura 4. Deseño de hardware de Interlaken (2a xeración) Example Diagrama de bloques de alto nivel para as variacións do modo NRZ E-tile
O deseño de hardware de Interlaken (2ª xeración) exampO ficheiro que se dirixe ás variacións do modo PAM4 de E-tile require un reloxo adicional mac_clkin que o PLL IO xera. Este PLL debe usar o mesmo reloxo de referencia que dirixe o pll_ref_clk.
Figura 5. Deseño de hardware de Interlaken (2a xeración) Exampo Nivel Alto
Diagrama de bloques para as variacións do modo E-tile PAM4
Para as variacións do modo E-tile PAM4, cando activas o parámetro Conservar canles de transceptor non utilizados para PAM4, engádese un porto de reloxo de referencia adicional (pll_ref_clk [1]). Este porto debe ser conducido á mesma frecuencia que a definida no editor de parámetros IP (frecuencia de reloxo de referencia para canles preservadas). A opción Conservar canles de transceptor non utilizados para PAM4 é opcional. O PIN e as restricións relacionadas asignadas a este reloxo son visibles no QSF cando selecciona Intel Stratix® 10 ou o kit de desenvolvemento Intel Agilex para a xeración de deseño.
Para o deseño exampsimulación, o banco de probas define sempre a mesma frecuencia para pll_ref_clk[0] e pll_ref_clk[1].
Información relacionada
Guía de usuario do kit de desenvolvemento do transceptor-SoC Intel Agilex serie F
1.4. Xeración do deseño
Figura 6. Procedemento
Siga estes pasos para xerar o hardware exampdeseño e banco de probas:
- No software Intel Quartus Prime Pro Edition, fai clic File ➤ Asistente para novos proxectos para crear un novo proxecto Intel Quartus Prime ou fai clic File ➤ Abrir proxecto para abrir un proxecto Intel Quartus Prime existente. O asistente pídelle que especifique un dispositivo.
- Especifique a familia de dispositivos Agilex e seleccione o dispositivo para o seu deseño.
- No Catálogo de IP, localice e faga dobre clic en Interlaken (2ª xeración) Intel FPGA IP. Aparece a xanela Nova variante IP.
- Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .ip.
- Fai clic en Aceptar. Aparece o editor de parámetros.
Figura 7. Example Design Tab no Editor de parámetros IP Intel FPGA de Interlaken (2ª xeración).
- Na pestana IP, especifique os parámetros para a súa variación do núcleo IP.
- Na pestana Adaptación de PMA, especifique os parámetros de adaptación de PMA se planea usar a adaptación de PMA para as variacións do dispositivo E-tile.
Este paso é opcional:
• Seleccione a opción Activar carga de adaptación IP suave.
Nota: Debe activar a opción Activar punto final mestre de depuración de PHY nativo (NPDME) na pestana IP cando a adaptación PMA está habilitada.
• Seleccione un ajuste preestablecido de adaptación PMA para o parámetro Seleccionar adaptación PMA.
• Prema en Precarga de adaptación PMA para cargar os parámetros de adaptación iniciais e continuos.
• Especifique o número de configuracións PMA que se admiten cando se habiliten varias configuracións PMA mediante o parámetro Número de configuración PMA.
• Seleccione a configuración de PMA para cargar ou almacenar mediante Seleccione unha configuración de PMA para cargar ou almacenar.
• Faga clic en Cargar adaptación da configuración de PMA seleccionada para cargar os axustes de configuración de PMA seleccionados.
Para obter máis información sobre os parámetros de adaptación de PMA, consulte a Guía de usuario de E-tile Transceiver PHY. - Sobre o Example Deseño, seleccione a opción Simulación para xerar o banco de probas e seleccione a opción Síntese para xerar o hardware exampdeseño.
Nota: Debe seleccionar polo menos unha das opcións Simulación ou Síntese xerar o Exampo Deseño Files. - Para o formato HDL xerado, só está dispoñible Verilog.
- Para Target Development Kit, seleccione a opción adecuada.
Nota: a opción do kit de desenvolvemento de SoC de transceptor Intel Agilex F-Series só está dispoñible cando o seu proxecto especifica o nome do dispositivo Intel Agilex que comeza por AGFA012 ou AGFA014. Cando selecciona a opción Kit de desenvolvemento, as asignacións de pin establécense segundo o número de peza do dispositivo Intel Agilex Development Kit AGFB014R24A2E2V e poden diferir do dispositivo seleccionado. Se queres probar o deseño en hardware nunha PCB diferente, selecciona a opción Sen kit de desenvolvemento e fai as asignacións de pines adecuadas no .qsf. file. - Fai clic en Xerar Exampo Deseño. O Select ExampA xanela do directorio de deseño aparece.
- Se queres modificar o deseño exampruta ou nome do directorio do ficheiro dos valores predeterminados mostrados (uflex_ilk_0_example_design), busque o novo camiño e escriba o novo deseño, por exemploampnome do directorio de ficheiros.
- Fai clic en Aceptar.
Información relacionada
- Guía de usuario do kit de desenvolvemento do transceptor-SoC Intel Agilex serie F
- Guía de usuario de E-tile Transceiver PHY
1.5. Simulando o deseño Exampo banco de probas
Consulte Interlaken (2ª xeración) Deseño de hardware Example Bloque de alto nivel para variacións do modo E-tile NRZ e Interlaken (2ª xeración) Hardware Design Example Bloque de alto nivel para E-tile PAM4 Mode Variations diagramas de bloques do banco de probas de simulación.
Figura 8. Procedemento
Siga estes pasos para simular o banco de probas:
- No símbolo do sistema, cambie ao directorio de simulación do banco de probas. O directorio éample_installation_dir>/example_design/ banco de probas para dispositivos Intel Agilex.
- Executa o script de simulación para o simulador compatible que elixas. O script compila e executa o banco de probas no simulador. O teu script debería comprobar que os recontos de SOP e EOP coinciden despois de completar a simulación. Consulte a táboa Pasos para executar a simulación.
Táboa 4. Pasos para executar a simulaciónSimulador Instrucións ModelSim SE ou QuestaSim Na liña de comandos, escriba -do vlog_pro.do. Se prefire simular sen abrir a GUI de ModelSim, escriba vsim -c -do vlog_pro.do VCS Na liña de comandos, escriba sh vcstest.sh Xcelium Na liña de comandos, escriba sh xcelium.sh - Analiza os resultados. Unha simulación exitosa envía e recibe paquetes e mostra "Test PASSED".
O banco de probas para o deseño example completa as seguintes tarefas:
- Instancia a IP FPGA Intel de Interlaken (2ª xeración).
- Imprime o estado PHY.
- Comproba a sincronización do metaframe (SYNC_LOCK) e os límites das palabras (bloque) (WORD_LOCK).
- Agarda a que os carrís individuais sexan bloqueados e aliñados.
- Comeza a transmitir paquetes.
- Comproba as estatísticas de paquetes:
- Erros CRC24
- SOP
- EOP
Os seguintes sampA saída do ficheiro ilustra unha proba de simulación exitosa no modo Interlaken:
********************************************
INFORMACIÓN: Agardando a aliñación dos carrís.
Todos os carrís receptores están aliñados e listos para recibir tráfico.
****************************************************
****************************************************
INFORMACIÓN: Comezar a transmitir paquetes
****************************************************
****************************************************
INFORMACIÓN: deixar de transmitir paquetes
****************************************************
****************************************************
INFORMACIÓN: comprobación das estatísticas de paquetes
****************************************************
Erros CRC 24 informados: 0
SOP transmitidos: 100
EOP transmitidos: 100
SOP recibidos: 100
EOP recibidos: 100
Número de erros ECC: 0
****************************************************
INFORMACIÓN: PROBA SUPERADA
****************************************************
Nota: O deseño de Interlaken example simulation testbench envía 100 paquetes e recibe 100 paquetes.
Os seguintes sampA saída do ficheiro ilustra unha proba de simulación exitosa no modo Look-aside de Interlaken:
Comprobe o contador de TX e RX iguais ou non.
—————————————————————
READ_MM: enderezo 4000014 = 00000001.
—————————————————————
De-assert Counter bit igual.
—————————————————————
WRITE_MM: o enderezo 4000001 recibe 00000001.
WRITE_MM: o enderezo 4000001 recibe 00000000.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: enderezo 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: enderezo 400000d = 0000006a.
—————————————————————
READ_MM: enderezo 4000010 = 00000000.
—————————————————————
Mostrar informe final.
—————————————————————
0 Erro detectado
0 erros CRC24 reportados
106 SOP transmitidos
106 EOP transmitidos
106 SOP recibidos
106 EOP recibidos
—————————————————————
Finalizar a simulación
—————————————————————
PROBA SUPERADA
—————————————————————
Nota: O número de paquetes (SOP e EOP) varía segundo o carril no deseño de Interlaken Lookaside ex.ample simulación sample saída.
Información relacionada
Deseño de hardware Example Compoñentes na páxina 6
1.6. Compilación e configuración do deseño Example en Hardware
Figura 9. Procedemento
Para compilar e executar unha proba de demostración no hardware exampo deseño, siga estes pasos:
- Asegúrese de hardware exampa xeración do deseño está completa.
- No software Intel Quartus Prime Pro Edition, abra o proxecto Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
- No menú Procesamento, faga clic en Iniciar compilación.
- Despois da compilación exitosa, un .sof file está dispoñible no directorio especificado.
Siga estes pasos para programar o hardware exampdeseño do ficheiro no dispositivo Intel Agilex: - Conecte Intel Agilex F-Series Transceiver-SoC Development Kit ao ordenador host.
b. Inicia a aplicación Clock Control, que forma parte do kit de desenvolvemento, e establece novas frecuencias para o deseño, por exemploample. Abaixo amósase a configuración de frecuencia na aplicación Control do reloxo:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Establece o valor de pll_ref_clk (1) segundo o teu requisito de deseño.
c. No menú Ferramentas, faga clic en Programador.
d. No Programador, faga clic en Configuración de hardware.
e. Seleccione un dispositivo de programación.
f. Seleccione e engada o kit de desenvolvemento de transceptores-SoC Intel Agilex F-Series ao que se pode conectar a súa sesión de Intel Quartus Prime.
g. Asegúrese de que o modo está configurado en JTAG.
h. Seleccione o dispositivo Intel Agilex e prema Engadir dispositivo. O programador mostra un diagrama de bloques das conexións entre os dispositivos da súa placa.
i. Na fila co seu .sof, marque a caixa do .sof.
j. Marque a caixa da columna Programa/Configurar.
k. Fai clic en Inicio.
Información relacionada
- Programación de dispositivos Intel FPGA na páxina 0
- Análise e depuración de deseños coa consola do sistema
- Guía de usuario do kit de desenvolvemento do transceptor-SoC Intel Agilex serie F
1.7. Probando o deseño de hardware Example
Despois de compilar o deseño do núcleo IP Intel FPGA de Interlaken (2ª xeración), por exemploampe configurar o seu dispositivo, pode usar a Consola do sistema para programar o núcleo IP e os seus rexistros de núcleo IP PHY nativo integrados.
Siga estes pasos para abrir a Consola do sistema e probar o deseño do hardware, por exemploampLe:
- No software Intel Quartus Prime Pro Edition, no menú Ferramentas, faga clic en Ferramentas de depuración do sistema ➤ Consola do sistema.
- Cambia aample_installation_dir>exampdirectorio le_design/ hwtest.
- Para abrir unha conexión co JTAG master, escriba o seguinte comando: source sysconsole_testbench.tcl
- Podes activar o modo de bucle en serie interno co seguinte deseño, por exemploampcomandos de le:
a. stat: imprime información de estado xeral.
b. sys_reset: restablece o sistema.
c. loop_on: activa o loopback en serie interno.
d. executar_example_design: executa o deseño por exemploample.
Nota: Debe executar o comando loop_on antes de run_exampcomando le_design.
O run_example_design executa os seguintes comandos nunha secuencia:
sys_reset->stat->gen_on->stat->gen_off.
Nota: Cando selecciona a opción Activar adaptación carga IP suave, o run_exampO comando le_design realiza a calibración de adaptación inicial no lado de RX executando o comando run_load_PMA_configuration. - Podes desactivar o modo de bucle en serie interno co seguinte deseño, por exemploampcomando le:
a. loop_off: desactiva o loopback en serie interno. - Podes programar o núcleo IP co seguinte deseño adicional, por exemploampcomandos de le:
a. gen_on: activa o xerador de paquetes.
b. gen_off: Desactiva o xerador de paquetes.
c. run_test_loop: executa a proba para veces para as variacións E-tile NRZ e PAM4.
d. clear_err: Borra todos os bits de erro pegajosos.
e. establecer_modo_proba : configura a proba para que se execute nun modo específico.
f. get_test_mode: Imprime o modo de proba actual.
g. set_burst_size : Establece o tamaño da ráfaga en bytes.
h. get_burst_size: imprime información sobre o tamaño da ráfaga.
A proba exitosa imprime a mensaxe HW_TEST:PASS. Abaixo amósanse os criterios de aprobación para unha proba:
- Non hai erros para CRC32, CRC24 e verificador.
- Os SOP e os EOP transmitidos deben coincidir cos recibidos.
Os seguintes sampA saída do ficheiro ilustra unha proba exitosa no modo Interlaken:
INFO: INFO: Deixar de xerar paquetes
==== INFORME DE ESTADO ====
TX KHz: 402813
RX KHz: 402813
Bloqueos de frecuencia: 0x0000ff
Bloqueo PLL TX: 0x000001
Aliñar: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueo de palabras: 0x0000ff
bloqueo de sincronización: 0x0000ff
Erros CRC32: 0
Erros CRC24: 0
Erros de verificación: 0
Indicadores de erro FIFO: 0x000000
SOP transmitidos: 1087913770
EOP transmitidos: 1087913770
SOP recibidos: 1087913770
EOP recibidos: 1087913770
ECC corrixido: 0
Erro ECC: 0
Pasaron 161 segundos desde o encendido
HW_TEST: PASAR
A proba exitosa imprime a mensaxe HW_TEST : PASS. Abaixo amósanse os criterios de aprobación para unha proba:
- Non hai erros para CRC32, CRC24 e verificador.
- Os SOP e os EOP transmitidos deben coincidir cos recibidos.
Os seguintes sampA saída do ficheiro ilustra unha proba exitosa no modo Interlaken Lookaside:
INFO: INFO: Deixar de xerar paquetes
==== INFORME DE ESTADO ====
TX KHz: 402813
RX KHz: 402812
Bloqueos de frecuencia: 0x000fff
Bloqueo PLL TX: 0x000001
Aliñar: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueo de palabras: 0x000fff
bloqueo de sincronización: 0x000fff
Erros CRC32: 0
Erros CRC24: 0
Erros de verificación: 0
SOP transmitidos: 461
EOP transmitidos: 461
SOP recibidos: 461
EOP recibidos: 461
Pasaron 171 segundos desde o encendido
HW_TEST: PASAR
Deseño Example Descrición
O deseño example mostra as funcionalidades do núcleo IP de Interlaken.
Información relacionada
Guía de usuario de FPGA IP de Interlaken (2ª xeración).
2.1. Deseño Example Comportamento
Para probar o deseño no hardware, escriba os seguintes comandos na Consola do sistema:
- Fonte da configuración file:
% fonteample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Executa a proba:
% run_example_design - O deseño de hardware de Interlaken (2ª xeración) example completa os seguintes pasos:
a. Restablece a IP de Interlaken (2ª xeración).
b. Configura a IP de Interlaken (2ª xeración) en modo de bucle interno.
c. Envía un fluxo de paquetes de Interlaken con datos predefinidos na carga útil á interface de transferencia de datos do usuario de TX do núcleo IP.
d. Comproba os paquetes recibidos e informa do estado. O comprobador de paquetes incluído no deseño de hardware example ofrece as seguintes capacidades básicas de verificación de paquetes:
• Comproba que a secuencia de paquetes transmitida é correcta.
• Comproba que os datos recibidos coincidan cos valores esperados asegurándose de que os recontos do inicio do paquete (SOP) e do final do paquete (EOP) se aliñan mentres se transmiten e reciben os datos.
2.2. Sinais de interface
Táboa 5. Deseño Example Sinais de interface
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| mgmt_clk | Entrada | 1 | Entrada do reloxo do sistema. A frecuencia do reloxo debe ser de 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Entrada | 2-Xaneiro | Reloxo de referencia do transceptor. Controla o RX CDR PLL. |
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| pll_ref_clk[1] só está dispoñible cando se activa Conservar sen usar Nota: canles transceptores para PAM4 parámetro en variacións IP do modo PAM4 de E-tile. |
|||
| rx_pin | Entrada | Número de carrís | Pin de datos SERDES do receptor. |
| tx_pin | Saída | Número de carrís | Transmite o PIN de datos SERDES. |
| rx_pin_n | Entrada | Número de carrís | Pin de datos SERDES do receptor. Este sinal só está dispoñible nas variacións do dispositivo E-tile PAM4. |
| tx_pin_n | Saída | Número de carrís | Transmite o PIN de datos SERDES. Este sinal só está dispoñible nas variacións do dispositivo E-tile PAM4. |
| mac_clk_pll_ref | Entrada | 1 | Este sinal debe ser conducido por un PLL e debe utilizar a mesma fonte de reloxo que dirixe o pll_ref_clk. Este sinal só está dispoñible nas variacións do dispositivo E-tile PAM4. |
| usr_pb_reset_n | Entrada | 1 | Restablecemento do sistema |
Información relacionada
Sinais de interface
2.3. Mapa de rexistro
Nota:
- Deseño Exampo enderezo de rexistro do ficheiro comeza con 0x20** mentres que o enderezo de rexistro do núcleo IP de Interlaken comeza con 0x10**.
- Código de acceso: RO: só lectura e RW: lectura/escritura.
- A consola do sistema le o deseño por exemploample rexistra e informa o estado da proba na pantalla.
Táboa 6. Deseño Example Register Map for Interlaken Design Example
| Offset | Nome | Acceso | Descrición |
| 8:00h | Reservado | ||
| 8:01h | Reservado | ||
| 8:02h | Restablecemento do PLL do sistema | RO | Os seguintes bits indican a solicitude de reinicio do PLL do sistema e o valor de activación: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03h | Carril RX aliñado | RO | Indica a aliñación do carril RX. |
| 8:04h | WORD bloqueado | RO | [NUM_LANES–1:0] – Identificación de límites de palabras (bloques). |
(2) Cando activa o parámetro Conservar canles de transceptor non utilizados para o parámetro PAM4, engádese un porto de reloxo de referencia adicional para preservar a canle escrava PAM4 non utilizada.
| Offset | Nome | Acceso | Descrición |
| 8:05h | Sincronización bloqueada | RO | [NUM_LANES–1:0] – Sincronización de metaframes. |
| 8:06 - 8:09 | Conta de erros CRC32 | RO | Indica o reconto de erros CRC32. |
| 8'h0A | Conta de erros CRC24 | RO | Indica o reconto de erros CRC24. |
| 8'h0B | Sinal de desbordamento/desbordamento | RO | Os seguintes bits indican: • Bit [3] – Sinal de subfluxo de TX • Bit [2] – Sinal de desbordamento de TX • Bit [1] – Sinal de desbordamento RX |
| 8'h0C | Conta SOP | RO | Indica o número de SOP. |
| 8'h0D | Conta EOP | RO | Indica o número de EOP |
| 8'h0E | Reconto de erros | RO | Indica o número de erros seguintes: • Perda da aliñación do carril • Palabra de control ilegal • Patrón de enmarcado ilegal • Falta o indicador SOP ou EOP |
| 8'h0F | enviar_datos_mm_clk | RW | Escriba 1 no bit [0] para activar o sinal do xerador. |
| 8:10h | Erro de verificador | Indica o erro de verificación. (Erro de datos SOP, erro de número de canle e erro de datos PLD) | |
| 8:11h | Bloqueo PLL do sistema | RO | O bit [0] indica a indicación de bloqueo PLL. |
| 8:14h | TX SOP conta | RO | Indica o número de SOP xerados polo xerador de paquetes. |
| 8:15h | TX EOP conta | RO | Indica o número de EOP xerados polo xerador de paquetes. |
| 8:16h | Paquete continuo | RW | Escriba 1 no bit [0] para activar o paquete continuo. |
| 8:39h | Conta de erros ECC | RO | Indica o número de erros ECC. |
| 8:40h | Reconto de erros corrixido por ECC | RO | Indica o número de erros ECC corrixidos. |
Táboa 7. Deseño Example Register Map for Interlaken Look-aside Design Example
Use este mapa de rexistro cando xere o deseño, por exemploamplieiro co parámetro Activar o modo Look-aside de Interlaken activado.
| Offset | Nome | Acceso | Descrición |
| 8:00h | Reservado | ||
| 8:01h | Reinicio do contador | RO | Escriba 1 no bit [0] para borrar o bit iguais do contador TX e RX. |
| 8:02h | Restablecemento do PLL do sistema | RO | Os seguintes bits indican a solicitude de reinicio do PLL do sistema e o valor de activación: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03h | Carril RX aliñado | RO | Indica a aliñación do carril RX. |
| 8:04h | WORD bloqueado | RO | [NUM_LANES–1:0] – Identificación de límites de palabras (bloques). |
| 8:05h | Sincronización bloqueada | RO | [NUM_LANES–1:0] – Sincronización de metaframes. |
| 8:06 - 8:09 | Conta de erros CRC32 | RO | Indica o reconto de erros CRC32. |
| 8'h0A | Conta de erros CRC24 | RO | Indica o reconto de erros CRC24. |
| Offset | Nome | Acceso | Descrición |
| 8'h0B | Reservado | ||
| 8'h0C | Conta SOP | RO | Indica o número de SOP. |
| 8'h0D | Conta EOP | RO | Indica o número de EOP |
| 8'h0E | Reconto de erros | RO | Indica o número de erros seguintes: • Perda da aliñación do carril • Palabra de control ilegal • Patrón de enmarcado ilegal • Falta o indicador SOP ou EOP |
| 8'h0F | enviar_datos_mm_clk | RW | Escriba 1 no bit [0] para activar o sinal do xerador. |
| 8:10h | Erro de verificador | RO | Indica o erro de verificación. (Erro de datos SOP, erro de número de canle e erro de datos PLD) |
| 8:11h | Bloqueo PLL do sistema | RO | O bit [0] indica a indicación de bloqueo PLL. |
| 8:13h | Conta de latencia | RO | Indica o número de latencia. |
| 8:14h | TX SOP conta | RO | Indica o número de SOP xerados polo xerador de paquetes. |
| 8:15h | TX EOP conta | RO | Indica o número de EOP xerados polo xerador de paquetes. |
| 8:16h | Paquete continuo | RO | Escriba 1 no bit [0] para activar o paquete continuo. |
| 8:17h | Contador TX e RX iguais | RW | Indica que o contador TX e RX son iguais. |
| 8:23h | Activa a latencia | WO | Escriba 1 no bit [0] para activar a medición da latencia. |
| 8:24h | Latencia lista | RO | Indica que a medición de latencia está lista. |
Interlaken (2ª xeración) Intel Agilex FPGA IP Design Example Arquivos de guía de usuario
Para consultar as versións máis recentes e anteriores desta guía do usuario, consulte a Interlaken (2º Generación) Intel Agilex FPGA IP Design Example Guía de usuario Versión HTML. Seleccione a versión e prema Descargar. Se non aparece unha IP ou unha versión de software, aplícase a guía de usuario para a IP ou versión de software anterior.
As versións IP son as mesmas que as versións do software Intel Quartus Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, os núcleos IP teñen un novo esquema de versión IP.
Historial de revisión de documentos para Interlaken (2ª xeración) Intel Agilex FPGA IP Design Example Guía de usuario
| Versión do documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2022.08.03 | 21.3 | 20.0.1 | Corrixiuse o OPN do dispositivo para o kit de desenvolvemento do transceptor-SoC Intel Agilex F-Series. |
| 2021.10.04 | 21.3 | 20.0.1 | • Engadido soporte para o simulador QuestaSim. • Eliminouse o soporte para o simulador NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Engadiuse información sobre a conservación da canle do transceptor non utilizado para PAM4 na sección: Hardware Design Example Compoñentes. • Engadiuse a descrición do sinal pll_ref_clk[1] na sección: Sinais de interface. |
| 2020.12.14 | 20.4 | 20.0.0 | • Actualizado sampSaída de proba de hardware para o modo Interlaken e o modo Look-aside de Interlaken na sección Proba do deseño de hardware Example. • Mapa de rexistro actualizado para Interlaken Look-aside design, example na sección Rexistro Mapa. • Engadiuse un criterio de aprobación para unha proba de hardware exitosa na sección Proba do deseño de hardware Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Comando corrixido para executar a calibración de adaptación inicial no lado RX en Proba do deseño de hardware Example sección. |
| 2020.06.22 | 20.2 | 19.3.0 | • O deseño exampestá dispoñible para o modo Look-side de Interlaken. • Proba de hardware do deseño exampestá dispoñible para as variacións do dispositivo Intel Agilex. • Figura engadida: diagrama de bloques de alto nivel para o deseño de Interlaken (2a xeración) Example. • Actualizáronse as seguintes seccións: – Requisitos de hardware e software - Estrutura do directorio • Modificáronse as seguintes cifras para incluír a actualización relacionada con Interlaken Look-aside: – Figura: Deseño de hardware de Interlaken (2a xeración) Example Alto Diagrama de bloques de nivel para as variacións do modo E-tile NRZ – Figura: Deseño de hardware de Interlaken (2a xeración) Example Diagrama de bloques de alto nivel para as variacións do modo E-tile PAM4 • Figura actualizada: Editor de parámetros IP. • Engadiuse información sobre a configuración de frecuencia na aplicación de control do reloxo na sección Compilación e configuración do Design Example en Hardware. |
| Versión do documento | Versión Intel Quartus Prime | Versión IP | Cambios |
|
• Engadíronse saídas de proba para o Interlaken Look-side nas seguintes seccións: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Eliminado clk100. O mgmt_clk serve como un reloxo de referencia para o PLL IO no seguinte: |
| 2019.07.01 | 19.2 | 19.2 | Lanzamento inicial. |
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
ISO
9001:2015
Rexistrado
Interlaken (2ª xeración) Intel® Agilex™ FPGA IP Design Example Guía de usuario
Versión en liña
Enviar comentarios
Código: 683800
UG-20239
Versión: 2022.08.03
Documentos/Recursos
 |
Intel Interlaken (2ª xeración) Agilex FPGA IP Design Example [pdfGuía do usuario Interlaken 2ª xeración Agilex FPGA IP Design Example, Interlaken, 2ª xeración Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
