インテルロゴインターレイクン (第 2 世代) Intel ®
アジレックス™ FPGA IPデザインExample
ユーザーガイド

コンテンツ 隠れる
1 クイックスタートガイド
2 設計例ampファイル説明
3 Interlaken (第 2 世代) インテル Agilex FPGA IP 設計例ampユーザーガイドのアーカイブ
4 Interlaken (第 2 世代) Intel Agilex FPGA IP デザイン Ex のドキュメント改訂履歴ampユーザーガイド
5 ドキュメント / リソース
5.1 参考文献
6 関連記事

クイックスタートガイド

Interlaken (第 2 世代) FPGA IP コアは、シミュレーション テストベンチとハードウェア デザイン ex を提供します。ampコンパイルとハードウェア テストをサポートするファイル。 デザインexを生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。 デザインの元ampファイルは Interlaken Look-aside 機能にも使用できます。
テストベンチと設計例ampleはEタイルデバイス用のNRZおよびPAM4モードをサポートします。Interlaken（第2世代）FPGA IPコアは、設計exを生成します。ampサポートされているレーン数とデータ レートのすべての組み合わせのファイル。

図 1. Design Ex の開発手順ampleインテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図1

Interlaken (第 2 世代) IP コアの設計例ampファイルは、次の機能をサポートしています。

  • 内部 TX から RX へのシリアル ループバック モード
  • 固定サイズのパケットを自動生成
  • 基本的なパケット チェック機能
  • システム コンソールを使用して、再テストの目的でデザインをリセットする機能
  • PMA適応

図 2. Interlaken (第 2 世代) デザイン Ex のハイレベル ブロック図ampleインテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図2

関連情報

  • Interlaken (第 2 世代) FPGA IP ユーザー ガイド
  • Interlaken (第 2 世代) インテル FPGA IP リリースノート

1.1。 ハードウェアとソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。

  • Intel® Prime Pro Edition ソフトウェア バージョン 21.3
  • システムコンソール
  • サポートされているシミュレーター:
    — Siemens* EDA ModelSim* SE または QuestaSim*
    — シノプシス* VCS*
    — ケイデンス* Xcelium*
  • Intel Agilex® Quartus™ F シリーズ トランシーバー SoC 開発キット (AGFB014R24A2E2V)

関連情報
Intel Agilex F シリーズ トランシーバー SoC 開発キット ユーザー ガイド
1.2。 ディレクトリ構造
Interlaken (第 2 世代) IP コアの設計例ample file ディレクトリには、生成された次のものが含まれます fileデザインexのsampル。
図 3. 生成された Interlaken (第 2 世代) Ex のディレクトリ構造ampルデザイン

インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図3

ハードウェア構成、シミュレーション、およびテスト fileは次の場所にあります。ample_installation_dir>/uflex_ilk_0_exampル_デザイン。
表 1. Interlaken (第 2 世代) IP コアのハードウェア デザイン例ample File 説明
これら fileはample_installation_dir>/uflex_ilk_0_example_design/example_design/quartus ディレクトリ。

File 名前 説明
example_design.qpf インテル Quartus Prime プロジェクト file.
example_design.qsf インテル Quartus Prime プロジェクト設定 file
example_design.sdc jtag_timing_template.sdc シノプシスの設計制約 file. コピーして独自のデザインに変更できます。
sysconsole_testbench.tcl 主要 file システムコンソールへのアクセス用

表 2. Interlaken (第 2 世代) IP コアのテストベンチ File 説明
これ file の中にample_installation_dir>/uflex_ilk_0_example_design/example_design/rtl ディレクトリ。

File 名前 説明
トップ_tb.sv トップレベルのテストベンチ file.

表 3. nterlaken (第 2 世代) IP コア テストベンチ スクリプト
これら fileはample_installation_dir>/uflex_ilk_0_example_design/example_design/testbench ディレクトリ。

File 名前 説明
vcstest.sh テストベンチを実行するための VCS スクリプト。
vlog_pro.do テストベンチを実行する ModelSim SE または QuestaSim スクリプト。
xcerium.sh テストベンチを実行する Xcelium スクリプト。

1.3. ハードウェア設計例ampル コンポーネント
元ample design は、システムおよび PLL リファレンス クロックと必要なデザイン コンポーネントを接続します。 元ampファイル デザインは、IP コアを内部ループバック モードに設定し、IP コア TX ユーザー データ転送インターフェイスでパケットを生成します。 IP コアは、トランシーバーを介して内部ループバック パスでこれらのパケットを送信します。
IP コア レシーバーは、ループバック パスでパケットを受信した後、Interlaken パケットを処理し、RX ユーザー データ転送インターフェイスで送信します。 元ampファイルの設計は、送受信されたパケットが一致することを確認します。
ハードウェアの元ampファイル デザインには外部 PLL が含まれます。 クリアテキストを調べることができます fileから view samp外部 PLL を Interlaken (第 2 世代) FPGA IP に接続するための XNUMX つの可能な方法を実装するファイル コード。
Interlaken (第 2 世代) ハードウェア設計 exampファイルには、次のコンポーネントが含まれています。

  1. Interlaken (第 2 世代) FPGA IP
  2. パケット ジェネレーターとパケット チェッカー
  3. JTAG システム コンソールと通信するコントローラ。 システム コンソールを介してクライアント ロジックと通信します。

図 4. Interlaken (第 2 世代) ハードウェア デザイン例ample E タイル NRZ モード バリエーションのハイレベル ブロック図インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図5

Interlaken (第 2 世代) ハードウェア設計 exampE タイル PAM4 モード バリエーションをターゲットとするファイルには、IO PLL が生成する追加のクロック mac_clkin が必要です。 この PLL は、pll_ref_clk を駆動するのと同じ基準クロックを使用する必要があります。

図 5. Interlaken (第 2 世代) ハードウェア デザイン例ampハイレベル
E タイル PAM4 モードバリエーションのブロック図インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図4

E タイル PAM4 モードのバリエーションでは、Preserve unused transceiverchannels for PAM4 パラメータを有効にすると、追加のリファレンス クロック ポート (pll_ref_clk [1]) が追加されます。このポートは、IP パラメータ エディタで定義されているのと同じ周波数 (保持されたチャネルのリファレンス クロック周波数) で駆動する必要があります。Preserve unused transceiverchannels for PAM4 はオプションです。このクロックに割り当てられたピンと関連する制約は、デザイン生成に Intel Stratix® 10 または Intel Agilex 開発キットを選択すると、QSF に表示されます。
デザインexの場合ampシミュレーションでは、テストベンチは pll_ref_clk[0] と pll_ref_clk[1] に対して常に同じ周波数を定義します。
関連情報
Intel Agilex F シリーズ トランシーバー SoC 開発キット ユーザー ガイド
1.4. デザインの生成

図 6. 手順インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図6

次の手順に従って、ハードウェア ex を生成します。ampファイル設計とテストベンチ:

  1. インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ New Project Wizard で新しい インテル Quartus Prime プロジェクトを作成するか、 File ➤ Open Project を選択して、既存の インテル Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
  2. デバイス ファミリ Agilex を指定し、設計用のデバイスを選択します。
  3. IP カタログで、Interlaken (第 2 世代) Intel FPGA IP を見つけてダブルクリックします。 [新しい IP バリアント] ウィンドウが表示されます。
  4. 最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
  5. [OK] をクリックします。 パラメータエディタが表示されます。
    図7.例ampInterlaken (第 2 世代) インテル FPGA IP パラメーター・エディターのデザイン・タブインテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図7
  6. [IP] タブで、IP コア バリエーションのパラメーターを指定します。
  7. E タイル デバイスのバリエーションに PMA 適応を使用する予定の場合は、[PMA 適応] タブで PMA 適応パラメータを指定します。
    この手順はオプションです。
    • 適応ロード ソフト IP オプションを有効にするを選択します。
    注意: PMA アダプテーションが有効になっている場合は、IP タブでネイティブ PHY デバッグ マスター エンドポイント (NPDME) オプションを有効にする必要があります。
    • PMA 適応選択パラメータの PMA 適応プリセットを選択します。
    • 初期および継続的な適応パラメータをロードするには、「PMA 適応プリロード」をクリックします。
    • 複数の PMA 構成が有効になっている場合に、PMA 構成の数パラメータを使用してサポートする PMA 構成の数を指定します。
    • 「ロードまたは保存する PMA 構成の選択」を使用して、ロードまたは保存する PMA 構成を選択します。
    • 選択した PMA 構成から適応をロードをクリックすると、選択した PMA 構成設定がロードされます。
    PMA アダプテーション パラメーターの詳細については、E-tile Transceiver PHY User Guide を参照してください。
  8. 元でamp[Design] タブで、[Simulation] オプションを選択してテストベンチを生成し、[Synthesis] オプションを選択してハードウェア ex を生成します。ampデザイン。
    注: Exを生成するには、シミュレーションまたは合成オプションの少なくとも1つを選択する必要があります。ampルデザイン Files.
  9. 生成された HDL 形式の場合、Verilog のみが使用可能です。
  10. [ターゲット開発キット] で、適切なオプションを選択します。
    注: Intel Agilex F シリーズ トランシーバー SoC 開発キット オプションは、プロジェクトで AGFA012 または AGFA014 で始まる Intel Agilex デバイス名を指定している場合にのみ使用できます。開発キット オプションを選択すると、ピン割り当ては Intel Agilex 開発キット デバイスの部品番号 AGFB014R24A2E2V に従って設定され、選択したデバイスとは異なる場合があります。別の PCB 上のハードウェアで設計をテストする場合は、開発キットなしオプションを選択し、.qsf で適切なピン割り当てを行ってください。 file.
  11. [Ex を生成] をクリックしますampル・デザイン。 選択した例ample Design Directory ウィンドウが表示されます。
  12. デザインexを変更したい場合ampファイル ディレクトリ パスまたは表示されるデフォルトの名前 (uflex_ilk_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイルのディレクトリ名。
  13. [OK]をクリックします。

関連情報

1.5。 設計例のシミュレーションampテストベンチ
Interlaken (第 2 世代) ハードウェア設計例を参照してください。ample E タイル NRZ モード バリエーションおよび Interlaken (第 2 世代) ハードウェア設計例の高レベル ブロックample High Level Block for E-tile PAM4 Mode Variations シミュレーション テストベンチのブロック図。

図 8. 手順インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図8

次の手順に従って、テストベンチをシミュレートします。

  1. コマンド プロンプトで、テストベンチ シミュレーション ディレクトリに移動します。 ディレクトリはample_installation_dir>/exampIntel Agilex デバイス用の le_design/ テストベンチ。
  2. 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。 スクリプトは、シミュレーションの完了後に SOP と EOP のカウントが一致することを確認する必要があります。 表「シミュレーションを実行する手順」を参照してください。
    表 4. シミュレーションを実行する手順
    シミュレーター 説明書
    ModelSim SE または QuestaSim コマンドラインで、-do vlog_pro.doと入力します。ModelSim GUIを起動せずにシミュレーションを行う場合は、vsim -c -do vlog_pro.doと入力します。
    VC コマンド ラインで、sh vcstest.sh と入力します。
    エクセリウム コマンド ラインで、sh xcelium.sh と入力します。
  3. 結果を分析します。 シミュレーションが成功すると、パケットが送受信され、「Test PASSED」と表示されます。

設計exのテストベンチample は、次のタスクを完了します。

  • Interlaken (第 2 世代) Intel FPGA IP をインスタンス化します。
  • PHY ステータスを出力します。
  • メタフレーム同期 (SYNC_LOCK) とワード (ブロック) 境界 (WORD_LOCK) をチェックします。
  • 個々のレーンがロックされ、整列されるのを待ちます。
  • パケットの送信を開始します。
  • パケット統計をチェックします。
    — CRC24 エラー
    — SOP
    — EOP

次のsampファイル出力は、Interlaken モードでのシミュレーション テストの実行が成功したことを示しています。
*****************************************
情報: 車線が整列するのを待っています。
すべての受信レーンが整列し、トラフィックを受信する準備ができています。
************************************************* *
************************************************* *
情報: パケットの送信を開始します
************************************************* *
************************************************* *
情報: パケットの送信を停止します
************************************************* *
************************************************* *
情報: パケット統計を確認しています
************************************************* *
CRC 24 エラーが報告されました: 0
送信されたSOP: 100
送信されたEOP: 100
受け取ったSOP: 100
受信したEOP: 100
ECC エラー数: 0
************************************************* *
情報: テスト合格
************************************************* *
注記： インターラーケンのデザイン例ampファイル シミュレーション テストベンチは 100 パケットを送信し、100 パケットを受信します。
次のsampファイル出力は、Interlaken Look-aside モードで実行されたシミュレーション テストの成功を示しています。
TX カウンターと RX カウンターが等しいかどうかを確認します。
———————————————————-
READ_MM: アドレス 4000014 = 00000001。
———————————————————-
カウンターの等価ビットをアサート解除します。
———————————————————-
WRITE_MM: アドレス 4000001 は 00000001 になります。
WRITE_MM: アドレス 4000001 は 00000000 になります。
———————————————————-
RX_SOP カウンター。
———————————————————-
READ_MM: アドレス 400000c = 0000006a。
———————————————————-
RX_EOP カウンター。
READ_MM: アドレス 400000d = 0000006a。
———————————————————-
READ_MM: アドレス 4000010 = 00000000。
———————————————————-
最終レポートを表示します。
———————————————————-
0 エラーが検出されました
0 件の CRC24 エラーが報告されました
106 SOPが送信されました
106 EOPが送信されました
106 件の SOP を受信
106件のEOPを受信
———————————————————-
シミュレーションを終了する
———————————————————-
テスト合格
———————————————————-
注記： パケット数 (SOP および EOP) は、Interlaken Lookaside 設計例ではレーンごとに異なりますampルシミュレーションampル出力。
関連情報
ハードウェア設計例ample コンポーネントページ 6
1.6。 デザイン Ex のコンパイルと設定ampハードウェアのファイル

図 9. 手順インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - 図9

ハードウェア ex でデモンストレーション テストをコンパイルして実行するにはamp次の手順に従います。

  1. ハードウェア ex を確保ampファイルデザインの生成が完了しました。
  2. インテル Quartus Prime プロ・エディション ソフトウェアで、 インテル Quartus Prime プロジェクトを開きます。ample_installation_dir>/example_design/quartus/example_design.qpf>.
  3. [処理] メニューで、[コンパイルの開始] をクリックします。
  4. コンパイルが成功すると、.sof file 指定したディレクトリで利用できます。
    次の手順に従って、ハードウェア ex をプログラムします。ampIntel Agilex デバイス上のファイル設計:
  5. Intel Agilex F シリーズ トランシーバー SoC 開発キットをホスト コンピューターに接続します。
    b. 開発キットの一部であるクロック制御アプリケーションを起動し、デザイン ex の新しい周波数を設定します。ampル。 以下は、Clock Control アプリケーションでの周波数設定です。
    • Si5338 (U37)、CLK1- 100 MHz
    • Si5338 (U36)、CLK2- 153.6 MHz
    • Si549 (Y2)、OUT - 設計要件に応じてpll_ref_clk (1)の値に設定します。
    c. [ツール] メニューの [プログラマ] をクリックします。
    d. Programmer で、[Hardware Setup] をクリックします。
    e. プログラミング デバイスを選択します。
    f. Intel Quartus Prime セッションが接続できる Intel Agilex F シリーズ トランシーバー SoC 開発キットを選択して追加します。
    g. モードが J に設定されていることを確認しますTAG.
    h. Intel Agilex デバイスを選択し、[デバイスの追加] をクリックします。プログラマーに、ボード上のデバイス間の接続のブロック図が表示されます。
    私。 .sof の行で、.sof のボックスをチェックします。
    j. Program/Configure 列のチェックボックスをオンにします。
    k. [開始] をクリックします。

関連情報

1.7。 ハードウェア設計例のテストample
Interlaken (第 2 世代) インテル FPGA IP コアのデザイン ex をコンパイルした後ampファイルを作成してデバイスを構成すると、システム コンソールを使用して、IP コアとその組み込みネイティブ PHY IP コア レジスタをプログラムできます。
次の手順に従って、システム コンソールを起動し、ハードウェア設計をテストします。amp上：

  1. インテル Quartus Prime プロ・エディション ソフトウェアの Tools メニューで、System Debugging Tools ➤ System Console をクリックします。
  2. に変更ample_installation_dir>example_design/hwtest ディレクトリ。
  3. J への接続を開くにはTAG 次のコマンドを入力します。 source sysconsole_testbench.tcl
  4. 次の設計例を使用して、内部シリアル ループバック モードをオンにすることができます。ampleコマンド：
    を。 stat: 一般的なステータス情報を出力します。
    b. sys_reset: システムをリセットします。
    c. loop_on: 内部シリアル ループバックをオンにします。
    d. run_example_design: デザイン ex を実行します。ampル。
    注意: run_exの前にloop_onコマンドを実行する必要がありますample_design コマンド。
    run_exはample_design は、次のコマンドを順番に実行します。
    sys_reset->stat->gen_on->stat->gen_off。
    注: 「適応ロードソフトIPを有効にする」オプションを選択すると、run_example_design コマンドは、run_load_PMA_configuration コマンドを実行することにより、RX 側で初期適応キャリブレーションを実行します。
  5. 次の設計例を使用して、内部シリアル ループバック モードをオフにすることができます。ampファイル コマンド:
    を。 loop_off: 内部シリアル ループバックをオフにします。
  6. 次の追加デザイン ex を使用して IP コアをプログラムできます。ampleコマンド：
    を。 gen_on: パケット ジェネレーターを有効にします。
    b. gen_off: パケット ジェネレーターを無効にします。
    c. run_test_loop: テストを実行しますE タイル NRZ および PAM4 バリエーションの時間。
    d. clear_err: すべてのスティッキー エラー ビットをクリアします。
    e. set_test_mode : 特定のモードで実行するようにテストをセットアップします。
    f. get_test_mode: 現在のテスト モードを出力します。
    g. set_burst_size : バースト サイズをバイト単位で設定します。
    h. get_burst_size: バースト サイズ情報を出力します。

テストが成功すると、HW_TEST:PASS メッセージが出力されます。 以下は、テスト実行の合格基準です。

  • CRC32、CRC24、チェッカーでエラーなし。
  • 送信された SOP と EOP は、受信したものと一致する必要があります。

次のsampファイル出力は、Interlaken モードでのテストの実行が成功したことを示しています。
情報: 情報: パケットの生成を停止します
==== ステータスレポート ====
送信KHz:402813
受信KHz:402813
周波数ロック: 0x0000ff
TX PLL ロック: 0x000001
アライン: 0x00c10f
受信LOA: 0x000000
送信 LOA: 0x000000
ワードロック: 0x0000ff
同期ロック: 0x0000ff
CRC32 エラー: 0
CRC24 エラー: 0
チェッカーエラー: 0
FIFO エラーフラグ: 0x000000
送信されたSOP: 1087913770
送信されたEOP: 1087913770
受信したSOP: 1087913770
受信したEOP: 1087913770
ECC 修正: 0
ECC エラー: 0
電源投入から161秒経過
HW_TEST: 合格
テストが成功すると、 HW_TEST : PASS メッセージが出力されます。 以下は、テスト実行の合格基準です。

  • CRC32、CRC24、チェッカーでエラーなし。
  • 送信された SOP と EOP は、受信したものと一致する必要があります。

次のsampファイル出力は、Interlaken ルックアサイド モードでのテスト実行の成功を示しています。
情報: 情報: パケットの生成を停止します
==== ステータスレポート ====
送信KHz:402813
受信KHz:402812
周波数ロック: 0x000fff
TX PLL ロック: 0x000001
アライン: 0x00c10f
受信LOA: 0x000000
送信 LOA: 0x000000
ワードロック: 0x000fff
同期ロック: 0x000fff
CRC32 エラー: 0
CRC24 エラー: 0
チェッカーエラー: 0
送信されたSOP: 461
送信されたEOP: 461
受信したSOP: 461
受信したEOP: 461
電源投入から171秒経過
HW_TEST: 合格

設計例ampファイル説明

デザインの元ampファイルは、Interlaken IP コアの機能を示しています。
関連情報
Interlaken (第 2 世代) FPGA IP ユーザー ガイド
2.1.設計例ampル ビヘイビア
ハードウェアでデザインをテストするには、システム コンソールで次のコマンドを入力します。

  1. セットアップのソース file:
    ％ ソースample>uflex_ilk_0_exampル_デザイン/example_design/hwtest/sysconsole_testbench.tcl
  2. テストを実行します。
    % 実行_exampルデザイン
  3. Interlaken (第 2 世代) ハードウェア設計 example は次の手順を完了します。
    を。 Interlaken (第 2 世代) IP をリセットします。
    b. 内部ループバック モードで Interlaken (第 2 世代) IP を構成します。
    c. ペイロードに事前定義されたデータを含む Interlaken パケットのストリームを、IP コアの TX ユーザー データ転送インターフェイスに送信します。
    d. 受信パケットをチェックし、ステータスを報告します。 ハードウェア設計exに含まれるパケットチェッカーample は、次の基本的なパケット チェック機能を提供します。
    • 送信されたパケットシーケンスが正しいことを確認します。
    • データの送受信中にパケット開始 (SOP) カウントとパケット終了 (EOP) カウントの両方が一致することを確認することにより、受信データが期待値と一致することを確認します。

2.2. インターフェイス信号
表 5. 設計例ampインタフェース信号

ポート名 方向 幅 (ビット) 説明
mgmt_clk 入力 1 システムクロック入力。 クロック周波数は 100 MHz である必要があります。
pll_ref_clk /pll_ref_clk[1:0] (2) 入力 2月XNUMX日 トランシーバー基準クロック。 RX CDR PLL を駆動します。
ポート名 方向 幅 (ビット) 説明
pll_ref_clk[1] は、有効にした場合にのみ使用できます 未使用のまま保存
注記： PAM4 のトランシーバー チャネル E タイル PAM4 モードの IP バリエーションのパラメーター。
rx_ピン 入力 車線数 レシーバ SERDES データ ピン。
tx_ピン 出力 車線数 SERDES データピンを送信します。
rx_pin_n 入力 車線数 レシーバ SERDES データ ピン。
この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
tx_pin_n 出力 車線数 SERDES データピンを送信します。
この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
mac_clk_pll_ref 入力 1 この信号は PLL によって駆動される必要があり、pll_ref_clk を駆動するのと同じクロック ソースを使用する必要があります。
この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
usr_pb_reset_n 入力 1 システムリセット。

関連情報
インターフェイス信号
2.3。登録マップ
注記：

  • 設計例ampファイルのレジスタ アドレスは 0x20** で始まり、Interlaken IP コアのレジスタ アドレスは 0x10** で始まります。
  • アクセス コード: RO - 読み取り専用、および RW - 読み取り/書き込み。
  • システム コンソールはデザイン ex を読み取りますample は、画面上のテスト ステータスを登録して報告します。

表 6. 設計例ampInterlaken Design Ex のレジスタ マップample

オフセット 名前 アクセス 説明
8'h00 予約済み
8'h01 予約済み
8'h02 システム PLL リセット RO 次のビットは、システム PLL リセット要求とイネーブル値を示します。
• ビット [0] – sys_pll_rst_req
• ビット[1] – sys_pll_rst_en
8'h03 RX レーン アライン RO RX レーンのアライメントを示します。
8'h04 ワードロック RO [NUM_LANES–1:0] – ワード (ブロック) 境界の識別。

（2）「PAM4の未使用トランシーバーチャネルを保持する」パラメータを有効にすると、未使用のPAM4スレーブチャネルを保持するために追加のリファレンスクロックポートが追加されます。

オフセット 名前 アクセス 説明
8'h05 同期がロックされています RO [NUM_LANES–1:0] – メタフレーム同期。
8'h06 – 8'h09 CRC32 エラー数 RO CRC32 エラー数を示します。
8'h0A CRC24 エラー数 RO CRC24 エラー数を示します。
8'h0B オーバーフロー/アンダーフロー信号 RO 次のビットは次を示します。
• ビット[3] – TXアンダーフロー信号
• ビット[2] – TXオーバーフロー信号
• ビット[1] – RXオーバーフロー信号
8'h0C SOP カウント RO SOP の番号を示します。
8'h0D EOP カウント RO EOPの数を示します
8'h0E エラーカウント RO 次のエラーの数を示します。
• 車線逸脱
• 不正な制御ワード
• 不正なフレーミングパターン
• SOPまたはEOPインジケーターがない
8'h0F send_data_mm_clk RW ジェネレータ信号を有効にするには、ビット [1] に 0 を書き込みます。
8'h10 チェッカーエラー チェッカーエラーを示します。 (SOPデータエラー、チャンネル番号エラー、PLDデータエラー)
8'h11 システム PLL ロック RO ビット [0] は PLL ロック表示を示します。
8'h14 送信 SOP カウント RO パケット ジェネレータによって生成された SOP の数を示します。
8'h15 送信 EOP カウント RO パケット ジェネレータによって生成された EOP の数を示します。
8'h16 連続パケット RW 連続パケットを有効にするには、ビット [1] に 0 を書き込みます。
8'h39 ECC エラー数 RO ECC エラーの数を示します。
8'h40 ECC訂正エラー数 RO 訂正された ECC エラーの数を示します。

表 7. 設計例ampInterlaken Look-aside Design Ex のレジスタ マップample
デザイン ex を生成するときは、このレジスタ マップを使用します。ampEnable Interlaken Look-aside mode パラメータをオンにしたファイル。

オフセット 名前 アクセス 説明
8'h00 予約済み
8'h01 カウンターリセット RO ビット [1] に 0 を書き込むと、TX および RX カウンターの等しいビットがクリアされます。
8'h02 システム PLL リセット RO 次のビットは、システム PLL リセット要求とイネーブル値を示します。
• ビット [0] – sys_pll_rst_req
• ビット[1] – sys_pll_rst_en
8'h03 RX レーン アライン RO RX レーンのアライメントを示します。
8'h04 ワードロック RO [NUM_LANES–1:0] – ワード (ブロック) 境界の識別。
8'h05 同期がロックされています RO [NUM_LANES–1:0] – メタフレーム同期。
8'h06 – 8'h09 CRC32 エラー数 RO CRC32 エラー数を示します。
8'h0A CRC24 エラー数 RO CRC24 エラー数を示します。
オフセット 名前 アクセス 説明
8'h0B 予約済み
8'h0C SOP カウント RO SOP の番号を示します。
8'h0D EOP カウント RO EOPの数を示します
8'h0E エラーカウント RO 次のエラーの数を示します。
• 車線逸脱
• 不正な制御ワード
• 不正なフレーミングパターン
• SOPまたはEOPインジケーターがない
8'h0F send_data_mm_clk RW ジェネレータ信号を有効にするには、ビット [1] に 0 を書き込みます。
8'h10 チェッカーエラー RO チェッカーエラーを示します。 (SOPデータエラー、チャンネル番号エラー、PLDデータエラー)
8'h11 システム PLL ロック RO ビット [0] は PLL ロック表示を示します。
8'h13 レイテンシー数 RO レイテンシーの数を示します。
8'h14 送信 SOP カウント RO パケット ジェネレータによって生成された SOP の数を示します。
8'h15 送信 EOP カウント RO パケット ジェネレータによって生成された EOP の数を示します。
8'h16 連続パケット RO 連続パケットを有効にするには、ビット [1] に 0 を書き込みます。
8'h17 TX および RX カウンターが等しい RW TX および RX カウンターが等しいことを示します。
8'h23 レイテンシーを有効にする WO レイテンシ測定を有効にするには、ビット [1] に 0 を書き込みます。
8'h24 レイテンシ対応 RO レイテンシ測定の準備ができていることを示します。

Interlaken (第 2 世代) インテル Agilex FPGA IP 設計例ampユーザーガイドのアーカイブ

このユーザーガイドの最新版および以前のバージョンについては、 インターラーケン（2位） 世代）インテルAgilex FPGA IPデザインExampユーザーガイド HTML バージョン。バージョンを選択し、[ダウンロード] をクリックします。IP またはソフトウェア バージョンがリストされていない場合は、以前の IP またはソフトウェア バージョンのユーザー ガイドが適用されます。
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。

Interlaken (第 2 世代) Intel Agilex FPGA IP デザイン Ex のドキュメント改訂履歴ampユーザーガイド

ドキュメントバージョン インテル Quartus Prime バージョン IPバージョン 変更点
2022.08.03 21.3 20.0.1 インテル Agilex F シリーズ トランシーバー SoC 開発キットのデバイス OPN を修正しました。
2021.10.04 21.3 20.0.1 • QuestaSim シミュレータのサポートが追加されました。
• NCSim シミュレータのサポートが削除されました。
2021.02.24 20.4 20.0.1 • ハードウェア設計例のセクションに、PAM4の未使用トランシーバーチャネルの保持に関する情報を追加しました。ample コンポーネント。
• セクション「インターフェース信号」にpll_ref_clk[1]信号の説明を追加しました。
2020.12.14 20.4 20.0.0 • 更新されたsampハードウェア設計のテストのセクションのInterlakenモードとInterlaken Look-asideモードのハードウェアテスト出力ampル。
• Interlaken Look-aside設計用のレジスタマップを更新しました。ampセクション「レジスタマップ」を参照してください。
• ハードウェア設計テストのセクションに、ハードウェアテスト実行の成功基準を追加しました。ampル。
2020.10.16 20.2 19.3.0 ハードウェア設計のテストでRX側の初期適応キャリブレーションを実行するコマンドを修正しました。ampルセクション。
2020.06.22 20.2 19.3.0 • デザイン例ampファイルは、Interlaken Lookaside モードで使用できます。
• 設計のハードウェアテストampファイルは、インテル Agilex デバイスのバリエーションで利用できます。
• 図を追加: Interlaken (第2世代) 設計の高レベルブロック図 Exampル。
• 以下のセクションを更新しました:
– ハードウェアおよびソフトウェアの要件
– ディレクトリ構造
• Interlaken Look-aside 関連の更新を含めるために以下の図を修正しました:
– 図: Interlaken (第 2 世代) ハードウェア設計例ampルハイ
E タイル NRZ モード バリエーションのレベル ブロック図
– 図: Interlaken (第 2 世代) ハードウェア設計例ample E タイル PAM4 モードのバリエーションのハイレベル ブロック図
• 図「IP パラメータ エディター」を更新しました。
• 設計Exのコンパイルと構成のセクションにクロック制御アプリケーションの周波数設定に関する情報を追加しました。ampハードウェアのle。
ドキュメントバージョン インテル Quartus Prime バージョン IPバージョン 変更点

• 次のセクションに Interlaken Look-aside のテスト実行出力を追加しました。
– 設計例のシミュレーションampテストベンチ
– ハードウェア設計のテスト例ample
• インターフェース信号セクションに次の新しい信号を追加しました:
– ミリタリー
– rx_pin_n
– tx_pin_n
– mac_clk_pll_ref
• Interlaken Look-aside設計用のレジスタマップを追加ampセクションの le: レジスタ マップ。
2019.09.30 19.3 19.2.1

clk100 を削除しました。 mgmt_clk は、次の IO PLL への基準クロックとして機能します。
• 図: Interlaken (第 2 世代) ハードウェア設計例ampE タイル NRZ モード バリエーションの高レベル ブロック図。
• 図: Interlaken (第 2 世代) ハードウェア設計例ampE タイル PAM4 モード バリエーションの高レベル ブロック図。
2019.07.01 19.2 19.2 初回リリース。

インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
*その他の名称およびブランドは、一般に各社の所有物である場合があります。
ISO
9001:2015
登録済み
Interlaken (第 2 世代) Intel® Agilex™ FPGA IP デザイン Exampユーザーガイド

インテルロゴ

インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - アイコン 1 オンライン版
インテル Interlaken 第 2 世代 Agilex FPGA IP 設計 Example - アイコン 2 フィードバックを送信
ID: 683800
UG-20239
バージョン: 2022.08.03

ドキュメント / リソース

インテル Interlaken (第 2 世代) Agilex FPGA IP 設計 Example [pdf] ユーザーガイド
Interlaken 第 2 世代 Agilex FPGA IP 設計 Example、Interlaken、第2世代Agilex FPGA IPデザインExampファイル、Agilex FPGA IP 設計例ampファイル、IP 設計例ample

参考文献

関連記事

コメントを残す

あなたのメールアドレスは公開されません。 必須項目はマークされています *