SYnOPSYS FPGA Sintésis Synplify Pro pikeun Microsemi Edition Pituduh Pamaké

Synopsys FPGA Synthesis - Synplify Pro pikeun Microsemi Edition
mangrupakeun alat komprehensif pikeun palaksanaan FPGA kalawan rupa-rupa
fitur dirancang pikeun mantuan pamaké dina sintésis logika jeung desain
ngamalir.

Parentah Pamakéan Produk

Bab 1: Pendahuluan

Bab ieu nyadiakeun leuwihview tina Synopsys FPGA jeung
Produk Prototyping, Parabot Palaksanaan FPGA, sareng Synopsys FPGA
Fitur Alat.

Wengkuan Dokumén

Set dokumen kalebet inpormasi ngeunaan fitur produk
sarta dimaksudkeun pikeun pamaké museurkeun sintésis jeung desain FPGA
ngamalir.

Ngamimitian

Pikeun ngamimitian nganggo parangkat lunak, jalankeun éta nuturkeun anu disayogikeun
parentah jeung tingal pituduh pamaké pikeun pitulung.

Pamaké Interface Leuwihview

Familiarize diri jeung panganteur pamaké pikeun éfisién
napigasi ngaliwatan fitur software.

Bab 2: Aliran Desain Sintésis FPGA

Bab ieu ngajéntrékeun Aliran Desain Sintésis Logika pikeun FPGA
sintésis.

Bab 3: Nyiapkeun Input

Diajar kumaha ngagunakeun Sumber Basa Campuran Files jeung Incremental
Compiler pikeun persiapan input efisien.

Catetan: Waspada naon waé watesan anu aya hubunganana
kalayan ngagunakeun Incremental Compiler.

FAQ

Q: Dupi abdi tiasa ngadamel salinan dokuméntasi?

A: Sumuhun, perjanjian lisénsi ngidinan nyieun salinan pikeun internal
make ngan kalawan attribution ditangtoskeun.

Q: Kumaha kuring ngamimitian software?

A: Tingali kana bagian "Ngamimitian" dina Bab 1 tina
pituduh pamaké pikeun parentah lengkep dina ngamimitian software.

Q: Naon panongton dimaksudkeun pikeun pituduh pamaké ieu?

A: Buku pituduh ditujukeun pikeun jalma anu resep kana FPGA
aliran sintésis jeung desain.

View Fullscreen

Synopsys FPGA Sintésis
Synplify Pro pikeun Microsemi Edition
Guide pamaké
Oktober 2014

Bewara Hak Cipta sareng Émbaran Milik
Copyright © 2014 Synopsys, Nyarita Sadaya hak ditangtayungan. Parangkat lunak sareng dokuméntasi ieu ngandung inpormasi rahasia sareng proprietary anu mangrupikeun milik Synopsys, Inc. Parangkat lunak sareng dokuméntasi dilengkepan ku perjanjian lisénsi sareng tiasa dianggo atanapi disalin ngan saluyu sareng syarat perjanjian lisénsi. Euweuh bagian tina software jeung dokuméntasi bisa dihasilkeun, dikirimkeun, atawa ditarjamahkeun, dina bentuk naon atawa ku cara naon baé, éléktronik, mékanis, manual, optik, atawa lamun heunteu, tanpa idin tinulis saméméh Synopsys, Inc., atawa sakumaha dinyatakeun disadiakeun ku perjanjian lisénsi.
Hak pikeun Nyalin Dokuméntasi
Kasapukan lisénsi jeung Synopsys ngidinan nu boga lisénsi nyieun salinan dokuméntasi pikeun pamakéan internal wungkul.
Tiap salinan wajib ngawengku sakabéh hak cipta, mérek dagang, tanda jasa, jeung bewara hak proprietary, lamun aya. Licensee kedah masihan nomer sequential ka sadaya salinan. Salinan ieu kedah ngandung legenda di handap ieu dina halaman panutup:
"Dokumén ieu duplikat kalayan idin Synopsys, Inc., pikeun pamakéan éksklusif ______________________________________ jeung karyawan na. Ieu nomer salinan __________ ".
Pernyataan Control Tujuan
Sadaya data téknis anu aya dina ieu publikasi tunduk kana hukum kontrol ékspor Amérika Serikat. Panyingkepan ka warga nagara nagara sanés anu bertentangan sareng hukum Amérika Serikat dilarang. Tanggung jawab pamaca pikeun nangtoskeun peraturan anu berlaku sareng matuh kana éta.
LO

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bantahan
SYNOPSYS, INC., JEUNG LICENSORERS na teu nyieun jaminan nanaon, dinyatakeun atawa tersirat, ngeunaan bahan ieu, kaasup, tapi teu diwatesan ku, HARANSI TERSIRAT OF MERCHANTABILITY jeung kabugaran pikeun bisnis husus.
Merek Dagang Kadaptar (®)
Synopsys, AEON, AMPS, Astro, Paripolah Extracting Synthesis Technology, Cadabra, CATS, Certified, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formalitas, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, METeols Leda, MASTTools, LightTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Hasil Saderhana, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, the Synplicity logo, Synplify, Synplify Pro, Synplify Pro, Synthesis Optimization, VCS Optimization Constraints Vera, sarta YIELDdirector mangrupakeun mérek dagang kadaptar ti Synopsys, Inc.
Mérek dagang (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DirecterHDLpse, Discovery Designer, DirecterHDLpse, DiscoveryPoy Designer Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Téknologi Optimasi Hirarki, Sistem Prototyping ASIC berprestasi tinggi, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, Jupiter-XT, JupiterXT-ASIC, Liberty, Libra-Passport, Macro-Passport Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planét, Planét-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturnus, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRext, SystemCallurus TSUPREM-4, VCSi, VHDL Compiler, VMC, sareng Worksheet Buffer mangrupikeun mérek dagang Synopsys, Inc.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Tanda jasa (sm)
MAP-in, SVP Café, sareng TAP-in mangrupikeun tanda jasa Synopsys, Inc. SystemC mangrupikeun mérek dagang tina Open SystemC Initiative sareng dianggo dina lisénsi. ARM sareng AMBA mangrupakeun mérek dagang kadaptar ti ARM Limited. Saber mangrupakeun mérek dagang kadaptar ti SabreMark Limited Partnership sarta dipaké dina lisénsi. Sadaya produk atanapi nami perusahaan tiasa janten mérek dagang ti nu gaduhna.
Dicitak di AS Oktober 2014

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

eusi

Bab 1: Pendahuluan
Synopsys FPGA sareng Produk Prototyping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Parabot Palaksanaan FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Fitur Alat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Lingkup Dokumén. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Set Dokumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Panongton . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Ngamimitian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Ngamimitian Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Meunangkeun Pitulung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Pamaké Interface Leuwihview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Bab 2: Aliran Desain Sintésis FPGA
Aliran Desain Sintésis Logika. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Bab 3: Nyiapkeun Input
Nyetél Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Nyiptakeun Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Ngagunakeun Editor Pitulung Konteks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Mariksa Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Ngédit Sumber HDL Files kalawan Editor Téks Diwangun-di . . . . . . . . . . . . . . . . . . . . 35 Nyetél Préferénsi Jandela Édit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Ngagunakeun Éditor Téks Éksternal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Ngagunakeun Perpustakaan Extensions pikeun Verilog Perpustakaan Files. . . . . . . . . . . . . . . . . . . . . . . 42
Ngagunakeun Sumber Basa Campuran Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Ngagunakeun kompiler Incremental. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Watesan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Ngagunakeun Aliran Verilog Struktural. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Watesan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Gawe sareng Konstrain Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Iraha Nganggo Konstrain Files leuwih Source Code. . . . . . . . . . . . . . . . . . . . . . . . 53 Ngagunakeun Editor Téks pikeun Konstrain Files (Warisan). . . . . . . . . . . . . . . . . . . . . . . . 54 Pedoman Sintaksis Tcl pikeun Konstrain Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Mariksa Konstrain Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Bab 4: Nyetél Proyék Sintésis Logika
Nyetél Proyék Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Nyieun Proyék File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Muka Proyék Aya File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Nyieun Parobahan kana Proyék . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Proyék Setélan View Préferénsi tampilan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ngamutahirkeun Verilog Include Paths in Old Project Files. . . . . . . . . . . . . . . . . . . . 65
Ngatur Proyék File Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Nyieun Polder Adat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Ngamanipulasi Polder Proyék Adat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Ngamanipulasi Adat Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Nyetél Palaksanaan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Gawé sareng Sababaraha Palaksanaan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Nyetél Pilihan Palaksanaan Sintésis Logika. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Nyetel Pilihan Alat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Nyetel Pilihan Optimasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Nangtukeun Frékuénsi Global sareng Konstrain Files. . . . . . . . . . . . . . . . . . . . . . 80 Nangtukeun Pilihan Hasil. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Nangtukeun Kaluaran Laporan Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Nyetel Pilihan Verilog sareng VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Nangtukeun Atribut sareng Diréktif. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Nangtukeun Atribut sareng Diréktif dina VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 91 Nangtukeun Atribut jeung Directives dina Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 92 Nangtukeun Atribut Ngagunakeun Editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 Nangtukeun Atribut dina Konstrain File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Pilarian Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Ngidentipikasi Files pikeun Pilarian. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Nyaring Files pikeun Pilarian. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Ngamimitian Pilarian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Hasil Pilarian. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Ngarsipkeun Files jeung Proyék. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arsipkeun Proyék . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Unarsipkeun Proyék . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Salin Proyék. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Bab 5: Nangtukeun Watesan
Ngagunakeun SCOPE Editor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Nyiptakeun Watesan dina Editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Nyieun Konstrain Jeung Komando Citakan FDC. . . . . . . . . . . . . . . . 116
Nangtukeun Watesan RUANG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Ngasupkeun jeung Ngédit Watesan Lingkup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Nyetel Watesan Jam sareng Jalur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Nangtukeun Watesan Input sareng Output. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Nangtukeun Tipe Pad I/O Standar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Ngagunakeun TCL View tina GUI RUANG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Pituduh pikeun Ngasupkeun sareng Ngédit Watesan. . . . . . . . . . . . . . . . . . . . . . . . 127
Nangtukeun Pangecualian Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Nangtukeun Ti / Ka / Ngaliwatan Poin pikeun Timing Pangecualian. . . . . . . . . . . . . . . . . 130 Nangtukeun Jalur Multicycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Nangtukeun Jalan Palsu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Milarian Objék sareng Tcl panggihan sareng dilegakeun. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Nangtukeun Pola Pilarian pikeun Tcl manggihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Ngamurnikeun Tcl Teangan Hasil kalawan -filter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Ngagunakeun Komando Panggihan Tcl pikeun Nangtukeun Koléksi. . . . . . . . . . . . . . . . . . . . . 138 Nganggo Tcl expand Command to Define Collections . . . . . . . . . . . . . . . . . . 140 Mariksa Tcl panggihan tur dilegakeun Hasil. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Ngagunakeun Tcl panggihan tur dilegakeun dina Batch Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Ngagunakeun Koléksi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Babandingan Métode pikeun Nangtukeun Koléksi. . . . . . . . . . . . . . . . . . . . . . . 144 Nyiptakeun sareng Ngagunakeun Koléksi SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Nyiptakeun Koléksi nganggo Paréntah Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing sareng Ngamanipulasi Koléksi sareng Paréntah Tcl. . . . . . . . . . . . . . . 150
Konversi SDC menjadi UG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Ngagunakeun SCOPE Editor (Warisan) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Ngasupkeun jeung Ngédit Watesan RUANG (Warisan) . . . . . . . . . . . . . . . . . . . . . 157 Nangtukeun Watesan Waktu RUANG (Warisan) . . . . . . . . . . . . . . . . . . . . . . . 159 Ngasupkeun Konstrain Default . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Nyetel Watesan Jam sareng Jalur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Nangtukeun Jam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Nangtukeun Watesan Input sareng Output (Warisan). . . . . . . . . . . . . . . . . . . . . . . 169 Nangtukeun Jalan Palsu (Warisan) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 6: Sintésis jeung Nganalisis Hasil
Sintésis Desain Anjeun. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Ngajalankeun Sintésis Logika. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Ngagunakeun Mariksa Up-to-date pikeun Manajemén Pakasaban. . . . . . . . . . . . . . . . . . . . . . 174
Mariksa Log File Hasilna . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing sarta Gawé Jeung Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Ngaksés Laporan Husus Gancang . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Ngaksés Hasil tina Jarak Jauh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Nganalisis Hasil Ngagunakeun Log File Laporan . . . . . . . . . . . . . . . . . . . . . . . . . 189 Ngagunakeun Jandela Lalajo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Mariksa Pamakéan Sumberdaya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Nanganan Pesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Mariksa Hasil dina Pesen Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Nyaring Pesen dina Pesen Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Nyaring Pesen ti Jalur Komando . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Otomatis Nyaring Pesen sareng Skrip Tcl. . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Kadali Pesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Nanganan Warnings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Ngagunakeun Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Ngagunakeun Continue on Error pikeun Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
Bab 7: Nganalisis sareng Analis HDL sareng FSM Viewer
Gawé di Schematic Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Ngabédakeun Antara Analis HDL Views. . . . . . . . . . . . . . . . . . . . . . . . 209 Mukaan Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewdina Properties Obyék. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Milih objék dina RTL / Téhnologi Views. . . . . . . . . . . . . . . . . . . . . . . 215 Gawe sareng Multisheet Schematics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Pindah Antara Views dina Jandéla Schematic. . . . . . . . . . . . . . . . . . . . . . . 218 Skema Setélan View Karesep . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Ngatur Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Ngajalajah Hierarki Desain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Ngaliwatan Hierarki Desain sareng Browser Hierarki . . . . . . . . . . . . . . . . 222 Ngajalajah Hierarki Objék ku Ngadorong/Popping . . . . . . . . . . . . . . . . . . . . . . . 223 Ngajalajah Hierarki Objék tina Instans Transparan. . . . . . . . . . . . . . . . . . . 228
Manggihan Objék. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Ngotektak pikeun Milarian Objék dina Analis HDL Views. . . . . . . . . . . . . . . . . . . . . . . 230 Ngagunakeun Teangan pikeun Panyungsi Hierarkis jeung Diwatesan . . . . . . . . . . . . . . . . . . . . 232 Ngagunakeun Wildcards jeung Paréntah Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngagabungkeun Panggihan sareng Nyaring pikeun Nyaring Panyungsi. . . . . . . . . . . . . . . . . . . . . . 240 Ngagunakeun Find pikeun Milarian Output Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Panyebaran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing dina RTL / Téhnologi View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing ti RTL / Téhnologi View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing tina Jandéla Éditor Téks. . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing tina Jandéla Aksara Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing ti FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Nganalisis Kalayan Alat Analis HDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewHierarki Desain sareng Kontéks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Skéma Nyaring. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Ngalegaan Pin jeung Logika Net. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Ngalegaan jeung Viewdina Sambungan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Flattening Skématik Hierarki. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Ngaminimalkeun Pamakéan Mémori Bari Nganalisis Desain. . . . . . . . . . . . . . . . . . . 267
Ngagunakeun FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Bab 8: Nganalisis Timing
Nganalisis Timing dina Schematic Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewÉmbaran Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Annotating Émbaran Timing dina Schematic nu Views. . . . . . . . . . . . . . . . . . 275 Nganalisis Tangkal Jam dina RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewdina Jalur Kritis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Nanganan Slack Négatip. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Ngahasilkeun Laporan Timing Adat sareng STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Ngagunakeun Konstrain Desain Analisis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Skenario pikeun Ngagunakeun Konstrain Desain Analisis. . . . . . . . . . . . . . . . . . . . . . 285 Nyiptakeun ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Ngagunakeun Ngaran Obyék Bener dina adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Ngagunakeun Konstrain Otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Hasil tina Konstrain Otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Bab 9: Inferring Objék Tingkat Luhur
Nangtukeun Kotak Hideung pikeun Sintésis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiating Hideung Box jeung I / OS di Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiating Hideung Box jeung I/Os dina VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 300 Nambahkeun Watesan Timing Hideung Box. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Nambahkeun Atribut Hideung Box lianna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Mesin State pikeun Sintésis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Nangtukeun Mesin Propinsi di Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Nangtukeun Mesin Propinsi di VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Nangtukeun FSMs kalawan Atribut jeung Directives . . . . . . . . . . . . . . . . . . . . . . . . 309
Nangtukeun FSMs Aman. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferensi RAM otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Atribut RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Inferring Blok RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Initializing RAMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initializing RAMs di Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initializing RAM dina VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Bab 10: Nangtukeun Desain-Tingkat Optimasi
Tip pikeun Optimasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Tip Optimasi Umum. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ngaoptimalkeun pikeun Wewengkon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Ngaoptimalkeun pikeun Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ngadalikeun Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Laporan Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kumaha Retiming Gawé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Ngajaga Objék tina Dioptimalkeun Jauh. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Ngagunakeun syn_keep pikeun Ngawétkeun atawa Réplikasi . . . . . . . . . . . . . . . . . . . . . . . 343 Ngadalikeun Hierarki Flattening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Ngawétkeun Hirarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Ngaoptimalkeun Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Nyetel wates Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Ngadalikeun Buffering jeung Réplikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Ngabagikeun Sumberdaya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Nyelapkeun I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Ngaoptimalkeun Mesin Propinsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Mutuskeun iraha Ngaoptimalkeun Mesin State. . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Ngajalankeun FSM Compiler LO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Ngajalankeun FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Nyelapkeun Probe. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Probe dina Kode Sumber. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Nambahkeun Atribut usik sacara Interaktif. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Bab 11: Gawe sareng Titik Kompilasi
Nyusun Poin Dasar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages tina Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manual Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nested Compile Points. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Nyusun Tipe Titik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Nyusun Dasar-dasar Sintésis Titik. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Nyusun Point Konstrain Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Modél Logika Antarmuka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interface Timing pikeun Compile Points. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Nyusun Titik Sintésis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Incremental Compile Point Sintésis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Maju-annotation of Compile Point Timing Konstrain. . . . . . . . . . . . . . . . 384
Sintésis Titik Kompilasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 The Manual Compile Point Aliran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Nyiptakeun Konstrain Tingkat Top File pikeun Compile Points. . . . . . . . . . . . . . . . 388 Nangtukeun Manual Compile Points. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Netepkeun Watesan dina Tingkat Compile Point. . . . . . . . . . . . . . . . . . . . . . . . 391 Nganalisis Hasil Compile Point. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Ngagunakeun Compile Points kalawan Fitur lianna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Ngagabungkeun Titik Kompilasi sareng Multiprocessing. . . . . . . . . . . . . . . . . . . . . . . 396
Resynthesizing Incrementally . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Nyintésiskeun deui Titik Kompilasi sacara bertahap. . . . . . . . . . . . . . . . . . . . . . . . . 397
Bab 12: Gawe sareng Input IP
Ngahasilkeun IP sareng SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nangtukeun FIFO sareng SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nangtukeun RAM sareng SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Nangtukeun Byte-Aktipkeun RAM sareng SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . 416 Nangtukeun ROM sareng SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Nangtukeun panambah / pangurangan sareng SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Nangtukeun Counter sareng SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Aliran Énkripsi IP FPGA Synopsys. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Leuwihview tina Synopsys FPGA IP Aliran. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Énkripsi sareng Dekripsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Gawe sareng IP Énkripsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Encrypting IP Anjeun. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Énkripsi IP nganggo Script encryptP1735.pl. . . . . . . . . . . . . . . . . . . . . . . . . 448 Énkripsi IP nganggo Script encryptIP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Nangtukeun Métode Kaluaran Script. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Nyiapkeun Paket IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Ngagunakeun Sumber Hyper. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Ngagunakeun Hyper Source pikeun Prototyping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Ngagunakeun Sumber Hyper pikeun Desain IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Threading Sinyal Ngaliwatan Hierarki Desain hiji IP. . . . . . . . . . . . . . . 461
Bab 13: Ngaoptimalkeun Prosés pikeun Produktivitas
Ngagunakeun Batch Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Ngajalankeun Mode Batch dina Proyék File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Ngajalankeun Mode Batch sareng Skrip Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Lisensi antrian. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Gawe sareng Tcl Scripts and Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Ngagunakeun Paréntah jeung Aksara Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Ngahasilkeun Skrip Pakasaban. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Nyetel Jumlah Pakasaban Paralel. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Nyieun Tcl Synthesis Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Ngagunakeun Variabel Tcl pikeun Coba Frékuénsi Jam Béda. . . . . . . . . . . . . . . . . . 476 Ngagunakeun Variabel Tcl pikeun Coba Sababaraha Téknologi Target. . . . . . . . . . . . . . . . . 478 Ngajalankeun Sintésis Bottom-Up sareng Naskah . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Ngaotomatisasi Aliran sareng synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Bab 14: Ngagunakeun Multiprocessing
Multiprocessing Jeung Compile Points. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Nyetel Proyék Paralel Maksimum. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisensi Garapan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Bab 15: Ngaoptimalkeun pikeun Desain Microsemi
Ngaoptimalkeun Desain Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Ngagunakeun Microsemi Hideung Boxes siap pake. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Ngagunakeun Smartgen Macros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Gawe sareng Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Nangtukeun syn_radhardlevel dina Kode Sumber. . . . . . . . . . . . . . . . . . . . . . . 490 LO
Bab 16: Gawe sareng Kaluaran Sintésis
Ngalirkeun Inpormasi ka Alat P&R. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Pin Locations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Nangtukeun Lokasi pikeun Microsemi Bus Ports. . . . . . . . . . . . . . . . . . . . . . . . . 495 Nangtukeun Macro sareng ngadaptar Penempatan. . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Ngahasilkeun Kaluaran Spésifik Vendor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Nargetkeun Kaluaran ka Vendor Anjeun. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Ngaropea Format Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Bab 17: Ngajalankeun Operasi Post-Sintésis
Ngajalankeun P&R Otomatis saatos Sintésis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Gawe sareng Alat Identipikasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Ngaluncurkeun tina Alat Synplify Pro. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Nanganan Masalah sareng Launching Identify. . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Ngagunakeun Alat Identipikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Ngagunakeun Compile Points jeung Identify Tool. . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulasi sareng Alat VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

BAB 1
Bubuka
Bubuka ieu parangkat lunak Synplify Pro® ngajelaskeun ieu:
· Synopsys FPGA jeung Produk Prototyping, dina kaca 16 · Lingkup Dokumén, dina kaca 21 · Ngamimitian, dina kaca 22 · Antarmuka Pamaké Leuwihview, dina kaca 24

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 1: Pendahuluan

Synopsys FPGA jeung Prototyping Produk

Synopsys FPGA jeung Prototyping Produk
Gambar di handap ieu mintonkeun Synopsys FPGA jeung kulawarga Prototyping produk.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Synopsys FPGA jeung Prototyping Produk

Bab 1: Pendahuluan

Parabot Palaksanaan FPGA
Produk Synplify Pro sareng Synplify Premier mangrupikeun alat sintésis RTL khususna dirancang pikeun FPGAs (field programmable gate arrays) sareng CPLDs (kompléx programmable logic devices).

Synplify Pro Synthesis Software
Parangkat lunak sintésis Synplify Pro FPGA mangrupikeun standar industri de facto pikeun ngahasilkeun desain FPGA anu berkinerja tinggi, biaya-éféktif. Unik na
Paripolah Extracting Synthesis Technology® (BEST) algoritma, ngalakukeun
optimasi tingkat luhur saméméh nyintésis kode RTL kana logika FPGA husus. Pendekatan ieu ngamungkinkeun pikeun optimasi unggul sakuliah FPGA, runtimes gancang, jeung kamampuhan pikeun nanganan desain anu kacida gedéna. Parangkat lunak Synplify Pro ngadukung konstruk basa VHDL sareng Verilog panganyarna kalebet SystemVerilog sareng VHDL 2008. Alatna nyaéta téknologi mandiri anu ngamungkinkeun retargeting gancang sareng gampang antara alat FPGA sareng padagang ti hiji proyék desain tunggal.

Synplify Premier Synthesis Software
Fungsi Synplify Premier mangrupikeun superset tina alat Synplify Pro, nyayogikeun palaksanaan FPGA pamungkas sareng lingkungan debug. Éta kalebet suite alat sareng téknologi anu komprehensif pikeun désainer FPGA canggih, sareng ogé janten mesin sintésis pikeun prototipe ASIC anu nargétkeun prototipe basis FPGA tunggal.
Produk Synplify Premier nawiskeun desainer FPGA sareng prototipe ASIC nargétkeun FPGA tunggal kalayan metode palaksanaan desain sareng debug anu paling éfisién. Dina sisi palaksanaan desain, éta kalebet fungsionalitas pikeun panutupan waktos, verifikasi logika, pamakean IP, kasaluyuan ASIC, sareng palaksanaan DSP, ogé integrasi anu ketat sareng alat back-end vendor FPGA. Di sisi debug, éta nyayogikeun pikeun verifikasi sistem FPGA anu sacara dramatis ngagancangkeun prosés debug, sareng ogé kalebet metode anu gancang sareng nambahan pikeun milarian masalah desain anu hese dihartikeun.

Synopsys FPGA Fitur Alat
Tabél ieu ngabédakeun antara fungsionalitas utama dina Synplify Pro, Synplify, Synplify Premier, sareng Synplify Premier sareng produk Design Planner.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 1: Pendahuluan

Synopsys FPGA jeung Prototyping Produk

Synplify Synplify Pro

Performance

Paripolah Extracting Sintésis

Technology® (BESTTM)

Ngajual-dihasilkeun Core / IP

Rojongan (téknologi tangtu)

FSM Compiler

FSM Explorer

Konversi Jam Gated

Ngadaptar Pipelining

Ngadaptar Retiming

SCOPE® Konstrain Entry

Fitur reliabiliti tinggi

Tempat-na-jalur terpadu

Analisis

HDL Analis®

Pilihan

Timing Analyzer

Titik-ka-titik

FSM Viewer

Crossprobing

Nyiptakeun Point Probe

Identify® Instrumentor

Identipikasi Debugger

Analisis kakuatan (SAIF)

Desain fisik

Rencana Desain File

Logika Assignment ka Wewengkon

Synplify Premier
x
x
xxxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxxx
xx
xxxxxx
xx

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Synopsys FPGA jeung Prototyping Produk

Bab 1: Pendahuluan

Estimasi Wewengkon jeung Kapasitas Wewengkon Pin Tugas Optimasi Fisik Sintésis Fisik Analis Fisik Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Enhanced Optimization Fast Synthesis Multiprocessing Compile on Error Team Design Mixed Language Design Compile Points Hierarkis Design True Batch Mode (Lisensi ngambang wungkul) Mode Batch R Balik-annotation tina P & R Data Verifikasi Formal

Synplify Synplify Pro

xxx

–

Identipikasi Integrasi

kawates

Synplify Premier
xxx
xxxxx
xxx
x
x modus sintésis logika x

Synplify Premier DP
x
xxxxx
xxxxx
xxx
x
xx Modeu sintésis logika
x

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 1: Pendahuluan

Synopsys FPGA jeung Prototyping Produk

Balik-annotation of P&R Data Desain Lingkungan Téks Editor View Lalajo Jandela Pesen Jandela Jandela Tcl Sababaraha Palaksanaan Téknologi Vendor Ngadukung Prototyping Fitur Fitur Runtime Compile Points Gated Clock Conversion Compile on Error

Synplify Synplify Pro

Synplify Premier
xxxxx Dipilih
xxx

Synplify Premier DP
x
xxxxx Dipilih
xxx

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Wengkuan Dokumén

Bab 1: Pendahuluan

Wengkuan Dokumén
Di handap ieu ngajelaskeun ruang lingkup dokumen ieu sareng pamiarsa anu dimaksud.

The Dokumén Set
Buku pituduh ieu mangrupa bagian tina susunan dokumén anu ngawengku manual rujukan jeung tutorial. Éta dimaksudkeun pikeun dianggo sareng dokumén anu sanés dina set éta. Éta konsentrasi dina ngajelaskeun kumaha ngagunakeun parangkat lunak Synopsys FPGA pikeun ngalaksanakeun tugas-tugas biasa. Ieu ngandung harti di handap:
· Buku pituduh ngan ukur ngajelaskeun pilihan anu dipikabutuh pikeun ngalakukeun tugas-tugas biasa
dijelaskeun dina manual. Éta henteu ngajelaskeun unggal paréntah sareng pilihan anu sayogi. Pikeun katerangan lengkep sadaya pilihan paréntah sareng sintaksis, tingal Antarmuka Pamaké Overview bab dina Synopsys FPGA Synthesis Rujukan Manual.
· Buku pituduh ngandung inpormasi dumasar-tugas. Pikeun ngarecahna tina
kumaha informasi diatur, tingali Meunangkeun Pitulung, dina kaca 22.

Panongton
Alat parangkat lunak Synplify Pro ditargetkeun pikeun pamekar sistem FPGA. Dianggap yén anjeun terang ngeunaan hal-hal ieu:
· Desain sintésis · RTL · FPGAs · Verilog / VHDL

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 1: Pendahuluan

Ngamimitian

Ngamimitian
Bagian ieu nunjukkeun anjeun kumaha ngamimitian sareng parangkat lunak sintésis Synopsys FPGA. Éta ngajelaskeun topik di handap ieu, tapi henteu ngagentos inpormasi dina petunjuk pamasangan ngeunaan lisénsi sareng pamasangan:
· Ngamimitian Software, dina kaca 22 · Meunangkeun Pitulung, dina kaca 22

Ngamimitian Software
1. Upami anjeun teu acan rengse, install Synopsys FPGA software sintésis nurutkeun parentah instalasi.
2. Mimitian software.
Upami anjeun damel dina platform Windows, pilih
Programs-> Synopsys-> Vérsi produk tina tombol Start.
Upami anjeun nuju damel dina platform UNIX, ketik anu cocog
paréntah dina garis paréntah:
synplify_pro
· Paréntah ngamimitian alat sintésis, sareng muka jandela Proyék. Lamun
Anjeun parantos ngajalankeun parangkat lunak sateuacana, jandelana ningalikeun proyék sateuacana. Kanggo inpo nu langkung lengkep ihwal panganteur, tingali Antarbeungeut pamaké Leuwihview bab tina Manual Rujukan.

Meunangkeun Pitulung
Sateuacan anjeun nyauran Synopsys Support, tingali inpormasi anu didokumentasikeun. Anjeun tiasa ngaksés inpormasi online tina ménu Pitulung, atanapi tingal versi PDF. Tabel di handap ieu nunjukkeun anjeun kumaha inpormasi diatur.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngamimitian
Pikeun pitulung sareng… Nganggo fitur parangkat lunak Kumaha…
Inpo aliran
Talatah kasalahan Atribut sareng diréktif Lisénsi Fitur sintésis Basa sareng sintaksis Sintaksis Tcl Paréntah sintésis Tcl Pembaruan produk

Bab 1: Pendahuluan
Rujuk ka… Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, catetan aplikasi ngeunaan dukungan web situs Synopsys FPGA Synthesis User Guide, catetan aplikasi dina rojongan web situs pitulung Online (pilih Pitulung-> Pesen Kasalahan) Synopsys SolvNet Websitus Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual Pitulung online (pilih Pitulung-> Tcl Pitulung) Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual (Web menu paréntah)

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 1: Pendahuluan

Pamaké Interface Leuwihview

Pamaké Interface Leuwihview
Antarbeungeut pamaké (UI) diwangun ku jandela utama, disebut Project view, jeung jandéla husus atawa views pikeun tugas béda. Pikeun rinci ngeunaan unggal fitur, tingali Bab 2, Antarmuka Pamaké Overview tina Synopsys FPGA Synthesis Rujukan Manual.

Synplify Pro Interface

Tombol Panel

Proyék Toolbar view

Status

Hasil Palaksanaan view

Tab pikeun aksés views

Tcl Script / Pesen Jandela LO

Watch Jandela

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

BAB 2
Ngalir Desain Sintésis FPGA
Bab ieu ngajelaskeun Aliran Desain Sintésis Logika, dina kaca 26.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 2: Aliran Desain Sintésis FPGA

Aliran Desain Sintésis Logika

Parabot Synopsys FPGA nyintésis logika ku cara mimiti ngumpulkeun sumber RTL kana struktur logika anu mandiri-téknologi, teras ngaoptimalkeun sareng memetakan logika kana sumber daya khusus téknologi. Saatos sintésis logika, alat éta ngahasilkeun netlist sareng konstrain khusus vendor file nu bisa Anjeun pake salaku inputs kana alat place-and-rute (P&R).
Gambar di handap ieu nunjukkeun fase sareng alat anu dianggo pikeun sintésis logika sareng sababaraha input sareng kaluaran utama. Anjeun tiasa nganggo parangkat lunak sintésis Synplify Pro pikeun aliran ieu. Analisis waktos interaktif nyaéta pilihan. Sanajan aliran nembongkeun konstrain vendor files salaku inputs langsung ka alat P&R, anjeun kudu nambahan ieu files kana proyék sintésis pikeun timing buleud hideung.

Synopsys FPGA Alat

RTL

RTL Kompilasi

FDC

Sintésis Logika

Sintésis netlist Sintésis konstrain Konstrain Vendor
Alat Ngajual
Tempat & Rute

Prosédur Sintésis Logika

Pikeun aliran desain kalawan parentah hambalan-demi-hambalan dumasar kana desain husus

data, ngundeur tutorial ti websitus. Léngkah-léngkah di handap ieu nyimpulkeun

prosedur pikeun nyintésis desain, anu ogé digambarkeun dina

inohong nu kieu.

1. Jieun proyék.

2. Tambahkeun sumber files kana proyék.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Aliran Desain Sintésis Logika

Bab 2: Aliran Desain Sintésis FPGA

3. Atur atribut jeung konstrain pikeun desain.
4. Atur pilihan pikeun palaksanaan dina kotak dialog Pilihan Palaksanaan.
5. Klik Run pikeun ngajalankeun sintésis logika.
6. Nganalisis hasil, ngagunakeun parabot kawas log file, schematic analis HDL views, jandela Pesen jeung Jandela Watch.
Saatos réngsé desain, anjeun tiasa nganggo kaluaran files pikeun ngajalankeun tempat-na-jalur jeung alat ngajual jeung nerapkeun FPGA.
Gambar di handap ieu daptar léngkah utama dina aliran:

Jieun Proyék
Tambahkeun Sumber Files
Atur Konstrain
Setel Pilihan
Ngajalankeun Software
Nganalisis Hasil Teu Aya Tujuan?
Sumuhun Tempat jeung Rute

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 2: Aliran Desain Sintésis FPGA

Aliran Desain Sintésis Logika

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

BAB 3
Nyiapkeun Input
Nalika anjeun nyintésis desain, anjeun kedah nyetél dua jinis files: HDL files nu ngajelaskeun desain Anjeun, jeung proyék files pikeun ngatur desain. Bab ieu ngajelaskeun prosedur pikeun nyetél ieu files jeung proyék. Ieu ngawengku di handap:
· Nyetél Sumber HDL Files, dina kaca 30 · Ngagunakeun Sumber Basa Campuran Files, dina kaca 44 · Ngagunakeun Incremental Compiler, dina kaca 49 · Ngagunakeun Structural Verilog Flow, dina kaca 51 · Gawé jeung Konstrain Files, dina kaca 53

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

Nyetél Sumber HDL Files
Bagian ieu ngajelaskeun kumaha nyetél sumber anjeun files; proyék file setelan dijelaskeun dina Nyetel Proyék Files, dina kaca 58. Sumber files tiasa di Verilog atanapi VHDL. Kanggo inpo tentang structuring nu filePikeun sintésis, tingal Manual Rujukan. Bagian ieu ngabahas topik di handap ieu:
· Nyiptakeun Sumber HDL Files, dina kaca 30 · Ngagunakeun Context Help Editor, dina kaca 32 · Mariksa Sumber HDL Files, dina kaca 34 · Ngédit Sumber HDL Files jeung Pangropéa Téks Diwangun-di, dina kaca 35 · Ngagunakeun Éditor Téks Éksternal, dina kaca 41 · Nyetél Préferénsi Jandela Édit, dina kaca 39 · Ngagunakeun Ekstensi Perpustakaan pikeun Perpustakaan Verilog Files, dina kaca 42

Nyiptakeun Sumber HDL Files
Bagian ieu ngajelaskeun kumaha cara ngagunakeun pangropéa téksu anu diwangun pikeun nyiptakeun sumber files, tapi teu balik kana detil naon nu files ngandung. Pikeun detil ngeunaan naon anu anjeun tiasa sareng teu tiasa kalebet, sareng inpormasi spésifik vendor, tingali Manual Rujukan. Upami anjeun parantos gaduh sumber files, anjeun tiasa nganggo pangropéa téksu pikeun mariksa sintaksis atanapi ngédit éta file (tingali Mariksa Sumber HDL Files, dina kaca 34 jeung Ngédit Sumber HDL Files jeung Pangropéa Téks Diwangun-di, dina kaca 35).
Anjeun tiasa nganggo Verilog atanapi VHDL pikeun sumber anjeun files. The files gaduh v (Verilog) atanapi vhd (VHDL) file ekstensi masing-masing. Anjeun tiasa nganggo Verilog sareng VHDL files dina rarancang sarua. Kanggo inpo tentang ngagunakeun campuran Verilog jeung input VHDL files, tingali Ngagunakeun Sumber Basa Campuran Files, dina kaca 44.
1. Pikeun nyieun sumber anyar file boh klik HDL file ikon ( ) atanapi lakukeun ieu:
Pilih File-> Anyar atawa pencét Ctrl-n.
Dina kotak dialog Anyar, pilih jenis sumber file Anjeun hoyong nyiptakeun,
Verilog atanapi VHDL. NotLeOthat anjeun tiasa nganggo Editor Pitulung Konteks pikeun desain Verilog anu ngandung konstruksi SystemVerilog dina sumberna.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

file. Kanggo inpo nu leuwih lengkep, tingal Ngagunakeun Editor Pitulung Konteks, dina kaca 32.
Upami anjeun nganggo format Verilog 2001 atanapi SystemVerilog, pastikeun pikeun ngaktipkeun pilihan Verilog 2001 atanapi System Verilog sateuacan anjeun ngajalankeun sintésis (Project->Implementation Options->Verilog tab). The standar Verilog file format pikeun proyék-proyék anyar nyaéta SystemVerilog.

Ketik nami sareng lokasi pikeun file jeung Klik OK. Éditan kosong
jandela muka kalayan nomer garis dina kénca.
2. Ketik inpo sumber dina jandela, atawa potong paste eta. Tempo Ngédit Sumber HDL Files jeung Pangropéa Téks Diwangun-di, dina kaca 35 pikeun inpo nu leuwih lengkep ihwal gawe dina jandela Edit.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

Pikeun hasil sintésis pangalusna, pariksa Manual Rujukan tur pastikeun yén anjeun ngagunakeun constructs sadia tur atribut vendor-spésifik sarta directives éféktif.
3. Simpen dina file ku milih File->Simpen atawa ikon Simpen ( ).
Sakali anjeun geus nyieun sumber file, anjeun tiasa pariksa yén anjeun gaduh sintaksis anu leres, sakumaha anu dijelaskeun dina Mariksa Sumber HDL Files, dina kaca 34.

Ngagunakeun Editor Pitulung Konteks
Lamun anjeun nyieun atawa muka desain Verilog file, Anggo tombol Pitulung Konteks anu dipintonkeun di handapeun jandela pikeun ngabantosan anjeun kode sareng konstruksi Verilog/SystemVerilog dina sumberna. file atawa paréntah konstrain Tcl kana Tcl Anjeun file.
Pikeun nganggo Editor Pitulung Konteks:
1. Klik tombol Pitulung Konteks pikeun mintonkeun pangropéa téksu ieu.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

2. Lamun anjeun milih hiji ngawangun di kénca-sisi jandela, pidangan pitulung online pikeun ngawangun dipintonkeun. Upami konstruksi anu dipilih gaduh fitur ieu diaktipkeun, topik pitulung online ditampilkeun dina luhureun jandela sareng kodeu umum atanapi template paréntah pikeun konstruksi éta dipintonkeun di handap.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

3. Tombol Selapkeun Citakan ogé diaktipkeun. Lamun anjeun klik tombol Selapkeun Citakan, kode atawa paréntah ditémbongkeun dina jandela template diselapkeun kana Anjeun file dina lokasi kursor. Hal ieu ngamungkinkeun anjeun gampang ngalebetkeun kode atanapi paréntah sareng ngarobih pikeun desain anu anjeun badé sintésis.
4. Upami anjeun hoyong nyalin ukur bagian tina citakan, pilih kode atanapi paréntah anu anjeun hoyong selapkeun teras klik Salin. Anjeun teras bisa nempelkeun kana Anjeun file.

Mariksa Sumber HDL Files

Parangkat lunak sacara otomatis pariksa sumber HDL anjeun files nalika eta compiles aranjeunna, tapi lamun rék pariksa kode sumber Anjeun sateuacan sintésis, make prosedur handap. Aya dua jinis pamariksaan anu anjeun lakukeun dina parangkat lunak sintésis: sintaksis sareng sintésis.

1. Pilih sumberna files rék pariksa.
Pikeun mariksa sadaya sumber files dina proyék a, pupus pilih sadaya files dina
daptar proyék, sarta pastikeun yén euweuh nu files dibuka dina jandela aktip. Upami anjeun gaduh sumber aktip file, software ngan mariksa aktip file.
Pikeun mariksa hiji file, buka file kalawan File-> Buka atawa ganda-klik dina
file dina jandela Project. Upami Anjeun gaduh leuwih ti hiji file muka tur hoyong pariksa ngan salah sahijina, nempatkeun kursor anjeun dina luyu file jandela pikeun mastikeun yén éta téh jandela aktip.

2. Pikeun mariksa sintaksis, pilih Run-> Syntax Check atawa pencét Shift+F7.

Parangkat lunak ngadeteksi kasalahan sintaksis sapertos kecap konci sareng tanda baca anu salah sareng ngalaporkeun kasalahan naon waé dina log anu misah file (syntax.log). Upami teu aya kasalahan anu dideteksi, cek sintaksis anu suksés dilaporkeun di handapeun ieu file.

3. Pikeun ngajalankeun cék sintésis, pilih Run-> Sintésis Cék atawa pencét Shift + F8.

Parangkat lunak ngadeteksi kasalahan anu aya hubunganana sareng hardware sapertos kodeu anu salah

flip-flops sarta ngalaporkeun sagala kasalahan dina log misah file (syntax.log). Lamun aya

henteu aya kasalahan, cek sintaksis anu suksés dilaporkeun di handapeun ieu

file.

4. Review kasalahan ku muka syntax.log file nalika dipenta sareng nganggo Find pikeun milarian pesen kasalahan (milarian @E). Klik dua kali dina

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

5-karakter kode kasalahan atawa klik dina téks pesen na push F1 pikeun nembongkeun pitulung pesen kasalahan online.
5. Milarian bagian kode anu tanggung jawab kasalahan ku ngaklik dua kali dina téks pesen dina syntax.log file. Jandéla Éditor Téks muka sumber anu cocog file sareng nyorot kode anu nyababkeun kasalahan.
6. Malikan deui léngkah 4 jeung 5 nepi ka sakabéh kasalahan sintaksis jeung sintésis dibenerkeun.
Pesen tiasa digolongkeun kana kasalahan, peringatan, atanapi catetan. Review sadaya pesen sareng ngabéréskeun kasalahan naon waé. Warnings kirang serius ti kasalahan, tapi anjeun kudu maca ngaliwatan tur ngartos aranjeunna sanajan anjeun teu ngabéréskeun sakabéh éta. Catetan informatif sareng henteu kedah direngsekeun.

Ngédit Sumber HDL Files kalawan Editor Téks Diwangun-di
Pangropéa téksu anu diwangun ngagampangkeun nyiptakeun kode sumber HDL anjeun, view eta, atawa edit lamun Anjeun kudu ngalereskeun kasalahan. Upami anjeun hoyong nganggo pangropéa téksu éksternal, tingali Ngagunakeun Éditor Téks Éksternal, dina kaca 41.
1. Lakukeun salah sahiji di handap pikeun muka sumber file pikeun viewngedit atawa ngedit:
Pikeun otomatis muka kahiji file dina daptar kalawan kasalahan, pencét F5.
Pikeun muka husus file, klik dua kali dina file dina jandela Project atawa
ngagunakeun File-> Buka (Ctrl-o) jeung nangtukeun sumber file.
Jandéla Éditor Téks muka sareng ningalikeun sumberna file. Garis-garis dinomerkeun. Kecap konci aya dina warna biru, sareng koméntar dina warna héjo. Nilai string beureum. Upami anjeun hoyong ngarobih warna ieu, tingali Nyetel Préferénsi Jandela Édit, dina kaca 39.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

2. Pikeun ngédit a file, ngetik langsung dina jandela.
Tabel ieu nyimpulkeun operasi ngedit umum anu anjeun tiasa dianggo. Anjeun oge bisa make potong kompas keyboard tinimbang paréntah.

Pikeun…

Naha…

Motong, nyalin sareng témpél; Pilih paréntah tina pop-up (tahan bolaykeun, atanapi malikan deui tindakan tombol mouse katuhu) atanapi Édit menu.

Pindah ka garis husus

Pencét Ctrl-g atawa pilih Édit-> Go To, ketik nomer garis, teras klik OK.

Manggihan téks

Pencét Ctrl-f atawa pilih Édit -> Pilarian. Ketik téks anu anjeun hoyong milarian, teras klik OK.

Ganti téks

Pencét Ctrl-h atawa pilih Édit-> Ganti. Ketik téks anu anjeun hoyong milarian, sareng téks anu anjeun hoyong ganti. Pencét OK.

Lengkepan kecap konci

Ketik karakter anu cukup pikeun ngaidentipikasi kecap konci sacara unik, teras pencét Esc.

Indent téks ka katuhu Pilih blok, terus pencét Tab. Indent téks ka kénca LSOmilih blok, terus pencét Shift-Tab.

Robah kana hurup ageung Pilih téks, teras pilih Édit-> Lanjutan -> Huruf ageung atanapi pencét Ctrl-Shift-u.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

Pikeun… Robah kana hurup leutik Tambahkeun koméntar blokir
Édit kolom

Naha…
Pilih téks, teras pilih Édit-> Lanjutan -> Huruf leutik atanapi pencét Ctrl-u.
Pasang kursor di awal téks koméntar, teras pilih Édit-> Lanjutan-> Kode Koméntar atanapi pencét Alt-c.
Pencét Alt, sareng nganggo tombol beurit kénca pikeun milih kolom. Dina sababaraha platform, anjeun kedah nganggo konci dimana fungsionalitas Alt dipetakeun, sapertos konci Meta atanapi inten.

3. Pikeun motong sareng nempelkeun bagian tina dokumén PDF, pilih ikon T-shaped Text Select, nyorot téks anu anjeun peryogikeun teras salin sareng témpél kana anjeun. file. Ikon Text Select ngamungkinkeun anjeun milih bagian tina dokumén.
4. Pikeun nyieun jeung digawekeun ku tetengger di Anjeun file, tingali tabel di handap ieu.
Tetengger mangrupakeun cara merenah pikeun nganapigasi panjang files atawa luncat ka titik dina kode nu sering anjeun tingal. Anjeun tiasa nganggo ikon dina tulbar Édit pikeun operasi ieu. Upami anjeun teu tiasa ningali tulbar Édit di belah katuhu jandela anjeun, ganti ukuran sababaraha tulbar anu sanés.

Pikeun… Selapkeun tetengger
Pupus tetengger
Pupus sadaya tetengger

Naha…
Pencét dimana waé dina garis anu anjeun hoyong tetengger. Pilih Edit-> Toggle Bookmarks, pencét Ctrl-F2, atawa pilih ikon munggaran dina Edit toolbar. Nomer garis disorot pikeun nunjukkeun yén aya tetengger di awal garis éta.
Klik mana dina garis kalawan tetengger. Pilih Edit-> Toggle Bookmarks, pencét Ctrl-F2, atawa pilih ikon munggaran dina Edit toolbar. Nomer garis henteu disorot deui saatos tetengger dipupus.
Pilih Édit-> Pupus sadaya Tetengger, pencét Ctrl-Shift-F2, atanapi pilih ikon anu terakhir dina toolbar Édit. Nomer garis henteu disorot deui saatos téténggér dihapus.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

Pikeun…
Napigasi a file ngagunakeun tetengger

Naha…
Anggo paréntah Bookmark Salajengna (F2) sareng Bookmark Saméméhna (Shift-F2) tina ménu Édit atanapi ikon anu aya dina tulbar Édit pikeun napigasi ka tetengger anu anjeun pikahoyong.

5. Pikeun ngalereskeun kasalahan atawa ulangview warnings dina kode sumber, ngalakukeun di handap:
Buka HDL file kalawan kasalahan atawa warning ku ganda-klik dina file
dina daptar proyék.
Pencét F5 pikeun muka kasalahan, peringatan, atanapi catetan munggaran dina file file. Dina
handap jandela Edit, Anjeun ningali téks pesen.
Pikeun muka kasalahan salajengna, peringatan, atanapi catetan, pilih Run-> Kasalahan / Peringatan salajengna
atawa pencét F5. Upami teu aya deui seratan dina file, Anjeun ningali pesen "No More Kasalahan / Warnings / Catetan" di handapeun jandela Edit. Pilih Run-> Next Error/Warning atawa pencét F5 pikeun muka kasalahan, warning, atawa catetan dina salajengna. file.
Pikeun napigasi deui ka kasalahan saméméhna, peringatan, atawa catetan, pilih
Jalankeun-> Kasalahan / Peringatan saméméhna atanapi pencét Shift-F5.
6. Pikeun nyangking pesen kasalahan pitulung pikeun pedaran lengkep ngeunaan kasalahan, peringatan, atawa catetan:
Buka log format téks file (klik View Log) sareng klik dua kali
nu 5-karakter kode kasalahan atawa klik dina téks pesen terus pencét F1.
Buka log HTML file teras klik dina kode kasalahan 5 karakter.
Dina jandela Tcl, klik tab Pesen teras klik dina 5 karakter
kode kasalahan dina kolom ID.
7. Pikeun crossprobe tina jandela kode sumber ka séjén views, buka view tur pilih potongan kode. Tingali Crossprobing tina Jandéla Éditor Téks, dina kaca 246 pikeun detil.
8. Lamun anjeun geus dibereskeun sagala kasalahan, pilih File-> Simpen atanapi klik ikon Simpen pikeun nyimpen file.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

Nyetél Préferénsi Jandela Edit
Anjeun tiasa nyaluyukeun fon sareng warna anu dianggo dina jandela Édit Téks.
1. Pilih Options-> Editor Options na boh Synopsys Editor atawa Editor éksternal. Kanggo inpo nu langkung lengkep ihwal éditor éksternal, tingal Ngagunakeun Éditor Téks Éksternal, dina kaca 41.
2. Teras gumantung kana jinisna file Anjeun muka, anjeun tiasa nyetél latar tukang, ngawarnaan sintaksis, sareng karesep font pikeun dianggo sareng pangropéa téksu.

Catetan: Salajengna, preferensi ngedit téks anu anjeun setel pikeun ieu file bakal dilarapkeun ka sadayana files ieu file ngetik.

Jandéla Édit Téks tiasa dianggo pikeun nyetél préferénsi pikeun proyék files, sumber files (Verilog/VHDL), log files, Tcl files, watesan files, atawa standar séjén files tina kotak dialog Pilihan Editor.
3. Anjeun tiasa nyetél warna sintaksis pikeun sababaraha pilihan sintaksis umum, sapertos kecap konci, senar, sareng koméntar. Pikeun example dina log file, warnings jeung kasalahan bisa warna-disandi pikeun pangakuan gampang.
Klik dina widang Foreground atawa Latar pikeun objék pakait dina widang Syntax Coloring pikeun mintonkeun palette warna.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

Anjeun tiasa milih warna dasar atanapi netepkeun warna khusus sareng tambahkeun kana palet warna khusus anjeun. Pikeun milih warna anu dipikahoyong, klik OK.
4. Pikeun nyetel font sareng ukuran font pikeun pangropéa téksu, paké ménu tarik-handap.
5. Cék Simpen Tab pikeun ngaktipkeun setelan tab, teras setel spasi tab nganggo panah kaluhur atanapi kahandap kanggo Ukuran Tab.

LO 6. Klik OK dina formulir Pilihan Editor.
© 2014 Synopsys, Nyarita 40

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

Ngagunakeun Editor téks éksternal
Anjeun tiasa nganggo pangropéa téksu éksternal sapertos vi atanapi emacs tibatan pangropéa téksu anu diwangun. Laksanakeun ieu pikeun ngaktipkeun pangropéa téksu éksternal. Kanggo inpo tentang ngagunakeun pangropéa téksu anu diwangun, tingali Ngédit Sumber HDL Files jeung Pangropéa Téks Diwangun-di, dina kaca 35.
1. Pilih Options-> Editor Options jeung ngahurungkeun pilihan Editor éksternal.
2. Pilih éditor éksternal, ngagunakeun métode luyu jeung sistem operasi Anjeun.
Upami anjeun damel dina platform Windows, klik tombol ...(Browse).
tur pilih éditor téks éksternal laksana.
Tina platform UNIX atanapi Linux pikeun pangropéa téksu anu nyiptakeun sorangan
jandela, klik tombol ... Kotektak tur pilih redaktur téks éksternal laksana.
Tina platform UNIX pikeun pangropéa téksu anu henteu nyiptakeun sorangan
jandela, ulah make tombol ... Kotektak. Gantina ngetik xterm -e redaktur. Gambar di handap nembongkeun VI dieusian salaku redaktur éksternal.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Nyetél Sumber HDL Files

Tina platform Linux, pikeun pangropéa téksu anu henteu nyiptakeun sorangan
jandela, ulah make tombol ... Kotektak. Gantina, ketik gnome-terminal -x editor. Pikeun nganggo emacs pikeun example, ngetik gnome-terminal -x emacs.
Parangkat lunak parantos diuji sareng éditor téks emacs sareng vi.
3. Pencét OKÉ.

Ngagunakeun Library Extensions pikeun Verilog Library Files
Ekstensi perpustakaan bisa ditambahkeun kana perpustakaan Verilog files kaasup dina desain anjeun pikeun proyék nu. Lamun anjeun nyadiakeun jalur pilarian ka directories nu ngandung perpustakaan Verilog files, Anjeun bisa nangtukeun ieu ekstensi perpustakaan anyar ogé Verilog na SystemVerilog (.v jeung .sv) file ekstensi.
Jang ngalampahkeun ieu:
1. Pilih tab Verilog tina panel Pilihan Palaksanaan.
2. Sebutkeun lokasi Diréktori Perpustakaan pikeun perpustakaan Verilog files bisa kaasup dina desain Anjeun pikeun proyék nu.
3. Sebutkeun ekstensi Perpustakaan.
Sagala ekstensi perpustakaan bisa dieusian, kayaning .av, .bv, .cv, .xxx, .va, .vas (ekstensi perpustakaan misah jeung spasi).
Gambar di handap ieu nunjukkeun anjeun dimana ngalebetkeun ekstensi perpustakaan dina kotak dialog.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Sumber HDL Files

Bab 3: Nyiapkeun Input

Tcl sarimbag pikeun ex ieuample nyaéta paréntah di handap ieu:
set_option -libext .av .bv .cv .dv .ev
Pikeun detil, tingali libext, dina kaca 57 dina Rujukan Komando.
4. Saatos Anjeun compile desain, anjeun tiasa pariksa dina log file yén perpustakaan files kalawan ekstensi ieu dimuat tur dibaca. Pikeun example:
@N: Ngajalankeun Verilog Compiler dina modeu SystemVerilog @I::"C:dirtop.v" @N: CG1180 :"C:dirtop.v":8:0:8:3|Ngamuat file C:dirlib1sub1.av tina diréktori perpustakaan anu ditangtukeun C:dirlib1 @I::"C:dirlib1sub1.av" @N: CG1180 :"C:dirtop.v":10:0:10:3|Ngamuat file C:dirlib2sub2.bv tina diréktori perpustakaan anu ditangtukeun C:dirlib2 @I::"C:dirlib2sub2.bv" @N: CG1180 :"C:dirtop.v":12:0:12:3|Ngamuat file

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Ngagunakeun Sumber Basa Campuran Files

C:dirlib3sub3.cv tina diréktori perpustakaan anu ditangtukeun C:dirlib3 @I::"C:dirlib3sub3.cv" @N: CG1180 :"C:dirtop.v":14:0:14:3|Ngamuat file C:dirlib4sub4.dv ti diréktori perpustakaan anu ditangtukeun C:dirlib4 @I::"C:dirlib4sub4.dv" @N: CG1180 :"C:dirtop.v":16:0:16:3|Ngamuat file C: dirlib5sub5.ev ti diréktori perpustakaan dieusian C: dirlib5 @ I :: "C: dirlib5sub5.ev" Verilog sintaksis dipariksa suksés!

Ngagunakeun Sumber Basa Campuran Files
Kalayan software Synplify Pro, anjeun tiasa nganggo campuran input VHDL sareng Verilog files dina proyék Anjeun. Pikeun examples tina VHDL na Verilog files, tingali Manual Rujukan.
1. Inget yen Verilog teu ngarojong port VHDL unconstrained tur nyetel rarancang basa campuran. files sasuai.
2. Lamun hayang ngatur Verilog na VHDL files dina polder béda, pilih Options-> Project View Pilihan jeung toggle dina View Proyék Files dina pilihan Polder.
Nalika anjeun nambihan files kana proyék, nu Verilog na VHDL files aya dina polder misah dina Project view.
3. Lamun anjeun muka proyék atawa nyieun nu anyar, tambahkeun Verilog na VHDL files saperti kieu:
Pilih Project-> Add Source File paréntah atawa klik Tambahkeun File kancing. Dina formulir, set Files tina Tipe ka HDL Files (*.vhd, *.vhdl, *.v). Pilih Verilog sareng VHDL files rék tur nambahkeun aranjeunna ka anjeun
proyék. Pencét OK. Pikeun detil ngeunaan nambahkeun files kana hiji proyék, tingali Nyieun Parobahan kana Proyék, dina kaca 62.
LO

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngagunakeun Sumber Basa Campuran Files

Bab 3: Nyiapkeun Input

The files Anjeun ditambahkeun dipintonkeun dina Project view. Angka ieu nunjukkeun files disusun dina polder misah.
4. Sawaktos Anjeun nyetel pilihan alat (tombol Pilihan Palaksanaan), tangtukeun modul tingkat luhur. Kanggo inpo nu langkung lengkep ihwal nyetel pilihan alat, tingal Nyetel Pilihan Implementasi Sintesis Logika, dina kaca 75.
Upami modul tingkat luhur nyaéta Verilog, klik tab Verilog sareng ketik
nami modul tingkat luhur.
Upami modul tingkat luhur nyaéta VHDL, klik tab VHDL sareng ketik nami
tina éntitas tingkat luhur. Lamun modul tingkat luhur teu lokasina di perpustakaan karya standar, anjeun kudu nangtukeun perpustakaan mana kompiler nu bisa manggihan modul. Pikeun inpormasi ngeunaan cara ngalakukeun ieu, tingali Panel VHDL, dina kaca 200.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Ngagunakeun Sumber Basa Campuran Files

Anjeun kedah sacara eksplisit netepkeun modul tingkat luhur, sabab éta mangrupikeun titik awal dimana mapper ngahasilkeun netlist gabungan.
5. Pilih tab Hasil Palaksanaan dina formulir anu sarua tur pilih hiji kaluaran format HDL pikeun kaluaran files dihasilkeun ku software. Kanggo inpo nu langkung lengkep ihwal nyetel pilihan alat, tingal Nyetel Pilihan Implementasi Sintesis Logika, dina kaca 75.
Pikeun netlist kaluaran Verilog, pilih Tulis Verilog Netlist. Pikeun netlist kaluaran VHDL, pilih Tulis VHDL Netlist. Setel sagala pilihan alat sejen tur klik OK.
Anjeun ayeuna tiasa nyintésis desain anjeun. Parangkat lunak maca dina format campuran sumberna files sarta ngahasilkeun srs tunggal file nu dipaké pikeun sintésis.
6. Upami anjeun ngalaman masalah, tingali Ngarengsekeun Masalah Desain Basa Campuran, dina kaca 47 kanggo inpormasi tambahan sareng tip.
LO

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngagunakeun Sumber Basa Campuran Files

Bab 3: Nyiapkeun Input

Ngarengsekeun Masalah Desain Basa Campuran
Bagian ieu nyayogikeun tip pikeun nanganan kaayaan khusus anu tiasa muncul sareng desain basa anu dicampur.

VHDL File pesenan
Pikeun desain VHDL wungkul atanapi desain campuran dimana tingkat luhur teu dieusian, alat sintésis FPGA otomatis ngatur ulang VHDL. files supados bungkusan VHDL disusun dina urutan anu leres.
Nanging, upami anjeun gaduh desain basa campuran dimana anjeun parantos netepkeun tingkat luhur, anjeun kedah netepkeun VHDL. file urutan pikeun alat. Anjeun ngan ukur kedah ngalakukeun ieu sakali, ku milih Run-> Arrange VHDL files paréntah. Upami anjeun henteu ngalakukeun ieu, anjeun nampi pesen kasalahan.

Sinyal Global VHDL
Ayeuna, anjeun teu tiasa gaduh sinyal global VHDL dina desain basa campuran, sabab alatna ngan ukur nerapkeun sinyal ieu dina desain VHDL wungkul.

Ngalirkeun VHDL Boolean Generics ka Parameter Verilog
Alat kasebut nyimpulkeun kotak hideung pikeun komponén VHDL sareng generik Boolean, upami komponén éta didamel dina desain Verilog. Ieu alatan Verilog teu mikawanoh tipe data Boolean, jadi nilai Boolean kudu digambarkeun bener. Upami nilai VHDL Boolean generik BENER sareng Verilog literal diwakilan ku 1, kompiler Verilog napsirkeun ieu salaku kotak hideung.
Pikeun ngahindarkeun inferring kotak hideung, Verilog literal pikeun VHDL Boolean generik disetel ka BENER kudu 1'b1, teu 1. Nya kitu, lamun VHDL Boolean generik nyaeta PALSU, pakait Verilog literal kudu 1'b0, teu 0. ex handapample nembongkeun kumaha carana ngagambarkeun generics Boolean ambéh maranéhanana bener lulus wates VHDL-Verilog, tanpa inferring kotak hideung.

Déklarasi Éntitas VHDL

Verilog Instantiation

Éntitas abc nyaéta Generik (
Number_Bits Divide_Bit );

: integer: boolean

:= 0; := Palsu;

abc #( .Jumlah_Bit (16), .Bagi_Bit (1'b0)
)

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Ngagunakeun Sumber Basa Campuran Files

Ngaliwatan VHDL Generics Tanpa Inferring a Hideung Box
Dina kasus dimana parameter komponén Verilog, (pikeun example [0:0] RSR = 1'b0) teu cocog ukuran komponén VHDL pakait generik (RSR: integer: = 0), alat infers kotak hideung.
Anjeun tiasa dianggo sabudeureun ieu ku nyoplokkeun notasi lebar beus [0:0] dina Verilog files. Catet yén anjeun kudu make VHDL generik tipe integer sabab tipe séjén teu ngidinan pikeun ngariung ditangtoskeun tina komponén Verilog.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngagunakeun kompiler Incremental

Bab 3: Nyiapkeun Input

Ngagunakeun kompiler Incremental
Anggo aliran Incremental Compiler pikeun ngirangan waktos kompiler sacara signifikan pikeun desain anu ageung. Software recompiles ngan relevan files nalika parobahan desain dijieun tur reuses database compiler. Compiler nu regenerates nu SRS file ngan pikeun modul kapangaruhan sarta modul indungna saharita.
Pikeun ngajalankeun aliran ieu, lakukeun ieu:
1. Tambahkeun Verilog atanapi VHDL files pikeun rarancang.
2. Aktipkeun pilihan Incremental Compile tina tab Verilog atanapi VHDL dina panel Pilihan Palaksanaan.
Hiji SRS file dijieun pikeun tiap modul desain dina diréktori synwork.

3. Jalankeun compiler pikeun kahiji kalina.
4. Lamun parobahan desain dijieun, ngajalankeun ulang compiler nu.
Compiler nganalisa database jeung nangtukeun naha SRS files anu up-to-date, lajeng ngan modul nu geus robah sarta modul indungna saharita nu regenerated. Ieu tiasa ngabantosan ningkatkeun runtime pikeun desain.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Ngagunakeun kompiler Incremental

Watesan
Kompiler incremental henteu ngadukung:
· Konfigurasi files kaasup kana aliran Verilog atanapi VHDL · Aliran HDL Campuran · Desain nganggo rujukan modul silang (XMR)

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngagunakeun Aliran Verilog Struktural

Bab 3: Nyiapkeun Input

Ngagunakeun Aliran Verilog Struktural
Alat sintésis narima Verilog struktural files salaku input pikeun proyék desain Anjeun. Kompiler Verilog struktural ngalaksanakeun cék semantik sintaksis ngagunakeun parser beurat-ringan pikeun ningkatkeun waktos jalanna. Kompiler ieu henteu ngalakukeun ékstraksi hardware anu rumit atanapi operasi optimasi RTL, janten, parangkat lunak ngajalankeun kompilasi gancang tina Verilog struktural. files. software nu bisa maca ieu dihasilkeun Verilog struktural files, upami aranjeunna ngandung:
· Instantiations tina téhnologi primitif
· Sederhana napelkeun pernyataan
· Atribut anu ditetepkeun dina Verilog 2001 sareng format anu langkung lami
· Kabéh constructs, iwal atribut kudu dieusian dina format Verilog 95
Pikeun ngagunakeun input Verilog struktural files:
1. Anjeun kudu nangtukeun Verilog struktural files kaasup kana desain Anjeun. Jang ngalampahkeun ieu, tambahkeun file kana proyék ngagunakeun salah sahiji metodeu ieu:
Proyék-> Tambahkeun Sumber File atawa Tambahkeun File tombol dina Proyék view Paréntah Tcl: add_file - structver fileNgaran
aliran ieu ngan bisa ngandung Verilog struktural files atanapi dicampur HDL files (Verilog / VHDL / EDF / SRS) babarengan jeung struktural Verilog netlist files. Sanajan kitu, Verilog / VHDL / EDF / instansi SRS teu dirojong dina modul Verilog struktural.
2. The Verilog struktural files ditambahkeun kana folder Verilog Struktural di Project view. Anjeun oge bisa nambahkeun files kana diréktori ieu, nalika anjeun ngalakukeun ieu:
Pilih Verilog struktural file. Klik-katuhu teras pilih File Pilihan. Pilih Verilog Struktural tina File Ketik menu turun-handap.
3. Jalankeun sintésis.
Alat sintésis ngahasilkeun vm atanapi edf netlist file gumantung kana téhnologi dieusian. Proses ieu sami sareng aliran sintésis standar.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Ngagunakeun Aliran Verilog Struktural

Watesan
Watesan aliran Verilog struktural henteu ngadukung ieu:
· RTL instansi pikeun sagala séjén file jenis · Alur manajemén proyék hierarki (HPM) · Tugas kompléks · Modeu sareng saklar khusus kompiler

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Gawe sareng Konstrain Files

Bab 3: Nyiapkeun Input

Gawe sareng Konstrain Files
Konstrain files nyaéta téks files nu otomatis dihasilkeun ku panganteur SCOPE (tingali Nangtukeun Konstrain SCOPE, dina kaca 119), atawa nu Anjeun jieun ku cara manual ku pangropéa téksu. Éta ngandung paréntah Tcl atanapi atribut anu ngahalangan jalan sintésis. Alternatipna, anjeun tiasa nyetél konstrain dina kode sumber, tapi ieu sanés metode anu dipikaresep.
bagian ieu ngandung émbaran ngeunaan
· Iraha Ngagunakeun Konstrain Files leuwih Kodeu Sumber, dina kaca 53
· Ngagunakeun Éditor Téks pikeun Konstrain Files (Warisan), dina kaca 54
· Pedoman Sintaksis Tcl pikeun Konstrain Files, dina kaca 55
· Mariksa Konstrain Files, dina kaca 56
· Pikeun detil ngeunaan laporan ieu, tingali Constraint Checking Report, on
kaca 270. tina Manual Rujukan, dina kaca 56

Iraha Nganggo Konstrain Files leuwih Code Sumber
Anjeun tiasa nambihan konstrain dina konstrain files (dihasilkeun ku panganteur SCOPE atawa diasupkeun dina pangropéa téksu) atawa dina kode sumber. Sacara umum, éta hadé ngagunakeun konstrain files, sabab teu kudu recompile pikeun konstrain mawa pangaruh. Éta ogé ngajantenkeun kode sumber anjeun langkung portabel. Tempo Ngagunakeun Editor SCOPE, dina kaca 112 pikeun inpo nu leuwih lengkep.
Nanging, upami anjeun gaduh konstrain waktos kotak hideung sapertos syn_tco, syn_tpd, sareng syn_tsu, anjeun kedah ngalebetkeun aranjeunna salaku arahan dina kode sumber. Teu kawas atribut, diréktif ngan bisa ditambahkeun kana kode sumber, teu konstrain files. Tempo Nangtukeun Atribut jeung Diréktif, dina kaca 90 pikeun inpo nu leuwih lengkep ihwal nambahkeun diréktif kana kode sumber.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Gawe sareng Konstrain Files

Ngagunakeun Editor téks pikeun Konstrain Files (warisan)
Anjeun tiasa nganggo redaktur SCOPE Warisan pikeun konstrain SDC files dijieun saméméh release Vérsi G-2012.09. Nanging, disarankeun pikeun narjamahkeun SDC anjeun files pikeun FDC files pikeun ngaktipkeun vérsi panganyarna tina éditor SCOPE sareng ngamangpaatkeun panangan konstrain waktos anu ditingkatkeun dina alat.
Upami anjeun milih nganggo pangropéa SCOPE warisan, bagian ieu nunjukkeun anjeun kumaha cara ngadamel konstrain Tcl sacara manual. file. Parangkat lunak sacara otomatis nyiptakeun ieu file upami anjeun nganggo pangropéa SCOPE warisan pikeun ngalebetkeun konstrain. Konstrain Tcl file ngan ngandung konstrain waktos umum. Konstrain kotak hideung kudu diasupkeun dina kode sumber. Kanggo inpo tambahan, tingali Iraha Nganggo Konstrain Files leuwih Kodeu Sumber, dina kaca 53.
1. Buka a file pikeun ngédit.
Pastikeun anjeun parantos nutup jandela SCOPE, atanapi anjeun tiasa
nimpa konstrain saméméhna.
Pikeun nyieun anyar file, pilih File-> Anyar, tur pilih Konstrain File
(ruang lingkup) pilihan. Ketik ngaran pikeun file teras klik OK.
Pikeun ngédit anu aya file, pilih File-> Buka, setel Files tina Tipe filter pikeun
Konstrain Files (sdc) sareng buka file rék.
2. Turutan tungtunan sintaksis dina Tcl Syntax Guidelines for Constraint Files, dina kaca 55.
3. Lebetkeun konstrain timing nu peryogi. Pikeun sintaksis, tingali Manual Rujukan. Upami Anjeun gaduh black box timing konstrain, anjeun kudu ngasupkeun éta dina kode sumber.
4. Anjeun oge bisa nambahkeun atribut vendor-spésifik dina konstrain file ngagunakeun define_attribute. Tempo Nangtukeun Atribut dina Konstrain File, dina kaca 97 pikeun inpo nu leuwih lengkep.
5. Simpen dina file.
6. Tambahkeun ka file kana proyék sakumaha dijelaskeun dina Nyieun Parobahan kana Proyék, dina kaca 62, tur ngajalankeun sintésis.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Gawe sareng Konstrain Files

Bab 3: Nyiapkeun Input

Pedoman Sintaksis Tcl pikeun Konstrain Files
Bagian ieu nyertakeun tungtunan umum pikeun ngagunakeun Tcl pikeun konstrain files:
· Tcl sénsitip kana hurup leutik.
· Pikeun ngaran objék: Ngaran objék kudu cocog jeung ngaran dina kode HDL. Ngalampirkeun conto sareng nami port dina curly kurung {}. Ulah make spasi dina ngaran. Paké titik (.) pikeun misahkeun ngaran hirarki. Dina modul Verilog, make sintaksis handap misalna, port, jeung
ngaran net:
v:cell [awalan:]objectName
Dimana sél nyaéta nami éntitas desain, awalan mangrupikeun awalan pikeun ngaidentipikasi objék anu sami sareng nami, objectName mangrupikeun jalur conto sareng pemisah titik (.). Prefiks tiasa salah sahiji di handap ieu:

Prefiks (huruf leutik) i: p: b: n:

Objék Instance ngaran Ngaran port (sakabeh port) Bit slice of a port Ngaran Net

Dina modul VHDL, paké sintaksis ieu contona, port, sareng net
ngaran dina modul VHDL:
v: sél [.view] [awalan:]objectName
Dimana v: ngaidentipikasi salaku a view obyék, lib nyaéta nami perpustakaan, sél mangrupikeun nami éntitas desain, view mangrupakeun ngaran pikeun arsitéktur, awalan mangrupakeun awalan pikeun ngaidentipikasi objék kalawan ngaran anu sarua, sarta objectName mangrupa jalur conto jeung titik (.) separator. View ngan diperlukeun lamun aya leuwih ti hiji arsitéktur pikeun desain. Tempo tabel di luhur pikeun prefiks objék.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 3: Nyiapkeun Input

Gawe sareng Konstrain Files

· Wildcards anu cocog sareng nami nyaéta * (asterisk cocog sareng jumlah naon waé
karakter) jeung? (tanda tanya cocog karakter tunggal). Karakter ieu teu cocog titik dipaké salaku separators hirarki. Pikeun example, string di handap ieu ngaidentipikasi sadaya bit tina conto statereg dina modul statemod:
i:statemod.statereg[*]

Mariksa Konstrain Files
Anjeun tiasa pariksa sintaksis sareng inpormasi anu sanés ngeunaan konstrain anjeun files ngagunakeun paréntah Cék Konstrain. Pikeun ngahasilkeun laporan konstrain, lakukeun ieu:
1. Jieun konstrain file sareng tambahkeun kana proyék anjeun.
2. Pilih Run-> Constraint Check.
Paréntah ieu ngahasilkeun laporan anu mariksa sintaksis sareng katerapkeun konstrain waktos dina konstrain sintésis FPGA files pikeun proyék Anjeun. Laporan ditulis kana projectName_cck.rpt file sareng daptar inpormasi ieu:
Watesan anu henteu diterapkeun Watesan anu valid sareng tiasa dianggo pikeun desain ékspansi Wildcard dina konstrain Watesan dina objék anu henteu aya
Pikeun detil ngeunaan laporan ieu, tingal Constraint Checking Report, dina kaca 270.tina Reference Manual

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

BAB 4
Nyetél Proyék Sintésis Logika
Nalika anjeun nyintésis desain sareng alat sintésis Synopsys FPGA, anjeun kedah nyetél proyék pikeun desain anjeun. Di handap ieu ngajelaskeun prosedur pikeun nyetél proyék pikeun sintésis logika:
· Nyetél Proyék Files, dina kaca 58 · Ngatur Proyék File Hierarki, dina kaca 66 · Nyetél Implementasi, dina kaca 72 · Nyetél Pilihan Implementasi Logika Sintésis, dina kaca 75 · Nangtukeun Atribut jeung Diréktif, dina kaca 90 · Pilarian Files, dina kaca 98 · Arsip Files jeung Proyék, dina kaca 101

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Proyék Files

Nyetél Proyék Files
Bagian ieu ngajelaskeun dasar-dasar kumaha nyetél sareng ngatur proyék file pikeun desain anjeun, kalebet inpormasi ieu:
· Nyieun Proyék File, dina kaca 58 · Muka Proyék nu Aya File, dina kaca 61 · Nyieun Parobahan kana Proyék, dina kaca 62 · Nyetél Proyék View Préferénsi Tampilan, dina kaca 63 · Ngamutahirkeun Verilog Include Paths in Old Project Files, dina kaca 65
Pikeun ex hususample on nyetel hiji proyék file, tingal tutorial pikeun alat anu anjeun anggo.

Nyiptakeun Proyék File
Anjeun kedah nyetél proyék file pikeun tiap proyék. Hiji proyék ngandung data diperlukeun pikeun desain husus: daptar sumber files, hasil sintésis file, sareng setelan pilihan alat Anjeun. Prosedur di handap ieu nunjukkeun anjeun kumaha nyetél proyék file ngagunakeun paréntah individu.
1. Mimitian ku milih salah sahiji di handap ieu: File-> Proyék Ngawangun, File-> Open Project, atawa ikon P. Klik Project Anyar.
Jandéla Proyék nunjukkeun proyék énggal. Klik Tambahkeun File tombol, pencét F4, atawa pilih Project-> Tambah Sumber File paréntah. The Tambah Files ka kotak dialog Project muka.
2. Tambahkeun sumber files kana proyék.
Pastikeun widang Tingali dina luhureun formulir nunjuk ka katuhu
diréktori. The files didaptarkeun dina kotak. Upami anjeun henteu ningali files, pariksa yén Files tina widang Tipe disetel ka mintonkeun bener file ngetik. Upami Anjeun gaduh input dicampur files, turutan prosedur dijelaskeun dina Ngagunakeun Sumber Basa Campuran Files, dina kaca 44.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Proyék Files

Bab 4: Nyetél Proyék Sintésis Logika

Pikeun nambihan sadayana files dina diréktori sakaligus, klik Tambahkeun Sadaya tombol on
sisi katuhu formulir. Pikeun nambahan files individual, klik dina file dina daptar teras klik tombol Tambihkeun, atanapi klik dua kali file ngaran.
Anjeun tiasa nambihan sadayana files dina diréktori teras cabut anu anjeun henteu peryogi ku tombol Cabut.
Upami anjeun nambihan VHDL files, pilih perpustakaan luyu tina menu pop-up Perpustakaan VHDL. Perpustakaan anu anjeun pilih diterapkeun ka sadaya VHDL files mun anjeun klik OK dina kotak dialog.
Jandéla proyék anjeun ningalikeun proyék énggal file. Upami anjeun ngaklik tanda tambah di gigireun proyék sareng dilegakeun, anjeun ningali ieu:
Polder (dua polder pikeun desain basa campuran) sareng sumberna files.
Upami anjeun files henteu aya dina polder handapeun diréktori proyék, anjeun tiasa nyetél pilihan ieu ku milih Options-> Project View Pilihan jeung mariksa nu View proyék files dina kotak folder. Ieu misahkeun hiji jenis file ti anu sanés dina Proyék view ku nempatkeun aranjeunna dina polder anu misah.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Proyék Files

Palaksanaan, ngaranna rev_1 sacara standar. Palaksanaan anu
révisi desain anjeun dina konteks software sintésis, sarta ulah ngaganti software kontrol kode sumber éksternal jeung prosés. Sababaraha palaksanaan ngamungkinkeun anjeun ngarobih pilihan alat sareng sintésis pikeun ngajalajah pilihan desain. Anjeun tiasa gaduh sababaraha palaksanaan di Synplify Pro. Masing-masing palaksanaan gaduh pilihan sintésis sareng alat sorangan sareng anu aya hubunganana sareng proyék files.

3. Tambihkeun perpustakaan anu anjeun peryogikeun, nganggo metodeu anu dijelaskeun dina léngkah sateuacana pikeun nambihan perpustakaan Verilog atanapi VHDL file.
Pikeun perpustakaan husus vendor, tambahkeun perpustakaan luyu file ka nu
proyék. Catet yén pikeun sababaraha kulawarga, perpustakaan dimuat sacara otomatis sareng anjeun henteu kedah nambihanana sacara eksplisit kana proyék. file.
Pikeun nambahkeun perpustakaan pakét VHDL pihak katilu, tambahkeun .vhd luyu file kana rarancang, sakumaha ditétélakeun dina hambalan 2. Klik katuhu dina file dina Proyék view tur pilih File Pilihan, atawa pilih Project-> Setel perpustakaan VHDL. Sebutkeun ngaran perpustakaan anu cocog sareng simulators. Pikeun example, MYLIB. Pastikeun yén perpustakaan pakét ieu sateuacan desain tingkat luhur dina daptar files dina Proyék view.
Kanggo inpo tentang netepkeun Verilog sareng VHDL file pilihan, tingali Setélan Verilog na VHDL Pilihan, dina kaca 84. Anjeun oge bisa nyetel ieu file pilihan engké, saméméh ngajalankeun sintésis.
Pikeun inpormasi spésifik vendor tambahan ngeunaan ngagunakeun perpustakaan makro vendor sareng bLoOxes hideung, tingali Optimizing pikeun Desain Microsemi, dina kaca 487.
Pikeun komponén téknologi generik, anjeun tiasa nambihan
perpustakaan Verilog téhnologi-bebas disadiakeun kalawan software nu

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Proyék Files

Bab 4: Nyetél Proyék Sintésis Logika

(install_dir/lib/generic_ technology/gtech.v) kana desain Anjeun, atawa tambahkeun perpustakaan komponén generik sorangan. Ulah make duanana babarengan sabab bisa jadi aya bentrok.
4. Cék file urutan dina Proyék view. File urutan téh hususna penting pikeun VHDL files.
Pikeun VHDL files, anjeun otomatis bisa mesen nu files ku
milih Run-> Arrange VHDL Files. Alternatipna, mindahkeun sacara manual files dina Proyék view. Bungkusan files kudu kahiji dina daptar sabab disusun saméméh dipaké. Upami anjeun gaduh blok desain anu sumebar ka seueur files, pastikeun anjeun gaduh handap file pesenan: anu file ngandung éntitas kudu kahiji, dituturkeun ku arsitéktur file, sarta tungtungna teh file kalawan konfigurasi.
Dina Proyék view, pariksa yen panungtungan file dina Proyék view nyaeta
sumber tingkat luhur file. Alternatipna, Anjeun bisa nangtukeun tingkat luhur file sawaktos Anjeun nyetel pilihan alat.
5. Pilih File-> Simpen, ketik ngaran pikeun proyék, teras klik Simpen. Jandéla Proyék ngagambarkeun parobahan anjeun.
6. Pikeun nutup hiji proyék file, pilih tombol Tutup Proyék atawa File-> Tutup Proyék.

Muka Proyék Aya File
Aya dua cara pikeun muka proyék file: nu Open Project jeung generik File -> Buka paréntah.
1. Upami proyek anu anjeun hoyong buka mangrupikeun anu anjeun damel ayeuna, anjeun tiasa milih langsung: File-> Proyék panganyarna-> ProjectName.
2. Anggo salah sahiji metodeu di handap ieu pikeun muka proyék naon waé file:

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Proyék Files

Buka Komando Proyék

File-> Buka Komando

Pilih File-> Open Project, klik tombol Open Project di sisi kénca jandela Project, atawa klik ikon P.
Pikeun muka proyék panganyarna, dobelklik eta tina daptar proyék panganyarna.
Upami teu kitu, klik tombol aya Project pikeun muka kotak dialog Buka tur pilih proyék.

Pilih File-> Buka.
Sebutkeun diréktori anu leres dina widang Tingali Dina:.
Nyetél File tina Tipe kana Proyék Files (*.prj). Kotak daptar proyék files.
Pencét dua kali dina proyék anu anjeun hoyong buka.

Proyék dibuka dina jandela Proyék.

Ngarobah Proyék
Biasana, anjeun nambihan, mupus, atanapi ngagentos files.
1. Pikeun nambahkeun sumber atawa konstrain files kana proyék, pilih Tambahkeun Files tombol atawa Project-> Tambah Sumber File pikeun muka Pilih Files pikeun Tambahkeun ka kotak dialog Project. Tempo Nyieun Proyék File, dina kaca 58 pikeun detil.
2. Pikeun mupus a file ti proyék a, klik dina file dina jandela Proyék, terus pencét kenop Pupus.
3. Pikeun ngaganti a file dina hiji proyék,
Pilih nu file Anjeun hoyong robih dina jandela Proyék.
Klik Robah File tombol, atawa pilih Project-> Robah File.
Dina Sumber File kotak dialog nu muka, setel Tingali Dina diréktori
mana nu anyar file perenahna. Nu anyar file kudu tina tipe sarua jeung file rék ngaganti.
Upami anjeun henteu ningali anjeun file didaptarkeun, pilih jenis file anjeun peryogi ti
éta Files tina widang Tipe.
Klik dua kali dina file. Nu anyar file ngagantikeun nu heubeul di proyek
daptar. LO
4. Pikeun nangtukeun kumaha proyék files disimpen dina proyék, klik katuhu dina a file dina Proyék view tur pilih File Pilihan. Setel Simpen File pilihan boh Relatif kana Proyék atanapi Absolute Path.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Proyék Files

Bab 4: Nyetél Proyék Sintésis Logika

5. Pikeun pariksa waktos stamp dina a file, klik katuhu dina a file dina Proyék view tur pilih File Pilihan. Pariksa waktos éta file panungtungan dirobah. Pencét OK.

Proyék Setélan View Préferénsi tampilan
Anjeun tiasa ngaluyukeun organisasi sareng tampilan proyék files. 1. Pilih Pilihan->Proyék View Pilihan. Proyék View Bentuk pilihan dibuka.

2. Pikeun ngatur rupa-rupa input files dina polder misah, pariksa View Proyék Files dina Polder.
Mariksa pilihan ieu nyiptakeun polder anu misah dina Proyék view pikeun konstrain files jeung sumber files.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Proyék Files

3. Kadali file tampilan kalawan handap:
Otomatis mintonkeun sadaya files, ku mariksa Témbongkeun Perpustakaan Project. Lamun
ieu unchecked, Project view teu nembongkeun files dugi ka klik dina simbol tambah tur dilegakeun files dina polder.
Pariksa salah sahiji kotak dina Proyék File Ngaran Tampilan bagian tina
formulir pikeun nangtukeun kumaha filengaran dipintonkeun. Anjeun ngan ukur tiasa nampilkeun filengaran, jalur relatif, atawa jalur mutlak.
4. Ka view proyék files dina polder custom ngaropéa, pariksa View Proyék Files dina Polder Adat. Kanggo inpo nu leuwih lengkep, tingal Nyieun Polder Adat, dina kaca 66. Polder tipeu ngan dipintonkeun lamun aya sababaraha jenis dina polder custom.

Polder custom
© 2014 Synopsys, Nyarita 64

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Proyék Files

Bab 4: Nyetél Proyék Sintésis Logika

5. Pikeun muka leuwih ti hiji palaksanaan dina Project sarua view, centang Ngidinan Sababaraha Proyék Dibuka.
Proyék 1

Proyék 2

6. Ngadalikeun kaluaran file tampilan kalawan handap:
Pariksa Témbongkeun sadayana Files dina kotak Diréktori Hasil pikeun mintonkeun sadaya kaluaran
files dihasilkeun sanggeus sintésis.
Robah kaluaran file organisasi ku ngaklik salah sahiji bar header
dina Hasil Palaksanaan view. Anjeun tiasa grup files dumasar jenis atawa nyortir aranjeunna nurutkeun tanggal maranéhanana panungtungan dirobah.
7. Ka view file inpormasi, pilih file dina Proyék view, klik katuhu, tur pilih File Pilihan. Pikeun example, anjeun tiasa pariksa tanggal a file ieu dirobah.
Ngamutahirkeun Verilog Kaasup Jalur dina Proyék heubeul Files
Upami anjeun gaduh proyék file dijieun kalawan versi heubeul tina software nu (saméméh 8.1), Verilog ngawengku jalur dina ieu file relatif ka diréktori hasil atawa sumber file kalawan `kaasup pernyataan. Dina Kaluaran sanggeus 8.1, proyék file `kaasup jalur anu relatif ka proyék file ngan. GUI dina rilis nu leuwih anyar teu otomatis ningkatkeun prj heubeul files pikeun akur jeung aturan anyar. Pikeun ningkatkeun sareng nganggo proyék lami file, lakukeun salah sahiji di handap ieu:
· Ngédit sacara manual prj file dina pangropéa téksu sareng tambahkeun di handap ieu dina
garis saméméh unggal set_option -include_path:
set_option -project_relative_includes 1
· Mimitian proyék anyar nganggo vérsi parangkat lunak anu langkung énggal sareng ngahapus éta
proyék heubeul. Ieu bakal nyieun prj anyar file taat kana aturan anyar mana ngawengku nu relatif ka prj file.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Ngatur Proyék File Hierarki

Ngatur Proyék File Hierarki
Bagéan di handap ieu ngajelaskeun kumaha anjeun tiasa nyiptakeun sareng ngatur polder sareng files dina Proyék view:
· Nyieun Polder Adat · Ngamanipulasi Polder Proyék Adat · Ngamanipulasi Adat Files

Nyieun Polder Adat
Anjeun tiasa nyiptakeun polder logis sareng ngaropea files dina rupa-rupa golongan hirarki dina Proyék anjeun view. Polder ieu tiasa disaluyukeun sareng nami atanapi tingkat hierarki. Pikeun example, Anjeun bisa wenang cocog sistem operasi Anjeun file struktur atawa hirarki logika HDL. Polder custom dibédakeun ku warna biru na.

Aya sababaraha cara pikeun nyieun polder custom lajeng nambahkeun files ka aranjeunna dina proyék a. Anggo salah sahiji metodeu ieu:

1. Klik-katuhu dina hiji proyék file atawa polder custom sejen tur pilih Tambah Polder tina menu pop-up. Lajeng ngalakukeun salah sahiji di handap ieu file operasi:

Klik-katuhu mintonkeun kitu

dina éta

fyioleuoLcrOafnileesitahnedr

pilih pilih

Teundeun dina Polder. Sub-menu polder anu tos aya atanapi jieun

folder anyar.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngatur Proyék File Hierarki

Bab 4: Nyetél Proyék Sintésis Logika

Catet yén anjeun tiasa wenang nami folder, tapi ulah nganggo karakter (/) sabab ieu mangrupikeun simbol pamisah hirarki.
Pikeun ngaganti ngaran polder, klik katuhu dina polder tur pilih Ganti ngaran ti
menu pop-up. Kotak dialog Ganti ngaran Polder nembongan; nangtukeun ngaran anyar.
2. Paké Tambahkeun Files kana kotak dialog Project pikeun nambahkeun sakabéh eusi hirarki folder, sarta optionally nempatkeun files kana polder custom pakait jeung hierarchies folder OS didaptarkeun dina tampilan kotak dialog.

Jang ngalampahkeun ieu, pilih Tambihkeun File tombol dina Proyék view.
Pilih polder anu dipénta sapertos dsp tina kotak dialog, teras
klik tombol Tambahkeun. Ieu nempatkeun sagala files tina hirarki dsp kana polder khusus anu anjeun damel.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Ngatur Proyék File Hierarki

Pikeun otomatis nempatkeun files kana polder custom pakait jeung
hierarki folder OS, pariksa pilihan disebut Tambah Files kana Polder Adat dina kotak dialog.
Sacara standar, nami polder khusus nyaéta nami anu sami sareng polder
ngandung files atawa folder pikeun ditambahkeun kana proyék. Nanging, anjeun tiasa ngarobih kumaha nami polder, ku ngaklik tombol Pilihan Polder. Kotak dialog di handap ieu dipintonkeun.

Pikeun ngagunakeun:
Ngan folder nu ngandung files pikeun ngaran folder, klik dina Paké OS
Ngaran polder.
Ngaran jalur ka folder dipilih pikeun nangtukeun tingkat
hirarki reflected pikeun jalur folder custom.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngatur Proyék File Hierarki

Bab 4: Nyetél Proyék Sintésis Logika

3. Anjeun tiasa nyéred tur ngaleupas files sareng polder tina aplikasi OS Explorer kana Proyék view. Fitur ieu sayogi dina desktop Windows sareng Linux anu ngajalankeun KDE.
Lamun anjeun nyered tur ngaleupas a file, éta langsung ditambahkeun kana proyék.
Upami teu aya proyék anu kabuka, parangkat lunak nyiptakeun proyék.
Lamun anjeun nyered tur ngaleupas a file leuwih polder, eta bakal disimpen dina éta
polder. Mimitina, Add Files kana kotak dialog Project ditampilkeun naroskeun anjeun pikeun ngonfirmasi files pikeun ditambahkeun kana proyék. Anjeun tiasa klik OK pikeun nampa éta files. Upami anjeun hoyong ngadamel parobihan, anjeun tiasa ngaklik tombol Cabut Sadaya sareng nangtukeun saringan atanapi pilihan énggal.

Catetan: Pikeun mintonkeun polder custom di Project view, pilih Options->Project View menu Pilihan, teras aktipkeun/nonaktipkeun kotak centang pikeun View Proyék Files dina Polder Adat dina kotak dialog.

Ngamanipulasi Polder Proyék Adat
Prosedur di handap ieu ngajelaskeun kumaha anjeun tiasa ngahapus files tina polder, mupus polder, sareng robih hirarki polder.
1. Pikeun miceun a file ti folder custom, boh:
Séred sareng teundeun kana polder sanés atanapi kana proyék. Sorotan file,-klik katuhu tur pilih Cabut tina Polder ti
ménu popup.
Entong nganggo tombol Hapus (DEL), sabab ieu ngaleungitkeun file ti proyék.
2. Pikeun mupus folder custom, nyorot eta lajeng-klik katuhu tur pilih Pupus tina menu pop-up atawa pencét kenop DEL. Nalika anjeun ngahapus polder, jieun salah sahiji pilihan ieu:
Pencét Sumuhun pikeun mupus polder sareng file files dikandung dina folder ti
proyék.
Pencét Henteu pikeun ngahapus polder.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Ngatur Proyék File Hierarki

3. Pikeun ngarobah hirarki folder custom:
Séred tur teundeun polder dina polder nu séjén sangkan jadi sub-
folder atawa leuwih proyék pikeun mindahkeun ka tingkat luhur.
Pikeun miceun hirarki tingkat luhur polder khusus, séred sareng leupaskeun
sub-tingkat hirarki nu dipikahoyong dina proyék. Teras pupus diréktori akar kosong pikeun polder.
Pikeun example, upami diréktori folder khusus anu aya nyaéta:
/Misalnaamples / Verilog / RTL
Anggap anjeun hoyong hiji-tingkat hirarki RTL wungkul, teras sered tur teundeun RTL leuwih proyék. Saatos éta, anjeun tiasa ngahapus file /Examples / diréktori Verilog.

Ngamanipulasi Adat Files
Salaku tambahan, anjeun tiasa ngalaksanakeun jinis adat di handap ieu file operasi:
1. Pikeun ngurangan tampilan tina files dina Tipe folder,-klik katuhu dina Project view tur pilih Project View Pilihan atawa pilih Pilihan->Proyék View Pilihan. Nonaktipkeun pilihan View Proyék Files dina Tipe Polder dina kotak dialog.
2. Pikeun mintonkeun files dina urutan abjad tinimbang urutan proyék, pariksa Sort Files tombol dina Project view panél kontrol. Pencét kenop panah ka handap di belah kénca juru handap panel pikeun ngahurungkeun sareng mareuman panel kontrol.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Ngatur Proyék File Hierarki

Bab 4: Nyetél Proyék Sintésis Logika

Control Panel Toggle
3. Pikeun ngarobah urutan tina files dina proyék:
Pastikeun pikeun nganonaktipkeun polder khusus sareng asihan files. Séred jeung leupaskeun a file ka posisi nu dipikahoyong dina daptar files.
4. Pikeun ngarobah éta file ngetik, sered tur teundeun ka folder tipe anyar. Parangkat lunak bakal ngajurung anjeun pikeun verifikasi.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Palaksanaan

Nyetél Palaksanaan
Palaksanaan mangrupikeun vérsi proyék, dilaksanakeun kalayan sakumpulan konstrain sareng setélan anu sanés. Proyék tiasa ngandung sababaraha palaksanaan, masing-masing gaduh setélan sorangan.

Gawe sareng Multiple Implementations
Alat Synplify Pro ngamungkinkeun anjeun nyiptakeun sababaraha palaksanaan tina desain anu sami teras ngabandingkeun hasilna. Ieu ngamungkinkeun anjeun ékspérimén sareng setélan anu béda pikeun desain anu sami. Palaksanaan mangrupikeun révisi desain anjeun dina konteks parangkat lunak sintésis, sareng henteu ngagentos parangkat lunak kontrol kode sumber éksternal sareng prosés.
1. Klik tombol Tambah Palaksanaan atawa pilih Project-> Palaksanaan Anyar tur nyetel pilihan alat anyar (tab Alat), pilihan anyar (tab Pilihan), atawa konstrain anyar file (Tab Konstrain).
Parangkat lunak nyiptakeun palaksanaan anu sanés dina proyék éta view. Implementasi anyar boga ngaran anu sarua sakumaha saméméhna, tapi kalawan ahiran angka béda. Gambar di handap ieu nunjukkeun dua palaksanaan, rev1 sareng rev2, kalayan palaksanaan ayeuna (aktip) disorot.

Palaksanaan anyar nganggo kode sumber anu sami files, tapi pilihan alat béda jeung konstrain. Ieu salinan sababaraha files ti palaksanaan saméméhna: log tlg file, srs RTL netlist file, jeung design_fsm.sdc file dihasilkeun ku FSM Explorer. Parangkat lunak ngajaga sajarah anu tiasa diulang tina jalan sintésis.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nyetél Palaksanaan

Bab 4: Nyetél Proyék Sintésis Logika

2. Jalankeun sintésis deui jeung setélan anyar.
Pikeun ngajalankeun palaksanaan ayeuna wungkul, klik Run.
Pikeun ngajalankeun sadaya palaksanaan dina proyék, pilih Run-> Run All
Palaksanaan.
Anjeun tiasa make sababaraha palaksanaan pikeun nyobaan bagian béda atawa ékspérimén kalawan frékuénsi béda. Tempo Nyetel Pilihan Implementasi Sintesis Logika, dina kaca 75 pikeun inpormasi ngeunaan pilihan setelan.
Proyék view nembongkeun sagala palaksanaan kalawan palaksanaan aktif disorot jeung kaluaran saluyu files dihasilkeun pikeun palaksanaan aktip dipintonkeun dina Hasil Palaksanaan view dibeulah katuhu; ngarobah palaksanaan aktip ngarobah kaluaran file tampilan. Jandéla Watch monitor palaksanaan aktip. Upami anjeun ngonpigurasikeun jandela ieu pikeun ningali sadaya palaksanaan, palaksanaan énggal otomatis diropéa dina jandela.
3. Bandingkeun hasilna.
Paké jandela Watch pikeun ngabandingkeun kriteria nu dipilih. Pastikeun pikeun nyetél
palaksanaan anu anjeun hoyong bandingkeun sareng paréntah Konpigurasikeun Watch. Tempo Nganggo Jandela Lalajo, dina kaca 190 pikeun detil.

Pikeun ngabandingkeun detil, bandingkeun log file hasilna.
4. Pikeun ngaganti ngaran hiji palaksanaan, klik tombol mouse katuhu dina ngaran palaksanaan dina proyék view, pilih Robah Ngaran Palaksanaan tina menu pop-up, sarta ngetik ngaran anyar.
Catet yén UI ayeuna nimpa palaksanaan; Kaluaran saméméh 9.0 ngawétkeun palaksanaan pikeun diganti ngaranna.
5. Pikeun nyalin hiji palaksanaan, klik tombol mouse katuhu dina nami palaksanaan dina proyék nu view, pilih Salin Palaksanaan tina ménu pop-up, tur ketik ngaran anyar pikeun salinan.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nyetél Palaksanaan

6. Pikeun mupus hiji palaksanaan, klik tombol mouse katuhu dina nami palaksanaan dina proyék nu view, tur pilih Cabut Palaksanaan tina menu pop-up.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika
Nyetél Pilihan Palaksanaan Sintésis Logika
Anjeun tiasa nyetél pilihan global pikeun palaksanaan sintésis anjeun, sababaraha di antarana khusus téknologi. Bagian ieu ngajelaskeun kumaha carana nyetél pilihan global sapertos alat, optimasi, sareng file pilihan sareng paréntah Pilihan Palaksanaan. Kanggo inpo tentang netepkeun konstrain pikeun palaksanaan, tingal Nangtukeun Watesan SCOPE, dina kaca 119. Kanggo inpo tentang overriding setelan global sareng atribut atanapi diréktif individu, tingal Nangtukeun Atribut sareng Diréktif, dina kaca 90.
Bagian ieu ngabahas topik di handap ieu:
· Nyetel Pilihan Alat, dina kaca 75 · Nyetel Pilihan Optimasi, dina kaca 78 · Nangtukeun Frékuénsi Global jeung Konstrain Files, dina kaca 80 · Nangtukeun Pilihan Hasil, dina kaca 82 · Nangtukeun Timing Output Laporan, dina kaca 84 · Nyetél Pilihan Verilog jeung VHDL, dina kaca 84
Nyetél Pilihan Alat
Pilihan alat mangrupikeun bagian tina pilihan global anu anjeun tiasa nyetél pikeun sintésis jalan. Éta kalebet pilihan bagian (téhnologi, bagian sareng kelas laju) sareng pilihan palaksanaan (I / O sisipan sareng fanouts). Pilihan jeung palaksanaan pilihan ieu bisa rupa-rupa ti téhnologi pikeun téhnologi, jadi pariksa bab ngajual tina Manual Rujukan pikeun informasi ngeunaan pilihan ngajual Anjeun.
1. Buka formulir Pilihan Palaksanaan ku ngaklik tombol Pilihan Palaksanaan atawa milih Project-> Pilihan Palaksanaan, tur klik tab Alat di luhur lamun eta teu acan dipilih.
2. Pilih téhnologi, bagian, bungkusan, jeung speed. Pilihan anu sayogi rupa-rupa, gumantung kana téknologi anu anjeun pilih.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
3. Setel pilihan pemetaan alat. Pilihanna rupa-rupa, gumantung kana téknologi anu anjeun pilih.
Upami anjeun henteu yakin kana naon hartosna pilihan, klik pilihan pikeun ningali
pedaran dina kotak di handap. Pikeun déskripsi lengkep ngeunaan pilihan, klik F1 atawa tingal bab ngajual luyu dina Manual Rujukan.
Pikeun nyetel hiji pilihan, ketik dina nilai atawa centang kotak pikeun ngaktipkeun eta.
Kanggo inpo nu langkung lengkep ihwal netepkeun wates fanout sareng remim, tingali Nyetel Wates Fanout, dina kaca 348, sareng Retiming, dina kaca 334, masing-masing. Pikeun detil ngeunaan pilihan spésifik padamel anu sanés, tingal bab vendor sareng kulawarga téknologi anu cocog dina Buku Rujukan.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika

4. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK.
5. Klik tombol Run pikeun nyintésis desain. Parangkat lunak nyusun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.
6. Pikeun nyetel pilihan alat jeung naskah, make paréntah set_option Tcl. Tabel di handap ieu ngandung daptar alfabét tina pilihan alat dina tab Alat anu dipetakeun kana paréntah Tcl anu sami. Kusabab pilihan nu téhnologi- jeung kulawarga basis, sadaya pilihan didaptarkeun dina tabél bisa jadi teu sadia dina téhnologi dipilih. Sadaya paréntah dimimitian ku set_option, dituturkeun ku sintaksis dina kolom sapertos anu dipidangkeun. Pariksa Buku Panduan pikeun daptar pilihan anu paling komprehensif pikeun vendor anjeun.
Tabel di handap ieu nunjukkeun seuseueurna pilihan alat.

Pilihan Annotated Pasipatan pikeun analis Nonaktipkeun I / O Insertion Fanout Guide

Komando Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika

Pilihan

Komando Tcl (set_option…)

Bungkusan

-pakét pkg_name

Bagian

-bagian part_name

Ngabéréskeun Supir Campuran

-resolve_multiple_driver {1|0}

Laju

-speed_grade speed_grade

Téknologi

-téhnologi keyword

Apdet Data Timing Titik Kompilasi -update_models_cp {0|1}

Generasi Database Analis HDL -hdl_qload {1|0}

Nyetél Pilihan Optimasi
Pilihan optimasi mangrupikeun bagian tina pilihan global anu anjeun tiasa nyetél pikeun palaksanaan. Bagian ieu nyarioskeun ka anjeun kumaha nyetél pilihan sapertos frekuensi sareng pilihan optimasi global sapertos ngabagi sumber daya. Anjeun ogé tiasa nyetél sababaraha pilihan ieu nganggo tombol anu pas dina UI.
1. Buka formulir Pilihan Palaksanaan ku ngaklik tombol Pilihan Implementasi atawa milih Project-> Pilihan Palaksanaan, tur klik tab Pilihan di luhur.
2. Klik pilihan optimasi nu Anjeun hoyongkeun, boh dina formulir atawa dina Project view. Pilihan anjeun béda-béda, gumantung kana téknologi. Lamun hiji pilihan teu sadia pikeun téhnologi anjeun, eta bakal greyed kaluar. Nyetél pilihan di hiji tempat otomatis ngamutahirkeun eta di tempat séjén.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika

Proyék View

Optimization Options Implementation Options-> Options

Pikeun detil ngeunaan ngagunakeun optimasi ieu tingal bagian ieu:

FSM Compiler FSM Explorer
Retiming Bagikeun Sumberdaya

Optimizing State Machines, dina kaca 354
Ngajalankeun FSM Explorer, dina kaca 359 Catetan: Ngan sawaréh ti téknologi Microsemi ngarojong pilihan FSM Explorer. Anggo Project-> Implementation Options-> Options panel pikeun nangtukeun naha pilihan ieu dirojong pikeun alat anu anjeun setel dina alat anjeun.
Ngabagikeun Sumberdaya, dina kaca 352
Retiming, kaca 334

Pilihan paréntah Tcl set_option sarimbag nyaéta kieu:

Pilihan FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
4. Klik tombol Run pikeun ngajalankeun sintésis.
Parangkat lunak nyusun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.
Generasi Database Analis HDL
Sacara standar, parangkat lunak maca sadayana desain, ngalaksanakeun optimasi logika sareng rambatan waktos, sareng nyerat kaluaran kana netlist tunggal (srs). Nalika desain janten langkung ageung, waktos pikeun ngajalankeun sareng debug desain janten langkung nangtang.
Pilihan ieu ngamungkinkeun compiler ka pre-partisi desain kana sababaraha modul nu ditulis pikeun netlist misah files (srs). Pikeun ngaktifkeun pilihan ieu, pilih kotak centang Generasi Database Analis HDL dina tab Pilihan dina kotak dialog Pilihan Implementasi. Fitur ieu ningkatkeun pamakean memori sacara signifikan pikeun desain anu ageung.
Fitur ieu ogé tiasa diaktipkeun tina jandela Tcl Script nganggo paréntah set_option Tcl di handap ieu:
set_option -hdl_qload 1
Sakali pilihan HDL Analis Database Generation diaktipkeun, paké pilihan Incremental Quick Load dina alat HDL Analyst pikeun mintonkeun desain ngagunakeun netlist tunggal (srs) atawa sababaraha tingkat luhur RTL modul netlists (srs). Alat tiasa nyandak advantage tina fitur ieu ku ngamuat dinamis ukur hirarki desain kapangaruhan. Pikeun exampLe, browser hirarki bisa ngalegaan ukur hirarki tingkat handap sakumaha diperlukeun pikeun beban gancang. Pilihan Beban Gancang Incremental aya dina panel Umum kotak dialog Pilihan Analis HDL. Tempo Panel Umum, dina kaca 304.

Nangtukeun Frékuénsi Global sareng Konstrain Files

Prosedur ieu ngabejaan Anjeun kumaha nyetel frékuénsi global jeung nangtukeun konstrain files pikeun palaksanaan.

1. Pikeun nyetel frékuénsi global, laksanakeun salah sahiji hal ieu:

Ketik frékuénsi global dina Proyék view.

Buka formulir Pilihan Implementasi ku ngaklik Implementasi

Tombol Pilihan tab Konstrain.

seleLcOting

Proyék-> Palaksanaan

Pilihan,

jeung

klik

éta

Paréntah set_option Tcl sarimbag nyaéta -frequency frequencyValue.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika
Anjeun tiasa override frékuénsi global jeung konstrain lokal, sakumaha ditétélakeun dina Nangtukeun konstrain RUANG, dina kaca 119. Dina alat Synplify Pro, anjeun bisa otomatis ngahasilkeun konstrain jam pikeun desain anjeun tinimbang nyetel frékuénsi global. Tempo Ngagunakeun Konstrain Otomatis, dina kaca 291 pikeun detil.
Proyék Frékuénsi Global sareng Konstrain View
Palaksanaan Options-> Konstrain

2. Pikeun nangtukeun konstrain filePikeun palaksanaan, lakukeun salah sahiji di handap ieu:
Pilih Project->Implementation Options->Constraints. Pariksa konstrain
files rék dipaké dina proyék nu.
Ti Palaksanaan Options-> panel Konstrain, anjeun ogé tiasa klik kana
nambahan kendala file.
Kalawan palaksanaan nu Anjeun hoyong pake dipilih, klik Tambahkeun File dina
Proyék view, tur nambahkeun konstrain files anjeun peryogi.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
Pikeun nyieun konstrain files, tingali Nangtukeun Watesan SCOPE, dina kaca 119.
3. Pikeun miceun konstrain files ti palaksanaan, ngalakukeun salah sahiji di handap:
Pilih Project->Implementation Options->Constraints. Pencét kotak centang
gigireun file ngaran.
Dina Proyék view,-klik katuhu konstrain file pikeun dihapus sarta
pilih Cabut tina Project.
Ieu ngaleungitkeun konstrain file ti palaksanaan, tapi teu ngahapus eta.
4. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK.
Nalika anjeun nyintésis desain, parangkat lunak ngumpulkeun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.
Nangtukeun Pilihan Hasil
Bagian ieu nunjukkeun anjeun kumaha nangtukeun kriteria pikeun kaluaran sintésis jalan.
1. Buka formulir Implementation Options ku ngaklik tombol Implementation Options atawa milih Project->Implementation Options, teras klik tab Implementation Results di luhur.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika

2. Sebutkeun kaluaran files rék ngahasilkeun.
Pikeun ngahasilkeun netlist dipetakeun files, klik Tulis dipetakeun Verilog Netlist atawa Tulis
Dipetakeun VHDL Netlist.
Pikeun ngahasilkeun konstrain spésifik vendor file pikeun anotasi maju,
klik Tulis Konstrain Vendor File. Tempo Pikeun detil ngeunaan laporan ieu, tingal Constraint Checking Report, dina kaca 270. tina Reference Manual, dina kaca 56 pikeun inpo nu leuwih lengkep.
3. Setel diréktori nu rék nulis hasil.
4. Atur format pikeun kaluaran file. Paréntah Tcl sarimbag pikeun skrip nyaéta proyék -result_format format.
Anjeun tiasa ogé hoyong nyetél atribut pikeun ngadalikeun pemetaan ngaran. Pikeun detil, tingal bab ngajual luyu dina Buku Panduan.
5. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK.
Nalika anjeun nyintésis desain, parangkat lunak ngumpulkeun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
Nangtukeun Timing Laporan Kaluaran
Anjeun tiasa nangtukeun sabaraha anu dilaporkeun dina laporan waktos ku netepkeun pilihan di handap ieu.
1. Milih Project-> Implementation Options, teras klik tab Timing Report. 2. Setel jumlah jalur kritis rék software ngalaporkeun.

3. Sebutkeun jumlah titik mimiti sareng tungtung anu anjeun hoyong tingali dilaporkeun dina bagian jalur kritis.
4. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK. Nalika anjeun nyintésis desain, parangkat lunak ngumpulkeun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.
Nyetél Verilog na VHDL Options
Nalika anjeun nyetél sumber Verilog sareng VHDL files dina proyék Anjeun, Anjeun ogé bisa nangtukeun pilihan compiler tangtu.
Setélan Verilog File Pilihan
Anjeun nyetél Verilog file pilihan ku milih boh Project-> Implementation Options-> Verilog, atawa Options-> Konpigurasikeun Verilog Compiler.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika

1. Sebutkeun format Verilog pikeun dianggo.
Pikeun nyetél kompiler sacara global pikeun sadaya files dina proyék, pilih
Proyék-> Pilihan Palaksanaan-> Verilog. Upami Anjeun keur make Verilog 2001 atawa SystemVerilog, pariksa Manual Rujukan pikeun constructs dirojong.
Pikeun nangtukeun kompiler Verilog dina per file dasar, pilih nu file dina
Proyék view. Klik-katuhu teras pilih File Pilihan. Pilih kompiler anu cocog. The standar Verilog file format pikeun proyék-proyék anyar nyaéta SystemVerilog.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
2. Sebutkeun modul tingkat luhur upami anjeun henteu acan ngalakukeun ieu dina Proyék view.
3. Pikeun nimba parameter tina kode sumber, lakukeun ieu:
Klik Extract Parameters. Pikeun override standar, asupkeun nilai anyar pikeun parameter a.
Parangkat lunak ngagunakeun nilai anyar pikeun palaksanaan ayeuna wungkul. Catet yén ékstraksi parameter henteu dirojong pikeun desain campuran.

4. Ketik diréktif dina Compiler Directives, ngagunakeun spasi pikeun misahkeun pernyataan. Anjeun tiasa ngetik diréktif anu biasana anjeun lebetkeun kalayan 'ifdef sareng `definisikeun pernyataan dina kode. Pikeun example, ABC = 30 hasilna software nulis pernyataan di handap pikeun proyék file:
set_option -hdl_define -set "ABC = 30"
LO

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika
5. Dina Include Path Orde, tangtukeun jalur pilarian pikeun paréntah kaasup pikeun Verilog. files nu aya dina proyék Anjeun. Pake tombol di pojok katuhu luhur kotak pikeun nambahkeun, mupus, atawa nyusun ulang jalur.
6. Dina Diréktori Perpustakaan, tangtukeun jalur ka diréktori anu ngandung perpustakaan files pikeun proyék Anjeun. Pake tombol di pojok katuhu luhur kotak pikeun nambahkeun, mupus, atawa nyusun ulang jalur.
7. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK. Nalika anjeun nyintésis desain, parangkat lunak ngumpulkeun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika Setélan Pilihan Palaksanaan Sintesis Logika
Setélan VHDL File Pilihan
Anjeun nyetél VHDL file pilihan ku milih boh Project-> Implementation Options-> VHDL, atawa Options-> Konpigurasikeun VHDL Compiler.

Pikeun sumber VHDL, anjeun tiasa netepkeun pilihan anu dijelaskeun di handap.
1. Sebutkeun modul tingkat luhur upami anjeun henteu acan ngalakukeun ieu dina Proyék view. Lamun modul tingkat luhur teu lokasina di perpustakaan karya standar, anjeun kudu nangtukeun perpustakaan mana kompiler nu bisa manggihan modul. Pikeun inpormasi ngeunaan cara ngalakukeun ieu, tingali Panel VHDL, dina kaca 200.
Anjeun ogé tiasa nganggo pilihan ieu pikeun desain basa anu dicampur atanapi nalika anjeun badé netepkeun modul anu sanés éntitas tingkat luhur saleresna pikeun nunjukkeun analis HDL sareng LdOebugging dina skema. views. 2. Pikeun encoding mesin kaayaan-diartikeun pamaké, ngalakukeun di handap:
Sebutkeun jinis encoding anu anjeun hoyong pake.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Netepkeun Pilihan Palaksanaan Sintesis Logika Bab 4: Nyetél Proyék Sintésis Logika
Nonaktipkeun kompiler FSM.
Nalika anjeun nyintésis desain, parangkat lunak nganggo arahan kompiler anu anjeun setel di dieu pikeun ngodekeun mesin kaayaan sareng henteu ngajalankeun kompiler FSM, anu bakal nimpa arahan kompiler. Alternatipna, Anjeun bisa nangtukeun mesin kaayaan jeung atribut syn_encoding, sakumaha dijelaskeun dina Defining State Machines di VHDL, dina kaca 308.
3. Pikeun nimba generics tina kode sumber, ngalakukeun ieu:
Klik Extract Generic Constants. Pikeun override standar, lebetkeun nilai anyar pikeun generik.
Parangkat lunak ngagunakeun nilai anyar pikeun palaksanaan ayeuna wungkul. Catet yén anjeun moal tiasa nimba generik upami anjeun gaduh desain basa anu dicampur.

4. Pikeun push tristates sakuliah prosés / wates block, pariksa yen Push Tristates diaktipkeun. Pikeun detil, tingali Push Tristates Option, dina kaca 212 dina Buku Panduan.
5. Nangtukeun interpretasi tina diréktif synthesis_on jeung synthesis_off:
Pikeun nyieun kompiler napsirkeun synthesis_on sareng synthesis_off diréktif
kawas translate_on/translate_off, aktipkeun pilihan Synthesis On/Off Dilaksanakeun salaku Translate On/Off.
Pikeun malire synthesis_on na synthesis_off diréktif, pastikeun yén
pilihan ieu teu dipariksa. Tempo translate_off/translate_on, dina kaca 226 dina Reference Manual pikeun inpo nu leuwih lengkep.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nangtukeun Atribut sareng Diréktif

6. Setel pilihan palaksanaan sejenna sakumaha diperlukeun (tingali Setting Logic Synthesis Implementation Options, dina kaca 75 pikeun daptar pilihan). Pencét OK.
Nalika anjeun nyintésis desain, parangkat lunak ngumpulkeun sareng ngapetakeun desain nganggo pilihan anu anjeun setel.

Nangtukeun Atribut sareng Diréktif

Atribut sareng arahan mangrupikeun spésifikasi anu anjeun tugaskeun pikeun ngarancang objék pikeun ngontrol cara desain anjeun dianalisis, dioptimalkeun, sareng dipetakeun.
Atribut ngadalikeun optimasi pemetaan jeung directives ngadalikeun optimizations compiler. Kusabab bédana ieu, anjeun kudu nangtukeun directives dina kode sumber. Tabel ieu ngajelaskeun metode anu sayogi pikeun nyiptakeun atribut sareng spésifikasi diréktif:

VHDL Verilog SCOPE Editor Konstrain File

Atribut Sumuhun Sumuhun Sumuhun

Diréktif Sumuhun Henteu Henteu

Hadé pisan mun éta nangtukeun atribut dina redaktur SCOPE atawa konstrain file, sabab anjeun henteu kedah nyusun ulang desain heula. Pikeun arahan, anjeun kedah nyusun desain supados tiasa dianggo.
Lamun RUPA/konstrain file jeung kode sumber HDL dieusian pikeun desain a, konstrain boga prioritas lamun aya bentrok.
Kanggo inpo nu leuwih lengkep, tingal ieu di handap:
· Nangtukeun Atribut jeung Diréktif dina VHDL, dina kaca 91 · Nangtukeun Atribut jeung Diréktif dina Verilog, dina kaca 92 · Nangtukeun Atribut UrangLiOng Editor SCOPE, dina kaca 93 · Nangtukeun Atribut dina Konstrain File, dina kaca 97

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Atribut sareng Diréktif

Bab 4: Nyetél Proyék Sintésis Logika

Nangtukeun Atribut sareng Directives dina VHDL
Anjeun tiasa make metodeu sejen pikeun nambahkeun atribut ka objék, sakumaha didaptarkeun dina Nangtukeun Atribut jeung Directives, dina kaca 90. Tapi, anjeun bisa nangtukeun directives ngan dina kode sumber. Aya dua cara pikeun nangtukeun atribut sareng arahan dina VHDL:
· Nganggo pakét atribut anu tos disetel
· Ngadéklarasikeun atribut unggal waktu dipaké
Pikeun wincik sintaksis atribut VHDL, tingali Atribut VHDL sareng Sintaksis Diréktif, dina kaca 561 dina Buku Panduan.

Ngagunakeun Paket Atribut VHDL nu geus siap
AdvantagPikeun ngagunakeun pakét anu tos siapkeun nyaéta anjeun kedah ngahindarkeun deui atribut sareng arahan unggal waktos anjeun ngalebetkeun kana kode sumber. Nu disadvantage nya éta kode sumber anjeun kirang portabel. Paket atribut perenahna di installDirectory/lib/vhd/synattr.vhd.
1. Pikeun nganggo pakét atribut anu tos siap dilebetkeun kana perpustakaan parangkat lunak, tambahkeun garis ieu kana sintaksis:
perpustakaan synplify; ngagunakeun synplify.attributes.all;
2. Tambahkeun atribut atawa diréktif rék sanggeus deklarasi Unit design.
deklarasi; atribut attribute_name of objectName: objectType nyaéta nilai;
Pikeun example:
éntitas simpledff nyaéta port (q: kaluar bit_vector (7 turun ka 0); d: dina bit_vector (7 turun ka 0); clk: dina bit);
atribut syn_noclockbuf of clk: sinyal bener;
Pikeun wincik konvénsi sintaksis, tingali VHDL Attribute and Directive Syntax, dina kaca 561 dina Reference Manual.
3. Tambahkeun sumber file kana proyék.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nangtukeun Atribut sareng Diréktif

Ngadéklarasikeun Atribut sareng Arahan VHDL
Upami anjeun henteu nganggo pakét atribut, anjeun kedah ngartikeun ulang atribut unggal waktos anjeun ngalebetkeun kana kode sumber.
1. Unggal-unggal anjeun nganggo atribut atanapi diréktif, tangtukeun langsung saatos deklarasi unit desain nganggo sintaksis ieu:
design_unit_declaration ; atribut attributeName: dataType; atribut attributeName of objectName: objectType nyaeta nilai;
Pikeun example:
éntitas simpledff nyaéta port (q: kaluar bit_vector (7 turun ka 0); d: dina bit_vector (7 turun ka 0); clk: dina bit);
atribut syn_noclockbuf : boolean; atribut syn_noclockbuf of clk: sinyal bener;
2. Tambahkeun sumber file kana proyék.

Nangtukeun Atribut jeung Directives di Verilog
Anjeun tiasa make metodeu sejen pikeun nambahkeun atribut ka objék, sakumaha dijelaskeun dina Nangtukeun Atribut jeung Directives, dina kaca 90. Tapi, anjeun bisa nangtukeun directives ngan dina kode sumber.
Verilog teu gaduh atribut sintésis sareng arahan anu tos siap, janten anjeun kedah nambihanana salaku koméntar. Ngaran atribut atanapi diréktif dimimitian ku sintésis kecap konci. Verilog files sénsitip hurup, jadi atribut jeung directives kudu dieusian persis sakumaha dibere dina déskripsi sintaksis maranéhanana. Pikeun wincik sintaksis, tingali Verilog Attribute and Directive Syntax, dina kaca 363dina Reference Manual.
1. Pikeun nambahkeun hiji atribut atawa diréktif di Verilog, make Verilog garis atawa block comment (C-gaya) sintaksis langsung di handap objek desain. Koméntar blok kedah miheulaan tanda titik koma, upami aya.
LO

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Atribut sareng Diréktif

Bab 4: Nyetél Proyék Sintésis Logika

Verilog Blok Comment Syntax
/* sintésis attributeName = nilai */ /* sintésis directoryName = nilai */

Verilog Line Comment Syntax
// sintésis attributeName = nilai // sintésis directoryName = nilai

Pikeun wincik aturan sintaksis, tingali Verilog Attribute and Directive Syntax, dina kaca 363 dina Reference Manual. Di handap ieu examples:
modul fifo (kaluar, di) /* sintésis syn_hier = "teuas" */;
2. Pikeun ngagantelkeun sababaraha atribut atanapi diréktif kana objék anu sarua, misahkeun atribut jeung spasi bodas, tapi ulah ngulang kecap konci sintésis. Ulah make koma. Pikeun example:
kaayaan kasus /* sintésis full_case parallel_case */;
3. Lamun sababaraha registers diartikeun maké Verilog reg pernyataan tunggal jeung hiji atribut dilarapkeun ka aranjeunna, lajeng software sintésis ngan nerapkeun panungtungan nyatakeun register dina pernyataan reg. Pikeun example:
reg [5:0] q, q_a, q_b, q_c, q_d / * sintésis syn_preserve = 1 * /;
Atribut syn_preserve ngan dilarapkeun ka q_d. Ieu mangrupikeun kabiasaan anu dipiharep pikeun alat sintésis. Pikeun nerapkeun atribut ieu ka sadaya registers, anjeun kudu make pernyataan Verilog reg misah pikeun tiap register sarta nerapkeun atribut.

Nangtukeun Atribut Ngagunakeun Editor SCOPE
Jandéla SCOPE nyayogikeun antarmuka anu gampang dianggo pikeun nambihan atribut naon waé. Anjeun teu bisa make eta pikeun nambahkeun directives, sabab kudu ditambahkeun kana sumberna files. (Tingali Nangtukeun Atribut sareng Diréktif dina VHDL, dina kaca 91 atanapi Nangtukeun Atribut sareng Diréktif dina Verilog, dina kaca 92). Prosedur di handap ieu nunjukkeun kumaha cara nambihan atribut langsung dina jandela RUANG.
1. Mimitian ku desain disusun tur muka jandela RUANG. Pikeun nambihan atribut kana konstrain anu tos aya file, buka jandela SCOPE ku ngaklik anu aya file dina Proyék view. Pikeun nambahkeun atribut ka nu anyar file, klik ikon SCOPE teras klik Initialize pikeun muka jandela SCOPE.
2. Klik tab Atribut di handapeun jandela LINGKUP.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Proyék Sintésis Logika

Nangtukeun Atribut sareng Diréktif

Anjeun tiasa milih obyék munggaran (lengkah 3) atanapi atribut kahiji (lengkah 4).

3. Pikeun nangtukeun objék, ngalakukeun salah sahiji di handap dina kolom Objék. Upami anjeun parantos netepkeun atribut, kolom Objék ngan ukur daptar pilihan obyék anu valid pikeun atribut éta.
Pilih jinis obyék dina kolom Filter Objék, teras pilih hiji
objék tina daptar pilihan dina kolom Objék. Ieu mangrupikeun cara anu pangsaéna pikeun mastikeun yén anjeun netepkeun obyék anu pas, kalayan sintaksis anu leres.

LO
Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Nangtukeun Atribut sareng Diréktif

Bab 4: Nyetél Proyék Sintésis Logika

Séred obyék anu anjeun badé ngagantelkeun atribut ti
RTL atanapi Téhnologi views kana kolom Objék dina jandela RUANG. Kanggo sababaraha atribut, nyéred sareng ngaleupas tiasa henteu milih obyék anu leres. Pikeun exampLe, upami anjeun hoyong nyetél syn_hier dina modul atanapi éntitas sapertos gerbang sareng, anjeun kedah nyetél éta dina view pikeun modul éta. objék bakal mibanda sintaksis ieu: v: modulName di Verilog, atawa v: library.moduleName di VHDL, dimana anjeun tiasa gaduh sababaraha perpustakaan.
Ketik nami objék dina kolom Objék. Lamun teu nyaho
nami, nganggo paréntah Find atanapi kolom Filter Objék. Pastikeun pikeun ngetik awalan luyu pikeun objék dimana eta diperlukeun. Pikeun example, pikeun set hiji atribut dina a view, Anjeun kudu nambahkeun awalan v: kana modul atawa ngaran éntitas. Pikeun VHDL, anjeun panginten kedah netepkeun perpustakaan sareng nami modul.
4. Lamun anjeun nangtukeun obyék munggaran, anjeun ayeuna bisa nangtukeun atribut. Daptar ieu ngan ukur nunjukkeun atribut anu valid pikeun jinis obyék anu anjeun pilih. Sebutkeun atribut ku nahan tombol beurit dina kolom Atribut sareng pilih atribut tina daptar.

Upami anjeun milih obyék heula, pilihan anu sayogi ditangtukeun ku obyék anu dipilih sareng téknologi anu anjeun anggo. Upami anjeun milih atribut heula, pilihan anu sayogi ditangtukeun ku téknologi.
Lamun anjeun milih hiji atribut, jandela RUANG ngabejaan Anjeun jenis nilai anjeun kudu ngasupkeun pikeun atribut éta sarta nyadiakeun pedaran ringkes atribut. Lamun anjeun milih atribut ti mimiti, pastikeun pikeun balik sarta nangtukeun objék.
5. Eusian nilai. Tahan tombol mouse dina kolom Niley, tur pilih tina daptar. Anjeun oge bisa ngetik dina nilai a.

Synplify Pro pikeun Microsemi Edition Pituduh Pamaké Oktober 2014

Bab 4: Nyetél Logika Sy

Dokumén / Sumberdaya

SYnOPSYS FPGA Sintésis Synplify Pro pikeun Microsemi Edition [pdf] Pituduh pamaké
FPGA Synthesis Synplify Pro pikeun Microsemi Edition, Synthesis Synplify Pro pikeun Microsemi Edition, Synplify Pro pikeun Microsemi Edition, Pro pikeun Microsemi Edition, Microsemi Edition, Edition

Rujukan

Manual pamaké

SYnOPSYS FPGA Sintésis Synplify Pro pikeun Microsemi Edition Pituduh Pamaké

FPGA Synthesis Synplify Pro pikeun Microsemi Edition

spésifikasi

Émbaran produk

Parentah Pamakéan Produk

Bab 1: Pendahuluan

Wengkuan Dokumén

Ngamimitian

Pamaké Interface Leuwihview

Bab 2: Aliran Desain Sintésis FPGA

Bab 3: Nyiapkeun Input

FAQ

Q: Dupi abdi tiasa ngadamel salinan dokuméntasi?

Q: Kumaha kuring ngamimitian software?

Q: Naon panongton dimaksudkeun pikeun pituduh pamaké ieu?

Dokumén / Sumberdaya

Rujukan

Ninggalkeun komentar

Ngabolaykeun reply