SYnOPSYS FPGA 合成 Synplify Pro for Microsemi Edition ユーザーガイド

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登録商標 (®)
シノプシス、イオン、 AMPS、Astro、Behavior Extracting Synthesis Technology、Cadabra、CATS、Certify、CHIPit、CoMET、CODE V、Design Compiler、DesignWare、EMBED-IT!、Formality、Galaxy Custom Designer、Global Synthesis、HAPS、HapsTrak、HDL Analyst、HSIM、HSPICE、Identify、Leda、LightTools、MAST、METeor、ModelTools、NanoSim、NOVeA、OpenVera、ORA、PathMill、Physical Compiler、PrimeTime、SCOPE、Simply Better Results、SiVL、SNUG、SolvNet、Sonic Focus、STAR Memory System、Syndicated、Synplicity、Synplicity ロゴ、Synplify、Synplify Pro、Synthesis Constraints Optimization Environment、TetraMAX、UMRBus、VCS、Vera、および YIELDirector は、Synopsys, Inc. の登録商標です。
商標 (TM)
AFGen、Apollo、ARC、ASAP、Astro-Rail、Astro-Xtalk、Aurora、AvanWaves、BEST、Columbia、Columbia-CE、Cosmos、CosmosLE、CosmosScope、CRITIC、CustomExplorer、CustomSim、DC Expert、DC Professional、DC Ultra、Design Analyzer、Design Vision、DesignerHDL、DesignPower、DFTMAX、Direct Silicon Access、Discovery、Eclypse、Encore、EPIC、Galaxy、HANEX、HDL コンパイラ、Hercules、階層的最適化テクノロジ、高性能 ASIC プロトタイピングシステム、HSIMplus、i-Virtual Stepper、IICE、in-Sync、iN-Tandem、Intelli、Jupiter、Jupiter-DP、JupiterXT、JupiterXT-ASIC、Liberty、Libra-Passport、ライブラリコンパイラ、Macro-PLUS、Magellan、Mars、Mars-Rail、 Mars-Xtalk、Milkyway、ModelSource、Module Compiler、MultiPoint、ORAengineering、Physical Analyst、Planet、Planet-PL、Polaris、Power Compiler、Raphael、RippledMixer、Saturn、Scirocco、Scirocco-i、SiWare、Star-RCXT、Star-SimXT、StarRC、System Compiler、System Designer、Taurus、TotalRecall、TSUPREM-4、VCSi、VHDL Compiler、VMC、および Worksheet Buffer は、Synopsys, Inc. の商標です。

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サービスマーク (sm)
MAP-in、SVP Café、および TAP-in は、Synopsys, Inc. のサービスマークです。SystemC は Open SystemC Initiative の商標であり、ライセンスに基づいて使用されています。ARM および AMBA は ARM Limited の登録商標です。Saber は SabreMark Limited Partnership の登録商標であり、ライセンスに基づいて使用されています。その他すべての製品名または会社名は、それぞれの所有者の商標である可能性があります。
2014年XNUMX月米国で印刷

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コンテンツ

第1章はじめに
シノプシスの FPGA およびプロトタイピング製品 . ...
ドキュメントの範囲 . ... 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 21
はじめに . ... 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 22
ユーザーインターフェイスオーバーview 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 24
第2章: FPGA合成設計フロー
ロジック合成設計フロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
第3章: 入力の準備
HDLソースの設定 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL ソースの作成 Files . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL ソースの編集 File組み込みテキストエディタを使用した編集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 編集ウィンドウの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 外部テキストエディタの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog ライブラリのライブラリ拡張機能の使用 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
混合言語ソースの使用 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
インクリメンタルコンパイラの使用 . ...
構造的 Verilog フローを使用する . ...

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制約の操作 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 制約を使用する場合 Fileソースコードの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 制約条件にテキストエディタを使用する Files (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 制約に関する Tcl 構文ガイドライン Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 制約のチェック Files 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 56
第4章: ロジック合成プロジェクトの設定
プロジェクトの設定 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 プロジェクトの作成 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 既存のプロジェクトを開く File . ... View 表示設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 古いプロジェクトの Verilog インクルードパスの更新 Files . . . . . . . . . . . . . . . . . . . . . . . . 65
プロジェクト管理 File 階層 . ... . . . 66 カスタムの操作 Files 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 70
実装の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 複数の実装での作業 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
ロジック合成実装オプションの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 デバイスオプションの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 最適化オプションの設定 . ... 78 グローバル周波数と制約の指定 Files . ... 。。。。。。。。。。。。。。。。。。。。。。。。。。。。 80
属性とディレクティブの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL での属性とディレクティブの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilog での属性とディレクティブの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE エディタを使用した属性の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 制約内の属性の指定 File 。。。。。。。。。。。。。。。。。。。。。。。。。。。。 97
検索中 Files . ... File検索する . ... File検索する方法 . ... 。。。。。。。。。。。。。。。。。。。。。。 99LO
アーカイブ Files およびプロジェクト . ... 。。。。。。。。。。。。。。。。。。。。。。。 101

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プロジェクトをコピーする . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
第5章: 制約の指定
SCOPE エディターの使用 . ...
SCOPE 制約の指定 . ... 119 入力および出力制約の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 標準 I/O パッドタイプの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 TCL の使用 View SCOPE GUI の概要 . ...
タイミング例外の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 タイミング例外の From/To/Through ポイントの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 マルチサイクルパスの定義 . ... 134 誤ったパスの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Tcl find と expand を使用したオブジェクトの検索 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl find の検索パターンの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 -filter を使用した Tcl find の結果を絞り込む . ... 136 Tcl find コマンドを使用してコレクションを定義する . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 Tcl expand コマンドを使用してコレクションを定義する . . . . . . . . . . . . . . . . . . . . . . 140 Tcl find および expand の結果を確認する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 バッチモードでの Tcl find および expand の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
コレクションの使用 . ... 144 Tcl コマンドを使用したコレクションの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 ViewTcl コマンドによるコレクションの作成と操作 . . . . . . . . . . . . . . . . 150
SDC から FDC への変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE エディターの使用 (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE 制約の入力と編集 (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE タイミング制約の指定 (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 デフォルト制約の入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 クロックおよびパスの制約の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 クロックの定義 . ... 162 入力および出力制約の定義 (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 False パスの定義 (レガシー) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

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第6章: 結果の統合と分析
デザインの合成 . ... . 174
ログの確認 File 結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewログの取得と操作 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 特定のレポートにすばやくアクセスする . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 結果にリモートでアクセスする . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 ログを使用して結果を分析する File レポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 ウォッチウィンドウの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 リソース使用状況の確認 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
メッセージの処理 . ... Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 メッセージ内のメッセージのフィルタリング Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 コマンドラインからのメッセージのフィルタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Tcl スクリプトによるメッセージのフィルタリングの自動化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 ログ File メッセージコントロール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 警告の処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
エラー時に続行を使用する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 コンパイルポイント合成でエラー時に続行を使用する . . . . . . . . . . . . . . . . . . . . . . . . . . 203
第7章: HDL AnalystとFSMによる解析 Viewer
回路図での作業 Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDLアナリストの違い Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 を開く Views。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 209 Viewオブジェクトのプロパティを選択する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 RTL/テクノロジーでのオブジェクトの選択 Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 マルチシート回路図の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 シート間の移動 Viewスケマティックウィンドウの . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 スケマティックの設定 View 環境設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 ウィンドウの管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
デザイン階層の探索 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 階層ブラウザーを使用したデザイン階層のトラバース . . . . . . . . . . . . . . . . . . . . 222 プッシュ/ポップによるオブジェクト階層の探索 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 透過的なインスタンスのオブジェクト階層の探索 . . . . . . . . . . . . . . . . . . . . 228
オブジェクトの検索 . ...230 HDL Analyst でのオブジェクトの検索の参照 Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 階層的および制限付き検索での検索の使用 . . . . . . . . . . . . . . . . . . . . . . . . . 232 検索コマンドでのワイルドカードの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

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検索とフィルタリングを組み合わせて検索を絞り込む . . . . . . . . . . . . . . . . . . . . . . . . . . 240 検索を使用して出力ネットリストを検索する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
クロスプロービング . ... View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/テクノロジからのクロスプロービング View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 テキストエディタウィンドウからのクロスプローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl スクリプトウィンドウからのクロスプローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM からのクロスプローブ Viewえー。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 250
HDL Analyst ツールによる解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 View設計階層とコンテキストの解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 回路図のフィルタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 ピンとネットロジックの拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 拡大と View接続の確立 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 回路図階層のフラット化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 設計解析中のメモリ使用量の最小化 . . . . . . . . . . . . . . . . . . . . . . . . . . 267
FSMの使用 Viewえーっと。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 267
第8章: タイミングの分析
回路図でのタイミング解析 Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewタイミング情報の注釈 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 回路図でのタイミング情報の注釈 Views . . . . . . . . . . . . . . . . . . . . . . 275 RTL でのクロックツリーの解析 View 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 277 Viewクリティカルパスの処理 . ...
STA を使用したカスタムタイミングレポートの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
解析設計制約の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 解析設計制約を使用するシナリオ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC の作成 File . ... File 。。。。。。。。。。。。。。。。。。。。。。。。。 290
自動制約の使用 . ...
第9章: 高レベルオブジェクトの推論
合成用のブラックボックスの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog でのブラックボックスと I/O のインスタンス化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL でのブラックボックスと I/O のインスタンス化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 ブラックボックスのタイミング制約の追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 その他のブラックボックス属性の追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

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合成用のステートマシンの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Verilog でのステートマシンの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 VHDL でのステートマシンの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 属性とディレクティブによる FSM の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
安全な FSM の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
自動 RAM 推論 . ... . ...
RAM の初期化 . ...323 Verilog での RAM の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 VHDL での RAM の初期化 . . . . . . . . . . . . . . . . . 。。。。。。。。。。。。。。。。。。。。。。。。。。。 324
第10章: 設計レベルの最適化の指定
最適化のヒント . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 タイミングの最適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
リタイミング . ...ample . ... 。。。。。。。。。。。。。。。。。。。。。。。。。。 336
オブジェクトの最適化による削除の防止 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 保存またはレプリケーションに syn_keep を使用する . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 階層のフラット化の制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 階層の保存 . . . . . . . . . . . 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 346
ファンアウトの最適化 . ... 。。。。。。。。。。。。。。。。。。 348
リソースの共有 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O の挿入 . ...
ステートマシンの最適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 ステートマシンを最適化するタイミングの決定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM コンパイラ LO の実行 . ... . . 355 FSM エクスプローラーの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
プローブの挿入 . ...

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ソースコードでプローブを指定する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 プローブ属性を対話的に追加する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
第11章: コンパイルポイントの操作
コンパイルポイントの基本 . ...366 Advantagコンパイルポイント設計の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 手動コンパイルポイント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 ネストされたコンパイルポイント . ... . . . . . . . . . . 369 コンパイルポイント型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
コンパイルポイント合成の基礎 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 コンパイルポイント制約 Files . ... . . . 375 コンパイルポイント合成 . ...
コンパイルポイントの合成 . ... File コンパイルポイントの場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388 手動コンパイルポイントの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 コンパイルポイントレベルでの制約の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 コンパイルポイントの結果の分析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
コンパイルポイントを他の機能と併用する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 コンパイルポイントとマルチプロセスの組み合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
増分再合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 コンパイルポイントの増分再合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
第12章: IP入力の操作
SYNCore による IP の生成 . ... . . . . . . . . . . 402 SYNCore によるバイト対応 RAM の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore による ROM の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore による加算器/減算器の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore でカウンターを指定する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
Synopsys FPGA IP暗号化フロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 以上view Synopsys FPGA IP フローの概要 . ...
暗号化された IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition ユーザーガイド 2014 年 XNUMX 月

IP の暗号化 . ... 446 スクリプト出力方法の指定 . ...
Hyper Source の使用 . ... . . . . . . . 460 IP の設計階層を介した信号のスレッド化 . . . . . . . . . . . . . . . . 460
第13章: 生産性向上のためのプロセスの最適化
バッチモードの使用 . ... File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl スクリプトを使用したバッチモードの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 ライセンスのキューイング . ... 469
Tcl スクリプトおよびコマンドの操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl コマンドおよびスクリプトの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 ジョブスクリプトの生成 . ... . . . . 473 並列ジョブの数の設定 . ... . . . . . . . . . . . . . . . . . 473 スクリプトを使用したボトムアップ合成の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
synhooks.tcl を使用したフローの自動化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
第14章: マルチプロセッシングの使用
コンパイルポイントを使用したマルチプロセス処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 最大並列ジョブ数の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 ライセンスの使用率 . ... . . . . . . . 485
第15章: Microsemi設計の最適化
Microsemi 設計の最適化 . ... . . . . 488 Radhard 設計での作業 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 ソースコードでの syn_radhardlevel の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 LO
第16章: 合成出力の操作
P&R ツールへの情報の受け渡し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition ユーザーガイド 2014 年 XNUMX 月

ピン位置の指定 . ...
ベンダー固有の出力の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 ベンダーに合わせた出力の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 ネットリスト形式のカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
第17章: 合成後の操作の実行
合成後にP&Rを自動的に実行する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
識別ツールの操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Synplify Pro ツールからの起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 識別の起動に関する問題の処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 識別ツールの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 識別ツールでコンパイルポイントを使用する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
VCS ツールを使用したシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition ユーザーガイド 2014 年 XNUMX 月

LO
Synplify Pro for Microsemi Edition ユーザーガイド 2014 年 XNUMX 月

第1章
導入
この Synplify Pro® ソフトウェアの紹介では、次の内容について説明します。
· Synopsys FPGAおよびプロトタイピング製品、16ページ · ドキュメントの適用範囲、21ページ · はじめに、22ページ · ユーザーインターフェイスの概要view、24ページ目

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第1章はじめに

シノプシス FPGA およびプロトタイピング製品

シノプシス FPGA およびプロトタイピング製品
次の図は、Synopsys FPGA およびプロトタイピング製品ファミリを示しています。

LO
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シノプシス FPGA およびプロトタイピング製品

第1章はじめに

FPGA実装ツール
Synplify Pro および Synplify Premier 製品は、FPGA (フィールドプログラマブルゲートアレイ) および CPLD (複雑なプログラマブルロジックデバイス) 向けに特別に設計された RTL 合成ツールです。

Synplify Pro 合成ソフトウェア
Synplify Pro FPGA合成ソフトウェアは、高性能でコスト効率の高いFPGA設計を作成するための事実上の業界標準です。そのユニークな
行動抽出合成技術®（BEST）アルゴリズムは、
RTL コードを特定の FPGA ロジックに合成する前に、高度な最適化を行います。このアプローチにより、FPGA 全体にわたる優れた最適化、高速な実行時間、および非常に大規模な設計の処理が可能になります。Synplify Pro ソフトウェアは、SystemVerilog および VHDL 2008 を含む最新の VHDL および Verilog 言語構造をサポートしています。このツールはテクノロジに依存しないため、単一の設計プロジェクトから FPGA デバイスとベンダー間で迅速かつ簡単に再ターゲットできます。

Synplify Premier 合成ソフトウェア
Synplify Premier 機能は、Synplify Pro ツールのスーパーセットであり、究極の FPGA 実装およびデバッグ環境を提供します。これには、高度な FPGA 設計者向けの包括的なツールとテクノロジのスイートが含まれており、単一の FPGA ベースのプロトタイプを対象とする ASIC プロトタイパー向けの合成エンジンとしても機能します。
Synplify Premier 製品は、単一の FPGA をターゲットとする FPGA 設計者と ASIC プロトタイパーの両方に、最も効率的な設計実装とデバッグの方法を提供します。設計実装側では、タイミングクロージャ、ロジック検証、IP 使用、ASIC 互換性、DSP 実装の機能に加え、FPGA ベンダーのバックエンドツールとの緊密な統合が含まれています。デバッグ側では、FPGA のシステム内検証が提供され、デバッグプロセスが大幅に加速されるほか、見つけにくい設計上の問題を見つけるための迅速で段階的な方法も含まれています。

シノプシス FPGA ツールの機能
この表は、Synplify Pro、Synplify、Synplify Premier、および Synplify Premier with Design Planner 製品の主な機能を区別しています。

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第1章はじめに

シノプシス FPGA およびプロトタイピング製品

シンプリファイシンプリファイプロ

パフォーマンス

行動抽出合成

テクノロジー® (BESTTM)

ベンダー生成コア/IP

サポート（特定のテクノロジー）

FSM コンパイラ

FSM エクスプローラー

ゲートクロック変換

レジスタパイプライン

レジスターリタイミング

SCOPE® 制約エントリ

高い信頼性機能

統合配置配線

分析

HDLアナリスト®

オプション

タイミングアナライザー

ポイントツーポイント

フジモリ Viewer

クロスプロービング

プローブポイントの作成

Identify® 計測器

デバッガの識別

電力分析（SAIF）

物理設計

設計プラン File

領域へのロジックの割り当て

シンプリファイプレミア
x
x
xxxxxxxx
xx
xxxxxx

シンプリファイプレミア DP
x
x
xxxxxxxx
xx
xxxxxx
xx

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シノプシス FPGA およびプロトタイピング製品

第1章はじめに

面積の見積もりと領域容量のピン割り当て物理的な最適化物理的な合成物理的な解析 Synopsys DesignWare® Foundation ライブラリランタイム階層設計強化された最適化高速合成マルチプロセッシングエラー時のコンパイルチーム設計混合言語設計コンパイルポイント階層設計真のバッチモード (フローティングライセンスのみ) GUI バッチモード (フローティングライセンス) バッチモード P&R P&R データのバックアノテーション形式検証

シンプリファイシンプリファイプロ

xxxx さん

–

統合を特定する

限定

シンプリファイプレミア
xxx
xxxxx
xxxx さん
x
x ロジック合成モード x

シンプリファイプレミア DP
x
xxxxx
xxxxx
xxxx さん
x
xx ロジック合成モード
x

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第1章はじめに

シノプシス FPGA およびプロトタイピング製品

P&Rデータ設計環境テキストエディタのバックアノテーション View ウォッチウィンドウメッセージウィンドウ Tclウィンドウ複数の実装ベンダーテクノロジーサポートプロトタイピング機能ランタイム機能コンパイルポイントゲートクロック変換エラー時のコンパイル

シンプリファイシンプリファイプロ

シンプリファイプレミア
xxxxx 選択済み
xxxx さん

シンプリファイプレミア DP
x
xxxxx 選択済み
xxxx さん

LO
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文書の範囲

第1章はじめに

文書の範囲
以下では、このドキュメントの範囲と対象読者について説明します。

ドキュメントセット
このユーザーガイドは、リファレンスマニュアルとチュートリアルを含むドキュメントセットの一部です。セット内の他のドキュメントと併用することを目的としています。Synopsys FPGA ソフトウェアを使用して一般的なタスクを実行する方法の説明に重点を置いています。これは、次のことを意味します。
· ユーザーガイドでは、一般的なタスクを実行するために必要なオプションのみを説明します。
マニュアルに記載されている内容は、すべてのコマンドとオプションについて説明しているわけではありません。すべてのコマンドオプションと構文の完全な説明については、ユーザーインターフェイスオーバービューを参照してください。view Synopsys FPGA 合成リファレンスマニュアルの章。
· ユーザーガイドにはタスクベースの情報が含まれています。
情報の構成方法については、22 ページの「ヘルプの入手方法」を参照してください。

観客
Synplify Pro ソフトウェアツールは、FPGA システム開発者を対象としています。以下の知識があることを前提としています。
· 設計合成 · RTL · FPGA · Verilog/VHDL

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第1章はじめに

はじめる

はじめる
このセクションでは、Synopsys FPGA 合成ソフトウェアの使用を開始する方法について説明します。次のトピックについて説明しますが、ライセンスとインストールに関するインストール手順の情報に代わるものではありません。
· ソフトウェアの起動 (22 ページ) · ヘルプの参照 (22 ページ)

ソフトウェアの起動
1. まだインストールしていない場合は、インストール手順に従って Synopsys FPGA 合成ソフトウェアをインストールします。
2. ソフトウェアを起動します。
Windowsプラットフォームで作業している場合は、
スタートボタンから、プログラム -> Synopsys -> 製品バージョンを選択します。
UNIXプラットフォームで作業している場合は、適切な
コマンドラインでコマンド:
シンプリファイプロ
· コマンドは合成ツールを起動し、プロジェクトウィンドウを開きます。
以前にソフトウェアを実行したことがある場合は、ウィンドウに以前のプロジェクトが表示されます。インターフェイスの詳細については、ユーザーインターフェイスの説明を参照してください。view リファレンスマニュアルの章。

ヘルプの取得
Synopsys サポートに問い合わせる前に、文書化された情報を確認してください。ヘルプメニューからオンラインで情報にアクセスするか、PDF バージョンを参照することができます。次の表は、情報の構成を示しています。

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はじめる
ヘルプが必要な場合… ソフトウェア機能の使用方法…
フロー情報
エラーメッセージライセンス属性とディレクティブ合成機能言語と構文 Tcl構文 Tcl合成コマンド製品アップデート

第1章はじめに
Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide、サポートに関するアプリケーションノートを参照してください。 web サイトSynopsys FPGA合成ユーザーガイド、サポートに関するアプリケーションノート web サイトオンラインヘルプ ([ヘルプ] -> [エラーメッセージ] を選択) Synopsys SolvNet Webサイト Synopsys FPGA 合成リファレンスマニュアル Synopsys FPGA 合成リファレンスマニュアル Synopsys FPGA 合成リファレンスマニュアルオンラインヘルプ (ヘルプ->Tcl ヘルプを選択) Synopsys FPGA 合成リファレンスマニュアル Synopsys FPGA 合成リファレンスマニュアル (Web メニューコマンド)

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第1章はじめに

ユーザーインターフェイスオーバーview

ユーザーインターフェイスオーバーview
ユーザーインターフェース（UI）は、プロジェクトと呼ばれるメインウィンドウで構成されています。 view、および特殊なウィンドウまたは viewさまざまなタスクに対応しています。各機能の詳細については、第2章「ユーザーインターフェイスの概要」を参照してください。view Synopsys FPGA 合成リファレンスマニュアルの。

Synplify Pro インターフェース

ボタンパネル

ツールバープロジェクト view

状態

実施結果 view

アクセスするタブ views

Tcl スクリプト/メッセージウィンドウ LO

ウォッチウィンドウ

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第2章
FPGA合成設計フロー
この章では、26 ページのロジック合成設計フローについて説明します。

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第2章: FPGA合成設計フロー

ロジック合成設計フロー

シノプシスのFPGAツールは、まずRTLソースをテクノロジに依存しないロジック構造にコンパイルし、次にロジックを最適化してテクノロジ固有のリソースにマッピングすることでロジックを合成します。ロジック合成後、ツールはベンダー固有のネットリストと制約を生成します。 file 配置配線 (P&R) ツールへの入力として使用できます。
次の図は、ロジック合成に使用されるフェーズとツール、および主要な入力と出力の一部を示しています。このフローでは、Synplify Pro合成ソフトウェアを使用できます。インタラクティブなタイミング解析はオプションです。フローにはベンダーの制約が示されていますが、 fileP&Rツールへの直接入力としてこれらを追加する必要があります fileタイミングブラックボックスの合成プロジェクトです。

シノプシス FPGA ツール

リアルタイム

RTLコンパイル

FDC

ロジック合成

合成ネットリスト合成制約ベンダー制約
ベンダーツール
場所とルート

論理合成手順

特定の設計に基づいたステップバイステップの指示を含む設計フロー

データについては、チュートリアルを webサイト。次の手順は

設計を合成する手順は、

次の図。

1. プロジェクトを作成します。

2. ソースを追加する fileプロジェクトに参加してください。

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ロジック合成設計フロー

第2章: FPGA合成設計フロー

3. 設計の属性と制約を設定します。
4. 「実装オプション」ダイアログボックスで実装のオプションを設定します。
5. 「実行」をクリックしてロジック合成を実行します。
6. ログなどのツールを使用して結果を分析する file、HDLアナリスト回路図 viewメッセージウィンドウとウォッチウィンドウがあります。
デザインが完了したら、出力を使用することができます fileベンダーツールを使用して配置配線を実行し、FPGA を実装します。
次の図は、フローの主な手順を示しています。

プロジェクトを作成
ソースを追加 Files
制約を設定する
オプションの設定
ソフトウェアを実行する
結果を分析する目標は達成されませんか?
はい場所とルート

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第2章: FPGA合成設計フロー

ロジック合成設計フロー

LO
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第3章
入力の準備
デザインを合成する際には、2種類の files: HDL fileあなたのデザインとプロジェクトを説明する fileこの章では、これらの設定手順について説明します。 fileとプロジェクト。次の内容が含まれます。
· HDLソースの設定 File30ページ · 混合言語ソースの使用 Files、44ページ · インクリメンタルコンパイラの使用、49ページ · 構造Verilogフローの使用、51ページ · 制約の操作 Files, 53 ページ

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第3章: 入力の準備

HDLソースの設定 Files

HDLソースの設定 Files
このセクションではソースの設定方法について説明します fileプロジェクト file セットアップについてはプロジェクトの設定で説明されています File58ページ。出典 fileはVerilogまたはVHDLで記述できます。 file合成の詳細については、リファレンスマニュアルを参照してください。このセクションでは、次のトピックについて説明します。
· HDLソースの作成 File30ページ · コンテキストヘルプエディタの使用、32ページ · HDLソースのチェック File34ページ · HDLソースの編集 File組み込みテキストエディタを使用した編集、35ページ · 外部テキストエディタの使用、41ページ · 編集ウィンドウの設定、39ページ · Verilogライブラリのライブラリ拡張機能の使用 Files, 42 ページ

HDLソースの作成 Files
このセクションでは、組み込みのテキストエディタを使用してソースを作成する方法について説明します。 filesですが、 files には、次のものが含まれます。含めることができるものと含められないもの、およびベンダー固有の情報については、リファレンスマニュアルを参照してください。すでにソース fileテキストエディタを使用して構文をチェックしたり、 file （HDLソースのチェックを参照） File34ページの「HDLソースの編集」 File組み込みテキストエディタを使用する方法については、35 ページを参照してください。
ソースにはVerilogまたはVHDLを使用できます files.の filesにはv（Verilog）またはvhd（VHDL）があります file それぞれVerilogとVHDLの拡張機能を使用できます。 file同じデザインでVerilogとVHDLの入力を混在して使用する場合の詳細については、 file混合言語ソースの使用を参照してください Files、44ページ。
1. 新しいソースを作成するには file HDLをクリックするか file アイコン（）をクリックするか、次の操作を行います。
選択する File->新規またはCtrl-nを押します。
新規ダイアログボックスで、ソースの種類を選択します file あなたが作りたいもの、
VerilogまたはVHDL。ソースコードにSystemVerilog構造を含むVerilogデザインでは、コンテキストヘルプエディタを使用できないことに注意してください。

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HDLソースの設定 Files

第3章: 入力の準備

file詳細については、32 ページの「コンテキストヘルプエディターの使用」を参照してください。
Verilog 2001形式またはSystemVerilogを使用している場合は、合成を実行する前にVerilog 2001またはSystemVerilogオプションを有効にしてください（プロジェクト->実装オプション->Verilogタブ）。デフォルトのVerilog file 新しいプロジェクトの形式は SystemVerilog です。

名前と場所を入力してください file [OK]をクリックします。空白の編集
左側に行番号が表示されたウィンドウが開きます。
2. ウィンドウにソース情報を入力するか、切り取って貼り付けます。HDLソースの編集を参照してください。 File編集ウィンドウでの作業の詳細については、35 ページの「組み込みテキストエディターを使用した編集」を参照してください。

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第3章: 入力の準備

HDLソースの設定 Files

最良の合成結果を得るには、リファレンスマニュアルを確認し、利用可能な構造とベンダー固有の属性およびディレクティブを効果的に使用していることを確認してください。
3.を保存します file 選択して File->保存または保存アイコン（）。
ソースを作成したら file、HDLソースのチェックで説明されているように、正しい構文であるかどうかを確認できます。 Files、34ページ。

コンテキストヘルプエディタの使用
Verilogデザインを作成または開くとき fileウィンドウの下部に表示されるコンテキストヘルプボタンを使用すると、ソースコード内のVerilog/SystemVerilog構造を使用してコーディングする際に役立ちます。 file またはTcl制約コマンドをTclに組み込む file.
コンテキストヘルプエディターを使用するには:
1. コンテキストヘルプボタンをクリックして、このテキストエディターを表示します。

LO
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HDLソースの設定 Files

第3章: 入力の準備

2. ウィンドウの左側でコンストラクトを選択すると、そのコンストラクトのオンラインヘルプの説明が表示されます。選択したコンストラクトでこの機能が有効になっている場合は、ウィンドウの上部にオンラインヘルプのトピックが表示され、そのコンストラクトの汎用コードまたはコマンドテンプレートが下部に表示されます。

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第3章: 入力の準備

HDLソースの設定 Files

3. テンプレートの挿入ボタンも有効になります。テンプレートの挿入ボタンをクリックすると、テンプレートウィンドウに表示されているコードまたはコマンドが file カーソルの位置に、コードやコマンドを簡単に挿入し、合成するデザインに合わせて変更することができます。
4. テンプレートの一部だけをコピーしたい場合は、挿入したいコードまたはコマンドを選択して「コピー」をクリックします。その後、それを file.

HDLソースの確認 Files

ソフトウェアはHDLソースを自動的にチェックします fileコンパイル時にチェックされますが、合成前にソースコードをチェックする場合は、次の手順に従います。合成ソフトウェアでは、構文と合成の 2 種類のチェックが行われます。

1. ソースを選択する file確認したいこと。
すべてのソースを確認するには fileプロジェクト内のすべての選択を解除 fileの
プロジェクトリストを確認し、 fileはアクティブなウィンドウで開かれます。アクティブなソースがある場合 fileソフトウェアはアクティブな file.
1つを確認するには file、開く file と File->開くかダブルクリックして
file プロジェクトウィンドウに複数の file 開いていて、そのうちの1つだけをチェックしたい場合は、適切な場所にカーソルを置きます file ウィンドウをクリックして、アクティブウィンドウであることを確認します。

2. 構文をチェックするには、「実行」->「構文チェック」を選択するか、Shift+F7 キーを押します。

ソフトウェアは、誤ったキーワードや句読点などの構文エラーを検出し、別のログにエラーを報告します。 file (syntax.log) エラーが検出されなかった場合、このログの下部に構文チェックが成功したことが報告されます。 file.

3. 合成チェックを実行するには、「実行」->「合成チェック」を選択するか、Shift+F8 キーを押します。

ソフトウェアは、誤ったコードなどのハードウェア関連のエラーを検出します。

反転し、別のログにエラーを報告します file （syntax.log）。

エラーがなければ、構文チェックが成功したことがこの末尾に報告されます。

file.

4.再view syntax.logを開いてエラーを確認する file プロンプトが表示されたら、検索を使用してエラーメッセージを見つけます（@Eを検索します）。

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HDLソースの設定 Files

第3章: 入力の準備

5 文字のエラーコード、またはメッセージテキストをクリックして F1 キーを押すと、オンラインエラーメッセージヘルプが表示されます。
5. syntax.logのメッセージテキストをダブルクリックして、エラーの原因となっているコード部分を見つけます。 fileテキストエディタウィンドウが開き、適切なソースが表示されます。 file エラーの原因となったコードを強調表示します。
6. すべての構文および合成エラーが修正されるまで、手順 4 と 5 を繰り返します。
メッセージはエラー、警告、またはメモに分類できます。view すべてのメッセージを読んでエラーを解決してください。警告はエラーほど深刻ではありませんが、すべてを解決しなくても、警告を読んで理解する必要があります。メモは情報提供のみを目的としており、解決する必要はありません。

HDLソースの編集 File組み込みテキストエディタで
内蔵テキストエディタを使用すると、HDLソースコードを簡単に作成できます。 view そのまま保存するか、エラーを修正する必要がある場合は編集します。外部テキストエディタを使用する場合は、41 ページの「外部テキストエディタの使用」を参照してください。
1. ソースを開くには、次のいずれかを実行します。 file のために viewingまたは編集:
最初の file エラーのあるリストで、F5 キーを押します。
特定の file、をダブルクリックします file プロジェクトウィンドウまたは
使用 File->開く（Ctrl-o）してソースを指定 file.
テキストエディタウィンドウが開き、ソースが表示されます。 file行には番号が付けられます。キーワードは青、コメントは緑です。文字列値は赤です。これらの色を変更する場合は、39 ページの「編集ウィンドウの設定」を参照してください。

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第3章: 入力の準備

HDLソースの設定 Files

2. 編集するには fileウィンドウに直接入力します。
この表は、よく使用される編集操作をまとめたものです。コマンドの代わりにキーボードショートカットを使用することもできます。

に…

する…

切り取り、コピー、貼り付け。ポップアップ (元に戻すを押したままにするか、マウスの右ボタンを押してアクションをやり直す) または編集メニューからコマンドを選択します。

特定の行に移動する

Ctrl + G を押すか、[編集] -> [移動] を選択して行番号を入力し、[OK] をクリックします。

テキストを検索

Ctrl + F キーを押すか、[編集] -> [検索] を選択します。検索するテキストを入力し、[OK] をクリックします。

テキストを置換

Ctrl + h を押すか、[編集] -> [置換] を選択します。検索するテキストと、置換後のテキストを入力します。[OK] をクリックします。

キーワードを完成させる

キーワードを一意に識別するのに十分な文字を入力し、Esc キーを押します。

テキストを右にインデントするには、ブロックを選択して、Tab キーを押します。テキストを左にインデントするには、ブロックを選択して、Shift キーを押しながら Tab キーを押します。

大文字に変更するテキストを選択し、「編集」->「詳細設定」->「大文字」を選択するか、Ctrl + Shift + u を押します。

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HDLソースの設定 Files

第3章: 入力の準備

小文字に変更するブロックコメントを追加する
列を編集する

する…
テキストを選択し、「編集」->「詳細設定」->「小文字」を選択するか、Ctrl + u を押します。
コメントテキストの先頭にカーソルを置き、[編集] -> [詳細設定] -> [コメントコード] を選択するか、Alt キーを押しながら c キーを押します。
Alt キーを押しながら、マウスの左ボタンを使用して列を選択します。一部のプラットフォームでは、Meta キーやダイヤモンドキーなど、Alt 機能がマップされているキーを使用する必要があります。

3. PDF文書の一部を切り取って貼り付けるには、T字型のテキスト選択アイコンを選択し、必要なテキストをハイライトしてコピーし、 fileテキスト選択アイコンを使用すると、ドキュメントの一部を選択できます。
4. ブックマークを作成して操作するには file次の表を参照してください。
ブックマークは長いページを移動するのに便利な方法です fileまたは、頻繁に参照するコード内のポイントにジャンプします。これらの操作には、編集ツールバーのアイコンを使用できます。ウィンドウの右端に編集ツールバーが表示されない場合は、他のツールバーのサイズを変更してください。

ブックマークを挿入する
ブックマークを削除する
すべてのブックマークを削除

する…
ブックマークする行の任意の場所をクリックします。[編集] -> [ブックマークの切り替え] を選択するか、Ctrl + F2 キーを押すか、編集ツールバーの最初のアイコンを選択します。行番号が強調表示され、その行の先頭にブックマークがあることを示します。
ブックマークのある行の任意の場所をクリックします。[編集] -> [ブックマークの切り替え] を選択するか、Ctrl + F2 キーを押すか、編集ツールバーの最初のアイコンを選択します。ブックマークを削除すると、行番号は強調表示されなくなります。
[編集] -> [すべてのブックマークを削除] を選択するか、Ctrl + Shift + F2 キーを押すか、編集ツールバーの最後のアイコンを選択します。ブックマークが削除されると、行番号は強調表示されなくなります。

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第3章: 入力の準備

HDLソースの設定 Files

に…
ナビゲートする file ブックマークを使用する

する…
編集メニューの次のブックマーク (F2) コマンドと前のブックマーク (Shift + F2) コマンド、または編集ツールバーの対応するアイコンを使用して、目的のブックマークに移動します。

5. エラーを修正したり、view ソースコードに警告が表示された場合は、次の操作を実行します。
HDLを開く file エラーまたは警告をダブルクリックして file
プロジェクトリストに表示されます。
F5キーを押すと、最初のエラー、警告、またはメモに移動します。 file。
編集ウィンドウの下部にメッセージテキストが表示されます。
次のエラー、警告、またはメモに移動するには、[実行] -> [次のエラー/警告] を選択します。
またはF5を押します。 file編集ウィンドウの下部に「これ以上のエラー/警告/メモはありません」というメッセージが表示されます。実行->次のエラー/警告を選択するか、F5キーを押して次のエラー、警告、メモに移動します。 file.
前のエラー、警告、またはメモに戻るには、
「実行」->「前のエラー/警告」を選択するか、Shift キーを押しながら F5 キーを押します。
6. エラー、警告、または注意の詳細な説明を表示するエラーメッセージのヘルプを表示するには、次の手順を実行します。
テキスト形式のログを開く file （クリック View ログ）をダブルクリックするか、
5 文字のエラーコードを入力するか、メッセージテキストをクリックして F1 キーを押します。
HTMLログを開く file 5 文字のエラーコードをクリックします。
Tclウィンドウで、メッセージタブをクリックし、5文字の
ID 列にエラーコードが表示されます。
7. ソースコードウィンドウから他のウィンドウにクロスプローブするには views、開く view コードの一部を選択します。詳細については、246 ページの「テキストエディターウィンドウからのクロスプローブ」を参照してください。
8. すべてのエラーを修正したら、 File->保存または保存アイコンをクリックして保存します file.

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HDLソースの設定 Files

第3章: 入力の準備

編集ウィンドウの設定
テキスト編集ウィンドウで使用するフォントと色をカスタマイズできます。
1. [オプション] -> [エディタオプション] を選択し、[Synopsys エディタ] または [外部エディタ] を選択します。外部エディタの詳細については、41 ページの「外部テキストエディタの使用」を参照してください。
2.その後、 file 開いたら、テキストエディターで使用する背景、構文の色、フォントの設定を行うことができます。

注: その後、このテキスト編集設定は file すべてに適用される fileこの file タイプ。

テキスト編集ウィンドウは、プロジェクトの設定に使用できます。 files、ソース files (Verilog/VHDL)、ログ files、Tcl files、制約 files、またはその他のデフォルト fileエディターオプションダイアログボックスから選択します。
3. キーワード、文字列、コメントなどの一般的な構文オプションに構文色を設定できます。例:ampログ内の file警告やエラーは色分けして簡単に認識できます。
構文の色付けフィールドで対応するオブジェクトの前景または背景フィールドをクリックすると、カラーパレットが表示されます。

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第3章: 入力の準備

HDLソースの設定 Files

基本色を選択するか、カスタム色を定義してカスタムカラーパレットに追加することができます。希望の色を選択するには、[OK] をクリックします。
4. テキストエディターのフォントとフォントサイズを設定するには、プルダウンメニューを使用します。
5. タブ設定を有効にするには、「タブを保持」をチェックし、「タブサイズ」の上矢印または下矢印を使用してタブの間隔を設定します。

LO 6. エディターオプションフォームで [OK] をクリックします。
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HDLソースの設定 Files

第3章: 入力の準備

外部テキストエディタの使用
組み込みテキストエディタの代わりに、viやemacsなどの外部テキストエディタを使用することもできます。外部テキストエディタを有効にするには、次の手順を実行します。組み込みテキストエディタの使用については、「HDLソースの編集」を参照してください。 File組み込みテキストエディタの使用方法については、35 ページを参照してください。
1. [オプション] -> [エディターオプション] を選択し、[外部エディター] オプションをオンにします。
2. オペレーティングシステムに適した方法を使用して、外部エディターを選択します。
Windowsプラットフォームで作業している場合は、…（参照）ボタンをクリックします。
外部テキストエディタの実行可能ファイルを選択します。
UNIXまたはLinuxプラットフォームから独自のテキストエディタを作成する
ウィンドウで、[… 参照] ボタンをクリックし、外部テキストエディターの実行可能ファイルを選択します。
UNIXプラットフォームから、独自のテキストエディタを作成しない
ウィンドウでは、[… 参照] ボタンを使用しないでください。代わりに、xterm -e editor と入力します。次の図は、外部エディターとして指定された VI を示しています。

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第3章: 入力の準備

HDLソースの設定 Files

Linuxプラットフォームから、独自のテキストエディタを作成しない
ウィンドウを開く場合は、… 参照ボタンを使用しないでください。代わりに、gnome-terminal -x editorと入力してください。たとえば、emacsを使用するにはample で、gnome-terminal -x emacs と入力します。
このソフトウェアは、emacs および vi テキストエディターでテストされています。
3。 [OK]をクリックします。

Verilog ライブラリのライブラリ拡張機能の使用 Files
Verilogライブラリにライブラリ拡張を追加できる fileプロジェクトの設計にVerilogライブラリが含まれているディレクトリへの検索パスを指定すると、 filesでは、これらの新しいライブラリ拡張子に加えて、VerilogとSystemVerilog（.vと.sv）も指定できます。 file 拡張機能。
これを行うには:
1. 実装オプションパネルの Verilog タブを選択します。
2. Verilogライブラリのライブラリディレクトリの場所を指定します。 fileプロジェクトの設計に含める必要があります。
3. ライブラリ拡張機能を指定します。
.av、.bv、.cv、.xxx、.va、.vas などの任意のライブラリ拡張子を指定できます (ライブラリ拡張子はスペースで区切ります)。
次の図は、ダイアログボックスでライブラリ拡張子を入力する場所を示しています。

LO
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HDLソースの設定 Files

第3章: 入力の準備

この例のTcl相当ample は次のコマンドです:
set_option -libext .av .bv .cv .dv .ev
詳細については、コマンドリファレンスの 57 ページの libext を参照してください。
4. デザインをコンパイルしたら、ログで確認できます。 file 図書館は fileこれらの拡張子を持つファイルは読み込まれ、読み込まれます。たとえば、amp上：
@N: SystemVerilog モードで Verilog コンパイラを実行 @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|読み込み中 file 指定されたライブラリディレクトリ C:dirlib1 からの C:dirlib1sub1.av @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|読み込み中 file 指定されたライブラリディレクトリ C:dirlib2 からの C:dirlib2sub2.bv @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|読み込み中 file

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第3章: 入力の準備

混合言語ソースの使用 Files

指定されたライブラリディレクトリ C:dirlib3 からの C:dirlib3sub3.cv @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|読み込み中 file 指定されたライブラリディレクトリ C:dirlib4 からの C:dirlib4sub4.dv @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|読み込み中 file 指定されたライブラリディレクトリ C:dirlib5 からの C:dirlib5sub5.ev @I::”C:dirlib5sub5.ev” Verilog 構文チェックが成功しました。

混合言語ソースの使用 Files
Synplify Proソフトウェアでは、VHDLとVerilogの入力を混在して使用できます。 fileプロジェクトに次のものを追加します。例:ampVHDLとVerilogの file詳細については、リファレンスマニュアルを参照してください。
1. Verilogは制約のないVHDLポートをサポートしていないので、混合言語設計をセットアップしてください。 fileそれに応じて。
2. VerilogとVHDLを整理したい場合 file別のフォルダにある場合は、オプション->プロジェクトを選択します。 View オプションとトグルをオンにして View プロジェクト Fileフォルダーオプション内の s。
追加すると fileプロジェクトには、VerilogとVHDL fileはプロジェクト内の別々のフォルダにあります view.
3. プロジェクトを開くか、新しいプロジェクトを作成するときに、VerilogとVHDLを追加します。 file次のようにします。
プロジェクトを選択 -> ソースを追加 File コマンドをクリックするか、追加 File ボタン。フォーム上で、 Files の型を HDL へ Files (*.vhd、*.vhdl、*.v)。VerilogとVHDLを選択 file好きなものを選んで、
プロジェクトに追加します。[OK]をクリックします。追加の詳細については、 fileプロジェクトに変更を加える方法については、62 ページの「プロジェクトの変更」を参照してください。
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混合言語ソースの使用 Files

第3章: 入力の準備

の file追加した内容はプロジェクトに表示されます viewこの図は、 file別々のフォルダに整理されます。
4. デバイスオプションを設定する場合 ([実装オプション] ボタン)、最上位モジュールを指定します。デバイスオプションの設定の詳細については、75 ページの「ロジック合成実装オプションの設定」を参照してください。
最上位モジュールがVerilogの場合は、Verilogタブをクリックして、
最上位モジュールの名前。
最上位モジュールがVHDLの場合は、VHDLタブをクリックして名前を入力します。
トップレベルエンティティの。トップレベルモジュールがデフォルトの作業ライブラリにない場合は、コンパイラがモジュールを見つけることができるライブラリを指定する必要があります。これを行う方法については、200 ページの VHDL パネルを参照してください。

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第3章: 入力の準備

混合言語ソースの使用 Files

トップレベルモジュールは、マッパーがマージされたネットリストを生成する開始点であるため、明示的に指定する必要があります。
5. 同じフォームの実装結果タブを選択し、出力用の出力HDL形式をXNUMXつ選択します。 fileソフトウェアによって生成されます。デバイスオプションの設定の詳細については、75 ページの「ロジック合成実装オプションの設定」を参照してください。
Verilog 出力ネットリストの場合は、「Verilog ネットリストの書き込み」を選択します。VHDL 出力ネットリストの場合は、「VHDL ネットリストの書き込み」を選択します。その他のデバイスオプションを設定し、「OK」をクリックします。
これでデザインを合成できます。ソフトウェアはソースの混合フォーマットを読み取ります。 filesと単一のsrsを生成する file 合成に使用されます。
6. 問題が発生した場合は、追加情報とヒントについて、47 ページの「混合言語設計のトラブルシューティング」を参照してください。
LO

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混合言語ソースの使用 Files

第3章: 入力の準備

混合言語設計のトラブルシューティング
このセクションでは、混合言語設計で発生する可能性のある特定の状況に対処するためのヒントを提供します。

VHDL File 注文
VHDLのみの設計やトップレベルが指定されていない混合設計の場合、FPGA合成ツールはVHDLを自動的に再配置します。 fileVHDL パッケージが正しい順序でコンパイルされるようにします。
ただし、トップレベルを指定した混合言語設計の場合は、VHDLを指定する必要があります。 file ツールの順序を設定します。この操作は、実行->VHDLの配置を選択して1回だけ実行する必要があります。 files コマンドを実行します。これを行わないと、エラーメッセージが表示されます。

VHDL グローバル信号
現在、ツールは VHDL のみの設計でのみこれらの信号を実装するため、混合言語設計で VHDL グローバル信号を使用することはできません。

VHDL ブールジェネリックを Verilog パラメータに渡す
このツールは、VHDL コンポーネントが Verilog デザインでインスタンス化されている場合、ブールジェネリックを持つ VHDL コンポーネントのブラックボックスを推測します。これは、Verilog がブールデータ型を認識しないため、ブール値を正しく表現する必要があるためです。VHDL ブールジェネリックの値が TRUE で、Verilog リテラルが 1 で表される場合、Verilog コンパイラはこれをブラックボックスとして解釈します。
ブラックボックスの推論を避けるために、TRUEに設定されたVHDLブールジェネリックのVerilogリテラルは1ではなく1'b1でなければなりません。同様に、VHDLブールジェネリックがFALSEの場合、対応するVerilogリテラルは1ではなく0'b0でなければなりません。次の例ample は、ブラックボックスを推論せずに、ブールジェネリックが VHDL-Verilog 境界を正しく通過するように表現する方法を示します。

VHDL エンティティ宣言

Verilogインスタンス化

エンティティabcはジェネリック（
数値ビット除算ビット );

: 整数 : ブール値

:= 0; := 偽;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

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第3章: 入力の準備

混合言語ソースの使用 Files

ブラックボックスを推論せずに VHDL ジェネリックを渡す
Verilogコンポーネントパラメータ（例：ample [0:0] RSR = 1'b0) が対応する VHDL コンポーネントジェネリック (RSR : 整数 := 0) のサイズと一致しない場合、ツールはブラックボックスを推測します。
これを回避するには、Verilogのバス幅表記[0:0]を削除します。 file他の型では Verilog コンポーネントを適切にバインドできないため、整数型の VHDL ジェネリックを使用する必要があることに注意してください。

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インクリメンタルコンパイラの使用

第3章: 入力の準備

インクリメンタルコンパイラの使用
インクリメンタルコンパイラフローを使用すると、大規模な設計のコンパイラ実行時間を大幅に短縮できます。ソフトウェアは関連する部分のみを再コンパイルします。 file設計変更が行われ、コンパイラデータベースが再利用されるときにSRSが再生成されます。 file 影響を受けるモジュールと直下の親モジュールのみ。
このフローを実行するには、次の手順を実行します。
1. VerilogまたはVHDLを追加する fileデザインのためです。
2. 実装オプションパネルの Verilog または VHDL タブからインクリメンタルコンパイルオプションを有効にします。
SRS file synwork ディレクトリ内の各デザインモジュールに対して作成されます。

3. コンパイラを初めて実行します。
4. 設計変更を行った場合は、コンパイラを再実行します。
コンパイラはデータベースを分析し、SRSが fileが最新である場合、変更されたモジュールと直下の親モジュールのみが再生成されます。これにより、設計の実行時間が向上します。

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第3章: 入力の準備

インクリメンタルコンパイラの使用

制限事項
インクリメンタルコンパイラは次のものをサポートしません。
・構成 fileVerilog または VHDL フローのいずれかに含まれる · 混合 HDL フロー · クロスモジュール参照 (XMR) を使用した設計

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構造Verilogフローの使用

第3章: 入力の準備

構造Verilogフローの使用
合成ツールは構造Verilogを受け入れる fileを設計プロジェクトの入力として使用します。構造Verilogコンパイラは、軽量パーサーを使用して構文セマンティックチェックを実行し、実行時間を短縮します。このコンパイラは複雑なハードウェア抽出やRTL最適化操作を実行しないため、ソフトウェアは構造Verilogのコンパイルを高速に実行します。 fileソフトウェアは、生成された構造Verilogを読み込むことができます。 files、次の内容が含まれている場合:
· テクノロジープリミティブのインスタンス化
· シンプルな代入文
· Verilog 2001 以前の形式で指定された属性
· 属性を除くすべての構成要素は、Verilog 95 形式で指定する必要があります。
構造Verilog入力を使用するには files:
1. 構造Verilogを指定する必要があります fileデザインに含めることができます。これを行うには、 file 次のいずれかの方法でプロジェクトに追加します。
プロジェクト->ソースの追加 File または追加 File プロジェクトのボタン view Tclコマンド: add_file -構造体 file名前
このフローには構造Verilogのみを含めることができます filesまたは混合HDL files (Verilog/VHDL/EDF/SRS) と構造的 Verilog ネットリスト fileただし、構造化 Verilog モジュール内では Verilog/VHDL/EDF/SRS インスタンスはサポートされません。
2. 構造的Verilog fileはプロジェクトの構造Verilogフォルダに追加されます。 view追加することもできます file次の操作を実行すると、このディレクトリに s が保存されます。
構造Verilogを選択 file右クリックして選択 File オプション。 File ドロップダウンメニューを入力します。
3. 合成を実行します。
合成ツールはVMまたはEDFネットリストを生成する file 指定されたテクノロジーに応じて異なります。このプロセスは、デフォルトの合成フローと同様です。

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第3章: 入力の準備

構造Verilogフローの使用

制限事項
構造的 Verilog フローの制限は、以下をサポートしません。
· その他のRTLインスタンス file タイプ · 階層型プロジェクト管理 (HPM) フロー · 複雑な割り当て · コンパイラ固有のモードとスイッチ

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制約の操作 Files

第3章: 入力の準備

制約の操作 Files
制約 filesはテキストです fileSCOPE インターフェイスによって自動的に生成される制約 (119 ページの「SCOPE 制約の指定」を参照)、またはテキストエディターで手動で作成する制約。これらには、合成の実行を制約する Tcl コマンドまたは属性が含まれます。または、ソースコードで制約を設定することもできますが、これは推奨される方法ではありません。
このセクションには以下の情報が含まれています
· 制約を使用する場合 Fileソースコードについては、53 ページをご覧ください。
· 制約のためのテキストエディタの使用 Files (レガシー)、54ページ
· 制約に関する Tcl 構文ガイドライン Files, 55 ページ
· 制約のチェック Files, 56 ページ
· このレポートの詳細については、制約チェックレポートを参照してください。
リファレンスマニュアルの270ページ、56ページ

制約を使用する場合 Fileソースコード
制約に制約を追加できます file（SCOPEインターフェースによって生成されたか、テキストエディタで入力された）またはソースコードで制約を使用することをお勧めします。一般的には、制約を使用する方がよいでしょう。 file制約を有効にするために再コンパイルする必要がないため、ソースコードの移植性も向上します。詳細については、112 ページの「SCOPE エディターの使用」を参照してください。
ただし、syn_tco、syn_tpd、syn_tsuなどのブラックボックスタイミング制約がある場合は、それらをソースコードにディレクティブとして入力する必要があります。属性とは異なり、ディレクティブは制約ではなくソースコードにのみ追加できます。 fileソースコードにディレクティブを追加する方法の詳細については、90 ページの「属性とディレクティブの指定」を参照してください。

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第3章: 入力の準備

制約の操作 Files

制約にテキストエディタを使用する Files (レガシー)
SDC制約にはレガシーSCOPEエディタを使用できます。 fileリリースバージョンG-2012.09より前に作成されたものです。ただし、SDCを翻訳することをお勧めします。 filesからFDCへ file最新バージョンの SCOPE エディターを有効にし、ツール内の強化されたタイミング制約処理を利用します。
従来のSCOPEエディタを使用する場合は、このセクションではTcl制約を手動で作成する方法を説明します。 fileソフトウェアはこれを自動的に作成します file 制約を入力するために従来のSCOPEエディタを使用する場合。Tcl制約 file 一般的なタイミング制約のみが含まれます。ブラックボックス制約はソースコードに入力する必要があります。詳細については、「制約を使用するタイミング」を参照してください。 File53 ページの「ソースコード」を参照してください。
1. 開く file 編集用です。
SCOPEウィンドウを閉じていることを確認してください。
以前の制約を上書きします。
新しい file、選択 File->新規を選択し、制約を選択します File
（スコープ）オプション。スコープの名前を入力します。 file [OK]をクリックします。
既存の file、選択 File->開いて設定する Fileタイプフィルターの
制約 Files (sdc) を開いて file あなたが望む。
2. 制約に関するTcl構文ガイドラインの構文ガイドラインに従ってください。 Files、55ページ。
3. 必要なタイミング制約を入力します。構文については、リファレンスマニュアルを参照してください。ブラックボックスのタイミング制約がある場合は、ソースコードに入力する必要があります。
4. 制約にベンダー固有の属性を追加することもできます。 file define_attributeを使用します。制約内の属性の指定を参照してください。 File詳細については、97 ページをご覧ください。
5.を保存します file.
6. 追加する file 62 ページの「プロジェクトへの変更」の説明に従ってプロジェクトに変更を加え、合成を実行します。

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制約の操作 Files

第3章: 入力の準備

制約に関する Tcl 構文ガイドライン Files
このセクションでは、制約条件にTclを使用するための一般的なガイドラインについて説明します。 files:
· Tcl は大文字と小文字を区別します。
· オブジェクトの命名: オブジェクト名はHDLコード内の名前と一致する必要があります。インスタンス名とポート名は、urly 括弧 { } を使用します。名前にスペースを使用しないでください。階層名を区切るにはドット (.) を使用します。Verilog モジュールでは、たとえば port などの構文を使用します。
ネット名:
v:セル [プレフィックス:]オブジェクト名
ここで、cell は設計エンティティの名前、prefix は同じ名前のオブジェクトを識別するためのプレフィックス、objectName はドット (.) 区切りのインスタンスパスです。プレフィックスは次のいずれかになります。

接頭辞（小文字） i: p: b: n:

オブジェクトインスタンス名ポート名（ポート全体）ポートのビットスライスネット名

VHDLモジュールでは、インスタンス、ポート、ネットに次の構文を使用します。
VHDL モジュール内の名前:
v:セル[.view] [プレフィックス:]オブジェクト名
ここでv:は、 view オブジェクト、libはライブラリの名前、cellはデザインエンティティの名前、 view はアーキテクチャの名前、prefix は同じ名前のオブジェクトを識別するためのプレフィックス、objectName はドット (.) 区切りのインスタンスパスです。 View 設計に複数のアーキテクチャがある場合にのみ必要です。オブジェクトのプレフィックスについては、上記の表を参照してください。

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第3章: 入力の準備

制約の操作 Files

· 名前に一致するワイルドカードは*です（アスタリスクは任意の数の
（疑問符は1文字に一致します）および？（疑問符は1文字に一致します）。これらの文字は階層区切りとして使用されるドットには一致しません。例：ampたとえば、次の文字列は statemod モジュール内の statereg インスタンスのすべてのビットを識別します。
i:statemod.statereg[*]

制約のチェック Files
制約の構文やその他の関連情報を確認できます file制約チェックコマンドを使用します。制約レポートを生成するには、次の手順を実行します。
1.制約を作成する file プロジェクトに追加します。
2. 「実行」->「制約チェック」を選択します。
このコマンドは、FPGA合成制約におけるタイミング制約の構文と適用性をチェックするレポートを生成します。 fileプロジェクトのレポートはprojectName_cck.rptに書き込まれます。 file 以下の情報がリストされます。
適用されていない制約設計に有効かつ適用可能な制約制約のワイルドカード拡張存在しないオブジェクトに対する制約
このレポートの詳細については、リファレンスマニュアルの270ページの制約チェックレポートを参照してください。

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第4章
ロジック合成プロジェクトの設定
Synopsys FPGA 合成ツールを使用してデザインを合成する場合、デザイン用のプロジェクトを設定する必要があります。次に、ロジック合成用のプロジェクトを設定する手順について説明します。
· プロジェクトの設定 File58ページ · プロジェクト管理 File 階層、66ページ · 実装の設定、72ページ · ロジック合成実装オプションの設定、75ページ · 属性とディレクティブの指定、90ページ · 検索 File98ページ · アーカイブ Fileとプロジェクト、101ページ

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第4章: ロジック合成プロジェクトの設定

プロジェクトの設定 Files

プロジェクトの設定 Files
このセクションでは、プロジェクトの設定と管理の基本について説明します。 file デザインについては、以下の情報を含めてください。
· プロジェクトの作成 File58ページ · 既存のプロジェクトを開く File、61ページ · プロジェクトの変更、62ページ · プロジェクトの設定 View 表示設定、63 ページ · 古いプロジェクトの Verilog インクルードパスの更新 Files, 65 ページ
特定の例ampプロジェクトの立ち上げについて file使用しているツールのチュートリアルを参照してください。

プロジェクトの作成 File
プロジェクトを設定する必要があります file 各プロジェクトごとに、特定の設計に必要なデータ（ソースのリスト）が含まれます。 files、合成結果 file、およびデバイスのオプション設定。次の手順では、プロジェクトを設定する方法を説明します。 file 個別のコマンドを使用します。
1. 次のいずれかを選択して開始します。 File->プロジェクトのビルド、 File->プロジェクトを開く、またはPアイコンをクリックします。新しいプロジェクトをクリックします。
プロジェクトウィンドウに新しいプロジェクトが表示されます。追加 File ボタンをクリックするか、F4キーを押すか、プロジェクト->ソースの追加を選択します。 File コマンド。追加 Fileプロジェクトへのダイアログボックスが開きます。
2. ソースを追加する fileプロジェクトに参加してください。
フォーム上部の「検索先」フィールドが右を向いていることを確認してください。
ディレクトリ。 fileボックスにリストされます。 files、チェックしてください Fileタイプフィールドのsは正しいものを表示するように設定されています file 入力が混在している場合は file混合言語ソースの使用で説明されている手順に従ってください。 Files、44ページ。

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プロジェクトの設定 Files

第4章: ロジック合成プロジェクトの設定

すべてを追加するには fileディレクトリ内のファイルを一度にすべて追加するには、
フォームの右側。追加するには file個別に確認するには、 file リストで「追加」ボタンをクリックするか、 file 名前。
すべて追加できます fileディレクトリ内のファイルを確認し、不要なファイルを [削除] ボタンで削除します。
VHDLを追加する場合 filesの場合は、VHDLライブラリポップアップメニューから適切なライブラリを選択します。選択したライブラリはすべてのVHDLに適用されます。 fileダイアログボックスで [OK] をクリックすると、次のメッセージが表示されます。
プロジェクトウィンドウに新しいプロジェクトが表示されます fileプロジェクトの横にあるプラス記号をクリックして展開すると、次の画面が表示されます。
ソースを含むフォルダ（混合言語設計の場合は2つのフォルダ） files.
もしあなたの fileプロジェクトディレクトリの下のフォルダにない場合は、オプション->プロジェクトを選択してこの設定を行うことができます。 View オプションとチェック View プロジェクト fileフォルダボックス内のs。これは、 file プロジェクト内の別の人から view 別々のフォルダに保存します。

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第4章: ロジック合成プロジェクトの設定

プロジェクトの設定 Files

実装はデフォルトでrev_1と名付けられます。実装は
合成ソフトウェアのコンテキスト内で設計の修正を行うものであり、外部のソースコード管理ソフトウェアやプロセスを置き換えるものではありません。複数の実装により、デバイスと合成オプションを変更して設計オプションを検討できます。Synplify Proでは複数の実装が可能です。各実装には、独自の合成およびデバイスオプションと独自のプロジェクト関連オプションがあります。 files.

3. 前の手順で説明したVerilogまたはVHDLライブラリを追加する方法を使用して、必要なライブラリを追加します。 file.
ベンダー固有のライブラリの場合は、適切なライブラリを追加します file に
プロジェクト。一部のファミリではライブラリが自動的にロードされるため、プロジェクトに明示的に追加する必要はありません。 file.
サードパーティのVHDLパッケージライブラリを追加するには、適切な.vhdを追加します。 file 手順2で説明したように、デザインに追加します。 file プロジェクト view 選択して File オプション、またはプロジェクト-> VHDLライブラリの設定を選択します。シミュレータと互換性のあるライブラリ名を指定します。例：ample、MYLIB。このパッケージライブラリがリストのトップレベルデザインの前にあることを確認してください。 fileプロジェクトに参加 view.
VerilogとVHDLの設定については file オプションについては、84ページのVerilogおよびVHDLオプションの設定を参照してください。また、これらのオプションを設定することもできます。 file 合成を実行する前に、後でオプションを選択します。
ベンダーマクロライブラリとブラックブロックの使用に関するベンダー固有の追加情報については、487 ページの「Microsemi 設計の最適化」を参照してください。
汎用技術コンポーネントの場合は、
ソフトウェアに付属する技術に依存しない Verilog ライブラリ

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プロジェクトの設定 Files

第4章: ロジック合成プロジェクトの設定

(install_dir/lib/generic_ technology/gtech.v) をデザインに追加するか、独自の汎用コンポーネントライブラリを追加します。競合が発生する可能性があるため、両方を一緒に使用しないでください。
4. 確認 file プロジェクト内の順序 view. File 順序はVHDLでは特に重要です files.
VHDLの場合 file自動的に注文することができます filesで
実行->VHDLの配置を選択 Fileまたは、手動で fileプロジェクトに参加 view。パッケージ fileは使用される前にコンパイルされるため、リストの先頭になければなりません。デザインブロックが複数の file以下のものを用意してください file 順序: file エンティティを含むものが最初にあり、その後にアーキテクチャが続く必要があります fileそして最後に file 構成とともに。
プロジェクトでは view最後の file プロジェクト view は
トップレベルのソース fileまたは、トップレベルを指定することもできます file デバイスオプションを設定するとき。
5.選択 File->保存をクリックし、プロジェクトの名前を入力して保存をクリックします。プロジェクトウィンドウに変更が反映されます。
6. プロジェクトを終了する file、プロジェクトを閉じるボタンを選択するか、 File->プロジェクトを閉じます。

既存のプロジェクトを開く File
プロジェクトを開くには2つの方法があります file: オープンプロジェクトとジェネリック File ->コマンドを開きます。
1. 開きたいプロジェクトが最近作業したものであれば、直接選択できます。 File->最近のプロジェクト->プロジェクト名。
2. 次のいずれかの方法でプロジェクトを開きます file:

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第4章: ロジック合成プロジェクトの設定

プロジェクトの設定 Files

プロジェクトコマンドを開く

File->コマンドを開く

選択 File->プロジェクトを開く、プロジェクトウィンドウの左側にあるプロジェクトを開くボタンをクリックするか、P アイコンをクリックします。
最近のプロジェクトを開くには、最近のプロジェクトのリストからダブルクリックします。
それ以外の場合は、[既存のプロジェクト] ボタンをクリックして [開く] ダイアログボックスを開き、プロジェクトを選択します。

選択 File->開く。
[検索先] フィールドに正しいディレクトリを指定します。
セット File プロジェクトのタイプ Files (*.prj)。ボックスにはプロジェクトがリストされます files.
開きたいプロジェクトをダブルクリックします。

プロジェクトがプロジェクトウィンドウで開きます。

プロジェクトに変更を加える
通常、追加、削除、または置き換えます files.
1. ソースまたは制約を追加する fileプロジェクトに追加するには、「追加」 Files ボタンまたはプロジェクト > ソースの追加 File 選択を開く Fileプロジェクトに追加ダイアログボックスが表示されます。プロジェクトの作成を参照してください。 File詳細は58ページをご覧ください。
2. 削除するには file プロジェクトから file プロジェクトウィンドウで、Delete キーを押します。
3. 交換するには file プロジェクトでは、
を選択 file プロジェクトウィンドウで変更したい項目を選択します。
変更をクリック File ボタンをクリックするか、プロジェクト->変更を選択します File.
ソース内 File 開いたダイアログボックスで、検索先をディレクトリに設定します
新しい file が位置しています。新しい file と同じタイプである必要があります file 交換したいです。
表示されない場合は file リストされているタイプを選択します file 必要なもの
の Fileタイプフィールドの s。
ダブルクリック file新しい file プロジェクト内の古いものを置き換える
リスト。LO
4. プロジェクト方法を指定する fileプロジェクトに保存されている場合は、 file プロジェクト view 選択して File オプション。保存を設定する File プロジェクトに対する相対パスまたは絶対パスのいずれかのオプション。

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プロジェクトの設定 Files

第4章: ロジック合成プロジェクトの設定

5. 時間を確認するにはamp に file、右クリックして file プロジェクト view 選択して File オプション。 file 最後に変更されました。[OK] をクリックします。

プロジェクトの設定 View 表示設定
プロジェクトの構成と表示をカスタマイズできます file1. オプション->プロジェクトを選択 View オプション。プロジェクト View オプションフォームが開きます。

2. さまざまな種類の入力を整理する file別々のフォルダにある場合はチェックしてください View プロジェクト Fileフォルダー内の s。
このオプションをチェックすると、プロジェクト内に別のフォルダが作成されます。 view 制約のため filesとソース files.

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第4章: ロジック合成プロジェクトの設定

プロジェクトの設定 Files

3. コントロール file 次のように表示されます。
すべてを自動的に表示する fileプロジェクトライブラリを表示にチェックを入れると、
チェックを外すと、プロジェクト view 表示されない fileプラス記号をクリックして展開するまで fileフォルダー内にあります。
プロジェクト内のいずれかのボックスをチェックしてください File 名前表示セクション
どのように決定するかを決定するフォーム file名前だけが表示されます。 file名前、相対パス、または絶対パス。
4. に view プロジェクト fileカスタマイズされたカスタムフォルダ内のsをチェック View プロジェクト Fileカスタムフォルダ内のタイプ。詳細については、66 ページの「カスタムフォルダの作成」を参照してください。タイプフォルダは、カスタムフォルダに複数のタイプがある場合にのみ表示されます。

カスタムフォルダ
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LO
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プロジェクトの設定 Files

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5. 同じプロジェクトで複数の実装を開くには view複数のプロジェクトを開くことを許可するチェックボックスをオンにします。
プロジェクト1

プロジェクト2

6. 出力を制御する file 次のように表示されます。
すべて表示をチェック File結果ディレクトリボックスにsと入力すると、すべての出力が表示されます。
file合成後に生成されるもの。
出力を変更する file ヘッダーバーの1つをクリックして組織化します
実施結果 viewグループ化することができます fileタイプ別に並べ替えたり、最終更新日順に並べ替えたりできます。
7. に view file 情報を選択するには、 file プロジェクト viewを右クリックして選択 File オプション。例:ample、日付を確認することができます file 変更されました。
古いプロジェクトの Verilog インクルードパスの更新 Files
プロジェクトがある場合 file 古いバージョンのソフトウェア（8.1以前）で作成された場合、このVerilogインクルードパスは file 結果ディレクトリまたはソースからの相対パスです file `include文で。8.1以降のリリースでは、プロジェクト file `includeパスはプロジェクトに相対的です file のみ。最近のリリースのGUIは、古いprjを自動的にアップグレードしません。 file新しいルールに準拠する必要があります。古いプロジェクトをアップグレードして使用するには file、次のいずれかを実行します。
· 手動でプロジェクトを編集する file テキストエディタで次の行を追加してください
各set_option -include_pathの前の行:
set_option -project_relative_includes 1
· 新しいバージョンのソフトウェアで新しいプロジェクトを開始し、
古いプロジェクト。これにより、新しいプロジェクトが作成されます file include が prj に相対的な新しいルールに従う file.

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第4章: ロジック合成プロジェクトの設定

プロジェクト管理 File 階層

プロジェクト管理 File 階層
次のセクションでは、カスタマイズされたフォルダを作成および管理する方法について説明します。 fileプロジェクトに参加 view:
· カスタムフォルダの作成 · カスタムプロジェクトフォルダの操作 · カスタムの操作 Files

カスタムフォルダの作成
論理フォルダを作成してカスタマイズできます fileプロジェクト内のさまざまな階層グループ内の viewこれらのフォルダは任意の名前または階層レベルで指定できます。例:ampleでは、オペレーティングシステムを任意に一致させることができます file 構造または HDL ロジック階層。カスタムフォルダーは青色で区別されます。

カスタムフォルダを作成して追加する方法はいくつかあります fileプロジェクトにメンバーを追加するには、次のいずれかの方法を使用します。

1. プロジェクトを右クリック file または別のカスタムフォルダを選択し、ポップアップメニューからフォルダの追加を選択します。次に、次のいずれかを実行します。 file 操作:

右クリックすると表示されるので

その上で

fyioleuoLcrOafnileesitahnedr

選択選択

フォルダに配置。既存のフォルダのサブメニューまたは作成

新しいフォルダ。

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プロジェクト管理 File 階層

第4章: ロジック合成プロジェクトの設定

フォルダーには任意の名前を付けることができますが、階層区切り記号である文字 (/) は使用しないでください。
フォルダの名前を変更するには、フォルダを右クリックして「名前の変更」を選択します。
ポップアップメニューをクリックします。[フォルダー名の変更] ダイアログボックスが表示されるので、新しい名前を指定します。
2. 追加を使用する Fileプロジェクトダイアログボックスにフォルダ階層のコンテンツ全体を追加し、必要に応じて配置します。 fileダイアログボックスの表示にリストされている OS フォルダー階層に対応するカスタムフォルダーにファイルを保存します。

これを行うには、「追加」 File プロジェクトのボタン view.
ダイアログボックスからdspなどの要求されたフォルダを選択し、
「追加」ボタンをクリックします。これで、 files を dsp 階層から、先ほど作成したカスタムフォルダーにコピーします。

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プロジェクト管理 File 階層

自動的に配置するには file対応するカスタムフォルダに
OSのフォルダ階層で、「追加」オプションをチェックします Fileダイアログボックスで [カスタムフォルダー] に移動します。
デフォルトでは、カスタムフォルダ名はフォルダと同じ名前になります。
含む fileプロジェクトに追加するファイルまたはフォルダを指定します。ただし、[フォルダオプション] ボタンをクリックすると、フォルダの命名方法を変更できます。次のダイアログボックスが表示されます。

使用方法:
フォルダのみ fileフォルダ名に「OSを使用」をクリックします。
フォルダー名。
選択したフォルダへのパス名でレベルを決定します
カスタムフォルダーパスに反映された階層。

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プロジェクト管理 File 階層

第4章: ロジック合成プロジェクトの設定

3. ドラッグアンドドロップで fileOSエクスプローラーアプリケーションからプロジェクトにファイルやフォルダをインポートする viewこの機能は、KDE を実行している Windows および Linux デスクトップで利用できます。
ドラッグアンドドロップすると fileすぐにプロジェクトに追加されます。
プロジェクトが開かれていない場合は、ソフトウェアによってプロジェクトが作成されます。
ドラッグアンドドロップすると file フォルダにコピーすると、そのフォルダ内に配置されます
フォルダ。最初は、追加 Fileプロジェクトへの追加ダイアログボックスが表示され、 fileプロジェクトに追加されるファイルを選択します。OKをクリックして、 file変更を加える場合は、「すべて削除」ボタンをクリックして、新しいフィルターまたはオプションを指定します。

注: プロジェクトでカスタムフォルダを表示するには viewオプション->プロジェクトを選択します View オプションメニューで、チェックボックスを有効/無効にします View プロジェクト Fileダイアログボックスの [カスタムフォルダー] で選択します。

カスタムプロジェクトフォルダーの操作
次の手順では、削除する方法について説明します。 fileフォルダーからフォルダーを削除したり、フォルダー階層を変更したりできます。
1. 削除するには file カスタムフォルダーから、次のいずれかを実行します。
別のフォルダまたはプロジェクトにドラッグアンドドロップします。 fileを右クリックして「フォルダから削除」を選択します。
ポップアップメニュー。
削除キー（DEL）は使用しないでください。 file プロジェクトから。
2. カスタムフォルダを削除するには、そのフォルダを強調表示して右クリックし、ポップアップメニューから [削除] を選択するか、DEL キーを押します。フォルダを削除するときは、次のいずれかを選択します。
「はい」をクリックするとフォルダが削除され、 fileフォルダに含まれる
プロジェクト。
フォルダーのみを削除する場合は、「いいえ」をクリックします。

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プロジェクト管理 File 階層

3. カスタムフォルダーの階層を変更するには:
フォルダを別のフォルダ内にドラッグアンドドロップしてサブフォルダにします。
フォルダーまたはプロジェクトを最上位レベルに移動するには、そのフォルダーまたはプロジェクトをダブルクリックします。
カスタムフォルダの最上位階層を削除するには、ドラッグアンドドロップします。
プロジェクト上の必要な階層のサブレベル。次に、フォルダーの空のルートディレクトリを削除します。
例えばamp既存のカスタムフォルダーディレクトリが次の場合:
/元amples/Verilog/RTL
単一レベルのRTL階層のみが必要な場合は、プロジェクトにRTLをドラッグアンドドロップします。その後、/Exを削除できます。amples/Verilog ディレクトリ。

カスタムの操作 Files
さらに、以下の種類のカスタムを実行できます。 file 操作:
1. 表示を抑制するには fileタイプフォルダ内のプロジェクトを右クリックし、 view プロジェクトを選択 View オプションまたはオプション->プロジェクトを選択 View オプション。オプションを無効にする View プロジェクト Fileダイアログボックスの [フォルダーの種類] に入力します。
2.表示する fileプロジェクト順ではなくアルファベット順に並べ替えるには、並べ替えをチェックしてください Fileプロジェクトのsボタン view コントロールパネル。パネルの左下隅にある下矢印キーをクリックすると、コントロールパネルのオン/オフが切り替わります。

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プロジェクト管理 File 階層

第4章: ロジック合成プロジェクトの設定

コントロールパネルの切り替え
3. 順序を変更するには fileプロジェクト内のs:
カスタムフォルダと並べ替えを無効にしてください fileドラッグアンドドロップ file リスト内の希望の位置に files.
4. 変更するには file タイプを新しいタイプフォルダーにドラッグアンドドロップします。ソフトウェアによって確認を求めるプロンプトが表示されます。

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第4章: ロジック合成プロジェクトの設定

実装の設定

実装の設定
実装は、特定の制約セットやその他の設定を使用して実装されたプロジェクトのバージョンです。プロジェクトには複数の実装を含めることができ、各実装には独自の設定があります。

複数の実装での作業
Synplify Pro ツールを使用すると、同じデザインの複数の実装を作成し、結果を比較できます。これにより、同じデザインに対してさまざまな設定を試すことができます。実装は、合成ソフトウェアのコンテキスト内でのデザインのリビジョンであり、外部のソースコード管理ソフトウェアやプロセスに代わるものではありません。
1. 実装の追加ボタンをクリックするか、プロジェクト->新しい実装を選択して、新しいデバイスオプション（デバイスタブ）、新しいオプション（オプションタブ）、または新しい制約を設定します。 file (制約タブ)。
ソフトウェアはプロジェクトに別の実装を作成します view新しい実装の名前は以前のものと同じですが、番号の接尾辞が異なります。次の図は、1 つの実装 rev2 と revXNUMX を示しており、現在の (アクティブな) 実装が強調表示されています。

新しい実装では同じソースコードが使用される filesですが、デバイスのオプションと制約が異なります。 file以前の実装からのs: tlgログ file、SRS RTLネットリスト file、design_fsm.sdc file FSM Explorer によって生成されます。ソフトウェアは合成実行の繰り返し可能な履歴を保持します。

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実装の設定

第4章: ロジック合成プロジェクトの設定

2. 新しい設定で再度合成を実行します。
現在の実装のみを実行するには、[実行] をクリックします。
プロジェクト内のすべての実装を実行するには、「実行」->「すべて実行」を選択します。
実装。
複数の実装を使用して、異なる部分を試したり、異なる周波数で実験したりできます。オプションの設定の詳細については、75 ページの「ロジック合成実装オプションの設定」を参照してください。
プロジェクト view アクティブな実装が強調表示され、対応する出力を含むすべての実装を表示します。 file実装結果に表示されるアクティブな実装に対して生成された view 右側のアクティブな実装を変更すると出力が変わります file 表示。ウォッチウィンドウはアクティブな実装を監視します。このウィンドウをすべての実装を監視するように構成すると、新しい実装がウィンドウ内で自動的に更新されます。
3. 結果を比較します。
ウォッチウィンドウを使用して、選択した条件を比較します。必ず設定してください
比較する実装を「ウォッチの構成」コマンドで選択します。詳細については、190 ページの「ウォッチウィンドウの使用」を参照してください。

詳細を比較するには、ログを比較してください file 結果。
4. 実装の名前を変更するには、プロジェクト内の実装名を右クリックします。 viewポップアップメニューから [実装名の変更] を選択し、新しい名前を入力します。
現在の UI は実装を上書きすることに注意してください。9.0 より前のリリースでは、名前が変更される実装が保持されます。
5. 実装をコピーするには、プロジェクト内の実装名を右クリックします。 viewポップアップメニューから [実装のコピー] を選択し、コピーの新しい名前を入力します。

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第4章: ロジック合成プロジェクトの設定

実装の設定

6. 実装を削除するには、プロジェクト内の実装名を右クリックします。 viewをクリックし、ポップアップメニューから [実装の削除] を選択します。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定
ロジック合成実装オプションの設定
合成実装のグローバルオプションを設定できます。その一部はテクノロジーに固有のものです。このセクションでは、デバイス、最適化、 file オプションは、実装オプションコマンドで設定できます。実装の制約の設定については、119 ページの「SCOPE 制約の指定」を参照してください。個別の属性またはディレクティブでグローバル設定を上書きする方法については、90 ページの「属性とディレクティブの指定」を参照してください。
このセクションでは、次のトピックについて説明します。
· デバイスオプションの設定 (75 ページ) · 最適化オプションの設定 (78 ページ) · グローバル周波数と制約の指定 Files、80 ページ · 結果オプションの指定、82 ページ · タイミングレポート出力の指定、84 ページ · Verilog および VHDL オプションの設定、84 ページ
デバイスオプションの設定
デバイスオプションは、合成実行時に設定できるグローバルオプションの一部です。デバイスオプションには、パーツの選択 (テクノロジ、パーツ、速度グレード) と実装オプション (I/O 挿入とファンアウト) が含まれます。オプションとこれらのオプションの実装はテクノロジによって異なるため、ベンダーオプションの詳細については、リファレンスマニュアルのベンダーの章を確認してください。
1. [実装オプション] ボタンをクリックするか、[プロジェクト] -> [実装オプション] を選択して [実装オプション] フォームを開き、まだ選択されていない場合は上部の [デバイス] タブをクリックします。
2. テクノロジー、部品、パッケージ、速度を選択します。選択するテクノロジーに応じて、利用可能なオプションは異なります。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
3. デバイスマッピングオプションを設定します。オプションは、選択したテクノロジによって異なります。
オプションの意味がわからない場合は、オプションをクリックして確認してください。
下のボックスに説明を入力してください。オプションの詳細な説明については、F1 をクリックするか、リファレンスマニュアルの該当するベンダーの章を参照してください。
オプションを設定するには、値を入力するか、ボックスをオンにして有効にします。
ファンアウト制限の設定とリタイミングの詳細については、それぞれ 348 ページの「ファンアウト制限の設定」と 334 ページの「リタイミング」を参照してください。その他のベンダー固有のオプションの詳細については、『リファレンスマニュアル』の該当するベンダーの章とテクノロジファミリを参照してください。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定

4. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。
5. [実行] ボタンをクリックしてデザインを合成します。ソフトウェアは、設定したオプションを使用してデザインをコンパイルし、マップします。
6. スクリプトを使用してデバイスオプションを設定するには、set_option Tcl コマンドを使用します。次の表には、[デバイス] タブのデバイスオプションがアルファベット順にリストされており、対応する Tcl コマンドにマップされています。オプションはテクノロジとファミリに基づいているため、表にリストされているすべてのオプションが、選択したテクノロジで使用できるとは限りません。すべてのコマンドは set_option で始まり、その後に列に示されている構文が続きます。ベンダーのオプションの最も包括的なリストについては、リファレンスマニュアルを参照してください。
次の表に、デバイスオプションの大部分を示します。

アナリストのオプション注釈付きプロパティ I/O 挿入ファンアウトガイドを無効にする

Tcl コマンド (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定

オプション

Tcl コマンド (set_option…)

パッケージ

-パッケージ pkg_name

一部

-part パーツ名

混合ドライバーを解決する

-複数のドライバーを解決 {1|0}

スピード

-スピードグレードスピードグレード

テクノロジー

-テクノロジーキーワード

コンパイルポイントのタイミングデータの更新 -update_models_cp {0|1}

HDLアナリストデータベース生成 -hdl_qload {1|0}

最適化オプションの設定
最適化オプションは、実装に対して設定できるグローバルオプションの一部です。このセクションでは、頻度などのオプションや、リソース共有などのグローバル最適化オプションを設定する方法について説明します。これらのオプションの一部は、UI 上の適切なボタンを使用して設定することもできます。
1. [実装オプション] ボタンをクリックするか、[プロジェクト] -> [実装オプション] を選択して [実装オプション] フォームを開き、上部の [オプション] タブをクリックします。
2. フォームまたはプロジェクトで、必要な最適化オプションをクリックします。 view選択肢はテクノロジによって異なります。テクノロジで利用できないオプションはグレー表示されます。1 つの場所でオプションを設定すると、他の場所でも自動的に更新されます。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定

プロジェクト View

最適化オプション実装オプション->オプション

これらの最適化の使用に関する詳細については、次のセクションを参照してください。

FSM コンパイラ FSM エクスプローラ
リソース共有のタイミング変更

ステートマシンの最適化、354 ページ
FSM エクスプローラーの実行 (359 ページ) 注: Microsemi テクノロジのサブセットのみが FSM エクスプローラーオプションをサポートしています。ツールで指定したデバイスでこのオプションがサポートされているかどうかを確認するには、[プロジェクト] -> [実装オプション] -> [オプション] パネルを使用します。
リソースの共有、352ページ
リタイミング、334ページ

同等の Tcl set_option コマンドオプションは次のとおりです。

オプション FSMコンパイラ FSMエクスプローラリソース共有リタイミング

set_option Tcl コマンドオプション -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
4. 「実行」ボタンをクリックして合成を実行します。
ソフトウェアは、設定したオプションを使用してデザインをコンパイルし、マップします。
HDLアナリストデータベース生成
デフォルトでは、ソフトウェアは設計全体を読み取り、ロジックの最適化とタイミングの伝播を実行し、出力を単一のネットリスト (SRS) に書き込みます。設計が大きくなるにつれて、設計の実行とデバッグにかかる時間はより困難になります。
このオプションにより、コンパイラは設計を複数のモジュールに分割し、別々のネットリストに書き込むことができる。 files (srs)。このオプションを有効にするには、[実装オプション] ダイアログボックスの [オプション] タブで [HDL アナリストデータベース生成] チェックボックスをオンにします。この機能により、大規模な設計でのメモリ使用量が大幅に改善されます。
この機能は、次の set_option Tcl コマンドを使用して Tcl スクリプトウィンドウから有効にすることもできます。
set_option -hdl_qload 1
HDLアナリストデータベース生成オプションが有効になったら、HDLアナリストツールの増分クイックロードオプションを使用して、単一のネットリスト（SRS）または複数のトップレベルRTLモジュールネットリスト（SRS）を使用してデザインを表示します。ツールは、tagこの機能を利用するには、影響を受けるデザイン階層のみを動的にロードします。例:amp階層ブラウザでは、クイックロードに必要な下位階層のみを展開できます。増分クイックロードオプションは、HDL Analyst オプションダイアログボックスの一般パネルにあります。304 ページの「一般パネル」を参照してください。

グローバル周波数と制約の指定 Files

この手順では、グローバル周波数を設定し、制約を指定する方法を説明します。 file実装用です。

1. グローバル周波数を設定するには、次のいずれかを実行します。

プロジェクトにグローバル周波数を入力します view.

実装オプションフォームを開くには、実装をクリックします。

オプションボタンの制約タブ。

選択

プロジェクト->実装

オプション、

そして

クリック

の

同等の Tcl set_option コマンドは -frequency frequencyValue です。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定
119 ページの「SCOPE 制約の指定」で説明されているように、ローカル制約を使用してグローバル周波数を上書きできます。Synplify Pro ツールでは、グローバル周波数を設定する代わりに、デザインのクロック制約を自動的に生成できます。詳細については、291 ページの「自動制約の使用」を参照してください。
地球規模の周波数と制約プロジェクト View
実装オプション -> 制約

2.制約を指定する file実装の場合は、次のいずれかを実行します。
プロジェクト->実装オプション->制約を選択します。制約をチェックします。
fileプロジェクトで使用したいもの。
実装オプション->制約パネルから、クリックして
制約を追加する file.
使用したい実装を選択した状態で、「追加」をクリックします。 File の
プロジェクト view制約を追加する filesあなたが必要です。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
制約を作成するには file詳細については、119 ページの「SCOPE 制約の指定」を参照してください。
3. 制約を解除する file実装から s を取得するには、次のいずれかを実行します。
プロジェクト->実装オプション->制約を選択します。チェックボックスをオフにします。
隣の file 名前。
プロジェクトでは view制約を右クリック file 削除され、
プロジェクトから削除を選択します。
これにより制約がなくなる file 実装からは除外されますが、削除はされません。
4. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。
デザインを合成すると、ソフトウェアは設定したオプションを使用してデザインをコンパイルし、マップします。
結果オプションの指定
このセクションでは、合成実行の出力の基準を指定する方法を説明します。
1. [実装オプション] ボタンをクリックするか、[プロジェクト] -> [実装オプション] を選択して [実装オプション] フォームを開き、上部の [実装結果] タブをクリックします。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定

2.出力を指定する file生成したいもの。
マップされたネットリストを生成するには filesの場合は、マッピングされたVerilogネットリストの書き込みまたは書き込みをクリックします。
マッピングされた VHDL ネットリスト。
ベンダー固有の制約を生成するには file 前方注釈の場合、
ベンダー制約の書き込みをクリック Fileこのレポートの詳細については、『リファレンスマニュアル』の 270 ページの「制約チェックレポート」 (56 ページ) を参照してください。
3. 結果を書き込むディレクトリを設定します。
4.出力のフォーマットを設定する fileスクリプト用の同等の Tcl コマンドは project -result_format format です。
名前マッピングを制御する属性を設定することもできます。詳細については、リファレンスマニュアルの該当するベンダーの章を参照してください。
5. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。
デザインを合成すると、ソフトウェアは設定したオプションを使用してデザインをコンパイルし、マップします。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
タイミングレポート出力の指定
次のオプションを設定することで、タイミングレポートに報告される量を決定できます。
1. プロジェクト > 実装オプションを選択し、タイミングレポートタブをクリックします。 2. ソフトウェアでレポートするクリティカルパスの数を設定します。

3. クリティカルパスセクションで報告する開始ポイントと終了ポイントの数を指定します。
4. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。デザインを合成すると、ソフトウェアは設定したオプションを使用してデザインをコンパイルおよびマップします。
Verilog および VHDL オプションの設定
VerilogとVHDLソースを設定すると fileプロジェクトで特定のコンパイラオプションを指定することもできます。
Verilogの設定 File オプション
Verilogを設定する file オプションは、[プロジェクト] -> [実装オプション] -> [Verilog]、または [オプション] -> [Verilog コンパイラの構成] のいずれかを選択して設定します。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定

1. 使用する Verilog 形式を指定します。
すべてのコンパイラをグローバルに設定するには fileプロジェクト内の
プロジェクト -> 実装オプション -> Verilog。Verilog 2001 または SystemVerilog を使用している場合は、サポートされている構造についてはリファレンスマニュアルを確認してください。
Verilogコンパイラを file 基準として、 file の
プロジェクト view右クリックして選択 File オプション。適切なコンパイラを選択します。デフォルトのVerilog file 新しいプロジェクトの形式は SystemVerilog です。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
2. プロジェクトでまだ指定していない場合は、トップレベルモジュールを指定します。 view.
3. ソースコードからパラメータを抽出するには、次の手順を実行します。
[パラメータの抽出] をクリックします。デフォルトを上書きするには、パラメータに新しい値を入力します。
ソフトウェアは、現在の実装に対してのみ新しい値を使用します。混合設計ではパラメータ抽出はサポートされていないことに注意してください。

4. コンパイラディレクティブにディレクティブを入力します。スペースを使用してステートメントを区切ります。コード内の 'ifdef および `define ステートメントで通常入力するディレクティブを入力できます。例:ampABC=30の場合、ソフトウェアはプロジェクトに次のステートメントを書き込むことになります。 file:
set_option -hdl_define -set “ABC=30”
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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定
5. インクルードパス順序で、Verilogのインクルードコマンドの検索パスを指定します。 fileプロジェクト内にあるパス。ボックスの右上隅にあるボタンを使用して、パスを追加、削除、または並べ替えます。
6. ライブラリディレクトリで、ライブラリを含むディレクトリへのパスを指定します。 fileプロジェクトのパスを追加します。ボックスの右上隅にあるボタンを使用して、パスを追加、削除、または並べ替えます。
7. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。デザインを合成すると、ソフトウェアは設定したオプションを使用してデザインをコンパイルおよびマップします。

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第4章: ロジック合成プロジェクトの設定ロジック合成実装オプションの設定
VHDLの設定 File オプション
VHDLを設定する file オプションは、プロジェクト > 実装オプション > VHDL、またはオプション > VHDL コンパイラの構成のいずれかを選択して設定します。

VHDL ソースの場合、以下に説明するオプションを指定できます。
1. プロジェクトでまだ指定していない場合は、トップレベルモジュールを指定します。 view最上位モジュールがデフォルトの作業ライブラリにない場合は、コンパイラがモジュールを見つけることができるライブラリを指定する必要があります。これを行う方法については、200 ページの「VHDL パネル」を参照してください。
このオプションは、混合言語設計や、回路図でHDLアナリストの表示やLdOebuggingを行うための実際のトップレベルエンティティではないモジュールを指定する場合にも使用できます。 view2. ユーザー定義のステートマシンエンコーディングの場合は、次の操作を行います。
使用するエンコーディングの種類を指定します。

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ロジック合成実装オプションの設定第4章: ロジック合成プロジェクトの設定
FSM コンパイラを無効にします。
デザインを合成する場合、ソフトウェアはここで設定したコンパイラディレクティブを使用してステートマシンをエンコードし、コンパイラディレクティブをオーバーライドする FSM コンパイラは実行しません。または、308 ページの「VHDL でのステートマシンの定義」で説明されているように、syn_encoding 属性を使用してステートマシンを定義することもできます。
3. ソースコードからジェネリックを抽出するには、次の手順を実行します。
「ジェネリック定数の抽出」をクリックします。デフォルトを上書きするには、ジェネリックの新しい値を入力します。
ソフトウェアは、現在の実装に対してのみ新しい値を使用します。混合言語設計の場合はジェネリックを抽出できないことに注意してください。

4. プロセス/ブロック境界を越えてトライステートをプッシュするには、プッシュトライステートが有効になっていることを確認します。詳細については、リファレンスマニュアルの 212 ページのプッシュトライステートオプションを参照してください。
5. synthesis_on および synthesis_off ディレクティブの解釈を決定します。
コンパイラにsynthesis_onとsynthesis_offディレクティブを解釈させるには
translate_on/translate_off と同様に、Synthesis On/Off を Translate On/Off オプションとして実装することを有効にします。
synthesis_onおよびsynthesis_offディレクティブを無視するには、次のことを確認してください。
このオプションはチェックされていません。詳細については、リファレンスマニュアルの 226 ページの translate_off/translate_on を参照してください。

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第4章: ロジック合成プロジェクトの設定

属性とディレクティブの指定

6. 必要に応じてその他の実装オプションを設定します (選択肢の一覧については、75 ページの「ロジック合成実装オプションの設定」を参照してください)。[OK] をクリックします。
デザインを合成すると、ソフトウェアは設定したオプションを使用してデザインをコンパイルし、マップします。

属性とディレクティブの指定

属性とディレクティブは、設計の分析、最適化、およびマッピングの方法を制御するために設計オブジェクトに割り当てる仕様です。
属性はマッピングの最適化を制御し、ディレクティブはコンパイラの最適化を制御します。この違いのため、ソースコードでディレクティブを指定する必要があります。次の表は、属性とディレクティブの仕様を作成するために使用できるメソッドを示しています。

VHDL Verilog SCOPE エディター制約 File

属性はいはいはいはい

指令はいはいいいえいいえ

SCOPEエディタまたは制約で属性を指定する方が良いでしょう。 file最初にデザインを再コンパイルする必要がないためです。ディレクティブの場合、有効にするにはデザインをコンパイルする必要があります。
範囲/制約 file 設計に HDL ソースコードが指定されている場合、競合が発生すると制約が優先されます。
詳細については、以下を参照してください。
· VHDLでの属性とディレクティブの指定、91ページ · Verilogでの属性とディレクティブの指定、92ページ · SCOPEエディタを使用した属性の指定、93ページ · 制約での属性の指定 File、97ページ目

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属性とディレクティブの指定

第4章: ロジック合成プロジェクトの設定

VHDL での属性とディレクティブの指定
90 ページの「属性とディレクティブの指定」に記載されているように、他の方法を使用してオブジェクトに属性を追加することもできます。ただし、ディレクティブはソースコードでのみ指定できます。VHDL で属性とディレクティブを定義する方法は XNUMX つあります。
· 定義済み属性パッケージの使用
· 属性を使用するたびに宣言する
VHDL 属性構文の詳細については、『リファレンスマニュアル』の 561 ページの「VHDL 属性およびディレクティブ構文」を参照してください。

定義済みVHDL属性パッケージの使用
アドバンtag定義済みパッケージを使用する利点は、ソースコードに属性やディレクティブを組み込むたびに再定義する手間が省けることです。欠点は、tagソースコードの移植性が低くなることです。属性パッケージは、installDirectory/lib/vhd/synattr.vhd にあります。
1. ソフトウェアライブラリに含まれる定義済み属性パッケージを使用するには、構文に次の行を追加します。
ライブラリ synplify; synplify.attributes.all を使用します。
2. デザインユニット宣言の後に必要な属性またはディレクティブを追加します。
宣言; objectName の属性 attribute_name: objectType は value です;
例えばamp上：
エンティティ simpledff はポート (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
clk の属性 syn_noclockbuf : 信号は true です。
構文規則の詳細については、『リファレンスマニュアル』の 561 ページの「VHDL 属性およびディレクティブ構文」を参照してください。
3. ソースを追加する file プロジェクトに。

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第4章: ロジック合成プロジェクトの設定

属性とディレクティブの指定

VHDL 属性とディレクティブの宣言
属性パッケージを使用しない場合は、ソースコードに属性を含めるたびに属性を再定義する必要があります。
1. 属性またはディレクティブを使用するたびに、次の構文を使用してデザインユニット宣言の直後に定義します。
design_unit_declaration; 属性 attributeName: dataType; objectName: objectType の属性 attributeName は value です;
例えばamp上：
エンティティ simpledff はポート (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
属性 syn_noclockbuf : ブール値; clk :signal の属性 syn_noclockbuf は true です。
2. ソースを追加する file プロジェクトに。

Verilog での属性とディレクティブの指定
90 ページの「属性とディレクティブの指定」で説明されているように、他の方法を使用してオブジェクトに属性を追加することもできます。ただし、ディレクティブはソースコードでのみ指定できます。
Verilog には定義済みの合成属性とディレクティブがないため、コメントとして追加する必要があります。属性またはディレクティブ名の前には、キーワード synthesis が付きます。Verilog fileは大文字と小文字が区別されるため、属性とディレクティブは構文の説明に示されているとおりに正確に指定する必要があります。構文の詳細については、リファレンスマニュアルの 363 ページの「Verilog 属性とディレクティブの構文」を参照してください。
1. Verilog で属性またはディレクティブを追加するには、デザインオブジェクトの直後に Verilog の行またはブロックコメント (C スタイル) 構文を使用します。ブロックコメントは、セミコロンがある場合はその前に置く必要があります。
LO

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属性とディレクティブの指定

第4章: ロジック合成プロジェクトの設定

Verilog ブロックコメント構文
/* 合成 attributeName = 値 */ /* 合成 directoryName = 値 */

Verilog 行コメント構文
// 合成 attributeName = 値 // 合成 directoryName = 値

構文規則の詳細については、リファレンスマニュアルの363ページのVerilog属性とディレクティブ構文を参照してください。以下は例です。ampレ：
module fifo(out, in) /* 合成 syn_hier = “hard” */;
2. 同じオブジェクトに複数の属性またはディレクティブを付加するには、属性を空白で区切りますが、合成キーワードを繰り返さないでください。カンマは使用しないでください。例:amp上：
ケース状態 /* 合成 full_case parallel_case */;
3. 複数のレジスタが単一の Verilog reg ステートメントを使用して定義され、それらに属性が適用されている場合、合成ソフトウェアは reg ステートメントで最後に宣言されたレジスタのみを適用します。例:amp上：
reg [5:0] q、q_a、q_b、q_c、q_d /* 合成 syn_preserve=1 */;
syn_preserve 属性は q_d にのみ適用されます。これは合成ツールの予想される動作です。この属性をすべてのレジスタに適用するには、レジスタごとに個別の Verilog reg ステートメントを使用して属性を適用する必要があります。

SCOPE エディタを使用して属性を指定する
SCOPEウィンドウは、属性を追加するための使いやすいインターフェイスを提供します。ディレクティブの追加には使用できません。ディレクティブはソースに追加する必要があるためです。 file（91 ページの「VHDL での属性とディレクティブの指定」または 92 ページの「Verilog での属性とディレクティブの指定」を参照してください）。次の手順は、SCOPE ウィンドウに直接属性を追加する方法を示しています。
1. コンパイルされたデザインから開始し、SCOPEウィンドウを開きます。既存の制約に属性を追加するには file既存のものをクリックしてSCOPEウィンドウを開きます file プロジェクト view属性を新しい file、SCOPE アイコンをクリックし、[初期化] をクリックして SCOPE ウィンドウを開きます。
2. SCOPE ウィンドウの下部にある [属性] タブをクリックします。

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第4章: ロジック合成プロジェクトの設定

属性とディレクティブの指定

最初にオブジェクトを選択するか (手順 3)、最初に属性を選択するか (手順 4) を選択できます。

3. オブジェクトを指定するには、[オブジェクト] 列で次のいずれかを実行します。属性を既に指定している場合は、[オブジェクト] 列にその属性に有効なオブジェクトの選択肢のみがリストされます。
オブジェクトフィルター列でオブジェクトのタイプを選択し、
オブジェクト列の選択肢のリストからオブジェクトを選択します。これは、正しい構文で適切なオブジェクトを指定していることを確認するための最良の方法です。

LO
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属性とディレクティブの指定

第4章: ロジック合成プロジェクトの設定

属性を付加したいオブジェクトを
RTLまたはテクノロジー viewをSCOPEウィンドウのオブジェクト列に追加します。一部の属性では、ドラッグアンドドロップでは適切なオブジェクトが選択されない場合があります。例:ample、andゲートのようなモジュールまたはエンティティにsyn_hierを設定する場合は、 view そのモジュール用です。オブジェクトの構文は、Verilog では v:moduleName、VHDL では v:library.moduleName となり、複数のライブラリを持つことができます。
オブジェクト名をオブジェクト列に入力します。
名前を検索するには、検索コマンドまたはオブジェクトフィルター列を使用します。必要な場所に適切なオブジェクトプレフィックスを入力してください。例:ample、属性を設定する view、モジュール名またはエンティティ名に v: プレフィックスを追加する必要があります。VHDL の場合は、モジュール名だけでなくライブラリも指定する必要があります。
4. 最初にオブジェクトを指定した場合は、属性を指定できます。リストには、選択したオブジェクトの種類に有効な属性のみが表示されます。属性を指定するには、[属性] 列でマウスボタンを押したまま、リストから属性を選択します。

最初にオブジェクトを選択した場合、使用可能な選択肢は、選択したオブジェクトと使用しているテクノロジによって決まります。最初に属性を選択した場合、使用可能な選択肢はテクノロジによって決まります。
属性を選択すると、SCOPE ウィンドウにその属性に入力する必要がある値の種類が表示され、属性の簡単な説明が表示されます。最初に属性を選択した場合は、必ず戻ってオブジェクトを指定してください。
5. 値を入力します。[値] 列でマウスボタンを押したまま、リストから選択します。値を入力することもできます。

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第4章: ロジックシステムの設定

ドキュメント / リソース

SYnOPSYS FPGA 合成 Synplify Pro for Microsemi エディション [pdf] ユーザーガイド
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参考文献

ユーザーマニュアル

SYnOPSYS FPGA 合成 Synplify Pro for Microsemi Edition ユーザーガイド

FPGA 合成 Synplify Pro for Microsemi エディション

仕様

製品情報

製品使用説明書

第1章はじめに

文書の範囲

はじめる

ユーザーインターフェイスオーバーview

第2章: FPGA合成設計フロー

第3章: 入力の準備

よくある質問

Q: ドキュメントのコピーを作成できますか?

Q: ソフトウェアを起動するにはどうすればよいですか?

Q: このユーザーガイドの対象読者は何ですか?

ドキュメント / リソース

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第1章 はじめに

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ユーザーインターフェイスオーバーview

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