Упатство за употреба на SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

Синтезата на FPGA на Synopsys – Synplify Pro за Microsemi издание
е сеопфатна алатка за имплементација на FPGA со различни
функции дизајнирани да им помогнат на корисниците во логичката синтеза и дизајн
тече.

Упатство за употреба на производот

Поглавје 1: Вовед

Ова поглавје дава надview на Synopsys FPGA и
Производи за прототипирање, алатки за имплементација на FPGA и Synopsys FPGA
Карактеристики на алатката.

Опсег на документот

Комплетот документи содржи информации за карактеристиките на производот.
и е наменет за корисници заинтересирани за синтеза и дизајн на FPGA
тече.

Почеток

За да започнете со користење на софтверот, стартувајте го следејќи ги дадените упатства
упатствата и погледнете го упатството за употреба за помош.

Корисничкиот интерфејс завршиview

Запознајте се со корисничкиот интерфејс за ефикасно
навигирајте низ функциите на софтверот.

Поглавје 2: Текови на дизајнирање на FPGA синтеза

Ова поглавје го детализира текот на дизајнирање на логичка синтеза за FPGA
синтеза.

Глава 3: Подготовка на влезните податоци

Научете како да користите мешан јазичен извор Files и Инкременталното
Компајлер за ефикасна подготовка на влезни податоци.

Забелешка: Бидете свесни за сите ограничувања поврзани со
со користење на инкременталниот компајлер.

Најчесто поставувани прашања

П: Може ли да направам копии од документацијата?

A: Да, договорот за лиценца дозволува правење копии за внатрешни
користете само со правилно наведување на изворот.

П: Како да го стартувам софтверот?

A: Погледнете го делот „Започнување“ во Поглавје 1 од
упатството за корисникот за детални упатства за стартување на софтверот.

П: За која публика е наменето ова упатство за корисници?

A: Упатството за корисници е наменето за лица заинтересирани за FPGA
синтеза и дизајн текови.

View Fullscreen

Синтеза на FPGA на Synopsys
Synplify Pro за Microsemi издание
Упатство за употреба
октомври 2014 година

Известување за авторски права и информации за сопственост
Авторски права © 2014 Synopsys, Inc. Сите права се задржани. Овој софтвер и документација содржат доверливи и заштитени информации што се сопственост на Synopsys, Inc. Софтверот и документацијата се обезбедени според договор за лиценца и можат да се користат или копираат само во согласност со условите на договорот за лиценца. Ниту еден дел од софтверот и документацијата не смее да се репродуцира, пренесува или преведува, во која било форма или со какви било средства, електронски, механички, рачни, оптички или на друг начин, без претходна писмена дозвола од Synopsys, Inc., или како што е изрично предвидено во договорот за лиценца.
Право на копирање на документација
Договорот за лиценца со Synopsys му дозволува на носителот на лиценцата да прави копии од документацијата само за негова интерна употреба.
Секоја копија треба да ги содржи сите авторски права, трговски марки, услужни марки и известувања за сопственички права, доколку ги има. Носителот на лиценцата мора да додели секвенцијални броеви на сите копии. Овие копии треба да ја содржат следната легенда на насловната страница:
„Овој документ е дуплиран со дозвола од Synopsys, Inc., за ексклузивна употреба на ___________________________________________ и нејзините вработени. Ова е копија број __________.“
Изјава за контрола на дестинацијата
Сите технички податоци содржани во оваа публикација се предмет на законите за контрола на извозот на Соединетите Американски Држави. Откривањето на нив на државјани на други земји спротивно на законите на Соединетите Американски Држави е забрането. Читателот е должен да ги утврди важечките прописи и да се придржува кон нив.
LO

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Одрекување
SYNOPSYS, INC. И НЕГОВИТЕ ДАВАЧИ НА ЛИЦЕНЦА НЕ ДАВААТ НИКАКВА ГАРАНЦИЈА, ИЗРИЧНА ИЛИ ИМПЛИЦИТНА, ВО ВРСКА СО ОВОЈ МАТЕРИЈАЛ, ВКЛУЧУВАЈЌИ ГИ, НО НЕ ОГРАНИЧУВАЈЌИ СЕ НА, ИМПЛИЦИТНИТЕ ГАРАНЦИИ ЗА ПРОДАЖЛИВОСТ И ПОДГОДНОСТ ЗА ОДРЕДЕНА НАМЕНА.
Регистрирани трговски марки (®)
Синопсис, ЕОН, AMPS, Astro, Behavior Extractioning Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, логото на Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera и YIELDirector се регистрирани трговски марки на Synopsys, Inc.
Заштитни знаци (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC и Worksheet Buffer се трговски марки на Synopsys, Inc.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Сервисни марки (см)
MAP-in, SVP Café и TAP-in се услужни марки на Synopsys, Inc. SystemC е трговска марка на Open SystemC Initiative и се користи под лиценца. ARM и AMBA се регистрирани трговски марки на ARM Limited. Saber е регистрирана трговска марка на SabreMark Limited Partnership и се користи под лиценца. Сите други имиња на производи или компании може да бидат трговски марки на нивните соодветни сопственици.
Печатено во САД октомври 2014 година

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Содржини

Поглавје 1: Вовед
FPGA и производи за прототипирање на Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Алатки за имплементација на FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Карактеристики на алатката FPGA на Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Опсег на документот . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Аудиона . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Започнување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Стартување на софтверот . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Добивање помош . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Корисничкиот интерфејс завршиview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Поглавје 2: Текови на дизајнирање на FPGA синтеза
Проток на дизајнирање на логичка синтеза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Глава 3: Подготовка на влезните податоци
Поставување на изворот на HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Создавање извор на HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Користење на уредникот за помош за контекст . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Проверка на изворот на HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Уредување на HDL извор Files со вградениот уредувач на текст . . . . . . . . . . . . . . . . . . . . . . . . . 35 Поставување на поставките за прозорец за уредување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Користење на екстензии на библиотеката за библиотеката Verilog Fileс . . . . . . . . . . . . . . . . . . . . . . . . 42
Користење на мешан јазичен извор Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Користење на инкременталниот компајлер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Користење на структурниот Verilog тек . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Работа со ограничување Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Кога да се користи ограничување Files преку изворниот код . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Користење на уредувач на текст за ограничување Files (Наследство) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl синтаксички упатства за ограничување Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Проверка на ограничување Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Глава 4: Поставување проект за логичка синтеза
Поставување на проект Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Креирање на проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Отворање на постоечки проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Внесување промени во проект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Поставување на проект View Преференции за прикажување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ажурирање на патеките за вклучување на Verilog во постар проект Fileс . . . . . . . . . . . . . . . . . . . . . 65
Управување со проект File Хиерархија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Манипулирање со прилагодени папки за проекти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Манипулирање со обичај Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Поставување имплементации . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Работа со повеќе имплементации . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Поставување опции за имплементација на логичка синтеза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Поставување опции за уред . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Поставување опции за оптимизација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Специфицирање на глобална фреквенција и ограничување Files . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Одредување опции за резултати . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Одредување излез на извештај за временско мерење . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Поставување опции за Verilog и VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Специфицирање на атрибути и директиви . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Специфицирање на атрибути и директиви во VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Специфицирање на атрибути и директиви во Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Специфицирање на атрибути со помош на уредникот SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Специфицирање на атрибути во ограничувањата File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Пребарување Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Идентификување на Files за пребарување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Филтрирање на Files за пребарување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Започнување на пребарувањето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Резултати од пребарувањето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Архивирање Fileи проекти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Отстранување на проект од архива . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Копирај проект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Глава 5: Специфицирање на ограничувања
Користење на уредникот SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Креирање ограничувања во уредникот SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Креирање ограничувања со командата FDC Template . . . . . . . . . . . . . . . . . . . 116
Специфицирање на ограничувања на SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Внесување и уредување на ограничувања на опсег . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Дефинирање на ограничувања на влез и излез . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Специфицирање на стандардни типови на I/O подлоги . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Користење на TCL View на SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Упатства за внесување и уредување ограничувања . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Одредување на временски исклучоци . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Дефинирање точки од/до/низ за временски исклучоци . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Дефинирање на лажни патеки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Наоѓање објекти со Tcl find и expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Одредување шеми за пребарување за Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Рафинирање на резултатите од Tcl Find со -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Користење на командата Tcl Find за дефинирање колекции . . . . . . . . . . . . . . . . . . . . . . . . . 138 Користење на командата Tcl expand за дефинирање на колекции . . . . . . . . . . . . . . . . . . . . . . . . . . 140 Проверка на резултатите од Tcl find и expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Користење на Tcl find и expand во Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Користење на колекции . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Споредба на методи за дефинирање на колекции . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Креирање и користење на колекции SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Креирање на колекции со користење на Tcl команди . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewУредување и манипулирање со колекции со Tcl команди . . . . . . . . . . . . . . . . 150
Конвертирање на SDC во FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Користење на уредникот SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Внесување и уредување на ограничувања на SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . 157 Специфицирање на временски ограничувања на SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Внесување стандардни ограничувања . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Поставување ограничувања на часовникот и патеката . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Дефинирање на влезни и излезни ограничувања (наследство) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Дефинирање на лажни патеки (наследство) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 6: Синтетизирање и анализа на резултатите
Синтетизирање на вашиот дизајн . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Спроведување логичка синтеза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Користење на ажурирана проверка за управување со задачи . . . . . . . . . . . . . . . . . . . . . . . 174
Проверка на дневникот File Резултати . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewи работа со дневникот File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Брз пристап до специфични извештаи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Далечински пристап до резултати . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Анализирање на резултати со користење на дневникот File Извештаи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Користење на прозорецот за набљудување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Проверка на користењето на ресурсите . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Ракување со пораки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Проверка на резултатите во пораката Viewер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Филтрирање на пораки во пораката Viewер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Филтрирање на пораки од командната линија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Автоматизирање на филтрирање на пораки со Tcl скрипта . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Дневник File Контроли на пораки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Предупредувања за ракување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Користење на „Продолжи по грешка“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Користење на „Продолжи по грешка“ за синтеза на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . 203
Глава 7: Анализирање со HDL Analyst и FSM Viewer
Работа во шемата Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Разликување помеѓу HDL аналитичарот Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Отворање на Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewВметнување на својства на објекти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Избор на објекти во RTL/технологијата Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Работа со шеми со повеќе листови . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Движење помеѓу Views во шематски прозорец . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Поставување шематски приказ View Поставки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Управување со Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Истражување на хиерархијата на дизајнот . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Преминување низ хиерархијата на дизајнот со прелистувачот на хиерархија . . . . . . . . . . . . . . . . . . . 222 Истражување на хиерархијата на објектите со притискање/пукање . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Истражување на хиерархијата на објектите на транспарентни инстанци . . . . . . . . . . . . . . . . . . . 228
Наоѓање објекти . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Прелистување за пронаоѓање објекти во HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Користење на Find за хиерархиски и ограничени пребарувања . . . . . . . . . . . . . . . . . . . . . . . . . . . 232 Користење на џокер-знаци со командата Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Комбинирање на „Најди“ со филтрирање за рафинирање на пребарувањата . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Користење на „Најди“ за пребарување на излезната мрежна листа . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Вкрстено испитување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Вкрстено испитување во рамките на RTL/технологија View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Вкрстено испитување од RTL/Технологија View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Вкрстено испитување од прозорецот на уредникот за текст . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Вкрстено испитување од прозорецот на скриптите Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Вкрстено испитување од FSM Viewе . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Анализирање со алатката HDL Analyst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewХиерархија и контекст на дизајнирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Шеми за филтрирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Проширување на логиката на пиновите и мрежите . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Проширување и Viewинг врски . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Израмнување на шематската хиерархија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Минимизирање на употребата на меморија при анализа на дизајни . . . . . . . . . . . . . . . . . . . . . . . . 267
Користење на FSM Viewе . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Глава 8: Анализирање на времето
Анализирање на времето во шематски приказ Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewВнесување информации за времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Коментирање на информациите за времето во шемата Views . . . . . . . . . . . . . . . . . . . . 275 Анализирање на часовнички дрва во десната страна на екранот View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewинг критични патеки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Справување со негативен застој . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Генерирање на прилагодени извештаи за време со STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Користење на ограничувања за анализа на дизајн . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Сценарија за користење на ограничувања за анализа на дизајн . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 Креирање на ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Правилна употреба на имиња на објекти во adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Користење на автоматски ограничувања . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Резултати од автоматски ограничувања . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Глава 9: Заклучување на објекти од високо ниво
Дефинирање на црни кутии за синтеза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Инстанцирање на црни кутии и влезно-излезни единици во Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Инстанцирање на црни кутии и влезно-излезни единици во VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Додавање временски ограничувања на црната кутија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Додавање на други атрибути на црната кутија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Дефинирање на машини за состојби за синтеза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Дефинирање на машини за состојби во Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Специфицирање на FSM со атрибути и директиви . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Специфицирање на безбедни FSM-и . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Автоматско пресметување на RAM меморијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Атрибути на RAM меморијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Инферинг на блок RAM меморија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
Иницијализирање на RAM-мемории . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Иницијализирање на RAM-мемории во Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Иницијализирање на RAM-мемории во VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Глава 10: Специфицирање на оптимизации на ниво на дизајн
Совети за оптимизација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Оптимизирање за област . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Оптимизирање за време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
Повторно мерење . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Повторно мерење на времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Повторно мерење на времето Exampле . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Извештај за повторно мерење на времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Како функционира повторното мерење на времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Зачувување на објекти од оптимизација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Користење на syn_keep за зачувување или репликација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 Контролирање на израмнување на хиерархијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Зачувување на хиерархијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Оптимизирање на вентилацијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Поставување ограничувања на вентилацијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Контролирање на баферирањето и репликацијата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Споделување ресурси . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Вметнување влезно/излезни приклучоци . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Оптимизирање на машини за состојби . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Одлучување кога да се оптимизираат машините за состојби . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Стартување на FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
Вметнување сонди . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Специфицирање на сонди во изворниот код . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Додавање атрибути на сонда интерактивно . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Глава 11: Работа со точки за компајлирање
Основи на компајлирање поени . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Адванtagес на дизајн на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Точки за рачно компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Вгнездени точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Типови на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Основи на синтеза на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Ограничување на точки за компајлирање Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Модели на интерфејсна логика . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Синтеза на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Инкрементална синтеза на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Напредна анотација на временски ограничувања на точките за компајлирање . . . . . . . . . . . . . . . . . . 383
Синтетизирање на точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Тек на точки за рачно компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Создавање ограничувања на највисоко ниво File за точки за компајлирање . . . . . . . . . . . . . . . . . . . 388 Дефинирање на точки за рачно компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Поставување ограничувања на ниво на точка за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Анализирање на резултатите од точките за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Користење на точки за компајлирање со други функции . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Комбинирање на точки за компајлирање со мултипроцесирање . . . . . . . . . . . . . . . . . . . . . . . . 396
Ресинтетизирање постепено . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Ресинтетизирање на точките за компајлирање постепено . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Поглавје 12: Работа со IP влез
Генерирање на IP со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Специфицирање на FIFO со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Специфицирање на RAM-мемории со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Специфицирање на RAM-ови што овозможуваат бајти со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Специфицирање на ROM-ови со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Специфицирање собирачи/одземачи со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Специфицирање на бројачи со SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Текот на енкрипција на IP FPGA од Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Надview на IP протокот на Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Шифрирање и дешифрирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Работа со шифрирана IP адреса . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Шифрирање на вашата IP адреса . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Шифрирање на IP со скриптата encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 Шифрирање на IP со скриптата encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Специфицирање на методот на излез на скриптата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Подготовка на IP пакетот . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Користење на хипер извор . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Користење на хипер извор за прототипирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Нижење на сигнали низ хиерархијата на дизајн на IP . . . . . . . . . . . . . . . . 460
Глава 13: Оптимизирање на процесите за продуктивност
Користење на сериски режим . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Извршување на сериски режим на проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Извршување на сериски режим со Tcl скрипта . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
Работа со Tcl скрипти и команди . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Користење на Tcl команди и скрипти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Поставување број на паралелни задачи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Креирање на скрипта за синтеза на Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Користење на Tcl променливи за испробување на различни фреквенции на часовникот . . . . . . . . . . . . . . . . . . . . . . . . 475 Користење на Tcl променливи за испробување на неколку целни технологии . . . . . . . . . . . . . . . . . . . 476 Извршување на синтеза од дното нагоре со скрипта . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
Автоматизирање на текови со synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Поглавје 14: Користење на мултипроцесирање
Мултипроцесирање со точки за компајлирање . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Поставување максимален број паралелни задачи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
Глава 15: Оптимизирање за микросеми дизајни
Оптимизирање на дизајни на микрополу-полу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Користење на однапред дефинирани црни кутии на микрополу-полу-полу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Работа со Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Специфицирање на syn_radhardlevel во изворниот код . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 LO
Поглавје 16: Работа со синтетички излез
Предавање информации до алатките за известување и ревизија . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Одредување локации на пинови . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Одредување локации за микрополу-магистрални порти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Одредување на поставување на макро и регистри . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Генерирање на излез специфичен за добавувачот . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Насочување на излезот кон вашиот добавувач . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
Глава 17: Извршување на постсинтетички операции
Автоматско извршување на P&R по синтезата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Работа со алатките за идентификација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Стартување од алатката Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Справување со проблеми со стартување на функцијата за идентификација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Користење на алатката за идентификација . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Користење на точки за компајлирање со алатката за идентификување . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Симулирање со алатката VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

ПОГЛАВЈЕ 1
Вовед
Овој вовед во софтверот Synplify Pro® го опишува следново:
· Synopsys FPGA и производи за прототипирање, на страница 16 · Опсег на документот, на страница 21 · Започнување, на страница 22 · Кориснички интерфејс Надview, на страница 24

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 1: Вовед

FPGA и производи за прототипирање на Synopsys

FPGA и производи за прототипирање на Synopsys
Следната слика ги прикажува производите од семејството Synopsys FPGA и прототипирање.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

FPGA и производи за прототипирање на Synopsys

Поглавје 1: Вовед

Алатки за имплементација на FPGA
Производите Synplify Pro и Synplify Premier се алатки за RTL синтеза, специјално дизајнирани за FPGA (низи на порти со програмабилно поле) и CPLD (комплексни програмабилни логички уреди).

Софтвер Synplify Pro Synthesis
Софтверот за синтеза на FPGA Synplify Pro е де факто индустриски стандард за производство на високо-перформансни, економични FPGA дизајни. Неговиот уникатен
Алгоритми за технологија за синтеза на екстракција на однесување® (BEST), изведуваат
оптимизации на високо ниво пред синтетизирање на RTL кодот во специфична FPGA логика. Овој пристап овозможува супериорни оптимизации низ FPGA, брзо време на извршување и можност за справување со многу големи дизајни. Софтверот Synplify Pro ги поддржува најновите VHDL и Verilog јазични конструкции, вклучувајќи SystemVerilog и VHDL 2008. Алатката е технолошки независна, овозможувајќи брзо и лесно повторно таргетирање помеѓу FPGA уредите и добавувачите од еден проект за дизајн.

Софтвер за синтеза „Синплифај Премиер“
Функционалноста Synplify Premier е суперсет на алатката Synplify Pro, која обезбедува врвна средина за имплементација и дебагирање на FPGA. Вклучува сеопфатен пакет алатки и технологии за напредни FPGA дизајнери, а исто така служи како синтетички мотор за ASIC прототипери кои се насочени кон прототипови базирани на единечни FPGA.
Производот Synplify Premier им нуди на FPGA дизајнерите и на ASIC прототиперите насочени кон единечни FPGA-ја со најефикасен метод за имплементација на дизајнот и дебагирање. Од страната на имплементацијата на дизајнот, вклучува функционалност за затворање на времето, верификација на логиката, користење на IP, компатибилност со ASIC и имплементација на DSP, како и тесна интеграција со алатките за поддршка на добавувачите на FPGA. Од страната на дебагирање, овозможува верификација на FPGA-ја во системот, што драматично го забрзува процесот на дебагирање, а исто така вклучува и брз и постепен метод за пронаоѓање на нерешливи проблеми со дизајнот.

Карактеристики на алатката FPGA на Synopsys
Оваа табела прави разлика помеѓу главните функционалности во производите Synplify Pro, Synplify, Synplify Premier и Synplify Premier со Design Planner.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 1: Вовед

FPGA и производи за прототипирање на Synopsys

Synplify Synplify Pro

Изведба

Синтеза на екстракција на однесување

Технологија® (BESTTM)

Јадро/IP генерирано од добавувач

Поддршка (одредени технологии)

FSM компајлер

FSM Explorer

Конверзија на часовник со затворена врата

Регистарски систем за групирање

Ретајминг на регистарот

Внесување на ограничување на SCOPE®

Карактеристики со висока сигурност

Интегрирано место-и-рута

Анализа

HDL Analyst®

Опција

Анализатор на време

Точка до точка

ФСМ Viewer

Вкрстено испитување

Креирање на точка на сонда

Identify® Инструментатор

Идентификувај дебагер

Анализа на моќност (SAIF)

Физички дизајн

План за дизајн File

Логичко доделување на региони

Синплај Премиер
x
x
xxxxxxxx
xx
хххххх

Синплај Премиер ДП
x
x
xxxxxxxx
xx
хххххх
xx

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

FPGA и производи за прототипирање на Synopsys

Поглавје 1: Вовед

Проценка на површина и доделување на пин за капацитет на регионот Физички оптимизации Физичка синтеза Физички аналитичар Synopsys DesignWare® Foundation Library Runtime Hierarchic Design Подобрена оптимизација Брза синтеза Мултипроцесинг Компилирање при грешка Тимски дизајн Дизајн со мешан јазик Точки на компајлирање Хиерархиски дизајн Вистински пакетен режим (само за лебдечки лиценци) GUI Патен режим (лебдечки лиценци) Патен режим P&R Обратна анотација на P&R податоци Формална верификација

Synplify Synplify Pro

хххх

–

Идентификувајте ја интеграцијата

Ограничени

Синплај Премиер
ххх
ххххх
хххх
x
x Режим на логичка синтеза x

Синплај Премиер ДП
x
ххххх
ххххх
хххх
x
xx Режим на логичка синтеза
x

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 1: Вовед

FPGA и производи за прототипирање на Synopsys

Задна анотација на уредникот на текст за околина за дизајн на податоци за истражување и развој View Прозорец за следење Прозорец за пораки Tcl Прозорец Повеќекратни имплементации Поддршка за технологија на добавувач Карактеристики за прототипирање Функции за извршување Точки на компајлирање Конверзија на затворен часовник Компилирање при грешка

Synplify Synplify Pro

Синплај Премиер
xxxxx Избрано
хххх

Синплај Премиер ДП
x
xxxxx Избрано
хххх

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Опсег на документот

Поглавје 1: Вовед

Опсег на документот
Следново го објаснува опсегот на овој документ и наменетата публика.

Комплетот документи
Ова упатство за корисникот е дел од сет документи што вклучува референтен прирачник и упатство. Наменето е за употреба со другите документи во комплетот. Се концентрира на опишување како да се користи софтверот Synopsys FPGA за извршување на типични задачи. Ова подразбира следново:
· Упатството за корисникот ги објаснува само опциите потребни за извршување на типичните задачи
опишано во упатството. Не ги опишува сите достапни команди и опции. За целосни описи на сите опции и синтакса на командите, погледнете го корисничкиот интерфејс погоре.view поглавје во референтниот прирачник за синтеза на FPGA на Synopsys.
· Упатството за корисникот содржи информации засновани на задачи. За преглед на
за тоа како се организирани информациите, видете Добивање помош, на страница 22.

Публиката
Софтверската алатка Synplify Pro е наменета за развивачите на FPGA системи. Се претпоставува дека сте запознаени со следново:
· Синтеза на дизајн · RTL · FPGA · Verilog/VHDL

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 1: Вовед

Почеток

Почеток
Овој дел ви покажува како да започнете со софтверот за синтеза на FPGA од Synopsys. Ги опишува следните теми, но не ги заменува информациите во упатствата за инсталација за лиценцирање и инсталација:
· Стартување на софтверот, на страница 22 · Добивање помош, на страница 22

Стартување на софтверот
1. Доколку веќе не сте го направиле тоа, инсталирајте го софтверот за синтеза на FPGA од Synopsys според упатствата за инсталација.
2. Стартувајте го софтверот.
Ако работите на Windows платформа, изберете
Програми->Синопсис->верзија на производот од копчето „Старт“.
Ако работите на UNIX платформа, внесете го соодветното
команда на командната линија:
synplify_pro
· Командата ја стартува алатката за синтеза и го отвора прозорецот Проект. Ако
Ако претходно сте го користеле софтверот, прозорецот го прикажува претходниот проект. За повеќе информации за интерфејсот, видете го Корисничкиот интерфејс погоре.view поглавје од Референтниот прирачник.

Добивање помош
Пред да се јавите во Поддршката на Synopsys, погледнете ги документираните информации. Можете да пристапите до информациите преку интернет од менито Помош или да ја погледнете PDF верзијата. Следната табела ви покажува како се организирани информациите.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Почеток
За помош со… Користење на софтверските функции Како да…
Информации за протокот
Пораки за грешки Лиценцирање Атрибути и директиви Синтетички карактеристики Јазик и синтакса Синтакса на Tcl Команди за синтеза на Tcl Ажурирања на производот

Поглавје 1: Вовед
Погледнете го… Упатство за користење на Synopsys FPGA Synthesis Упатство за користење на Synopsys FPGA Synthesis, белешки за апликацијата за поддршката web упатство за користење на FPGA синтезата на страницата Synopsys, белешки за апликацијата за поддршката web Онлајн помош на страницата (изберете Помош->Пораки за грешки) Synopsys SolvNet Webстраница Прирачник за референца за синтеза на FPGA во Synopsys Прирачник за референца за синтеза на FPGA во Synopsys Прирачник за референца за синтеза на FPGA во Synopsys Онлајн помош (изберете Помош->Помош за Tcl) Прирачник за референца за синтеза на FPGA во Synopsys Прирачник за референца за синтеза на FPGA во Synopsys (Web команди од менито)

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 1: Вовед

Корисничкиот интерфејс завршиview

Корисничкиот интерфејс завршиview
Корисничкиот интерфејс (UI) се состои од главен прозорец, наречен Проект viewи специјализирани прозорци или views за различни задачи. За детали за секоја од функциите, видете Поглавје 2, Кориснички интерфејс Надview од референтниот прирачник за синтеза на FPGA на Synopsys.

Synplify Pro интерфејс

Панел со копчиња

Проект за ленти со алатки view

Статус

Резултати од имплементацијата view

Табови за пристап views

Прозорец за скрипта/пораки на Tcl LO

Прозорец за гледање

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

ПОГЛАВЈЕ 2
Текови на дизајнирање на FPGA синтеза
Ова поглавје го опишува текот на дизајнот на логичката синтеза, на страница 26.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 2: Текови на дизајнирање на FPGA синтеза

Тек на дизајн на логичка синтеза

Алатките на Synopsys FPGA синтетизираат логика со прво компилирање на RTL изворот во логички структури независни од технологијата, а потоа оптимизирање и мапирање на логиката на ресурси специфични за технологијата. По синтезата на логиката, алатката генерира мрежна листа и ограничување специфично за добавувачот. file што можете да ги користите како влезни податоци во алатката за поставување и рутирање (P&R).
Следната слика ги прикажува фазите и алатките што се користат за логичка синтеза и некои од главните влезни и излезни податоци. Можете да го користите софтверот за синтеза Synplify Pro за овој тек. Интерактивната анализа на времето е опционална. Иако текот го покажува ограничувањето на добавувачот fileкако директни влезни податоци во алатката P&R, треба да ги додадете овие files кон проектот за синтеза за темпирање на црните кутии.

Алатка за FPGA на Synopsys

RTL

Компилација RTL

FDC

Логичка синтеза

Синтетизирана мрежна листа Ограничувања на синтезата Ограничувања на добавувачот
Алатка за продавачи
Место и маршрута

Постапка за логичка синтеза

За процес на дизајнирање со упатства чекор-по-чекор засновани на специфичен дизајн

податоци, преземете го упатството од webстраница. Следните чекори сумираат

постапката за синтетизирање на дизајнот, која е исто така илустрирана во

фигурата што следи.

1. Направете проект.

2. Додајте го изворот files на проектот.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Тек на дизајн на логичка синтеза

Поглавје 2: Текови на дизајнирање на FPGA синтеза

3. Поставете атрибути и ограничувања за дизајнот.
4. Поставете опции за имплементацијата во дијалог прозорецот Опции за имплементација.
5. Кликнете на Run за да извршите логичка синтеза.
6. Анализирајте ги резултатите, користејќи алатки како што е дневникот file, шематски приказ на HDL Analyst views, прозорецот за пораки и прозорецот за набљудување.
Откако ќе го завршите дизајнот, можете да го користите излезот files да се изврши поставување-и-рутирај со алатката на продавачот и да се имплементира FPGA.
На следната слика се прикажани главните чекори во текот:

Креирај проект
Додадете извор Files
Постави ограничувања
Поставете опции
Стартувај го софтверот
Анализирај ги резултатите Не се исполнети целите?
Да Место и рута

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поглавје 2: Текови на дизајнирање на FPGA синтеза

Тек на дизајн на логичка синтеза

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

ПОГЛАВЈЕ 3
Подготовка на влезот
Кога синтетизирате дизајн, треба да поставите два вида на files: HDL fileшто го опишуваат вашиот дизајн и проект files за управување со дизајнот. Ова поглавје ги опишува процедурите за поставување на овие fileи проектот. Опфаќа следново:
· Поставување на извор на HDL Files, на страница 30 · Користење на мешан јазичен извор Files, на страница 44 · Користење на инкременталниот компајлер, на страница 49 · Користење на структурниот Verilog Flow, на страница 51 · Работа со ограничување Files, на страница 53

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

Поставување на изворот на HDL Files
Овој дел опишува како да го поставите вашиот извор files; проект file поставувањето е опишано во Поставување на проект Files, на страница 58. Извор files може да биде во Verilog или VHDL. За информации за структурирање на fileза синтеза, погледнете го Прирачникот за референци. Овој дел ги разгледува следниве теми:
· Создавање извор на HDL Files, на страница 30 · Користење на уредникот за помош за контекст, на страница 32 · Проверка на изворот на HDL Files, на страница 34 · Уредување на изворот на HDL Files со вградениот уредувач на текст, на страница 35 · Користење на надворешен уредувач на текст, на страница 41 · Поставување на поставките за прозорец за уредување, на страница 39 · Користење на екстензии на библиотеката за библиотеката Verilog Files, на страница 42

Создавање извор на HDL Files
Овој дел опишува како да го користите вградениот уредувач на текст за креирање изворен код. files, но не навлегува во детали за тоа што files содржат. За детали за тоа што можете и што не можете да вклучите, како и информации специфични за добавувачот, видете го Прирачникот за референци. Ако веќе имате изворен код files, можете да го користите уредникот на текст за да ја проверите синтаксата или да го уредите file (видете Проверка на изворот на HDL) Files, на страница 34 и Уредување на изворот на HDL Files со вградениот уредувач на текст, на страница 35).
Можете да користите Verilog или VHDL како изворен код fileс. На fileимаат v (Verilog) или vhd (VHDL) file екстензии, соодветно. Можете да користите Verilog и VHDL files во истиот дизајн. За информации за користење на мешавина од Verilog и VHDL влез files, видете Користење на мешан јазичен извор Files, на страница 44.
1. За да креирате нов извор file или кликнете на HDL file икона () или направете го следново:
Изберете File->Ново или притиснете Ctrl-n.
Во дијалог прозорецот Ново, изберете го видот на изворот file сакате да создадете,
Verilog или VHDL. Забелешка: Можете да го користите уредникот за помош за контекст за дизајни на Verilog што содржат конструкции на SystemVerilog во изворниот код.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

fileЗа повеќе информации, видете Користење на уредникот за помош за контекст, на страница 32.
Ако користите Verilog 2001 формат или SystemVerilog, осигурајте се дека сте ја овозможиле опцијата Verilog 2001 или System Verilog пред да извршите синтеза (Проект->Опции за имплементација->Verilog таб). Стандардниот Verilog file Форматот за нови проекти е SystemVerilog.

Внесете име и локација за file и кликнете OK. Празен уредувач
Се отвора прозорец со броеви на линии лево.
2. Внесете ги информациите за изворот во прозорецот или исечете ги и залепете ги. Видете Уредување на изворот на HDL Files со вградениот уредувач на текст, на страница 35 за повеќе информации за работа во прозорецот за уредување.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

За најдобри резултати од синтезата, проверете го Референтниот прирачник и осигурајте се дека ефикасно ги користите достапните конструкции и атрибути и директиви специфични за добавувачот.
3. Зачувајте го file со избирање File->Зачувај или иконата Зачувај ( ).
Откако ќе креирате извор file, можете да проверите дали ја имате точната синтакса, како што е опишано во Проверка на HDL изворот Files, на страница 34.

Користење на уредникот за помош за контекст
Кога креирате или отворате дизајн на Verilog file, користете го копчето за помош при контекст прикажано на дното од прозорецот за да ви помогне да кодирате со конструкции Verilog/SystemVerilog во изворниот код. file или Tcl ограничувачки команди во вашиот Tcl file.
За да го користите уредникот за помош за контекст:
1. Кликнете на копчето „Помош за контекст“ за да го прикажете овој уредувач на текст.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

2. Кога ќе изберете конструкција во левата страна од прозорецот, се прикажува описот на онлајн помошта за конструкцијата. Ако избраната конструкција ја има овозможена оваа функција, темата за онлајн помош се прикажува на горниот дел од прозорецот, а генерички код или образец за команда за таа конструкција се прикажува на дното.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

3. Копчето Вметни шаблон е исто така овозможено. Кога ќе кликнете на копчето Вметни шаблон, кодот или командата прикажана во прозорецот за шаблон се вметнува во вашиот file на локацијата на курсорот. Ова ви овозможува лесно да го вметнете кодот или командата и да го модифицирате за дизајнот што ќе го синтетизирате.
4. Ако сакате да копирате само делови од шаблонот, изберете го кодот или командата што сакате да ја вметнете и кликнете на Копирај. Потоа можете да го залепите во вашиот file.

Проверка на изворот на HDL Files

Софтверот автоматски го проверува вашиот извор на HDL files кога ги компајлира, но ако сакате да го проверите изворниот код пред синтезата, користете ја следната постапка. Постојат два вида проверки што ги правите во софтверот за синтеза: синтакса и синтеза.

1. Изберете го изворот fileшто сакате да проверите.
За да ги проверите сите извори files во проект, отселектирајте ги сите fileи во
листа на проекти и осигурајте се дека ниту еден од fileсе отворени во активен прозорец. Ако имате активен извор file, софтверот ги проверува само активните file.
За да проверите еден file, отворете го file со File->Отворете или кликнете двапати на
file во прозорецот на Проектот. Ако имате повеќе од еден file отворете и сакате да проверите само еден од нив, поставете го курсорот во соодветното file прозорецот за да се осигурате дека тоа е активниот прозорец.

2. За да ја проверите синтаксата, изберете Run->Syntax Check или притиснете Shift+F7.

Софтверот детектира синтаксички грешки како што се неточни клучни зборови и интерпункција и ги пријавува сите грешки во посебен дневник. file (syntax.log). Доколку не се откријат грешки, успешната проверка на синтаксата се пријавува на дното од ова file.

3. За да извршите проверка на синтеза, изберете Run->Synthesis Check или притиснете Shift+F8.

Софтверот открива грешки поврзани со хардверот, како што се погрешно кодирани

флип-флопови и ги пријавува сите грешки во посебен дневник file (синтакса.лог). Ако има

нема грешки, успешната проверка на синтаксата е пријавена на дното од ова

file.

4. Повторноview грешките со отворање на syntax.log file кога ќе се побара и користете го Find за да ја лоцирате пораката за грешка (пребарајте @E). Кликнете двапати на

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

Код за грешка од 5 знаци или кликнете на текстот на пораката и притиснете F1 за да се прикаже помош за пораката за грешка преку интернет.
5. Лоцирајте го делот од кодот одговорен за грешката со двоен клик на текстот на пораката во syntax.log fileПрозорецот Уредувач на текст го отвора соодветниот изворен код file и го истакнува кодот што ја предизвикал грешката.
6. Повторете ги чекорите 4 и 5 сè додека не се исправат сите грешки во синтаксата и синтезата.
Пораките може да се категоризираат како грешки, предупредувања или забелешки.view сите пораки и решете ги сите грешки. Предупредувањата се помалку сериозни од грешките, но мора да ги прочитате и разберете дури и ако не ги решите сите. Белешките се информативни и не треба да се решаваат.

Уредување на изворот на HDL Files со вградениот уредувач на текст
Вградениот уредувач на текст го олеснува креирањето на вашиот HDL изворен код, view или уредувајте го кога треба да исправите грешки. Ако сакате да користите надворешен уредувач на текст, видете Користење на надворешен уредувач на текст, на страница 41.
1. Направете едно од следниве за да отворите изворен код file за viewвнесување или уредување:
За автоматско отворање на првиот file во листата со грешки, притиснете F5.
За да отворите одредена file, кликнете двапати на file во прозорецот на проектот или
употреба File->Отвори (Ctrl-o) и наведи го изворот file.
Се отвора прозорецот за уредување на текст и се прикажува изворниот код fileЛиниите се нумерирани. Клучните зборови се во сина боја, а коментарите во зелена. Вредностите на низите се во црвена боја. Ако сакате да ги промените овие бои, видете Поставување поставки за уредување на прозорецот, на страница 39.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

2. За да уредите file, напишете директно во прозорецот.
Оваа табела ги сумира вообичаените операции за уредување што можеби ги користите. Можете исто така да ги користите кратенките на тастатурата наместо командите.

На…

Дали…

Исечи, копирај и залепи; Изберете ја командата од скокачкиот прозорец (држете го притиснато копчето за враќање или повторете ја акцијата со десното копче на глувчето) или менито за уредување.

Одете на одредена линија

Притиснете Ctrl-g или изберете Уреди->Оди на, внесете го бројот на линијата и кликнете OK.

Пронајди текст

Притиснете Ctrl-f или изберете Уреди -> Најди. Внесете го текстот што сакате да го пронајдете и кликнете Во ред.

Замени текст

Притиснете Ctrl-h или изберете Уреди->Замени. Внесете го текстот што сакате да го пронајдете и текстот со кој сакате да го замените. Кликнете Во ред.

Дополнете клучен збор

Внесете доволно знаци за уникатно да го идентификувате клучниот збор и притиснете Esc.

Вдлабнување на текст надесно Изберете го блокот и притиснете Tab. Вдлабнување на текст налево LSOизберете го блокот и притиснете Shift-Tab.

Променете во големи букви Изберете го текстот, а потоа изберете Уреди->Напредно ->Горни букви или притиснете Ctrl-Shift-u.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

До… Промени во мали букви Додај коментари за блокови
Уреди колони

Дали…
Изберете го текстот, а потоа изберете Уреди->Напредно ->Мали букви или притиснете Ctrl-u.
Поставете го курсорот на почетокот од текстот за коментар и изберете Уреди-> Напредно-> Код на коментар или притиснете Alt-c.
Притиснете Alt и користете го левото копче на глувчето за да ја изберете колоната. На некои платформи, мора да го користите копчето на кое е мапирана функционалноста Alt, како што се Meta или Diamond копчето.

3. За да исечете и залепите дел од PDF документ, изберете ја иконата за избор на текст во форма на Т, означете го текстот што ви е потребен и копирајте го и залепете го во вашиот fileИконата за избор на текст ви овозможува да изберете делови од документот.
4. За креирање и работа со обележувачи во вашиот file, видете ја следната табела.
Обележувачите се практичен начин за долго навигација files или за да скокнете до точки во кодот на кои често се повикувате. Можете да ги користите иконите во лентата со алатки Уреди за овие операции. Ако не можете да ја видите лентата со алатки Уреди на крајната десна страна од прозорецот, променете ја големината на некои од другите ленти со алатки.

За… Вметнување обележувач
Избриши обележувач
Избриши ги сите обележувачи

Дали…
Кликнете било каде во редот што сакате да го обележите. Изберете Уреди-> Вклучи обележувачи, притиснете Ctrl-F2 или изберете ја првата икона во лентата со алатки Уреди. Бројот на редот е означен за да означи дека има обележувач на почетокот од тој ред.
Кликнете било каде во линијата со обележувачот. Изберете Уреди->Исклучи обележувачи, притиснете Ctrl-F2 или изберете ја првата икона во лентата со алатки Уреди. Бројот на линијата повеќе не е обележан откако ќе се избрише обележувачот.
Изберете Уреди->Избриши ги сите обележувачи, притиснете Ctrl-Shift-F2 или изберете ја последната икона во лентата со алатки Уреди. Броевите на линиите повеќе не се обележани откако ќе се избришат обележувачите.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

На…
Навигирајте на file користење обележувачи

Дали…
Користете ги командите Следен обележувач (F2) и Претходен обележувач (Shift-F2) од менито Уреди или соодветните икони од лентата со алатки Уреди за да се движите до саканиот обележувач.

5. За да се поправат грешки или повторноview предупредувања во изворниот код, направете го следново:
Отворете го HDL file со грешката или предупредувањето со двојно кликнување на file
во листата на проекти.
Притиснете F5 за да отидете на првата грешка, предупредување или забелешка во fileНа
На дното од прозорецот за уредување, го гледате текстот на пораката.
За да преминете на следната грешка, предупредување или белешка, изберете Run->Следна грешка/предупредување
или притиснете F5. Ако нема повеќе пораки во file, ќе ја видите пораката „Нема повеќе грешки/предупредувања/белешки“ на дното од прозорецот за уредување. Изберете Run->Next Error/Warning или притиснете F5 за да отидете на грешката, предупредувањето или белешката во следниот file.
За да се вратите на претходна грешка, предупредување или забелешка, изберете
Run->Претходна грешка/предупредување или притиснете Shift-F5.
6. За да се отвори помош за пораки за грешка за целосен опис на грешката, предупредувањето или забелешката:
Отворете го дневникот за формат на текст file (кликнете View Лог) и кликнете двапати на
кодот за грешка од 5 знаци или кликнете на текстот на пораката и притиснете F1.
Отворете го HTML дневникот file и кликнете на кодот за грешка од 5 знаци.
Во прозорецот Tcl, кликнете на табулаторот Messages и кликнете на полето од 5 знаци
код за грешка во колоната за идентификација.
7. За вкрстено пребарување од прозорецот на изворниот код на други views, отворете го view и изберете го делот од кодот. Видете Вкрстено испитување од прозорецот на уредникот на текст, на страница 246 за детали.
8. Кога ќе ги поправите сите грешки, изберете File->Зачувај или кликнете на иконата Зачувај за да го зачувате file.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

Поставување на поставките за уредување на прозорецот
Можете да ги прилагодите фонтовите и боите што се користат во прозорецот за уредување текст.
1. Изберете Опции->Опции на уредувачот и или Synopsys уредувач или Надворешен уредувач. За повеќе информации за надворешниот уредувач, видете Користење на надворешен уредувач на текст, на страница 41.
2. Потоа, во зависност од видот на file Откако ќе отворите, можете да ги поставите позадината, боењето на синтаксата и преференциите за фонт што ќе се користат со уредувачот на текст.

Забелешка: Потоа, поставките за уредување текст што ќе ги поставите за ова file ќе важи за сите fileод ова file тип.

Прозорецот за уредување текст може да се користи за поставување параметри за проектот. files, извор files (Verilog/VHDL), лог files, Tcl files, ограничување files или друга стандардна вредност files од дијалогот Опции на уредникот.
3. Можете да поставите бои на синтакса за некои вообичаени опции за синтакса, како што се клучни зборови, низи и коментари. На пр.ampле во дневникот file, предупредувањата и грешките можат да бидат кодирани во боја за лесно препознавање.
Кликнете во полето Преден план или Позадина за соодветниот објект во полето Синтакса Боење за да ја прикажете палетата на бои.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

Можете да изберете основни бои или да дефинирате прилагодени бои и да ги додадете во вашата прилагодена палета на бои. За да ја изберете посакуваната боја, кликнете на Во ред.
4. За да поставите фонт и големина на фонт за уредувачот на текст, користете ги паѓачките менија.
5. Означете Задржи табулатори за да ги овозможите поставките за табулатори, а потоа поставете го растојанието меѓу табулаторите користејќи ја стрелката нагоре или надолу за Големина на табулатори.

ЛО 6. Кликнете на OK на формуларот Опции на уредникот.
© 2014 Синопсис, Инк. 40

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

Користење на надворешен уредувач на текст
Можете да користите надворешен уредувач на текст како vi или emacs наместо вградениот уредувач на текст. Направете го следново за да овозможите надворешен уредувач на текст. За информации за користење на вградениот уредувач на текст, видете Уредување на HDL извор Files со вградениот уредувач на текст, на страница 35.
1. Изберете Опции->Опции на уредникот и вклучете ја опцијата Надворешен уредувач.
2. Изберете го надворешниот уредувач, користејќи го методот соодветен за вашиот оперативен систем.
Ако работите на Windows платформа, кликнете на копчето …(Прелистај)
и изберете ја извршната датотека за надворешен уредувач на текст.
Од UNIX или Linux платформа за уредувач на текст што креира свој
прозорецот, кликнете на копчето … Прелистај и изберете ја извршната датотека за надворешен уредувач на текст.
Од UNIX платформа за уредувач на текст кој не креира свој
Во прозорецот, не го користете копчето … Прелистај. Наместо тоа, напишете xterm -e editor. Следната слика го прикажува VI специфициран како надворешен уредувач.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Поставување на изворот на HDL Files

Од Linux платформа, за уредувач на текст кој не креира свој
прозорецот, не го користете копчето … Прелистај. Наместо тоа, напишете gnome-terminal -x editor. За да користите emacs за пр.ampле, напишете gnome-terminal -x emacs.
Софтверот е тестиран со текстуалните едитори на emacs и VI.
3. Кликнете ОК.

Користење на библиотечни екстензии за библиотеката Verilog Files
Додатоците на библиотеката можат да се додадат во библиотеката на Verilog fileвклучени во вашиот дизајн за проектот. Кога обезбедувате патеки за пребарување до директориумите што ја содржат библиотеката Verilog files, можете да ги наведете овие нови екстензии на библиотеката, како и Verilog и SystemVerilog (.v и .sv) file екстензии.
За да го направите ова:
1. Изберете го табулаторот Verilog од панелот Опции за имплементација.
2. Наведете ги локациите на библиотечните директориуми за библиотеката Verilog fileда бидат вклучени во вашиот дизајн за проектот.
3. Наведете ги екстензии на библиотеката.
Може да се наведат какви било екстензии на библиотеката, како што се .av, .bv, .cv, .xxx, .va, .vas (одделете ги екстензии на библиотеката со празно место).
Следната слика ви покажува каде да ги внесете екстензии на библиотеката во дијалог прозорецот.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на изворот на HDL Files

Глава 3: Подготовка на влезните податоци

Tcl еквивалентот за овој примерample е следната команда:
set_option -libext .av .bv .cv .dv .ev
За детали, видете libext, на страница 57 во Референцата на команди.
4. Откако ќе го компајлирате дизајнот, можете да го потврдите во дневникот file дека библиотеката files со овие екстензии беа вчитани и прочитани. На примерampле:
@N: Вклучување на Verilog компајлерот во SystemVerilog режим @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Вчитување file C:dirlib1sub1.av од наведениот директориум на библиотеката C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Се вчитува file C:dirlib2sub2.bv од наведениот директориум на библиотеката C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Се вчитува file

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Користење на мешан јазичен извор Files

C:dirlib3sub3.cv од наведениот директориум на библиотеката C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Се вчитува file C:dirlib4sub4.dv од наведениот директориум на библиотеката C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Се вчитува file C:dirlib5sub5.ev од наведениот директориум на библиотеката C:dirlib5 @I::”C:dirlib5sub5.ev” Проверката на синтаксата на Verilog е успешна!

Користење на мешан јазичен извор Files
Со софтверот Synplify Pro, можете да користите мешавина од VHDL и Verilog влез. fileво вашиот проект. На примерampлесови од VHDL и Verilog files, видете го Референтниот прирачник.
1. Запомнете дека Verilog не поддржува неограничени VHDL порти и поставете го дизајнот со мешан јазик fileи соодветно.
2. Ако сакате да ги организирате Verilog и VHDL files во различни папки, изберете Опции->Проект View Опции и вклучување на View Проект Files во опцијата Папки.
Кога ќе го додадете files кон проектот, Verilog и VHDL fileсе во посебни папки во Проектот view.
3. Кога отворате проект или креирате нов, додадете ги Verilog и VHDL fileе како што следува:
Изберете го Проектот -> Додај извор File командата или кликнете на Додај File копче. На формуларот, поставете Files од типот до HDL Files (*.vhd, *.vhdl, *.v). Изберете ги Verilog и VHDL fileшто сакате и додадете ги во вашите
проект. Кликнете на OK. За детали за додавање files на проект, видете Внесување промени во проект, на страница 62.
LO

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Користење на мешан јазичен извор Files

Глава 3: Подготовка на влезните податоци

На fileшто сте ги додале се прикажани во Проектот viewОваа слика го покажува files распоредени во посебни папки.
4. Кога поставувате опции за уредот (копче Опции за имплементација), наведете го модулот од највисоко ниво. За повеќе информации за поставување опции за уредот, видете Поставување опции за имплементација на логичка синтеза, на страница 75.
Ако модулот од највисоко ниво е Verilog, кликнете на табулаторот Verilog и напишете
име на модулот од највисоко ниво.
Ако модулот од највисоко ниво е VHDL, кликнете на јазичето VHDL и напишете го името
на ентитетот од највисоко ниво. Ако модулот од највисоко ниво не се наоѓа во стандардната работна библиотека, мора да ја наведете библиотеката каде што компајлерот може да го пронајде модулот. За информации за тоа како да го направите ова, видете VHDL панел, на страница 200.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Користење на мешан јазичен извор Files

Мора експлицитно да го наведете модулот од највисоко ниво, бидејќи тоа е почетната точка од која маперот генерира споен netlist.
5. Изберете го табулаторот „Резултати од имплементацијата“ на истата форма и изберете еден излезен HDL формат за излезот. fileгенерирани од софтверот. За повеќе информации за поставување на опциите на уредот, видете Поставување опции за имплементација на логичка синтеза, на страница 75.
За излезна мрежна листа на Verilog, изберете Напиши мрежна листа на Verilog. За излезна мрежна листа на VHDL, изберете Напиши мрежна листа на VHDL. Поставете ги сите други опции за уредот и кликнете OK.
Сега можете да го синтетизирате вашиот дизајн. Софтверот чита во мешани формати на изворниот код. files и генерира еден srs file што се користи за синтеза.
6. Доколку наидете на проблеми, видете Решавање проблеми со дизајни на мешани јазици, на страница 47 за дополнителни информации и совети.
LO

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Користење на мешан јазичен извор Files

Глава 3: Подготовка на влезните податоци

Решавање проблеми со дизајни со мешан јазик
Овој дел дава совети за справување со специфични ситуации кои може да произлезат од дизајни со мешан јазик.

VHDL File Нарачајте
За дизајни само со VHDL или мешани дизајни каде што горното ниво не е наведено, алатките за синтеза на FPGA автоматски го преуредуваат VHDL. files, така што VHDL пакетите се компајлираат по правилен редослед.
Меѓутоа, ако имате дизајн со мешан јазик каде што сте го навеле највисокото ниво, мора да го наведете VHDL форматот. file нарачка за алатката. Треба да го направите ова само еднаш, со избирање на Run->Arrange VHDL files команда. Ако не го направите ова, ќе добиете порака за грешка.

VHDL Глобални сигнали
Моментално, не можете да имате VHDL глобални сигнали во дизајни со мешан јазик, бидејќи алатката ги имплементира овие сигнали само во дизајни само со VHDL.

Предавање на VHDL Boolean Generics во Verilog параметри
Алатката заклучува црна кутија за VHDL компонента со буловски генерички вредности, ако таа компонента е инстанцирана во дизајн на Verilog. Ова е затоа што Verilog не ги препознава буловските типови на податоци, па затоа буловската вредност мора да биде правилно претставена. Ако вредноста на буловскиот генерички вредности на VHDL е TRUE и литералот Verilog е претставен со 1, компајлерот Verilog го толкува ова како црна кутија.
За да се избегне заклучување на црна кутија, Verilog литералот за VHDL Boolean генеричкиот број поставен на TRUE мора да биде 1'b1, а не 1. Слично на тоа, ако VHDL Boolean генеричкиот број е FALSE, соодветниот Verilog литерал мора да биде 1'b0, а не 0. Следниот примерample покажува како да се претстават буловите генерички кодови така што тие правилно ќе ја поминат VHDL-Verilog границата, без да се заклучи црна кутија.

Декларација на VHDL ентитет

Инстанцирање на Verilog

Ентитетот abc е генерички (
Број_битови Поделување_бит );

: цел број : булова

:= 0; := Неточно;

abc #( .Број_битови (16), .Подели_бит (1'b0)
)

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Користење на мешан јазичен извор Files

Донесување на VHDL генерички лекови без заклучување на црна кутија
Во случај кога параметарот на компонентата Verilog (на пр.ample [0:0] RSR = 1'b0) не се совпаѓа со големината на соодветната VHDL компонента generic (RSR : integer := 0), алатката заклучува црна кутија.
Можете да го заобиколите ова со отстранување на нотацијата за ширина на магистралата [0:0] во Verilog. fileс. Забележете дека мора да користите VHDL генерички број од типот integer бидејќи другите типови не дозволуваат правилно поврзување на компонентата Verilog.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Користење на инкременталниот компајлер

Глава 3: Подготовка на влезните податоци

Користење на инкременталниот компајлер
Користете го протокот на инкременталниот компајлер за значително да го намалите времето на извршување на компајлерот за големи дизајни. Софтверот ги прекомпајлира само релевантните files кога е направена промена во дизајнот и повторно ја користи базата на податоци на компајлерот. Компајлерот го регенерира SRS file само за засегнатиот модул и непосредниот родителски модул.
За да го извршите овој тек, извршете го следново:
1. Додадете го Verilog или VHDL files за дизајнот.
2. Овозможете ја опцијата Incremental Compile од табулаторот Verilog или VHDL на панелот Implementation Options.
SRS file се креира за секој модул за дизајн во директориумот synwork.

3. Стартувајте го компајлерот за прв пат.
4. Доколку е направена промена во дизајнот, повторно стартувајте го компајлерот.
Компајлерот ја анализира базата на податоци и одредува дали SRS fileсе ажурирани, тогаш се регенерираат само модулите што се променети и непосредните родителски модули. Ова може да помогне во подобрувањето на времето на извршување на дизајнот.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Користење на инкременталниот компајлер

Ограничувања
Инкременталниот компајлер не поддржува:
· Конфигурација fileвклучени во протокот Verilog или VHDL · Мешани HDL текови · Дизајни со вкрстено референцирање на модули (XMR)

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Користење на структурниот Verilog Flow

Глава 3: Подготовка на влезните податоци

Користење на структурниот Verilog Flow
Алатката за синтеза прифаќа структурен Verilog files како влез за вашиот проект за дизајн. Структурниот Verilog компајлер врши семантички проверки на синтаксата користејќи го својот лесен парсер за да го подобри времето на извршување. Овој компајлер не извршува сложени екстракции на хардвер или операции за оптимизација на RTL, затоа, софтверот извршува брза компилација на структурниот Verilog. files. Софтверот може да ги прочита овие генерирани структурни Verilog files, ако содржат:
· Инстанцирања на технолошки примитиви
· Едноставни наредби за доделување
· Атрибути наведени во Verilog 2001 и постари формати
· Сите конструкции, освен атрибутите, мора да бидат наведени во Verilog 95 формат
За да се користи структурен влез на Verilog files:
1. Мора да го наведете структурниот Verilog fileда го вклучите во вашиот дизајн. За да го направите ова, додадете го file на проектот користејќи еден од следниве методи:
Проект->Додај извор File или Додај File копче во Проектот view Tcl команда: add_file -structver fileИме
Овој тек може да содржи само структурен Verilog files или мешан HDL files (Verilog/VHDL/EDF/SRS) заедно со структурна Verilog netlist fileс. Сепак, инстанците Verilog/VHDL/EDF/SRS не се поддржани во рамките на структурниот Verilog модул.
2. Структурниот Verilog files се додаваат во папката Structural Verilog во Проектот viewМожете исто така да додадете files во овој директориум, кога ќе го извршите следново:
Изберете го структурниот Verilog fileКликнете со десното копче на глувчето и изберете File Опции. Изберете Structural Verilog од File Внесете опаѓачко мени.
3. Извршете синтеза.
Алатката за синтеза генерира vm или edf netlist file во зависност од наведената технологија. Овој процес е сличен на стандардниот проток на синтеза.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Користење на структурниот Verilog Flow

Ограничувања
Ограничувањата на структурниот проток на Verilog не го поддржуваат следново:
· RTL инстанци за сите други file типови · Текови за хиерархиско управување со проекти (HPM) · Комплексни доделувања · Режими и прекинувачи специфични за компајлерот

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Работа со ограничување Files

Глава 3: Подготовка на влезните податоци

Работа со ограничување Files
Ограничување files се текст fileшто автоматски се генерираат од интерфејсот SCOPE (видете Одредување на ограничувања на SCOPE, на страница 119), или што ги креирате рачно со уредувач на текст. Тие содржат Tcl команди или атрибути што го ограничуваат извршувањето на синтезата. Алтернативно, можете да поставите ограничувања во изворниот код, но ова не е претпочитаниот метод.
Овој дел содржи информации за
· Кога да се користи ограничување Files над Изворен код, на страница 53
· Користење на уредувач на текст за ограничување Files (Наследство), на страница 54
· Tcl синтаксички упатства за ограничување Files, на страница 55
· Проверка на ограничувањето Files, на страница 56
· За детали за овој извештај, видете го Извештајот за проверка на ограничувањата, на
страница 270 од Прирачникот за референци, на страница 56

Кога да се користи ограничување Files над изворниот код
Можете да додадете ограничувања во ограничувањето files (генерирано од SCOPE интерфејсот или внесено во уредувач на текст) или во изворниот код. Во принцип, подобро е да се користи ограничување files, бидејќи не мора повторно да го компајлирате за ограничувањата да стапат на сила. Исто така, го прави вашиот изворен код попренослив. Видете Користење на SCOPE Editor, на страница 112 за повеќе информации.
Меѓутоа, ако имате временски ограничувања во црна кутија како што се syn_tco, syn_tpd и syn_tsu, мора да ги внесете како директиви во изворниот код. За разлика од атрибутите, директивите можат да се додадат само во изворниот код, а не на ограничување. fileс. Видете Специфицирање атрибути и директиви, на страница 90 за повеќе информации за додавање директиви во изворниот код.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Работа со ограничување Files

Користење на уредувач на текст за ограничување Files (Наследство)
Можете да го користите уредникот Legacy SCOPE за ограничувањето на SDC fileкреирано пред објавувањето на верзијата G-2012.09. Сепак, се препорачува да го преведете вашиот SDC files до FDC files за да се овозможи најновата верзија на уредникот SCOPE и да се искористи подобреното ракување со временски ограничувања во алатката.
Ако изберете да го користите стариот SCOPE уредник, овој дел ви покажува како рачно да креирате Tcl ограничување. fileСофтверот автоматски го креира ова file ако го користите стариот SCOPE уредник за да ги внесете ограничувањата. Ограничувањето на Tcl file содржи само општи временски ограничувања. Ограничувањата на црната кутија мора да се внесат во изворниот код. За дополнителни информации, видете Кога да се користи ограничување Files над Изворен код, на страница 53.
1. Отворете a file за уредување.
Проверете дали сте го затвориле прозорецот SCOPE, или би можеле
пребриши ги претходните ограничувања.
За да креирате нов file, изберете File->Ново, и изберете го ограничувањето File
опција (SCOPE). Внесете име за file и кликнете OK.
За уредување на постоечка file, изберете File->Отвори, постави го Files од типот филтер за
Ограничување Files (sdc) и отворете го file сакаш.
2. Следете ги синтаксичките упатства во Tcl Синтаксичките упатства за ограничување Files, на страница 55.
3. Внесете ги временските ограничувања што ви се потребни. За синтаксата, видете го Прирачникот за референци. Ако имате временски ограничувања во црна кутија, мора да ги внесете во изворниот код.
4. Можете исто така да додадете атрибути специфични за добавувачот во ограничувањето file користејќи define_attribute. Видете Специфицирање на атрибути во ограничувањата File, на страница 97 за повеќе информации.
5. Зачувајте го file.
6. Додадете го file во проектот како што е опишано во Внесување промени во проект, на страница 62, и извршете синтеза.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Работа со ограничување Files

Глава 3: Подготовка на влезните податоци

Синтаксички упатства на Tcl за ограничување Files
Овој дел опфаќа општи упатства за користење на Tcl за ограничување files:
· Tcl е осетлив на големи и мали букви.
· За именување објекти: Името на објектот мора да се совпаѓа со името во HDL кодот. Вметнете ги имињата на инстанците и портите во curly загради { }. Не користете празни места во имињата. Користете ја точката (.) за да ги одделите хиерархиските имиња. Во Verilog модулите, користете ја следната синтакса, на пример, port и
мрежни имиња:
v:cell [префикс:]именаобјект
Каде што cell е името на дизајнерскиот ентитет, префиксот е префикс за идентификување на објекти со исто име, objectName е патека на инстанца со точка (.) одвојувач. Префиксот може да биде кој било од следниве:

Префикс (мала буква) i: p: b: n:

Имиња на инстанци на објект Имиња на порти (цела порта) Бит-дел од порт Имиња на мрежа

Во VHDL модулите, користете ја следната синтакса, на пример, port и net
имиња во VHDL модулите:
v:ќелија [.view] [префикс:]именаобјект
Каде што v: го идентификува како view објект, lib е името на библиотеката, cell е името на дизајнерскиот ентитет, view е име за архитектурата, префикс е префикс за идентификување објекти со исто име, а objectName е патека на инстанца со сепаратор со точка (.). View е потребно само ако има повеќе од една архитектура за дизајнот. Погледнете ја табелата погоре за префиксите на објектите.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 3: Подготовка на влезните податоци

Работа со ограничување Files

· Џокер-картичките за совпаѓање на името се * (ѕвездичката се совпаѓа со кој било број на
знаци) и ? (прашалникот се совпаѓа со еден знак). Овие знаци не се совпаѓаат со точките што се користат како хиерархиски разделувачи. На примерampле, следниот стринг ги идентификува сите битови од инстанцата statereg во модулот statemod:
i:statemod.statereg[*]

Проверка на ограничувањето Files
Можете да ја проверите синтаксата и другите релевантни информации за вашето ограничување fileкористејќи ја командата Constraint Check. За да генерирате извештај за ограничувања, направете го следново:
1. Креирај ограничување file и додадете го во вашиот проект.
2. Изберете Run->Constraint Check.
Оваа команда генерира извештај што ја проверува синтаксата и применливоста на временските ограничувања во ограничувањето за синтеза на FPGA. files за вашиот проект. Извештајот е напишан во projectName_cck.rpt file и ги наведува следните информации:
Ограничувања што не се применливи Ограничувања што се валидни и применливи за дизајнот Експанзија со џокер-ознака на ограничувањата Ограничувања на објекти што не постојат
За детали за овој извештај, видете го Извештајот за проверка на ограничувања, на страница 270 од Прирачникот за референца.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

ПОГЛАВЈЕ 4
Поставување проект за логичка синтеза
Кога синтетизирате дизајн со алатките за синтеза на FPGA на Synopsys, мора да поставите проект за вашиот дизајн. Следново ги опишува процедурите за поставување проект за логичка синтеза:
· Поставување на проект Files, на страница 58 · Управување со проекти File Хиерархија, на страница 66 · Поставување имплементации, на страница 72 · Поставување опции за имплементација на логичка синтеза, на страница 75 · Специфицирање атрибути и директиви, на страница 90 · Пребарување Files, на страница 98 · Архивирање Fileи проекти, на страница 101

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување на проект Files

Поставување на проект Files
Овој дел ги опишува основите за тоа како да се постави и управува со проект file за вашиот дизајн, вклучувајќи ги следните информации:
· Креирање на проект File, на страница 58 · Отворање на постоечки проект File, на страница 61 · Внесување промени во проект, на страница 62 · Поставување на проект View Преференции за приказ, на страница 63 · Ажурирање на патеките за вклучување на Verilog во постар проект Files, на страница 65
За одреден бившampле за поставување на проект file, погледнете го упатството за алатката што ја користите.

Креирање на проект File
Мора да поставите проект file за секој проект. Проектот ги содржи податоците потребни за одреден дизајн: листата на изворни files, резултатите од синтезата fileи поставките за опциите на вашиот уред. Следната постапка ви покажува како да поставите проект file користејќи индивидуални команди.
1. Започнете со избирање на едно од следниве: File-> Изградба на проект, File->Отвори проект или иконата P. Кликнете на Нов проект.
Прозорецот „Проект“ прикажува нов проект. Кликнете на „Додај“ File копче, притиснете F4 или изберете Проект->Додај извор File команда. Додај FileСе отвора дијалог-кутијата „s to Project“.
2. Додајте го изворот files на проектот.
Осигурајте се дека полето „Погледни во“ на врвот од формуларот покажува надесно.
директориум. На fileсе наведени во полето. Ако не го видите files, проверете дали FileПолето s од типот е поставено да го прикажува точното file тип. Ако имате мешан внес files, следете ја постапката опишана во Користење на мешан јазичен извор Files, на страница 44.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на проект Files

Глава 4: Поставување проект за логичка синтеза

За да ги додадете сите files во директориумот одеднаш, кликнете на копчето Додај сè на
десната страна од формуларот. За да додадете fileпоединечно, кликнете на file во листата, а потоа кликнете на копчето Додај или кликнете двапати на file име.
Можете да ги додадете сите files во директориумот, а потоа отстранете ги оние што не ви се потребни со копчето Отстрани.
Ако додавате VHDL files, изберете ја соодветната библиотека од скокачкото мени на VHDL библиотеката. Библиотеката што ќе ја изберете се применува на сите VHDL files кога ќе кликнете на OK во дијалог прозорецот.
Прозорецот на вашиот проект прикажува нов проект fileАко кликнете на знакот плус до проектот и го проширите, ќе го видите следново:
Папка (две папки за дизајни со мешан јазик) со изворниот код files.
Доколку вашиот files не се во папка под директориумот на проектот, можете да ја поставите оваа поставка со избирање Опции->Проект View Опции и проверка на View проект files во полето за папки. Ова одделува еден вид на file од друг во Проектот view со нивно ставање во посебни папки.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување на проект Files

Имплементацијата, по дифолт именувана rev_1. Имплементациите се
ревизии на вашиот дизајн во контекст на софтверот за синтеза и не го заменуваат надворешниот софтвер и процеси за контрола на изворниот код. Повеќекратните имплементации ви овозможуваат да ги менувате опциите за уреди и синтеза за да ги истражите опциите за дизајн. Можете да имате повеќе имплементации во Synplify Pro. Секоја имплементација има свои опции за синтеза и уреди и свои сопствени опции поврзани со проектот. files.

3. Додадете ги сите библиотеки што ви се потребни, користејќи го методот опишан во претходниот чекор за да ја додадете библиотеката Verilog или VHDL file.
За библиотеки специфични за добавувачот, додадете ја соодветната библиотека file на
проект. Забележете дека за некои семејства, библиотеките се вчитуваат автоматски и не треба експлицитно да ги додавате во проектот. file.
За да додадете библиотека со VHDL пакети од трета страна, додадете го соодветниот .vhd file на дизајнот, како што е опишано во чекор 2. Кликнете со десното копче на file во Проектот view и изберете File Опции или изберете Проект-> Постави VHDL библиотека. Наведете име на библиотека што е компатибилно со симулаторите. На пр.ample, MYLIB. Осигурајте се дека оваа библиотека со пакети е пред дизајнот од највисоко ниво во листата на fileво Проектот view.
За информации за поставување на Verilog и VHDL file опции, видете Поставување на опциите Verilog и VHDL, на страница 84. Можете исто така да ги поставите овие file опции подоцна, пред да се изврши синтеза.
За дополнителни информации специфични за добавувачот во врска со користењето на макро библиотеките на добавувачите и црните bLoOxes, видете Оптимизирање за микросеми дизајни, на страница 487.
За генерички технолошки компоненти, можете да додадете или
технолошки независна библиотека Verilog испорачана со софтверот

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на проект Files

Глава 4: Поставување проект за логичка синтеза

(install_dir/lib/generic_ technology/gtech.v) во вашиот дизајн или додадете ја вашата сопствена библиотека со генерички компоненти. Не ги користете обете заедно бидејќи може да има конфликти.
4. Проверете file нарачка во Проектот view. File Редоследот е особено важен за VHDL files.
За VHDL files, можете автоматски да нарачате fileод страна на
избирање Run->Arrange VHDL Files. Алтернативно, рачно поместете го fileво Проектот viewПакет files мора да бидат први на листата бидејќи се компајлираат пред да се користат. Ако имате дизајнерски блокови распоредени на многу files, осигурајте се дека ги имате следниве file нарачка: на file што го содржи ентитетот мора да биде прв, проследен со архитектурата file, и конечно file со конфигурацијата.
Во проектот view, проверете дали последниот file во Проектот view е
извор од највисоко ниво fileАлтернативно, можете да го наведете највисокото ниво file кога ќе ги поставите опциите на уредот.
5. Изберете File->Зачувај, внесете име за проектот и кликнете Зачувај. Прозорецот „Проект“ ги одразува вашите промени.
6. За да се затвори проект file, изберете го копчето Затвори проект или File->Затвори го проектот.

Отворање на постоечки проект File
Постојат два начина за отворање проект file: Отворениот проект и генеричкиот File -> Отвори команда.
1. Ако проектот што сакате да го отворите е проект на кој сте работеле неодамна, можете директно да го изберете: File->Неодамнешни проекти-> Име на проект.
2. Користете еден од следниве методи за да отворите кој било проект file:

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување на проект Files

Отвори команда за проект

File->Отвори команда

Изберете File->Отворете проект, кликнете на копчето Отвори проект од левата страна на прозорецот на проектот или кликнете на иконата P.
За да отворите неодамнешен проект, кликнете двапати на него од листата на неодамнешни проекти.
Во спротивно, кликнете на копчето Постоечки проект за да го отворите дијалогот Отвори и да го изберете проектот.

Изберете File->Отвори.
Наведете го точниот директориум во полето Барај во:.
Поставете File од тип до проект Files (*.prj). Кутијата го прикажува проектот files.
Кликнете двапати на проектот што сакате да го отворите.

Проектот се отвора во прозорецот „Проект“.

Правење промени во проект
Типично, додавате, бришете или заменувате files.
1. За да додадете извор или ограничување files на проект, изберете Додај Fileкопче s или Проект->Додај извор File за да го отворите Избери Files во дијалог прозорецот Додај во проект. Видете Креирање проект File, на страница 58 за детали.
2. За да избришете a file од проект, кликнете на file во прозорецот „Проект“ и притиснете го копчето Избриши.
3. За да се замени file во еден проект,
Изберете го file што сакате да го промените во прозорецот на проектот.
Кликнете на Промена File копче или изберете Проект->Промени File.
Во Изворот File дијалог прозорецот што се отвора, поставете го „Погледни внатре“ во директориумот
каде што новиот file се наоѓа. Новиот file мора да биде од ист тип како и file сакате да го замените.
Ако не го видите вашиот file наведениот, изберете го типот на file ви треба од
на Files од полето Тип.
Кликнете двапати на file. Новиот file го заменува стариот во проектот
листа. ЛО
4. Да се одреди како проектот fileсе зачувани во проектот, кликнете со десното копче на file во Проектот view и изберете File Опции. Поставете го Зачувај File опција или Релативна во однос на проектот или Апсолутна патека.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на проект Files

Глава 4: Поставување проект за логичка синтеза

5. За да го проверите времето stamp на А file, кликнете со десното копче на file во Проектот view и изберете File Опции. Проверете го времето кога file последен пат беше изменето. Кликнете Во ред.

Поставување на проект View Прикажи параметри
Можете да ја прилагодите организацијата и прикажувањето на проектот fileс. 1. Изберете Опции->Проект View Опции. Проектот View Се отвора формуларот со опции.

2. Да се организираат различни видови на влезни податоци files во посебни папки, проверете View Проект Files во Папки.
Со избирање на оваа опција се создаваат посебни папки во Проектот view за ограничување files и извор files.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување на проект Files

3. Контрола file прикажување со следново:
Автоматски прикажувај ги сите files, со проверка на Прикажи библиотека на проекти. Ако
ова е непроверено, Проектот view не се прикажува files додека не кликнете на симболот плус и не го проширите files во папка.
Означете едно од полињата во Проектот File Делот за прикажување на име од
формулар за да се утврди како fileсе прикажуваат имињата. Можете да ги прикажете само fileиме, релативна патека или апсолутна патека.
4. Да view проект files во прилагодени прилагодени папки, проверете View Проект Files во Прилагодени папки. За повеќе информации, видете Креирање прилагодени папки, на страница 66. Папките со типови се прикажуваат само ако има повеќе типови во прилагодена папка.

Прилагодени папки
© 2014 Синопсис, Инк. 64

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување на проект Files

Глава 4: Поставување проект за логичка синтеза

5. За да отворите повеќе од една имплементација во истиот проект view, означете Дозволи отворање на повеќе проекти.
Проект 1

Проект 2

6. Контролирајте го излезот file прикажување со следново:
Проверете го Прикажи ги сите Files во полето за директориум со резултати за да се прикаже целиот излез
files генерирани по синтезата.
Промени излез file организација со кликнување на една од заглавните ленти
во резултатите од имплементацијата viewМожете да ги групирате files по тип или сортирајте ги според датумот на последната измена.
7. Да view file информации, изберете го file во Проектот view, кликнете со десното копче и изберете File Опции. На примерampле, можете да го проверите датумот file беше изменета.
Ажурирање на патеките за вклучување на Verilog во постар проект Files
Ако имате проект file креиран со постара верзија на софтверот (пред 8.1), Verilog вклучува патеки во ова file се релативни во однос на директориумот со резултати или изворот file со наредбите `include. Во изданијата по 8.1, проектот file `патеките на вклучување се релативни во однос на проектот` file само. Графичкиот интерфејс во поновите изданија не го надградува автоматски постариот prj files за да се усогласи со поновите правила. За надградба и користење на стариот проект file, направете едно од следново:
· Рачно уредување на prj file во уредувач на текст и додадете го следново на
ред пред секоја set_option -include_path:
set_option -project_relative_includes 1
· Започнете нов проект со понова верзија на софтверот и избришете го
стар проект. Ова ќе го направи новиот prj file почитувајте го новото правило каде што вклучувањата се релативни во однос на prj file.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Управување со проект File Хиерархија

Управување со проект File Хиерархија
Следните делови опишуваат како можете да креирате и управувате со прилагодени папки и fileво Проектот view:
· Креирање прилагодени папки · Манипулирање со прилагодени папки на проекти · Манипулирање со прилагодени Files

Креирање прилагодени папки
Можете да креирате логички папки и да ги прилагодувате files во различни хиерархиски групирања во вашиот проект viewОвие папки можат да бидат наведени со кое било име или ниво на хиерархија. На пр.ampле, можете произволно да го усогласите вашиот оперативен систем file структура или хиерархија на HDL логика. Прилагодените папки се разликуваат по нивната сина боја.

Постојат неколку начини за креирање прилагодени папки, а потоа додавање files до нив во проект. Користете еден од следниве методи:

1. Кликнете со десното копче на проектот file или друга прилагодена папка и изберете Додај папка од појавното мени. Потоа извршете кое било од следниве file операции:

Десен клик прикажува така

на тоа

fyioleuoLcrOafnileesitahnedr

избери избери

Смести во папка. Подмени во постоечка папка или креирај

нова папка.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Управување со проект File Хиерархија

Глава 4: Поставување проект за логичка синтеза

Забележете дека можете произволно да ја именувате папката, но не го користете знакот (/) бидејќи ова е симбол за разделување на хиерархија.
За да преименувате папка, кликнете со десното копче на папката и изберете Преименувај од
скокачкото мени. Ќе се појави дијалог-прозорецот Преименувај папка; наведете ново име.
2. Користете го Додај Fileдијалог прозорецот s to Project за да ја додадете целата содржина на хиерархијата на папките и опционално да поставите files во прилагодени папки што одговараат на хиерархиите на папките на OS наведени во прозорецот за дијалог.

За да го направите ова, изберете Додај File копче во Проектот view.
Изберете ги бараните папки како што е dsp од дијалогот, потоа
кликнете на копчето Додај. Ова ги сместува сите files од dsp хиерархијата во прилагодената папка штотуку ја креиравте.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Управување со проект File Хиерархија

За автоматско поставување на files во прилагодени папки што одговараат на
во хиерархијата на папките на оперативниот систем, изберете ја опцијата наречена Додај Files до Прилагодени папки во дијалог прозорецот.
Стандардно, името на прилагодената папка е исто како и папката
кои содржат files или папка што треба да се додаде во проектот. Сепак, можете да го измените начинот на именување на папките со кликнување на копчето Опција за папки. Ќе се прикаже следниов дијалог прозорец.

За користење:
Само папката што ја содржи files за името на папката, кликнете на Користи оперативен систем
Име на папка.
Името на патеката до избраната папка за да се одреди нивото на
хиерархија рефлектирана за патеката на прилагодената папка.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Управување со проект File Хиерархија

Глава 4: Поставување проект за логичка синтеза

3. Можете да влечете и пуштате files и папки од апликација на OS Explorer во Проектот viewОваа функција е достапна на Windows и Linux десктоп компјутери што користат KDE.
Кога влечете и пуштате file, веднаш се додава во проектот.
Ако нема отворен проект, софтверот креира проект.
Кога влечете и пуштате file над папка, ќе биде сместена во таа
папката. Првично, Додај Fileсе прикажува дијалог прозорецот s to Project, со барање да потврдите files да се додаде во проектот. Можете да кликнете на OK за да го прифатите fileс. Ако сакате да направите промени, можете да кликнете на копчето Отстрани сè и да наведете нов филтер или опција.

Забелешка: За прикажување на прилагодени папки во Проектот view, изберете Опции->Проект View менито со опции, потоа овозможете/оневозможете го полето за избор за View Проект Files во Прилагодени папки во дијалог прозорецот.

Манипулирање со прилагодени папки на проекти
Следната постапка опишува како можете да отстраните files од папки, бришење папки и промена на хиерархијата на папките.
1. За отстранување на a file од прилагодена папка, или:
Повлечете го и пуштете го во друга папка или на проектот. Означете го file, кликнете со десното копче и изберете Отстрани од папката од
скокачко мени.
Не го користете копчето Delete (DEL), бидејќи тоа го отстранува file од проектот.
2. За да избришете прилагодена папка, означете ја, потоа кликнете со десното копче на глувчето и изберете Избриши од појавното мени или притиснете го копчето DEL. Кога бришете папка, направете еден од следниве избори:
Кликнете на „Да“ за да ја избришете папката и files содржани во папката од
проектот.
Кликнете на Не за да ја избришете само папката.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Управување со проект File Хиерархија

3. За да ја промените хиерархијата на прилагодената папка:
Повлечете ја и пуштете ја папката во друга папка, така што таа ќе биде под-
папката или преку проектот за да го преместите на највисоко ниво.
За да ја отстраните хиерархијата од највисоко ниво на прилагодена папка, повлечете и спуштете
посакуваното подниво на хиерархијата над проектот. Потоа избришете го празниот коренски директориум за папката.
За прampле, ако постоечкиот директориум на прилагодена папка е:
/Прamples/Verilog/RTL
Да претпоставиме дека сакате само едно ниво на RTL хиерархија, тогаш повлечете и спуштете RTL преку проектот. Потоа, можете да го избришете /Exampдиректориумот les/Verilog.

Манипулирање со прилагодено Files
Дополнително, можете да ги извршите следните видови на прилагодени file операции:
1. За да се потисне прикажувањето на files во папките Тип, кликнете со десното копче во Проектот view и изберете Проект View Опции или изберете Опции->Проект View Опции. Оневозможете ја опцијата View Проект Files во Тип Папки во дијалог прозорецот.
2. За прикажување files по азбучен ред наместо по редослед на проекти, проверете го Сортирањето Fileкопчето s во Проектот view контролна табла. Кликнете на копчето со стрелка надолу во долниот лев агол на панелот за да ја вклучите и исклучите контролната табла.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Управување со проект File Хиерархија

Глава 4: Поставување проект за логичка синтеза

Префрлувач на контролниот панел
3. За да го промените редоследот на fileво проектот:
Осигурајте се дека сте ги оневозможиле прилагодените папки и сортирањето fileс. Повлечете и пуштете file до посакуваната позиција на листата files.
4. За промена на file напишете, повлечете го и спуштете го во папката со нов тип. Софтверот ќе ве праша за верификација.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување имплементации

Поставување имплементации
Имплементацијата е верзија на проект, имплементирана со специфичен сет на ограничувања и други поставки. Еден проект може да содржи повеќе имплементации, секоја со свои поставки.

Работа со повеќе имплементации
Алатката Synplify Pro ви овозможува да креирате повеќе имплементации на истиот дизајн, а потоа да ги споредувате резултатите. Ова ви овозможува да експериментирате со различни поставки за истиот дизајн. Имплементациите се ревизии на вашиот дизајн во контекст на софтверот за синтеза и не го заменуваат надворешниот софтвер и процеси за контрола на изворниот код.
1. Кликнете на копчето Додај имплементација или изберете Проект->Нова имплементација и поставете нови опции за уред (табулаторот Уред), нови опции (табулаторот Опции) или ново ограничување file (Таб Ограничувања).
Софтверот создава друга имплементација во проектот viewНовата имплементација има исто име како и претходната, но со различен нумерички суфикс. Следната слика прикажува две имплементации, rev1 и rev2, со означена моментална (активна) имплементација.

Новата имплементација го користи истиот изворен код files, но различни опции и ограничувања на уредот. Копира некои files од претходната имплементација: дневникот на tlg file, мрежната листа на srs RTL file, и design_fsm.sdc file генерирано од FSM Explorer. Софтверот чува повторувачка историја на синтетичките извршувања.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување имплементации

Глава 4: Поставување проект за логичка синтеза

2. Повторно извршете ја синтезата со новите поставки.
За да ја стартувате само тековната имплементација, кликнете на Run.
За да ги извршите сите имплементации во еден проект, изберете Run->Run All (Изврши->Изврши ги сите)
Имплементации.
Можете да користите повеќе имплементации за да пробате различен дел или да експериментирате со различна фреквенција. Видете Поставување опции за имплементација на логичка синтеза, на страница 75 за информации за поставување опции.
Проектот view ги прикажува сите имплементации со означена активна имплементација и соодветен излез fileгенерирани за активната имплементација прикажани во Резултатите од имплементацијата view од десно; промената на активната имплементација го менува излезот file дисплеј. Прозорецот за следење ја следи активната имплементација. Ако го конфигурирате овој прозорец да ги следи сите имплементации, новата имплементација автоматски се ажурира во прозорецот.
3. Споредете ги резултатите.
Користете го прозорецот за следење за да ги споредите избраните критериуми. Осигурајте се дека сте поставиле
имплементациите што сакате да ги споредите со командата Конфигурирај набљудување. Видете Користење на прозорецот за набљудување, на страница 190 за детали.

За да споредите детали, споредете го дневникот file резултати.
4. За преименување на имплементација, кликнете со десното копче на глувчето врз името на имплементацијата во проектот. view, изберете Промени име на имплементација од скокачкото мени и внесете ново име.
Забележете дека тековниот кориснички интерфејс ја пребришува имплементацијата; изданијата пред 9.0 ја зачувуваат имплементацијата што треба да се преименува.
5. За да копирате имплементација, кликнете со десното копче на глувчето врз името на имплементацијата во проектот. view, изберете Имплементација на копирање од појавното мени и внесете ново име за копијата.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Поставување имплементации

6. За да избришете имплементација, кликнете со десното копче на глувчето врз името на имплементацијата во проектот. viewи изберете Отстрани имплементација од скокачкото мени.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза
Поставување опции за имплементација на логичка синтеза
Можете да поставите глобални опции за вашите синтетички имплементации, некои од нив специфични за технологијата. Овој дел опишува како да поставите глобални опции како што се уред, оптимизација и file опции со командата Опции за имплементација. За информации за поставување ограничувања за имплементацијата, видете Одредување ограничувања на SCOPE, на страница 119. За информации за заменување на глобални поставки со поединечни атрибути или директиви, видете Одредување атрибути и директиви, на страница 90.
Овој дел ги разгледува следниве теми:
· Поставување опции за уред, на страница 75 · Поставување опции за оптимизација, на страница 78 · Одредување глобална фреквенција и ограничување Files, на страница 80 · Одредување опции за резултати, на страница 82 · Одредување излезен извештај за временско мерење, на страница 84 · Поставување опции за Verilog и VHDL, на страница 84
Поставување опции за уредот
Опциите за уреди се дел од глобалните опции што можете да ги поставите за извршување на синтезата. Тие вклучуваат избор на дел (технологија, дел и степен на брзина) и опции за имплементација (вметнување на влезно/излезни излези и вентилациони изолации). Опциите и имплементацијата на овие опции може да варираат од технологија до технологија, затоа проверете ги поглавјата за добавувачи во Прирачникот за референци за информации за опциите на добавувачот.
1. Отворете го формуларот Опции за имплементација со кликнување на копчето Опции за имплементација или со избирање Проект->Опции за имплементација и кликнете на табулаторот Уред на врвот ако веќе не е избран.
2. Изберете технологија, дел, пакет и брзина. Достапните опции варираат, во зависност од технологијата што ќе ја изберете.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
3. Поставете ги опциите за мапирање на уредот. Опциите варираат, во зависност од технологијата што ќе ја изберете.
Ако не сте сигурни што значи опцијата, кликнете на опцијата за да видите
опис во полето подолу. За целосни описи на опциите, кликнете на F1 или погледнете го соодветното поглавје за добавувачот во Прирачникот за референци.
За да поставите опција, внесете ја вредноста или означете го полето за да ја овозможите.
За повеќе информации во врска со поставувањето ограничувања на истекување на струја и повторното тајмирање, видете Поставување ограничувања на истекување на струја, на страница 348, и Повторно тајмирање, на страница 334, соодветно. За детали во врска со други опции специфични за добавувачот, погледнете го соодветното поглавје за добавувачот и семејството технологии во Референтниот прирачник.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза

4. Поставете ги другите опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK.
5. Кликнете на копчето Run за да го синтетизирате дизајнот. Софтверот го компајлира и мапира дизајнот користејќи ги опциите што ќе ги поставите.
6. За да поставите опции на уредот со скрипта, користете ја командата set_option Tcl. Следната табела содржи азбучен список на опциите на уредот на табулаторот Уред мапиран на еквивалентните Tcl команди. Бидејќи опциите се базирани на технологија и семејство, сите опции наведени во табелата може да не бидат достапни во избраната технологија. Сите команди започнуваат со set_option, проследено со синтаксата во колоната како што е прикажано. Проверете го упатството за употреба за најсеопфатен список на опции за вашиот добавувач.
Следната табела ги прикажува повеќето опции за уреди.

Опција Анотирани својства за аналитичар Оневозможи Вметнување на влез/излез Водич за вентилација

Tcl команда (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза

Опција

Tcl команда (set_option…)

Пакет

-пакет_име_на_пакетот

Дел

-дел дел_име_на_дел

Решавање на мешани драјвери

-resolve_multiple_driver {1|0}

Брзина

-speed_grade speed_grade

Технологија

-клучен збор за технологија

Ажурирај ги податоците за времето на компајлирање -update_models_cp {0|1}

Генерирање на база на податоци за HDL аналитичар -hdl_qload {1|0}

Поставување опции за оптимизација
Опциите за оптимизација се дел од глобалните опции што можете да ги поставите за имплементацијата. Овој дел ви кажува како да поставите опции како фреквенција и опции за глобална оптимизација како споделување ресурси. Исто така, можете да поставите некои од овие опции со соодветните копчиња на корисничкиот интерфејс.
1. Отворете го формуларот Опции за имплементација со кликнување на копчето Опции за имплементација или со избирање на Проект->Опции за имплементација и кликнете на табулаторот Опции на врвот.
2. Кликнете на опциите за оптимизација што ги сакате, или на формуларот или во Проектот viewВашите избори варираат, во зависност од технологијата. Ако некоја опција не е достапна за вашата технологија, таа е сива. Поставувањето на опцијата на едно место автоматски ја ажурира на другото.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза

Проект View

Опции за имплементација на опции за оптимизација -> Опции

За детали околу користењето на овие оптимизации, погледнете ги следните делови:

FSM компајлер FSM Explorer
Повторно тајмирање на споделувањето ресурси

Оптимизирање на машини за состојби, на страница 354
Стартување на FSM Explorer, на страница 359 Забелешка: Само подмножество од технологиите Microsemi ја поддржуваат опцијата FSM Explorer. Користете го панелот Project->Implementation Options->Options за да одредите дали оваа опција е поддржана за уредот што го наведувате во вашата алатка.
Споделување ресурси, на страница 352
Повторно мерење на времето, на страница 334

Еквивалентните опции за командата Tcl set_option се следниве:

Опција FSM компајлер FSM Explorer Споделување на ресурси Претајминг

set_option Tcl опција за команда -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retimeng {1|0}

3. Поставете ги другите опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
4. Кликнете на копчето Run за да ја извршите синтезата.
Софтверот го компајлира и мапира дизајнот користејќи ги опциите што ќе ги поставите.
Генерирање на база на податоци за HDL аналитичар
Стандардно, софтверот го чита целиот дизајн, врши логички оптимизации и временско ширење и го запишува излезот во една мрежна листа (srs). Како што дизајните стануваат поголеми, времето за извршување и дебагирање на дизајнот станува потешко.
Оваа опција му овозможува на компајлерот претходно да го подели дизајнот на повеќе модули кои се запишуваат за да одвојат netlist. files (srs). За да ја овозможите оваа опција, означете го полето за избор Генерирање на база на податоци HDL Analyst на табулаторот Опции во дијалогот Опции за имплементација. Оваа функција значително го подобрува користењето на меморијата за големи дизајни.
Оваа функција може да се овозможи и од прозорецот Tcl Script користејќи ја следната команда set_option Tcl:
set_option -hdl_qload 1
Откако ќе се овозможи опцијата за генерирање база на податоци HDL Analyst, користете ја опцијата за брзо вчитување во алатката HDL Analyst за да го прикажете дизајнот користејќи или една мрежна листа (srs) или повеќе мрежни листи (srs) од највисоко ниво на RTL модули. Алатката може да користи напредни опции.tagна оваа функција со динамичко вчитување само на засегнатата хиерархија на дизајнот. На примерampНа пример, прелистувачот на хиерархија може да ја прошири само хиерархијата на пониско ниво по потреба за брзо вчитување. Опцијата за брзо вчитување во постепен обем се наоѓа на панелот „Општо“ во дијалог прозорецот „Опции за HDL аналитичар“. Видете го панелот „Општо“, на страница 304.

Одредување на глобална фреквенција и ограничување Files

Оваа постапка ви кажува како да ја поставите глобалната фреквенција и да го наведете ограничувањето. files за имплементацијата.

1. За да поставите глобална фреквенција, направете едно од следново:

Внесете глобална фреквенција во Проектот view.

Отворете го формуларот Опции за имплементација со кликнување на копчето Имплементација

Копче за опции Табулаторот „Ограничувања“.

селекција

Проект->Имплементација

Опции,

кликнете

на

Еквивалентната Tcl set_option команда е -frequency frequencyValue.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза
Можете да ја замените глобалната фреквенција со локални ограничувања, како што е опишано во Одредување на ограничувања на SCOPE, на страница 119. Во алатката Synplify Pro, можете автоматски да генерирате ограничувања на часовникот за вашиот дизајн, наместо да поставувате глобална фреквенција. Видете Користење на автоматски ограничувања, на страница 291 за детали.
Проект за глобални фреквенции и ограничувања View
Опции за имплементација -> Ограничувања

2. За да се специфицира ограничување files за имплементација, направете едно од следново:
Изберете Проект->Опции за имплементација->Ограничувања. Проверете го ограничувањето
fileшто сакате да ги користите во проектот.
Од панелот Опции за имплементација->Ограничувања, можете исто така да кликнете за да
додај ограничување file.
Откако ќе ја изберете имплементацијата што сакате да ја користите, кликнете на Додај File во
Проект viewи додадете го ограничувањето fileви треба.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
За да се создаде ограничување files, видете Специфицирање на ограничувањата на SCOPE, на страница 119.
3. За отстранување на ограничувањето files од имплементација, направете едно од следново:
Изберете Проект->Опции за имплементација->Ограничувања. Кликнете на полето за избор.
веднаш до file име.
Во проектот view, кликнете со десното копче на ограничувањето file да се отстрани и
изберете Отстрани од проект.
Ова го отстранува ограничувањето file од имплементацијата, но не го брише.
4. Поставете ги другите опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK.
Кога го синтетизирате дизајнот, софтверот го компајлира и мапира дизајнот користејќи ги опциите што ќе ги поставите.
Одредување опции за резултати
Овој дел ви покажува како да наведете критериуми за излезот од синтетизирањето.
1. Отворете го формуларот Опции за имплементација со кликнување на копчето Опции за имплементација или со избирање на Проект->Опции за имплементација и кликнете на табулаторот Резултати од имплементацијата на врвот.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза

2. Наведете го излезот fileшто сакате да генерирате.
За генерирање на мапирана мрежна листа files, кликнете Write Mapped Verilog Netlist или Write
Мапирана VHDL мрежна листа.
За да се генерира ограничување специфично за добавувачот file за напредна анотација,
кликнете на ограничувањето за пишување на добавувачот FileЗа повеќе информации за овој извештај, видете Извештај за проверка на ограничувања, на страница 270 од Референтниот прирачник, на страница 56.
3. Поставете го директориумот во кој сакате да ги запишете резултатите.
4. Поставете го форматот за излезот fileЕквивалентната Tcl команда за скриптирање е во форматот project -result_format.
Можеби ќе сакате да поставите и атрибути за контрола на мапирањето на имиња. За детали, погледнете го соодветното поглавје за добавувач во Прирачникот за референци.
5. Поставете ги другите опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK.
Кога го синтетизирате дизајнот, софтверот го компајлира и мапира дизајнот користејќи ги опциите што ќе ги поставите.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
Одредување на излезниот извештај за време
Можете да одредите колку ќе биде пријавено во извештајот за тајминг со поставување на следните опции.
1. Изберете Проект->Опции за имплементација и кликнете на табулаторот Извештај за временско ограничување. 2. Поставете го бројот на критични патеки што сакате софтверот да ги пријави.

3. Наведете го бројот на почетни и крајни точки што сакате да ги видите пријавени во деловите од критичната патека.
4. Поставете други опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK. Кога го синтетизирате дизајнот, софтверот го компајлира и мапира дизајнот користејќи ги опциите што сте ги поставиле.
Поставување на опциите на Verilog и VHDL
Кога ќе го поставите изворниот код на Verilog и VHDL files во вашиот проект, можете да наведете и одредени опции за компајлерот.
Поставување на Verilog File Опции
Вие го поставивте Verilog file опции со избирање на Проект->Опции за имплементација-> Verilog или Опции->Конфигурирај го компајлерот Verilog.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза

1. Наведете го форматот на Verilog што ќе се користи.
За да го поставите компајлерот глобално за сите files во проектот, изберете
Проект->Опции за имплементација->Verilog. Ако користите Verilog 2001 или SystemVerilog, проверете го упатството за употреба за поддржани конструкции.
За да го специфицирате компајлерот Verilog на поединечно file основа, изберете го file во
Проект viewКликнете со десното копче на глувчето и изберете File Опции. Изберете го соодветниот компајлер. Стандардниот Verilog file Форматот за нови проекти е SystemVerilog.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
2. Наведете го модулот од највисоко ниво ако веќе не сте го направиле ова во Проектот view.
3. За да извлечете параметри од изворниот код, направете го следново:
Кликнете на „Извлечи параметри“. За да го поништите стандардното, внесете нова вредност за параметарот.
Софтверот ја користи новата вредност само за тековната имплементација. Забележете дека извлекувањето на параметри не е поддржано за мешани дизајни.

4. Внесете ја директивата во Директивите за компајлер, користејќи празни места за да ги одделите изјавите. Можете да внесете директиви што нормално би ги внеле со изјавите 'ifdef' и `define во кодот. На пр.ampле, ABC=30 резултира со тоа што софтверот ги пишува следните искази во проектот file:
set_option -hdl_define -постави „ABC=30“
LO

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза
5. Во Редоследот на патеки за вклучување, наведете ги патеките за пребарување за командите за вклучување за Verilog. fileшто се во вашиот проект. Користете ги копчињата во горниот десен агол од полето за да ги додадете, избришете или преуредите патеките.
6. Во Библиотечните директориуми, наведете ја патеката до директориумот што ја содржи библиотеката files за вашиот проект. Користете ги копчињата во горниот десен агол од полето за да ги додадете, избришете или преуредите патеките.
7. Поставете други опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK. Кога го синтетизирате дизајнот, софтверот го компајлира и мапира дизајнот користејќи ги опциите што сте ги поставиле.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза Поставување опции за имплементација на логичка синтеза
Поставување на VHDL File Опции
Вие поставивте VHDL file опции со избирање или Проект->Опции за имплементација->VHDL или Опции->Конфигурирај VHDL компајлер.

За VHDL извор, можете да ги наведете опциите опишани подолу.
1. Наведете го модулот од највисоко ниво ако веќе не сте го направиле ова во Проектот viewАко модулот од највисоко ниво не се наоѓа во стандардната работна библиотека, мора да ја наведете библиотеката каде што компајлерот може да го пронајде модулот. За информации за тоа како да го направите ова, видете VHDL панел, на страница 200.
Можете да ја користите оваа опција и за дизајни со мешан јазик или кога сакате да наведете модул што не е вистинскиот ентитет од највисоко ниво за прикажување на HDL Analyst и LdOebugging во шемата. viewс. 2. За кодирање на машина за состојби дефинирана од корисникот, направете го следново:
Наведете го видот на кодирање што сакате да го користите.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Поставување опции за имплементација на логичка синтеза Поглавје 4: Поставување проект за логичка синтеза
Оневозможете го компајлерот FSM.
Кога го синтетизирате дизајнот, софтверот ги користи директивите на компајлерот што сте ги поставиле овде за да ги кодира машините за состојби и не го стартува FSM компајлерот, што би ги заменило директивите на компајлерот. Алтернативно, можете да дефинирате машини за состојби со атрибутот syn_encoding, како што е опишано во Дефинирање машини за состојби во VHDL, на страница 308.
3. За да извлечете генерички лекови од изворниот код, направете го следново:
Кликнете на „Извлечи генерички константи“. За да ја поништите стандардната вредност, внесете нова вредност за генеричка.
Софтверот ја користи новата вредност само за тековната имплементација. Забележете дека не можете да извлечете генерички термини ако имате дизајн со мешан јазик.

4. За да ги поместите тристепените вредности преку границите на процесот/блокот, проверете дали е овозможено „Притисни тристепени вредности“. За детали, видете ја опцијата „Притисни тристепени вредности“, на страница 212 во Прирачникот за референци.
5. Определете ја интерпретацијата на директивите synthesis_on и synthesis_off:
За да се направи компајлерот да ги интерпретира директивите synthesis_on и synthesis_off
како translate_on/translate_off, овозможете ја опцијата Синтеза вклучено/исклучено Имплементирано како Превод вклучено/исклучено.
За да ги игнорирате директивите synthesis_on и synthesis_off, осигурајте се дека
Оваа опција не е штиклирана. Видете translate_off/translate_on, на страница 226 во Прирачникот за референци за повеќе информации.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Специфицирање на атрибути и директиви

6. Поставете ги другите опции за имплементација по потреба (видете Поставување опции за имплементација на логичка синтеза, на страница 75 за список на опции). Кликнете OK.
Кога го синтетизирате дизајнот, софтверот го компајлира и мапира дизајнот користејќи ги опциите што ќе ги поставите.

Специфицирање на атрибути и директиви

Атрибутите и директивите се спецификации што ги доделувате на дизајнерските објекти за да го контролирате начинот на кој вашиот дизајн се анализира, оптимизира и мапира.
Оптимизациите за мапирање на контрола на атрибути и оптимизациите за контрола на компајлер на директиви. Поради оваа разлика, мора да наведете директиви во изворниот код. Оваа табела ги опишува методите што се достапни за креирање спецификации за атрибути и директиви:

Ограничувања на VHDL Verilog SCOPE уредникот File

Атрибути Да Да Да Да

Директиви Да Да Не Не

Подобро е да се наведат атрибутите во уредникот SCOPE или ограничувањата file, бидејќи не мора прво повторно да го компајлирате дизајнот. За директивите, мора да го компајлирате дизајнот за да стапат на сила.
Ако SCOPE/ограничувања file и изворниот код на HDL се специфицирани за дизајн, ограничувањата имаат приоритет кога има конфликти.
За повеќе детали, погледнете го следново:
· Специфицирање на атрибути и директиви во VHDL, на страница 91 · Специфицирање на атрибути и директиви во Verilog, на страница 92 · Специфицирање на атрибути преку SCOPE Editor, на страница 93 · Специфицирање на атрибути во ограничувањата File, на страница 97

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Специфицирање на атрибути и директиви

Глава 4: Поставување проект за логичка синтеза

Специфицирање на атрибути и директиви во VHDL
Можете да користите други методи за додавање атрибути на објекти, како што е наведено во Специфицирање на атрибути и директиви, на страница 90. Сепак, можете да специфицирате директиви само во изворниот код. Постојат два начина за дефинирање на атрибути и директиви во VHDL:
· Користење на пакетот со претходно дефинирани атрибути
· Декларирање на атрибутот секој пат кога се користи
За детали за синтаксата на VHDL атрибути, видете ја Синтаксата на VHDL атрибути и директиви, на страница 561 во Референтниот прирачник.

Користење на пакетот за претходно дефинирани VHDL атрибути
НапредокотtagПредноста на користењето на предефинираниот пакет е тоа што избегнувате предефинирање на атрибутите и директивите секој пат кога ќе ги вклучите во изворниот код. НедостатокотtagПроблемот е што вашиот изворен код е помалку пренослив. Пакетот со атрибути се наоѓа во installDirectory/lib/vhd/synattr.vhd.
1. За да го користите пакетот со предефинирани атрибути вклучен во софтверската библиотека, додадете ги овие редови во синтаксата:
библиотека synplify; користи synplify.attributes.all;
2. Додадете го атрибутот или директивата што ја сакате по декларацијата на дизајнерската единица.
декларации; атрибут attribute_name на objectName: objectType е вредност;
За прampле:
ентитетот simpledff е port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
атрибут syn_noclockbuf на clk: сигналот е точен;
За детали за синтаксичките конвенции, видете ја VHDL синтаксата на атрибутите и директивите, на страница 561 во Референтниот прирачник.
3. Додајте го изворот file до проектот.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Специфицирање на атрибути и директиви

Декларирање на VHDL атрибути и директиви
Ако не го користите пакетот атрибути, мора да ги редефинирате атрибутите секој пат кога ќе ги вклучите во изворниот код.
1. Секој пат кога користите атрибут или директива, дефинирајте ја веднаш по декларациите на дизајнерската единица користејќи ја следната синтакса:
дизајн_единица_декларација; атрибут attributeName: dataType; атрибут attributeName на objectName: objectType е вредност;
За прampле:
ентитетот simpledff е port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
атрибут syn_noclockbuf: булова вредност; атрибутот syn_noclockbuf на clk:signal е точен;
2. Додајте го изворот file до проектот.

Специфицирање на атрибути и директиви во Verilog
Можете да користите други методи за додавање атрибути на објекти, како што е опишано во Специфицирање на атрибути и директиви, на страница 90. Сепак, можете да наведете директиви само во изворниот код.
Verilog нема предефинирани атрибути и директиви за синтеза, па затоа мора да ги додадете како коментари. На името на атрибутот или директивата му претходи клучниот збор синтеза. Verilog files се осетливи на големи и мали букви, па затоа атрибутите и директивите мора да бидат наведени точно како што е прикажано во нивните синтаксни описи. За детали за синтаксата, видете ја Синтаксата на атрибутите и директивите на Verilog, на страница 363 во Прирачникот за референци.
1. За да додадете атрибут или директива во Verilog, користете ја синтаксата на коментар за линија или блок (во C-стил) на Verilog директно по објектот за дизајн. Коментарите за блок мора да бидат пред точка-запирка, доколку ја има.
LO

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Специфицирање на атрибути и директиви

Глава 4: Поставување проект за логичка синтеза

Синтакса на коментар на блокот Verilog
/* име на атрибут на синтеза = вредност */ /* име на директориум на синтеза = вредност */

Синтакса на коментар на линијата на Verilog
// синтеза attributeName = вредност // синтеза directoryName = вредност

За детали за синтаксичките правила, видете ја Синтаксата на атрибутите и директивите на Verilog, на страница 363 во Прирачникот за референци. Следните се наведени на пример.amples:
модул fifo(out, in) /* синтеза syn_hier = “hard” */;
2. За да прикачите повеќе атрибути или директиви на истиот објект, одделете ги атрибутите со празни места, но не го повторувајте клучниот збор за синтеза. Не користете запирки. На пр.ampле:
состојба на случај /* синтеза полн_случај паралелен_случај */;
3. Ако повеќе регистри се дефинирани со користење на една Verilog reg наредба и на нив се примени атрибут, тогаш софтверот за синтеза го применува само последниот деклариран регистар во reg наредбата. На примерampле:
рег [5:0] q, q_a, q_b, q_c, q_d /* синтеза syn_preserve=1 */;
Атрибутот syn_preserve се применува само на q_d. Ова е очекуваното однесување за алатките за синтеза. За да го примените овој атрибут на сите регистри, мора да користите посебна наредба за Verilog reg за секој регистар и да го примените атрибутот.

Специфицирање на атрибути со помош на уредникот SCOPE
Прозорецот SCOPE обезбедува лесен за користење интерфејс за додавање на кој било атрибут. Не можете да го користите за додавање директиви, бидејќи тие мора да се додадат во изворниот код. fileс. (Видете Специфицирање на атрибути и директиви во VHDL, на страница 91 или Специфицирање на атрибути и директиви во Verilog, на страница 92). Следната постапка покажува како да додадете атрибут директно во прозорецот SCOPE.
1. Започнете со компајлиран дизајн и отворете го прозорецот SCOPE. За да ги додадете атрибутите на постоечко ограничување file, отворете го прозорецот SCOPE со кликнување на постоечкиот file во Проектот viewЗа да ги додадете атрибутите во нов file, кликнете на иконата SCOPE и кликнете на Initialize за да го отворите прозорецот SCOPE.
2. Кликнете на табулаторот Атрибути на дното од прозорецот SCOPE.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување проект за логичка синтеза

Специфицирање на атрибути и директиви

Можете прво да го изберете објектот (чекор 3) или прво атрибутот (чекор 4).

3. За да го наведете објектот, направете едно од следново во колоната Објект. Ако веќе сте го навеле атрибутот, колоната Објект ги наведува само валидните избори на објекти за тој атрибут.
Изберете го типот на објект во колоната „Филтер за објекти“, а потоа изберете
објект од листата со избори во колоната Објект. Ова е најдобриот начин да се осигурате дека наведувате објект што е соодветен, со точна синтакса.

LO
Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Специфицирање на атрибути и директиви

Глава 4: Поставување проект за логичка синтеза

Повлечете го објектот на кој сакате да го прикачите атрибутот од
RTL или технологија views во колоната Објект во прозорецот SCOPE. За некои атрибути, влечењето и пуштањето може да не го селектираат точниот објект. На пр.ampна пример, ако сакате да поставите syn_hier на модул или ентитет како што е портата и, мора да го поставите на view за тој модул. Објектот би ја имал следната синтакса: v:moduleName во Verilog или v:library.moduleName во VHDL, каде што можете да имате повеќе библиотеки.
Внесете го името на објектот во колоната Објект. Ако не знаете
за името, користете ја командата Find или колоната Object Filter. Внимавајте да го внесете соодветниот префикс за објектот каде што е потребен. На пр.ampле, за поставување атрибут на view, мора да го додадете префиксот v: на името на модулот или ентитетот. За VHDL, можеби ќе треба да ја наведете библиотеката, како и името на модулот.
4. Ако прво сте го навеле објектот, сега можете да го наведете и атрибутот. Листата ги прикажува само важечките атрибути за типот на објект што сте го избрале. Наведете го атрибутот со држење на копчето на глувчето во колоната Атрибут и избирање на атрибут од листата.

Ако прво сте го избрале објектот, достапните избори се одредени од избраниот објект и технологијата што ја користите. Ако прво сте го избрале атрибутот, достапните избори се одредени од технологијата.
Кога ќе изберете атрибут, прозорецот SCOPE ви кажува каков вид вредност мора да внесете за тој атрибут и дава краток опис на атрибутот. Ако прво сте го избрале атрибутот, вратете се назад и наведете го објектот.
5. Пополнете ја вредноста. Држете го притиснато копчето на глувчето во колоната Вредност и изберете од листата. Можете исто така да внесете вредност.

Упатство за корисникот за Synplify Pro за Microsemi Edition, октомври 2014 година

Глава 4: Поставување на логички систем

Документи / ресурси

SYnOPSYS FPGA Синтеза Synplify Pro за Microsemi издание [pdf] Упатство за корисникот
FPGA Synthesis Synplify Pro за Microsemi издание, Synthesis Synplify Pro за Microsemi издание, Synplify Pro за Microsemi издание, Pro за Microsemi издание, Microsemi издание, издание

Референци

Упатство за употреба

FPGA Synthesis Synplify Pro за Microsemi издание

Спецификации

Информации за производот

Упатство за употреба на производот

Поглавје 1: Вовед

Опсег на документот

Почеток

Корисничкиот интерфејс завршиview

Поглавје 2: Текови на дизајнирање на FPGA синтеза

Глава 3: Подготовка на влезните податоци

Најчесто поставувани прашања

П: Може ли да направам копии од документацијата?

П: Како да го стартувам софтверот?

П: За која публика е наменето ова упатство за корисници?

Документи / ресурси

Референци

Оставете коментар

Откажете го одговорот