Οδηγός χρήστη SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

Η Σύνθεση FPGA της Synopsys – Synplify Pro για Έκδοση Microsemi
είναι ένα ολοκληρωμένο εργαλείο για την υλοποίηση FPGA με διάφορα
χαρακτηριστικά που έχουν σχεδιαστεί για να βοηθούν τους χρήστες στη σύνθεση και το σχεδιασμό λογικής
ροές.

Οδηγίες χρήσης προϊόντος

Κεφάλαιο 1: Εισαγωγή

Αυτό το κεφάλαιο παρέχει ένα overview του FPGA της Synopsys και
Προϊόντα Πρωτοτυποποίησης, Εργαλεία Υλοποίησης FPGA και Synopsys FPGA
Χαρακτηριστικά Εργαλείου.

Πεδίο εφαρμογής του Εγγράφου

Το σύνολο εγγράφων περιλαμβάνει πληροφορίες σχετικά με τα χαρακτηριστικά του προϊόντος
και προορίζεται για χρήστες που ενδιαφέρονται για τη σύνθεση και το σχεδιασμό FPGA
ροές.

Ξεκινώντας

Για να ξεκινήσετε να χρησιμοποιείτε το λογισμικό, εκκινήστε το ακολουθώντας τις οδηγίες που παρέχονται
οδηγίες και ανατρέξτε στον οδηγό χρήσης για βοήθεια.

Διεπαφή χρήστη Πάνωview

Εξοικειωθείτε με το περιβάλλον χρήστη για να είστε αποτελεσματικοί
περιηγηθείτε στις λειτουργίες του λογισμικού.

Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA

Αυτό το κεφάλαιο περιγράφει λεπτομερώς τη Ροή Σχεδιασμού Σύνθεσης Λογικής για FPGA
σύνθεση.

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Μάθετε πώς να χρησιμοποιείτε το Μικτό Γλωσσικό Πηγαίο Κώδικα Files και το Σταδιακό
Μεταγλωττιστής για αποτελεσματική προετοιμασία εισόδου.

Σημείωμα: Να γνωρίζετε τυχόν περιορισμούς που σχετίζονται
με τη χρήση του Incremental Compiler.

FAQ

Ε: Μπορώ να κάνω αντίγραφα της τεκμηρίωσης;

Α: Ναι, η άδεια χρήσης επιτρέπει τη δημιουργία αντιγράφων για εσωτερικούς χρήστες.
χρήση μόνο με σωστή αναφορά.

Ε: Πώς μπορώ να ξεκινήσω το λογισμικό;

Α: Ανατρέξτε στην ενότητα «Ξεκινώντας» στο Κεφάλαιο 1 του
οδηγός χρήστη για λεπτομερείς οδηγίες σχετικά με την εκκίνηση του λογισμικού.

Ε: Σε ποιο κοινό απευθύνεται αυτός ο οδηγός χρήσης;

Α: Ο οδηγός χρήσης απευθύνεται σε άτομα που ενδιαφέρονται για τα FPGA
ροές σύνθεσης και σχεδιασμού.

View Fullscreen

Σύνθεση FPGA Synopsys
Synplify Pro για Microsemi Edition
Οδηγός χρήσης
Οκτώβριος 2014

Ειδοποίηση περί πνευματικών δικαιωμάτων και πληροφορίες ιδιοκτησίας
Πνευματικά δικαιώματα © 2014 Synopsys, Inc. Με επιφύλαξη παντός δικαιώματος. Αυτό το λογισμικό και η τεκμηρίωση περιέχουν εμπιστευτικές και αποκλειστικές πληροφορίες που αποτελούν ιδιοκτησία της Synopsys, Inc. Το λογισμικό και η τεκμηρίωση παρέχονται βάσει συμφωνίας άδειας χρήσης και μπορούν να χρησιμοποιηθούν ή να αντιγραφούν μόνο σύμφωνα με τους όρους της συμφωνίας άδειας χρήσης. Κανένα μέρος του λογισμικού και της τεκμηρίωσης δεν επιτρέπεται να αναπαραχθεί, να μεταδοθεί ή να μεταφραστεί, σε οποιαδήποτε μορφή ή με οποιοδήποτε μέσο, ηλεκτρονικό, μηχανικό, χειροκίνητο, οπτικό ή άλλο, χωρίς προηγούμενη γραπτή άδεια της Synopsys, Inc. ή όπως ορίζεται ρητά από τη συμφωνία άδειας χρήσης.
Δικαίωμα Αντιγραφής Τεκμηρίωσης
Η συμφωνία άδειας χρήσης με τη Synopsys επιτρέπει στον κάτοχο της άδειας χρήσης να δημιουργεί αντίγραφα της τεκμηρίωσης μόνο για εσωτερική χρήση.
Κάθε αντίγραφο θα πρέπει να περιλαμβάνει όλα τα πνευματικά δικαιώματα, τα εμπορικά σήματα, τα σήματα υπηρεσιών και τις ειδοποιήσεις περί δικαιωμάτων ιδιοκτησίας, εάν υπάρχουν. Ο Δικαιούχος πρέπει να αντιστοιχίσει διαδοχικούς αριθμούς σε όλα τα αντίγραφα. Αυτά τα αντίγραφα θα πρέπει να περιέχουν την ακόλουθη λεζάντα στο εξώφυλλο:
«Το παρόν έγγραφο αντιγράφεται με την άδεια της Synopsys, Inc., για αποκλειστική χρήση από την __________________________________________ και τους υπαλλήλους της. Το παρόν αντίγραφο έχει αριθμό αντιγράφου __________.»
Δήλωση Ελέγχου Προορισμού
Όλα τα τεχνικά δεδομένα που περιέχονται σε αυτήν την έκδοση υπόκεινται στους νόμους ελέγχου εξαγωγών των Ηνωμένων Πολιτειών Αμερικής. Απαγορεύεται η αποκάλυψη σε υπηκόους άλλων χωρών που αντίκεινται στη νομοθεσία των Ηνωμένων Πολιτειών. Είναι ευθύνη του αναγνώστη να προσδιορίσει τους ισχύοντες κανονισμούς και να τους συμμορφωθεί.
LO

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Αρνηση
Η SYNOPSYS, INC. ΚΑΙ ΟΙ ΑΔΕΙΟΠΑΡΟΧΟΙ ΤΗΣ ΔΕΝ ΠΑΡΕΧΟΥΝ ΚΑΜΙΑ ΕΓΓΥΗΣΗ ΚΑΝΕΝΟΣ ΕΙΔΟΥΣ, ΡΗΤΗ Ή ΣΙΩΠΗΡΗ, ΟΣΟΝ ΑΦΟΡΑ ΤΟ ΠΑΡΟΝ ΥΛΙΚΟ, ΣΥΜΠΕΡΙΛΑΜΒΑΝΟΜΕΝΩΝ, ΕΝΔΕΙΚΤΙΚΑ, ΤΩΝ ΣΙΩΠΗΡΩΝ ΕΓΓΥΗΣΕΩΝ ΕΜΠΟΡΕΥΣΙΜΟΤΗΤΑΣ ΚΑΙ ΚΑΤΑΛΛΗΛΟΤΗΤΑΣ ΓΙΑ ΣΥΓΚΕΚΡΙΜΕΝΟ ΣΚΟΠΟ.
Κατατεθέντα εμπορικά σήματα (®)
Synopsys, AEON, AMPΤα S, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, το λογότυπο Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera και YIELDirector είναι σήματα κατατεθέντα της Synopsys, Inc.
Εμπορικά σήματα (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Οι επωνυμίες Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC και Worksheet Buffer είναι εμπορικά σήματα της Synopsys, Inc.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Σήματα υπηρεσιών (μικρά)
Τα MAP-in, SVP Café και TAP-in είναι σήματα υπηρεσιών της Synopsys, Inc. Το SystemC είναι εμπορικό σήμα της Open SystemC Initiative και χρησιμοποιείται κατόπιν αδείας. Τα ARM και AMBA είναι σήματα κατατεθέντα της ARM Limited. Το Saber είναι σήμα κατατεθέν της SabreMark Limited Partnership και χρησιμοποιείται κατόπιν αδείας. Όλα τα άλλα ονόματα προϊόντων ή εταιρειών ενδέχεται να είναι εμπορικά σήματα των αντίστοιχων κατόχων τους.
Τυπώθηκε στις ΗΠΑ τον Οκτώβριο του 2014

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Περιεχόμενα

Κεφάλαιο 1: Εισαγωγή
Προϊόντα FPGA και Πρωτοτυποποίησης Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Πεδίο εφαρμογής του εγγράφου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Το σύνολο εγγράφων . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Ξεκινώντας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Έναρξη του Λογισμικού . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Διεπαφή χρήστη Πάνωview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA
Ροή Σχεδιασμού Σύνθεσης Λογικής . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Κεφάλαιο 3: Προετοιμασία της εισαγωγής
Ρύθμιση πηγής HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Δημιουργία πηγής HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Χρήση του Επεξεργαστή Βοήθειας Περιεχομένων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Έλεγχος Πηγής HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Επεξεργασία Πηγαίου HDL Files με τον ενσωματωμένο επεξεργαστή κειμένου . . . . . . . . . . . . . . . . . . . . . . . . . . 35 Ορισμός προτιμήσεων παραθύρου επεξεργασίας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Χρήση επεκτάσεων βιβλιοθήκης για τη βιβλιοθήκη Verilog Fileς . . . . . . . . . . . . . . . . . . . . . . . 42
Χρήση Μικτής Γλωσσικής Πηγής Fileς . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Χρήση του Αυξητικού Μεταγλωττιστή . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Χρήση της δομικής ροής Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Εργασία με Περιορισμό Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Πότε να χρησιμοποιείτε περιορισμό Files πάνω από τον πηγαίο κώδικα . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Χρήση ενός προγράμματος επεξεργασίας κειμένου για περιορισμούς Files (Παλαιογενές) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Οδηγίες Σύνταξης Tcl για Περιορισμούς Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Έλεγχος Περιορισμού Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής
Ρύθμιση Έργου Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Δημιουργία έργου File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Άνοιγμα υφιστάμενου έργου File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Πραγματοποίηση αλλαγών σε ένα έργο . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Ορισμός έργου View Προτιμήσεις εμφάνισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ενημέρωση διαδρομών συμπερίληψης Verilog σε παλαιότερο έργο Fileς . . . . . . . . . . . . . . . . . . . . 65
Διαχείριση Έργου File Ιεραρχία . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Χειραγώγηση Προσαρμοσμένων Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Ρύθμιση Υλοποιήσεων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Εργασία με Πολλαπλές Υλοποιήσεις . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Ορισμός επιλογών υλοποίησης λογικής σύνθεσης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Ορισμός επιλογών συσκευής . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Ορισμός επιλογών βελτιστοποίησης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Καθορισμός Καθολικής Συχνότητας και Περιορισμού Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Καθορισμός επιλογών αποτελεσμάτων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Καθορισμός εξόδου αναφοράς χρονισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Ορισμός επιλογών Verilog και VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Καθορισμός Χαρακτηριστικών και Οδηγιών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Καθορισμός Χαρακτηριστικών Χρησιμοποιώντας τον Επεξεργαστή SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Καθορισμός Χαρακτηριστικών στους Περιορισμούς File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Ερευνητικός Fileς . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Αναγνώριση του Files για αναζήτηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Φιλτράρισμα του Files προς αναζήτηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Έναρξη αναζήτησης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Αποτελέσματα αναζήτησης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Αρχειοθέτηση Fileκαι Έργα . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Κατάργηση αρχειοθέτησης ενός έργου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Αντιγραφή έργου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Κεφάλαιο 5: Καθορισμός Περιορισμών
Χρήση του Επεξεργαστή SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Δημιουργία Περιορισμών στον Επεξεργαστή SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Δημιουργία Περιορισμών με την Εντολή Προτύπου FDC . . . . . . . . . . . . . . . . . . . . . 116
Καθορισμός Περιορισμών ΕΜΒΕΛΕΙΑΣ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Εισαγωγή και Επεξεργασία Περιορισμών Εύρους . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Ορισμός Περιορισμών Εισόδου και Εξόδου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Καθορισμός Τυπικών Τύπων Πλακέτας Εισόδου/Εξόδου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Χρήση του TCL View του SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Οδηγίες για την εισαγωγή και επεξεργασία περιορισμών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Καθορισμός εξαιρέσεων χρονισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Ορισμός σημείων από/προς/διέλευσης για εξαιρέσεις χρονισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Ορισμός Λάθων Μονοπατιών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Εύρεση αντικειμένων με Tcl find και expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Καθορισμός μοτίβων αναζήτησης για Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Βελτίωση αποτελεσμάτων Tcl Find με -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Χρήση της εντολής Tcl Find για τον ορισμό συλλογών . . . . . . . . . . . . . . . . . . . . . . . . . . 138 Χρήση της εντολής επέκτασης Tcl για τον ορισμό συλλογών . . . . . . . . . . . . . . . . . . . . . . . . . . . 140 Έλεγχος αποτελεσμάτων εύρεσης και επέκτασης Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Χρήση εύρεσης και επέκτασης Tcl σε λειτουργία παρτίδας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Χρήση Συλλογών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Σύγκριση Μεθόδων για τον Ορισμό Συλλογών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Δημιουργία και Χρήση Συλλογών SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Δημιουργία Συλλογών με Χρήση Εντολών Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewΔιαχείριση και χειρισμός συλλογών με εντολές Tcl . . . . . . . . . . . . . . . . 150
Μετατροπή SDC σε FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Χρήση του Επεξεργαστή SCOPE (Παλαιού τύπου) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Εισαγωγή και επεξεργασία περιορισμών SCOPE (Παλαιού τύπου) . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 Καθορισμός περιορισμών χρονισμού SCOPE (Παλαιού τύπου) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Εισαγωγή προεπιλεγμένων περιορισμών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Ορισμός περιορισμών ρολογιού και διαδρομής . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Ορισμός Περιορισμών Εισόδου και Εξόδου (Παλαιότερος) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Ορισμός Ψευδών Διαδρομών (Παλαιότερος) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 6: Σύνθεση και Ανάλυση των Αποτελεσμάτων
Σύνθεση του Σχεδίου σας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Εκτέλεση Λογικής Σύνθεσης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Χρήση Ενημερωμένου Ελέγχου για τη Διαχείριση Εργασιών . . . . . . . . . . . . . . . . . . . . . . . . . 174
Έλεγχος αρχείου καταγραφής File Αποτελέσματα . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewκαι εργασία με το αρχείο καταγραφής File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Πρόσβαση σε αποτελέσματα από απόσταση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Ανάλυση αποτελεσμάτων χρησιμοποιώντας το αρχείο καταγραφής File Αναφορές . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Έλεγχος χρήσης πόρων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Χειρισμός μηνυμάτων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Έλεγχος αποτελεσμάτων στο μήνυμα Viewεεε . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Φιλτράρισμα μηνυμάτων στο μήνυμα Viewεεε . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Φιλτράρισμα μηνυμάτων από τη γραμμή εντολών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Αυτοματοποίηση φιλτραρίσματος μηνυμάτων με δέσμη ενεργειών Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Αρχείο καταγραφής File Έλεγχοι μηνυμάτων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Προειδοποιήσεις χειρισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Χρήση της λειτουργίας "Συνέχεια σε περίπτωση σφάλματος" . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Χρήση της λειτουργίας "Συνέχεια σε περίπτωση σφάλματος" για τη σύνθεση σημείων μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . 203
Κεφάλαιο 7: Ανάλυση με HDL Analyst και FSM Viewer
Εργασία στο Σχηματικό Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Διαφοροποίηση μεταξύ του Αναλυτή HDL Views . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Άνοιγμα του Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewΙδιότητες Αντικειμένου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Επιλογή Αντικειμένων στην Τεχνολογία RTL Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Εργασία με σχηματικά πολλαπλών φύλλων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Μετακίνηση μεταξύ Views σε ένα σχηματικό παράθυρο . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Ορισμός σχηματικού View Προτιμήσεις . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Διαχείριση των Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Εξερεύνηση της Ιεραρχίας Σχεδίασης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Διασχίζοντας την Ιεραρχία Σχεδίασης με το Πρόγραμμα Περιήγησης Ιεραρχίας . . . . . . . . . . . . . . . . . . . . . . 222 Εξερεύνηση της Ιεραρχίας Αντικειμένων με Πίεση/Εκτόξευση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Εξερεύνηση της Ιεραρχίας Αντικειμένων Διαφανών Παρουσιών . . . . . . . . . . . . . . . . . . . . 228
Εύρεση αντικειμένων . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Περιήγηση για εύρεση αντικειμένων στο HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Χρήση της λειτουργίας Find για ιεραρχικές και περιορισμένες αναζητήσεις . . . . . . . . . . . . . . . . . . . . . . . . . . . 232 Χρήση χαρακτήρων μπαλαντέρ με την εντολή Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Συνδυασμός Εύρεσης με Φιλτράρισμα για Βελτίωση Αναζητήσεων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Χρήση Εύρεσης για Αναζήτηση στη Λίστα Δεδομένων Εξόδου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Διασταυρούμενη διερεύνηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Διασταυρούμενη διερεύνηση εντός μιας RTL/Τεχνολογίας View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Διασταυρούμενη διερεύνηση από την RTL/Τεχνολογία View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Διασταυρούμενη ανίχνευση από το παράθυρο του επεξεργαστή κειμένου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Διασταυρούμενη ανίχνευση από το παράθυρο του σεναρίου Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Διασταυρούμενη ανίχνευση από το FSM Viewεεε . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Ανάλυση με το εργαλείο ανάλυσης HDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewΙεραρχία και Πλαίσιο Σχεδίασης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Σχηματικά Φιλτραρίσματος . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Επέκταση και ViewΣυνδέσεις . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Ισοπέδωση Σχηματικής Ιεραρχίας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Ελαχιστοποίηση Χρήσης Μνήμης Κατά την Ανάλυση Σχεδίων . . . . . . . . . . . . . . . . . . . . . . . . . 267
Χρησιμοποιώντας το FSM Viewεεε . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Κεφάλαιο 8: Ανάλυση Χρονισμού
Ανάλυση Χρονισμού σε Σχηματική Αναπαράσταση Viewς . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewΕισαγωγή πληροφοριών χρονισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Σχολιασμός πληροφοριών χρονισμού στο σχηματικό Views . . . . . . . . . . . . . . . . . . . . 275 Ανάλυση Δέντρων Ρολογιών στην RTL View Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το 277 Viewing Κρίσιμες Διαδρομές . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Χειρισμός Αρνητικής Χαλάρωσης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Δημιουργία προσαρμοσμένων αναφορών χρονισμού με STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Χρήση Περιορισμών Σχεδιασμού Ανάλυσης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Σενάρια για τη Χρήση Περιορισμών Σχεδιασμού Ανάλυσης . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 Δημιουργία ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Σωστή χρήση ονομάτων αντικειμένων στο adc File Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το Το 290
Χρήση Αυτόματων Περιορισμών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Αποτελέσματα Αυτόματων Περιορισμών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Κεφάλαιο 9: Συμπερασματικά στοιχεία για αντικείμενα υψηλού επιπέδου
Ορισμός Μαύρων Κουτιών για Σύνθεση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Δημιουργία Μαύρων Κουτιών και Εισόδων/Εξόδων σε Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Προσθήκη Περιορισμών Χρονισμού Μαύρου Κουτιού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Προσθήκη άλλων χαρακτηριστικών μαύρου κουτιού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Μηχανών Καταστάσεων για Σύνθεση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Ορισμός Μηχανών Καταστάσεων σε Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Καθορισμός FSM με Χαρακτηριστικά και Οδηγίες . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Καθορισμός ασφαλών FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Αυτόματη Συμπερασματολογία RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Χαρακτηριστικά RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Συμπερασματική Μνήμη Μπλοκ RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
Αρχικοποίηση μνήμων RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Αρχικοποίηση μνήμων RAM σε Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Αρχικοποίηση μνήμων RAM σε VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Κεφάλαιο 10: Καθορισμός Βελτιστοποιήσεων σε Επίπεδο Σχεδίασης
Συμβουλές για Βελτιστοποίηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Γενικές συμβουλές βελτιστοποίησης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Βελτιστοποίηση για Χρονισμό . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
Επαναχρονισμός . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Επαναχρονισμός Π.χ.ampλε . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Αναφορά Επαναχρονισμού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Πώς λειτουργεί ο Επαναχρονισμός . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Διατήρηση αντικειμένων από τη βελτιστοποίηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Χρήση του syn_keep για διατήρηση ή αναπαραγωγή . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 Έλεγχος ισοπέδωσης ιεραρχίας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Διατήρηση ιεραρχίας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Βελτιστοποίηση Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Ορισμός ορίων Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Έλεγχος προσωρινής αποθήκευσης και αναπαραγωγής . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Κοινοποίηση Πόρων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Εισαγωγή εισόδων/εξόδων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Βελτιστοποίηση Μηχανών Καταστάσεων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Απόφαση για το πότε θα βελτιστοποιηθούν οι Μηχανές Καταστάσεων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Εκτέλεση της Εξερεύνησης FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
Τοποθέτηση ανιχνευτών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Καθορισμός ανιχνευτών στον πηγαίο κώδικα . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Διαδραστική προσθήκη χαρακτηριστικών ανιχνευτών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Κεφάλαιο 11: Εργασία με σημεία μεταγλώττισης
Βασικά στοιχεία για τη μεταγλώττιση σημείων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagΣχεδιασμός Σημείων Μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Τύποι σημείων μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Βασικά στοιχεία σύνθεσης σημείων μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Περιορισμός σημείου μεταγλώττισης Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Σύνθεση Σημείων Μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Σταδιακή Σύνθεση Σημείων Μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Σχολιασμός προς τα εμπρός των Περιορισμών Χρονισμού Σημείων Μεταγλώττισης . . . . . . . . . . . . . . . . . . . 381
Σύνθεση σημείων μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Η χειροκίνητη ροή σημείων μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Δημιουργία περιορισμών ανώτατου επιπέδου File για Σημεία Μεταγλώττισης . . . . . . . . . . . . . . . . . . . 388 Ορισμός Σημείων Μεταγλώττισης με Χειροκίνητο τρόπο . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Ορισμός Περιορισμών στο Επίπεδο Σημείου Μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Ανάλυση Αποτελεσμάτων Σημείων Μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Χρήση σημείων μεταγλώττισης με άλλα χαρακτηριστικά . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Συνδυασμός σημείων μεταγλώττισης με πολλαπλή επεξεργασία . . . . . . . . . . . . . . . . . . . . . . . . 396
Ανασύνθεση σταδιακά . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Ανασύνθεση σημείων μεταγλώττισης σταδιακά . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Κεφάλαιο 12: Εργασία με την είσοδο IP
Δημιουργία IP με SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Καθορισμός μνήμων RAM με ενεργοποίηση byte με το SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Καθορισμός ROM με το SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Καθορισμός προσθετών/αφαιρετών με το SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Καθορισμός μετρητών με το SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
Η Ροή Κρυπτογράφησης IP FPGA της Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Πάνωview της ροής IP του FPGA της Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Κρυπτογράφηση και αποκρυπτογράφηση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Εργασία με κρυπτογραφημένη διεύθυνση IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κρυπτογράφηση της διεύθυνσης IP σας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Κρυπτογράφηση IP με το σενάριο encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 Καθορισμός της μεθόδου εξόδου σεναρίου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Προετοιμασία του πακέτου IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Χρήση Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Χρήση Hyper Source για Σχεδιασμούς IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Νηματοποίηση Σημάτων Μέσω της Ιεραρχίας Σχεδίασης ενός IP . . . . . . . . . . . . . . . . 460
Κεφάλαιο 13: Βελτιστοποίηση Διαδικασιών για Παραγωγικότητα
Χρήση της λειτουργίας παρτίδας . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Εκτέλεση λειτουργίας παρτίδας σε ένα έργο File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Εκτέλεση λειτουργίας παρτίδας με ένα σενάριο Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
Εργασία με σενάρια και εντολές Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Ορισμός αριθμού παράλληλων εργασιών . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Χρήση μεταβλητών Tcl για δοκιμή διαφορετικών συχνοτήτων ρολογιού . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Χρήση μεταβλητών Tcl για δοκιμή διαφόρων τεχνολογιών-στόχων . . . . . . . . . . . . . . . . . . . 473 Εκτέλεση σύνθεσης από κάτω προς τα πάνω με ένα σενάριο . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
Αυτοματοποίηση Ροών με το synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Κεφάλαιο 14: Χρήση Πολυεπεξεργασίας
Πολυεπεξεργασία με σημεία μεταγλώττισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
Κεφάλαιο 15: Βελτιστοποίηση για Σχεδιασμούς Μικροημι-Ολοκληρωμένου Συστήματος
Βελτιστοποίηση Σχεδίων Μικροημι-πλαισίων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Εργασία με τα σχέδια Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Καθορισμός syn_radhardlevel στον πηγαίο κώδικα . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 LO
Κεφάλαιο 16: Εργασία με Σύνθεση Εξόδου
Διαβίβαση πληροφοριών στα εργαλεία P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Καθορισμός θέσεων ακίδων . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Καθορισμός θέσεων για θύρες μικροημι-διαύλου . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Καθορισμός τοποθέτησης μακροεντολής και καταχωρητή . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Δημιουργία Εξόδου Ειδικής για τον Προμηθευτή . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
Κεφάλαιο 17: Εκτέλεση Λειτουργιών Μετά τη Σύνθεση
Αυτόματη εκτέλεση P&R μετά τη σύνθεση . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Εργασία με τα Εργαλεία Αναγνώρισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Εκκίνηση από το Εργαλείο Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Αντιμετώπιση Προβλημάτων κατά την Εκκίνηση της Αναγνώρισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Χρήση του Εργαλείου Αναγνώρισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Χρήση σημείων μεταγλώττισης με το εργαλείο αναγνώρισης . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Προσομοίωση με το εργαλείο VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

ΚΕΦΑΛΑΙΟ 1
Εισαγωγή
Αυτή η εισαγωγή στο λογισμικό Synplify Pro® περιγράφει τα εξής:
· Προϊόντα FPGA και Πρωτοτυποποίησης Synopsys, στη σελίδα 16 · Πεδίο εφαρμογής του Εγγράφου, στη σελίδα 21 · Ξεκινώντας, στη σελίδα 22 · Διεπαφή Χρήστη Πάνωview, στη σελίδα 24

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 1: Εισαγωγή

Προϊόντα FPGA και Πρωτοτύπων Synopsys

Προϊόντα FPGA και Πρωτοτύπων Synopsys
Το παρακάτω σχήμα παρουσιάζει την οικογένεια προϊόντων FPGA και πρωτοτύπων Synopsys.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Προϊόντα FPGA και Πρωτοτύπων Synopsys

Κεφάλαιο 1: Εισαγωγή

Εργαλεία Υλοποίησης FPGA
Τα προϊόντα Synplify Pro και Synplify Premier είναι εργαλεία σύνθεσης RTL ειδικά σχεδιασμένα για FPGA (προγραμματιζόμενες συστοιχίες πυλών πεδίου) και CPLD (σύνθετες προγραμματιζόμενες λογικές συσκευές).

Λογισμικό Synplify Pro Synthesis
Το λογισμικό σύνθεσης FPGA Synplify Pro είναι το de facto βιομηχανικό πρότυπο για την παραγωγή σχεδίων FPGA υψηλής απόδοσης και οικονομικής απόδοσης. Η μοναδική του...
Αλγόριθμοι Τεχνολογίας Σύνθεσης Εξαγωγής Συμπεριφοράς® (BEST), εκτελούν
Βελτιστοποιήσεις υψηλού επιπέδου πριν από τη σύνθεση του κώδικα RTL σε συγκεκριμένη λογική FPGA. Αυτή η προσέγγιση επιτρέπει ανώτερες βελτιστοποιήσεις σε όλο το FPGA, γρήγορους χρόνους εκτέλεσης και τη δυνατότητα χειρισμού πολύ μεγάλων σχεδίων. Το λογισμικό Synplify Pro υποστηρίζει τις πιο πρόσφατες δομές γλώσσας VHDL και Verilog, συμπεριλαμβανομένων των SystemVerilog και VHDL 2008. Το εργαλείο είναι ανεξάρτητο από την τεχνολογία, επιτρέποντας γρήγορη και εύκολη επαναστόχευση μεταξύ συσκευών FPGA και προμηθευτών από ένα μόνο έργο σχεδιασμού.

Λογισμικό Synplify Premier Synthesis
Η λειτουργικότητα του Synplify Premier είναι ένα υπερσύνολο του εργαλείου Synplify Pro, παρέχοντας το απόλυτο περιβάλλον υλοποίησης και εντοπισμού σφαλμάτων FPGA. Περιλαμβάνει μια ολοκληρωμένη σουίτα εργαλείων και τεχνολογιών για προηγμένους σχεδιαστές FPGA και χρησιμεύει επίσης ως μηχανή σύνθεσης για πρωτοτύπους ASIC που στοχεύουν σε πρωτότυπα που βασίζονται σε μεμονωμένα FPGA.
Το προϊόν Synplify Premier προσφέρει τόσο σε σχεδιαστές FPGA όσο και σε πρωτοτύπους ASIC που στοχεύουν σε μεμονωμένα FPGA με την πιο αποτελεσματική μέθοδο υλοποίησης σχεδιασμού και εντοπισμού σφαλμάτων. Από την πλευρά της υλοποίησης σχεδιασμού, περιλαμβάνει λειτουργικότητα για κλείσιμο χρονισμού, επαλήθευση λογικής, χρήση IP, συμβατότητα ASIC και υλοποίηση DSP, καθώς και στενή ενσωμάτωση με εργαλεία back-end προμηθευτών FPGA. Από την πλευρά του εντοπισμού σφαλμάτων, παρέχει επαλήθευση FPGA εντός συστήματος, η οποία επιταχύνει δραματικά τη διαδικασία εντοπισμού σφαλμάτων και περιλαμβάνει επίσης μια γρήγορη και σταδιακή μέθοδο για την εύρεση δυσεύρετων προβλημάτων σχεδιασμού.

Χαρακτηριστικά του εργαλείου FPGA της Synopsys
Αυτός ο πίνακας διακρίνει τις κύριες λειτουργίες στα προϊόντα Synplify Pro, Synplify, Synplify Premier και Synplify Premier με Design Planner.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 1: Εισαγωγή

Προϊόντα FPGA και Πρωτοτύπων Synopsys

Synplify Synplify Pro

Εκτέλεση

Σύνθεση Εξαγωγής Συμπεριφοράς

Τεχνολογία® (BESTTM)

Πυρήνας/IP που δημιουργείται από τον προμηθευτή

Υποστήριξη (ορισμένες τεχνολογίες)

Μεταγλωττιστής FSM

Εξερευνητής FSM

Μετατροπή ρολογιού με πύλη

Διοχέτευση μητρώου

Επαναχρονισμός Μητρώου

Εισαγωγή περιορισμού SCOPE®

Χαρακτηριστικά υψηλής αξιοπιστίας

Ολοκληρωμένη τοποθεσία και διαδρομή

Ανάλυση

Αναλυτής HDL®

Επιλογή

Αναλυτής Χρονισμού

Από σημείο σε σημείο

FSM Viewer

Διασταυρούμενη ανίχνευση

Δημιουργία σημείου ανίχνευσης

Identify® Instrumentor

Αναγνώριση εργαλείου εντοπισμού σφαλμάτων

Ανάλυση ισχύος (SAIF)

Φυσικός Σχεδιασμός

Σχέδιο Σχεδιασμού File

Λογική ανάθεση σε περιοχές

Synplify Premier
x
x
χχχχχχχχ
xx
χχχχχ

Synplify Premier DP
x
x
χχχχχχχχ
xx
χχχχχ
xx

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Προϊόντα FPGA και Πρωτοτύπων Synopsys

Κεφάλαιο 1: Εισαγωγή

Εκτίμηση Περιοχής και Χωρητικότητα Περιοχής Αντιστοίχιση Pin Φυσικές Βελτιστοποιήσεις Φυσική Σύνθεση Φυσικός Αναλυτής Synopsys Βιβλιοθήκη DesignWare® Foundation Χρόνος Εκτέλεσης Ιεραρχικός Σχεδιασμός Βελτιωμένη Βελτιστοποίηση Γρήγορη Σύνθεση Πολυεπεξεργασία Μεταγλώττιση σε Σφάλμα Σχεδιασμός Ομάδας Σχεδιασμός Μικτής Γλώσσας Σημεία Μεταγλώττισης Ιεραρχικός Σχεδιασμός Αληθινή Λειτουργία Παρτίδας (Μόνο για Κινητές Άδειες Χρήσης) GUI Λειτουργία Παρτίδας (Κινητές Άδειες Χρήσης) Λειτουργία Παρτίδας P&R Σχολιασμός Δεδομένων P&R Τυπική Επαλήθευση

Synplify Synplify Pro

χχχχ

–

Προσδιορισμός Ενσωμάτωσης

Περιωρισμένος

Synplify Premier
xxx
χχχχχ
χχχχ
x
Λειτουργία σύνθεσης λογικής x

Synplify Premier DP
x
χχχχχ
χχχχχ
χχχχ
x
xx Λειτουργία σύνθεσης λογικής
x

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 1: Εισαγωγή

Προϊόντα FPGA και Πρωτοτύπων Synopsys

Σχολιασμός του Επεξεργαστή Κειμένου Περιβάλλοντος Σχεδίασης Δεδομένων P&R View Παράθυρο παρακολούθησης Παράθυρο μηνυμάτων Παράθυρο Tcl Πολλαπλές υλοποιήσεις Υποστήριξη τεχνολογίας προμηθευτή Χαρακτηριστικά πρωτοτύπων Χαρακτηριστικά χρόνου εκτέλεσης Σημεία μεταγλώττισης Μετατροπή ρολογιού με πύλη Μεταγλώττιση σε περίπτωση σφάλματος

Synplify Synplify Pro

Synplify Premier
xxxxx Επιλεγμένα
χχχχ

Synplify Premier DP
x
xxxxx Επιλεγμένα
χχχχ

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Πεδίο εφαρμογής του Εγγράφου

Κεφάλαιο 1: Εισαγωγή

Πεδίο εφαρμογής του Εγγράφου
Τα παρακάτω εξηγούν το πεδίο εφαρμογής αυτού του εγγράφου και το κοινό στο οποίο απευθύνεται.

Το σύνολο εγγράφων
Αυτός ο οδηγός χρήστη αποτελεί μέρος ενός συνόλου εγγράφων που περιλαμβάνει ένα εγχειρίδιο αναφοράς και ένα εκπαιδευτικό βοήθημα. Προορίζεται για χρήση με τα άλλα έγγραφα του συνόλου. Επικεντρώνεται στην περιγραφή του τρόπου χρήσης του λογισμικού Synopsys FPGA για την εκτέλεση τυπικών εργασιών. Αυτό συνεπάγεται τα εξής:
· Ο οδηγός χρήσης εξηγεί μόνο τις επιλογές που απαιτούνται για την εκτέλεση των τυπικών εργασιών
περιγράφεται στο εγχειρίδιο. Δεν περιγράφει κάθε διαθέσιμη εντολή και επιλογή. Για πλήρεις περιγραφές όλων των επιλογών και της σύνταξης εντολών, ανατρέξτε στο περιβάλλον χρήστη παραπάνω.view κεφάλαιο στο Εγχειρίδιο Αναφοράς Σύνθεσης FPGA της Synopsys.
· Ο οδηγός χρήστη περιέχει πληροφορίες που βασίζονται σε εργασίες. Για μια ανάλυση των
για τον τρόπο οργάνωσης των πληροφοριών, ανατρέξτε στην ενότητα Λήψη βοήθειας, στη σελίδα 22.

Ακροατήριο
Το λογισμικό Synplify Pro απευθύνεται στον προγραμματιστή συστημάτων FPGA. Θεωρείται δεδομένο ότι γνωρίζετε τα εξής:
· Σύνθεση σχεδιασμού · RTL · FPGAs · Verilog/VHDL

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 1: Εισαγωγή

Ξεκινώντας

Ξεκινώντας
Αυτή η ενότητα σάς δείχνει πώς να ξεκινήσετε με το λογισμικό σύνθεσης FPGA της Synopsys. Περιγράφει τα ακόλουθα θέματα, αλλά δεν αντικαθιστά τις πληροφορίες στις οδηγίες εγκατάστασης σχετικά με την αδειοδότηση και την εγκατάσταση:
· Έναρξη του Λογισμικού, στη σελίδα 22 · Λήψη Βοήθειας, στη σελίδα 22

Εκκίνηση του Λογισμικού
1. Εάν δεν το έχετε κάνει ήδη, εγκαταστήστε το λογισμικό σύνθεσης FPGA της Synopsys σύμφωνα με τις οδηγίες εγκατάστασης.
2. Ξεκινήστε το λογισμικό.
Εάν εργάζεστε σε πλατφόρμα Windows, επιλέξτε
Προγράμματα->Συνόψεις->Έκδοση προϊόντος από το κουμπί Έναρξη.
Εάν εργάζεστε σε πλατφόρμα UNIX, πληκτρολογήστε την κατάλληλη εντολή
εντολή στη γραμμή εντολών:
synplify_pro
· Η εντολή ξεκινά το εργαλείο σύνθεσης και ανοίγει το παράθυρο Έργο. Εάν
Εάν έχετε εκτελέσει το λογισμικό στο παρελθόν, το παράθυρο εμφανίζει το προηγούμενο έργο. Για περισσότερες πληροφορίες σχετικά με τη διεπαφή, ανατρέξτε στην ενότητα Διεπαφή χρήστη παραπάνω.view κεφάλαιο του Εγχειριδίου Αναφοράς.

Λήψη βοήθειας
Πριν καλέσετε την Υποστήριξη της Synopsys, ανατρέξτε στις τεκμηριωμένες πληροφορίες. Μπορείτε να αποκτήσετε πρόσβαση στις πληροφορίες ηλεκτρονικά από το μενού Βοήθεια ή να ανατρέξετε στην έκδοση PDF. Ο παρακάτω πίνακας σας δείχνει πώς είναι οργανωμένες οι πληροφορίες.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ξεκινώντας
Για βοήθεια με… Χρήση λειτουργιών λογισμικού Πώς να…
Πληροφορίες ροής
Μηνύματα σφάλματος Άδεια χρήσης Χαρακτηριστικά και οδηγίες Δυνατότητες σύνθεσης Γλώσσα και σύνταξη Σύνταξη Tcl Εντολές σύνθεσης Tcl Ενημερώσεις προϊόντος

Κεφάλαιο 1: Εισαγωγή
Ανατρέξτε στον… Οδηγό χρήστη Synopsys FPGA Synthesis Οδηγός χρήστη Synopsys FPGA Synthesis, σημειώσεις εφαρμογής σχετικά με την υποστήριξη web Οδηγός χρήστη Synopsys FPGA Synthesis, σημειώσεις εφαρμογής σχετικά με την υποστήριξη web Ηλεκτρονική βοήθεια ιστότοπου (επιλέξτε Βοήθεια->Μηνύματα σφάλματος) Synopsys SolvNet WebΕγχειρίδιο αναφοράς Synopsys FPGA Synthesis Εγχειρίδιο αναφοράς Synopsys FPGA Synthesis Εγχειρίδιο αναφοράς Synopsys FPGA Synthesis Ηλεκτρονική βοήθεια (επιλέξτε Βοήθεια->Βοήθεια Tcl) Εγχειρίδιο αναφοράς Synopsys FPGA Synthesis Εγχειρίδιο αναφοράς Synopsys FPGA Synthesis (Web εντολές μενού)

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 1: Εισαγωγή

Διεπαφή χρήστη Πάνωview

Διεπαφή χρήστη Πάνωview
Η διεπαφή χρήστη (UI) αποτελείται από ένα κύριο παράθυρο, που ονομάζεται Έργο viewκαι εξειδικευμένα παράθυρα ή views για διαφορετικές εργασίες. Για λεπτομέρειες σχετικά με κάθε μία από τις λειτουργίες, ανατρέξτε στο Κεφάλαιο 2, Διεπαφή χρήστη Πάνωview του Εγχειριδίου Αναφοράς Σύνθεσης FPGA της Synopsys.

Διεπαφή Synplify Pro

Πίνακας κουμπιών

Έργο Γραμμών Εργαλείων view

Κατάσταση

Αποτελέσματα Υλοποίησης view

Καρτέλες για πρόσβαση views

Παράθυρο LO σεναρίου/μηνυμάτων Tcl

Παράθυρο ρολογιού

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

ΚΕΦΑΛΑΙΟ 2
Ροές Σχεδιασμού Σύνθεσης FPGA
Αυτό το κεφάλαιο περιγράφει τη Ροή Σχεδιασμού Σύνθεσης Λογικής, στη σελίδα 26.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA

Ροή Σχεδιασμού Σύνθεσης Λογικής

Τα εργαλεία FPGA της Synopsys συνθέτουν λογική αρχικά μεταγλωττίζοντας την πηγή RTL σε λογικές δομές ανεξάρτητες από την τεχνολογία και στη συνέχεια βελτιστοποιώντας και αντιστοιχίζοντας τη λογική σε πόρους που αφορούν συγκεκριμένες τεχνολογίες. Μετά τη σύνθεση λογικής, το εργαλείο δημιουργεί μια λίστα δικτύου και περιορισμούς ειδικά για τον προμηθευτή. file που μπορείτε να χρησιμοποιήσετε ως δεδομένα εισόδου στο εργαλείο τοποθέτησης και δρομολόγησης (P&R).
Το παρακάτω σχήμα δείχνει τις φάσεις και τα εργαλεία που χρησιμοποιούνται για τη λογική σύνθεση και μερικές από τις κύριες εισόδους και εξόδους. Μπορείτε να χρησιμοποιήσετε το λογισμικό σύνθεσης Synplify Pro για αυτήν τη ροή. Η διαδραστική ανάλυση χρονισμού είναι προαιρετική. Παρόλο που η ροή δείχνει τον περιορισμό του προμηθευτή fileως άμεσες εισόδους στο εργαλείο P&R, θα πρέπει να προσθέσετε αυτά files στο έργο σύνθεσης για τον χρονισμό μαύρων κουτιών.

Εργαλείο FPGA Synopsys

RTL

Συλλογή RTL

FDC

Σύνθεση Λογικής

Περιορισμοί σύνθεσης λίστας δικτύου που έχει συντεθεί Περιορισμοί προμηθευτή
Εργαλείο Προμηθευτή
Τόπος & Διαδρομή

Διαδικασία Λογικής Σύνθεσης

Για μια ροή σχεδιασμού με οδηγίες βήμα προς βήμα βασισμένες σε συγκεκριμένο σχεδιασμό

δεδομένα, κατεβάστε το εκπαιδευτικό υλικό από το webιστότοπος. Τα ακόλουθα βήματα συνοψίζουν

η διαδικασία σύνθεσης του σχεδιασμού, η οποία απεικονίζεται επίσης στο

το σχήμα που ακολουθεί.

1. Δημιουργήστε ένα έργο.

2. Προσθέστε την πηγή files στο έργο.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ροή Σχεδιασμού Σύνθεσης Λογικής

Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA

3. Ορίστε χαρακτηριστικά και περιορισμούς για το σχεδιασμό.
4. Ορίστε επιλογές για την υλοποίηση στο παράθυρο διαλόγου Επιλογές υλοποίησης.
5. Κάντε κλικ στην επιλογή Εκτέλεση για να εκτελέσετε τη σύνθεση λογικής.
6. Αναλύστε τα αποτελέσματα, χρησιμοποιώντας εργαλεία όπως το αρχείο καταγραφής file, το σχηματικό του HDL Analyst views, το παράθυρο Μηνύματος και το Παράθυρο Παρακολούθησης.
Αφού ολοκληρώσετε το σχεδιασμό, μπορείτε να χρησιμοποιήσετε την έξοδο files για να εκτελέσετε την εντολή place-and-route με το εργαλείο προμηθευτή και να υλοποιήσετε το FPGA.
Το παρακάτω σχήμα παραθέτει τα κύρια βήματα της ροής:

Δημιουργία έργου
Προσθήκη πηγής Files
Ορισμός περιορισμών
Ορίστε τις επιλογές
Εκτελέστε το λογισμικό
Ανάλυση αποτελεσμάτων Δεν επιτεύχθηκαν στόχοι;
Ναι Τόπος και Διαδρομή

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA

Ροή Σχεδιασμού Σύνθεσης Λογικής

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

ΚΕΦΑΛΑΙΟ 3
Προετοιμασία της εισόδου
Όταν συνθέτετε ένα σχέδιο, πρέπει να δημιουργήσετε δύο είδη files: HDL fileπου περιγράφουν το σχεδιασμό και το έργο σας files για τη διαχείριση του σχεδιασμού. Αυτό το κεφάλαιο περιγράφει τις διαδικασίες για τη ρύθμιση αυτών files και το έργο. Καλύπτει τα ακόλουθα:
· Ρύθμιση πηγής HDL Files, στη σελίδα 30 · Χρήση Μικτής Γλωσσικής Πηγής Files, στη σελίδα 44 · Χρήση του Incremental Compiler, στη σελίδα 49 · Χρήση της Structural Verilog Flow, στη σελίδα 51 · Εργασία με Περιορισμούς Files, στη σελίδα 53

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

Ρύθμιση πηγής HDL Files
Αυτή η ενότητα περιγράφει τον τρόπο ρύθμισης της πηγής σας files; έργο file Η εγκατάσταση περιγράφεται στην ενότητα Ρύθμιση έργου Files, στη σελίδα 58. Πηγή fileμπορεί να είναι σε Verilog ή VHDL. Για πληροφορίες σχετικά με τη δομή του fileΓια τη σύνθεση, ανατρέξτε στο Εγχειρίδιο Αναφοράς. Αυτή η ενότητα εξετάζει τα ακόλουθα θέματα:
· Δημιουργία πηγής HDL Files, στη σελίδα 30 · Χρήση του Επεξεργαστή Βοήθειας Περιβάλλοντος, στη σελίδα 32 · Έλεγχος Πηγής HDL Files, στη σελίδα 34 · Επεξεργασία πηγής HDL Files με τον ενσωματωμένο επεξεργαστή κειμένου, στη σελίδα 35 · Χρήση εξωτερικού επεξεργαστή κειμένου, στη σελίδα 41 · Ρύθμιση προτιμήσεων παραθύρου επεξεργασίας, στη σελίδα 39 · Χρήση επεκτάσεων βιβλιοθήκης για τη βιβλιοθήκη Verilog Files, στη σελίδα 42

Δημιουργία πηγής HDL Files
Αυτή η ενότητα περιγράφει τον τρόπο χρήσης του ενσωματωμένου επεξεργαστή κειμένου για τη δημιουργία πηγαίου κώδικα. files, αλλά δεν εμβαθύνει σε λεπτομέρειες για το τι files περιέχουν. Για λεπτομέρειες σχετικά με το τι μπορείτε και τι δεν μπορείτε να συμπεριλάβετε, καθώς και πληροφορίες για τον συγκεκριμένο προμηθευτή, ανατρέξτε στο Εγχειρίδιο Αναφοράς. Εάν έχετε ήδη τον πηγαίο κώδικα files, μπορείτε να χρησιμοποιήσετε τον επεξεργαστή κειμένου για να ελέγξετε τη σύνταξη ή να επεξεργαστείτε το file (βλ. Έλεγχος πηγής HDL) Files, στη σελίδα 34 και Επεξεργασία πηγής HDL Files με τον ενσωματωμένο επεξεργαστή κειμένου, στη σελίδα 35).
Μπορείτε να χρησιμοποιήσετε Verilog ή VHDL για την πηγή σας fileμικρό. Ο fileέχουν v (Verilog) ή vhd (VHDL) file επεκτάσεις, αντίστοιχα. Μπορείτε να χρησιμοποιήσετε Verilog και VHDL files στο ίδιο σχέδιο. Για πληροφορίες σχετικά με τη χρήση ενός συνδυασμού εισόδου Verilog και VHDL files, βλ. Χρήση Μικτής Γλωσσικής Πηγής Files, στη σελίδα 44.
1. Για να δημιουργήσετε μια νέα πηγή file είτε κάντε κλικ στο HDL file εικονίδιο ( ) ή κάντε τα εξής:
Επιλέγω File->Νέο ή πατήστε Ctrl-n.
Στο παράθυρο διαλόγου Νέα, επιλέξτε τον τύπο πηγής file θέλετε να δημιουργήσετε,
Verilog ή VHDL. Σημειώστε ότι μπορείτε να χρησιμοποιήσετε τον Επεξεργαστή Βοήθειας Περιβάλλοντος για σχέδια Verilog που περιέχουν δομές SystemVerilog στον πηγαίο κώδικα.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

fileΓια περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Χρήση του Επεξεργαστή Βοήθειας Περιεχομένων, στη σελίδα 32.
Εάν χρησιμοποιείτε τη μορφή Verilog 2001 ή SystemVerilog, βεβαιωθείτε ότι έχετε ενεργοποιήσει την επιλογή Verilog 2001 ή System Verilog πριν εκτελέσετε τη σύνθεση (Έργο->Επιλογές υλοποίησης->καρτέλα Verilog). Η προεπιλεγμένη μορφή Verilog file Η μορφή για νέα έργα είναι SystemVerilog.

Πληκτρολογήστε ένα όνομα και μια τοποθεσία για το file και κάντε κλικ στο OK. Μια κενή επεξεργασία
Ανοίγει ένα παράθυρο με αριθμούς γραμμών στα αριστερά.
2. Πληκτρολογήστε τις πληροφορίες πηγής στο παράθυρο ή αποκόψτε και επικολλήστε τις. Ανατρέξτε στην ενότητα Επεξεργασία πηγής HDL Files με τον ενσωματωμένο επεξεργαστή κειμένου, στη σελίδα 35 για περισσότερες πληροφορίες σχετικά με την εργασία στο παράθυρο Επεξεργασία.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

Για τα καλύτερα δυνατά αποτελέσματα σύνθεσης, ελέγξτε το Εγχειρίδιο Αναφοράς και βεβαιωθείτε ότι χρησιμοποιείτε αποτελεσματικά τις διαθέσιμες δομές και τα χαρακτηριστικά και τις οδηγίες που αφορούν συγκεκριμένα τον προμηθευτή.
3. Αποθηκεύστε το file επιλέγοντας File->Αποθήκευση ή το εικονίδιο Αποθήκευσης ( ).
Μόλις δημιουργήσετε μια πηγή file, μπορείτε να ελέγξετε ότι έχετε τη σωστή σύνταξη, όπως περιγράφεται στην ενότητα Έλεγχος πηγής HDL Files, στη σελίδα 34.

Χρήση του Επεξεργαστή Βοήθειας Περιβάλλοντος
Όταν δημιουργείτε ή ανοίγετε ένα σχέδιο Verilog file, χρησιμοποιήστε το κουμπί Βοήθειας Περιβάλλοντος που εμφανίζεται στο κάτω μέρος του παραθύρου για να σας βοηθήσει να προγραμματίσετε με δομές Verilog/SystemVerilog στον πηγαίο κώδικα. file ή εντολές περιορισμού Tcl στο Tcl σας file.
Για να χρησιμοποιήσετε τον Επεξεργαστή Βοήθειας Περιβάλλοντος:
1. Κάντε κλικ στο κουμπί Βοήθεια με το περιβάλλον για να εμφανίσετε αυτό το πρόγραμμα επεξεργασίας κειμένου.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

2. Όταν επιλέγετε μια κατασκευή στην αριστερή πλευρά του παραθύρου, εμφανίζεται η περιγραφή της ηλεκτρονικής βοήθειας για την κατασκευή. Εάν η επιλεγμένη κατασκευή έχει ενεργοποιημένη αυτήν τη λειτουργία, το θέμα της ηλεκτρονικής βοήθειας εμφανίζεται στο επάνω μέρος του παραθύρου και ένας γενικός κώδικας ή πρότυπο εντολής για αυτήν την κατασκευή εμφανίζεται στο κάτω μέρος.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

3. Το κουμπί Εισαγωγή προτύπου είναι επίσης ενεργοποιημένο. Όταν κάνετε κλικ στο κουμπί Εισαγωγή προτύπου, ο κώδικας ή η εντολή που εμφανίζεται στο παράθυρο προτύπου εισάγεται στο file στη θέση του δρομέα. Αυτό σας επιτρέπει να εισάγετε εύκολα τον κώδικα ή την εντολή και να τον τροποποιήσετε για το σχέδιο που πρόκειται να συνθέσετε.
4. Εάν θέλετε να αντιγράψετε μόνο μέρη του προτύπου, επιλέξτε τον κώδικα ή την εντολή που θέλετε να εισαγάγετε και κάντε κλικ στην επιλογή Αντιγραφή. Στη συνέχεια, μπορείτε να τον επικολλήσετε στο file.

Έλεγχος πηγής HDL Files

Το λογισμικό ελέγχει αυτόματα την πηγή HDL σας files όταν τα μεταγλωττίζει, αλλά αν θέλετε να ελέγξετε τον πηγαίο κώδικά σας πριν από τη σύνθεση, χρησιμοποιήστε την ακόλουθη διαδικασία. Υπάρχουν δύο είδη ελέγχων που κάνετε στο λογισμικό σύνθεσης: σύνταξη και σύνθεση.

1. Επιλέξτε την πηγή files θέλετε να ελέγξετε.
Για να ελέγξετε όλες τις πηγές files σε ένα έργο, αποεπιλέξτε όλα files στο
λίστα έργων και βεβαιωθείτε ότι κανένα από τα fileείναι ανοιχτά σε ένα ενεργό παράθυρο. Εάν έχετε μια ενεργή πηγή file, το λογισμικό ελέγχει μόνο την ενεργή file.
Για να ελέγξετε ένα μόνο file, ανοίξτε το file με File-> Ανοίξτε ή κάντε διπλό κλικ στο
file στο παράθυρο Έργο. Εάν έχετε περισσότερα από ένα file ανοίξετε και θέλετε να ελέγξετε μόνο ένα από αυτά, τοποθετήστε τον κέρσορα στο κατάλληλο file παράθυρο για να βεβαιωθείτε ότι είναι το ενεργό παράθυρο.

2. Για να ελέγξετε τη σύνταξη, επιλέξτε Εκτέλεση->Έλεγχος σύνταξης ή πατήστε Shift+F7.

Το λογισμικό εντοπίζει συντακτικά λάθη, όπως λανθασμένες λέξεις-κλειδιά και σημεία στίξης, και αναφέρει τυχόν λάθη σε ξεχωριστό αρχείο καταγραφής. file (syntax.log). Εάν δεν εντοπιστούν σφάλματα, ένας επιτυχής έλεγχος σύνταξης αναφέρεται στο κάτω μέρος αυτού του αρχείου. file.

3. Για να εκτελέσετε έναν έλεγχο σύνθεσης, επιλέξτε Εκτέλεση->Έλεγχος Σύνθεσης ή πατήστε Shift+F8.

Το λογισμικό εντοπίζει σφάλματα που σχετίζονται με το υλικό, όπως λανθασμένη κωδικοποίηση

flip-flops και αναφέρει τυχόν σφάλματα σε ξεχωριστό αρχείο καταγραφής file (σύνταξη.log). Εάν υπάρχει

δεν υπάρχουν σφάλματα, ένας επιτυχής έλεγχος σύνταξης αναφέρεται στο κάτω μέρος αυτού

file.

4. Πρview τα σφάλματα ανοίγοντας το syntax.log file όταν σας ζητηθεί και χρησιμοποιήστε την Εύρεση για να εντοπίσετε το μήνυμα σφάλματος (αναζητήστε @E). Κάντε διπλό κλικ στο

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Κωδικός σφάλματος 5 χαρακτήρων ή κάντε κλικ στο κείμενο του μηνύματος και πατήστε F1 για να εμφανιστεί η ηλεκτρονική βοήθεια για το μήνυμα σφάλματος.
5. Εντοπίστε το τμήμα του κώδικα που ευθύνεται για το σφάλμα κάνοντας διπλό κλικ στο κείμενο του μηνύματος στο αρχείο syntax.log fileΤο παράθυρο του Επεξεργαστή Κειμένου ανοίγει τον κατάλληλο πηγαίο κώδικα file και επισημαίνει τον κώδικα που προκάλεσε το σφάλμα.
6. Επαναλάβετε τα βήματα 4 και 5 μέχρι να διορθωθούν όλα τα συντακτικά και συνθετικά σφάλματα.
Τα μηνύματα μπορούν να κατηγοριοποιηθούν ως σφάλματα, προειδοποιήσεις ή σημειώσεις.view όλα τα μηνύματα και να επιλύσετε τυχόν σφάλματα. Οι προειδοποιήσεις είναι λιγότερο σοβαρές από τα σφάλματα, αλλά πρέπει να τις διαβάσετε και να τις κατανοήσετε ακόμη και αν δεν τα επιλύσετε όλα. Οι σημειώσεις είναι ενημερωτικές και δεν χρειάζεται να επιλυθούν.

Επεξεργασία πηγής HDL Files με τον ενσωματωμένο επεξεργαστή κειμένου
Ο ενσωματωμένος επεξεργαστής κειμένου διευκολύνει τη δημιουργία του πηγαίου κώδικα HDL, view ή επεξεργαστείτε το όταν χρειάζεται να διορθώσετε σφάλματα. Εάν θέλετε να χρησιμοποιήσετε ένα εξωτερικό πρόγραμμα επεξεργασίας κειμένου, ανατρέξτε στην ενότητα Χρήση εξωτερικού προγράμματος επεξεργασίας κειμένου, στη σελίδα 41.
1. Κάντε ένα από τα παρακάτω για να ανοίξετε έναν πηγαίο κώδικα file για viewεπεξεργασία ή επεξεργασία:
Για να ανοίξετε αυτόματα το πρώτο file στη λίστα με σφάλματα, πατήστε F5.
Για να ανοίξετε ένα συγκεκριμένο file, κάντε διπλό κλικ στο file στο παράθυρο Έργου ή
χρήση File->Άνοιγμα (Ctrl-o) και καθορισμός της πηγής file.
Ανοίγει το παράθυρο του Επεξεργαστή Κειμένου και εμφανίζεται ο πηγαίος κώδικας fileΟι γραμμές είναι αριθμημένες. Οι λέξεις-κλειδιά είναι με μπλε χρώμα και τα σχόλια με πράσινο. Οι τιμές συμβολοσειρών είναι με κόκκινο. Εάν θέλετε να αλλάξετε αυτά τα χρώματα, ανατρέξτε στην ενότητα Ρύθμιση προτιμήσεων επεξεργασίας παραθύρου, στη σελίδα 39.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

2. Για να επεξεργαστείτε ένα file, πληκτρολογήστε απευθείας στο παράθυρο.
Αυτός ο πίνακας συνοψίζει τις συνήθεις λειτουργίες επεξεργασίας που μπορείτε να χρησιμοποιήσετε. Μπορείτε επίσης να χρησιμοποιήσετε τις συντομεύσεις πληκτρολογίου αντί για τις εντολές.

Να…

Κάνω…

Αποκοπή, αντιγραφή και επικόλληση. Επιλέξτε την εντολή από το αναδυόμενο παράθυρο (κρατήστε πατημένο το δεξί κουμπί του ποντικιού για αναίρεση ή επαναλάβετε μια ενέργεια) ή το μενού Επεξεργασία.

Μετάβαση σε μια συγκεκριμένη γραμμή

Πατήστε Ctrl-g ή επιλέξτε Επεξεργασία->Μετάβαση σε, πληκτρολογήστε τον αριθμό γραμμής και κάντε κλικ στο OK.

Εύρεση κειμένου

Πατήστε Ctrl-f ή επιλέξτε Επεξεργασία -> Εύρεση. Πληκτρολογήστε το κείμενο που θέλετε να βρείτε και κάντε κλικ στο OK.

Αντικατάσταση κειμένου

Πατήστε Ctrl-h ή επιλέξτε Επεξεργασία->Αντικατάσταση. Πληκτρολογήστε το κείμενο που θέλετε να βρείτε και το κείμενο με το οποίο θέλετε να το αντικαταστήσετε. Κάντε κλικ στο OK.

Ολοκλήρωση μιας λέξης-κλειδιού

Πληκτρολογήστε αρκετούς χαρακτήρες για να προσδιορίσετε μοναδικά τη λέξη-κλειδί και πατήστε Esc.

Εσοχή κειμένου στα δεξιά Επιλέξτε το μπλοκ και πατήστε Tab. Εσοχή κειμένου στα αριστερά LSOεπιλέξτε το μπλοκ και πατήστε Shift-Tab.

Αλλαγή σε κεφαλαία γράμματα Επιλέξτε το κείμενο και, στη συνέχεια, επιλέξτε Επεξεργασία->Για προχωρημένους ->Κεφαλαία γράμματα ή πατήστε Ctrl-Shift-u.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Προς… Αλλαγή σε πεζά γράμματα Προσθήκη σχολίων μπλοκ
Επεξεργασία στηλών

Κάνω…
Επιλέξτε το κείμενο και, στη συνέχεια, επιλέξτε Επεξεργασία->Για προχωρημένους ->Πεζά ή πατήστε Ctrl-u.
Τοποθετήστε τον κέρσορα στην αρχή του κειμένου του σχολίου και επιλέξτε Επεξεργασία->Για προχωρημένους->Κώδικας σχολίου ή πατήστε Alt-c.
Πατήστε Alt και χρησιμοποιήστε το αριστερό κουμπί του ποντικιού για να επιλέξετε τη στήλη. Σε ορισμένες πλατφόρμες, πρέπει να χρησιμοποιήσετε το πλήκτρο στο οποίο αντιστοιχίζεται η λειτουργικότητα Alt, όπως το πλήκτρο Meta ή το πλήκτρο Diamond.

3. Για να αποκόψετε και να επικολλήσετε ένα τμήμα ενός εγγράφου PDF, επιλέξτε το εικονίδιο Επιλογής κειμένου σε σχήμα Τ, επισημάνετε το κείμενο που χρειάζεστε και αντιγράψτε και επικολλήστε το στο fileΤο εικονίδιο Επιλογή κειμένου σάς επιτρέπει να επιλέξετε μέρη του εγγράφου.
4. Για να δημιουργήσετε και να εργαστείτε με σελιδοδείκτες στο file, δείτε τον παρακάτω πίνακα.
Οι σελιδοδείκτες είναι ένας βολικός τρόπος για να πλοηγηθείτε για πολύ files ή για να μεταβείτε σε σημεία στον κώδικα στα οποία αναφέρεστε συχνά. Μπορείτε να χρησιμοποιήσετε τα εικονίδια στη γραμμή εργαλείων Επεξεργασία για αυτές τις λειτουργίες. Εάν δεν μπορείτε να δείτε τη γραμμή εργαλείων Επεξεργασία στη δεξιά πλευρά του παραθύρου σας, αλλάξτε το μέγεθος ορισμένων από τις άλλες γραμμές εργαλείων.

Για να… Εισαγωγή σελιδοδείκτη
Διαγραφή σελιδοδείκτη
Διαγραφή όλων των σελιδοδεικτών

Κάνω…
Κάντε κλικ οπουδήποτε στη γραμμή που θέλετε να προσθέσετε σελιδοδείκτη. Επιλέξτε Επεξεργασία->Εναλλαγή σελιδοδεικτών, πατήστε Ctrl-F2 ή επιλέξτε το πρώτο εικονίδιο στη γραμμή εργαλείων Επεξεργασία. Ο αριθμός γραμμής επισημαίνεται για να υποδείξει ότι υπάρχει ένας σελιδοδείκτης στην αρχή αυτής της γραμμής.
Κάντε κλικ οπουδήποτε στη γραμμή με τον σελιδοδείκτη. Επιλέξτε Επεξεργασία->Εναλλαγή σελιδοδεικτών, πατήστε Ctrl-F2 ή επιλέξτε το πρώτο εικονίδιο στη γραμμή εργαλείων Επεξεργασία. Ο αριθμός γραμμής δεν επισημαίνεται πλέον μετά τη διαγραφή του σελιδοδείκτη.
Επιλέξτε Επεξεργασία->Διαγραφή όλων των σελιδοδεικτών, πατήστε Ctrl-Shift-F2 ή επιλέξτε το τελευταίο εικονίδιο στη γραμμή εργαλείων Επεξεργασία. Οι αριθμοί γραμμών δεν επισημαίνονται πλέον μετά τη διαγραφή των σελιδοδεικτών.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

Να…
Πλοηγηθείτε σε ένα file χρησιμοποιώντας σελιδοδείκτες

Κάνω…
Χρησιμοποιήστε τις εντολές Επόμενος σελιδοδείκτης (F2) και Προηγούμενος σελιδοδείκτης (Shift-F2) από το μενού Επεξεργασία ή τα αντίστοιχα εικονίδια από τη γραμμή εργαλείων Επεξεργασία για να μεταβείτε στον σελιδοδείκτη που θέλετε.

5. Για να διορθώσετε σφάλματα ή ναview προειδοποιήσεις στον πηγαίο κώδικα, κάντε τα εξής:
Άνοιγμα του HDL file με το σφάλμα ή την προειδοποίηση κάνοντας διπλό κλικ στο file
στη λίστα έργων.
Πατήστε F5 για να μεταβείτε στο πρώτο σφάλμα, προειδοποίηση ή σημείωση στο fileΣτο
Στο κάτω μέρος του παραθύρου Επεξεργασία, βλέπετε το κείμενο του μηνύματος.
Για να μεταβείτε στο επόμενο σφάλμα, προειδοποίηση ή σημείωση, επιλέξτε Εκτέλεση->Επόμενο σφάλμα/προειδοποίηση
ή πατήστε F5. Εάν δεν υπάρχουν άλλα μηνύματα στο file, βλέπετε το μήνυμα "Δεν υπάρχουν άλλα σφάλματα/προειδοποιήσεις/σημειώσεις" στο κάτω μέρος του παραθύρου επεξεργασίας. Επιλέξτε Εκτέλεση->Επόμενο σφάλμα/προειδοποίηση ή πατήστε F5 για να μεταβείτε στο σφάλμα, την προειδοποίηση ή τη σημείωση στο επόμενο file.
Για να επιστρέψετε σε ένα προηγούμενο σφάλμα, προειδοποίηση ή σημείωση, επιλέξτε
Εκτέλεση->Προηγούμενο σφάλμα/προειδοποίηση ή πατήστε Shift-F5.
6. Για να εμφανίσετε τη βοήθεια για το μήνυμα σφάλματος για μια πλήρη περιγραφή του σφάλματος, της προειδοποίησης ή της σημείωσης:
Άνοιγμα του αρχείου καταγραφής μορφής κειμένου file (κλικ View Αρχείο καταγραφής) και κάντε διπλό κλικ στο
τον κωδικό σφάλματος 5 χαρακτήρων ή κάντε κλικ στο κείμενο του μηνύματος και πατήστε F1.
Άνοιγμα του αρχείου καταγραφής HTML file και κάντε κλικ στον κωδικό σφάλματος 5 χαρακτήρων.
Στο παράθυρο Tcl, κάντε κλικ στην καρτέλα Μηνύματα και κάντε κλικ στο 5-χαρακτήρων
κωδικός σφάλματος στη στήλη ID.
7. Για διασταυρούμενη διερεύνηση από το παράθυρο πηγαίου κώδικα σε άλλα views, ανοίξτε το view και επιλέξτε το κομμάτι κώδικα. Ανατρέξτε στην ενότητα Διασταυρούμενη ανίχνευση από το παράθυρο του επεξεργαστή κειμένου, στη σελίδα 246 για λεπτομέρειες.
8. Όταν διορθώσετε όλα τα σφάλματα, επιλέξτε File->Αποθήκευση ή κάντε κλικ στο εικονίδιο Αποθήκευση για να αποθηκεύσετε το file.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση προτιμήσεων παραθύρου επεξεργασίας
Μπορείτε να προσαρμόσετε τις γραμματοσειρές και τα χρώματα που χρησιμοποιούνται σε ένα παράθυρο Επεξεργασίας κειμένου.
1. Επιλέξτε Επιλογές->Επιλογές Επεξεργαστή και είτε Επεξεργαστής Synopsys είτε Εξωτερικός Επεξεργαστής. Για περισσότερες πληροφορίες σχετικά με τον εξωτερικό επεξεργαστή, ανατρέξτε στην ενότητα Χρήση εξωτερικού επεξεργαστή κειμένου, στη σελίδα 41.
2. Στη συνέχεια, ανάλογα με τον τύπο του file Μόλις ανοίξετε, μπορείτε να ορίσετε τις προτιμήσεις φόντου, χρωματισμού σύνταξης και γραμματοσειράς που θα χρησιμοποιούνται με τον επεξεργαστή κειμένου.

Σημείωση: Στη συνέχεια, οι προτιμήσεις επεξεργασίας κειμένου που ορίζετε για αυτό file θα ισχύει για όλα fileαυτού file τύπος.

Το παράθυρο Επεξεργασία κειμένου μπορεί να χρησιμοποιηθεί για τον ορισμό προτιμήσεων για το έργο files, πηγή files (Verilog/VHDL), αρχείο καταγραφής files, Tcl files, περιορισμός files ή άλλη προεπιλογή files από το παράθυρο διαλόγου Επιλογές προγράμματος επεξεργασίας.
3. Μπορείτε να ορίσετε χρώματα σύνταξης για ορισμένες κοινές επιλογές σύνταξης, όπως λέξεις-κλειδιά, συμβολοσειρές και σχόλια. Για παράδειγμαample στο ημερολόγιο file, οι προειδοποιήσεις και τα σφάλματα μπορούν να κωδικοποιηθούν με χρώματα για εύκολη αναγνώριση.
Κάντε κλικ στο πεδίο "Προσκηνίο" ή "Φόντο" για το αντίστοιχο αντικείμενο στο πεδίο "Χρωματισμός σύνταξης" για να εμφανίσετε την παλέτα χρωμάτων.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

Μπορείτε να επιλέξετε βασικά χρώματα ή να ορίσετε προσαρμοσμένα χρώματα και να τα προσθέσετε στην προσαρμοσμένη παλέτα χρωμάτων σας. Για να επιλέξετε το χρώμα που επιθυμείτε, κάντε κλικ στο OK.
4. Για να ορίσετε τη γραμματοσειρά και το μέγεθος γραμματοσειράς για το πρόγραμμα επεξεργασίας κειμένου, χρησιμοποιήστε τα αναπτυσσόμενα μενού.
5. Επιλέξτε Διατήρηση καρτελών για να ενεργοποιήσετε τις ρυθμίσεις καρτελών και, στη συνέχεια, ορίστε την απόσταση μεταξύ των καρτελών χρησιμοποιώντας το επάνω ή κάτω βέλος για το Μέγεθος καρτέλας.

ΜΜ 6. Κάντε κλικ στο OK στη φόρμα Επιλογές Επεξεργαστή.
© 2014 Synopsys, Inc. 40

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση εξωτερικού επεξεργαστή κειμένου
Μπορείτε να χρησιμοποιήσετε ένα εξωτερικό πρόγραμμα επεξεργασίας κειμένου όπως το vi ή το emacs αντί για το ενσωματωμένο πρόγραμμα επεξεργασίας κειμένου. Κάντε τα εξής για να ενεργοποιήσετε ένα εξωτερικό πρόγραμμα επεξεργασίας κειμένου. Για πληροφορίες σχετικά με τη χρήση του ενσωματωμένου προγράμματος επεξεργασίας κειμένου, ανατρέξτε στην ενότητα Επεξεργασία πηγαίου κώδικα HDL. Files με τον ενσωματωμένο επεξεργαστή κειμένου, στη σελίδα 35.
1. Επιλέξτε Επιλογές->Επιλογές Επεξεργαστή και ενεργοποιήστε την επιλογή Εξωτερικός Επεξεργαστής.
2. Επιλέξτε τον εξωτερικό επεξεργαστή, χρησιμοποιώντας την κατάλληλη μέθοδο για το λειτουργικό σας σύστημα.
Εάν εργάζεστε σε πλατφόρμα Windows, κάντε κλικ στο κουμπί …(Αναζήτηση)
και επιλέξτε το εκτελέσιμο αρχείο εξωτερικού επεξεργαστή κειμένου.
Από μια πλατφόρμα UNIX ή Linux για ένα πρόγραμμα επεξεργασίας κειμένου που δημιουργεί το δικό του
στο παράθυρο, κάντε κλικ στο κουμπί … Αναζήτηση και επιλέξτε το εκτελέσιμο αρχείο του εξωτερικού προγράμματος επεξεργασίας κειμένου.
Από μια πλατφόρμα UNIX για ένα πρόγραμμα επεξεργασίας κειμένου που δεν δημιουργεί το δικό του
στο παράθυρο, μην χρησιμοποιήσετε το κουμπί … Browse. Αντ' αυτού, πληκτρολογήστε xterm -e editor. Το παρακάτω σχήμα δείχνει το VI που έχει οριστεί ως εξωτερικός επεξεργαστής.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ρύθμιση πηγής HDL Files

Από μια πλατφόρμα Linux, για ένα πρόγραμμα επεξεργασίας κειμένου που δεν δημιουργεί το δικό του
στο παράθυρο, μην χρησιμοποιήσετε το κουμπί … Αναζήτηση. Αντ' αυτού, πληκτρολογήστε gnome-terminal -x editor. Για να χρησιμοποιήσετε τον emacs για παράδειγμαampδηλ., πληκτρολογήστε gnome-terminal -x emacs.
Το λογισμικό έχει δοκιμαστεί με τα προγράμματα επεξεργασίας κειμένου emacs και vi.
3. Κάντε κλικ στο OK.

Χρήση επεκτάσεων βιβλιοθήκης για τη βιβλιοθήκη Verilog Files
Οι επεκτάσεις βιβλιοθήκης μπορούν να προστεθούν στη βιβλιοθήκη Verilog fileπου περιλαμβάνονται στο σχεδιασμό σας για το έργο. Όταν παρέχετε διαδρομές αναζήτησης στους καταλόγους που περιέχουν τη βιβλιοθήκη Verilog files, μπορείτε να καθορίσετε αυτές τις νέες επεκτάσεις βιβλιοθήκης καθώς και τα Verilog και SystemVerilog (.v και .sv) file επεκτάσεις.
Για να το κάνετε αυτό:
1. Επιλέξτε την καρτέλα Verilog του πίνακα Επιλογές υλοποίησης.
2. Καθορίστε τις τοποθεσίες των Καταλόγων Βιβλιοθήκης για τη βιβλιοθήκη Verilog fileπου θα συμπεριληφθούν στο σχέδιό σας για το έργο.
3. Καθορίστε τις επεκτάσεις της βιβλιοθήκης.
Μπορούν να καθοριστούν οποιεσδήποτε επεκτάσεις βιβλιοθήκης, όπως .av, .bv, .cv, .xxx, .va, .vas (ξεχωριστές επεκτάσεις βιβλιοθήκης με κενό).
Το παρακάτω σχήμα σας δείχνει πού να εισαγάγετε τις επεκτάσεις της βιβλιοθήκης στο παράθυρο διαλόγου.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση πηγής HDL Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Το ισοδύναμο Tcl για αυτό το παράδειγμαample είναι η ακόλουθη εντολή:
set_option -libext .av .bv .cv .dv .ev
Για λεπτομέρειες, ανατρέξτε στο libext, στη σελίδα 57 στην Αναφορά Εντολών.
4. Αφού μεταγλωττίσετε το σχέδιο, μπορείτε να το επαληθεύσετε στο αρχείο καταγραφής file ότι η βιβλιοθήκη files με αυτές τις επεκτάσεις φορτώθηκαν και διαβάστηκαν. Για παράδειγμαample:
@N: Εκτέλεση του Verilog Compiler σε λειτουργία SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Φόρτωση file C:dirlib1sub1.av από τον καθορισμένο κατάλογο βιβλιοθήκης C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Φόρτωση file C:dirlib2sub2.bv από τον καθορισμένο κατάλογο βιβλιοθήκης C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Φόρτωση file

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση Μικτής Γλωσσικής Πηγής Files

C:dirlib3sub3.cv από τον καθορισμένο κατάλογο βιβλιοθήκης C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Φόρτωση file C:dirlib4sub4.dv από τον καθορισμένο κατάλογο βιβλιοθήκης C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Φόρτωση file C:dirlib5sub5.ev από τον καθορισμένο κατάλογο βιβλιοθήκης C:dirlib5 @I::”C:dirlib5sub5.ev” Ο έλεγχος σύνταξης Verilog ολοκληρώθηκε με επιτυχία!

Χρήση Μικτής Γλωσσικής Πηγής Files
Με το λογισμικό Synplify Pro, μπορείτε να χρησιμοποιήσετε ένα μείγμα εισόδου VHDL και Verilog. files στο έργο σας. Για παράδειγμαampστοιχεία της VHDL και της Verilog files, ανατρέξτε στο Εγχειρίδιο Αναφοράς.
1. Να θυμάστε ότι η Verilog δεν υποστηρίζει θύρες VHDL χωρίς περιορισμούς και ρυθμίστε τη σχεδίαση μικτής γλώσσας files ανάλογα.
2. Αν θέλετε να οργανώσετε το Verilog και το VHDL files σε διαφορετικούς φακέλους, επιλέξτε Επιλογές->Έργο View Επιλογές και εναλλαγή στο View Σχέδιο Files στην επιλογή Φάκελοι.
Όταν προσθέσετε το files στο έργο, το Verilog και το VHDL fileβρίσκονται σε ξεχωριστούς φακέλους στο Έργο view.
3. Όταν ανοίγετε ένα έργο ή δημιουργείτε ένα νέο, προσθέστε τα Verilog και VHDL files ως εξής:
Επιλέξτε το Έργο->Προσθήκη Πηγής File εντολή ή κάντε κλικ στην εντολή Προσθήκη File κουμπί. Στη φόρμα, ορίστε Files τύπου σε HDL Files (*.vhd, *.vhdl, *.v). Επιλέξτε το Verilog και το VHDL fileπου θέλετε και προσθέστε τα στο δικό σας
έργο. Κάντε κλικ στο OK. Για λεπτομέρειες σχετικά με την προσθήκη files σε ένα έργο, ανατρέξτε στην ενότητα Πραγματοποίηση αλλαγών σε ένα έργο, στη σελίδα 62.
LO

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Χρήση Μικτής Γλωσσικής Πηγής Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Ο fileΤα s που προσθέσατε εμφανίζονται στο Έργο viewΑυτό το σχήμα δείχνει το files τακτοποιημένα σε ξεχωριστούς φακέλους.
4. Όταν ορίζετε επιλογές συσκευής (κουμπί Επιλογές υλοποίησης), καθορίστε τη λειτουργική μονάδα ανώτατου επιπέδου. Για περισσότερες πληροφορίες σχετικά με τον ορισμό επιλογών συσκευής, ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75.
Εάν η ενότητα ανώτατου επιπέδου είναι η Verilog, κάντε κλικ στην καρτέλα Verilog και πληκτρολογήστε
όνομα της ενότητας ανώτατου επιπέδου.
Εάν η ενότητα ανώτατου επιπέδου είναι VHDL, κάντε κλικ στην καρτέλα VHDL και πληκτρολογήστε το όνομα
της οντότητας ανώτατου επιπέδου. Εάν η ενότητα ανώτατου επιπέδου δεν βρίσκεται στην προεπιλεγμένη βιβλιοθήκη εργασίας, πρέπει να καθορίσετε τη βιβλιοθήκη όπου ο μεταγλωττιστής μπορεί να βρει την ενότητα. Για πληροφορίες σχετικά με τον τρόπο που μπορείτε να το κάνετε αυτό, ανατρέξτε στην ενότητα Πίνακας VHDL, στη σελίδα 200.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση Μικτής Γλωσσικής Πηγής Files

Πρέπει να καθορίσετε ρητά τη λειτουργική μονάδα ανώτατου επιπέδου, επειδή είναι το σημείο εκκίνησης από το οποίο ο mapper δημιουργεί μια συγχωνευμένη λίστα δικτύου.
5. Επιλέξτε την καρτέλα Αποτελέσματα Υλοποίησης στην ίδια φόρμα και επιλέξτε μία μορφή εξόδου HDL για την έξοδο. fileπου δημιουργούνται από το λογισμικό. Για περισσότερες πληροφορίες σχετικά με τον ορισμό επιλογών συσκευής, ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75.
Για μια λίστα δικτύου εξόδου Verilog, επιλέξτε Εγγραφή λίστας δικτύου Verilog. Για μια λίστα δικτύου εξόδου VHDL, επιλέξτε Εγγραφή λίστας δικτύου VHDL. Ορίστε οποιεσδήποτε άλλες επιλογές συσκευής και κάντε κλικ στο OK.
Τώρα μπορείτε να συνθέσετε το σχέδιό σας. Το λογισμικό διαβάζει στις μικτές μορφές του πηγαίου κώδικα. files και παράγει ένα μόνο srs file που χρησιμοποιείται για τη σύνθεση.
6. Εάν αντιμετωπίσετε προβλήματα, ανατρέξτε στην ενότητα Αντιμετώπιση προβλημάτων μεικτών γλωσσικών σχεδίων, στη σελίδα 47 για περισσότερες πληροφορίες και συμβουλές.
LO

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Χρήση Μικτής Γλωσσικής Πηγής Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Αντιμετώπιση προβλημάτων μεικτών γλωσσικών σχεδίων
Αυτή η ενότητα παρέχει συμβουλές για τον χειρισμό συγκεκριμένων καταστάσεων που μπορεί να προκύψουν με σχέδια μικτής γλώσσας.

VHDL File Παραγγελία
Για σχέδια μόνο για VHDL ή μικτά σχέδια όπου το ανώτατο επίπεδο δεν καθορίζεται, τα εργαλεία σύνθεσης FPGA αναδιατάσσουν αυτόματα την VHDL. files έτσι ώστε τα πακέτα VHDL να μεταγλωττιστούν με τη σωστή σειρά.
Ωστόσο, εάν έχετε ένα σχέδιο μικτής γλώσσας όπου έχετε καθορίσει το ανώτατο επίπεδο, πρέπει να καθορίσετε το VHDL. file παραγγελία για το εργαλείο. Χρειάζεται να το κάνετε αυτό μόνο μία φορά, επιλέγοντας Run->Arrange VHDL fileεντολή s. Εάν δεν το κάνετε αυτό, θα λάβετε ένα μήνυμα σφάλματος.

Παγκόσμια Σήματα VHDL
Προς το παρόν, δεν μπορείτε να έχετε καθολικά σήματα VHDL σε σχέδια μικτής γλώσσας, επειδή το εργαλείο υλοποιεί αυτά τα σήματα μόνο σε σχέδια που χρησιμοποιούν μόνο VHDL.

Μεταβίβαση παραμέτρων VHDL Boolean Generics σε Verilog
Το εργαλείο συμπεραίνει ένα μαύρο κουτί για ένα στοιχείο VHDL με γενικές τιμές Boolean, εάν αυτό το στοιχείο έχει δημιουργηθεί σε ένα σχέδιο Verilog. Αυτό συμβαίνει επειδή το Verilog δεν αναγνωρίζει τους τύπους δεδομένων Boolean, επομένως η τιμή Boolean πρέπει να αναπαρίσταται σωστά. Εάν η τιμή του γενικού τύπου δεδομένων VHDL Boolean είναι TRUE και η κυριολεκτική τιμή Verilog αναπαρίσταται από 1, ο μεταγλωττιστής Verilog το ερμηνεύει αυτό ως μαύρο κουτί.
Για να αποφευχθεί η εξαγωγή συμπεράσματος για ένα μαύρο κουτί, η λεκτική τιμή Verilog για το γενικό VHDL Boolean που έχει οριστεί σε TRUE πρέπει να είναι 1'b1, όχι 1. Ομοίως, εάν το γενικό VHDL Boolean είναι FALSE, η αντίστοιχη λεκτική τιμή Verilog πρέπει να είναι 1'b0, όχι 0. Το ακόλουθο παράδειγμαampΤο l δείχνει πώς να αναπαραστήσουμε Boolean γενικές τιμές έτσι ώστε να περνούν σωστά το όριο VHDL-Verilog, χωρίς να συναγάγουμε ένα μαύρο κουτί.

Δήλωση οντότητας VHDL

Δημιουργία Verilog

Η οντότητα abc είναι Γενική (
Αριθμός_Bits Διαίρεση_Bit );

: ακέραιος : λογικός

:= 0; := Ψευδές;

abc #( .Αριθμός_Bits (16), .Διαίρεση_Bit (1'b0)
)

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση Μικτής Γλωσσικής Πηγής Files

Πέρασμα των γενόσημων προϊόντων VHDL χωρίς να συναχθεί ένα μαύρο κουτί
Στην περίπτωση που μια παράμετρος στοιχείου Verilog (για παράδειγμαample [0:0] RSR = 1'b0) δεν ταιριάζει με το μέγεθος του αντίστοιχου στοιχείου VHDL generic (RSR : integer := 0), το εργαλείο συμπεραίνει ένα μαύρο κουτί.
Μπορείτε να το αντιμετωπίσετε αυτό αφαιρώντας τη σημειογραφία πλάτους διαύλου [0:0] στο Verilog. fileΣημειώστε ότι πρέπει να χρησιμοποιήσετε έναν γενικό αριθμό VHDL τύπου integer επειδή οι άλλοι τύποι δεν επιτρέπουν τη σωστή σύνδεση του στοιχείου Verilog.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Χρήση του αυξητικού μεταγλωττιστή

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση του αυξητικού μεταγλωττιστή
Χρησιμοποιήστε τη ροή Incremental Compiler για να μειώσετε σημαντικά τον χρόνο εκτέλεσης του μεταγλωττιστή για μεγάλα σχέδια. Το λογισμικό επαναμεταγλωττίζει μόνο τα σχετικά files όταν γίνεται μια αλλαγή σχεδιασμού και επαναχρησιμοποιεί τη βάση δεδομένων του μεταγλωττιστή. Ο μεταγλωττιστής αναγεννά το SRS file μόνο για την επηρεαζόμενη ενότητα και την άμεση γονική ενότητα.
Για να εκτελέσετε αυτήν τη ροή, εκτελέστε τα εξής:
1. Προσθέστε το Verilog ή το VHDL files για το σχέδιο.
2. Ενεργοποιήστε την επιλογή Incremental Compile από την καρτέλα Verilog ή VHDL του πίνακα Implementation Options.
Ένα SRS file δημιουργείται για κάθε ενότητα σχεδίασης στον κατάλογο synwork.

3. Εκτελέστε τον μεταγλωττιστή για πρώτη φορά.
4. Εάν έγινε κάποια αλλαγή στο σχεδιασμό, εκτελέστε ξανά τον μεταγλωττιστή.
Ο μεταγλωττιστής αναλύει τη βάση δεδομένων και καθορίζει εάν το SRS fileείναι ενημερωμένα, τότε αναγεννώνται μόνο οι ενότητες που έχουν αλλάξει και οι άμεσες γονικές ενότητες. Αυτό μπορεί να βοηθήσει στη βελτίωση του χρόνου εκτέλεσης για τη σχεδίαση.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρήση του αυξητικού μεταγλωττιστή

Περιορισμοί
Ο αυξητικός μεταγλωττιστής δεν υποστηρίζει:
· Διαμόρφωση fileπου περιλαμβάνονται είτε στη ροή Verilog είτε στη ροή VHDL · Μικτές ροές HDL · Σχεδιασμοί με διασταυρούμενη αναφορά ενοτήτων (XMR)

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Χρησιμοποιώντας τη δομική ροή Verilog

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρησιμοποιώντας τη δομική ροή Verilog
Το εργαλείο σύνθεσης δέχεται δομικό Verilog files ως είσοδο για το έργο σχεδιασμού σας. Ο δομικός μεταγλωττιστής Verilog εκτελεί σημασιολογικούς ελέγχους σύνταξης χρησιμοποιώντας τον ελαφρύ αναλυτή του για να βελτιώσει τον χρόνο εκτέλεσης. Αυτός ο μεταγλωττιστής δεν εκτελεί πολύπλοκες εξαγωγές υλικού ή λειτουργίες βελτιστοποίησης RTL, επομένως, το λογισμικό εκτελεί γρήγορη μεταγλώττιση του δομικού Verilog. fileσ. Το λογισμικό μπορεί να διαβάσει αυτά τα δημιουργημένα δομικά Verilog files, εάν περιέχουν:
· Παρουσιάσεις πρωτογενών τεχνολογικών εννοιών
· Απλές εντολές ανάθεσης
· Χαρακτηριστικά που καθορίζονται σε Verilog 2001 και παλαιότερες μορφές
· Όλες οι δομές, εκτός από τα χαρακτηριστικά, πρέπει να καθορίζονται σε μορφή Verilog 95
Για να χρησιμοποιήσετε δομική είσοδο Verilog files:
1. Πρέπει να καθορίσετε τη δομή του Verilog files για να συμπεριλάβετε στο σχέδιό σας. Για να το κάνετε αυτό, προσθέστε το file στο έργο χρησιμοποιώντας μία από τις ακόλουθες μεθόδους:
Έργο->Προσθήκη Πηγής File ή η Προσθήκη File κουμπί στο Έργο view Εντολή Tcl: add_file -structver fileΟνομα
Αυτή η ροή μπορεί να περιέχει μόνο δομικά στοιχεία Verilog. files ή μικτή HDL files (Verilog/VHDL/EDF/SRS) μαζί με δομική λίστα δικτύου Verilog fileσ. Ωστόσο, οι παρουσίες Verilog/VHDL/EDF/SRS δεν υποστηρίζονται σε μια δομική ενότητα Verilog.
2. Το δομικό Verilog fileΤα s προστίθενται στον φάκελο Structural Verilog στο Project viewΜπορείτε επίσης να προσθέσετε files σε αυτόν τον κατάλογο, όταν εκτελείτε τα εξής:
Επιλέξτε το δομικό Verilog fileΚάντε δεξί κλικ και επιλέξτε File Επιλογές. Επιλέξτε Structural Verilog από το File Πληκτρολογήστε το αναπτυσσόμενο μενού.
3. Εκτελέστε σύνθεση.
Το εργαλείο σύνθεσης δημιουργεί μια λίστα δικτύου vm ή edf file ανάλογα με την καθορισμένη τεχνολογία. Αυτή η διαδικασία είναι παρόμοια με την προεπιλεγμένη ροή σύνθεσης.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Χρησιμοποιώντας τη δομική ροή Verilog

Περιορισμοί
Οι περιορισμοί της δομικής ροής Verilog δεν υποστηρίζουν τα ακόλουθα:
· RTL στιγμιότυπα για οποιαδήποτε άλλη file τύποι · Ροές ιεραρχικής διαχείρισης έργων (HPM) · Σύνθετες αναθέσεις · Λειτουργίες και διακόπτες ειδικά για τον μεταγλωττιστή

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Εργασία με Περιορισμό Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Εργασία με Περιορισμό Files
Περιορισμός files είναι κείμενο fileπου δημιουργούνται αυτόματα από τη διεπαφή SCOPE (βλ. Καθορισμός περιορισμών SCOPE, στη σελίδα 119) ή που δημιουργείτε χειροκίνητα με ένα πρόγραμμα επεξεργασίας κειμένου. Περιέχουν εντολές ή χαρακτηριστικά Tcl που περιορίζουν την εκτέλεση σύνθεσης. Εναλλακτικά, μπορείτε να ορίσετε περιορισμούς στον πηγαίο κώδικα, αλλά αυτή δεν είναι η προτιμώμενη μέθοδος.
Αυτή η ενότητα περιέχει πληροφορίες σχετικά με
· Πότε να χρησιμοποιείτε τον περιορισμό Files πάνω από τον Πηγαίο Κώδικα, στη σελίδα 53
· Χρήση ενός προγράμματος επεξεργασίας κειμένου για περιορισμούς Files (Κληρονομιά), στη σελίδα 54
· Οδηγίες σύνταξης Tcl για περιορισμούς Files, στη σελίδα 55
· Έλεγχος περιορισμού Files, στη σελίδα 56
· Για λεπτομέρειες σχετικά με αυτήν την αναφορά, ανατρέξτε στην Αναφορά Ελέγχου Περιορισμών, στη διεύθυνση
σελίδα 270 του Εγχειριδίου Αναφοράς, στη σελίδα 56

Πότε να χρησιμοποιήσετε τον περιορισμό Files πάνω από τον πηγαίο κώδικα
Μπορείτε να προσθέσετε περιορισμούς στον περιορισμό files (που δημιουργείται από τη διεπαφή SCOPE ή εισάγεται σε πρόγραμμα επεξεργασίας κειμένου) ή στον πηγαίο κώδικα. Γενικά, είναι καλύτερο να χρησιμοποιείτε περιορισμό files, επειδή δεν χρειάζεται να κάνετε ξανά μεταγλώττιση για να τεθούν σε ισχύ οι περιορισμοί. Επίσης, καθιστά τον πηγαίο κώδικά σας πιο φορητό. Ανατρέξτε στην ενότητα Χρήση του SCOPE Editor, στη σελίδα 112 για περισσότερες πληροφορίες.
Ωστόσο, εάν έχετε περιορισμούς χρονισμού μαύρου κουτιού όπως syn_tco, syn_tpd και syn_tsu, πρέπει να τους εισαγάγετε ως οδηγίες στον πηγαίο κώδικα. Σε αντίθεση με τα χαρακτηριστικά, οι οδηγίες μπορούν να προστεθούν μόνο στον πηγαίο κώδικα, όχι σε περιορισμό. fileσ. Ανατρέξτε στην ενότητα Καθορισμός χαρακτηριστικών και οδηγιών, στη σελίδα 90 για περισσότερες πληροφορίες σχετικά με την προσθήκη οδηγιών στον πηγαίο κώδικα.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Εργασία με Περιορισμό Files

Χρήση ενός επεξεργαστή κειμένου για περιορισμούς Files (Κληρονομιά)
Μπορείτε να χρησιμοποιήσετε τον επεξεργαστή Legacy SCOPE για τον περιορισμό SDC fileδημιουργήθηκε πριν από την έκδοση G-2012.09. Ωστόσο, συνιστάται να μεταφράσετε το SDC σας. files προς FDC files για να ενεργοποιήσετε την πιο πρόσφατη έκδοση του επεξεργαστή SCOPE και να χρησιμοποιήσετε τον βελτιωμένο χειρισμό περιορισμών χρονισμού στο εργαλείο.
Αν επιλέξετε να χρησιμοποιήσετε τον παλαιότερο επεξεργαστή SCOPE, αυτή η ενότητα σας δείχνει πώς να δημιουργήσετε χειροκίνητα έναν περιορισμό Tcl. fileΤο λογισμικό δημιουργεί αυτόματα αυτό file αν χρησιμοποιείτε τον παλαιότερο επεξεργαστή SCOPE για να εισαγάγετε τους περιορισμούς. Ο περιορισμός Tcl file περιέχει μόνο γενικούς περιορισμούς χρονισμού. Οι περιορισμοί μαύρου κουτιού πρέπει να εισαχθούν στον πηγαίο κώδικα. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Πότε να χρησιμοποιείτε τον περιορισμό Files πάνω από τον Πηγαίο Κώδικα, στη σελίδα 53.
1. Ανοίξτε α file για επεξεργασία.
Βεβαιωθείτε ότι έχετε κλείσει το παράθυρο SCOPE, διαφορετικά θα μπορούσατε
αντικαθιστά προηγούμενους περιορισμούς.
Για να δημιουργήσετε ένα νέο file, επιλέξτε File->Νέο, και επιλέξτε τον Περιορισμό File
επιλογή (SCOPE). Πληκτρολογήστε ένα όνομα για το file και κάντε κλικ στο OK.
Για να επεξεργαστείτε ένα υπάρχον file, επιλέξτε File->Άνοιγμα, ρύθμιση του Files του τύπου φίλτρου σε
Περιορισμός Files (sdc) και ανοίξτε το file θέλετε.
2. Ακολουθήστε τις οδηγίες σύνταξης στις Οδηγίες Σύνταξης Tcl για Περιορισμούς Files, στη σελίδα 55.
3. Εισαγάγετε τους περιορισμούς χρονισμού που χρειάζεστε. Για τη σύνταξη, ανατρέξτε στο Εγχειρίδιο Αναφοράς. Εάν έχετε περιορισμούς χρονισμού μαύρου κουτιού, πρέπει να τους εισαγάγετε στον πηγαίο κώδικα.
4. Μπορείτε επίσης να προσθέσετε χαρακτηριστικά ειδικά για τον προμηθευτή στον περιορισμό file χρησιμοποιώντας το define_attribute. Δείτε Καθορισμός Χαρακτηριστικών στους Περιορισμούς File, στη σελίδα 97 για περισσότερες πληροφορίες.
5. Αποθηκεύστε το file.
6. Προσθέστε το file στο έργο όπως περιγράφεται στην ενότητα Πραγματοποίηση αλλαγών σε ένα έργο, στη σελίδα 62, και εκτελέστε σύνθεση.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Εργασία με Περιορισμό Files

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Οδηγίες σύνταξης Tcl για περιορισμούς Files
Αυτή η ενότητα καλύπτει γενικές οδηγίες για τη χρήση του Tcl για περιορισμούς. files:
· Η Tcl κάνει διάκριση πεζών-κεφαλαίων.
· Για την ονομασία αντικειμένων: Το όνομα του αντικειμένου πρέπει να ταιριάζει με το όνομα στον κώδικα HDL. Περικλείστε τα ονόματα των στιγμιότυπων και των θυρών εντός curly αγκύλες { }. Μην χρησιμοποιείτε κενά στα ονόματα. Χρησιμοποιήστε την τελεία (.) για να διαχωρίσετε τα ιεραρχικά ονόματα. Στις ενότητες Verilog, χρησιμοποιήστε την ακόλουθη σύνταξη για παράδειγμα, port και
ονόματα δικτύου:
v:cell [πρόθεμα:]όνομα_αντικειμένου
Όπου cell είναι το όνομα της οντότητας σχεδίασης, το prefix είναι ένα πρόθεμα για την αναγνώριση αντικειμένων με το ίδιο όνομα, ενώ το objectName είναι μια διαδρομή στιγμιότυπου με διαχωριστικό τελείας (.). Το πρόθεμα μπορεί να είναι οποιοδήποτε από τα ακόλουθα:

Πρόθεμα (πεζό) i: p: b: n:

Ονόματα στιγμιότυπων αντικειμένου Ονόματα θυρών (ολόκληρη η θύρα) Κομμάτι bit μιας θύρας Ονόματα δικτύου

Σε ενότητες VHDL, χρησιμοποιήστε την ακόλουθη σύνταξη για παράδειγμα, port και net
ονόματα σε ενότητες VHDL:
v:κελί [.view] [πρόθεμα:]όνομααντικειμένου
Όπου v: το προσδιορίζει ως view αντικείμενο, lib είναι το όνομα της βιβλιοθήκης, cell είναι το όνομα της οντότητας σχεδιασμού, view είναι ένα όνομα για την αρχιτεκτονική, το prefix είναι ένα πρόθεμα για την αναγνώριση αντικειμένων με το ίδιο όνομα και το objectName είναι μια διαδρομή στιγμιότυπου με διαχωριστικό τελείας (.). View χρειάζεται μόνο εάν υπάρχουν περισσότερες από μία αρχιτεκτονικές για το σχεδιασμό. Δείτε τον παραπάνω πίνακα για τα προθέματα των αντικειμένων.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

Εργασία με Περιορισμό Files

· Οι χαρακτήρες μπαλαντέρ που ταιριάζουν με το όνομα είναι * (ο αστερίσκος αντιστοιχεί σε οποιονδήποτε αριθμό
χαρακτήρες) και ? (το ερωτηματικό αντιστοιχεί σε έναν μόνο χαρακτήρα). Αυτοί οι χαρακτήρες δεν αντιστοιχούν σε τελείες που χρησιμοποιούνται ως διαχωριστικά ιεραρχίας. Για παράδειγμαampδηλ., η ακόλουθη συμβολοσειρά προσδιορίζει όλα τα bit της παρουσίας statereg στη μονάδα statemod:
i:statemod.statereg[*]

Έλεγχος περιορισμού Files
Μπορείτε να ελέγξετε τη σύνταξη και άλλες σχετικές πληροφορίες σχετικά με τον περιορισμό σας fileχρησιμοποιώντας την εντολή Έλεγχος περιορισμών. Για να δημιουργήσετε μια αναφορά περιορισμού, κάντε τα εξής:
1. Δημιουργήστε έναν περιορισμό file και προσθέστε το στο έργο σας.
2. Επιλέξτε Εκτέλεση->Έλεγχος περιορισμών.
Αυτή η εντολή δημιουργεί μια αναφορά που ελέγχει τη σύνταξη και την εφαρμογή των περιορισμών χρονισμού στον περιορισμό σύνθεσης FPGA. files για το έργο σας. Η αναφορά γράφεται στο αρχείο projectName_cck.rpt file και παραθέτει τις ακόλουθες πληροφορίες:
Περιορισμοί που δεν εφαρμόζονται Περιορισμοί που είναι έγκυροι και εφαρμόσιμοι στο σχεδιασμό Επέκταση μπαλαντέρ στους περιορισμούς Περιορισμοί σε αντικείμενα που δεν υπάρχουν
Για λεπτομέρειες σχετικά με αυτήν την αναφορά, ανατρέξτε στην Αναφορά Ελέγχου Περιορισμών, στη σελίδα 270 του Εγχειριδίου Αναφοράς.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

ΚΕΦΑΛΑΙΟ 4
Δημιουργία ενός Έργου Σύνθεσης Λογικής
Όταν συνθέτετε ένα σχέδιο με τα εργαλεία σύνθεσης FPGA της Synopsys, πρέπει να δημιουργήσετε ένα έργο για το σχέδιό σας. Τα παρακάτω περιγράφουν τις διαδικασίες για τη δημιουργία ενός έργου για σύνθεση λογικής:
· Ρύθμιση Έργου Files, στη σελίδα 58 · Διαχείριση Έργου File Ιεραρχία, στη σελίδα 66 · Ρύθμιση Υλοποιήσεων, στη σελίδα 72 · Ρύθμιση Επιλογών Υλοποίησης Σύνθεσης Λογικής, στη σελίδα 75 · Καθορισμός Χαρακτηριστικών και Οδηγιών, στη σελίδα 90 · Αναζήτηση Files, στη σελίδα 98 · Αρχειοθέτηση Fileκαι Έργα, στη σελίδα 101

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Έργου Files

Ρύθμιση Έργου Files
Αυτή η ενότητα περιγράφει τα βασικά στοιχεία για τον τρόπο δημιουργίας και διαχείρισης ενός έργου. file για το σχέδιό σας, συμπεριλαμβανομένων των ακόλουθων πληροφοριών:
· Δημιουργία Έργου File, στη σελίδα 58 · Άνοιγμα ενός υπάρχοντος έργου File, στη σελίδα 61 · Πραγματοποίηση αλλαγών σε ένα έργο, στη σελίδα 62 · Ρύθμιση έργου View Προτιμήσεις εμφάνισης, στη σελίδα 63 · Ενημέρωση διαδρομών συμπερίληψης Verilog σε παλαιότερο έργο Files, στη σελίδα 65
Για μια συγκεκριμένη πρώηνampσχετικά με τη δημιουργία ενός έργου file, ανατρέξτε στο εγχειρίδιο οδηγιών για το εργαλείο που χρησιμοποιείτε.

Δημιουργία Έργου File
Πρέπει να ρυθμίσετε ένα έργο file για κάθε έργο. Ένα έργο περιέχει τα δεδομένα που απαιτούνται για ένα συγκεκριμένο σχέδιο: τη λίστα των πηγών files, τα αποτελέσματα της σύνθεσης fileκαι τις ρυθμίσεις επιλογών της συσκευής σας. Η ακόλουθη διαδικασία σάς δείχνει πώς να ρυθμίσετε ένα έργο file χρησιμοποιώντας μεμονωμένες εντολές.
1. Ξεκινήστε επιλέγοντας ένα από τα ακόλουθα: File->Κατασκευή Έργου, File->Άνοιγμα Έργου ή το εικονίδιο P. Κάντε κλικ στην επιλογή Νέο Έργο.
Το παράθυρο Έργο εμφανίζει ένα νέο έργο. Κάντε κλικ στο κουμπί Προσθήκη File , πατήστε F4 ή επιλέξτε Έργο->Προσθήκη Πηγής File Η εντολή Προσθήκη FileΑνοίγει το παράθυρο διαλόγου s to Project.
2. Προσθέστε την πηγή files στο έργο.
Βεβαιωθείτε ότι το πεδίο "Αναζήτηση σε" στο επάνω μέρος της φόρμας δείχνει προς τα δεξιά.
κατάλογος. Ο fileαναφέρονται στο πλαίσιο. Εάν δεν βλέπετε το files, ελέγξτε ότι το FileΤο πεδίο s of Type έχει οριστεί να εμφανίζει το σωστό file πληκτρολογήστε. Εάν έχετε μικτή εισαγωγή files, ακολουθήστε τη διαδικασία που περιγράφεται στην ενότητα Χρήση μικτής γλώσσας προέλευσης Files, στη σελίδα 44.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση Έργου Files

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Για να προσθέσετε όλα τα files στον κατάλογο ταυτόχρονα, κάντε κλικ στο κουμπί Προσθήκη όλων στο
στη δεξιά πλευρά της φόρμας. Για να προσθέσετε fileξεχωριστά, κάντε κλικ στο file στη λίστα και, στη συνέχεια, κάντε κλικ στο κουμπί Προσθήκη ή κάντε διπλό κλικ στο file όνομα.
Μπορείτε να προσθέσετε όλα τα files στον κατάλογο και, στη συνέχεια, αφαιρέστε αυτά που δεν χρειάζεστε με το κουμπί Κατάργηση.
Αν προσθέτετε VHDL files, επιλέξτε την κατάλληλη βιβλιοθήκη από το αναδυόμενο μενού Βιβλιοθήκη VHDL. Η βιβλιοθήκη που επιλέγετε εφαρμόζεται σε όλα τα VHDL files όταν κάνετε κλικ στο OK στο παράθυρο διαλόγου.
Το παράθυρο του έργου σας εμφανίζει ένα νέο έργο fileΑν κάνετε κλικ στο σύμβολο συν δίπλα στο έργο και το αναπτύξετε, θα δείτε τα εξής:
Ένας φάκελος (δύο φάκελοι για σχέδια μικτής γλώσσας) με τον πηγαίο κώδικα files.
Αν σας fileΤα s δεν βρίσκονται σε φάκελο κάτω από τον κατάλογο του έργου, μπορείτε να ορίσετε αυτήν την προτίμηση επιλέγοντας Επιλογές->Έργο View Επιλογές και έλεγχος του View σχέδιο files στο πλαίσιο φακέλων. Αυτό διαχωρίζει ένα είδος file από ένα άλλο στο Έργο view τοποθετώντας τα σε ξεχωριστούς φακέλους.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Έργου Files

Η υλοποίηση, με προεπιλεγμένη ονομασία rev_1. Οι υλοποιήσεις είναι
αναθεωρήσεις του σχεδιασμού σας στο πλαίσιο του λογισμικού σύνθεσης και δεν αντικαθιστούν το εξωτερικό λογισμικό και τις διαδικασίες ελέγχου πηγαίου κώδικα. Οι πολλαπλές υλοποιήσεις σάς επιτρέπουν να τροποποιήσετε τις επιλογές συσκευών και σύνθεσης για να εξερευνήσετε τις επιλογές σχεδίασης. Μπορείτε να έχετε πολλαπλές υλοποιήσεις στο Synplify Pro. Κάθε υλοποίηση έχει τις δικές της επιλογές σύνθεσης και συσκευής και τις δικές της σχετικές με το έργο επιλογές. files.

3. Προσθέστε όσες βιβλιοθήκες χρειάζεστε, χρησιμοποιώντας τη μέθοδο που περιγράφεται στο προηγούμενο βήμα για να προσθέσετε τη βιβλιοθήκη Verilog ή VHDL file.
Για βιβλιοθήκες που αφορούν συγκεκριμένους προμηθευτές, προσθέστε την κατάλληλη βιβλιοθήκη file στο
έργο. Σημειώστε ότι για ορισμένες οικογένειες, οι βιβλιοθήκες φορτώνονται αυτόματα και δεν χρειάζεται να τις προσθέσετε ρητά στο έργο. file.
Για να προσθέσετε μια βιβλιοθήκη πακέτων VHDL τρίτου κατασκευαστή, προσθέστε το κατάλληλο αρχείο .vhd. file στο σχέδιο, όπως περιγράφεται στο βήμα 2. Κάντε δεξί κλικ στο file στο Έργο view και επιλέξτε File Επιλογές ή επιλέξτε Έργο-> Ορισμός βιβλιοθήκης VHDL. Καθορίστε ένα όνομα βιβλιοθήκης που είναι συμβατό με τους προσομοιωτές. Για παράδειγμαample, MYLIB. Βεβαιωθείτε ότι αυτή η βιβλιοθήκη πακέτων βρίσκεται πριν από τη σχεδίαση ανώτατου επιπέδου στη λίστα των files στο Έργο view.
Για πληροφορίες σχετικά με τη ρύθμιση Verilog και VHDL file επιλογές, ανατρέξτε στην ενότητα Ρύθμιση επιλογών Verilog και VHDL, στη σελίδα 84. Μπορείτε επίσης να ορίσετε αυτές τις file επιλογές αργότερα, πριν από την εκτέλεση της σύνθεσης.
Για πρόσθετες πληροφορίες ειδικά για κάθε προμηθευτή σχετικά με τη χρήση βιβλιοθηκών μακροεντολών προμηθευτών και μαύρων bLoOxes, ανατρέξτε στην ενότητα Βελτιστοποίηση για Σχεδιασμούς Microsemi, στη σελίδα 487.
Για γενικά τεχνολογικά στοιχεία, μπορείτε είτε να προσθέσετε το
Βιβλιοθήκη Verilog ανεξάρτητη από τεχνολογία που παρέχεται με το λογισμικό

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση Έργου Files

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

(install_dir/lib/generic_ technology/gtech.v) στο σχέδιό σας ή προσθέστε τη δική σας βιβλιοθήκη γενικών στοιχείων. Μην χρησιμοποιείτε και τα δύο μαζί, καθώς ενδέχεται να υπάρξουν διενέξεις.
4. Ελέγξτε file παραγγελία στο Έργο view. File Η σειρά είναι ιδιαίτερα σημαντική για την VHDL files.
Για VHDL files, μπορείτε να παραγγείλετε αυτόματα το files με
επιλέγοντας Εκτέλεση->Ταξινόμηση VHDL Fileς. Εναλλακτικά, μετακινήστε χειροκίνητα το files στο Έργο view. Πακέτο fileΤα s πρέπει να είναι πρώτα στη λίστα επειδή μεταγλωττίζονται πριν χρησιμοποιηθούν. Εάν έχετε μπλοκ σχεδίασης απλωμένα σε πολλά files, βεβαιωθείτε ότι έχετε τα ακόλουθα file παραγγελία: το file που περιέχει την οντότητα πρέπει να είναι πρώτη, ακολουθούμενη από την αρχιτεκτονική file, και τέλος το file με τη διαμόρφωση.
Στο Έργο view, ελέγξτε ότι το τελευταίο file στο Έργο view είναι το
πηγή ανώτατου επιπέδου fileΕναλλακτικά, μπορείτε να καθορίσετε το ανώτατο επίπεδο file όταν ορίζετε τις επιλογές της συσκευής.
5. Επιλέξτε File->Αποθήκευση, πληκτρολογήστε ένα όνομα για το έργο και κάντε κλικ στην επιλογή Αποθήκευση. Το παράθυρο Έργου αντικατοπτρίζει τις αλλαγές σας.
6. Για να κλείσετε ένα έργο file, επιλέξτε το κουμπί Κλείσιμο έργου ή File->Κλείσιμο έργου.

Άνοιγμα ενός υπάρχοντος έργου File
Υπάρχουν δύο τρόποι για να ανοίξετε ένα έργο file: το Ανοικτό Έργο και το γενικό File -> Άνοιγμα εντολής.
1. Εάν το έργο που θέλετε να ανοίξετε είναι ένα στο οποίο εργαστήκατε πρόσφατα, μπορείτε να το επιλέξετε απευθείας: File->Πρόσφατα Έργα-> Όνομα Έργου.
2. Χρησιμοποιήστε μία από τις ακόλουθες μεθόδους για να ανοίξετε οποιοδήποτε έργο file:

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Έργου Files

Εντολή Άνοιγμα Έργου

File->Άνοιγμα εντολής

Επιλέγω File->Άνοιγμα Έργου, κάντε κλικ στο κουμπί Άνοιγμα Έργου στην αριστερή πλευρά του παραθύρου Έργου ή κάντε κλικ στο εικονίδιο P.
Για να ανοίξετε ένα πρόσφατο έργο, κάντε διπλό κλικ σε αυτό από τη λίστα πρόσφατων έργων.
Διαφορετικά, κάντε κλικ στο κουμπί Υπάρχον έργο για να ανοίξετε το παράθυρο διαλόγου Άνοιγμα και να επιλέξετε το έργο.

Επιλέγω File->Άνοιγμα.
Καθορίστε τον σωστό κατάλογο στο πεδίο Αναζήτηση σε:.
Σειρά File Τύπος προς Έργο Files (*.prj). Το πλαίσιο παραθέτει το έργο files.
Κάντε διπλό κλικ στο έργο που θέλετε να ανοίξετε.

Το έργο ανοίγει στο παράθυρο Έργο.

Πραγματοποίηση αλλαγών σε ένα έργο
Συνήθως, προσθέτετε, διαγράφετε ή αντικαθιστάτε files.
1. Για να προσθέσετε πηγή ή περιορισμό files σε ένα έργο, επιλέξτε Προσθήκη Fileκουμπί s ή Έργο->Προσθήκη Πηγής File για να ανοίξετε την Επιλογή Files στο παράθυρο διαλόγου Προσθήκη στο έργο. Ανατρέξτε στη Δημιουργία έργου File, στη σελίδα 58 για λεπτομέρειες.
2. Για να διαγράψετε ένα file από ένα έργο, κάντε κλικ στο file στο παράθυρο Έργο και πατήστε το πλήκτρο Διαγραφή.
3. Για να αντικαταστήσετε ένα file σε ένα έργο,
Επιλέξτε το file που θέλετε να αλλάξετε στο παράθυρο Έργο.
Κάντε κλικ στην επιλογή Αλλαγή File κουμπί ή επιλέξτε Έργο->Αλλαγή File.
Στην Πηγή File στο παράθυρο διαλόγου που ανοίγει, ορίστε την επιλογή Αναζήτηση σε στον κατάλογο
όπου το νέο file βρίσκεται. Το νέο file πρέπει να είναι του ίδιου τύπου με το file θέλετε να αντικαταστήσετε.
Εάν δεν βλέπετε το δικό σας file στη λίστα, επιλέξτε τον τύπο file χρειάζεστε από
ο Files του πεδίου Τύπος.
Κάντε διπλό κλικ στο file. Το νέο file αντικαθιστά το παλιό στο έργο
λίστα. LO
4. Για να καθορίσετε τον τρόπο με τον οποίο θα εκτελεστεί το έργο fileαποθηκεύονται στο έργο, κάντε δεξί κλικ σε ένα file στο Έργο view και επιλέξτε File Επιλογές. Ορίστε την Αποθήκευση File επιλογή είτε σε Σχετική με το Έργο είτε σε Απόλυτη Διαδρομή.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση Έργου Files

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

5. Για να ελέγξετε την ώραamp σε α file, κάντε δεξί κλικ σε ένα file στο Έργο view και επιλέξτε File Επιλογές. Ελέγξτε την ώρα που file τροποποιήθηκε τελευταία φορά. Κάντε κλικ στο OK.

Ρύθμιση έργου View Προτιμήσεις εμφάνισης
Μπορείτε να προσαρμόσετε την οργάνωση και την εμφάνιση του έργου file1. Επιλέξτε Επιλογές->Έργο View Επιλογές. Το Έργο View Ανοίγει η φόρμα επιλογών.

2. Να οργανώσετε διαφορετικά είδη εισροών files σε ξεχωριστούς φακέλους, ελέγξτε View Σχέδιο Files στους Φακέλους.
Η επιλογή αυτής της επιλογής δημιουργεί ξεχωριστούς φακέλους στο Έργο view για περιορισμό files και πηγή files.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Έργου Files

3. Έλεγχος file εμφάνιση με τα ακόλουθα:
Αυτόματη εμφάνιση όλων των files, επιλέγοντας Εμφάνιση βιβλιοθήκης έργων. Εάν
αυτό δεν είναι ελεγμένο, το Έργο view δεν εμφανίζεται files μέχρι να κάνετε κλικ στο σύμβολο συν και να αναπτύξετε το files σε ένα φάκελο.
Επιλέξτε ένα από τα πλαίσια στο Έργο File Ενότητα εμφάνισης ονόματος του
φόρμα για να καθορίσετε πώς fileεμφανίζονται τα ονόματα. Μπορείτε να εμφανίσετε μόνο τα fileόνομα, η σχετική διαδρομή ή η απόλυτη διαδρομή.
4. Προς view σχέδιο files σε προσαρμοσμένους προσαρμοσμένους φακέλους, ελέγξτε View Σχέδιο Files στους Προσαρμοσμένους Φακέλους. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Δημιουργία Προσαρμοσμένων Φακέλων, στη σελίδα 66. Οι φάκελοι τύπων εμφανίζονται μόνο εάν υπάρχουν πολλοί τύποι σε έναν προσαρμοσμένο φάκελο.

Προσαρμοσμένοι φάκελοι
© 2014 Synopsys, Inc. 64

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση Έργου Files

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

5. Για να ανοίξετε περισσότερες από μία υλοποιήσεις στο ίδιο Έργο view, επιλέξτε Να επιτρέπεται το άνοιγμα πολλαπλών έργων.
Έργο 1

Έργο 2

6. Ελέγξτε την έξοδο file εμφάνιση με τα ακόλουθα:
Ελέγξτε την Εμφάνιση όλων Files στο πλαίσιο Καταλόγου αποτελεσμάτων για να εμφανιστούν όλα τα αποτελέσματα
files που δημιουργούνται μετά τη σύνθεση.
Αλλαγή εξόδου file οργάνωση κάνοντας κλικ σε μία από τις γραμμές κεφαλίδας
στα Αποτελέσματα Υλοποίησης viewΜπορείτε να ομαδοποιήσετε τα files κατά τύπο ή ταξινομήστε τα σύμφωνα με την ημερομηνία τελευταίας τροποποίησής τους.
7. Προς view file πληροφορίες, επιλέξτε το file στο Έργο view, κάντε δεξί κλικ και επιλέξτε File Επιλογές. Για παράδειγμαampας πούμε, μπορείτε να ελέγξετε την ημερομηνία file τροποποιήθηκε.
Ενημέρωση διαδρομών συμπερίληψης Verilog σε παλαιότερο έργο Files
Εάν έχετε ένα έργο file δημιουργήθηκε με μια παλαιότερη έκδοση του λογισμικού (πριν από την έκδοση 8.1), το Verilog περιλαμβάνει διαδρομές σε αυτό file είναι σχετικά με τον κατάλογο αποτελεσμάτων ή την πηγή file με τις εντολές `include. Σε εκδόσεις μετά την έκδοση 8.1, το έργο file `Οι διαδρομές συμπερίληψης είναι σχετικές με το έργο` file μόνο. Το γραφικό περιβάλλον χρήστη (GUI) στις πιο πρόσφατες εκδόσεις δεν αναβαθμίζει αυτόματα το παλαιότερο prj. files για συμμόρφωση με τους νεότερους κανόνες. Για αναβάθμιση και χρήση του παλιού έργου file, κάντε ένα από τα παρακάτω:
· Χειροκίνητη επεξεργασία του prj file σε ένα πρόγραμμα επεξεργασίας κειμένου και προσθέστε τα ακόλουθα
γραμμή πριν από κάθε set_option -include_path:
set_option -project_relative_includes 1
· Ξεκινήστε ένα νέο έργο με νεότερη έκδοση του λογισμικού και διαγράψτε το
παλιό έργο. Αυτό θα κάνει το νέο prj file υπακούστε στον νέο κανόνα όπου τα includes είναι σχετικά με το prj file.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Διαχείριση Έργου File Ιεραρχία

Διαχείριση Έργου File Ιεραρχία
Οι ακόλουθες ενότητες περιγράφουν πώς μπορείτε να δημιουργήσετε και να διαχειριστείτε προσαρμοσμένους φακέλους και files στο Έργο view:
· Δημιουργία Προσαρμοσμένων Φακέλων · Χειρισμός Προσαρμοσμένων Φακέλων Έργου · Χειρισμός Προσαρμοσμένων Files

Δημιουργία προσαρμοσμένων φακέλων
Μπορείτε να δημιουργήσετε λογικούς φακέλους και να τους προσαρμόσετε files σε διάφορες ομαδοποιήσεις ιεραρχίας μέσα στο Έργο σας viewΑυτοί οι φάκελοι μπορούν να καθοριστούν με οποιοδήποτε όνομα ή επίπεδο ιεραρχίας. Για παράδειγμαampδηλαδή, μπορείτε να αντιστοιχίσετε αυθαίρετα το λειτουργικό σας σύστημα file δομή ή ιεραρχία λογικής HDL. Οι προσαρμοσμένοι φάκελοι διακρίνονται από το μπλε χρώμα τους.

Υπάρχουν διάφοροι τρόποι για να δημιουργήσετε προσαρμοσμένους φακέλους και στη συνέχεια να τους προσθέσετε files σε αυτά σε ένα έργο. Χρησιμοποιήστε μία από τις ακόλουθες μεθόδους:

1. Κάντε δεξί κλικ σε ένα έργο file ή έναν άλλο προσαρμοσμένο φάκελο και επιλέξτε Προσθήκη φακέλου από το αναδυόμενο μενού. Στη συνέχεια, εκτελέστε οποιαδήποτε από τις ακόλουθες ενέργειες file λειτουργίες:

Με δεξί κλικ εμφανίζεται έτσι

σε ένα που

fyioleuoLcrOafnileesitahnedr

επιλέξτε επιλέξτε

Τοποθέτηση σε φάκελο. Ένα υπομενού σε έναν υπάρχοντα φάκελο ή δημιουργία

νέο φάκελο.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Διαχείριση Έργου File Ιεραρχία

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Σημειώστε ότι μπορείτε να ονομάσετε τον φάκελο αυθαίρετα, ωστόσο μην χρησιμοποιήσετε τον χαρακτήρα (/) επειδή πρόκειται για σύμβολο διαχωρισμού ιεραρχίας.
Για να μετονομάσετε έναν φάκελο, κάντε δεξί κλικ στον φάκελο και επιλέξτε Μετονομασία από
το αναδυόμενο μενού. Εμφανίζεται το παράθυρο διαλόγου Μετονομασία φακέλου. Καθορίστε ένα νέο όνομα.
2. Χρησιμοποιήστε την Προσθήκη Fileπαράθυρο διαλόγου s to Project για να προσθέσετε ολόκληρο το περιεχόμενο μιας ιεραρχίας φακέλων και προαιρετικά να τοποθετήσετε files σε προσαρμοσμένους φακέλους που αντιστοιχούν στις ιεραρχίες φακέλων του λειτουργικού συστήματος που αναφέρονται στο παράθυρο διαλόγου που εμφανίζεται.

Για να το κάνετε αυτό, επιλέξτε Προσθήκη File κουμπί στο Έργο view.
Επιλέξτε τυχόν φακέλους που ζητήθηκαν, όπως dsp, από το παράθυρο διαλόγου και, στη συνέχεια,
κάντε κλικ στο κουμπί Προσθήκη. Αυτό τοποθετεί όλα τα files από την ιεραρχία dsp στον προσαρμοσμένο φάκελο που μόλις δημιουργήσατε.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Διαχείριση Έργου File Ιεραρχία

Για να τοποθετήσετε αυτόματα το files σε προσαρμοσμένους φακέλους που αντιστοιχούν σε
στην ιεραρχία φακέλων του λειτουργικού συστήματος, επιλέξτε την επιλογή που ονομάζεται Προσθήκη Files στους Προσαρμοσμένους φακέλους στο παράθυρο διαλόγου.
Από προεπιλογή, το όνομα του προσαρμοσμένου φακέλου είναι το ίδιο όνομα με τον φάκελο
που περιέχει files ή φάκελος που θα προστεθεί στο έργο. Ωστόσο, μπορείτε να τροποποιήσετε τον τρόπο ονομασίας των φακέλων, κάνοντας κλικ στο κουμπί Επιλογές φακέλων. Εμφανίζεται το ακόλουθο παράθυρο διαλόγου.

Για χρήση:
Μόνο ο φάκελος που περιέχει files για το όνομα του φακέλου, κάντε κλικ στην επιλογή Χρήση λειτουργικού συστήματος
Όνομα φακέλου.
Το όνομα της διαδρομής προς τον επιλεγμένο φάκελο για τον προσδιορισμό του επιπέδου
ιεραρχία που αντικατοπτρίζεται για τη διαδρομή του προσαρμοσμένου φακέλου.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Διαχείριση Έργου File Ιεραρχία

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

3. Μπορείτε να κάνετε μεταφορά και απόθεση files και φακέλους από μια εφαρμογή OS Explorer στο Project viewΑυτή η λειτουργία είναι διαθέσιμη σε υπολογιστές Windows και Linux που εκτελούν το KDE.
Όταν σύρετε και αποθέσετε ένα file, προστίθεται αμέσως στο έργο.
Εάν δεν υπάρχει ανοιχτό έργο, το λογισμικό δημιουργεί ένα έργο.
Όταν σύρετε και αποθέσετε ένα file πάνω από έναν φάκελο, θα τοποθετηθεί σε αυτόν
φάκελος. Αρχικά, ο φάκελος Προσθήκη FileΕμφανίζεται το παράθυρο διαλόγου s to Project που σας ζητά να επιβεβαιώσετε το files που θα προστεθεί στο έργο. Μπορείτε να κάνετε κλικ στο OK για να αποδεχτείτε το fileσ. Αν θέλετε να κάνετε αλλαγές, μπορείτε να κάνετε κλικ στο κουμπί Κατάργηση όλων και να καθορίσετε ένα νέο φίλτρο ή επιλογή.

Σημείωση: Για να εμφανίσετε προσαρμοσμένους φακέλους στο Project view, επιλέξτε Επιλογές->Έργο View μενού Επιλογές και, στη συνέχεια, ενεργοποιήστε/απενεργοποιήστε το πλαίσιο ελέγχου για View Σχέδιο Files στους Προσαρμοσμένους φακέλους στο παράθυρο διαλόγου.

Χειρισμός προσαρμοσμένων φακέλων έργου
Η ακόλουθη διαδικασία περιγράφει πώς μπορείτε να αφαιρέσετε files από φακέλους, διαγραφή φακέλων και αλλαγή της ιεραρχίας φακέλων.
1. Για να αφαιρέσετε ένα file από έναν προσαρμοσμένο φάκελο, είτε:
Σύρετε και αποθέστε το σε έναν άλλο φάκελο ή στο έργο. Επισημάνετε το file, κάντε δεξί κλικ και επιλέξτε Κατάργηση από τον φάκελο από το
αναδυόμενο μενού.
Μην χρησιμοποιείτε το πλήκτρο Delete (DEL), καθώς αυτό αφαιρεί το file από το έργο.
2. Για να διαγράψετε έναν προσαρμοσμένο φάκελο, επισημάνετέ τον, κάντε δεξί κλικ και επιλέξτε Διαγραφή από το αναδυόμενο μενού ή πατήστε το πλήκτρο DEL. Όταν διαγράφετε έναν φάκελο, κάντε μία από τις ακόλουθες επιλογές:
Κάντε κλικ στο Ναι για να διαγράψετε τον φάκελο και το fileπου περιέχονται στον φάκελο από
το έργο.
Κάντε κλικ στο κουμπί Όχι για να διαγράψετε απλώς τον φάκελο.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Διαχείριση Έργου File Ιεραρχία

3. Για να αλλάξετε την ιεραρχία του προσαρμοσμένου φακέλου:
Σύρετε και αποθέστε τον φάκελο μέσα σε έναν άλλο φάκελο, έτσι ώστε να είναι ένας υπο-
φάκελο ή πάνω από το έργο για να το μετακινήσετε στο ανώτατο επίπεδο.
Για να καταργήσετε την ιεραρχία ανώτατου επιπέδου ενός προσαρμοσμένου φακέλου, κάντε μεταφορά και απόθεση
το επιθυμητό υποεπίπεδο ιεραρχίας στο έργο. Στη συνέχεια, διαγράψτε τον κενό ριζικό κατάλογο για τον φάκελο.
Για π.χample, εάν ο υπάρχοντας κατάλογος προσαρμοσμένων φακέλων είναι:
/Πρώηνamples/Verilog/RTL
Ας υποθέσουμε ότι θέλετε μια ιεραρχία RTL μόνο ενός επιπέδου, στη συνέχεια, σύρετε και αποθέστε την RTL πάνω από το έργο. Στη συνέχεια, μπορείτε να διαγράψετε το /Exampκατάλογος les/Verilog.

Χειραγώγηση Προσαρμοσμένων Files
Επιπλέον, μπορείτε να εκτελέσετε τους ακόλουθους τύπους προσαρμοσμένων file λειτουργίες:
1. Για να καταστείλετε την εμφάνιση files στους φακέλους Τύπος, κάντε δεξί κλικ στο Έργο view και επιλέξτε Έργο View Επιλογές ή επιλέξτε Επιλογές->Έργο View Επιλογές. Απενεργοποίηση της επιλογής View Σχέδιο Files στην ενότητα Τύπος Φακέλων στο παράθυρο διαλόγου.
2. Για να εμφανίσετε files σε αλφαβητική σειρά αντί για σειρά έργου, επιλέξτε την Ταξινόμηση Fileκουμπί s στο Έργο view πίνακα ελέγχου. Κάντε κλικ στο πλήκτρο κάτω βέλους στην κάτω αριστερή γωνία του πίνακα για να ενεργοποιήσετε και να απενεργοποιήσετε τον πίνακα ελέγχου.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Διαχείριση Έργου File Ιεραρχία

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Εναλλαγή Πίνακα Ελέγχου
3. Για να αλλάξετε τη σειρά των files στο έργο:
Βεβαιωθείτε ότι έχετε απενεργοποιήσει τους προσαρμοσμένους φακέλους και την ταξινόμηση fileσ. Σύρετε και αποθέστε ένα file στην επιθυμητή θέση στη λίστα files.
4. Για να αλλάξετε το file πληκτρολογήστε, σύρετέ το και αποθέστε το στον νέο φάκελο τύπου. Το λογισμικό θα σας ζητήσει επαλήθευση.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Υλοποιήσεων

Ρύθμιση Υλοποιήσεων
Μια υλοποίηση είναι μια έκδοση ενός έργου, που υλοποιείται με ένα συγκεκριμένο σύνολο περιορισμών και άλλων ρυθμίσεων. Ένα έργο μπορεί να περιέχει πολλαπλές υλοποιήσεις, καθεμία με τις δικές της ρυθμίσεις.

Εργασία με πολλαπλές υλοποιήσεις
Το εργαλείο Synplify Pro σάς επιτρέπει να δημιουργείτε πολλαπλές υλοποιήσεις του ίδιου σχεδιασμού και στη συνέχεια να συγκρίνετε τα αποτελέσματα. Αυτό σας επιτρέπει να πειραματιστείτε με διαφορετικές ρυθμίσεις για το ίδιο σχεδιασμό. Οι υλοποιήσεις είναι αναθεωρήσεις του σχεδιασμού σας στο πλαίσιο του λογισμικού σύνθεσης και δεν αντικαθιστούν το εξωτερικό λογισμικό και τις διαδικασίες ελέγχου πηγαίου κώδικα.
1. Κάντε κλικ στο κουμπί Προσθήκη Υλοποίησης ή επιλέξτε Έργο->Νέα Υλοποίηση και ορίστε νέες επιλογές συσκευής (καρτέλα Συσκευή), νέες επιλογές (καρτέλα Επιλογές) ή έναν νέο περιορισμό file (Καρτέλα Περιορισμοί).
Το λογισμικό δημιουργεί μια άλλη υλοποίηση στο έργο viewΗ νέα υλοποίηση έχει το ίδιο όνομα με την προηγούμενη, αλλά με διαφορετικό αριθμητικό επίθημα. Το παρακάτω σχήμα δείχνει δύο υλοποιήσεις, την rev1 και την rev2, με την τρέχουσα (ενεργή) υλοποίηση να είναι επισημασμένη.

Η νέα υλοποίηση χρησιμοποιεί τον ίδιο πηγαίο κώδικα files, αλλά με διαφορετικές επιλογές και περιορισμούς συσκευής. Αντιγράφει ορισμένα files από την προηγούμενη υλοποίηση: το αρχείο καταγραφής tlg file, η λίστα δικτύου srs RTL file, και το design_fsm.sdc file δημιουργείται από τον FSM Explorer. Το λογισμικό διατηρεί ένα επαναλήψιμο ιστορικό των εκτελέσεων σύνθεσης.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ρύθμιση Υλοποιήσεων

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

2. Εκτελέστε ξανά τη σύνθεση με τις νέες ρυθμίσεις.
Για να εκτελέσετε μόνο την τρέχουσα υλοποίηση, κάντε κλικ στην επιλογή Εκτέλεση.
Για να εκτελέσετε όλες τις υλοποιήσεις σε ένα έργο, επιλέξτε Εκτέλεση->Εκτέλεση όλων
Υλοποιήσεις.
Μπορείτε να χρησιμοποιήσετε πολλαπλές υλοποιήσεις για να δοκιμάσετε ένα διαφορετικό μέρος ή να πειραματιστείτε με διαφορετική συχνότητα. Ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για πληροφορίες σχετικά με τη ρύθμιση επιλογών.
Το Έργο view εμφανίζει όλες τις υλοποιήσεις με την ενεργή υλοποίηση επισημασμένη και την αντίστοιχη έξοδο files που δημιουργούνται για την ενεργή υλοποίηση που εμφανίζεται στα Αποτελέσματα Υλοποίησης view στα δεξιά. η αλλαγή της ενεργής υλοποίησης αλλάζει την έξοδο file οθόνη. Το παράθυρο Παρακολούθησης παρακολουθεί την ενεργή υλοποίηση. Εάν ρυθμίσετε αυτό το παράθυρο ώστε να παρακολουθεί όλες τις υλοποιήσεις, η νέα υλοποίηση ενημερώνεται αυτόματα στο παράθυρο.
3. Συγκρίνετε τα αποτελέσματα.
Χρησιμοποιήστε το παράθυρο Παρακολούθησης για να συγκρίνετε επιλεγμένα κριτήρια. Βεβαιωθείτε ότι έχετε ορίσει
τις υλοποιήσεις που θέλετε να συγκρίνετε με την εντολή Ρύθμιση παραμέτρων παρακολούθησης. Ανατρέξτε στην ενότητα Χρήση του παραθύρου παρακολούθησης, στη σελίδα 190 για λεπτομέρειες.

Για να συγκρίνετε λεπτομέρειες, συγκρίνετε το αρχείο καταγραφής file αποτελέσματα.
4. Για να μετονομάσετε μια υλοποίηση, κάντε δεξί κλικ στο όνομα της υλοποίησης στο έργο. view, επιλέξτε Αλλαγή ονόματος υλοποίησης από το αναδυόμενο μενού και πληκτρολογήστε ένα νέο όνομα.
Σημειώστε ότι το τρέχον περιβάλλον χρήστη αντικαθιστά την υλοποίηση. Οι εκδόσεις πριν από την έκδοση 9.0 διατηρούν την υλοποίηση που θα μετονομαστεί.
5. Για να αντιγράψετε μια υλοποίηση, κάντε δεξί κλικ στο όνομα της υλοποίησης στο έργο. view, επιλέξτε Υλοποίηση αντιγραφής από το αναδυόμενο μενού και πληκτρολογήστε ένα νέο όνομα για το αντίγραφο.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Ρύθμιση Υλοποιήσεων

6. Για να διαγράψετε μια υλοποίηση, κάντε δεξί κλικ στο όνομα της υλοποίησης στο έργο. viewκαι επιλέξτε Κατάργηση υλοποίησης από το αναδυόμενο μενού.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής
Ορισμός επιλογών υλοποίησης σύνθεσης λογικής
Μπορείτε να ορίσετε καθολικές επιλογές για τις υλοποιήσεις σύνθεσης, μερικές από τις οποίες είναι συγκεκριμένες για την τεχνολογία. Αυτή η ενότητα περιγράφει τον τρόπο ορισμού καθολικών επιλογών όπως συσκευή, βελτιστοποίηση και file επιλογές με την εντολή Επιλογές υλοποίησης. Για πληροφορίες σχετικά με τον ορισμό περιορισμών για την υλοποίηση, ανατρέξτε στην ενότητα Καθορισμός περιορισμών SCOPE, στη σελίδα 119. Για πληροφορίες σχετικά με την παράκαμψη καθολικών ρυθμίσεων με μεμονωμένα χαρακτηριστικά ή οδηγίες, ανατρέξτε στην ενότητα Καθορισμός χαρακτηριστικών και οδηγιών, στη σελίδα 90.
Αυτή η ενότητα εξετάζει τα ακόλουθα θέματα:
· Ρύθμιση επιλογών συσκευής, στη σελίδα 75 · Ρύθμιση επιλογών βελτιστοποίησης, στη σελίδα 78 · Καθορισμός καθολικής συχνότητας και περιορισμού Files, στη σελίδα 80 · Καθορισμός επιλογών αποτελεσμάτων, στη σελίδα 82 · Καθορισμός εξόδου αναφοράς χρονισμού, στη σελίδα 84 · Ρύθμιση επιλογών Verilog και VHDL, στη σελίδα 84
Ρύθμιση επιλογών συσκευής
Οι επιλογές συσκευής αποτελούν μέρος των καθολικών επιλογών που μπορείτε να ορίσετε για την εκτέλεση σύνθεσης. Περιλαμβάνουν την επιλογή εξαρτήματος (τεχνολογία, εξάρτημα και βαθμός ταχύτητας) και τις επιλογές υλοποίησης (εισαγωγή εισόδου/εξόδου και fanouts). Οι επιλογές και η υλοποίηση αυτών των επιλογών μπορεί να διαφέρουν από τεχνολογία σε τεχνολογία, επομένως ελέγξτε τα κεφάλαια προμηθευτών του Εγχειριδίου Αναφοράς για πληροφορίες σχετικά με τις επιλογές προμηθευτή σας.
1. Ανοίξτε τη φόρμα Επιλογές υλοποίησης κάνοντας κλικ στο κουμπί Επιλογές υλοποίησης ή επιλέγοντας Έργο->Επιλογές υλοποίησης και κάντε κλικ στην καρτέλα Συσκευή στο επάνω μέρος, εάν δεν είναι ήδη επιλεγμένη.
2. Επιλέξτε την τεχνολογία, το εξάρτημα, το πακέτο και την ταχύτητα. Οι διαθέσιμες επιλογές ποικίλλουν, ανάλογα με την τεχνολογία που επιλέγετε.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
3. Ορίστε τις επιλογές αντιστοίχισης συσκευών. Οι επιλογές ποικίλλουν, ανάλογα με την τεχνολογία που επιλέγετε.
Εάν δεν είστε σίγουροι για το τι σημαίνει μια επιλογή, κάντε κλικ στην επιλογή για να δείτε
μια περιγραφή στο παρακάτω πλαίσιο. Για πλήρεις περιγραφές των επιλογών, κάντε κλικ στο F1 ή ανατρέξτε στο κατάλληλο κεφάλαιο προμηθευτή στο Εγχειρίδιο Αναφοράς.
Για να ορίσετε μια επιλογή, πληκτρολογήστε την τιμή ή επιλέξτε το πλαίσιο για να την ενεργοποιήσετε.
Για περισσότερες πληροφορίες σχετικά με τον ορισμό ορίων Fanout και τον επαναχρονισμό, ανατρέξτε στις ενότητες Ορισμός ορίων Fanout, στη σελίδα 348, και Επαναχρονισμός, στη σελίδα 334, αντίστοιχα. Για λεπτομέρειες σχετικά με άλλες επιλογές που αφορούν συγκεκριμένους προμηθευτές, ανατρέξτε στο αντίστοιχο κεφάλαιο προμηθευτή και οικογένεια τεχνολογιών στο Εγχειρίδιο Αναφοράς.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής

4. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK.
5. Κάντε κλικ στο κουμπί Εκτέλεση για να συνθέσετε το σχέδιο. Το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.
6. Για να ορίσετε επιλογές συσκευής με ένα σενάριο, χρησιμοποιήστε την εντολή set_option Tcl. Ο παρακάτω πίνακας περιέχει μια αλφαβητική λίστα των επιλογών συσκευής στην καρτέλα Συσκευή που αντιστοιχίζονται στις αντίστοιχες εντολές Tcl. Επειδή οι επιλογές βασίζονται στην τεχνολογία και την οικογένεια, όλες οι επιλογές που αναφέρονται στον πίνακα ενδέχεται να μην είναι διαθέσιμες στην επιλεγμένη τεχνολογία. Όλες οι εντολές ξεκινούν με set_option, ακολουθούμενες από τη σύνταξη στη στήλη όπως φαίνεται. Ελέγξτε το Εγχειρίδιο Αναφοράς για την πιο ολοκληρωμένη λίστα επιλογών για τον προμηθευτή σας.
Ο παρακάτω πίνακας δείχνει την πλειονότητα των επιλογών συσκευής.

Επιλογή με σχολιασμένες ιδιότητες για τον αναλυτή Απενεργοποίηση εισαγωγής εισόδου/εξόδου Οδηγός Fanout

Εντολή Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής

Επιλογή

Εντολή Tcl (set_option…)

Πακέτο

-όνομα_πακέτου_πακέτου

Μέρος

-όνομα_μέρους_μέρους

Επίλυση μικτών προγραμμάτων οδήγησης

-resolve_multiple_driver {1|0}

Ταχύτητα

-βαθμός_ταχύτητας

Τεχνολογία

-λέξη-κλειδί τεχνολογίας

Ενημέρωση Δεδομένων Χρονισμού Σημείου Μεταγλώττισης -update_models_cp {0|1}

Δημιουργία βάσης δεδομένων HDL Analyst -hdl_qload {1|0}

Ορισμός επιλογών βελτιστοποίησης
Οι επιλογές βελτιστοποίησης αποτελούν μέρος των καθολικών επιλογών που μπορείτε να ορίσετε για την υλοποίηση. Αυτή η ενότητα σάς εξηγεί πώς να ορίσετε επιλογές όπως η συχνότητα και καθολικές επιλογές βελτιστοποίησης όπως η κοινή χρήση πόρων. Μπορείτε επίσης να ορίσετε ορισμένες από αυτές τις επιλογές με τα κατάλληλα κουμπιά στο περιβάλλον χρήστη.
1. Ανοίξτε τη φόρμα Επιλογές Υλοποίησης κάνοντας κλικ στο κουμπί Επιλογές Υλοποίησης ή επιλέγοντας Έργο->Επιλογές Υλοποίησης και κάντε κλικ στην καρτέλα Επιλογές στο επάνω μέρος.
2. Κάντε κλικ στις επιλογές βελτιστοποίησης που θέλετε, είτε στη φόρμα είτε στο Έργο viewΟι επιλογές σας ποικίλλουν, ανάλογα με την τεχνολογία. Εάν μια επιλογή δεν είναι διαθέσιμη για την τεχνολογία σας, είναι γκριζαρισμένη. Η ρύθμιση της επιλογής σε ένα σημείο την ενημερώνει αυτόματα και στο άλλο.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής

Σχέδιο View

Επιλογές βελτιστοποίησης Επιλογές υλοποίησης->Επιλογές

Για λεπτομέρειες σχετικά με τη χρήση αυτών των βελτιστοποιήσεων, ανατρέξτε στις ακόλουθες ενότητες:

Μεταγλωττιστής FSM FSM Explorer
Επαναχρονισμός κοινής χρήσης πόρων

Βελτιστοποίηση Μηχανών Καταστάσεων, στη σελίδα 354
Εκτέλεση της Εξερεύνησης FSM, στη σελίδα 359 Σημείωση: Μόνο ένα υποσύνολο των τεχνολογιών Microsemi υποστηρίζει την επιλογή Εξερεύνησης FSM. Χρησιμοποιήστε τον πίνακα Έργο->Επιλογές Υλοποίησης->Επιλογές για να προσδιορίσετε εάν αυτή η επιλογή υποστηρίζεται για τη συσκευή που καθορίζετε στο εργαλείο σας.
Κοινή χρήση πόρων, στη σελίδα 352
Επαναχρονισμός, στη σελίδα 334

Οι αντίστοιχες επιλογές της εντολής set_option της Tcl είναι οι εξής:

Επιλογές FSM Compiler FSM Explorer Κοινή χρήση πόρων Επαναχρονισμός

set_option Επιλογή εντολής Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
4. Κάντε κλικ στο κουμπί Εκτέλεση για να εκτελέσετε τη σύνθεση.
Το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.
Δημιουργία βάσης δεδομένων HDL Analyst
Από προεπιλογή, το λογισμικό διαβάζει ολόκληρο το σχέδιο, εκτελεί βελτιστοποιήσεις λογικής και διάδοση χρονισμού και γράφει την έξοδο σε ένα μόνο netlist (srs). Καθώς τα σχέδια μεγαλώνουν, ο χρόνος εκτέλεσης και εντοπισμού σφαλμάτων του σχεδίου γίνεται πιο απαιτητικός.
Αυτή η επιλογή επιτρέπει στον μεταγλωττιστή να προδιαμερίσει το σχέδιο σε πολλαπλές ενότητες που γράφονται για να διαχωρίσουν τη λίστα δικτύου. files (srs). Για να ενεργοποιήσετε αυτήν την επιλογή, επιλέξτε το πλαίσιο ελέγχου Δημιουργία βάσης δεδομένων HDL Analyst στην καρτέλα Επιλογές του παραθύρου διαλόγου Επιλογές υλοποίησης. Αυτή η λειτουργία βελτιώνει σημαντικά τη χρήση μνήμης για μεγάλα σχέδια.
Αυτή η λειτουργία μπορεί επίσης να ενεργοποιηθεί από το παράθυρο Script Tcl χρησιμοποιώντας την ακόλουθη εντολή set_option Tcl:
set_option -hdl_qload 1
Μόλις ενεργοποιηθεί η επιλογή Δημιουργία βάσης δεδομένων HDL Analyst, χρησιμοποιήστε την επιλογή Γρήγορη φόρτωση σταδιακής αύξησης στο εργαλείο HDL Analyst για να εμφανίσετε τη σχεδίαση χρησιμοποιώντας είτε μία μόνο λίστα netlist (srs) είτε πολλαπλές λίστες netlist (srs) ενότητας ανώτατου επιπέδου RTL. Το εργαλείο μπορεί να αξιοποιήσει στο έπακρο.tagαυτού του χαρακτηριστικού φορτώνοντας δυναμικά μόνο την επηρεαζόμενη ιεραρχία σχεδίασης. Για παράδειγμαampΔηλαδή, το πρόγραμμα περιήγησης ιεραρχίας μπορεί να επεκτείνει μόνο την ιεραρχία κατώτερου επιπέδου, όπως απαιτείται για γρήγορη φόρτωση. Η επιλογή Incremental Quick Load (Ταχεία Γρήγορη Φόρτωση) βρίσκεται στον πίνακα General (Γενικά) του παραθύρου διαλόγου HDL Analyst Options (Επιλογές Αναλυτή HDL). Ανατρέξτε στον Πίνακα General (Γενικά), στη σελίδα 304.

Καθορισμός καθολικής συχνότητας και περιορισμού Files

Αυτή η διαδικασία σας καθοδηγεί στον τρόπο ορισμού της καθολικής συχνότητας και στον καθορισμό του περιορισμού. files για την υλοποίηση.

1. Για να ορίσετε μια καθολική συχνότητα, κάντε ένα από τα εξής:

Πληκτρολογήστε μια καθολική συχνότητα στο Έργο view.

Ανοίξτε τη φόρμα Επιλογές υλοποίησης κάνοντας κλικ στην επιλογή Υλοποίηση

Κουμπί Επιλογές Καρτέλα Περιορισμοί.

επιλογή

Έργο->Υλοποίηση

Επιλογές,

και

κλικ

Η αντίστοιχη εντολή Tcl set_option είναι -frequency frequencyValue.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής
Μπορείτε να παρακάμψετε την καθολική συχνότητα με τοπικούς περιορισμούς, όπως περιγράφεται στην ενότητα Καθορισμός περιορισμών SCOPE, στη σελίδα 119. Στο εργαλείο Synplify Pro, μπορείτε να δημιουργήσετε αυτόματα περιορισμούς ρολογιού για το σχέδιό σας αντί να ορίσετε μια καθολική συχνότητα. Ανατρέξτε στην ενότητα Χρήση αυτόματων περιορισμών, στη σελίδα 291 για λεπτομέρειες.
Παγκόσμιο Έργο Συχνοτήτων και Περιορισμών View
Επιλογές Υλοποίησης->Περιορισμοί

2. Για να καθορίσετε περιορισμό files για μια υλοποίηση, κάντε ένα από τα εξής:
Επιλέξτε Έργο->Επιλογές Υλοποίησης->Περιορισμοί. Ελέγξτε τον περιορισμό
fileπου θέλετε να χρησιμοποιήσετε στο έργο.
Από τον πίνακα Επιλογές υλοποίησης->Περιορισμοί, μπορείτε επίσης να κάνετε κλικ για να
προσθήκη περιορισμού file.
Αφού επιλέξετε την υλοποίηση που θέλετε να χρησιμοποιήσετε, κάντε κλικ στην επιλογή Προσθήκη File στο
Σχέδιο view, και προσθέστε τον περιορισμό files χρειάζεσαι.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
Για να δημιουργήσετε περιορισμό files, βλ. Καθορισμός περιορισμών SCOPE, στη σελίδα 119.
3. Για την άρση του περιορισμού files από μια υλοποίηση, κάντε ένα από τα εξής:
Επιλέξτε Έργο->Επιλογές Υλοποίησης->Περιορισμοί. Κάντε κλικ στο πλαίσιο ελέγχου που βρίσκεται εκτός.
δίπλα στο file όνομα.
Στο Έργο view, κάντε δεξί κλικ στον περιορισμό file να αφαιρεθεί και
επιλέξτε Κατάργηση από το έργο.
Αυτό καταργεί τον περιορισμό file από την υλοποίηση, αλλά δεν το διαγράφει.
4. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK.
Όταν συνθέτετε το σχέδιο, το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.
Καθορισμός επιλογών αποτελέσματος
Αυτή η ενότητα σάς δείχνει πώς να καθορίσετε κριτήρια για την έξοδο της εκτέλεσης σύνθεσης.
1. Ανοίξτε τη φόρμα Επιλογές Υλοποίησης κάνοντας κλικ στο κουμπί Επιλογές Υλοποίησης ή επιλέγοντας Έργο->Επιλογές Υλοποίησης και κάντε κλικ στην καρτέλα Αποτελέσματα Υλοποίησης στο επάνω μέρος.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής

2. Καθορίστε την έξοδο fileπου θέλετε να δημιουργήσετε.
Για να δημιουργήσετε μια αντιστοιχισμένη λίστα δικτύου files, κάντε κλικ στην επιλογή Εγγραφή Mapped Verilog Netlist ή Εγγραφή
Αντιστοιχισμένη λίστα δικτύου VHDL.
Για να δημιουργήσετε έναν περιορισμό συγκεκριμένο για τον προμηθευτή file για σχολιασμό προς τα εμπρός,
κάντε κλικ στην επιλογή Εγγραφή περιορισμού προμηθευτή FileΓια λεπτομέρειες σχετικά με αυτήν την αναφορά, ανατρέξτε στην Αναφορά Ελέγχου Περιορισμών, στη σελίδα 270 του Εγχειριδίου Αναφοράς, στη σελίδα 56 για περισσότερες πληροφορίες.
3. Ορίστε τον κατάλογο στον οποίο θέλετε να γράψετε τα αποτελέσματα.
4. Ορίστε τη μορφή για την έξοδο fileΗ αντίστοιχη εντολή Tcl για τη δημιουργία σεναρίων είναι η μορφή project -result_format.
Μπορείτε επίσης να ορίσετε χαρακτηριστικά για τον έλεγχο της αντιστοίχισης ονομάτων. Για λεπτομέρειες, ανατρέξτε στο αντίστοιχο κεφάλαιο προμηθευτή στο Εγχειρίδιο Αναφοράς.
5. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK.
Όταν συνθέτετε το σχέδιο, το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
Καθορισμός εξόδου αναφοράς χρονισμού
Μπορείτε να προσδιορίσετε πόσο αναφέρεται στην αναφορά χρονισμού ορίζοντας τις ακόλουθες επιλογές.
1. Επιλέγοντας Έργο->Επιλογές Υλοποίησης και κάντε κλικ στην καρτέλα Αναφορά Χρονισμού. 2. Ορίστε τον αριθμό των κρίσιμων διαδρομών που θέλετε να αναφέρει το λογισμικό.

3. Καθορίστε τον αριθμό των σημείων έναρξης και λήξης που θέλετε να δείτε να αναφέρονται στις ενότητες κρίσιμης διαδρομής.
4. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK. Όταν συνθέτετε το σχέδιο, το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.
Ρύθμιση επιλογών Verilog και VHDL
Όταν ρυθμίζετε τον πηγαίο κώδικα Verilog και VHDL files στο έργο σας, μπορείτε επίσης να καθορίσετε συγκεκριμένες επιλογές μεταγλωττιστή.
Ρύθμιση Verilog File Επιλογές
Ρυθμίζετε το Verilog file επιλογές επιλέγοντας είτε Έργο->Επιλογές Υλοποίησης-> Verilog είτε Επιλογές->Ρύθμιση Μεταγλωττιστή Verilog.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής

1. Καθορίστε τη μορφή Verilog που θα χρησιμοποιήσετε.
Για να ορίσετε τον μεταγλωττιστή καθολικά για όλα τα files στο έργο, επιλέξτε
Έργο->Επιλογές Υλοποίησης->Verilog. Εάν χρησιμοποιείτε Verilog 2001 ή SystemVerilog, ελέγξτε το Εγχειρίδιο Αναφοράς για υποστηριζόμενες κατασκευές.
Για να καθορίσετε τον μεταγλωττιστή Verilog σε ένα ανά file βάση, επιλέξτε το file στο
Σχέδιο viewΚάντε δεξί κλικ και επιλέξτε File Επιλογές. Επιλέξτε τον κατάλληλο μεταγλωττιστή. Ο προεπιλεγμένος Verilog file Η μορφή για νέα έργα είναι SystemVerilog.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
2. Καθορίστε την ενότητα ανώτατου επιπέδου, εάν δεν το έχετε κάνει ήδη στο Έργο view.
3. Για να εξαγάγετε παραμέτρους από τον πηγαίο κώδικα, κάντε τα εξής:
Κάντε κλικ στην επιλογή Εξαγωγή παραμέτρων. Για να παρακάμψετε την προεπιλογή, εισαγάγετε μια νέα τιμή για μια παράμετρο.
Το λογισμικό χρησιμοποιεί τη νέα τιμή μόνο για την τρέχουσα υλοποίηση. Σημειώστε ότι η εξαγωγή παραμέτρων δεν υποστηρίζεται για μικτά σχέδια.

4. Πληκτρολογήστε την οδηγία στις Οδηγίες Μεταγλωττιστή, χρησιμοποιώντας κενά για να διαχωρίσετε τις εντολές. Μπορείτε να πληκτρολογήσετε οδηγίες που κανονικά θα εισάγατε με εντολές 'ifdef και `define στον κώδικα. Για παράδειγμαampδηλ., ABC=30 έχει ως αποτέλεσμα το λογισμικό να γράφει τις ακόλουθες δηλώσεις στο έργο file:
set_option -hdl_define -set “ABC=30”
LO

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής
5. Στη Σειρά Διαδρομής Συμπερίληψης, καθορίστε τις διαδρομές αναζήτησης για τις εντολές συμπερίληψης για το Verilog. fileπου βρίσκονται στο έργο σας. Χρησιμοποιήστε τα κουμπιά στην επάνω δεξιά γωνία του πλαισίου για να προσθέσετε, να διαγράψετε ή να αναδιατάξετε τις διαδρομές.
6. Στους Καταλόγους Βιβλιοθήκης, καθορίστε τη διαδρομή προς τον κατάλογο που περιέχει τη βιβλιοθήκη files για το έργο σας. Χρησιμοποιήστε τα κουμπιά στην επάνω δεξιά γωνία του πλαισίου για να προσθέσετε, να διαγράψετε ή να αναδιατάξετε τις διαδρομές.
7. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK. Όταν συνθέτετε το σχέδιο, το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής
Ρύθμιση VHDL File Επιλογές
Ορίζετε VHDL file επιλογές επιλέγοντας είτε Έργο->Επιλογές Υλοποίησης->VHDL είτε Επιλογές->Ρύθμιση Μεταγλωττιστή VHDL.

Για την πηγή VHDL, μπορείτε να καθορίσετε τις επιλογές που περιγράφονται παρακάτω.
1. Καθορίστε την ενότητα ανώτατου επιπέδου, εάν δεν το έχετε κάνει ήδη στο Έργο viewΕάν η ενότητα ανώτατου επιπέδου δεν βρίσκεται στην προεπιλεγμένη βιβλιοθήκη εργασίας, πρέπει να καθορίσετε τη βιβλιοθήκη όπου ο μεταγλωττιστής μπορεί να βρει την ενότητα. Για πληροφορίες σχετικά με τον τρόπο που μπορείτε να το κάνετε αυτό, ανατρέξτε στην ενότητα Πίνακας VHDL, στη σελίδα 200.
Μπορείτε επίσης να χρησιμοποιήσετε αυτήν την επιλογή για σχέδια μικτής γλώσσας ή όταν θέλετε να καθορίσετε μια ενότητα που δεν είναι η πραγματική οντότητα ανώτατου επιπέδου για την εμφάνιση και την ανίχνευση σφαλμάτων LdOe από το HDL Analyst στο σχηματικό. viewσελ. 2. Για κωδικοποίηση μηχανής κατάστασης που ορίζεται από τον χρήστη, κάντε τα εξής:
Καθορίστε τον τύπο κωδικοποίησης που θέλετε να χρησιμοποιήσετε.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Ορισμός Επιλογών Υλοποίησης Σύνθεσης Λογικής Κεφάλαιο 4: Ρύθμιση ενός Έργου Σύνθεσης Λογικής
Απενεργοποιήστε τον μεταγλωττιστή FSM.
Όταν συνθέτετε το σχέδιο, το λογισμικό χρησιμοποιεί τις οδηγίες μεταγλωττιστή που ορίζετε εδώ για να κωδικοποιήσει τις μηχανές κατάστασης και δεν εκτελεί τον μεταγλωττιστή FSM, κάτι που θα παρακάμπτει τις οδηγίες μεταγλωττιστή. Εναλλακτικά, μπορείτε να ορίσετε μηχανές κατάστασης με το χαρακτηριστικό syn_encoding, όπως περιγράφεται στην ενότητα Ορισμός Μηχανών Κατάστασης σε VHDL, στη σελίδα 308.
3. Για να εξαγάγετε γενόσημα φάρμακα από τον πηγαίο κώδικα, κάντε τα εξής:
Κάντε κλικ στην επιλογή Εξαγωγή γενικών σταθερών. Για να παρακάμψετε την προεπιλογή, εισαγάγετε μια νέα τιμή για μια γενική τιμή.
Το λογισμικό χρησιμοποιεί τη νέα τιμή μόνο για την τρέχουσα υλοποίηση. Σημειώστε ότι δεν μπορείτε να εξαγάγετε γενικές ονομασίες εάν έχετε σχεδιασμό μεικτής γλώσσας.

4. Για να προωθήσετε τριφασικές καταστάσεις πέρα από τα όρια διεργασιών/μπλοκ, ελέγξτε ότι είναι ενεργοποιημένη η ώθηση τριφασικών καταστάσεων. Για λεπτομέρειες, ανατρέξτε στην επιλογή ώθηση τριφασικών καταστάσεων, στη σελίδα 212 στο Εγχειρίδιο Αναφοράς.
5. Προσδιορίστε την ερμηνεία των οδηγιών synthesis_on και synthesis_off:
Για να κάνει ο μεταγλωττιστής να ερμηνεύει τις οδηγίες synthesis_on και synthesis_off
Όπως με το translate_on/translate_off, ενεργοποιήστε την επιλογή Σύνθεση Ενεργοποίηση/Απενεργοποίηση Υλοποιημένη ως Μετάφραση Ενεργοποίηση/Απενεργοποίηση.
Για να αγνοήσετε τις οδηγίες synthesis_on και synthesis_off, βεβαιωθείτε ότι
Αυτή η επιλογή δεν είναι επιλεγμένη. Ανατρέξτε στο translate_off/translate_on, στη σελίδα 226 στο Εγχειρίδιο Αναφοράς για περισσότερες πληροφορίες.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Καθορισμός Χαρακτηριστικών και Οδηγιών

6. Ορίστε άλλες επιλογές υλοποίησης όπως απαιτείται (ανατρέξτε στην ενότητα Ορισμός επιλογών υλοποίησης σύνθεσης λογικής, στη σελίδα 75 για μια λίστα επιλογών). Κάντε κλικ στο OK.
Όταν συνθέτετε το σχέδιο, το λογισμικό μεταγλωττίζει και αντιστοιχίζει το σχέδιο χρησιμοποιώντας τις επιλογές που ορίζετε.

Καθορισμός Χαρακτηριστικών και Οδηγιών

Τα χαρακτηριστικά και οι οδηγίες είναι προδιαγραφές που αντιστοιχίζετε σε αντικείμενα σχεδίασης για να ελέγχετε τον τρόπο με τον οποίο αναλύεται, βελτιστοποιείται και χαρτογραφείται ο σχεδιασμός σας.
Βελτιστοποιήσεις αντιστοίχισης ελέγχου χαρακτηριστικών και βελτιστοποιήσεις μεταγλωττιστή ελέγχου οδηγιών. Λόγω αυτής της διαφοράς, πρέπει να καθορίσετε οδηγίες στον πηγαίο κώδικα. Αυτός ο πίνακας περιγράφει τις μεθόδους που είναι διαθέσιμες για τη δημιουργία προδιαγραφών χαρακτηριστικών και οδηγιών:

Περιορισμοί του VHDL Verilog SCOPE Editor File

Χαρακτηριστικά Ναι Ναι Ναι Ναι

Οδηγίες Ναι Ναι Όχι Όχι

Είναι καλύτερο να καθορίσετε χαρακτηριστικά στον επεξεργαστή SCOPE ή στους περιορισμούς file, επειδή δεν χρειάζεται να μεταγλωττίσετε ξανά το σχέδιο πρώτα. Για τις οδηγίες, πρέπει να μεταγλωττίσετε το σχέδιο για να τεθούν σε ισχύ.
Εάν ΠΕΔΙΟ ΕΦΑΡΜΟΓΗΣ/περιορισμοί file και ο πηγαίος κώδικας HDL καθορίζονται για ένα σχέδιο, οι περιορισμοί έχουν προτεραιότητα όταν υπάρχουν διενέξεις.
Για περισσότερες λεπτομέρειες, ανατρέξτε στα ακόλουθα:
· Καθορισμός Χαρακτηριστικών και Οδηγιών σε VHDL, στη σελίδα 91 · Καθορισμός Χαρακτηριστικών και Οδηγιών στο Verilog, στη σελίδα 92 · Καθορισμός Χαρακτηριστικών μέσω του SCOPE Editor, στη σελίδα 93 · Καθορισμός Χαρακτηριστικών στους Περιορισμούς File, στη σελίδα 97

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Καθορισμός Χαρακτηριστικών και Οδηγιών

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Καθορισμός Χαρακτηριστικών και Οδηγιών σε VHDL
Μπορείτε να χρησιμοποιήσετε άλλες μεθόδους για να προσθέσετε χαρακτηριστικά σε αντικείμενα, όπως αναφέρονται στην ενότητα Καθορισμός χαρακτηριστικών και οδηγιών, στη σελίδα 90. Ωστόσο, μπορείτε να καθορίσετε οδηγίες μόνο στον πηγαίο κώδικα. Υπάρχουν δύο τρόποι ορισμού χαρακτηριστικών και οδηγιών στη VHDL:
· Χρήση του πακέτου προκαθορισμένων χαρακτηριστικών
· Δήλωση του χαρακτηριστικού κάθε φορά που χρησιμοποιείται
Για λεπτομέρειες σχετικά με τη σύνταξη χαρακτηριστικών VHDL, ανατρέξτε στην ενότητα Σύνταξη χαρακτηριστικών και οδηγιών VHDL, στη σελίδα 561 στο Εγχειρίδιο Αναφοράς.

Χρήση του πακέτου προκαθορισμένων χαρακτηριστικών VHDL
Το advantagΤο μειονέκτημα της χρήσης του προκαθορισμένου πακέτου είναι ότι αποφεύγετε τον επαναπροσδιορισμό των χαρακτηριστικών και των οδηγιών κάθε φορά που τα συμπεριλαμβάνετε στον πηγαίο κώδικα. Το μειονέκτημαtagΤο πρόβλημα είναι ότι ο πηγαίος κώδικάς σας είναι λιγότερο φορητός. Το πακέτο χαρακτηριστικών βρίσκεται στο installDirectory/lib/vhd/synattr.vhd.
1. Για να χρησιμοποιήσετε το πακέτο προκαθορισμένων χαρακτηριστικών που περιλαμβάνεται στη βιβλιοθήκη λογισμικού, προσθέστε αυτές τις γραμμές στη σύνταξη:
βιβλιοθήκη synplify; χρήση synplify.attributes.all;
2. Προσθέστε το χαρακτηριστικό ή την οδηγία που θέλετε μετά τη δήλωση της μονάδας σχεδίασης.
δηλώσεις; χαρακτηριστικό attribute_name του objectName: objectType είναι η τιμή;
Για π.χample:
Η οντότητα simpledff είναι port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
χαρακτηριστικό syn_noclockbuf του clk: το σήμα είναι αληθές;
Για λεπτομέρειες σχετικά με τις συντακτικές συμβάσεις, ανατρέξτε στην ενότητα Σύνταξη Χαρακτηριστικών και Οδηγιών VHDL, στη σελίδα 561 στο Εγχειρίδιο Αναφοράς.
3. Προσθέστε την πηγή file στο έργο.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Καθορισμός Χαρακτηριστικών και Οδηγιών

Δήλωση Χαρακτηριστικών και Οδηγιών VHDL
Εάν δεν χρησιμοποιείτε το πακέτο χαρακτηριστικών, πρέπει να επαναπροσδιορίζετε τα χαρακτηριστικά κάθε φορά που τα συμπεριλαμβάνετε στον πηγαίο κώδικα.
1. Κάθε φορά που χρησιμοποιείτε ένα χαρακτηριστικό ή μια οδηγία, ορίστε το αμέσως μετά τις δηλώσεις μονάδων σχεδίασης χρησιμοποιώντας την ακόλουθη σύνταξη:
design_unit_declaration; χαρακτηριστικό attributeName: dataType; χαρακτηριστικό attributeName του objectName: objectType είναι η τιμή;
Για π.χample:
Η οντότητα simpledff είναι port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
χαρακτηριστικό syn_noclockbuf: λογικό; το χαρακτηριστικό syn_noclockbuf του clk:signal είναι αληθές;
2. Προσθέστε την πηγή file στο έργο.

Καθορισμός Χαρακτηριστικών και Οδηγιών στο Verilog
Μπορείτε να χρησιμοποιήσετε άλλες μεθόδους για να προσθέσετε χαρακτηριστικά σε αντικείμενα, όπως περιγράφεται στην ενότητα Καθορισμός χαρακτηριστικών και οδηγιών, στη σελίδα 90. Ωστόσο, μπορείτε να καθορίσετε οδηγίες μόνο στον πηγαίο κώδικα.
Το Verilog δεν έχει προκαθορισμένα χαρακτηριστικά και οδηγίες σύνθεσης, επομένως πρέπει να τα προσθέσετε ως σχόλια. Το όνομα του χαρακτηριστικού ή της οδηγίας προηγείται από τη λέξη-κλειδί σύνθεση. Verilog fileΤα s κάνουν διάκριση πεζών-κεφαλαίων, επομένως τα χαρακτηριστικά και οι οδηγίες πρέπει να καθορίζονται ακριβώς όπως παρουσιάζονται στις περιγραφές σύνταξης. Για λεπτομέρειες σύνταξης, ανατρέξτε στην ενότητα Σύνταξη Χαρακτηριστικών και Οδηγιών Verilog, στη σελίδα 363 στο Εγχειρίδιο Αναφοράς.
1. Για να προσθέσετε ένα χαρακτηριστικό ή μια οδηγία στο Verilog, χρησιμοποιήστε τη σύνταξη σχολίων γραμμής ή μπλοκ Verilog (στυλ C) που ακολουθεί αμέσως μετά το αντικείμενο σχεδίασης. Τα σχόλια μπλοκ πρέπει να προηγούνται του ερωτηματικού, εάν υπάρχει.
LO

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Καθορισμός Χαρακτηριστικών και Οδηγιών

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Σύνταξη σχολίου μπλοκ Verilog
/* όνομα χαρακτηριστικού σύνθεσης = τιμή */ /* όνομα καταλόγου σύνθεσης = τιμή */

Σύνταξη σχολίου γραμμής Verilog
// synthesis attributeName = τιμή // synthesis directoryName = τιμή

Για λεπτομέρειες σχετικά με τους κανόνες σύνταξης, ανατρέξτε στην ενότητα Σύνταξη Χαρακτηριστικών και Οδηγιών Verilog, στη σελίδα 363 στο Εγχειρίδιο Αναφοράς. Τα ακόλουθα είναι ενδεικτικά.amples:
ενότητα fifo(έξοδος, είσοδος) /* σύνθεση syn_hier = “σκληρό” */;
2. Για να επισυνάψετε πολλά χαρακτηριστικά ή οδηγίες στο ίδιο αντικείμενο, διαχωρίστε τα χαρακτηριστικά με κενά, αλλά μην επαναλάβετε τη λέξη-κλειδί σύνθεσης. Μην χρησιμοποιείτε κόμματα. Για παράδειγμαample:
κατάσταση περίπτωσης /* σύνθεση πλήρης_περίπτωση παράλληλη_περίπτωση */;
3. Εάν οριστούν πολλαπλοί καταχωρητές χρησιμοποιώντας μία μόνο εντολή Verilog reg και εφαρμοστεί ένα χαρακτηριστικό σε αυτούς, τότε το λογισμικό σύνθεσης εφαρμόζει μόνο τον τελευταίο καταχωρητή που δηλώθηκε στην εντολή reg. Για παράδειγμαample:
reg [5:0] q, q_a, q_b, q_c, q_d /* σύνθεση syn_preserve=1 */;
Το χαρακτηριστικό syn_preserve εφαρμόζεται μόνο στο q_d. Αυτή είναι η αναμενόμενη συμπεριφορά για τα εργαλεία σύνθεσης. Για να εφαρμόσετε αυτό το χαρακτηριστικό σε όλα τα μητρώα, πρέπει να χρησιμοποιήσετε μια ξεχωριστή πρόταση Verilog reg για κάθε μητρώο και να εφαρμόσετε το χαρακτηριστικό.

Καθορισμός χαρακτηριστικών χρησιμοποιώντας τον επεξεργαστή SCOPE
Το παράθυρο SCOPE παρέχει μια εύχρηστη διεπαφή για την προσθήκη οποιουδήποτε χαρακτηριστικού. Δεν μπορείτε να το χρησιμοποιήσετε για την προσθήκη οδηγιών, επειδή πρέπει να προστεθούν στον πηγαίο κώδικα. fileς. (Βλέπε Καθορισμός Χαρακτηριστικών και Οδηγιών σε VHDL, στη σελίδα 91 ή Καθορισμός Χαρακτηριστικών και Οδηγιών σε Verilog, στη σελίδα 92). Η ακόλουθη διαδικασία δείχνει πώς να προσθέσετε ένα χαρακτηριστικό απευθείας στο παράθυρο SCOPE.
1. Ξεκινήστε με ένα μεταγλωττισμένο σχέδιο και ανοίξτε το παράθυρο SCOPE. Για να προσθέσετε τα χαρακτηριστικά σε έναν υπάρχοντα περιορισμό file, ανοίξτε το παράθυρο SCOPE κάνοντας κλικ στο υπάρχον file στο Έργο viewΓια να προσθέσετε τα χαρακτηριστικά σε ένα νέο file, κάντε κλικ στο εικονίδιο SCOPE και κάντε κλικ στην επιλογή Αρχικοποίηση για να ανοίξετε το παράθυρο SCOPE.
2. Κάντε κλικ στην καρτέλα Χαρακτηριστικά στο κάτω μέρος του παραθύρου SCOPE.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Καθορισμός Χαρακτηριστικών και Οδηγιών

Μπορείτε είτε να επιλέξετε πρώτα το αντικείμενο (βήμα 3) είτε πρώτα το χαρακτηριστικό (βήμα 4).

3. Για να καθορίσετε το αντικείμενο, κάντε ένα από τα εξής στη στήλη Αντικείμενο. Εάν έχετε ήδη καθορίσει το χαρακτηριστικό, η στήλη Αντικείμενο παραθέτει μόνο έγκυρες επιλογές αντικειμένου για αυτό το χαρακτηριστικό.
Επιλέξτε τον τύπο αντικειμένου στη στήλη Φίλτρο αντικειμένου και, στη συνέχεια, επιλέξτε ένα
αντικείμενο από τη λίστα επιλογών στη στήλη Αντικείμενο. Αυτός είναι ο καλύτερος τρόπος για να βεβαιωθείτε ότι καθορίζετε ένα αντικείμενο που είναι κατάλληλο, με τη σωστή σύνταξη.

LO
Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Καθορισμός Χαρακτηριστικών και Οδηγιών

Κεφάλαιο 4: Δημιουργία ενός Έργου Σύνθεσης Λογικής

Σύρετε το αντικείμενο στο οποίο θέλετε να επισυνάψετε το χαρακτηριστικό από το
RTL ή Τεχνολογία views στη στήλη Αντικείμενο στο παράθυρο SCOPE. Για ορισμένα χαρακτηριστικά, η μεταφορά και απόθεση ενδέχεται να μην επιλέξει το σωστό αντικείμενο. Για παράδειγμαampδηλαδή, αν θέλετε να ορίσετε το syn_hier σε μια ενότητα ή οντότητα όπως μια πύλη και, πρέπει να το ορίσετε στο view για αυτήν την ενότητα. Το αντικείμενο θα έχει την εξής σύνταξη: v:moduleName στο Verilog ή v:library.moduleName σε VHDL, όπου μπορείτε να έχετε πολλαπλές βιβλιοθήκες.
Πληκτρολογήστε το όνομα του αντικειμένου στη στήλη Αντικείμενο. Εάν δεν γνωρίζετε
το όνομα, χρησιμοποιήστε την εντολή Εύρεση ή τη στήλη Φίλτρο αντικειμένου. Βεβαιωθείτε ότι έχετε πληκτρολογήσει το κατάλληλο πρόθεμα για το αντικείμενο όπου χρειάζεται. Για παράδειγμαampδηλ., για να ορίσετε ένα χαρακτηριστικό σε ένα view, πρέπει να προσθέσετε το πρόθεμα v: στο όνομα της ενότητας ή της οντότητας. Για VHDL, ίσως χρειαστεί να καθορίσετε τη βιβλιοθήκη καθώς και το όνομα της ενότητας.
4. Εάν καθορίσατε πρώτα το αντικείμενο, μπορείτε τώρα να καθορίσετε το χαρακτηριστικό. Η λίστα εμφανίζει μόνο τα έγκυρα χαρακτηριστικά για τον τύπο αντικειμένου που επιλέξατε. Καθορίστε το χαρακτηριστικό κρατώντας πατημένο το κουμπί του ποντικιού στη στήλη Χαρακτηριστικό και επιλέγοντας ένα χαρακτηριστικό από τη λίστα.

Εάν επιλέξατε πρώτα το αντικείμενο, οι διαθέσιμες επιλογές καθορίζονται από το επιλεγμένο αντικείμενο και την τεχνολογία που χρησιμοποιείτε. Εάν επιλέξατε πρώτα το χαρακτηριστικό, οι διαθέσιμες επιλογές καθορίζονται από την τεχνολογία.
Όταν επιλέγετε ένα χαρακτηριστικό, το παράθυρο SCOPE σας ενημερώνει για το είδος της τιμής που πρέπει να εισαγάγετε για αυτό το χαρακτηριστικό και παρέχει μια σύντομη περιγραφή του χαρακτηριστικού. Εάν επιλέξατε πρώτα το χαρακτηριστικό, φροντίστε να επιστρέψετε και να καθορίσετε το αντικείμενο.
5. Συμπληρώστε την τιμή. Κρατήστε πατημένο το κουμπί του ποντικιού στη στήλη Τιμή και επιλέξτε από τη λίστα. Μπορείτε επίσης να πληκτρολογήσετε μια τιμή.

Οδηγός χρήστη Synplify Pro για έκδοση Microsemi, Οκτώβριος 2014

Κεφάλαιο 4: Ρύθμιση ενός Λογικού Συστήματος

Έγγραφα / Πόροι

Σύνθεση FPGA SYnOPSYS Synplify Pro για έκδοση Microsemi [pdf] Οδηγός χρήστη
FPGA Synthesis Synplify Pro για Microsemi Edition, Synthesis Synplify Pro για Microsemi Edition, Synplify Pro για Microsemi Edition, Pro για Microsemi Edition, Microsemi Edition, Edition

Αναφορές

Εγχειρίδιο χρήστη

Οδηγός χρήστη SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

FPGA Synthesis Synplify Pro για Microsemi Edition

Προδιαγραφές

Πληροφορίες προϊόντος

Οδηγίες χρήσης προϊόντος

Κεφάλαιο 1: Εισαγωγή

Πεδίο εφαρμογής του Εγγράφου

Ξεκινώντας

Διεπαφή χρήστη Πάνωview

Κεφάλαιο 2: Ροές Σχεδιασμού Σύνθεσης FPGA

Κεφάλαιο 3: Προετοιμασία της εισαγωγής

FAQ

Ε: Μπορώ να κάνω αντίγραφα της τεκμηρίωσης;

Ε: Πώς μπορώ να ξεκινήσω το λογισμικό;

Ε: Σε ποιο κοινό απευθύνεται αυτός ο οδηγός χρήσης;

Έγγραφα / Πόροι

Αναφορές

Αφήστε ένα σχόλιο

Ακύρωση απάντησης