راهنمای کاربر SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

Synopsys FPGA Synthesis – Synplify Pro برای نسخه Microsemi
یک ابزار جامع برای پیاده سازی FPGA با انواع مختلف است
ویژگی های طراحی شده برای کمک به کاربران در سنتز منطق و طراحی
جریان می یابد.

دستورالعمل استفاده از محصول

فصل 1: مقدمه

این فصل یک over ارائه می دهدview از Synopsys FPGA و
محصولات نمونه سازی، ابزارهای پیاده سازی FPGA و Synopsys FPGA
ویژگی های ابزار

محدوده سند

مجموعه اسناد شامل اطلاعاتی در مورد ویژگی های محصول است
و برای کاربران علاقه مند به سنتز و طراحی FPGA در نظر گرفته شده است
جریان می یابد.

شروع به کار

برای شروع استفاده از نرم افزار، آن را طبق دستور ارائه شده راه اندازی کنید
دستورالعمل ها و برای راهنمایی به راهنمای کاربر مراجعه کنید.

رابط کاربری به پایان رسیدview

با رابط کاربری به طور موثر آشنا شوید
در میان ویژگی های نرم افزار حرکت کنید.

فصل 2: جریان های طراحی سنتز FPGA

این فصل جریان طراحی سنتز منطق برای FPGA را شرح می دهد
سنتز

فصل 3: آماده سازی ورودی

یاد بگیرید چگونه از منبع زبان ترکیبی استفاده کنید Files و افزایشی
کامپایلر برای آماده سازی ورودی کارآمد.

توجه: از هرگونه محدودیت مرتبط با آن آگاه باشید
با استفاده از کامپایلر افزایشی.

سوالات متداول

س: آیا می توانم از اسناد کپی تهیه کنم؟

A: بله، موافقت نامه مجوز اجازه می دهد تا نسخه های داخلی را تهیه کنید
فقط با ذکر منبع مناسب استفاده کنید.

س: چگونه نرم افزار را راه اندازی کنم؟

پاسخ: به بخش "شروع به کار" در فصل 1 مراجعه کنید
راهنمای کاربر برای دستورالعمل های دقیق در مورد راه اندازی نرم افزار.

س: مخاطب مورد نظر برای این راهنمای کاربر چیست؟

پاسخ: راهنمای کاربر برای افراد علاقه مند به FPGA است
سنتز و جریان های طراحی

View Fullscreen

Synopsys FPGA Synthesis
Synplify Pro برای نسخه Microsemi
راهنمای کاربر
اکتبر 2014

اعلامیه حق چاپ و اطلاعات اختصاصی
حق چاپ © 2014 Synopsys, Inc. کلیه حقوق محفوظ است. این نرم افزار و اسناد حاوی اطلاعات محرمانه و اختصاصی است که متعلق به Synopsys, Inc است. نرم افزار و مستندات تحت یک قرارداد مجوز ارائه شده است و فقط مطابق با شرایط قرارداد مجوز قابل استفاده یا کپی است. هیچ بخشی از نرم‌افزار و مستندات را نمی‌توان به هر شکل یا با هر وسیله الکترونیکی، مکانیکی، دستی، نوری یا غیره، بدون مجوز کتبی قبلی Synopsys، Inc. یا همانطور که صراحتاً در توافقنامه مجوز ارائه شده است، تکثیر، انتقال یا ترجمه کرد.
حق کپی اسناد
قرارداد مجوز با Synopsys به دارنده مجوز اجازه می‌دهد که از اسناد فقط برای استفاده داخلی آن کپی کند.
هر کپی باید شامل کلیه حق چاپ، علائم تجاری، علائم خدمات، و اعلامیه های حقوق مالکیت، در صورت وجود باشد. دارنده پروانه باید اعداد ترتیبی را به همه نسخه ها اختصاص دهد. این نسخه ها باید حاوی افسانه زیر در صفحه جلد باشد:
"این سند با مجوز Synopsys, Inc.، برای استفاده انحصاری ______________________________________________ و کارمندان آن کپی شده است. این شماره کپی __________ است."
بیانیه کنترل مقصد
تمام اطلاعات فنی موجود در این نشریه تابع قوانین کنترل صادرات ایالات متحده آمریکا است. افشای اطلاعات برای اتباع کشورهای دیگر بر خلاف قوانین ایالات متحده ممنوع است. مسئولیت تعیین مقررات قابل اجرا و رعایت آنها بر عهده خواننده است.
LO

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

سلب مسئولیت
SYNOPSYS، INC. و مجوز دهندگان آن هیچ گونه ضمانتی، صریح یا ضمنی، با توجه به این ماده، از جمله، اما نه محدود به، ضمانت های ضمنی ضمانت نامه های ضمانت تجاری کالا ندارند. هدف.
علائم تجاری ثبت شده (®)
سینوپسیس، AEON، AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, LightTool, M,HSIM,LightTools,M ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity Pro Synplicity, Synplicity, Synplicity, Synplicity, Synplicity, logo, Environment، TetraMAX، UMRBus، VCS، Vera، و YIELDirector علائم تجاری ثبت شده Synopsys, Inc.
علائم تجاری (TM)
AFGen، Apollo، ARC، ASAP، Astro-Rail، Astro-Xtalk، Aurora، AvanWaves، BEST، Columbia، Columbia-CE، Cosmos، CosmosLE، CosmosScope، CRITIC، CustomExplorer، CustomSim، DC Expert، DC Ultra Designer، Design Professional، Analy HDC DesignPower، DFTMAX، دسترسی مستقیم به سیلیکون، Discovery، Eclypse، Encore، EPIC، Galaxy، HANEX، HDL Compiler، Hercules، فناوری بهینه‌سازی سلسله مراتبی، سیستم نمونه‌سازی اولیه ASIC با کارایی بالا، HSIMPlus، i-Virtual Stepper، IICE، in-Tandempiter، Intel، Jun-Tandempiter، iN JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, PowerPL,Planetaris,Planetaris RippledMixer، Saturn، Scirocco، Scirocco-i، SiWare، Star-RCXT، Star-SimXT، StarRC، System Compiler، System Designer، Taurus، TotalRecall، TSUPREM-4، VCSi، VHDL Compiler، VMC، و Worksheet Buffer علائم تجاری Syno هستند.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

علائم خدمات (sm)
MAP-in، SVP Café، و TAP-in علائم خدمات Synopsys, Inc هستند. SystemC علامت تجاری Open SystemC Initiative است و تحت مجوز استفاده می شود. ARM و AMBA علائم تجاری ثبت شده ARM Limited هستند. Saber یک علامت تجاری ثبت شده SabreMark Limited Partnership است و تحت مجوز استفاده می شود. همه نام های دیگر محصولات یا شرکت ها ممکن است علائم تجاری صاحبان مربوطه باشند.
چاپ شده در ایالات متحده آمریکا اکتبر 2014

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

مطالب

فصل 1: مقدمه
Synopsys FPGA و نمونه سازی محصولات. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 ابزار پیاده سازی FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 ویژگی Synopsys FPGA Tool. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
محدوده سند. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 مجموعه اسناد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 مخاطب. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
شروع به کار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 راه اندازی نرم افزار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 دریافت کمک . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
رابط کاربری به پایان رسیدview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
فصل 2: جریان های طراحی سنتز FPGA
جریان طراحی سنتز منطق . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
فصل 3: آماده سازی ورودی
راه اندازی منبع HDL Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 ایجاد منبع HDL Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 با استفاده از ویرایشگر راهنمای متن. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 بررسی منبع HDL Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 ویرایش منبع HDL Fileبا ویرایشگر متن داخلی. . . . . . . . . . . . . . . . . . . . 35 تنظیم تنظیمات برگزیده پنجره ویرایش . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 استفاده از ویرایشگر متن خارجی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 استفاده از افزونه های کتابخانه برای کتابخانه Verilog Fileس . . . . . . . . . . . . . . . . . . . . . . . 42
استفاده از منبع زبان ترکیبی Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
استفاده از کامپایلر افزایشی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 محدودیت ها. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
با استفاده از جریان Verilog ساختاری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 محدودیت ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

کار با محدودیت Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 زمان استفاده از محدودیت Files بیش از کد منبع. . . . . . . . . . . . . . . . . . . . . . . . 53 استفاده از ویرایشگر متن برای محدودیت Files (میراث) . . . . . . . . . . . . . . . . . . . . . . . . 54 دستورالعمل نحوی Tcl برای محدودیت Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 بررسی محدودیت Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
فصل 4: راه اندازی یک پروژه سنتز منطق
راه اندازی پروژه Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 ایجاد یک پروژه File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 باز کردن یک پروژه موجود File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 ایجاد تغییرات در یک پروژه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 پروژه تنظیم View نمایش تنظیمات . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 به روز رسانی Verilog شامل مسیرها در پروژه قدیمی Fileاس . . . . . . . . . . . . . . . . . . . 65
مدیریت پروژه File سلسله مراتب. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 ایجاد پوشه های سفارشی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 دستکاری پوشه های پروژه سفارشی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 دستکاری سفارشی Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
راه اندازی پیاده سازی ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 کار با چند پیاده سازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
تنظیم گزینه های پیاده سازی سنتز منطق. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 تنظیم گزینه های دستگاه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 تنظیم گزینه های بهینه سازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 تعیین فرکانس و محدودیت جهانی Fileس . . . . . . . . . . . . . . . . . . . . . . 80 تعیین گزینه های نتیجه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 تعیین خروجی گزارش زمانبندی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 تنظیم گزینه های Verilog و VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
مشخص کردن ویژگی ها و دستورالعمل ها. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 تعیین ویژگی ها و دستورالعمل ها در VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 91 تعیین ویژگی ها و دستورالعمل ها در Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 92 تعیین ویژگی ها با استفاده از ویرایشگر SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . 93 تعیین ویژگی ها در محدودیت ها File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
در حال جستجو Fileاس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 شناسایی Files به جستجو . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 فیلتر کردن Files به جستجو . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 شروع جستجو . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 نتیجه جستجو . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
آرشیو کردن Files و پروژه ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 یک پروژه را بایگانی کنید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 یک پروژه را بایگانی کنید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

یک پروژه را کپی کنید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
فصل 5: تعیین محدودیت ها
با استفاده از ویرایشگر SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 ایجاد محدودیت در ویرایشگر SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 ایجاد محدودیت با فرمان الگوی FDC. . . . . . . . . . . . . . . . 116
تعیین محدودیت های SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 وارد کردن و ویرایش محدودیت های محدوده. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 تنظیم ساعت و محدودیت های مسیر. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 تعریف محدودیت های ورودی و خروجی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 تعیین انواع پد ورودی/خروجی استاندارد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 استفاده از TCL View از SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 دستورالعمل برای وارد کردن و ویرایش محدودیت ها. . . . . . . . . . . . . . . . . . . . . . . . 127
تعیین استثناهای زمان بندی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 تعریف نقاط از/به/از طریق برای استثناهای زمان بندی. . . . . . . . . . . . . . . . . 130 تعریف مسیرهای چند چرخه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 تعریف مسیرهای کاذب . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
پیدا کردن اشیاء با Tcl پیدا کردن و گسترش. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 تعیین الگوهای جستجو برای Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 پالایش Tcl نتایج را با فیلتر پیدا کنید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 استفاده از دستور Tcl Find برای تعریف مجموعه ها. . . . . . . . . . . . . . . . . . . . . 138 با استفاده از دستور گسترش Tcl برای تعریف مجموعه ها. . . . . . . . . . . . . . . . . . 140 بررسی Tcl یافتن و گسترش نتایج. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 با استفاده از Tcl در حالت دسته ای پیدا و گسترش دهید. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
استفاده از مجموعه ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 مقایسه روش های تعریف مجموعه ها . . . . . . . . . . . . . . . . . . . . . . . 144 ایجاد و استفاده از مجموعه های SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 ایجاد مجموعه با استفاده از دستورات Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing و دستکاری مجموعه ها با دستورات Tcl. . . . . . . . . . . . . . . 150
تبدیل SDC به FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
استفاده از ویرایشگر SCOPE (Legacy). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 وارد کردن و ویرایش محدودیت های SCOPE (میراث). . . . . . . . . . . . . . . . . . . . . 157 تعیین محدودیت های زمان بندی SCOPE (میراث). . . . . . . . . . . . . . . . . . . . . . . 159 وارد کردن محدودیت های پیش فرض. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 تنظیم ساعت و محدودیت های مسیر. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 تعریف ساعت . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 تعریف محدودیت های ورودی و خروجی (میراث). . . . . . . . . . . . . . . . . . . . . . . 169 تعریف مسیرهای کاذب (میراث). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 6: ترکیب و تجزیه و تحلیل نتایج
سنتز طراحی شما . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 در حال اجرا سنتز منطق . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 استفاده از بررسی به روز برای مدیریت شغل. . . . . . . . . . . . . . . . . . . . . . 174
چک کردن گزارش File نتایج . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing و کار با گزارش File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 دسترسی سریع به گزارش های خاص. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 دسترسی به نتایج از راه دور. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 تجزیه و تحلیل نتایج با استفاده از گزارش File گزارش ها . . . . . . . . . . . . . . . . . . . . . . . . 189 استفاده از پنجره دیده بان . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 بررسی استفاده از منابع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
مدیریت پیام ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 بررسی نتایج در پیام Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 فیلتر کردن پیام ها در پیام Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 فیلتر کردن پیام ها از خط فرمان. . . . . . . . . . . . . . . . . . . . . . . . . . 197 خودکارسازی فیلتر کردن پیام با یک اسکریپت Tcl. . . . . . . . . . . . . . . . . . . . . . . . 198 ورود File کنترل های پیام . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 اخطار رسیدگی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
استفاده از Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 استفاده از Continue on Error برای Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
فصل 7: تجزیه و تحلیل با HDL Analyst و FSM Viewer
کار در شماتیک Viewس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 تمایز بین تحلیلگر HDL Viewس . . . . . . . . . . . . . . . . . . . . . . . . 209 باز کردن Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Object Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 انتخاب اشیا در RTL/فناوری Viewس . . . . . . . . . . . . . . . . . . . . . . . 215 کار با شماتیک های چند صفحه ای . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 حرکت بین Views در یک پنجره شماتیک. . . . . . . . . . . . . . . . . . . . . . . 218 تنظیم شماتیک View ترجیحات . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 مدیریت ویندوز. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
بررسی سلسله مراتب طراحی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 پیمایش سلسله مراتب طراحی با مرورگر سلسله مراتبی. . . . . . . . . . . . . . . . 222 کاوش سلسله مراتب اشیا با فشار دادن/پر کردن. . . . . . . . . . . . . . . . . . . . . . . 223 بررسی سلسله مراتب اشیاء نمونه های شفاف. . . . . . . . . . . . . . . . . . . 228
یافتن اشیا . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 مرور برای یافتن اشیا در HDL Analyst Viewاس . . . . . . . . . . . . . . . . . . . . . . 230 استفاده از Find برای جستجوهای سلسله مراتبی و محدود. . . . . . . . . . . . . . . . . . . . 232 استفاده از حروف عام با دستور Find. . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

ترکیب یافتن با فیلتر کردن برای اصلاح جستجوها. . . . . . . . . . . . . . . . . . . . . . 240 استفاده از Find برای جستجوی خروجی Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
کراس پروبینگ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing در RTL/فناوری View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing از RTL/تکنولوژی View . . . . . . . . . . . . . . . . . . . . . . . . . 244 کاوش متقابل از پنجره ویرایشگر متن. . . . . . . . . . . . . . . . . . . . . . . . . . . 246 کاوش متقابل از پنجره Tcl Script. . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing از FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
تجزیه و تحلیل با ابزار تحلیل HDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewطراحی سلسله مراتب و زمینه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 فیلترینگ شماتیک . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 گسترش پین و منطق شبکه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 بسط و Viewاتصالات . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 مسطح کردن سلسله مراتب شماتیک . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 به حداقل رساندن استفاده از حافظه در هنگام تجزیه و تحلیل طرح ها. . . . . . . . . . . . . . . . . . . 267
با استفاده از FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
فصل 8: تجزیه و تحلیل زمان بندی
تحلیل زمان بندی به صورت شماتیک Viewاس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewاطلاعات زمان بندی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 حاشیه نویسی اطلاعات زمان بندی در شماتیک Viewاس . . . . . . . . . . . . . . . . . 275 تجزیه و تحلیل درختان ساعت در RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewمسیرهای بحرانی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 مدیریت سستی منفی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
ایجاد گزارش های زمان بندی سفارشی با STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
استفاده از محدودیت های طراحی تحلیل . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 سناریو برای استفاده از محدودیت های طراحی تحلیل. . . . . . . . . . . . . . . . . . . . . . 285 ایجاد ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 استفاده صحیح از نام اشیاء در adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
استفاده از محدودیت های خودکار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 نتایج محدودیت های خودکار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
فصل 9: استنتاج اشیاء سطح بالا
تعریف جعبه سیاه برای سنتز . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 نمونه سازی جعبه سیاه و ورودی/خروجی در Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 298 نمونه سازی جعبه سیاه و ورودی/خروجی در VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 300 افزودن محدودیت های زمان بندی جعبه سیاه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 افزودن سایر ویژگی های جعبه سیاه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعریف ماشین های حالت برای سنتز. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 تعریف ماشین های حالت در Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 تعریف ماشین های حالت در VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 تعیین FSM ها با ویژگی ها و دستورالعمل ها. . . . . . . . . . . . . . . . . . . . . . . . 309
تعیین FSM های ایمن . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
استنتاج رم خودکار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 رم را مسدود کنید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 ویژگی RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Inferring Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
راه اندازی رم ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 راه اندازی رم ها در Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 راه اندازی رم ها در VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
فصل 10: تعیین بهینه سازی های سطح طراحی
نکاتی برای بهینه سازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 نکته عمومی بهینه سازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 بهینه سازی برای منطقه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 بهینه سازی برای زمان بندی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
زمان بندی مجدد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 کنترل زمانبندی مجدد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 زمانبندی مجددampل . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 گزارش زمانبندی مجدد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 چگونه زمانبندی مجدد کار می کند. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
حفظ اجسام از بهینه سازی دور. . . . . . . . . . . . . . . . . . . . . . . . . . 342 استفاده از syn_keep برای حفظ یا تکرار. . . . . . . . . . . . . . . . . . . . . . . 343 کنترل سلسله مراتب مسطح . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 حفظ سلسله مراتب . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
بهینه سازی Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 تنظیم محدودیت های Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 کنترل بافر و تکرار. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
به اشتراک گذاری منابع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
درج I/Os. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
بهینه سازی ماشین های حالت. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 تصمیم گیری در مورد زمان بهینه سازی ماشین های حالت. . . . . . . . . . . . . . . . . . . . . . . . . . . 354 اجرای کامپایلر FSM LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 اجرای FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
قرار دادن پروب. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعیین کاوشگرها در کد منبع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 افزودن ویژگی های پروب به صورت تعاملی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
فصل یازدهم: کار با نقاط کامپایل
کامپایل مبانی نقطه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages of Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 دستی کامپایل امتیاز. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 نقطه کامپایل تودرتو . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 کامپایل انواع نقطه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
کامپایل اصول سنتز نقطه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 کامپایل محدودیت نقطه Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 مدل های منطقی رابط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 زمان بندی رابط برای نقاط کامپایل. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 کامپایل سنتز نقطه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 کامپایل افزایشی سنتز نقطه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 حاشیه نویسی رو به جلو محدودیت های زمان بندی نقطه کامپایل . . . . . . . . . . . . . . . . 384
سنتز نقاط کامپایل . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 کتابچه راهنمای کامپایل جریان نقطه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 ایجاد یک محدودیت سطح بالا File برای امتیازات کامپایل . . . . . . . . . . . . . . . 388 تعریف نقاط کامپایل دستی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 تنظیم محدودیت ها در سطح نقطه کامپایل . . . . . . . . . . . . . . . . . . . . . . . . 391 تجزیه و تحلیل نتایج نقطه کامپایل. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
استفاده از نقاط کامپایل با سایر ویژگی ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 ترکیب نقاط کامپایل با چند پردازش. . . . . . . . . . . . . . . . . . . . . . . 396
سنتز مجدد به صورت تدریجی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 سنتز مجدد نقاط کامپایل به صورت تدریجی. . . . . . . . . . . . . . . . . . . . . . . . . 397
فصل 12: کار با ورودی IP
تولید IP با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 تعیین FIFO با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 تعیین رم با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 تعیین رم های بایت فعال با SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 مشخص کردن رام ها با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 تعیین جمع کننده/ تفریق کننده با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . 427 تعیین شمارنده با SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
جریان رمزگذاری IP Synopsys FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 بیش ازview جریان IP Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 رمزگذاری و رمزگشایی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
کار با IP رمزگذاری شده . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

رمزگذاری IP شما . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 رمزگذاری IP با اسکریپت encryptP1735.pl. . . . . . . . . . . . . . . . . . . . . . . . . 448 رمزگذاری IP با اسکریپت رمزگذاری IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 تعیین روش خروجی اسکریپت. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 آماده سازی بسته IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
استفاده از Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 استفاده از Hyper Source برای نمونه سازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 استفاده از Hyper Source برای طراحی IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 سیگنال رشته از طریق سلسله مراتب طراحی یک IP. . . . . . . . . . . . . . . 461
فصل 13: بهینه سازی فرآیندها برای بهره وری
استفاده از حالت دسته ای . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 در حال اجرا حالت دسته ای در یک پروژه File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 در حال اجرا حالت دسته ای با یک اسکریپت Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 مجوز صف . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
کار با اسکریپت ها و دستورات Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 با استفاده از دستورات و اسکریپت های Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 ایجاد یک اسکریپت شغلی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 تنظیم تعداد کارهای موازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 ایجاد یک اسکریپت سنتز Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 استفاده از متغیرهای Tcl برای امتحان فرکانس‌های ساعت مختلف. . . . . . . . . . . . . . . . . . 476 استفاده از متغیرهای Tcl برای آزمایش چندین فناوری هدف. . . . . . . . . . . . . . . . . 478 اجرای ترکیب از پایین به بالا با یک اسکریپت. . . . . . . . . . . . . . . . . . . . . . . . . . . 479
خودکارسازی جریان ها با synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
فصل 14: استفاده از پردازش چندگانه
چند پردازش با نقاط کامپایل . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 تنظیم حداکثر کارهای موازی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 استفاده از مجوز . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
فصل 15: بهینه سازی برای طرح های Microsemi
بهینه سازی طرح های میکروسمی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 با استفاده از جعبه سیاه Microsemi از پیش تعریف شده. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 استفاده از ماکروهای Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 کار با طرح های رادارد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 تعیین syn_radhardlevel در کد منبع . . . . . . . . . . . . . . . . . . . . . . . 490 LO
فصل 16: کار با خروجی سنتز
انتقال اطلاعات به ابزار P&R. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعیین مکان های پین . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 تعیین مکان برای پورت های اتوبوس Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . 495 تعیین مکان ماکرو و ثبت نام . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
تولید خروجی خاص فروشنده. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 هدف قرار دادن خروجی برای فروشنده شما. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 سفارشی کردن قالب های Netlist. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
فصل 17: اجرای عملیات پس از سنتز
اجرای خودکار P&R پس از سنتز. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
کار با ابزارهای شناسایی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 راه اندازی از Synplify Pro Tool. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 رسیدگی به مشکلات با راه اندازی شناسایی. . . . . . . . . . . . . . . . . . . . . . . . . . . 503 با استفاده از ابزار Identify. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 استفاده از نقاط کامپایل با ابزار Identify. . . . . . . . . . . . . . . . . . . . . . . . . . . 506
شبیه سازی با ابزار VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1
مقدمه
این مقدمه برای نرم افزار Synplify Pro به شرح زیر است:
· Synopsys FPGA و نمونه سازی محصولات، در صفحه 16 · محدوده سند، در صفحه 21 · شروع به کار، در صفحه 22 · رابط کاربری به پایان رسیده استview، در صفحه 24

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1: مقدمه

Synopsys FPGA و نمونه سازی محصولات

Synopsys FPGA و نمونه سازی محصولات
شکل زیر خانواده محصولات Synopsys FPGA و Prototyping را نشان می دهد.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

Synopsys FPGA و نمونه سازی محصولات

فصل 1: مقدمه

ابزارهای پیاده سازی FPGA
محصولات Synplify Pro و Synplify Premier ابزارهای سنتز RTL هستند که مخصوصاً برای FPGA ها (آرایه های دروازه قابل برنامه ریزی میدانی) و CPLD (دستگاه های منطقی قابل برنامه ریزی پیچیده) طراحی شده اند.

نرم افزار Synplify Pro Synthesis
نرم افزار سنتز Synplify Pro FPGA استاندارد صنعتی واقعی برای تولید طرح های FPGA با کارایی بالا و مقرون به صرفه است. منحصر به فرد آن است
الگوریتم‌های Behavior Extracting Synthesis Technology® (BEST) انجام می‌دهند
بهینه سازی های سطح بالا قبل از سنتز کد RTL در منطق FPGA خاص. این رویکرد بهینه سازی های برتر را در FPGA، زمان اجرا سریع و توانایی مدیریت طرح های بسیار بزرگ امکان پذیر می کند. نرم افزار Synplify Pro از آخرین ساختارهای زبان VHDL و Verilog از جمله SystemVerilog و VHDL 2008 پشتیبانی می کند. این ابزار مستقل از فناوری است که امکان هدف گذاری مجدد سریع و آسان بین دستگاه های FPGA و فروشندگان را از یک پروژه طراحی واحد فراهم می کند.

نرم افزار Synplify Premier Synthesis
قابلیت Synplify Premier یک مجموعه فوق العاده از ابزار Synplify Pro است که اجرای نهایی FPGA و محیط اشکال زدایی را ارائه می دهد. این شامل مجموعه ای جامع از ابزارها و فناوری ها برای طراحان پیشرفته FPGA است، و همچنین به عنوان موتور سنتز برای نمونه های اولیه ASIC که نمونه های اولیه مبتنی بر FPGA را هدف قرار می دهند، عمل می کند.
محصول Synplify Premier هم طراحان FPGA و هم نمونه های اولیه ASIC را ارائه می دهد که FPGA های منفرد را با کارآمدترین روش پیاده سازی طراحی و اشکال زدایی هدف قرار می دهند. در سمت پیاده سازی طراحی، شامل عملکردی برای بسته شدن زمان، تأیید منطقی، استفاده از IP، سازگاری با ASIC و اجرای DSP، و همچنین یکپارچگی دقیق با ابزارهای پشتیبان فروشنده FPGA است. در سمت اشکال زدایی، تأیید درون سیستمی FPGA ها را فراهم می کند که به طور چشمگیری روند اشکال زدایی را تسریع می کند و همچنین شامل یک روش سریع و افزایشی برای یافتن مشکلات طراحی گریزان است.

ویژگی های ابزار Synopsys FPGA
این جدول بین عملکردهای اصلی در محصولات Synplify Pro، Synplify، Synplify Premier و Synplify Premier with Design Planner تمایز قائل می شود.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1: مقدمه

Synopsys FPGA و نمونه سازی محصولات

Synplify Synplify Pro

عملکرد

سنتز استخراج رفتار

Technology® (BESTTM)

Core/IP تولید شده توسط فروشنده

پشتیبانی (تکنولوژی های خاص)

کامپایلر FSM

FSM Explorer

تبدیل ساعت دردار

ثبت لوله کشی

ثبت مجدد زمان

SCOPE® Constraint Entry

ویژگی های قابلیت اطمینان بالا

مکان و مسیر یکپارچه

تجزیه و تحلیل

HDL Analyst®

گزینه

آنالایزر زمان

نقطه به نقطه

FSM Viewer

کراس پروبینگ

ایجاد نقطه پروب

Identify® Instrumentor

Debugger را شناسایی کنید

تحلیل توان (SAIF)

طراحی فیزیکی

طرح طراحی File

تخصیص منطقی به مناطق

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

Synopsys FPGA و نمونه سازی محصولات

فصل 1: مقدمه

تخمین منطقه و ظرفیت منطقه تخصیص پین بهینه‌سازی‌های فیزیکی ترکیب فیزیکی تحلیل‌گر فیزیکی Synopsys DesignWare® Foundation Library زمان اجرا طراحی سلسله مراتبی بهینه‌سازی پیشرفته ترکیب سریع ترکیب چند پردازشی کامپایل با خطا طراحی تیم طراحی ترکیبی زبان امتیاز کامپایل امتیازات کامپایل طراحی سلسله مراتبی (F Moloating Batch) مجوزها) حالت دسته ای P&R حاشیه نویسی پشتیبان تأیید صحت داده های P&R

Synplify Synplify Pro

xxxx

–

ادغام را شناسایی کنید

محدود

Synplify Premier
xxx
xxxxx
xxxx
x
x حالت سنتز منطقی x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx حالت سنتز منطقی
x

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1: مقدمه

Synopsys FPGA و نمونه سازی محصولات

حاشیه نویسی پشتیبان ویرایشگر متن محیط طراحی داده P&R View Watch Window Message Window Tcl Window Multiple Implementations فروشنده فناوری پشتیبانی از ویژگی های نمونه سازی ویژگی های زمان اجرا Compile Points Gated Clock Conversion کامپایل در صورت خطا

Synplify Synplify Pro

Synplify Premier
xxxxx انتخاب شد
xxxx

Synplify Premier DP
x
xxxxx انتخاب شد
xxxx

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

محدوده سند

فصل 1: مقدمه

محدوده سند
موارد زیر دامنه این سند و مخاطبان مورد نظر را توضیح می دهد.

مجموعه اسناد
این راهنمای کاربر بخشی از مجموعه اسنادی است که شامل یک کتابچه راهنمای مرجع و یک آموزش است. برای استفاده با سایر اسناد موجود در مجموعه در نظر گرفته شده است. تمرکز آن بر شرح نحوه استفاده از نرم افزار Synopsys FPGA برای انجام وظایف معمولی است. این دلالت بر موارد زیر دارد:
· راهنمای کاربر فقط گزینه های مورد نیاز برای انجام کارهای معمولی را توضیح می دهد
در دفترچه راهنما توضیح داده شده است. هر دستور و گزینه موجود را توصیف نمی کند. برای توضیحات کامل در مورد تمام گزینه های دستور و نحو، به رابط کاربری Over مراجعه کنیدview فصل در کتابچه راهنمای مرجع سنتز Synopsys FPGA.
· راهنمای کاربر حاوی اطلاعات مبتنی بر وظیفه است. برای تجزیه
نحوه سازماندهی اطلاعات، به دریافت راهنمایی در صفحه 22 مراجعه کنید.

مخاطب
ابزار نرم افزار Synplify Pro برای توسعه دهنده سیستم FPGA هدف قرار گرفته است. فرض بر این است که شما در مورد موارد زیر آگاهی دارید:
· سنتز طراحی · RTL · FPGA · Verilog/VHDL

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1: مقدمه

شروع به کار

شروع به کار
این بخش به شما نشان می دهد که چگونه با نرم افزار سنتز Synopsys FPGA شروع کنید. موضوعات زیر را شرح می‌دهد، اما جایگزین اطلاعات موجود در دستورالعمل‌های نصب درباره صدور مجوز و نصب نمی‌شود:
· راه اندازی نرم افزار، در صفحه 22 · دریافت راهنما، در صفحه 22

راه اندازی نرم افزار
1. اگر قبلا این کار را انجام نداده اید، نرم افزار سنتز Synopsys FPGA را طبق دستورالعمل نصب نصب کنید.
2. نرم افزار را راه اندازی کنید.
اگر روی پلتفرم ویندوز کار می کنید، انتخاب کنید
Programs->Synopsys->نسخه محصول از دکمه Start.
اگر روی پلتفرم یونیکس کار می کنید، مورد مناسب را تایپ کنید
دستور در خط فرمان:
synplify_pro
· دستور ابزار سنتز را شروع می کند و پنجره Project را باز می کند. اگر
شما قبلا نرم افزار را اجرا کرده اید، پنجره پروژه قبلی را نمایش می دهد. برای اطلاعات بیشتر در مورد اینترفیس، به رابط کاربری Over مراجعه کنیدview فصل از کتابچه راهنمای مرجع.

دریافت کمک
قبل از تماس با پشتیبانی Synopsys، اطلاعات مستند را بررسی کنید. می توانید از منوی Help به اطلاعات آنلاین دسترسی پیدا کنید یا به نسخه PDF مراجعه کنید. جدول زیر نحوه سازماندهی اطلاعات را به شما نشان می دهد.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

شروع به کار
برای راهنمایی در مورد… استفاده از ویژگی های نرم افزار نحوه…
اطلاعات جریان
پیام‌های خطا ویژگی‌ها و دستورالعمل‌های مجوز ویژگی‌های ترکیب زبان و نحو دستورات ترکیب Tcl دستورات ترکیبی Tcl به‌روزرسانی‌های محصول

فصل 1: مقدمه
به… راهنمای کاربر Synopsys FPGA Synthesis راهنمای کاربر Synopsys FPGA Synthesis، یادداشت های برنامه در مورد پشتیبانی مراجعه کنید. web سایت Synopsys FPGA Synthesis راهنمای کاربر، یادداشت های برنامه در مورد پشتیبانی web سایت راهنمای آنلاین (راهنما-> پیام های خطا را انتخاب کنید) Synopsys SolvNet Webسایت Synopsys FPGA Synthesis Synthesis Manual Synthesis Synthesis Synthesis FPGA Synthesis Synthesis Manual مرجع راهنمای آنلاین (راهنما را انتخاب کنید->Tcl Help) Synopsys FPGA Synthesis Synthesis Manual Synthesis FPGA Synthesis مرجع (Web دستورات منو)

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 1: مقدمه

رابط کاربری به پایان رسیدview

رابط کاربری به پایان رسیدview
رابط کاربری (UI) از یک پنجره اصلی به نام پروژه تشکیل شده است view، و پنجره های تخصصی یا viewبرای کارهای مختلف برای جزئیات بیشتر در مورد هر یک از ویژگی ها، به فصل 2، رابط کاربری روی صفحه مراجعه کنیدview از راهنمای مرجع سنتز Synopsys FPGA.

رابط Synplify Pro

پنل دکمه

پروژه نوار ابزار view

وضعیت

نتایج پیاده سازی view

برگه ها برای دسترسی views

Tcl Script/Messages Window LO

پنجره تماشا

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 2
جریان های طراحی سنتز FPGA
این فصل جریان طراحی سنتز منطق را در صفحه 26 توضیح می دهد.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 2: جریان های طراحی سنتز FPGA

جریان طراحی سنتز منطق

ابزارهای Synopsys FPGA ابتدا با کامپایل منبع RTL در ساختارهای منطقی مستقل از فناوری، و سپس بهینه‌سازی و نگاشت منطق به منابع خاص فناوری، منطق را ترکیب می‌کنند. پس از سنتز منطق، ابزار یک لیست شبکه و محدودیت خاص فروشنده تولید می کند file که می توانید به عنوان ورودی ابزار مکان و مسیر (P&R) استفاده کنید.
شکل زیر فازها و ابزارهای مورد استفاده برای سنتز منطق و برخی از ورودی ها و خروجی های اصلی را نشان می دهد. برای این جریان می توانید از نرم افزار Synplify Pro synthesis استفاده کنید. تحلیل زمان‌بندی تعاملی اختیاری است. اگرچه جریان محدودیت فروشنده را نشان می دهد fileبه عنوان ورودی های مستقیم ابزار P&R، باید اینها را اضافه کنید files به پروژه سنتز برای زمان بندی جعبه سیاه.

ابزار Synopsys FPGA

RTL

گردآوری RTL

FDC

سنتز منطق

نت‌لیست ترکیبی محدودیت‌های ترکیبی محدودیت‌های فروشنده
ابزار فروشنده
مکان و مسیر

روش سنتز منطق

برای یک جریان طراحی با دستورالعمل های گام به گام بر اساس طراحی خاص

داده، آموزش را از webسایت مراحل زیر خلاصه می شود

روش سنتز طرح، که همچنین در نشان داده شده است

شکلی که در ادامه می آید.

1. یک پروژه ایجاد کنید.

2. منبع را اضافه کنید files به پروژه.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

جریان طراحی سنتز منطق

فصل 2: جریان های طراحی سنتز FPGA

3. ویژگی ها و محدودیت هایی را برای طراحی تنظیم کنید.
4. گزینه هایی را برای پیاده سازی در کادر محاوره ای گزینه های پیاده سازی تنظیم کنید.
5. برای اجرای منطق سنتز روی Run کلیک کنید.
6. نتایج را با استفاده از ابزارهایی مانند گزارش تجزیه و تحلیل کنید file، شماتیک HDL Analyst views، پنجره پیام و پنجره تماشا.
پس از تکمیل طراحی، می توانید از خروجی استفاده کنید files برای اجرای place-and-route با ابزار vendor و پیاده سازی FPGA.
شکل زیر مراحل اصلی جریان را نشان می دهد:

ایجاد پروژه
اضافه کردن منبع Files
محدودیت ها را تنظیم کنید
تنظیمات را تنظیم کنید
نرم افزار را اجرا کنید
نتایج را تجزیه و تحلیل کنید هیچ هدفی به دست نیامده است؟
بله مکان و مسیر

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 2: جریان های طراحی سنتز FPGA

جریان طراحی سنتز منطق

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3
آماده سازی ورودی
هنگامی که یک طرح را ترکیب می کنید، باید دو نوع طراحی کنید files: HDL fileکه طراحی و پروژه شما را توصیف می کند fileبرای مدیریت طراحی این فصل رویه‌های راه‌اندازی آن‌ها را توضیح می‌دهد files و پروژه موارد زیر را پوشش می دهد:
· راه اندازی منبع HDL Files، در صفحه 30 · استفاده از منبع زبان ترکیبی Files، در صفحه 44 · استفاده از کامپایلر افزایشی، در صفحه 49 · استفاده از جریان Verilog ساختاری، در صفحه 51 · کار با محدودیت Files، در صفحه 53

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

راه اندازی منبع HDL Files
این بخش نحوه تنظیم منبع خود را توضیح می دهد files; پروژه file راه اندازی در پروژه راه اندازی توضیح داده شده است Files، در صفحه 58. منبع files می تواند در Verilog یا VHDL باشد. برای اطلاعات در مورد ساختار files برای سنتز، به کتابچه راهنمای مرجع مراجعه کنید. این بخش در مورد موضوعات زیر بحث می کند:
· ایجاد منبع HDL Files، در صفحه 30 · با استفاده از ویرایشگر راهنمای متن، در صفحه 32 · بررسی منبع HDL Files، در صفحه 34 · ویرایش منبع HDL Fileبا ویرایشگر متن داخلی، در صفحه 35 · استفاده از یک ویرایشگر متن خارجی، در صفحه 41 · تنظیم تنظیمات پنجره ویرایش، در صفحه 39 · استفاده از برنامه های افزودنی کتابخانه برای کتابخانه Verilog Files، در صفحه 42

ایجاد منبع HDL Files
این بخش نحوه استفاده از ویرایشگر متن داخلی برای ایجاد منبع را توضیح می دهد files، اما به جزئیات آنچه که files حاوی. برای جزئیات بیشتر در مورد مواردی که می توانید یا نمی توانید اضافه کنید، و همچنین اطلاعات خاص فروشنده، به کتابچه راهنمای مرجع مراجعه کنید. اگر قبلا منبع دارید files، می توانید از ویرایشگر متن برای بررسی نحو یا ویرایش آن استفاده کنید file (به بررسی منبع HDL مراجعه کنید Files، در صفحه 34 و ویرایش منبع HDL Fileبا ویرایشگر متن داخلی، در صفحه 35).
می توانید از Verilog یا VHDL برای منبع خود استفاده کنید fileس را fileدارای v (Verilog) یا vhd (VHDL) است file پسوندها به ترتیب می توانید از Verilog و VHDL استفاده کنید files در همین طرح برای اطلاعات در مورد استفاده از ترکیبی از ورودی Verilog و VHDL files، استفاده از منبع زبان ترکیبی را ببینید Files، در صفحه 44.
1. برای ایجاد یک منبع جدید file یا روی HDL کلیک کنید file نماد ( ) یا موارد زیر را انجام دهید:
انتخاب کنید File-> جدید یا Ctrl-n را فشار دهید.
در کادر محاوره ای New، نوع منبع را انتخاب کنید file شما می خواهید ایجاد کنید،
Verilog یا VHDL. NotLeO که می توانید از ویرایشگر راهنمای Context برای طرح های Verilog که شامل ساختارهای SystemVerilog در منبع هستند استفاده کنید

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

file. برای اطلاعات بیشتر، به استفاده از ویرایشگر راهنمای زمینه، در صفحه 32 مراجعه کنید.
اگر از فرمت Verilog 2001 یا SystemVerilog استفاده می کنید، مطمئن شوید که گزینه Verilog 2001 یا System Verilog را قبل از اجرای سنتز فعال کرده اید (Project->Implementation Options->Tab Verilog). Verilog پیش فرض file قالب پروژه های جدید SystemVerilog است.

نام و مکان را برای file و روی OK کلیک کنید. یک ویرایش خالی
پنجره با شماره خطوط در سمت چپ باز می شود.
2. اطلاعات منبع را در پنجره تایپ کنید یا آن را برش داده و جایگذاری کنید. ویرایش منبع HDL را ببینید Fileبا ویرایشگر متن داخلی، در صفحه 35 برای اطلاعات بیشتر در مورد کار در پنجره ویرایش.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

برای بهترین نتایج ترکیب، کتابچه راهنمای مرجع را بررسی کنید و مطمئن شوید که از ساختارهای موجود و ویژگی‌ها و دستورالعمل‌های خاص فروشنده استفاده می‌کنید.
3. ذخیره کنید file با انتخاب File-> ذخیره یا نماد ذخیره ( ).
هنگامی که یک منبع ایجاد کردید file، همانطور که در بررسی منبع HDL توضیح داده شده است، می توانید بررسی کنید که نحو مناسبی دارید Files، در صفحه 34.

با استفاده از Context Help Editor
هنگامی که یک طرح Verilog را ایجاد یا باز می کنید file، از دکمه Context Help نمایش داده شده در پایین پنجره برای کمک به کدنویسی با ساختارهای Verilog/SystemVerilog در منبع استفاده کنید. file یا دستورات محدودیت Tcl در Tcl شما file.
برای استفاده از ویرایشگر راهنمای متن:
1. روی دکمه Context Help کلیک کنید تا این ویرایشگر متن نمایش داده شود.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

2. هنگامی که یک ساختار را در سمت چپ پنجره انتخاب می کنید، توضیحات راهنمای آنلاین برای ساختار نمایش داده می شود. اگر ساختار انتخاب شده این ویژگی را فعال کرده باشد، موضوع راهنمای آنلاین در بالای پنجره و یک کد عمومی یا الگوی فرمان برای آن ساختار در پایین نمایش داده می شود.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

3. دکمه Insert Template نیز فعال است. وقتی روی دکمه Insert Template کلیک می کنید، کد یا دستور نشان داده شده در پنجره الگو در شما درج می شود file در محل مکان نما این به شما امکان می دهد کد یا دستور را به راحتی وارد کنید و آن را برای طرحی که می خواهید ترکیب کنید تغییر دهید.
4. اگر می خواهید فقط قسمت هایی از قالب را کپی کنید، کد یا دستوری را که می خواهید درج کنید انتخاب کنید و روی Copy کلیک کنید. سپس می توانید آن را در خود بچسبانید file.

بررسی منبع HDL Files

نرم افزار به طور خودکار منبع HDL شما را بررسی می کند fileزمانی که آنها را کامپایل می کند، اما اگر می خواهید کد منبع خود را قبل از سنتز بررسی کنید، از روش زیر استفاده کنید. دو نوع بررسی در نرم افزار سنتز وجود دارد: نحو و ترکیب.

1. منبع را انتخاب کنید fileمی خواهید بررسی کنید
برای بررسی همه منبع fileدر یک پروژه، همه را لغو انتخاب کنید fileدر
لیست پروژه، و مطمئن شوید که هیچ یک از files در یک پنجره فعال باز هستند. اگر منبع فعالی دارید file، نرم افزار فقط فعال را بررسی می کند file.
برای بررسی تک file، باز کنید file با File-> باز یا دوبار کلیک کنید
file در پنجره پروژه اگر بیش از یکی دارید file باز کنید و می خواهید فقط یکی از آنها را بررسی کنید، مکان نما خود را در قسمت مربوطه قرار دهید file پنجره تا مطمئن شوید که پنجره فعال است.

2. برای بررسی نحو، Run->Syntax Check را انتخاب کنید یا Shift+F7 را فشار دهید.

این نرم افزار خطاهای نحوی مانند کلمات کلیدی نادرست و علائم نگارشی را شناسایی می کند و هر گونه خطا را در یک گزارش جداگانه گزارش می کند. file (syntax.log). اگر هیچ خطایی شناسایی نشد، یک بررسی نحوی موفقیت آمیز در پایین این گزارش گزارش می شود file.

3. برای اجرای بررسی ترکیبی، Run->Synthesis Check را انتخاب کنید یا Shift+F8 را فشار دهید.

این نرم افزار خطاهای مربوط به سخت افزار مانند کدگذاری نادرست را تشخیص می دهد

فلیپ فلاپ می کند و هر گونه خطا را در یک گزارش جداگانه گزارش می کند file (syntax.log). اگر وجود دارد

هیچ خطایی وجود ندارد، یک بررسی نحوی موفق در پایین این گزارش گزارش شده است

file.

4. دوبارهview خطاها با باز کردن syntax.log file وقتی از شما خواسته شد و از Find برای یافتن پیام خطا استفاده کنید (E@ را جستجو کنید). بر روی آن دوبار کلیک کنید

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

کد خطای 5 کاراکتری یا روی متن پیام کلیک کنید و F1 را فشار دهید تا راهنمای پیام خطای آنلاین نمایش داده شود.
5. با دوبار کلیک کردن بر روی متن پیام در syntax.log قسمتی از کد را که مسئول خطا است پیدا کنید. file. پنجره ویرایشگر متن منبع مناسب را باز می کند file و کدی که باعث خطا شده را هایلایت می کند.
6. مراحل 4 و 5 را تکرار کنید تا تمام خطاهای نحوی و ترکیبی تصحیح شوند.
پیام ها را می توان به عنوان خطا، هشدار یا یادداشت طبقه بندی کرد. Review همه پیام ها و رفع هر گونه خطا. هشدارها کمتر از خطاها جدی هستند، اما باید آنها را بخوانید و درک کنید، حتی اگر همه آنها را حل نکنید. یادداشت ها آموزنده هستند و نیازی به حل شدن ندارند.

ویرایش منبع HDL Fileبا ویرایشگر متن داخلی
ویرایشگر متن داخلی ایجاد کد منبع HDL را آسان می کند. view آن را ویرایش کنید یا زمانی که نیاز به رفع خطا دارید آن را ویرایش کنید. اگر می خواهید از یک ویرایشگر متن خارجی استفاده کنید، به استفاده از ویرایشگر متن خارجی، در صفحه 41 مراجعه کنید.
1. یکی از موارد زیر را برای باز کردن یک منبع انجام دهید file برای viewدر حال ویرایش یا ویرایش:
برای باز کردن خودکار اولین file در لیست دارای خطا، F5 را فشار دهید.
برای باز کردن یک مورد خاص file، روی دوبار کلیک کنید file در پنجره Project یا
استفاده کنید File-> باز کنید (Ctrl-o) و منبع را مشخص کنید file.
پنجره ویرایشگر متن باز می شود و منبع را نمایش می دهد file. خطوط شماره گذاری شده اند. کلمات کلیدی به رنگ آبی و نظرات به رنگ سبز هستند. مقادیر رشته به رنگ قرمز هستند. اگر می‌خواهید این رنگ‌ها را تغییر دهید، به تنظیمات ویرایش تنظیمات پنجره، در صفحه 39 مراجعه کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

2. برای ویرایش یک file، مستقیماً در پنجره تایپ کنید.
این جدول عملیات ویرایش رایجی را که ممکن است استفاده کنید خلاصه می کند. همچنین می توانید به جای دستورات از میانبرهای صفحه کلید استفاده کنید.

به…

انجام…

برش، کپی و چسباندن؛ دستور را از پنجره بازشو انتخاب کنید (لغو را نگه دارید، یا یک عمل را با دکمه سمت راست ماوس دوباره انجام دهید) یا منوی ویرایش.

به یک خط خاص بروید

Ctrl-g را فشار دهید یا Edit->Go To را انتخاب کنید، شماره خط را تایپ کنید و روی OK کلیک کنید.

متن را پیدا کنید

Ctrl-f را فشار دهید یا Edit ->Find را انتخاب کنید. متنی را که می خواهید پیدا کنید تایپ کنید و روی OK کلیک کنید.

متن را جایگزین کنید

Ctrl-h را فشار دهید یا Edit->Replace را انتخاب کنید. متنی را که می خواهید پیدا کنید و متنی را که می خواهید جایگزین کنید تایپ کنید. روی OK کلیک کنید.

یک کلمه کلیدی را کامل کنید

کاراکترهای کافی برای شناسایی منحصر به فرد کلمه کلیدی را تایپ کنید و Esc را فشار دهید.

تورفتگی متن به سمت راست بلوک را انتخاب کرده و Tab را فشار دهید. تورفتگی متن به سمت چپ LSO بلوک را انتخاب کنید و Shift-Tab را فشار دهید.

تغییر به حروف بزرگ متن را انتخاب کنید و سپس Edit->Advanced ->Uppercase را انتخاب کنید یا Ctrl-Shift-u را فشار دهید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

به… تغییر به حروف کوچک اضافه کردن نظرات بلوک
ویرایش ستون ها

انجام…
متن را انتخاب کنید و سپس Edit->Advanced ->Worecase را انتخاب کنید یا Ctrl-u را فشار دهید.
مکان نما را در ابتدای متن نظر قرار دهید و Edit->Advanced->Comment Code را انتخاب کنید یا Alt-c را فشار دهید.
Alt را فشار دهید و از دکمه سمت چپ ماوس برای انتخاب ستون استفاده کنید. در برخی از پلتفرم‌ها، باید از کلیدی استفاده کنید که عملکرد Alt به آن نگاشت شده است، مانند کلید متا یا الماس.

3. برای برش و چسباندن بخشی از یک سند PDF، نماد T-shaped Text Select را انتخاب کنید، متن مورد نیاز خود را برجسته کنید و آن را کپی و در خود جایگذاری کنید. file. نماد Text Select به شما امکان می دهد بخش هایی از سند را انتخاب کنید.
4. برای ایجاد و کار با نشانک های موجود در خود file، جدول زیر را ببینید.
نشانک ها روشی مناسب برای پیمایش طولانی هستند files یا برای پرش به نقاطی در کدی که اغلب به آنها اشاره می کنید. برای این عملیات می توانید از نمادهای موجود در نوار ابزار ویرایش استفاده کنید. اگر نمی توانید نوار ابزار ویرایش را در سمت راست پنجره خود ببینید، اندازه برخی از نوار ابزارهای دیگر را تغییر دهید.

برای… درج یک نشانک
یک نشانک را حذف کنید
تمام نشانک ها را حذف کنید

انجام…
روی هر نقطه از خطی که می‌خواهید نشانک کنید کلیک کنید. Edit->Toggle Bookmarks را انتخاب کنید، Ctrl-F2 را فشار دهید یا اولین نماد را در نوار ابزار ویرایش انتخاب کنید. شماره خط برای نشان دادن وجود نشانک در ابتدای آن خط برجسته شده است.
در هر نقطه از خط با نشانک کلیک کنید. Edit->Toggle Bookmarks را انتخاب کنید، Ctrl-F2 را فشار دهید یا اولین نماد را در نوار ابزار ویرایش انتخاب کنید. پس از حذف نشانک، شماره خط دیگر برجسته نمی شود.
Edit->Delete all Bookmarks را انتخاب کنید، Ctrl-Shift-F2 را فشار دهید یا آخرین نماد را در نوار ابزار ویرایش انتخاب کنید. پس از حذف نشانک‌ها، شماره‌های خطوط دیگر برجسته نمی‌شوند.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

به…
پیمایش a file با استفاده از نشانک ها

انجام…
از دستورات نشانک بعدی (F2) و نشانک قبلی (Shift-F2) از منوی ویرایش یا نمادهای مربوطه از نوار ابزار ویرایش برای رفتن به نشانک مورد نظر خود استفاده کنید.

5. برای رفع خطا یا دوبارهview هشدارهای موجود در کد منبع، موارد زیر را انجام دهید:
HDL را باز کنید file با خطا یا هشدار با دوبار کلیک کردن روی file
در لیست پروژه
F5 را فشار دهید تا به اولین خطا، هشدار یا یادداشت موجود در آن بروید file. در
در پایین پنجره ویرایش، متن پیام را مشاهده می کنید.
برای رفتن به خطا، هشدار یا یادداشت بعدی، Run->Next Error/Warning را انتخاب کنید.
یا F5 را فشار دهید. اگر پیام دیگری در file، پیام «بدون خطا/هشدار/یادداشت دیگر» را در پایین پنجره ویرایش مشاهده می کنید. Run->Next Error/Warning را انتخاب کنید یا F5 را فشار دهید تا به خطا، هشدار یا یادداشت بعدی بروید. file.
برای بازگشت به خطا، هشدار یا یادداشت قبلی، را انتخاب کنید
Run->Previous Error/Warning یا Shift-F5 را فشار دهید.
6. برای نمایش پیام خطا برای توضیح کامل خطا، هشدار یا یادداشت:
گزارش قالب متن را باز کنید file (کلیک کنید View Log) و روی آن دوبار کلیک کنید
کد خطای 5 کاراکتری یا روی متن پیام کلیک کنید و F1 را فشار دهید.
گزارش HTML را باز کنید file و روی کد خطای 5 کاراکتری کلیک کنید.
در پنجره Tcl روی تب Messages کلیک کنید و روی 5 کاراکتر کلیک کنید
کد خطا در ستون ID
7. برای بررسی متقابل از پنجره کد منبع به پنجره دیگر views، باز کنید view و قطعه کد را انتخاب کنید. برای جزئیات بیشتر به Crossprobing از پنجره ویرایشگر متن، در صفحه 246 مراجعه کنید.
8. هنگامی که تمام خطاها را برطرف کردید، را انتخاب کنید File->ذخیره یا روی نماد ذخیره کلیک کنید تا ذخیره شود file.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

تنظیم تنظیمات پنجره ویرایش
می توانید فونت ها و رنگ های مورد استفاده در پنجره ویرایش متن را سفارشی کنید.
1. Options->Editor Options و Synopsys Editor یا External Editor را انتخاب کنید. برای اطلاعات بیشتر در مورد ویرایشگر خارجی، به استفاده از ویرایشگر متن خارجی، در صفحه 41 مراجعه کنید.
2. سپس بسته به نوع file با باز کردن، می‌توانید پس‌زمینه، رنگ‌بندی نحو و اولویت‌های فونت را برای استفاده با ویرایشگر متن تنظیم کنید.

توجه: پس از آن، تنظیمات برگزیده ویرایش متن را برای این کار تنظیم می کنید file برای همه اعمال خواهد شد fileاز این file نوع

از پنجره ویرایش متن می توان برای تنظیم اولویت های پروژه استفاده کرد files، منبع files (Verilog/VHDL)، log files، Tcl files، محدودیت files یا پیش فرض دیگر files از کادر محاوره ای گزینه های ویرایشگر.
3. می توانید رنگ های نحوی را برای برخی از گزینه های نحو رایج مانند کلمات کلیدی، رشته ها و نظرات تنظیم کنید. برای مثالampدر ورود به سیستم file، هشدارها و خطاها را می توان برای تشخیص آسان کد رنگی کرد.
در قسمت Foreground یا Background برای شی مربوطه در قسمت Syntax Coloring برای نمایش پالت رنگ کلیک کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

می توانید رنگ های اصلی را انتخاب کنید یا رنگ های سفارشی را تعریف کنید و آنها را به پالت رنگ دلخواه خود اضافه کنید. برای انتخاب رنگ مورد نظر خود روی OK کلیک کنید.
4. برای تنظیم فونت و اندازه قلم برای ویرایشگر متن، از منوهای کشویی استفاده کنید.
5. برای فعال کردن تنظیمات برگه، Keep Tabs را علامت بزنید، سپس فاصله برگه ها را با استفاده از فلش بالا یا پایین برای Tab Size تنظیم کنید.

LO 6. روی OK در فرم Editor Options کلیک کنید.
© 2014 Synopsys, Inc. 40

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

استفاده از ویرایشگر متن خارجی
می توانید به جای ویرایشگر متن داخلی از یک ویرایشگر متن خارجی مانند vi یا emacs استفاده کنید. برای فعال کردن یک ویرایشگر متن خارجی، موارد زیر را انجام دهید. برای اطلاعات در مورد استفاده از ویرایشگر متن داخلی، به ویرایش منبع HDL مراجعه کنید Fileبا ویرایشگر متن داخلی، در صفحه 35.
1. Options->Editor Options را انتخاب کرده و گزینه External Editor را روشن کنید.
2. ویرایشگر خارجی را با استفاده از روش مناسب برای سیستم عامل خود انتخاب کنید.
اگر روی یک پلتفرم ویندوز کار می کنید، روی دکمه …(Browse) کلیک کنید
و ویرایشگر متن خارجی قابل اجرا را انتخاب کنید.
از پلتفرم یونیکس یا لینوکس برای ویرایشگر متنی که خودش را ایجاد می کند
روی دکمه … Browse کلیک کنید و ویرایشگر متن خارجی قابل اجرا را انتخاب کنید.
از یک پلتفرم یونیکس برای ویرایشگر متنی که خودش را ایجاد نمی کند
پنجره، از دکمه … Browse استفاده نکنید. در عوض xterm -e editor را تایپ کنید. شکل زیر VI مشخص شده به عنوان ویرایشگر خارجی را نشان می دهد.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

راه اندازی منبع HDL Files

از یک پلت فرم لینوکس، برای یک ویرایشگر متنی که خودش را ایجاد نمی کند
پنجره، از دکمه … Browse استفاده نکنید. در عوض، gnome-terminal -x editor را تایپ کنید. برای استفاده از emacs برای مثالample، gnome-terminal -x emacs را تایپ کنید.
این نرم افزار با ویرایشگرهای متن emacs و vi تست شده است.
3. تأیید را کلیک کنید.

استفاده از افزونه های کتابخانه برای کتابخانه Verilog Files
پسوندهای کتابخانه را می توان به کتابخانه Verilog اضافه کرد fileدر طرح شما برای پروژه گنجانده شده است. هنگامی که مسیرهای جستجو را برای دایرکتوری هایی که کتابخانه Verilog دارند ارائه می کنید files، می توانید این افزونه های کتابخانه جدید و همچنین Verilog و SystemVerilog (.v و .sv) را مشخص کنید. file پسوندها
برای انجام این کار:
1. تب Verilog از پنل Implementation Options را انتخاب کنید.
2. مکان فهرست راهنمای کتابخانه را برای کتابخانه Verilog مشخص کنید fileدر طرح شما برای پروژه گنجانده شود.
3. افزونه های کتابخانه را مشخص کنید.
هر پسوند کتابخانه ای را می توان مشخص کرد، مانند .av، .bv، .cv، .xxx، .va، .vas (افزونه های کتابخانه جداگانه با فاصله).
شکل زیر به شما نشان می دهد که کجا باید افزونه های کتابخانه را در کادر محاوره ای وارد کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی منبع HDL Files

فصل 3: آماده سازی ورودی

معادل Tcl برای این مثالample دستور زیر است:
set_option -libext .av .bv .cv .dv .ev
برای جزئیات، به libext، در صفحه 57 در مرجع فرمان مراجعه کنید.
4. پس از کامپایل طرح، می توانید در لاگ تایید کنید file که کتابخانه files با این پسوندها بارگذاری و خوانده شدند. برای مثالampدر:
@N: اجرای کامپایلر Verilog در حالت SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|در حال بارگیری file C:dirlib1sub1.av از دایرکتوری کتابخانه مشخص شده C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|در حال بارگیری file C:dirlib2sub2.bv از دایرکتوری کتابخانه مشخص شده C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|در حال بارگیری file

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

استفاده از منبع زبان ترکیبی Files

C:dirlib3sub3.cv از دایرکتوری کتابخانه مشخص شده C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|در حال بارگیری file C:dirlib4sub4.dv از دایرکتوری کتابخانه مشخص شده C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|در حال بارگیری file C:dirlib5sub5.ev از فهرست راهنمای کتابخانه مشخص شده C:dirlib5 @I::"C:dirlib5sub5.ev" بررسی نحو Verilog با موفقیت انجام شد!

استفاده از منبع زبان ترکیبی Files
با نرم افزار Synplify Pro می توانید از ترکیبی از ورودی VHDL و Verilog استفاده کنید fileدر پروژه شما وجود دارد. برای مثالampموارد VHDL و Verilog files، به کتابچه راهنمای مرجع مراجعه کنید.
1. به یاد داشته باشید که Verilog از پورت های VHDL بدون محدودیت پشتیبانی نمی کند و طراحی ترکیبی زبان را تنظیم کنید. fileبر این اساس.
2. اگر می خواهید Verilog و VHDL را سازماندهی کنید fileدر پوشه های مختلف، Options->Project را انتخاب کنید View گزینه ها و ضامن در View پروژه Files در گزینه Folders.
هنگامی که شما اضافه کنید files به پروژه، Verilog و VHDL files در پوشه های جداگانه در پروژه هستند view.
3. وقتی پروژه ای را باز می کنید یا پروژه جدیدی ایجاد می کنید، Verilog و VHDL را اضافه کنید files به شرح زیر است:
Project->Add Source را انتخاب کنید File دستور یا روی Add کلیک کنید File دکمه روی فرم، تنظیم کنید Files از نوع به HDL Files (*.vhd، *.vhdl، *.v). Verilog و VHDL را انتخاب کنید fileمی خواهید و آنها را به خود اضافه کنید
پروژه روی OK کلیک کنید. برای جزئیات در مورد اضافه کردن fileبرای یک پروژه، به ایجاد تغییرات در یک پروژه، در صفحه 62 مراجعه کنید.
LO

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

استفاده از منبع زبان ترکیبی Files

فصل 3: آماده سازی ورودی

را fileمواردی که اضافه کرده اید در پروژه نمایش داده می شوند view. این شکل نشان می دهد fileدر پوشه های جداگانه مرتب شده است.
4. هنگامی که گزینه های دستگاه را تنظیم می کنید (دکمه گزینه های پیاده سازی)، ماژول سطح بالا را مشخص کنید. برای اطلاعات بیشتر در مورد تنظیم گزینه های دستگاه، به تنظیمات گزینه های پیاده سازی ترکیب منطقی، در صفحه 75 مراجعه کنید.
اگر ماژول سطح بالا Verilog است، روی تب Verilog کلیک کنید و عبارت را تایپ کنید
نام ماژول سطح بالا
اگر ماژول سطح بالا VHDL است، روی تب VHDL کلیک کنید و نام آن را تایپ کنید
از نهاد سطح بالا اگر ماژول سطح بالا در کتابخانه کار پیش فرض قرار ندارد، باید کتابخانه ای را که کامپایلر می تواند ماژول را پیدا کند را مشخص کنید. برای کسب اطلاعات در مورد نحوه انجام این کار، به پنل VHDL، در صفحه 200 مراجعه کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

استفاده از منبع زبان ترکیبی Files

شما باید به صراحت ماژول سطح بالا را مشخص کنید، زیرا نقطه شروعی است که نقشه‌بردار یک فهرست شبکه ادغام شده را از آنجا تولید می‌کند.
5. تب Implementation Results را در همان فرم انتخاب کنید و یک فرمت HDL خروجی را برای خروجی انتخاب کنید. files تولید شده توسط نرم افزار برای اطلاعات بیشتر در مورد تنظیم گزینه های دستگاه، به تنظیمات گزینه های پیاده سازی ترکیب منطقی، در صفحه 75 مراجعه کنید.
برای یک فهرست شبکه خروجی Verilog، Write Verilog Netlist را انتخاب کنید. برای یک نت لیست خروجی VHDL، Write VHDL Netlist را انتخاب کنید. سایر گزینه های دستگاه را تنظیم کرده و روی OK کلیک کنید.
اکنون می توانید طرح خود را ترکیب کنید. این نرم افزار در فرمت های ترکیبی منبع خوانده می شود files و یک srs واحد تولید می کند file که برای سنتز استفاده می شود.
6. اگر با مشکل مواجه شدید، برای اطلاعات و نکات بیشتر به عیب یابی طرح های زبانی ترکیبی، در صفحه 47 مراجعه کنید.
LO

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

استفاده از منبع زبان ترکیبی Files

فصل 3: آماده سازی ورودی

عیب یابی طراحی های ترکیبی
این بخش نکاتی را در مورد مدیریت موقعیت‌های خاص که ممکن است با طرح‌های زبانی ترکیبی ارائه شود، ارائه می‌کند.

VHDL File سفارش دهید
برای طرح‌های فقط VHDL یا طرح‌های ترکیبی که سطح بالایی مشخص نشده است، ابزارهای سنتز FPGA به‌طور خودکار VHDL را دوباره مرتب می‌کنند. files تا بسته های VHDL به ترتیب صحیح کامپایل شوند.
با این حال، اگر طرحی با زبان ترکیبی دارید که در آن سطح بالایی را مشخص کرده اید، باید VHDL را مشخص کنید. file سفارش ابزار فقط یک بار باید این کار را با انتخاب Run->Arrange VHDL انجام دهید fileدستور s اگر این کار را انجام ندهید، یک پیغام خطا دریافت می کنید.

سیگنال های جهانی VHDL
در حال حاضر، نمی‌توانید سیگنال‌های سراسری VHDL را در طرح‌های زبان ترکیبی داشته باشید، زیرا این ابزار فقط این سیگنال‌ها را در طراحی‌های فقط VHDL پیاده‌سازی می‌کند.

انتقال VHDL Boolean Generics به پارامترهای Verilog
این ابزار یک جعبه سیاه را برای یک مؤلفه VHDL با ژنریک بولی استنباط می‌کند، اگر آن مؤلفه در طراحی Verilog نمونه‌سازی شده باشد. این به این دلیل است که Verilog انواع داده های Boolean را تشخیص نمی دهد، بنابراین مقدار Boolean باید به درستی نمایش داده شود. اگر مقدار عمومی VHDL Boolean TRUE باشد و Verilog literal با یک نشان داده شود، کامپایلر Verilog این را به عنوان یک جعبه سیاه تفسیر می کند.
برای جلوگیری از استنباط جعبه سیاه، مقدار واقعی Verilog برای مجموعه عمومی VHDL Boolean روی TRUE باید 1'b1 باشد، نه 1. به همین ترتیب، اگر عمومی VHDL Boolean FALSE باشد، حرف Verilog مربوطه باید 1'b0 باشد، نه 0.ample نشان می دهد که چگونه ژنریک های بولی را به گونه ای نشان دهیم که به درستی از مرز VHDL-Verilog عبور کنند، بدون استنباط جعبه سیاه.

اعلامیه موجودیت VHDL

Verilog Instantiation

موجودیت abc عمومی است (
Number_Bits Divide_Bit );

: عدد صحیح : بولی

:= 0; := نادرست;

abc #( .تعداد_بیت (16)، .تقسیم_بیت (1'b0)
)

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

استفاده از منبع زبان ترکیبی Files

عبور از VHDL Generics بدون استنباط جعبه سیاه
در موردی که یک پارامتر جزء Verilog، (مثلاًample [0:0] RSR = 1'b0) با اندازه مولفه عمومی VHDL مربوطه مطابقت ندارد (RSR: عدد صحیح := 0)، ابزار یک جعبه سیاه را استنباط می کند.
می‌توانید با حذف نماد عرض گذرگاه [0:0] در Verilog این کار را حل کنید fileس توجه داشته باشید که باید از یک عدد کلی VHDL از نوع عدد صحیح استفاده کنید زیرا انواع دیگر اجازه اتصال مناسب مولفه Verilog را نمی دهند.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

استفاده از کامپایلر افزایشی

فصل 3: آماده سازی ورودی

استفاده از کامپایلر افزایشی
از جریان کامپایلر افزایشی برای کاهش قابل توجه زمان اجرای کامپایلر برای طرح های بزرگ استفاده کنید. این نرم افزار فقط مربوطه را دوباره کامپایل می کند fileهنگامی که یک تغییر طراحی ایجاد می شود و از پایگاه داده کامپایلر مجددا استفاده می کند. کامپایلر SRS را بازسازی می کند file فقط برای ماژول آسیب دیده و ماژول والد فوری.
برای اجرای این جریان، موارد زیر را انجام دهید:
1. Verilog یا VHDL را اضافه کنید files برای طراحی
2. گزینه Incremental Compile را از تب Verilog یا VHDL در پنل Implementation Options فعال کنید.
یک SRS file برای هر ماژول طراحی در فهرست synwork ایجاد می شود.

3. برای اولین بار کامپایلر را اجرا کنید.
4. اگر تغییری در طراحی ایجاد شد، کامپایلر را دوباره اجرا کنید.
کامپایلر پایگاه داده را تجزیه و تحلیل می کند و تعیین می کند که آیا SRS یا خیر files به روز هستند، سپس فقط ماژول هایی که تغییر کرده اند و ماژول های والد فوری بازسازی می شوند. این می تواند به بهبود زمان اجرا برای طراحی کمک کند.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

استفاده از کامپایلر افزایشی

محدودیت ها
کامپایلر افزایشی پشتیبانی نمی کند:
· پیکربندی fileشامل جریان Verilog یا VHDL · جریان های HDL مخلوط · طرح هایی با ارجاع متقابل ماژول (XMR)

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

با استفاده از جریان Verilog ساختاری

فصل 3: آماده سازی ورودی

با استفاده از جریان Verilog ساختاری
ابزار سنتز Verilog ساختاری را می پذیرد fileبه عنوان ورودی برای پروژه طراحی شما. کامپایلر ساختاری Verilog بررسی های معنایی نحو را با استفاده از تجزیه کننده سبک وزن خود برای بهبود زمان اجرا انجام می دهد. این کامپایلر استخراج سخت افزار پیچیده یا عملیات بهینه سازی RTL را انجام نمی دهد، بنابراین، نرم افزار کامپایل سریع Verilog ساختاری را اجرا می کند. fileس نرم افزار می تواند این Verilog ساختاری تولید شده را بخواند files، اگر حاوی:
· نمونه های اولیه فناوری
· عبارات انتساب ساده
· ویژگی های مشخص شده در Verilog 2001 و فرمت های قدیمی تر
· تمام ساختارها، به جز ویژگی ها، باید در قالب Verilog 95 مشخص شوند
برای استفاده از ورودی Verilog ساختاری files:
1. باید Verilog ساختاری را مشخص کنید fileرا در طراحی خود لحاظ کنید. برای انجام این کار، را اضافه کنید file به پروژه با استفاده از یکی از روش های زیر:
پروژه-> افزودن منبع File یا افزودن File دکمه در پروژه view دستور Tcl: add_file -ساختار ساز fileنام
این جریان فقط می تواند شامل Verilog ساختاری باشد files یا مخلوط HDL files (Verilog/VHDL/EDF/SRS) به همراه فهرست شبکه ساختاری Verilog fileس با این حال، نمونه‌های Verilog/VHDL/EDF/SRS در یک ماژول ساختاری Verilog پشتیبانی نمی‌شوند.
2. Verilog ساختاری files به پوشه Structural Verilog در پروژه اضافه می شوند view. همچنین می توانید اضافه کنید files به این دایرکتوری، زمانی که موارد زیر را انجام می دهید:
Verilog ساختاری را انتخاب کنید file. کلیک راست کرده و انتخاب کنید File گزینه ها ساختار Verilog را انتخاب کنید File منوی کشویی را تایپ کنید.
3. سنتز را اجرا کنید.
ابزار سنتز یک netlist vm یا edf تولید می کند file بسته به تکنولوژی مشخص شده این فرآیند شبیه به جریان سنتز پیش فرض است.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

با استفاده از جریان Verilog ساختاری

محدودیت ها
محدودیت‌های جریان Verilog ساختاری موارد زیر را پشتیبانی نمی‌کند:
· نمونه های RTL برای سایر موارد file انواع · جریان های مدیریت پروژه سلسله مراتبی (HPM) · تکالیف پیچیده · حالت ها و سوئیچ های خاص کامپایلر

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

کار با محدودیت Files

فصل 3: آماده سازی ورودی

کار با محدودیت Files
محدودیت fileاس ها متن هستند fileهایی که به طور خودکار توسط رابط SCOPE تولید می شوند (به تعیین محدودیت های SCOPE، در صفحه 119 مراجعه کنید)، یا به صورت دستی با یک ویرایشگر متن ایجاد می کنید. آنها حاوی دستورات Tcl یا ویژگی هایی هستند که اجرای سنتز را محدود می کنند. از طرف دیگر، می‌توانید محدودیت‌هایی را در کد منبع تنظیم کنید، اما این روش ترجیحی نیست.
این بخش حاوی اطلاعاتی در مورد
· زمان استفاده از محدودیت Fileروی کد منبع، در صفحه 53
· استفاده از یک ویرایشگر متن برای محدودیت Files (میراث)، در صفحه 54
· دستورالعمل های نحوی Tcl برای محدودیت Files، در صفحه 55
· بررسی محدودیت Files، در صفحه 56
· برای جزئیات بیشتر در مورد این گزارش، به گزارش کنترل محدودیت مراجعه کنید
صفحه 270. از کتابچه راهنمای مرجع، در صفحه 56

زمان استفاده از محدودیت Files بیش از کد منبع
شما می توانید محدودیت هایی را در محدودیت اضافه کنید files (تولید شده توسط رابط SCOPE یا وارد شده در ویرایشگر متن) یا در کد منبع. به طور کلی بهتر است از محدودیت استفاده کنید files، زیرا برای اعمال محدودیت ها مجبور نیستید دوباره کامپایل کنید. همچنین کد منبع شما را قابل حمل تر می کند. برای اطلاعات بیشتر به استفاده از ویرایشگر SCOPE، در صفحه 112 مراجعه کنید.
با این حال، اگر محدودیت‌های زمانی جعبه سیاه مانند syn_tco، syn_tpd و syn_tsu دارید، باید آنها را به عنوان دستورالعمل در کد منبع وارد کنید. برخلاف ویژگی‌ها، دستورالعمل‌ها را فقط می‌توان به کد منبع اضافه کرد، نه برای محدودیت fileس برای اطلاعات بیشتر در مورد افزودن دستورالعمل ها به کد منبع، به تعیین ویژگی ها و دستورالعمل ها، در صفحه 90 مراجعه کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

کار با محدودیت Files

استفاده از ویرایشگر متن برای محدودیت Files (میراث)
می توانید از ویرایشگر SCOPE Legacy برای محدودیت SDC استفاده کنید fileقبل از انتشار نسخه G-2012.09 ایجاد شده است. با این حال، توصیه می شود SDC خود را ترجمه کنید files به FDC fileبرای فعال کردن آخرین نسخه ویرایشگر SCOPE و استفاده از مدیریت محدودیت زمان‌بندی پیشرفته در ابزار.
اگر می خواهید از ویرایشگر SCOPE قدیمی استفاده کنید، این بخش به شما نشان می دهد که چگونه به صورت دستی یک محدودیت Tcl ایجاد کنید. file. نرم افزار به طور خودکار این را ایجاد می کند file اگر از ویرایشگر SCOPE قدیمی برای وارد کردن محدودیت ها استفاده می کنید. محدودیت Tcl file فقط شامل محدودیت های زمان بندی کلی است. محدودیت های جعبه سیاه باید در کد منبع وارد شوند. برای اطلاعات بیشتر، زمان استفاده از محدودیت را ببینید Fileروی کد منبع، در صفحه 53.
1. a را باز کنید file برای ویرایش
مطمئن شوید که پنجره SCOPE را بسته اید، یا می توانید
بازنویسی محدودیت های قبلی
برای ایجاد یک file، انتخاب کنید File->New، و Constraint را انتخاب کنید File
گزینه (SCOPE). یک نام برای file و روی OK کلیک کنید.
برای ویرایش یک موجود file، انتخاب کنید File-> باز، تنظیم کنید Files از نوع فیلتر به
محدودیت Files (sdc) و باز کنید file شما می خواهید.
2. دستورالعمل های نحوی در Tcl Syntax Guidelines for Constraint را دنبال کنید Files، در صفحه 55.
3. محدودیت های زمانی مورد نیاز خود را وارد کنید. برای نحو، به راهنمای مرجع مراجعه کنید. اگر محدودیت زمانی جعبه سیاه دارید، باید آنها را در کد منبع وارد کنید.
4. همچنین می توانید ویژگی های خاص فروشنده را در محدودیت اضافه کنید file با استفاده از define_attribute. به تعیین ویژگی ها در محدودیت ها مراجعه کنید Fileبرای اطلاعات بیشتر در صفحه 97.
5. ذخیره کنید file.
6. اضافه کنید file به پروژه همانطور که در ایجاد تغییرات در یک پروژه، در صفحه 62 توضیح داده شده است، و ترکیب را اجرا کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

کار با محدودیت Files

فصل 3: آماده سازی ورودی

دستورالعمل های نحوی Tcl برای محدودیت Files
این بخش دستورالعمل های کلی برای استفاده از Tcl برای محدودیت را پوشش می دهد files:
· Tcl به حروف کوچک و بزرگ حساس است.
· برای نامگذاری اشیا: نام شیء باید با نام موجود در کد HDL مطابقت داشته باشد. نام نمونه ها و پورت ها را در داخل c قرار دهیدurlمهاربندهای y { }. از فاصله در نام ها استفاده نکنید. از نقطه (.) برای جدا کردن نام های سلسله مراتبی استفاده کنید. در ماژول های Verilog، از دستور زیر برای مثال، پورت و
نام های شبکه:
v:سلول [پیشوند:]objectName
در جایی که سلول نام موجودیت طراحی است، پیشوند پیشوندی برای شناسایی اشیاء با همان نام است، objectName یک مسیر نمونه با جداکننده نقطه (.) است. پیشوند می تواند یکی از موارد زیر باشد:

پیشوند (حروف کوچک) i: p: b: n:

نام های نمونه اشیاء نام پورت ها (کل پورت) تکه بیتی از یک پورت نام های شبکه

در ماژول های VHDL، از دستور زیر برای مثال، پورت و نت استفاده کنید
نام در ماژول های VHDL:
v:سلول [.view] [پیشوند:]objectName
جایی که v: آن را به عنوان a مشخص می کند view شی، lib نام کتابخانه است، سلول نام نهاد طراحی است، view نامی برای معماری است، پیشوند پیشوندی برای شناسایی اشیاء با همان نام است، و objectName یک مسیر نمونه با جداکننده نقطه (.) است. View تنها زمانی مورد نیاز است که بیش از یک معماری برای طراحی وجود داشته باشد. برای پیشوندهای اشیا به جدول بالا مراجعه کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 3: آماده سازی ورودی

کار با محدودیت Files

· علائم تطبیق نام * هستند (ستاره با هر تعداد مطابقت دارد
شخصیت ها) و ? (علامت سوال با یک کاراکتر منطبق است). این کاراکترها با نقاط استفاده شده به عنوان جداکننده سلسله مراتب مطابقت ندارند. برای مثالample، رشته زیر تمام بیت‌های نمونه statereg در ماژول statemod را مشخص می‌کند:
i:statemod.statereg[*]

بررسی محدودیت Files
می توانید نحو و سایر اطلاعات مربوط به محدودیت خود را بررسی کنید files با استفاده از دستور Constraint Check. برای ایجاد یک گزارش محدودیت، موارد زیر را انجام دهید:
1. یک محدودیت ایجاد کنید file و آن را به پروژه خود اضافه کنید.
2. Run->Constraint Check را انتخاب کنید.
این دستور گزارشی را ایجاد می کند که نحو و کاربرد محدودیت های زمان بندی در محدودیت سنتز FPGA را بررسی می کند. fileبرای پروژه شما گزارش به projectName_cck.rpt نوشته می شود file و اطلاعات زیر را فهرست می کند:
محدودیت‌هایی که اعمال نمی‌شوند محدودیت‌هایی که برای طراحی معتبر و قابل اجرا هستند.
برای جزئیات بیشتر در مورد این گزارش، به گزارش بررسی محدودیت، در صفحه 270. از کتابچه راهنمای مرجع مراجعه کنید

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4
راه اندازی یک پروژه سنتز منطق
هنگامی که یک طرح را با ابزارهای سنتز Synopsys FPGA ترکیب می کنید، باید یک پروژه برای طراحی خود راه اندازی کنید. در زیر مراحل راه اندازی یک پروژه برای سنتز منطق توضیح داده شده است:
· راه اندازی پروژه Files، در صفحه 58 · مدیریت پروژه File سلسله مراتب، در صفحه 66 · راه اندازی پیاده سازی ها، در صفحه 72 · تنظیم گزینه های پیاده سازی ترکیب منطق، در صفحه 75 · تعیین ویژگی ها و دستورالعمل ها، در صفحه 90 · جستجو Fileاس، در صفحه 98 · آرشیو Files و پروژه ها، در صفحه 101

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه اندازی پروژه Files

راه اندازی پروژه Files
این بخش اصول اولیه نحوه راه اندازی و مدیریت یک پروژه را شرح می دهد file برای طراحی شما، از جمله اطلاعات زیر:
· ایجاد یک پروژه File، در صفحه 58 · باز کردن یک پروژه موجود File، در صفحه 61 · ایجاد تغییرات در یک پروژه، در صفحه 62 · تنظیم پروژه View نمایش تنظیمات برگزیده، در صفحه 63 · به روز رسانی Verilog Include Paths in Older Project Files، در صفحه 65
برای یک سابق خاصampدر راه اندازی یک پروژه file، به آموزش ابزاری که استفاده می کنید مراجعه کنید.

ایجاد یک پروژه File
شما باید یک پروژه راه اندازی کنید file برای هر پروژه یک پروژه حاوی داده های مورد نیاز برای یک طراحی خاص است: فهرست منبع files، نتایج سنتز fileو تنظیمات گزینه دستگاه شما. روش زیر نحوه راه اندازی یک پروژه را به شما نشان می دهد file با استفاده از دستورات فردی
1. با انتخاب یکی از موارد زیر شروع کنید: File-> ساخت پروژه، File-> پروژه یا نماد P را باز کنید. روی New Project کلیک کنید.
پنجره Project یک پروژه جدید را نشان می دهد. روی افزودن کلیک کنید File دکمه F4 را فشار دهید یا Project->Add Source را انتخاب کنید File فرمان افزودن Files to Project کادر محاوره ای باز می شود.
2. منبع را اضافه کنید files به پروژه.
مطمئن شوید که قسمت Look in در بالای فرم به سمت راست باشد
دایرکتوری این files در کادر ذکر شده است. اگر شما را نمی بینید files، بررسی کنید که Files فیلد Type برای نمایش صحیح تنظیم شده است file نوع اگر ورودی مختلط دارید files، روشی را که در استفاده از منبع زبان ترکیبی توضیح داده شده است، دنبال کنید Files، در صفحه 44.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی پروژه Files

فصل 4: راه اندازی یک پروژه سنتز منطق

برای اضافه کردن همه fileدر یک دایرکتوری، روی دکمه Add All کلیک کنید
سمت راست فرم برای اضافه کردن fileبه صورت جداگانه بر روی آن کلیک کنید file در لیست قرار دهید و سپس روی دکمه افزودن کلیک کنید یا روی آن دوبار کلیک کنید file نام
شما می توانید همه را اضافه کنید files را در دایرکتوری قرار دهید و سپس با دکمه Remove مواردی را که نیاز ندارید حذف کنید.
اگر VHDL اضافه می کنید files، کتابخانه مناسب را از منوی بازشو کتابخانه VHDL انتخاب کنید. کتابخانه ای که انتخاب می کنید برای تمام VHDL اعمال می شود files هنگامی که روی OK در کادر محاوره ای کلیک می کنید.
پنجره پروژه شما یک پروژه جدید را نمایش می دهد file. اگر روی علامت مثبت در کنار پروژه کلیک کنید و آن را گسترش دهید، موارد زیر را مشاهده می کنید:
یک پوشه (دو پوشه برای طراحی های ترکیبی زبان) با منبع files.
اگر شما files در پوشه ای زیر فهرست پروژه نیستند، می توانید این اولویت را با انتخاب Options->Project تنظیم کنید. View گزینه ها و بررسی View پروژه files در جعبه پوشه ها. این یک نوع را از هم جدا می کند file از دیگری در پروژه view با قرار دادن آنها در پوشه های جداگانه.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه اندازی پروژه Files

پیاده سازی، به طور پیش فرض rev_1 نام دارد. اجراها هستند
بازبینی طرح شما در زمینه نرم افزار سنتز، و جایگزین نرم افزار و فرآیندهای کنترل کد منبع خارجی نمی شود. پیاده سازی های متعدد به شما امکان می دهد گزینه های دستگاه و ترکیب را برای بررسی گزینه های طراحی تغییر دهید. شما می توانید چندین پیاده سازی در Synplify Pro داشته باشید. هر پیاده سازی ترکیب و گزینه های دستگاه و مربوط به پروژه خود را دارد files.

3. با استفاده از روشی که در مرحله قبل توضیح داده شد، هر کتابخانه ای را که نیاز دارید اضافه کنید تا کتابخانه Verilog یا VHDL را اضافه کنید. file.
برای کتابخانه های خاص فروشنده، کتابخانه مناسب را اضافه کنید file به
پروژه توجه داشته باشید که برای برخی از خانواده ها، کتابخانه ها به صورت خودکار بارگیری می شوند و نیازی به افزودن صریح آنها به پروژه ندارید. file.
برای افزودن یک کتابخانه بسته VHDL شخص ثالث، vhd. مناسب را اضافه کنید file به طرح، همانطور که در مرحله 2 توضیح داده شد. روی آن کلیک راست کنید file در پروژه view و انتخاب کنید File گزینه ها، یا Project-> Set VHDL library را انتخاب کنید. نام کتابخانه ای را مشخص کنید که با شبیه سازها سازگار باشد. برای مثالample، MYLIB. مطمئن شوید که این کتابخانه بسته قبل از طراحی سطح بالایی در لیست قرار دارد files در پروژه view.
برای اطلاعات در مورد تنظیم Verilog و VHDL file به تنظیمات Verilog و VHDL در صفحه 84 مراجعه کنید. همچنین می توانید این موارد را تنظیم کنید file گزینه‌ها بعداً، قبل از اجرای سنتز.
برای اطلاعات بیشتر مربوط به فروشنده در مورد استفاده از کتابخانه‌های ماکرو فروشنده و bLoOxe‌های سیاه، به بهینه‌سازی طرح‌های Microsemi، در صفحه 487 مراجعه کنید.
برای مؤلفه‌های فناوری عمومی، می‌توانید یکی را اضافه کنید
کتابخانه Verilog مستقل از فناوری همراه با نرم افزار ارائه شده است

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی پروژه Files

فصل 4: راه اندازی یک پروژه سنتز منطق

(install_dir/lib/generic_ technology/gtech.v) را به طرح خود اضافه کنید، یا کتابخانه اجزای عمومی خود را اضافه کنید. از هر دو با هم استفاده نکنید زیرا ممکن است درگیری وجود داشته باشد.
4. بررسی کنید file سفارش در پروژه view. File ترتیب برای VHDL بسیار مهم است files.
برای VHDL files، شما می توانید به طور خودکار سفارش دهید fileتوسط
Run->Arrange VHDL را انتخاب کنید Fileس از طرف دیگر، به صورت دستی حرکت دهید files در پروژه view. بسته files باید اولین لیست باشند زیرا قبل از استفاده جمع آوری می شوند. اگر بلوک های طراحی دارید که در بسیاری از آنها پخش شده است files، مطمئن شوید که موارد زیر را دارید file سفارش: file ابتدا باید موجودیت و سپس معماری قرار گیرد fileو در نهایت file با پیکربندی
در پروژه view، بررسی کنید که آخرین file در پروژه view است
منبع سطح بالا file. یا می توانید سطح بالایی را مشخص کنید file وقتی گزینه های دستگاه را تنظیم می کنید.
5. انتخاب کنید File->ذخیره، نامی برای پروژه تایپ کنید و روی Save کلیک کنید. پنجره Project تغییرات شما را منعکس می کند.
6. برای بستن یک پروژه file، دکمه بستن پروژه یا را انتخاب کنید File-> بستن پروژه

باز کردن یک پروژه موجود File
دو راه برای باز کردن یک پروژه وجود دارد file: پروژه باز و عمومی File -> دستور باز کردن
1. اگر پروژه ای که می خواهید باز کنید، پروژه ای است که اخیراً روی آن کار کرده اید، می توانید مستقیماً آن را انتخاب کنید: File-> پروژه های اخیر -> نام پروژه.
2. برای باز کردن هر پروژه از یکی از روش های زیر استفاده کنید file:

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه اندازی پروژه Files

دستور پروژه را باز کنید

File-> Command را باز کنید

انتخاب کنید File-> Project را باز کنید، روی دکمه Open Project در سمت چپ پنجره Project کلیک کنید یا روی نماد P کلیک کنید.
برای باز کردن یک پروژه اخیر، روی آن از لیست پروژه های اخیر دوبار کلیک کنید.
در غیر این صورت، روی دکمه Existing Project کلیک کنید تا کادر گفتگوی Open باز شود و پروژه را انتخاب کنید.

انتخاب کنید File-> باز کنید.
دایرکتوری صحیح را در قسمت Look In: مشخص کنید.
تنظیم کنید File از نوع به پروژه Files (*.prj). کادر پروژه را فهرست می کند files.
روی پروژه ای که می خواهید باز شود دوبار کلیک کنید.

پروژه در پنجره Project باز می شود.

ایجاد تغییرات در یک پروژه
به طور معمول، شما اضافه، حذف یا جایگزین می کنید files.
1. برای اضافه کردن منبع یا محدودیت fileدر یک پروژه، گزینه Add را انتخاب کنید Fileدکمه s یا Project->Add Source File برای باز کردن Select Files به کادر محاوره ای افزودن به پروژه. به ایجاد پروژه مراجعه کنید File، در صفحه 58 برای جزئیات بیشتر.
2. برای حذف یک file از یک پروژه، روی file در پنجره Project و کلید Delete را فشار دهید.
3. برای جایگزینی a file در یک پروژه،
را انتخاب کنید file می خواهید در پنجره Project تغییر دهید.
روی Change کلیک کنید File را فشار دهید یا Project->Change را انتخاب کنید File.
در منبع File کادر محاوره ای که باز می شود، Look In را روی فهرست قرار دهید
جایی که جدید file واقع شده است. جدید file باید از همان نوع باشد file می خواهید جایگزین کنید
اگر شما خود را نمی بینید file فهرست شده، نوع را انتخاب کنید file شما نیاز دارید از
را Files از فیلد Type.
دوبار کلیک کنید file. جدید file جایگزین قدیمی در پروژه می شود
فهرست LO
4. برای تعیین نحوه پروژه files در پروژه ذخیره می شوند، روی a راست کلیک کنید file در پروژه view و انتخاب کنید File گزینه ها ذخیره را تنظیم کنید File گزینه Relative to Project یا Absolute Path.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی پروژه Files

فصل 4: راه اندازی یک پروژه سنتز منطق

5. برای بررسی زمان stamp روی یک file، روی a کلیک راست کنید file در پروژه view و انتخاب کنید File گزینه ها زمانی را بررسی کنید که file آخرین اصلاح شد روی OK کلیک کنید.

تنظیم پروژه View نمایش تنظیمات
شما می توانید سازماندهی و نمایش پروژه را سفارشی کنید fileس 1. Options->Project را انتخاب کنید View گزینه ها پروژه View فرم گزینه ها باز می شود.

2. سازماندهی انواع مختلف ورودی files در پوشه های جداگانه، بررسی کنید View پروژه Files در پوشه ها.
تیک زدن این گزینه پوشه های جداگانه ای در Project ایجاد می کند view برای محدودیت fileاس و منبع files.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه اندازی پروژه Files

3. کنترل file نمایش با موارد زیر:
نمایش خودکار همه files، با علامت زدن Show Project Library. اگر
این علامت زده نشده است، پروژه view نمایش داده نمی شود files تا زمانی که روی نماد مثبت کلیک کنید و آن را گسترش دهید files در یک پوشه
یکی از کادرهای Project را علامت بزنید File بخش نمایش نام از
فرم برای تعیین نحوه fileنام ها نمایش داده می شود. شما می توانید فقط نمایش دهید fileنام، مسیر نسبی یا مسیر مطلق.
4. به view پروژه files در پوشه های سفارشی سفارشی، بررسی کنید View پروژه Files در پوشه های سفارشی. برای اطلاعات بیشتر، به ایجاد پوشه های سفارشی، در صفحه 66 مراجعه کنید. پوشه های نوع تنها در صورتی نمایش داده می شوند که چندین نوع در یک پوشه سفارشی وجود داشته باشد.

پوشه های سفارشی
© 2014 Synopsys, Inc. 64

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه اندازی پروژه Files

فصل 4: راه اندازی یک پروژه سنتز منطق

5. برای باز کردن بیش از یک پیاده سازی در همان پروژه view، تیک Allow Multiple Projects to be Opened را بزنید.
پروژه 1

پروژه 2

6. خروجی را کنترل کنید file نمایش با موارد زیر:
نمایش همه را بررسی کنید Files در کادر Results Directory برای نمایش تمام خروجی ها
files پس از سنتز ایجاد می شود.
خروجی را تغییر دهید file سازمان با کلیک بر روی یکی از نوارهای هدر
در نتایج پیاده سازی view. می توانید گروه بندی کنید files بر اساس نوع یا مرتب سازی آنها بر اساس تاریخ آخرین تغییر آنها.
7. به view file اطلاعات را انتخاب کنید file در پروژه view، کلیک راست کرده و انتخاب کنید File گزینه ها برای مثالample، می توانید تاریخ a را بررسی کنید file اصلاح شد.
به روز رسانی Verilog Include Paths in Older Project Files
اگر پروژه ای دارید file Verilog که با نسخه قدیمی نرم افزار (قبل از 8.1) ایجاد شده است، شامل مسیرهایی در این است file نسبت به فهرست نتایج یا منبع هستند file با عبارت «شامل عبارات». در نسخه های بعد از 8.1، این پروژه file `مسیرهای شامل مسیرهای مربوط به پروژه هستند file فقط رابط کاربری گرافیکی در نسخه‌های اخیر به‌طور خودکار prj قدیمی‌تر را ارتقا نمی‌دهد fileبرای مطابقت با قوانین جدیدتر. برای ارتقا و استفاده از پروژه قدیمی file، یکی از کارهای زیر را انجام دهید:
· به صورت دستی prj را ویرایش کنید file در یک ویرایشگر متن و موارد زیر را در آن اضافه کنید
خط قبل از هر set_option -include_path:
set_option -project_relative_includes 1
· یک پروژه جدید را با نسخه جدیدتر نرم افزار شروع کنید و آن را حذف کنید
پروژه قدیمی این باعث می شود که prj جدید باشد file از قانون جدید پیروی کنید که در آن شامل نسبت به prj است file.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

مدیریت پروژه File سلسله مراتب

مدیریت پروژه File سلسله مراتب
بخش های زیر نحوه ایجاد و مدیریت پوشه های سفارشی شده و files در پروژه view:
· ایجاد پوشه های سفارشی · دستکاری پوشه های پروژه سفارشی · دستکاری سفارشی Files

ایجاد پوشه های سفارشی
می توانید پوشه های منطقی ایجاد کنید و سفارشی کنید fileدر گروه های سلسله مراتبی مختلف در پروژه شما view. این پوشه ها را می توان با هر نام یا سطح سلسله مراتبی مشخص کرد. برای مثالample، شما می توانید خودسرانه سیستم عامل خود را مطابقت دهید file ساختار یا سلسله مراتب منطق HDL. پوشه های سفارشی با رنگ آبی خود متمایز می شوند.

راه های مختلفی برای ایجاد پوشه های سفارشی و سپس اضافه کردن وجود دارد fileبه آنها در یک پروژه است. از یکی از روش های زیر استفاده کنید:

1. روی یک پروژه کلیک راست کنید file یا یک پوشه سفارشی دیگر و از منوی باز شده گزینه Add Folder را انتخاب کنید. سپس هر یک از موارد زیر را انجام دهید file عملیات:

کلیک راست نمایش داده می شود

روی آن

fyoleuoLcrOafnileesitahnedr

را انتخاب کنید

در پوشه قرار دهید. یک منوی فرعی یک پوشه موجود یا ایجاد کنید

پوشه جدید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

مدیریت پروژه File سلسله مراتب

فصل 4: راه اندازی یک پروژه سنتز منطق

توجه داشته باشید که می توانید به صورت دلخواه پوشه را نامگذاری کنید، اما از کاراکتر (/) استفاده نکنید زیرا این یک نماد جداکننده سلسله مراتبی است.
برای تغییر نام یک پوشه، روی پوشه کلیک راست کرده و Rename from را انتخاب کنید
منوی بازشو کادر محاوره ای تغییر نام پوشه ظاهر می شود. یک نام جدید مشخص کنید
2. از Add استفاده کنید Files به کادر محاوره ای Project برای اضافه کردن کل محتویات سلسله مراتب پوشه و به صورت اختیاری قرار دادن fileدر پوشه های سفارشی مربوط به سلسله مراتب پوشه های سیستم عامل لیست شده در نمایش جعبه محاوره ای قرار دهید.

برای این کار گزینه Add را انتخاب کنید File دکمه در پروژه view.
سپس هر پوشه درخواستی مانند dsp را از کادر محاوره ای انتخاب کنید
روی دکمه افزودن کلیک کنید. این مکان همه files از سلسله مراتب dsp به پوشه سفارشی که ایجاد کردید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

مدیریت پروژه File سلسله مراتب

برای قرار دادن خودکار fileدر پوشه های سفارشی مربوط به
سلسله مراتب پوشه سیستم عامل، گزینه ای به نام افزودن را علامت بزنید Files به پوشه های سفارشی در کادر محاوره ای.
به طور پیش فرض، نام پوشه سفارشی همان نام پوشه است
حاوی files یا پوشه ای که باید به پروژه اضافه شود. با این حال، می توانید با کلیک بر روی دکمه Folders Option نحوه نام گذاری پوشه ها را تغییر دهید. کادر محاوره ای زیر نمایش داده می شود.

برای استفاده:
فقط پوشه حاوی files برای نام پوشه، روی Use OS کلیک کنید
نام پوشه.
نام مسیر به پوشه انتخاب شده برای تعیین سطح
سلسله مراتب برای مسیر پوشه سفارشی منعکس شده است.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

مدیریت پروژه File سلسله مراتب

فصل 4: راه اندازی یک پروژه سنتز منطق

3. می توانید بکشید و رها کنید files و پوشه ها از یک برنامه OS Explorer به پروژه view. این ویژگی در دسکتاپ های ویندوز و لینوکس که KDE دارند موجود است.
وقتی یک را بکشید و رها کنید file، بلافاصله به پروژه اضافه می شود.
اگر هیچ پروژه ای باز نباشد، نرم افزار یک پروژه ایجاد می کند.
وقتی یک را بکشید و رها کنید file روی یک پوشه، در آن قرار می گیرد
پوشه در ابتدا، افزودن Fileکادر محاوره ای s to Project نمایش داده می شود و از شما می خواهد که آن را تأیید کنید files به پروژه اضافه شود. برای پذیرش می توانید روی OK کلیک کنید fileس اگر می خواهید تغییراتی ایجاد کنید، می توانید روی دکمه Remove All کلیک کنید و فیلتر یا گزینه جدیدی را مشخص کنید.

توجه: برای نمایش پوشه های سفارشی در پروژه view، گزینه Options->Project را انتخاب کنید View منوی گزینه‌ها، سپس کادر انتخاب را فعال/غیرفعال کنید View پروژه Files در پوشه های سفارشی در کادر محاوره ای.

دستکاری پوشه های پروژه سفارشی
روش زیر نحوه حذف را توضیح می دهد files از پوشه ها، پوشه ها را حذف کنید و سلسله مراتب پوشه ها را تغییر دهید.
1. حذف الف file از یک پوشه سفارشی، یا:
آن را بکشید و در پوشه دیگری یا روی پروژه رها کنید. را برجسته کنید file، کلیک راست کرده و Remove from Folder را انتخاب کنید
منوی پاپ آپ
از کلید Delete (DEL) استفاده نکنید، زیرا این کلید حذف می شود file از پروژه
2. برای حذف یک پوشه سفارشی، آن را هایلایت کرده و سپس راست کلیک کرده و از منوی بازشو گزینه Delete را انتخاب کنید یا کلید DEL را فشار دهید. هنگامی که یک پوشه را حذف می کنید، یکی از گزینه های زیر را انتخاب کنید:
برای حذف پوشه و گزینه Yes کلیک کنید files موجود در پوشه from
پروژه
روی No کلیک کنید تا فقط پوشه را حذف کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

مدیریت پروژه File سلسله مراتب

3. برای تغییر سلسله مراتب پوشه سفارشی:
پوشه را در یک پوشه دیگر بکشید و رها کنید تا یک زیر
پوشه یا روی پروژه برای انتقال آن به سطح بالا.
برای حذف سلسله مراتب سطح بالای یک پوشه سفارشی، بکشید و رها کنید
سطح فرعی مورد نظر از سلسله مراتب روی پروژه. سپس دایرکتوری روت خالی پوشه را حذف کنید.
برای مثالample، اگر دایرکتوری پوشه سفارشی موجود باشد:
/سابقamples/Verilog/RTL
فرض کنید فقط یک سلسله مراتب RTL تک سطحی می خواهید، سپس RTL را روی پروژه بکشید و رها کنید. پس از آن، می توانید /Ex را حذف کنیدampدایرکتوری les/Verilog.

دستکاری سفارشی Files
علاوه بر این، می‌توانید انواع سفارشی زیر را انجام دهید file عملیات:
۱. برای جلوگیری از نمایش files را در پوشه‌های Type پیدا کنید، در پوشه Project کلیک راست کنید. view و پروژه را انتخاب کنید View گزینه‌ها یا گزینه‌ها -> پروژه را انتخاب کنید View گزینه‌ها. گزینه را غیرفعال کنید View پروژه Files را در کادر محاوره‌ای Type Folders تایپ کنید.
۲. برای نمایش fileبه جای ترتیب پروژه، به ترتیب حروف الفبا مرتب شده است، مرتب سازی را بررسی کنید Fileدکمه s در پروژه view کنترل پنل. برای روشن و خاموش کردن کنترل پنل، روی کلید جهت‌نمای پایین در گوشه پایین سمت چپ پنل کلیک کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

مدیریت پروژه File سلسله مراتب

فصل 4: راه اندازی یک پروژه سنتز منطق

تغییر وضعیت کنترل پنل
۳. برای تغییر ترتیب fileموارد موجود در پروژه:
مطمئن شوید که پوشه‌های سفارشی و مرتب‌سازی را غیرفعال کرده‌اید fileکشیدن و رها کردن file به موقعیت مورد نظر در لیست files.
4. برای تغییر file تایپ کنید، آن را به پوشه نوع جدید بکشید و رها کنید. نرم‌افزار از شما تأیید می‌خواهد.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه‌اندازی پیاده‌سازی‌ها

راه‌اندازی پیاده‌سازی‌ها
یک پیاده‌سازی، نسخه‌ای از یک پروژه است که با مجموعه‌ای خاص از محدودیت‌ها و سایر تنظیمات پیاده‌سازی شده است. یک پروژه می‌تواند شامل چندین پیاده‌سازی باشد که هر کدام تنظیمات خاص خود را دارند.

کار با پیاده‌سازی‌های چندگانه
ابزار Synplify Pro به شما امکان می‌دهد چندین پیاده‌سازی از یک طرح ایجاد کنید و سپس نتایج را با هم مقایسه کنید. این به شما امکان می‌دهد تنظیمات مختلفی را برای یک طرح آزمایش کنید. پیاده‌سازی‌ها، نسخه‌های اصلاح‌شده‌ای از طرح شما در چارچوب نرم‌افزار سنتز هستند و جایگزین نرم‌افزار و فرآیندهای کنترل کد منبع خارجی نمی‌شوند.
۱. روی دکمه‌ی «افزودن پیاده‌سازی» کلیک کنید یا «پروژه» -> «پیاده‌سازی جدید» را انتخاب کنید و گزینه‌های دستگاه جدید (زبانه‌ی «دستگاه»، گزینه‌های جدید (زبانه‌ی «گزینه‌ها») یا یک قید جدید را تنظیم کنید. file (برگه محدودیت‌ها).
نرم‌افزار پیاده‌سازی دیگری را در پروژه ایجاد می‌کند viewپیاده‌سازی جدید همان نام پیاده‌سازی قبلی را دارد، اما با پسوند عددی متفاوت. شکل زیر دو پیاده‌سازی، rev1 و rev2، را نشان می‌دهد که پیاده‌سازی فعلی (فعال) هایلایت شده است.

پیاده‌سازی جدید از همان کد منبع استفاده می‌کند fileاما گزینه‌ها و محدودیت‌های دستگاه متفاوت است. برخی از آنها را کپی می‌کند files از پیاده‌سازی قبلی: لاگ tlg file، لیست نت srs RTL fileو design_fsm.sdc file تولید شده توسط FSM Explorer. این نرم‌افزار تاریخچه‌ای قابل تکرار از اجراهای سنتز را نگه می‌دارد.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

راه‌اندازی پیاده‌سازی‌ها

فصل 4: راه اندازی یک پروژه سنتز منطق

۲. دوباره با تنظیمات جدید، سنتز را اجرا کنید.
برای اجرای فقط پیاده‌سازی فعلی، روی «اجرا» کلیک کنید.
برای اجرای تمام پیاده‌سازی‌ها در یک پروژه، Run->Run All را انتخاب کنید.
پیاده‌سازی‌ها
شما می‌توانید از چندین پیاده‌سازی برای امتحان کردن یک بخش متفاوت یا آزمایش با فرکانس متفاوت استفاده کنید. برای اطلاعات بیشتر در مورد گزینه‌های تنظیم، به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید.
پروژه view تمام پیاده‌سازی‌ها را با پیاده‌سازی فعال برجسته‌شده و خروجی مربوطه نشان می‌دهد. files تولید شده برای پیاده‌سازی فعال نمایش داده شده در نتایج پیاده‌سازی view در سمت راست؛ تغییر پیاده‌سازی فعال، خروجی را تغییر می‌دهد file نمایش. پنجره‌ی Watch پیاده‌سازی فعال را رصد می‌کند. اگر این پنجره را طوری پیکربندی کنید که تمام پیاده‌سازی‌ها را رصد کند، پیاده‌سازی جدید به طور خودکار در پنجره به‌روزرسانی می‌شود.
۳. نتایج را مقایسه کنید.
از پنجره Watch برای مقایسه معیارهای انتخاب شده استفاده کنید. حتماً تنظیم کنید
پیاده‌سازی‌هایی که می‌خواهید با دستور Configure Watch مقایسه کنید. برای جزئیات بیشتر به بخش «استفاده از پنجره Watch» در صفحه ۱۹۰ مراجعه کنید.

برای مقایسه جزئیات، لاگ را مقایسه کنید file نتایج
۴. برای تغییر نام یک پیاده‌سازی، روی نام پیاده‌سازی در پروژه کلیک راست کنید. view، از منوی باز شده، گزینه تغییر نام پیاده‌سازی را انتخاب کنید و نام جدیدی تایپ کنید.
توجه داشته باشید که رابط کاربری فعلی، پیاده‌سازی را بازنویسی می‌کند؛ نسخه‌های قبل از ۹.۰، پیاده‌سازی را برای تغییر نام حفظ می‌کنند.
۵. برای کپی کردن یک پیاده‌سازی، روی نام پیاده‌سازی در پروژه کلیک راست کنید. view، از منوی بازشو، گزینه‌ی «کپی پیاده‌سازی» را انتخاب کنید و نام جدیدی برای کپی تایپ کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

راه‌اندازی پیاده‌سازی‌ها

۶. برای حذف یک پیاده‌سازی، روی نام پیاده‌سازی در پروژه کلیک راست کنید. viewو از منوی باز شده، گزینه حذف پیاده‌سازی (Remove Implementation) را انتخاب کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی
تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
شما می‌توانید گزینه‌های سراسری را برای پیاده‌سازی‌های سنتز خود تنظیم کنید، که برخی از آنها مختص فناوری هستند. این بخش نحوه تنظیم گزینه‌های سراسری مانند دستگاه، بهینه‌سازی و file گزینه‌هایی با دستور Implementation Options. برای اطلاعات بیشتر در مورد تنظیم محدودیت‌ها برای پیاده‌سازی، به بخش «مشخص کردن محدودیت‌های محدوده» در صفحه ۱۱۹ مراجعه کنید. برای اطلاعات بیشتر در مورد لغو تنظیمات سراسری با ویژگی‌ها یا دستورالعمل‌های منفرد، به بخش «مشخص کردن ویژگی‌ها و دستورالعمل‌ها» در صفحه ۹۰ مراجعه کنید.
در این بخش به مباحث زیر پرداخته می‌شود:
· تنظیم گزینه‌های دستگاه، در صفحه ۷۵ · تنظیم گزینه‌های بهینه‌سازی، در صفحه ۷۸ · تعیین فرکانس و محدودیت سراسری Files، در صفحه ۸۰ · تعیین گزینه‌های نتیجه، در صفحه ۸۲ · تعیین خروجی گزارش زمان‌بندی، در صفحه ۸۴ · تنظیم گزینه‌های Verilog و VHDL، در صفحه ۸۴
تنظیم گزینه‌های دستگاه
گزینه‌های دستگاه بخشی از گزینه‌های کلی هستند که می‌توانید برای اجرای سنتز تنظیم کنید. این گزینه‌ها شامل انتخاب قطعه (فناوری، قطعه و درجه سرعت) و گزینه‌های پیاده‌سازی (ورودی/خروجی و فن‌آوت) می‌شوند. گزینه‌ها و پیاده‌سازی این گزینه‌ها می‌تواند از فناوری به فناوری دیگر متفاوت باشد، بنابراین برای کسب اطلاعات در مورد گزینه‌های فروشنده خود، فصل‌های مربوط به فروشنده را در دفترچه راهنمای مرجع بررسی کنید.
۱. فرم گزینه‌های پیاده‌سازی را با کلیک روی دکمه‌ی گزینه‌های پیاده‌سازی یا انتخاب Project->Implementation Options باز کنید و اگر قبلاً انتخاب نشده است، روی زبانه Device در بالا کلیک کنید.
۲. فناوری، قطعه، بسته و سرعت را انتخاب کنید. گزینه‌های موجود بسته به فناوری انتخابی شما متفاوت است.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
۳. گزینه‌های نگاشت دستگاه را تنظیم کنید. این گزینه‌ها بسته به فناوری انتخابی شما متفاوت هستند.
اگر از معنی یک گزینه مطمئن نیستید، برای دیدن معنی آن روی گزینه کلیک کنید
توضیحی در کادر زیر. برای توضیحات کامل گزینه‌ها، روی F1 کلیک کنید یا به فصل مربوط به فروشنده مربوطه در دفترچه راهنمای مرجع مراجعه کنید.
برای تنظیم یک گزینه، مقدار را تایپ کنید یا کادر را برای فعال کردن آن علامت بزنید.
برای اطلاعات بیشتر در مورد تنظیم محدودیت‌های خروجی و زمان‌بندی مجدد، به ترتیب به «تنظیم محدودیت‌های خروجی» در صفحه ۳۴۸ و «زمان‌بندی مجدد» در صفحه ۳۳۴ مراجعه کنید. برای جزئیات بیشتر در مورد سایر گزینه‌های خاص فروشنده، به فصل مربوط به فروشنده و خانواده فناوری مربوطه در دفترچه راهنمای مرجع مراجعه کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی

۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید.
۵. برای ترکیب طرح، روی دکمه‌ی اجرا (Run) کلیک کنید. نرم‌افزار با استفاده از گزینه‌هایی که شما تنظیم کرده‌اید، طرح را کامپایل و ترسیم می‌کند.
۶. برای تنظیم گزینه‌های دستگاه با یک اسکریپت، از دستور set_option Tcl استفاده کنید. جدول زیر شامل فهرست الفبایی گزینه‌های دستگاه در برگه Device است که به دستورات معادل Tcl نگاشت شده‌اند. از آنجا که گزینه‌ها مبتنی بر فناوری و خانواده هستند، ممکن است همه گزینه‌های ذکر شده در جدول در فناوری انتخاب شده در دسترس نباشند. همه دستورات با set_option شروع می‌شوند و به دنبال آن نحو در ستون نشان داده شده می‌آید. برای جامع‌ترین فهرست گزینه‌ها برای فروشنده خود، به دفترچه راهنمای مرجع مراجعه کنید.
جدول زیر اکثر گزینه‌های دستگاه را نشان می‌دهد.

ویژگی‌های حاشیه‌نویسی‌شده برای تحلیلگر غیرفعال کردن درج ورودی/خروجی راهنمای خروجی فن

دستور Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی

گزینه

دستور Tcl (تنظیم_گزینه…)

بسته

-نام بسته pkg

قسمت

-نام قطعه

حل مشکلات ترکیبی

-resolve_multiple_driver {1|0}

سرعت

-سرعت_گرید سرعت_گرید

تکنولوژی

-کلمه کلیدی فناوری

به‌روزرسانی داده‌های زمان‌بندی نقطه کامپایل -update_models_cp {0|1}

تولید پایگاه داده تحلیلگر HDL -hdl_qload {1|0}

تنظیم گزینه‌های بهینه‌سازی
گزینه‌های بهینه‌سازی بخشی از گزینه‌های کلی هستند که می‌توانید برای پیاده‌سازی تنظیم کنید. این بخش به شما می‌گوید که چگونه گزینه‌هایی مانند فرکانس و گزینه‌های بهینه‌سازی کلی مانند اشتراک‌گذاری منابع را تنظیم کنید. همچنین می‌توانید برخی از این گزینه‌ها را با دکمه‌های مناسب در رابط کاربری تنظیم کنید.
۱. فرم گزینه‌های پیاده‌سازی را با کلیک روی دکمه‌ی گزینه‌های پیاده‌سازی یا انتخاب پروژه->گزینه‌های پیاده‌سازی باز کنید و روی برگه‌ی گزینه‌ها در بالا کلیک کنید.
۲. روی گزینه‌های بهینه‌سازی مورد نظر خود، چه در فرم و چه در پروژه، کلیک کنید. viewانتخاب‌های شما بسته به فناوری متفاوت است. اگر گزینه‌ای برای فناوری شما در دسترس نباشد، به رنگ خاکستری نمایش داده می‌شود. تنظیم گزینه در یک مکان، آن را به طور خودکار در مکان دیگر به‌روزرسانی می‌کند.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی

پروژه View

گزینه‌های بهینه‌سازی، گزینه‌های پیاده‌سازی -> گزینه‌ها

برای جزئیات بیشتر در مورد استفاده از این بهینه‌سازی‌ها، به بخش‌های زیر مراجعه کنید:

کامپایلر FSM، کاوشگر FSM
اشتراک‌گذاری منابع (Retiming)

بهینه‌سازی ماشین‌های حالت، در صفحه ۳۵۴
اجرای FSM Explorer، در صفحه ۳۵۹ توجه: فقط زیرمجموعه‌ای از فناوری‌های Microsemi از گزینه FSM Explorer پشتیبانی می‌کنند. از پنل Project->Implementation Options->Options برای تعیین اینکه آیا این گزینه برای دستگاهی که در ابزار خود مشخص می‌کنید پشتیبانی می‌شود یا خیر، استفاده کنید.
اشتراک منابع، در صفحه ۳۵۲
زمان‌بندی مجدد، در صفحه ۳۳۴

گزینه‌های معادل دستور set_option در Tcl به شرح زیر است:

گزینه FSM کامپایلر FSM اکسپلورر اشتراک‌گذاری منابع زمان‌بندی مجدد

گزینه دستور set_option در Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
۴. برای اجرای سنتز، روی دکمه‌ی اجرا (Run) کلیک کنید.
نرم‌افزار با استفاده از گزینه‌هایی که شما تعیین می‌کنید، طرح را کامپایل و ترسیم می‌کند.
تولید پایگاه داده تحلیلگر HDL
به طور پیش‌فرض، نرم‌افزار کل طرح را می‌خواند، بهینه‌سازی‌های منطقی و انتشار زمان‌بندی را انجام می‌دهد و خروجی را در یک لیست شبکه (srs) واحد می‌نویسد. با بزرگتر شدن طرح‌ها، زمان اجرا و اشکال‌زدایی طرح چالش‌برانگیزتر می‌شود.
این گزینه به کامپایلر اجازه می‌دهد تا طرح را از قبل به چندین ماژول که برای جدا کردن لیست‌های نت نوشته شده‌اند، تقسیم کند. files (srs). برای فعال کردن این گزینه، کادر انتخاب HDL Analyst Database Generation را در تب Options از کادر محاوره‌ای Implementation Options انتخاب کنید. این ویژگی، میزان استفاده از حافظه را برای طرح‌های بزرگ به طور قابل توجهی بهبود می‌بخشد.
این ویژگی همچنین می‌تواند از پنجره اسکریپت Tcl با استفاده از دستور set_option Tcl زیر فعال شود:
تنظیم_گزینه -hdl_qload 1
پس از فعال شدن گزینه تولید پایگاه داده HDL Analyst، از گزینه بارگذاری سریع افزایشی در ابزار HDL Analyst برای نمایش طرح با استفاده از یک لیست شبکه (srs) یا چندین لیست شبکه ماژول RTL سطح بالا (srs) استفاده کنید. این ابزار می‌تواند پیشرفت کند.tagبا بارگذاری پویای فقط سلسله مراتب طراحی تحت تأثیر، از این ویژگی استفاده کنید. برای مثالampدر واقع، مرورگر سلسله مراتب می‌تواند فقط سلسله مراتب سطح پایین‌تر را در صورت نیاز برای بارگذاری سریع گسترش دهد. گزینه بارگذاری سریع افزایشی در پنل عمومی کادر محاوره‌ای HDL Analyst Options قرار دارد. به پنل عمومی، در صفحه 304 مراجعه کنید.

تعیین فرکانس و محدودیت سراسری Files

این رویه به شما می‌گوید که چگونه فرکانس سراسری را تنظیم کنید و محدودیت را مشخص کنید. fileبرای پیاده‌سازی.

۱. برای تنظیم فرکانس سراسری، یکی از موارد زیر را انجام دهید:

یک فرکانس سراسری در پروژه تایپ کنید view.

با کلیک روی گزینه «پیاده‌سازی»، فرم «گزینه‌های پیاده‌سازی» را باز کنید.

دکمه گزینه‌ها، تب محدودیت‌ها.

انتخاب

پروژه -> اجرا

گزینه ها،

کلیک کنید

را

دستور معادل set_option در Tcl، ‎-frequency frequencyValue‎ است.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی
شما می‌توانید فرکانس سراسری را با محدودیت‌های محلی، همانطور که در بخش «مشخص کردن محدودیت‌های محدوده» در صفحه ۱۱۹ توضیح داده شده است، لغو کنید. در ابزار Synplify Pro، می‌توانید به جای تنظیم فرکانس سراسری، به طور خودکار محدودیت‌های ساعت را برای طراحی خود ایجاد کنید. برای جزئیات بیشتر به بخش «استفاده از محدودیت‌های خودکار» در صفحه ۲۹۱ مراجعه کنید.
پروژه فرکانس و محدودیت‌های جهانی View
گزینه‌های پیاده‌سازی -> محدودیت‌ها

۲. برای مشخص کردن محدودیت fileبرای پیاده‌سازی، یکی از موارد زیر را انجام دهید:
پروژه -> گزینه‌های پیاده‌سازی -> محدودیت‌ها را انتخاب کنید. محدودیت را بررسی کنید.
fileکه می‌خواهید در پروژه از آن استفاده کنید.
از پنل Implementation Options->Constraints، می‌توانید روی موارد زیر نیز کلیک کنید:
اضافه کردن قید file.
با انتخاب پیاده‌سازی مورد نظر برای استفاده، روی افزودن کلیک کنید File در
پروژه viewو محدودیت را اضافه کنید fileشما نیاز دارید

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
برای ایجاد محدودیت fileبه بخش «تعیین محدودیت‌های دامنه»، در صفحه ۱۱۹ مراجعه کنید.
۳. برای حذف محدودیت fileاز یک پیاده‌سازی، یکی از موارد زیر را انجام دهید:
پروژه->گزینه‌های پیاده‌سازی->محدودیت‌ها را انتخاب کنید. کادر انتخاب را بردارید.
در کنار file نام
در پروژه view، روی محدودیت کلیک راست کنید file برداشته شود و
حذف از پروژه را انتخاب کنید.
این محدودیت را از بین می‌برد file از پیاده‌سازی حذف می‌شود، اما آن را حذف نمی‌کند.
۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید.
وقتی طرح را ترکیب می‌کنید، نرم‌افزار با استفاده از گزینه‌هایی که تنظیم کرده‌اید، طرح را کامپایل و ترسیم می‌کند.
تعیین گزینه‌های نتیجه
این بخش به شما نشان می‌دهد که چگونه معیارهایی را برای خروجی اجرای سنتز مشخص کنید.
۱. فرم گزینه‌های پیاده‌سازی را با کلیک روی دکمه‌ی گزینه‌های پیاده‌سازی یا انتخاب پروژه->گزینه‌های پیاده‌سازی باز کنید و روی برگه‌ی نتایج پیاده‌سازی در بالا کلیک کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی

۲. خروجی را مشخص کنید fileشما می‌خواهید تولید کنید.
برای تولید لیست شبکه نگاشت شده fileروی Write Mapped Verilog Netlist یا Write کلیک کنید.
فهرست شبکه‌ای VHDL نگاشت شده.
برای ایجاد محدودیت خاص فروشنده file برای حاشیه‌نویسی رو به جلو،
روی نوشتن محدودیت فروشنده کلیک کنید Fileبرای جزئیات بیشتر در مورد این گزارش، به بخش «گزارش بررسی محدودیت‌ها» در صفحه ۲۷۰ از کتابچه راهنمای مرجع، در صفحه ۵۶ مراجعه کنید.
۳. دایرکتوری که می‌خواهید نتایج در آن نوشته شود را تنظیم کنید.
۴. فرمت خروجی را تنظیم کنید fileدستور معادل Tcl برای اسکریپت‌نویسی، project -result_format format است.
همچنین ممکن است بخواهید ویژگی‌هایی را برای کنترل نگاشت نام تنظیم کنید. برای جزئیات بیشتر، به فصل مربوط به فروشنده مربوطه در دفترچه راهنمای مرجع مراجعه کنید.
۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید.
وقتی طرح را ترکیب می‌کنید، نرم‌افزار با استفاده از گزینه‌هایی که تنظیم کرده‌اید، طرح را کامپایل و ترسیم می‌کند.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
تعیین خروجی گزارش زمان‌بندی
با تنظیم گزینه‌های زیر می‌توانید میزان گزارش‌شده در گزارش زمان‌بندی را تعیین کنید.
۱. انتخاب پروژه->گزینه‌های پیاده‌سازی، و کلیک بر روی برگه گزارش زمان‌بندی. ۲. تعداد مسیرهای بحرانی که می‌خواهید نرم‌افزار گزارش دهد را تنظیم کنید.

۳. تعداد نقاط شروع و پایانی که می‌خواهید در بخش‌های مسیر بحرانی گزارش شوند را مشخص کنید.
۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید. وقتی طرح را سنتز می‌کنید، نرم‌افزار با استفاده از گزینه‌هایی که تنظیم کرده‌اید، طرح را کامپایل و نگاشت می‌کند.
تنظیم گزینه‌های Verilog و VHDL
وقتی منبع Verilog و VHDL را تنظیم می‌کنید fileدر پروژه خود، می‌توانید گزینه‌های کامپایلر خاصی را نیز مشخص کنید.
تنظیم وریلاگ File گزینه ها
شما Verilog را تنظیم کردید file با انتخاب یکی از گزینه‌های Project->Implementation Options-> Verilog یا Options->Configure Verilog Compiler، می‌توانید گزینه‌های مورد نظر خود را انتخاب کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی

۱. قالب Verilog مورد استفاده را مشخص کنید.
برای تنظیم کامپایلر به صورت سراسری برای همه fileدر پروژه، انتخاب کنید
پروژه->گزینه‌های پیاده‌سازی->Verilog. اگر از Verilog 2001 یا SystemVerilog استفاده می‌کنید، برای ساختارهای پشتیبانی‌شده، راهنمای مرجع را بررسی کنید.
برای مشخص کردن کامپایلر Verilog روی یک per file اساس، انتخاب کنید file در
پروژه viewکلیک راست کرده و انتخاب کنید File گزینه‌ها. کامپایلر مناسب را انتخاب کنید. Verilog پیش‌فرض file قالب پروژه های جدید SystemVerilog است.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
۲. اگر قبلاً ماژول سطح بالا را در پروژه مشخص نکرده‌اید، آن را مشخص کنید. view.
۳. برای استخراج پارامترها از کد منبع، موارد زیر را انجام دهید:
روی استخراج پارامترها کلیک کنید. برای لغو پیش‌فرض، مقدار جدیدی برای یک پارامتر وارد کنید.
نرم‌افزار از مقدار جدید فقط برای پیاده‌سازی فعلی استفاده می‌کند. توجه داشته باشید که استخراج پارامتر برای طرح‌های مختلط پشتیبانی نمی‌شود.

۴. دستورالعمل مورد نظر را در بخش Compiler Directives تایپ کنید و برای جدا کردن عبارات از فاصله استفاده کنید. می‌توانید دستورالعمل‌هایی را که معمولاً با عبارات 'ifdef' و 'define' در کد وارد می‌کنید، تایپ کنید. برای مثالample، ABC=30 منجر به نوشتن عبارات زیر توسط نرم‌افزار در پروژه می‌شود. file:
‎set_option -hdl_define -تنظیم «ABC=30»‎
LO

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی
۵. در ترتیب مسیر شامل شدن، مسیرهای جستجو برای دستورات شامل شدن برای Verilog را مشخص کنید fileکه در پروژه شما هستند. از دکمه‌های گوشه سمت راست بالای کادر برای اضافه کردن، حذف کردن یا تغییر ترتیب مسیرها استفاده کنید.
۶. در دایرکتوری‌های کتابخانه، مسیر دایرکتوری حاوی کتابخانه را مشخص کنید. fileبرای پروژه خود. از دکمه‌های گوشه سمت راست بالای کادر برای اضافه کردن، حذف کردن یا تغییر ترتیب مسیرها استفاده کنید.
۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید. وقتی طرح را سنتز می‌کنید، نرم‌افزار با استفاده از گزینه‌هایی که تنظیم کرده‌اید، طرح را کامپایل و نگاشت می‌کند.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک پروژه سنتز منطقی تنظیم گزینه‌های پیاده‌سازی سنتز منطقی
تنظیم VHDL File گزینه ها
شما VHDL را تنظیم می‌کنید file با انتخاب یکی از گزینه‌های Project->Implementation Options->VHDL یا Options->Configure VHDL Compiler، می‌توانید گزینه‌های مورد نظر خود را انتخاب کنید.

برای منبع VHDL، می‌توانید گزینه‌های شرح داده شده در زیر را مشخص کنید.
۲. اگر قبلاً ماژول سطح بالا را در پروژه مشخص نکرده‌اید، آن را مشخص کنید. viewاگر ماژول سطح بالا در کتابخانه کاری پیش‌فرض قرار ندارد، باید کتابخانه‌ای را که کامپایلر می‌تواند ماژول را در آن پیدا کند، مشخص کنید. برای اطلاعات بیشتر در مورد نحوه انجام این کار، به پنل VHDL، در صفحه 200 مراجعه کنید.
همچنین می‌توانید از این گزینه برای طراحی‌های چندزبانه یا زمانی که می‌خواهید ماژولی را مشخص کنید که موجودیت سطح بالای واقعی برای نمایش HDL Analyst و اشکال‌زدایی LdO در شماتیک نیست، استفاده کنید. view۲. برای کدگذاری ماشین حالت تعریف‌شده توسط کاربر، موارد زیر را انجام دهید:
نوع کدگذاری مورد نظر خود را مشخص کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تنظیم گزینه‌های پیاده‌سازی سنتز منطقی فصل ۴: راه‌اندازی یک پروژه سنتز منطقی
کامپایلر FSM را غیرفعال کنید.
وقتی طرح را سنتز می‌کنید، نرم‌افزار از دستورالعمل‌های کامپایلری که در اینجا تنظیم کرده‌اید برای رمزگذاری ماشین‌های حالت استفاده می‌کند و کامپایلر FSM را اجرا نمی‌کند، که این امر دستورالعمل‌های کامپایلر را لغو می‌کند. به عنوان یک روش جایگزین، می‌توانید ماشین‌های حالت را با ویژگی syn_encoding تعریف کنید، همانطور که در تعریف ماشین‌های حالت در VHDL، در صفحه 308 توضیح داده شده است.
۳. برای استخراج ژنریک‌ها از کد منبع، این کار را انجام دهید:
روی Extract Generic Constants کلیک کنید. برای لغو پیش‌فرض، یک مقدار جدید برای یک Generic وارد کنید.
نرم‌افزار از مقدار جدید فقط برای پیاده‌سازی فعلی استفاده می‌کند. توجه داشته باشید که اگر طراحی شما ترکیبی از زبان‌ها باشد، نمی‌توانید ژنریک‌ها را استخراج کنید.

۴. برای ارسال سه حالته‌ها از مرزهای فرآیند/بلوک، بررسی کنید که ارسال سه حالته‌ها فعال باشد. برای جزئیات بیشتر، به گزینه ارسال سه حالته‌ها، در صفحه ۲۱۲ در دفترچه راهنمای مرجع مراجعه کنید.
۵. تفسیر دستورالعمل‌های synthesis_on و synthesis_off را تعیین کنید:
برای اینکه کامپایلر بتواند دستورات synthesis_on و synthesis_off را تفسیر کند
مانند translate_on/translate_off، گزینه Synthesis On/Off Implemented as Translate On/Off را فعال کنید.
برای نادیده گرفتن دستورالعمل‌های synthesis_on و synthesis_off، مطمئن شوید که
این گزینه علامت زده نشده است. برای اطلاعات بیشتر به translate_off/translate_on، در صفحه ۲۲۶ در دفترچه راهنمای مرجع مراجعه کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

تعیین ویژگی‌ها و دستورالعمل‌ها

۴. گزینه‌های پیاده‌سازی دیگر را در صورت نیاز تنظیم کنید (برای فهرستی از گزینه‌ها به «تنظیم گزینه‌های پیاده‌سازی سنتز منطقی» در صفحه ۷۵ مراجعه کنید). روی تأیید کلیک کنید.
وقتی طرح را ترکیب می‌کنید، نرم‌افزار با استفاده از گزینه‌هایی که تنظیم کرده‌اید، طرح را کامپایل و ترسیم می‌کند.

تعیین ویژگی‌ها و دستورالعمل‌ها

ویژگی‌ها و دستورالعمل‌ها، مشخصاتی هستند که شما به اشیاء طراحی اختصاص می‌دهید تا نحوه تجزیه و تحلیل، بهینه‌سازی و نگاشت طرح خود را کنترل کنید.
بهینه‌سازی نگاشت ویژگی‌ها و بهینه‌سازی کامپایلر با دستورالعمل‌ها را کنترل می‌کند. به دلیل این تفاوت، باید دستورالعمل‌ها را در کد منبع مشخص کنید. این جدول روش‌های موجود برای ایجاد مشخصات ویژگی‌ها و دستورالعمل‌ها را شرح می‌دهد:

محدودیت‌های ویرایشگر محدوده VHDL Verilog File

ویژگی‌ها بله بله بله بله

دستورالعمل‌ها بله بله خیر خیر

بهتر است ویژگی‌ها را در ویرایشگر SCOPE یا محدودیت‌ها مشخص کنید. fileزیرا لازم نیست ابتدا طرح را دوباره کامپایل کنید. برای دستورالعمل‌ها، باید طرح را کامپایل کنید تا آنها اعمال شوند.
اگر محدوده/محدودیت‌ها file و کد منبع HDL برای یک طرح مشخص شده‌اند، در صورت وجود تداخل، محدودیت‌ها اولویت دارند.
برای جزئیات بیشتر، به موارد زیر مراجعه کنید:
· تعیین ویژگی‌ها و دستورالعمل‌ها در VHDL، در صفحه ۹۱ · تعیین ویژگی‌ها و دستورالعمل‌ها در Verilog، در صفحه ۹۲ · تعیین ویژگی‌ها با استفاده از ویرایشگر SCOPE، در صفحه ۹۳ · تعیین ویژگی‌ها در محدودیت‌ها File، در صفحه 97

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعیین ویژگی‌ها و دستورالعمل‌ها

فصل 4: راه اندازی یک پروژه سنتز منطق

تعیین ویژگی‌ها و دستورالعمل‌ها در VHDL
شما می‌توانید از روش‌های دیگری برای افزودن ویژگی‌ها به اشیاء استفاده کنید، همانطور که در بخش «مشخص کردن ویژگی‌ها و دستورالعمل‌ها» در صفحه ۹۰ ذکر شده است. با این حال، می‌توانید دستورالعمل‌ها را فقط در کد منبع مشخص کنید. دو روش برای تعریف ویژگی‌ها و دستورالعمل‌ها در VHDL وجود دارد:
· استفاده از بسته ویژگی‌های از پیش تعریف‌شده
· اعلام ویژگی در هر بار استفاده
برای جزئیات بیشتر در مورد نحو ویژگی VHDL، به نحو ویژگی و دستورالعمل VHDL، در صفحه ۵۶۱ در دفترچه راهنمای مرجع مراجعه کنید.

استفاده از بسته ویژگی‌های از پیش تعریف‌شده VHDL
Advantagمزیت استفاده از بسته‌ی از پیش تعریف‌شده این است که از تعریف مجدد ویژگی‌ها و دستورالعمل‌ها هر بار که آن‌ها را در کد منبع قرار می‌دهید، اجتناب می‌کنید. عیبtagدلیلش این است که کد منبع شما قابلیت حمل کمتری دارد. بسته attributes در مسیر installDirectory/lib/vhd/synattr.vhd قرار دارد.
۱. برای استفاده از بسته ویژگی‌های از پیش تعریف‌شده موجود در کتابخانه نرم‌افزار، این خطوط را به سینتکس اضافه کنید:
کتابخانه synplify؛ استفاده از synplify.attributes.all؛
۲. ویژگی یا دستورالعمل مورد نظر خود را پس از اعلان واحد طراحی اضافه کنید.
تعریف‌ها؛ ویژگی attribute_name از objectName: objectType مقدار است؛
برای مثالampدر:
موجودیت simpledff پورت است (q: خروجی بیت_وکتور(7 به 0)؛ d: ورودی بیت_وکتور(7 به 0)؛ clk: ورودی بیت)؛
ویژگی syn_noclockbuf از clk: سیگنال درست است؛
برای جزئیات قراردادهای نحوی، به بخش نحو ویژگی‌ها و دستورالعمل‌های VHDL، در صفحه ۵۶۱ در دفترچه راهنمای مرجع مراجعه کنید.
3. منبع را اضافه کنید file به پروژه.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

تعیین ویژگی‌ها و دستورالعمل‌ها

اعلان ویژگی‌ها و دستورالعمل‌های VHDL
اگر از بسته‌ی attributes استفاده نمی‌کنید، باید هر بار که آن‌ها را در کد منبع قرار می‌دهید، ویژگی‌ها را دوباره تعریف کنید.
۱. هر بار که از یک ویژگی یا دستورالعمل استفاده می‌کنید، آن را بلافاصله پس از تعریف واحد طراحی با استفاده از سینتکس زیر تعریف کنید:
تعریف واحد طراحی؛ attributeName: dataType؛ attribute نام شیء attributeName: objectType برابر با مقدار است؛
برای مثالampدر:
موجودیت simpledff پورت است (q: خروجی بیت_وکتور(7 به 0)؛ d: ورودی بیت_وکتور(7 به 0)؛ clk: ورودی بیت)؛
ویژگی syn_noclockbuf : بولی؛ ویژگی syn_noclockbuf از clk :signal درست است؛
2. منبع را اضافه کنید file به پروژه.

تعیین ویژگی‌ها و دستورالعمل‌ها در Verilog
شما می‌توانید از روش‌های دیگری برای افزودن ویژگی‌ها به اشیاء استفاده کنید، همانطور که در بخش «مشخص کردن ویژگی‌ها و دستورالعمل‌ها» در صفحه ۹۰ توضیح داده شده است. با این حال، می‌توانید دستورالعمل‌ها را فقط در کد منبع مشخص کنید.
Verilog ویژگی‌ها و دستورالعمل‌های سنتز از پیش تعریف‌شده‌ای ندارد، بنابراین باید آنها را به عنوان توضیحات اضافه کنید. قبل از نام ویژگی یا دستورالعمل، کلمه کلیدی synthesis آمده است. fileحروف به حروف کوچک و بزرگ حساس هستند، بنابراین ویژگی‌ها و دستورالعمل‌ها باید دقیقاً همانطور که در توضیحات نحو آنها ارائه شده است، مشخص شوند. برای جزئیات نحو، به Verilog Attribute and Directive Syntax، در صفحه 363 در کتابچه راهنمای مرجع مراجعه کنید.
۱. برای افزودن یک ویژگی یا دستورالعمل در Verilog، از سینتکس کامنت خطی یا بلاکی Verilog (به سبک C) که مستقیماً پس از شیء طراحی قرار می‌گیرد، استفاده کنید. کامنت‌های بلاکی باید قبل از نقطه‌ویرگول (در صورت وجود) قرار گیرند.
LO

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعیین ویژگی‌ها و دستورالعمل‌ها

فصل 4: راه اندازی یک پروژه سنتز منطق

سینتکس کامنت بلاک در وریلاگ
/* سنتز ویژگی نام = مقدار */ /* سنتز دایرکتوری نام = مقدار */

سینتکس کامنت‌های خطی در وریلاگ
// سنتز ویژگی نام = مقدار // سنتز دایرکتوری نام = مقدار

برای جزئیات قوانین نحوی، به بخش «نحوه‌ی ویژگی‌ها و دستورالعمل‌های Verilog» در صفحه ۳۶۳ از کتابچه راهنمای مرجع مراجعه کنید. موارد زیر مثال‌هایی از این قوانین هستند.ampموارد:
ماژول fifo(خروجی، ورودی) /* سنتز syn_hier = “سخت” */;
۲. برای الصاق چندین ویژگی یا دستورالعمل به یک شیء، ویژگی‌ها را با فاصله از هم جدا کنید، اما کلمه کلیدی synthesis را تکرار نکنید. از کاما استفاده نکنید. برای مثالampدر:
حالت مورد /* سنتز full_case parallel_case */;
۳. اگر چندین ثبات با استفاده از یک دستور reg در Verilog تعریف شوند و یک ویژگی به آنها اعمال شود، نرم‌افزار سنتز فقط آخرین ثبات اعلام شده در دستور reg را اعمال می‌کند. برای مثالampدر:
‎reg [5:0] q، q_a، q_b، q_c، q_d /* سنتز syn_preserve=1 */;
ویژگی syn_preserve فقط روی q_d اعمال می‌شود. این رفتار مورد انتظار برای ابزارهای سنتز است. برای اعمال این ویژگی روی همه ثبات‌ها، باید برای هر ثبات از یک دستور Verilog reg جداگانه استفاده کنید و ویژگی را اعمال کنید.

تعیین ویژگی‌ها با استفاده از ویرایشگر SCOPE
پنجره SCOPE یک رابط کاربری آسان برای اضافه کردن هر ویژگی ارائه می‌دهد. شما نمی‌توانید از آن برای اضافه کردن دستورالعمل‌ها استفاده کنید، زیرا آنها باید به منبع اضافه شوند. file(به بخش «تعیین ویژگی‌ها و دستورالعمل‌ها در VHDL»، در صفحه ۹۱ یا «تعیین ویژگی‌ها و دستورالعمل‌ها در Verilog»، در صفحه ۹۲ مراجعه کنید.) روش زیر نحوه اضافه کردن یک ویژگی را مستقیماً در پنجره SCOPE نشان می‌دهد.
۱. با یک طرح کامپایل شده شروع کنید و پنجره SCOPE را باز کنید. برای اضافه کردن ویژگی‌ها به یک محدودیت موجود file، پنجره SCOPE را با کلیک کردن روی موجود باز کنید file در پروژه viewبرای افزودن ویژگی‌ها به یک فایل جدید file، روی آیکون SCOPE کلیک کنید و سپس روی Initialize کلیک کنید تا پنجره SCOPE باز شود.
۲. روی تب Attributes در پایین پنجره SCOPE کلیک کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه اندازی یک پروژه سنتز منطق

تعیین ویژگی‌ها و دستورالعمل‌ها

می‌توانید ابتدا شیء (مرحله ۳) یا ابتدا ویژگی (مرحله ۴) را انتخاب کنید.

۳. برای مشخص کردن شیء، یکی از موارد زیر را در ستون شیء انجام دهید. اگر قبلاً ویژگی را مشخص کرده‌اید، ستون شیء فقط گزینه‌های شیء معتبر برای آن ویژگی را فهرست می‌کند.
نوع شیء را در ستون فیلتر شیء انتخاب کنید و سپس یکی را انتخاب کنید
شیء را از لیست گزینه‌های موجود در ستون شیء انتخاب کنید. این بهترین روش برای اطمینان از این است که شیء مورد نظر را با نحو صحیح و مناسب مشخص می‌کنید.

LO
راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

تعیین ویژگی‌ها و دستورالعمل‌ها

فصل 4: راه اندازی یک پروژه سنتز منطق

شیء مورد نظر برای الصاق ویژگی را از
RTL یا فناوری views را به ستون Object در پنجره SCOPE اضافه کنید. برای برخی از ویژگی‌ها، کشیدن و رها کردن ممکن است شیء درست را انتخاب نکند. برای مثالampاگر می‌خواهید syn_hier را روی یک ماژول یا موجودیت مانند گیت تنظیم کنید، باید آن را روی view برای آن ماژول. این شیء این سینتکس را خواهد داشت: v:moduleName در Verilog یا v:library.moduleName در VHDL، که در آن می‌توانید چندین کتابخانه داشته باشید.
نام شیء را در ستون شیء تایپ کنید. اگر نمی‌دانید
برای پیدا کردن نام، از دستور Find یا ستون Object Filter استفاده کنید. مطمئن شوید که پیشوند مناسب برای شیء را در جایی که لازم است تایپ می‌کنید. برای مثالample، برای تنظیم یک ویژگی روی a view، باید پیشوند v: را به نام ماژول یا موجودیت اضافه کنید. برای VHDL، ممکن است لازم باشد کتابخانه و همچنین نام ماژول را مشخص کنید.
۴. اگر ابتدا شیء را مشخص کرده‌اید، اکنون می‌توانید ویژگی را مشخص کنید. لیست فقط ویژگی‌های معتبر برای نوع شیء انتخاب شده را نشان می‌دهد. با نگه داشتن دکمه ماوس در ستون ویژگی و انتخاب یک ویژگی از لیست، ویژگی را مشخص کنید.

اگر ابتدا شیء را انتخاب کرده باشید، گزینه‌های موجود توسط شیء انتخاب شده و فناوری مورد استفاده شما تعیین می‌شوند. اگر ابتدا ویژگی را انتخاب کرده باشید، گزینه‌های موجود توسط فناوری تعیین می‌شوند.
وقتی یک ویژگی را انتخاب می‌کنید، پنجره SCOPE نوع مقداری را که باید برای آن ویژگی وارد کنید به شما می‌گوید و شرح مختصری از ویژگی ارائه می‌دهد. اگر ابتدا ویژگی را انتخاب کرده‌اید، حتماً برگردید و شیء را مشخص کنید.
۵. مقدار را وارد کنید. دکمه ماوس را در ستون مقدار نگه دارید و از لیست انتخاب کنید. همچنین می‌توانید یک مقدار تایپ کنید.

راهنمای کاربر Synplify Pro for Microsemi Edition اکتبر 2014

فصل 4: راه‌اندازی یک سیستم منطقی

اسناد / منابع

Synplify Pro برای نسخه Microsemi از SYnOPSYS FPGA Synthesis [pdfراهنمای کاربر
FPGA Synthesis Synplify Pro برای نسخه Microsemi، Synthesis Synplify Pro برای نسخه Microsemi، Synplify Pro برای نسخه Microsemi، Pro برای نسخه Microsemi، نسخه Microsemi، نسخه

مراجع

راهنمای کاربر

راهنمای کاربر SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

FPGA Synthesis Synplify Pro برای نسخه Microsemi

مشخصات

اطلاعات محصول

دستورالعمل استفاده از محصول

فصل 1: مقدمه

محدوده سند

شروع به کار

رابط کاربری به پایان رسیدview

فصل 2: جریان های طراحی سنتز FPGA

فصل 3: آماده سازی ورودی

سوالات متداول

س: آیا می توانم از اسناد کپی تهیه کنم؟

س: چگونه نرم افزار را راه اندازی کنم؟

س: مخاطب مورد نظر برای این راهنمای کاربر چیست؟

اسناد / منابع

مراجع

نظر بدهید

لغو پاسخ

FPGA Synthesis Synplify Pro برای نسخه Microsemi

مشخصات

اطلاعات محصول

دستورالعمل استفاده از محصول

فصل 1: مقدمه

محدوده سند

شروع به کار

رابط کاربری به پایان رسیدview

فصل 2: ​​جریان های طراحی سنتز FPGA

فصل 3: آماده سازی ورودی

سوالات متداول

س: آیا می توانم از اسناد کپی تهیه کنم؟

س: چگونه نرم افزار را راه اندازی کنم؟

س: مخاطب مورد نظر برای این راهنمای کاربر چیست؟

اسناد / منابع

مراجع

نظر بدهید

لغو پاسخ

فصل 2: جریان های طراحی سنتز FPGA