SYnOPSYS FPGA संश्लेषण Synplify प्रो माइक्रोसेमी संस्करण उपयोगकर्ता गाइड के लिए

सिनोप्सिस FPGA संश्लेषण - माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो
विभिन्न के साथ FPGA कार्यान्वयन के लिए एक व्यापक उपकरण है
तर्क संश्लेषण और डिजाइन में उपयोगकर्ताओं की सहायता के लिए डिज़ाइन की गई सुविधाएँ
बहता है.

उत्पाद उपयोग निर्देश

अध्याय 1 परिचय

यह अध्याय एक ओवर प्रदान करता हैview सिनोप्सिस FPGA और
प्रोटोटाइपिंग उत्पाद, FPGA कार्यान्वयन उपकरण, और सिनोप्सिस FPGA
उपकरण सुविधाएँ.

दस्तावेज़ का दायरा

दस्तावेज़ सेट में उत्पाद सुविधाओं के बारे में जानकारी शामिल है
और यह FPGA संश्लेषण और डिजाइन में रुचि रखने वाले उपयोगकर्ताओं के लिए है
बहता है.

शुरू करना

सॉफ़्टवेयर का उपयोग शुरू करने के लिए, दिए गए निर्देशों का पालन करके इसे लॉन्च करें
निर्देशों का पालन करें और सहायता के लिए उपयोगकर्ता मार्गदर्शिका देखें।

यूजर इंटरफ़ेस ख़त्मview

कुशलतापूर्वक उपयोग करने के लिए उपयोगकर्ता इंटरफ़ेस से स्वयं को परिचित करें
सॉफ्टवेयर सुविधाओं के माध्यम से नेविगेट करें.

अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह

यह अध्याय FPGA के लिए लॉजिक सिंथेसिस डिज़ाइन फ़्लो का विवरण देता है
संश्लेषण।

अध्याय 3: इनपुट तैयार करना

मिश्रित भाषा स्रोत का उपयोग करना सीखें Fileएस और वृद्धिशील
कुशल इनपुट तैयारी के लिए कंपाइलर.

टिप्पणी: इससे जुड़ी किसी भी सीमा के प्रति सचेत रहें
इंक्रीमेंटल कंपाइलर का उपयोग करके.

सामान्य प्रश्न

प्रश्न: क्या मैं दस्तावेज़ों की प्रतियां बना सकता हूँ?

उत्तर: हां, लाइसेंस समझौता आंतरिक उपयोग के लिए प्रतियां बनाने की अनुमति देता है।
केवल उचित श्रेय के साथ उपयोग करें.

प्रश्न: मैं सॉफ्टवेयर कैसे शुरू करूं?

उत्तर: अध्याय 1 में “आरंभ करना” अनुभाग देखें
सॉफ्टवेयर शुरू करने के बारे में विस्तृत निर्देशों के लिए उपयोगकर्ता मार्गदर्शिका देखें।

प्रश्न: इस उपयोगकर्ता मार्गदर्शिका का लक्षित पाठक वर्ग कौन है?

उत्तर: यह उपयोगकर्ता मार्गदर्शिका FPGA में रुचि रखने वाले व्यक्तियों के लिए है।
संश्लेषण और डिजाइन प्रवाह.

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सिनोप्सिस FPGA संश्लेषण
माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो
उपयोगकर्ता गाइड
अक्टूबर 2014

कॉपीराइट नोटिस और स्वामित्व संबंधी जानकारी
कॉपीराइट © 2014 सिनोप्सिस, इंक. सभी अधिकार सुरक्षित हैं। इस सॉफ़्टवेयर और दस्तावेज़ में गोपनीय और मालिकाना जानकारी है जो सिनोप्सिस, इंक. की संपत्ति है। सॉफ़्टवेयर और दस्तावेज़ लाइसेंस समझौते के तहत प्रस्तुत किए जाते हैं और लाइसेंस समझौते की शर्तों के अनुसार ही उनका उपयोग या प्रतिलिपि बनाई जा सकती है। सॉफ़्टवेयर और दस्तावेज़ के किसी भी हिस्से को किसी भी रूप में या किसी भी माध्यम से, इलेक्ट्रॉनिक, मैकेनिकल, मैनुअल, ऑप्टिकल या अन्यथा, सिनोप्सिस, इंक. की पूर्व लिखित अनुमति के बिना या लाइसेंस समझौते द्वारा स्पष्ट रूप से प्रदान किए गए अनुसार पुन: प्रस्तुत, प्रेषित या अनुवादित नहीं किया जा सकता है।
दस्तावेज़ की प्रतिलिपि का अधिकार
सिनोप्सिस के साथ लाइसेंस समझौता लाइसेंसधारी को केवल आंतरिक उपयोग के लिए दस्तावेज़ों की प्रतियां बनाने की अनुमति देता है।
प्रत्येक प्रति में सभी कॉपीराइट, ट्रेडमार्क, सेवा चिह्न और मालिकाना अधिकार सूचनाएँ, यदि कोई हों, शामिल होनी चाहिए। लाइसेंसधारी को सभी प्रतियों को क्रमिक संख्याएँ प्रदान करनी चाहिए। इन प्रतियों के कवर पेज पर निम्नलिखित लेजेंड होना चाहिए:
"यह दस्तावेज़ सिनोप्सिस, इंक. की अनुमति से __________________________________________ और उसके कर्मचारियों के अनन्य उपयोग के लिए डुप्लिकेट किया गया है। यह कॉपी नंबर __________ है।"
गंतव्य नियंत्रण कथन
इस प्रकाशन में शामिल सभी तकनीकी डेटा संयुक्त राज्य अमेरिका के निर्यात नियंत्रण कानूनों के अधीन हैं। संयुक्त राज्य अमेरिका के कानून के विपरीत अन्य देशों के नागरिकों को प्रकटीकरण निषिद्ध है। लागू नियमों को निर्धारित करना और उनका अनुपालन करना पाठक की जिम्मेदारी है।
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अस्वीकरण
सिनोप्सिस, इंक., और इसके लाइसेंसधारक इस सामग्री के संबंध में किसी भी प्रकार की, व्यक्त या निहित, कोई वारंटी नहीं देते हैं, जिसमें शामिल है, लेकिन केवल इन्हीं तक सीमित नहीं है, व्यापारिकता और किसी विशेष उद्देश्य के लिए उपयुक्तता की निहित वारंटी।
पंजीकृत ट्रेडमार्क (®)
सिनॉप्सिस, एईओएन, AMPएस, एस्ट्रो, बिहेवियर एक्सट्रेक्टिंग सिंथेसिस टेक्नोलॉजी, कैडेबरा, सीएटीएस, सर्टिफाई, चिपिट, कोमेट, कोड वी, डिजाइन कम्पाइलर, डिजाइनवेयर, एम्बेड-आईटी!, फॉर्मेलिटी, गैलेक्सी कस्टम डिजाइनर, ग्लोबल सिंथेसिस, एचएपीएस, हैप्सट्रैक, एचडीएल एनालिस्ट, एचएसआईएम, एचएसपीआईसीई, आइडेंटिफाई, लेडा, लाइटटूल्स, एमएएसटी, मेटियोर, मॉडलटूल्स, नैनोसिम, नोवा, ओपनवेरा, ओरा, पाथमिल, फिजिकल कम्पाइलर, प्राइमटाइम, एससीओपीई, सिंपली बेटर रिजल्ट्स, एसआईवीएल, एसएनयूजी, सोल्वनेट, सोनिक फोकस, स्टार मेमोरी सिस्टम, सिंडिकेटेड, सिंप्लिसिटी, सिंप्लिसिटी लोगो, सिंप्लिफी, सिंप्लिफी प्रो, सिंथेसिस कंस्ट्रेन्ट ऑप्टिमाइजेशन एनवायरनमेंट, टेट्रामैक्स, यूएमआरबस, वीसीएस, वेरा और यील्डडायरेक्टर सिंप्सिस, इंक. के पंजीकृत ट्रेडमार्क हैं।
ट्रेडमार्क (टीएम)
एएफजेन, अपोलो, एआरसी, एएसएपी, एस्ट्रो-रेल, एस्ट्रो-एक्सटॉक, ऑरोरा, एवनवेव्स, बेस्ट, कोलंबिया, कोलंबिया-सीई, कॉसमॉस, कॉसमॉसएलई, कॉसमॉसस्कोप, क्रिटिक, कस्टमएक्सप्लोरर, कस्टमसिम, डीसी एक्सपर्ट, डीसी प्रोफेशनल, डीसी अल्ट्रा, डिजाइन एनालाइजर, डिजाइन विजन, डिजाइनरएचडीएल, डिजाइनपावर, डीएफटीएमएक्स, डायरेक्ट सिलिकॉन एक्सेस, डिस्कवरी, एक्लिप्स, एनकोर, ईपीआईसी, गैलेक्सी, हैनेक्स, एचडीएल कंपाइलर, हरक्यूलिस, हाइरार्किकल ऑप्टिमाइजेशन टेक्नोलॉजी, हाई-परफॉर्मेंस एएसआईसी प्रोटोटाइपिंग सिस्टम, एचएसआईएमप्लस, आई-वर्चुअल स्टेपर, आईआईसीई, इन-सिंक, आईएन-टेंडेम, इंटेली, जुपिटर, जुपिटर-डीपी, जुपिटरएक्सटी, जुपिटरएक्सटी-एएसआईसी, लिबर्टी, लिब्रा-पासपोर्ट, लाइब्रेरी कंपाइलर, मैक्रो-प्लस, मैगलन, मार्स, मार्स-रेल, मार्स-एक्सटॉक, मिल्कीवे, मॉडलसोर्स, मॉड्यूल कम्पाइलर, मल्टीपॉइंट, ओराइंजीनियरिंग, फिजिकल एनालिस्ट, प्लैनेट, प्लैनेट-पीएल, पोलारिस, पावर कम्पाइलर, राफेल, रिपल्डमिक्सर, सैटर्न, साइरोको, साइरोको-आई, सिवेयर, स्टार-आरसीएक्सटी, स्टार-सिमएक्सटी, स्टारआरसी, सिस्टम कम्पाइलर, सिस्टम डिजाइनर, टॉरस, टोटलरिकॉल, टीएसयूपीआरईएम-4, वीसीएसआई, वीएचडीएल कम्पाइलर, वीएमसी, और वर्कशीट बफर सिनोप्सिस, इंक. के ट्रेडमार्क हैं।

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सेवा चिह्न (एसएम)
MAP-in, SVP Café और TAP-in Synopsys, Inc. के सेवा चिह्न हैं। SystemC, Open SystemC Initiative का ट्रेडमार्क है और इसका उपयोग लाइसेंस के तहत किया जाता है। ARM और AMBA, ARM Limited के पंजीकृत ट्रेडमार्क हैं। Saber, SabreMark Limited Partners का पंजीकृत ट्रेडमार्क है और इसका उपयोग लाइसेंस के तहत किया जाता है। अन्य सभी उत्पाद या कंपनी के नाम उनके संबंधित स्वामियों के ट्रेडमार्क हो सकते हैं।
अक्टूबर 2014 में अमेरिका में मुद्रित

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अंतर्वस्तु

अध्याय 1 परिचय
सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद । । । । । । । । । । । । । । । । । । । । । । । । । । । । 16 FPGA कार्यान्वयन उपकरण । । । । । । । । । । । । । । । । । । । । । । । । 17 सिनोप्सिस FPGA उपकरण विशेषताएँ । । । । । । । । । । । । । । । । । । । । । । । । । । । । . . . 17
दस्तावेज़ का दायरा . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
आरंभ करना . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
यूजर इंटरफ़ेस ख़त्मview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 XNUMX
अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह
तर्क संश्लेषण डिजाइन प्रवाह . ...
अध्याय 3: इनपुट तैयार करना
एचडीएल स्रोत की स्थापना Files . ... Files . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 एचडीएल स्रोत का संपादन Fileबिल्ट-इन टेक्स्ट एडिटर के साथ... . ... Fileएस . . . . . . . . . . . . . . . . . . . . . . . . . . 42
मिश्रित भाषा स्रोत का उपयोग करना Fileएस . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
इंक्रीमेंटल कंपाइलर का उपयोग करना . ...
स्ट्रक्चरल वेरिलॉग फ्लो का उपयोग करना । ...

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बाधा के साथ काम करना Files . ... Fileस्रोत कोड पर . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 बाधा के लिए एक पाठ संपादक का उपयोग करना Files (विरासत) . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 जाँच बाधा Fileएस . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . १००
अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना
प्रोजेक्ट की स्थापना Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 एक प्रोजेक्ट बनाना File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 मौजूदा प्रोजेक्ट को खोलना File . ... View प्राथमिकताएं प्रदर्शित करें . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 पुराने प्रोजेक्ट में वेरिलॉग शामिल पथ को अपडेट करना Fileएस . . . . . . . . . . . . . . . . . . . . . . . 65
परियोजना प्रबंधन File पदानुक्रम . ... . . . 66 कस्टम में हेरफेर Fileएस . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . १००
कार्यान्वयन की स्थापना . ...
तर्क संश्लेषण कार्यान्वयन विकल्प सेट करना . ... 75 वैश्विक आवृत्ति और बाधा निर्दिष्ट करना Files . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
विशेषताएँ और निर्देश निर्दिष्ट करना . ... . . . . . . . . . . . . . . . . . . . . . . 90 बाधाओं में विशेषताओं को निर्दिष्ट करना File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
खोज Fileएस . ... Fileखोजने के लिए . ... Fileखोजने के लिए s . ... . . . . . . . . . . . . . . . . . . . . . . 99 एलओ
संग्रह Files और प्रोजेक्ट्स . ... . . . . . . . . . . . . . . . . . . . . . . 101

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प्रोजेक्ट की प्रतिलिपि बनाएँ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
अध्याय 5: बाधाओं को निर्दिष्ट करना
SCOPE संपादक का उपयोग करना . ...
SCOPE बाधाओं को निर्दिष्ट करना . ... 119 इनपुट और आउटपुट बाधाओं को परिभाषित करना . ... View SCOPE GUI का . ...
टाइमिंग अपवादों को निर्दिष्ट करना . ... 130 झूठे रास्तों को परिभाषित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Tcl find के साथ ऑब्जेक्ट्स ढूँढना और विस्तार करना . ... 136 कलेक्शन को परिभाषित करने के लिए Tcl Find कमांड का उपयोग करना । ... . . . 136
संग्रह का उपयोग करना . ... 144 Tcl कमांड का उपयोग करके संग्रह बनाना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 ViewTcl कमांड के साथ कलेक्शन को संपादित और मैनिपुलेट करना . . . . . . . . . . . . . . . 150
SDC को FDC में परिवर्तित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE संपादक (विरासत) का उपयोग करना . ... . ... 155 इनपुट और आउटपुट बाधाओं को परिभाषित करना (विरासत) . ...

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अध्याय 6: परिणामों का संश्लेषण और विश्लेषण
आपके डिज़ाइन का संश्लेषण करना . ... .174
लॉग की जाँच File परिणाम . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewलॉग के साथ काम करना File . ... File रिपोर्ट्स . ...
संदेशों को संभालना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 संदेश में परिणामों की जाँच करना Viewएर . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 संदेश में संदेशों को फ़िल्टर करना Viewएर . ... File संदेश नियंत्रण . ...
त्रुटि पर जारी रखें का उपयोग करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 संकलन बिंदु संश्लेषण के लिए त्रुटि पर जारी रखें का उपयोग करना . . . . . . . . . . . . . . . 203
अध्याय 7: एचडीएल विश्लेषक और एफएसएम के साथ विश्लेषण Viewer
योजनाबद्ध तरीके से कार्य करना Viewएस . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 एचडीएल विश्लेषक के बीच अंतर Viewएस . . . . . . . . . . . . . . . . . . . . . . . . . 209 खोलना Viewएस । . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewऑब्जेक्ट गुण चुनना . ... Views . . . . . . . . . . . . . . . . . . . . . . . . . . 215 मल्टीशीट स्कीमैटिक्स के साथ कार्य करना . . . . . . . . . . . . . . . . . . . . . . . 217 के बीच घूमना Viewएक योजनाबद्ध विंडो में . . . . . . . . . . . . . . . . . . . . . . . . . . 218 योजनाबद्ध सेटिंग View प्राथमिकताएँ . ...
डिज़ाइन पदानुक्रम का अन्वेषण . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 पदानुक्रम ब्राउज़र के साथ डिज़ाइन पदानुक्रम को पार करना . . . . . . . . . . . . . . . 222 पुशिंग/पॉपिंग द्वारा ऑब्जेक्ट पदानुक्रम का अन्वेषण . . . . . . . . . . . . . . . . 223 पारदर्शी इंस्टैंस के ऑब्जेक्ट पदानुक्रम का अन्वेषण . . . . . . . . . . . . . . . . . . . 228
ऑब्जेक्ट्स ढूँढना . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 HDL विश्लेषक में ऑब्जेक्ट्स ढूँढने के लिए ब्राउज़ करना Views . . . . . . . . . . . . . . . . . . . . . . . 230 पदानुक्रमित और प्रतिबंधित खोजों के लिए खोज का उपयोग करना . . . . . . . . . . . . . . . . . 232 खोज कमांड के साथ वाइल्डकार्ड का उपयोग करना . . . . . . . . . . . . . . . . . . . . 235

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खोज को परिष्कृत करने के लिए फ़िल्टरिंग के साथ खोज को संयोजित करना । । । । । । । । । । । । । । । । । । । । 240 आउटपुट नेटलिस्ट को खोजने के लिए खोज का उपयोग करना । । । । । । । । । । । । । । । । । । । । । 240
क्रॉसप्रोबिंग . ... View . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 आरटीएल/टेक्नोलॉजी से क्रॉसप्रोबिंग View . . . . . . . . . . . . . . . . . . . . . . . . . . 244 टेक्स्ट एडिटर विंडो से क्रॉसप्रोबिंग . . . . . . . . . . . . . . . . . . . 246 टीसीएल स्क्रिप्ट विंडो से क्रॉसप्रोबिंग . . . . . . . . . . . . . . . . . . . . 249 एफएसएम से क्रॉसप्रोबिंग Viewएर . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
एचडीएल विश्लेषक उपकरण के साथ विश्लेषण करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewडिज़ाइन पदानुक्रम और संदर्भ . ... . . . . . . . 252 विस्तार और Viewकनेक्शन बनाना . ...
एफएसएम का उपयोग करना Viewएर . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
अध्याय 8: समय का विश्लेषण
योजनाबद्ध में समय का विश्लेषण Viewएस . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewसमय संबंधी जानकारी लिखना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 योजनाबद्ध में समय संबंधी जानकारी की व्याख्या करना Views . . . . . . . . . . . . . . . . . . . . . 275 आरटीएल में क्लॉक ट्री का विश्लेषण View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewमहत्वपूर्ण पथों को संभालना . ...
STA के साथ कस्टम टाइमिंग रिपोर्ट तैयार करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
विश्लेषण डिज़ाइन बाधाओं का उपयोग करना । । । । । । । । । । । । । । । । । । । । । । । । । । । । । 284 विश्लेषण डिज़ाइन बाधाओं का उपयोग करने के लिए परिदृश्य । । । । । । । । । । । । । । । । । 285 एक एडीसी बनाना File . ... File . . . . . . . . . . . . . . . . . . . . . . . . . 290
ऑटो प्रतिबंधों का उपयोग करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 ऑटो प्रतिबंधों के परिणाम . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
अध्याय 9: उच्च-स्तरीय वस्तुओं का अनुमान लगाना
संश्लेषण के लिए ब्लैक बॉक्स को परिभाषित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 वेरिलॉग में ब्लैक बॉक्स और I/O को तत्काल बनाना . . . . . . . . . . . . . . . . . . . . 298 वीएचडीएल में ब्लैक बॉक्स और I/O को तत्काल बनाना . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 अन्य ब्लैक बॉक्स विशेषताएँ जोड़ना . . . . . . . . . . . . . . . . . . . . . 302

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संश्लेषण के लिए स्टेट मशीन को परिभाषित करना . ... 307 विशेषताओं और निर्देशों के साथ एफएसएम निर्दिष्ट करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
सुरक्षित एफएसएम निर्दिष्ट करना . ...
स्वचालित RAM अनुमान . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 ब्लॉक रैम का अनुमान लगाना . . . . . . . . . . . . . . . . . . . . . . . . . . 314
RAM को आरंभ करना . ... . . . . . . . . . . . . . . . . . . . . . . . . 323
अध्याय 10: डिज़ाइन-स्तरीय अनुकूलन निर्दिष्ट करना
अनुकूलन के लिए सुझाव . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 330 समय के लिए अनुकूलन . . . . . . . . . . . . . . . . . . . . 330
पुनर्निर्धारण . ...ampले . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 336
वस्तुओं को अनुकूलित होने से बचाना . . . . . . . . . . . . . . . . . . . . . . . . . . 342 संरक्षण या प्रतिकृति के लिए syn_keep का उपयोग करना . . . . . . . . . . . . . . . . . 343 पदानुक्रम समतलीकरण को नियंत्रित करना . . . . . . . . . . . . . . . . . . . . . . . 346 पदानुक्रम को संरक्षित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
फैनआउट को अनुकूलित करना . ... . . . . . . . . . . . . . . . . . . 348
संसाधन साझा करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/Os सम्मिलित करना . ...
स्टेट मशीनों को अनुकूलित करना . ... . . . 354 एफएसएम एक्सप्लोरर चलाना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
जांच डालना . ...

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सोर्स कोड में जांच निर्दिष्ट करना . ...
अध्याय 11: संकलन बिंदुओं के साथ कार्य करना
संकलन बिंदु मूल बातें . ...tagसंकलन बिंदु डिजाइन के प्रकार . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 मैनुअल संकलन बिंदु . . . . . . . . . . . . . . . . . . . . . 368 नेस्टेड संकलन बिंदु . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 संकलन बिंदु प्रकार . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
संकलन बिंदु संश्लेषण मूल बातें . ... Files . ... . . . . 375 संकलन बिंदु संश्लेषण . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 वृद्धिशील संकलन बिंदु संश्लेषण . . . . . . . . . . . . . . . . . . . . . . . 378 संकलन बिंदु समय बाधाओं का अग्र-टिप्पणी . . . . . . . . . . . . . . 381
संकलन बिंदुओं का संश्लेषण . ... File संकलन बिंदुओं के लिए . . . . . . . . . . . . . . . . 388 मैनुअल संकलन बिंदुओं को परिभाषित करना . . . . . . . . . . . . . . . . . . . . . 389 संकलन बिंदु स्तर पर बाधाओं को सेट करना . . . . . . . . . . . . . . . . . . 391 संकलन बिंदु परिणामों का विश्लेषण . . . . . . . . . . . . . . . . . . . . . . . . . .393
अन्य सुविधाओं के साथ संकलन बिंदुओं का उपयोग करना . ...
वृद्धिशील रूप से पुनःसंश्लेषण करना । । । । । । । । । । । । । । । । । । । । । । । । । । । । । । । । 397 वृद्धिशील रूप से संकलन बिंदुओं को पुनःसंश्लेषित करना । । । । । । । । । । । । । । । । । 397
अध्याय 12: आईपी इनपुट के साथ कार्य करना
SYNCore के साथ IP उत्पन्न करना . ... . . . . . . . . 402 SYNCore के साथ बाइट-सक्षम RAM निर्दिष्ट करना . . . . . . . . . . . . . . . . . . . 402 SYNCore के साथ ROM निर्दिष्ट करना . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore के साथ योजक/घटाव निर्दिष्ट करना . . . . . . . . . . . . . . . . . . 416 SYNCore के साथ काउंटर निर्दिष्ट करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
सिनोप्सिस FPGA आईपी एन्क्रिप्शन प्रवाह . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 ओवरview सिनोप्सिस FPGA आईपी फ्लो का . ...
एन्क्रिप्टेड आईपी के साथ कार्य करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

आपके आईपी को एन्क्रिप्ट करना . ... 446 स्क्रिप्ट आउटपुट विधि निर्दिष्ट करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1735 आईपी पैकेज तैयार करना . . . . . . . . . . . . . . . . . . . . . . . . . . 448
हाइपर सोर्स का उपयोग करना . ... . . . . . . 460 आईपी के डिजाइन पदानुक्रम के माध्यम से सिग्नल थ्रेडिंग . . . . . . . . . . . . . . 460
अध्याय 13: उत्पादकता के लिए प्रक्रियाओं का अनुकूलन
बैच मोड का उपयोग करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 किसी प्रोजेक्ट पर बैच मोड चलाना File . ... 466
Tcl स्क्रिप्ट और कमांड के साथ कार्य करना . ... . . . . 472 समानांतर नौकरियों की संख्या निर्धारित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 एक टीसीएल संश्लेषण स्क्रिप्ट बनाना . . . . . . . . . . . . . . . . . . . . . . . . . . 473 विभिन्न घड़ी आवृत्तियों को आज़माने के लिए टीसीएल चर का उपयोग करना . . . . . . . . . . . . . . . . 473 कई लक्ष्य प्रौद्योगिकियों को आज़माने के लिए Tcl चर का उपयोग करना । ...475
synhooks.tcl के साथ प्रवाह को स्वचालित करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
अध्याय 14: मल्टीप्रोसेसिंग का उपयोग
संकलन बिंदुओं के साथ मल्टीप्रोसेसिंग . ... . . . . . . . . . 484
अध्याय 15: माइक्रोसेमी डिज़ाइन के लिए अनुकूलन
माइक्रोसेमी डिज़ाइनों का अनुकूलन . ... . . . . 488 राडहार्ड डिज़ाइन के साथ कार्य करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 सोर्स कोड में syn_radhardlevel निर्दिष्ट करना . . . . . . . . . . . . . . . . . . 489 LO
अध्याय 16: संश्लेषण आउटपुट के साथ कार्य करना
पी एंड आर टूल्स को जानकारी भेजना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

पिन स्थान निर्दिष्ट करना . ...
विक्रेता-विशिष्ट आउटपुट उत्पन्न करना . ... . . . . 496
अध्याय 17: संश्लेषण-पश्चात संचालन चलाना
संश्लेषण के बाद स्वचालित रूप से P&R चलाना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
आइडेंटिफाई टूल्स के साथ कार्य करना . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 पहचान उपकरण के साथ संकलन बिंदुओं का उपयोग करना . . . . . . . . . . . . . . . . . . . . . 501
वीसीएस टूल के साथ सिम्युलेट करना . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

LO
माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1
परिचय
Synplify Pro® सॉफ्टवेयर का यह परिचय निम्नलिखित का वर्णन करता है:
· सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद, पृष्ठ 16 पर · दस्तावेज़ का दायरा, पृष्ठ 21 पर · आरंभ करना, पृष्ठ 22 पर · उपयोगकर्ता इंटरफ़ेस खत्मview, पृष्ठ 24 पर

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1 परिचय

सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद

सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद
निम्नलिखित चित्र सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद परिवार को प्रदर्शित करता है।

LO
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सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद

अध्याय 1 परिचय

FPGA कार्यान्वयन उपकरण
सिंप्लिफ़ाई प्रो और सिंप्लिफ़ाई प्रीमियर उत्पाद आरटीएल संश्लेषण उपकरण हैं जो विशेष रूप से एफपीजीए (फील्ड प्रोग्रामेबल गेट एरेज़) और सीपीएलडी (जटिल प्रोग्रामेबल लॉजिक डिवाइस) के लिए डिज़ाइन किए गए हैं।

सिंप्लीफाई प्रो संश्लेषण सॉफ्टवेयर
सिंप्लीफाई प्रो FPGA संश्लेषण सॉफ्टवेयर उच्च प्रदर्शन, लागत प्रभावी FPGA डिजाइन के उत्पादन के लिए वास्तविक उद्योग मानक है। इसकी अनूठी
व्यवहार निष्कर्षण संश्लेषण प्रौद्योगिकी® (BEST) एल्गोरिदम, प्रदर्शन करते हैं
RTL कोड को विशिष्ट FPGA लॉजिक में संश्लेषित करने से पहले उच्च-स्तरीय अनुकूलन। यह दृष्टिकोण FPGA में बेहतर अनुकूलन, तेज़ रनटाइम और बहुत बड़े डिज़ाइन को संभालने की क्षमता की अनुमति देता है। Synplify Pro सॉफ़्टवेयर सिस्टमवेरिलॉग और VHDL 2008 सहित नवीनतम VHDL और वेरिलॉग भाषा निर्माणों का समर्थन करता है। यह उपकरण प्रौद्योगिकी से स्वतंत्र है जो एक ही डिज़ाइन प्रोजेक्ट से FPGA डिवाइस और विक्रेताओं के बीच त्वरित और आसान रीटारगेटिंग की अनुमति देता है।

सिंप्लीफाई प्रीमियर सिंथेसिस सॉफ्टवेयर
सिंप्लीफाई प्रीमियर कार्यक्षमता सिंप्लीफाई प्रो टूल का सुपरसेट है, जो अंतिम FPGA कार्यान्वयन और डीबग वातावरण प्रदान करता है। इसमें उन्नत FPGA डिज़ाइनरों के लिए उपकरणों और तकनीकों का एक व्यापक सूट शामिल है, और यह एकल FPGA-आधारित प्रोटोटाइप को लक्षित करने वाले ASIC प्रोटोटाइपर्स के लिए संश्लेषण इंजन के रूप में भी काम करता है।
सिंप्लीफाई प्रीमियर उत्पाद FPGA डिज़ाइनरों और ASIC प्रोटोटाइपर्स दोनों को डिज़ाइन कार्यान्वयन और डीबग की सबसे कुशल विधि के साथ एकल FPGA को लक्षित करने की सुविधा प्रदान करता है। डिज़ाइन कार्यान्वयन पक्ष पर, इसमें टाइमिंग क्लोजर, लॉजिक सत्यापन, IP उपयोग, ASIC संगतता और DSP कार्यान्वयन के लिए कार्यक्षमता शामिल है, साथ ही FPGA विक्रेता बैक-एंड टूल के साथ एक सख्त एकीकरण भी शामिल है। डीबग पक्ष पर, यह FPGA के इन-सिस्टम सत्यापन के लिए प्रदान करता है जो नाटकीय रूप से डीबग प्रक्रिया को तेज करता है, और इसमें मायावी डिज़ाइन समस्याओं को खोजने के लिए एक तेज़ और वृद्धिशील विधि भी शामिल है।

सिनोप्सिस FPGA टूल की विशेषताएं
यह तालिका Synplify Pro, Synplify, Synplify Premier, और Synplify Premier with Design Planner उत्पादों में प्रमुख कार्यक्षमता के बीच अंतर दर्शाती है।

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1 परिचय

सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद

सिंप्लिफ़ाई सिंप्लिफ़ाई प्रो

प्रदर्शन

व्यवहार निष्कर्षण संश्लेषण

टेक्नोलॉजी® (BESTTM)

विक्रेता-जनित कोर/आईपी

समर्थन (कुछ प्रौद्योगिकियां)

एफएसएम कंपाइलर

एफएसएम एक्सप्लोरर

गेटेड घड़ी रूपांतरण

रजिस्टर पाइपलाइनिंग

रजिस्टर रीटाइमिंग

SCOPE® बाधा प्रवेश

उच्च विश्वसनीयता सुविधाएँ

एकीकृत स्थान और मार्ग

विश्लेषण

एचडीएल विश्लेषक®

विकल्प

समय विश्लेषक

बिंदु से बिंदु तक

एफएसएम Viewer

क्रॉसप्रोबिंग

जांच बिंदु निर्माण

आइडेंटिफाई® इंस्ट्रूमेंटर

डीबगर की पहचान करें

पावर विश्लेषण (SAIF)

भौतिक डिज़ाइन

डिजाइन योजना File

क्षेत्रों के लिए तर्क असाइनमेंट

सिंप्लीफाई प्रीमियर
x
x
xxxxxxxx
xx
xxxxxx

सिंप्लीफाई प्रीमियर डीपी
x
x
xxxxxxxx
xx
xxxxxx
xx

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सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद

अध्याय 1 परिचय

क्षेत्र अनुमान और क्षेत्र क्षमता पिन असाइनमेंट भौतिक अनुकूलन भौतिक संश्लेषण भौतिक विश्लेषक सिनोप्सिस डिज़ाइनवेयर® फाउंडेशन लाइब्रेरी रनटाइम पदानुक्रमित डिज़ाइन उन्नत अनुकूलन तेज़ संश्लेषण मल्टीप्रोसेसिंग त्रुटि पर संकलन टीम डिज़ाइन मिश्रित भाषा डिज़ाइन संकलन बिंदु पदानुक्रमित डिज़ाइन ट्रू बैच मोड (केवल फ़्लोटिंग लाइसेंस) GUI बैच मोड (फ़्लोटिंग लाइसेंस) बैच मोड P&R P&R डेटा का बैक-एनोटेशन औपचारिक सत्यापन

सिंप्लिफ़ाई सिंप्लिफ़ाई प्रो

xxxx

–

एकीकरण की पहचान करें

सीमित

सिंप्लीफाई प्रीमियर
xxx
xxxxx
xxxx
x
x तर्क संश्लेषण मोड x

सिंप्लीफाई प्रीमियर डीपी
x
xxxxx
xxxxx
xxxx
x
xx तर्क संश्लेषण मोड
x

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1 परिचय

सिनोप्सिस FPGA और प्रोटोटाइपिंग उत्पाद

पी एंड आर डेटा डिज़ाइन एनवायरनमेंट टेक्स्ट एडिटर का बैक-एनोटेशन View वॉच विंडो संदेश विंडो Tcl विंडो एकाधिक कार्यान्वयन विक्रेता प्रौद्योगिकी समर्थन प्रोटोटाइपिंग सुविधाएँ रनटाइम सुविधाएँ संकलन बिंदु गेटेड क्लॉक रूपांतरण संकलन त्रुटि पर

सिंप्लिफ़ाई सिंप्लिफ़ाई प्रो

सिंप्लीफाई प्रीमियर
xxxxx चयनित
xxxx

सिंप्लीफाई प्रीमियर डीपी
x
xxxxx चयनित
xxxx

LO
माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

दस्तावेज़ का दायरा

अध्याय 1 परिचय

दस्तावेज़ का दायरा
निम्नलिखित में इस दस्तावेज़ के दायरे और लक्षित पाठकों के बारे में बताया गया है।

दस्तावेज़ सेट
यह उपयोगकर्ता मार्गदर्शिका एक दस्तावेज़ सेट का हिस्सा है जिसमें एक संदर्भ पुस्तिका और एक ट्यूटोरियल शामिल है। यह सेट में अन्य दस्तावेज़ों के साथ उपयोग के लिए अभिप्रेत है। यह सामान्य कार्यों को पूरा करने के लिए Synopsys FPGA सॉफ़्टवेयर का उपयोग करने के तरीके का वर्णन करने पर केंद्रित है। इसका तात्पर्य निम्नलिखित है:
· उपयोगकर्ता मार्गदर्शिका केवल सामान्य कार्यों को करने के लिए आवश्यक विकल्पों के बारे में बताती है
मैनुअल में वर्णित है। यह हर उपलब्ध कमांड और विकल्प का वर्णन नहीं करता है। सभी कमांड विकल्पों और सिंटैक्स के पूर्ण विवरण के लिए, उपयोगकर्ता इंटरफ़ेस ओवर देखेंview सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल में अध्याय।
· उपयोगकर्ता गाइड में कार्य-आधारित जानकारी शामिल है।
जानकारी कैसे व्यवस्थित की जाती है, इसके लिए पृष्ठ 22 पर सहायता प्राप्त करना देखें।

श्रोता
Synplify Pro सॉफ़्टवेयर टूल FPGA सिस्टम डेवलपर के लिए लक्षित है। यह माना जाता है कि आप निम्नलिखित के बारे में जानकार हैं:
· डिज़ाइन संश्लेषण · RTL · FPGAs · वेरिलॉग/VHDL

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1 परिचय

शुरू करना

शुरू करना
यह अनुभाग आपको बताता है कि Synopsys FPGA संश्लेषण सॉफ़्टवेयर के साथ कैसे आरंभ करें। यह निम्नलिखित विषयों का वर्णन करता है, लेकिन लाइसेंसिंग और स्थापना के बारे में स्थापना निर्देशों में दी गई जानकारी को प्रतिस्थापित नहीं करता है:
· सॉफ़्टवेयर शुरू करना, पृष्ठ 22 पर · सहायता प्राप्त करना, पृष्ठ 22 पर

सॉफ्टवेयर शुरू करना
1. यदि आपने पहले से ऐसा नहीं किया है, तो स्थापना निर्देशों के अनुसार Synopsys FPGA संश्लेषण सॉफ्टवेयर स्थापित करें।
2. सॉफ्टवेयर शुरू करें.
यदि आप Windows प्लेटफ़ॉर्म पर काम कर रहे हैं, तो चुनें
प्रोग्राम्स->सिनोप्सिस->उत्पाद संस्करण पर क्लिक करें।
यदि आप UNIX प्लेटफॉर्म पर काम कर रहे हैं, तो उपयुक्त टाइप करें
कमांड लाइन पर कमांड:
synplify_प्रो
· यह कमांड संश्लेषण उपकरण शुरू करता है, और प्रोजेक्ट विंडो खोलता है।
यदि आपने पहले भी सॉफ़्टवेयर चलाया है, तो विंडो पिछली परियोजना प्रदर्शित करती है। इंटरफ़ेस के बारे में अधिक जानकारी के लिए, उपयोगकर्ता इंटरफ़ेस देखेंview संदर्भ पुस्तिका का अध्याय।

मदद प्राप्त करें
सिनोप्सिस सपोर्ट को कॉल करने से पहले, दस्तावेज़ित जानकारी देखें। आप सहायता मेनू से ऑनलाइन जानकारी प्राप्त कर सकते हैं, या पीडीएफ संस्करण देख सकते हैं। निम्न तालिका आपको दिखाती है कि जानकारी कैसे व्यवस्थित की गई है।

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

शुरू करना
मदद के लिए... सॉफ़्टवेयर सुविधाओं का उपयोग कैसे करें...
प्रवाह जानकारी
त्रुटि संदेश लाइसेंसिंग विशेषताएँ और निर्देश संश्लेषण सुविधाएँ भाषा और वाक्यविन्यास Tcl वाक्यविन्यास Tcl संश्लेषण आदेश उत्पाद अद्यतन

अध्याय 1 परिचय
देखें... Synopsys FPGA संश्लेषण उपयोगकर्ता गाइड Synopsys FPGA संश्लेषण उपयोगकर्ता गाइड, समर्थन पर अनुप्रयोग नोट्स web साइट Synopsys FPGA संश्लेषण उपयोगकर्ता गाइड, समर्थन पर आवेदन नोट्स web साइट ऑनलाइन सहायता (सहायता->त्रुटि संदेश चुनें) Synopsys SolvNet Webसाइट सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल ऑनलाइन सहायता (सहायता->टीसीएल सहायता चुनें) सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल (Web मेनू आदेश)

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 1 परिचय

यूजर इंटरफ़ेस ख़त्मview

यूजर इंटरफ़ेस ख़त्मview
उपयोगकर्ता इंटरफ़ेस (UI) में एक मुख्य विंडो होती है, जिसे प्रोजेक्ट कहा जाता है view, और विशेष खिड़कियां या viewविभिन्न कार्यों के लिए। प्रत्येक सुविधा के बारे में विस्तृत जानकारी के लिए, अध्याय 2, उपयोगकर्ता इंटरफ़ेस देखेंview सिनोप्सिस एफपीजीए संश्लेषण संदर्भ मैनुअल का।

सिंप्लीफाई प्रो इंटरफ़ेस

बटन पैनल

टूलबार परियोजना view

स्थिति

कार्यान्वयन परिणाम view

एक्सेस करने के लिए टैब views

Tcl स्क्रिप्ट/संदेश विंडो LO

वॉच विंडो

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अध्याय 2
FPGA संश्लेषण डिजाइन प्रवाह
यह अध्याय पृष्ठ 26 पर तर्क संश्लेषण डिज़ाइन प्रवाह का वर्णन करता है।

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अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह

तर्क संश्लेषण डिजाइन प्रवाह

सिनोप्सिस FPGA उपकरण पहले RTL स्रोत को प्रौद्योगिकी-स्वतंत्र तर्क संरचनाओं में संकलित करके तर्क को संश्लेषित करते हैं, और फिर तर्क को प्रौद्योगिकी-विशिष्ट संसाधनों के लिए अनुकूलित और मैप करते हैं। तर्क संश्लेषण के बाद, उपकरण विक्रेता-विशिष्ट नेटलिस्ट और बाधा उत्पन्न करता है file जिन्हें आप प्लेस-एंड-रूट (पी एंड आर) टूल में इनपुट के रूप में उपयोग कर सकते हैं।
निम्न चित्र तर्क संश्लेषण के लिए उपयोग किए जाने वाले चरणों और उपकरणों तथा कुछ प्रमुख इनपुट और आउटपुट को दर्शाता है। आप इस प्रवाह के लिए Synplify Pro संश्लेषण सॉफ़्टवेयर का उपयोग कर सकते हैं। इंटरैक्टिव टाइमिंग विश्लेषण वैकल्पिक है। हालाँकि प्रवाह विक्रेता बाधा को दर्शाता है fileP&R टूल में प्रत्यक्ष इनपुट के रूप में, आपको इन्हें जोड़ना चाहिए fileयह ब्लैक बॉक्स के समय निर्धारण हेतु संश्लेषण परियोजना के लिए है।

सिनोप्सिस FPGA टूल

आरटीएल

आरटीएल संकलन

एफडीसी

तर्क संश्लेषण

संश्लेषित नेटलिस्ट संश्लेषण बाधाएँ विक्रेता बाधाएँ
विक्रेता उपकरण
स्थान एवं मार्ग

तर्क संश्लेषण प्रक्रिया

विशिष्ट डिज़ाइन के आधार पर चरण-दर-चरण निर्देशों के साथ डिज़ाइन प्रवाह के लिए

डेटा, से ट्यूटोरियल डाउनलोड करें webसाइट. निम्नलिखित चरण संक्षेप में प्रस्तुत हैं

डिज़ाइन को संश्लेषित करने की प्रक्रिया, जिसे इसमें भी दर्शाया गया है

निम्न चित्र देखें।

1. एक परियोजना बनाएं.

2. स्रोत जोड़ें fileपरियोजना के लिए ।

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तर्क संश्लेषण डिजाइन प्रवाह

अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह

3. डिज़ाइन के लिए विशेषताएँ और बाधाएँ निर्धारित करें।
4. कार्यान्वयन विकल्प संवाद बॉक्स में कार्यान्वयन के लिए विकल्प सेट करें।
5. तर्क संश्लेषण चलाने के लिए चलाएँ पर क्लिक करें।
6. लॉग जैसे उपकरणों का उपयोग करके परिणामों का विश्लेषण करें file, एचडीएल विश्लेषक योजनाबद्ध views, संदेश विंडो और वॉच विंडो।
डिज़ाइन पूरा करने के बाद, आप आउटपुट का उपयोग कर सकते हैं fileविक्रेता उपकरण के साथ प्लेस-एंड-रूट चलाने और FPGA को लागू करने के लिए।
निम्नलिखित चित्र में प्रवाह के मुख्य चरण सूचीबद्ध हैं:

प्रोजेक्ट बनाएं
स्रोत जोड़ें Files
प्रतिबंध निर्धारित करें
विकल्प सेट करें
सॉफ्टवेयर चलाएं
परिणामों का विश्लेषण करें क्या कोई लक्ष्य पूरा नहीं हुआ?
हाँ स्थान और मार्ग

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अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह

तर्क संश्लेषण डिजाइन प्रवाह

LO
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अध्याय 3
इनपुट तैयार करना
जब आप किसी डिज़ाइन को संश्लेषित करते हैं, तो आपको दो प्रकार की रूपरेखाएँ स्थापित करने की आवश्यकता होती है fileएस: एचडीएल fileआपके डिज़ाइन और प्रोजेक्ट का वर्णन करने वाले fileडिज़ाइन को प्रबंधित करने के लिए। यह अध्याय इन डिज़ाइनों को स्थापित करने की प्रक्रियाओं का वर्णन करता है fileपरियोजना और उसके बारे में विस्तृत जानकारी। इसमें निम्नलिखित बातें शामिल हैं:
· एचडीएल स्रोत की स्थापना Files, पृष्ठ 30 पर · मिश्रित भाषा स्रोत का उपयोग करना Files, पृष्ठ 44 पर · इंक्रीमेंटल कंपाइलर का उपयोग करना, पृष्ठ 49 पर · स्ट्रक्चरल वेरिलॉग फ्लो का उपयोग करना, पृष्ठ 51 पर · कंस्ट्रेन्ट के साथ काम करना Fileपृष्ठ 53 पर

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अध्याय 3: इनपुट तैयार करना

एचडीएल स्रोत की स्थापना Files

एचडीएल स्रोत की स्थापना Files
यह अनुभाग बताता है कि अपना स्रोत कैसे सेट करें fileएस; परियोजना file सेटअप का वर्णन प्रोजेक्ट सेटअप में किया गया है Fileपृष्ठ 58 पर। स्रोत fileवेरिलॉग या वीएचडीएल में हो सकते हैं। संरचना के बारे में जानकारी के लिए fileसंश्लेषण के लिए, संदर्भ पुस्तिका देखें। इस अनुभाग में निम्नलिखित विषयों पर चर्चा की गई है:
· एचडीएल स्रोत बनाना Files, पृष्ठ 30 पर · संदर्भ सहायता संपादक का उपयोग करना, पृष्ठ 32 पर · HDL स्रोत की जाँच करना Files, पृष्ठ 34 पर · एचडीएल स्रोत का संपादन Fileअंतर्निहित टेक्स्ट एडिटर के साथ, पृष्ठ 35 पर · बाहरी टेक्स्ट एडिटर का उपयोग करना, पृष्ठ 41 पर · संपादन विंडो प्राथमिकताएँ सेट करना, पृष्ठ 39 पर · वेरिलॉग लाइब्रेरी के लिए लाइब्रेरी एक्सटेंशन का उपयोग करना Fileपृष्ठ 42 पर

एचडीएल स्रोत बनाना Files
यह अनुभाग बताता है कि स्रोत बनाने के लिए अंतर्निहित टेक्स्ट एडिटर का उपयोग कैसे करें files, लेकिन यह नहीं बताया गया है कि क्या fileइसमें क्या शामिल है। आप क्या शामिल कर सकते हैं और क्या नहीं, इसके विवरण के लिए, साथ ही विक्रेता-विशिष्ट जानकारी के लिए, संदर्भ मैनुअल देखें। यदि आपके पास पहले से ही स्रोत है fileआप वाक्यविन्यास की जांच करने या संपादन करने के लिए पाठ संपादक का उपयोग कर सकते हैं file (देखें एचडीएल स्रोत की जांच करना) Fileपृष्ठ 34 पर और एचडीएल स्रोत का संपादन File(पृष्ठ 35 पर अंतर्निहित पाठ संपादक के साथ)
आप अपने स्रोत के लिए वेरिलॉग या वीएचडीएल का उपयोग कर सकते हैं fileएस. files में v (वेरिलॉग) या vhd (VHDL) है file एक्सटेंशन, क्रमशः। आप Verilog और VHDL का उपयोग कर सकते हैं fileवेरिलॉग और VHDL इनपुट के मिश्रण का उपयोग करने के बारे में जानकारी के लिए files, मिश्रित भाषा स्रोत का उपयोग देखें Fileएस, पृष्ठ 44 पर।
1. नया स्रोत बनाने के लिए file या तो एचडीएल पर क्लिक करें file आइकन ( ) या निम्न कार्य करें:
चुनना File->नया या Ctrl-n दबाएँ.
नए संवाद बॉक्स में, स्रोत का प्रकार चुनें file आप बनाना चाहते हैं,
वेरिलॉग या वीएचडीएल। ध्यान दें कि आप वेरिलॉग डिज़ाइन के लिए संदर्भ सहायता संपादक का उपयोग नहीं कर सकते हैं जिसमें स्रोत में सिस्टम वेरिलॉग निर्माण शामिल हैं

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एचडीएल स्रोत की स्थापना Files

अध्याय 3: इनपुट तैयार करना

fileअधिक जानकारी के लिए, पृष्ठ 32 पर संदर्भ सहायता संपादक का उपयोग करना देखें।
यदि आप Verilog 2001 प्रारूप या SystemVerilog का उपयोग कर रहे हैं, तो संश्लेषण चलाने से पहले Verilog 2001 या System Verilog विकल्प को सक्षम करना सुनिश्चित करें (प्रोजेक्ट-> कार्यान्वयन विकल्प-> Verilog टैब)। डिफ़ॉल्ट Verilog file नए प्रोजेक्ट के लिए प्रारूप सिस्टमवेरिलॉग है।

नाम और स्थान लिखें file और OK पर क्लिक करें। एक खाली संपादन
विंडो बाईं ओर लाइन नंबर के साथ खुलती है।
2. विंडो में स्रोत जानकारी टाइप करें, या उसे काट कर पेस्ट करें। HDL स्रोत संपादित करना देखें Fileसंपादन विंडो में काम करने के बारे में अधिक जानकारी के लिए, पृष्ठ 35 पर अंतर्निर्मित टेक्स्ट संपादक के साथ काम करें।

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अध्याय 3: इनपुट तैयार करना

एचडीएल स्रोत की स्थापना Files

सर्वोत्तम संश्लेषण परिणामों के लिए, संदर्भ मैनुअल की जांच करें और सुनिश्चित करें कि आप उपलब्ध संरचनाओं और विक्रेता-विशिष्ट विशेषताओं और निर्देशों का प्रभावी ढंग से उपयोग कर रहे हैं।
3. बचाओ file चयन करके File->सहेजें या सहेजें आइकन ( ).
एक बार आपने स्रोत बना लिया file, आप जाँच कर सकते हैं कि आपके पास सही सिंटैक्स है, जैसा कि एचडीएल स्रोत की जाँच में वर्णित है Fileएस, पृष्ठ 34 पर।

संदर्भ सहायता संपादक का उपयोग करना
जब आप Verilog डिज़ाइन बनाते या खोलते हैं fileस्रोत में Verilog/SystemVerilog निर्माणों के साथ कोड करने में आपकी सहायता के लिए विंडो के नीचे प्रदर्शित संदर्भ सहायता बटन का उपयोग करें file या Tcl बाधा कमांड को अपने Tcl में डालें file.
संदर्भ सहायता संपादक का उपयोग करने के लिए:
1. इस टेक्स्ट एडिटर को प्रदर्शित करने के लिए संदर्भ सहायता बटन पर क्लिक करें।

LO
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अध्याय 3: इनपुट तैयार करना

2. जब आप विंडो के बाईं ओर कोई निर्माण चुनते हैं, तो निर्माण के लिए ऑनलाइन सहायता विवरण प्रदर्शित होता है। यदि चयनित निर्माण में यह सुविधा सक्षम है, तो ऑनलाइन सहायता विषय विंडो के शीर्ष पर प्रदर्शित होता है और उस निर्माण के लिए एक सामान्य कोड या कमांड टेम्पलेट नीचे प्रदर्शित होता है।

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अध्याय 3: इनपुट तैयार करना

एचडीएल स्रोत की स्थापना Files

3. Insert Template बटन भी सक्षम है। जब आप Insert Template बटन पर क्लिक करते हैं, तो टेम्पलेट विंडो में दिखाया गया कोड या कमांड आपके कंप्यूटर में डाला जाता है। file कर्सर के स्थान पर। यह आपको आसानी से कोड या कमांड डालने और उस डिज़ाइन के लिए इसे संशोधित करने की अनुमति देता है जिसे आप संश्लेषित करने जा रहे हैं।
4. यदि आप टेम्पलेट के केवल कुछ हिस्सों को कॉपी करना चाहते हैं, तो वह कोड या कमांड चुनें जिसे आप सम्मिलित करना चाहते हैं और कॉपी पर क्लिक करें। फिर आप इसे अपने टेम्पलेट में पेस्ट कर सकते हैं। file.

एचडीएल स्रोत की जाँच Files

सॉफ्टवेयर स्वचालित रूप से आपके एचडीएल स्रोत की जांच करता है fileजब यह उन्हें संकलित करता है, लेकिन यदि आप संश्लेषण से पहले अपने स्रोत कोड की जाँच करना चाहते हैं, तो निम्न प्रक्रिया का उपयोग करें। संश्लेषण सॉफ़्टवेयर में आप दो प्रकार की जाँच करते हैं: वाक्यविन्यास और संश्लेषण।

1. स्रोत का चयन करें fileजिन्हें आप जांचना चाहते हैं।
सभी स्रोतों की जांच करने के लिए fileकिसी प्रोजेक्ट में सभी का चयन रद्द करें fileमें है
परियोजना सूची बनाएं और सुनिश्चित करें कि इनमें से कोई भी files एक सक्रिय विंडो में खुले हैं। यदि आपके पास एक सक्रिय स्रोत है file, सॉफ्टवेयर केवल सक्रिय की जाँच करता है file.
किसी एक की जांच करने के लिए file, खोलें file साथ File->खोलें या डबल क्लिक करें
file प्रोजेक्ट विंडो में। यदि आपके पास एक से अधिक file खोलें और उनमें से केवल एक को चेक करना चाहते हैं, तो अपना कर्सर उचित स्थान पर रखें file यह सुनिश्चित करने के लिए कि यह सक्रिय विंडो है, विंडो पर क्लिक करें।

2. सिंटैक्स जांचने के लिए, Run->Syntax Check चुनें या Shift+F7 दबाएं।

यह सॉफ्टवेयर वाक्यविन्यास संबंधी त्रुटियों जैसे गलत कीवर्ड और विराम चिह्नों का पता लगाता है और किसी भी त्रुटि की रिपोर्ट एक अलग लॉग में करता है file (सिंटेक्स.लॉग)। यदि कोई त्रुटि नहीं पाई जाती है, तो इस के निचले भाग में एक सफल सिंटैक्स जाँच की रिपोर्ट की जाती है file.

3. संश्लेषण जांच चलाने के लिए, चलाएँ->संश्लेषण जांच चुनें या Shift+F8 दबाएँ।

यह सॉफ्टवेयर हार्डवेयर से संबंधित त्रुटियों का पता लगाता है, जैसे कि गलत तरीके से कोडित

फ्लिप-फ्लॉप और किसी भी त्रुटि की रिपोर्ट एक अलग लॉग में करता है file (वाक्यविन्यास.लॉग)। अगर वहाँ

यदि कोई त्रुटि नहीं है, तो इस पृष्ठ के नीचे एक सफल वाक्यविन्यास जाँच की सूचना दी जाती है।

file.

4. रेview सिंटैक्स.लॉग खोलकर त्रुटियाँ file जब संकेत दिया जाए और त्रुटि संदेश का पता लगाने के लिए फाइंड का उपयोग करें (@E खोजें)। पर डबल-क्लिक करें

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अध्याय 3: इनपुट तैयार करना

5-अक्षर त्रुटि कोड या संदेश पाठ पर क्लिक करें और ऑनलाइन त्रुटि संदेश सहायता प्रदर्शित करने के लिए F1 दबाएं।
5. सिंटैक्स.लॉग में संदेश पाठ पर डबल-क्लिक करके त्रुटि के लिए जिम्मेदार कोड के हिस्से का पता लगाएं file. टेक्स्ट एडिटर विंडो उपयुक्त स्रोत खोलता है file और उस कोड को हाइलाइट करता है जिसके कारण त्रुटि हुई।
6. सभी वाक्यविन्यास और संश्लेषण त्रुटियाँ ठीक होने तक चरण 4 और 5 को दोहराएँ।
संदेशों को त्रुटियों, चेतावनियों या नोटों के रूप में वर्गीकृत किया जा सकता है।view सभी संदेशों को ध्यान से पढ़ें और किसी भी त्रुटि को हल करें। चेतावनियाँ त्रुटियों की तुलना में कम गंभीर होती हैं, लेकिन आपको उन्हें पढ़ना और समझना चाहिए, भले ही आप उन सभी को हल न कर पाएँ। नोट्स जानकारीपूर्ण होते हैं और उन्हें हल करने की आवश्यकता नहीं होती है।

एचडीएल स्रोत का संपादन Fileअंतर्निहित पाठ संपादक के साथ
अंतर्निहित पाठ संपादक आपके एचडीएल स्रोत कोड को बनाना आसान बनाता है, view इसे संपादित करें, या जब आपको त्रुटियाँ ठीक करने की आवश्यकता हो तो इसे संपादित करें। यदि आप बाहरी टेक्स्ट एडिटर का उपयोग करना चाहते हैं, तो पृष्ठ 41 पर बाहरी टेक्स्ट एडिटर का उपयोग करना देखें।
1. स्रोत खोलने के लिए निम्न में से कोई एक कार्य करें file के लिए viewसंपादन या संपादन:
प्रथम को स्वचालित रूप से खोलने के लिए file त्रुटियों वाली सूची में, F5 दबाएँ।
किसी विशिष्ट वेबसाइट को खोलने के लिए file, डबल-क्लिक करें file प्रोजेक्ट विंडो में या
उपयोग File->खोलें (Ctrl-o) और स्रोत निर्दिष्ट करें file.
टेक्स्ट एडिटर विंडो खुलती है और स्रोत प्रदर्शित करती है file. पंक्तियाँ क्रमांकित हैं। कीवर्ड नीले रंग में हैं, और टिप्पणियाँ हरे रंग में हैं। स्ट्रिंग मान लाल रंग में हैं। यदि आप इन रंगों को बदलना चाहते हैं, तो पृष्ठ 39 पर संपादन विंडो प्राथमिकताएँ सेट करना देखें।

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अध्याय 3: इनपुट तैयार करना

एचडीएल स्रोत की स्थापना Files

2. संपादित करने के लिए file, सीधे विंडो में टाइप करें।
यह तालिका आपके द्वारा उपयोग किए जाने वाले सामान्य संपादन कार्यों का सारांश देती है। आप कमांड के बजाय कीबोर्ड शॉर्टकट का भी उपयोग कर सकते हैं।

को…

करना…

कट, कॉपी और पेस्ट; पॉपअप से कमांड का चयन करें (पूर्ववत करें, या किसी क्रिया को फिर से करने के लिए दायां माउस बटन दबाए रखें) या संपादन मेनू।

किसी विशिष्ट लाइन पर जाएँ

Ctrl-g दबाएं या Edit->Go To चुनें, पंक्ति संख्या लिखें और OK पर क्लिक करें।

पाठ ढूंढना

Ctrl-f दबाएँ या Edit ->Find चुनें। वह टेक्स्ट टाइप करें जिसे आप ढूँढना चाहते हैं, और OK पर क्लिक करें।

पाठ बदलें

Ctrl-h दबाएँ या Edit->Replace चुनें। वह टेक्स्ट टाइप करें जिसे आप ढूँढना चाहते हैं, और वह टेक्स्ट जिसे आप बदलना चाहते हैं। OK पर क्लिक करें।

कीवर्ड पूरा करें

कीवर्ड को विशिष्ट रूप से पहचानने के लिए पर्याप्त अक्षर टाइप करें, और Esc दबाएं।

टेक्स्ट को दाईं ओर इंडेंट करें ब्लॉक का चयन करें और Tab दबाएँ। टेक्स्ट को बाईं ओर इंडेंट करें LSOब्लॉक का चयन करें और Shift-Tab दबाएँ।

अपर केस में बदलें पाठ का चयन करें, और फिर संपादन->उन्नत -> अपर केस चुनें या Ctrl-Shift-u दबाएं।

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अध्याय 3: इनपुट तैयार करना

करने के लिए… लोअर केस में बदलें ब्लॉक टिप्पणियाँ जोड़ें
कॉलम संपादित करें

करना…
पाठ का चयन करें, और फिर संपादन->उन्नत ->लोअरकेस चुनें या Ctrl-u दबाएं।
टिप्पणी पाठ के आरंभ में कर्सर रखें, और संपादन->उन्नत->टिप्पणी कोड चुनें या Alt-c दबाएं।
Alt दबाएँ, और कॉलम को चुनने के लिए बाएँ माउस बटन का उपयोग करें। कुछ प्लेटफ़ॉर्म पर, आपको उस कुंजी का उपयोग करना होगा जिस पर Alt कार्यक्षमता मैप की गई है, जैसे मेटा या डायमंड कुंजी।

3. पीडीएफ दस्तावेज़ के एक भाग को काटने और चिपकाने के लिए, टी-आकार का टेक्स्ट चयन आइकन चुनें, जिस टेक्स्ट की आपको ज़रूरत है उसे हाइलाइट करें और उसे कॉपी करके अपने दस्तावेज़ में पेस्ट करें। fileटेक्स्ट चयन आइकन आपको दस्तावेज़ के भागों का चयन करने देता है।
4. अपने बुकमार्क बनाने और उनके साथ काम करने के लिए fileअधिक जानकारी के लिए, निम्न तालिका देखें।
बुकमार्क लंबे समय तक नेविगेट करने का एक सुविधाजनक तरीका है fileया कोड में उन बिंदुओं पर जाने के लिए जिन्हें आप अक्सर संदर्भित करते हैं। आप इन कार्यों के लिए संपादन टूलबार में आइकन का उपयोग कर सकते हैं। यदि आप अपनी विंडो के सबसे दाईं ओर संपादन टूलबार नहीं देख पा रहे हैं, तो कुछ अन्य टूलबार का आकार बदलें।

करने के लिए… बुकमार्क डालें
बुकमार्क हटाएं
सभी बुकमार्क हटाएँ

करना…
जिस लाइन को आप बुकमार्क करना चाहते हैं, उसमें कहीं भी क्लिक करें। Edit->Toggle Bookmarks चुनें, Ctrl-F2 दबाएँ, या Edit टूलबार में पहला आइकन चुनें। लाइन नंबर हाइलाइट किया गया है, यह इंगित करने के लिए कि उस लाइन की शुरुआत में एक बुकमार्क है।
बुकमार्क वाली लाइन में कहीं भी क्लिक करें। Edit->Toggle Bookmarks चुनें, Ctrl-F2 दबाएँ, या Edit टूलबार में पहला आइकन चुनें। बुकमार्क हटा दिए जाने के बाद लाइन नंबर हाइलाइट नहीं होता।
संपादन करें->सभी बुकमार्क हटाएँ चुनें, Ctrl-Shift-F2 दबाएँ, या संपादन टूलबार में अंतिम आइकन चुनें। बुकमार्क हटा दिए जाने के बाद लाइन नंबर हाइलाइट नहीं किए जाते हैं।

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अध्याय 3: इनपुट तैयार करना

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को…
नेविगेट करें file बुकमार्क का उपयोग करना

करना…
अपने इच्छित बुकमार्क पर जाने के लिए संपादन मेनू से अगला बुकमार्क (F2) और पिछला बुकमार्क (Shift-F2) कमांड या संपादन टूलबार से संबंधित आइकन का उपयोग करें।

5. त्रुटियों को ठीक करने या पुनः स्थापित करने के लिएview स्रोत कोड में चेतावनियाँ देखने के लिए, निम्न कार्य करें:
एचडीएल खोलें file त्रुटि या चेतावनी के साथ डबल-क्लिक करके file
परियोजना सूची में.
सूची में पहली त्रुटि, चेतावनी या नोट पर जाने के लिए F5 दबाएँ. file. पर
संपादन विंडो के नीचे, आपको संदेश पाठ दिखाई देता है।
अगली त्रुटि, चेतावनी या नोट पर जाने के लिए, चलाएँ->अगली त्रुटि/चेतावनी चुनें
या F5 दबाएँ। यदि कोई और संदेश नहीं है file, आपको संपादन विंडो के निचले भाग में “कोई और त्रुटि/चेतावनी/नोट नहीं” संदेश दिखाई देता है। रन->अगली त्रुटि/चेतावनी चुनें या अगले में त्रुटि, चेतावनी या नोट पर जाने के लिए F5 दबाएँ file.
पिछली त्रुटि, चेतावनी या नोट पर वापस जाने के लिए, चुनें
चलाएँ->पिछली त्रुटि/चेतावनी या Shift-F5 दबाएँ।
6. त्रुटि, चेतावनी या नोट के पूर्ण विवरण के लिए त्रुटि संदेश सहायता लाने के लिए:
टेक्स्ट-फ़ॉर्मेट लॉग खोलें file (क्लिक करें View लॉग) पर डबल क्लिक करें
5-अक्षर त्रुटि कोड या संदेश पाठ पर क्लिक करें और F1 दबाएँ।
HTML लॉग खोलें file और 5-अक्षर त्रुटि कोड पर क्लिक करें।
Tcl विंडो में, संदेश टैब पर क्लिक करें और 5-अक्षर वाले बटन पर क्लिक करें
आईडी कॉलम में त्रुटि कोड.
7. स्रोत कोड विंडो से दूसरे तक क्रॉसप्रोब करना viewएस, खोलें view और कोड का हिस्सा चुनें। विवरण के लिए पृष्ठ 246 पर टेक्स्ट एडिटर विंडो से क्रॉसप्रोबिंग देखें।
8. जब आप सभी त्रुटियाँ ठीक कर लें, तो चयन करें File->सहेजें या सहेजने के लिए सहेजें आइकन पर क्लिक करें file.

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अध्याय 3: इनपुट तैयार करना

संपादन विंडो प्राथमिकताएँ सेट करना
आप टेक्स्ट संपादन विंडो में प्रयुक्त फ़ॉन्ट और रंग को अनुकूलित कर सकते हैं।
1. विकल्प->संपादक विकल्प और सिनोप्सिस संपादक या बाह्य संपादक चुनें। बाह्य संपादक के बारे में अधिक जानकारी के लिए, पृष्ठ 41 पर बाह्य पाठ संपादक का उपयोग करना देखें।
2. फिर प्रकार के आधार पर file इसे खोलते ही आप टेक्स्ट एडिटर के साथ उपयोग करने के लिए पृष्ठभूमि, वाक्यविन्यास रंग और फ़ॉन्ट प्राथमिकताएं सेट कर सकते हैं।

नोट: इसके बाद, आपके द्वारा इसके लिए निर्धारित पाठ संपादन प्राथमिकताएं file सभी पर लागू होगा fileइस का file प्रकार।

टेक्स्ट एडिटिंग विंडो का उपयोग प्रोजेक्ट के लिए प्राथमिकताएं निर्धारित करने के लिए किया जा सकता है fileएस, स्रोत fileएस (वेरिलॉग/वीएचडीएल), लॉग fileएस, टीसीएल fileएस, बाधा files, या अन्य डिफ़ॉल्ट fileसंपादक विकल्प संवाद बॉक्स से 's' चुनें.
3. आप कुछ सामान्य सिंटैक्स विकल्पों, जैसे कीवर्ड, स्ट्रिंग्स और टिप्पणियों के लिए सिंटैक्स रंग सेट कर सकते हैं। उदाहरण के लिएampलॉग में ले fileआसान पहचान के लिए चेतावनियों और त्रुटियों को रंग-कोडित किया जा सकता है।
रंग पैलेट प्रदर्शित करने के लिए सिंटैक्स कलरिंग फ़ील्ड में संबंधित ऑब्जेक्ट के लिए अग्रभूमि या पृष्ठभूमि फ़ील्ड में क्लिक करें।

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अध्याय 3: इनपुट तैयार करना

एचडीएल स्रोत की स्थापना Files

आप मूल रंग चुन सकते हैं या कस्टम रंग परिभाषित कर सकते हैं और उन्हें अपने कस्टम रंग पैलेट में जोड़ सकते हैं। अपना मनचाहा रंग चुनने के लिए OK पर क्लिक करें।
4. टेक्स्ट एडिटर के लिए फ़ॉन्ट और फ़ॉन्ट आकार सेट करने के लिए, पुल-डाउन मेनू का उपयोग करें।
5. टैब सेटिंग सक्षम करने के लिए टैब रखें चेक करें, फिर टैब आकार के लिए ऊपर या नीचे तीर का उपयोग करके टैब स्पेसिंग सेट करें।

LO 6. संपादक विकल्प फॉर्म पर OK पर क्लिक करें।
© 2014 सिनोप्सिस, इंक. 40

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अध्याय 3: इनपुट तैयार करना

बाह्य पाठ संपादक का उपयोग करना
आप बिल्ट-इन टेक्स्ट एडिटर के बजाय vi या emacs जैसे बाहरी टेक्स्ट एडिटर का उपयोग कर सकते हैं। बाहरी टेक्स्ट एडिटर को सक्षम करने के लिए निम्न कार्य करें। बिल्ट-इन टेक्स्ट एडिटर का उपयोग करने के बारे में जानकारी के लिए, HDL स्रोत संपादित करना देखें Fileपृष्ठ 35 पर, अंतर्निहित पाठ संपादक के साथ।
1. विकल्प->संपादक विकल्प चुनें और बाह्य संपादक विकल्प चालू करें।
2. अपने ऑपरेटिंग सिस्टम के लिए उपयुक्त विधि का उपयोग करके बाह्य संपादक का चयन करें।
यदि आप विंडोज प्लेटफॉर्म पर काम कर रहे हैं, तो …(ब्राउज़) बटन पर क्लिक करें
और बाहरी पाठ संपादक निष्पादन योग्य का चयन करें।
UNIX या Linux प्लेटफ़ॉर्म से किसी ऐसे टेक्स्ट एडिटर के लिए जो अपना स्वयं का टेक्स्ट एडिटर बनाता है
विंडो में, … ब्राउज़ बटन पर क्लिक करें और बाहरी टेक्स्ट एडिटर निष्पादन योग्य का चयन करें।
UNIX प्लेटफॉर्म से ऐसे टेक्स्ट एडिटर के लिए जो अपना स्वयं का टेक्स्ट एडिटर नहीं बनाता है
विंडो में, … ब्राउज़ बटन का उपयोग न करें। इसके बजाय xterm -e editor टाइप करें। निम्न चित्र बाहरी संपादक के रूप में निर्दिष्ट VI को दर्शाता है।

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एचडीएल स्रोत की स्थापना Files

लिनक्स प्लेटफॉर्म से, ऐसे टेक्स्ट एडिटर के लिए जो अपना स्वयं का टेक्स्ट एडिटर नहीं बनाता है
विंडो में, … ब्राउज़ बटन का उपयोग न करें। इसके बजाय, gnome-terminal -x editor टाइप करें। उदाहरण के लिए emacs का उपयोग करने के लिएampले, टाइप करें gnome-terminal -x emacs.
इस सॉफ्टवेयर का परीक्षण emacs और vi टेक्स्ट एडिटर्स के साथ किया गया है।
3। ओके पर क्लिक करें।

वेरिलॉग लाइब्रेरी के लिए लाइब्रेरी एक्सटेंशन का उपयोग करना Files
लाइब्रेरी एक्सटेंशन को वेरिलॉग लाइब्रेरी में जोड़ा जा सकता है fileआपके प्रोजेक्ट के लिए डिज़ाइन में शामिल है। जब आप Verilog लाइब्रेरी वाली निर्देशिकाओं को खोज पथ प्रदान करते हैं files में, आप इन नए लाइब्रेरी एक्सटेंशन के साथ-साथ Verilog और SystemVerilog (.v और .sv) को भी निर्दिष्ट कर सकते हैं file एक्सटेंशन.
यह करने के लिए:
1. कार्यान्वयन विकल्प पैनल के वेरिलॉग टैब का चयन करें।
2. वेरिलॉग लाइब्रेरी के लिए लाइब्रेरी निर्देशिकाओं के स्थान निर्दिष्ट करें fileपरियोजना के लिए आपके डिज़ाइन में निम्नलिखित चीज़ें शामिल होनी चाहिए।
3. लाइब्रेरी एक्सटेंशन निर्दिष्ट करें.
किसी भी लाइब्रेरी एक्सटेंशन को निर्दिष्ट किया जा सकता है, जैसे .av, .bv, .cv, .xxx, .va, .vas (स्पेस से लाइब्रेरी एक्सटेंशन को अलग करें)।
निम्नलिखित चित्र आपको दिखाता है कि संवाद बॉक्स में लाइब्रेरी एक्सटेंशन कहाँ दर्ज करना है।

LO
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एचडीएल स्रोत की स्थापना Files

अध्याय 3: इनपुट तैयार करना

इस उदाहरण के लिए Tcl समतुल्यample निम्नलिखित आदेश है:
set_option -libext .av .bv .cv .dv .ev
विस्तृत जानकारी के लिए, कमांड संदर्भ में पृष्ठ 57 पर libext देखें।
4. डिज़ाइन संकलित करने के बाद, आप लॉग में सत्यापित कर सकते हैं file कि पुस्तकालय fileइन एक्सटेंशन वाले s को लोड किया गया और पढ़ा गया। उदाहरण के लिएampपर:
@N: सिस्टमवेरिलॉग मोड में वेरिलॉग कंपाइलर चल रहा है @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|लोड हो रहा है file C:dirlib1sub1.av निर्दिष्ट लाइब्रेरी निर्देशिका से C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|लोड हो रहा है file C:dirlib2sub2.bv निर्दिष्ट लाइब्रेरी निर्देशिका से C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|लोड हो रहा है file

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मिश्रित भाषा स्रोत का उपयोग करना Files

C:dirlib3sub3.cv निर्दिष्ट लाइब्रेरी निर्देशिका से C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|लोड हो रहा है file C:dirlib4sub4.dv निर्दिष्ट लाइब्रेरी निर्देशिका से C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|लोड हो रहा है file C:dirlib5sub5.ev निर्दिष्ट लाइब्रेरी निर्देशिका से C:dirlib5 @I::”C:dirlib5sub5.ev” वेरिलॉग सिंटैक्स जाँच सफल!

मिश्रित भाषा स्रोत का उपयोग करना Files
Synplify Pro सॉफ्टवेयर के साथ, आप VHDL और Verilog इनपुट के मिश्रण का उपयोग कर सकते हैं fileआपके प्रोजेक्ट में s. उदाहरण के लिएampVHDL और Verilog के सभी fileअधिक जानकारी के लिए, संदर्भ मैनुअल देखें।
1. याद रखें कि Verilog अप्रतिबंधित VHDL पोर्ट का समर्थन नहीं करता है और मिश्रित भाषा डिज़ाइन सेट अप करें fileतदनुसार.
2. यदि आप Verilog और VHDL को व्यवस्थित करना चाहते हैं fileविभिन्न फ़ोल्डरों में, विकल्प->प्रोजेक्ट का चयन करें View विकल्प और टॉगल चालू करें View परियोजना Fileफ़ोल्डर्स विकल्प में 's' पर क्लिक करें।
जब आप जोड़ते हैं fileपरियोजना के लिए वेरिलॉग और वीएचडीएल fileप्रोजेक्ट में अलग-अलग फ़ोल्डर हैं view.
3. जब आप कोई प्रोजेक्ट खोलें या नया प्रोजेक्ट बनाएं, तो Verilog और VHDL जोड़ें fileइस प्रकार है:
प्रोजेक्ट चुनें->स्रोत जोड़ें File कमांड या जोड़ें बटन पर क्लिक करें File बटन. फॉर्म पर, सेट करें Fileप्रकार से एच.डी.एल. Files (*.vhd, *.vhdl, *.v). वेरिलॉग और VHDL का चयन करें fileजो आप चाहते हैं उन्हें चुनें और उन्हें अपने में जोड़ें
प्रोजेक्ट। ओके पर क्लिक करें। जोड़ने के बारे में विवरण के लिए fileकिसी प्रोजेक्ट में परिवर्तन करने के लिए, पृष्ठ 62 पर प्रोजेक्ट में परिवर्तन करना देखें।
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मिश्रित भाषा स्रोत का उपयोग करना Files

अध्याय 3: इनपुट तैयार करना

द fileआपके द्वारा जोड़े गए लिंक प्रोजेक्ट में प्रदर्शित किए जाते हैं viewयह आंकड़ा दर्शाता है fileइन्हें अलग-अलग फ़ोल्डरों में व्यवस्थित किया गया है।
4. जब आप डिवाइस विकल्प (कार्यान्वयन विकल्प बटन) सेट करते हैं, तो शीर्ष-स्तरीय मॉड्यूल निर्दिष्ट करें। डिवाइस विकल्प सेट करने के बारे में अधिक जानकारी के लिए, पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें।
यदि शीर्ष-स्तरीय मॉड्यूल Verilog है, तो Verilog टैब पर क्लिक करें और टाइप करें
शीर्ष-स्तरीय मॉड्यूल का नाम.
यदि शीर्ष-स्तरीय मॉड्यूल VHDL है, तो VHDL टैब पर क्लिक करें और नाम लिखें
शीर्ष-स्तरीय इकाई का। यदि शीर्ष-स्तरीय मॉड्यूल डिफ़ॉल्ट कार्य लाइब्रेरी में स्थित नहीं है, तो आपको वह लाइब्रेरी निर्दिष्ट करनी होगी जहाँ कंपाइलर मॉड्यूल ढूँढ सकता है। ऐसा करने के तरीके के बारे में जानकारी के लिए, पृष्ठ 200 पर VHDL पैनल देखें।

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अध्याय 3: इनपुट तैयार करना

मिश्रित भाषा स्रोत का उपयोग करना Files

आपको शीर्ष-स्तरीय मॉड्यूल को स्पष्ट रूप से निर्दिष्ट करना होगा, क्योंकि यह वह प्रारंभिक बिंदु है जहां से मैपर मर्ज किए गए नेटलिस्ट को उत्पन्न करता है।
5. उसी फॉर्म पर कार्यान्वयन परिणाम टैब का चयन करें और आउटपुट के लिए एक आउटपुट एचडीएल प्रारूप का चयन करें fileसॉफ़्टवेयर द्वारा उत्पन्न किए गए। डिवाइस विकल्प सेट करने के बारे में अधिक जानकारी के लिए, पृष्ठ 75 पर लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना देखें।
वेरिलॉग आउटपुट नेटलिस्ट के लिए, Write Verilog Netlist चुनें। VHDL आउटपुट नेटलिस्ट के लिए, Write VHDL Netlist चुनें। कोई अन्य डिवाइस विकल्प सेट करें और OK पर क्लिक करें।
अब आप अपने डिज़ाइन को संश्लेषित कर सकते हैं। सॉफ़्टवेयर स्रोत के मिश्रित प्रारूपों को पढ़ता है files और एक एकल srs उत्पन्न करता है file जिसका उपयोग संश्लेषण के लिए किया जाता है।
6. यदि आपको कोई समस्या आती है, तो अतिरिक्त जानकारी और सुझावों के लिए पृष्ठ 47 पर मिश्रित भाषा डिज़ाइन का समस्या निवारण देखें।
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माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

मिश्रित भाषा स्रोत का उपयोग करना Files

अध्याय 3: इनपुट तैयार करना

मिश्रित भाषा डिज़ाइन का समस्या निवारण
यह अनुभाग उन विशिष्ट स्थितियों से निपटने के लिए सुझाव प्रदान करता है जो मिश्रित भाषा डिजाइन के कारण उत्पन्न हो सकती हैं।

वीएचडीएल File आदेश
केवल VHDL डिज़ाइन या मिश्रित डिज़ाइन के लिए, जहाँ शीर्ष स्तर निर्दिष्ट नहीं है, FPGA संश्लेषण उपकरण स्वचालित रूप से VHDL को पुनः व्यवस्थित करते हैं fileताकि VHDL पैकेज सही क्रम में संकलित हो सकें।
हालाँकि, यदि आपके पास मिश्रित-भाषा डिज़ाइन है जहाँ आपने शीर्ष स्तर निर्दिष्ट किया है, तो आपको VHDL निर्दिष्ट करना होगा file उपकरण के लिए ऑर्डर करें। आपको केवल एक बार ऐसा करने की आवश्यकता है, रन-> VHDL व्यवस्थित करें का चयन करके files कमांड का पालन करें। यदि आप ऐसा नहीं करते हैं, तो आपको एक त्रुटि संदेश मिलेगा।

वीएचडीएल ग्लोबल सिग्नल
वर्तमान में, आप मिश्रित भाषा डिज़ाइन में VHDL वैश्विक सिग्नल नहीं प्राप्त कर सकते, क्योंकि यह उपकरण केवल VHDL-केवल डिज़ाइन में ही इन सिग्नलों को क्रियान्वित करता है।

VHDL बूलियन जेनरिक को वेरिलॉग पैरामीटर्स में पास करना
यह उपकरण बूलियन जेनरिक वाले VHDL घटक के लिए एक ब्लैक बॉक्स का अनुमान लगाता है, यदि वह घटक Verilog डिज़ाइन में इंस्टेंटिएटेड है। ऐसा इसलिए है क्योंकि Verilog बूलियन डेटा प्रकारों को नहीं पहचानता है, इसलिए बूलियन मान को सही ढंग से दर्शाया जाना चाहिए। यदि VHDL बूलियन जेनरिक का मान TRUE है और Verilog लिटरल को 1 द्वारा दर्शाया गया है, तो Verilog कंपाइलर इसे ब्लैक बॉक्स के रूप में व्याख्या करता है।
ब्लैक बॉक्स का अनुमान लगाने से बचने के लिए, VHDL बूलियन जेनेरिक के लिए वेरिलॉग लिटरल को TRUE पर सेट करने पर 1'b1 होना चाहिए, 1 नहीं। इसी तरह, यदि VHDL बूलियन जेनेरिक FALSE है, तो संबंधित वेरिलॉग लिटरल 1'b0 होना चाहिए, 0 नहीं। निम्नलिखित उदाहरणampयह दिखाता है कि बूलियन जेनरिक को किस प्रकार प्रस्तुत किया जाए, ताकि वे ब्लैक बॉक्स का अनुमान लगाए बिना, VHDL-वेरिलॉग सीमा को सही ढंग से पार कर सकें।

वीएचडीएल इकाई घोषणा

वेरिलॉग इंस्टेंशिएशन

इकाई abc सामान्य है (
संख्या_बिट्स डिवाइड_बिट );

: पूर्णांक : बूलियन

:= 0; := गलत;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

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अध्याय 3: इनपुट तैयार करना

मिश्रित भाषा स्रोत का उपयोग करना Files

ब्लैक बॉक्स का अनुमान लगाए बिना VHDL जेनरिक को पास करना
उस स्थिति में जहां एक वेरिलॉग घटक पैरामीटर, (उदाहरण के लिएampयदि [0:0] RSR = 1'b0) संगत VHDL घटक जेनेरिक (RSR : पूर्णांक := 0) के आकार से मेल नहीं खाता है, तो उपकरण ब्लैक बॉक्स का अनुमान लगाता है।
आप वेरिलॉग में [0:0] की बस चौड़ाई संकेतन को हटाकर इस समस्या का समाधान कर सकते हैं fileध्यान दें कि आपको पूर्णांक प्रकार का VHDL जेनेरिक उपयोग करना होगा क्योंकि अन्य प्रकार Verilog घटक के उचित बाइंडिंग की अनुमति नहीं देते हैं।

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इंक्रीमेंटल कंपाइलर का उपयोग करना

अध्याय 3: इनपुट तैयार करना

इंक्रीमेंटल कंपाइलर का उपयोग करना
बड़े डिज़ाइन के लिए कंपाइलर रनटाइम को महत्वपूर्ण रूप से कम करने के लिए इंक्रीमेंटल कंपाइलर प्रवाह का उपयोग करें। सॉफ़्टवेयर केवल प्रासंगिक को ही पुनः संकलित करता है fileजब कोई डिज़ाइन परिवर्तन किया जाता है और संकलक डेटाबेस का पुनः उपयोग करता है। संकलक SRS को पुनः बनाता है file केवल प्रभावित मॉड्यूल और तत्काल मूल मॉड्यूल के लिए।
इस प्रवाह को चलाने के लिए, निम्नलिखित कार्य करें:
1. वेरिलॉग या VHDL जोड़ें fileडिजाइन के लिए.
2. कार्यान्वयन विकल्प पैनल के वेरिलॉग या वीएचडीएल टैब से वृद्धिशील संकलन विकल्प को सक्षम करें।
एक एसआरएस file synwork निर्देशिका में प्रत्येक डिज़ाइन मॉड्यूल के लिए बनाया गया है।

3. कंपाइलर को पहली बार चलाएँ।
4. यदि डिज़ाइन में कोई परिवर्तन किया गया हो तो कंपाइलर को पुनः चलाएँ।
संकलक डेटाबेस का विश्लेषण करता है और निर्धारित करता है कि एस.आर.एस. fileयदि मॉड्यूल अप-टू-डेट हैं, तो केवल वे मॉड्यूल जो बदल गए हैं और तत्काल पैरेंट मॉड्यूल फिर से बनाए जाते हैं। इससे डिज़ाइन के लिए रनटाइम को बेहतर बनाने में मदद मिल सकती है।

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अध्याय 3: इनपुट तैयार करना

इंक्रीमेंटल कंपाइलर का उपयोग करना

सीमाएँ
वृद्धिशील संकलक इनका समर्थन नहीं करता:
· विन्यास fileवेरिलॉग या वीएचडीएल प्रवाह में शामिल · मिश्रित एचडीएल प्रवाह · क्रॉस मॉड्यूल रेफरेंसिंग (एक्सएमआर) के साथ डिजाइन

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स्ट्रक्चरल वेरिलॉग फ्लो का उपयोग करना

अध्याय 3: इनपुट तैयार करना

स्ट्रक्चरल वेरिलॉग फ्लो का उपयोग करना
संश्लेषण उपकरण संरचनात्मक वेरिलॉग को स्वीकार करता है fileआपके डिज़ाइन प्रोजेक्ट के लिए इनपुट के रूप में। स्ट्रक्चरल वेरिलॉग कंपाइलर रनटाइम को बेहतर बनाने के लिए अपने लाइट-वेट पार्सर का उपयोग करके सिंटैक्स सिमेंटिक चेक करता है। यह कंपाइलर जटिल हार्डवेयर एक्सट्रैक्शन या RTL ऑप्टिमाइज़ेशन ऑपरेशन नहीं करता है, इसलिए, सॉफ़्टवेयर स्ट्रक्चरल वेरिलॉग का तेज़ संकलन करता है fileसॉफ्टवेयर इन उत्पन्न संरचनात्मक वेरिलॉग को पढ़ सकता है files, यदि उनमें ये शामिल हों:
· प्रौद्योगिकी आदिमों का उदाहरण
· सरल असाइन कथन
· Verilog 2001 और पुराने प्रारूपों में निर्दिष्ट विशेषताएँ
· विशेषताओं को छोड़कर सभी निर्माणों को वेरिलॉग 95 प्रारूप में निर्दिष्ट किया जाना चाहिए
संरचनात्मक वेरिलॉग इनपुट का उपयोग करने के लिए files:
1. आपको संरचनात्मक वेरिलॉग निर्दिष्ट करना होगा fileअपने डिज़ाइन में शामिल करने के लिए s जोड़ें। ऐसा करने के लिए, जोड़ें file निम्नलिखित में से किसी एक विधि का उपयोग करके परियोजना में शामिल हों:
प्रोजेक्ट->स्रोत जोड़ें File या जोड़ें File प्रोजेक्ट में बटन view Tcl कमांड: add_file -संरचना fileनाम
इस प्रवाह में केवल संरचनात्मक वेरिलॉग ही हो सकता है fileएस या मिश्रित एचडीएल files (वेरिलॉग/वीएचडीएल/ईडीएफ/एसआरएस) संरचनात्मक वेरिलॉग नेटलिस्ट के साथ fileहालाँकि, Verilog/VHDL/EDF/SRS इंस्टैंस संरचनात्मक Verilog मॉड्यूल के भीतर समर्थित नहीं हैं।
2. संरचनात्मक वेरिलॉग files को प्रोजेक्ट में स्ट्रक्चरल वेरिलॉग फ़ोल्डर में जोड़ा जाता है view. आप यह भी जोड़ सकते हैं files को इस निर्देशिका में तब ले जाएँ जब आप निम्नलिखित कार्य करें:
संरचनात्मक Verilog का चयन करें file.राइट-क्लिक करें और चुनें File विकल्प. स्ट्रक्चरल वेरिलॉग चुनें File ड्रॉप-डाउन मेनू टाइप करें.
3. संश्लेषण चलाएँ.
संश्लेषण उपकरण एक vm या edf नेटलिस्ट उत्पन्न करता है file निर्दिष्ट तकनीक के आधार पर। यह प्रक्रिया डिफ़ॉल्ट संश्लेषण प्रवाह के समान है।

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अध्याय 3: इनपुट तैयार करना

स्ट्रक्चरल वेरिलॉग फ्लो का उपयोग करना

सीमाएँ
संरचनात्मक वेरिलॉग प्रवाह की सीमाएँ निम्नलिखित का समर्थन नहीं करती हैं:
· किसी अन्य के लिए RTL उदाहरण file प्रकार · पदानुक्रमित परियोजना प्रबंधन (HPM) प्रवाह · जटिल असाइनमेंट · कंपाइलर-विशिष्ट मोड और स्विच

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बाधा के साथ काम करना Files

अध्याय 3: इनपुट तैयार करना

बाधा के साथ काम करना Files
बाधा files पाठ हैं fileवे जो SCOPE इंटरफ़ेस द्वारा स्वचालित रूप से उत्पन्न होते हैं (पृष्ठ 119 पर SCOPE प्रतिबंध निर्दिष्ट करना देखें), या जिन्हें आप मैन्युअल रूप से टेक्स्ट एडिटर के साथ बनाते हैं। उनमें Tcl कमांड या विशेषताएँ होती हैं जो संश्लेषण रन को बाधित करती हैं। वैकल्पिक रूप से, आप स्रोत कोड में प्रतिबंध सेट कर सकते हैं, लेकिन यह पसंदीदा तरीका नहीं है।
इस अनुभाग में निम्नलिखित के बारे में जानकारी है
· बाधा का उपयोग कब करें Fileस्रोत कोड पर, पृष्ठ 53 पर
· बाधा के लिए टेक्स्ट एडिटर का उपयोग करना File(विरासत), पृष्ठ 54 पर
· बाधा के लिए Tcl सिंटैक्स दिशानिर्देश Fileपृष्ठ 55 पर
· बाधा की जाँच Fileपृष्ठ 56 पर
· इस रिपोर्ट के विवरण के लिए, बाधा जाँच रिपोर्ट देखें
संदर्भ पुस्तिका के पृष्ठ 270, पृष्ठ 56 पर

बाधा का उपयोग कब करें Fileस्रोत कोड पर
आप बाधा में बाधाएँ जोड़ सकते हैं files (SCOPE इंटरफ़ेस द्वारा उत्पन्न या किसी टेक्स्ट एडिटर में दर्ज) या स्रोत कोड में। सामान्य तौर पर, कंस्ट्रेन्ट का उपयोग करना बेहतर होता है fileक्योंकि आपको प्रतिबंधों को प्रभावी करने के लिए पुनः संकलित करने की आवश्यकता नहीं है। यह आपके स्रोत कोड को अधिक पोर्टेबल भी बनाता है। अधिक जानकारी के लिए पृष्ठ 112 पर SCOPE संपादक का उपयोग करना देखें।
हालाँकि, यदि आपके पास syn_tco, syn_tpd, और syn_tsu जैसे ब्लैक बॉक्स टाइमिंग प्रतिबंध हैं, तो आपको उन्हें स्रोत कोड में निर्देशों के रूप में दर्ज करना होगा। विशेषताओं के विपरीत, निर्देशों को केवल स्रोत कोड में जोड़ा जा सकता है, प्रतिबंध में नहीं fileस्रोत कोड में निर्देश जोड़ने के बारे में अधिक जानकारी के लिए पृष्ठ 90 पर विशेषताएँ और निर्देश निर्दिष्ट करना देखें।

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अध्याय 3: इनपुट तैयार करना

बाधा के साथ काम करना Files

बाधा के लिए टेक्स्ट एडिटर का उपयोग करना Fileएस (विरासत)
आप SDC प्रतिबंध के लिए लीगेसी SCOPE संपादक का उपयोग कर सकते हैं fileरिलीज़ संस्करण G-2012.09 से पहले बनाए गए SDC। हालाँकि, यह अनुशंसा की जाती है कि आप अपने SDC का अनुवाद करें fileएस से एफडीसी fileSCOPE संपादक के नवीनतम संस्करण को सक्षम करने और उपकरण में उन्नत समयबद्धता प्रबंधन का उपयोग करने के लिए।
यदि आप लीगेसी SCOPE संपादक का उपयोग करना चुनते हैं, तो यह अनुभाग आपको मैन्युअल रूप से Tcl कंस्ट्रेन्ट बनाने का तरीका दिखाता है file. सॉफ्टवेयर स्वचालित रूप से इसे बनाता है file यदि आप बाधाओं को दर्ज करने के लिए लीगेसी SCOPE संपादक का उपयोग करते हैं। Tcl बाधा file इसमें केवल सामान्य समय संबंधी प्रतिबंध शामिल हैं। ब्लैक बॉक्स प्रतिबंधों को स्रोत कोड में दर्ज किया जाना चाहिए। अतिरिक्त जानकारी के लिए, प्रतिबंध का उपयोग कब करें देखें Fileस्रोत कोड पर, पृष्ठ 53 पर।
1. एक खोलें file संपादन के लिए।
सुनिश्चित करें कि आपने SCOPE विंडो बंद कर दी है, अन्यथा आप
पिछले प्रतिबंधों को अधिलेखित करें.
एक नया बनाने के लिए file, चुनना File->नया, और बाधा का चयन करें File
(SCOPE) विकल्प चुनें। इसके लिए कोई नाम लिखें file और ओके पर क्लिक करें.
किसी मौजूदा को संपादित करने के लिए file, चुनना File->खोलें, सेट करें Fileप्रकार फ़िल्टर करने के लिए
बाधा Files (एसडीसी) और खोलें file आप चाहते हैं.
2. Tcl सिंटैक्स दिशा-निर्देशों में कंस्ट्रेन्ट के लिए दिए गए सिंटैक्स दिशा-निर्देशों का पालन करें Fileएस, पृष्ठ 55 पर।
3. अपनी ज़रूरत के अनुसार टाइमिंग कंस्ट्रेन्ट दर्ज करें। सिंटैक्स के लिए, संदर्भ मैनुअल देखें। यदि आपके पास ब्लैक बॉक्स टाइमिंग कंस्ट्रेन्ट हैं, तो आपको उन्हें सोर्स कोड में दर्ज करना होगा।
4. आप प्रतिबंध में विक्रेता-विशिष्ट विशेषताएँ भी जोड़ सकते हैं file define_attribute का उपयोग करना। बाधाओं में विशेषताएँ निर्दिष्ट करना देखें Fileअधिक जानकारी के लिए पृष्ठ 97 पर जाएँ।
5. बचाओ file.
6. जोड़ें file पृष्ठ 62 पर परियोजना में परिवर्तन करने के बारे में वर्णित अनुसार परियोजना में परिवर्तन करें और संश्लेषण चलाएँ।

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बाधा के साथ काम करना Files

अध्याय 3: इनपुट तैयार करना

बाधा के लिए Tcl सिंटैक्स दिशानिर्देश Files
यह खंड प्रतिबंध के लिए Tcl का उपयोग करने के सामान्य दिशा-निर्देशों को कवर करता है files:
· Tcl केस-सेंसिटिव है.
· ऑब्जेक्ट का नामकरण करने के लिए: ऑब्जेक्ट का नाम HDL कोड में नाम से मेल खाना चाहिए। c के भीतर इंस्टेंस और पोर्ट नाम संलग्न करेंurly ब्रेसेस { }. नामों में स्पेस का इस्तेमाल न करें. पदानुक्रमित नामों को अलग करने के लिए डॉट (.) का इस्तेमाल करें. वेरिलॉग मॉड्यूल में, उदाहरण के लिए, पोर्ट और निम्न सिंटैक्स का उपयोग करें
शुद्ध नाम:
v:सेल [प्रीफिक्स:]ऑब्जेक्टनाम
जहाँ सेल डिज़ाइन इकाई का नाम है, उपसर्ग समान नाम वाली वस्तुओं की पहचान करने के लिए एक उपसर्ग है, objectName डॉट (.) विभाजक के साथ एक इंस्टेंस पथ है। उपसर्ग निम्न में से कोई भी हो सकता है:

उपसर्ग (छोटे अक्षर) i: p: b: n:

ऑब्जेक्ट इंस्टेंस नाम पोर्ट नाम (संपूर्ण पोर्ट) पोर्ट का बिट स्लाइस नेट नाम

VHDL मॉड्यूल में, उदाहरण के लिए, पोर्ट और नेट के लिए निम्नलिखित सिंटैक्स का उपयोग करें
VHDL मॉड्यूल में नाम:
v:सेल [.view] [उपसर्ग:]ऑब्जेक्टनाम
जहाँ v: इसे एक के रूप में पहचानता है view ऑब्जेक्ट, lib लाइब्रेरी का नाम है, सेल डिज़ाइन इकाई का नाम है, view आर्किटेक्चर के लिए एक नाम है, उपसर्ग समान नाम वाले ऑब्जेक्ट्स को पहचानने के लिए एक उपसर्ग है, और objectName डॉट (.) विभाजक के साथ एक इंस्टेंस पथ है। View इसकी ज़रूरत सिर्फ़ तभी होती है जब डिज़ाइन के लिए एक से ज़्यादा आर्किटेक्चर हों। ऑब्जेक्ट के प्रीफ़िक्स के लिए ऊपर दी गई तालिका देखें।

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अध्याय 3: इनपुट तैयार करना

बाधा के साथ काम करना Files

· नाम मिलान वाइल्डकार्ड * हैं (तारांकन किसी भी संख्या से मेल खाता है)
वर्ण) और ? (प्रश्न चिह्न एकल वर्ण से मेल खाता है)। ये वर्ण पदानुक्रम विभाजक के रूप में उपयोग किए जाने वाले बिंदुओं से मेल नहीं खाते। उदाहरण के लिएample में, निम्नलिखित स्ट्रिंग statemod मॉड्यूल में statereg इंस्टेंस के सभी बिट्स की पहचान करती है:
i:statemod.statereg[*]

बाधा की जाँच Files
आप अपने प्रतिबंध पर वाक्यविन्यास और अन्य प्रासंगिक जानकारी की जांच कर सकते हैं fileकंस्ट्रेंट चेक कमांड का उपयोग करके। कंस्ट्रेंट रिपोर्ट बनाने के लिए, निम्न कार्य करें:
1. एक बाधा बनाएँ file और इसे अपने प्रोजेक्ट में जोड़ें.
2. रन->कंस्ट्रेन्ट चेक का चयन करें।
यह कमांड एक रिपोर्ट तैयार करता है जो FPGA संश्लेषण बाधा में समय बाधाओं के वाक्यविन्यास और प्रयोज्यता की जांच करता है fileआपके प्रोजेक्ट के लिए s. रिपोर्ट projectName_cck.rpt पर लिखी जाती है file और निम्नलिखित जानकारी सूचीबद्ध करता है:
वे प्रतिबंध जो लागू नहीं होते वे प्रतिबंध जो वैध हैं और डिजाइन पर लागू होते हैं प्रतिबंधों पर वाइल्डकार्ड विस्तार वे वस्तुएं जो मौजूद नहीं हैं उन पर प्रतिबंध
इस रिपोर्ट के विवरण के लिए, संदर्भ पुस्तिका के पृष्ठ 270 पर बाधा जाँच रिपोर्ट देखें।

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अध्याय 4
तर्क संश्लेषण परियोजना की स्थापना
जब आप Synopsys FPGA संश्लेषण उपकरणों के साथ कोई डिज़ाइन संश्लेषित करते हैं, तो आपको अपने डिज़ाइन के लिए एक प्रोजेक्ट सेट करना होगा। निम्नलिखित में लॉजिक संश्लेषण के लिए प्रोजेक्ट सेट करने की प्रक्रियाओं का वर्णन किया गया है:
· परियोजना की स्थापना Files, पृष्ठ 58 पर · परियोजना प्रबंधन File पदानुक्रम, पृष्ठ 66 पर · कार्यान्वयन सेट करना, पृष्ठ 72 पर · तर्क संश्लेषण कार्यान्वयन विकल्प सेट करना, पृष्ठ 75 पर · विशेषताएँ और निर्देश निर्दिष्ट करना, पृष्ठ 90 पर · खोज करना Files, पृष्ठ 98 पर · संग्रह Files और प्रोजेक्ट्स, पृष्ठ 101 पर

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

प्रोजेक्ट की स्थापना Files

प्रोजेक्ट की स्थापना Files
यह अनुभाग किसी परियोजना को स्थापित करने और प्रबंधित करने की मूल बातें बताता है file अपने डिज़ाइन के लिए निम्नलिखित जानकारी शामिल करें:
· परियोजना बनाना File, पेज 58 पर · मौजूदा प्रोजेक्ट खोलना File, पेज 61 पर · प्रोजेक्ट में बदलाव करना, पेज 62 पर · प्रोजेक्ट सेट करना View प्राथमिकताएँ प्रदर्शित करें, पृष्ठ 63 पर · पुराने प्रोजेक्ट में Verilog शामिल पथ को अपडेट करना Fileपृष्ठ 65 पर
किसी विशिष्ट पूर्व के लिएampएक परियोजना की स्थापना पर ले fileआप जिस टूल का उपयोग कर रहे हैं, उसके लिए ट्यूटोरियल देखें।

प्रोजेक्ट बनाना File
आपको एक प्रोजेक्ट स्थापित करना होगा file प्रत्येक परियोजना के लिए। एक परियोजना में किसी विशेष डिज़ाइन के लिए आवश्यक डेटा होता है: स्रोत की सूची fileएस, संश्लेषण परिणाम file, और आपके डिवाइस विकल्प सेटिंग्स। निम्नलिखित प्रक्रिया आपको दिखाती है कि प्रोजेक्ट कैसे सेट अप करें file व्यक्तिगत आदेशों का उपयोग करना।
1. निम्नलिखित में से किसी एक का चयन करके प्रारंभ करें: File->प्रोजेक्ट बनाएं, File->प्रोजेक्ट खोलें, या P आइकन। नया प्रोजेक्ट क्लिक करें।
प्रोजेक्ट विंडो एक नया प्रोजेक्ट दिखाती है। Add बटन पर क्लिक करें File बटन पर क्लिक करें, F4 दबाएँ, या प्रोजेक्ट->स्रोत जोड़ें चुनें File आदेश जोड़ें. Files से प्रोजेक्ट संवाद बॉक्स खुलता है।
2. स्रोत जोड़ें fileपरियोजना के लिए ।
सुनिश्चित करें कि फ़ॉर्म के शीर्ष पर स्थित लुक इन फ़ील्ड दाईं ओर इंगित करता है
निर्देशिका. fileबॉक्स में सूचीबद्ध हैं। यदि आपको नहीं दिखता है files, जाँच करें कि Fileप्रकार फ़ील्ड का प्रकार सही प्रदर्शित करने के लिए सेट किया गया है file टाइप करें। यदि आपके पास मिश्रित इनपुट है files, मिश्रित भाषा स्रोत का उपयोग करते हुए में वर्णित प्रक्रिया का पालन करें Fileएस, पृष्ठ 44 पर।

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प्रोजेक्ट की स्थापना Files

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

सभी को जोड़ने के लिए fileनिर्देशिका में सभी को एक साथ जोड़ने के लिए, सभी जोड़ें बटन पर क्लिक करें
फॉर्म के दाईं ओर। जोड़ने के लिए files को अलग-अलग चुनें, पर क्लिक करें file सूची में और फिर जोड़ें बटन पर क्लिक करें, या डबल-क्लिक करें file नाम।
आप सभी जोड़ सकते हैं fileनिर्देशिका में उन फ़ाइलों को हटाएँ जिनकी आपको आवश्यकता नहीं है, तथा फिर हटाएँ बटन से उन फ़ाइलों को हटाएँ जिनकी आपको आवश्यकता नहीं है।
यदि आप VHDL जोड़ रहे हैं files, VHDL लाइब्रेरी पॉपअप मेनू से उपयुक्त लाइब्रेरी का चयन करें। आपके द्वारा चुनी गई लाइब्रेरी सभी VHDL पर लागू होती है fileजब आप संवाद बॉक्स में OK पर क्लिक करेंगे तो यह स्क्रीन दिखाई देगी।
आपकी प्रोजेक्ट विंडो एक नई प्रोजेक्ट प्रदर्शित करती है fileयदि आप प्रोजेक्ट के आगे प्लस चिह्न पर क्लिक करते हैं और इसे विस्तारित करते हैं, तो आपको निम्नलिखित दिखाई देगा:
स्रोत के साथ एक फ़ोल्डर (मिश्रित भाषा डिज़ाइन के लिए दो फ़ोल्डर) files.
अपने अगर fileयदि प्रोजेक्ट निर्देशिका के अंतर्गत कोई फ़ोल्डर नहीं है, तो आप विकल्प->प्रोजेक्ट का चयन करके यह प्राथमिकता निर्धारित कर सकते हैं View विकल्प और जाँच View परियोजना fileफ़ोल्डर्स बॉक्स में। यह एक तरह के फ़ोल्डर्स को अलग करता है। file परियोजना में दूसरे से view उन्हें अलग-अलग फ़ोल्डरों में डालकर.

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

प्रोजेक्ट की स्थापना Files

कार्यान्वयन, डिफ़ॉल्ट रूप से rev_1 नाम दिया गया है। कार्यान्वयन हैं
संश्लेषण सॉफ़्टवेयर के संदर्भ में आपके डिज़ाइन के संशोधन, और बाहरी स्रोत कोड नियंत्रण सॉफ़्टवेयर और प्रक्रियाओं को प्रतिस्थापित नहीं करते हैं। कई कार्यान्वयन आपको डिज़ाइन विकल्पों का पता लगाने के लिए डिवाइस और संश्लेषण विकल्पों को संशोधित करने देते हैं। Synplify Pro में आपके पास कई कार्यान्वयन हो सकते हैं। प्रत्येक कार्यान्वयन के अपने संश्लेषण और डिवाइस विकल्प और अपने स्वयं के प्रोजेक्ट-संबंधित होते हैं files.

3. Verilog या VHDL लाइब्रेरी जोड़ने के लिए पिछले चरण में बताई गई विधि का उपयोग करके अपनी ज़रूरत की कोई भी लाइब्रेरी जोड़ें file.
विक्रेता-विशिष्ट लाइब्रेरी के लिए, उपयुक्त लाइब्रेरी जोड़ें file तक
प्रोजेक्ट। ध्यान दें कि कुछ परिवारों के लिए, लाइब्रेरीज़ स्वचालित रूप से लोड हो जाती हैं और आपको उन्हें प्रोजेक्ट में स्पष्ट रूप से जोड़ने की आवश्यकता नहीं होती है file.
तृतीय-पक्ष VHDL पैकेज लाइब्रेरी जोड़ने के लिए, उपयुक्त .vhd जोड़ें file डिज़ाइन में, जैसा कि चरण 2 में वर्णित है। राइट क्लिक करें file परियोजना में view और चुनें File विकल्प, या प्रोजेक्ट-> VHDL लाइब्रेरी सेट करें चुनें। एक लाइब्रेरी नाम निर्दिष्ट करें जो सिमुलेटर के साथ संगत हो। उदाहरण के लिएample, MYLIB. सुनिश्चित करें कि यह पैकेज लाइब्रेरी सूची में शीर्ष स्तर के डिज़ाइन से पहले है fileपरियोजना में view.
Verilog और VHDL सेटिंग के बारे में जानकारी के लिए file विकल्पों के लिए, पृष्ठ 84 पर Verilog और VHDL विकल्प सेट करना देखें। आप ये भी सेट कर सकते हैं file संश्लेषण चलाने से पहले, बाद में विकल्पों पर विचार करें।
विक्रेता मैक्रो लाइब्रेरीज़ और ब्लैक ब्लॉक्स का उपयोग करने के बारे में अतिरिक्त विक्रेता-विशिष्ट जानकारी के लिए, पृष्ठ 487 पर माइक्रोसेमी डिज़ाइन के लिए अनुकूलन देखें।
सामान्य प्रौद्योगिकी घटकों के लिए, आप या तो जोड़ सकते हैं
सॉफ्टवेयर के साथ प्रदान की गई प्रौद्योगिकी-स्वतंत्र वेरिलॉग लाइब्रेरी

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प्रोजेक्ट की स्थापना Files

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

(install_dir/lib/generic_technology/gtech.v) को अपने डिज़ाइन में जोड़ें, या अपनी खुद की जेनेरिक घटक लाइब्रेरी जोड़ें। दोनों का एक साथ उपयोग न करें क्योंकि इससे टकराव हो सकता है।
4. जाँच करें file परियोजना में आदेश view. File VHDL के लिए ऑर्डर विशेष रूप से महत्वपूर्ण है files.
वीएचडीएल के लिए files, आप स्वचालित रूप से आदेश दे सकते हैं fileके द्वारा
रन-> VHDL व्यवस्थित करें का चयन करें Fileवैकल्पिक रूप से, मैन्युअल रूप से स्थानांतरित करें fileपरियोजना में view। पैकेट files को सूची में सबसे पहले होना चाहिए क्योंकि उन्हें उपयोग किए जाने से पहले संकलित किया जाता है। यदि आपके पास कई डिज़ाइन ब्लॉक हैं fileतो, सुनिश्चित करें कि आपके पास निम्नलिखित हैं file आदेश file सबसे पहले इकाई को शामिल करना होगा, उसके बाद आर्किटेक्चर को शामिल करना होगा file, और अंत में file विन्यास के साथ.
परियोजना में view, जाँच करें कि अंतिम file परियोजना में view है
शीर्ष-स्तरीय स्रोत fileवैकल्पिक रूप से, आप शीर्ष-स्तर निर्दिष्ट कर सकते हैं file जब आप डिवाइस विकल्प सेट करते हैं.
5. चुनें File->सहेजें, प्रोजेक्ट के लिए नाम लिखें, और सहेजें पर क्लिक करें। प्रोजेक्ट विंडो आपके परिवर्तनों को दर्शाती है।
6. किसी प्रोजेक्ट को बंद करने के लिए file, प्रोजेक्ट बंद करें बटन का चयन करें या File->प्रोजेक्ट बंद करें.

मौजूदा प्रोजेक्ट को खोलना File
प्रोजेक्ट खोलने के दो तरीके हैं file: ओपन प्रोजेक्ट और जेनेरिक File ->कमांड खोलें.
1. यदि आप जिस प्रोजेक्ट को खोलना चाहते हैं, उस पर आपने हाल ही में काम किया है, तो आप उसे सीधे चुन सकते हैं: File->हाल ही की परियोजनाएं-> परियोजना का नाम.
2. किसी भी प्रोजेक्ट को खोलने के लिए निम्नलिखित में से किसी एक विधि का उपयोग करें file:

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

प्रोजेक्ट की स्थापना Files

प्रोजेक्ट कमांड खोलें

File->ओपन कमांड

चुनना File->प्रोजेक्ट खोलें, प्रोजेक्ट विंडो के बाईं ओर स्थित ओपन प्रोजेक्ट बटन पर क्लिक करें, या P आइकन पर क्लिक करें।
किसी हालिया प्रोजेक्ट को खोलने के लिए, हालिया प्रोजेक्ट की सूची में से उस पर डबल क्लिक करें।
अन्यथा, ओपन डायलॉग बॉक्स खोलने के लिए मौजूदा प्रोजेक्ट बटन पर क्लिक करें और प्रोजेक्ट का चयन करें।

चुनना File->खोलें.
लुक इन: फ़ील्ड में सही निर्देशिका निर्दिष्ट करें.
तय करना File परियोजना के प्रकार Files (*.prj). बॉक्स में प्रोजेक्ट की सूची दी गई है files.
उस प्रोजेक्ट पर डबल-क्लिक करें जिसे आप खोलना चाहते हैं।

प्रोजेक्ट प्रोजेक्ट विंडो में खुलता है.

किसी प्रोजेक्ट में परिवर्तन करना
आम तौर पर, आप जोड़ते हैं, हटाते हैं, या प्रतिस्थापित करते हैं files.
1. स्रोत या बाधा जोड़ने के लिए fileकिसी प्रोजेक्ट में जोड़ने के लिए, जोड़ें बटन का चयन करें Files बटन या प्रोजेक्ट->स्रोत जोड़ें File चयन खोलने के लिए Fileप्रोजेक्ट में जोड़ें संवाद बॉक्स में s पर क्लिक करें। प्रोजेक्ट बनाना देखें Fileअधिक जानकारी के लिए पृष्ठ 58 देखें।
2. किसी को हटाने के लिए file किसी प्रोजेक्ट से, क्लिक करें file प्रोजेक्ट विंडो में, और डिलीट कुंजी दबाएँ।
3. प्रतिस्थापित करने के लिए file एक परियोजना में,
का चयन करें file आप प्रोजेक्ट विंडो में क्या बदलना चाहते हैं.
परिवर्तन बटन पर क्लिक करें File बटन पर क्लिक करें, या प्रोजेक्ट->बदलें चुनें File.
स्रोत में File खुलने वाले डायलॉग बॉक्स में, लुक इन को डायरेक्टरी में सेट करें
जहां नया file स्थित है। नया file उसी प्रकार का होना चाहिए जैसा कि file जिसे आप प्रतिस्थापित करना चाहते हैं.
यदि आपको अपना नहीं दिख रहा है file सूचीबद्ध, के प्रकार का चयन करें file आपको इसकी आवश्यकता है
द Fileप्रकार फ़ील्ड के s.
डबल क्लिक करें file। नई file परियोजना में पुराने को प्रतिस्थापित करता है
सूची. LO
4. परियोजना को कैसे निर्दिष्ट किया जाए, यह निर्दिष्ट करना fileप्रोजेक्ट में सहेजे गए हैं, पर राइट क्लिक करें file परियोजना में view और चुनें File विकल्प. सहेजें सेट करें File विकल्प: परियोजना के सापेक्ष या निरपेक्ष पथ।

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प्रोजेक्ट की स्थापना Files

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

5. समय की जांच करने के लिएamp एक पर file, राइट क्लिक करें file परियोजना में view और चुनें File विकल्प। उस समय की जाँच करें जब file अंतिम बार संशोधित किया गया था। ठीक क्लिक करें।

प्रोजेक्ट की स्थापना View प्रदर्शन प्राथमिकताएं
आप परियोजना के संगठन और प्रदर्शन को अनुकूलित कर सकते हैं file1. विकल्प->प्रोजेक्ट चुनें View विकल्प. परियोजना View विकल्प प्रपत्र खुलता है.

2. विभिन्न प्रकार के इनपुट को व्यवस्थित करना fileअलग फ़ोल्डरों में, जाँच करें View परियोजना Fileफ़ोल्डर्स में s.
इस विकल्प को चेक करने से प्रोजेक्ट में अलग फ़ोल्डर्स बन जाते हैं view बाधा के लिए fileएस और स्रोत files.

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

प्रोजेक्ट की स्थापना Files

3. नियंत्रण file निम्नलिखित के साथ प्रदर्शित करें:
सभी को स्वचालित रूप से प्रदर्शित करें files, शो प्रोजेक्ट लाइब्रेरी को चेक करके। अगर
यह अनियंत्रित है, परियोजना view प्रदर्शित नहीं होता fileजब तक आप प्लस चिह्न पर क्लिक नहीं करते और विस्तार नहीं करते files को एक फ़ोल्डर में रखें.
प्रोजेक्ट में से किसी एक बॉक्स को चेक करें File नाम प्रदर्शन अनुभाग
यह निर्धारित करने के लिए प्रपत्र fileनाम प्रदर्शित किए जाते हैं। आप केवल प्रदर्शित कर सकते हैं fileनाम, सापेक्ष पथ, या निरपेक्ष पथ.
4. को view परियोजना fileअनुकूलित कस्टम फ़ोल्डर्स में, जाँच करें View परियोजना Fileकस्टम फ़ोल्डर में टाइप फ़ोल्डर्स। अधिक जानकारी के लिए, पृष्ठ 66 पर कस्टम फ़ोल्डर्स बनाना देखें। टाइप फ़ोल्डर्स केवल तभी प्रदर्शित होते हैं जब कस्टम फ़ोल्डर में कई प्रकार हों।

कस्टम फ़ोल्डर्स
© 2014 सिनोप्सिस, इंक. 64

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प्रोजेक्ट की स्थापना Files

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5. एक ही प्रोजेक्ट में एक से अधिक कार्यान्वयन खोलने के लिए view, एकाधिक प्रोजेक्ट खोलने की अनुमति दें चेक करें.
परियोजना 1

परियोजना 2

6. आउटपुट को नियंत्रित करें file निम्नलिखित के साथ प्रदर्शित करें:
सभी दिखाएँ चेक करें Fileसभी आउटपुट प्रदर्शित करने के लिए परिणाम निर्देशिका बॉक्स में s दबाएं
fileसंश्लेषण के बाद उत्पन्न.
आउटपुट बदलें file संगठन के हेडर बार में से किसी एक पर क्लिक करके
कार्यान्वयन परिणामों में view. आप समूह बना सकते हैं fileउन्हें प्रकार के अनुसार चुनें या उन्हें अंतिम बार संशोधित किए जाने की तिथि के अनुसार क्रमबद्ध करें।
7. को view file जानकारी, का चयन करें file परियोजना में view, राइट-क्लिक करें, और चुनें File विकल्प. उदाहरण के लिएampले, आप तारीख की जांच कर सकते हैं file संशोधित किया गया.
पुराने प्रोजेक्ट में वेरिलॉग शामिल पथ को अपडेट करना Files
यदि आपके पास कोई प्रोजेक्ट है file सॉफ़्टवेयर के पुराने संस्करण (8.1 से पहले) के साथ बनाया गया, वेरिलॉग में इसमें पथ शामिल हैं file परिणाम निर्देशिका या स्रोत से संबंधित हैं file `शामिल कथनों के साथ। 8.1 के बाद के रिलीज में, परियोजना file `शामिल पथ परियोजना के सापेक्ष हैं file केवल। अधिक हालिया रिलीज़ में GUI पुराने prj को स्वचालित रूप से अपग्रेड नहीं करता है fileनए नियमों के अनुरूप होना। पुराने प्रोजेक्ट को अपग्रेड करना और उसका उपयोग करना file, निम्न में से एक कार्य करें:
· मैन्युअल रूप से prj संपादित करें file एक टेक्स्ट एडिटर में और निम्नलिखित जोड़ें
प्रत्येक set_option -include_path से पहले की पंक्ति:
set_option -project_relative_includes 1
· सॉफ्टवेयर के नए संस्करण के साथ एक नया प्रोजेक्ट शुरू करें और हटाएं
पुरानी परियोजना। यह नया prj बना देगा file नए नियम का पालन करें जहां शामिल prj के सापेक्ष हैं file.

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परियोजना प्रबंधन File पदानुक्रम

परियोजना प्रबंधन File पदानुक्रम
निम्नलिखित अनुभाग बताते हैं कि आप अनुकूलित फ़ोल्डर कैसे बना सकते हैं और प्रबंधित कर सकते हैं fileपरियोजना में view:
· कस्टम फ़ोल्डर्स बनाना · कस्टम प्रोजेक्ट फ़ोल्डर्स में हेरफेर करना · कस्टम में हेरफेर करना Files

कस्टम फ़ोल्डर्स बनाना
आप तार्किक फ़ोल्डर बना सकते हैं और उन्हें अनुकूलित कर सकते हैं fileआपके प्रोजेक्ट के भीतर विभिन्न पदानुक्रम समूहों में viewइन फ़ोल्डरों को किसी भी नाम या पदानुक्रम स्तर के साथ निर्दिष्ट किया जा सकता है। उदाहरण के लिएample, आप मनमाने ढंग से अपने ऑपरेटिंग सिस्टम से मेल खा सकते हैं file संरचना या एचडीएल तर्क पदानुक्रम। कस्टम फ़ोल्डर्स को उनके नीले रंग से पहचाना जाता है।

कस्टम फ़ोल्डर बनाने और फिर जोड़ने के कई तरीके हैं fileउन्हें किसी प्रोजेक्ट में शामिल करें। निम्न में से किसी एक विधि का उपयोग करें:

1. किसी प्रोजेक्ट पर राइट-क्लिक करें file या कोई अन्य कस्टम फ़ोल्डर चुनें और पॉपअप मेनू से फ़ोल्डर जोड़ें चुनें। फिर निम्न में से कोई भी कार्य करें file संचालन:

राइट-क्लिक करने पर यह प्रदर्शित होता है

उस पर

fyioleuoLcrOafnileesitahnedr

चुनें चुनें

फ़ोल्डर में रखें. एक उप-मेनू एक मौजूदा फ़ोल्डर या बनाएँ

नया फ़ोल्डर।

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परियोजना प्रबंधन File पदानुक्रम

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ध्यान दें कि आप फ़ोल्डर को मनमाने ढंग से नाम दे सकते हैं, हालाँकि वर्ण (/) का उपयोग न करें क्योंकि यह एक पदानुक्रम विभाजक प्रतीक है।
किसी फ़ोल्डर का नाम बदलने के लिए, फ़ोल्डर पर राइट-क्लिक करें और नाम बदलें चुनें
पॉपअप मेनू. फ़ोल्डर का नाम बदलें संवाद बॉक्स प्रकट होता है; एक नया नाम निर्दिष्ट करें.
2. ऐड का उपयोग करें Fileफ़ोल्डर पदानुक्रम की संपूर्ण सामग्री को जोड़ने के लिए प्रोजेक्ट संवाद बॉक्स में s को जोड़ें, और वैकल्पिक रूप से रखें fileसंवाद बॉक्स में सूचीबद्ध ओएस फ़ोल्डर पदानुक्रम के अनुरूप कस्टम फ़ोल्डरों में s को प्रदर्शित करें।

ऐसा करने के लिए, जोड़ें बटन का चयन करें File प्रोजेक्ट में बटन view.
संवाद बॉक्स से dsp जैसे किसी भी अनुरोधित फ़ोल्डर का चयन करें, फिर
Add बटन पर क्लिक करें। यह सभी को एक जगह रखता है filedsp पदानुक्रम से s को आपके द्वारा अभी बनाए गए कस्टम फ़ोल्डर में ले जाएँ।

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परियोजना प्रबंधन File पदानुक्रम

स्वचालित रूप से रखने के लिए files को संबंधित कस्टम फ़ोल्डरों में डालें
ओएस फ़ोल्डर पदानुक्रम, जोड़ें नामक विकल्प की जाँच करें Fileसंवाद बॉक्स पर कस्टम फ़ोल्डर्स के लिए s को क्लिक करें.
डिफ़ॉल्ट रूप से, कस्टम फ़ोल्डर का नाम फ़ोल्डर के नाम के समान होता है
युक्त fileप्रोजेक्ट में जोड़े जाने वाले फ़ोल्डर या फ़ोल्डर। हालाँकि, आप फ़ोल्डर्स विकल्प बटन पर क्लिक करके फ़ोल्डर्स के नाम को संशोधित कर सकते हैं। निम्न संवाद बॉक्स प्रदर्शित होता है।

उपयोग करने के लिए:
केवल वह फ़ोल्डर जिसमें fileफ़ोल्डर नाम के लिए, Use OS पर क्लिक करें
फ़ोल्डर का नाम।
स्तर निर्धारित करने के लिए चयनित फ़ोल्डर का पथ नाम
कस्टम फ़ोल्डर पथ के लिए पदानुक्रम परिलक्षित होता है।

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परियोजना प्रबंधन File पदानुक्रम

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3. आप खींचकर छोड़ सकते हैं fileOS एक्सप्लोरर एप्लीकेशन से प्रोजेक्ट में फ़ोल्डर्स और फ़ोल्डर्स को जोड़ना viewयह सुविधा KDE चलाने वाले Windows और Linux डेस्कटॉप पर उपलब्ध है।
जब आप किसी फ़ाइल को खींचकर छोड़ते हैं file, तो इसे तुरंत परियोजना में जोड़ दिया जाता है।
यदि कोई प्रोजेक्ट खुला नहीं है, तो सॉफ्टवेयर एक प्रोजेक्ट बनाता है।
जब आप किसी फ़ाइल को खींचकर छोड़ते हैं file एक फ़ोल्डर पर, यह उसमें रखा जाएगा
फ़ोल्डर. प्रारंभ में, जोड़ें Files से प्रोजेक्ट संवाद बॉक्स प्रदर्शित होता है जो आपसे प्रोजेक्ट की पुष्टि करने के लिए कहता है fileप्रोजेक्ट में जोड़े जाने वाले विकल्प। आप स्वीकार करने के लिए OK पर क्लिक कर सकते हैं fileयदि आप परिवर्तन करना चाहते हैं, तो आप सभी हटाएँ बटन पर क्लिक कर सकते हैं और एक नया फ़िल्टर या विकल्प निर्दिष्ट कर सकते हैं।

नोट: प्रोजेक्ट में कस्टम फ़ोल्डर्स प्रदर्शित करने के लिए view, विकल्प->प्रोजेक्ट का चयन करें View विकल्प मेनू, फिर के लिए चेक बॉक्स को सक्षम/अक्षम करें View परियोजना Fileसंवाद बॉक्स में कस्टम फ़ोल्डर्स में s पर क्लिक करें।

कस्टम प्रोजेक्ट फ़ोल्डर्स में हेरफेर करना
निम्नलिखित प्रक्रिया बताती है कि आप कैसे हटा सकते हैं fileफ़ोल्डरों से फ़ोल्डर्स निकालें, फ़ोल्डर्स हटाएँ, और फ़ोल्डर पदानुक्रम बदलें।
1. हटाना a file किसी कस्टम फ़ोल्डर से, या तो:
इसे किसी दूसरे फ़ोल्डर में या प्रोजेक्ट पर खींचें और छोड़ें। file, राइट-क्लिक करें और फ़ोल्डर से निकालें का चयन करें
पॉपअप मेनू।
डिलीट (DEL) कुंजी का उपयोग न करें, क्योंकि यह हटा देता है file परियोजना से.
2. कस्टम फ़ोल्डर को हटाने के लिए, उसे हाइलाइट करें फिर राइट-क्लिक करें और पॉपअप मेनू से डिलीट चुनें या DEL कुंजी दबाएँ। जब आप कोई फ़ोल्डर हटाते हैं, तो निम्न में से कोई एक विकल्प चुनें:
फ़ोल्डर को हटाने के लिए हाँ पर क्लिक करें और fileफ़ोल्डर में निहित है
परियोजना.
फ़ोल्डर को हटाने के लिए 'नहीं' पर क्लिक करें।

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परियोजना प्रबंधन File पदानुक्रम

3. कस्टम फ़ोल्डर का पदानुक्रम बदलने के लिए:
फ़ोल्डर को किसी अन्य फ़ोल्डर में खींचें और छोड़ें ताकि यह एक उप-फ़ोल्डर बन जाए।
फ़ोल्डर या प्रोजेक्ट को शीर्ष-स्तर पर ले जाने के लिए उस पर क्लिक करें।
किसी कस्टम फ़ोल्डर के शीर्ष-स्तरीय पदानुक्रम को हटाने के लिए, खींचें और छोड़ें
प्रोजेक्ट पर पदानुक्रम का वांछित उप-स्तर। फिर फ़ोल्डर के लिए खाली रूट निर्देशिका को हटा दें।
उदाहरणार्थample, यदि मौजूदा कस्टम फ़ोल्डर निर्देशिका है:
/पूर्वampलेस/वेरिलॉग/आरटीएल
मान लीजिए कि आप केवल एकल-स्तरीय RTL पदानुक्रम चाहते हैं, तो RTL को प्रोजेक्ट पर खींचें और छोड़ें। इसके बाद, आप /Ex को हटा सकते हैंamples/Verilog निर्देशिका.

कस्टम में हेरफेर Files
इसके अतिरिक्त, आप निम्न प्रकार के कस्टम कार्य कर सकते हैं file संचालन:
1. के प्रदर्शन को दबाने के लिए fileटाइप फ़ोल्डर्स में, प्रोजेक्ट में राइट-क्लिक करें view और प्रोजेक्ट का चयन करें View विकल्प या विकल्प->प्रोजेक्ट चुनें View विकल्प. विकल्प अक्षम करें View परियोजना Fileसंवाद बॉक्स में टाइप फ़ोल्डर्स में s पर क्लिक करें।
2. प्रदर्शित करने के लिए fileप्रोजेक्ट क्रम के बजाय वर्णमाला क्रम में, सॉर्ट चेक करें Fileप्रोजेक्ट में s बटन view नियंत्रण पैनल। नियंत्रण पैनल को चालू और बंद करने के लिए पैनल के निचले-बाएँ कोने में नीचे तीर कुंजी पर क्लिक करें।

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परियोजना प्रबंधन File पदानुक्रम

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

नियंत्रण पैनल टॉगल
3. क्रम बदलने के लिए fileपरियोजना में शामिल हैं:
कस्टम फ़ोल्डर और सॉर्टिंग को अक्षम करना सुनिश्चित करें files. खींचें और छोड़ें file सूची में वांछित स्थान पर files.
4. परिवर्तन करने के लिए file टाइप करें, उसे खींचें और नए टाइप फ़ोल्डर में छोड़ दें। सॉफ़्टवेयर आपको सत्यापन के लिए संकेत देगा।

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

कार्यान्वयन की स्थापना

कार्यान्वयन की स्थापना
कार्यान्वयन किसी प्रोजेक्ट का एक संस्करण है, जिसे बाधाओं और अन्य सेटिंग्स के एक विशिष्ट सेट के साथ कार्यान्वित किया जाता है। एक प्रोजेक्ट में कई कार्यान्वयन हो सकते हैं, जिनमें से प्रत्येक की अपनी सेटिंग्स होती हैं।

एकाधिक कार्यान्वयन के साथ कार्य करना
Synplify Pro टूल आपको एक ही डिज़ाइन के कई कार्यान्वयन बनाने और फिर परिणामों की तुलना करने देता है। यह आपको एक ही डिज़ाइन के लिए अलग-अलग सेटिंग्स के साथ प्रयोग करने देता है। कार्यान्वयन संश्लेषण सॉफ़्टवेयर के संदर्भ में आपके डिज़ाइन के संशोधन हैं, और बाहरी स्रोत कोड नियंत्रण सॉफ़्टवेयर और प्रक्रियाओं को प्रतिस्थापित नहीं करते हैं।
1. कार्यान्वयन जोड़ें बटन पर क्लिक करें या प्रोजेक्ट->नया कार्यान्वयन चुनें और नए डिवाइस विकल्प (डिवाइस टैब), नए विकल्प (विकल्प टैब), या एक नई बाधा सेट करें file (बाधा टैब).
सॉफ्टवेयर परियोजना में एक और कार्यान्वयन बनाता है viewनए कार्यान्वयन का नाम पिछले वाले जैसा ही है, लेकिन इसमें अलग संख्या प्रत्यय है। निम्नलिखित चित्र में दो कार्यान्वयन, rev1 और rev2 दिखाए गए हैं, जिसमें वर्तमान (सक्रिय) कार्यान्वयन को हाइलाइट किया गया है।

नया कार्यान्वयन उसी स्रोत कोड का उपयोग करता है files, लेकिन अलग डिवाइस विकल्प और प्रतिबंध। यह कुछ कॉपी करता है fileपिछले कार्यान्वयन से: tlg लॉग file, एसआरएस आरटीएल नेटलिस्ट file, और design_fsm.sdc file FSM एक्सप्लोरर द्वारा उत्पन्न। सॉफ्टवेयर संश्लेषण रन का एक दोहराने योग्य इतिहास रखता है।

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कार्यान्वयन की स्थापना

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

2. नई सेटिंग्स के साथ संश्लेषण को पुनः चलाएँ।
केवल वर्तमान कार्यान्वयन को चलाने के लिए, चलाएँ पर क्लिक करें.
किसी प्रोजेक्ट में सभी कार्यान्वयन चलाने के लिए, चलाएँ->सभी चलाएँ चुनें
कार्यान्वयन.
आप किसी भिन्न भाग को आज़माने या किसी भिन्न आवृत्ति के साथ प्रयोग करने के लिए एकाधिक कार्यान्वयन का उपयोग कर सकते हैं। सेटिंग विकल्पों के बारे में जानकारी के लिए पृष्ठ 75 पर सेटिंग लॉजिक संश्लेषण कार्यान्वयन विकल्प देखें।
परियोजना view सक्रिय कार्यान्वयन को हाइलाइट करके तथा संबंधित आउटपुट के साथ सभी कार्यान्वयनों को दिखाता है fileकार्यान्वयन परिणामों में प्रदर्शित सक्रिय कार्यान्वयन के लिए उत्पन्न view दाईं ओर; सक्रिय कार्यान्वयन को बदलने से आउटपुट बदल जाता है file डिस्प्ले. वॉच विंडो सक्रिय कार्यान्वयन पर नज़र रखती है. यदि आप इस विंडो को सभी कार्यान्वयनों को देखने के लिए कॉन्फ़िगर करते हैं, तो नया कार्यान्वयन स्वचालित रूप से विंडो में अपडेट हो जाता है.
3. परिणामों की तुलना करें.
चयनित मानदंडों की तुलना करने के लिए वॉच विंडो का उपयोग करें।
वे कार्यान्वयन जिनकी आप Configure Watch कमांड से तुलना करना चाहते हैं। विवरण के लिए पृष्ठ 190 पर Watch Window का उपयोग करना देखें।

विवरण की तुलना करने के लिए, लॉग की तुलना करें file परिणाम।
4. किसी कार्यान्वयन का नाम बदलने के लिए, प्रोजेक्ट में कार्यान्वयन नाम पर दायाँ माउस बटन क्लिक करें viewपॉपअप मेनू से कार्यान्वयन नाम बदलें का चयन करें, और नया नाम लिखें।
ध्यान दें कि वर्तमान UI कार्यान्वयन को अधिलेखित कर देता है; 9.0 से पहले के रिलीज़ नाम बदलने के लिए कार्यान्वयन को संरक्षित करते हैं।
5. किसी कार्यान्वयन की प्रतिलिपि बनाने के लिए, प्रोजेक्ट में कार्यान्वयन नाम पर दायाँ माउस बटन क्लिक करें viewपॉपअप मेनू से कॉपी कार्यान्वयन का चयन करें, और कॉपी के लिए एक नया नाम टाइप करें।

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

कार्यान्वयन की स्थापना

6. किसी कार्यान्वयन को हटाने के लिए, प्रोजेक्ट में कार्यान्वयन नाम पर दायाँ माउस बटन क्लिक करें view, और पॉपअप मेनू से कार्यान्वयन हटाएँ का चयन करें।

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लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना अध्याय 4: लॉजिक सिंथेसिस प्रोजेक्ट सेट करना
तर्क संश्लेषण कार्यान्वयन विकल्प सेट करना
आप अपने संश्लेषण कार्यान्वयन के लिए वैश्विक विकल्प सेट कर सकते हैं, उनमें से कुछ तकनीक-विशिष्ट हैं। यह अनुभाग बताता है कि डिवाइस, ऑप्टिमाइज़ेशन और जैसे वैश्विक विकल्प कैसे सेट करें file कार्यान्वयन विकल्प कमांड के साथ विकल्प। कार्यान्वयन के लिए प्रतिबंध सेट करने के बारे में जानकारी के लिए, पृष्ठ 119 पर SCOPE प्रतिबंध निर्दिष्ट करना देखें। व्यक्तिगत विशेषताओं या निर्देशों के साथ वैश्विक सेटिंग्स को ओवरराइड करने के बारे में जानकारी के लिए, पृष्ठ 90 पर विशेषताएँ और निर्देश निर्दिष्ट करना देखें।
इस अनुभाग में निम्नलिखित विषयों पर चर्चा की गई है:
· डिवाइस विकल्प सेट करना, पृष्ठ 75 पर · अनुकूलन विकल्प सेट करना, पृष्ठ 78 पर · वैश्विक आवृत्ति और बाधा निर्दिष्ट करना Files, पृष्ठ 80 पर · परिणाम विकल्प निर्दिष्ट करना, पृष्ठ 82 पर · समय रिपोर्ट आउटपुट निर्दिष्ट करना, पृष्ठ 84 पर · वेरिलॉग और VHDL विकल्प सेट करना, पृष्ठ 84 पर
डिवाइस विकल्प सेट करना
डिवाइस विकल्प वैश्विक विकल्पों का हिस्सा हैं जिन्हें आप संश्लेषण रन के लिए सेट कर सकते हैं। इनमें भाग चयन (प्रौद्योगिकी, भाग और गति ग्रेड) और कार्यान्वयन विकल्प (I/O सम्मिलन और फैनआउट) शामिल हैं। विकल्प और इन विकल्पों का कार्यान्वयन प्रौद्योगिकी से प्रौद्योगिकी में भिन्न हो सकता है, इसलिए अपने विक्रेता विकल्पों के बारे में जानकारी के लिए संदर्भ मैनुअल के विक्रेता अध्यायों की जाँच करें।
1. कार्यान्वयन विकल्प बटन पर क्लिक करके या प्रोजेक्ट-> कार्यान्वयन विकल्प का चयन करके कार्यान्वयन विकल्प फ़ॉर्म खोलें, और यदि यह पहले से चयनित नहीं है तो शीर्ष पर डिवाइस टैब पर क्लिक करें।
2. तकनीक, भाग, पैकेज और गति का चयन करें। आपके द्वारा चुनी गई तकनीक के आधार पर उपलब्ध विकल्प अलग-अलग होते हैं।

माइक्रोसेमी संस्करण के लिए सिंप्लिफ़ाई प्रो उपयोगकर्ता गाइड अक्टूबर 2014

अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
3. डिवाइस मैपिंग विकल्प सेट करें। आपके द्वारा चुनी गई तकनीक के आधार पर विकल्प अलग-अलग होते हैं।
यदि आप किसी विकल्प के अर्थ के बारे में अनिश्चित हैं, तो विकल्प पर क्लिक करके देखें
नीचे दिए गए बॉक्स में विवरण देखें। विकल्पों के पूर्ण विवरण के लिए, F1 पर क्लिक करें या संदर्भ मैनुअल में उपयुक्त विक्रेता अध्याय देखें।
कोई विकल्प सेट करने के लिए, मान टाइप करें या उसे सक्षम करने के लिए बॉक्स को चेक करें.
फैनआउट सीमाएँ सेट करने और रीटाइमिंग के बारे में अधिक जानकारी के लिए, पृष्ठ 348 पर फैनआउट सीमाएँ सेट करना और पृष्ठ 334 पर रीटाइमिंग देखें। अन्य विक्रेता-विशिष्ट विकल्पों के बारे में विवरण के लिए, संदर्भ मैनुअल में उपयुक्त विक्रेता अध्याय और प्रौद्योगिकी परिवार देखें।

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लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना अध्याय 4: लॉजिक सिंथेसिस प्रोजेक्ट सेट करना

4. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। ओके पर क्लिक करें।
5. डिज़ाइन को संश्लेषित करने के लिए रन बटन पर क्लिक करें। सॉफ़्टवेयर आपके द्वारा सेट किए गए विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।
6. स्क्रिप्ट के साथ डिवाइस विकल्प सेट करने के लिए, set_option Tcl कमांड का उपयोग करें। निम्न तालिका में डिवाइस टैब पर डिवाइस विकल्पों की वर्णमाला सूची है जो समतुल्य Tcl कमांड से मैप की गई है। क्योंकि विकल्प प्रौद्योगिकी- और परिवार-आधारित हैं, इसलिए तालिका में सूचीबद्ध सभी विकल्प चयनित प्रौद्योगिकी में उपलब्ध नहीं हो सकते हैं। सभी कमांड set_option से शुरू होते हैं, उसके बाद कॉलम में सिंटैक्स होता है जैसा कि दिखाया गया है। अपने विक्रेता के लिए विकल्पों की सबसे व्यापक सूची के लिए संदर्भ मैनुअल देखें।
निम्न तालिका में अधिकांश डिवाइस विकल्प दर्शाए गए हैं।

विश्लेषक अक्षम I/O सम्मिलन फैनआउट गाइड के लिए विकल्प एनोटेटेड गुण

Tcl कमांड (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना

विकल्प

Tcl कमांड (set_option…)

पैकेट

-पैकेज pkg_name

भाग

-भाग भाग_नाम

मिश्रित ड्राइवर्स का समाधान करें

-resolve_multiple_driver {1|0}

रफ़्तार

-स्पीड_ग्रेड स्पीड_ग्रेड

तकनीकी

-प्रौद्योगिकी कीवर्ड

संकलन बिंदु समय डेटा अद्यतन करें -update_models_cp {0|1}

एचडीएल विश्लेषक डेटाबेस जनरेशन -hdl_qload {1|0}

अनुकूलन विकल्प सेट करना
अनुकूलन विकल्प वैश्विक विकल्पों का हिस्सा हैं जिन्हें आप कार्यान्वयन के लिए सेट कर सकते हैं। यह अनुभाग आपको आवृत्ति जैसे विकल्प और संसाधन साझाकरण जैसे वैश्विक अनुकूलन विकल्प सेट करने का तरीका बताता है। आप UI पर उपयुक्त बटनों के साथ इनमें से कुछ विकल्प भी सेट कर सकते हैं।
1. कार्यान्वयन विकल्प बटन पर क्लिक करके या प्रोजेक्ट-> कार्यान्वयन विकल्प चुनकर कार्यान्वयन विकल्प फ़ॉर्म खोलें, और शीर्ष पर विकल्प टैब पर क्लिक करें।
2. फॉर्म या प्रोजेक्ट में अपने इच्छित अनुकूलन विकल्पों पर क्लिक करें view. आपकी पसंद तकनीक के आधार पर अलग-अलग होती है। अगर आपकी तकनीक के लिए कोई विकल्प उपलब्ध नहीं है, तो वह ग्रे रंग में दिखाई देता है। एक जगह विकल्प सेट करने से वह दूसरे स्थान पर अपने आप अपडेट हो जाता है।

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परियोजना View

अनुकूलन विकल्प कार्यान्वयन विकल्प->विकल्प

इन अनुकूलनों के उपयोग के बारे में विस्तृत जानकारी के लिए निम्नलिखित अनुभाग देखें:

एफएसएम कंपाइलर एफएसएम एक्सप्लोरर
संसाधन साझाकरण पुनर्निर्धारण

स्टेट मशीन का अनुकूलन, पृष्ठ 354 पर
FSM एक्सप्लोरर चलाना, पृष्ठ 359 पर नोट: माइक्रोसेमी प्रौद्योगिकियों का केवल एक उपसमूह FSM एक्सप्लोरर विकल्प का समर्थन करता है। यह निर्धारित करने के लिए कि क्या यह विकल्प आपके द्वारा अपने उपकरण में निर्दिष्ट डिवाइस के लिए समर्थित है, प्रोजेक्ट-> कार्यान्वयन विकल्प-> विकल्प पैनल का उपयोग करें।
संसाधन साझा करना, पृष्ठ 352 पर
पुनर्समय निर्धारण, पृष्ठ 334 पर

समतुल्य Tcl set_option कमांड विकल्प निम्नानुसार हैं:

विकल्प FSM कंपाइलर FSM एक्सप्लोरर संसाधन साझाकरण रीटाइमिंग

set_option Tcl कमांड विकल्प -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। ओके पर क्लिक करें।

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
4. संश्लेषण चलाने के लिए रन बटन पर क्लिक करें।
सॉफ्टवेयर आपके द्वारा निर्धारित विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।
एचडीएल विश्लेषक डेटाबेस जनरेशन
डिफ़ॉल्ट रूप से, सॉफ़्टवेयर संपूर्ण डिज़ाइन को पढ़ता है, लॉजिक ऑप्टिमाइज़ेशन और टाइमिंग प्रोपेगेशन करता है, और आउटपुट को एकल नेटलिस्ट (एसआरएस) में लिखता है। जैसे-जैसे डिज़ाइन बड़े होते जाते हैं, डिज़ाइन को चलाने और डीबग करने का समय अधिक चुनौतीपूर्ण होता जाता है।
यह विकल्प संकलक को डिज़ाइन को कई मॉड्यूल में पूर्व-विभाजित करने की अनुमति देता है जो अलग-अलग नेटलिस्ट में लिखे जाते हैं files (srs)। इस विकल्प को सक्षम करने के लिए, कार्यान्वयन विकल्प संवाद बॉक्स के विकल्प टैब पर HDL विश्लेषक डेटाबेस जनरेशन चेकबॉक्स का चयन करें। यह सुविधा बड़े डिज़ाइनों के लिए मेमोरी उपयोग में उल्लेखनीय सुधार करती है।
इस सुविधा को निम्नलिखित set_option Tcl कमांड का उपयोग करके Tcl स्क्रिप्ट विंडो से भी सक्षम किया जा सकता है:
set_option -hdl_qload 1
एक बार जब HDL विश्लेषक डेटाबेस जनरेशन विकल्प सक्षम हो जाता है, तो HDL विश्लेषक उपकरण में वृद्धिशील त्वरित लोड विकल्प का उपयोग करके या तो एकल नेटलिस्ट (एसआरएस) या कई शीर्ष-स्तरीय आरटीएल मॉड्यूल नेटलिस्ट (एसआरएस) का उपयोग करके डिज़ाइन प्रदर्शित करें। उपकरण लाभ उठा सकता हैtagकेवल प्रभावित डिज़ाइन पदानुक्रम को गतिशील रूप से लोड करके इस सुविधा का उपयोग करें। उदाहरण के लिएampले, पदानुक्रम ब्राउज़र त्वरित लोड के लिए आवश्यकतानुसार केवल निम्न स्तर के पदानुक्रम का विस्तार कर सकता है। वृद्धिशील त्वरित लोड विकल्प HDL विश्लेषक विकल्प संवाद बॉक्स के सामान्य पैनल पर स्थित है। पृष्ठ 304 पर सामान्य पैनल देखें।

वैश्विक आवृत्ति और बाधा निर्दिष्ट करना Files

यह प्रक्रिया आपको बताती है कि वैश्विक आवृत्ति कैसे सेट करें और प्रतिबंध निर्दिष्ट करें fileकार्यान्वयन के लिए है।

1. वैश्विक आवृत्ति सेट करने के लिए, निम्न में से कोई एक कार्य करें:

प्रोजेक्ट में वैश्विक आवृत्ति टाइप करें view.

कार्यान्वयन बटन पर क्लिक करके कार्यान्वयन विकल्प फ़ॉर्म खोलें

विकल्प बटन बाधा टैब.

चयन

परियोजना->कार्यान्वयन

विकल्प,

और

क्लिक

द

समतुल्य Tcl set_option कमांड -frequency frequencyValue है।

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लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना अध्याय 4: लॉजिक सिंथेसिस प्रोजेक्ट सेट करना
आप स्थानीय प्रतिबंधों के साथ वैश्विक आवृत्ति को ओवरराइड कर सकते हैं, जैसा कि पृष्ठ 119 पर SCOPE प्रतिबंध निर्दिष्ट करना में वर्णित है। Synplify Pro टूल में, आप वैश्विक आवृत्ति सेट करने के बजाय अपने डिज़ाइन के लिए स्वचालित रूप से क्लॉक प्रतिबंध उत्पन्न कर सकते हैं। विवरण के लिए पृष्ठ 291 पर ऑटो प्रतिबंधों का उपयोग करना देखें।
वैश्विक आवृत्ति और बाधा परियोजना View
कार्यान्वयन विकल्प->बाधाएं

2. बाधा निर्दिष्ट करने के लिए fileकार्यान्वयन के लिए, निम्न में से कोई एक कार्य करें:
प्रोजेक्ट-> कार्यान्वयन विकल्प-> प्रतिबंध चुनें। प्रतिबंध की जाँच करें
fileजिन्हें आप प्रोजेक्ट में उपयोग करना चाहते हैं.
कार्यान्वयन विकल्प->बाधा पैनल से, आप यह भी क्लिक कर सकते हैं
बाधा जोड़ें file.
जिस कार्यान्वयन का आप उपयोग करना चाहते हैं उसे चुनकर, जोड़ें पर क्लिक करें File में
परियोजना view, और बाधा जोड़ें fileआपको जरूरत है

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
बाधा उत्पन्न करना fileअधिक जानकारी के लिए, पृष्ठ 119 पर SCOPE प्रतिबंध निर्दिष्ट करना देखें।
3. बाधा दूर करने के लिए fileकिसी कार्यान्वयन से संबंधित किसी भी समस्या के लिए, निम्न में से कोई एक कार्य करें:
प्रोजेक्ट-> कार्यान्वयन विकल्प-> बाधाएं चुनें। चेकबॉक्स पर क्लिक करें
के पास file नाम।
परियोजना में view, बाधा पर राइट-क्लिक करें file हटाया जाना और
प्रोजेक्ट से निकालें का चयन करें.
इससे बाधा दूर हो जाती है file कार्यान्वयन से हटाता है, लेकिन उसे हटाता नहीं है।
4. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। ओके पर क्लिक करें।
जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ्टवेयर आपके द्वारा निर्धारित विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।
परिणाम विकल्प निर्दिष्ट करना
यह अनुभाग आपको दिखाता है कि संश्लेषण रन के आउटपुट के लिए मानदंड कैसे निर्दिष्ट करें।
1. कार्यान्वयन विकल्प बटन पर क्लिक करके या प्रोजेक्ट-> कार्यान्वयन विकल्प चुनकर कार्यान्वयन विकल्प फ़ॉर्म खोलें, और शीर्ष पर कार्यान्वयन परिणाम टैब पर क्लिक करें।

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2. आउटपुट निर्दिष्ट करें fileआप जो उत्पन्न करना चाहते हैं.
मैप्ड नेटलिस्ट उत्पन्न करने के लिए files पर, मैप्ड वेरिलॉग नेटलिस्ट लिखें या लिखें पर क्लिक करें
मैप किया गया VHDL नेटलिस्ट.
विक्रेता-विशिष्ट बाधा उत्पन्न करने के लिए file आगे की टिप्पणी के लिए,
विक्रेता प्रतिबंध लिखें पर क्लिक करें Fileइस रिपोर्ट के विवरण के लिए, संदर्भ पुस्तिका के पृष्ठ 270 पर बाधा जाँच रिपोर्ट देखें। अधिक जानकारी के लिए, संदर्भ पुस्तिका के पृष्ठ 56 पर देखें।
3. वह निर्देशिका सेट करें जिसमें आप परिणाम लिखना चाहते हैं।
4. आउटपुट के लिए प्रारूप सेट करें fileस्क्रिप्टिंग के लिए समतुल्य Tcl कमांड project -result_format format है।
आप नाम-मैपिंग को नियंत्रित करने के लिए विशेषताएँ भी सेट करना चाह सकते हैं। विवरण के लिए, संदर्भ मैनुअल में उपयुक्त विक्रेता अध्याय देखें।
5. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। ओके पर क्लिक करें।
जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ्टवेयर आपके द्वारा निर्धारित विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
समय रिपोर्ट आउटपुट निर्दिष्ट करना
आप निम्नलिखित विकल्प सेट करके यह निर्धारित कर सकते हैं कि समय रिपोर्ट में कितना रिपोर्ट किया जाए।
1. प्रोजेक्ट-> कार्यान्वयन विकल्प का चयन करें, और टाइमिंग रिपोर्ट टैब पर क्लिक करें। 2. उन महत्वपूर्ण पथों की संख्या निर्धारित करें जिन्हें आप सॉफ़्टवेयर से रिपोर्ट करवाना चाहते हैं।

3. उन आरंभ और अंत बिंदुओं की संख्या निर्दिष्ट करें जिन्हें आप महत्वपूर्ण पथ अनुभागों में रिपोर्ट देखना चाहते हैं।
4. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। OK पर क्लिक करें। जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ़्टवेयर आपके द्वारा सेट किए गए विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।
वेरिलॉग और VHDL विकल्प सेट करना
जब आप Verilog और VHDL स्रोत सेट अप करते हैं fileअपने प्रोजेक्ट में, आप कुछ कंपाइलर विकल्प भी निर्दिष्ट कर सकते हैं।
वेरिलॉग सेटिंग File विकल्प
आपने Verilog सेट किया file विकल्पों में से किसी एक को चुनकर प्रोजेक्ट-> कार्यान्वयन विकल्प-> वेरिलॉग, या विकल्प-> वेरिलॉग कंपाइलर कॉन्फ़िगर करें।

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1. उपयोग करने हेतु वेरिलॉग प्रारूप निर्दिष्ट करें।
सभी के लिए कंपाइलर को वैश्विक रूप से सेट करने के लिए fileप्रोजेक्ट में, का चयन करें
प्रोजेक्ट-> कार्यान्वयन विकल्प-> वेरिलॉग। यदि आप वेरिलॉग 2001 या सिस्टमवेरिलॉग का उपयोग कर रहे हैं, तो समर्थित निर्माणों के लिए संदर्भ मैनुअल देखें।
किसी प्रति पर वेरिलॉग कंपाइलर निर्दिष्ट करने के लिए file आधार, का चयन करें file में
परियोजना view.राइट-क्लिक करें और चुनें File विकल्प. उपयुक्त कंपाइलर चुनें. डिफ़ॉल्ट Verilog file नए प्रोजेक्ट के लिए प्रारूप सिस्टमवेरिलॉग है।

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
2. यदि आपने प्रोजेक्ट में पहले से ऐसा नहीं किया है तो शीर्ष-स्तरीय मॉड्यूल निर्दिष्ट करें view.
3. स्रोत कोड से पैरामीटर निकालने के लिए, निम्नलिखित करें:
पैरामीटर्स निकालें पर क्लिक करें। डिफ़ॉल्ट को ओवरराइड करने के लिए, पैरामीटर के लिए नया मान दर्ज करें।
सॉफ़्टवेयर केवल वर्तमान कार्यान्वयन के लिए नए मान का उपयोग करता है। ध्यान दें कि मिश्रित डिज़ाइन के लिए पैरामीटर निष्कर्षण समर्थित नहीं है।

4. कंपाइलर डायरेक्टिव्स में डायरेक्टिव टाइप करें, स्टेटमेंट्स को अलग करने के लिए स्पेस का इस्तेमाल करें। आप ऐसे डायरेक्टिव टाइप कर सकते हैं जिन्हें आप आमतौर पर कोड में 'ifdef और `define स्टेटमेंट्स के साथ दर्ज करते हैं। उदाहरण के लिएampयदि ABC=30 है तो सॉफ्टवेयर प्रोजेक्ट में निम्नलिखित कथन लिखता है file:
set_option -hdl_define -set “ABC=30”
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लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना अध्याय 4: लॉजिक सिंथेसिस प्रोजेक्ट सेट करना
5. पथ क्रम शामिल करें में, Verilog के लिए शामिल आदेशों के लिए खोज पथ निर्दिष्ट करें fileआपके प्रोजेक्ट में मौजूद पथों को जोड़ें, हटाएं या उन्हें पुनः क्रमित करने के लिए बॉक्स के ऊपरी दाएँ कोने में दिए गए बटन का उपयोग करें।
6. लाइब्रेरी निर्देशिकाओं में, उस निर्देशिका का पथ निर्दिष्ट करें जिसमें लाइब्रेरी है fileअपने प्रोजेक्ट के लिए पथ जोड़ें, हटाएं या पुनः क्रमित करें। पथ जोड़ने, हटाने या पुनः क्रमित करने के लिए बॉक्स के ऊपरी दाएँ कोने में स्थित बटनों का उपयोग करें।
7. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। OK पर क्लिक करें। जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ़्टवेयर आपके द्वारा सेट किए गए विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।

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अध्याय 4: लॉजिक सिंथेसिस परियोजना की स्थापना लॉजिक सिंथेसिस कार्यान्वयन विकल्प की स्थापना
VHDL सेटिंग File विकल्प
आपने VHDL सेट किया file विकल्पों में से किसी एक को चुनकर प्रोजेक्ट-> कार्यान्वयन विकल्प-> VHDL, या विकल्प-> VHDL कंपाइलर कॉन्फ़िगर करें।

VHDL स्रोत के लिए, आप नीचे वर्णित विकल्प निर्दिष्ट कर सकते हैं।
1. यदि आपने प्रोजेक्ट में पहले से ऐसा नहीं किया है तो शीर्ष-स्तरीय मॉड्यूल निर्दिष्ट करें viewयदि शीर्ष-स्तरीय मॉड्यूल डिफ़ॉल्ट कार्य लाइब्रेरी में स्थित नहीं है, तो आपको वह लाइब्रेरी निर्दिष्ट करनी होगी जहाँ कंपाइलर मॉड्यूल ढूँढ सकता है। ऐसा कैसे करें, इसकी जानकारी के लिए, पृष्ठ 200 पर VHDL पैनल देखें।
आप इस विकल्प का उपयोग मिश्रित भाषा डिज़ाइन के लिए भी कर सकते हैं या जब आप एक मॉड्यूल निर्दिष्ट करना चाहते हैं जो योजनाबद्ध में एचडीएल विश्लेषक प्रदर्शन और एलडीओईबगिंग के लिए वास्तविक शीर्ष-स्तरीय इकाई नहीं है view2. उपयोगकर्ता-परिभाषित स्टेट मशीन एनकोडिंग के लिए, निम्नलिखित करें:
आप जिस प्रकार की एनकोडिंग का उपयोग करना चाहते हैं उसे निर्दिष्ट करें।

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लॉजिक सिंथेसिस कार्यान्वयन विकल्प सेट करना अध्याय 4: लॉजिक सिंथेसिस प्रोजेक्ट सेट करना
FSM कंपाइलर को अक्षम करें.
जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ़्टवेयर स्टेट मशीनों को एनकोड करने के लिए आपके द्वारा यहाँ सेट किए गए कंपाइलर निर्देशों का उपयोग करता है और FSM कंपाइलर नहीं चलाता है, जो कंपाइलर निर्देशों को ओवरराइड कर देगा। वैकल्पिक रूप से, आप syn_encoding विशेषता के साथ स्टेट मशीनों को परिभाषित कर सकते हैं, जैसा कि VHDL में स्टेट मशीनों को परिभाषित करना, पृष्ठ 308 पर वर्णित है।
3. स्रोत कोड से जेनरिक निकालने के लिए, यह करें:
जेनेरिक स्थिरांक निकालें पर क्लिक करें। डिफ़ॉल्ट को ओवरराइड करने के लिए, जेनेरिक के लिए एक नया मान दर्ज करें।
सॉफ़्टवेयर केवल वर्तमान कार्यान्वयन के लिए नए मान का उपयोग करता है। ध्यान दें कि यदि आपके पास मिश्रित भाषा डिज़ाइन है तो आप जेनेरिक्स को निकाल नहीं सकते।

4. प्रक्रिया/ब्लॉक सीमाओं के पार ट्राइस्टेट्स को पुश करने के लिए, जाँच करें कि पुश ट्राइस्टेट्स सक्षम है। विस्तृत जानकारी के लिए, संदर्भ मैनुअल में पृष्ठ 212 पर पुश ट्राइस्टेट्स विकल्प देखें।
5. संश्लेषण_ऑन और संश्लेषण_ऑफ़ निर्देशों की व्याख्या निर्धारित करें:
संकलक को संश्लेषण_ऑन और संश्लेषण_ऑफ निर्देशों की व्याख्या करने के लिए
जैसे कि अनुवाद चालू/बंद, अनुवाद चालू/बंद विकल्प के रूप में कार्यान्वित संश्लेषण चालू/बंद को सक्षम करें।
संश्लेषण_ऑन और संश्लेषण_ऑफ़ निर्देशों को अनदेखा करने के लिए, सुनिश्चित करें कि
यह विकल्प चेक नहीं किया गया है। अधिक जानकारी के लिए संदर्भ मैनुअल में पृष्ठ 226 पर अनुवाद_बंद/अनुवाद_चालन देखें।

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

विशेषताएँ और निर्देश निर्दिष्ट करना

6. आवश्यकतानुसार अन्य कार्यान्वयन विकल्प सेट करें (विकल्पों की सूची के लिए पृष्ठ 75 पर लॉजिक संश्लेषण कार्यान्वयन विकल्प सेट करना देखें)। ओके पर क्लिक करें।
जब आप डिज़ाइन को संश्लेषित करते हैं, तो सॉफ्टवेयर आपके द्वारा निर्धारित विकल्पों का उपयोग करके डिज़ाइन को संकलित और मैप करता है।

विशेषताएँ और निर्देश निर्दिष्ट करना

विशेषताएँ और निर्देश वे विनिर्देश हैं जिन्हें आप डिज़ाइन ऑब्जेक्ट्स को यह नियंत्रित करने के लिए निर्दिष्ट करते हैं कि आपके डिज़ाइन का विश्लेषण, अनुकूलन और मानचित्रण किस प्रकार किया जाता है।
विशेषताएँ मैपिंग ऑप्टिमाइज़ेशन को नियंत्रित करती हैं और निर्देश कंपाइलर ऑप्टिमाइज़ेशन को नियंत्रित करते हैं। इस अंतर के कारण, आपको स्रोत कोड में निर्देश निर्दिष्ट करने होंगे। यह तालिका उन विधियों का वर्णन करती है जो विशेषता और निर्देश विनिर्देश बनाने के लिए उपलब्ध हैं:

VHDL वेरिलॉग SCOPE संपादक बाधाएँ File

विशेषताएँ हाँ हाँ हाँ हाँ

निर्देश हां हां नहीं नहीं

SCOPE संपादक या बाधाओं में विशेषताओं को निर्दिष्ट करना बेहतर है file, क्योंकि आपको पहले डिज़ाइन को फिर से संकलित करने की ज़रूरत नहीं है। निर्देशों के लिए, आपको उन्हें प्रभावी बनाने के लिए डिज़ाइन को संकलित करना होगा।
यदि SCOPE/बाधाएं file और एचडीएल स्रोत कोड को किसी डिज़ाइन के लिए निर्दिष्ट किया जाता है, संघर्ष होने पर बाधाओं को प्राथमिकता दी जाती है।
अधिक जानकारी के लिए कृपया निम्नलिखित देखें:
· VHDL में विशेषताएँ और निर्देश निर्दिष्ट करना, पृष्ठ 91 पर · Verilog में विशेषताएँ और निर्देश निर्दिष्ट करना, पृष्ठ 92 पर · SCOPE संपादक का उपयोग करके विशेषताएँ निर्दिष्ट करना, पृष्ठ 93 पर · बाधाओं में विशेषताएँ निर्दिष्ट करना File, पृष्ठ 97 पर

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विशेषताएँ और निर्देश निर्दिष्ट करना

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

VHDL में विशेषताएँ और निर्देश निर्दिष्ट करना
आप ऑब्जेक्ट में विशेषताएँ जोड़ने के लिए अन्य विधियों का उपयोग कर सकते हैं, जैसा कि पृष्ठ 90 पर विशेषताएँ और निर्देश निर्दिष्ट करना में सूचीबद्ध है। हालाँकि, आप केवल स्रोत कोड में निर्देश निर्दिष्ट कर सकते हैं। VHDL में विशेषताएँ और निर्देश परिभाषित करने के दो तरीके हैं:
· पूर्वनिर्धारित विशेषता पैकेज का उपयोग करना
· हर बार उपयोग किए जाने पर विशेषता की घोषणा करना
VHDL विशेषता सिंटैक्स के विवरण के लिए, संदर्भ मैनुअल में पृष्ठ 561 पर VHDL विशेषता और निर्देश सिंटैक्स देखें।

पूर्वनिर्धारित VHDL विशेषता पैकेज का उपयोग करना
लाभtagपूर्वनिर्धारित पैकेज का उपयोग करने का नुकसान यह है कि आप हर बार स्रोत कोड में उन्हें शामिल करते समय विशेषताओं और निर्देशों को फिर से परिभाषित करने से बचते हैं।tagइसका कारण यह है कि आपका स्रोत कोड कम पोर्टेबल है। विशेषता पैकेज installDirectory/lib/vhd/synattr.vhd में स्थित है।
1. सॉफ़्टवेयर लाइब्रेरी में शामिल पूर्वनिर्धारित विशेषता पैकेज का उपयोग करने के लिए, सिंटैक्स में ये पंक्तियाँ जोड़ें:
लाइब्रेरी synplify; synplify.attributes.all का उपयोग करें;
2. डिज़ाइन इकाई घोषणा के बाद अपनी इच्छित विशेषता या निर्देश जोड़ें।
घोषणाएँ; विशेषता attribute_name of objectName : objectType मान है;
उदाहरणार्थampपर:
इकाई सरलीकृतएफएफ पोर्ट है (q: आउट बिट_वेक्टर (7 डाउनटू 0); d: इन बिट_वेक्टर (7 डाउनटू 0); clk: इन बिट);
clk की विशेषता syn_noclockbuf : संकेत सत्य है;
वाक्यविन्यास परंपराओं के विवरण के लिए, संदर्भ मैनुअल में पृष्ठ 561 पर VHDL विशेषता और निर्देश वाक्यविन्यास देखें।
3. स्रोत जोड़ें file परियोजना के लिए.

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

विशेषताएँ और निर्देश निर्दिष्ट करना

VHDL विशेषताएँ और निर्देश घोषित करना
यदि आप विशेषताएँ पैकेज का उपयोग नहीं करते हैं, तो आपको स्रोत कोड में उन्हें शामिल करते समय हर बार विशेषताओं को पुनः परिभाषित करना होगा।
1. हर बार जब आप किसी विशेषता या निर्देश का उपयोग करते हैं, तो उसे निम्नलिखित सिंटैक्स का उपयोग करके डिज़ाइन इकाई घोषणाओं के तुरंत बाद परिभाषित करें:
डिज़ाइन_यूनिट_घोषणा; विशेषता attributeName: डेटाटाइप; ऑब्जेक्टनाम की विशेषता attributeName: ऑब्जेक्टटाइप मान है;
उदाहरणार्थampपर:
इकाई सरलीकृतएफएफ पोर्ट है (q: आउट बिट_वेक्टर (7 डाउनटू 0); d: इन बिट_वेक्टर (7 डाउनटू 0); clk: इन बिट);
विशेषता syn_noclockbuf : बूलियन; clk :signal की विशेषता syn_noclockbuf सत्य है;
2. स्रोत जोड़ें file परियोजना के लिए.

वेरिलॉग में विशेषताएँ और निर्देश निर्दिष्ट करना
आप ऑब्जेक्ट में विशेषताएँ जोड़ने के लिए अन्य विधियों का उपयोग कर सकते हैं, जैसा कि पृष्ठ 90 पर विशेषताएँ और निर्देश निर्दिष्ट करना में वर्णित है। हालाँकि, आप केवल स्रोत कोड में ही निर्देश निर्दिष्ट कर सकते हैं।
वेरिलॉग में संश्लेषण विशेषताएँ और निर्देश पूर्वनिर्धारित नहीं हैं, इसलिए आपको उन्हें टिप्पणियों के रूप में जोड़ना होगा। विशेषता या निर्देश नाम के पहले संश्लेषण कीवर्ड होता है। वेरिलॉग files केस सेंसिटिव होते हैं, इसलिए विशेषताओं और निर्देशों को उनके सिंटैक्स विवरण में प्रस्तुत किए गए अनुसार ही निर्दिष्ट किया जाना चाहिए। सिंटैक्स विवरण के लिए, संदर्भ मैनुअल में पृष्ठ 363 पर वेरिलॉग विशेषता और निर्देश सिंटैक्स देखें।
1. वेरिलॉग में विशेषता या निर्देश जोड़ने के लिए, डिज़ाइन ऑब्जेक्ट के ठीक बाद वेरिलॉग लाइन या ब्लॉक टिप्पणी (सी-स्टाइल) सिंटैक्स का उपयोग करें। ब्लॉक टिप्पणियाँ अर्धविराम से पहले होनी चाहिए, यदि कोई हो।
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विशेषताएँ और निर्देश निर्दिष्ट करना

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

वेरिलॉग ब्लॉक टिप्पणी सिंटैक्स
/* संश्लेषण attributeName = मान */ /* संश्लेषण directoryName = मान */

वेरिलॉग लाइन टिप्पणी सिंटैक्स
// संश्लेषण attributeName = मान // संश्लेषण directoryName = मान

सिंटैक्स नियमों के विवरण के लिए, संदर्भ मैनुअल में पृष्ठ 363 पर वेरिलॉग एट्रिब्यूट और डायरेक्टिव सिंटैक्स देखें। निम्नलिखित हैंampलेस:
मॉड्यूल fifo(आउट, इन) /* संश्लेषण syn_hier = “हार्ड” */;
2. एक ही ऑब्जेक्ट में कई विशेषताएँ या निर्देश जोड़ने के लिए, विशेषताओं को रिक्त स्थान से अलग करें, लेकिन संश्लेषण कीवर्ड को न दोहराएँ। अल्पविराम का उपयोग न करें। उदाहरण के लिएampपर:
केस स्थिति /* संश्लेषण पूर्ण_केस समानांतर_केस */;
3. यदि एकल Verilog reg कथन का उपयोग करके कई रजिस्टर परिभाषित किए गए हैं और उन पर एक विशेषता लागू की गई है, तो संश्लेषण सॉफ़्टवेयर केवल reg कथन में अंतिम घोषित रजिस्टर को लागू करता है। उदाहरण के लिएampपर:
reg [5:0] q, q_a, q_b, q_c, q_d /* संश्लेषण syn_preserve=1 */;
syn_preserve विशेषता केवल q_d पर लागू होती है। संश्लेषण उपकरणों के लिए यह अपेक्षित व्यवहार है। इस विशेषता को सभी रजिस्टरों पर लागू करने के लिए, आपको प्रत्येक रजिस्टर के लिए एक अलग Verilog reg कथन का उपयोग करना होगा और विशेषता को लागू करना होगा।

SCOPE संपादक का उपयोग करके विशेषताएँ निर्दिष्ट करना
SCOPE विंडो किसी भी विशेषता को जोड़ने के लिए उपयोग में आसान इंटरफ़ेस प्रदान करती है। आप इसका उपयोग निर्देश जोड़ने के लिए नहीं कर सकते, क्योंकि उन्हें स्रोत में जोड़ा जाना चाहिए file(देखें VHDL में विशेषताएँ और निर्देश निर्दिष्ट करना, पृष्ठ 91 पर या Verilog में विशेषताएँ और निर्देश निर्दिष्ट करना, पृष्ठ 92 पर)। निम्नलिखित प्रक्रिया दिखाती है कि SCOPE विंडो में सीधे विशेषता कैसे जोड़ें।
1. संकलित डिज़ाइन से शुरू करें और SCOPE विंडो खोलें। मौजूदा बाधा में विशेषताएँ जोड़ने के लिए fileमौजूदा पर क्लिक करके SCOPE विंडो खोलें file परियोजना में view. विशेषताओं को नए में जोड़ने के लिए file, SCOPE आइकन पर क्लिक करें और SCOPE विंडो खोलने के लिए Initialize पर क्लिक करें।
2. SCOPE विंडो के नीचे विशेषताएँ टैब पर क्लिक करें।

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अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

विशेषताएँ और निर्देश निर्दिष्ट करना

आप या तो पहले ऑब्जेक्ट का चयन कर सकते हैं (चरण 3) या पहले विशेषता का चयन कर सकते हैं (चरण 4)।

3. ऑब्जेक्ट निर्दिष्ट करने के लिए, ऑब्जेक्ट कॉलम में निम्न में से कोई एक कार्य करें। यदि आपने पहले से ही विशेषता निर्दिष्ट कर दी है, तो ऑब्जेक्ट कॉलम उस विशेषता के लिए केवल मान्य ऑब्जेक्ट विकल्प सूचीबद्ध करता है।
ऑब्जेक्ट फ़िल्टर कॉलम में ऑब्जेक्ट का प्रकार चुनें, और फिर एक चुनें
ऑब्जेक्ट कॉलम में विकल्पों की सूची से ऑब्जेक्ट चुनें। यह सुनिश्चित करने का सबसे अच्छा तरीका है कि आप सही सिंटैक्स के साथ उपयुक्त ऑब्जेक्ट निर्दिष्ट कर रहे हैं।

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विशेषताएँ और निर्देश निर्दिष्ट करना

अध्याय 4: तर्क संश्लेषण परियोजना की स्थापना

उस ऑब्जेक्ट को खींचें जिससे आप विशेषता जोड़ना चाहते हैं
आरटीएल या प्रौद्योगिकी viewSCOPE विंडो में ऑब्जेक्ट कॉलम में s. कुछ विशेषताओं के लिए, ड्रैग और ड्रॉप करने से सही ऑब्जेक्ट का चयन नहीं हो सकता है। उदाहरण के लिएampले, यदि आप एक मॉड्यूल या इकाई जैसे और गेट पर syn_hier सेट करना चाहते हैं, तो आपको इसे सेट करना होगा view उस मॉड्यूल के लिए। ऑब्जेक्ट में यह सिंटैक्स होगा: Verilog में v:moduleName, या VHDL में v:library.moduleName, जहाँ आप कई लाइब्रेरी रख सकते हैं।
ऑब्जेक्ट कॉलम में ऑब्जेक्ट का नाम लिखें। अगर आपको नहीं पता
नाम के लिए, फाइंड कमांड या ऑब्जेक्ट फ़िल्टर कॉलम का उपयोग करें। जहाँ आवश्यक हो, वहाँ ऑब्जेक्ट के लिए उपयुक्त उपसर्ग टाइप करना सुनिश्चित करें। उदाहरण के लिएample, किसी विशेषता को सेट करने के लिए view, आपको मॉड्यूल या इकाई नाम में v: उपसर्ग जोड़ना होगा। VHDL के लिए, आपको लाइब्रेरी के साथ-साथ मॉड्यूल नाम भी निर्दिष्ट करना पड़ सकता है।
4. यदि आपने पहले ऑब्जेक्ट निर्दिष्ट किया है, तो अब आप विशेषता निर्दिष्ट कर सकते हैं। सूची आपके द्वारा चयनित ऑब्जेक्ट के प्रकार के लिए केवल मान्य विशेषताएँ दिखाती है। विशेषता कॉलम में माउस बटन को दबाकर और सूची से एक विशेषता का चयन करके विशेषता निर्दिष्ट करें।

यदि आपने पहले ऑब्जेक्ट का चयन किया है, तो उपलब्ध विकल्प चयनित ऑब्जेक्ट और आपके द्वारा उपयोग की जा रही तकनीक द्वारा निर्धारित किए जाते हैं। यदि आपने पहले विशेषता का चयन किया है, तो उपलब्ध विकल्प तकनीक द्वारा निर्धारित किए जाते हैं।
जब आप कोई विशेषता चुनते हैं, तो SCOPE विंडो आपको बताती है कि आपको उस विशेषता के लिए किस तरह का मान दर्ज करना चाहिए और विशेषता का संक्षिप्त विवरण प्रदान करती है। यदि आपने पहले विशेषता चुनी है, तो वापस जाकर ऑब्जेक्ट निर्दिष्ट करना सुनिश्चित करें।
5. मान भरें। मान कॉलम में माउस बटन को दबाए रखें, और सूची से चुनें। आप मान भी टाइप कर सकते हैं।

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अध्याय 4: तर्क प्रणाली स्थापित करना

दस्तावेज़ / संसाधन

SYnOPSYS FPGA संश्लेषण Synplify प्रो माइक्रोसेमी संस्करण के लिए [पीडीएफ] उपयोगकर्ता गाइड
FPGA संश्लेषण सिंप्लिफ़ाई प्रो माइक्रोसेमी संस्करण के लिए, संश्लेषण सिंप्लिफ़ाई प्रो माइक्रोसेमी संस्करण के लिए, सिंप्लिफ़ाई प्रो माइक्रोसेमी संस्करण के लिए, प्रो माइक्रोसेमी संस्करण के लिए, माइक्रोसेमी संस्करण, संस्करण

संदर्भ

उपयोगकर्ता पुस्तिका

SYnOPSYS FPGA संश्लेषण Synplify प्रो माइक्रोसेमी संस्करण उपयोगकर्ता गाइड के लिए

FPGA संश्लेषण सिंप्लिफ़ाई प्रो माइक्रोसेमी संस्करण के लिए

विशेष विवरण

उत्पाद की जानकारी

उत्पाद उपयोग निर्देश

अध्याय 1 परिचय

दस्तावेज़ का दायरा

शुरू करना

यूजर इंटरफ़ेस ख़त्मview

अध्याय 2: FPGA संश्लेषण डिजाइन प्रवाह

अध्याय 3: इनपुट तैयार करना

सामान्य प्रश्न

प्रश्न: क्या मैं दस्तावेज़ों की प्रतियां बना सकता हूँ?

प्रश्न: मैं सॉफ्टवेयर कैसे शुरू करूं?

प्रश्न: इस उपयोगकर्ता मार्गदर्शिका का लक्षित पाठक वर्ग कौन है?

दस्तावेज़ / संसाधन

संदर्भ

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