SYnOPSYS FPGA Synthesis Synplify Pro untuk Panduan Pengguna Edisi Microsemi

Synopsys FPGA Synthesis – Synplify Pro untuk Edisi Microsemi
ialah alat yang komprehensif untuk pelaksanaan FPGA dengan pelbagai
ciri yang direka untuk membantu pengguna dalam sintesis dan reka bentuk logik
mengalir.

Arahan Penggunaan Produk

Bab 1: Pengenalan

Bab ini memberikan pengakhiranview daripada Synopsys FPGA dan
Produk Prototaip, Alat Pelaksanaan FPGA dan Synopsys FPGA
Ciri Alat.

Skop Dokumen

Set dokumen termasuk maklumat tentang ciri produk
dan bertujuan untuk pengguna yang berminat dalam sintesis dan reka bentuk FPGA
mengalir.

Bermula

Untuk mula menggunakan perisian, lancarkannya mengikut yang disediakan
arahan dan rujuk kepada panduan pengguna untuk mendapatkan bantuan.

Antara Muka Pengguna Overview

Biasakan diri anda dengan antara muka pengguna dengan cekap
menavigasi melalui ciri perisian.

Bab 2: Aliran Reka Bentuk Sintesis FPGA

Bab ini memperincikan Aliran Reka Bentuk Sintesis Logik untuk FPGA
sintesis.

Bab 3: Menyediakan Input

Ketahui cara menggunakan Sumber Bahasa Campuran Files dan Incremental
Pengkompil untuk penyediaan input yang cekap.

Nota: Berhati-hati dengan sebarang batasan yang berkaitan
dengan menggunakan Pengkompil Inkremental.

Soalan Lazim

S: Bolehkah saya membuat salinan dokumentasi?

J: Ya, perjanjian lesen membenarkan membuat salinan untuk dalaman
gunakan hanya dengan atribusi yang betul.

S: Bagaimanakah cara saya memulakan perisian?

J: Rujuk bahagian “Bermula” dalam Bab 1
panduan pengguna untuk arahan terperinci tentang memulakan perisian.

S: Apakah khalayak yang dimaksudkan untuk panduan pengguna ini?

J: Panduan pengguna ditujukan kepada individu yang berminat dengan FPGA
aliran sintesis dan reka bentuk.

View Fullscreen

Synopsys FPGA Synthesis
Synplify Pro untuk Edisi Microsemi
Panduan Pengguna
Oktober 2014

Notis Hak Cipta dan Maklumat Hak Milik
Hak Cipta © 2014 Synopsys, Inc. Semua hak terpelihara. Perisian dan dokumentasi ini mengandungi maklumat sulit dan proprietari yang menjadi hak milik Synopsys, Inc. Perisian dan dokumentasi disediakan di bawah perjanjian lesen dan boleh digunakan atau disalin hanya mengikut syarat perjanjian lesen. Tiada bahagian perisian dan dokumentasi boleh diterbitkan semula, dihantar, atau diterjemahkan, dalam apa jua bentuk atau dengan sebarang cara, elektronik, mekanikal, manual, optik, atau sebaliknya, tanpa kebenaran bertulis terlebih dahulu daripada Synopsys, Inc., atau sebagaimana yang diperuntukkan secara nyata oleh perjanjian lesen.
Hak untuk Menyalin Dokumentasi
Perjanjian lesen dengan Synopsys membenarkan pemegang lesen membuat salinan dokumentasi untuk kegunaan dalaman sahaja.
Setiap salinan hendaklah termasuk semua hak cipta, tanda dagangan, tanda perkhidmatan, dan notis hak proprietari, jika ada. Pemegang lesen mesti memberikan nombor berurutan kepada semua salinan. Salinan ini hendaklah mengandungi legenda berikut pada muka depan:
"Dokumen ini disalin dengan kebenaran Synopsys, Inc., untuk kegunaan eksklusif ______________________________________ dan pekerjanya. Ini adalah nombor salinan __________."
Penyata Kawalan Destinasi
Semua data teknikal yang terkandung dalam penerbitan ini tertakluk kepada undang-undang kawalan eksport Amerika Syarikat. Pendedahan kepada warga negara lain yang bertentangan dengan undang-undang Amerika Syarikat adalah dilarang. Adalah menjadi tanggungjawab pembaca untuk menentukan peraturan yang berkenaan dan mematuhinya.
LO

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Penafian
SYNOPSYS, INC., DAN PEMBAWA LESENNYA TIDAK MEMBUAT SEBARANG JENIS JAMINAN, TERSURAT MAUPUN TERSIRAT, BERKENAAN BAHAN INI, TERMASUK, TETAPI TIDAK TERHAD KEPADA, WARANTI TERSIRAT KEBOLEH DAGANG DAN KESESUAIAN UNTUK KESESUAIAN TERTENTU.
Tanda Dagangan Berdaftar (®)
Synopsys, AEON, AMPS, Astro, Teknologi Sintesis Pengekstrakan Gelagat, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, METeols Leda, MASTTools, LightTools, MASTTools, LightTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Penyusun Fizikal, PrimeTime, SKOP, Keputusan Lebih Baik, SiVL, SNUG, SolvNet, Fokus Sonic, Sistem Memori STAR, Bersindiket, Synplicity, logo Synplicity, Synplify, Synplify Pro, Synthesis Optimization Constraints, VTRAXMA Vera, dan YIELDdirector ialah tanda dagangan berdaftar Synopsys, Inc.
Tanda Dagangan (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, Pakar DC, DC Professional, DC Ultra, Penganalisis Reka Bentuk, Visi Reka Bentuk, Reka Bentuk SilikonHDLpse, DiscoveryPoy Designer, DirecterHDLpse, DiscoveryPoros Encore, EPIC, Galaxy, HANEX, Penyusun HDL, Hercules, Teknologi Pengoptimuman Hierarki, Sistem Prototaip ASIC berprestasi tinggi, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Musytari, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Library Compilersport, Macro-Passport Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Penyusun Modul, MultiPoint, ORAengineering, Penganalisis Fizikal, Planet, Planet-PL, Polaris, Penyusun Kuasa, Raphael, RippledMixer, Zuhal, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimRecall, Star-RCXT, SystemReka bentuk, Star-RCXT, SystemRekabentuk, Star-RCXT, SystemReka Bentuk, Star-RCXT, SistemReka Bentuk, Star-RCXT, Sistem Compiler Total TSUPREM-4, VCSi, Pengkompil VHDL, VMC dan Penampan Lembaran Kerja ialah tanda dagangan Synopsys, Inc.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Markah Perkhidmatan (sm)
MAP-in, SVP Café dan TAP-in ialah tanda perkhidmatan Synopsys, Inc. SystemC ialah tanda dagangan Open SystemC Initiative dan digunakan di bawah lesen. ARM dan AMBA ialah tanda dagangan berdaftar ARM Limited. Sabre ialah tanda dagangan berdaftar Perkongsian Terhad SabreMark dan digunakan di bawah lesen. Semua produk atau nama syarikat lain mungkin merupakan tanda dagangan pemilik masing-masing.
Dicetak di Amerika Syarikat Oktober 2014

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

kandungan

Bab 1: Pengenalan
Synopsys FPGA dan Produk Prototaip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Alat Perlaksanaan FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Ciri Alat FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Skop Dokumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Set Dokumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Khalayak . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Bermula. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Memulakan Perisian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Mendapatkan Bantuan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Antara Muka Pengguna Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Bab 2: Aliran Reka Bentuk Sintesis FPGA
Aliran Reka Bentuk Sintesis Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Bab 3: Menyediakan Input
Menyediakan Sumber HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Mencipta Sumber HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Menggunakan Editor Bantuan Konteks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Menyemak Sumber HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam . . . . . . . . . . . . . . . . . . . . 35 Menetapkan Keutamaan Tetingkap Penyuntingan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Menggunakan Editor Teks Luaran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Menggunakan Sambungan Perpustakaan untuk Perpustakaan Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Menggunakan Sumber Bahasa Campuran Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Menggunakan Pengkompil Inkremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Had . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Menggunakan Structural Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Had . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bekerja dengan Kekangan Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Bila Perlu Menggunakan Kekangan Filemelebihi Kod Sumber. . . . . . . . . . . . . . . . . . . . . . . . 53 Menggunakan Editor Teks untuk Kekangan Files (Legasi) . . . . . . . . . . . . . . . . . . . . . . . . 54 Garis Panduan Sintaks Tcl untuk Kekangan Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Menyemak Kekangan Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Bab 4: Menyediakan Projek Sintesis Logik
Menyediakan Projek Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Mencipta Projek File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Membuka Projek Sedia Ada File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Membuat Perubahan pada Projek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Menetapkan Projek View Keutamaan Paparan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Mengemas kini Verilog Sertakan Laluan dalam Projek Lama Files . . . . . . . . . . . . . . . . . . . . 65
Menguruskan Projek File Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Mencipta Folder Tersuai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Memanipulasi Folder Projek Tersuai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Memanipulasi Adat Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Menetapkan Pelaksanaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Bekerja dengan Pelbagai Pelaksanaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Menetapkan Pilihan Pelaksanaan Sintesis Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Menetapkan Pilihan Peranti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Menetapkan Pilihan Pengoptimuman . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Menentukan Kekerapan dan Kekangan Global Files . . . . . . . . . . . . . . . . . . . . . . 80 Menentukan Pilihan Keputusan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Menentukan Output Laporan Masa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Menetapkan Pilihan Verilog dan VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Menentukan Atribut dan Arahan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Menentukan Atribut dan Arahan dalam VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Menentukan Atribut dan Arahan dalam Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Menentukan Atribut Menggunakan Editor SKOP . . . . . . . . . . . . . . . . . . . . . . . . . 93 Menentukan Atribut dalam Kekangan File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Mencari Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Mengenal pasti Files untuk Cari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Menapis Files untuk Cari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Memulakan Pencarian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Hasil Carian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Mengarkib Files dan Projek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arkibkan Projek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Nyah Arkibkan Projek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Salin Projek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Bab 5: Menentukan Kekangan
Menggunakan Editor SKOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Mencipta Kekangan dalam Editor SKOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Mencipta Kekangan Dengan Perintah Templat FDC . . . . . . . . . . . . . . . . 116
Menentukan Kekangan SKOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Memasuki dan Mengedit Skop Kekangan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Menetapkan Kekangan Jam dan Laluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Mentakrifkan Kekangan Input dan Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Menentukan Jenis Pad I/O Standard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Menggunakan TCL View daripada GUI SKOP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Garis Panduan Memasuki dan Mengedit Kekangan . . . . . . . . . . . . . . . . . . . . . . . . 127
Menentukan Pengecualian Masa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Menentukan Dari/Ke/Menerusi Mata untuk Pengecualian Masa . . . . . . . . . . . . . . . . . 130 Menentukan Laluan Berbilang Kitaran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Menentukan Laluan Palsu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Mencari Objek dengan Tcl cari dan kembangkan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Menentukan Corak Carian untuk Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Menapis Tcl Cari Hasil dengan -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Menggunakan Tcl Find Command untuk Mentakrifkan Koleksi . . . . . . . . . . . . . . . . . . . . . 138 Menggunakan Tcl expand Command untuk Mentakrifkan Koleksi . . . . . . . . . . . . . . . . . . 140 Menyemak Tcl cari dan kembangkan Keputusan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Menggunakan Tcl cari dan kembangkan dalam Mod Kelompok . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Menggunakan Koleksi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Perbandingan Kaedah untuk Mentakrifkan Koleksi . . . . . . . . . . . . . . . . . . . . . . . 144 Mencipta dan Menggunakan Koleksi SKOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Mencipta Koleksi menggunakan Perintah Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing dan Memanipulasi Koleksi dengan Perintah Tcl . . . . . . . . . . . . . . . 150
Menukar SDC kepada FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Menggunakan Editor SKOP (Legasi) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Memasuki dan Mengedit SKOP Kekangan (Legasi) . . . . . . . . . . . . . . . . . . . . . 157 Menentukan SKOP Kekangan Masa (Legasi) . . . . . . . . . . . . . . . . . . . . . . . 159 Memasuki Kekangan Lalai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Menetapkan Kekangan Jam dan Laluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Mentakrifkan Jam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Mentakrifkan Kekangan Input dan Output (Legasi) . . . . . . . . . . . . . . . . . . . . . . . 169 Menentukan Laluan Palsu (Legasi) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 6: Mensintesis dan Menganalisis Keputusan
Mensintesis Reka Bentuk Anda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Menjalankan Sintesis Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Menggunakan Semakan Terkini untuk Pengurusan Kerja . . . . . . . . . . . . . . . . . . . . . . 174
Menyemak Log File Keputusan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing dan Bekerja Dengan Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Mengakses Laporan Khusus dengan Pantas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Mengakses Keputusan Dari Jauh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Menganalisis Keputusan Menggunakan Log File Laporan . . . . . . . . . . . . . . . . . . . . . . . . . 189 Menggunakan Tetingkap Jam Tangan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Menyemak Penggunaan Sumber . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Mengendalikan Mesej . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Menyemak Keputusan dalam Mesej Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Menapis Mesej dalam Mesej Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Menapis Mesej daripada Barisan Perintah . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Mengautomasikan Penapisan Mesej dengan Skrip Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Kawalan Mesej . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Amaran Pengendalian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Menggunakan Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Menggunakan Continue on Error untuk Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
Bab 7: Menganalisis dengan Penganalisis HDL dan FSM Viewer
Bekerja dalam Skema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Membezakan Antara Penganalisis HDL Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Membuka Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Object Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Memilih Objek dalam RTL/Teknologi Views . . . . . . . . . . . . . . . . . . . . . . . 215 Bekerja dengan Skema Multisheet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Bergerak Antara Views dalam Tetingkap Skema . . . . . . . . . . . . . . . . . . . . . . . 218 Tetapan Skema View Keutamaan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Mengurus Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Meneroka Hierarki Reka Bentuk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Merentasi Hierarki Reka Bentuk dengan Pelayar Hierarki . . . . . . . . . . . . . . . . 222 Meneroka Hierarki Objek dengan Menolak/Memunculkan . . . . . . . . . . . . . . . . . . . . . . . 223 Meneroka Hierarki Objek bagi Contoh Telus . . . . . . . . . . . . . . . . . . . 228
Mencari Objek . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Semak imbas untuk Mencari Objek dalam Penganalisis HDL Views . . . . . . . . . . . . . . . . . . . . . . . 230 Menggunakan Carian untuk Carian Hierarki dan Terhad . . . . . . . . . . . . . . . . . . . . 232 Menggunakan Kad Liar dengan Perintah Cari . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menggabungkan Carian dengan Penapisan untuk Memperhalusi Carian . . . . . . . . . . . . . . . . . . . . . . 240 Menggunakan Cari untuk Mencari Senarai Netput Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Kuar silang . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Penyelidikan silang dalam RTL/Teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Penyelidikan silang daripada RTL/Teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Penyelidikan silang daripada Tetingkap Editor Teks . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Penyelidikan silang daripada Tetingkap Skrip Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Penyelidikan silang daripada FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Menganalisis Dengan Alat Penganalisis HDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewHierarki dan Konteks Reka Bentuk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Skema Penapisan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Mengembangkan Pin dan Logik Bersih . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Memperluas dan Viewdalam Sambungan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Meratakan Hierarki Skema . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Meminimumkan Penggunaan Memori Semasa Menganalisis Reka Bentuk . . . . . . . . . . . . . . . . . . . 267
Menggunakan FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Bab 8: Menganalisis Masa
Menganalisis Masa dalam Skema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewMaklumat Masa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Menganotasi Maklumat Masa dalam Skema Views . . . . . . . . . . . . . . . . . . 275 Menganalisis Pokok Jam dalam RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewdalam Laluan Kritikal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Mengendalikan Kendur Negatif . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Menjana Laporan Masa Tersuai dengan STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Menggunakan Kekangan Reka Bentuk Analisis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Senario untuk Menggunakan Kekangan Reka Bentuk Analisis . . . . . . . . . . . . . . . . . . . . . . 285 Mencipta ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Menggunakan Nama Objek Dengan Betul dalam adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Menggunakan Kekangan Auto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Keputusan Kekangan Auto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Bab 9: Membuat kesimpulan Objek Aras Tinggi
Mentakrifkan Kotak Hitam untuk Sintesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Menghidupkan Kotak Hitam dan I/O dalam Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Menghidupkan Kotak Hitam dan I/O dalam VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Menambah Kekangan Masa Kotak Hitam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Menambah Atribut Kotak Hitam Lain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Mentakrifkan Mesin Negeri untuk Sintesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Mentakrifkan Mesin Keadaan dalam Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Mentakrifkan Mesin Keadaan dalam VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Menentukan FSM dengan Atribut dan Arahan . . . . . . . . . . . . . . . . . . . . . . . . 309
Menentukan FSM Selamat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferens RAM automatik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Atribut 314 RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Menyimpulkan RAM Blok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Memulakan RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Memulakan RAM dalam Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Memulakan RAM dalam VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Bab 10: Menentukan Pengoptimuman Tahap Reka Bentuk
Petua untuk Pengoptimuman . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Petua Pengoptimuman Umum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Mengoptimumkan untuk Kawasan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Mengoptimumkan Masa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Bersara masa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Mengawal Masa Bersara . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Masa Bersara Cthample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Laporan Pemasa Semula . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Bagaimana Pemasaan Bersara Berfungsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Memelihara Objek daripada Dioptimumkan Jauh . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Menggunakan syn_keep untuk Pemeliharaan atau Replikasi . . . . . . . . . . . . . . . . . . . . . . . 343 Mengawal Hierarki Meratakan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Memelihara Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Mengoptimumkan Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Menetapkan Had Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Mengawal Penimbalan dan Replikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Perkongsian Sumber . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Memasukkan I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Mengoptimumkan Mesin Negeri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Memutuskan bila untuk Mengoptimumkan Mesin Negeri . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Menjalankan FSM Compiler LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Menjalankan FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Memasukkan Probe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menentukan Probe dalam Kod Sumber . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Menambah Atribut Probe Secara Interaktif . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Bab 11: Bekerja dengan Mata Penyusun
Menyusun Asas Mata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages Reka Bentuk Titik Kompilasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Mata Kompilasi Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Mata Penyusun Bersarang . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Susun Jenis Titik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Menyusun Asas Sintesis Titik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompilasi Kekangan Titik Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Model Logik Antara Muka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Pemasaan Antara Muka untuk Mata Kompilasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompilasi Titik Sintesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Sintesis Titik Kompilasi Bertambah . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Anotasi ke hadapan bagi Kekangan Pemasa Titik Kompilasi . . . . . . . . . . . . . . . . 384
Mensintesis Mata Penyusun . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Aliran Titik Kompilasi Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Mencipta Kekangan Peringkat Atas File untuk Compile Points . . . . . . . . . . . . . . . . 388 Menentukan Mata Penyusunan Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Menetapkan Kekangan pada Tahap Compile Point . . . . . . . . . . . . . . . . . . . . . . . . 391 Menganalisis Keputusan Mata Kompilasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Menggunakan Mata Kompilasi dengan Ciri Lain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Menggabungkan Mata Penyusun dengan Pemprosesan Berbilang . . . . . . . . . . . . . . . . . . . . . . . 396
Mensintesis Semula Secara Berperingkat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Mensintesis Semula Mata Kompilasi Secara Berperingkat . . . . . . . . . . . . . . . . . . . . . . . . . 397
Bab 12: Bekerja dengan Input IP
Menjana IP dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Menentukan FIFO dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Menentukan RAM dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Menentukan Byte-Enable RAM dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Menentukan ROM dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Menentukan Penambah/Penolak dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Menentukan Kaunter dengan SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Aliran Penyulitan IP FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Berakhirview Aliran IP FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Penyulitan dan Penyahsulitan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Bekerja dengan IP Disulitkan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyulitkan IP Anda. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Menyulitkan IP dengan Skrip encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Menyulitkan IP dengan Skrip encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Menentukan Kaedah Output Skrip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Menyediakan Pakej IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Menggunakan Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Menggunakan Hyper Source untuk Prototaip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Menggunakan Sumber Hiper untuk Reka Bentuk IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Isyarat 460 Threading Melalui Hierarki Reka Bentuk IP . . . . . . . . . . . . . . . 461
Bab 13: Mengoptimumkan Proses untuk Produktiviti
Menggunakan Mod Kelompok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Menjalankan Mod Kelompok pada Projek File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Menjalankan Mod Kelompok dengan Skrip Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Lesen Beratur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Bekerja dengan Skrip dan Perintah Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Menggunakan Arahan dan Skrip Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Menjana Skrip Kerja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Menetapkan Bilangan Pekerjaan Selari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Mencipta Skrip Sintesis Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Menggunakan Pembolehubah Tcl untuk Mencuba Frekuensi Jam Berbeza . . . . . . . . . . . . . . . . . . 476 Menggunakan Pembolehubah Tcl untuk Mencuba Beberapa Teknologi Sasaran . . . . . . . . . . . . . . . . . 478 Menjalankan Sintesis Bottom-up dengan Skrip . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Mengautomasikan Aliran dengan synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Bab 14: Menggunakan Multiprocessing
Pemprosesan Berbilang Dengan Mata Penyusun . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Menetapkan Kerja Selari Maksimum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Penggunaan Lesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Bab 15: Mengoptimumkan Reka Bentuk Mikrosemi
Mengoptimumkan Reka Bentuk Mikrosemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Menggunakan Kotak Hitam Mikrosemi Pratakrif . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Menggunakan Makro Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Bekerja dengan Reka Bentuk Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Menentukan syn_radhardlevel dalam Kod Sumber . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Bab 16: Bekerja dengan Output Sintesis
Menghantar Maklumat kepada Alat P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menentukan Lokasi Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Menentukan Lokasi untuk Pelabuhan Bas Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . 495 Menentukan Peletakan Makro dan Daftar . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Menjana Output Khusus Vendor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Menyasarkan Output kepada Penjual Anda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Menyesuaikan Format Senarai Net . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Bab 17: Menjalankan Operasi Pasca Sintesis
Menjalankan P&R Secara Automatik selepas Sintesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Bekerja dengan Alat Kenal pasti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Melancarkan daripada Alat Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Mengendalikan Masalah dengan Pelancaran Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Menggunakan Alat Kenal pasti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Menggunakan Mata Kompilasi dengan Alat Kenal pasti . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Mensimulasikan dengan Alat VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

BAB 1
pengenalan
Pengenalan kepada perisian Synplify Pro® ini menerangkan perkara berikut:
· Synopsys FPGA dan Produk Prototaip, pada halaman 16 · Skop Dokumen, pada halaman 21 · Bermula, pada halaman 22 · Antara Muka Pengguna Overview, di muka surat 24

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 1: Pengenalan

Synopsys FPGA dan Produk Prototaip

Synopsys FPGA dan Produk Prototaip
Rajah berikut memaparkan keluarga produk Synopsys FPGA dan Prototaip.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Synopsys FPGA dan Produk Prototaip

Bab 1: Pengenalan

Alat Perlaksanaan FPGA
Produk Synplify Pro dan Synplify Premier ialah alat sintesis RTL yang direka khas untuk FPGA (tatasusunan get boleh atur cara medan) dan CPLD (peranti logik boleh atur cara yang kompleks).

Perisian Synplify Pro Synthesis
Perisian sintesis FPGA Synplify Pro ialah piawaian industri de facto untuk menghasilkan reka bentuk FPGA berprestasi tinggi dan kos efektif. Uniknya
Algoritma Teknologi Sintesis Pengekstrakan Tingkah Laku (BEST), berprestasi
pengoptimuman peringkat tinggi sebelum mensintesis kod RTL ke dalam logik FPGA tertentu. Pendekatan ini membolehkan pengoptimuman unggul merentas FPGA, masa jalan yang pantas dan keupayaan untuk mengendalikan reka bentuk yang sangat besar. Perisian Synplify Pro menyokong binaan bahasa VHDL dan Verilog terkini termasuk SystemVerilog dan VHDL 2008. Alat ini bebas teknologi yang membolehkan penyasaran semula yang cepat dan mudah antara peranti FPGA dan vendor daripada satu projek reka bentuk.

Perisian Synplify Premier Synthesis
Fungsi Synplify Premier ialah superset alat Synplify Pro, menyediakan persekitaran pelaksanaan dan nyahpepijat FPGA muktamad. Ia termasuk set lengkap alatan dan teknologi untuk pereka FPGA termaju, dan juga berfungsi sebagai enjin sintesis untuk prototaip ASIC yang menyasarkan prototaip berasaskan FPGA tunggal.
Produk Synplify Premier menawarkan kedua-dua pereka FPGA dan prototaip ASIC yang menyasarkan FPGA tunggal dengan kaedah pelaksanaan reka bentuk dan nyahpepijat yang paling berkesan. Dari segi pelaksanaan reka bentuk, ia termasuk fungsi untuk penutupan masa, pengesahan logik, penggunaan IP, keserasian ASIC dan pelaksanaan DSP, serta penyepaduan yang ketat dengan alat akhir belakang vendor FPGA. Dari segi nyahpepijat, ia menyediakan pengesahan dalam sistem bagi FPGA yang mempercepatkan proses nyahpepijat secara dramatik, dan juga termasuk kaedah pantas dan tambahan untuk mencari masalah reka bentuk yang sukar difahami.

Ciri Alat FPGA Synopsys
Jadual ini membezakan antara fungsi utama dalam Synplify Pro, Synplify, Synplify Premier dan Synplify Premier dengan produk Design Planner.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 1: Pengenalan

Synopsys FPGA dan Produk Prototaip

Synplify Synplify Pro

Prestasi

Sintesis Pengekstrakan Tingkah Laku

Technology® (BESTTM)

Teras/IP Dijana Penjual

Sokongan (teknologi tertentu)

Penyusun FSM

FSM Explorer

Penukaran Jam Berpagar

Daftar Pipelining

Daftar Pemasaan Semula

Kemasukan Kekangan SCOPE®

Ciri kebolehpercayaan yang tinggi

Tempat-dan-laluan bersepadu

Analisis

Penganalisis HDL®

Pilihan

Penganalisis Masa

Titik ke titik

FSM Viewer

Kuar silang

Penciptaan Titik Probe

Identify® Instrumentor

Kenal pasti Penyahpepijat

Analisis kuasa (SAIF)

Reka Bentuk Fizikal

Rancangan Reka Bentuk File

Tugasan Logik kepada Kawasan

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Synopsys FPGA dan Produk Prototaip

Bab 1: Pengenalan

Anggaran Kawasan dan Kapasiti Rantau Pin Tugasan Pengoptimuman Fizikal Sintesis Fizikal Penganalisis Fizikal Synopsys DesignWare® Foundation Library Masa Jalan Reka Bentuk Hierarki Dipertingkatkan Pengoptimuman Sintesis Pantas Pengumpulan Berbilang Pemprosesan pada Ralat Reka Bentuk Pasukan Reka Bentuk Bahasa Campuran Mata Kompilasi Reka Bentuk Hierarki Mod Kelompok Benar&Mod Batch R (Lesen Terapung sahaja) Anotasi belakang Pengesahan Formal Data P&R

Synplify Synplify Pro

xxxx

–

Kenalpasti Kesepaduan

Terhad

Synplify Premier
xxx
xxxxx
xxxx
x
x Mod sintesis logik x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Mod sintesis logik
x

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 1: Pengenalan

Synopsys FPGA dan Produk Prototaip

Anotasi belakang Editor Teks Persekitaran Reka Bentuk Data P&R View Tetingkap Tonton Tetingkap Mesej Tetingkap Tcl Pelbagai Pelaksanaan Teknologi Vendor Menyokong Ciri Prototaip Ciri masa jalan Kompilasi Penukaran Jam Berpagar Penyusun pada Ralat

Synplify Synplify Pro

Synplify Premier
xxxxx Dipilih
xxxx

Synplify Premier DP
x
xxxxx Dipilih
xxxx

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Skop Dokumen

Bab 1: Pengenalan

Skop Dokumen
Berikut menerangkan skop dokumen ini dan khalayak yang dimaksudkan.

Set Dokumen
Panduan pengguna ini adalah sebahagian daripada set dokumen yang termasuk manual rujukan dan tutorial. Ia bertujuan untuk digunakan dengan dokumen lain dalam set. Ia menumpukan pada menerangkan cara menggunakan perisian Synopsys FPGA untuk menyelesaikan tugas biasa. Ini membayangkan perkara berikut:
· Panduan pengguna hanya menerangkan pilihan yang diperlukan untuk melakukan tugas biasa
diterangkan dalam manual. Ia tidak menerangkan setiap arahan dan pilihan yang tersedia. Untuk penerangan lengkap tentang semua pilihan arahan dan sintaks, rujuk kepada Antara Muka Pengguna Overview bab dalam Manual Rujukan Sintesis FPGA Synopsys.
· Panduan pengguna mengandungi maklumat berasaskan tugas. Untuk pecahan
bagaimana maklumat disusun, lihat Mendapatkan Bantuan, pada halaman 22.

Penonton
Alat perisian Synplify Pro disasarkan kepada pembangun sistem FPGA. Adalah diandaikan bahawa anda mempunyai pengetahuan tentang perkara berikut:
· Sintesis reka bentuk · RTL · FPGA · Verilog/VHDL

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 1: Pengenalan

Bermula

Bermula
Bahagian ini menunjukkan kepada anda cara untuk bermula dengan perisian sintesis FPGA Synopsys. Ia menerangkan topik berikut, tetapi tidak menggantikan maklumat dalam arahan pemasangan tentang pelesenan dan pemasangan:
· Memulakan Perisian, pada halaman 22 · Mendapatkan Bantuan, pada halaman 22

Memulakan Perisian
1. Jika anda belum berbuat demikian, pasang perisian sintesis FPGA Synopsys mengikut arahan pemasangan.
2. Mulakan perisian.
Jika anda bekerja pada platform Windows, pilih
Program->Synopsys->versi produk daripada butang Mula.
Jika anda bekerja pada platform UNIX, taip yang sesuai
arahan pada baris arahan:
synplify_pro
· Perintah memulakan alat sintesis, dan membuka tetingkap Projek. Jika
anda telah menjalankan perisian sebelum ini, tetingkap memaparkan projek sebelumnya. Untuk maklumat lanjut tentang antara muka, lihat Antara Muka Pengguna Overview bab Manual Rujukan.

Mendapatkan Bantuan
Sebelum anda menghubungi Synopsys Support, lihat maklumat yang didokumenkan. Anda boleh mengakses maklumat dalam talian daripada menu Bantuan, atau merujuk kepada versi PDF. Jadual berikut menunjukkan kepada anda cara maklumat disusun.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bermula
Untuk bantuan dengan… Menggunakan ciri perisian Bagaimana untuk…
Maklumat aliran
Mesej ralat Pelesenan Atribut dan arahan Ciri sintesis Bahasa dan sintaks Sintaks Tcl Perintah sintesis Tcl Kemas kini produk

Bab 1: Pengenalan
Rujuk kepada… Panduan Pengguna Synopsys FPGA Synthesis Synopsys FPGA Synthesis Panduan Pengguna, nota aplikasi pada sokongan web tapak Synopsys FPGA Synthesis Panduan Pengguna, nota aplikasi pada sokongan web tapak Bantuan dalam talian (pilih Bantuan->Mesej Ralat) Synopsys SolvNet Webtapak Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual Bantuan dalam talian (pilih Bantuan->Tcl Help) Synopsys FPGA Synthesis Rujukan Manual Synopsys FPGA Synthesis Rujukan Manual (Web arahan menu)

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 1: Pengenalan

Antara Muka Pengguna Overview

Antara Muka Pengguna Overview
Antara muka pengguna (UI) terdiri daripada tetingkap utama, dipanggil Projek view, dan tingkap khusus atau views untuk tugasan yang berbeza. Untuk butiran tentang setiap ciri, lihat Bab 2, Antara Muka Pengguna Overview daripada Manual Rujukan Sintesis FPGA Synopsys.

Antara Muka Synplify Pro

Panel Butang

Projek Bar Alat view

Status

Keputusan Pelaksanaan view

Tab untuk diakses views

Skrip Tcl/Tetingkap Mesej LO

Tetingkap Tonton

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

BAB 2
Aliran Reka Bentuk Sintesis FPGA
Bab ini menerangkan Aliran Reka Bentuk Sintesis Logik, pada halaman 26.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 2: Aliran Reka Bentuk Sintesis FPGA

Aliran Reka Bentuk Sintesis Logik

Alat FPGA Synopsys mensintesis logik dengan mula-mula menyusun sumber RTL ke dalam struktur logik bebas teknologi, dan kemudian mengoptimumkan dan memetakan logik kepada sumber khusus teknologi. Selepas sintesis logik, alat ini menghasilkan senarai bersih dan kekangan khusus vendor file yang boleh anda gunakan sebagai input kepada alat tempat dan laluan (P&R).
Rajah berikut menunjukkan fasa dan alat yang digunakan untuk sintesis logik dan beberapa input dan output utama. Anda boleh menggunakan perisian sintesis Synplify Pro untuk aliran ini. Analisis masa interaktif adalah pilihan. Walaupun aliran menunjukkan kekangan vendor files sebagai input terus kepada alat P&R, anda harus menambah ini files kepada projek sintesis untuk menetapkan masa kotak hitam.

Alat FPGA Synopsys

RTL

Kompilasi RTL

FDC

Sintesis Logik

Senarai net tersintesis Kekangan sintesis Kekangan vendor
Alat Penjual
Tempat & Laluan

Prosedur Sintesis Logik

Untuk aliran reka bentuk dengan arahan langkah demi langkah berdasarkan reka bentuk tertentu

data, muat turun tutorial daripada webtapak. Langkah-langkah berikut meringkaskan

prosedur untuk mensintesis reka bentuk, yang juga digambarkan dalam

angka yang berikut.

1. Buat projek.

2. Tambah sumber files kepada projek itu.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Aliran Reka Bentuk Sintesis Logik

Bab 2: Aliran Reka Bentuk Sintesis FPGA

3. Tetapkan atribut dan kekangan untuk reka bentuk.
4. Tetapkan pilihan untuk pelaksanaan dalam kotak dialog Pilihan Pelaksanaan.
5. Klik Jalankan untuk menjalankan sintesis logik.
6. Analisis keputusan, menggunakan alat seperti log file, skematik Penganalisis HDL views, tetingkap Mesej dan Tetingkap Tonton.
Selepas anda menyelesaikan reka bentuk, anda boleh menggunakan output files untuk menjalankan tempat-dan-laluan dengan alat vendor dan melaksanakan FPGA.
Rajah berikut menyenaraikan langkah utama dalam aliran:

Buat Projek
Tambah Sumber Files
Tetapkan Kekangan
Tetapkan Pilihan
Jalankan Perisian
Analisis Keputusan Tiada Matlamat Dicapai?
Ya Tempat dan Laluan

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 2: Aliran Reka Bentuk Sintesis FPGA

Aliran Reka Bentuk Sintesis Logik

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

BAB 3
Menyediakan Input
Apabila anda mensintesis reka bentuk, anda perlu menyediakan dua jenis files: HDL files yang menerangkan reka bentuk dan projek anda files untuk menguruskan reka bentuk. Bab ini menerangkan prosedur untuk menyediakannya files dan projek. Ia meliputi perkara berikut:
· Menyediakan Sumber HDL Files, pada halaman 30 · Menggunakan Sumber Bahasa Campuran Files, pada halaman 44 · Menggunakan Pengkompil Inkremental, pada halaman 49 · Menggunakan Aliran Verilog Struktur, pada halaman 51 · Bekerja dengan Kekangan Files, pada halaman 53

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

Menyediakan Sumber HDL Files
Bahagian ini menerangkan cara menyediakan sumber anda files; projek file persediaan diterangkan dalam Projek Menetapkan Files, pada halaman 58. Sumber files boleh berada dalam Verilog atau VHDL. Untuk maklumat tentang penstrukturan files untuk sintesis, rujuk Manual Rujukan. Bahagian ini membincangkan topik berikut:
· Mencipta Sumber HDL Files, pada halaman 30 · Menggunakan Editor Bantuan Konteks, pada halaman 32 · Menyemak Sumber HDL Files, pada halaman 34 · Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam, pada halaman 35 · Menggunakan Editor Teks Luaran, pada halaman 41 · Menetapkan Keutamaan Tetingkap Penyuntingan, pada halaman 39 · Menggunakan Sambungan Perpustakaan untuk Perpustakaan Verilog Files, pada halaman 42

Mencipta Sumber HDL Files
Bahagian ini menerangkan cara menggunakan editor teks terbina dalam untuk mencipta sumber files, tetapi tidak pergi ke butiran tentang apa yang files mengandungi. Untuk butiran tentang perkara yang anda boleh dan tidak boleh sertakan, serta maklumat khusus vendor, lihat Manual Rujukan. Jika anda sudah mempunyai sumber files, anda boleh menggunakan editor teks untuk menyemak sintaks atau mengedit file (lihat Menyemak Sumber HDL Files, pada halaman 34 dan Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam, pada halaman 35).
Anda boleh menggunakan Verilog atau VHDL untuk sumber anda files. The files mempunyai v (Verilog) atau vhd (VHDL) file sambungan, masing-masing. Anda boleh menggunakan Verilog dan VHDL files dalam reka bentuk yang sama. Untuk maklumat tentang menggunakan campuran input Verilog dan VHDL files, lihat Menggunakan Sumber Bahasa Campuran Files, pada halaman 44.
1. Untuk mencipta sumber baharu file sama ada klik HDL file ikon ( ) atau lakukan perkara berikut:
Pilih File->Baharu atau tekan Ctrl-n.
Dalam kotak dialog Baharu, pilih jenis sumber file anda ingin mencipta,
Verilog atau VHDL. NotLeObahawa anda boleh menggunakan Editor Bantuan Konteks untuk reka bentuk Verilog yang mengandungi binaan SystemVerilog dalam sumber

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

file. Untuk maklumat lanjut, lihat Menggunakan Editor Bantuan Konteks, pada halaman 32.
Jika anda menggunakan format Verilog 2001 atau SystemVerilog, pastikan anda mendayakan pilihan Verilog 2001 atau System Verilog sebelum anda menjalankan sintesis (Project->Implementation Options->Verilog tab). Verilog lalai file format untuk projek baharu ialah SystemVerilog.

Taipkan nama dan lokasi untuk file dan Klik OK. Suntingan kosong
tetingkap dibuka dengan nombor baris di sebelah kiri.
2. Taip maklumat sumber dalam tetingkap, atau potong dan tampalkannya. Lihat Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam, pada halaman 35 untuk mendapatkan maklumat lanjut tentang bekerja dalam tetingkap Penyuntingan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

Untuk hasil sintesis terbaik, semak Manual Rujukan dan pastikan anda menggunakan binaan yang tersedia serta atribut dan arahan khusus vendor dengan berkesan.
3. Simpan file dengan memilih File->Simpan atau ikon Simpan ( ).
Sebaik sahaja anda telah mencipta sumber file, anda boleh menyemak sama ada anda mempunyai sintaks yang betul, seperti yang diterangkan dalam Menyemak Sumber HDL Files, pada halaman 34.

Menggunakan Editor Bantuan Konteks
Apabila anda membuat atau membuka reka bentuk Verilog file, gunakan butang Bantuan Konteks yang dipaparkan di bahagian bawah tetingkap untuk membantu anda membuat kod dengan binaan Verilog/SystemVerilog dalam sumber file atau arahan kekangan Tcl ke dalam Tcl anda file.
Untuk menggunakan Editor Bantuan Konteks:
1. Klik pada butang Bantuan Konteks untuk memaparkan editor teks ini.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

2. Apabila anda memilih binaan di sebelah kiri tetingkap, penerangan bantuan dalam talian untuk binaan dipaparkan. Jika binaan yang dipilih mendayakan ciri ini, topik bantuan dalam talian dipaparkan di bahagian atas tetingkap dan kod generik atau templat arahan untuk binaan tersebut dipaparkan di bahagian bawah.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

3. Butang Sisip Templat juga didayakan. Apabila anda mengklik butang Sisipkan Templat, kod atau arahan yang ditunjukkan dalam tetingkap templat dimasukkan ke dalam anda file di lokasi kursor. Ini membolehkan anda memasukkan kod atau arahan dengan mudah dan mengubah suainya untuk reka bentuk yang akan anda sintesiskan.
4. Jika anda ingin menyalin bahagian templat sahaja, pilih kod atau arahan yang anda ingin masukkan dan klik Salin. Anda kemudian boleh menampalnya ke dalam anda file.

Menyemak Sumber HDL Files

Perisian secara automatik menyemak sumber HDL anda files apabila ia menyusunnya, tetapi jika anda ingin menyemak kod sumber anda sebelum sintesis, gunakan prosedur berikut. Terdapat dua jenis semakan yang anda lakukan dalam perisian sintesis: sintaks dan sintesis.

1. Pilih sumber files anda mahu menyemak.
Untuk menyemak semua sumber files dalam projek, nyahpilih semua files dalam
senarai projek, dan pastikan tiada satu pun daripada files dibuka dalam tetingkap aktif. Jika anda mempunyai sumber aktif file, perisian hanya menyemak yang aktif file.
Untuk menyemak satu file, buka file dengan File->Buka atau klik dua kali pada
file dalam tetingkap Projek. Jika anda mempunyai lebih daripada satu file buka dan ingin menyemak hanya satu daripadanya, letakkan kursor anda di tempat yang sesuai file tetingkap untuk memastikan bahawa ia adalah tetingkap aktif.

2. Untuk menyemak sintaks, pilih Run->Syntax Check atau tekan Shift+F7.

Perisian ini mengesan ralat sintaks seperti kata kunci dan tanda baca yang salah dan melaporkan sebarang ralat dalam log yang berasingan file (syntax.log). Jika tiada ralat dikesan, semakan sintaks yang berjaya dilaporkan di bahagian bawah ini file.

3. Untuk menjalankan semakan sintesis, pilih Run->Synthesis Check atau tekan Shift+F8.

Perisian mengesan ralat berkaitan perkakasan seperti kod yang salah

flip-flop dan melaporkan sebarang ralat dalam log berasingan file (syntax.log). Jika ada

tiada ralat, semakan sintaks yang berjaya dilaporkan di bahagian bawah ini

file.

4. Review ralat dengan membuka syntax.log file apabila digesa dan gunakan Cari untuk mencari mesej ralat (cari @E). Klik dua kali pada

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

Kod ralat 5 aksara atau klik pada teks mesej dan tekan F1 untuk memaparkan bantuan mesej ralat dalam talian.
5. Cari bahagian kod yang bertanggungjawab untuk ralat dengan mengklik dua kali pada teks mesej dalam syntax.log file. Tetingkap Editor Teks membuka sumber yang sesuai file dan menyerlahkan kod yang menyebabkan ralat.
6. Ulang langkah 4 dan 5 sehingga semua ralat sintaks dan sintesis dibetulkan.
Mesej boleh dikategorikan sebagai ralat, amaran atau nota. Review semua mesej dan selesaikan sebarang ralat. Amaran adalah kurang serius daripada kesilapan, tetapi anda mesti membaca dan memahaminya walaupun anda tidak menyelesaikan kesemuanya. Nota adalah bermaklumat dan tidak perlu diselesaikan.

Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam
Editor teks terbina dalam memudahkan anda membuat kod sumber HDL anda, view atau editnya apabila anda perlu membetulkan ralat. Jika anda ingin menggunakan editor teks luaran, lihat Menggunakan Editor Teks Luaran, pada halaman 41.
1. Lakukan salah satu daripada berikut untuk membuka sumber file untuk viewdalam atau penyuntingan:
Untuk membuka yang pertama secara automatik file dalam senarai dengan ralat, tekan F5.
Untuk membuka tertentu file, klik dua kali pada file dalam tetingkap Projek atau
guna File->Buka (Ctrl-o) dan nyatakan sumbernya file.
Tetingkap Editor Teks dibuka dan memaparkan sumber file. Garisan dinomborkan. Kata kunci berwarna biru dan ulasan dalam warna hijau. Nilai rentetan berwarna merah. Jika anda ingin menukar warna ini, lihat Menetapkan Keutamaan Tetingkap Penyuntingan, pada halaman 39.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

2. Untuk mengedit a file, taip terus dalam tetingkap.
Jadual ini meringkaskan operasi pengeditan biasa yang mungkin anda gunakan. Anda juga boleh menggunakan pintasan papan kekunci dan bukannya arahan.

Untuk…

buat…

Potong, salin dan tampal; Pilih arahan daripada pop timbul (tekan dan buat semula tindakan dengan butang tetikus kanan) atau menu Edit.

Pergi ke baris tertentu

Tekan Ctrl-g atau pilih Edit->Go To, taip nombor baris dan klik OK.

Cari teks

Tekan Ctrl-f atau pilih Edit ->Cari. Taip teks yang anda ingin cari dan klik OK.

Gantikan teks

Tekan Ctrl-h atau pilih Edit->Ganti. Taip teks yang anda ingin cari dan teks yang anda ingin gantikan. Klik OK.

Lengkapkan kata kunci

Taip aksara yang mencukupi untuk mengenal pasti kata kunci secara unik, dan tekan Esc.

Inden teks ke kanan Pilih blok, dan tekan Tab. Inden teks ke kiri LSOpilih blok, dan tekan Shift-Tab.

Tukar kepada huruf besar Pilih teks, dan kemudian pilih Edit-> Lanjutan -> Huruf besar atau tekan Ctrl-Shift-u.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

Untuk… Tukar kepada huruf kecil Tambah komen blok
Edit lajur

buat…
Pilih teks, dan kemudian pilih Edit-> Lanjutan -> Huruf kecil atau tekan Ctrl-u.
Letakkan kursor pada permulaan teks ulasan, dan pilih Edit-> Lanjutan-> Kod Komen atau tekan Alt-c.
Tekan Alt, dan gunakan butang kiri tetikus untuk memilih lajur. Pada sesetengah platform, anda perlu menggunakan kunci yang memetakan fungsi Alt, seperti kekunci Meta atau berlian.

3. Untuk memotong dan menampal bahagian dokumen PDF, pilih ikon Pilih Teks berbentuk T, serlahkan teks yang anda perlukan dan salin dan tampalkannya ke dalam file. Ikon Pilih Teks membolehkan anda memilih bahagian dokumen.
4. Untuk mencipta dan bekerja dengan penanda halaman dalam anda file, lihat jadual berikut.
Penanda halaman ialah cara yang mudah untuk menavigasi panjang files atau untuk melompat ke titik dalam kod yang anda sering rujuk. Anda boleh menggunakan ikon dalam bar alat Edit untuk operasi ini. Jika anda tidak dapat melihat bar alat Edit di hujung kanan tetingkap anda, ubah saiz beberapa bar alat lain.

Untuk... Masukkan penanda halaman
Padamkan penanda halaman
Padamkan semua penanda halaman

buat…
Klik di mana-mana dalam baris yang ingin anda tandai buku. Pilih Edit->Togol Penanda Halaman, tekan Ctrl-F2, atau pilih ikon pertama dalam bar alat Edit. Nombor baris diserlahkan untuk menunjukkan bahawa terdapat penanda halaman pada permulaan baris itu.
Klik di mana-mana dalam baris dengan penanda halaman. Pilih Edit->Togol Penanda Halaman, tekan Ctrl-F2, atau pilih ikon pertama dalam bar alat Edit. Nombor baris tidak lagi diserlahkan selepas penanda halaman dipadamkan.
Pilih Edit->Padam semua Penanda Halaman, tekan Ctrl-Shift-F2, atau pilih ikon terakhir dalam bar alat Edit. Nombor baris tidak lagi diserlahkan selepas penanda halaman dipadamkan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

Untuk…
Navigasi a file menggunakan penanda buku

buat…
Gunakan perintah Penanda Halaman Seterusnya (F2) dan Penanda Halaman Sebelumnya (Shift-F2) daripada menu Edit atau ikon yang sepadan daripada bar alat Edit untuk menavigasi ke penanda halaman yang anda mahukan.

5. Untuk membetulkan ralat atau semulaview amaran dalam kod sumber, lakukan perkara berikut:
Buka HDL file dengan ralat atau amaran dengan mengklik dua kali pada file
dalam senarai projek.
Tekan F5 untuk pergi ke ralat pertama, amaran atau nota dalam file. Pada
bahagian bawah tetingkap Mengedit, anda melihat teks mesej.
Untuk pergi ke ralat, amaran atau nota seterusnya, pilih Jalankan->Ralat/Amaran Seterusnya
atau tekan F5. Jika tiada lagi mesej dalam file, anda melihat mesej "Tiada Lagi Ralat/Amaran/Nota" di bahagian bawah tetingkap Pengeditan. Pilih Jalankan->Ralat/Amaran Seterusnya atau tekan F5 untuk pergi ke ralat, amaran, atau nota di sebelah file.
Untuk menavigasi kembali ke ralat, amaran atau nota sebelumnya, pilih
Jalankan->Ralat/Amaran Sebelumnya atau tekan Shift-F5.
6. Untuk memaparkan bantuan mesej ralat untuk penerangan penuh tentang ralat, amaran atau nota:
Buka log format teks file (klik View Log) dan sama ada klik dua kali pada
kod ralat 5 aksara atau klik pada teks mesej dan tekan F1.
Buka log HTML file dan klik pada kod ralat 5 aksara.
Dalam tetingkap Tcl, klik tab Mesej dan klik pada 5 aksara
kod ralat dalam lajur ID.
7. Untuk kuar silang dari tetingkap kod sumber kepada yang lain views, buka view dan pilih sekeping kod. Lihat Penyelidikan Silang daripada Tetingkap Editor Teks, pada halaman 246 untuk butiran.
8. Apabila anda telah membetulkan semua ralat, pilih File->Simpan atau klik ikon Simpan untuk menyimpan file.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

Menetapkan Keutamaan Tetingkap Penyuntingan
Anda boleh menyesuaikan fon dan warna yang digunakan dalam tetingkap Penyuntingan Teks.
1. Pilih Pilihan->Pilihan Editor dan sama ada Editor Synopsys atau Editor Luaran. Untuk maklumat lanjut tentang editor luaran, lihat Menggunakan Editor Teks Luaran, pada halaman 41.
2. Kemudian bergantung kepada jenis file anda buka, anda boleh menetapkan latar belakang, pewarnaan sintaks dan pilihan fon untuk digunakan dengan editor teks.

Nota: Selepas itu, pilihan pengeditan teks yang anda tetapkan untuk ini file akan terpakai kepada semua files daripada ini file taip.

Tetingkap Penyuntingan Teks boleh digunakan untuk menetapkan keutamaan untuk projek files, sumber files (Verilog/VHDL), log files, Tcl files, kekangan files, atau lalai lain files daripada kotak dialog Pilihan Editor.
3. Anda boleh menetapkan warna sintaks untuk beberapa pilihan sintaks biasa, seperti kata kunci, rentetan dan ulasan. Untuk example dalam log file, amaran dan ralat boleh dikodkan warna untuk pengecaman mudah.
Klik dalam medan Foreground atau Background untuk objek yang sepadan dalam medan Syntax Coloring untuk memaparkan palet warna.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

Anda boleh memilih warna asas atau menentukan warna tersuai dan menambahkannya pada palet warna tersuai anda. Untuk memilih warna yang anda inginkan klik OK.
4. Untuk menetapkan fon dan saiz fon untuk penyunting teks, gunakan menu tarik turun.
5. Tandai Keep Tabs untuk mendayakan tetapan tab, kemudian tetapkan jarak tab menggunakan anak panah atas atau bawah untuk Saiz Tab.

LO 6. Klik OK pada borang Pilihan Editor.
© 2014 Synopsys, Inc. 40

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

Menggunakan Editor Teks Luaran
Anda boleh menggunakan editor teks luaran seperti vi atau emacs dan bukannya editor teks terbina dalam. Lakukan perkara berikut untuk mendayakan penyunting teks luaran. Untuk maklumat tentang menggunakan editor teks terbina dalam, lihat Mengedit Sumber HDL Files dengan Editor Teks Terbina dalam, pada halaman 35.
1. Pilih Pilihan->Pilihan Editor dan hidupkan pilihan Editor Luaran.
2. Pilih editor luaran, menggunakan kaedah yang sesuai dengan sistem pengendalian anda.
Jika anda bekerja pada platform Windows, klik butang …(Semak imbas).
dan pilih editor teks luaran boleh laku.
Daripada platform UNIX atau Linux untuk penyunting teks yang mencipta sendiri
tetingkap, klik butang … Semak imbas dan pilih editor teks luaran boleh laku.
Daripada platform UNIX untuk penyunting teks yang tidak mencipta sendiri
tetingkap, jangan gunakan butang … Semak imbas. Sebaliknya taip editor xterm -e. Rajah berikut menunjukkan VI dinyatakan sebagai editor luaran.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menyediakan Sumber HDL Files

Dari platform Linux, untuk editor teks yang tidak mencipta sendiri
tetingkap, jangan gunakan butang … Semak imbas. Sebaliknya, taip gnome-terminal -x editor. Untuk menggunakan emacs untuk example, taip gnome-terminal -x emacs.
Perisian ini telah diuji dengan editor teks emacs dan vi.
3. Klik OK.

Menggunakan Sambungan Perpustakaan untuk Perpustakaan Verilog Files
Sambungan perpustakaan boleh ditambahkan pada perpustakaan Verilog files disertakan dalam reka bentuk anda untuk projek itu. Apabila anda menyediakan laluan carian ke direktori yang mengandungi perpustakaan Verilog files, anda boleh menentukan sambungan perpustakaan baharu ini serta Verilog dan SystemVerilog (.v dan .sv) file sambungan.
Untuk melakukan ini:
1. Pilih tab Verilog pada panel Pilihan Pelaksanaan.
2. Tentukan lokasi Direktori Perpustakaan untuk perpustakaan Verilog files untuk disertakan dalam reka bentuk anda untuk projek itu.
3. Tentukan Sambungan Perpustakaan.
Sebarang sambungan perpustakaan boleh ditentukan, seperti .av, .bv, .cv, .xxx, .va, .vas (sambungan perpustakaan berasingan dengan ruang).
Rajah berikut menunjukkan kepada anda tempat untuk memasukkan sambungan perpustakaan pada kotak dialog.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Sumber HDL Files

Bab 3: Menyediakan Input

Setara Tcl untuk bekas iniample ialah arahan berikut:
set_option -libext .av .bv .cv .dv .ev
Untuk butiran, lihat libext, pada halaman 57 dalam Rujukan Perintah.
4. Selepas anda menyusun reka bentuk, anda boleh mengesahkan dalam log file bahawa perpustakaan files dengan sambungan ini telah dimuatkan dan dibaca. Untuk example:
@N: Menjalankan Pengkompil Verilog dalam mod SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Memuatkan file C:dirlib1sub1.av daripada direktori perpustakaan yang ditentukan C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Memuatkan file C:dirlib2sub2.bv daripada direktori perpustakaan yang ditentukan C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Memuatkan file

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menggunakan Sumber Bahasa Campuran Files

C:dirlib3sub3.cv daripada direktori perpustakaan yang ditentukan C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Memuatkan file C:dirlib4sub4.dv daripada direktori perpustakaan yang ditentukan C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Memuatkan file C:dirlib5sub5.ev daripada direktori perpustakaan yang ditentukan C:dirlib5 @I::”C:dirlib5sub5.ev” Semakan sintaks Verilog berjaya!

Menggunakan Sumber Bahasa Campuran Files
Dengan perisian Synplify Pro, anda boleh menggunakan campuran input VHDL dan Verilog files dalam projek anda. Untuk examples VHDL dan Verilog files, lihat Manual Rujukan.
1. Ingat bahawa Verilog tidak menyokong port VHDL tanpa kekangan dan menyediakan reka bentuk bahasa campuran files sewajarnya.
2. Jika anda ingin menganjurkan Verilog dan VHDL files dalam folder yang berbeza, pilih Pilihan->Projek View Pilihan dan togol pada View Projek Files dalam pilihan Folder.
Apabila anda menambah files kepada projek itu, Verilog dan VHDL files berada dalam folder berasingan dalam Projek view.
3. Apabila anda membuka projek atau mencipta projek baharu, tambahkan Verilog dan VHDL files seperti berikut:
Pilih Projek->Tambah Sumber File arahan atau klik butang Tambah File butang. Pada borang, tetapkan Files daripada Jenis kepada HDL Files (*.vhd, *.vhdl, *.v). Pilih Verilog dan VHDL files anda mahu dan tambahkannya pada anda
projek. Klik OK. Untuk butiran tentang menambah files kepada projek, lihat Membuat Perubahan pada Projek, pada halaman 62.
LO

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menggunakan Sumber Bahasa Campuran Files

Bab 3: Menyediakan Input

The files anda tambah dipaparkan dalam Projek view. Angka ini menunjukkan files disusun dalam folder berasingan.
4. Apabila anda menetapkan pilihan peranti (butang Pilihan Pelaksanaan), nyatakan modul peringkat atas. Untuk maklumat lanjut tentang menetapkan pilihan peranti, lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75.
Jika modul peringkat atas ialah Verilog, klik tab Verilog dan taipkan
nama modul peringkat atas.
Jika modul peringkat atas ialah VHDL, klik tab VHDL dan taip nama
daripada entiti peringkat atasan. Jika modul peringkat atas tidak terletak dalam pustaka kerja lalai, anda mesti menentukan pustaka tempat pengkompil boleh mencari modul tersebut. Untuk maklumat tentang cara melakukan ini, lihat Panel VHDL, pada halaman 200.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menggunakan Sumber Bahasa Campuran Files

Anda mesti menyatakan secara eksplisit modul peringkat atas, kerana ia adalah titik permulaan dari mana pemeta menjana senarai bersih yang digabungkan.
5. Pilih tab Keputusan Pelaksanaan pada borang yang sama dan pilih satu format HDL output untuk output files dihasilkan oleh perisian. Untuk maklumat lanjut tentang menetapkan pilihan peranti, lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75.
Untuk senarai bersih keluaran Verilog, pilih Tulis Senarai Bersih Verilog. Untuk senarai bersih keluaran VHDL, pilih Tulis Senarai Bersih VHDL. Tetapkan sebarang pilihan peranti lain dan klik OK.
Anda kini boleh mensintesis reka bentuk anda. Perisian membaca dalam format campuran sumber files dan menjana satu srs file yang digunakan untuk sintesis.
6. Jika anda menghadapi masalah, lihat Menyelesaikan Masalah Reka Bentuk Bahasa Campuran, pada halaman 47 untuk mendapatkan maklumat dan petua tambahan.
LO

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menggunakan Sumber Bahasa Campuran Files

Bab 3: Menyediakan Input

Menyelesaikan masalah Reka Bentuk Bahasa Campuran
Bahagian ini menyediakan petua tentang mengendalikan situasi tertentu yang mungkin muncul dengan reka bentuk bahasa campuran.

VHDL File Pesanan
Untuk reka bentuk VHDL sahaja atau reka bentuk campuran di mana tahap teratas tidak dinyatakan, alat sintesis FPGA secara automatik menyusun semula VHDL files supaya pakej VHDL disusun dalam susunan yang betul.
Walau bagaimanapun, jika anda mempunyai reka bentuk bahasa campuran di mana anda telah menentukan tahap teratas, anda mesti menentukan VHDL file pesanan untuk alat itu. Anda hanya perlu melakukan ini sekali sahaja, dengan memilih Run->Arrange VHDL files arahan. Jika anda tidak melakukan ini, anda mendapat mesej ralat.

Isyarat Global VHDL
Pada masa ini, anda tidak boleh mempunyai isyarat global VHDL dalam reka bentuk bahasa campuran, kerana alat ini hanya melaksanakan isyarat ini dalam reka bentuk VHDL sahaja.

Menghantar Generik Boolean VHDL kepada Parameter Verilog
Alat ini menyimpulkan kotak hitam untuk komponen VHDL dengan generik Boolean, jika komponen itu dijadikan instantiated dalam reka bentuk Verilog. Ini kerana Verilog tidak mengenali jenis data Boolean, jadi nilai Boolean mesti diwakili dengan betul. Jika nilai generik Boolean VHDL adalah BENAR dan literal Verilog diwakili oleh 1, pengkompil Verilog mentafsirkannya sebagai kotak hitam.
Untuk mengelakkan membuat kesimpulan kotak hitam, literal Verilog untuk set generik VHDL Boolean kepada TRUE mestilah 1'b1, bukan 1. Begitu juga, jika generik Boolean VHDL adalah FALSE, literal Verilog yang sepadan mestilah 1'b0, bukan 0. Ex berikutample menunjukkan cara untuk mewakili generik Boolean supaya mereka melepasi sempadan VHDL-Verilog dengan betul, tanpa membuat kesimpulan kotak hitam.

Pengisytiharan Entiti VHDL

Verilog Instantiation

Entiti abc ialah Generik (
Bilangan_Bit Bahagi_Bit );

: integer : boolean

:= 0; := Salah;

abc #( .Bit_Nombor (16), .Bit_Bahagi (1'b0)
)

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menggunakan Sumber Bahasa Campuran Files

Melepasi Generik VHDL Tanpa Membuat kesimpulan Kotak Hitam
Dalam kes di mana parameter komponen Verilog, (contohnyaample [0:0] RSR = 1'b0) tidak sepadan dengan saiz generik komponen VHDL yang sepadan (RSR : integer := 0), alat membuat kesimpulan kotak hitam.
Anda boleh mengatasinya dengan mengalih keluar tatatanda lebar bas [0:0] dalam Verilog files. Ambil perhatian bahawa anda mesti menggunakan integer jenis generik VHDL kerana jenis lain tidak membenarkan pengikatan komponen Verilog yang betul.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menggunakan Pengkompil Inkremental

Bab 3: Menyediakan Input

Menggunakan Pengkompil Inkremental
Gunakan aliran Pengkompil Inkremental untuk mengurangkan masa jalan pengkompil dengan ketara untuk reka bentuk yang besar. Perisian menyusun semula hanya yang berkaitan files apabila perubahan reka bentuk dibuat dan menggunakan semula pangkalan data pengkompil. Pengkompil menjana semula SRS file hanya untuk modul yang terjejas dan modul induk segera.
Untuk menjalankan aliran ini, lakukan perkara berikut:
1. Tambahkan Verilog atau VHDL files untuk reka bentuk.
2. Dayakan pilihan Kompilasi Tambahan daripada tab Verilog atau VHDL pada panel Pilihan Pelaksanaan.
Sebuah SRS file dicipta untuk setiap modul reka bentuk dalam direktori synwork.

3. Jalankan pengkompil untuk kali pertama.
4. Jika perubahan reka bentuk telah dibuat, jalankan semula pengkompil.
Pengkompil menganalisis pangkalan data dan menentukan sama ada SRS files adalah terkini, maka hanya modul yang telah berubah dan modul induk segera dijana semula. Ini boleh membantu meningkatkan masa jalan untuk reka bentuk.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menggunakan Pengkompil Inkremental

Had
Pengkompil tambahan tidak menyokong:
· Konfigurasi files disertakan dalam sama ada aliran Verilog atau VHDL · Aliran HDL bercampur · Reka bentuk dengan rujukan modul silang (XMR)

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menggunakan Aliran Verilog Struktur

Bab 3: Menyediakan Input

Menggunakan Aliran Verilog Struktur
Alat sintesis menerima Verilog struktur files sebagai input untuk projek reka bentuk anda. Pengkompil Verilog berstruktur melaksanakan semakan semantik sintaks menggunakan penghurai ringannya untuk meningkatkan masa jalan. Pengkompil ini tidak melakukan pengekstrakan perkakasan yang kompleks atau operasi pengoptimuman RTL, oleh itu, perisian menjalankan penyusunan pantas struktur Verilog files. Perisian boleh membaca Verilog struktur yang dijana ini files, jika ia mengandungi:
· Instantiasi primitif teknologi
· Pernyataan tetapkan mudah
· Atribut dinyatakan dalam Verilog 2001 dan format yang lebih lama
· Semua binaan, kecuali atribut mesti dinyatakan dalam format Verilog 95
Untuk menggunakan input Verilog berstruktur files:
1. Anda mesti menyatakan Verilog struktur files untuk dimasukkan ke dalam reka bentuk anda. Untuk melakukan ini, tambahkan file kepada projek menggunakan salah satu kaedah berikut:
Projek->Tambah Sumber File atau Tambah File butang dalam Projek view Perintah Tcl: add_file -structver fileNama
Aliran ini hanya boleh mengandungi Verilog struktur files atau campuran HDL files (Verilog/VHDL/EDF/SRS) bersama-sama dengan senarai bersih Verilog struktur files. Walau bagaimanapun, kejadian Verilog/VHDL/EDF/SRS tidak disokong dalam modul Verilog berstruktur.
2. Verilog struktur files ditambahkan pada folder Structural Verilog dalam Projek view. Anda juga boleh menambah files ke direktori ini, apabila anda melakukan perkara berikut:
Pilih Verilog struktur file. Klik kanan dan pilih File Pilihan. Pilih Structural Verilog daripada File Taip menu lungsur turun.
3. Jalankan sintesis.
Alat sintesis menjana senarai net vm atau edf file bergantung kepada teknologi yang ditetapkan. Proses ini serupa dengan aliran sintesis lalai.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Menggunakan Aliran Verilog Struktur

Had
Had aliran Verilog struktur tidak menyokong perkara berikut:
· Contoh RTL untuk mana-mana yang lain file jenis · Aliran pengurusan projek hierarki (HPM) · Tugasan kompleks · Mod dan suis khusus pengkompil

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bekerja dengan Kekangan Files

Bab 3: Menyediakan Input

Bekerja dengan Kekangan Files
Kekangan files ialah teks files yang dijana secara automatik oleh antara muka SCOPE (lihat Menentukan Kekangan SKOP, pada halaman 119), atau yang anda buat secara manual dengan editor teks. Ia mengandungi arahan atau atribut Tcl yang menghalang sintesis dijalankan. Sebagai alternatif, anda boleh menetapkan kekangan dalam kod sumber, tetapi ini bukan kaedah pilihan.
Bahagian ini mengandungi maklumat tentang
· Bila Menggunakan Kekangan Fileatas Kod Sumber, pada halaman 53
· Menggunakan Editor Teks untuk Kekangan Files (Legasi), pada halaman 54
· Garis Panduan Sintaks Tcl untuk Kekangan Files, pada halaman 55
· Menyemak Kekangan Files, pada halaman 56
· Untuk butiran mengenai laporan ini, lihat Laporan Semakan Kekangan, pada
halaman 270. Manual Rujukan, pada halaman 56

Bila Menggunakan Kekangan Files atas Kod Sumber
Anda boleh menambah kekangan dalam kekangan files (dijana oleh antara muka SCOPE atau dimasukkan dalam editor teks) atau dalam kod sumber. Secara umum, lebih baik menggunakan kekangan files, kerana anda tidak perlu menyusun semula untuk kekangan berkuat kuasa. Ia juga menjadikan kod sumber anda lebih mudah alih. Lihat Menggunakan Editor SKOP, pada halaman 112 untuk maklumat lanjut.
Walau bagaimanapun, jika anda mempunyai kekangan pemasaan kotak hitam seperti syn_tco, syn_tpd dan syn_tsu, anda mesti memasukkannya sebagai arahan dalam kod sumber. Tidak seperti atribut, arahan hanya boleh ditambah pada kod sumber, bukan untuk mengekang files. Lihat Menentukan Atribut dan Arahan, pada halaman 90 untuk mendapatkan maklumat lanjut tentang menambah arahan pada kod sumber.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Bekerja dengan Kekangan Files

Menggunakan Editor Teks untuk Kekangan Files (Legasi)
Anda boleh menggunakan editor SKOP Warisan untuk kekangan SDC files dicipta sebelum keluaran versi G-2012.09. Walau bagaimanapun, anda disyorkan untuk menterjemah SDC anda files kepada FDC files untuk membolehkan versi terkini editor SKOP dan untuk menggunakan pengendalian kekangan masa yang dipertingkatkan dalam alat.
Jika anda memilih untuk menggunakan editor SKOP lama, bahagian ini menunjukkan kepada anda cara membuat kekangan Tcl secara manual file. Perisian secara automatik mencipta ini file jika anda menggunakan editor SKOP lama untuk memasukkan kekangan. Kekangan Tcl file hanya mengandungi kekangan masa umum. Kekangan kotak hitam mesti dimasukkan dalam kod sumber. Untuk maklumat tambahan, lihat Bila Menggunakan Kekangan Fileatas Kod Sumber, pada halaman 53.
1. Buka a file untuk suntingan.
Pastikan anda telah menutup tetingkap SKOP, atau anda boleh
tulis ganti kekangan sebelumnya.
Untuk mencipta yang baru file, pilih File->Baru, dan pilih Kekangan File
(SKOP) pilihan. Taipkan nama untuk file dan klik OK.
Untuk mengedit yang sedia ada file, pilih File->Buka, tetapkan Files Jenis penapis kepada
Kekangan Files (sdc) dan buka file awak nak.
2. Ikut garis panduan sintaks dalam Tcl Syntax Guidelines for Constraint Files, pada halaman 55.
3. Masukkan kekangan masa yang anda perlukan. Untuk sintaks, lihat Manual Rujukan. Jika anda mempunyai kekangan masa kotak hitam, anda mesti memasukkannya dalam kod sumber.
4. Anda juga boleh menambah atribut khusus vendor dalam kekangan file menggunakan define_attribute. Lihat Menentukan Atribut dalam Kekangan File, pada halaman 97 untuk maklumat lanjut.
5. Simpan file.
6. Tambah file kepada projek seperti yang diterangkan dalam Membuat Perubahan pada Projek, pada halaman 62, dan jalankan sintesis.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bekerja dengan Kekangan Files

Bab 3: Menyediakan Input

Garis Panduan Sintaks Tcl untuk Kekangan Files
Bahagian ini merangkumi garis panduan am untuk menggunakan Tcl untuk kekangan files:
· Tcl adalah sensitif huruf besar-besaran.
· Untuk menamakan objek: Nama objek mesti sepadan dengan nama dalam kod HDL. Sertakan nama contoh dan port dalam curly pendakap { }. Jangan gunakan ruang dalam nama. Gunakan titik (.) untuk memisahkan nama hierarki. Dalam modul Verilog, gunakan sintaks berikut sebagai contoh, port dan
nama bersih:
v:cell [prefix:]objectName
Di mana sel ialah nama entiti reka bentuk, awalan ialah awalan untuk mengenal pasti objek dengan nama yang sama, objectName ialah laluan contoh dengan pemisah titik (.). Awalan boleh menjadi mana-mana yang berikut:

Awalan (Huruf kecil) i: p: b: n:

Nama Instance Objek Nama port (keseluruhan port) Potongan bit port Nama bersih

Dalam modul VHDL, gunakan sintaks berikut sebagai contoh, port dan net
nama dalam modul VHDL:
v:sel [.view] [prefix:]objectName
Di mana v: mengenal pasti ia sebagai a view objek, lib ialah nama perpustakaan, sel ialah nama entiti reka bentuk, view ialah nama untuk seni bina, awalan ialah awalan untuk mengenal pasti objek dengan nama yang sama, dan objectName ialah laluan contoh dengan pemisah titik (.). View hanya diperlukan jika terdapat lebih daripada satu seni bina untuk reka bentuk. Lihat jadual di atas untuk awalan objek.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 3: Menyediakan Input

Bekerja dengan Kekangan Files

· Kad bebas nama yang sepadan ialah * (asterisk sepadan dengan sebarang bilangan
watak) dan ? (tanda soal sepadan dengan satu aksara). Aksara ini tidak sepadan dengan titik yang digunakan sebagai pemisah hierarki. Untuk example, rentetan berikut mengenal pasti semua bit contoh statereg dalam modul statemod:
i:statemod.statereg[*]

Menyemak Kekangan Files
Anda boleh menyemak sintaks dan maklumat lain yang berkaitan tentang kekangan anda files menggunakan arahan Semak Kekangan. Untuk menjana laporan kekangan, lakukan perkara berikut:
1. Buat kekangan file dan tambahkannya pada projek anda.
2. Pilih Run->Constraint Check.
Perintah ini menjana laporan yang menyemak sintaks dan kebolehgunaan kekangan masa dalam kekangan sintesis FPGA files untuk projek anda. Laporan ditulis kepada projectName_cck.rpt file dan menyenaraikan maklumat berikut:
Kekangan yang tidak digunakan Kekangan yang sah dan boleh digunakan untuk pengembangan Kad liar reka bentuk pada kekangan Kekangan pada objek yang tidak wujud
Untuk butiran mengenai laporan ini, lihat Laporan Semakan Kekangan, pada halaman 270. Manual Rujukan

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

BAB 4
Menyediakan Projek Sintesis Logik
Apabila anda mensintesis reka bentuk dengan alat sintesis FPGA Synopsys, anda mesti menyediakan projek untuk reka bentuk anda. Berikut menerangkan prosedur untuk menyediakan projek untuk sintesis logik:
· Menyediakan Projek Files, pada halaman 58 · Menguruskan Projek File Hierarki, pada halaman 66 · Menetapkan Pelaksanaan, pada halaman 72 · Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 · Menentukan Atribut dan Arahan, pada halaman 90 · Mencari Files, pada halaman 98 · Pengarkiban Files dan Projek, pada halaman 101

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menyediakan Projek Files

Menyediakan Projek Files
Bahagian ini menerangkan asas cara menyediakan dan mengurus projek file untuk reka bentuk anda, termasuk maklumat berikut:
· Mencipta Projek File, pada halaman 58 · Membuka Projek Sedia Ada File, pada halaman 61 · Membuat Perubahan pada Projek, pada halaman 62 · Menetapkan Projek View Keutamaan Paparan, pada halaman 63 · Mengemas kini Verilog Sertakan Laluan dalam Projek Lama Files, pada halaman 65
Untuk bekas tertentuampsemasa menyediakan projek file, rujuk tutorial untuk alat yang anda gunakan.

Mencipta Projek File
Anda mesti menyediakan projek file bagi setiap projek. Projek mengandungi data yang diperlukan untuk reka bentuk tertentu: senarai sumber files, hasil sintesis file, dan tetapan pilihan peranti anda. Prosedur berikut menunjukkan kepada anda cara menyediakan projek file menggunakan arahan individu.
1. Mulakan dengan memilih salah satu daripada yang berikut: File->Membina Projek, File->Buka Projek, atau ikon P. Klik Projek Baru.
Tetingkap Projek menunjukkan projek baharu. Klik butang Tambah File butang, tekan F4, atau pilih Projek->Tambah Sumber File perintah. Tambah Files ke kotak dialog Projek dibuka.
2. Tambah sumber files kepada projek itu.
Pastikan medan Lihat dalam di bahagian atas borang menghala ke kanan
direktori. The files disenaraikan dalam kotak. Jika anda tidak melihat files, semak bahawa Files medan Jenis ditetapkan untuk memaparkan yang betul file menaip. Jika anda mempunyai input bercampur files, ikut prosedur yang diterangkan dalam Menggunakan Sumber Bahasa Campuran Files, pada halaman 44.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Projek Files

Bab 4: Menyediakan Projek Sintesis Logik

Untuk menambah semua files dalam direktori sekali gus, klik butang Tambah Semua pada
sebelah kanan borang. Untuk menambah files secara individu, klik pada file dalam senarai dan kemudian klik butang Tambah, atau dwiklik butang file nama.
Anda boleh menambah semua files dalam direktori dan kemudian keluarkan yang anda tidak perlukan dengan butang Alih Keluar.
Jika anda menambah VHDL files, pilih perpustakaan yang sesuai daripada menu pop timbul Perpustakaan VHDL. Pustaka yang anda pilih digunakan pada semua VHDL files apabila anda mengklik OK dalam kotak dialog.
Tetingkap projek anda memaparkan projek baharu file. Jika anda mengklik pada tanda tambah di sebelah projek dan mengembangkannya, anda melihat perkara berikut:
Satu folder (dua folder untuk reka bentuk bahasa campuran) dengan sumbernya files.
Jika anda files tidak berada dalam folder di bawah direktori projek, anda boleh menetapkan keutamaan ini dengan memilih Pilihan->Projek View Pilihan dan menyemak View projek files dalam kotak folder. Ini memisahkan satu jenis file daripada yang lain dalam Projek view dengan meletakkannya dalam folder berasingan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menyediakan Projek Files

Pelaksanaan, dinamakan rev_1 secara lalai. Perlaksanaan adalah
semakan reka bentuk anda dalam konteks perisian sintesis, dan jangan menggantikan perisian dan proses kawalan kod sumber luaran. Pelbagai pelaksanaan membolehkan anda mengubah suai peranti dan pilihan sintesis untuk meneroka pilihan reka bentuk. Anda boleh mempunyai berbilang pelaksanaan dalam Synplify Pro. Setiap pelaksanaan mempunyai pilihan sintesis dan peranti sendiri serta berkaitan projeknya sendiri files.

3. Tambah mana-mana perpustakaan yang anda perlukan, menggunakan kaedah yang diterangkan dalam langkah sebelumnya untuk menambah perpustakaan Verilog atau VHDL file.
Untuk perpustakaan khusus vendor, tambahkan perpustakaan yang sesuai file kepada
projek. Ambil perhatian bahawa untuk sesetengah keluarga, perpustakaan dimuatkan secara automatik dan anda tidak perlu menambahkannya secara eksplisit pada projek file.
Untuk menambah pustaka pakej VHDL pihak ketiga, tambahkan .vhd yang sesuai file kepada reka bentuk, seperti yang diterangkan dalam langkah 2. Klik kanan pada file dalam Projek view dan pilih File Pilihan, atau pilih Projek-> Tetapkan perpustakaan VHDL. Tentukan nama perpustakaan yang serasi dengan simulator. Untuk example, MYLIB. Pastikan perpustakaan pakej ini sebelum reka bentuk peringkat atas dalam senarai files dalam Projek view.
Untuk maklumat tentang menetapkan Verilog dan VHDL file pilihan, lihat Menetapkan Pilihan Verilog dan VHDL, pada halaman 84. Anda juga boleh menetapkan ini file pilihan kemudian, sebelum menjalankan sintesis.
Untuk mendapatkan maklumat khusus vendor tambahan tentang menggunakan perpustakaan makro vendor dan bLoOx hitam, lihat Mengoptimumkan Reka Bentuk Mikrosemi, pada halaman 487.
Untuk komponen teknologi generik, anda boleh sama ada menambah
Perpustakaan Verilog yang bebas teknologi dibekalkan dengan perisian

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Projek Files

Bab 4: Menyediakan Projek Sintesis Logik

(install_dir/lib/generic_ technology/gtech.v) pada reka bentuk anda atau tambah pustaka komponen generik anda sendiri. Jangan gunakan kedua-duanya bersama-sama kerana mungkin terdapat konflik.
4. Semak file pesanan dalam Projek view. File pesanan adalah penting terutamanya untuk VHDL files.
Untuk VHDL files, anda boleh memesan secara automatik files oleh
memilih Run->Arrange VHDL Files. Sebagai alternatif, gerakkan secara manual files dalam Projek view. Pakej files mestilah yang pertama dalam senarai kerana ia disusun sebelum ia digunakan. Jika anda mempunyai blok reka bentuk yang tersebar di banyak files, pastikan anda mempunyai perkara berikut file pesanan: yang file yang mengandungi entiti mestilah dahulu, diikuti dengan seni bina file, dan akhirnya file dengan konfigurasi.
Dalam Projek view, semak bahawa yang terakhir file dalam Projek view ialah
sumber peringkat atasan file. Sebagai alternatif, anda boleh menentukan peringkat teratas file apabila anda menetapkan pilihan peranti.
5. Pilih File->Simpan, taipkan nama untuk projek dan klik Simpan. Tetingkap Projek mencerminkan perubahan anda.
6. Untuk menutup projek file, pilih butang Tutup Projek atau File->Tutup Projek.

Membuka Projek Sedia Ada File
Terdapat dua cara untuk membuka projek file: Projek Terbuka dan generik File ->Buka arahan.
1. Jika projek yang anda ingin buka adalah projek yang anda usahakan baru-baru ini, anda boleh memilihnya secara terus: File->Projek Terkini->Nama projek.
2. Gunakan salah satu kaedah berikut untuk membuka sebarang projek file:

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menyediakan Projek Files

Buka Perintah Projek

File->Buka Perintah

Pilih File->Buka Projek, klik butang Buka Projek di sebelah kiri tetingkap Projek, atau klik ikon P.
Untuk membuka projek terbaharu, klik dua kali daripada senarai projek terbaharu.
Jika tidak, klik butang Projek Sedia Ada untuk membuka kotak dialog Buka dan pilih projek.

Pilih File->Buka.
Tentukan direktori yang betul dalam medan Lihat Dalam:.
Tetapkan File Jenis kepada Projek Files (*.prj). Kotak itu menyenaraikan projek files.
Klik dua kali pada projek yang ingin anda buka.

Projek dibuka dalam tetingkap Projek.

Membuat Perubahan pada Projek
Biasanya, anda menambah, memadam atau menggantikan files.
1. Untuk menambah sumber atau kekangan files kepada projek, pilih butang Tambah Filebutang atau Projek->Tambah Sumber File untuk membuka Pilih Files ke kotak dialog Tambah ke Projek. Lihat Mencipta Projek File, pada halaman 58 untuk butiran.
2. Untuk memadam a file daripada projek, klik pada file dalam tetingkap Projek, dan tekan kekunci Padam.
3. Untuk menggantikan a file dalam projek,
Pilih file anda ingin menukar dalam tetingkap Projek.
Klik Ubah File butang, atau pilih Projek->Tukar File.
Dalam Sumber File kotak dialog yang terbuka, tetapkan Lihat Masuk ke direktori
mana yang baru file terletak. Yang baru file mestilah daripada jenis yang sama dengan file anda ingin menggantikan.
Jika anda tidak melihat anda file disenaraikan, pilih jenis file anda perlukan daripada
yang Files daripada medan Jenis.
Klik dua kali pada file. Yang baru file menggantikan yang lama dalam projek
senarai. LO
4. Untuk menentukan bagaimana projek files disimpan dalam projek, klik kanan pada a file dalam Projek view dan pilih File Pilihan. Tetapkan Simpan File pilihan sama ada Relatif kepada Projek atau Laluan Mutlak.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Projek Files

Bab 4: Menyediakan Projek Sintesis Logik

5. Untuk menyemak st masaamp pada a file, klik kanan pada a file dalam Projek view dan pilih File Pilihan. Semak masa yang file terakhir diubah suai. Klik OK.

Projek Tetapan View Keutamaan Paparan
Anda boleh menyesuaikan organisasi dan paparan projek files. 1. Pilih Pilihan->Projek View Pilihan. Projek View Borang pilihan dibuka.

2. Untuk menyusun pelbagai jenis input files dalam folder berasingan, semak View Projek Files dalam Folder.
Menyemak pilihan ini mencipta folder berasingan dalam Projek view untuk kekangan files dan sumber files.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menyediakan Projek Files

3. Kawalan file paparan dengan yang berikut:
Paparkan semua secara automatik files, dengan menyemak Tunjukkan Perpustakaan Projek. Jika
ini tidak ditandai, Projek view tidak memaparkan files sehingga anda mengklik pada simbol tambah dan mengembangkan files dalam folder.
Tandai salah satu kotak dalam Projek File Bahagian Paparan Nama bagi
bentuk untuk menentukan bagaimana filenama dipaparkan. Anda boleh memaparkan hanya filenama, laluan relatif, atau laluan mutlak.
4. Kepada view projek files dalam folder tersuai tersuai, semak View Projek Files dalam Folder Tersuai. Untuk maklumat lanjut, lihat Mencipta Folder Tersuai, pada halaman 66. Jenis folder hanya dipaparkan jika terdapat berbilang jenis dalam folder tersuai.

Folder Tersuai
© 2014 Synopsys, Inc. 64

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menyediakan Projek Files

Bab 4: Menyediakan Projek Sintesis Logik

5. Untuk membuka lebih daripada satu pelaksanaan dalam Projek yang sama view, tandakan Benarkan Pelbagai Projek Dibuka.
Projek 1

Projek 2

6. Kawal keluaran file paparan dengan yang berikut:
Semak Tunjukkan semua Files dalam kotak Direktori Keputusan untuk memaparkan semua output
files dihasilkan selepas sintesis.
Tukar output file organisasi dengan mengklik salah satu bar pengepala
dalam Keputusan Pelaksanaan view. Anda boleh mengelompokkan files mengikut jenis atau susun mengikut tarikh ia terakhir diubah suai.
7. Kepada view file maklumat, pilih file dalam Projek view, klik kanan dan pilih File Pilihan. Untuk example, anda boleh menyemak tarikh a file telah diubah suai.
Mengemas kini Verilog Sertakan Laluan dalam Projek Lama Files
Jika anda mempunyai projek file dicipta dengan versi perisian yang lebih lama (sebelum 8.1), Verilog menyertakan laluan dalam ini file adalah relatif kepada direktori hasil atau sumber file dengan `termasuk pernyataan. Dalam keluaran selepas 8.1, projek itu file `termasuk laluan adalah relatif kepada projek file sahaja. GUI dalam keluaran yang lebih baru tidak menaik taraf prj lama secara automatik files untuk mematuhi peraturan yang lebih baru. Untuk menaik taraf dan menggunakan projek lama file, lakukan salah satu daripada yang berikut:
· Edit prj secara manual file dalam editor teks dan tambah yang berikut pada
baris sebelum setiap set_option -include_path:
set_option -project_relative_includes 1
· Mulakan projek baharu dengan versi perisian yang lebih baharu dan padamkan
projek lama. Ini akan menjadikan prj baharu file patuhi peraturan baru di mana termasuk adalah relatif kepada prj file.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menguruskan Projek File Hierarki

Menguruskan Projek File Hierarki
Bahagian berikut menerangkan cara anda boleh mencipta dan mengurus folder tersuai dan files dalam Projek view:
· Mencipta Folder Tersuai · Memanipulasi Folder Projek Tersuai · Memanipulasi Tersuai Files

Mencipta Folder Tersuai
Anda boleh membuat folder logik dan menyesuaikan files dalam pelbagai kumpulan hierarki dalam Projek anda view. Folder ini boleh ditentukan dengan mana-mana nama atau tahap hierarki. Untuk exampOleh itu, anda boleh sewenang-wenangnya memadankan sistem pengendalian anda file struktur atau hierarki logik HDL. Folder tersuai dibezakan dengan warna birunya.

Terdapat beberapa cara untuk membuat folder tersuai dan kemudian menambah files kepada mereka dalam projek. Gunakan salah satu kaedah berikut:

1. Klik kanan pada projek file atau folder tersuai lain dan pilih Tambah Folder daripada menu pop timbul. Kemudian lakukan mana-mana yang berikut file operasi:

Klik kanan memaparkan begitu

pada itu

fyioleuoLcrOafnileesitahnedr

pilih pilih

Letakkan dalam Folder. Sub-menu folder sedia ada atau cipta

Fail baharu.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menguruskan Projek File Hierarki

Bab 4: Menyediakan Projek Sintesis Logik

Ambil perhatian bahawa anda boleh sewenang-wenangnya menamakan folder, namun jangan gunakan aksara (/) kerana ini ialah simbol pemisah hierarki.
Untuk menamakan semula folder, klik kanan pada folder dan pilih Namakan semula daripada
menu timbul. Kotak dialog Rename Folder muncul; nyatakan nama baharu.
2. Gunakan butang Tambah Files ke kotak dialog Projek untuk menambah keseluruhan kandungan hierarki folder, dan letakkan secara pilihan files ke dalam folder tersuai yang sepadan dengan hierarki folder OS yang disenaraikan dalam paparan kotak dialog.

Untuk melakukan ini, pilih Tambah File butang dalam Projek view.
Pilih mana-mana folder yang diminta seperti dsp dari kotak dialog, kemudian
klik butang Tambah. Ini meletakkan semua files daripada hierarki dsp ke dalam folder tersuai yang baru anda buat.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menguruskan Projek File Hierarki

Untuk meletakkan secara automatik files ke dalam folder tersuai yang sepadan dengan
hierarki folder OS, semak pilihan yang dipanggil Tambah Files kepada Folder Tersuai pada kotak dialog.
Secara lalai, nama folder tersuai adalah nama yang sama dengan folder
mengandungi files atau folder untuk ditambahkan pada projek. Walau bagaimanapun, anda boleh mengubah suai cara folder dinamakan, dengan mengklik pada butang Pilihan Folder. Kotak dialog berikut dipaparkan.

Untuk menggunakan:
Hanya folder yang mengandungi files untuk nama folder, klik pada Gunakan OS
Nama Folder.
Nama laluan ke folder yang dipilih untuk menentukan tahap
hierarki dicerminkan untuk laluan folder tersuai.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menguruskan Projek File Hierarki

Bab 4: Menyediakan Projek Sintesis Logik

3. Anda boleh seret dan lepas files dan folder daripada aplikasi OS Explorer ke dalam Projek view. Ciri ini tersedia pada desktop Windows dan Linux yang menjalankan KDE.
Apabila anda seret dan lepaskan a file, ia serta-merta ditambahkan pada projek.
Jika tiada projek dibuka, perisian mencipta projek.
Apabila anda seret dan lepaskan a file di atas folder, ia akan diletakkan di dalamnya
folder. Pada mulanya, Add Files to Project kotak dialog dipaparkan meminta anda mengesahkan files untuk ditambahkan pada projek. Anda boleh klik OK untuk menerima files. Jika anda ingin membuat perubahan, anda boleh mengklik butang Alih Keluar Semua dan tentukan penapis atau pilihan baharu.

Nota: Untuk memaparkan folder tersuai dalam Projek view, pilih Pilihan->Projek View Menu pilihan, kemudian dayakan/lumpuhkan kotak semak untuk View Projek Files dalam Folder Tersuai pada kotak dialog.

Memanipulasi Folder Projek Tersuai
Prosedur berikut menerangkan cara anda boleh mengalih keluar files daripada folder, padam folder dan tukar hierarki folder.
1. Untuk mengeluarkan a file daripada folder tersuai, sama ada:
Seret dan lepaskannya ke dalam folder lain atau ke projek. Serlahkan file, klik kanan dan pilih Alih keluar dari Folder daripada
menu timbul.
Jangan gunakan kekunci Padam (DEL), kerana ini mengalih keluar file daripada projek itu.
2. Untuk memadam folder tersuai, serlahkannya kemudian klik kanan dan pilih Padam daripada menu timbul atau tekan kekunci DEL. Apabila anda memadamkan folder, buat salah satu daripada pilihan berikut:
Klik Ya untuk memadam folder dan folder files terkandung dalam folder dari
projek itu.
Klik Tidak untuk memadam folder sahaja.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menguruskan Projek File Hierarki

3. Untuk menukar hierarki folder tersuai:
Seret dan lepaskan folder dalam folder lain supaya ia menjadi sub-
folder atau atas projek untuk mengalihkannya ke peringkat teratas.
Untuk mengalih keluar hierarki peringkat atas folder tersuai, seret dan lepas
sub-peringkat hierarki yang dikehendaki ke atas projek. Kemudian padam direktori akar kosong untuk folder itu.
Untuk example, jika direktori folder tersuai sedia ada ialah:
/ Cthamples/Verilog/RTL
Katakan anda mahukan hierarki RTL peringkat tunggal sahaja, kemudian seret dan lepaskan RTL ke atas projek. Selepas itu, anda boleh memadamkan /Cthampdirektori les/Verilog.

Memanipulasi Adat Files
Selain itu, anda boleh melakukan jenis tersuai berikut file operasi:
1. Untuk menyekat paparan files dalam folder Jenis, klik kanan dalam Projek view dan pilih Projek View Pilihan atau pilih Pilihan->Projek View Pilihan. Lumpuhkan pilihan View Projek Files dalam Jenis Folder pada kotak dialog.
2. Untuk memaparkan files dalam susunan abjad dan bukannya susunan projek, tandakan Sort Files dalam Projek view panel kawalan. Klik kekunci anak panah ke bawah di sudut kiri bawah panel untuk menghidupkan dan mematikan panel kawalan.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menguruskan Projek File Hierarki

Bab 4: Menyediakan Projek Sintesis Logik

Togol Panel Kawalan
3. Untuk menukar susunan files dalam projek:
Pastikan untuk melumpuhkan folder tersuai dan menyusun files. Seret dan lepaskan a file ke kedudukan yang dikehendaki dalam senarai files.
4. Untuk menukar file taip, seret dan lepaskannya ke folder jenis baharu. Perisian akan menggesa anda untuk pengesahan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menetapkan Pelaksanaan

Menetapkan Pelaksanaan
Pelaksanaan ialah versi projek, dilaksanakan dengan set kekangan tertentu dan tetapan lain. Projek boleh mengandungi berbilang pelaksanaan, setiap satu dengan tetapannya sendiri.

Bekerja dengan Pelbagai Pelaksanaan
Alat Synplify Pro membolehkan anda membuat berbilang pelaksanaan reka bentuk yang sama dan kemudian membandingkan hasil. Ini membolehkan anda mencuba tetapan berbeza untuk reka bentuk yang sama. Pelaksanaan ialah semakan reka bentuk anda dalam konteks perisian sintesis, dan tidak menggantikan perisian dan proses kawalan kod sumber luaran.
1. Klik butang Tambah Pelaksanaan atau pilih Projek->Pelaksanaan Baharu dan tetapkan pilihan peranti baharu (tab Peranti), pilihan baharu (tab Pilihan) atau kekangan baharu file (Tab Kekangan).
Perisian mencipta pelaksanaan lain dalam projek view. Pelaksanaan baharu mempunyai nama yang sama seperti yang sebelumnya, tetapi dengan akhiran nombor yang berbeza. Angka berikut menunjukkan dua pelaksanaan, rev1 dan rev2, dengan pelaksanaan semasa (aktif) diserlahkan.

Pelaksanaan baharu menggunakan kod sumber yang sama files, tetapi pilihan dan kekangan peranti yang berbeza. Ia menyalin beberapa files daripada pelaksanaan sebelumnya: log tlg file, senarai bersih srs RTL file, dan design_fsm.sdc file dihasilkan oleh FSM Explorer. Perisian ini menyimpan sejarah berulang sintesis berjalan.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pelaksanaan

Bab 4: Menyediakan Projek Sintesis Logik

2. Jalankan sintesis sekali lagi dengan tetapan baharu.
Untuk menjalankan pelaksanaan semasa sahaja, klik Jalankan.
Untuk menjalankan semua pelaksanaan dalam projek, pilih Jalankan->Jalankan Semua
Perlaksanaan.
Anda boleh menggunakan berbilang pelaksanaan untuk mencuba bahagian atau percubaan yang berbeza dengan kekerapan yang berbeza. Lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk maklumat mengenai pilihan tetapan.
Projek view menunjukkan semua pelaksanaan dengan pelaksanaan aktif diserlahkan dan output yang sepadan files dijana untuk pelaksanaan aktif yang dipaparkan dalam Keputusan Pelaksanaan view di sebelah kanan; mengubah pelaksanaan aktif mengubah output file paparan. Tetingkap Watch memantau pelaksanaan aktif. Jika anda mengkonfigurasi tetingkap ini untuk menonton semua pelaksanaan, pelaksanaan baharu dikemas kini secara automatik dalam tetingkap.
3. Bandingkan hasilnya.
Gunakan tetingkap Tonton untuk membandingkan kriteria yang dipilih. Pastikan untuk menetapkan
pelaksanaan yang anda ingin bandingkan dengan arahan Konfigurasikan Watch. Lihat Menggunakan Tetingkap Tonton, pada halaman 190 untuk butiran.

Untuk membandingkan butiran, bandingkan log file keputusan.
4. Untuk menamakan semula pelaksanaan, klik butang kanan tetikus pada nama pelaksanaan dalam projek view, pilih Tukar Nama Pelaksanaan daripada menu pop timbul, dan taip nama baharu.
Ambil perhatian bahawa UI semasa menimpa pelaksanaan; keluaran sebelum 9.0 mengekalkan pelaksanaan untuk dinamakan semula.
5. Untuk menyalin pelaksanaan, klik butang kanan tetikus pada nama pelaksanaan dalam projek view, pilih Salin Pelaksanaan daripada menu timbul, dan taip nama baharu untuk salinan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menetapkan Pelaksanaan

6. Untuk memadamkan pelaksanaan, klik butang kanan tetikus pada nama pelaksanaan dalam projek view, dan pilih Alih Keluar Pelaksanaan daripada menu timbul.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik
Menetapkan Pilihan Pelaksanaan Sintesis Logik
Anda boleh menetapkan pilihan global untuk pelaksanaan sintesis anda, sebahagian daripadanya khusus teknologi. Bahagian ini menerangkan cara menetapkan pilihan global seperti peranti, pengoptimuman dan file pilihan dengan arahan Pilihan Pelaksanaan. Untuk maklumat tentang menetapkan kekangan untuk pelaksanaan, lihat Menentukan Kekangan SKOP, pada halaman 119. Untuk maklumat tentang mengatasi tetapan global dengan atribut atau arahan individu, lihat Menentukan Atribut dan Arahan, pada halaman 90.
Bahagian ini membincangkan topik berikut:
· Menetapkan Pilihan Peranti, pada halaman 75 · Menetapkan Pilihan Pengoptimuman, pada halaman 78 · Menentukan Kekerapan Global dan Kekangan Files, pada halaman 80 · Menentukan Pilihan Keputusan, pada halaman 82 · Menentukan Output Laporan Masa, pada halaman 84 · Menetapkan Pilihan Verilog dan VHDL, pada halaman 84
Menetapkan Pilihan Peranti
Pilihan peranti adalah sebahagian daripada pilihan global yang boleh anda tetapkan untuk sintesis dijalankan. Ia termasuk pemilihan bahagian (teknologi, bahagian dan gred kelajuan) dan pilihan pelaksanaan (sisipan I/O dan fanout). Pilihan dan pelaksanaan pilihan ini boleh berbeza-beza mengikut teknologi, jadi semak bab vendor Manual Rujukan untuk mendapatkan maklumat tentang pilihan vendor anda.
1. Buka borang Pilihan Pelaksanaan dengan mengklik butang Pilihan Pelaksanaan atau memilih Projek->Pilihan Pelaksanaan, dan klik tab Peranti di bahagian atas jika ia belum dipilih.
2. Pilih teknologi, bahagian, pakej dan kelajuan. Pilihan yang tersedia berbeza-beza, bergantung pada teknologi yang anda pilih.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
3. Tetapkan pilihan pemetaan peranti. Pilihannya berbeza-beza, bergantung pada teknologi yang anda pilih.
Jika anda tidak pasti maksud pilihan, klik pada pilihan untuk melihat
penerangan dalam kotak di bawah. Untuk penerangan penuh tentang pilihan, klik F1 atau rujuk bab vendor yang sesuai dalam Manual Rujukan.
Untuk menetapkan pilihan, taipkan nilai atau tandai kotak untuk mendayakannya.
Untuk mendapatkan maklumat lanjut tentang menetapkan had fanout dan pegunan semula, lihat Menetapkan Had Fanout, pada halaman 348 dan Pemasa Bersara, pada halaman 334, masing-masing. Untuk butiran tentang pilihan khusus vendor lain, rujuk kepada bab vendor dan keluarga teknologi yang sesuai dalam Manual Rujukan.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik

4. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK.
5. Klik butang Jalankan untuk mensintesis reka bentuk. Perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.
6. Untuk menetapkan pilihan peranti dengan skrip, gunakan perintah set_option Tcl. Jadual berikut mengandungi senarai abjad bagi pilihan peranti pada tab Peranti yang dipetakan kepada arahan Tcl yang setara. Oleh kerana pilihan adalah berasaskan teknologi dan keluarga, semua pilihan yang disenaraikan dalam jadual mungkin tidak tersedia dalam teknologi yang dipilih. Semua arahan bermula dengan set_option, diikuti dengan sintaks dalam lajur seperti yang ditunjukkan. Semak Manual Rujukan untuk senarai pilihan yang paling komprehensif untuk vendor anda.
Jadual berikut menunjukkan kebanyakan pilihan peranti.

Sifat Beranotasi Pilihan untuk Penganalisis Lumpuhkan Panduan Pemacuan Sisipan I/O

Arahan Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik

Pilihan

Perintah Tcl (set_option…)

Pakej

-pakej pkg_name

Bahagian

-bahagian nama_bahagian

Selesaikan Pemacu Campuran

-resolve_multiple_driver {1|0}

Kelajuan

-gred_kelajuan_gred_laju

Teknologi

-kata kunci teknologi

Kemas kini Data Pemasaan Titik Kompilasi -update_models_cp {0|1}

Penjanaan Pangkalan Data Penganalisis HDL -hdl_qload {1|0}

Menetapkan Pilihan Pengoptimuman
Pilihan pengoptimuman adalah sebahagian daripada pilihan global yang boleh anda tetapkan untuk pelaksanaan. Bahagian ini memberitahu anda cara menetapkan pilihan seperti kekerapan dan pilihan pengoptimuman global seperti perkongsian sumber. Anda juga boleh menetapkan beberapa pilihan ini dengan butang yang sesuai pada UI.
1. Buka borang Pilihan Pelaksanaan dengan mengklik butang Pilihan Pelaksanaan atau memilih Projek->Pilihan Pelaksanaan, dan klik tab Pilihan di bahagian atas.
2. Klik pilihan pengoptimuman yang anda mahu, sama ada pada borang atau dalam Projek view. Pilihan anda berbeza-beza, bergantung pada teknologi. Jika pilihan tidak tersedia untuk teknologi anda, ia akan dikelabukan. Menetapkan pilihan di satu tempat secara automatik mengemas kininya di tempat lain.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik

Projek View

Opsyen Pengoptimuman Pilihan Pelaksanaan->Pilihan

Untuk butiran tentang menggunakan pengoptimuman ini rujuk bahagian berikut:

Penyusun FSM FSM Explorer
Perkongsian Sumber Masa Semula

Mengoptimumkan Mesin Negeri, pada halaman 354
Menjalankan FSM Explorer, pada halaman 359 Nota: Hanya subset teknologi Microsemi menyokong pilihan FSM Explorer. Gunakan Project->Implementation Options->Options panel untuk menentukan sama ada pilihan ini disokong untuk peranti yang anda tentukan dalam alat anda.
Berkongsi Sumber, pada halaman 352
Pemasaan semula, pada halaman 334

Pilihan arahan Tcl set_option yang setara adalah seperti berikut:

Pilihan Penyusun FSM FSM Explorer Perkongsian Sumber Masa Semula

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -berhenti {1|0}

3. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
4. Klik butang Jalankan untuk menjalankan sintesis.
Perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.
Penjanaan Pangkalan Data Penganalisis HDL
Secara lalai, perisian membaca keseluruhan reka bentuk, melakukan pengoptimuman logik dan penyebaran masa, dan menulis output ke senarai net tunggal (srs). Apabila reka bentuk semakin besar, masa untuk menjalankan dan menyahpepijat reka bentuk menjadi lebih mencabar.
Pilihan ini membolehkan pengkompil untuk membahagikan reka bentuk ke dalam berbilang modul yang ditulis untuk memisahkan senarai bersih files (srs). Untuk mendayakan pilihan ini, pilih kotak semak Penjanaan Pangkalan Data Penganalisis HDL pada tab Pilihan pada kotak dialog Pilihan Pelaksanaan. Ciri ini meningkatkan penggunaan memori dengan ketara untuk reka bentuk yang besar.
Ciri ini juga boleh didayakan dari tetingkap Skrip Tcl menggunakan perintah Tcl set_option berikut:
set_option -hdl_qload 1
Setelah pilihan Penjanaan Pangkalan Data Penganalisis HDL didayakan, gunakan pilihan Muatan Pantas Bertambah dalam alat Penganalisis HDL untuk memaparkan reka bentuk menggunakan sama ada senarai bersih tunggal (srs) atau berbilang senarai bersih modul RTL peringkat atas (srs). Alat itu boleh mengambil advantage ciri ini dengan memuatkan secara dinamik hanya hierarki reka bentuk yang terjejas. Untuk exampOleh itu, penyemak imbas hierarki boleh mengembangkan hanya hierarki peringkat bawah seperti yang diperlukan untuk pemuatan pantas. Pilihan Muatan Pantas Tambahan terletak pada panel Umum kotak dialog Pilihan Penganalisis HDL. Lihat Panel Umum, pada halaman 304.

Menentukan Kekerapan dan Kekangan Global Files

Prosedur ini memberitahu anda cara menetapkan frekuensi global dan menentukan kekangan files untuk pelaksanaan.

1. Untuk menetapkan frekuensi global, lakukan salah satu daripada yang berikut:

Taip frekuensi global dalam Projek view.

Buka borang Pilihan Pelaksanaan dengan mengklik Perlaksanaan

Butang pilihan Tab Kekangan.

seleLcOting

Projek->Pelaksanaan

Pilihan,

dan

klik

yang

Perintah set_option Tcl yang setara ialah -frequency frequencyValue.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik
Anda boleh mengatasi kekerapan global dengan kekangan setempat, seperti yang diterangkan dalam Menentukan Kekangan SKOP, pada halaman 119. Dalam alat Synplify Pro, anda boleh menjana kekangan jam secara automatik untuk reka bentuk anda dan bukannya menetapkan frekuensi global. Lihat Menggunakan Kekangan Auto, pada halaman 291 untuk butiran.
Projek Kekerapan dan Kekangan Global View
Pilihan Pelaksanaan->Kekangan

2. Untuk menentukan kekangan files untuk pelaksanaan, lakukan salah satu daripada yang berikut:
Pilih Projek->Pilihan Pelaksanaan->Kekangan. Semak kekangan
files anda mahu gunakan dalam projek.
Daripada panel Implementation Options->Constraints, anda juga boleh mengklik ke
menambah kekangan file.
Dengan pelaksanaan yang anda mahu gunakan dipilih, klik Tambah File dalam
Projek view, dan tambahkan kekangan fileanda perlukan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
Untuk mewujudkan kekangan files, lihat Menentukan Kekangan SKOP, pada halaman 119.
3. Untuk menghapuskan kekangan files daripada pelaksanaan, lakukan salah satu daripada yang berikut:
Pilih Projek->Pilihan Pelaksanaan->Kekangan. Klik pada kotak pilihan
di sebelah file nama.
Dalam Projek view, klik kanan pada kekangan file untuk dikeluarkan dan
pilih Alih keluar daripada Projek.
Ini menghilangkan kekangan file daripada pelaksanaan, tetapi tidak memadamkannya.
4. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK.
Apabila anda mensintesis reka bentuk, perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.
Menentukan Pilihan Keputusan
Bahagian ini menunjukkan kepada anda cara untuk menentukan kriteria untuk output larian sintesis.
1. Buka borang Pilihan Pelaksanaan dengan mengklik butang Pilihan Pelaksanaan atau memilih Projek->Pilihan Pelaksanaan, dan klik tab Keputusan Pelaksanaan di bahagian atas.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik

2. Nyatakan output files anda ingin menjana.
Untuk menjana senarai bersih yang dipetakan files, klik Write Mapped Verilog Netlist atau Write
Senarai Netlist VHDL yang dipetakan.
Untuk menjana kekangan khusus vendor file untuk anotasi hadapan,
klik Tulis Kekangan Vendor File. Lihat Untuk butiran mengenai laporan ini, lihat Laporan Semakan Kekangan, pada halaman 270. Manual Rujukan, pada halaman 56 untuk maklumat lanjut.
3. Tetapkan direktori yang anda ingin tulis hasilnya.
4. Tetapkan format untuk output file. Perintah Tcl yang setara untuk skrip ialah format projek -result_format.
Anda juga mungkin mahu menetapkan atribut untuk mengawal pemetaan nama. Untuk butiran, rujuk kepada bab vendor yang sesuai dalam Manual Rujukan.
5. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK.
Apabila anda mensintesis reka bentuk, perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
Menentukan Output Laporan Masa
Anda boleh menentukan jumlah yang dilaporkan dalam laporan masa dengan menetapkan pilihan berikut.
1. Memilih Projek->Pilihan Pelaksanaan, dan klik tab Laporan Masa. 2. Tetapkan bilangan laluan kritikal yang anda mahu perisian melaporkan.

3. Tentukan bilangan titik mula dan tamat yang anda mahu lihat dilaporkan dalam bahagian laluan kritikal.
4. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK. Apabila anda mensintesis reka bentuk, perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.
Menetapkan Pilihan Verilog dan VHDL
Apabila anda menyediakan sumber Verilog dan VHDL files dalam projek anda, anda juga boleh menentukan pilihan pengkompil tertentu.
Menetapkan Verilog File Pilihan
Anda tetapkan Verilog file pilihan dengan memilih sama ada Project->Implementation Options-> Verilog, atau Options->Configure Verilog Compiler.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik

1. Tentukan format Verilog untuk digunakan.
Untuk menetapkan pengkompil secara global untuk semua files dalam projek, pilih
Projek->Pilihan Pelaksanaan->Verilog. Jika anda menggunakan Verilog 2001 atau SystemVerilog, semak Manual Rujukan untuk binaan yang disokong.
Untuk menentukan pengkompil Verilog pada per file asas, pilih file dalam
Projek view. Klik kanan dan pilih File Pilihan. Pilih penyusun yang sesuai. Verilog lalai file format untuk projek baharu ialah SystemVerilog.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
2. Tentukan modul peringkat atas jika anda belum melakukannya dalam Projek view.
3. Untuk mengekstrak parameter daripada kod sumber, lakukan perkara berikut:
Klik Extract Parameters. Untuk mengatasi lalai, masukkan nilai baharu untuk parameter.
Perisian menggunakan nilai baharu untuk pelaksanaan semasa sahaja. Ambil perhatian bahawa pengekstrakan parameter tidak disokong untuk reka bentuk campuran.

4. Taipkan arahan dalam Arahan Pengkompil, menggunakan ruang untuk memisahkan kenyataan. Anda boleh menaip arahan yang biasanya anda masukkan dengan 'ifdef dan `define pernyataan dalam kod. Untuk example, ABC=30 menghasilkan perisian menulis pernyataan berikut kepada projek file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik
5. Dalam Susunan Laluan Sertakan, nyatakan laluan carian untuk perintah sertakan untuk Verilog files yang ada dalam projek anda. Gunakan butang di penjuru kanan sebelah atas kotak untuk menambah, memadam atau menyusun semula laluan.
6. Dalam Direktori Perpustakaan, tentukan laluan ke direktori yang mengandungi perpustakaan files untuk projek anda. Gunakan butang di penjuru kanan sebelah atas kotak untuk menambah, memadam atau menyusun semula laluan.
7. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK. Apabila anda mensintesis reka bentuk, perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik Menetapkan Pilihan Pelaksanaan Sintesis Logik
Menetapkan VHDL File Pilihan
Anda tetapkan VHDL file pilihan dengan memilih sama ada Projek->Implementation Options->VHDL, atau Options->Configure VHDL Compiler.

Untuk sumber VHDL, anda boleh menentukan pilihan yang diterangkan di bawah.
1. Tentukan modul peringkat atas jika anda belum melakukannya dalam Projek view. Jika modul peringkat atas tidak terletak dalam pustaka kerja lalai, anda mesti menentukan pustaka tempat pengkompil boleh mencari modul tersebut. Untuk maklumat tentang cara melakukan ini, lihat Panel VHDL, pada halaman 200.
Anda juga boleh menggunakan pilihan ini untuk reka bentuk bahasa campuran atau apabila anda ingin menentukan modul yang bukan entiti peringkat atasan sebenar untuk paparan Penganalisis HDL dan LdOebugging dalam skema. views. 2. Untuk pengekodan mesin keadaan yang ditentukan pengguna, lakukan perkara berikut:
Nyatakan jenis pengekodan yang anda mahu gunakan.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menetapkan Pilihan Pelaksanaan Sintesis Logik Bab 4: Menyediakan Projek Sintesis Logik
Lumpuhkan pengkompil FSM.
Apabila anda mensintesis reka bentuk, perisian menggunakan arahan pengkompil yang anda tetapkan di sini untuk mengekod mesin keadaan dan tidak menjalankan pengkompil FSM, yang akan mengatasi arahan pengkompil. Sebagai alternatif, anda boleh menentukan mesin keadaan dengan atribut syn_encoding, seperti yang diterangkan dalam Menentukan Mesin Keadaan dalam VHDL, pada halaman 308.
3. Untuk mengekstrak generik daripada kod sumber, lakukan ini:
Klik Ekstrak Pemalar Generik. Untuk mengatasi lalai, masukkan nilai baharu untuk generik.
Perisian menggunakan nilai baharu untuk pelaksanaan semasa sahaja. Ambil perhatian bahawa anda tidak boleh mengekstrak generik jika anda mempunyai reka bentuk bahasa campuran.

4. Untuk menolak tristat merentasi sempadan proses/sekat, pastikan Push Tristates didayakan. Untuk butiran, lihat Push Tristates Option, pada halaman 212dalam Manual Rujukan.
5. Tentukan tafsiran arahan synthesis_on dan synthesis_off:
Untuk membuat pengkompil mentafsir arahan synthesis_on dan synthesis_off
seperti translate_on/translate_off, dayakan pilihan Synthesis On/Off Dilaksanakan sebagai Terjemah Hidup/Mati.
Untuk mengabaikan arahan synthesis_on dan synthesis_off, pastikan itu
pilihan ini tidak ditandakan. Lihat translate_off/translate_on, pada halaman 226 dalam Manual Rujukan untuk mendapatkan maklumat lanjut.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menentukan Atribut dan Arahan

6. Tetapkan pilihan pelaksanaan lain seperti yang diperlukan (lihat Menetapkan Pilihan Pelaksanaan Sintesis Logik, pada halaman 75 untuk senarai pilihan). Klik OK.
Apabila anda mensintesis reka bentuk, perisian menyusun dan memetakan reka bentuk menggunakan pilihan yang anda tetapkan.

Menentukan Atribut dan Arahan

Atribut dan arahan ialah spesifikasi yang anda tetapkan untuk mereka bentuk objek untuk mengawal cara reka bentuk anda dianalisis, dioptimumkan dan dipetakan.
Atribut mengawal pengoptimuman pemetaan dan arahan mengawal pengoptimuman pengkompil. Kerana perbezaan ini, anda mesti menentukan arahan dalam kod sumber. Jadual ini menerangkan kaedah yang tersedia untuk membuat spesifikasi atribut dan arahan:

Kekangan Editor SKOP Verilog VHDL File

Atribut Ya Ya Ya Ya

Arahan Ya Ya Tidak Tidak

Adalah lebih baik untuk menentukan atribut dalam editor SKOP atau kekangan file, kerana anda tidak perlu menyusun semula reka bentuk terlebih dahulu. Untuk arahan, anda mesti menyusun reka bentuk agar arahan itu berkuat kuasa.
Jika SKOP/kekangan file dan kod sumber HDL ditentukan untuk reka bentuk, kekangan mempunyai keutamaan apabila terdapat konflik.
Untuk butiran lanjut, rujuk perkara berikut:
· Menentukan Atribut dan Arahan dalam VHDL, pada halaman 91 · Menentukan Atribut dan Arahan dalam Verilog, pada halaman 92 · Menentukan Atribut KamiLiSAP Editor SKOP, pada halaman 93 · Menentukan Atribut dalam Kekangan File, di muka surat 97

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menentukan Atribut dan Arahan

Bab 4: Menyediakan Projek Sintesis Logik

Menentukan Atribut dan Arahan dalam VHDL
Anda boleh menggunakan kaedah lain untuk menambah atribut pada objek, seperti yang disenaraikan dalam Menentukan Atribut dan Arahan, pada halaman 90. Walau bagaimanapun, anda boleh menentukan arahan hanya dalam kod sumber. Terdapat dua cara untuk mentakrifkan atribut dan arahan dalam VHDL:
· Menggunakan pakej atribut yang dipratentukan
· Mengisytiharkan atribut setiap kali ia digunakan
Untuk butiran sintaks atribut VHDL, lihat Sintaks Atribut dan Arahan VHDL, pada halaman 561 dalam Manual Rujukan.

Menggunakan Pakej Atribut VHDL Pratakrif
Advan itutagUntuk menggunakan pakej yang dipratentukan ialah anda mengelak mentakrifkan semula atribut dan arahan setiap kali anda memasukkannya dalam kod sumber. Yang disadvantage ialah kod sumber anda kurang mudah alih. Pakej atribut terletak di installDirectory/lib/vhd/synattr.vhd.
1. Untuk menggunakan pakej atribut yang dipratentukan yang disertakan dalam pustaka perisian, tambahkan baris ini pada sintaks:
synplify perpustakaan; gunakan synplify.attributes.all;
2. Tambahkan atribut atau arahan yang anda inginkan selepas pengisytiharan unit reka bentuk.
pengisytiharan ; attribute attribute_name of objectName : objectType ialah nilai ;
Untuk example:
entiti simpledff ialah port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atribut syn_noclockbuf clk : isyarat adalah benar;
Untuk butiran konvensyen sintaks, lihat Sintaks Atribut dan Arahan VHDL, pada halaman 561 dalam Manual Rujukan.
3. Tambah sumber file kepada projek itu.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menentukan Atribut dan Arahan

Mengisytiharkan Atribut dan Arahan VHDL
Jika anda tidak menggunakan pakej atribut, anda mesti mentakrifkan semula atribut setiap kali anda memasukkannya dalam kod sumber.
1. Setiap kali anda menggunakan atribut atau arahan, takrifkannya serta-merta selepas pengisytiharan unit reka bentuk menggunakan sintaks berikut:
reka bentuk_unit_deklarasi ; attribute attributeName : dataType ; attribute attributeName of objectName : objectType ialah nilai ;
Untuk example:
entiti simpledff ialah port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atribut syn_noclockbuf : boolean; atribut syn_noclockbuf clk :signal adalah benar;
2. Tambah sumber file kepada projek itu.

Menentukan Atribut dan Arahan dalam Verilog
Anda boleh menggunakan kaedah lain untuk menambah atribut pada objek, seperti yang diterangkan dalam Menentukan Atribut dan Arahan, pada halaman 90. Walau bagaimanapun, anda boleh menentukan arahan hanya dalam kod sumber.
Verilog tidak mempunyai atribut dan arahan sintesis yang telah ditetapkan, jadi anda mesti menambahkannya sebagai ulasan. Nama atribut atau arahan didahului oleh sintesis kata kunci. Verilog files adalah sensitif huruf besar dan kecil, jadi atribut dan arahan mesti dinyatakan dengan tepat seperti yang dibentangkan dalam huraian sintaksnya. Untuk butiran sintaks, lihat Sintaks Atribut dan Arahan Verilog, pada halaman 363dalam Manual Rujukan.
1. Untuk menambah atribut atau arahan dalam Verilog, gunakan sintaks baris Verilog atau blok ulasan (gaya-C) mengikut objek reka bentuk. Komen sekat mesti mendahului koma bertitik, jika ada.
LO

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menentukan Atribut dan Arahan

Bab 4: Menyediakan Projek Sintesis Logik

Sintaks Komen Sekat Verilog
/* atribut sintesisName = nilai */ /* direktori sintesisName = nilai */

Sintaks Komen Baris Verilog
// synthesis attributeName = nilai // synthesis directoryName = nilai

Untuk butiran peraturan sintaks, lihat Atribut Verilog dan Sintaks Arahan, pada halaman 363 dalam Manual Rujukan. Berikut adalah examples:
modul fifo(keluar, masuk) /* sintesis syn_hier = “keras” */;
2. Untuk melampirkan berbilang atribut atau arahan pada objek yang sama, pisahkan atribut dengan ruang putih, tetapi jangan ulangi kata kunci sintesis. Jangan gunakan koma. Untuk example:
keadaan kes /* sintesis full_case parallel_case */;
3. Jika berbilang daftar ditakrifkan menggunakan pernyataan reg Verilog tunggal dan atribut digunakan pada mereka, maka perisian sintesis hanya menggunakan daftar yang diisytiharkan terakhir dalam pernyataan reg. Untuk example:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintesis syn_preserve=1 */;
Atribut syn_preserve hanya digunakan pada q_d. Ini ialah tingkah laku yang dijangkakan untuk alat sintesis. Untuk menggunakan atribut ini pada semua daftar, anda mesti menggunakan pernyataan reg Verilog yang berasingan untuk setiap daftar dan menggunakan atribut tersebut.

Menentukan Atribut Menggunakan Editor SKOP
Tetingkap SKOP menyediakan antara muka yang mudah digunakan untuk menambah sebarang atribut. Anda tidak boleh menggunakannya untuk menambah arahan, kerana ia mesti ditambahkan pada sumber files. (Lihat Menentukan Atribut dan Arahan dalam VHDL, pada halaman 91 atau Menentukan Atribut dan Arahan dalam Verilog, pada halaman 92). Prosedur berikut menunjukkan cara menambah atribut secara langsung dalam tetingkap SKOP.
1. Mulakan dengan reka bentuk yang disusun dan buka tetingkap SKOP. Untuk menambah atribut pada kekangan sedia ada file, buka tetingkap SKOP dengan mengklik pada yang sedia ada file dalam Projek view. Untuk menambah atribut kepada yang baharu file, klik ikon SKOP dan klik Mulakan untuk membuka tetingkap SKOP.
2. Klik tab Atribut di bahagian bawah tetingkap SKOP.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Projek Sintesis Logik

Menentukan Atribut dan Arahan

Anda boleh sama ada memilih objek dahulu (langkah 3) atau atribut dahulu (langkah 4).

3. Untuk menentukan objek, lakukan salah satu daripada yang berikut dalam lajur Objek. Jika anda sudah menetapkan atribut, lajur Objek hanya menyenaraikan pilihan objek yang sah untuk atribut itu.
Pilih jenis objek dalam lajur Penapis Objek, dan kemudian pilih satu
objek daripada senarai pilihan dalam lajur Objek. Ini ialah cara terbaik untuk memastikan anda menentukan objek yang sesuai, dengan sintaks yang betul.

LO
Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Menentukan Atribut dan Arahan

Bab 4: Menyediakan Projek Sintesis Logik

Seret objek yang anda ingin lampirkan atribut dari
RTL atau Teknologi views ke lajur Objek dalam tetingkap SKOP. Untuk sesetengah atribut, menyeret dan menjatuhkan mungkin tidak memilih objek yang betul. Untuk example, jika anda ingin menetapkan syn_hier pada modul atau entiti seperti an dan gate, anda mesti menetapkannya pada view untuk modul tersebut. Objek akan mempunyai sintaks ini: v:moduleName dalam Verilog, atau v:library.moduleName dalam VHDL, di mana anda boleh mempunyai berbilang perpustakaan.
Taip nama objek dalam lajur Objek. Jika anda tidak tahu
nama, gunakan arahan Cari atau lajur Penapis Objek. Pastikan anda menaip awalan yang sesuai untuk objek di mana ia diperlukan. Untuk example, untuk menetapkan atribut pada a view, anda mesti menambah awalan v: pada modul atau nama entiti. Untuk VHDL, anda mungkin perlu menentukan perpustakaan serta nama modul.
4. Jika anda menentukan objek dahulu, anda kini boleh menentukan atribut. Senarai hanya menunjukkan atribut yang sah untuk jenis objek yang anda pilih. Tentukan atribut dengan menahan butang tetikus dalam lajur Atribut dan memilih atribut daripada senarai.

Jika anda memilih objek dahulu, pilihan yang tersedia ditentukan oleh objek yang dipilih dan teknologi yang anda gunakan. Jika anda memilih atribut dahulu, pilihan yang tersedia ditentukan oleh teknologi.
Apabila anda memilih atribut, tetingkap SKOP memberitahu anda jenis nilai yang anda mesti masukkan untuk atribut tersebut dan memberikan penerangan ringkas tentang atribut tersebut. Jika anda memilih atribut dahulu, pastikan anda kembali dan nyatakan objek.
5. Isikan nilai. Tekan dan tahan butang tetikus dalam lajur Nilai dan pilih daripada senarai. Anda juga boleh menaip nilai.

Synplify Pro untuk Panduan Pengguna Edisi Microsemi Oktober 2014

Bab 4: Menyediakan Sy Logik

Dokumen / Sumber

SYnOPSYS FPGA Synthesis Synplify Pro untuk Edisi Microsemi [pdf] Panduan Pengguna
FPGA Synthesis Synplify Pro untuk Edisi Microsemi, Synthesis Synplify Pro untuk Edisi Microsemi, Synplify Pro untuk Edisi Microsemi, Pro untuk Edisi Microsemi, Edisi Microsemi, Edisi

Rujukan

Manual Pengguna

SYnOPSYS FPGA Synthesis Synplify Pro untuk Panduan Pengguna Edisi Microsemi

FPGA Synthesis Synplify Pro untuk Edisi Microsemi

Spesifikasi

Maklumat Produk

Arahan Penggunaan Produk

Bab 1: Pengenalan

Skop Dokumen

Bermula

Antara Muka Pengguna Overview

Bab 2: Aliran Reka Bentuk Sintesis FPGA

Bab 3: Menyediakan Input

Soalan Lazim

S: Bolehkah saya membuat salinan dokumentasi?

S: Bagaimanakah cara saya memulakan perisian?

S: Apakah khalayak yang dimaksudkan untuk panduan pengguna ini?

Dokumen / Sumber

Rujukan

Tinggalkan komen

Batalkan balasan