മൈക്രോസെമി പതിപ്പ് ഉപയോക്തൃ ഗൈഡിനായുള്ള SYnOPSYS FPGA സിന്തസിസ് സിൻപ്ലിഫൈ പ്രോ

The Synopsys FPGA Synthesis – Synplify Pro for Microsemi Edition
വിവിധതരം FPGA നടപ്പിലാക്കുന്നതിനുള്ള ഒരു സമഗ്ര ഉപകരണമാണ്
features designed to assist users in logic synthesis and design
ഒഴുകുന്നു.

ഉൽപ്പന്ന ഉപയോഗ നിർദ്ദേശങ്ങൾ

അധ്യായം 1: ആമുഖം

ഈ അധ്യായം ഒരു ഓവർ നൽകുന്നുview സിനോപ്സിസ് FPGA യുടെയും
പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങൾ, FPGA ഇംപ്ലിമെന്റേഷൻ ടൂളുകൾ, സിനോപ്സിസ് FPGA
Tool Features.

പ്രമാണത്തിന്റെ വ്യാപ്തി

ഉൽപ്പന്ന സവിശേഷതകളെക്കുറിച്ച് വിവരങ്ങൾ ഡോക്യുമെന്റ് സെറ്റിൽ ഉൾപ്പെടുന്നു.
FPGA സിന്തസിസിലും ഡിസൈനിലും താൽപ്പര്യമുള്ള ഉപയോക്താക്കളെ ഉദ്ദേശിച്ചുള്ളതാണ്.
ഒഴുകുന്നു.

ആമുഖം

സോഫ്റ്റ്‌വെയർ ഉപയോഗിക്കാൻ തുടങ്ങുന്നതിന്, നൽകിയിരിക്കുന്നത് പിന്തുടർന്ന് അത് സമാരംഭിക്കുക
instructions and refer to the user guide for assistance.

ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview

കാര്യക്ഷമമായി ഉപയോഗിക്കുന്നതിന് ഉപയോക്തൃ ഇന്റർഫേസുമായി പരിചയപ്പെടുക.
സോഫ്റ്റ്‌വെയർ സവിശേഷതകളിലൂടെ നാവിഗേറ്റ് ചെയ്യുക.

Chapter 2: FPGA Synthesis Design Flows

ഈ അദ്ധ്യായം FPGA-യ്‌ക്കുള്ള ലോജിക് സിന്തസിസ് ഡിസൈൻ ഫ്ലോയെക്കുറിച്ച് വിശദമായി പ്രതിപാദിക്കുന്നു.
സിന്തസിസ്.

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

മിക്സഡ് ലാംഗ്വേജ് സോഴ്സ് എങ്ങനെ ഉപയോഗിക്കാമെന്ന് മനസിലാക്കുക Files ഉം ഇൻക്രിമെന്റലും
കാര്യക്ഷമമായ ഇൻപുട്ട് തയ്യാറാക്കലിനുള്ള കംപൈലർ.

കുറിപ്പ്: ബന്ധപ്പെട്ട ഏതെങ്കിലും പരിമിതികളെക്കുറിച്ച് അറിഞ്ഞിരിക്കുക
with using the Incremental Compiler.

പതിവുചോദ്യങ്ങൾ

ചോദ്യം: എനിക്ക് ഡോക്യുമെന്റേഷന്റെ പകർപ്പുകൾ ഉണ്ടാക്കാൻ കഴിയുമോ?

A: അതെ, ലൈസൻസ് കരാർ ആന്തരിക ഉപയോഗത്തിനായി പകർപ്പുകൾ നിർമ്മിക്കാൻ അനുവദിക്കുന്നു.
ശരിയായ ആട്രിബ്യൂഷനോടുകൂടി മാത്രം ഉപയോഗിക്കുക.

ചോദ്യം: സോഫ്റ്റ്‌വെയർ എങ്ങനെ ആരംഭിക്കാം?

A: Refer to the “Getting Started” section in Chapter 1 of the
സോഫ്റ്റ്‌വെയർ ആരംഭിക്കുന്നതിനുള്ള വിശദമായ നിർദ്ദേശങ്ങൾക്കായുള്ള ഉപയോക്തൃ ഗൈഡ്.

ചോദ്യം: ഈ ഉപയോക്തൃ ഗൈഡിന്റെ ലക്ഷ്യസ്ഥാനം എന്താണ്?

എ: ഉപയോക്തൃ ഗൈഡ് FPGA-യിൽ താൽപ്പര്യമുള്ള വ്യക്തികളെ ലക്ഷ്യം വച്ചുള്ളതാണ്.
synthesis and design flows.

View Fullscreen

സംഗ്രഹം FPGA സിന്തസിസ്
മൈക്രോസെമി പതിപ്പിനായുള്ള സിൻപ്ലിഫൈ പ്രോ
ഉപയോക്തൃ ഗൈഡ്
ഒക്ടോബർ 2014

പകർപ്പവകാശ അറിയിപ്പും ഉടമസ്ഥാവകാശ വിവരങ്ങളും
പകർപ്പവകാശം © 2014 സിനോപ്സിസ്, ഇൻ‌കോർപ്പറേറ്റഡ്. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഈ സോഫ്റ്റ്‌വെയറിലും ഡോക്യുമെന്റേഷനിലും സിനോപ്സിസ്, ഇൻ‌കോർപ്പറേറ്റഡിന്റെ സ്വത്തായ രഹസ്യവും ഉടമസ്ഥാവകാശപരവുമായ വിവരങ്ങൾ അടങ്ങിയിരിക്കുന്നു. സോഫ്റ്റ്‌വെയറും ഡോക്യുമെന്റേഷനും ഒരു ലൈസൻസ് കരാറിന് കീഴിലാണ് നൽകിയിരിക്കുന്നത്, കൂടാതെ ലൈസൻസ് കരാറിന്റെ നിബന്ധനകൾക്കനുസൃതമായി മാത്രമേ അവ ഉപയോഗിക്കാനോ പകർത്താനോ കഴിയൂ. സോഫ്റ്റ്‌വെയറിന്റെയും ഡോക്യുമെന്റേഷന്റെയും ഒരു ഭാഗവും സിനോപ്സിസ്, ഇൻ‌കോർപ്പറേറ്റഡിന്റെ മുൻകൂർ രേഖാമൂലമുള്ള അനുമതിയില്ലാതെയോ ലൈസൻസ് കരാർ വ്യക്തമായി നൽകിയിട്ടുള്ളതുപോലെയോ ഇലക്ട്രോണിക്, മെക്കാനിക്കൽ, മാനുവൽ, ഒപ്റ്റിക്കൽ അല്ലെങ്കിൽ മറ്റേതെങ്കിലും രൂപത്തിലോ ഏതെങ്കിലും രീതിയിലോ പുനർനിർമ്മിക്കുകയോ കൈമാറുകയോ വിവർത്തനം ചെയ്യുകയോ ചെയ്യരുത്.
ഡോക്യുമെന്റേഷൻ പകർത്താനുള്ള അവകാശം
സിനോപ്‌സിസുമായുള്ള ലൈസൻസ് കരാർ, ആന്തരിക ഉപയോഗത്തിനായി മാത്രം ഡോക്യുമെന്റേഷന്റെ പകർപ്പുകൾ നിർമ്മിക്കാൻ ലൈസൻസിയെ അനുവദിക്കുന്നു.
ഓരോ പകർപ്പിലും എല്ലാ പകർപ്പവകാശങ്ങളും, വ്യാപാരമുദ്രകളും, സേവന മാർക്കുകളും, ഉടമസ്ഥാവകാശ അറിയിപ്പുകളും (എന്തെങ്കിലും ഉണ്ടെങ്കിൽ) ഉൾപ്പെടുത്തണം. ലൈസൻസി എല്ലാ പകർപ്പുകൾക്കും തുടർച്ചയായ നമ്പറുകൾ നൽകണം. ഈ പകർപ്പുകളിൽ കവർ പേജിൽ ഇനിപ്പറയുന്ന ലെജൻഡ് അടങ്ങിയിരിക്കണം:
“This document is duplicated with the permission of Synopsys, Inc., for the exclusive use of __________________________________________ and its employees. This is copy number __________.”
ലക്ഷ്യസ്ഥാന നിയന്ത്രണ പ്രസ്താവന
All technical data contained in this publication is subject to the export control laws of the United States of America. Disclosure to nationals of other countries contrary to United States law is prohibited. It is the reader’s responsibility to determine the applicable regulations and to comply with them.
LO

Synplify Pro for Microsemi Edition User Guide October 2014

നിരാകരണം
SYNOPSYS, INC., AND ITS LICENSORS MAKE NO WARRANTY OF ANY KIND, EXPRESS OR IMPLIED, WITH REGARD TO THIS MATERIAL, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE.
രജിസ്റ്റർ ചെയ്ത വ്യാപാരമുദ്രകൾ (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, the Synplicity logo, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera, YIELDirector എന്നിവ Synopsys, Inc. ന്റെ രജിസ്റ്റർ ചെയ്ത വ്യാപാരമുദ്രകളാണ്.
വ്യാപാരമുദ്രകൾ (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, and Worksheet Buffer are trademarks of Synopsys, Inc.

Synplify Pro for Microsemi Edition User Guide October 2014

സർവീസ് മാർക്കുകൾ (sm)
MAP-in, SVP Café, and TAP-in are service marks of Synopsys, Inc. SystemC is a trademark of the Open SystemC Initiative and is used under license. ARM and AMBA are registered trademarks of ARM Limited. Saber is a registered trademark of SabreMark Limited Partnership and is used under license. All other product or company names may be trademarks of their respective owners.
Printed in the U.S.A October 2014

LO
Synplify Pro for Microsemi Edition User Guide October 2014

ഉള്ളടക്കം

അധ്യായം 1: ആമുഖം
Synopsys FPGA and Prototyping Products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA Implementation Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Tool Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Scope of the Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 The Document Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
ആരംഭിക്കുന്നു . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Chapter 2: FPGA Synthesis Design Flows
Logic Synthesis Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ
HDL ഉറവിടം സജ്ജമാക്കുന്നു File. Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Using the Context Help Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Checking HDL Source Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Editing HDL Source Fileബിൽറ്റ്-ഇൻ ടെക്സ്റ്റ് എഡിറ്റർ ഉപയോഗിച്ച് . Files . . . . . . . . . . . . . . . . . . . . . . . 42
Using Mixed Language Source File.
ഇൻക്രിമെന്റൽ കംപൈലർ ഉപയോഗിക്കൽ.
Using the Structural Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition User Guide October 2014

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു File. Files over Source Code . . . . . . . . . . . . . . . . . . . . . . . . 53 Using a Text Editor for Constraint Files (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl Syntax Guidelines for Constraint File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 നിയന്ത്രണം പരിശോധിക്കൽ Fileഎസ് . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Chapter 4: Setting up a Logic Synthesis Project
Setting Up Project Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Creating a Project File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Opening an Existing Project File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Making Changes to a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Setting Project View ഡിസ്പ്ലേ പ്രിഫറൻസുകൾ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 വെരിലോഗ് അപ്ഡേറ്റ് ചെയ്യുന്നു പഴയ പ്രോജക്റ്റിൽ പാത്തുകൾ ഉൾപ്പെടുത്തുക File. . . . . . . . . . . . . . . . . . . . . . . . 65
പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണിക്രമം . . . . . . . 66 കസ്റ്റം കൈകാര്യം ചെയ്യൽ Fileഎസ് . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Setting Up Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Working with Multiple Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Setting Logic Synthesis Implementation Options . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Setting Device Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Setting Optimization Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Specifying Global Frequency and Constraint Files . . . . . . . . . . . . . . . . . . . . . . 80 Specifying Result Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Specifying Timing Report Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Setting Verilog and VHDL Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Specifying Attributes and Directives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Specifying Attributes and Directives in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Specifying Attributes and Directives in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Specifying Attributes Using the SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . 93 Specifying Attributes in the Constraints File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
തിരയുന്നു File. Files to Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtering the Files to Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Initiating the Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Search Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
ആർക്കൈവിംഗ് Fileകളും പ്രോജക്റ്റുകളും . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Synplify Pro for Microsemi Edition User Guide October 2014

Copy a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Chapter 5: Specifying Constraints
Using the SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creating Constraints in the SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creating Constraints With the FDC Template Command . . . . . . . . . . . . . . . . 116
Specifying SCOPE Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Entering and Editing Scope Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Setting Clock and Path Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Defining Input and Output Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Specifying Standard I/O Pad Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Using the TCL View of SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Guidelines for Entering and Editing Constraints . . . . . . . . . . . . . . . . . . . . . . . . 127
സമയ ഒഴിവാക്കലുകൾ വ്യക്തമാക്കൽ. 130 തെറ്റായ പാതകളെ നിർവചിക്കൽ .
Finding Objects with Tcl find and expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Specifying Search Patterns for Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Refining Tcl Find Results with -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Using the Tcl Find Command to Define Collections . . . . . . . . . . . . . . . . . . . . . 138 Using the Tcl expand Command to Define Collections . . . . . . . . . . . . . . . . . . 140 Checking Tcl find and expand Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Using Tcl find and expand in Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
ശേഖരങ്ങൾ ഉപയോഗിക്കുന്നു . 144 Tcl കമാൻഡുകൾ ഉപയോഗിച്ച് ശേഖരങ്ങൾ സൃഷ്ടിക്കുന്നു . Viewing and Manipulating Collections with Tcl Commands . . . . . . . . . . . . . . . 150
SDC യെ FDC യിലേക്ക് പരിവർത്തനം ചെയ്യുന്നു .
SCOPE എഡിറ്റർ (ലെഗസി) ഉപയോഗിച്ച് . . . 155 ഇൻപുട്ട്, ഔട്ട്പുട്ട് നിയന്ത്രണങ്ങൾ (ലെഗസി) നിർവചിക്കൽ .

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 6: Synthesizing and Analyzing the Results
Synthesizing Your Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Running Logic Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Using Up-to-date Checking for Job Management . . . . . . . . . . . . . . . . . . . . . . 174
ലോഗ് പരിശോധിക്കുന്നു File Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing and Working With the Log File . File റിപ്പോർട്ടുകൾ .
Handling Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Checking Results in the Message Viewer . Viewer . File Message Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Handling Warnings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Using Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Using Continue on Error for Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
അധ്യായം 7: HDL അനലിസ്റ്റും FSM ഉം ഉപയോഗിച്ച് വിശകലനം ചെയ്യുക Viewer
സ്കീമയിൽ പ്രവർത്തിക്കുന്നു Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Differentiating Between the HDL Analyst View. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 തുറക്കുന്നു Viewഎസ് . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Object Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Selecting Objects in the RTL/Technology View. Viewഒരു സ്കീമാറ്റിക് വിൻഡോയിൽ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 സ്കീമാറ്റിക് സജ്ജീകരണം View Preferences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Managing Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Exploring Design Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Traversing Design Hierarchy with the Hierarchy Browser . . . . . . . . . . . . . . . . 222 Exploring Object Hierarchy by Pushing/Popping . . . . . . . . . . . . . . . . . . . . . . . 223 Exploring Object Hierarchy of Transparent Instances . . . . . . . . . . . . . . . . . . . 228
Finding Objects . . . . . . . . . . . . .L.O. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Browsing to Find Objects in HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Using Find for Hierarchical and Restricted Searches . . . . . . . . . . . . . . . . . . . . 232 Using Wildcards with the Find Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition User Guide October 2014

Combining Find with Filtering to Refine Searches . . . . . . . . . . . . . . . . . . . . . . 240 Using Find to Search the Output Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Crossprobing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing within an RTL/Technology View . View . Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
HDL അനലിസ്റ്റ് ഉപകരണം ഉപയോഗിച്ച് വിശകലനം ചെയ്യുന്നു . Viewing ഡിസൈൻ ശ്രേണിയും സന്ദർഭവും . . . . . . . . . . 252 വികസിപ്പിക്കുകയും Viewing കണക്ഷനുകൾ .
FSM ഉപയോഗിക്കുന്നു Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Chapter 8: Analyzing Timing
Analyzing Timing in Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewing Timing Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Annotating Timing Information in the Schematic Views . . . . . . . . . . . . . . . . . . 275 Analyzing Clock Trees in the RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing Critical Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Handling Negative Slack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generating Custom Timing Reports with STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
വിശകലന രൂപകൽപ്പന നിയന്ത്രണങ്ങൾ ഉപയോഗിക്കൽ . File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Using Object Names Correctly in the adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Using Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Results of Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
അധ്യായം 9: ഉയർന്ന തലത്തിലുള്ള വസ്തുക്കൾ അനുമാനിക്കൽ
സിന്തസിസിനായി ബ്ലാക്ക് ബോക്സുകൾ നിർവചിക്കുന്നു. 298 ബ്ലാക്ക് ബോക്സ് സമയ നിയന്ത്രണങ്ങൾ ചേർക്കൽ .

Synplify Pro for Microsemi Edition User Guide October 2014

Defining State Machines for Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Defining State Machines in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Defining State Machines in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Specifying FSMs with Attributes and Directives . . . . . . . . . . . . . . . . . . . . . . . . 309
സുരക്ഷിതമായ FSM-കൾ വ്യക്തമാക്കുന്നു .
ഓട്ടോമാറ്റിക് റാം ഇൻഫെർഷൻ . .
റാമുകൾ ആരംഭിക്കുന്നു . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
Chapter 10: Specifying Design-Level Optimizations
ഒപ്റ്റിമൈസേഷനുള്ള നുറുങ്ങുകൾ . .
റീടൈമിംഗ് .ampലെ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Preserving Objects from Being Optimized Away . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Using syn_keep for Preservation or Replication . . . . . . . . . . . . . . . . . . . . . . . 343 Controlling Hierarchy Flattening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Preserving Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimizing Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Setting Fanout Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Controlling Buffering and Replication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Sharing Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Inserting I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
സ്റ്റേറ്റ് മെഷീനുകൾ ഒപ്റ്റിമൈസ് ചെയ്യുന്നു . . . . 354 FSM എക്സ്പ്ലോറർ പ്രവർത്തിപ്പിക്കുന്നു .
പ്രോബുകൾ ചേർക്കുന്നു .

Synplify Pro for Microsemi Edition User Guide October 2014

സോഴ്‌സ് കോഡിൽ പ്രോബുകൾ വ്യക്തമാക്കൽ .
അധ്യായം 11: കംപൈൽ പോയിന്റുകളുമായി പ്രവർത്തിക്കുന്നു
Compile Point Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantagകംപൈൽ പോയിന്റ് ഡിസൈനിന്റെ es. . . . . . . . . . . 366 കംപൈൽ പോയിന്റ് തരങ്ങൾ .
കംപൈൽ പോയിന്റ് സിന്തസിസ് ബേസിക്സ് . File. . . . . 375 കംപൈൽ പോയിന്റ് സിന്തസിസ് .
Synthesizing Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 The Manual Compile Point Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Creating a Top-Level Constraints File for Compile Points . . . . . . . . . . . . . . . . 388 Defining Manual Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Setting Constraints at the Compile Point Level . . . . . . . . . . . . . . . . . . . . . . . . 391 Analyzing Compile Point Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Using Compile Points with Other Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Combining Compile Points with Multiprocessing . . . . . . . . . . . . . . . . . . . . . . . 396
Resynthesizing Incrementally . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resynthesizing Compile Points Incrementally . . . . . . . . . . . . . . . . . . . . . . . . . 397
അധ്യായം 12: IP ഇൻപുട്ടിനൊപ്പം പ്രവർത്തിക്കുന്നു
Generating IP with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specifying FIFOs with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specifying RAMs with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Specifying Byte-Enable RAMs with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Specifying ROMs with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Specifying Adder/Subtractors with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Specifying Counters with SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
സിനോപ്സിസ് FPGA IP എൻക്രിപ്ഷൻ ഫ്ലോ .view സിനോപ്സിസ് FPGA IP ഫ്ലോയുടെ .
എൻക്രിപ്റ്റ് ചെയ്ത ഐപിയിൽ പ്രവർത്തിക്കുന്നു .

Synplify Pro for Microsemi Edition User Guide October 2014

Encrypting Your IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Encrypting IP with the encryptP1735.pl Script . . . . . . . . . . . . . . . . . . . . . . . . . 448 Encrypting IP with the encryptIP Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Specifying the Script Output Method . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Preparing the IP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Using Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Using Hyper Source for Prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Using Hyper Source for IP Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Threading Signals Through the Design Hierarchy of an IP . . . . . . . . . . . . . . . 461
Chapter 13: Optimizing Processes for Productivity
Using Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Running Batch Mode on a Project File . . . 466 .
Tcl സ്ക്രിപ്റ്റുകളും കമാൻഡുകളും ഉപയോഗിച്ച് പ്രവർത്തിക്കുന്നു . . . . . . 472 സമാന്തര ജോലികളുടെ എണ്ണം ക്രമീകരിക്കൽ . 472 നിരവധി ടാർഗെറ്റ് സാങ്കേതികവിദ്യകൾ പരീക്ഷിക്കാൻ Tcl വേരിയബിളുകൾ ഉപയോഗിക്കുന്നു. . . . . . . . . . . . . . . . . . 473 ഒരു സ്ക്രിപ്റ്റ് ഉപയോഗിച്ച് ബോട്ടം-അപ്പ് സിന്തസിസ് പ്രവർത്തിപ്പിക്കുന്നു.
Automating Flows with synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Chapter 14: Using Multiprocessing
കംപൈൽ പോയിന്റുകൾ ഉപയോഗിച്ച് മൾട്ടിപ്രോസസിംഗ് . . . . . . . . . . . 484
അധ്യായം 15: മൈക്രോസെമി ഡിസൈനുകൾക്കായി ഒപ്റ്റിമൈസ് ചെയ്യുന്നു
Optimizing Microsemi Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Using Predefined Microsemi Black Boxes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Using Smartgen Macros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Working with Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Specifying syn_radhardlevel in the Source Code . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Chapter 16: Working with Synthesis Output
Passing Information to the P&R Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition User Guide October 2014

പിൻ ലൊക്കേഷനുകൾ വ്യക്തമാക്കൽ .
വെണ്ടർ-നിർദ്ദിഷ്ട ഔട്ട്‌പുട്ട് സൃഷ്ടിക്കുന്നു . . . . . . 496
അധ്യായം 17: പോസ്റ്റ്-സിന്തസിസ് പ്രവർത്തനങ്ങൾ നടത്തുന്നു
Running P&R Automatically after Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
ഐഡന്റിഫൈ ടൂളുകൾ ഉപയോഗിച്ച് പ്രവർത്തിക്കുന്നു. .
VCS ടൂൾ ഉപയോഗിച്ച് സിമുലേറ്റ് ചെയ്യുന്നു .

Synplify Pro for Microsemi Edition User Guide October 2014

LO
Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1
ആമുഖം
This introduction to the Synplify Pro® software describes the following:
· സിനോപ്സിസ് FPGA, പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങൾ, പേജ് 16-ൽ · ഡോക്യുമെന്റിന്റെ വ്യാപ്തി, പേജ് 21-ൽ · ആരംഭിക്കുന്നു, പേജ് 22-ൽ · ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview, പേജ് 24-ൽ

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1: ആമുഖം

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും
താഴെ കൊടുത്തിരിക്കുന്ന ചിത്രം സിനോപ്സിസ് FPGA, പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്ന കുടുംബത്തെ കാണിക്കുന്നു.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും

അധ്യായം 1: ആമുഖം

FPGA നടപ്പിലാക്കൽ ഉപകരണങ്ങൾ
The Synplify Pro and Synplify Premier products are RTL synthesis tools especially designed for FPGAs (field programmable gate arrays) and CPLDs (complex programmable logic devices).

സിൻപ്ലൈ പ്രോ സിന്തസിസ് സോഫ്റ്റ്‌വെയർ
The Synplify Pro FPGA synthesis software is the de facto industry standard for producing high-performance, cost-effective FPGA designs. Its unique
ബിഹേവിയർ എക്സ്ട്രാക്റ്റിംഗ് സിന്തസിസ് ടെക്നോളജി® (ബെസ്റ്റ്) അൽഗോരിതങ്ങൾ, പ്രകടനം
high-level optimizations before synthesizing the RTL code into specific FPGA logic. This approach allows for superior optimizations across the FPGA, fast runtimes, and the ability to handle very large designs. The Synplify Pro software supports the latest VHDL and Verilog language constructs including SystemVerilog and VHDL 2008. The tool is technology independent allowing quick and easy retargeting between FPGA devices and vendors from a single design project.

സിൻപ്ലൈ പ്രീമിയർ സിന്തസിസ് സോഫ്റ്റ്‌വെയർ
സിൻപ്ലിഫൈ പ്രീമിയർ ഫംഗ്ഷണാലിറ്റി സിൻപ്ലിഫൈ പ്രോ ടൂളിന്റെ ഒരു സൂപ്പർസെറ്റാണ്, ഇത് ആത്യന്തിക എഫ്‌പി‌ജി‌എ ഇംപ്ലിമെന്റേഷനും ഡീബഗ് എൻവയോൺമെന്റും നൽകുന്നു. നൂതന എഫ്‌പി‌ജി‌എ ഡിസൈനർമാർക്കുള്ള ഉപകരണങ്ങളുടെയും സാങ്കേതികവിദ്യകളുടെയും സമഗ്രമായ ഒരു സ്യൂട്ട് ഇതിൽ ഉൾപ്പെടുന്നു, കൂടാതെ ഒറ്റ എഫ്‌പി‌ജി‌എ അടിസ്ഥാനമാക്കിയുള്ള പ്രോട്ടോടൈപ്പുകളെ ലക്ഷ്യം വച്ചുള്ള ASIC പ്രോട്ടോടൈപ്പറുകൾക്കുള്ള സിന്തസിസ് എഞ്ചിനായും ഇത് പ്രവർത്തിക്കുന്നു.
The Synplify Premier product offers both FPGA designers and ASIC prototypers targeting single FPGAs with the most efficient method of design implementation and debug. On the design implementation side, it includes functionality for timing closure, logic verification, IP usage, ASIC compatibility, and DSP implementation, as well as a tight integration with FPGA vendor back-end tools. On the debug side, it provides for in-system verification of FPGAs which dramatically accelerates the debug process, and also includes a rapid and incremental method for finding elusive design problems.

Synopsys FPGA Tool Features
This table distinguishes between the major functionality in Synplify Pro, Synplify, Synplify Premier, and Synplify Premier with Design Planner products.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1: ആമുഖം

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും

Synplify Synplify Pro

പ്രകടനം

Behavior Extracting Synthesis

ടെക്നോളജി® (BESTTM)

വെണ്ടർ ജനറേറ്റഡ് കോർ/ഐപി

Support (certain technologies)

FSM Compiler

FSM Explorer

ഗേറ്റഡ് ക്ലോക്ക് പരിവർത്തനം

പൈപ്പ്‌ലൈനിംഗ് രജിസ്റ്റർ ചെയ്യുക

റിട്ടേമിംഗ് രജിസ്റ്റർ ചെയ്യുക

SCOPE® Constraint Entry

ഉയർന്ന വിശ്വാസ്യത സവിശേഷതകൾ

സംയോജിത സ്ഥല-വഴി

വിശകലനം

HDL Analyst®

ഓപ്ഷൻ

ടൈമിംഗ് അനലൈസർ

പോയിൻ്റ്-ടു-പോയിൻ്റ്

എഫ്എസ്എം Viewer

ക്രോസ്‌പ്രോബിംഗ്

പ്രോബ് പോയിന്റ് ക്രിയേഷൻ

Identify® Instrumentor

ഡീബഗ്ഗർ തിരിച്ചറിയുക

Power analysis (SAIF)

ഫിസിക്കൽ ഡിസൈൻ

ഡിസൈൻ പ്ലാൻ File

Logic Assignment to Regions

സിംപ്ലൈസ് പ്രീമിയർ
x
x
xxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition User Guide October 2014

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും

അധ്യായം 1: ആമുഖം

Area Estimation and Region Capacity Pin Assignment Physical Optimizations Physical Synthesis Physical Analyst Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Enhanced Optimization Fast Synthesis Multiprocessing Compile on Error Team Design Mixed Language Design Compile Points Hierarchical Design True Batch Mode (Floating licenses only) GUI Batch Mode (Floating licenses) Batch Mode P&R Back-annotation of P&R Data Formal Verification

Synplify Synplify Pro

xxxx

–

Identify Integration

ലിമിറ്റഡ്

സിംപ്ലൈസ് പ്രീമിയർ
xxx
xxxxx
xxxx
x
x ലോജിക് സിന്തസിസ് മോഡ് x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx ലോജിക് സിന്തസിസ് മോഡ്
x

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1: ആമുഖം

സിനോപ്സിസ് എഫ്പിജിഎയും പ്രോട്ടോടൈപ്പിംഗ് ഉൽപ്പന്നങ്ങളും

പി&ആർ ഡാറ്റ ഡിസൈൻ എൻവയോൺമെന്റ് ടെക്സ്റ്റ് എഡിറ്ററിന്റെ ബാക്ക്-അനോട്ടേഷൻ View വിൻഡോ സന്ദേശം വിൻഡോ കാണുക Tcl വിൻഡോ മൾട്ടിപ്പിൾ ഇംപ്ലിമെന്റേഷൻസ് വെണ്ടർ ടെക്നോളജി സപ്പോർട്ട് പ്രോട്ടോടൈപ്പിംഗ് സവിശേഷതകൾ റൺടൈം സവിശേഷതകൾ കംപൈൽ പോയിന്റുകൾ ഗേറ്റഡ് ക്ലോക്ക് കൺവേർഷൻ പിശകിൽ കംപൈൽ ചെയ്യുക

Synplify Synplify Pro

സിംപ്ലൈസ് പ്രീമിയർ
xxxxx സെലക്ടഡ്
xxxx

Synplify Premier DP
x
xxxxx സെലക്ടഡ്
xxxx

LO
Synplify Pro for Microsemi Edition User Guide October 2014

പ്രമാണത്തിന്റെ വ്യാപ്തി

അധ്യായം 1: ആമുഖം

പ്രമാണത്തിന്റെ വ്യാപ്തി
ഈ പ്രമാണത്തിന്റെ വ്യാപ്തിയും ഉദ്ദേശിച്ച പ്രേക്ഷകരെയും താഴെപ്പറയുന്നവ വിശദീകരിക്കുന്നു.

ഡോക്യുമെന്റ് സെറ്റ്
This user guide is part of a document set that includes a reference manual and a tutorial. It is intended for use with the other documents in the set. It concentrates on describing how to use the Synopsys FPGA software to accomplish typical tasks. This implies the following:
· സാധാരണ ജോലികൾ ചെയ്യാൻ ആവശ്യമായ ഓപ്ഷനുകൾ മാത്രമേ ഉപയോക്തൃ ഗൈഡ് വിശദീകരിക്കുന്നുള്ളൂ.
മാനുവലിൽ വിവരിച്ചിരിക്കുന്നു. ലഭ്യമായ എല്ലാ കമാൻഡുകളെയും ഓപ്ഷനുകളെയും ഇത് വിവരിക്കുന്നില്ല. എല്ലാ കമാൻഡ് ഓപ്ഷനുകളുടെയും വാക്യഘടനയുടെയും പൂർണ്ണമായ വിവരണങ്ങൾക്ക്, യൂസർ ഇന്റർഫേസ് ഓവർ കാണുക.view സിനോപ്സിസ് FPGA സിന്തസിസ് റഫറൻസ് മാനുവലിലെ അധ്യായം.
· The user guide contains task-based information. For a breakdown of
how information is organized, see Getting Help, on page 22.

പ്രേക്ഷകർ
സിൻപ്ലിഫൈ പ്രോ സോഫ്റ്റ്‌വെയർ ടൂൾ FPGA സിസ്റ്റം ഡെവലപ്പറെ ലക്ഷ്യം വച്ചുള്ളതാണ്. ഇനിപ്പറയുന്ന കാര്യങ്ങളിൽ നിങ്ങൾക്ക് അറിവുണ്ടെന്ന് അനുമാനിക്കപ്പെടുന്നു:
· Design synthesis · RTL · FPGAs · Verilog/VHDL

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1: ആമുഖം

ആമുഖം

ആമുഖം
This section shows you how to get started with the Synopsys FPGA synthesis software. It describes the following topics, but does not supersede the information in the installation instructions about licensing and installation:
· Starting the Software, on page 22 · Getting Help, on page 22

സോഫ്റ്റ്‌വെയർ ആരംഭിക്കുന്നു
1. നിങ്ങൾ ഇതിനകം അങ്ങനെ ചെയ്തിട്ടില്ലെങ്കിൽ, ഇൻസ്റ്റലേഷൻ നിർദ്ദേശങ്ങൾ അനുസരിച്ച് സിനോപ്സിസ് FPGA സിന്തസിസ് സോഫ്റ്റ്‌വെയർ ഇൻസ്റ്റാൾ ചെയ്യുക.
2. Start the software.
നിങ്ങൾ ഒരു വിൻഡോസ് പ്ലാറ്റ്‌ഫോമിലാണ് പ്രവർത്തിക്കുന്നതെങ്കിൽ, തിരഞ്ഞെടുക്കുക
Programs->Synopsys->product version from the Start button.
നിങ്ങൾ ഒരു UNIX പ്ലാറ്റ്‌ഫോമിലാണ് പ്രവർത്തിക്കുന്നതെങ്കിൽ, ഉചിതമായത് ടൈപ്പ് ചെയ്യുക
കമാൻഡ് ലൈനിൽ കമാൻഡ്:
synplify_pro
· The command starts the synthesis tool, and opens the Project window. If
you have run the software before, the window displays the previous project. For more information about the interface, see the User Interface Overview chapter of the Reference Manual.

സഹായം ലഭിക്കുന്നു
സിനോപ്സിസ് സപ്പോർട്ടിനെ വിളിക്കുന്നതിന് മുമ്പ്, രേഖപ്പെടുത്തിയ വിവരങ്ങൾ പരിശോധിക്കുക. സഹായ മെനുവിൽ നിന്ന് നിങ്ങൾക്ക് വിവരങ്ങൾ ഓൺലൈനായി ആക്‌സസ് ചെയ്യാൻ കഴിയും, അല്ലെങ്കിൽ PDF പതിപ്പ് പരിശോധിക്കുക. വിവരങ്ങൾ എങ്ങനെ ക്രമീകരിച്ചിരിക്കുന്നുവെന്ന് ഇനിപ്പറയുന്ന പട്ടിക കാണിക്കുന്നു.

Synplify Pro for Microsemi Edition User Guide October 2014

ആമുഖം
സഹായത്തിനായി... സോഫ്റ്റ്‌വെയർ സവിശേഷതകൾ ഉപയോഗിക്കുന്നത് എങ്ങനെ...
ഫ്ലോ വിവരങ്ങൾ
Error messages Licensing Attributes and directives Synthesis features Language and syntax Tcl syntax Tcl synthesis commands Product updates

അധ്യായം 1: ആമുഖം
... സിനോപ്സിസ് എഫ്പിജിഎ സിന്തസിസ് ഉപയോക്തൃ ഗൈഡ് സിനോപ്സിസ് എഫ്പിജിഎ സിന്തസിസ് ഉപയോക്തൃ ഗൈഡ്, പിന്തുണയെക്കുറിച്ചുള്ള ആപ്ലിക്കേഷൻ കുറിപ്പുകൾ കാണുക web site Synopsys FPGA Synthesis User Guide, application notes on the support web site Online help (select Help->Error Messages) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online help (select Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web മെനു കമാൻഡുകൾ)

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 1: ആമുഖം

ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview

ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview
യൂസർ ഇന്റർഫേസിൽ (UI) പ്രോജക്റ്റ് എന്ന് വിളിക്കുന്ന ഒരു പ്രധാന വിൻഡോ അടങ്ങിയിരിക്കുന്നു. view, and specialized windows or views for different tasks. For details about each of the features, see Chapter 2, User Interface Overview സിനോപ്സിസ് FPGA സിന്തസിസ് റഫറൻസ് മാനുവലിന്റെ.

സിൻപ്ലിഫൈ പ്രോ ഇന്റർഫേസ്

ബട്ടൺ പാനൽ

ടൂൾബാർ പ്രോജക്റ്റ് view

നില

Implementation Results view

Tabs to access views

Tcl സ്ക്രിപ്റ്റ്/സന്ദേശ വിൻഡോ LO

വാച്ച് വിൻഡോ

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 2
FPGA Synthesis Design Flows
This chapter describes the Logic Synthesis Design Flow, on page 26.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 2: FPGA Synthesis Design Flows

Logic Synthesis Design Flow

The Synopsys FPGA tools synthesize logic by first compiling the RTL source into technology-independent logic structures, and then optimizing and mapping the logic to technology-specific resources. After logic synthesis, the tool generates a vendor-specific netlist and constraint file that you can use as inputs to the place-and-route (P&R) tool.
ലോജിക് സിന്തസിസിനായി ഉപയോഗിക്കുന്ന ഘട്ടങ്ങളും ഉപകരണങ്ങളും ചില പ്രധാന ഇൻപുട്ടുകളും ഔട്ട്‌പുട്ടുകളും ഇനിപ്പറയുന്ന ചിത്രം കാണിക്കുന്നു. ഈ ഫ്ലോയ്‌ക്കായി നിങ്ങൾക്ക് സിൻപ്ലിഫൈ പ്രോ സിന്തസിസ് സോഫ്റ്റ്‌വെയർ ഉപയോഗിക്കാം. ഇന്ററാക്ടീവ് ടൈമിംഗ് വിശകലനം ഓപ്‌ഷണലാണ്. ഫ്ലോ വെണ്ടർ കൺസ്ട്രൈന്റ് കാണിക്കുന്നുണ്ടെങ്കിലും fileP&R ടൂളിലേക്ക് നേരിട്ടുള്ള ഇൻപുട്ടുകളായി, നിങ്ങൾ ഇവ ചേർക്കണം files to the synthesis project for timing black boxes.

Synopsys FPGA Tool

RTL

ആർ‌ടി‌എൽ സമാഹാരം

FDC

Logic Synthesis

സിന്തസൈസ്ഡ് നെറ്റ്‌ലിസ്റ്റ് സിന്തസിസ് കൺസ്ട്രൈന്റ്‌സ് വെണ്ടർ കൺസ്ട്രൈന്റ്‌സ്
വെണ്ടർ ഉപകരണം
സ്ഥലവും റൂട്ടും

ലോജിക് സിന്തസിസ് നടപടിക്രമം

നിർദ്ദിഷ്ട രൂപകൽപ്പനയെ അടിസ്ഥാനമാക്കി ഘട്ടം ഘട്ടമായുള്ള നിർദ്ദേശങ്ങളുള്ള ഒരു ഡിസൈൻ ഫ്ലോയ്ക്കായി

data, download the tutorial from the webസൈറ്റ്. ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ സംഗ്രഹിക്കുന്നു

the procedure for synthesizing the design, which is also illustrated in the

തുടർന്നുള്ള ചിത്രം.

1. ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കുക.

2. ഉറവിടം ചേർക്കുക fileപദ്ധതിയിലേക്ക് എസ്.

Synplify Pro for Microsemi Edition User Guide October 2014

Logic Synthesis Design Flow

Chapter 2: FPGA Synthesis Design Flows

3. ഡിസൈനിനായി ആട്രിബ്യൂട്ടുകളും നിയന്ത്രണങ്ങളും സജ്ജമാക്കുക.
4. ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ ഡയലോഗ് ബോക്സിൽ ഇംപ്ലിമെന്റേഷനുള്ള ഓപ്ഷനുകൾ സജ്ജമാക്കുക.
5. ലോജിക് സിന്തസിസ് പ്രവർത്തിപ്പിക്കാൻ റൺ ക്ലിക്ക് ചെയ്യുക.
6. Analyze the results, using tools like the log file, HDL അനലിസ്റ്റ് സ്കീമാറ്റിക് views, the Message window and the Watch Window.
ഡിസൈൻ പൂർത്തിയാക്കിയ ശേഷം, നിങ്ങൾക്ക് ഔട്ട്പുട്ട് ഉപയോഗിക്കാം fileവെണ്ടർ ടൂൾ ഉപയോഗിച്ച് പ്ലേസ്-ആൻഡ്-റൂട്ട് പ്രവർത്തിപ്പിക്കാനും FPGA നടപ്പിലാക്കാനും.
The following figure lists the main steps in the flow:

പ്രോജക്റ്റ് സൃഷ്ടിക്കുക
ഉറവിടം ചേർക്കുക Files
Set Constraints
ഓപ്ഷനുകൾ സജ്ജമാക്കുക
സോഫ്റ്റ്വെയർ പ്രവർത്തിപ്പിക്കുക
ഫലങ്ങൾ വിശകലനം ചെയ്യുക ലക്ഷ്യങ്ങൾ നേടിയില്ലേ?
അതെ സ്ഥലവും വഴിയും

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 2: FPGA Synthesis Design Flows

Logic Synthesis Design Flow

LO
Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3
ഇൻപുട്ട് തയ്യാറാക്കുന്നു
ഒരു ഡിസൈൻ സിന്തസൈസ് ചെയ്യുമ്പോൾ, നിങ്ങൾ രണ്ട് തരം സജ്ജീകരിക്കേണ്ടതുണ്ട് files: HDL fileനിങ്ങളുടെ ഡിസൈനും പ്രോജക്റ്റും വിവരിക്കുന്ന s fileഡിസൈൻ കൈകാര്യം ചെയ്യുന്നതിനുള്ള നടപടിക്രമങ്ങൾ ഈ അധ്യായത്തിൽ വിവരിക്കുന്നു. files ഉം പ്രോജക്റ്റും. ഇത് ഇനിപ്പറയുന്നവ ഉൾക്കൊള്ളുന്നു:
· HDL സ്രോതസ്സ് സജ്ജീകരിക്കുന്നു Files, പേജ് 30-ൽ · മിക്സഡ് ലാംഗ്വേജ് സോഴ്‌സ് ഉപയോഗിക്കുന്നു Files, പേജ് 44-ൽ · ഇൻക്രിമെന്റൽ കംപൈലർ ഉപയോഗിച്ച്, പേജ് 49-ൽ · സ്ട്രക്ചറൽ വെരിലോഗ് ഫ്ലോ ഉപയോഗിച്ച്, പേജ് 51-ൽ · കൺസ്ട്രെയിന്റുമായി പ്രവർത്തിക്കുന്നു Files, പേജ് 53-ൽ

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files
നിങ്ങളുടെ ഉറവിടം എങ്ങനെ സജ്ജീകരിക്കാമെന്ന് ഈ വിഭാഗം വിവരിക്കുന്നു. files; project file സജ്ജീകരണം സജ്ജീകരണ പദ്ധതിയിൽ വിവരിച്ചിരിക്കുന്നു. Files, പേജ് 58-ൽ. ഉറവിടം fileകൾ വെരിലോഗിലോ വിഎച്ച്ഡിഎലിലോ ആകാം. ഘടനാപരമായ വിവരങ്ങൾക്ക് files for synthesis, refer to the Reference Manual. This section discusses the following topics:
· Creating HDL Source Files, പേജ് 30-ൽ · കോൺടെക്സ്റ്റ് ഹെൽപ്പ് എഡിറ്റർ ഉപയോഗിച്ച്, പേജ് 32-ൽ · HDL ഉറവിടം പരിശോധിക്കുന്നു Files, on page 34 · Editing HDL Source Files with the Built-in Text Editor, on page 35 · Using an External Text Editor, on page 41 · Setting Editing Window Preferences, on page 39 · Using Library Extensions for Verilog Library Files, പേജ് 42-ൽ

HDL സ്രോതസ്സ് സൃഷ്ടിക്കുന്നു Files
സോഴ്‌സ് സൃഷ്ടിക്കാൻ ബിൽറ്റ്-ഇൻ ടെക്സ്റ്റ് എഡിറ്റർ എങ്ങനെ ഉപയോഗിക്കാമെന്ന് ഈ വിഭാഗം വിവരിക്കുന്നു. fileഎന്നാൽ എന്താണെന്നതിന്റെ വിശദാംശങ്ങളിലേക്ക് കടക്കുന്നില്ല. files ഉൾക്കൊള്ളുന്നു. നിങ്ങൾക്ക് എന്തൊക്കെ ഉൾപ്പെടുത്താം, എന്തൊക്കെ ഉൾപ്പെടുത്താൻ കഴിയില്ല എന്നതിനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്കും, വെണ്ടർ-നിർദ്ദിഷ്ട വിവരങ്ങൾക്കും, റഫറൻസ് മാനുവൽ കാണുക. നിങ്ങൾക്ക് ഇതിനകം ഉറവിടം ഉണ്ടെങ്കിൽ files, നിങ്ങൾക്ക് ടെക്സ്റ്റ് എഡിറ്റർ ഉപയോഗിച്ച് വാക്യഘടന പരിശോധിക്കാം അല്ലെങ്കിൽ എഡിറ്റ് ചെയ്യാം file (see Checking HDL Source Files, പേജ് 34-ലും HDL ഉറവിടം എഡിറ്റുചെയ്യുന്നതിലും Files with the Built-in Text Editor, on page 35).
You can use Verilog or VHDL for your source fileഎസ്. ദി files have v (Verilog) or vhd (VHDL) file extensions, respectively. You can use Verilog and VHDL files in the same design. For information about using a mixture of Verilog and VHDL input files, മിക്സഡ് ലാംഗ്വേജ് സോഴ്‌സ് ഉപയോഗിക്കുന്നത് കാണുക Files, പേജ് 44-ൽ.
1. ഒരു പുതിയ ഉറവിടം സൃഷ്ടിക്കാൻ file either click the HDL file icon ( ) or do the following:
തിരഞ്ഞെടുക്കുക File->പുതിയത് അല്ലെങ്കിൽ Ctrl-n അമർത്തുക.
പുതിയ ഡയലോഗ് ബോക്സിൽ, ഉറവിടത്തിന്റെ തരം തിരഞ്ഞെടുക്കുക. file നിങ്ങൾ സൃഷ്ടിക്കാൻ ആഗ്രഹിക്കുന്ന,
Verilog or VHDL. NotLeOthat you can use the Context Help Editor for Verilog designs that contain SystemVerilog constructs in the source

Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

file. For more information, see Using the Context Help Editor, on page 32.
നിങ്ങൾ Verilog 2001 ഫോർമാറ്റ് അല്ലെങ്കിൽ SystemVerilog ഉപയോഗിക്കുകയാണെങ്കിൽ, സിന്തസിസ് പ്രവർത്തിപ്പിക്കുന്നതിന് മുമ്പ് Verilog 2001 അല്ലെങ്കിൽ System Verilog ഓപ്ഷൻ പ്രാപ്തമാക്കുന്നത് ഉറപ്പാക്കുക (Project->Implementation Options->Verilog ടാബ്). ഡിഫോൾട്ട് Verilog ആണ്. file format for new projects is SystemVerilog.

Type a name and location for the file തുടർന്ന് ശരി ക്ലിക്കുചെയ്യുക. ഒരു ശൂന്യമായ എഡിറ്റിംഗ്
window opens with line numbers on the left.
2. Type the source information in the window, or cut and paste it. See Editing HDL Source Files with the Built-in Text Editor, on page 35 for more information on working in the Editing window.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

മികച്ച സിന്തസിസ് ഫലങ്ങൾക്കായി, റഫറൻസ് മാനുവൽ പരിശോധിച്ച് ലഭ്യമായ നിർമ്മാണങ്ങളും വെണ്ടർ-നിർദ്ദിഷ്ട ആട്രിബ്യൂട്ടുകളും നിർദ്ദേശങ്ങളും ഫലപ്രദമായി ഉപയോഗിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.
3. സംരക്ഷിക്കുക file തിരഞ്ഞെടുക്കുന്നതിലൂടെ File->Save or the Save icon ( ).
Once you have created a source file, you can check that you have the right syntax, as described in Checking HDL Source Files, പേജ് 34-ൽ.

സന്ദർഭ സഹായ എഡിറ്റർ ഉപയോഗിക്കുന്നു
നിങ്ങൾ ഒരു വെരിലോഗ് ഡിസൈൻ സൃഷ്ടിക്കുമ്പോഴോ തുറക്കുമ്പോഴോ file, സോഴ്‌സിലെ വെരിലോഗ്/സിസ്റ്റം വെരിലോഗ് കൺസ്ട്രക്‌റ്റുകൾ ഉപയോഗിച്ച് കോഡ് ചെയ്യാൻ നിങ്ങളെ സഹായിക്കുന്നതിന് വിൻഡോയുടെ അടിയിൽ പ്രദർശിപ്പിച്ചിരിക്കുന്ന സന്ദർഭ സഹായ ബട്ടൺ ഉപയോഗിക്കുക. file or Tcl constraint commands into your Tcl file.
To use the Context Help Editor:
1. ഈ ടെക്സ്റ്റ് എഡിറ്റർ പ്രദർശിപ്പിക്കുന്നതിന് സന്ദർഭ സഹായ ബട്ടണിൽ ക്ലിക്കുചെയ്യുക.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

2. When you select a construct in the left-side of the window, the online help description for the construct is displayed. If the selected construct has this feature enabled, the online help topic is displayed on the top of the window and a generic code or command template for that construct is displayed at the bottom.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

3. 'ടെംപ്ലേറ്റ് ഇൻസേർട്ട്' ബട്ടണും പ്രവർത്തനക്ഷമമാക്കിയിരിക്കുന്നു. നിങ്ങൾ 'ടെംപ്ലേറ്റ് ഇൻസേർട്ട്' ബട്ടൺ ക്ലിക്കുചെയ്യുമ്പോൾ, ടെംപ്ലേറ്റ് വിൻഡോയിൽ കാണിച്ചിരിക്കുന്ന കോഡ് അല്ലെങ്കിൽ കമാൻഡ് നിങ്ങളുടെ 'ടെംപ്ലേറ്റ്'-ൽ ചേർക്കപ്പെടും. file കഴ്‌സറിന്റെ സ്ഥാനത്ത്. നിങ്ങൾ സമന്വയിപ്പിക്കാൻ പോകുന്ന രൂപകൽപ്പനയ്‌ക്കായി കോഡോ കമാൻഡോ എളുപ്പത്തിൽ തിരുകാനും പരിഷ്‌ക്കരിക്കാനും ഇത് നിങ്ങളെ അനുവദിക്കുന്നു.
4. If you want to copy only parts of the template, select the code or command you want to insert and click Copy. You can then paste it into your file.

HDL സ്രോതസ്സ് പരിശോധിക്കുന്നു Files

സോഫ്റ്റ്‌വെയർ നിങ്ങളുടെ HDL സ്രോതസ്സ് യാന്ത്രികമായി പരിശോധിക്കുന്നു. files when it compiles them, but if you want to check your source code before synthesis, use the following procedure. There are two kinds of checks you do in the synthesis software: syntax and synthesis.

1. ഉറവിടം തിരഞ്ഞെടുക്കുക fileനിങ്ങൾ പരിശോധിക്കാൻ ആഗ്രഹിക്കുന്നുണ്ടോ?
To check all the source files in a project, deselect all fileൽ എസ്
project list, and make sure that none of the files are open in an active window. If you have an active source file, the software only checks the active file.
ഒന്ന് പരിശോധിക്കാൻ file, തുറക്കുക file കൂടെ File->തുറക്കുക അല്ലെങ്കിൽ ഇരട്ട-ക്ലിക്കുചെയ്യുക
file പ്രോജക്റ്റ് വിൻഡോയിൽ. നിങ്ങൾക്ക് ഒന്നിൽ കൂടുതൽ ഉണ്ടെങ്കിൽ file open and want to check only one of them, put your cursor in the appropriate file window to make sure that it is the active window.

2. വാക്യഘടന പരിശോധിക്കാൻ, Run->Syntax Check തിരഞ്ഞെടുക്കുക അല്ലെങ്കിൽ Shift+F7 അമർത്തുക.

തെറ്റായ കീവേഡുകൾ, ചിഹ്നനം തുടങ്ങിയ വാക്യഘടന പിശകുകൾ സോഫ്റ്റ്‌വെയർ കണ്ടെത്തുകയും ഒരു പ്രത്യേക ലോഗിൽ ഏതെങ്കിലും പിശകുകൾ റിപ്പോർട്ട് ചെയ്യുകയും ചെയ്യുന്നു. file (syntax.log). പിശകുകളൊന്നും കണ്ടെത്തിയില്ലെങ്കിൽ, ഇതിന്റെ അടിയിൽ വിജയകരമായ ഒരു വാക്യഘടന പരിശോധന റിപ്പോർട്ട് ചെയ്യപ്പെടും. file.

3. To run a synthesis check, select Run->Synthesis Check or press Shift+F8.

The software detects hardware-related errors such as incorrectly coded

flip-flops and reports any errors in a separate log file (syntax.log). If there

പിശകുകളൊന്നുമില്ല, വിജയകരമായ ഒരു വാക്യഘടന പരിശോധന ഇതിന്റെ അടിയിൽ റിപ്പോർട്ട് ചെയ്തിരിക്കുന്നു.

file.

4. റീview syntax.log തുറക്കുമ്പോഴുള്ള പിശകുകൾ file ആവശ്യപ്പെടുമ്പോൾ പിശക് സന്ദേശം കണ്ടെത്താൻ Find ഉപയോഗിക്കുക (@E നായി തിരയുക).

Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

5-character error code or click on the message text and push F1 to display online error message help.
5. syntax.log-ലെ സന്ദേശ വാചകത്തിൽ ഇരട്ട-ക്ലിക്കുചെയ്ത് പിശകിന് കാരണമായ കോഡിന്റെ ഭാഗം കണ്ടെത്തുക. fileടെക്സ്റ്റ് എഡിറ്റർ വിൻഡോ ഉചിതമായ ഉറവിടം തുറക്കുന്നു. file കൂടാതെ പിശകിന് കാരണമായ കോഡ് ഹൈലൈറ്റ് ചെയ്യുന്നു.
6. Repeat steps 4 and 5 until all syntax and synthesis errors are corrected.
സന്ദേശങ്ങളെ പിശകുകൾ, മുന്നറിയിപ്പുകൾ അല്ലെങ്കിൽ കുറിപ്പുകൾ എന്നിങ്ങനെ തരം തിരിക്കാം.view എല്ലാ സന്ദേശങ്ങളും പരിഹരിക്കുക, ഏതെങ്കിലും പിശകുകൾ പരിഹരിക്കുക. മുന്നറിയിപ്പുകൾ പിശകുകളേക്കാൾ ഗുരുതരമല്ല, പക്ഷേ എല്ലാം പരിഹരിച്ചില്ലെങ്കിലും നിങ്ങൾ അവ വായിച്ച് മനസ്സിലാക്കണം. കുറിപ്പുകൾ വിവരദായകമാണ്, പരിഹരിക്കേണ്ട ആവശ്യമില്ല.

Editing HDL Source Files with the Built-in Text Editor
The built-in text editor makes it easy to create your HDL source code, view പിശകുകൾ പരിഹരിക്കേണ്ടിവരുമ്പോൾ അത് എഡിറ്റ് ചെയ്യുക, അല്ലെങ്കിൽ ഒരു ബാഹ്യ ടെക്സ്റ്റ് എഡിറ്റർ ഉപയോഗിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, പേജ് 41-ൽ ഒരു ബാഹ്യ ടെക്സ്റ്റ് എഡിറ്റർ ഉപയോഗിക്കുന്നത് കാണുക.
1. ഒരു സോഴ്‌സ് തുറക്കാൻ ഇനിപ്പറയുന്നവയിൽ ഒന്ന് ചെയ്യുക. file വേണ്ടി viewing or editing:
ആദ്യത്തേത് യാന്ത്രികമായി തുറക്കാൻ file പിശകുകളുള്ള പട്ടികയിൽ, F5 അമർത്തുക.
To open a specific file, ഡബിൾ ക്ലിക്ക് ചെയ്യുക file in the Project window or
ഉപയോഗിക്കുക File->(Ctrl-o) തുറന്ന് ഉറവിടം വ്യക്തമാക്കുക file.
ടെക്സ്റ്റ് എഡിറ്റർ വിൻഡോ തുറക്കുകയും ഉറവിടം പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു. file. വരികൾക്ക് അക്കമിട്ടിരിക്കുന്നു. കീവേഡുകൾ നീല നിറത്തിലും അഭിപ്രായങ്ങൾ പച്ച നിറത്തിലും. സ്ട്രിംഗ് മൂല്യങ്ങൾ ചുവപ്പ് നിറത്തിലുമാണ്. ഈ നിറങ്ങൾ മാറ്റണമെങ്കിൽ, പേജ് 39-ൽ എഡിറ്റിംഗ് വിൻഡോ മുൻഗണനകൾ ക്രമീകരിക്കുക കാണുക.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

2. To edit a file, വിൻഡോയിൽ നേരിട്ട് ടൈപ്പ് ചെയ്യുക.
നിങ്ങൾ ഉപയോഗിച്ചേക്കാവുന്ന സാധാരണ എഡിറ്റിംഗ് പ്രവർത്തനങ്ങളെ ഈ പട്ടിക സംഗ്രഹിക്കുന്നു. കമാൻഡുകൾക്ക് പകരം നിങ്ങൾക്ക് കീബോർഡ് കുറുക്കുവഴികളും ഉപയോഗിക്കാം.

ഇതിലേക്ക്...

ചെയ്യുക...

Cut, copy, and paste; Select the command from the popup (hold down undo, or redo an action the right mouse button) or Edit menu.

ഒരു പ്രത്യേക വരിയിലേക്ക് പോകുക.

Ctrl-g അമർത്തുക അല്ലെങ്കിൽ Edit->Go To തിരഞ്ഞെടുക്കുക, വരി നമ്പർ ടൈപ്പ് ചെയ്ത് OK ക്ലിക്ക് ചെയ്യുക.

വാചകം കണ്ടെത്തുക

Ctrl-f അമർത്തുക അല്ലെങ്കിൽ Edit ->Find തിരഞ്ഞെടുക്കുക. നിങ്ങൾക്ക് കണ്ടെത്താൻ ആഗ്രഹിക്കുന്ന വാചകം ടൈപ്പ് ചെയ്‌ത് ശരി ക്ലിക്കുചെയ്യുക.

Replace text

Ctrl-h അമർത്തുക അല്ലെങ്കിൽ Edit->Replace തിരഞ്ഞെടുക്കുക. നിങ്ങൾക്ക് കണ്ടെത്താൻ ആഗ്രഹിക്കുന്ന വാചകവും അത് മാറ്റിസ്ഥാപിക്കാൻ ആഗ്രഹിക്കുന്ന വാചകവും ടൈപ്പ് ചെയ്യുക. ശരി ക്ലിക്കുചെയ്യുക.

ഒരു കീവേഡ് പൂർത്തിയാക്കുക

കീവേഡ് തിരിച്ചറിയാൻ ആവശ്യമായത്ര പ്രതീകങ്ങൾ ടൈപ്പ് ചെയ്യുക, തുടർന്ന് Esc അമർത്തുക.

Indent text to the right Select the block, and press Tab. Indent text to the left LSOelect the block, and press Shift-Tab.

Change to upper case Select the text, and then select Edit->Advanced ->Uppercase or press Ctrl-Shift-u.

Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

To… Change to lower case Add block comments
കോളങ്ങൾ എഡിറ്റ് ചെയ്യുക

ചെയ്യുക...
ടെക്സ്റ്റ് തിരഞ്ഞെടുക്കുക, തുടർന്ന് എഡിറ്റ്->അഡ്വാൻസ്ഡ് ->ലോവർകേസ് തിരഞ്ഞെടുക്കുക അല്ലെങ്കിൽ Ctrl-u അമർത്തുക.
Put the cursor at the beginning of the comment text, and select Edit->Advanced->Comment Code or press Alt-c.
Alt അമർത്തി ഇടത് മൌസ് ബട്ടൺ ഉപയോഗിച്ച് കോളം തിരഞ്ഞെടുക്കുക. ചില പ്ലാറ്റ്‌ഫോമുകളിൽ, മെറ്റാ അല്ലെങ്കിൽ ഡയമണ്ട് കീ പോലെ, Alt ഫംഗ്‌ഷണാലിറ്റി മാപ്പ് ചെയ്‌തിരിക്കുന്ന കീ നിങ്ങൾ ഉപയോഗിക്കേണ്ടതുണ്ട്.

3. ഒരു PDF ഡോക്യുമെന്റിന്റെ ഒരു ഭാഗം മുറിച്ച് ഒട്ടിക്കാൻ, T-ആകൃതിയിലുള്ള ടെക്സ്റ്റ് സെലക്ട് ഐക്കൺ തിരഞ്ഞെടുക്കുക, നിങ്ങൾക്ക് ആവശ്യമുള്ള ടെക്സ്റ്റ് ഹൈലൈറ്റ് ചെയ്ത് അത് പകർത്തി നിങ്ങളുടെ ഫയലിലേക്ക് ഒട്ടിക്കുക. file. ടെക്സ്റ്റ് സെലക്ട് ഐക്കൺ നിങ്ങളെ പ്രമാണത്തിന്റെ ഭാഗങ്ങൾ തിരഞ്ഞെടുക്കാൻ അനുവദിക്കുന്നു.
4. To create and work with bookmarks in your file, താഴെ കൊടുത്തിരിക്കുന്ന പട്ടിക കാണുക.
ദീർഘനേരം നാവിഗേറ്റ് ചെയ്യാനുള്ള സൗകര്യപ്രദമായ മാർഗമാണ് ബുക്ക്‌മാർക്കുകൾ. files അല്ലെങ്കിൽ നിങ്ങൾ പലപ്പോഴും പരാമർശിക്കുന്ന കോഡിലെ പോയിന്റുകളിലേക്ക് പോകുക. ഈ പ്രവർത്തനങ്ങൾക്കായി നിങ്ങൾക്ക് എഡിറ്റ് ടൂൾബാറിലെ ഐക്കണുകൾ ഉപയോഗിക്കാം. നിങ്ങളുടെ വിൻഡോയുടെ വലതുവശത്തുള്ള എഡിറ്റ് ടൂൾബാർ കാണാൻ കഴിയുന്നില്ലെങ്കിൽ, മറ്റ് ചില ടൂൾബാറുകളുടെ വലുപ്പം മാറ്റുക.

... ഒരു ബുക്ക്മാർക്ക് ചേർക്കുക
ഒരു ബുക്ക്മാർക്ക് ഇല്ലാതാക്കുക
എല്ലാ ബുക്ക്മാർക്കുകളും ഇല്ലാതാക്കുക

ചെയ്യുക...
Click anywhere in the line you want to bookmark. Select Edit->Toggle Bookmarks, press Ctrl-F2, or select the first icon in the Edit toolbar. The line number is highlighted to indicate that there is a bookmark at the beginning of that line.
Click anywhere in the line with the bookmark. Select Edit->Toggle Bookmarks, press Ctrl-F2, or select the first icon in the Edit toolbar. The line number is no longer highlighted after the bookmark is deleted.
എഡിറ്റ്->എല്ലാ ബുക്ക്മാർക്കുകളും ഇല്ലാതാക്കുക തിരഞ്ഞെടുക്കുക, Ctrl-Shift-F2 അമർത്തുക, അല്ലെങ്കിൽ എഡിറ്റ് ടൂൾബാറിലെ അവസാന ഐക്കൺ തിരഞ്ഞെടുക്കുക. ബുക്ക്മാർക്കുകൾ ഇല്ലാതാക്കിയതിനുശേഷം ലൈൻ നമ്പറുകൾ ഇനി ഹൈലൈറ്റ് ചെയ്യപ്പെടില്ല.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

ഇതിലേക്ക്...
നാവിഗേറ്റ് എ file ബുക്ക്‌മാർക്കുകൾ ഉപയോഗിക്കുന്നു

ചെയ്യുക...
Use the Next Bookmark (F2) and Previous Bookmark (Shift-F2) commands from the Edit menu or the corresponding icons from the Edit toolbar to navigate to the bookmark you want.

5. To fix errors or review സോഴ്‌സ് കോഡിലെ മുന്നറിയിപ്പുകൾ, ഇനിപ്പറയുന്നവ ചെയ്യുക:
HDL തുറക്കുക file with the error or warning by double-clicking the file
in the project list.
ആദ്യത്തെ പിശക്, മുന്നറിയിപ്പ് അല്ലെങ്കിൽ കുറിപ്പിലേക്ക് പോകാൻ F5 അമർത്തുക file. At the
എഡിറ്റിംഗ് വിൻഡോയുടെ താഴെ, നിങ്ങൾക്ക് സന്ദേശ വാചകം കാണാം.
അടുത്ത പിശക്, മുന്നറിയിപ്പ് അല്ലെങ്കിൽ കുറിപ്പിലേക്ക് പോകാൻ, റൺ->അടുത്ത പിശക്/മുന്നറിയിപ്പ് തിരഞ്ഞെടുക്കുക.
or press F5. If there are no more messages in the file, എഡിറ്റിംഗ് വിൻഡോയുടെ അടിയിൽ “ഇനി പിശകുകൾ/മുന്നറിയിപ്പുകൾ/കുറിപ്പുകൾ ഇല്ല” എന്ന സന്ദേശം നിങ്ങൾ കാണും. അടുത്തതിലെ പിശക്, മുന്നറിയിപ്പ് അല്ലെങ്കിൽ കുറിപ്പിലേക്ക് പോകാൻ Run->Next Error/Warning തിരഞ്ഞെടുക്കുക അല്ലെങ്കിൽ F5 അമർത്തുക. file.
മുമ്പത്തെ ഒരു പിശക്, മുന്നറിയിപ്പ് അല്ലെങ്കിൽ കുറിപ്പിലേക്ക് തിരികെ നാവിഗേറ്റ് ചെയ്യാൻ, തിരഞ്ഞെടുക്കുക
റൺ->മുൻ പിശക്/മുന്നറിയിപ്പ് അല്ലെങ്കിൽ Shift-F5 അമർത്തുക.
6. പിശക്, മുന്നറിയിപ്പ് അല്ലെങ്കിൽ കുറിപ്പിന്റെ പൂർണ്ണ വിവരണത്തിനായി പിശക് സന്ദേശ സഹായം കൊണ്ടുവരാൻ:
ടെക്സ്റ്റ്-ഫോർമാറ്റ് ലോഗ് തുറക്കുക file (ക്ലിക്ക് ചെയ്യുക View Log) and either double click on
the 5-character error code or click on the message text and press F1.
Open the HTML log file and click on the 5-character error code.
In the Tcl window, click the Messages tab and click on the 5-character
error code in the ID column.
7. സോഴ്‌സ് കോഡ് വിൻഡോയിൽ നിന്ന് മറ്റൊന്നിലേക്ക് ക്രോസ്‌പ്രോബ് ചെയ്യാൻ views, തുറക്കുക view and select the piece of code. See Crossprobing from the Text Editor Window, on page 246 for details.
8. എല്ലാ പിശകുകളും പരിഹരിച്ചുകഴിഞ്ഞാൽ, തിരഞ്ഞെടുക്കുക File-> സേവ് ചെയ്യാൻ സേവ് ചെയ്യുക അല്ലെങ്കിൽ സേവ് ഐക്കണിൽ ക്ലിക്ക് ചെയ്യുക file.

Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

Setting Editing Window Preferences
ടെക്സ്റ്റ് എഡിറ്റിംഗ് വിൻഡോയിൽ ഉപയോഗിക്കുന്ന ഫോണ്ടുകളും നിറങ്ങളും നിങ്ങൾക്ക് ഇഷ്ടാനുസൃതമാക്കാൻ കഴിയും.
1. Select Options->Editor Options and either Synopsys Editor or External Editor. For more information about the external editor, see Using an External Text Editor, on page 41.
2. Then depending on the type of file നിങ്ങൾ തുറക്കുമ്പോൾ, ടെക്സ്റ്റ് എഡിറ്ററിനൊപ്പം ഉപയോഗിക്കേണ്ട പശ്ചാത്തലം, വാക്യഘടന കളറിംഗ്, ഫോണ്ട് മുൻഗണനകൾ എന്നിവ നിങ്ങൾക്ക് സജ്ജമാക്കാൻ കഴിയും.

Note: Thereafter, text editing preferences you set for this file എല്ലാവർക്കും ബാധകമാകും files of this file തരം.

The Text Editing window can be used to set preferences for project files, ഉറവിടം files (വെരിലോഗ്/വിഎച്ച്ഡിഎൽ), ലോഗ് files, Tcl files, കൺസ്ട്രൈന്റ് files, അല്ലെങ്കിൽ മറ്റ് സ്ഥിരസ്ഥിതി files from the Editor Options dialog box.
3. കീവേഡുകൾ, സ്ട്രിംഗുകൾ, കമന്റുകൾ തുടങ്ങിയ ചില സാധാരണ വാക്യഘടന ഓപ്ഷനുകൾക്കായി നിങ്ങൾക്ക് വാക്യഘടന നിറങ്ങൾ സജ്ജമാക്കാൻ കഴിയും. ഉദാ.ampരേഖയിൽ le file, മുന്നറിയിപ്പുകളും പിശകുകളും എളുപ്പത്തിൽ തിരിച്ചറിയുന്നതിനായി കളർ-കോഡ് ചെയ്യാവുന്നതാണ്.
Click in the Foreground or Background field for the corresponding object in the Syntax Coloring field to display the color palette.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

You can select basic colors or define custom colors and add them to your custom color palette. To select your desired color click OK.
4. To set font and font size for the text editor, use the pull-down menus.
5. Check Keep Tabs to enable tab settings, then set the tab spacing using the up or down arrow for Tab Size.

LO 6. Click OK on the Editor Options form.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

ഒരു ബാഹ്യ ടെക്സ്റ്റ് എഡിറ്റർ ഉപയോഗിക്കുന്നു
You can use an external text editor like vi or emacs instead of the built-in text editor. Do the following to enable an external text editor. For information about using the built-in text editor, see Editing HDL Source Files with the Built-in Text Editor, on page 35.
1. Select Options->Editor Options and turn on the External Editor option.
2. Select the external editor, using the method appropriate to your operating system.
If you are working on a Windows platform, click the …(Browse) button
എക്സിക്യൂട്ടബിൾ ആയ എക്സ്റ്റേണൽ ടെക്സ്റ്റ് എഡിറ്റർ തിരഞ്ഞെടുക്കുക.
സ്വന്തമായി സൃഷ്ടിക്കുന്ന ഒരു ടെക്സ്റ്റ് എഡിറ്ററിനായി ഒരു UNIX അല്ലെങ്കിൽ Linux പ്ലാറ്റ്‌ഫോമിൽ നിന്ന്
വിൻഡോയിൽ, … ബ്രൗസ് ബട്ടൺ ക്ലിക്ക് ചെയ്ത് എക്സിക്യൂട്ടബിൾ ആയ എക്സ്റ്റേണൽ ടെക്സ്റ്റ് എഡിറ്റർ തിരഞ്ഞെടുക്കുക.
സ്വന്തമായി സൃഷ്ടിക്കാത്ത ഒരു ടെക്സ്റ്റ് എഡിറ്ററിനായുള്ള UNIX പ്ലാറ്റ്‌ഫോമിൽ നിന്ന്
window, do not use the … Browse button. Instead type xterm -e editor. The following figure shows VI specified as the external editor.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

From a Linux platform, for a text editor that does not create its own
window, do not use the … Browse button. Instead, type gnome-terminal -x editor. To use emacs for example, gnome-terminal -x emacs എന്ന് ടൈപ്പ് ചെയ്യുക.
The software has been tested with the emacs and vi text editors.
3. ശരി ക്ലിക്കുചെയ്യുക.

Using Library Extensions for Verilog Library Files
Library extensions can be added to Verilog library fileനിങ്ങളുടെ പ്രോജക്റ്റിനായുള്ള ഡിസൈനിൽ ഉൾപ്പെടുത്തിയിട്ടുണ്ട്. വെരിലോഗ് ലൈബ്രറി അടങ്ങിയിരിക്കുന്ന ഡയറക്ടറികളിലേക്ക് നിങ്ങൾ തിരയൽ പാതകൾ നൽകുമ്പോൾ files-ൽ, നിങ്ങൾക്ക് ഈ പുതിയ ലൈബ്രറി എക്സ്റ്റൻഷനുകളും വെരിലോഗ്, സിസ്റ്റം വെരിലോഗ് (.v, .sv) എന്നിവയും വ്യക്തമാക്കാം. file വിപുലീകരണങ്ങൾ.
ഇത് ചെയ്യുന്നതിന്:
1. ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ പാനലിലെ വെരിലോഗ് ടാബ് തിരഞ്ഞെടുക്കുക.
2. Specify the locations of the Library Directories for the Verilog library files to be included in your design for the project.
3. ലൈബ്രറി എക്സ്റ്റൻഷനുകൾ വ്യക്തമാക്കുക.
.av, .bv, .cv, .xxx, .va, .vas (ഒരു സ്പെയ്സ് ഉപയോഗിച്ച് പ്രത്യേക ലൈബ്രറി എക്സ്റ്റെൻഷനുകൾ) പോലുള്ള ഏത് ലൈബ്രറി എക്സ്റ്റെൻഷനുകളും വ്യക്തമാക്കാം.
ഡയലോഗ് ബോക്സിൽ ലൈബ്രറി എക്സ്റ്റൻഷനുകൾ എവിടെ നൽകണമെന്ന് താഴെ കൊടുത്തിരിക്കുന്ന ചിത്രം കാണിക്കുന്നു.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

HDL ഉറവിടം സജ്ജമാക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

ഈ ഉദാഹരണത്തിനുള്ള Tcl തത്തുല്യംample എന്നത് ഇനിപ്പറയുന്ന കമാൻഡാണ്:
set_option -libext .av .bv .cv .dv .ev
വിശദാംശങ്ങൾക്ക്, കമാൻഡ് റഫറൻസിലെ 57-ാം പേജിലെ libext കാണുക.
4. After you compile the design, you can verify in the log file that the library fileഈ എക്സ്റ്റൻഷനുകളുള്ള s ലോഡ് ചെയ്ത് വായിച്ചു. ഉദാ.ampLe:
@N: സിസ്റ്റം വെരിലോഗ് മോഡിൽ വെരിലോഗ് കംപൈലർ പ്രവർത്തിപ്പിക്കുന്നു @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|ലോഡ് ചെയ്യുന്നു file C:dirlib1sub1.av from specified library directory C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Loading file C:dirlib2sub2.bv from specified library directory C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Loading file

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

Using Mixed Language Source Files

C:dirlib3sub3.cv from specified library directory C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Loading file നിർദ്ദിഷ്ട ലൈബ്രറി ഡയറക്ടറിയിൽ നിന്നുള്ള C:dirlib4sub4.dv C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|ലോഡ് ചെയ്യുന്നു file നിർദ്ദിഷ്ട ലൈബ്രറി ഡയറക്ടറിയിൽ നിന്ന് C:dirlib5sub5.ev C:dirlib5 @I::”C:dirlib5sub5.ev” വെരിലോഗ് വാക്യഘടന പരിശോധന വിജയകരമായി!

Using Mixed Language Source Files
സിൻപ്ലിഫൈ പ്രോ സോഫ്റ്റ്‌വെയർ ഉപയോഗിച്ച്, നിങ്ങൾക്ക് VHDL, Verilog ഇൻപുട്ട് എന്നിവയുടെ മിശ്രിതം ഉപയോഗിക്കാം. files in your project. For exampVHDL, Verilog എന്നിവയുടെ ലെസ് files, റഫറൻസ് മാനുവൽ കാണുക.
1. Remember that Verilog does not support unconstrained VHDL ports and set up the mixed language design fileഅതനുസരിച്ച് എസ്.
2. If you want to organize the Verilog and VHDL fileവ്യത്യസ്ത ഫോൾഡറുകളിൽ s, Options->Project തിരഞ്ഞെടുക്കുക View ഓപ്ഷനുകൾ ഓണാക്കുക, ടോഗിൾ ചെയ്യുക View പദ്ധതി Files in Folders option.
When you add the files to the project, the Verilog and VHDL fileപ്രോജക്റ്റിൽ പ്രത്യേക ഫോൾഡറുകളിലാണ് ഇവയുള്ളത്. view.
3. When you open a project or create a new one, add the Verilog and VHDL fileഇനിപ്പറയുന്നവയാണ്:
Select the Project->Add Source File കമാൻഡ് അല്ലെങ്കിൽ ചേർക്കുക ക്ലിക്ക് ചെയ്യുക File ബട്ടൺ. ഫോമിൽ, സജ്ജമാക്കുക Files of Type to HDL Files (*.vhd, *.vhdl, *.v). വെരിലോഗ്, VHDL എന്നിവ തിരഞ്ഞെടുക്കുക. fileനിങ്ങൾക്ക് ആവശ്യമുള്ളത്, അവ നിങ്ങളുടെ അക്കൗണ്ടിലേക്ക് ചേർക്കുക.
പ്രോജക്റ്റ്. ശരി ക്ലിക്ക് ചെയ്യുക. ചേർക്കുന്നതിനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക് files to a project, see Making Changes to a Project, on page 62.
LO

Synplify Pro for Microsemi Edition User Guide October 2014

Using Mixed Language Source Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

ദി files you added are displayed in the Project view. This figure shows the fileപ്രത്യേക ഫോൾഡറുകളിൽ ക്രമീകരിച്ചിരിക്കുന്നു.
4. നിങ്ങൾ ഉപകരണ ഓപ്ഷനുകൾ സജ്ജമാക്കുമ്പോൾ (ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ ബട്ടൺ), ടോപ്പ്-ലെവൽ മൊഡ്യൂൾ വ്യക്തമാക്കുക. ഉപകരണ ഓപ്ഷനുകൾ സജ്ജമാക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക്, പേജ് 75-ൽ, ലോജിക് സിന്തസിസ് ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ സജ്ജമാക്കുക കാണുക.
If the top-level module is Verilog, click the Verilog tab and type the
ടോപ്പ്-ലെവൽ മൊഡ്യൂളിന്റെ പേര്.
ടോപ്പ്-ലെവൽ മൊഡ്യൂൾ VHDL ആണെങ്കിൽ, VHDL ടാബിൽ ക്ലിക്ക് ചെയ്ത് പേര് ടൈപ്പ് ചെയ്യുക
ടോപ്പ്-ലെവൽ എന്റിറ്റിയുടെ. ടോപ്പ്-ലെവൽ മൊഡ്യൂൾ ഡിഫോൾട്ട് വർക്ക് ലൈബ്രറിയിൽ ഇല്ലെങ്കിൽ, കംപൈലറിന് മൊഡ്യൂൾ കണ്ടെത്താൻ കഴിയുന്ന ലൈബ്രറി നിങ്ങൾ വ്യക്തമാക്കണം. ഇത് എങ്ങനെ ചെയ്യണമെന്നതിനെക്കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, പേജ് 200-ലെ VHDL പാനൽ കാണുക.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

Using Mixed Language Source Files

മാപ്പർ ലയിപ്പിച്ച ഒരു നെറ്റ്‌ലിസ്റ്റ് സൃഷ്ടിക്കുന്ന ആരംഭ പോയിന്റായതിനാൽ, ടോപ്പ്-ലെവൽ മൊഡ്യൂൾ നിങ്ങൾ വ്യക്തമായി വ്യക്തമാക്കണം.
5. അതേ ഫോമിൽ ഇംപ്ലിമെന്റേഷൻ റിസൾട്ട്സ് ടാബ് തിരഞ്ഞെടുത്ത് ഔട്ട്പുട്ടിനായി ഒരു ഔട്ട്പുട്ട് HDL ഫോർമാറ്റ് തിരഞ്ഞെടുക്കുക. fileസോഫ്റ്റ്‌വെയർ സൃഷ്ടിച്ചത്. ഉപകരണ ഓപ്ഷനുകൾ സജ്ജീകരിക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക്, പേജ് 75-ൽ, ലോജിക് സിന്തസിസ് ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ സജ്ജമാക്കൽ കാണുക.
ഒരു വെരിലോഗ് ഔട്ട്‌പുട്ട് നെറ്റ്‌ലിസ്റ്റിനായി, റൈറ്റ് വെരിലോഗ് നെറ്റ്‌ലിസ്റ്റ് തിരഞ്ഞെടുക്കുക. ഒരു വിഎച്ച്‌ഡിഎൽ ഔട്ട്‌പുട്ട് നെറ്റ്‌ലിസ്റ്റിനായി, റൈറ്റ് വിഎച്ച്‌ഡിഎൽ നെറ്റ്‌ലിസ്റ്റ് തിരഞ്ഞെടുക്കുക. മറ്റേതെങ്കിലും ഉപകരണ ഓപ്ഷനുകൾ സജ്ജീകരിച്ച് ശരി ക്ലിക്കുചെയ്യുക.
ഇപ്പോൾ നിങ്ങൾക്ക് നിങ്ങളുടെ ഡിസൈൻ സമന്വയിപ്പിക്കാൻ കഴിയും. സോഴ്‌സിന്റെ മിക്സഡ് ഫോർമാറ്റുകളിലാണ് സോഫ്റ്റ്‌വെയർ വായിക്കുന്നത്. files and generates a single srs file that is used for synthesis.
6. നിങ്ങൾക്ക് പ്രശ്നങ്ങൾ നേരിടുകയാണെങ്കിൽ, കൂടുതൽ വിവരങ്ങൾക്കും നുറുങ്ങുകൾക്കും പേജ് 47-ലെ ട്രബിൾഷൂട്ടിംഗ് മിക്സഡ് ലാംഗ്വേജ് ഡിസൈനുകൾ കാണുക.
LO

Synplify Pro for Microsemi Edition User Guide October 2014

Using Mixed Language Source Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

Troubleshooting Mixed Language Designs
This section provides tips on handling specific situations that might come up with mixed language designs.

വി.എച്ച്.ഡി.എൽ File ഓർഡർ ചെയ്യുക
For VHDL-only designs or mixed designs where the top level is not specified, the FPGA synthesis tools automatically re-arrange the VHDL files so that the VHDL packages are compiled in the correct order.
However, if you have a mixed-language design where you have specified the top level, you must specify the VHDL file ടൂളിനായി ഓർഡർ ചെയ്യുക. നിങ്ങൾ ഇത് ഒരിക്കൽ മാത്രം ചെയ്താൽ മതി, Run->Arrange VHDL തിരഞ്ഞെടുത്ത് files കമാൻഡ്. നിങ്ങൾ ഇത് ചെയ്തില്ലെങ്കിൽ, നിങ്ങൾക്ക് ഒരു പിശക് സന്ദേശം ലഭിക്കും.

VHDL Global Signals
നിലവിൽ, മിക്സഡ് ലാംഗ്വേജ് ഡിസൈനുകളിൽ നിങ്ങൾക്ക് VHDL ഗ്ലോബൽ സിഗ്നലുകൾ ഉണ്ടാകാൻ കഴിയില്ല, കാരണം ഉപകരണം VHDL-മാത്രം ഡിസൈനുകളിൽ മാത്രമേ ഈ സിഗ്നലുകൾ നടപ്പിലാക്കുന്നുള്ളൂ.

Passing VHDL Boolean Generics to Verilog Parameters
The tool infers a black box for a VHDL component with Boolean generics, if that component is instantiated in a Verilog design. This is because Verilog does not recognize Boolean data types, so the Boolean value must be represented correctly. If the value of the VHDL Boolean generic is TRUE and the Verilog literal is represented by a 1, the Verilog compiler interprets this as a black box.
To avoid inferring a black box, the Verilog literal for the VHDL Boolean generic set to TRUE must be 1’b1, not 1. Similarly, if the VHDL Boolean generic is FALSE, the corresponding Verilog literal must be 1’b0, not 0. The following example shows how to represent Boolean generics so that they correctly pass the VHDL-Verilog boundary, without inferring a black box.

VHDL Entity Declaration

Verilog Instantiation

Entity abc is Generic (
നമ്പർ_ബിറ്റുകൾ ഡിവിഡ്_ബിറ്റ് );

: പൂർണ്ണസംഖ്യ : ബൂളിയൻ

:= 0; := False;

abc #( .നമ്പർ_ബിറ്റുകൾ (16), .ഡിവൈഡ്_ബിറ്റ് (1'b0)
)

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

Using Mixed Language Source Files

Passing VHDL Generics Without Inferring a Black Box
In the case where a Verilog component parameter, (for example [0:0] RSR = 1’b0) does not match the size of the corresponding VHDL component generic (RSR : integer := 0), the tool infers a black box.
വെരിലോഗിലെ [0:0] എന്ന ബസ് വീതി നൊട്ടേഷൻ നീക്കം ചെയ്തുകൊണ്ട് നിങ്ങൾക്ക് ഇത് പരിഹരിക്കാൻ കഴിയും. files. മറ്റ് തരങ്ങൾ വെരിലോഗ് ഘടകത്തിന്റെ ശരിയായ ബൈൻഡിംഗ് അനുവദിക്കാത്തതിനാൽ, നിങ്ങൾ ഒരു VHDL ജനറിക് തരം ഇന്റിജർ ഉപയോഗിക്കണമെന്ന് ശ്രദ്ധിക്കുക.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

ഇൻക്രിമെന്റൽ കംപൈലർ ഉപയോഗിക്കുന്നു

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

ഇൻക്രിമെന്റൽ കംപൈലർ ഉപയോഗിക്കുന്നു
Use the Incremental Compiler flow to significantly reduce compiler runtime for large designs. The software recompiles only relevant fileഒരു ഡിസൈൻ മാറ്റം വരുത്തി കംപൈലർ ഡാറ്റാബേസ് വീണ്ടും ഉപയോഗിക്കുമ്പോൾ. കംപൈലർ SRS പുനരുജ്ജീവിപ്പിക്കുന്നു. file ബാധിച്ച മൊഡ്യൂളിനും ഉടനടിയുള്ള പാരന്റ് മൊഡ്യൂളിനും മാത്രം.
ഈ ഫ്ലോ പ്രവർത്തിപ്പിക്കാൻ, ഇനിപ്പറയുന്നവ ചെയ്യുക:
1. Add the Verilog or VHDL fileഡിസൈനിനായി എസ്.
2. ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷൻസ് പാനലിലെ വെരിലോഗ് അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ ടാബിൽ നിന്ന് ഇൻക്രിമെന്റൽ കംപൈൽ ഓപ്ഷൻ പ്രാപ്തമാക്കുക.
An SRS file സിൻവർക്ക് ഡയറക്ടറിയിലെ ഓരോ ഡിസൈൻ മൊഡ്യൂളിനും വേണ്ടി സൃഷ്ടിച്ചിരിക്കുന്നു.

3. ആദ്യമായി കംപൈലർ പ്രവർത്തിപ്പിക്കുക.
4. ഒരു ഡിസൈൻ മാറ്റം വരുത്തിയിട്ടുണ്ടെങ്കിൽ, കംപൈലർ വീണ്ടും പ്രവർത്തിപ്പിക്കുക.
കംപൈലർ ഡാറ്റാബേസ് വിശകലനം ചെയ്യുകയും SRS ആണോ എന്ന് നിർണ്ണയിക്കുകയും ചെയ്യുന്നു fileകൾ കാലികമാണ്, തുടർന്ന് മാറിയ മൊഡ്യൂളുകളും ഉടനടി പാരന്റ് മൊഡ്യൂളുകളും മാത്രമേ പുനരുജ്ജീവിപ്പിക്കൂ. ഇത് ഡിസൈനിന്റെ റൺടൈം മെച്ചപ്പെടുത്താൻ സഹായിക്കും.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

ഇൻക്രിമെന്റൽ കംപൈലർ ഉപയോഗിക്കുന്നു

പരിമിതികൾ
ഇൻക്രിമെന്റൽ കംപൈലർ പിന്തുണയ്ക്കുന്നില്ല:
· കോൺഫിഗറേഷൻ fileവെരിലോഗ് അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ ഫ്ലോയിൽ ഉൾപ്പെടുത്തിയിട്ടുണ്ട് · മിക്സഡ് എച്ച്ഡിഎൽ ഫ്ലോകൾ · ക്രോസ് മൊഡ്യൂൾ റഫറൻസിംഗ് (എക്സ്എംആർ) ഉള്ള ഡിസൈനുകൾ

LO
Synplify Pro for Microsemi Edition User Guide October 2014

സ്ട്രക്ചറൽ വെരിലോഗ് ഫ്ലോ ഉപയോഗിക്കുന്നു

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

സ്ട്രക്ചറൽ വെരിലോഗ് ഫ്ലോ ഉപയോഗിക്കുന്നു
The synthesis tool accepts structural Verilog files as input for your design project. The structural Verilog compiler performs syntax semantic checks using its light-weight parser to improve runtime. This compiler does not perform complex hardware extractions or RTL optimization operations, therefore, the software runs fast compilation of the structural Verilog files. The software can read these generated structural Verilog files, അവയിൽ അടങ്ങിയിട്ടുണ്ടെങ്കിൽ:
· Instantiations of technology primitives
· Simple assign statements
· വെരിലോഗ് 2001 ലും പഴയ ഫോർമാറ്റുകളിലും വ്യക്തമാക്കിയ ആട്രിബ്യൂട്ടുകൾ
· All constructs, except attributes must be specified in Verilog 95 format
ഘടനാപരമായ വെരിലോഗ് ഇൻപുട്ട് ഉപയോഗിക്കുന്നതിന് files:
1. You must specify the structural Verilog files to include in your design. To do this, add the file ഇനിപ്പറയുന്ന രീതികളിൽ ഒന്ന് ഉപയോഗിച്ച് പ്രോജക്റ്റിലേക്ക്:
പ്രോജക്റ്റ്-> ഉറവിടം ചേർക്കുക File അല്ലെങ്കിൽ ചേർക്കുക File പ്രോജക്റ്റിലെ ബട്ടൺ view Tcl കമാൻഡ്: add_file -സ്ട്രക്റ്റർ fileപേര്
This flow can contain only structural Verilog files അല്ലെങ്കിൽ മിക്സഡ് HDL files (Verilog/VHDL/EDF/SRS) along with structural Verilog netlist files. However, Verilog/VHDL/EDF/SRS instances are not supported within a structural Verilog module.
2. ഘടനാപരമായ വെരിലോഗ് fileപ്രോജക്റ്റിലെ സ്ട്രക്ചറൽ വെരിലോഗ് ഫോൾഡറിലേക്ക് s ചേർക്കുന്നു. view. You can also add fileനിങ്ങൾ ഇനിപ്പറയുന്നവ ചെയ്യുമ്പോൾ, ഈ ഡയറക്ടറിയിലേക്ക് s നൽകുക:
Select the structural Verilog file. Right-click and select File Options. Choose Structural Verilog from the File ഡ്രോപ്പ്-ഡൗൺ മെനു ടൈപ്പ് ചെയ്യുക.
3. Run synthesis.
സിന്തസിസ് ടൂൾ ഒരു vm അല്ലെങ്കിൽ edf നെറ്റ്‌ലിസ്റ്റ് സൃഷ്ടിക്കുന്നു. file depending on the technology specified. This process is similar to the default synthesis flow.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

സ്ട്രക്ചറൽ വെരിലോഗ് ഫ്ലോ ഉപയോഗിക്കുന്നു

പരിമിതികൾ
ഘടനാപരമായ വെരിലോഗ് ഫ്ലോയുടെ പരിമിതികൾ ഇനിപ്പറയുന്നവയെ പിന്തുണയ്ക്കുന്നില്ല:
· മറ്റേതെങ്കിലും RTL ഉദാഹരണങ്ങൾ file types · Hierarchical project management (HPM) flows · Complex assignments · Compiler-specific modes and switches

LO
Synplify Pro for Microsemi Edition User Guide October 2014

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു Files
പരിമിതി fileകൾ വാചകമാണ് files that are automatically generated by the SCOPE interface (see Specifying SCOPE Constraints, on page 119), or which you create manually with a text editor. They contain Tcl commands or attributes that constrain the synthesis run. Alternatively, you can set constraints in the source code, but this is not the preferred method.
This section contains information about
· When to Use Constraint Fileപേജ് 53-ൽ, സോഴ്‌സ് കോഡിന് മുകളിൽ
· Using a Text Editor for Constraint Files (Legacy), on page 54
· നിയന്ത്രണത്തിനായുള്ള Tcl വാക്യഘടന മാർഗ്ഗനിർദ്ദേശങ്ങൾ Files, പേജ് 55-ൽ
· Checking Constraint Files, പേജ് 56-ൽ
· For details on this report, see Constraint Checking Report, on
page 270.of the Reference Manual, on page 56

നിയന്ത്രണം എപ്പോൾ ഉപയോഗിക്കണം Files over Source Code
You can add constraints in constraint file(SCOPE ഇന്റർഫേസ് വഴി സൃഷ്ടിച്ചതോ ഒരു ടെക്സ്റ്റ് എഡിറ്ററിൽ നൽകിയതോ) അല്ലെങ്കിൽ സോഴ്‌സ് കോഡിൽ. പൊതുവേ, കൺസ്ട്രൈന്റ് ഉപയോഗിക്കുന്നതാണ് നല്ലത്. fileകാരണം, നിയന്ത്രണങ്ങൾ പ്രാബല്യത്തിൽ വരാൻ നിങ്ങൾ വീണ്ടും കംപൈൽ ചെയ്യേണ്ടതില്ല. ഇത് നിങ്ങളുടെ സോഴ്‌സ് കോഡിനെ കൂടുതൽ പോർട്ടബിൾ ആക്കുകയും ചെയ്യുന്നു. കൂടുതൽ വിവരങ്ങൾക്ക് 112-ാം പേജിലെ SCOPE എഡിറ്റർ ഉപയോഗിക്കുന്നത് കാണുക.
എന്നിരുന്നാലും, നിങ്ങൾക്ക് syn_tco, syn_tpd, syn_tsu പോലുള്ള ബ്ലാക്ക് ബോക്സ് സമയ നിയന്ത്രണങ്ങൾ ഉണ്ടെങ്കിൽ, നിങ്ങൾ അവ സോഴ്‌സ് കോഡിൽ നിർദ്ദേശങ്ങളായി നൽകണം. ആട്രിബ്യൂട്ടുകളിൽ നിന്ന് വ്യത്യസ്തമായി, നിർദ്ദേശങ്ങൾ സോഴ്‌സ് കോഡിലേക്ക് മാത്രമേ ചേർക്കാൻ കഴിയൂ, കൺസ്ട്രൈന്റിലേക്ക് അല്ല. files. See Specifying Attributes and Directives, on page 90 for more information on adding directives to source code.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു Files

Using a Text Editor for Constraint Files (ലെഗസി)
You can use the Legacy SCOPE editor for the SDC constraint files created before release version G-2012.09. However, it is recommended that you translate your SDC files to FDC fileSCOPE എഡിറ്ററിന്റെ ഏറ്റവും പുതിയ പതിപ്പ് പ്രാപ്തമാക്കുന്നതിനും ഉപകരണത്തിലെ മെച്ചപ്പെടുത്തിയ സമയ നിയന്ത്രണ കൈകാര്യം ചെയ്യൽ ഉപയോഗപ്പെടുത്തുന്നതിനും s.
If you choose to use the legacy SCOPE editor, this section shows you how to manually create a Tcl constraint file. The software automatically creates this file if you use the legacy SCOPE editor to enter the constraints. The Tcl constraint file only contains general timing constraints. Black box constraints must be entered in the source code. For additional information, see When to Use Constraint Files over Source Code, on page 53.
1. തുറക്കുക a file എഡിറ്റിംഗിനായി.
Make sure you have closed the SCOPE window, or you could
മുമ്പത്തെ നിയന്ത്രണങ്ങൾ തിരുത്തിയെഴുതുക.
പുതിയത് സൃഷ്ടിക്കാൻ file, തിരഞ്ഞെടുക്കുക File->പുതിയത്, നിയന്ത്രണം തിരഞ്ഞെടുക്കുക File
(SCOPE) option. Type a name for the file ശരി ക്ലിക്ക് ചെയ്യുക.
നിലവിലുള്ളത് എഡിറ്റ് ചെയ്യാൻ file, തിരഞ്ഞെടുക്കുക File->Open, set the Files ന്റെ ഫിൽട്ടർ ടൈപ്പ് ചെയ്യുക
പരിമിതി Files (sdc) and open the file നിങ്ങൾ ആഗ്രഹിക്കുന്നു.
2. നിയന്ത്രണത്തിനായുള്ള Tcl വാക്യഘടന മാർഗ്ഗനിർദ്ദേശങ്ങളിലെ വാക്യഘടന മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കുക. Files, പേജ് 55-ൽ.
3. Enter the timing constraints you need. For the syntax, see the Reference Manual. If you have black box timing constraints, you must enter them in the source code.
4. കൺസ്ട്രൈന്റിൽ നിങ്ങൾക്ക് വെണ്ടർ-നിർദ്ദിഷ്ട ആട്രിബ്യൂട്ടുകൾ ചേർക്കാനും കഴിയും file define_attribute ഉപയോഗിക്കുന്നു. നിയന്ത്രണങ്ങളിലെ ആട്രിബ്യൂട്ടുകൾ വ്യക്തമാക്കുന്നത് കാണുക. File, on page 97 for more information.
5. സംരക്ഷിക്കുക file.
6. ചേർക്കുക file to the project as described in Making Changes to a Project, on page 62, and run synthesis.

Synplify Pro for Microsemi Edition User Guide October 2014

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു Files

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

നിയന്ത്രണത്തിനായുള്ള Tcl വാക്യഘടന മാർഗ്ഗനിർദ്ദേശങ്ങൾ Files
This section covers general guidelines for using Tcl for constraint files:
· Tcl കേസ് സെൻസിറ്റീവ് ആണ്.
· For naming objects: The object name must match the name in the HDL code. Enclose instance and port names within curly ബ്രാക്കറ്റുകൾ { }. പേരുകളിൽ സ്‌പെയ്‌സുകൾ ഉപയോഗിക്കരുത്. ശ്രേണിപരമായ പേരുകൾ വേർതിരിക്കാൻ ഡോട്ട് (.) ഉപയോഗിക്കുക. വെരിലോഗ് മൊഡ്യൂളുകളിൽ, ഉദാഹരണത്തിന് ഇനിപ്പറയുന്ന വാക്യഘടന ഉപയോഗിക്കുക, പോർട്ട്,
net names:
v:cell [prefix:]objectName
ഇവിടെ സെൽ എന്നത് ഡിസൈൻ എന്റിറ്റിയുടെ പേരാണ്, പ്രിഫിക്സ് എന്നത് അതേ പേരുള്ള വസ്തുക്കളെ തിരിച്ചറിയുന്നതിനുള്ള ഒരു പ്രിഫിക്സാണ്, ഒബ്ജക്റ്റ് നെയിം എന്നത് ഡോട്ട് (.) സെപ്പറേറ്ററുള്ള ഒരു ഇൻസ്റ്റൻസ് പാത്താണ്. പ്രിഫിക്സ് ഇനിപ്പറയുന്നവയിൽ ഏതെങ്കിലും ആകാം:

Prefix (Lower-case) i: p: b: n:

ഒബ്ജക്റ്റ് ഇൻസ്റ്റൻസ് നാമങ്ങൾ പോർട്ട് നാമങ്ങൾ (മുഴുവൻ പോർട്ടും) ഒരു പോർട്ടിന്റെ ബിറ്റ് സ്ലൈസ് നെറ്റ് നാമങ്ങൾ

In VHDL modules, use the following syntax for instance, port, and net
names in VHDL modules:
v:cell [.view] [prefix:]objectName
Where v: identifies it as a view object, lib എന്നത് ലൈബ്രറിയുടെ പേരാണ്, cell എന്നത് ഡിസൈൻ എന്റിറ്റിയുടെ പേരാണ്, view എന്നത് ആർക്കിടെക്ചറിനുള്ള ഒരു പേരാണ്, പ്രിഫിക്സ് എന്നത് അതേ പേരിലുള്ള വസ്തുക്കളെ തിരിച്ചറിയുന്നതിനുള്ള ഒരു പ്രിഫിക്സാണ്, കൂടാതെ objectName എന്നത് ഡോട്ട് (.) സെപ്പറേറ്ററുള്ള ഒരു ഇൻസ്റ്റൻസ് പാത്ത് ആണ്. View ഡിസൈനിന് ഒന്നിൽ കൂടുതൽ ആർക്കിടെക്ചറുകൾ ഉണ്ടെങ്കിൽ മാത്രമേ ആവശ്യമുള്ളൂ. വസ്തുക്കളുടെ പ്രിഫിക്സുകൾക്കായി മുകളിലുള്ള പട്ടിക കാണുക.

Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

നിയന്ത്രണവുമായി പ്രവർത്തിക്കുന്നു Files

· പേരിനോട് പൊരുത്തപ്പെടുന്ന വൈൽഡ്കാർഡുകൾ * ആണ് (നക്ഷത്രചിഹ്നം എത്ര എണ്ണവുമായും പൊരുത്തപ്പെടുന്നു
characters) and ? (question mark matches a single character). These characters do not match dots used as hierarchy separators. For example, statemod മൊഡ്യൂളിലെ statereg ഉദാഹരണത്തിന്റെ എല്ലാ ബിറ്റുകളും ഇനിപ്പറയുന്ന സ്ട്രിംഗ് തിരിച്ചറിയുന്നു:
i:statemod.statereg[*]

നിയന്ത്രണം പരിശോധിക്കുന്നു Files
നിങ്ങളുടെ നിയന്ത്രണത്തെക്കുറിച്ചുള്ള വാക്യഘടനയും മറ്റ് പ്രസക്തമായ വിവരങ്ങളും നിങ്ങൾക്ക് പരിശോധിക്കാം. files using the Constraint Check command. To generate a constraint report, do the following:
1. Create a constraint file and add it to your project.
2. റൺ->കൺസ്ട്രെയിൻറ്റ് ചെക്ക് തിരഞ്ഞെടുക്കുക.
This command generates a report that checks the syntax and applicability of the timing constraints in the FPGA synthesis constraint fileനിങ്ങളുടെ പ്രോജക്റ്റിനായി s. റിപ്പോർട്ട് projectName_cck.rpt എന്നതിലേക്ക് എഴുതിയിരിക്കുന്നു. file and lists the following information:
പ്രയോഗിക്കാത്ത നിയന്ത്രണങ്ങൾ ഡിസൈനിന് സാധുതയുള്ളതും ബാധകവുമായ നിയന്ത്രണങ്ങൾ നിയന്ത്രണങ്ങളെക്കുറിച്ചുള്ള വൈൽഡ്‌കാർഡ് വിപുലീകരണം നിലവിലില്ലാത്ത വസ്തുക്കളുടെ നിയന്ത്രണങ്ങൾ
ഈ റിപ്പോർട്ടിനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, റഫറൻസ് മാനുവലിന്റെ 270-ാം പേജിലെ നിയന്ത്രണ പരിശോധന റിപ്പോർട്ട് കാണുക.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

അധ്യായം 4
ഒരു ലോജിക് സിന്തസിസ് പ്രോജക്റ്റ് സജ്ജീകരിക്കുന്നു
When you synthesize a design with the Synopsys FPGA synthesis tools, you must set up a project for your design. The following describe the procedures for setting up a project for logic synthesis:
· Setting Up Project Files, on page 58 · Managing Project File പേജ് 66-ൽ ശ്രേണി · ഇംപ്ലിമെന്റേഷനുകൾ സജ്ജമാക്കൽ, പേജ് 72-ൽ · ലോജിക് സിന്തസിസ് ഇംപ്ലിമെന്റേഷൻ ഓപ്ഷനുകൾ സജ്ജമാക്കൽ, പേജ് 75-ൽ · ആട്രിബ്യൂട്ടുകളും നിർദ്ദേശങ്ങളും വ്യക്തമാക്കൽ, പേജ് 90-ൽ · തിരയൽ Files, പേജ് 98-ൽ · ആർക്കൈവ് ചെയ്യുന്നു Files ഉം പ്രോജക്റ്റുകളും, പേജ് 101-ൽ

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Project Files

Setting Up Project Files
ഒരു പ്രോജക്റ്റ് എങ്ങനെ സജ്ജീകരിക്കാമെന്നും കൈകാര്യം ചെയ്യാമെന്നും ഉള്ള അടിസ്ഥാനകാര്യങ്ങൾ ഈ വിഭാഗം വിവരിക്കുന്നു. file for your design, including the following information:
· ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കൽ File, പേജ് 58-ൽ · നിലവിലുള്ള ഒരു പ്രോജക്റ്റ് തുറക്കൽ File, പേജ് 61-ൽ · ഒരു പ്രോജക്റ്റിൽ മാറ്റങ്ങൾ വരുത്തൽ, പേജ് 62-ൽ · പ്രോജക്റ്റ് സജ്ജീകരിക്കൽ View Display Preferences, on page 63 · Updating Verilog Include Paths in Older Project Files, പേജ് 65-ൽ
ഒരു പ്രത്യേക മുൻ ഭർത്താവിന്ample on setting up a project file, refer to the tutorial for the tool you are using.

ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നു File
നിങ്ങൾ ഒരു പ്രോജക്റ്റ് സജ്ജീകരിക്കണം file for each project. A project contains the data needed for a particular design: the list of source files, the synthesis results file, and your device option settings. The following procedure shows you how to set up a project file വ്യക്തിഗത കമാൻഡുകൾ ഉപയോഗിക്കുന്നു.
1. Start by selecting one of the following: File->Build Project, File->Open Project, or the P icon. Click New Project.
പ്രോജക്റ്റ് വിൻഡോ ഒരു പുതിയ പ്രോജക്റ്റ് കാണിക്കുന്നു. ചേർക്കുക ക്ലിക്ക് ചെയ്യുക File ബട്ടൺ, F4 അമർത്തുക, അല്ലെങ്കിൽ പ്രോജക്റ്റ്-> ഉറവിടം ചേർക്കുക തിരഞ്ഞെടുക്കുക File കമാൻഡ്. ചേർക്കുക Files to Project ഡയലോഗ് ബോക്സ് തുറക്കുന്നു.
2. ഉറവിടം ചേർക്കുക fileപദ്ധതിയിലേക്ക് എസ്.
ഫോമിന്റെ മുകളിലുള്ള ലുക്ക് ഇൻ ഫീൽഡ് വലതുവശത്തേക്ക് ചൂണ്ടിക്കാണിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.
ഡയറക്ടറി. ദി files are listed in the box. If you do not see the files, എന്ന് പരിശോധിക്കുക Files ന്റെ ടൈപ്പ് ഫീൽഡ് ശരിയായത് പ്രദർശിപ്പിക്കാൻ സജ്ജീകരിച്ചിരിക്കുന്നു file type. If you have mixed input files, follow the procedure described in Using Mixed Language Source Files, പേജ് 44-ൽ.

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Up Project Files

Chapter 4: Setting up a Logic Synthesis Project

എല്ലാം ചേർക്കാൻ files in the directory at once, click the Add All button on
ഫോമിന്റെ വലതുവശത്ത്. ചേർക്കാൻ fileവ്യക്തിഗതമായി, ക്ലിക്ക് ചെയ്യുക file in the list and then click the Add button, or double-click the file പേര്.
You can add all the fileഡയറക്ടറിയിൽ s ഉപയോഗിക്കുക, തുടർന്ന് Remove ബട്ടൺ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ആവശ്യമില്ലാത്തവ നീക്കം ചെയ്യുക.
നിങ്ങൾ VHDL ചേർക്കുകയാണെങ്കിൽ files, select the appropriate library from the the VHDL Library popup menu. The library you select is applied to all VHDL fileഡയലോഗ് ബോക്സിൽ ശരി ക്ലിക്ക് ചെയ്യുമ്പോൾ.
Your project window displays a new project file. If you click on the plus sign next to the project and expand it, you see the following:
A folder (two folders for mixed language designs) with the source files.
എങ്കിൽ നിങ്ങളുടെ fileപ്രോജക്റ്റ് ഡയറക്ടറിക്ക് കീഴിലുള്ള ഒരു ഫോൾഡറിൽ s ഇല്ല, Options->Project തിരഞ്ഞെടുത്ത് നിങ്ങൾക്ക് ഈ മുൻഗണന സജ്ജമാക്കാൻ കഴിയും. View Options and checking the View പദ്ധതി files in folders box. This separates one kind of file from another in the Project view അവയെ പ്രത്യേക ഫോൾഡറുകളിൽ ഇടുന്നതിലൂടെ.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Project Files

സ്ഥിരസ്ഥിതിയായി rev_1 എന്ന് പേരിട്ടിരിക്കുന്ന നടപ്പിലാക്കൽ. നടപ്പിലാക്കലുകൾ
revisions of your design within the context of the synthesis software, and do not replace external source code control software and processes. Multiple implementations let you modify device and synthesis options to explore design options. You can have multiple implementations in Synplify Pro. Each implementation has its own synthesis and device options and its own project-related files.

3. Add any libraries you need, using the method described in the previous step to add the Verilog or VHDL library file.
വെണ്ടർ-നിർദ്ദിഷ്ട ലൈബ്രറികൾക്ക്, ഉചിതമായ ലൈബ്രറി ചേർക്കുക file ലേക്ക്
project. Note that for some families, the libraries are loaded automatically and you do not need to explicitly add them to the project file.
ഒരു മൂന്നാം കക്ഷി VHDL പാക്കേജ് ലൈബ്രറി ചേർക്കാൻ, ഉചിതമായ .vhd ചേർക്കുക file ഘട്ടം 2-ൽ വിവരിച്ചിരിക്കുന്നതുപോലെ, ഡിസൈനിലേക്ക്. വലത് ക്ലിക്ക് ചെയ്യുക file in the Project view തിരഞ്ഞെടുക്കുക File Options, or select Project-> Set VHDL library. Specify a library name that is compatible with the simulators. For example, MYLIB. ഈ പാക്കേജ് ലൈബ്രറി ലിസ്റ്റിലെ ടോപ്പ് ലെവൽ ഡിസൈനിന് മുമ്പിലാണെന്ന് ഉറപ്പാക്കുക. fileപ്രോജക്റ്റിലെ കൾ view.
For information about setting Verilog and VHDL file options, see Setting Verilog and VHDL Options, on page 84. You can also set these file സിന്തസിസ് പ്രവർത്തിപ്പിക്കുന്നതിന് മുമ്പ്, പിന്നീട് ഓപ്ഷനുകൾ.
For additional vendor-specific information about using vendor macro libraries and black bLoOxes, see Optimizing for Microsemi Designs, on page 487.
For generic technology components, you can either add the
technology-independent Verilog library supplied with the software

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Up Project Files

Chapter 4: Setting up a Logic Synthesis Project

(install_dir/lib/generic_ technology/gtech.v) to your design, or add your own generic component library. Do not use both together as there may be conflicts.
4. പരിശോധിക്കുക file പ്രോജക്റ്റിലെ ഓർഡർ view. File വിഎച്ച്ഡിഎല്ലിന് ഓർഡർ വളരെ പ്രധാനമാണ്. files.
വിഎച്ച്ഡിഎല്ലിനായി files, you can automatically order the fileഎന്നയാൾ
selecting Run->Arrange VHDL Files. Alternatively, manually move the fileപ്രോജക്റ്റിലെ കൾ viewപാക്കേജ് fileഉപയോഗിക്കുന്നതിന് മുമ്പ് സമാഹരിക്കുന്നതിനാൽ പട്ടികയിൽ s ഒന്നാമതായിരിക്കണം. നിങ്ങൾക്ക് ഡിസൈൻ ബ്ലോക്കുകൾ പലയിടങ്ങളിലായി വ്യാപിച്ചിട്ടുണ്ടെങ്കിൽ files, ഇനി പറയുന്നവ നിങ്ങളുടെ കൈവശമുണ്ടെന്ന് ഉറപ്പാക്കുക. file ഓർഡർ: ദി file containing the entity must be first, followed by the architecture file, and finally the file കോൺഫിഗറേഷൻ ഉപയോഗിച്ച്.
In the Project view, check that the last file in the Project view ആണ്
top-level source file. പകരമായി, നിങ്ങൾക്ക് ടോപ്പ്-ലെവൽ വ്യക്തമാക്കാം file നിങ്ങൾ ഉപകരണ ഓപ്ഷനുകൾ സജ്ജമാക്കുമ്പോൾ.
5. തിരഞ്ഞെടുക്കുക File->Save, type a name for the project, and click Save. The Project window reflects your changes.
6. ഒരു പ്രോജക്റ്റ് അവസാനിപ്പിക്കാൻ file, select the Close Project button or File->Close Project.

നിലവിലുള്ള ഒരു പ്രോജക്റ്റ് തുറക്കൽ File
There are two ways to open a project file: the Open Project and the generic File ->Open command.
1. നിങ്ങൾ തുറക്കാൻ ആഗ്രഹിക്കുന്ന പ്രോജക്റ്റ് നിങ്ങൾ അടുത്തിടെ പ്രവർത്തിച്ച ഒന്നാണെങ്കിൽ, നിങ്ങൾക്ക് അത് നേരിട്ട് തിരഞ്ഞെടുക്കാം: File->സമീപകാല പ്രോജക്റ്റുകൾ->പ്രൊജക്റ്റ്നാമം.
2. Use one of the following methods to open any project file:

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Project Files

Open Project Command

File->കമാൻഡ് തുറക്കുക

തിരഞ്ഞെടുക്കുക File->Open Project, click the Open Project button on the left side of the Project window, or click the P icon.
ഒരു പുതിയ പ്രോജക്റ്റ് തുറക്കാൻ, പുതിയ പ്രോജക്റ്റുകളുടെ പട്ടികയിൽ നിന്ന് അതിൽ ഇരട്ട-ക്ലിക്ക് ചെയ്യുക.
അല്ലെങ്കിൽ, ഓപ്പൺ ഡയലോഗ് ബോക്സ് തുറക്കാൻ നിലവിലുള്ള പ്രോജക്റ്റ് ബട്ടണിൽ ക്ലിക്ക് ചെയ്ത് പ്രോജക്റ്റ് തിരഞ്ഞെടുക്കുക.

തിരഞ്ഞെടുക്കുക File->തുറക്കുക.
Look In: ഫീൽഡിൽ ശരിയായ ഡയറക്ടറി വ്യക്തമാക്കുക.
സജ്ജമാക്കുക File പ്രോജക്റ്റ് തരം Files (*.prj). The box lists the project files.
Double-click on the project you want to open.

The project opens in the Project window.

Making Changes to a Project
സാധാരണയായി, നിങ്ങൾ ചേർക്കുകയോ ഇല്ലാതാക്കുകയോ മാറ്റിസ്ഥാപിക്കുകയോ ചെയ്യുന്നു files.
1. To add source or constraint fileഒരു പ്രോജക്റ്റിലേക്ക് ചേർക്കുക, ചേർക്കുക തിരഞ്ഞെടുക്കുക Files button or Project->Add Source File to open the Select Fileപ്രോജക്റ്റിലേക്ക് ചേർക്കുക ഡയലോഗ് ബോക്സിലേക്ക് s അമർത്തുക. ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നത് കാണുക File, വിശദാംശങ്ങൾക്ക് പേജ് 58-ൽ.
2. ഇല്ലാതാക്കാൻ എ file ഒരു പ്രോജക്റ്റിൽ നിന്ന്, ക്ലിക്ക് ചെയ്യുക file in the Project window, and press the Delete key.
3. മാറ്റിസ്ഥാപിക്കാൻ a file in a project,
തിരഞ്ഞെടുക്കുക file പ്രോജക്റ്റ് വിൻഡോയിൽ നിങ്ങൾ മാറ്റാൻ ആഗ്രഹിക്കുന്നത്.
Click the Change File ബട്ടൺ, അല്ലെങ്കിൽ പ്രോജക്റ്റ്->മാറ്റുക തിരഞ്ഞെടുക്കുക File.
In the Source File തുറക്കുന്ന ഡയലോഗ് ബോക്സിൽ, ഡയറക്ടറിയിലേക്ക് ലുക്ക് ഇൻ സജ്ജമാക്കുക
പുതിയത് എവിടെയാണ് file is located. The new file must be of the same type as the file നിങ്ങൾ മാറ്റിസ്ഥാപിക്കാൻ ആഗ്രഹിക്കുന്നു.
നിങ്ങളുടെ file listed, select the type of file you need from
ദി Files of Type field.
Double-click the file. പുതിയത് file പ്രോജക്റ്റിലെ പഴയത് മാറ്റിസ്ഥാപിക്കുന്നു
list. LO
4. To specify how project fileപ്രോജക്റ്റിൽ സേവ് ചെയ്‌തു, ഒരു file in the Project view തിരഞ്ഞെടുക്കുക File ഓപ്ഷനുകൾ. സേവ് സജ്ജമാക്കുക File option to either Relative to Project or Absolute Path.

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Up Project Files

Chapter 4: Setting up a Logic Synthesis Project

5. സമയം പരിശോധിക്കാൻ stamp ഒരു file, ഒരു file in the Project view തിരഞ്ഞെടുക്കുക File ഓപ്ഷനുകൾ. സമയം പരിശോധിക്കുക file was last modified. Click OK.

പ്രോജക്റ്റ് ക്രമീകരണം View മുൻഗണനകൾ പ്രദർശിപ്പിക്കുക
You can customize the organization and display of project files. 1. ഓപ്ഷനുകൾ->പ്രോജക്റ്റ് തിരഞ്ഞെടുക്കുക View Options. The Project View Options form opens.

2. വ്യത്യസ്ത തരം ഇൻപുട്ടുകൾ സംഘടിപ്പിക്കുന്നതിന് fileപ്രത്യേക ഫോൾഡറുകളിൽ, പരിശോധിക്കുക View പദ്ധതി Files in Folders.
Checking this option creates separate folders in the Project view നിയന്ത്രണത്തിനായി files and source files.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Project Files

3. നിയന്ത്രണം file display with the following:
എല്ലാം യാന്ത്രികമായി പ്രദർശിപ്പിക്കുക fileഷോ പ്രോജക്റ്റ് ലൈബ്രറി പരിശോധിച്ചുകൊണ്ട്. എങ്കിൽ
this is unchecked, the Project view പ്രദർശിപ്പിക്കുന്നില്ല fileപ്ലസ് ചിഹ്നത്തിൽ ക്ലിക്ക് ചെയ്ത് വികസിപ്പിക്കുന്നതുവരെ fileഒരു ഫോൾഡറിലാണ്.
Check one of the boxes in the Project File പേര് പ്രദർശന വിഭാഗം
എങ്ങനെയെന്ന് നിർണ്ണയിക്കുന്നതിനുള്ള ഫോം fileപേരുകൾ പ്രദർശിപ്പിച്ചിരിക്കുന്നു. നിങ്ങൾക്ക് പ്രദർശിപ്പിക്കാൻ കഴിയുന്നത് filename, the relative path, or the absolute path.
4. ലേക്ക് view പദ്ധതി files in customized custom folders, check View പദ്ധതി Files in Custom Folders. For more information, see Creating Custom Folders, on page 66. Type folders are only displayed if there are multiple types in a custom folder.

Custom Folders
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Up Project Files

Chapter 4: Setting up a Logic Synthesis Project

5. To open more than one implementation in the same Project view, check Allow Multiple Projects to be Opened.
പദ്ധതി 1

പദ്ധതി 2

6. ഔട്ട്പുട്ട് നിയന്ത്രിക്കുക file display with the following:
എല്ലാം കാണിക്കുക പരിശോധിക്കുക Files in Results Directory box to display all the output
files generated after synthesis.
ഔട്ട്പുട്ട് മാറ്റുക file organization by clicking in one of the header bars
in the Implementation Results view. നിങ്ങൾക്ക് ഗ്രൂപ്പുചെയ്യാൻ കഴിയും fileതരം അനുസരിച്ച് മാറ്റുക അല്ലെങ്കിൽ അവ അവസാനം പരിഷ്കരിച്ച തീയതി അനുസരിച്ച് അടുക്കുക.
7. ലേക്ക് view file information, select the file in the Project view, right-click, and select File Options. For exampലെ, നിങ്ങൾക്ക് തീയതി പരിശോധിക്കാം a file പരിഷ്കരിച്ചു.
Updating Verilog Include Paths in Older Project Files
നിങ്ങൾക്ക് ഒരു പ്രോജക്റ്റ് ഉണ്ടെങ്കിൽ file സോഫ്റ്റ്‌വെയറിന്റെ പഴയ പതിപ്പ് (8.1 ന് മുമ്പ്) ഉപയോഗിച്ച് സൃഷ്ടിച്ച വെരിലോഗിൽ ഇതിൽ പാതകൾ ഉൾപ്പെടുന്നു file are relative to the results directory or the source file with the `include statements. In releases after 8.1, the project file `include paths are relative to the project file ഏറ്റവും പുതിയ പതിപ്പുകളിലെ GUI പഴയ prj-നെ യാന്ത്രികമായി അപ്‌ഗ്രേഡ് ചെയ്യുന്നില്ല. files to conform to the newer rules. To upgrade and use the old project file, ഇനിപ്പറയുന്നവയിൽ ഒന്ന് ചെയ്യുക:
· prj സ്വമേധയാ എഡിറ്റ് ചെയ്യുക file in a text editor and add the following on the
ഓരോ set_option -include_path നും മുമ്പുള്ള വരി:
സെറ്റ്_ഓപ്ഷൻ -പ്രോജക്റ്റ്_റെലേറ്റീവ്_ഇൻക്ലൂഡസ് 1
· പുതിയൊരു സോഫ്റ്റ്‌വെയർ പതിപ്പ് ഉപയോഗിച്ച് ഒരു പുതിയ പ്രോജക്റ്റ് ആരംഭിച്ച് അത് ഇല്ലാതാക്കുക
old project. This will make the new prj file ഉൾപ്പെടുന്നവ prj-യുമായി ബന്ധപ്പെട്ടിരിക്കുന്ന പുതിയ നിയമം അനുസരിക്കുക. file.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി
The following sections describe how you can create and manage customized folders and fileപ്രോജക്റ്റിലെ കൾ view:
· ഇഷ്ടാനുസൃത ഫോൾഡറുകൾ സൃഷ്ടിക്കൽ · ഇഷ്ടാനുസൃത പ്രോജക്റ്റ് ഫോൾഡറുകൾ കൈകാര്യം ചെയ്യൽ · ഇഷ്ടാനുസൃതമായി കൈകാര്യം ചെയ്യൽ Files

Creating Custom Folders
നിങ്ങൾക്ക് ലോജിക്കൽ ഫോൾഡറുകൾ സൃഷ്ടിക്കാനും ഇഷ്ടാനുസൃതമാക്കാനും കഴിയും files in various hierarchy groupings within your Project view. ഈ ഫോൾഡറുകൾ ഏത് പേരിലോ ശ്രേണി തലത്തിലോ വ്യക്തമാക്കാം. ഉദാ.ample, you can arbitrarily match your operating system file ഘടന അല്ലെങ്കിൽ HDL ലോജിക് ശ്രേണി. ഇഷ്ടാനുസൃത ഫോൾഡറുകളെ അവയുടെ നീല നിറം കൊണ്ട് വേർതിരിച്ചിരിക്കുന്നു.

There are several ways to create custom folders and then add files to them in a project. Use one of the following methods:

1. Right-click on a project file അല്ലെങ്കിൽ മറ്റൊരു കസ്റ്റം ഫോൾഡർ തിരഞ്ഞെടുത്ത് പോപ്പ്അപ്പ് മെനുവിൽ നിന്ന് ആഡ് ഫോൾഡർ തിരഞ്ഞെടുക്കുക. തുടർന്ന് ഇനിപ്പറയുന്നവയിൽ ഏതെങ്കിലും ചെയ്യുക. file പ്രവർത്തനങ്ങൾ:

Right-click displays so

അതിൽ

ഫിയോലെയുഒഎൽസിആർഒഅഫ്നിലീസിതഹ്നെദ്ര്

select select

ഫോൾഡറിൽ സ്ഥാപിക്കുക. നിലവിലുള്ള ഫോൾഡറിന്റെ ഒരു ഉപമെനു അല്ലെങ്കിൽ സൃഷ്ടിക്കുക

പുതിയ ഫോൾഡർ.

Synplify Pro for Microsemi Edition User Guide October 2014

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

Chapter 4: Setting up a Logic Synthesis Project

ഫോൾഡറിന് നിങ്ങൾക്ക് ഇഷ്ടാനുസരണം പേര് നൽകാമെന്നത് ശ്രദ്ധിക്കുക, എന്നിരുന്നാലും (/) എന്ന പ്രതീകം ഉപയോഗിക്കരുത്, കാരണം ഇത് ഒരു ശ്രേണിക്രമീകരണ വിഭജന ചിഹ്നമാണ്.
ഒരു ഫോൾഡറിന്റെ പേരുമാറ്റാൻ, ഫോൾഡറിൽ വലത്-ക്ലിക്കുചെയ്ത് Rename from തിരഞ്ഞെടുക്കുക.
the popup menu. The Rename Folder dialog box appears; specify a new name.
2. Use the Add Files to Project dialog box to add the entire contents of a folder hierarchy, and optionally place files into custom folders corresponding to the OS folder hierarchies listed in the dialog box display.

ഇത് ചെയ്യുന്നതിന്, ചേർക്കുക തിരഞ്ഞെടുക്കുക File പ്രോജക്റ്റിലെ ബട്ടൺ view.
Select any requested folders such as dsp from the dialog box, then
click the Add button. This places all the fileഡിഎസ്പി ശ്രേണിയിൽ നിന്ന് നിങ്ങൾ ഇപ്പോൾ സൃഷ്ടിച്ച കസ്റ്റം ഫോൾഡറിലേക്ക് പകർത്തുക.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

To automatically place the files into custom folders corresponding to
OS ഫോൾഡർ ശ്രേണിയിൽ, Add എന്ന ഓപ്ഷൻ പരിശോധിക്കുക. Fileഡയലോഗ് ബോക്സിലെ കസ്റ്റം ഫോൾഡറുകളിലേക്ക് s അമർത്തുക.
By default, the custom folder name is the same name as the folder
അടങ്ങുന്ന fileപ്രോജക്റ്റിലേക്ക് ചേർക്കേണ്ട ഫോൾഡറുകൾ അല്ലെങ്കിൽ ഫോൾഡറുകൾ. എന്നിരുന്നാലും, ഫോൾഡറുകൾ ഓപ്ഷൻ ബട്ടണിൽ ക്ലിക്കുചെയ്ത് ഫോൾഡറുകൾക്ക് പേര് നൽകുന്ന രീതി നിങ്ങൾക്ക് പരിഷ്കരിക്കാനാകും. ഇനിപ്പറയുന്ന ഡയലോഗ് ബോക്സ് ദൃശ്യമാകും.

ഉപയോഗിക്കുന്നതിന്:
അടങ്ങിയിരിക്കുന്ന ഫോൾഡർ മാത്രം fileഫോൾഡർ നാമത്തിനായി s ഉപയോഗിക്കുക, Use OS ക്ലിക്ക് ചെയ്യുക
ഫോൾഡർ നാമം.
The path name to the selected folder to determine the level of
hierarchy reflected for the custom folder path.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

Chapter 4: Setting up a Logic Synthesis Project

3. നിങ്ങൾക്ക് വലിച്ചിടാം files and folders from an OS Explorer application into the Project view. This feature is available on Windows and Linux desktops running KDE.
നിങ്ങൾ ഒരു file, it is immediately added to the project.
If no project is open, the software creates a project.
നിങ്ങൾ ഒരു file ഒരു ഫോൾഡറിന് മുകളിൽ, അത് അതിൽ സ്ഥാപിക്കപ്പെടും
ഫോൾഡർ. തുടക്കത്തിൽ, ചേർക്കുക Files to Project dialog box is displayed asking you to confirm the fileപ്രോജക്റ്റിലേക്ക് ചേർക്കേണ്ട s. അംഗീകരിക്കാൻ നിങ്ങൾക്ക് ശരി ക്ലിക്ക് ചെയ്യാം. files. മാറ്റങ്ങൾ വരുത്തണമെങ്കിൽ, എല്ലാം നീക്കം ചെയ്യുക ബട്ടൺ ക്ലിക്ക് ചെയ്ത് ഒരു പുതിയ ഫിൽട്ടറോ ഓപ്ഷനോ വ്യക്തമാക്കാം.

Note: To display custom folders in the Project view, ഓപ്ഷനുകൾ->പ്രോജക്റ്റ് തിരഞ്ഞെടുക്കുക View Options menu, then enable/disable the check box for View പദ്ധതി Files in Custom Folders on the dialog box.

ഇഷ്ടാനുസൃത പ്രോജക്റ്റ് ഫോൾഡറുകൾ കൈകാര്യം ചെയ്യുന്നു
നിങ്ങൾക്ക് എങ്ങനെ നീക്കം ചെയ്യാമെന്ന് ഇനിപ്പറയുന്ന നടപടിക്രമം വിവരിക്കുന്നു files from folders, delete folders, and change the folder hierarchy.
1. നീക്കം ചെയ്യാൻ എ file ഒരു ഇഷ്ടാനുസൃത ഫോൾഡറിൽ നിന്ന്, ഒന്നുകിൽ:
Drag and drop it into another folder or onto the project. Highlight the file, right-click and select Remove from Folder from the
പോപ്പ്അപ്പ് മെനു.
ഇല്ലാതാക്കുക (DEL) കീ ഉപയോഗിക്കരുത്, കാരണം ഇത് നീക്കംചെയ്യുന്നു file from the project.
2. To delete a custom folder, highlight it then right-click and select Delete from the popup menu or press the DEL key. When you delete a folder, make one of the following choices:
Click Yes to delete the folder and the files contained in the folder from
പദ്ധതി.
ഫോൾഡർ ഇല്ലാതാക്കാൻ "ഇല്ല" ക്ലിക്ക് ചെയ്യുക.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

3. കസ്റ്റം ഫോൾഡറിന്റെ ശ്രേണി മാറ്റാൻ:
മറ്റൊരു ഫോൾഡറിനുള്ളിൽ ഫോൾഡർ വലിച്ചിടുക, അങ്ങനെ അത് ഒരു ഉപ-
folder or over the project to move it to the top-level.
ഒരു ഇഷ്ടാനുസൃത ഫോൾഡറിന്റെ ഉയർന്ന ലെവൽ ശ്രേണി നീക്കം ചെയ്യാൻ, വലിച്ചിടുക
പ്രോജക്റ്റിന് മുകളിലുള്ള ആവശ്യമുള്ള ഉപ-തല ശ്രേണി. തുടർന്ന് ഫോൾഡറിനുള്ള ശൂന്യമായ റൂട്ട് ഡയറക്ടറി ഇല്ലാതാക്കുക.
ഉദാample, നിലവിലുള്ള കസ്റ്റം ഫോൾഡർ ഡയറക്ടറി ഇങ്ങനെയാണെങ്കിൽ:
/ഉദാampലെസ്/വെരിലോഗ്/ആർടിഎൽ
Suppose you want a single-level RTL hierarchy only, then drag and drop RTL over the project. Thereafter, you can delete the /Examples/Verilog directory.

Manipulating Custom Files
Additionally, you can perform the following types of custom file പ്രവർത്തനങ്ങൾ:
1. To suppress the display of files in the Type folders, right-click in the Project view and select Project View Options or select Options->Project View Options. Disable the option View പദ്ധതി Files in Type Folders on the dialog box.
2. To display files in alphabetical order instead of project order, check the Sort Files button in the Project view control panel. Click the down arrow key in the bottom-left corner of the panel to toggle the control panel on and off.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

പ്രോജക്റ്റ് മാനേജിംഗ് File ശ്രേണി

Chapter 4: Setting up a Logic Synthesis Project

Control Panel Toggle
3. To change the order of files in the project:
Make sure to disable custom folders and sorting files. Drag and drop a file to the desired position in the list of files.
4. മാറ്റാൻ file type, drag and drop it to the new type folder. The software will prompt you for verification.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Implementations

Setting Up Implementations
An implementation is a version of a project, implemented with a specific set of constraints and other settings. A project can contain multiple implementations, each one with its own settings.

Working with Multiple Implementations
The Synplify Pro tool lets you create multiple implementations of the same design and then compare results. This lets you experiment with different settings for the same design. Implementations are revisions of your design within the context of the synthesis software, and do not replace external source code control software and processes.
1. Click the Add Implementation button or select Project->New Implementation and set new device options (Device tab), new options (Options tab), or a new constraint file (Constraints tab).
The software creates another implementation in the project view. The new implementation has the same name as the previous one, but with a different number suffix. The following figure shows two implementations, rev1 and rev2, with the current (active) implementation highlighted.

The new implementation uses the same source code files, but different device options and constraints. It copies some files from the previous implementation: the tlg log file, the srs RTL netlist file, and the design_fsm.sdc file generated by FSM Explorer. The software keeps a repeatable history of the synthesis runs.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Up Implementations

Chapter 4: Setting up a Logic Synthesis Project

2. Run synthesis again with the new settings.
To run the current implementation only, click Run.
To run all the implementations in a project, select Run->Run All
Implementations.
You can use multiple implementations to try a different part or experiment with a different frequency. See Setting Logic Synthesis Implementation Options, on page 75 for information about setting options.
പദ്ധതി view shows all implementations with the active implementation highlighted and the corresponding output files generated for the active implementation displayed in the Implementation Results view on the right; changing the active implementation changes the output file display. The Watch window monitors the active implementation. If you configure this window to watch all implementations, the new implementation is automatically updated in the window.
3. Compare the results.
Use the Watch window to compare selected criteria. Make sure to set
the implementations you want to compare with the Configure Watch command. See Using the Watch Window, on page 190 for details.

To compare details, compare the log file ഫലങ്ങൾ.
4. To rename an implementation, click the right mouse button on the implementation name in the project view, select Change Implementation Name from the popup menu, and type a new name.
Note that the current UI overwrites the implementation; releases prior to 9.0 preserve the implementation to be renamed.
5. To copy an implementation, click the right mouse button on the implementation name in the project view, select Copy Implementation from the popup menu, and type a new name for the copy.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Setting Up Implementations

6. To delete an implementation, click the right mouse button on the implementation name in the project view, and select Remove Implementation from the popup menu.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project
Setting Logic Synthesis Implementation Options
You can set global options for your synthesis implementations, some of them technology-specific. This section describes how to set global options like device, optimization, and file options with the Implementation Options command. For information about setting constraints for the implementation, see Specifying SCOPE Constraints, on page 119. For information about overriding global settings with individual attributes or directives, see Specifying Attributes and Directives, on page 90.
This section discusses the following topics:
· Setting Device Options, on page 75 · Setting Optimization Options, on page 78 · Specifying Global Frequency and Constraint Files, on page 80 · Specifying Result Options, on page 82 · Specifying Timing Report Output, on page 84 · Setting Verilog and VHDL Options, on page 84
Setting Device Options
Device options are part of the global options you can set for the synthesis run. They include the part selection (technology, part and speed grade) and implementation options (I/O insertion and fanouts). The options and the implementation of these options can vary from technology to technology, so check the vendor chapters of the Reference Manual for information about your vendor options.
1. Open the Implementation Options form by clicking the Implementation Options button or selecting Project->Implementation Options, and click the Device tab at the top if it is not already selected.
2. Select the technology, part, package, and speed. Available options vary, depending on the technology you choose.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
3. Set the device mapping options. The options vary, depending on the technology you choose.
If you are unsure of what an option means, click on the option to see
a description in the box below. For full descriptions of the options, click F1 or refer to the appropriate vendor chapter in the Reference Manual.
To set an option, type in the value or check the box to enable it.
For more information about setting fanout limits and retiming, see Setting Fanout Limits, on page 348, and Retiming, on page 334, respectively. For details about other vendor-specific options, refer to the appropriate vendor chapter and technology family in the Reference Manual.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project

4. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK.
5. Click the Run button to synthesize the design. The software compiles and maps the design using the options you set.
6. To set device options with a script, use the set_option Tcl command. The following table contains an alphabetical list of the device options on the Device tab mapped to the equivalent Tcl commands. Because the options are technology- and family-based, all of the options listed in the table may not be available in the selected technology. All commands begin with set_option, followed by the syntax in the column as shown. Check the Reference Manual for the most comprehensive list of options for your vendor.
The following table shows a majority of the device options.

Option Annotated Properties for Analyst Disable I/O Insertion Fanout Guide

Tcl Command (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options

ഓപ്ഷൻ

Tcl Command (set_option…)

പാക്കേജ്

-package pkg_name

ഭാഗം

-part part_name

Resolve Mixed Drivers

-resolve_multiple_driver {1|0}

വേഗത

-speed_grade speed_grade

സാങ്കേതികവിദ്യ

-technology keyword

Update Compile Point Timing Data -update_models_cp {0|1}

HDL Analyst Database Generation -hdl_qload {1|0}

Setting Optimization Options
Optimization options are part of the global options you can set for the implementation. This section tells you how to set options like frequency and global optimization options like resource sharing. You can also set some of these options with the appropriate buttons on the UI.
1. Open the Implementation Options form by clicking the Implementation Options button or selecting Project->Implementation Options, and click the Options tab at the top.
2. Click the optimization options you want, either on the form or in the Project view. Your choices vary, depending on the technology. If an option is not available for your technology, it is greyed out. Setting the option in one place automatically updates it in the other.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project

പദ്ധതി View

Optimization Options Implementation Options->Options

For details about using these optimizations refer to the following sections:

FSM Compiler FSM Explorer
Resource Sharing Retiming

Optimizing State Machines, on page 354
Running the FSM Explorer, on page 359 Note: Only a subset of the Microsemi technologies support the FSM Explorer option. Use the Project->Implementation Options->Options panel to determine if this option is supported for the device you specify in your tool.
Sharing Resources, on page 352
Retiming, on page 334

The equivalent Tcl set_option command options are as follows:

Option FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
4. Click the Run button to run synthesis.
The software compiles and maps the design using the options you set.
HDL Analyst Database Generation
By default, the software reads the entire design, performs logic optimizations and timing propagation, and writes output to a single netlist (srs). As designs get larger, the time to run and debug the design becomes more challenging.
This options allows the compiler to pre-partition the design into multiple modules that are written to separate netlist files (srs). To enable this option, select the HDL Analyst Database Generation checkbox on the Options tab of the Implementation Options dialog box. This feature improves memory usage significantly for large designs.
This feature can also be enabled from the Tcl Script window using the following set_option Tcl command:
set_option -hdl_qload 1
Once the HDL Analyst Database Generation option is enabled, use the Incremental Quick Load option in the HDL Analyst tool to display the design using either a single netlist (srs) or multiple top-level RTL module netlists (srs). The tool can take advantage of this feature by dynamically loading only the affected design hierarchy. For example, the hierarchy browser can expand only the lowerlevel hierarchy as needed for quick load. The Incremental Quick Load option is located on the General panel of the HDL Analyst Options dialog box. See General Panel, on page 304.

Specifying Global Frequency and Constraint Files

This procedure tells you how to set the global frequency and specify the constraint files for the implementation.

1. To set a global frequency, do one of the following:

Type a global frequency in the Project view.

Open the Implementation Options form by clicking the Implementation

Options button Constraints tab.

seleLcOting

Project->Implementation

ഓപ്ഷനുകൾ,

ഒപ്പം

ക്ലിക്ക് ചെയ്യുക

ദി

The equivalent Tcl set_option command is -frequency frequencyValue.

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project
You can override the global frequency with local constraints, as described in Specifying SCOPE Constraints, on page 119. In the Synplify Pro tool, you can automatically generate clock constraints for your design instead of setting a global frequency. See Using Auto Constraints, on page 291 for details.
Global Frequency and Constraints Project View
Implementation Options->Constraints

2. To specify constraint files for an implementation, do one of the following:
Select Project->Implementation Options->Constraints. Check the constraint
files you want to use in the project.
From the Implementation Options->Constraints panel, you can also click to
add a constraint file.
With the implementation you want to use selected, click Add File ൽ
പദ്ധതി view, and add the constraint fileനിങ്ങൾക്ക് ആവശ്യമുള്ളത്.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
To create constraint files, see Specifying SCOPE Constraints, on page 119.
3. To remove constraint files from an implementation, do one of the following:
Select Project->Implementation Options->Constraints. Click off the checkbox
അടുത്തത് file പേര്.
In the Project view, right-click the constraint file to be removed and
select Remove from Project.
This removes the constraint file from the implementation, but does not delete it.
4. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK.
When you synthesize the design, the software compiles and maps the design using the options you set.
Specifying Result Options
This section shows you how to specify criteria for the output of the synthesis run.
1. Open the Implementation Options form by clicking the Implementation Options button or selecting Project->Implementation Options, and click the Implementation Results tab at the top.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project

2. Specify the output files you want to generate.
To generate mapped netlist files, click Write Mapped Verilog Netlist or Write
Mapped VHDL Netlist.
To generate a vendor-specific constraint file for forward annotation,
click Write Vendor Constraint File. See For details on this report, see Constraint Checking Report, on page 270.of the Reference Manual, on page 56 for more information.
3. Set the directory to which you want to write the results.
4. Set the format for the output file. The equivalent Tcl command for scripting is project -result_format format.
You might also want to set attributes to control name-mapping. For details, refer to the appropriate vendor chapter in the Reference Manual.
5. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK.
When you synthesize the design, the software compiles and maps the design using the options you set.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
Specifying Timing Report Output
You can determine how much is reported in the timing report by setting the following options.
1. Selecting Project->Implementation Options, and click the Timing Report tab. 2. Set the number of critical paths you want the software to report.

3. Specify the number of start and end points you want to see reported in the critical path sections.
4. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK. When you synthesize the design, the software compiles and maps the design using the options you set.
Setting Verilog and VHDL Options
When you set up the Verilog and VHDL source files in your project, you can also specify certain compiler options.
Setting Verilog File ഓപ്ഷനുകൾ
You set Verilog file options by selecting either Project->Implementation Options-> Verilog, or Options->Configure Verilog Compiler.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project

1. Specify the Verilog format to use.
To set the compiler globally for all the files in the project, select
Project->Implementation Options->Verilog. If you are using Verilog 2001 or SystemVerilog, check the Reference Manual for supported constructs.
To specify the Verilog compiler on a per file basis, select the file ൽ
പദ്ധതി view. Right-click and select File Options. Select the appropriate compiler. The default Verilog file format for new projects is SystemVerilog.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
2. Specify the top-level module if you did not already do this in the Project view.
3. To extract parameters from the source code, do the following:
Click Extract Parameters. To override the default, enter a new value for a parameter.
The software uses the new value for the current implementation only. Note that parameter extraction is not supported for mixed designs.

4. Type in the directive in Compiler Directives, using spaces to separate the statements. You can type in directives you would normally enter with ‘ifdef and `define statements in the code. For example, ABC=30 results in the software writing the following statements to the project file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project
5. In the Include Path Order, specify the search paths for the include commands for the Verilog files that are in your project. Use the buttons in the upper right corner of the box to add, delete, or reorder the paths.
6. In the Library Directories, specify the path to the directory which contains the library files for your project. Use the buttons in the upper right corner of the box to add, delete, or reorder the paths.
7. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK. When you synthesize the design, the software compiles and maps the design using the options you set.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project Setting Logic Synthesis Implementation Options
Setting VHDL File ഓപ്ഷനുകൾ
You set VHDL file options by selecting either Project->Implementation Options->VHDL, or Options->Configure VHDL Compiler.

For VHDL source, you can specify the options described below.
1. Specify the top-level module if you did not already do this in the Project view. If the top-level module is not located in the default work library, you must specify the library where the compiler can find the module. For information on how to do this, see VHDL Panel, on page 200.
You can also use this option for mixed language designs or when you want to specify a module that is not the actual top-level entity for HDL Analyst displaying and LdOebugging in the schematic views. 2. For user-defined state machine encoding, do the following:
Specify the kind of encoding you want to use.

Synplify Pro for Microsemi Edition User Guide October 2014

Setting Logic Synthesis Implementation Options Chapter 4: Setting up a Logic Synthesis Project
Disable the FSM compiler.
When you synthesize the design, the software uses the compiler directives you set here to encode the state machines and does not run the FSM compiler, which would override the compiler directives. Alternatively, you can define state machines with the syn_encoding attribute, as described in Defining State Machines in VHDL, on page 308.
3. To extract generics from the source code, do this:
Click Extract Generic Constants. To override the default, enter a new value for a generic.
The software uses the new value for the current implementation only. Note that you cannot extract generics if you have a mixed language design.

4. To push tristates across process/block boundaries, check that Push Tristates is enabled. For details, see Push Tristates Option, on page 212in the Reference Manual.
5. Determine the interpretation of the synthesis_on and synthesis_off directives:
To make the compiler interpret synthesis_on and synthesis_off directives
like translate_on/translate_off, enable the Synthesis On/Off Implemented as Translate On/Off option.
To ignore the synthesis_on and synthesis_off directives, make sure that
this option is not checked. See translate_off/translate_on, on page 226 in the Reference Manual for more information.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Specifying Attributes and Directives

6. Set other implementation options as needed (see Setting Logic Synthesis Implementation Options, on page 75 for a list of choices). Click OK.
When you synthesize the design, the software compiles and maps the design using the options you set.

Specifying Attributes and Directives

Attributes and directives are specifications that you assign to design objects to control the way your design is analyzed, optimized, and mapped.
Attributes control mapping optimizations and directives control compiler optimizations. Because of this difference, you must specify directives in the source code. This table describes the methods that are available to create attribute and directive specifications:

VHDL Verilog SCOPE Editor Constraints File

Attributes Yes Yes Yes Yes

Directives Yes Yes No No

It is better to specify attributes in the SCOPE editor or the constraints file, because you do not have to recompile the design first. For directives, you must compile the design for them to take effect.
If SCOPE/constraints file and the HDL source code are specified for a design, the constraints has priority when there are conflicts.
കൂടുതൽ വിവരങ്ങൾക്ക്, ഇനിപ്പറയുന്നവ കാണുക:
· Specifying Attributes and Directives in VHDL, on page 91 · Specifying Attributes and Directives in Verilog, on page 92 · Specifying Attributes UsLiOng the SCOPE Editor, on page 93 · Specifying Attributes in the Constraints File, പേജ് 97-ൽ

Synplify Pro for Microsemi Edition User Guide October 2014

Specifying Attributes and Directives

Chapter 4: Setting up a Logic Synthesis Project

Specifying Attributes and Directives in VHDL
You can use other methods to add attributes to objects, as listed in Specifying Attributes and Directives, on page 90. However, you can specify directives only in the source code. There are two ways of defining attributes and directives in VHDL:
· Using the predefined attributes package
· Declaring the attribute each time it is used
For details of VHDL attribute syntax, see VHDL Attribute and Directive Syntax, on page 561in the Reference Manual.

Using the Predefined VHDL Attributes Package
അഡ്വാൻtage to using the predefined package is that you avoid redefining the attributes and directives each time you include them in source code. The disadvantage is that your source code is less portable. The attributes package is located in installDirectory/lib/vhd/synattr.vhd.
1. To use the predefined attributes package included in the software library, add these lines to the syntax:
library synplify; use synplify.attributes.all;
2. Add the attribute or directive you want after the design unit declaration.
declarations ; attribute attribute_name of objectName : objectType is value ;
ഉദാampLe:
entity simpledff is port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
attribute syn_noclockbuf of clk : signal is true;
For details of the syntax conventions, see VHDL Attribute and Directive Syntax, on page 561 in the Reference Manual.
3. ഉറവിടം ചേർക്കുക file to the project.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Specifying Attributes and Directives

Declaring VHDL Attributes and Directives
If you do not use the attributes package, you must redefine the attributes each time you include them in source code.
1. Every time you use an attribute or directive, define it immediately after the design unit declarations using the following syntax:
design_unit_declaration ; attribute attributeName : dataType ; attribute attributeName of objectName : objectType is value ;
ഉദാampLe:
entity simpledff is port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
attribute syn_noclockbuf : boolean; attribute syn_noclockbuf of clk :signal is true;
2. ഉറവിടം ചേർക്കുക file to the project.

Specifying Attributes and Directives in Verilog
You can use other methods to add attributes to objects, as described in Specifying Attributes and Directives, on page 90. However, you can specify directives only in the source code.
Verilog does not have predefined synthesis attributes and directives, so you must add them as comments. The attribute or directive name is preceded by the keyword synthesis. Verilog files are case sensitive, so attributes and directives must be specified exactly as presented in their syntax descriptions. For syntax details, see Verilog Attribute and Directive Syntax, on page 363in the Reference Manual.
1. To add an attribute or directive in Verilog, use Verilog line or block comment (C-style) syntax directly following the design object. Block comments must precede the semicolon, if there is one.
LO

Synplify Pro for Microsemi Edition User Guide October 2014

Specifying Attributes and Directives

Chapter 4: Setting up a Logic Synthesis Project

Verilog Block Comment Syntax
/* synthesis attributeName = value */ /* synthesis directoryName = value */

Verilog Line Comment Syntax
// synthesis attributeName = value // synthesis directoryName = value

For details of the syntax rules, see Verilog Attribute and Directive Syntax, on page 363 in the Reference Manual. The following are exampകുറവ്:
module fifo(out, in) /* synthesis syn_hier = “hard” */;
2. To attach multiple attributes or directives to the same object, separate the attributes with white spaces, but do not repeat the synthesis keyword. Do not use commas. For exampLe:
case state /* synthesis full_case parallel_case */;
3. If multiple registers are defined using a single Verilog reg statement and an attribute is applied to them, then the synthesis software only applies the last declared register in the reg statement. For exampLe:
reg [5:0] q, q_a, q_b, q_c, q_d /* synthesis syn_preserve=1 */;
The syn_preserve attribute is only applied to q_d. This is the expected behavior for the synthesis tools. To apply this attribute to all registers, you must use a separate Verilog reg statement for each register and apply the attribute.

Specifying Attributes Using the SCOPE Editor
The SCOPE window provides an easy-to-use interface to add any attribute. You cannot use it for adding directives, because they must be added to the source files. (See Specifying Attributes and Directives in VHDL, on page 91 or Specifying Attributes and Directives in Verilog, on page 92). The following procedure shows how to add an attribute directly in the SCOPE window.
1. Start with a compiled design and open the SCOPE window. To add the attributes to an existing constraint file, open the SCOPE window by clicking on the existing file in the Project view. To add the attributes to a new file, click the SCOPE icon and click Initialize to open the SCOPE window.
2. Click the Attributes tab at the bottom of the SCOPE window.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Synthesis Project

Specifying Attributes and Directives

You can either select the object first (step 3) or the attribute first (step 4).

3. To specify the object, do one of the following in the Object column. If you already specified the attribute, the Object column lists only valid object choices for that attribute.
Select the type of object in the Object Filter column, and then select an
object from the list of choices in the Object column. This is the best way to ensure that you are specifying an object that is appropriate, with the correct syntax.

LO
Synplify Pro for Microsemi Edition User Guide October 2014

Specifying Attributes and Directives

Chapter 4: Setting up a Logic Synthesis Project

Drag the object to which you want to attach the attribute from the
RTL or Technology views to the Object column in the SCOPE window. For some attributes, dragging and dropping may not select the right object. For example, if you want to set syn_hier on a module or entity like an and gate, you must set it on the view for that module. The object would have this syntax: v:moduleName in Verilog, or v:library.moduleName in VHDL, where you can have multiple libraries.
Type the name of the object in the Object column. If you do not know
the name, use the Find command or the Object Filter column. Make sure to type the appropriate prefix for the object where it is needed. For example, to set an attribute on a view, you must add the v: prefix to the module or entity name. For VHDL, you might have to specify the library as well as the module name.
4. If you specified the object first, you can now specify the attribute. The list shows only the valid attributes for the type of object you selected. Specify the attribute by holding down the mouse button in the Attribute column and selecting an attribute from the list.

If you selected the object first, the choices available are determined by the selected object and the technology you are using. If you selected the attribute first, the available choices are determined by the technology.
When you select an attribute, the SCOPE window tells you the kind of value you must enter for that attribute and provides a brief description of the attribute. If you selected the attribute first, make sure to go back and specify the object.
5. Fill out the value. Hold down the mouse button in the Value column, and select from the list. You can also type in a value.

Synplify Pro for Microsemi Edition User Guide October 2014

Chapter 4: Setting up a Logic Sy

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition [pdf] ഉപയോക്തൃ ഗൈഡ്
FPGA Synthesis Synplify Pro for Microsemi Edition, Synthesis Synplify Pro for Microsemi Edition, Synplify Pro for Microsemi Edition, Pro for Microsemi Edition, Microsemi Edition, Edition

റഫറൻസുകൾ

ഉപയോക്തൃ മാനുവൽ

മൈക്രോസെമി പതിപ്പിനായുള്ള FPGA സിന്തസിസ് സിൻപ്ലിഫൈ പ്രോ

സ്പെസിഫിക്കേഷനുകൾ

ഉൽപ്പന്ന വിവരം

ഉൽപ്പന്ന ഉപയോഗ നിർദ്ദേശങ്ങൾ

അധ്യായം 1: ആമുഖം

പ്രമാണത്തിന്റെ വ്യാപ്തി

ആമുഖം

ഉപയോക്തൃ ഇന്റർഫേസ് ഓവർview

Chapter 2: FPGA Synthesis Design Flows

അധ്യായം 3: ഇൻപുട്ട് തയ്യാറാക്കൽ

പതിവുചോദ്യങ്ങൾ

ചോദ്യം: എനിക്ക് ഡോക്യുമെന്റേഷന്റെ പകർപ്പുകൾ ഉണ്ടാക്കാൻ കഴിയുമോ?

ചോദ്യം: സോഫ്റ്റ്‌വെയർ എങ്ങനെ ആരംഭിക്കാം?

ചോദ്യം: ഈ ഉപയോക്തൃ ഗൈഡിന്റെ ലക്ഷ്യസ്ഥാനം എന്താണ്?

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

റഫറൻസുകൾ

ഒരു അഭിപ്രായം ഇടൂ

മറുപടി റദ്ദാക്കുക