Кіраўніцтва карыстальніка SYnOPSYS FPGA Synthesis Synplify Pro для Microsemi Edition

Synopsys FPGA Synthesis – Synplify Pro для Microsemi Edition
гэта комплексны інструмент для рэалізацыі FPGA з рознымі
функцыі, прызначаныя для дапамогі карыстальнікам у лагічным сінтэзе і дызайне
цячэ.

Інструкцыя па ўжыванні прадукту

Глава 1: Уводзіны

У гэтай главе прыводзіцца большview Synopsys FPGA і
Прадукты для стварэння прататыпаў, інструменты ўкаранення FPGA і Synopsys FPGA
Асаблівасці інструмента.

Сфера прымянення дакумента

Камплект дакументаў змяшчае звесткі аб характарыстыках тавару
і прызначаны для карыстальнікаў, якія цікавяцца сінтэзам і дызайнам FPGA
цячэ.

Пачатак працы

Каб пачаць выкарыстоўваць праграмнае забеспячэнне, запусціце яго ў адпаведнасці з інструкцыямі
інструкцыі і звярніцеся па дапамогу да кіраўніцтва карыстальніка.

Карыстацкі інтэрфейс скончыўсяview

Азнаёмцеся з карыстальніцкім інтэрфейсам, каб эфектыўна
перамяшчацца па функцыях праграмнага забеспячэння.

Глава 2: Патокі праектавання сінтэзу FPGA

У гэтай главе падрабязна разглядаецца працэс праектавання лагічнага сінтэзу для FPGA
сінтэз.

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Даведайцеся, як выкарыстоўваць Mixed Language Source Files і інкрэментальны
Кампілятар для эфектыўнай падрыхтоўкі ўводу.

Заўвага: Майце на ўвазе ўсе звязаныя з гэтым абмежаванні
з выкарыстаннем інкрэментальнага кампілятара.

FAQ

Пытанне: Ці магу я зрабіць копіі дакументацыі?

A: Так, ліцэнзійнае пагадненне дазваляе рабіць копіі для ўнутранага выкарыстання
выкарыстоўваць толькі з адпаведным указаннем аўтарства.

Пытанне: Як мне запусціць праграмнае забеспячэнне?

A: Звярніцеся да раздзела «Пачатак працы» ў главе 1
кіраўніцтва карыстальніка для падрабязных інструкцый па запуску праграмнага забеспячэння.

Пытанне: Якая аўдыторыя прызначана для гэтага кіраўніцтва?

A: Кіраўніцтва карыстальніка прызначана для людзей, якія цікавяцца FPGA
сінтэз і дызайн патокаў.

View Fullscreen

Synopsys FPGA Сінтэз
Synplify Pro для Microsemi Edition
Кіраўніцтва карыстальніка
Кастрычнік 2014 г

Паведамленне аб аўтарскіх правах і прыватная інфармацыя
Аўтарскае права © 2014 Synopsys, Inc. Усе правы абаронены. Гэта праграмнае забеспячэнне і дакументацыя ўтрымліваюць канфідэнцыяльную і запатэнтаваную інфармацыю, якая з'яўляецца ўласнасцю Synopsys, Inc. Праграмнае забеспячэнне і дакументацыя прадастаўляюцца ў адпаведнасці з ліцэнзійным пагадненнем і могуць выкарыстоўвацца або капіравацца толькі ў адпаведнасці з умовамі ліцэнзійнага пагаднення. Ніякая частка праграмнага забеспячэння і дакументацыі не можа быць прайграна, перададзена або перакладзена ў любой форме або любымі сродкамі, электроннымі, механічнымі, ручнымі, аптычнымі або іншымі, без папярэдняга пісьмовага дазволу Synopsys, Inc. або ў адпаведнасці з ліцэнзійным пагадненнем.
Права на капіраванне дакументацыі
Ліцэнзійнае пагадненне з Synopsys дазваляе ліцэнзіяту рабіць копіі дакументацыі толькі для ўнутранага выкарыстання.
Кожная копія павінна ўключаць усе паведамленні аб аўтарскіх правах, гандлёвых марках, знаках абслугоўвання і правах уласнасці, калі такія маюцца. Ліцэнзіят павінен прысвоіць парадкавыя нумары ўсім копіям. Гэтыя копіі павінны змяшчаць наступную легенду на тытульным лісце:
"Гэты дакумент дублюецца з дазволу кампаніі Synopsys, Inc. для выключнага выкарыстання _____________________________________________ і яе супрацоўнікаў. Гэта копія нумар __________."
Заява аб кантролі прызначэння
Усе тэхнічныя дадзеныя, якія змяшчаюцца ў гэтай публікацыі, падпарадкоўваюцца законам аб кантролі за экспартам Злучаных Штатаў Амерыкі. Раскрыццё інфармацыі грамадзянам іншых краін, што супярэчыць заканадаўству Злучаных Штатаў, забаронена. Чытач нясе адказнасць за вызначэнне дзеючых правілаў і іх захаванне.
LO

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Адмова ад адказнасці
SYNOPSYS, INC., І ЯЕ ЛІЦЭНЗІАРЫ НЕ ДАЮЦЬ НІЯКІХ ГАРАНТЫЙ, ЯВНЫХ АБО РАЗУМЕВАННЫХ, У ДАЧЫНЕННІ ГЭТАГА МАТЭРЫЯЛУ, УКЛЮЧАЮЧЫ, АЛЕ НЕ АБМЕРЖУЮЧЫСЯ, РАЗРАЗУМЕВАНЫЯ ГАРАНТЫІ ГАРАНТЫЙНАСЦІ І ПРЫДАТНАСЦІ ДЛЯ ПЭЙНЫХ МЭТ.
Зарэгістраваныя гандлёвыя маркі (®)
Сінопсіс, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, лагатып Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera і YIELDirector з'яўляюцца зарэгістраванымі гандлёвымі маркамі Synopsys, Inc.
Таварныя знакі (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, Высокапрадукцыйная сістэма прататыпавання ASIC, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC і Worksheet Buffer з'яўляюцца гандлёвымі маркамі Synopsys, Inc.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Знакі абслугоўвання (см)
MAP-in, SVP Café і TAP-in з'яўляюцца знакамі абслугоўвання Synopsys, Inc. SystemC з'яўляецца таварным знакам Open SystemC Initiative і выкарыстоўваецца па ліцэнзіі. ARM і AMBA з'яўляюцца зарэгістраванымі гандлёвымі маркамі ARM Limited. Sabre з'яўляецца зарэгістраванай гандлёвай маркай SabreMark Limited Partnership і выкарыстоўваецца па ліцэнзіі. Усе іншыя назвы прадуктаў і кампаній могуць з'яўляцца гандлёвымі маркамі адпаведных уладальнікаў.
Надрукавана ў ЗША, кастрычнік 2014 г

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Змест

Глава 1: Уводзіны
Synopsys FPGA і прадукты для стварэння прататыпаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Інструменты ўкаранення FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Асаблівасці інструмента Synopsys FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Сфера прымянення дакумента. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Набор дакументаў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Аўдыторыя. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Пачатак працы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Запуск праграмнага забеспячэння . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Атрыманне дапамогі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Карыстацкі інтэрфейс скончыўсяview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Глава 2: Патокі праектавання сінтэзу FPGA
Паток праектавання лагічнага сінтэзу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Раздзел 3: Падрыхтоўка ўваходных дадзеных
Настройка крыніцы HDL Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Стварэнне крыніцы HDL Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Выкарыстанне рэдактара кантэкстнай даведкі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Праверка крыніцы ЛПВП Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Рэдагаванне крыніцы HDL Files з убудаваным тэкставым рэдактарам. . . . . . . . . . . . . . . . . . . . 35 Налада параметраў акна рэдагавання . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Выкарыстанне вонкавага тэкставага рэдактара . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Выкарыстанне пашырэнняў бібліятэкі для бібліятэкі Verilog Fileс . . . . . . . . . . . . . . . . . . . . . . . 42
Выкарыстанне змешанай моўнай крыніцы Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Выкарыстанне інкрэментнага кампілятара. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Абмежаванні . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Выкарыстанне Structural Verilog Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Абмежаванні . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Праца з абмежаваннем Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Калі выкарыстоўваць абмежаванне Files над зыходным кодам. . . . . . . . . . . . . . . . . . . . . . . . 53 Выкарыстанне тэкставага рэдактара для абмежавання Files (Спадчына) . . . . . . . . . . . . . . . . . . . . . . . . 54 Рэкамендацыі па сінтаксісе Tcl для абмежаванняў Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Праверка абмежавання Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Раздзел 4: Наладжванне праекта лагічнага сінтэзу
Настройка праекта Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Стварэнне праекта File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Адкрыццё існуючага праекта File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Унясенне змяненняў у праект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Устаноўка праекта View Параметры адлюстравання. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Абнаўленне Verilog Include Paths у старым праекце Fileс . . . . . . . . . . . . . . . . . . . . 65
Кіраванне праектам File Іерархія . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Стварэнне карыстацкіх тэчак . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Маніпуляванне карыстацкімі тэчкамі праекта. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Маніпуляванне звычаем Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Настройка рэалізацыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Праца з некалькімі рэалізацыямі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Налада варыянтаў рэалізацыі лагічнага сінтэзу . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Налада параметраў прылады. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Настройка параметраў аптымізацыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Вызначэнне глабальнай частаты і абмежавання Fileс . . . . . . . . . . . . . . . . . . . . . . 80 Вызначэнне параметраў вынікаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Вызначэнне вываду справаздачы аб часе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Настройка параметраў Verilog і VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Вызначэнне атрыбутаў і дырэктываў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Вызначэнне атрыбутаў і дырэктываў у VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 91 Вызначэнне атрыбутаў і дырэктываў у Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 92 Вызначэнне атрыбутаў з дапамогай рэдактара SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . 93 Вызначэнне атрыбутаў у абмежаваннях File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Пошук Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Вызначэнне Files для пошуку. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Фільтраванне Files для пошуку. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Пачатак пошуку . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 вынікаў пошуку. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Архіваванне FileS і праекты. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Архіў праекта . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Разархіваваць праект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Капіяваць праект. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Глава 5: Вызначэнне абмежаванняў
Выкарыстанне рэдактара SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Стварэнне абмежаванняў у рэдактары SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Стварэнне абмежаванняў з дапамогай каманды шаблона FDC. . . . . . . . . . . . . . . . 116
Вызначэнне абмежаванняў SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Увод і рэдагаванне абмежаванняў вобласці . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Наладжванне абмежаванняў гадзінніка і шляху . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Вызначэнне ўваходных і выходных абмежаванняў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Вызначэнне стандартных тыпаў пляцовак уводу-вываду . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Выкарыстанне TCL View графічнага інтэрфейсу SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Кіраўніцтва па ўводу і рэдагаванню абмежаванняў . . . . . . . . . . . . . . . . . . . . . . . . 127
Указанне выключэнняў па часе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Вызначэнне пунктаў ад/да/скразнога часу для выключэнняў . . . . . . . . . . . . . . . . . 130 Вызначэнне шматцыклавых шляхоў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Вызначэнне ілжывых шляхоў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Пошук аб'ектаў з Tcl знайсці і разгарнуць. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Вызначэнне шаблонаў пошуку для Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Удакладненне Tcl Пошук вынікаў з -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Выкарыстанне каманды Tcl Find для вызначэння калекцый . . . . . . . . . . . . . . . . . . . . . 138 Выкарыстанне каманды Tcl expand для вызначэння калекцый. . . . . . . . . . . . . . . . . . 140 Праверка Tcl знайсці і разгарнуць вынікі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Выкарыстанне Tcl пошуку і разгортвання ў пакетным рэжыме . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Выкарыстанне калекцый. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Параўнанне метадаў вызначэння калекцый. . . . . . . . . . . . . . . . . . . . . . . 144 Стварэнне і выкарыстанне калекцый SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Стварэнне калекцый з дапамогай каманд Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewСтварэнне і маніпуляванне калекцыямі з дапамогай каманд Tcl. . . . . . . . . . . . . . . 150
Пераўтварэнне SDC ў FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Выкарыстанне рэдактара SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Увод і рэдагаванне абмежаванняў SCOPE (Спадчына) . . . . . . . . . . . . . . . . . . . . . 157 Вызначэнне часовых абмежаванняў SCOPE (Спадчына) . . . . . . . . . . . . . . . . . . . . . . . 159 Увод абмежаванняў па змаўчанні . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Наладжванне абмежаванняў гадзінніка і шляху . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Вызначэнне гадзіннікаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Вызначэнне абмежаванняў уводу і вываду (Спадчына) . . . . . . . . . . . . . . . . . . . . . . . 169 Вызначэнне ілжывых шляхоў (Спадчына) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 6: Сінтэз і аналіз вынікаў
Сінтэз вашага дызайну. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Запуск лагічнага сінтэзу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Выкарыстанне актуальнай праверкі для кіравання заданнямі. . . . . . . . . . . . . . . . . . . . . . 174
Журнал праверкі File Вынікі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewінг і праца з часопісам File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Хуткі доступ да канкрэтных справаздач. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Аддалены доступ да вынікаў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Аналіз вынікаў з дапамогай часопіса File Справаздачы . . . . . . . . . . . . . . . . . . . . . . . . . 189 Выкарыстанне акна назірання . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Праверка выкарыстання рэсурсаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Апрацоўка паведамленняў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Праверка вынікаў у паведамленні Viewээ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Фільтраванне паведамленняў у паведамленні Viewээ . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Фільтраванне паведамленняў з каманднага радка . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Аўтаматызацыя фільтрацыі паведамленняў з дапамогай скрыпту Tcl. . . . . . . . . . . . . . . . . . . . . . . . 198 Журнал File Элементы кіравання паведамленнямі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Папярэджанні аб абыходжанні. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Выкарыстанне Працягнуць пры памылцы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Выкарыстанне «Працягнуць пры памылцы» для сінтэзу пункту кампіляцыі. . . . . . . . . . . . . . . . . . . 203
Раздзел 7: Аналіз з дапамогай HDL Analyst і FSM Viewer
Праца ў схеме Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Дыферэнцыяцыя паміж HDL Analyst Viewс . . . . . . . . . . . . . . . . . . . . . . . . 209 Адкрыццё Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewING Уласцівасці аб'екта. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Выбар аб'ектаў у RTL/Technology Viewс . . . . . . . . . . . . . . . . . . . . . . . 215 Праца з шматлістовай схемай . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Перамяшчэнне паміж Views у акне схемы. . . . . . . . . . . . . . . . . . . . . . . 218 Схема ўстаноўкі View Перавагі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Кіраванне Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Вывучэнне іерархіі дызайну. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Абыход іерархіі дызайну з дапамогай браўзера іерархіі. . . . . . . . . . . . . . . . 222 Вывучэнне іерархіі аб'ектаў шляхам націскання/выскоквання . . . . . . . . . . . . . . . . . . . . . . . 223 Вывучэнне аб'ектнай іерархіі празрыстых асобнікаў. . . . . . . . . . . . . . . . . . . 228
Пошук прадметаў. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Пошук аб'ектаў у HDL Analyst Viewс . . . . . . . . . . . . . . . . . . . . . . . 230 Выкарыстанне Find для іерархічнага і абмежаванага пошуку. . . . . . . . . . . . . . . . . . . . 232 Выкарыстанне падстаноўных знакаў з камандай Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Спалучэнне пошуку з фільтраваннем для ўдакладнення пошуку. . . . . . . . . . . . . . . . . . . . . . 240 Выкарыстанне пошуку для пошуку ў спісе выхадных сетак. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Перакрыжаванае зандаванне . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing у межах RTL/тэхналогіі View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing ад RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Перакрыжаванае даследаванне з акна тэкставага рэдактара . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Перакрыжаванае даследаванне з акна сцэнарыя Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing з FSM Viewээ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Аналіз з дапамогай інструмента HDL Analyst Tool. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewраспрацоўка іерархіі і кантэксту дызайну. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Схемы фільтрацыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Пашырэнне Pin і Net Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Пашырэнне і ViewING Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Згладжванне схематычнай іерархіі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Мінімізацыя выкарыстання памяці падчас аналізу дызайнаў. . . . . . . . . . . . . . . . . . . 267
З дапамогай FSM Viewээ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Глава 8: Аналіз часу
Аналіз часу ў схеме Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewІнфармацыя аб часе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Анатаванне інфармацыі аб часе ў схеме Viewс . . . . . . . . . . . . . . . . . . 275 Аналіз гадзіннікавых дрэў у RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 год Viewпошук крытычных шляхоў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Апрацоўка адмоўнай слабіны. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Стварэнне карыстацкіх справаздач па часе з дапамогай STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Выкарыстанне абмежаванняў дызайну аналізу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Сцэнарыі выкарыстання абмежаванняў дызайну аналізу. . . . . . . . . . . . . . . . . . . . . . 285 Стварэнне АЛП File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Правільнае выкарыстанне назваў аб’ектаў у асп File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Выкарыстанне аўтаматычных абмежаванняў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Вынікі аўтаматычных абмежаванняў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Глава 9: Вывад аб'ектаў высокага ўзроўню
Вызначэнне чорных скрынь для сінтэзу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Стварэнне чорных скрынь і ўводу-вываду ў Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 298 Стварэнне чорных скрынь і ўводу-вываду ў VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 300 Даданне абмежаванняў па часе чорнай скрыні . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Даданне іншых атрыбутаў чорнай скрыні . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Вызначэнне канечных аўтаматаў для сінтэзу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Вызначэнне канчатковых аўтаматаў у Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Вызначэнне канечных аўтаматаў у VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Вызначэнне FSM з атрыбутамі і дырэктывамі . . . . . . . . . . . . . . . . . . . . . . . . 309
Указанне бяспечных FSM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Аўтаматычны вывад аператыўнай памяці. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Блок аператыўнай памяці. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Атрыбуты аператыўнай памяці . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Вывад блока аператыўнай памяці. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Ініцыялізацыя аператыўнай памяці. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Ініцыялізацыя аператыўнай памяці ў Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Ініцыялізацыя аператыўнай памяці ў VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Глава 10: Вызначэнне аптымізацыі на ўзроўні дызайну
Парады па аптымізацыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Агульныя парады па аптымізацыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Аптымізацыя для плошчы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Аптымізацыя па часе . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Паўторны час . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Кантроль пераадлічэння. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Exampле . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Справаздача аб перазаліку. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Як працуе перазалічэнне . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Захаванне аб'ектаў ад аптымізацыі. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Выкарыстанне syn_keep для захавання або рэплікацыі . . . . . . . . . . . . . . . . . . . . . . . 343 Кіраванне звядзеннем іерархіі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Захаванне іерархіі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Аптымізацыя Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Наладжванне лімітаў разветвления . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Кіраванне буферызацыяй і рэплікацыяй. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Сумеснае выкарыстанне рэсурсаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Устаўка ўводу-вываду. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Аптымізацыя дзяржаўных аўтаматаў. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Вырашаючы, калі аптымізаваць канечныя аўтаматы. . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Запуск кампілятара FSM LO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Запуск FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Устаўка зондаў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Вызначэнне зондаў у зыходным кодзе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Інтэрактыўнае даданне атрыбутаў зонда . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Раздзел 11: Праца з кропкамі кампіляцыі
Кампіляцыя Point Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Адванtages of Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Пункты ручной кампіляцыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 кропак укладзенай кампіляцыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Тыпы кропак кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Скампіляваць асновы кропкавага сінтэзу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Абмежаванне кропкі кампіляцыі Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Лагічныя мадэлі інтэрфейсу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Час інтэрфейсу для пунктаў кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Кропкавы сінтэз кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Сінтэз кропкавай кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Папярэдняя анатацыя абмежаванняў часу кропкі кампіляцыі. . . . . . . . . . . . . . . . 384
Сінтэз пунктаў кампіляцыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Паток кропак кампіляцыі ўручную . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Стварэнне абмежаванняў верхняга ўзроўню File для балаў кампіляцыі. . . . . . . . . . . . . . . . 388 Вызначэнне кропак кампіляцыі ўручную. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Усталяванне абмежаванняў на ўзроўні кропкі кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . 391 Аналіз вынікаў кропкі кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Выкарыстанне кропак кампіляцыі з іншымі функцыямі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Камбінаванне кропак кампіляцыі з шматпрацэсарнасцю . . . . . . . . . . . . . . . . . . . . . . . 396
Рэсінтэз паступова. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Паступовы рэсінтэз пунктаў кампіляцыі . . . . . . . . . . . . . . . . . . . . . . . . . 397
Глава 12: Праца з уводам IP
Стварэнне IP з SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Вызначэнне FIFO з SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Вызначэнне аператыўнай памяці з SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Вызначэнне аператыўнай памяці з падтрымкай байтаў з дапамогай SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . 416 Вызначэнне ПЗУ з SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Вызначэнне складальніка/аднімальніка з дапамогай SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Вызначэнне лічыльнікаў з дапамогай SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Паток шыфравання IP FPGA Synopsys. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Скончанаview IP-патоку Synopsys FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Шыфраванне і дэшыфраванне . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Праца з зашыфраваным IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Шыфраванне вашага IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Шыфраванне IP са скрыптам encryptP1735.pl. . . . . . . . . . . . . . . . . . . . . . . . . 448 Шыфраванне IP з дапамогай сцэнарыя encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Вызначэньне мэтаду вываду скрыпту . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Падрыхтоўка пакета IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Выкарыстанне Hyper Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Выкарыстанне Hyper Source для стварэння прататыпаў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Выкарыстанне Hyper Source для дызайну IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Паток сігналаў праз іерархію праектавання IP. . . . . . . . . . . . . . . 461
Глава 13: Аптымізацыя працэсаў для павышэння прадукцыйнасці
Выкарыстанне пакетнага рэжыму. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Запуск пакетнага рэжыму ў праекце File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Запуск пакетнага рэжыму са скрыптам Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Ліцэнзіі на чаргу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Праца са скрыптамі і камандамі Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Выкарыстанне каманд і сцэнарыяў Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Стварэнне сцэнарыя задання . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Налада колькасці паралельных заданняў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Стварэнне сцэнарыя сінтэзу Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Выкарыстанне зменных Tcl для спробы розных тактавых частот . . . . . . . . . . . . . . . . . . 476 Выкарыстанне зменных Tcl для спробы некалькіх мэтавых тэхналогій. . . . . . . . . . . . . . . . . 478 Запуск сінтэзу знізу ўверх са сцэнарыем. . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Аўтаматызацыя патокаў з дапамогай synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Глава 14: Выкарыстанне шматпрацэсарнай апрацоўкі
Шматпрацэсарная апрацоўка з кропкамі кампіляцыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Наладжванне максімальнай колькасці паралельных заданняў . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Выкарыстанне ліцэнзіі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Глава 15: Аптымізацыя для дызайну Microsemi
Аптымізацыя канструкцый Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Выкарыстанне загадзя вызначаных чорных скрынь Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Выкарыстанне макрасаў Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Праца з канструкцыямі Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Вызначэнне syn_radhardlevel у зыходным кодзе. . . . . . . . . . . . . . . . . . . . . . . 490 LO
Глава 16: Праца з выхадам сінтэзу
Перадача інфармацыі ў інструменты P&R. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Указанне размяшчэння шпілек. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Вызначэнне месцаў для аўтобусных партоў Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . 495 Вызначэнне размяшчэння макрасаў і рэгістраў . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Стварэнне вываду для канкрэтнага пастаўшчыка. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Нацэльванне выхаду на вашага пастаўшчыка. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Настройка фарматаў Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Глава 17: Выкананне аперацый пасля сінтэзу
Аўтаматычны запуск P&R пасля сінтэзу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Праца з інструментамі ідэнтыфікацыі. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Запуск з Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Апрацоўка праблем з запускам Identify. . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Выкарыстанне інструмента ідэнтыфікацыі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Выкарыстанне пунктаў кампіляцыі з інструментам ідэнтыфікацыі . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Мадэляванне з дапамогай інструмента VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

РАЗДЗЕЛ 1
Уводзіны
Гэта ўвядзенне ў праграмнае забеспячэнне Synplify Pro® апісвае наступнае:
· Synopsys FPGA і прадукты для стварэння прататыпаў, на старонцы 16 · Аб'ём дакумента, на старонцы 21 · Пачатак працы, на старонцы 22 · Карыстальніцкі інтэрфейсview, на старонцы 24

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 1: Уводзіны

Synopsys FPGA і прадукты для стварэння прататыпаў

Synopsys FPGA і прадукты для стварэння прататыпаў
На наступным малюнку паказана сямейства прадуктаў Synopsys FPGA і Prototyping.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Synopsys FPGA і прадукты для стварэння прататыпаў

Глава 1: Уводзіны

Інструменты ўкаранення FPGA
Прадукты Synplify Pro і Synplify Premier - гэта інструменты сінтэзу RTL, спецыяльна распрацаваныя для FPGA (праграмуемыя палявымі матрыцамі) і CPLD (складаныя праграмуемыя лагічныя прылады).

Праграмнае забеспячэнне для сінтэзу Synplify Pro
Праграмнае забеспячэнне для сінтэзу FPGA Synplify Pro з'яўляецца дэ-факта галіновым стандартам для вытворчасці высокапрадукцыйных, эканамічна эфектыўных канструкцый FPGA. Яго ўнікальны
Алгарытмы Behavior Extracting Synthesis Technology® (BEST), выконваюць
аптымізацыі высокага ўзроўню перад сінтэзам кода RTL у пэўную логіку FPGA. Такі падыход забяспечвае цудоўную аптымізацыю FPGA, хуткі час выканання і магчымасць апрацоўваць вельмі вялікія праекты. Праграмнае забеспячэнне Synplify Pro падтрымлівае найноўшыя моўныя канструкцыі VHDL і Verilog, уключаючы SystemVerilog і VHDL 2008. Інструмент не залежыць ад тэхналогіі, што дазваляе хутка і лёгка перанацэльваць прылады FPGA і пастаўшчыкоў з аднаго дызайнерскага праекта.

Праграмнае забеспячэнне Synplify Premier Synthesis
Функцыянальнасць Synplify Premier з'яўляецца надмноствам інструмента Synplify Pro, забяспечваючы максімальную рэалізацыю FPGA і асяроддзе адладкі. Ён уключае поўны набор інструментаў і тэхналогій для прасунутых распрацоўшчыкаў FPGA, а таксама служыць механізмам сінтэзу для прататыпаў ASIC, арыентаваных на адзінкавыя прататыпы на аснове FPGA.
Прадукт Synplify Premier прапануе як дызайнерам FPGA, так і прататыпам ASIC, нацэленым на асобныя FPGA з найбольш эфектыўным метадам рэалізацыі дызайну і адладкі. Што тычыцца рэалізацыі дызайну, ён уключае функцыянальныя магчымасці для закрыцця па часе, лагічнай праверкі, выкарыстання IP, сумяшчальнасці ASIC і рэалізацыі DSP, а таксама цесную інтэграцыю з бэкэнд-інструментамі пастаўшчыка FPGA. Што тычыцца адладкі, ён забяспечвае ўнутрысістэмную праверку FPGA, што значна паскарае працэс адладкі, а таксама ўключае хуткі і паступовы метад пошуку няўлоўных праблем праектавання.

Функцыі інструмента Synopsys FPGA
У гэтай табліцы адрозніваюцца асноўныя функцыі ў прадуктах Synplify Pro, Synplify, Synplify Premier і Synplify Premier з Design Planner.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 1: Уводзіны

Synopsys FPGA і прадукты для стварэння прататыпаў

Synplify Synplify Pro

Прадукцыйнасць

Паводзіны Выманне Сінтэз

Тэхналогія® (BESTTM)

Ядро/IP, створанае пастаўшчыком

Падтрымка (пэўныя тэхналогіі)

FSM кампілятар

FSM Explorer

Gated Clock Conversion

Зарэгіструйцеся

Рэгістрацыя Retiming

SCOPE® Constraint Entry

Высокія характарыстыкі надзейнасці

Інтэграваны месца і маршрут

Аналіз

HDL Analyst®

Варыянт

Аналізатар часу

Кропка-кропка

ФШМ Viewer

Перакрыжаванае зандаванне

Стварэнне кропкі зонда

Identify® Instrumentar

Ідэнтыфікаваць адладчык

Аналіз магутнасці (SAIF)

Фізічны дызайн

План дызайну File

Лагічнае размеркаванне па рэгіёнах

Synplify Premier
x
x
хххххххх
хх
хххххх

Synplify Premier DP
x
x
хххххххх
хх
хххххх
хх

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Synopsys FPGA і прадукты для стварэння прататыпаў

Глава 1: Уводзіны

Ацэнка вобласці і ёмістасці вобласці Прызначэнне кантактаў Фізічная аптымізацыя Фізічны сінтэз Фізічны аналітык Synopsys DesignWare® Foundation Library Час выканання Іерархічны дызайн Палепшаная аптымізацыя Хуткі сінтэз Мультыпрацэсарны Кампіляцыя пры памылцы Камандны дызайн Дызайн змешанай мовы Кропкі кампіляцыі Іерархічны дызайн Сапраўдны пакетны рэжым (толькі плаваючыя ліцэнзіі) Пакетны рэжым GUI (плаваючыя ліцэнзіі) Пакетны рэжым P&R Зваротная анатацыя фармальнай праверкі даных P&R

Synplify Synplify Pro

хххх

–

Вызначце інтэграцыю

Абмежаваны

Synplify Premier
ххх
ххххх
хххх
x
x Рэжым лагічнага сінтэзу x

Synplify Premier DP
x
ххххх
ххххх
хххх
x
xx Рэжым лагічнага сінтэзу
x

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 1: Уводзіны

Synopsys FPGA і прадукты для стварэння прататыпаў

Зваротная анатацыя тэкставага рэдактара P&R Data Design Environment View Акно прагляду Акно паведамленняў Акно Tcl Некалькі рэалізацый Тэхналогія пастаўшчыка Падтрымка Функцыі прататыпавання Функцыі выканання Пункты кампіляцыі Пераўтварэнне закрытага такта Кампіляцыя пры памылцы

Synplify Synplify Pro

Synplify Premier
ххххх выбрана
хххх

Synplify Premier DP
x
ххххх выбрана
хххх

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Сфера прымянення дакумента

Глава 1: Уводзіны

Сфера прымянення дакумента
Ніжэй тлумачыцца сфера прымянення гэтага дакумента і мэтавая аўдыторыя.

Набор дакументаў
Гэта кіраўніцтва карыстальніка з'яўляецца часткай камплекта дакументаў, які ўключае даведачнае кіраўніцтва і падручнік. Ён прызначаны для выкарыстання з іншымі дакументамі ў камплекце. Ён сканцэнтраваны на апісанні таго, як выкарыстоўваць праграмнае забеспячэнне Synopsys FPGA для выканання тыповых задач. Гэта мае на ўвазе наступнае:
· Кіраўніцтва карыстальніка тлумачыць толькі параметры, неабходныя для выканання тыповых задач
апісаны ў кіраўніцтве. Ён не апісвае ўсе даступныя каманды і параметры. Для поўнага апісання ўсіх опцый і сінтаксісу каманды звярніцеся да Карыстальніцкага інтэрфейсуview раздзел у даведачным дапаможніку Synopsys FPGA Synthesis.
· Кіраўніцтва карыстальніка змяшчае інфармацыю аб задачах. Для паломкі
як арганізавана інфармацыя, гл. Атрыманне дапамогі, на старонцы 22.

Аўдыторыя
Праграмны інструмент Synplify Pro прызначаны для распрацоўшчыкаў сістэмы FPGA. Мяркуецца, што вы дасведчаныя аб наступным:
· Сінтэз дызайну · RTL · FPGA · Verilog/VHDL

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 1: Уводзіны

Пачатак працы

Пачатак працы
У гэтым раздзеле паказана, як пачаць працу з праграмным забеспячэннем сінтэзу Synopsys FPGA. Ён апісвае наступныя тэмы, але не замяняе інфармацыю аб ліцэнзаванні і ўсталёўцы ў інструкцыях па ўсталёўцы:
· Запуск праграмнага забеспячэння, на старонцы 22 · Атрыманне дапамогі, на старонцы 22

Запуск праграмнага забеспячэння
1. Калі вы гэтага яшчэ не зрабілі, усталюйце праграмнае забеспячэнне для сінтэзу Synopsys FPGA у адпаведнасці з інструкцыямі па ўсталёўцы.
2. Запусціце праграмнае забеспячэнне.
Калі вы працуеце на платформе Windows, выберыце
Праграмы->Synopsys->версія прадукту з кнопкі «Пуск».
Калі вы працуеце на платформе UNIX, увядзіце адпаведнае
каманда ў камандным радку:
synplify_pro
· Каманда запускае інструмент сінтэзу і адкрывае акно праекта. Калі
вы запускалі праграмнае забеспячэнне раней, у акне адлюстроўваецца папярэдні праект. Для атрымання дадатковай інфармацыі аб інтэрфейсе глядзіце Карыстальніцкі інтэрфейсview раздзел Даведачнага дапаможніка.

Атрыманне дапамогі
Перш чым патэлефанаваць у службу падтрымкі Synopsys, праглядзіце дакументаваную інфармацыю. Вы можаце атрымаць доступ да інфармацыі ў інтэрнэце з меню Даведка або звярнуцца да версіі PDF. У наступнай табліцы паказана, як арганізавана інфармацыя.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Пачатак працы
Каб атрымаць дапамогу з... Выкарыстаннем функцый праграмнага забеспячэння Як...
Паток інфармацыі
Паведамленні пра памылкі Ліцэнзаванне Атрыбуты і дырэктывы Функцыі сінтэзу Мова і сінтаксіс Сінтаксіс Tcl Каманды сінтэзу Tcl Абнаўленні прадукту

Глава 1: Уводзіны
Звярніцеся да… Кіраўніцтва карыстальніка Synopsys FPGA Synthesis Кіраўніцтва карыстальніка Synopsys FPGA Synthesis, нататкі аб падтрымцы прыкладання web сайт Synopsys FPGA Synthesis Кіраўніцтва карыстальніка, заўвагі па падтрымцы прыкладання web сайт Інтэрнэт-даведка (выберыце Даведка->Паведамленні пра памылкі) Synopsys SolvNet Webсайт Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Інтэрнэт-даведка (выберыце Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web каманды меню)

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 1: Уводзіны

Карыстацкі інтэрфейс скончыўсяview

Карыстацкі інтэрфейс скончыўсяview
Карыстальніцкі інтэрфейс (UI) складаецца з галоўнага акна, якое называецца праектам view, і спецыялізаваныя вокны або views для розных задач. Падрабязна пра кожную з функцый глядзіце ў раздзеле 2, Карыстальніцкі інтэрфейсview даведачнага дапаможніка Synopsys FPGA Synthesis.

Інтэрфейс Synplify Pro

Панэль кнопак

Праект панэлі інструментаў view

Статус

Вынікі рэалізацыі view

Укладкі для доступу views

Скрыпт Tcl/Акно паведамленняў LO

Акно назірання

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

РАЗДЗЕЛ 2
Патокі праектавання сінтэзу FPGA
У гэтым раздзеле апісваецца працэс праектавання лагічнага сінтэзу на старонцы 26.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 2: Патокі праектавання сінтэзу FPGA

Паток праектавання лагічнага сінтэзу

Інструменты Synopsys FPGA сінтэзуюць логіку, спачатку кампілюючы крыніцу RTL у тэхналагічна-незалежныя лагічныя структуры, а затым аптымізуючы і супастаўляючы логіку з тэхналагічнымі рэсурсамі. Пасля лагічнага сінтэзу інструмент стварае спецыфічны для пастаўшчыка спіс злучэнняў і абмежаванне file якія вы можаце выкарыстоўваць у якасці ўваходных дадзеных для інструмента размяшчэння і маршруту (P&R).
На наступным малюнку паказаны этапы і інструменты, якія выкарыстоўваюцца для лагічнага сінтэзу, а таксама некаторыя асноўныя ўваходы і выхады. Для гэтага патоку можна выкарыстоўваць праграмнае забеспячэнне для сінтэзу Synplify Pro. Інтэрактыўны аналіз часу неабавязковы. Хоць паток паказвае абмежаванне пастаўшчыка files у якасці прамых уваходных дадзеных для інструмента P&R, вы павінны дадаць іх files да праекта сінтэзу для часавых чорных скрынь.

Інструмент Synopsys FPGA

RTL

Кампіляцыя RTL

FDC

Лагічны сінтэз

Сінтэзаваны спіс сетак Абмежаванні сінтэзу Абмежаванні пастаўшчыка
Інструмент пастаўшчыка
Месца і маршрут

Працэдура лагічнага сінтэзу

Для працэсу праектавання з пакрокавымі інструкцыямі на аснове канкрэтнага дызайну

даных, спампаваць падручнік з webсайт. Наступныя крокі абагульняюцца

працэдура сінтэзу дызайну, якая таксама праілюстравана ў

малюнак, які варта.

1. Стварыце праект.

2. Дадайце крыніцу files да праекта.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Паток праектавання лагічнага сінтэзу

Глава 2: Патокі праектавання сінтэзу FPGA

3. Усталюйце атрыбуты і абмежаванні для дызайну.
4. Задайце параметры рэалізацыі ў дыялогавым акне Параметры рэалізацыі.
5. Націсніце «Выканаць», каб запусціць лагічны сінтэз.
6. Прааналізуйце вынікі, выкарыстоўваючы такія інструменты, як часопіс file, схема HDL Analyst views, акно паведамлення і акно назірання.
Пасля завяршэння дызайну вы можаце выкарыстоўваць выхад files для запуску place-and-route з інструментам пастаўшчыка і рэалізацыі FPGA.
На наступным малюнку пералічаны асноўныя этапы патоку:

Стварыць праект
Дадаць крыніцу Files
Усталюйце абмежаванні
Усталюйце параметры
Запусціце праграмнае забеспячэнне
Аналіз вынікаў Мэты не дасягнуты?
Так, месца і маршрут

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Глава 2: Патокі праектавання сінтэзу FPGA

Паток праектавання лагічнага сінтэзу

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

РАЗДЗЕЛ 3
Падрыхтоўка ўводу
Калі вы сінтэзуеце дызайн, вам трэба наладзіць два віды fileс: ЛПВП files, якія апісваюць ваш дызайн і праект files для кіравання дызайнам. У гэтай главе апісваюцца працэдуры іх наладжвання files і праект. Ён ахоплівае наступнае:
· Настройка крыніцы HDL Files, на старонцы 30 · Выкарыстанне змешанай моўнай крыніцы Files, на старонцы 44 · Выкарыстанне інкрэментнага кампілятара, на старонцы 49 · Выкарыстанне Structural Verilog Flow, на старонцы 51 · Праца з абмежаваннямі Files, на старонцы 53

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

Настройка крыніцы HDL Files
У гэтым раздзеле апісваецца, як наладзіць крыніцу files; праект file налада апісана ў раздзеле Наладжванне праекта Files, на старонцы 58. Крыніца files можа быць у Verilog або VHDL. Для атрымання інфармацыі аб структураванні ст files для сінтэзу звярніцеся да даведачнага кіраўніцтва. У гэтым раздзеле абмяркоўваюцца наступныя тэмы:
· Стварэнне HDL Source Files, на старонцы 30 · Выкарыстанне рэдактара кантэкстнай даведкі, на старонцы 32 · Праверка крыніцы HDL Files, на старонцы 34 · Рэдагаванне крыніцы HDL Files з убудаваным тэкставым рэдактарам, на стар. 35 · Выкарыстанне вонкавага тэкставага рэдактара, на стар. 41 · Налада параметраў акна рэдагавання, на стар. 39 · Выкарыстанне пашырэнняў бібліятэкі для бібліятэкі Verilog Files, на старонцы 42

Стварэнне крыніцы HDL Files
У гэтым раздзеле апісваецца, як выкарыстоўваць убудаваны тэкставы рэдактар для стварэння зыходнага кода files, але не ўдавацца ў падрабязнасці таго, што fileз утрымліваюць. Для атрымання падрабязнай інфармацыі аб тым, што вы можаце і не можаце ўключаць, а таксама аб інфармацыі пастаўшчыка, глядзіце Даведачны дапаможнік. Калі ў вас ужо ёсць крыніца files, вы можаце выкарыстоўваць тэкставы рэдактар, каб праверыць сінтаксіс або адрэдагаваць file (гл. Праверка крыніцы HDL Files, на старонцы 34 і Рэдагаванне крыніцы HDL Files з дапамогай убудаванага тэкставага рэдактара, на старонцы 35).
Вы можаце выкарыстоўваць Verilog або VHDL для вашага крыніцы fileс. The fileмаюць v (Verilog) або vhd (VHDL) file пашырэнні, адпаведна. Вы можаце выкарыстоўваць Verilog і VHDL files у тым жа дызайне. Для атрымання інфармацыі аб выкарыстанні сумесі ўводу Verilog і VHDL files, гл. Выкарыстанне змешанай моўнай крыніцы Files, на старонцы 44.
1. Стварыць новую крыніцу file альбо націсніце HDL file значок ( ) або зрабіце наступнае:
Выберыце File->Новы або націсніце Ctrl-n.
У дыялогавым акне «Новы» выберыце тып крыніцы file вы хочаце стварыць,
Verilog або VHDL. Памятайце, што вы можаце выкарыстоўваць рэдактар кантэкстнай даведкі для праектаў Verilog, якія змяшчаюць канструкцыі SystemVerilog у зыходным коды

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

file. Для атрымання дадатковай інфармацыі глядзіце Выкарыстанне рэдактара кантэкстнай даведкі на старонцы 32.
Калі вы выкарыстоўваеце фармат Verilog 2001 або SystemVerilog, пераканайцеся, што ўключаны варыянт Verilog 2001 або System Verilog перад запускам сінтэзу (Праект->Параметры рэалізацыі->ўкладка Verilog). Стандартны Verilog file фармат для новых праектаў SystemVerilog.

Увядзіце імя і месца для file і націсніце OK. Пустае рэдагаванне
адкрываецца акно з нумарамі радкоў злева.
2. Увядзіце зыходную інфармацыю ў акне або выражыце і ўстаўце яе. Глядзіце Рэдагаванне крыніцы HDL Files з убудаваным тэкставым рэдактарам, на старонцы 35 для атрымання дадатковай інфармацыі аб працы ў акне рэдагавання.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

Для дасягнення найлепшых вынікаў сінтэзу праверце Даведачны дапаможнік і пераканайцеся, што вы эфектыўна выкарыстоўваеце даступныя канструкцыі і атрыбуты і дырэктывы пастаўшчыка.
3. Захавайце file шляхам выбару File->Захаваць або значок Захаваць ( ).
Пасля таго, як вы стварылі крыніцу file, вы можаце праверыць, што ў вас правільны сінтаксіс, як апісана ў раздзеле Праверка крыніцы HDL Files, на старонцы 34.

Выкарыстанне рэдактара кантэкстнай даведкі
Калі вы ствараеце або адкрываеце дызайн Verilog file, выкарыстоўвайце кнопку Context Help, якая адлюстроўваецца ў ніжняй частцы акна, каб дапамагчы вам кадаваць з дапамогай канструкцый Verilog/SystemVerilog у зыходным коды file або каманды абмежаванняў Tcl у ваш Tcl file.
Каб выкарыстоўваць рэдактар кантэкстнай даведкі:
1. Націсніце на кнопку Context Help, каб паказаць гэты тэкставы рэдактар.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

2. Калі вы выбіраеце канструкцыю ў левай частцы акна, адлюстроўваецца апісанне анлайн-даведкі для канструкцыі. Калі ў абранай канструкцыі гэтая функцыя ўключана, тэма анлайн-даведкі адлюстроўваецца ў верхняй частцы акна, а агульны код або шаблон каманды для гэтай канструкцыі — унізе.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

3. Кнопка «Уставіць шаблон» таксама ўключана. Калі вы націснеце кнопку «Уставіць шаблон», код або каманда, паказаная ў акне шаблона, устаўляецца ў ваш file у месцы размяшчэння курсора. Гэта дазваляе вам лёгка ўставіць код або каманду і змяніць іх для дызайну, які вы збіраецеся сінтэзаваць.
4. Калі вы хочаце скапіяваць толькі часткі шаблону, выберыце код або каманду, якія вы хочаце ўставіць, і націсніце «Капіяваць». Затым вы можаце ўставіць яго ў свой file.

Праверка крыніцы HDL Files

Праграмнае забеспячэнне аўтаматычна правярае крыніцу HDL files, калі ён кампілюе іх, але калі вы хочаце праверыць зыходны код перад сінтэзам, выкарыстоўвайце наступную працэдуру. Ёсць два віды праверак, якія вы робіце ў праграмным забеспячэнні для сінтэзу: сінтаксіс і сінтэз.

1. Выберыце крыніцу fileвы хочаце праверыць.
Каб праверыць усе крыніцы files у праекце, адмяніце выбар усіх fileз у
спіс праектаў і пераканайцеся, што ні адзін з files адкрыты ў актыўным акне. Калі ў вас ёсць актыўная крыніца file, праграмнае забеспячэнне правярае толькі актыўны file.
Каб праверыць адзін file, адкрыць file з File-> Адкрыйце або двойчы пстрыкніце
file у акне праекта. Калі ў вас больш за адзін file адкрыць і хочаце праверыць толькі адзін з іх, пастаўце курсор у адпаведнае file акно, каб пераканацца, што гэта актыўнае акно.

2. Каб праверыць сінтаксіс, абярыце Выканаць->Праверка сінтаксісу або націсніце Shift+F7.

Праграмнае забеспячэнне выяўляе сінтаксічныя памылкі, такія як няправільныя ключавыя словы і знакі прыпынку, і паведамляе пра любыя памылкі ў асобным журнале file (сінтаксіс.log). Калі памылак не выяўлена, унізе гэтага будзе паведамленне аб паспяховай праверцы сінтаксісу file.

3. Каб запусціць праверку сінтэзу, абярыце Выканаць->Праверка сінтэзу або націсніце Shift+F8.

Праграмнае забеспячэнне выяўляе памылкі, звязаныя з абсталяваннем, такія як няправільнае кадзіраванне

трыгераў і паведамляе аб любых памылках у асобным журнале file (сінтаксіс.log). Калі ёсць

памылак няма, унізе гэтага паведамляецца пра паспяховую праверку сінтаксісу

file.

4. Паўторнаview памылкі, адкрыўшы файл syntax.log file калі будзе прапанавана, і выкарыстоўвайце Find, каб знайсці паведамленне пра памылку (шукайце @E). Двойчы пстрыкніце па

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

5-значны код памылкі або пстрыкніце тэкст паведамлення і націсніце клавішу F1, каб паказаць онлайн-даведку па паведамленні пра памылку.
5. Знайдзіце частку кода, адказную за памылку, двойчы пстрыкнуўшы тэкст паведамлення ў syntax.log file. Акно тэкставага рэдактара адкрывае адпаведную крыніцу file і вылучае код, які выклікаў памылку.
6. Паўтарайце крокі 4 і 5, пакуль усе памылкі сінтаксісу і сінтэзу не будуць выпраўлены.
Паведамленні можна класіфікаваць як памылкі, папярэджанні або заўвагі. Review усе паведамленні і выправіць усе памылкі. Папярэджанні менш сур'ёзныя, чым памылкі, але вы павінны прачытаць і зразумець іх, нават калі вы не вырашыце ўсе з іх. Нататкі з'яўляюцца інфарматыўнымі і не патрабуюць вырашэння.

Рэдагаванне крыніцы HDL Files з убудаваным тэкставым рэдактарам
Убудаваны тэкставы рэдактар дазваляе лёгка ствараць зыходны код HDL, view або адрэдагуйце яго, калі вам трэба выправіць памылкі. Калі вы жадаеце выкарыстоўваць знешні тэкставы рэдактар, гл. Выкарыстанне вонкавага тэкставага рэдактара на старонцы 41.
1. Зрабіце адно з наступнага, каб адкрыць крыніцу file для viewрэдагаванне або рэдагаванне:
Каб аўтаматычна адкрыць першы file у спісе з памылкамі націсніце F5.
Каб адкрыць канкрэтны file, двойчы пстрыкніце file у акне праекта або
выкарыстоўваць File->Адкрыць (Ctrl-o) і ўказаць крыніцу file.
Адкрыецца акно тэкставага рэдактара і пакажа крыніцу file. Радкі пранумараваны. Ключавыя словы пазначаны сінім, а каментарыі зялёным. Значэнні радкоў пазначаны чырвоным. Калі вы жадаеце змяніць гэтыя колеры, гл. Налада параметраў рэдагавання вокнаў на старонцы 39.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

2. Рэдагаваць а file, увядзіце непасрэдна ў акне.
У гэтай табліцы зведзены агульныя аперацыі рэдагавання, якія вы можаце выкарыстоўваць. Вы таксама можаце выкарыстоўваць спалучэнні клавіш замест каманд.

каб...

Рабі...

Выразаць, капіяваць і ўстаўляць; Выберыце каманду ва ўсплываючым акне (утрымлівайце кнопку "Адмяніць" або паўторыце дзеянне правай кнопкай мышы) або ў меню "Праўка".

Перайсці да пэўнага радка

Націсніце Ctrl-g або выберыце «Праўка->Перайсці», увядзіце нумар радка і націсніце «ОК».

Знайсці тэкст

Націсніце Ctrl-f або выберыце «Праўка» -> «Знайсці». Увядзіце тэкст, які вы хочаце знайсці, і націсніце OK.

Замяніць тэкст

Націсніце Ctrl-h або выберыце «Праўка->Замяніць». Увядзіце тэкст, які вы хочаце знайсці, і тэкст, якім вы хочаце яго замяніць. Націсніце OK.

Запоўніце ключавое слова

Увядзіце столькі сімвалаў, каб адназначна вызначыць ключавое слова, і націсніце Esc.

Водступ тэксту справа Выберыце блок і націсніце Tab. Водступ тэксту злева LSO, выберыце блок і націсніце Shift-Tab.

Змяніць на верхні рэгістр. Вылучыце тэкст, а затым выберыце «Праўка->Дадаткова» ->Вялікі рэгістр або націсніце Ctrl-Shift-u.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Каб… Змяніць на малы рэгістр Дадаць каментарыі да блока
Рэдагаваць слупкі

Рабі...
Вылучыце тэкст, а затым выберыце «Праўка» -> «Дадаткова» -> «Малы рэгістр» або націсніце Ctrl-u.
Пастаўце курсор у пачатак тэксту каментарыя і выберыце «Праўка->Дадаткова->Код каментарыя» або націсніце Alt-c.
Націсніце Alt і левай кнопкай мышы вылучыце слупок. На некаторых платформах вам трэба выкарыстоўваць ключ, якому супастаўлена функцыя Alt, напрыклад, ключ Meta або алмазны ключ.

3. Каб выразаць і ўставіць раздзел PDF-дакумента, абярыце Т-вобразны значок выбару тэксту, вылучыце патрэбны вам тэкст і скапіруйце і ўстаўце яго ў свой file. Значок выбару тэксту дазваляе выбіраць часткі дакумента.
4. Для стварэння і працы з закладкамі ў вашым file, глядзіце наступную табліцу.
Закладкі - гэта зручны спосаб доўгай навігацыі files або для пераходу да пунктаў у кодзе, да якіх вы часта звяртаецеся. Вы можаце выкарыстоўваць значкі на панэлі інструментаў Edit для гэтых аперацый. Калі вы не бачыце панэлі інструментаў "Рэдагаваць" у крайняй правай частцы акна, змяніце памер некаторых іншых панэляў інструментаў.

Каб… Уставіць закладку
Выдаліць закладку
Выдаліць усе закладкі

Рабі...
Пстрыкніце ў любым месцы радка, які вы хочаце зрабіць закладкай. Абярыце Edit->Toggle Bookmarks, націсніце Ctrl-F2 або абярыце першы значок на панэлі інструментаў Edit. Нумар радка вылучаны, каб паказаць, што ў пачатку гэтага радка ёсць закладка.
Націсніце ў любым месцы радка з закладкай. Абярыце Edit->Toggle Bookmarks, націсніце Ctrl-F2 або абярыце першы значок на панэлі інструментаў Edit. Пасля выдалення закладкі нумар радка больш не вылучаецца.
Абярыце Праўка->Выдаліць усе закладкі, націсніце Ctrl-Shift-F2 або абярыце апошні значок на панэлі інструментаў Рэдагавання. Пасля выдалення закладак нумары радкоў больш не вылучаюцца.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

каб...
Перайсці а file з дапамогай закладак

Рабі...
Выкарыстоўвайце каманды «Наступная закладка» (F2) і «Папярэдняя закладка» (Shift-F2) у меню «Праўка» або адпаведныя значкі на панэлі інструментаў «Рэдагаваць», каб перайсці да патрэбнай закладкі.

5. Для выпраўлення памылак або паўторview папярэджанні ў зыходным кодзе, зрабіце наступнае:
Адкрыйце HDL file з памылкай або папярэджаннем, двойчы націснуўшы на file
у спісе праектаў.
Націсніце F5, каб перайсці да першай памылкі, папярэджання або нататкі ў file. На ст
ніжняй частцы акна рэдагавання вы ўбачыце тэкст паведамлення.
Каб перайсці да наступнай памылкі, папярэджання або нататкі, абярыце Выканаць->Наступная памылка/папярэджанне
або націсніце F5. Калі больш няма паведамленняў у file, вы ўбачыце паведамленне «Больш няма памылак/папярэджанняў/нататак» унізе акна рэдагавання. Выберыце Выканаць->Наступная памылка/папярэджанне або націсніце F5, каб перайсці да памылкі, папярэджання або нататкі ў наступным file.
Каб вярнуцца да папярэдняй памылкі, папярэджання або нататкі, выберыце
Выканаць->Папярэдняя памылка/папярэджанне або націсніце Shift-F5.
6. Каб выклікаць даведку па паведамленні пра памылку для поўнага апісання памылкі, папярэджання або заўвагі:
Адкрыйце журнал у тэкставым фармаце file (націсніце View Журнал) і двойчы пстрыкніце па
5-значны код памылкі або націсніце на тэкст паведамлення і націсніце F1.
Адкрыйце часопіс HTML file і націсніце на 5-значны код памылкі.
У акне Tcl пстрыкніце ўкладку «Паведамленні» і націсніце 5-значны знак
код памылкі ў слупку ID.
7. Каб перайсці ад акна зыходнага кода да іншага views, адкрыць view і абярыце фрагмент кода. Падрабязнасці глядзіце ў раздзеле Перакрыжаванае даследаванне з акна тэкставага рэдактара на старонцы 246.
8. Калі вы выправіце ўсе памылкі, абярыце File-> Захаваць або пстрыкніце значок «Захаваць», каб захаваць file.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Наладжванне параметраў акна рэдагавання
Вы можаце наладзіць шрыфты і колеры, якія выкарыстоўваюцца ў акне рэдагавання тэксту.
1. Абярыце Параметры->Параметры рэдактара і альбо Рэдактар Synopsys, альбо Знешні рэдактар. Для атрымання дадатковай інфармацыі аб знешнім рэдактары глядзіце Выкарыстанне вонкавага тэкставага рэдактара на старонцы 41.
2. Затым у залежнасці ад тыпу file вы адкрываеце, вы можаце ўсталяваць фон, колер сінтаксісу і налады шрыфта для выкарыстання з тэкставым рэдактарам.

Заўвага: пасля гэтага вы ўсталюеце параметры рэдагавання тэксту file будзе прымяняцца да ўсіх fileз гэтага file тыпу.

Акно рэдагавання тэксту можа быць выкарыстана для ўстаноўкі налад для праекта files, крыніца files (Verilog/VHDL), часопіс files, Tcl files, абмежаванне files, або іншы па змаўчанні files з дыялогавага акна Параметры рэдактара.
3. Вы можаце ўсталяваць колеры сінтаксісу для некаторых агульных параметраў сінтаксісу, такіх як ключавыя словы, радкі і каментарыі. Напрыкладampле ў часопісе file, папярэджанні і памылкі могуць быць пазначаны колерам для лёгкага распазнавання.
Пстрыкніце ў полі «Пярэдні план» або «Фон» для адпаведнага аб’екта ў полі «Афарбоўка сінтаксісу», каб адлюстраваць каляровую палітру.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

Вы можаце выбраць асноўныя колеры або вызначыць уласныя колеры і дадаць іх у сваю карыстацкую каляровую палітру. Каб выбраць патрэбны колер, націсніце OK.
4. Каб усталяваць шрыфт і памер шрыфта для тэкставага рэдактара, выкарыстоўвайце выпадаючыя меню.
5. Адзначце «Захоўваць укладкі», каб уключыць налады ўкладак, затым усталюйце інтэрвал паміж табуляцыямі, выкарыстоўваючы стрэлку ўверх ці ўніз для «Памер укладкі».

LO 6. Націсніце OK у форме Параметры рэдактара.
© 2014 Synopsys, Inc. 40

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне вонкавага тэкставага рэдактара
Вы можаце выкарыстоўваць знешні тэкставы рэдактар, напрыклад vi або emacs, замест убудаванага тэкставага рэдактара. Зрабіце наступнае, каб уключыць знешні тэкставы рэдактар. Для атрымання інфармацыі аб выкарыстанні ўбудаванага тэкставага рэдактара гл. Рэдагаванне крыніцы HDL Files з дапамогай убудаванага тэкставага рэдактара, на старонцы 35.
1. Абярыце Параметры->Параметры рэдактара і ўключыце опцыю Знешні рэдактар.
2. Выберыце знешні рэдактар, выкарыстоўваючы метад, які адпавядае вашай аперацыйнай сістэме.
Калі вы працуеце на платформе Windows, націсніце кнопку …(Агляд).
і абярыце выкананы файл вонкавага тэкставага рэдактара.
З платформы UNIX або Linux для тэкставага рэдактара, які стварае свой уласны
акно, націсніце кнопку … Агляд і абярыце выкананы файл вонкавага тэкставага рэдактара.
З платформы UNIX для тэкставага рэдактара, які не стварае свой уласны
акно, не выкарыстоўвайце кнопку … Агляд. Замест гэтага ўвядзіце xterm -e editor. На наступным малюнку паказаны VI, указаны ў якасці вонкавага рэдактара.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Настройка крыніцы HDL Files

З платформы Linux, для тэкставага рэдактара, які не стварае свой уласны
акно, не выкарыстоўвайце кнопку … Агляд. Замест гэтага ўвядзіце gnome-terminal -x editor. Каб выкарыстоўваць Emacs, напрыкладample, увядзіце gnome-terminal -x emacs.
Праграмнае забеспячэнне было пратэставана з тэкставымі рэдактарамі emacs і vi.
3. Click OK.

Выкарыстанне пашырэнняў бібліятэкі для бібліятэкі Verilog Files
У бібліятэку Verilog можна дадаць пашырэнні бібліятэкі files уключаны ў ваш дызайн для праекта. Калі вы прадастаўляеце шляхі пошуку да каталогаў, якія змяшчаюць бібліятэку Verilog files, вы можаце вызначыць гэтыя новыя пашырэнні бібліятэкі, а таксама Verilog і SystemVerilog (.v і .sv) file пашырэнні.
Каб зрабіць гэта:
1. Выберыце ўкладку Verilog на панэлі Параметры рэалізацыі.
2. Укажыце месцазнаходжанне каталогаў бібліятэкі для бібліятэкі Verilog files павінны быць уключаны ў ваш дызайн для праекта.
3. Укажыце пашырэнні бібліятэкі.
Можна ўказаць любыя пашырэнні бібліятэкі, такія як .av, .bv, .cv, .xxx, .va, .vas (падзяляйце пашырэнні бібліятэкі прабелам).
На наступным малюнку паказана, куды ўвесці пашырэнні бібліятэкі ў дыялогавым акне.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка крыніцы HDL Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Эквівалент Tcl для гэтага прыкладуample - гэта наступная каманда:
set_option -libext .av .bv .cv .dv .ev
Для атрымання падрабязнай інфармацыі глядзіце libext на старонцы 57 у Даведніку па камандах.
4. Пасля кампіляцыі дызайну вы можаце праверыць яго ў журнале file што бібліятэка files з гэтымі пашырэннямі былі загружаны і прачытаны. Напрыкладampль:
@N: Запуск кампілятара Verilog у рэжыме SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Загрузка file C:dirlib1sub1.av з указанага каталога бібліятэкі C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Загрузка file C:dirlib2sub2.bv з указанага каталога бібліятэкі C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Загрузка file

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне змешанай моўнай крыніцы Files

C:dirlib3sub3.cv з указанага каталога бібліятэкі C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Загрузка file C:dirlib4sub4.dv з указанага каталога бібліятэкі C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Загрузка file C:dirlib5sub5.ev з указанага каталога бібліятэкі C:dirlib5 @I::”C:dirlib5sub5.ev” Праверка сінтаксісу Verilog паспяховая!

Выкарыстанне змешанай моўнай крыніцы Files
З праграмным забеспячэннем Synplify Pro вы можаце выкарыстоўваць увод VHDL і Verilog files у вашым праекце. Напрыкладampфайлы VHDL і Verilog files, гл. Даведачны дапаможнік.
1. Памятайце, што Verilog не падтрымлівае неабмежаваныя парты VHDL і наладзьце змешаны моўны дызайн files адпаведна.
2. Калі вы хочаце арганізаваць Verilog і VHDL files у розных папках, абярыце Параметры->Праект View Параметры і ўключыце View Праект Files у тэчках варыянт.
Калі вы дадаеце files да праекта, Verilog і VHDL files знаходзяцца ў асобных папках у праекце view.
3. Калі вы адкрываеце праект або ствараеце новы, дадайце Verilog і VHDL files наступным чынам:
Выберыце Праект->Дадаць крыніцу File або націсніце кнопку Дадаць File кнопка. На форму, набор Files тыпу ў ЛПВП Files (*.vhd, *.vhdl, *.v). Выберыце Verilog і VHDL fileвы хочаце, і дадайце іх у свой
праект. Націсніце OK. Для атрымання падрабязнай інфармацыі аб даданні files да праекта, гл. Унясенне змяненняў у праект на старонцы 62.
LO

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Выкарыстанне змешанай моўнай крыніцы Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

The fileдададзеныя вамі адлюстроўваюцца ў праекце view. Гэты малюнак паказвае files размешчаны ў асобных папках.
4. Калі вы задаеце параметры прылады (кнопка «Параметры рэалізацыі»), укажыце модуль верхняга ўзроўню. Для атрымання дадатковай інфармацыі аб наладжванні параметраў прылады глядзіце Налада параметраў рэалізацыі лагічнага сінтэзу на старонцы 75.
Калі модуль верхняга ўзроўню Verilog, націсніце ўкладку Verilog і ўвядзіце
імя модуля верхняга ўзроўню.
Калі модуль верхняга ўзроўню - VHDL, пстрыкніце ўкладку VHDL і ўвядзіце назву
суб'екта верхняга ўзроўню. Калі модуль верхняга ўзроўню не знаходзіцца ў рабочай бібліятэцы па змаўчанні, вы павінны паказаць бібліятэку, у якой кампілятар можа знайсці модуль. Для атрымання інфармацыі аб тым, як гэта зрабіць, глядзіце панэль VHDL на старонцы 200.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне змешанай моўнай крыніцы Files

Вы павінны яўна ўказаць модуль верхняга ўзроўню, таму што гэта адпраўная кропка, з якой картограф генеруе аб'яднаны спіс сетак.
5. Абярыце ўкладку «Вынікі ўкаранення» ў той жа форме і абярыце адзін фармат вываду HDL для вываду files, створаныя праграмным забеспячэннем. Для атрымання дадатковай інфармацыі аб наладжванні параметраў прылады глядзіце Налада параметраў рэалізацыі лагічнага сінтэзу на старонцы 75.
Для выхаднога спісу сетак Verilog выберыце «Запісаць спіс сетак Verilog». Для выхаднога спісу злучэнняў VHDL выберыце Запісаць спіс злучэнняў VHDL. Усталюйце любыя іншыя параметры прылады і націсніце OK.
Цяпер вы можаце сінтэзаваць свой дызайн. Праграмнае забеспячэнне чытае ў змешаных фарматах крыніцы files і стварае адзіны srs file які выкарыстоўваецца для сінтэзу.
6. Калі вы сутыкнуліся з праблемамі, гл. Ліквідацыю непаладак са змешанымі моўнымі дызайнамі на старонцы 47 для атрымання дадатковай інфармацыі і парад.
LO

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Выкарыстанне змешанай моўнай крыніцы Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Пошук і ліквідацыю непаладак у змешаных моўных дызайнах
У гэтым раздзеле даюцца парады па вырашэнні канкрэтных сітуацый, якія могуць прывесці да змешаных моўных канструкцый.

VHDL File Парадак
Для канструкцый толькі VHDL або змешаных канструкцый, дзе верхні ўзровень не вызначаны, інструменты сінтэзу FPGA аўтаматычна перабудоўваюць VHDL files, каб пакеты VHDL кампіляваліся ў правільным парадку.
Аднак, калі ў вас ёсць змешаная мова, дзе вы ўказалі верхні ўзровень, вы павінны пазначыць VHDL file заказ на інструмент. Вам трэба зрабіць гэта толькі адзін раз, выбраўшы Run->Arrange VHDL fileкаманда s. Калі вы гэтага не зробіце, вы атрымаеце паведамленне пра памылку.

Глабальныя сігналы VHDL
У цяперашні час вы не можаце мець глабальныя сігналы VHDL у змешаных моўных дызайнах, таму што інструмент рэалізуе гэтыя сігналы толькі ў дызайнах VHDL.

Перадача VHDL Boolean Generics у параметры Verilog
Інструмент стварае чорную скрыню для кампанента VHDL з лагічнымі генерыкамі, калі гэты кампанент створаны ў дызайне Verilog. Гэта таму, што Verilog не распазнае лагічныя тыпы даных, таму лагічнае значэнне павінна быць прадстаўлена правільна. Калі значэнне VHDL Boolean General роўна TRUE, а літэрал Verilog прадстаўлены 1, кампілятар Verilog інтэрпрэтуе гэта як чорную скрынку.
Каб пазбегнуць стварэння чорнай скрыні, літэрал Verilog для VHDL Boolean generic усталяваны ў TRUE павінен быць 1'b1, а не 1. Падобным чынам, калі VHDL Boolean generic FALSE, адпаведны літэрал Verilog павінен быць 1'b0, а не 0. Наступны прыкладample паказвае, як прадставіць лагічныя генерыкі так, каб яны правільна праходзілі мяжу VHDL-Verilog, без вываду чорнай скрыні.

Дэкларацыя сутнасці VHDL

Асобнік Verilog

Аб'ект abc з'яўляецца агульным (
Колькасць_бітаў, дзяліць_біт );

: цэлы лік : лагічны

:= 0; := Хлусня;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне змешанай моўнай крыніцы Files

Перадача VHDL Generics без высновы чорнай скрыні
У выпадку, калі параметр кампанента Verilog (напрыклад,ample [0:0] RSR = 1'b0) не адпавядае памеру адпаведнага агульнага кампанента VHDL (RSR : integer := 0), інструмент выводзіць чорную скрыню.
Вы можаце абыйсці гэта, выдаліўшы абазначэнне шырыні [0:0] у Verilog fileс. Звярніце ўвагу, што вы павінны выкарыстоўваць агульны VHDL тыпу integer, таму што іншыя тыпы не дазваляюць правільна прывязваць кампанент Verilog.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Выкарыстанне інкрэментнага кампілятара

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне інкрэментнага кампілятара
Выкарыстоўвайце паток інкрэментальнага кампілятара, каб значна скараціць час працы кампілятара для вялікіх праектаў. Праграмнае забеспячэнне перакампілюе толькі адпаведныя files, калі ўнесены змены ў дызайн і паўторна выкарыстоўвае базу дадзеных кампілятара. Кампілятар аднаўляе SRS file толькі для закранутага модуля і непасрэдна бацькоўскага модуля.
Каб запусціць гэты паток, выканайце наступнае:
1. Дадайце Verilog або VHDL files для дызайну.
2. Уключыце опцыю Інкрэментальная кампіляцыя на ўкладцы Verilog або VHDL панэлі Параметры рэалізацыі.
СГД file ствараецца для кожнага дызайнерскага модуля ў каталогу synwork.

3. Запусціце кампілятар у першы раз.
4. Калі былі ўнесены змены ў дызайн, паўторна запусціце кампілятар.
Кампілятар аналізуе базу дадзеных і вызначае, ці працуе SRS files абнаўляюцца, тады аднаўляюцца толькі тыя модулі, якія былі зменены, і непасрэдныя бацькоўскія модулі. Гэта можа дапамагчы палепшыць час выканання дызайну.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне інкрэментнага кампілятара

Абмежаванні
Інкрэментны кампілятар не падтрымлівае:
· Канфігурацыя fileуключаны ў паток Verilog або VHDL · Змешаныя патокі HDL · Канструкцыі з крос-модульнай прывязкай (XMR)

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Выкарыстанне Structural Verilog Flow

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне Structural Verilog Flow
Інструмент сінтэзу прымае структурны Verilog files у якасці ўваходных дадзеных для вашага дызайнерскага праекта. Структурны кампілятар Verilog выконвае семантычныя праверкі сінтаксісу, выкарыстоўваючы свой лёгкі аналізатар для паляпшэння часу выканання. Гэты кампілятар не выконвае складаныя апаратныя вымання або аптымізацыі RTL, таму праграмнае забеспячэнне выконвае хуткую кампіляцыю структурнага Verilog fileс. Праграмнае забеспячэнне можа чытаць гэтыя згенераваныя структурныя Verilog files, калі яны ўтрымліваюць:
· Асобнікі тэхналагічных прымітываў
· Простыя аператары прысваення
· Атрыбуты, вызначаныя ў Verilog 2001 і больш старых фарматах
· Усе канструкцыі, акрамя атрыбутаў, павінны быць указаны ў фармаце Verilog 95
Каб выкарыстоўваць структурны ўвод Verilog files:
1. Вы павінны ўказаць структурны Verilog files для ўключэння ў ваш дызайн. Для гэтага дадайце file у праект адным з наступных метадаў:
Праект->Дадаць зыходны код File або Дад File кнопка ў праекце view Каманда Tcl: add_file -канструктар fileІмя
Гэты паток можа ўтрымліваць толькі структурны Verilog files або змешаны ЛПВП files (Verilog/VHDL/EDF/SRS) разам са структурным спісам злучэнняў Verilog fileс. Аднак асобнікі Verilog/VHDL/EDF/SRS не падтрымліваюцца ў рамках структурнага модуля Verilog.
2. Структурны Verilog files дадаюцца ў папку Structural Verilog у праекце view. Вы таксама можаце дадаць files у гэты каталог, калі вы выканаеце наступнае:
Выберыце структурны Verilog file. Пстрыкніце правай кнопкай мышы і абярыце File Параметры. Выберыце Structural Verilog з File Тып выпадальнага меню.
3. Запусціце сінтэз.
Інструмент сінтэзу стварае спіс сетак vm або edf file у залежнасці ад вызначанай тэхналогіі. Гэты працэс падобны на паток сінтэзу па змаўчанні.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Выкарыстанне Structural Verilog Flow

Абмежаванні
Абмежаванні структурнага патоку Verilog не падтрымлівае наступнае:
· Экземпляры RTL для любых іншых file тыпы · Патокі іерархічнага кіравання праектамі (HPM) · Складаныя прызначэнні · Спецыфічныя для кампілятара рэжымы і пераключальнікі

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Праца з абмежаваннем Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Праца з абмежаваннем Files
Абмежаванне files - гэта тэкст fileякія аўтаматычна ствараюцца інтэрфейсам SCOPE (гл. Вызначэнне абмежаванняў SCOPE на старонцы 119), або якія вы ствараеце ўручную з дапамогай тэкставага рэдактара. Яны ўтрымліваюць каманды або атрыбуты Tcl, якія абмяжоўваюць выкананне сінтэзу. Акрамя таго, вы можаце ўсталяваць абмежаванні ў зыходным кодзе, але гэта не пераважны метад.
Гэты раздзел змяшчае інфармацыю аб
· Калі выкарыстоўваць абмежаванне Fileзыходны код, на старонцы 53
· Выкарыстанне тэкставага рэдактара для абмежавання Files (Спадчына), на старонцы 54
· Кіраўніцтва па сінтаксісе Tcl для абмежаванняў Files, на старонцы 55
· Праверка абмежавання Files, на старонцы 56
· Для атрымання падрабязнай інфармацыі аб гэтай справаздачы гл. Constraint Checking Report, on
старонка 270 Даведачнага дапаможніка, старонка 56

Калі выкарыстоўваць абмежаванне Files над зыходным кодам
Вы можаце дадаць абмежаванні ў constraint files (генеруецца інтэрфейсам SCOPE або ўводзіцца ў тэкставым рэдактары) або ў зыходным кодзе. Увогуле, лепш выкарыстоўваць абмежаванне files, таму што вам не трэба перакампіляваць, каб абмежаванні ўступілі ў сілу. Гэта таксама робіць ваш зыходны код больш партатыўным. Глядзіце Выкарыстанне рэдактара SCOPE, на старонцы 112 для атрымання дадатковай інфармацыі.
Аднак, калі ў вас ёсць абмежаванні па часе чорнай скрыні, такія як syn_tco, syn_tpd і syn_tsu, вы павінны ўвесці іх як дырэктывы ў зыходны код. У адрозненне ад атрыбутаў, дырэктывы можна дадаваць толькі ў зыходны код, а не ў абмежаванні fileс. Глядзіце Вызначэнне атрыбутаў і дырэктываў на старонцы 90 для атрымання дадатковай інфармацыі аб даданні дырэктываў у зыходны код.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Праца з абмежаваннем Files

Выкарыстанне тэкставага рэдактара для абмежавання Files (Спадчына)
Вы можаце выкарыстоўваць устарэлы рэдактар SCOPE для абмежавання SDC fileствораны перад выпускам версіі G-2012.09. Тым не менш, рэкамендуецца перакласці ваш SDC fileз да FDC files для ўключэння апошняй версіі рэдактара SCOPE і выкарыстання палепшанай апрацоўкі абмежаванняў часу ў інструменце.
Калі вы вырашылі выкарыстаць стары рэдактар SCOPE, у гэтым раздзеле паказана, як уручную стварыць абмежаванне Tcl file. Праграмнае забеспячэнне аўтаматычна стварае гэта file калі вы выкарыстоўваеце стары рэдактар SCOPE для ўводу абмежаванняў. Абмежаванне Tcl file змяшчае толькі агульныя абмежаванні па часе. Абмежаванні чорнай скрыні павінны быць уведзены ў зыходны код. Для атрымання дадатковай інфармацыі гл. Калі выкарыстоўваць абмежаванне Fileзыходны код, на старонцы 53.
1. Адкрыйце a file для рэдагавання.
Пераканайцеся, што вы зачынілі акно SCOPE, ці маглі
перазапісаць папярэднія абмежаванні.
Для стварэння новага file, выбраць File->Новы і абярыце абмежаванне File
(SCOPE) варыянт. Увядзіце імя для file і націсніце OK.
Для рэдагавання існуючага file, выбраць File-> Адкрыць, усталяваць Files of Type filter to
Абмежаванне Files (sdc) і адкрыйце file вы хочаце.
2. Выконвайце інструкцыі па сінтаксісу ў Tcl Syntax Guidelines for Constraint Files, на старонцы 55.
3. Увядзіце неабходныя абмежаванні па часе. Сінтаксіс глядзіце ў Даведніку. Калі ў вас ёсць абмежаванні па часе чорнай скрыні, вы павінны ўвесці іх у зыходны код.
4. Вы таксама можаце дадаць спецыфічныя атрыбуты пастаўшчыка ў абмежаванне file выкарыстоўваючы атрыбут define_attribute. Глядзіце ўказанне атрыбутаў у абмежаваннях File, на старонцы 97 для атрымання дадатковай інфармацыі.
5. Захавайце file.
6. Дадайце file у праект, як апісана ў раздзеле «Унясенне змяненняў у праект» на старонцы 62, і запусціце сінтэз.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Праца з абмежаваннем Files

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Рэкамендацыі па сінтаксісе Tcl для абмежаванняў Files
У гэтым раздзеле разглядаюцца агульныя рэкамендацыі па выкарыстанні Tcl для абмежавання files:
· Tcl адчувальны да рэгістра.
· Для наймення аб'ектаў: імя аб'екта павінна супадаць з імем у кодзе HDL. Уключыце імёны асобнікаў і портаў у curlу дужках {}. Не выкарыстоўвайце прабелы ў назвах. Для падзелу іерархічных імёнаў выкарыстоўвайце кропку (.). У модулях Verilog выкарыстоўвайце наступны сінтаксіс, напрыклад, port і
сеткавыя імёны:
v:ячэйка [прэфікс:]імя аб'екта
Дзе ячэйка - гэта імя аб'екта дызайну, prefix - гэта прэфікс для ідэнтыфікацыі аб'ектаў з такім жа імем, objectName - гэта шлях асобніка з падзельнікам кропкі (.). Прэфікс можа быць любым з наступнага:

Прэфікс (малая літара) i: p: b: n:

Імёны асобнікаў аб'ектаў Імёны партоў (увесь порт) Бітавая частка порта Імёны сеткі

У модулях VHDL выкарыстоўвайце наступны сінтаксіс, напрыклад, port і net
імёны ў модулях VHDL:
v:ячэйка [.view] [прэфікс:]назва аб'екта
Дзе v: вызначае гэта як a view аб'ект, lib - гэта імя бібліятэкі, cell - гэта імя дызайнерскага аб'екта, view гэта назва для архітэктуры, prefix - гэта прэфікс для ідэнтыфікацыі аб'ектаў з аднолькавым імем, а objectName - гэта шлях асобніка з падзельнікам кропкі (.). View патрэбен толькі ў тым выпадку, калі існуе больш чым адна архітэктура для праектавання. Прэфіксы аб'ектаў глядзіце ў табліцы вышэй.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 3: Падрыхтоўка ўваходных дадзеных

Праца з абмежаваннем Files

· Знакі падстаноўкі, якія адпавядаюць імёнам, - * (зорачка адпавядае любой колькасці
сімвалы) і ? (пытальнік адпавядае аднаму знаку). Гэтыя сімвалы не супадаюць з кропкамі, якія выкарыстоўваюцца ў якасці падзельнікаў іерархіі. Напрыкладample, наступны радок вызначае ўсе біты асобніка statereg у модулі statemod:
i:statemod.statereg[*]

Праверка абмежавання Files
Вы можаце праверыць сінтаксіс і іншую адпаведную інфармацыю аб вашым абмежаванні fileз дапамогай каманды Constraint Check. Каб стварыць справаздачу аб абмежаванні, зрабіце наступнае:
1. Стварыце абмежаванне file і дадайце яго ў свой праект.
2. Выберыце Выканаць->Праверка абмежаванняў.
Гэтая каманда стварае справаздачу, якая правярае сінтаксіс і дастасавальнасць абмежаванняў па часе ў абмежаванні сінтэзу FPGA files для вашага праекта. Справаздача запісваецца ў projectName_cck.rpt file і пералічвае наступную інфармацыю:
Абмежаванні, якія не прымяняюцца Абмежаванні, якія сапраўдныя і дастасавальныя да дызайну Пашырэнне падстаноўчага знака на абмежаванні Абмежаванні на аб'екты, якія не існуюць
Падрабязную інфармацыю аб гэтай справаздачы глядзіце ў Справаздачы аб праверцы абмежаванняў на старонцы 270 Даведачнага кіраўніцтва

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

РАЗДЗЕЛ 4
Настройка праекта лагічнага сінтэзу
Калі вы сінтэзуеце дызайн з дапамогай інструментаў сінтэзу Synopsys FPGA, вы павінны наладзіць праект для вашага дызайну. Далей апісваюцца працэдуры для стварэння праекта для лагічнага сінтэзу:
· Настройка праекта Files, на старонцы 58 · Кіраванне праектам File Іерархія, на стар. 66 · Наладжванне рэалізацый, на стар. 72 · Наладжванне параметраў рэалізацыі лагічнага сінтэзу, на стар. 75 · Вызначэнне атрыбутаў і дырэктываў, на стар. 90 · Пошук Files, на старонцы 98 · Архіваванне Files і праекты, на старонцы 101

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Настройка праекта Files

Настройка праекта Files
У гэтым раздзеле апісваюцца асновы таго, як наладзіць праект і кіраваць ім file для вашага дызайну, уключаючы наступную інфармацыю:
· Стварэнне праекта File, на старонцы 58 · Адкрыццё існуючага праекта File, на старонцы 61 · Унясенне змяненняў у праект, на старонцы 62 · Налада праекта View Параметры адлюстравання, на старонцы 63 · Абнаўленне Verilog Include Paths у старым праекце Files, на старонцы 65
Для канкрэтнага эксample па стварэнні праекта file, звярніцеся да падручніка для інструмента, які вы выкарыстоўваеце.

Стварэнне праекта File
Вы павінны наладзіць праект file для кожнага праекта. Праект змяшчае дадзеныя, неабходныя для канкрэтнага дызайну: спіс крыніц files, вынікі сінтэзу fileі налады опцый вашай прылады. Наступная працэдура паказвае, як наладзіць праект file выкарыстоўваючы асобныя каманды.
1. Пачніце з выбару аднаго з наступнага: File-> Будаваць праект, File->Адкрыць праект або значок P. Націсніце Новы праект.
Акно праекта паказвае новы праект. Націсніце Дадаць File кнопку, націсніце F4 або абярыце Праект->Дадаць крыніцу File загадваць. Дад FileАдкрыецца дыялогавае акно s to Project.
2. Дадайце крыніцу files да праекта.
Пераканайцеся, што поле Шукаць у верхняй частцы формы паказвае направа
каталог. The files пералічаны ў полі. Калі вы не бачыце files, праверце, што Files of Type поле настроена на адлюстраванне правільнага file тыпу. Калі ў вас змешаны ўвод files, выканайце працэдуру, апісаную ў раздзеле «Выкарыстанне змешанай моўнай крыніцы». Files, на старонцы 44.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка праекта Files

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Каб дадаць усе files у каталогу адначасова, націсніце кнопку «Дадаць усё».
правы бок формы. Каб дадаць files індывідуальна, націсніце на file у спісе, а затым націсніце кнопку «Дадаць» або двойчы пстрыкніце значок file імя.
Вы можаце дадаць усё files у каталогу, а потым выдаліце тыя, якія вам не патрэбныя, кнопкай «Выдаліць».
Калі вы дадаеце VHDL files, абярыце адпаведную бібліятэку ва ўсплываючым меню Бібліятэка VHDL. Выбраная вамі бібліятэка прымяняецца да ўсіх VHDL files пры націску ОК у дыялогавым акне.
Акно вашага праекта адлюстроўвае новы праект file. Калі вы націснеце на знак плюс побач з праектам і разгарнеце яго, вы ўбачыце наступнае:
Папка (дзве папкі для змешаных моўных дызайнаў) з зыходным кодам files.
Калі ваш files не знаходзяцца ў тэчцы ў каталогу праекта, вы можаце ўсталяваць гэты параметр, выбраўшы Параметры->Праект View Параметры і праверка View праект files у скрынцы тэчак. Гэта аддзяляе адзін від file ад іншага ў праекце view змясціўшы іх у асобныя папкі.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Настройка праекта Files

Рэалізацыя, названая rev_1 па змаўчанні. Рэалізацыі ёсць
змены вашага дызайну ў кантэксце праграмнага забеспячэння для сінтэзу і не замяняюць знешняе праграмнае забеспячэнне і працэсы кіравання зыходным кодам. Некалькі рэалізацый дазваляюць змяняць прылады і параметры сінтэзу для вывучэння варыянтаў дызайну. Вы можаце мець некалькі рэалізацый у Synplify Pro. Кожная рэалізацыя мае свой уласны сінтэз і варыянты прылады і свой уласны праект, звязаны files.

3. Дадайце любыя неабходныя бібліятэкі, выкарыстоўваючы метад, апісаны ў папярэднім кроку, каб дадаць бібліятэку Verilog або VHDL file.
Для бібліятэк канкрэтнага пастаўшчыка дадайце адпаведную бібліятэку file да
праект. Звярніце ўвагу, што для некаторых сем'яў бібліятэкі загружаюцца аўтаматычна, і вам не трэба відавочна дадаваць іх у праект file.
Каб дадаць староннюю бібліятэку пакетаў VHDL, дадайце адпаведны .vhd file да дызайну, як апісана ў кроку 2. Пстрыкніце правай кнопкай мышы file у Праекце view і абярыце File Параметры або абярыце Праект-> Усталяваць бібліятэку VHDL. Укажыце назву бібліятэкі, сумяшчальную з імітатарамі. Напрыкладampле, МІЛІБ. Пераканайцеся, што гэтая бібліятэка пакетаў знаходзіцца перад дызайнам верхняга ўзроўню ў спісе files у праекце view.
Для атрымання інфармацыі аб наладцы Verilog і VHDL file гл. Налада параметраў Verilog і VHDL на старонцы 84. Вы таксама можаце ўсталяваць іх file варыянты пазней, перад запускам сінтэзу.
Для атрымання дадатковай інфармацыі пастаўшчыка аб выкарыстанні макрабібліятэк пастаўшчыка і чорных bLoOx гл. Аптымізацыя для дызайнаў Microsemi на старонцы 487.
Для агульных тэхналагічных кампанентаў вы можаце альбо дадаць
тэхналагічна незалежная бібліятэка Verilog, якая пастаўляецца разам з праграмным забеспячэннем

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка праекта Files

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

(install_dir/lib/generic_ technology/gtech.v) у свой дызайн або дадайце ўласную агульную бібліятэку кампанентаў. Не выкарыстоўвайце абодва разам, бо могуць узнікнуць канфлікты.
4. Праверыць file парадку ў праекце view. File парадак асабліва важны для VHDL files.
Для VHDL files, вы можаце аўтаматычна замовіць fileз дапамогай
выбраўшы Run->Arrange VHDL Fileс. Акрамя таго, перамясціце ўручную files у праекце view. Пакет files павінны быць першымі ў спісе, таму што яны кампілююцца перад выкарыстаннем. Калі ў вас шмат дызайнерскіх блокаў files, пераканайцеся, што ў вас ёсць наступнае file парадак: ст file які змяшчае сутнасць, павінен быць першым, а затым архітэктура file, і, нарэшце, file з канфігурацыяй.
У праекце view, праверыць, што апошняе file у Праекце view з'яўляецца
крыніца верхняга ўзроўню file. Акрамя таго, вы можаце пазначыць верхні ўзровень file калі вы ўсталёўваеце параметры прылады.
5. Выберыце File->Захаваць, увядзіце назву праекта і націсніце "Захаваць". Акно праекта адлюстроўвае вашыя змены.
6. Закрыць праект file, абярыце кнопку Закрыць праект або File-> Зачыніць праект.

Адкрыццё існуючага праекта File
Адкрыць праект можна двума спосабамі file: адкрыты праект і агульны File -> Адкрыць каманду.
1. Калі праект, над якім вы хочаце адкрыць, нядаўна працаваў, вы можаце выбраць яго непасрэдна: File-> Апошнія праекты -> назва праекта.
2. Выкарыстоўвайце адзін з наступных метадаў, каб адкрыць любы праект file:

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Настройка праекта Files

Адкрыйце каманду праекта

File-> Адкрыць каманду

Выберыце File->Адкрыць праект, націсніце кнопку «Адкрыць праект» у левай частцы акна праекта або націсніце значок «P».
Каб адкрыць апошні праект, двойчы пстрыкніце яго ў спісе апошніх праектаў.
У адваротным выпадку націсніце кнопку «Існуючы праект», каб адкрыць дыялогавае акно «Адкрыць» і выбраць праект.

Выберыце File-> Адкрыць.
Пакажыце правільную дырэкторыю ў полі Look In:.
Набор File тыпу ў праект Files (*.prj). У полі пералічаны праект files.
Двойчы клікніце па праекце, які хочаце адкрыць.

Праект адкрываецца ў акне праекта.

Унясенне змяненняў у праект
Як правіла, вы дадаеце, выдаляеце або замяняеце files.
1. Каб дадаць крыніцу або абмежаванне files да праекта, абярыце Дадаць Fileкнопка s або Праект->Дадаць крыніцу File каб адкрыць Выбраць Files, каб дадаць у дыялогавае акно праекта. Глядзіце Стварэнне праекта File, для падрабязнасцей на старонцы 58.
2. Каб выдаліць a file з праекта, націсніце file у акне праекта і націсніце клавішу Delete.
3. Каб замяніць a file у праекце,
Выберыце file вы хочаце змяніць у акне праекта.
Націсніце Змяніць File або абярыце Праект->Змяніць File.
У Крыніцы File у дыялогавым акне, якое адкрыецца, задайце Look In у каталогу
дзе новае file знаходзіцца. Новы file павінна быць таго ж тыпу, што і file вы хочаце замяніць.
Калі вы не бачыце свайго file у спісе, абярыце тып file вам трэба ад
у Files поля Тып.
Двойчы пстрыкніце file. Новы file замяняе стары ў праекце
спіс. LO
4. Указаць, як праект files захоўваюцца ў праекце, пстрыкніце правай кнопкай мышы на a file у Праекце view і абярыце File Параметры. Усталюйце Захаваць File варыянт Адносна праекта або Абсалютны шлях.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка праекта Files

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

5. Для праверкі часу вулamp на а file, пстрыкніце правай кнопкай мышы на a file у Праекце view і абярыце File Параметры. Праверце час, што file быў апошні раз зменены. Націсніце OK.

Налада праекта View Параметры адлюстравання
Вы можаце наладзіць арганізацыю і адлюстраванне праекта fileс. 1. Выберыце Параметры->Праект View Параметры. Праект View Адкрыецца форма опцый.

2. Арганізаваць розныя віды ўводу files у асобныя папкі, праверце View Праект Files у папках.
Пры выбары гэтай опцыі ствараюцца асобныя папкі ў праекце view для абмежавання files і крыніца files.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Настройка праекта Files

3. Кантроль file дысплей з наступным:
Аўтаматычна адлюстроўваць усе files, пазначыўшы Паказаць бібліятэку праекта. Калі
гэта неправерана, праект view не адлюстроўваецца files, пакуль вы не націснеце на сімвал плюс і не разгарнеце files у тэчцы.
Адзначце адзін з сцяжкоў у праекце File Назва Адлюстраванне раздзела
форма, каб вызначыць, як fileадлюстроўваюцца імёны. Вы можаце паказаць толькі fileімя, адносны або абсалютны шлях.
4. Каб view праект files у карыстальніцкіх папках, праверце View Праект Files у карыстацкіх тэчках. Для атрымання дадатковай інфармацыі гл. Стварэнне карыстальніцкіх папак, на старонцы 66. Папкі тыпаў адлюстроўваюцца толькі ў тым выпадку, калі ў карыстальніцкай папцы ёсць некалькі тыпаў.

Карыстальніцкія тэчкі
© 2014 Synopsys, Inc. 64

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Настройка праекта Files

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

5. Каб адкрыць больш чым адну рэалізацыю ў адным праекце view, праверце Дазволіць адкрыццё некалькіх праектаў.
Праект 1

Праект 2

6. Кантроль выхаду file дысплей з наступным:
Адзначце Паказаць усе Files у поле Каталог вынікаў, каб адлюстраваць увесь выхад
files генеруецца пасля сінтэзу.
Змяніць выхад file арганізацыі, пстрыкнуўшы ў адным з радкоў загалоўка
у Выніках рэалізацыі view. Вы можаце згрупаваць files па тыпу або адсартаваць іх у адпаведнасці з датай іх апошняга змянення.
7. Каб view file інфармацыю, абярыце file у Праекце view, пстрыкніце правай кнопкай мышы і выберыце File Параметры. Напрыкладample, вы можаце праверыць дату a file быў зменены.
Абнаўленне Verilog Include Paths у старым праекце Files
Калі ў вас ёсць праект file створаны са старой версіяй праграмнага забеспячэння (да 8.1), Verilog уключае ў гэта шляхі file адносна каталога вынікаў або крыніцы file з аператарамі `include. У выпусках пасля 8.1 праект file `include шляхі адносяцца да праекта file толькі. Графічны інтэрфейс у апошніх версіях не абнаўляе аўтаматычна старую prj files, каб адпавядаць новым правілам. Каб абнавіць і выкарыстоўваць стары праект file, зрабіце адно з наступнага:
· Уручную рэдагаваць prj file у тэкставым рэдактары і дадайце наступнае на
радок перад кожным set_option -include_path:
set_option -project_relative_includes 1
· Пачніце новы праект з больш новай версіяй праграмнага забеспячэння і выдаліце
стары праект. Гэта зробіць новы prj file падпарадкоўвацца новаму правілу, у якім уключэнні адносяцца да prj file.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Кіраванне праектам File Іерархія

Кіраванне праектам File Іерархія
У наступных раздзелах апісваецца, як вы можаце ствараць наладжаныя тэчкі і кіраваць імі files у праекце view:
· Стварэнне карыстальніцкіх тэчак · Маніпуляванне карыстальніцкімі папкамі праекта · Маніпуляванне карыстальніцкім Files

Стварэнне карыстацкіх тэчак
Вы можаце ствараць лагічныя тэчкі і наладжваць files у розных іерархічных групах у вашым праекце view. Для гэтых тэчак можна задаць любое імя або ўзровень іерархіі. Напрыкладample, вы можаце адвольна падабраць вашу аперацыйную сістэму file структура або лагічная іерархія HDL. Карыстальніцкія тэчкі вылучаюцца сінім колерам.

Ёсць некалькі спосабаў стварыць уласныя тэчкі, а затым дадаць fileз імі ў праекце. Выкарыстоўвайце адзін з наступных метадаў:

1. Пстрыкніце правай кнопкай мышы на праекце file або іншую карыстальніцкую тэчку і выберыце «Дадаць тэчку» ва ўсплываючым меню. Затым выканайце любое з наступнага file аперацыі:

Пстрычка правай кнопкай мышы адлюстроўвае так

на тое, што

fyioleuoLcrOafnileesitahnedr

выбраць выбраць

Змясціць у тэчку. Падменю існуючай папкі або стварыць

новая тэчка.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Кіраванне праектам File Іерархія

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Звярніце ўвагу, што вы можаце назваць папку адвольна, аднак не выкарыстоўвайце сімвал (/), таму што гэта сімвал падзельніка іерархіі.
Каб перайменаваць папку, пстрыкніце папку правай кнопкай мышы і абярыце Перайменаваць з
ўсплывальнае меню. З'явіцца дыялогавае акно "Перайменаваць тэчку"; пазначыць новае імя.
2. Выкарыстоўвайце Дадаць Files у дыялогавае акно праекта, каб дадаць усё змесціва іерархіі тэчак і, пры жаданні, размясціць files у карыстальніцкія тэчкі, якія адпавядаюць іерархіям тэчак АС, пералічаным у дыялогавым акне.

Для гэтага абярыце Дадаць File кнопка ў праекце view.
Затым выберыце ў дыялогавым акне любыя запытаныя папкі, такія як dsp
націсніце кнопку Дадаць. Гэта месца ўсё files з іерархіі dsp у карыстальніцкую папку, якую вы толькі што стварылі.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Кіраванне праектам File Іерархія

Для аўтаматычнага размяшчэння files у карыстальніцкія тэчкі, адпаведныя
у іерархіі тэчак АС, адзначце опцыю Дадаць Files у Карыстальніцкія тэчкі ў дыялогавым акне.
Па змаўчанні назва карыстальніцкай папкі супадае з назвай тэчкі
які змяшчае files або папку, якую трэба дадаць у праект. Аднак вы можаце змяніць назву тэчак, націснуўшы кнопку «Параметр тэчак». Адлюструецца наступнае дыялогавае акно.

Для выкарыстання:
Толькі папка, якая змяшчае files для назвы папкі націсніце Выкарыстоўваць АС
Імя тэчкі.
Шлях да абранай папкі для вызначэння ўзроўню
іерархія, адлюстраваная для карыстальніцкага шляху да папкі.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Кіраванне праектам File Іерархія

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

3. Вы можаце перацягваць files і папкі з прыкладання OS Explorer у праект view. Гэтая функцыя даступная на працоўных сталах Windows і Linux пад кіраваннем KDE.
Калі вы перацягваеце а file, ён неадкладна дадаецца ў праект.
Калі ні адзін праект не адкрыты, праграма стварае праект.
Калі вы перацягваеце а file над папкай, ён будзе змешчаны ў яе
папка. Першапачаткова Дад FileАдлюструецца дыялогавае акно s to Project з просьбай пацвердзіць files, якія будуць дададзены ў праект. Вы можаце націснуць OK, каб прыняць fileс. Калі вы хочаце ўнесці змены, вы можаце націснуць кнопку «Выдаліць усё» і ўказаць новы фільтр або параметр.

Заўвага: для адлюстравання карыстацкіх тэчак у праекце view, абярыце Параметры->Праект View Меню Параметры, затым уключыце/адключыце сцяжок для View Праект Files у карыстацкіх тэчках у дыялогавым акне.

Маніпуляванне карыстацкімі тэчкамі праекта
Наступная працэдура апісвае, як можна выдаліць files з папак, выдаленне папак і змяненне іерархіі папак.
1. Каб выдаліць a file з карыстацкай папкі альбо:
Перацягніце яго ў іншую тэчку або ў праект. Вылучыце file, пстрыкніце правай кнопкай мышы і абярыце Выдаліць з папкі з
ўсплывальнае меню.
Не выкарыстоўвайце клавішу Delete (DEL), бо гэта выдаляе file з праекта.
2. Каб выдаліць карыстальніцкую тэчку, вылучыце яе, пстрыкніце правай кнопкай мышы і выберыце «Выдаліць» ва ўсплываючым меню або націсніце клавішу DEL. Калі вы выдаляеце папку, зрабіце адзін з наступных варыянтаў:
Націсніце "Так", каб выдаліць папку і файл files змяшчаецца ў тэчцы from
праект.
Націсніце «Не», каб проста выдаліць тэчку.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Кіраванне праектам File Іерархія

3. Каб змяніць іерархію карыстальніцкай папкі:
Перацягніце папку ў іншую папку, каб яна была пад-
папку або над праектам, каб перамясціць яго на верхні ўзровень.
Каб выдаліць іерархію верхняга ўзроўню карыстацкай папкі, перацягніце яе
жаданы падузровень іерархіі над праектам. Затым выдаліце пусты каранёвы каталог тэчкі.
Напрыкладample, калі існуючы карыстальніцкі каталог папкі:
/Напрampлес/Verilog/RTL
Выкажам здагадку, што вам патрэбна толькі аднаўзроўневая іерархія RTL, затым перацягніце RTL на праект. Пасля гэтага вы можаце выдаліць /Exampкаталог les/Verilog.

Маніпуляванне Custom Files
Акрамя таго, вы можаце выканаць наступныя тыпы заказу file аперацыі:
1. Здушыць паказ files у папках Type, пстрыкніце правай кнопкай мышы ў Project view і абярыце Праект View Параметры або абярыце Параметры->Праект View Параметры. Адключыць опцыю View Праект Files у раздзеле «Тып тэчак» у дыялогавым акне.
2. Для адлюстравання fileу алфавітным парадку, а не ў парадку праектаў, усталюйце сцяжок «Сартаваць» Fileкнопка s у праекце view панэль кіравання. Націсніце клавішу са стрэлкай уніз у левым ніжнім куце панэлі, каб уключыць або выключыць панэль кіравання.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Кіраванне праектам File Іерархія

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Пераключэнне панэлі кіравання
3. Каб змяніць парадак fileу праекце:
Абавязкова адключыце карыстальніцкія тэчкі і сартаванне fileс. Перацягніце і адпусціце file на патрэбную пазіцыю ў спісе files.
4. Змяніць file увядзіце тэкст, перацягніце яго ў новую тэчку з тэкстам. Праграма запытае ў вас праверку.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Налада рэалізацый

Налада рэалізацый
Рэалізацыя — гэта версія праекта, рэалізаваная з пэўным наборам абмежаванняў і іншых налад. Праект можа ўтрымліваць некалькі рэалізацый, кожная з якіх мае свае ўласныя налады.

Праца з некалькімі рэалізацыямі
Інструмент Synplify Pro дазваляе ствараць некалькі рэалізацый аднаго і таго ж праекта, а затым параўноўваць вынікі. Гэта дазваляе эксперыментаваць з рознымі наладамі для аднаго і таго ж праекта. Рэалізацыі — гэта перагляды вашага праекта ў кантэксце праграмнага забеспячэння для сінтэзу і не замяняюць знешняе праграмнае забеспячэнне і працэсы кіравання зыходным кодам.
1. Націсніце кнопку «Дадаць рэалізацыю» або абярыце «Праект»->«Новая рэалізацыя» і ўсталюйце новыя параметры прылады (укладка «Прылада»), новыя параметры (укладка «Параметры») або новае абмежаванне. file (Укладка «Абмежаванні»).
Праграмнае забеспячэнне стварае яшчэ адну рэалізацыю ў праекце viewНовая рэалізацыя мае такую ж назву, як і папярэдняя, але з іншым нумарам. На наступным малюнку паказаны дзве рэалізацыі, rev1 і rev2, з вылучанай бягучай (актыўнай) рэалізацыяй.

Новая рэалізацыя выкарыстоўвае той жа зыходны код files, але розныя параметры і абмежаванні прылады. Ён капіюе некаторыя fileз папярэдняй рэалізацыі: журнал tlg file, спіс злучэнняў srs RTL fileі design_fsm.sdc file згенеравана FSM Explorer. Праграмнае забеспячэнне захоўвае паўтаральную гісторыю сінтэтычных прагонаў.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада рэалізацый

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

2. Запусціце сінтэз зноў з новымі наладамі.
Каб запусціць толькі бягучую рэалізацыю, націсніце «Выканаць».
Каб запусціць усе рэалізацыі ў праекце, абярыце Выканаць->Выканаць усе
Рэалізацыі.
Вы можаце выкарыстоўваць некалькі рэалізацый, каб паспрабаваць розныя дэталі або паэксперыментаваць з рознай частатой. Глядзіце раздзел «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75 для атрымання інфармацыі аб наладзе параметраў.
Праект view паказвае ўсе рэалізацыі з вылучанай актыўнай рэалізацыяй і адпаведным вынікам fileзгенераваныя для актыўнай рэалізацыі, якія адлюстроўваюцца ў выніках рэалізацыі view справа; змена актыўнай рэалізацыі змяняе вынік file дысплей. Акно назірання адсочвае актыўную рэалізацыю. Калі наладзіць гэта акно для назірання за ўсімі рэалізацыямі, новая рэалізацыя будзе аўтаматычна абнаўляцца ў акне.
3. Параўнайце вынікі.
Выкарыстоўвайце акно назірання, каб параўнаць выбраныя крытэрыі. Абавязкова ўсталюйце
рэалізацыі, якія вы хочаце параўнаць з дапамогай каманды «Наладзіць назіранне». Глядзіце раздзел «Выкарыстанне акна назірання» на старонцы 190 для атрымання падрабязнай інфармацыі.

Каб параўнаць падрабязнасці, параўнайце журнал file вынікі.
4. Каб перайменаваць рэалізацыю, пстрыкніце правай кнопкай мышы на назве рэалізацыі ў праекце view, абярыце ў выпадальным меню «Змяніць назву рэалізацыі» і ўвядзіце новую назву.
Звярніце ўвагу, што бягучы інтэрфейс перазапісвае рэалізацыю; у версіях да 9.0 рэалізацыя захоўваецца для перайменавання.
5. Каб скапіяваць рэалізацыю, пстрыкніце правай кнопкай мышы на назве рэалізацыі ў праекце view, абярыце «Капіяваць рэалізацыю» з выпадальнага меню і ўвядзіце новую назву для копіі.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Налада рэалізацый

6. Каб выдаліць рэалізацыю, пстрыкніце правай кнопкай мышы на назве рэалізацыі ў праекце viewі абярыце «Выдаліць рэалізацыю» з выпадальнага меню.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу
Налада параметраў рэалізацыі лагічнага сінтэзу
Вы можаце задаць глабальныя параметры для рэалізацый сінтэзу, некаторыя з іх спецыфічныя для тэхналогіі. У гэтым раздзеле апісваецца, як задаць глабальныя параметры, такія як прылада, аптымізацыя і file параметры з дапамогай каманды «Параметры рэалізацыі». Інфармацыю пра ўстаноўку абмежаванняў для рэалізацыі глядзіце ў раздзеле «Вызначэнне абмежаванняў SCOPE» на старонцы 119. Інфармацыю пра перавызначэнне глабальных налад асобнымі атрыбутамі або дырэктывамі глядзіце ў раздзеле «Вызначэнне атрыбутаў і дырэктыў» на старонцы 90.
У гэтым раздзеле абмяркоўваюцца наступныя тэмы:
· Налада параметраў прылады, на старонцы 75 · Налада параметраў аптымізацыі, на старонцы 78 · Вызначэнне глабальнай частаты і абмежаванняў Files, на старонцы 80 · Вызначэнне параметраў выніку, на старонцы 82 · Вызначэнне часу вываду справаздачы, на старонцы 84 · Налада параметраў Verilog і VHDL, на старонцы 84
Налада параметраў прылады
Параметры прылады з'яўляюцца часткай глабальных параметраў, якія вы можаце задаць для запуску сінтэзу. Яны ўключаюць выбар кампанента (тэхналогія, кампанент і клас хуткасці) і параметры рэалізацыі (устаўка ўваходных/выхадных ліній і разгалінаванне). Параметры і іх рэалізацыя могуць адрознівацца ў залежнасці ад тэхналогіі, таму праверце раздзелы пра пастаўшчыкоў у Даведачным кіраўніцтве, каб атрымаць інфармацыю пра параметры вашага пастаўшчыка.
1. Адкрыйце форму «Параметры рэалізацыі», націснуўшы кнопку «Параметры рэалізацыі» або выбраўшы «Праект»->«Параметры рэалізацыі», і націсніце ўкладку «Прылада» ўверсе, калі яна яшчэ не выбрана.
2. Выберыце тэхналогію, дэталь, корпус і хуткасць. Даступныя варыянты адрозніваюцца ў залежнасці ад абранай тэхналогіі.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
3. Усталюйце параметры адлюстравання прылад. Параметры адрозніваюцца ў залежнасці ад абранай тэхналогіі.
Калі вы не ўпэўненыя, што азначае опцыя, націсніце на яе, каб убачыць
апісанне ў полі ніжэй. Каб атрымаць поўнае апісанне опцый, націсніце F1 або звярніцеся да адпаведнага раздзела пастаўшчыка ў Даведачным кіраўніцтве.
Каб усталяваць опцыю, увядзіце значэнне або пастаўце галачку ў адпаведным полі.
Больш падрабязную інфармацыю пра ўстаноўку абмежаванняў разгалінавання і змену сінхранізацыі глядзіце ў раздзелах «Устаноўка абмежаванняў разгалінавання» на старонцы 348 і «Змена сінхранізацыі» на старонцы 334 адпаведна. Падрабязную інфармацыю пра іншыя параметры, спецыфічныя для пастаўшчыка, можна знайсці ў адпаведным раздзеле, прысвечаным пастаўшчыку, і сямейству тэхналогій у Даведачным кіраўніцтве.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу

4. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК».
5. Націсніце кнопку «Выканаць», каб сінтэзаваць дызайн. Праграма кампілюе і адлюстроўвае дызайн, выкарыстоўваючы зададзеныя вамі параметры.
6. Каб усталяваць параметры прылады з дапамогай скрыпта, выкарыстоўвайце каманду Tcl set_option. У наступнай табліцы змяшчаецца алфавітны спіс параметраў прылады на ўкладцы «Прылада», якія адпавядаюць эквівалентным камандам Tcl. Паколькі параметры заснаваныя на тэхналогіі і сямействе, не ўсе параметры, пералічаныя ў табліцы, могуць быць недаступныя ў выбранай тэхналогіі. Усе каманды пачынаюцца з set_option, а затым з сінтаксісу ў слупку, як паказана. Глядзіце Даведачнае кіраўніцтва, каб атрымаць найбольш поўны спіс параметраў для вашага пастаўшчыка.
У наступнай табліцы паказаны большасць варыянтаў прылады.

Уласцівасці з анатацыямі для аналітыка, адключанага ўводу/вываду, кіраўніцтва па разветвленні ўстаўкі

Каманда Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.

Варыянт

Каманда Tcl (set_option…)

Пакет

-пакет назва_пакета

частка

-частка назва_часткі

Вырашэнне праблем са змешанымі драйверамі

-resolve_multiple_driver {1|0}

хуткасць

-хуткасць_класа хуткасці

Тэхналогіі

-ключавое слова "тэхналогія"

Абнаўленне дадзеных часу кропкі кампіляцыі -update_models_cp {0|1}

Генерацыя базы дадзеных HDL Analyst -hdl_qload {1|0}

Налада параметраў аптымізацыі
Параметры аптымізацыі з'яўляюцца часткай глабальных параметраў, якія вы можаце ўсталяваць для рэалізацыі. У гэтым раздзеле апісваецца, як усталяваць такія параметры, як частата, і глабальныя параметры аптымізацыі, такія як сумеснае выкарыстанне рэсурсаў. Вы таксама можаце наладзіць некаторыя з гэтых параметраў з дапамогай адпаведных кнопак у карыстальніцкім інтэрфейсе.
1. Адкрыйце форму «Параметры рэалізацыі», націснуўшы кнопку «Параметры рэалізацыі» або выбраўшы «Праект»->«Параметры рэалізацыі» і націснуўшы ўкладку «Параметры» ўверсе.
2. Выберыце патрэбныя параметры аптымізацыі ў форме або ў праекце viewВашы варыянты адрозніваюцца ў залежнасці ад тэхналогіі. Калі параметр недаступны для вашай тэхналогіі, ён будзе неактыўны. Усталяванне параметра ў адным месцы аўтаматычна абнаўляе яго ў іншым.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу

Праект View

Параметры аптымізацыі Параметры рэалізацыі->Параметры

Падрабязную інфармацыю пра выкарыстанне гэтых аптымізацый глядзіце ў наступных раздзелах:

Кампілятар FSM FSM Explorer
Змена часу сумеснага выкарыстання рэсурсаў

Аптымізацыя канчатковых аўтаматаў, на старонцы 354
Запуск FSM Explorer, на старонцы 359 Заўвага: Толькі частка тэхналогій Microsemi падтрымлівае опцыю FSM Explorer. Выкарыстоўвайце панэль Праект->Параметры рэалізацыі->Параметры, каб вызначыць, ці падтрымліваецца гэтая опцыя для прылады, якую вы ўказваеце ў сваім інструменце.
Сумеснае выкарыстанне рэсурсаў, на старонцы 352
Перавызначэнне часу, на старонцы 334

Эквівалентныя параметры каманды Tcl set_option наступныя:

Кампілятар FSM FSM Explorer, сумесны доступ да рэсурсаў, перасінхранізацыя

set_option Параметр каманды Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК».

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
4. Націсніце кнопку «Запусціць», каб запусціць сінтэз.
Праграмнае забеспячэнне кампілюе і адлюстроўвае дызайн, выкарыстоўваючы зададзеныя вамі параметры.
Стварэнне базы дадзеных аналітыка HDL
Па змаўчанні праграма зчытвае ўсю канструкцыю, выконвае аптымізацыю логікі і распаўсюджванне часавых змен, а таксама запісвае вынік у адзін спіс нетлістаў (srs). Па меры павелічэння памераў канструкцый час запуску і адладкі скарачаецца.
Гэтая опцыя дазваляе кампілятару загадзя падзяліць праект на некалькі модуляў, якія запісваюцца ў асобныя спісы злучэнняў. files (srs). Каб уключыць гэтую опцыю, усталюйце сцяжок «Генерацыя базы дадзеных HDL Analyst» на ўкладцы «Параметры» дыялогавага акна «Параметры рэалізацыі». Гэтая функцыя значна паляпшае выкарыстанне памяці для вялікіх праектаў.
Гэтую функцыю таксама можна ўключыць з акна скрыпта Tcl з дапамогай наступнай каманды set_option Tcl:
set_option -hdl_qload 1
Пасля ўключэння опцыі генерацыі базы дадзеных HDL Analyst выкарыстоўвайце опцыю хуткай паступовай загрузкі ў інструменце HDL Analyst для адлюстравання праекта з выкарыстаннем аднаго спісу неткаў (srs) або некалькіх спісаў неткаў модуляў RTL верхняга ўзроўню (srs). Інструмент можа выкарыстоўваць перавагіtagгэтай функцыі шляхам дынамічнай загрузкі толькі адпаведнай іерархіі дызайну. НапрыкладampТакім чынам, аглядальнік іерархіі можа пашыраць толькі іерархію ніжняга ўзроўню па меры неабходнасці для хуткай загрузкі. Опцыя «Паступовая хуткая загрузка» знаходзіцца на панэлі «Агульныя» дыялогавага акна «Параметры HDL Analyst». Глядзіце «Агульная панэль» на старонцы 304.

Вызначэнне глабальнай частаты і абмежаванняў Files

Гэтая працэдура паказвае, як усталяваць глабальную частату і задаць абмежаванне files для рэалізацыі.

1. Каб усталяваць глабальную частату, выканайце адно з наступных дзеянняў:

Увядзіце глабальную частату ў праекце view.

Адкрыйце форму «Варыянты рэалізацыі», націснуўшы на кнопку «Рэалізацыя»

Кнопка «Параметры» ўкладка «Абмежаванні».

выбар

Праект->Рэалізацыя

Параметры,

націсніце

Эквівалентная каманда Tcl set_option — -frequency frequencyValue.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу
Вы можаце змяніць глабальную частату лакальнымі абмежаваннямі, як апісана ў раздзеле «Вызначэнне абмежаванняў SCOPE» на старонцы 119. У інструменце Synplify Pro вы можаце аўтаматычна ствараць абмежаванні тактавай частаты для вашага праекта замест усталёўкі глабальнай частаты. Глядзіце раздзел «Выкарыстанне аўтаматычных абмежаванняў» на старонцы 291 для атрымання падрабязнай інфармацыі.
Глабальны праект па частаце і абмежаваннях View
Параметры рэалізацыі -> Абмежаванні

2. Каб задаць абмежаванне fileдля рэалізацыі выканайце адно з наступных дзеянняў:
Выберыце Праект->Параметры рэалізацыі->Абмежаванні. Праверце абмежаванне
fileякія вы хочаце выкарыстоўваць у праекце.
На панэлі «Параметры рэалізацыі» —> «Абмежаванні» вы таксама можаце націснуць, каб
дадаць абмежаванне file.
Выбраўшы патрэбную рэалізацыю, націсніце «Дадаць». File у
Праект viewі дадайце абмежаванне files вам трэба.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
Каб стварыць абмежаванне fileГлядзіце раздзел «Вызначэнне абмежаванняў SCOPE» на старонцы 119.
3. Каб зняць абмежаванне fileз рэалізацыі, выканайце адно з наступных дзеянняў:
Выберыце Праект->Параметры рэалізацыі->Абмежаванні. Зніміце сцяжок
побач з file імя.
У праекце view, пстрыкніце правай кнопкай мышы на абмежаванні file быць выдаленым і
выберыце «Выдаліць з праекта».
Гэта здымае абмежаванне file з рэалізацыі, але не выдаляе яго.
4. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК».
Калі вы сінтэзуеце дызайн, праграма кампілюе і адлюстроўвае дызайн, выкарыстоўваючы зададзеныя вамі параметры.
Вызначэнне параметраў выніку
У гэтым раздзеле паказана, як задаць крытэрыі для вываду сінтэтычнага запуску.
1. Адкрыйце форму «Параметры рэалізацыі», націснуўшы кнопку «Параметры рэалізацыі» або выбраўшы «Праект»->«Параметры рэалізацыі», і націсніце ўкладку «Вынікі рэалізацыі» ўверсе.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу

2. Укажыце вынік fileякія вы хочаце стварыць.
Для стварэння спісу адлюстраваных нетлістаў files, націсніце «Запісаць спіс адлюстраваных Verilog-нітак» або «Запісаць»
Адлюстраваны спіс неткаў VHDL.
Каб стварыць абмежаванне, спецыфічнае для пастаўшчыка file для прамой анатацыі,
націсніце «Запісаць абмежаванне пастаўшчыка» FileГлядзіце Падрабязную інфармацыю пра гэтую справаздачу глядзіце ў раздзеле «Справаздача аб праверцы абмежаванняў» на старонцы 270 Даведачнага кіраўніцтва на старонцы 56.
3. Вызначце каталог, у які вы хочаце запісаць вынікі.
4. Усталюйце фармат вываду fileЭквівалентная каманда Tcl для сцэнарыяў — project -result_format format.
Вы таксама можаце ўсталяваць атрыбуты для кіравання адлюстраваннем імёнаў. Падрабязную інфармацыю глядзіце ў адпаведным раздзеле пастаўшчыка ў Даведачным кіраўніцтве.
5. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК».
Калі вы сінтэзуеце дызайн, праграма кампілюе і адлюстроўвае дызайн, выкарыстоўваючы зададзеныя вамі параметры.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
Вызначэнне часу вываду справаздачы
Вы можаце вызначыць, колькі часу будзе паведамлена ў справаздачы аб часе, задаўшы наступныя параметры.
1. Выберыце Праект->Параметры рэалізацыі і націсніце ўкладку Справаздача аб часе. 2. Усталюйце колькасць крытычных шляхоў, пра якія павінна паведамляць праграма.

3. Укажыце колькасць пачатковых і канчатковых кропак, якія вы хочаце бачыць у раздзелах крытычнага шляху.
4. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК». Пры сінтэзе праекта праграма кампілюе і адлюстроўвае яго, выкарыстоўваючы зададзеныя вамі параметры.
Налада параметраў Verilog і VHDL
Пры наладжванні зыходнага кода Verilog і VHDL fileу вашым праекце вы таксама можаце задаць пэўныя параметры кампілятара.
Налада Verilog File Параметры
Вы ўсталёўваеце Verilog file параметры, выбраўшы альбо Праект->Параметры рэалізацыі->Verilog, альбо Параметры->Наладзіць кампілятар Verilog.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу

1. Вызначце фармат Verilog, які трэба выкарыстоўваць.
Каб наладзіць кампілятар глабальна для ўсіх fileу праекце, выберыце
Праект->Параметры рэалізацыі->Verilog. Калі вы выкарыстоўваеце Verilog 2001 або SystemVerilog, глядзіце Даведачны дапаможнік для атрымання інфармацыі аб падтрымоўваных канструкцыях.
Каб задаць кампілятар Verilog для кожнага file падставу, выберыце file у
Праект viewПстрыкніце правай кнопкай мышы і выберыце File Параметры. Выберыце адпаведны кампілятар. Verilog па змаўчанні file фармат для новых праектаў SystemVerilog.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
2. Укажыце модуль верхняга ўзроўню, калі вы яшчэ не зрабілі гэтага ў праекце view.
3. Каб атрымаць параметры з зыходнага кода, выканайце наступныя дзеянні:
Націсніце «Выняць параметры». Каб змяніць значэнне па змаўчанні, увядзіце новае значэнне для параметра.
Праграмнае забеспячэнне выкарыстоўвае новае значэнне толькі для бягучай рэалізацыі. Звярніце ўвагу, што выманне параметраў не падтрымліваецца для змешаных канструкцый.

4. Увядзіце дырэктыву ў поле «Дырэктывы кампілятара», выкарыстоўваючы прабелы для падзелу аператараў. Вы можаце ўводзіць дырэктывы, якія звычайна ўводзіце з дапамогай аператараў 'ifdef' і 'define' у кодзе. Напрыкладampнапрыклад, ABC=30 прывядзе да таго, што праграмнае забеспячэнне запіша наступныя аператары ў праект file:
set_option -hdl_define -set “ABC=30”
LO

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу
5. У парадку ўключэння шляхоў пазначце шляхі пошуку для каманд уключэння для Verilog. fileякія ёсць у вашым праекце. Выкарыстоўвайце кнопкі ў правым верхнім куце акна, каб дадаваць, выдаляць або змяняць парадак шляхоў.
6. У каталогах бібліятэк пакажыце шлях да каталога, які змяшчае бібліятэку fileдля вашага праекта. Выкарыстоўвайце кнопкі ў правым верхнім куце акна, каб дадаваць, выдаляць або змяняць парадак шляхоў.
7. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК». Пры сінтэзе праекта праграма кампілюе і адлюстроўвае яго, выкарыстоўваючы зададзеныя вамі параметры.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Стварэнне праекта лагічнага сінтэзу. Налада параметраў рэалізацыі лагічнага сінтэзу.
Налада VHDL File Параметры
Вы ўсталёўваеце VHDL file параметры, выбраўшы альбо Праект->Параметры рэалізацыі->VHDL, альбо Параметры->Наладзіць кампілятар VHDL.

Для крыніцы VHDL можна задаць параметры, апісаныя ніжэй.
1. Укажыце модуль верхняга ўзроўню, калі вы яшчэ не зрабілі гэтага ў праекце viewКалі модуль верхняга ўзроўню не знаходзіцца ў стандартнай рабочай бібліятэцы, неабходна ўказаць бібліятэку, у якой кампілятар можа знайсці модуль. Інфармацыю пра тое, як гэта зрабіць, глядзіце ў раздзеле «Панэль VHDL» на старонцы 200.
Вы таксама можаце выкарыстоўваць гэтую опцыю для праектаў са змешанымі мовамі праграмавання або калі вы хочаце ўказаць модуль, які не з'яўляецца фактычнай сутнасцю верхняга ўзроўню для адлюстравання HDL Analyst і LdOebugging у схеме. viewс. 2. Для кадавання стану аўтамата, вызначанага карыстальнікам, выканайце наступныя дзеянні:
Пазначце тып кадавання, які вы хочаце выкарыстоўваць.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Налада параметраў рэалізацыі лагічнага сінтэзу Раздзел 4: Налада праекта лагічнага сінтэзу
Адключыць кампілятар FSM.
Пры сінтэзе праекта праграмнае забеспячэнне выкарыстоўвае зададзеныя тут дырэктывы кампілятара для кадавання машын станаў і не запускае кампілятар FSM, які перавызначыў бы дырэктывы кампілятара. Акрамя таго, вы можаце вызначыць машыны станаў з дапамогай атрыбута syn_encoding, як апісана ў раздзеле "Вызначэнне машын станаў у VHDL" на старонцы 308.
3. Каб здабыць джэнэрыкі з зыходнага кода, зрабіце наступнае:
Націсніце «Выняць агульныя канстанты». Каб змяніць значэнне па змаўчанні, увядзіце новае значэнне для агульнай канстанты.
Праграмнае забеспячэнне выкарыстоўвае новае значэнне толькі для бягучай рэалізацыі. Звярніце ўвагу, што вы не можаце здабываць джэнэрыкі, калі ў вас змешаная моўная распрацоўка.

4. Каб перадаваць трыстаны праз межы працэсу/блока, пераканайцеся, што ўключана опцыя «Перадача трыстанаў». Падрабязную інфармацыю глядзіце ў раздзеле «Опцыя перадачы трыстанаў» на старонцы 212 у Даведачным кіраўніцтве.
5. Вызначце інтэрпрэтацыю дырэктыў synthesis_on і synthesis_off:
Каб кампілятар інтэрпрэтаваў дырэктывы synthesis_on і synthesis_off
як і ў выпадку translate_on/translate_off, уключыце опцыю «Сінтэз уключаны/выключаны, рэалізаваны як пераклад уключаны/выключаны».
Каб ігнараваць дырэктывы synthesis_on і synthesis_off, пераканайцеся, што
гэтая опцыя не адзначана. Глядзіце translate_off/translate_on на старонцы 226 у Даведачным кіраўніцтве для атрымання дадатковай інфармацыі.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Вызначэнне атрыбутаў і дырэктыў

6. Пры неабходнасці ўсталюйце іншыя параметры рэалізацыі (спіс варыянтаў глядзіце ў раздзеле «Налада параметраў рэалізацыі лагічнага сінтэзу» на старонцы 75). Націсніце «ОК».
Калі вы сінтэзуеце дызайн, праграма кампілюе і адлюстроўвае дызайн, выкарыстоўваючы зададзеныя вамі параметры.

Вызначэнне атрыбутаў і дырэктыў

Атрыбуты і дырэктывы — гэта спецыфікацыі, якія вы прызначаеце аб'ектам дызайну, каб кантраляваць тое, як ваш дызайн аналізуецца, аптымізуецца і адлюстроўваецца.
Атрыбуты кіруюць аптымізацыяй адлюстравання, а дырэктывы — аптымізацыяй кампілятара. З-за гэтага адрознення неабходна ўказаць дырэктывы ў зыходным кодзе. У гэтай табліцы апісаны метады, даступныя для стварэння спецыфікацый атрыбутаў і дырэктыў:

Абмежаванні рэдактара VHDL Verilog SCOPE File

Атрыбуты Так Так Так Так

Дырэктывы Так Так Не Не

Лепш задаваць атрыбуты ў рэдактары SCOPE або ў абмежаваннях file, бо спачатку не трэба перакампіляваць дызайн. Каб дырэктывы ўступілі ў сілу, іх трэба скампіляваць.
Калі SCOPE/абмежаванні file і зыходны код HDL пазначаны для праекта, абмежаванні маюць прыярытэт у выпадку канфліктаў.
Для атрымання дадатковай інфармацыі звярніцеся да наступных звестак:
· Вызначэнне атрыбутаў і дырэктыў у VHDL, на старонцы 91 · Вызначэнне атрыбутаў і дырэктыў у Verilog, на старонцы 92 · Вызначэнне атрыбутаў з дапамогай рэдактара SCOPE, на старонцы 93 · Вызначэнне атрыбутаў у абмежаваннях File, на старонцы 97

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Вызначэнне атрыбутаў і дырэктыў

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Вызначэнне атрыбутаў і дырэктыў у VHDL
Вы можаце выкарыстоўваць іншыя метады для дадання атрыбутаў да аб'ектаў, як паказана ў раздзеле "Вызначэнне атрыбутаў і дырэктыў" на старонцы 90. Аднак вы можаце ўказаць дырэктывы толькі ў зыходным кодзе. У VHDL існуе два спосабы вызначэння атрыбутаў і дырэктыў:
· Выкарыстанне пакета загадзя вызначаных атрыбутаў
· Аб'яўленне атрыбута кожны раз пры яго выкарыстанні
Падрабязную інфармацыю пра сінтаксіс атрыбутаў VHDL глядзіце ў раздзеле "Сінтаксіс атрыбутаў і дырэктыў VHDL" на старонцы 561 у Даведачным кіраўніцтве.

Выкарыстанне пакета загадзя вызначаных атрыбутаў VHDL
АвансtagПеравага выкарыстання загадзя вызначанага пакета заключаецца ў тым, што вам не трэба будзе перавызначыць атрыбуты і дырэктывы кожны раз, калі вы ўключаеце іх у зыходны код. НедахопtagПраблема ў тым, што ваш зыходны код менш партатыўны. Пакет атрыбутаў знаходзіцца ў installDirectory/lib/vhd/synattr.vhd.
1. Каб выкарыстоўваць пакет загадзя вызначаных атрыбутаў, які ўваходзіць у склад бібліятэкі праграмнага забеспячэння, дадайце ў сінтаксіс наступныя радкі:
бібліятэка synplify; выкарыстоўваць synplify.attributes.all;
2. Дадайце патрэбны атрыбут або дырэктыву пасля аб'явы адзінкі праектавання.
аб'явы; атрыбут attribute_name аб'екта objectName: objectType — гэта значэнне;
Напрыкладampль:
сутнасць simpledff — гэта порт (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
атрыбут syn_noclockbuf для clk: сігнал праўдзівы;
Падрабязную інфармацыю пра сінтаксічныя пагадненні глядзіце ў раздзеле «Сінтаксіс атрыбутаў і дырэктыў VHDL» на старонцы 561 у Даведачным кіраўніцтве.
3. Дадайце крыніцу file да праекта.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Вызначэнне атрыбутаў і дырэктыў

Аб'ява атрыбутаў і дырэктыў VHDL
Калі вы не выкарыстоўваеце пакет attributes, вам трэба будзе перавызначаць атрыбуты кожны раз, калі вы ўключаеце іх у зыходны код.
1. Кожны раз, калі вы выкарыстоўваеце атрыбут або дырэктыву, вызначце яго адразу пасля аб'яўленняў адзінак праектавання, выкарыстоўваючы наступны сінтаксіс:
аб'ява_адзінкі_дызайну; атрыбут attributeName: тып_дадзеных; атрыбут attributeName аб'ектаName: тып_аб'екта — гэта значэнне;
Напрыкладampль:
сутнасць simpledff — гэта порт (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
атрыбут syn_noclockbuf: булева значэнне; атрыбут syn_noclockbuf для clk: сігнал мае значэнне true;
2. Дадайце крыніцу file да праекта.

Вызначэнне атрыбутаў і дырэктыў у Verilog
Вы можаце выкарыстоўваць іншыя метады для дадання атрыбутаў да аб'ектаў, як апісана ў раздзеле "Вызначэнне атрыбутаў і дырэктыў" на старонцы 90. Аднак вы можаце ўказаць дырэктывы толькі ў зыходным кодзе.
У Verilog няма загадзя вызначаных атрыбутаў і дырэктыў сінтэзу, таму іх трэба дадаваць у якасці каментарыяў. Перад назвай атрыбута або дырэктывы стаіць ключавое слова synthesis. Verilog fileАтрыбуты і дырэктывы павінны быць указаны дакладна так, як паказана ў іх сінтаксічных апісаннях. Падрабязнасці сінтаксісу глядзіце ў раздзеле "Сінтаксіс атрыбутаў і дырэктыў Verilog" на старонцы 363 у Даведачным кіраўніцтве.
1. Каб дадаць атрыбут або дырэктыву ў Verilog, выкарыстоўвайце сінтаксіс радковых або блочных каментарыяў Verilog (у стылі C), якія ідуць непасрэдна пасля аб'екта праектавання. Блокавыя каментарыі павінны папярэднічаць кропцы з коскай, калі яна ёсць.
LO

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Вызначэнне атрыбутаў і дырэктыў

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Сінтаксіс каментарыяў блокаў Verilog
/* synthesis attributeName = значэнне */ /* synthesis directoryName = значэнне */

Сінтаксіс каментарыяў да радкоў Verilog
// сінтэз attributeName = значэнне // сінтэз directoryName = значэнне

Падрабязную інфармацыю пра правілы сінтаксісу глядзіце ў раздзеле "Сінтаксіс атрыбутаў і дырэктыў Verilog" на старонцы 363 у Даведачным кіраўніцтве. Ніжэй прыведзены прыкладыampлес:
модуль fifo(выхад, уваход) /* сінтэз syn_hier = “жорсткі” */;
2. Каб да аднаго аб'екта прывязаць некалькі атрыбутаў або дырэктыў, аддзяліце атрыбуты прабеламі, але не паўтарайце ключавое слова synthesis. Не выкарыстоўвайце коскі. Напрыкладampль:
стан выпадку /* сінтэз поўнага_выпадаку паралельнага_выпадаку */;
3. Калі некалькі рэгістраў вызначаны з дапамогай аднаго аператара reg Verilog і да іх ужываецца атрыбут, то праграмнае забеспячэнне сінтэзу ўжывае толькі апошні аб'яўлены рэгістр у аператары reg. Напрыкладampль:
рэг [5:0] q, q_a, q_b, q_c, q_d /* сінтэз syn_preserve=1 */;
Атрыбут syn_preserve прымяняецца толькі да q_d. Гэта чаканая паводзіна для інструментаў сінтэзу. Каб прымяніць гэты атрыбут да ўсіх рэгістраў, неабходна выкарыстоўваць асобны аператар Verilog reg для кожнага рэгістра і прымяніць атрыбут.

Вызначэнне атрыбутаў з дапамогай рэдактара SCOPE
Акно SCOPE забяспечвае просты ў выкарыстанні інтэрфейс для дадання любога атрыбута. Вы не можаце выкарыстоўваць яго для дадання дырэктыў, бо яны павінны быць дададзены ў зыходны код. fileс. (Гл. Вызначэнне атрыбутаў і дырэктыў у VHDL на старонцы 91 або Вызначэнне атрыбутаў і дырэктыў у Verilog на старонцы 92). У наступнай працэдуры паказана, як дадаць атрыбут непасрэдна ў акне SCOPE.
1. Пачніце са скампіляванага праекта і адкрыйце акно SCOPE. Каб дадаць атрыбуты да існуючага абмежавання file, адкрыйце акно SCOPE, націснуўшы на існуючы file у Праекце viewКаб дадаць атрыбуты да новага file, націсніце значок SCOPE і націсніце «Ініцыялізаваць», каб адкрыць акно SCOPE.
2. Націсніце на ўкладку «Атрыбуты» ўнізе акна SCOPE.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Вызначэнне атрыбутаў і дырэктыў

Вы можаце спачатку выбраць аб'ект (крок 3) або спачатку атрыбут (крок 4).

3. Каб задаць аб'ект, выканайце адно з наступных дзеянняў у слупку «Аб'ект». Калі вы ўжо задалі атрыбут, у слупку «Аб'ект» будуць пералічаны толькі дапушчальныя варыянты аб'ектаў для гэтага атрыбута.
Выберыце тып аб'екта ў слупку «Фільтр аб'ектаў», а затым выберыце
аб'ект са спісу варыянтаў у слупку «Аб'ект». Гэта найлепшы спосаб пераканацца, што вы ўказваеце адпаведны аб'ект з правільным сінтаксісам.

LO
Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Вызначэнне атрыбутаў і дырэктыў

Раздзел 4: Наладжванне праекта лагічнага сінтэзу

Перацягніце аб'ект, да якога вы хочаце прымацаваць атрыбут, з
RTL або тэхналогія viewу слупок Аб'ект у акне SCOPE. Для некаторых атрыбутаў перацягванне можа не выбраць патрэбны аб'ект. Напрыкладampнапрыклад, калі вы хочаце ўсталяваць syn_hier для модуля або аб'екта, напрыклад, для вентыля, вы павінны ўсталяваць яго для view для гэтага модуля. Аб'ект будзе мець наступны сінтаксіс: v:moduleName у Verilog або v:library.moduleName у VHDL, дзе можна мець некалькі бібліятэк.
Увядзіце назву аб'екта ў слупок «Аб'ект». Калі вы не ведаеце
імя, выкарыстоўвайце каманду «Знайсці» або слупок «Фільтр аб'ектаў». Абавязкова ўвядзіце адпаведны прэфікс для аб'екта там, дзе гэта неабходна. Напрыкладampле, каб усталяваць атрыбут для view, вам трэба дадаць прэфікс v: да назвы модуля або аб'екта. Для VHDL вам можа спатрэбіцца ўказаць бібліятэку, а таксама назву модуля.
4. Калі вы спачатку вызначылі аб'ект, цяпер вы можаце вызначыць атрыбут. У спісе паказаны толькі дапушчальныя атрыбуты для абранага вамі тыпу аб'екта. Вызначце атрыбут, утрымліваючы кнопку мышы ў слупку «Атрыбут» і выбраўшы атрыбут са спісу.

Калі вы спачатку выбралі аб'ект, даступныя варыянты вызначаюцца абраным аб'ектам і выкарыстоўванай вамі тэхналогіяй. Калі вы спачатку выбралі атрыбут, даступныя варыянты вызначаюцца тэхналогіяй.
Пры выбары атрыбута ў акне SCOPE паказваецца значэнне, якое трэба ўвесці для гэтага атрыбута, і коратка апісваецца атрыбут. Калі вы спачатку выбралі атрыбут, не забудзьцеся вярнуцца і ўказаць аб'ект.
5. Увядзіце значэнне. Утрымлівайце кнопку мышы ў слупку «Значэнне» і выберыце са спісу. Вы таксама можаце ўвесці значэнне.

Кіраўніцтва карыстальніка Synplify Pro для Microsemi Edition, кастрычнік 2014 г

Раздзел 4: Налада лагічнай сістэмы

Дакументы / Рэсурсы

Сінтэз ПЛІС на базе SYnOPSYS, Synplify Pro для Microsemi Edition [pdfКіраўніцтва карыстальніка
Сінтэз FPGA Synplify Pro для Microsemi Edition, Сінтэз Synplify Pro для Microsemi Edition, Synplify Pro для Microsemi Edition, Pro для Microsemi Edition, Microsemi Edition, Edition

Спасылкі

Кіраўніцтва карыстальніка

Кіраўніцтва карыстальніка SYnOPSYS FPGA Synthesis Synplify Pro для Microsemi Edition

FPGA Synthesis Synplify Pro для Microsemi Edition

Тэхнічныя характарыстыкі

Інфармацыя аб прадукце

Інструкцыя па ўжыванні прадукту

Глава 1: Уводзіны

Сфера прымянення дакумента

Пачатак працы

Карыстацкі інтэрфейс скончыўсяview

Глава 2: Патокі праектавання сінтэзу FPGA

Раздзел 3: Падрыхтоўка ўваходных дадзеных

FAQ

Пытанне: Ці магу я зрабіць копіі дакументацыі?

Пытанне: Як мне запусціць праграмнае забеспячэнне?

Пытанне: Якая аўдыторыя прызначана для гэтага кіраўніцтва?

Дакументы / Рэсурсы

Спасылкі

Пакінуць каментар

Адмяніць адказ