SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы

Synopsys FPGA синтезі – Microsemi шығарылымына арналған Synplify Pro
әр түрлі FPGA енгізуге арналған кешенді құрал болып табылады
пайдаланушыларға логикалық синтезде және дизайнда көмектесуге арналған мүмкіндіктер
ағындар.

Өнімді пайдалану нұсқаулары

1-тарау: Кіріспе

Бұл тарауда қорытынды берілгенview Synopsys FPGA және
Prototyping Products, FPGA Implementation Tools және Synopsys FPGA
Құрал мүмкіндіктері.

Құжаттың қолданылу аясы

Құжаттар жинағы өнім мүмкіндіктері туралы ақпаратты қамтиды
және FPGA синтезі мен дизайнына қызығушылық танытатын пайдаланушыларға арналған
ағындар.

Бастау

Бағдарламалық құралды пайдалануды бастау үшін оны берілгенге сәйкес іске қосыңыз
нұсқауларды қараңыз және көмек алу үшін пайдаланушы нұсқаулығын қараңыз.

Пайдаланушы интерфейсі аяқталдыview

Пайдаланушы интерфейсімен тиімді танысыңыз
бағдарламалық құрал мүмкіндіктерін шарлаңыз.

2-тарау: FPGA синтезін жобалау ағындары

Бұл тарауда FPGA үшін логикалық синтезді жобалау ағыны егжей-тегжейлі
синтез.

3-тарау: Енгізуді дайындау

Аралас тіл көзін қалай пайдалану керектігін біліңіз Files және Incremental
Енгізуді тиімді дайындауға арналған компилятор.

Ескерту: Байланысты кез келген шектеулерден хабардар болыңыз
Инкрементті компиляторды пайдалану арқылы.

Жиі қойылатын сұрақтар

С: Мен құжаттаманың көшірмелерін жасай аламын ба?

Ж: Иә, лицензиялық келісім ішкі көшірмелерді жасауға рұқсат береді
тек тиісті атрибуциямен пайдаланыңыз.

С: Бағдарламалық құралды қалай іске қосамын?

A: 1-тарауындағы «Бастау» бөлімін қараңыз
бағдарламалық құралды іске қосу туралы егжей-тегжейлі нұсқаулар алу үшін пайдаланушы нұсқаулығы.

С: Бұл пайдаланушы нұсқаулығының мақсатты аудиториясы қандай?

A: Пайдаланушы нұсқаулығы FPGA-ға қызығушылық танытқан адамдарға арналған
синтез және жобалау ағындары.

View Fullscreen

Synopsys FPGA синтезі
Microsemi шығарылымы үшін Synplify Pro
Пайдаланушы нұсқаулығы
2014 жылдың қазаны

Авторлық құқық туралы ескерту және меншіктік ақпарат
Copyright © 2014 Synopsys, Inc. Барлық құқықтар қорғалған. Бұл бағдарламалық құрал мен құжаттамада Synopsys, Inc компаниясының меншігі болып табылатын құпия және меншікті ақпарат бар. Бағдарламалық құрал мен құжаттама лицензиялық келісім бойынша қамтамасыз етілген және тек лицензиялық келісімнің талаптарына сәйкес пайдаланылуы немесе көшірілуі мүмкін. Бағдарламалық жасақтаманың және құжаттаманың ешбір бөлігін Synopsys, Inc. компаниясының алдын ала жазбаша рұқсатынсыз немесе лицензиялық келісімде тікелей көзделгендей, кез келген нысанда немесе кез келген тәсілмен, электронды, механикалық, қолмен, оптикалық немесе басқа жолмен көшіруге, беруге немесе аударуға болмайды.
Құжаттарды көшіру құқығы
Synopsys компаниясымен лицензиялық келісім лицензиатқа құжаттаманың көшірмелерін тек ішкі пайдалану үшін жасауға рұқсат береді.
Әрбір көшірме барлық авторлық құқықтарды, сауда белгілерін, қызмет көрсету белгілерін және егер бар болса, меншік құқықтары туралы ескертулерді қамтуы керек. Лицензиат барлық көшірмелерге реттік нөмірлер тағайындауы керек. Бұл көшірмелер мұқаба бетінде келесі белгілерді қамтуы керек:
«Бұл құжат Synopsys, Inc. рұқсатымен __________________________________________ және оның қызметкерлерінің ерекше пайдалануы үшін көшірілді. Бұл көшірме нөмірі __________.»
Тағайындалған жерді бақылау мәлімдемесі
Осы жарияланымдағы барлық техникалық деректер Америка Құрама Штаттарының экспорттық бақылау заңдарына бағынады. Америка Құрама Штаттарының заңына қайшы келетін басқа елдердің азаматтарына ақпаратты ашуға тыйым салынады. Қолданыстағы ережелерді анықтау және оларды сақтау оқырманның міндеті.
LO

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жауапкершіліктен бас тарту
SYNOPSYS, INC. ЖӘНЕ ОНЫҢ ЛИЦЕНЗОРЛАРЫ ОСЫ МАТЕРИАЛҒА ҚАТЫСТЫ КЕЗ КЕЛГЕН ТҮРЛЕРГЕ КЕПІЛДІК БЕРМЕЙДІ. МАҚСАТЫ.
Тіркелген сауда белгілері (®)
Синопсис, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Дизайн компиляторы, DesignWare, EMBED-IT!, Ресмилік, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, Identol, HSPI, HSPI, Lightdas METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR жад жүйесі, синдикатталған, Synplicity, Synplicity, Synplicity Pro, Synplicify Шектеулерді оңтайландыру ортасы, TetraMAX, UMRBus, VCS, Vera және YIELDirector — Synopsys, Inc. компаниясының тіркелген сауда белгілері.
Сауда белгілері (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DCly Professional, DCL Designer, UltraHD Design, Designwer DFTMAX, Silicon Direct Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL компиляторы, Hercules, иерархиялық оңтайландыру технологиясы, өнімділігі жоғары ASIC прототиптеу жүйесі, HSIMplus, i-Virtual Stepper, IICE, in-Sync, Jumpidem, Jumpiter, IntelliTan JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet, Planet, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, Жүйе құрастырушы, Жүйе дизайнері, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC және Worksheet Buffer Syn, Inc. сауда белгілері болып табылады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Қызмет көрсету белгілері (см)
MAP-in, SVP Café және TAP-in — Synopsys, Inc. компаниясының қызмет көрсету белгілері. SystemC — Open SystemC Initiative сауда белгісі және лицензия бойынша пайдаланылады. ARM және AMBA — ARM Limited компаниясының тіркелген сауда белгілері. Sabre - SabreMark Limited Partnership компаниясының тіркелген сауда белгісі және лицензия бойынша пайдаланылады. Барлық басқа өнім немесе компания атаулары олардың тиісті иелерінің сауда белгілері болуы мүмкін.
АҚШ-та 2014 жылдың қазан айында басылған

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Мазмұны

1-тарау: Кіріспе
Synopsys FPGA және прототиптеу өнімдері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA енгізу құралдары . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA құралының мүмкіндіктері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Құжаттың қолданылу аясы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Құжаттар жинағы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Аудитория. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Бастау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Бағдарламалық құралды іске қосу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Анықтама алу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Пайдаланушы интерфейсі аяқталдыview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2-тарау: FPGA синтезін жобалау ағындары
Логикалық синтезді жобалау ағыны. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3-тарау: Енгізуді дайындау
HDL көзін орнату Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL көзін жасау Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Мәтінмәндік анықтама өңдегішін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL көзін тексеру Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL көзін өңдеу Files кірістірілген мәтін өңдегішімен. . . . . . . . . . . . . . . . . . . . 35 Өңдеу терезесі теңшелімдерін орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Сыртқы мәтін өңдегішін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog кітапханасы үшін кітапхана кеңейтімдерін пайдалану Fileс . . . . . . . . . . . . . . . . . . . . . . . 42
Аралас тіл көзін пайдалану Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Инкрементті компиляторды пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Шектеулер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Құрылымдық Verilog ағынын пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Шектеулер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Шектеумен жұмыс істеу Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Шектеуді қашан пайдалану керек Files Бастапқы кодтың үстінде. . . . . . . . . . . . . . . . . . . . . . . . 53 Шектеу үшін мәтін өңдегішін пайдалану Files (Мұра) . . . . . . . . . . . . . . . . . . . . . . . . 54 Шектеуге арналған Tcl синтаксистік нұсқаулары Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Шектеуді тексеру Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4-тарау: Логикалық синтез жобасын орнату
Жобаны орнату Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Жоба жасау File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Бар жобаны ашу File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Жобаға өзгертулер енгізу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Жобаны орнату View Дисплей параметрлері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog ескі жобадағы жолдарды жаңарту Fileс . . . . . . . . . . . . . . . . . . . . 65
Жобаны басқару File Иерархия. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Теңшелетін қалталарды жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Те шелетін жоба алталарын манипуляциялау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Пайдаланушыны өңдеу Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Орнатуларды орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Бірнеше енгізулермен ж мыс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Логикалық синтезді іске асыру опцияларын орнату. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Құрылғы опцияларын орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Оңтайландыру опцияларын орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Ғаламдық жиілік пен шектеуді көрсету Fileс . . . . . . . . . . . . . . . . . . . . . . 80 Нәтиже опцияларын көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Уақыт есебінің шығысын көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog және VHDL опцияларын орнату. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Атрибуттар мен Директиваларды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL ішінде төлсипаттар мен директиваларды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilog ішінде төлсипаттар мен директиваларды көрсету. . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE өңдегішін пайдалану арқылы төлсипаттарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . 93 Шектеулерде атрибуттарды көрсету File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Іздеу Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 анықтау Files іздеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 сүзу Files іздеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Іздеуді бастау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 іздеу нәтижелері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Мұрағаттау Files және жобалар. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Жобаны мұрағаттау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Жобаны мұрағаттан шығару . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны көшіру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5-тарау: Шектеулерді көрсету
SCOPE өңдегішін пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 SCOPE өңдегішінде шектеулер жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 FDC үлгісі пәрменімен шектеулер жасау . . . . . . . . . . . . . . . . 116
SCOPE шектеулерін анықтау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Аумақ шектеулерін енгізу және өңдеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Сағат пен жол шектеулерін орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Енгізу жəне шығыс шектеулерін анықтау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Стандартты енгізу/шығару тақтасының түрлерін көрсету. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL пайдалану View SCOPE GUI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Шектеулерді енгізу және өңдеу бойынша нұсқаулар . . . . . . . . . . . . . . . . . . . . . . . . 127
Уақыт бойынша ерекше жағдайларды көрсету. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Уақыт ерекшеліктері үшін бастап/қайту/өткізу нүктелерін анықтау. . . . . . . . . . . . . . . . . 130 Көп циклді жолдарды анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Жалған жолдарды анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Tcl көмегімен нысандарды табу табу және кеңейту. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl find үшін іздеу үлгілерін көрсету. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Нақтылау Tcl Нәтижелерін -сүзгі арқылы табу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Жинақтарды анықтау үшін Tcl Find пәрменін пайдалану. . . . . . . . . . . . . . . . . . . . . 138 Tcl пайдалану Жиындарды анықтау пәрменін кеңейтіңіз. . . . . . . . . . . . . . . . . . 140 Tcl тексеру Нәтижелерді табу және кеңейту. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl пайдалану Пакет режимінде табу және кеңейту . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Жинақтарды пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Жинақтарды анықтау әдістерін салыстыру . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE жиындарын жасау ж не пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Tcl пәрмендерін пайдаланып жинақтарды жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewTcl пәрмендерімен жинақтарды енгізу және өңдеу . . . . . . . . . . . . . . . 150
SDC FDC түрлендіру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE өңдегішін пайдалану (бұрынғы). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE шектеулерін енгізу және өңдеу (бұрынғы) . . . . . . . . . . . . . . . . . . . . . 157 SCOPE уақыт шектеулерін көрсету (бұрынғы) . . . . . . . . . . . . . . . . . . . . . . . 159 Әдепкі шектеулерді енгізу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Сағат пен жол шектеулерін орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Сағаттарды анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Енгізу және шығыс шектеулерін анықтау (бұрынғы) . . . . . . . . . . . . . . . . . . . . . . . 169 Жалған жолдарды анықтау (мұра) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

6-тарау: Нәтижелерді синтездеу және талдау
Дизайныңызды синтездеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Логикалық синтезді орындау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Жұмысты басқару үшін жаңартылған тексеруді пайдалану . . . . . . . . . . . . . . . . . . . . . . 174
Журнал тексерілуде File Нәтижелер. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewжурналмен жұмыс істеу File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Арнайы есептерге жылдам қатынасу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Нәтижелерге қашықтан қол жеткізу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Журналды пайдаланып нәтижелерді талдау File Есептер. . . . . . . . . . . . . . . . . . . . . . . . . 189 Көру терезесін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Ресурстарды пайдалануды тексеру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Хабарламаларды өңдеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Хабардағы нәтижелерді тексеру Viewе. . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Хабардағы хабарларды сүзу Viewе. . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Пәрмен жолынан хабарларды сүзу . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Tcl сценарийімен хабарды сүзуді автоматтандыру. . . . . . . . . . . . . . . . . . . . . . . . 198 Журнал File Хабарды басқару элементтері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Өңдеу туралы ескертулер . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Қатеде Жалғастыруды пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Компиляция нүктесінің синтезі үшін Қате бойынша Жалғастыруды пайдалану . . . . . . . . . . . . . . . . . . . 203
7-тарау: HDL Analyst және FSM көмегімен талдау Viewer
Схема бойынша жұмыс Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL талдаушысы арасындағы айырмашылық Viewс . . . . . . . . . . . . . . . . . . . . . . . . 209 ашу Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewНысан сипаттары. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 RTL/технологияда нысандарды таңдау Viewс . . . . . . . . . . . . . . . . . . . . . . . 215 Көп парақ схемаларымен жұмыс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Арасында жылжыту Views схемалық терезеде. . . . . . . . . . . . . . . . . . . . . . . 218 Баптау схемасы View Параметрлер. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows жүйесін басқару . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Дизайн иерархиясын зерттеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Дизайн иерархиясын иерархия шолушысымен аралау . . . . . . . . . . . . . . . . 222 Нысан иерархиясын басу/қалқыту арқылы зерттеу . . . . . . . . . . . . . . . . . . . . . . . 223 Мөлдір даналардың нысан иерархиясын зерттеу . . . . . . . . . . . . . . . . . . . 228
Объектілерді табу. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 HDL Analyst ішіндегі нысандарды табу үшін шолу Viewс . . . . . . . . . . . . . . . . . . . . . . . 230 Табуды иерархиялық және шектелген іздеулер үшін пайдалану . . . . . . . . . . . . . . . . . . . . 232 Табу пәрменімен қойылмалы таңбаларды пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Іздеулерді нақтылау үшін Табуды сүзумен біріктіру . . . . . . . . . . . . . . . . . . . . . . 240 Шығатын желі тізімін іздеу үшін Find пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Айқастыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/технология ішіндегі кросс-зерттеу View . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/технологиядан кросс-зерттеу View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Мәтін өңдегішінің терезесінен қиылысу. . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl скрипт терезесінен қиылысу. . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM жүйесінен қиылысу Viewе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
HDL Analyst құралымен талдау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewДизайн иерархиясы және мәтінмәні. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Сүзгі схемалары . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Кеңейту PIN және желі логикасы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Кеңейту және Viewing Қосылымдар. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Схемалық иерархияны тегістеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Жасауларды талдау кезінде жадты пайдалануды азайту . . . . . . . . . . . . . . . . . . . 267
FSM пайдалану Viewе. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
8-тарау: Уақытты талдау
Схемадағы уақытты талдау Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewУақыт туралы ақпарат . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Схемадағы уақыт туралы ақпаратты аннотациялау Viewс . . . . . . . . . . . . . . . . . . 275 RTL ішіндегі сағат ағаштарын талдау View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewКритикалық жолдар. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Теріс бос уақытты өңдеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
STA көмегімен теңшелетін уақыт есептерін жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Талдау дизайнының шектеулерін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Талдау жасау шектеулерін пайдалану сценарийлері . . . . . . . . . . . . . . . . . . . . . . 285 ADC жасау File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Нысан атауларын adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Автоматты шектеулерді пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Автоматты шектеулердің нәтижелері . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9-тарау: Жоғары деңгейлі нысандарды шығару
Синтезге арналған қара жәшіктерді анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog бағдарламасында қара жәшіктер мен енгізу/шығаруларды құру . . . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL ішінде қара жәшіктер мен енгізу/шығаруларды жасау . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Қара жәшік уақыт шектеулерін қосу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Қара жәшіктің басқа атрибуттарын қосу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Синтезге арналған күй машиналарын анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Verilog ішіндегі күй машиналарын анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 VHDL ішіндегі күй машиналарын анықтау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Атрибуттары мен директивалары бар FSMs көрсету . . . . . . . . . . . . . . . . . . . . . . . . 309
Қауіпсіз FSMs көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Автоматты ЖЖҚ қорытындысы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Блок ЖЖҚ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 ЖЖҚ атрибуттары. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Қорытынды блок ЖЖҚ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
ЖЖҚ инициализациясы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Verilog жүйесінде ЖЖҚ инициализациясы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 VHDL жүйесінде ЖЖҚ инициализациясы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
10-тарау: Дизайн деңгейіндегі оңтайландыруларды көрсету
Оңтайландыруға арналған кеңестер. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Жалпы оңтайландыру кеңестері . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Аймақ үшін оңтайландыру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Уақытты реттеу үшін оңтайландыру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Қайталау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Қайталау уақытын басқару . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Мысampле . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Есепті қайталау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Уақытты қайта құру қалай жұмыс істейді . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Нысандарды оңтайландырудан сақтау . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Сақтау немесе репликация үшін syn_keep пайдалану . . . . . . . . . . . . . . . . . . . . . . . 343 Иерархияны тегістеуді басқару . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Иерархияны сақтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanout оңтайландыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Fanout шектерін орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Буферлеуді және репликацияны басқару . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Ресурстарды ортақ пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Енгізу/шығаруларды енгізу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Күй машиналарын оңтайландыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Күй машиналарын қашан оңтайландыру керектігін шешу . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM компиляторын іске қосу LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorer бағдарламасын іске қосу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Зондтарды кірістіру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Бастапқы кодта зондтарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Зерттеу атрибуттарын интерактивті түрде қосу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11-тарау: Компиляция нүктелерімен жұмыс істеу
Нүкте негіздерін құрастыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 АдванtagCompile Point Design es. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Қолмен құрастыру нүктелері . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Кірістірілген компиляция нүктелері. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Нүкте түрлерін құрастыру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Нүктелік синтез негіздерін құрастыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Компиляция нүктесінің шектеуі Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Интерфейс логикалық үлгілері . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Компиляция нүктелеріне арналған интерфейс уақыты . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Нүкте синтезін құрастыру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Инкрементті компиляция нүктелерінің синтезі . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Компиляция нүктесінің уақыт шектеулерінің алға-аннотациясы . . . . . . . . . . . . . . . . 384
Компиляция нүктелерін синтездеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Қолмен құрастыру нүктелерінің ағыны . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Жоғарғы деңгейдегі шектеулерді жасау File Компиляция нүктелері үшін. . . . . . . . . . . . . . . . 388 Қолмен құрастыру нүктелерін анықтау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Компиляция нүктесі деңгейінде шектеулерді орнату . . . . . . . . . . . . . . . . . . . . . . . . 391 Құрастыру нүктесінің нәтижелерін талдау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Компиляция нүктелерін басқа мүмкіндіктермен пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Компиляция нүктелерін көп өңдеумен біріктіру . . . . . . . . . . . . . . . . . . . . . . . 396
Инкрементті қайта синтездеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Компиляция нүктелерін қадам бойынша қайта синтездеу . . . . . . . . . . . . . . . . . . . . . . . . . 397
12-тарау: IP кірісімен жұмыс
SYNCore көмегімен IP құру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore көмегімен FIFO көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore көмегімен жедел жадтарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore көмегімен байт-қосатын жедел жадтарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore көмегімен ROM файлдарын көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 SYNCore көмегімен қосқыш/азайтқыштарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . 427 SYNCore көмегімен есептегіштерді көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP шифрлау ағыны. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 астамview Synopsys FPGA IP ағынының. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Шифрлау және шифрды шешу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Шифрланған IP-мен жұмыс істеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

IP-ді шифрлау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP мекенжайын encryptP1735.pl сценарийімен шифрлау. . . . . . . . . . . . . . . . . . . . . . . . . 448 IP мекенжайын encryptIP сценарийімен шифрлау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Сценарийді шығару әдісін көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP бумасын дайындау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Гиперкөзді пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Прототиптеу үшін гиперкөзді пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP дизайндары үшін гиперкөзді пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . IP дизайн иерархиясы арқылы 460 ағынды сигналдар. . . . . . . . . . . . . . . 461
13-тарау: Өнімділік үшін процестерді оңтайландыру
Пакеттік режимді пайдалану. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Жобада пакеттік режимді іске қосу File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl сценарийімен пакеттік режимді іске қосу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Кезекте тұру лицензиялары . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Tcl сценарийлерімен және командаларымен жұмыс істеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl пәрмендері мен сценарийлерін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Тапсырма сценарийін жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Параллель тапсырмалар санын орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl синтез сценарийін жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Әртүрлі сағат жиіліктерін қолданып көру үшін Tcl айнымалыларын пайдалану. . . . . . . . . . . . . . . . . . 476 Бірнеше мақсатты технологияларды қолданып көру үшін Tcl айнымалыларын пайдалану . . . . . . . . . . . . . . . . . 478 Сценариймен төменнен жоғарыға синтезді орындау . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
synhooks.tcl көмегімен ағындарды автоматтандыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
14-тарау: Көп өңдеуді пайдалану
Компиляция нүктелерімен көп өңдеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Ең көп параллель тапсырмаларды орнату . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Лицензияны пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
15-тарау: Microsemi конструкциялары үшін оңтайландыру
Microsemi дизайндарын оңтайландыру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Алдын ала анықталған микрожартылай қара жәшіктерді пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen макростарын пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Радхард конструкцияларымен жұмыс істеу . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Бастапқы кодта syn_radhardlevel көрсету . . . . . . . . . . . . . . . . . . . . . . . 490 LO
16-тарау: Синтез нәтижесімен жұмыс істеу
Ақпаратты P&R құралдарына беру. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Бекіту орындарын анықтау. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Microsemi автобус порттары үшін орындарды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . 495 Макросты және тіркеуді орналастыруды көрсету . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Жеткізушіге арналған шығысты жасау . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Жеткізушіге мақсатты нәтиже беру . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlist пішімдерін теңшеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
17-тарау: Синтезден кейінгі операцияларды орындау
Синтезден кейін P&R автоматты түрде іске қосу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Анықтау құралдарымен жұмыс. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Synplify Pro құралынан іске қосу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Identify іске қосу кезіндегі ақауларды өңдеу . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Анықтау құралын пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Анықтау құралымен компиляция нүктелерін пайдалану . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
VCS құралымен модельдеу. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-ТАРАУ
Кіріспе
Synplify Pro® бағдарламалық құралына бұл кіріспе төмендегілерді сипаттайды:
· Synopsys FPGA және прототиптеу өнімдері, 16-бетте · Құжат көлемі, 21-бетте · Жұмысты бастау, 22-бетте · Пайдаланушы интерфейсі аяқталдыview, 24-бетте

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-тарау: Кіріспе

Synopsys FPGA және Prototyping Products

Synopsys FPGA және Prototyping Products
Келесі суретте өнімдердің Synopsys FPGA және Prototyping тобы көрсетілген.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Synopsys FPGA және Prototyping Products

1-тарау: Кіріспе

FPGA енгізу құралдары
Synplify Pro және Synplify Premier өнімдері FPGA (далалық бағдарламаланатын қақпа массивтері) және CPLD (күрделі бағдарламаланатын логикалық құрылғылар) үшін арнайы әзірленген RTL синтезінің құралдары болып табылады.

Synplify Pro Synthesis бағдарламалық құралы
Synplify Pro FPGA синтезінің бағдарламалық құралы өнімділігі жоғары, үнемді FPGA конструкцияларын шығаруға арналған іс жүзінде салалық стандарт болып табылады. Оның бірегейі
Behavior Extracting Synthesis Technology® (BEST) алгоритмдері, орындаңыз
RTL кодын арнайы FPGA логикасына синтездеу алдында жоғары деңгейлі оңтайландырулар. Бұл тәсіл FPGA бойынша жоғары оңтайландыруға, жылдам орындалу уақытына және өте үлкен дизайнды өңдеуге мүмкіндік береді. Synplify Pro бағдарламалық құралы ең соңғы VHDL және Verilog тіл конструкцияларын, соның ішінде SystemVerilog және VHDL 2008 тілдерін қолдайды. Құрал бір дизайн жобасынан FPGA құрылғылары мен жеткізушілер арасында жылдам және оңай қайта бағдарлауға мүмкіндік беретін технологияға тәуелсіз.

Synplify Premier Synthesis бағдарламалық құралы
Synplify Premier функционалдығы - Synplify Pro құралының үстіңгі жиыны, FPGA-ны ең жоғары енгізу және жөндеу ортасын қамтамасыз етеді. Ол озық FPGA дизайнерлеріне арналған құралдар мен технологиялардың жан-жақты жиынтығын қамтиды, сонымен қатар FPGA негізіндегі жалғыз прототиптерге бағытталған ASIC прототиптері үшін синтез қозғалтқышы ретінде қызмет етеді.
Synplify Premier өнімі дизайнды жүзеге асырудың және жөндеудің ең тиімді әдісімен жалғыз FPGA-ға бағытталған FPGA дизайнерлерін де, ASIC прототиптерін де ұсынады. Дизайнды іске асыру жағында ол уақытты жабу, логикалық тексеру, IP пайдалану, ASIC үйлесімділігі және DSP енгізу функционалдығын, сондай-ақ FPGA жеткізушісінің серверлік құралдарымен тығыз интеграцияны қамтиды. Түзету жағында ол жөндеу процесін күрт жеделдететін FPGA-ны жүйелік тексеруді қамтамасыз етеді, сонымен қатар қиын дизайн мәселелерін табудың жылдам және қосымша әдісін қамтиды.

Synopsys FPGA құралының мүмкіндіктері
Бұл кесте Synplify Pro, Synplify, Synplify Premier және Synplify Premier with Design Planner өнімдеріндегі негізгі функцияларды ажыратады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-тарау: Кіріспе

Synopsys FPGA және Prototyping Products

Synplify Synplify Pro

Өнімділік

Мінез-құлықты экстракциялау синтезі

Technology® (BESTTM)

Жеткізуші жасаған негізгі/IP

Қолдау (белгілі бір технологиялар)

FSM компиляторы

FSM Explorer

Қақпа сағатын түрлендіру

Құбырларды тіркеу

Қайталауды тіркеңіз

SCOPE® шектеу енгізуі

Жоғары сенімділік ерекшеліктері

Біріктірілген орын және маршрут

Талдау

HDL талдаушысы®

Опция

Уақыт анализаторы

Нүктеден нүктеге

FSM Viewer

Айқас зерттеу

Зерттеу нүктесін жасау

Identify® Instrumentor

Түзетушіні анықтау

Қуатты талдау (SAIF)

Физикалық дизайн

Дизайн жоспары File

Аймақтарға логикалық тапсырма беру

Премьераны синхрондау
x
x
ххххххх
xx
ххххх

Premier DP синхрондау
x
x
ххххххх
xx
ххххх
xx

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Synopsys FPGA және Prototyping Products

1-тарау: Кіріспе

Аймақты бағалау және аймақ сыйымдылығын пин тағайындау Физикалық оңтайландырулар Физикалық синтез Физикалық талдаушы Synopsys DesignWare® Foundation кітапханасының орындалу уақыты иерархиялық дизайн Жетілдірілген оңтайландыру Жылдам синтез көп өңдеу Қате бойынша құрастыру Команда дизайны Аралас тілдік дизайн Құрастыру ұпайлары иерархиялық дизайн License MoUI (тек MoUI) (Қалқымалы лицензиялар) Пакеттік режим P&R P&R деректерін ресми тексерудің кері аннотациясы

Synplify Synplify Pro

ххх

–

Интеграцияны анықтау

Шектеулі

Премьераны синхрондау
ХХХ
хххх
ххх
x
x Логикалық синтез режимі x

Premier DP синхрондау
x
хххх
хххх
ххх
x
xx Логикалық синтез режимі
x

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-тарау: Кіріспе

Synopsys FPGA және Prototyping Products

P&R Data Design Environment Мәтіндік редакторының кері аннотациясы View Қарау терезесі Хабарлама терезесі Tcl терезесі Бірнеше енгізулер Жеткізуші технологиясын қолдау Прототиптеу мүмкіндіктері Орындау уақыты мүмкіндіктері Компиляция нүктелері Шлюзі бар сағатты түрлендіру Қате бойынша құрастыру

Synplify Synplify Pro

Премьераны синхрондау
xxxxx Таңдалған
ххх

Premier DP синхрондау
x
xxxxx Таңдалған
ххх

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Құжаттың қолданылу аясы

1-тарау: Кіріспе

Құжаттың қолданылу аясы
Төменде осы құжаттың ауқымы мен мақсатты аудитория түсіндіріледі.

Құжаттар жинағы
Бұл пайдаланушы нұсқаулығы анықтамалық нұсқаулық пен оқу құралын қамтитын құжаттар жинағының бөлігі болып табылады. Ол жинақтағы басқа құжаттармен бірге пайдалануға арналған. Ол әдеттегі тапсырмаларды орындау үшін Synopsys FPGA бағдарламалық құралын пайдалану жолын сипаттауға шоғырланған. Бұл мынаны білдіреді:
· Пайдаланушы нұсқаулығы әдеттегі тапсырмаларды орындау үшін қажетті опцияларды ғана түсіндіреді
нұсқаулықта сипатталған. Ол әрбір қол жетімді пәрмен мен опцияны сипаттамайды. Барлық пәрмен опциялары мен синтаксистің толық сипаттамаларын алу үшін Пайдаланушы интерфейсі астам бөлімін қараңызview Synopsys FPGA синтезінің анықтамалық нұсқаулығындағы тарау.
· Пайдаланушы нұсқаулығы тапсырмаға негізделген ақпаратты қамтиды. Бөлу үшін
ақпарат қалай ұйымдастырылған, 22-бетте Анықтама алу бөлімін қараңыз.

Аудитория
Synplify Pro бағдарламалық құралы FPGA жүйесін әзірлеушіге бағытталған. Сіз төмендегілер туралы хабардарсыз деп болжанады:
· Дизайн синтезі · RTL · FPGAs · Verilog/VHDL

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-тарау: Кіріспе

Бастау

Бастау
Бұл бөлім Synopsys FPGA синтезінің бағдарламалық құралын қалай бастау керектігін көрсетеді. Ол келесі тақырыптарды сипаттайды, бірақ лицензиялау және орнату туралы орнату нұсқауларындағы ақпаратты алмастырмайды:
· Бағдарламалық құралды іске қосу, 22-бетте · Анықтама алу, 22-бетте

Бағдарламалық құралды іске қосу
1. Егер мұны әлі жасамаған болсаңыз, орнату нұсқауларына сәйкес Synopsys FPGA синтезінің бағдарламалық құралын орнатыңыз.
2. Бағдарламалық құралды іске қосыңыз.
Windows платформасында жұмыс істеп жатсаңыз, таңдаңыз
Бастау түймешігіндегі Бағдарламалар->Синопсис->өнім нұсқасы.
UNIX платформасында жұмыс істеп жатсаңыз, сәйкесті теріңіз
пәрмен жолындағы пәрмен:
synplify_pro
· Пәрмен синтез құралын іске қосады және Жоба терезесін ашады. Егер
сіз бағдарламалық құралды бұрын іске қосқан болсаңыз, терезе алдыңғы жобаны көрсетеді. Интерфейс туралы қосымша ақпарат алу үшін Пайдаланушы интерфейсі астам бөлімін қараңызview Анықтамалық нұсқаулықтың тарауы.

Көмек алу
Synopsys қолдау қызметіне қоңырау шалмас бұрын құжатталған ақпаратты қараңыз. Ақпаратқа Анықтама мәзірінен онлайн қатынасуға болады немесе PDF нұсқасын қараңыз. Төмендегі кесте ақпараттың қалай ұйымдастырылғанын көрсетеді.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Бастау
Анықтама алу үшін… Бағдарламалық құрал мүмкіндіктерін пайдалану Қалай…
Ағын туралы ақпарат
Қате туралы хабарлар Лицензиялау Атрибуттары мен директивалары Синтез мүмкіндіктері Тіл және синтаксис Tcl синтаксисі Tcl синтез командалары Өнім жаңартулары

1-тарау: Кіріспе
Synopsys FPGA Synthesis пайдаланушы нұсқаулығын қараңыз... Synopsys FPGA Synthesis пайдаланушы нұсқаулығы, қолдау туралы қолданба ескертпелері web сайты Synopsys FPGA Synthesis пайдаланушы нұсқаулығы, қолдау туралы қолданба жазбалары web сайт Онлайн анықтама (Анықтама->Қате туралы хабарларды таңдаңыз) Synopsys SolvNet Webсайты Synopsys FPGA синтезінің анықтамалық нұсқаулығы Synopsys FPGA синтезінің анықтамалық нұсқаулығы Synopsys FPGA синтезінің анықтамалық нұсқаулығы Онлайн анықтама (Анықтама->Tcl анықтамасын таңдаңыз) Synopsys FPGA синтезінің анықтамалық нұсқаулығы Synopsys FPGA синтезінің анықтамалық нұсқаулығы (Web мәзір командалары)

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

1-тарау: Кіріспе

Пайдаланушы интерфейсі аяқталдыview

Пайдаланушы интерфейсі аяқталдыview
Пайдаланушы интерфейсі (UI) Жоба деп аталатын негізгі терезеден тұрады view, және арнайы терезелер немесе views әртүрлі тапсырмалар үшін. Мүмкіндіктердің әрқайсысы туралы толық ақпаратты Пайдаланушы интерфейсі 2-тарауынан қараңызview Synopsys FPGA синтезі бойынша анықтамалық нұсқаулық.

Synplify Pro интерфейсі

Түйме тақтасы

Құралдар тақтасы жобасы view

Күй

Іске асыру нәтижелері view

Қол жеткізу үшін қойындылар views

Tcl Script/Messages терезесі LO

Қарау терезесі

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

2-ТАРАУ
FPGA синтезін жобалау ағындары
Бұл тарауда 26-бетте логикалық синтезді жобалау ағыны сипатталады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

2-тарау: FPGA синтезін жобалау ағындары

Логикалық синтезді жобалау ағыны

Synopsys FPGA құралдары алдымен RTL көзін технологияға тәуелсіз логикалық құрылымдарға құрастыру, содан кейін логиканы технологияға арналған ресурстарға оңтайландыру және салыстыру арқылы логиканы синтездейді. Логикалық синтезден кейін құрал жеткізушіге арналған желі тізімі мен шектеуді жасайды file орын және маршрут (P&R) құралына кіріс ретінде пайдалануға болады.
Келесі суретте логикалық синтез үшін пайдаланылатын фазалар мен құралдар және кейбір негізгі кірістер мен шығыстар көрсетілген. Бұл ағын үшін Synplify Pro синтез бағдарламалық құралын пайдалануға болады. Интерактивті уақытты талдау міндетті емес. Ағын жеткізушінің шектеуін көрсетсе де fileP&R құралына тікелей кірістер ретінде оларды қосу керек files қара жәшіктердің уақытын анықтауға арналған синтез жобасына.

Synopsys FPGA құралы

RTL

RTL компиляциясы

FDC

Логикалық синтез

Синтезделген желі тізімі Синтез шектеулері Жеткізуші шектеулері
Жеткізу құралы
Орын және маршрут

Логикалық синтез процедурасы

Арнайы дизайнға негізделген қадамдық нұсқаулары бар дизайн ағыны үшін

деректерден оқу құралын жүктеп алыңыз webсайт. Келесі қадамдар қорытындыланады

дизайнды синтездеу процедурасы, ол да суретте көрсетілген

келесі фигура.

1. Жоба жасаңыз.

2. Дереккөзді қосыңыз fileжобаға.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді жобалау ағыны

2-тарау: FPGA синтезін жобалау ағындары

3. Дизайн үшін атрибуттар мен шектеулерді орнатыңыз.
4. Implementation Options диалогтық терезесінде іске асыру опцияларын орнатыңыз.
5. Логикалық синтезді іске қосу үшін Іске қосу түймесін басыңыз.
6. Журнал сияқты құралдарды пайдаланып нәтижелерді талдаңыз file, HDL Analyst схемасы views, Хабар терезесі және қарау терезесі.
Дизайнды аяқтағаннан кейін шығысты пайдалануға болады files жеткізуші құралымен орын және маршрутты іске қосу және FPGA енгізу.
Төмендегі суретте ағынның негізгі қадамдары көрсетілген:

Жоба жасау
Дереккөзді қосу Files
Шектеулерді орнату
Параметрлерді орнатыңыз
Бағдарламалық құралды іске қосыңыз
Нәтижелерді талдау Мақсаттар орындалмады ма?
Иә Орын және маршрут

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

2-тарау: FPGA синтезін жобалау ағындары

Логикалық синтезді жобалау ағыны

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-ТАРАУ
Енгізуді дайындау
Дизайнды синтездеу кезінде екі түрін орнату керек files: HDL fileдизайныңызды және жобаңызды сипаттайтын с fileдизайнды басқару үшін. Бұл тарауда оларды орнату процедуралары сипатталады files және жоба. Ол мыналарды қамтиды:
· HDL көзін орнату Files, 30-бетте · Аралас тіл көзін пайдалану Files, 44-бетте · Қосымша компиляторды пайдалану, 49-бетте · Құрылымдық Verilog ағынын пайдалану, 51-бетте · Шектеумен жұмыс істеу Files, 53-бетте

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

HDL көзін орнату Files
Бұл бөлімде дереккөзді орнату жолы сипатталады fileс; жоба file орнату Жобаны орнату бөлімінде сипатталған Files, 58-бетте. Дереккөз files Verilog немесе VHDL болуы мүмкін. құрылымдау туралы ақпарат алу үшін files синтездеу үшін Анықтамалық нұсқаулықты қараңыз. Бұл бөлімде келесі тақырыптар талқыланады:
· HDL көзін жасау Files, 30-бетте · Мәтінмәндік анықтама өңдегішін пайдалану, 32-бетте · HDL көзін тексеру Files, 34-бетте · HDL көзін өңдеу Files кірістірілген мәтін өңдегішімен, 35-бетте · Сыртқы мәтін өңдегішін пайдалану, 41-бетте · Өңдеу терезесі теңшелімдерін орнату, 39-бетте · Verilog Library үшін кітапхана кеңейтімдерін пайдалану Files, 42-бетте

HDL көзін жасау Files
Бұл бөлім дереккөзді жасау үшін кірістірілген мәтін өңдегішін пайдалану жолын сипаттайды fileс, бірақ ненің егжей-тегжейіне кірмейді files қамтиды. Нені қосуға болатыны және нені қосуға болмайтыны туралы мәліметтерді, сондай-ақ жеткізушіге қатысты ақпаратты Анықтамалық нұсқаулықтан қараңыз. Егер сізде дереккөз бар болса files, синтаксисті тексеру немесе өңдеу үшін мәтіндік редакторды пайдалануға болады file (HDL көзін тексеру бөлімін қараңыз Files, 34-бетте және HDL көзін өңдеу Files кірістірілген мәтін өңдегішімен, 35-бетте).
Дереккөз үшін Verilog немесе VHDL пайдалануға болады fileс. The filev (Verilog) немесе vhd (VHDL) бар file сәйкесінше кеңейтімдер. Verilog және VHDL пайдалана аласыз files бірдей дизайнда. Verilog және VHDL кірісінің қоспасын пайдалану туралы ақпарат алу үшін files, Аралас тіл көзін пайдалану бөлімін қараңыз Files, 44-бетте.
1. Жаңа көз жасау үшін file немесе HDL түймесін басыңыз file белгішесі ( ) немесе келесіні орындаңыз:
таңдаңыз File->Жаңа немесе Ctrl-n пернелерін басыңыз.
Жаңа тілқатысу терезесінде көздің түрін таңдаңыз file жасағың келеді,
Verilog немесе VHDL. NotLeOth, көзде SystemVerilog құрылымдары бар Verilog конструкциялары үшін мәтінмәндік анықтама өңдегішін пайдалануға болады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

file. Қосымша ақпаратты Мәтінмәндік анықтама өңдегішін пайдалану, 32-бетте бөлімінен қараңыз.
Verilog 2001 пішімін немесе SystemVerilog қолданбасын пайдалансаңыз, синтезді іске қоспас бұрын Verilog 2001 немесе System Verilog опциясын қосқаныңызға көз жеткізіңіз (Жоба->Орындау опциялары->Verilog қойындысы). Әдепкі Verilog file жаңа жобаларға арналған пішім SystemVerilog.

үшін атау мен орынды теріңіз file және OK түймесін басыңыз. Бос өңдеу
сол жақтағы жол нөмірлері бар терезе ашылады.
2. Терезеде бастапқы ақпаратты теріңіз немесе оны қиып, қойыңыз. HDL көзін өңдеу бөлімін қараңыз FileӨңдеу терезесінде жұмыс істеу туралы қосымша ақпаратты кірістірілген мәтін өңдегішімен 35-бетте қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

Ең жақсы синтез нәтижелері үшін Анықтамалық нұсқаулықты тексеріңіз және қол жетімді құрылымдарды және жеткізушіге тән атрибуттар мен директиваларды тиімді пайдаланып жатқаныңызға көз жеткізіңіз.
3. file таңдау арқылы File->Сақтау немесе Сақтау белгішесін ( ).
Дереккөзді жасағаннан кейін file, HDL көзін тексеру бөлімінде сипатталғандай дұрыс синтаксистің бар-жоғын тексеруге болады Files, 34-бетте.

Мәтінмәндік анықтама өңдегішін пайдалану
Verilog дизайнын жасағанда немесе ашқанда file, көздегі Verilog/SystemVerilog конструкцияларымен кодтауға көмектесу үшін терезенің төменгі жағында көрсетілген Контекстік анықтама түймесін пайдаланыңыз. file немесе Tcl шектеу пәрмендерін Tcl file.
Мәтінмәндік анықтама өңдегішін пайдалану үшін:
1. Осы мәтіндік редакторды көрсету үшін Мәтінмәндік анықтама түймешігін басыңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

2. Терезенің сол жағындағы құрылымды таңдаған кезде, құрылымға арналған онлайн анықтама сипаттамасы көрсетіледі. Таңдалған құрылымда бұл мүмкіндік қосылған болса, онлайн анықтама тақырыбы терезенің жоғарғы жағында көрсетіледі және сол құрылымның жалпы коды немесе пәрмен үлгісі төменгі жағында көрсетіледі.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

3. Үлгі кірістіру түймесі де қосылған. Үлгіні кірістіру түймешігін басқан кезде, үлгі терезесінде көрсетілген код немесе пәрмен сіздің үлгіңізге енгізіледі. file курсор орналасқан жерде. Бұл кодты немесе пәрменді оңай енгізуге және оны синтездейтін дизайн үшін өзгертуге мүмкіндік береді.
4. Үлгінің бөліктерін ғана көшіргіңіз келсе, кірістіргіңіз келетін кодты немесе пәрменді таңдап, Көшіру түймесін басыңыз. Содан кейін оны өзіңіздің файлыңызға қоюға болады file.

HDL көзін тексеру Files

Бағдарлама HDL көзін автоматты түрде тексереді files оларды құрастырған кезде, бірақ синтезден бұрын бастапқы кодты тексергіңіз келсе, келесі процедураны пайдаланыңыз. Синтез бағдарламалық құралында тексерудің екі түрі бар: синтаксис және синтез.

1. Көзді таңдаңыз fileтексергіңіз келеді.
Барлық дереккөзді тексеру үшін files жобада, барлығын таңдауды алып тастаңыз fileлар
жоба тізімін және ешқайсысының болмауын тексеріңіз files белсенді терезеде ашық. Егер сізде белсенді дереккөз болса file, бағдарламалық құрал тек белсендіні тексереді file.
Жалғызды тексеру үшін file, ашыңыз file бірге File->Ашыңыз немесе екі рет басыңыз
file Жоба терезесінде. Егер сізде біреуден көп болса file ашыңыз және олардың тек біреуін тексергіңіз келсе, курсорды сәйкес жерге қойыңыз file белсенді терезе екеніне көз жеткізу үшін терезе.

2. Синтаксисті тексеру үшін Run->Syntax Check тармағын таңдаңыз немесе Shift+F7 пернелерін басыңыз.

Бағдарламалық құрал дұрыс емес кілт сөздер мен тыныс белгілері сияқты синтаксистік қателерді анықтайды және кез келген қателерді бөлек журналда хабарлайды. file (синтаксис.лог). Егер қателер анықталмаса, оның төменгі жағында сәтті синтаксистік тексеру хабарланады file.

3. Синтезді тексеруді орындау үшін Run->Synthesis Check пәрменін таңдаңыз немесе Shift+F8 пернелерін басыңыз.

Бағдарламалық құрал қате кодталған сияқты аппараттық құралға қатысты қателерді анықтайды

флип-флоптар және кез келген қателерді бөлек журналда хабарлайды file (синтаксис.лог). Бар болса

қателер жоқ болса, оның төменгі жағында сәтті синтаксистік тексеру хабарланады

file.

4. Қайтаview syntax.log ашу арқылы қателер file сұралған кезде қате туралы хабарды табу үшін «Табу» түймесін пайдаланыңыз (@E іздеңіз). белгішесін екі рет басыңыз

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

5 таңбалы қате коды немесе хабарлама мәтінін басып, қате туралы хабарламаның онлайн анықтамасын көрсету үшін F1 пернесін басыңыз.
5. syntax.log ішіндегі хабар мәтінін екі рет басу арқылы қатеге жауапты код бөлігін табыңыз. file. Мәтіндік редактор терезесі сәйкес дереккөзді ашады file және қатені тудырған кодты бөлектейді.
6. Барлық синтаксис пен синтез қателері түзетілгенше 4 және 5-қадамдарды қайталаңыз.
Хабарламаларды қателер, ескертулер немесе ескертпелер деп бөлуге болады. Review барлық хабарларды жіберіп, қателерді түзетіңіз. Ескертулер қателерге қарағанда маңызды емес, бірақ олардың барлығын шешпесеңіз де, оларды оқып шығуыңыз керек. Жазбалар ақпаратты болып табылады және оларды шешуді қажет етпейді.

HDL көзін өңдеу Files кірістірілген мәтін өңдегішімен
Кірістірілген мәтіндік редактор HDL бастапқы кодын жасауды жеңілдетеді, view оны немесе қателерді түзету қажет болғанда өңдеңіз. Сыртқы мәтін өңдегішін пайдаланғыңыз келсе, 41-беттегі Сыртқы мәтін өңдегішін пайдалану бөлімін қараңыз.
1. Дереккөзді ашу үшін келесі әрекеттердің бірін орындаңыз file үшін viewөңдеу немесе өңдеу:
Біріншісін автоматты түрде ашу үшін file қателері бар тізімде F5 пернесін басыңыз.
Нақты ашу үшін file, түймесін екі рет басыңыз file Жоба терезесінде немесе
пайдалану File->Ашу (Ctrl-o) және дереккөзді көрсетіңіз file.
Мәтіндік редактор терезесі ашылады және дереккөзді көрсетеді file. Жолдар нөмірленген. Түйінді сөздер көк түспен, түсініктемелер жасыл түсте. Жол мәндері қызыл түсте. Бұл түстерді өзгерткіңіз келсе, Өңдеу терезесі теңшелімдерін орнату, 39-бетте бөлімін қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

2. Өңдеу үшін a file, терезеде тікелей теріңіз.
Бұл кесте сіз қолдануға болатын жалпы өңдеу әрекеттерін жинақтайды. Сондай-ақ, пәрмендердің орнына пернелер тіркесімін пайдалануға болады.

Кімге…

Жасау…

Қиып алу, көшіру және қою; Қалқымалы терезеден пәрменді таңдаңыз (болдырмау түймесін басып тұрыңыз немесе тінтуірдің оң жақ түймешігімен әрекетті қайталаңыз) немесе Өңдеу мәзірін таңдаңыз.

Белгілі бір жолға өтіңіз

Ctrl-g пернесін басыңыз немесе Өңдеу->Өту таңдаңыз, жол нөмірін теріңіз де, OK түймесін басыңыз.

Мәтінді табыңыз

Ctrl-f пернелерін басыңыз немесе Өңдеу ->Табу опциясын таңдаңыз. Табу керек мәтінді теріп, OK түймесін басыңыз.

Мәтінді ауыстырыңыз

Ctrl-h пернелерін басыңыз немесе Өңдеу-> Ауыстыру таңдаңыз. Табғыңыз келетін мәтінді және оны ауыстырғыңыз келетін мәтінді теріңіз. OK түймесін басыңыз.

Негізгі сөзді аяқтаңыз

Кілтсөзді бірегей анықтау үшін жеткілікті таңбаларды теріп, Esc пернесін басыңыз.

Мәтінді оңға шегініс Блокты таңдап, Tab түймесін басыңыз. Мәтінді солға шегініс LSOблокты таңдап, Shift-Tab пернесін басыңыз.

Бас әріпке өзгерту Мәтінді таңдап, Өңдеу->Қосымша >Үлкен әріп тармағын таңдаңыз немесе Ctrl-Shift-u пернелерін басыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

Кімге... Кіші әріпке өзгерту Блоктау пікірлерін қосу
Бағандарды өңдеу

Жасау…
Мәтінді таңдап, Өңдеу->Қосымша >Кіші әріпті таңдаңыз немесе Ctrl-u пернелерін басыңыз.
Курсорды түсініктеме мәтінінің басына қойып, Өңдеу->Қосымша->Түсініктеме коды таңдаңыз немесе Alt-c пернесін басыңыз.
Alt пернесін басып, бағанды таңдау үшін тінтуірдің сол жақ түймешігін пайдаланыңыз. Кейбір платформаларда Meta немесе гауһар перне сияқты Alt функциясы салыстырылатын кілтті пайдалануыңыз керек.

3. PDF құжатының бір бөлігін қиып алу және қою үшін, T-тәрізді мәтінді таңдау белгішесін таңдап, қажетті мәтінді бөлектеңіз де, оны көшіріп алып, компьютеріңізге қойыңыз. file. Мәтінді таңдау белгішесі құжат бөліктерін таңдауға мүмкіндік береді.
4. Бетбелгілерді жасау және олармен жұмыс істеу file, келесі кестені қараңыз.
Бетбелгілер - ұзақ шарлаудың ыңғайлы жолы files немесе жиі сілтеме жасайтын код нүктелеріне өту үшін. Бұл әрекеттер үшін Өңдеу құралдар тақтасындағы белгішелерді пайдалануға болады. Терезенің оң жағындағы Өңдеу құралдар тақтасын көре алмасаңыз, кейбір басқа құралдар тақталарының өлшемін өзгертіңіз.

Кімге... Бетбелгіні енгізу
Бетбелгіні жою
Барлық бетбелгілерді жойыңыз

Жасау…
Бетбелгі қою керек жолдың кез келген жерін басыңыз. Өңдеу->Бетбелгілерді ауыстыру тармағын таңдаңыз, Ctrl-F2 пернелерін басыңыз немесе Өңдеу құралдар тақтасындағы бірінші белгішені таңдаңыз. Сол жолдың басында бетбелгі бар екенін көрсету үшін жол нөмірі бөлектеледі.
Бетбелгі бар жолдың кез келген жерін басыңыз. Өңдеу->Бетбелгілерді ауыстыру тармағын таңдаңыз, Ctrl-F2 пернелерін басыңыз немесе Өңдеу құралдар тақтасындағы бірінші белгішені таңдаңыз. Бетбелгі жойылғаннан кейін жол нөмірі енді бөлектелмейді.
Өңдеу->Барлық бетбелгілерді жою таңдаңыз, Ctrl-Shift-F2 пернелерін басыңыз немесе Өңдеу құралдар тақтасындағы соңғы белгішені таңдаңыз. Бетбелгілер жойылғаннан кейін жол нөмірлері енді бөлектелмейді.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

Кімге…
Шарлау a file бетбелгілерді пайдалану

Жасау…
Қажет бетбелгіге өту үшін Өңдеу мәзіріндегі Келесі бетбелгі (F2) және Алдыңғы бетбелгі (Shift-F2) пәрмендерін немесе Өңдеу құралдар тақтасындағы сәйкес белгішелерді пайдаланыңыз.

5. Қателерді түзету немесе қайтаview бастапқы кодтағы ескертулер үшін келесі әрекеттерді орындаңыз:
HDL ашыңыз file екі рет басу арқылы қате немесе ескерту file
жоба тізімінде.
Бірінші қатеге, ескертуге немесе жазбаға өту үшін F5 пернесін басыңыз file. бойынша
Өңдеу терезесінің төменгі жағында хабарлама мәтінін көресіз.
Келесі қатеге, ескертуге немесе ескертуге өту үшін Іске қосу->Келесі қате/Ескерту опциясын таңдаңыз
немесе F5 пернесін басыңыз. Егер басқа хабарламалар болмаса file, Өңдеу терезесінің төменгі жағында «Басқа қателер/Ескертулер/Ескертулер жоқ» хабарын көресіз. Орындау->Келесі қате/Ескерту опциясын таңдаңыз немесе келесіде қатеге, ескертуге немесе ескертуге өту үшін F5 пернесін басыңыз. file.
Алдыңғы қатеге, ескертуге немесе ескертуге оралу үшін опциясын таңдаңыз
Іске қосу->Алдыңғы қате/Ескерту немесе Shift-F5 пернесін басыңыз.
6. Қатені, ескертуді немесе ескертуді толық сипаттау үшін қате туралы хабардың анықтамасын шығару үшін:
Мәтіндік пішім журналын ашыңыз file (нұқыңыз View Журнал) және екі рет басыңыз
5 таңбалы қате кодын немесе хабарлама мәтінін басып, F1 пернесін басыңыз.
HTML журналын ашыңыз file және 5 таңбалы қате кодын басыңыз.
Tcl терезесінде Хабарламалар қойындысын басып, 5 таңбаны басыңыз
ID бағанындағы қате коды.
7. Бастапқы код терезесінен басқасына кросс-зерттеу үшін views, ашыңыз view және код бөлігін таңдаңыз. Мәліметтер алу үшін 246-бетте Мәтін өңдегішінің терезесінен қиылысуды қараңыз.
8. Барлық қателерді түзеткеннен кейін таңдаңыз File->Сақтау немесе сақтау үшін Сақтау белгішесін басыңыз file.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

Өңдеу терезесі теңшелімдерін орнату
Мәтінді өңдеу терезесінде пайдаланылатын қаріптер мен түстерді теңшеуге болады.
1. Options->Editor Options тармағын және Synopsys Editor немесе External Editor таңдаңыз. Сыртқы өңдегіш туралы қосымша ақпаратты Сыртқы мәтін өңдегішін пайдалану, 41-бетте бөлімінен қараңыз.
2. Содан кейін түріне байланысты file ашсаңыз, мәтін өңдегішімен пайдалану үшін өңді, синтаксистік бояуды және қаріп теңшелімдерін орнатуға болады.

Ескертпе: Одан кейін мәтінді өңдеу параметрлері осы үшін орнатылады file барлығына қатысты болады fileосының с file түрі.

Мәтінді өңдеу терезесін жобаның теңшелімдерін орнату үшін пайдалануға болады fileс, дереккөз files (Verilog/VHDL), журнал files, Tcl files, шектеу files немесе басқа әдепкі files Editor Options тілқатысу терезесінен.
3. Кілт сөздер, жолдар және түсініктемелер сияқты кейбір жалпы синтаксис опциялары үшін синтаксис түстерін орнатуға болады. Мысалыampжурналда file, ескертулер мен қателерді оңай тану үшін түстермен кодтауға болады.
Түс палитрасын көрсету үшін Синтаксистік бояу өрісіндегі сәйкес нысан үшін Алдыңғы немесе Фон өрісінде басыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

Негізгі түстерді таңдауға немесе реттелетін түстерді анықтауға және оларды реттелетін түстер палитрасына қосуға болады. Қажетті түсті таңдау үшін OK түймесін басыңыз.
4. Мәтіндік редактор үшін қаріп пен қаріп өлшемін орнату үшін ашылмалы мәзірлерді пайдаланыңыз.
5. Қойынды параметрлерін қосу үшін Қойындыларды сақтау құсбелгісін қойыңыз, содан кейін қойынды өлшемі үшін жоғары немесе төмен көрсеткіні пайдаланып қойындылар аралығын орнатыңыз.

LO 6. Editor Options пішінінде OK түймесін басыңыз.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

Сыртқы мәтіндік редакторды пайдалану
Кірістірілген мәтін өңдегішінің орнына vi немесе emacs сияқты сыртқы мәтін өңдегішін пайдалануға болады. Сыртқы мәтін өңдегішін қосу үшін келесі әрекеттерді орындаңыз. Кірістірілген мәтін өңдегішін пайдалану туралы ақпаратты HDL көзін өңдеу бөлімінен қараңыз Files кірістірілген мәтін өңдегішімен, 35-бетте.
1. Options->Editor Options тармағын таңдап, Сыртқы өңдегіш опциясын қосыңыз.
2. Амалдық жүйеге сәйкес әдісті пайдаланып, сыртқы өңдегішті таңдаңыз.
Windows платформасында жұмыс істеп жатсаңыз, …(Шолу) түймесін басыңыз
және орындалатын сыртқы мәтіндік редакторды таңдаңыз.
UNIX немесе Linux платформасынан өзінің мәтіндік редакторы үшін
терезесінде … Шолу түймесін басып, орындалатын сыртқы мәтін өңдегішін таңдаңыз.
UNIX платформасынан өзін өзі жасамайтын мәтіндік редакторға арналған
терезеде … Шолу түймешігін пайдаланбаңыз. Оның орнына xterm -e редакторын теріңіз. Келесі суретте сыртқы өңдегіш ретінде көрсетілген VI көрсетілген.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

HDL көзін орнату Files

Linux платформасынан, өзі жасамайтын мәтіндік редактор үшін
терезеде … Шолу түймешігін пайдаланбаңыз. Оның орнына gnome-terminal -x редакторын теріңіз. Бұрынғы үшін emacs пайдалануample, gnome-terminal -x emacs теріңіз.
Бағдарламалық құрал emacs және vi мәтіндік редакторларымен сынақтан өтті.
3. OK түймесін басыңыз.

Verilog кітапханасы үшін кітапхана кеңейтімдерін пайдалану Files
Кітапхана кеңейтімдерін Verilog кітапханасына қосуға болады files жобаға арналған дизайнға енгізілген. Verilog кітапханасы бар каталогтарға іздеу жолдарын бергенде files, сіз осы жаңа кітапхана кеңейтімдерін, сондай-ақ Verilog және SystemVerilog (.v және .sv) көрсете аласыз. file кеңейтімдер.
Мұны істеу үшін:
1. Орындау опциялары тақтасының Verilog қойындысын таңдаңыз.
2. Verilog кітапханасы үшін Кітапхана каталогтарының орындарын көрсетіңіз files жобаға арналған дизайнға қосылуы керек.
3. Кітапхана кеңейтімдерін көрсетіңіз.
Кез келген кітапхана кеңейтімдерін көрсетуге болады, мысалы, .av, .bv, .cv, .xxx, .va, .vas (кеңейтімдері бос орынмен бөлек).
Келесі сурет тілқатысу терезесінде кітапхана кеңейтімдерін қай жерде енгізу керектігін көрсетеді.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

HDL көзін орнату Files

3-тарау: Енгізуді дайындау

Бұл бұрынғы үшін Tcl баламасыample келесі пәрмен:
set_option -libext .av .bv .cv .dv .ev
Мәліметтерді Пәрмен сілтемесіндегі 57-бетте libext бөлімінен қараңыз.
4. Дизайнды құрастырғаннан кейін журналда тексеруге болады file бұл кітапхана files осы кеңейтімдер жүктелді және оқылды. Мысалыampле:
@N: SystemVerilog режимінде Verilog компиляторын іске қосу @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Жүктелуде file C:dirlib1sub1.av көрсетілген кітапхана каталогынан C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Жүктелуде file C:dirlib2sub2.bv көрсетілген кітапхана каталогынан C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Жүктелуде file

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Аралас тіл көзін пайдалану Files

C:dirlib3sub3.cv көрсетілген кітапхана каталогынан C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Жүктелуде file C:dirlib4sub4.dv көрсетілген кітапхана каталогынан C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Жүктелуде file C:dirlib5sub5.ev көрсетілген кітапхана каталогынан C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog синтаксисін тексеру сәтті өтті!

Аралас тіл көзін пайдалану Files
Synplify Pro бағдарламалық құралымен VHDL және Verilog кірісінің қоспасын пайдалануға болады fileсіздің жобаңызда. МысалыampVHDL және Verilog файлдары files, Анықтамалық нұсқаулықты қараңыз.
1. Verilog шектеусіз VHDL порттарын қолдамайтынын және аралас тіл дизайнын орнататынын есте сақтаңыз. fileс сәйкес.
2. Verilog және VHDL ұйымдастырғыңыз келсе files әртүрлі қалталарда болса, Опц-р->Жоба таңдаңыз View Параметрлер мен қосқышты қосыңыз View Жоба Files in Folders опциясы.
қосқанда files жобаға, Verilog және VHDL files жобадағы бөлек қалталарда view.
3. Жобаны ашқанда немесе жаңасын жасағанда Verilog және VHDL қосыңыз files келесідей:
Жоба->Көзді қосу тармағын таңдаңыз File пәрменін таңдаңыз немесе Қосу түймесін басыңыз File түймесі. Пішінде, орнатыңыз Files түрі HDL-ге дейін Files (*.vhd, *.vhdl, *.v). Verilog және VHDL таңдаңыз fileқалағаныңызша және оларды өзіңізге қосыңыз
жоба. OK түймесін басыңыз. Қосу туралы мәліметтер алу үшін fileЖобаға өзгертулер енгізу, 62-бетте қараңыз.
LO

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Аралас тіл көзін пайдалану Files

3-тарау: Енгізуді дайындау

The fileСіз қосқандар Жобада көрсетіледі view. Бұл суретте көрсетілген fileбөлек қалталарға орналастырылған.
4. Құрылғы опцияларын орнатқанда (Орындау опциялары түймесі), жоғарғы деңгейлі модульді көрсетіңіз. Құрылғы опцияларын орнату туралы қосымша ақпаратты Логикалық синтезді іске асыру опцияларын орнату, 75-бетте бөлімінен қараңыз.
Егер жоғарғы деңгейлі модуль Verilog болса, Verilog қойындысын басып, пәрменін теріңіз
жоғарғы деңгейлі модуль атауы.
Жоғарғы деңгейлі модуль VHDL болса, VHDL қойындысын басып, атын теріңіз
жоғарғы деңгейдегі нысанның. Егер жоғарғы деңгейлі модуль әдепкі жұмыс кітапханасында болмаса, компилятор модульді таба алатын кітапхананы көрсетуіңіз керек. Мұны істеу жолы туралы ақпаратты VHDL тақтасы, 200-бетте қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Аралас тіл көзін пайдалану Files

Сіз жоғарғы деңгейлі модульді нақты көрсетуіңіз керек, себебі ол карта құрастырушы біріктірілген желі тізімін жасайтын бастапқы нүкте болып табылады.
5. Сол пішіндегі Орындау нәтижелері қойындысын таңдап, шығыс үшін бір шығыс HDL пішімін таңдаңыз fileбағдарламалық құрал арқылы жасалған. Құрылғы опцияларын орнату туралы қосымша ақпаратты Логикалық синтезді іске асыру опцияларын орнату, 75-бетте бөлімінен қараңыз.
Verilog шығыс желі тізімі үшін Write Verilog Netlist таңдаңыз. VHDL шығыс желі тізімі үшін Write VHDL Netlist таңдаңыз. Кез келген басқа құрылғы опцияларын орнатып, OK түймесін басыңыз.
Енді дизайнды синтездей аласыз. Бағдарламалық құрал көздің аралас форматтарында оқиды files және жалғыз srs жасайды file синтездеу үшін қолданылады.
6. Мәселелерге тап болсаңыз, қосымша ақпарат пен кеңестер алу үшін Аралас тіл конструкцияларының ақауларын жою 47-бетте бөлімін қараңыз.
LO

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Аралас тіл көзін пайдалану Files

3-тарау: Енгізуді дайындау

Аралас тілдік дизайн ақауларын жою
Бұл бөлімде аралас тіл дизайнымен туындауы мүмкін нақты жағдайларды өңдеу бойынша кеңестер берілген.

VHDL File Тапсырыс беру
Тек VHDL конструкциялары немесе жоғарғы деңгейі көрсетілмеген аралас конструкциялар үшін FPGA синтез құралдары VHDL-ді автоматты түрде қайта реттейді. files VHDL бумалары дұрыс ретпен құрастырылуы үшін.
Дегенмен, егер сізде жоғарғы деңгей көрсетілген аралас тілді дизайн болса, VHDL көрсетуіңіз керек. file құралға тапсырыс беру. Мұны Run->Rrange VHDL пәрменін таңдау арқылы бір рет орындау керек files командасы. Мұны жасамасаңыз, қате туралы хабар аласыз.

VHDL жаһандық сигналдары
Қазіргі уақытта аралас тіл конструкцияларында VHDL жаһандық сигналдары болуы мүмкін емес, себебі құрал бұл сигналдарды тек VHDL конструкцияларында ғана жүзеге асырады.

VHDL логикалық генериктерін Verilog параметрлеріне беру
Құрал логикалық генериктері бар VHDL компоненті үшін қара жәшікті шығарады, егер бұл компонент Verilog дизайнында жасалған болса. Себебі Verilog логикалық деректер түрлерін танымайды, сондықтан логикалық мән дұрыс көрсетілуі керек. VHDL логикалық генерик мәні TRUE болса және Verilog литералы 1 арқылы көрсетілсе, Verilog компиляторы оны қара жәшік ретінде түсіндіреді.
Қара жәшіктің пайда болуын болдырмау үшін, VHDL логикалық жалпы жиынының TRUE мәніне арналған Verilog литералы 1 емес, 1'b1 болуы керек. Сол сияқты, VHDL логикалық генерикі ЖАЛҒАН болса, сәйкес Verilog литералы 1 емес, 0'b0 болуы керек. Келесі мысалample логикалық генериктерді қалай көрсету керектігін көрсетеді, осылайша олар VHDL-Verilog шекарасынан қара жәшік шығармай дұрыс өтеді.

VHDL нысанының декларациясы

Verilog Instantiation

abc нысаны Жалпы (
Сан_биттерді бөлу_бит);

: бүтін: логикалық

:= 0; := False;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Аралас тіл көзін пайдалану Files

VHDL генериктерін қара жәшікке салмай өту
Verilog құрамдас параметрі болған жағдайда, (мысалыample [0:0] RSR = 1'b0) сәйкес VHDL компонентінің жалпы өлшеміне сәйкес келмейді (RSR : integer := 0), құрал қара жәшік шығарады.
Verilog ішіндегі [0:0] шинаның ені белгісін жою арқылы осы мәселені шешуге болады fileс. Басқа түрлер Verilog компонентін дұрыс байланыстыруға мүмкіндік бермейтіндіктен, бүтін түрдегі VHDL жалпы түрін пайдалану керек екенін ескеріңіз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Инкрементті компиляторды пайдалану

3-тарау: Енгізуді дайындау

Инкрементті компиляторды пайдалану
Үлкен конструкциялар үшін компилятордың орындалу уақытын айтарлықтай қысқарту үшін қосымша компилятор ағынын пайдаланыңыз. Бағдарламалық құрал тек сәйкесті қайта құрастырады files дизайн өзгерісі жасалғанда және компилятор дерекқорын қайта пайдаланғанда. Компилятор SRS қалпына келтіреді file тек әсер ететін модуль және тікелей ата-аналық модуль үшін.
Бұл ағынды іске қосу үшін келесі әрекеттерді орындаңыз:
1. Verilog немесе VHDL қосыңыз fileдизайн үшін.
2. Іске асыру опциялары тақтасының Verilog немесе VHDL қойындысынан Incremental Compile опциясын қосыңыз.
SRS file synwork каталогындағы әрбір дизайн модулі үшін жасалады.

3. Компиляторды бірінші рет іске қосыңыз.
4. Дизайнға өзгеріс енгізілсе, компиляторды қайта іске қосыңыз.
Компилятор дерекқорды талдайды және SRS бар-жоғын анықтайды files жаңартылған болса, тек өзгерген модульдер және тікелей ата-аналық модульдер ғана жаңартылады. Бұл дизайнның орындалу уақытын жақсартуға көмектеседі.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Инкрементті компиляторды пайдалану

Шектеулер
Қосымша компилятор мыналарды қолдамайды:
· Конфигурация fileVerilog немесе VHDL ағынына кіреді · Аралас HDL ағындары · Айқас модуль сілтемесі бар конструкциялар (XMR)

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Құрылымдық Verilog ағынын пайдалану

3-тарау: Енгізуді дайындау

Құрылымдық Verilog ағынын пайдалану
Синтез құралы құрылымдық Verilog қабылдайды files дизайн жобаңызға кіріс ретінде. Құрылымдық Verilog компиляторы орындау уақытын жақсарту үшін оның жеңіл салмақты талдаушысын пайдаланып синтаксистік семантикалық тексерулерді орындайды. Бұл компилятор күрделі аппараттық экстракцияларды немесе RTL оңтайландыру операцияларын орындамайды, сондықтан бағдарламалық құрал Verilog құрылымдық компиляциясын жылдам орындайды. fileс. Бағдарламалық құрал осы құрылған құрылымдық Verilog оқи алады files, егер оларда:
· Технологиялық примитивтердің инстанциялары
· Қарапайым тағайындау мәлімдемелері
· Verilog 2001 және бұрынғы пішімдерде көрсетілген атрибуттар
· Атрибуттардан басқа барлық құрылымдар Verilog 95 пішімінде көрсетілуі керек
Құрылымдық Verilog енгізуін пайдалану үшін files:
1. Құрылымдық Verilog көрсету керек fileдизайныңызға қосу үшін. Мұны істеу үшін қосыңыз file жобаға келесі әдістердің бірін қолдана отырып:
Жоба->Дереккөзді қосу File немесе Қосу File Жобадағы түймешігін басыңыз view Tcl пәрмені: add_file -құрылымшы fileАты
Бұл ағында тек құрылымдық Verilog болуы мүмкін files немесе аралас HDL files (Verilog/VHDL/EDF/SRS) құрылымдық Verilog желі тізімімен бірге fileс. Дегенмен, Verilog/VHDL/EDF/SRS даналарына құрылымдық Verilog модулінде қолдау көрсетілмейді.
2. Құрылымдық Verilog files Жобадағы Құрылымдық Verilog қалтасына қосылады view. Сіз де қоса аласыз files осы каталогқа келесі әрекеттерді орындаған кезде:
Құрылымдық Verilog таңдаңыз file. Тінтуірдің оң жақ түймешігімен басып, таңдаңыз File Параметрлер. ішінен Structural Verilog таңдаңыз File Ашылмалы мәзірді теріңіз.
3. Синтезді орындаңыз.
Синтез құралы vm немесе edf желі тізімін жасайды file көрсетілген технологияға байланысты. Бұл процесс әдепкі синтез ағынына ұқсас.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Құрылымдық Verilog ағынын пайдалану

Шектеулер
Құрылымдық Verilog ағынының шектеулері төмендегілерді қолдамайды:
· Кез келген басқалар үшін RTL даналары file түрлері · Иерархиялық жобаларды басқару (HPM) ағындары · Күрделі тағайындаулар · Компиляторға тән режимдер мен қосқыштар

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Шектеумен жұмыс істеу Files

3-тарау: Енгізуді дайындау

Шектеумен жұмыс істеу Files
Шектеу files мәтін fileSCOPE интерфейсі арқылы автоматты түрде жасалатын (SCOPE шектеулерін көрсету, 119-бетте қараңыз) немесе мәтін өңдегішімен қолмен жасайтын с. Олардың құрамында Tcl пәрмендері немесе синтезді орындауды шектейтін атрибуттар бар. Немесе бастапқы кодта шектеулерді орнатуға болады, бірақ бұл таңдаулы әдіс емес.
Бұл бөлім туралы ақпарат бар
· Шектеуді қашан пайдалану керек FileБастапқы код, 53-бетте
· Шектеу үшін мәтіндік редакторды пайдалану Files (Мұра), 54-бетте
· Шектеуге арналған Tcl синтаксистік нұсқаулары Files, 55-бетте
· Тексеру шектеуі Files, 56-бетте
· Осы есеп бойынша толық ақпаратты Шектеуді тексеру есебі, қосулы бөлімінен қараңыз
Анықтамалық нұсқаулықтың 270 беті, 56 бет

Шектеуді қашан пайдалану керек Files Бастапқы кодтың үстінде
Шектеуде шектеулерді қосуға болады files (SCOPE интерфейсі арқылы жасалған немесе мәтіндік редакторға енгізілген) немесе бастапқы кодта. Жалпы, шектеуді қолданған дұрыс files, өйткені шектеулердің күшіне енуі үшін қайта құрастырудың қажеті жоқ. Ол сондай-ақ бастапқы кодты портативті етеді. Қосымша ақпарат алу үшін SCOPE өңдегішін пайдалану, 112-бетте бөлімін қараңыз.
Дегенмен, syn_tco, syn_tpd және syn_tsu сияқты қара жәшік уақыт шектеулері болса, оларды бастапқы кодқа директивалар ретінде енгізу керек. Атрибуттардан айырмашылығы, директиваларды шектеуге емес, тек бастапқы кодқа қосуға болады fileс. Бастапқы кодқа директиваларды қосу туралы қосымша ақпаратты Төлсипаттар мен Директиваларды көрсету, 90-бетте қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Шектеумен жұмыс істеу Files

Шектеу үшін мәтіндік редакторды пайдалану Files (Мұра)
SDC шектеуі үшін Legacy SCOPE өңдегішін пайдалануға болады files G-2012.09 нұсқасы шығарылғанға дейін жасалған. Дегенмен, SDC аудармасын жасау ұсынылады files FDC fileSCOPE өңдегішінің соңғы нұсқасын қосу және құралдағы жақсартылған уақыт шектеулерін өңдеуді пайдалану үшін.
Бұрынғы SCOPE өңдегішін пайдалануды таңдасаңыз, бұл бөлім Tcl шектеуін қолмен жасау жолын көрсетеді. file. Бағдарламалық құрал мұны автоматты түрде жасайды file шектеулерді енгізу үшін бұрынғы SCOPE өңдегішін пайдалансаңыз. Tcl шектеуі file тек жалпы уақыт шектеулерін қамтиды. Қара жәшік шектеулері бастапқы кодқа енгізілуі керек. Қосымша ақпаратты Шектеуді қашан пайдалану керек бөлімін қараңыз FileБастапқы код, 53-бетте.
1. a ашыңыз file редакциялау үшін.
SCOPE терезесін жапқаныңызға көз жеткізіңіз, әйтпесе жабуға болады
алдыңғы шектеулерді қайта жазу.
Жаңасын жасау үшін file, таңдаңыз File->Жаңа және Шектеуді таңдаңыз File
(SCOPE) опциясы. үшін атын теріңіз file және OK түймесін басыңыз.
Барын өңдеу үшін file, таңдаңыз File->Ашыңыз, орнатыңыз FileТүр сүзгісінің s
Шектеу Files (sdc) және ашыңыз file сіз қалайсыз.
2. Шектеу үшін Tcl синтаксистік нұсқауларындағы синтаксистік нұсқауларды орындаңыз Files, 55-бетте.
3. Қажетті уақыт шектеулерін енгізіңіз. Синтаксис үшін Анықтамалық нұсқаулықты қараңыз. Егер сізде қара жәшік уақыт шектеулері болса, оларды бастапқы кодқа енгізу керек.
4. Сондай-ақ шектеуге жеткізушіге тән төлсипаттарды қосуға болады file анықтау_атрибутын пайдалану. Шектеулерде төлсипаттарды көрсету бөлімін қараңыз File, қосымша ақпарат алу үшін 97-бетте.
5. file.
6. қосыңыз file Жобаға өзгертулер енгізу, 62-бетте сипатталғандай жобаға қосыңыз және синтезді іске қосыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Шектеумен жұмыс істеу Files

3-тарау: Енгізуді дайындау

Шектеуге арналған Tcl синтаксистік нұсқаулары Files
Бұл бөлім шектеу үшін Tcl пайдалану бойынша жалпы нұсқауларды қамтиды files:
· Tcl регистрді ескереді.
· Нысандарды атау үшін: Нысан атауы HDL кодындағы атқа сәйкес болуы керек. c ішінде дананы және порт атауларын жабыңызurly жақша { }. Есімде бос орындарды пайдаланбаңыз. Иерархиялық атауларды бөлу үшін нүктені (.) пайдаланыңыз. Verilog модульдерінде келесі синтаксисті пайдаланыңыз, мысалы, порт және
желі атаулары:
v:ұяшық [префикс:]объектАты
Ұяшық дизайн нысанының атауы болып табылатын жерде, префикс - бірдей атаудағы нысандарды анықтауға арналған префикс, objectName - нүкте (.) бөлгіші бар дана жолы. Префикс келесілердің кез келгені болуы мүмкін:

Префикс (кіші әріп) i: p: b: n:

Нысан данасы атаулары Порт атаулары (бүкіл порт) Порттың бит бөлігі Желілік атаулар

VHDL модульдерінде, мысалы, порт және желі үшін келесі синтаксисті пайдаланыңыз
VHDL модульдеріндегі атаулар:
v:ұяшық [.view] [префикс:]объект атауы
Мұндағы v: оны a ретінде анықтайды view объект, lib - кітапхана атауы, ұяшық - дизайн нысанының атауы, view архитектураға арналған атау, префикс — аттас нысандарды анықтауға арналған префикс және objectName — нүкте (.) бөлгіші бар дана жолы. View дизайн үшін бірнеше архитектура болған жағдайда ғана қажет. Нысандардың префикстері үшін жоғарыдағы кестені қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

3-тарау: Енгізуді дайындау

Шектеумен жұмыс істеу Files

· Атауға сәйкес қойылмалы таңбалар * (жұлдызша кез келген санға сәйкес келеді
таңбалар) және ? (сұрақ белгісі бір таңбаға сәйкес келеді). Бұл таңбалар иерархиялық бөлгіштер ретінде пайдаланылатын нүктелерге сәйкес келмейді. Мысалыample, келесі жол statemod модуліндегі statereg данасының барлық биттерін анықтайды:
i:statemod.statereg[*]

Шектеуді тексеру Files
Шектеуіңіз бойынша синтаксисті және басқа сәйкес ақпаратты тексере аласыз files шектеуді тексеру пәрмені арқылы. Шектеу есебін жасау үшін келесі әрекеттерді орындаңыз:
1. Шектеу жасаңыз file және оны жобаңызға қосыңыз.
2. Run->Constraint Check таңдаңыз.
Бұл пәрмен FPGA синтезі шектеуіндегі уақыт шектеулерінің синтаксисі мен қолданылуын тексеретін есепті жасайды fileсіздің жобаңызға арналған. Есеп projectName_cck.rpt файлына жазылады file және келесі ақпаратты тізімдейді:
Қолданылмайтын шектеулер Дизайнға жарамды және қолданылатын шектеулер Шектеулерде қойылмалы таңбаны кеңейту Жоқ нысандарға шектеулер
Осы есеп туралы толық ақпаратты Анықтамалық нұсқаулықтың 270. бетіндегі Шектеулерді тексеру есебін қараңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-ТАРАУ
Логикалық синтез жобасын орнату
Дизайнды Synopsys FPGA синтез құралдарымен синтездеген кезде дизайн үшін жобаны орнату керек. Төменде логикалық синтез үшін жобаны орнату процедуралары сипатталған:
· Жобаны орнату Files, 58-бетте · Жобаны басқару File Иерархия, 66-бетте · Іске қосуларды орнату, 72-бетте · Логикалық синтезді іске асыру опцияларын орнату, 75-бетте · Атрибуттар мен директиваларды көрсету, 90-бетте · Іздеу Files, 98-бетте · Мұрағаттау Files және Жобалар, 101-бетте

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны орнату Files

Жобаны орнату Files
Бұл бөлім жобаны орнату және басқару негіздерін сипаттайды file дизайныңыз үшін, соның ішінде келесі ақпаратты:
· Жоба құру File, 58-бетте · Бар жобаны ашу File, 61-бетте · Жобаға өзгертулер енгізу, 62-бетте · Жобаны орнату View Дисплей теңшелімдері, 63-бетте · Ескі жобадағы Verilog қосу жолдарын жаңарту Files, 65-бетте
Белгілі бір бұрынғы үшінampжобаны құру туралы file, пайдаланып жатқан құралдың оқу құралын қараңыз.

Жоба құру File
Сіз жобаны орнатуыңыз керек file әрбір жоба үшін. Жоба белгілі бір дизайнға қажетті деректерді қамтиды: дереккөз тізімі files, синтез нәтижелері file, және құрылғы опциясының параметрлері. Келесі процедура жобаны орнату жолын көрсетеді file жеке командаларды қолдану.
1. Төмендегілердің бірін таңдау арқылы бастаңыз: File->Жоба құру, File->Ашық Жоба немесе P белгішесі. Жаңа жоба түймешігін басыңыз.
Жоба терезесі жаңа жобаны көрсетеді. Қосу түймесін басыңыз File түймесін басыңыз, F4 пернесін басыңыз немесе Project->Add Source тармағын таңдаңыз File пәрмен. Қосу Files to Project тілқатысу терезесі ашылады.
2. Дереккөзді қосыңыз fileжобаға.
Пішіннің жоғарғы жағындағы «Іздеу» өрісі оң жаққа қарайтынына көз жеткізіңіз
каталог. The files қорапта көрсетілген. Егер сіз көрмесеңіз files, екенін тексеріңіз FileТүр өрісінің s дұрыс көрсету үшін орнатылған file түрі. Егер сізде аралас кіріс болса files, Аралас тіл көзін пайдалану бөлімінде сипатталған процедураны орындаңыз Files, 44-бетте.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны орнату Files

4-тарау: Логикалық синтез жобасын орнату

Барлығын қосу үшін files каталогында бірден «Барлығын қосу» түймесін басыңыз
пішіннің оң жағы. Қосу үшін fileбөлек, түймесін басыңыз file тізімде, одан кейін Қосу түймешігін басыңыз немесе екі рет басыңыз file аты.
Барлығын қосуға болады files каталогында таңдаңыз, содан кейін Жою түймешігі арқылы қажет еместерді жойыңыз.
VHDL қоссаңыз files, VHDL Library қалқымалы мәзірінен сәйкес кітапхананы таңдаңыз. Сіз таңдаған кітапхана барлық VHDL-ге қолданылады files диалогтық терезеде OK түймесін басқан кезде.
Жоба терезесі жаңа жобаны көрсетеді file. Жобаның жанындағы қосу белгісін басып, оны кеңейтсеңіз, келесіні көресіз:
Дереккөзі бар қалта (аралас тілдік дизайнға арналған екі қалта). files.
Егер сіздің files жоба каталогының астындағы қалтада болмаса, бұл таңдауды Параметрлер-> Жоба тармағын таңдау арқылы орнатуға болады. View Параметрлер және тексеру View жоба files қалталар жолағында. Бұл бір түрін ажыратады file Жобадағы басқасынан view оларды бөлек қалталарға салу арқылы.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны орнату Files

Әдепкі бойынша rev_1 деп аталатын іске асыру. Іске асырулар болып табылады
синтездік бағдарламалық құралдың контекстіндегі дизайнды қайта қарау және сыртқы бастапқы кодты басқару бағдарламалық құралы мен процестерді алмастырмаңыз. Бірнеше іске асыру дизайн опцияларын зерттеу үшін құрылғы мен синтез опцияларын өзгертуге мүмкіндік береді. Synplify Pro бағдарламасында бірнеше іске асыруға болады. Әрбір іске асырудың өзіндік синтезі мен құрылғы опциялары және өз жобаға қатысты files.

3. Verilog немесе VHDL кітапханасын қосу үшін алдыңғы қадамда сипатталған әдісті пайдаланып, кез келген қажетті кітапханаларды қосыңыз. file.
Жеткізушіге арналған кітапханалар үшін сәйкес кітапхананы қосыңыз file -ға
жоба. Кейбір отбасылар үшін кітапханалар автоматты түрде жүктелетінін және оларды жобаға нақты қосудың қажеті жоқ екенін ескеріңіз. file.
Үшінші тараптың VHDL бума кітапханасын қосу үшін сәйкес .vhd қосыңыз file 2-қадамда сипатталғандай дизайнға өтіңіз. белгішесін тінтуірдің оң жақ түймешігімен басыңыз file Жобада view және таңдаңыз File Параметрлер немесе Жоба-> VHDL кітапханасын орнату тармағын таңдаңыз. Симуляторлармен үйлесімді кітапхана атын көрсетіңіз. Мысалыample, MYLIB. Бұл бума кітапханасының тізімдегі жоғарғы деңгей дизайнының алдында тұрғанына көз жеткізіңіз fileЖобада view.
Verilog және VHDL параметрлерін орнату туралы ақпарат алу үшін file опциялары үшін Verilog және VHDL опцияларын орнату, 84-бетте бөлімін қараңыз. Бұларды да орнатуға болады file опцияларды кейінірек, синтезді іске қоспас бұрын.
Жеткізушінің макро кітапханаларын және қара bLoOxтерді пайдалану туралы қосымша ақпарат алу үшін Microsemi дизайндарын оңтайландыру, 487-бетте бөлімін қараңыз.
Жалпы технология құрамдастары үшін мынаны қосуға болады
бағдарламалық құралмен қамтамасыз етілген технологияға тәуелсіз Verilog кітапханасы

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны орнату Files

4-тарау: Логикалық синтез жобасын орнату

(install_dir/lib/generic_ Technology/gtech.v) дизайныңызға немесе жеке жалпы құрамдас кітапханаңызды қосыңыз. Екеуін бірге қолданбаңыз, себебі қайшылықтар болуы мүмкін.
4. Тексеру file Жобадағы тапсырыс view. File тәртіп VHDL үшін әсіресе маңызды files.
VHDL үшін files, сіз автоматты түрде тапсырыс бере аласыз fileс арқылы
Run->Rrange VHDL таңдаңыз Fileс. Немесе қолмен жылжытыңыз fileЖобада view. Пакет files тізімде бірінші болуы керек, себебі олар пайдаланылмай тұрып құрастырылады. Егер сізде дизайн блоктары көп болса files, төмендегілердің бар екеніне көз жеткізіңіз file тапсырыс: the file нысанды қамтитын бірінші, содан кейін архитектура болуы керек file, және соңында file конфигурациясымен.
Жобада view, соңғы екенін тексеріңіз file Жобада view болып табылады
жоғарғы деңгейдегі дереккөз file. Немесе жоғарғы деңгейді көрсетуге болады file құрылғы параметрлерін орнатқанда.
5. таңдаңыз File->Сақтау, жобаның атын теріп, Сақтау түймесін басыңыз. Жоба терезесі өзгертулеріңізді көрсетеді.
6. Жобаны жабу үшін file, Жобаны жабу түймешігін немесе таңдаңыз File->Жобаны жабу.

Қолданыстағы жобаны ашу File
Жобаны ашудың екі жолы бар file: Ашық жоба және жалпы File ->Ашу командасы.
1. Ашқыңыз келетін жоба жақында жұмыс істеген жоба болса, оны тікелей таңдауға болады: File->Соңғы жобалар-> жоба атауы.
2. Кез келген жобаны ашу үшін келесі әдістердің бірін пайдаланыңыз file:

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны орнату Files

Жоба пәрменін ашыңыз

File->Пәрменді ашу

таңдаңыз File->Жобаны ашу, Жоба терезесінің сол жағындағы Open Project түймесін басыңыз немесе P белгішесін басыңыз.
Соңғы жобаны ашу үшін оны соңғы жобалар тізімінен екі рет басыңыз.
Әйтпесе, Ашу тілқатысу терезесін ашу және жобаны таңдау үшін «Бар жоба» түймесін басыңыз.

таңдаңыз File->Ашық.
Қарау: өрісінде дұрыс каталогты көрсетіңіз.
Орнату File Түрден жобаға Files (*.prj). Қорапта жоба тізімі берілген files.
Ашқыңыз келетін жобаны екі рет басыңыз.

Жоба Жоба терезесінде ашылады.

Жобаға өзгертулер енгізу
Әдетте сіз қосасыз, жоясыз немесе ауыстырасыз files.
1. Көзді немесе шектеуді қосу files жобаға қосу үшін Қосу пәрменін таңдаңыз Files түймешігін немесе Жоба->Дереккөзді қосу File Таңдауды ашу үшін Files Жобаға қосу тілқатысу терезесіне. Жоба жасау бөлімін қараңыз File, толық ақпарат алу үшін 58-бетте.
2. Жою үшін a file жобадан түймесін басыңыз file Жоба терезесінде таңдап, Жою пернесін басыңыз.
3. ауыстыру үшін a file жобада,
таңдаңыз file Жоба терезесінде өзгерткіңіз келеді.
Өзгерту түймесін басыңыз File түймесін басыңыз немесе Жоба->Өзгерту опциясын таңдаңыз File.
Дереккөзде File ашылатын диалогтық терезеде каталогқа Look In параметрін орнатыңыз
қайда жаңа file орналасқан. Жаңа file түрімен бірдей болуы керек file ауыстырғыңыз келеді.
Егер сіз өзіңізді көрмесеңіз file тізімінде түрін таңдаңыз file сізге керек
the FileТүр өрісінің s.
түймесін екі рет басыңыз file. Жаңа file жобадағы ескісін ауыстырады
тізім. LO
4. Жобаны көрсету үшін files жобада сақталады, тінтуірдің оң жақ түймешігімен басыңыз file Жобада view және таңдаңыз File Параметрлер. Сақтау параметрін орнатыңыз File Жобаға қатысты немесе абсолютті жол опциясын таңдаңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны орнату Files

4-тарау: Логикалық синтез жобасын орнату

5. Уақытты тексеру үшін стamp бойынша file, тінтуірдің оң жақ түймешігімен басыңыз file Жобада view және таңдаңыз File Параметрлер. болатын уақытты тексеріңіз file соңғы рет өзгертілген. OK түймесін басыңыз.

Жобаны орнату View Дисплей параметрлері
Сіз жобаны ұйымдастыру мен көрсетуді теңшей аласыз fileс. 1. Options->Project тармағын таңдаңыз View Параметрлер. Жоба View Параметрлер пішіні ашылады.

2. Әртүрлі енгізу түрлерін ұйымдастыру files бөлек қалталарда, тексеріңіз View Жоба Fileқалталардағы s.
Бұл опцияны тексеру Жобада бөлек қалталарды жасайды view шектеу үшін files және көзі files.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны орнату Files

3. Бақылау file келесімен көрсету:
Барлығын автоматты түрде көрсету files, Жоба кітапханасын көрсету параметрін тексеру арқылы. Егер
бұл жоба тексерілмеген view көрсетпейді files плюс белгісін басқанша және кеңейтілгенше басыңыз files қалтада.
Жобадағы ұяшықтардың бірін белгілеңіз File Аты көрсету бөлімі
қалай анықтауға арналған пішін fileатаулары көрсетіледі. Сіз жай ғана көрсете аласыз fileаты, салыстырмалы жол немесе абсолютті жол.
4. Кімге view жоба files теңшелген пайдаланушы қалталарында, тексеріңіз View Жоба Files Пайдаланушы қалталарында. Қосымша ақпаратты Теңшелетін қалталарды жасау, 66-бетте бөлімінен қараңыз. Түр қалталары теңшелетін қалтада бірнеше түр болған жағдайда ғана көрсетіледі.

Пайдаланушы қалталары
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны орнату Files

4-тарау: Логикалық синтез жобасын орнату

5. Бір Жобада бірнеше іске асыруды ашу view, Бірнеше жобаны ашуға рұқсат ету құсбелгісін қойыңыз.
1 жоба

2 жоба

6. Шығысты басқарыңыз file келесімен көрсету:
Барлығын көрсету опциясын тексеріңіз Files барлық шығысты көрсету үшін Нәтижелер каталогы жолағында
files синтезден кейін пайда болады.
Шығаруды өзгерту file тақырып жолақтарының бірін басу арқылы ұйымдастыру
Іске асыру нәтижелерінде view. топтастыруға болады fileтүрі бойынша немесе соңғы өзгертілген күніне қарай сұрыптаңыз.
7. Кімге view file ақпарат үшін таңдаңыз file Жобада view, тінтуірдің оң жақ түймешігін басып, таңдаңыз File Параметрлер. Мысалыample, сіз күнді тексере аласыз a file өзгертілді.
Verilog ескі жобадағы жолдарды жаңарту Files
Егер сізде жоба болса file бағдарламалық жасақтаманың ескі нұсқасымен жасалған (8.1 нұсқасына дейін), Verilog оған жолдарды қамтиды file нәтижелер каталогына немесе көзге қатысты file ` include мәлімдемелерімен. 8.1-ден кейінгі шығарылымдарда жоба file `қосу жолдары жобаға қатысты file тек. Соңғы шығарылымдардағы GUI ескі prj-ді автоматты түрде жаңартпайды files жаңа ережелерге сәйкес келеді. Ескі жобаны жаңарту және пайдалану үшін file, келесі әрекеттердің бірін орындаңыз:
· prj қолмен өңдеу file мәтіндік редакторда және келесіні қосыңыз
әрбір set_option -include_path алдындағы жол:
set_option -проект_қатысты_қосады 1
· Бағдарламалық құралдың жаңарақ нұсқасымен жаңа жобаны бастаңыз және жою
ескі жоба. Бұл жаңа prj жасайды file Жаңа ережеге бағыныңыз, мұнда қосулар prj қатысты file.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны басқару File Иерархия

Жобаны басқару File Иерархия
Келесі бөлімдер теңшелген қалталарды қалай жасауға және басқаруға болатынын және fileЖобада view:
· Теңшелетін қалталарды жасау · Теңшелетін жоба қалталарын өңдеу · Таңдамалы қалталарды өңдеу Files

Теңшелетін қалталарды жасау
Логикалық қалталарды жасауға және теңшеуге болады files жобаңыздағы әртүрлі иерархиялық топтарда view. Бұл қалталарды кез келген атаумен немесе иерархиялық деңгеймен көрсетуге болады. Мысалыample, сіз операциялық жүйеңізге ерікті түрде сәйкестендіре аласыз file құрылымы немесе HDL логикалық иерархиясы. Пайдаланушы қалталары көк түсімен ерекшеленеді.

Пайдаланушы қалталарын жасаудың, содан кейін қосудың бірнеше жолы бар fileоларға жобада. Келесі әдістердің бірін пайдаланыңыз:

1. Жобаны тінтуірдің оң жақ түймешігімен басыңыз file немесе басқа пайдаланушы қалтасын таңдап, қалқымалы мәзірден Қалта қосу пәрменін таңдаңыз. Содан кейін келесі әрекеттердің кез келгенін орындаңыз file операциялар:

Тінтуірдің оң жақ түймешігі осылай көрінеді

сол бойынша

fyioleuoLcrOafnileesitahnedr

таңдауды таңдаңыз

Қалтаға орналастырыңыз. Ішкі мәзір бар қалта немесе жасау

жаңа папка.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны басқару File Иерархия

4-тарау: Логикалық синтез жобасын орнату

Қалтаны ерікті түрде атауға болатынын ескеріңіз, бірақ (/) таңбасын пайдаланбаңыз, себебі бұл иерархия бөлгіш белгісі.
Қалтаның атын өзгерту үшін қалтаны тінтуірдің оң жақ түймешігімен басып, Қайдан атын өзгерту пәрменін таңдаңыз
қалқымалы мәзір. Қалтаның атын өзгерту тілқатысу терезесі пайда болады; жаңа атауды көрсетіңіз.
2. Қосу түймесін пайдаланыңыз FileҚалта иерархиясының барлық мазмұнын қосу және қалауыңыз бойынша орналастыру үшін Жоба тілқатысу терезесіне s таңдаңыз files диалогтық терезе дисплейінде тізімделген ОЖ қалта иерархияларына сәйкес келетін пайдаланушы қалталарына.

Мұны істеу үшін Қосу түймесін таңдаңыз File Жобадағы түймешігін басыңыз view.
Диалогтық терезеден dsp сияқты кез келген сұралған қалталарды таңдаңыз, содан кейін
Қосу түймесін басыңыз. Бұл барлық орын алады files dsp иерархиясынан жаңа ғана жасалған теңшелетін қалтаға.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны басқару File Иерархия

автоматты түрде орналастыру үшін files сәйкес реттелетін қалталарға
ОЖ қалтасының иерархиясында Қосу деп аталатын опцияны тексеріңіз Files тілқатысу терезесіндегі Пайдаланушы қалталарына.
Әдепкі бойынша, реттелетін қалта атауы қалтамен бірдей атау болып табылады
қамтитын files немесе жобаға қосылатын қалта. Дегенмен, қалталардың қалай аталатынын Қалталар опциясы түймешігін басу арқылы өзгертуге болады. Келесі диалогтық терезе көрсетіледі.

Қолдану үшін:
Тек құрамындағы қалта fileқалта атауы үшін s түймесін басыңыз, ОЖ пайдалану түймесін басыңыз
Қалта атауы.
Деңгейін анықтау үшін таңдалған қалтаға жол атауы
реттелетін қалта жолы үшін көрсетілген иерархия.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны басқару File Иерархия

4-тарау: Логикалық синтез жобасын орнату

3. Сүйреп апаруға болады files және қалталарды OS Explorer қолданбасынан жобаға енгізіңіз view. Бұл мүмкіндік KDE жұмыс істейтін Windows және Linux жұмыс үстелдерінде қол жетімді.
Сүйреп апарған кезде a file, ол бірден жобаға қосылады.
Ешбір жоба ашық болмаса, бағдарламалық құрал жобаны жасайды.
Сүйреп апарған кезде a file қалтаның үстіне қойылса, ол оған орналастырылады
қалта. Бастапқыда, Қосу Files to Project диалогтық терезесі көрсетіледі, онда растау сұралады files жобаға қосылуы керек. Қабылдау үшін OK түймесін басуға болады fileс. Өзгерістер енгізгіңіз келсе, «Барлығын жою» түймесін басып, жаңа сүзгіні немесе опцияны көрсетуге болады.

Ескертпе: Жобада реттелетін қалталарды көрсету үшін view, Options->Project тармағын таңдаңыз View Параметрлер мәзірін таңдаңыз, содан кейін құсбелгіні қосыңыз/өшіріңіз View Жоба Files диалогтық терезедегі Пайдаланушы қалталарында.

Пайдаланушы жоба қалталарын өңдеу
Келесі процедура қалай жоюға болатынын сипаттайды files қалталардан таңдаңыз, қалталарды жойыңыз және қалта иерархиясын өзгертіңіз.
1. Жою үшін a file реттелетін қалтадан, не:
Оны басқа қалтаға немесе жобаға сүйреп апарыңыз. белгілеңіз file, тінтуірдің оң жақ түймешігімен басып, қалтадан жою опциясын таңдаңыз
қалқымалы мәзір.
Delete (DEL) пернесін пайдаланбаңыз, себебі ол жойылады file жобадан.
2. Пайдаланушы қалтаны жою үшін оны бөлектеп, тінтуірдің оң жақ түймешігімен басып, қалқымалы мәзірден Жою пәрменін таңдаңыз немесе DEL пернесін басыңыз. Қалтаны жойған кезде келесі таңдаулардың бірін орындаңыз:
Қалтаны және қалтаны жою үшін Иә түймесін басыңыз files қалтасында қамтылған
жоба.
Қалтаны жою үшін «Жоқ» түймесін басыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Жобаны басқару File Иерархия

3. Пайдаланушы қалтасының иерархиясын өзгерту үшін:
Қалтаны ішкі қалта болатындай етіп басқа қалтаға сүйреп апарыңыз.
қалтаны немесе жобаны жоғарғы деңгейге жылжыту үшін басыңыз.
Пайдаланушы қалтасының жоғарғы деңгейлі иерархиясын жою үшін сүйреп апарыңыз
жоба бойынша иерархияның қажетті ішкі деңгейі. Содан кейін қалтаның бос түбірлік каталогын жойыңыз.
Мысалыample, егер бар пайдаланушы қалта каталогы болса:
/Мысamples/Verilog/RTL
Тек бір деңгейлі RTL иерархиясын алғыңыз келеді делік, содан кейін жобаның үстіне RTL сүйреп апарыңыз. Одан кейін /Ex жоюға боладыamples/Verilog каталогы.

Пайдаланушыны басқару Files
Оған қоса, келесі теңшелетін түрлерін орындауға болады file операциялар:
1. Дисплейді басу үшін files қалталарды теріңіз, Жобада тінтуірдің оң жақ түймешігін басыңыз view және Жобаны таңдаңыз View Параметрлер немесе Опциялар->Жоба таңдаңыз View Параметрлер. Опцияны өшіріңіз View Жоба Files тілқатысу терезесіндегі Қалталарды теріңіз.
2. Көрсету үшін files жоба ретінің орнына алфавиттік тәртіпте Сұрыптау параметрін тексеріңіз FileЖобадағы s түймешігін басыңыз view басқару тақтасы. Басқару тақтасын қосу және өшіру үшін панельдің төменгі сол жақ бұрышындағы төмен көрсеткі пернесін басыңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Жобаны басқару File Иерархия

4-тарау: Логикалық синтез жобасын орнату

Басқару тақтасының ауысуы
3. ретін өзгерту үшін fileжобада:
Пайдаланушы қалталарды және сұрыптауды өшіруді ұмытпаңыз fileс. Сүйреп апарыңыз a file тізіміндегі қажетті орынға files.
4. Өзгерту үшін file теріңіз, оны жаңа түр қалтасына сүйреп апарыңыз. Бағдарлама сізге тексеруді ұсынады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Орнатуларды орнату

Орнатуларды орнату
Іске асыру - белгілі бір шектеулер жиынтығымен және басқа параметрлермен жүзеге асырылатын жобаның нұсқасы. Жобада әрқайсысының өз параметрлері бар бірнеше іске асыру болуы мүмкін.

Бірнеше енгізумен жұмыс істеу
Synplify Pro құралы бір дизайнның бірнеше енгізуін жасауға, содан кейін нәтижелерді салыстыруға мүмкіндік береді. Бұл бір дизайн үшін әртүрлі параметрлермен тәжірибе жасауға мүмкіндік береді. Іске асыру - бұл синтездік бағдарламалық құрал контекстіндегі дизайнды қайта қарау және сыртқы бастапқы кодты басқару бағдарламалық құралы мен процестерді алмастырмайды.
1. Іске қосуды қосу түймесін басыңыз немесе Жоба->Жаңа енгізу тармағын таңдап, жаңа құрылғы опцияларын (Құрылғы қойындысы), жаңа опцияларды (Параметрлер қойындысы) немесе жаңа шектеуді орнатыңыз. file (Шектеулер қойындысы).
Бағдарламалық жасақтама жобада басқа іске асыруды жасайды view. Жаңа іске асыру бұрынғымен бірдей атқа ие, бірақ басқа сан жұрнағы бар. Келесі суретте ағымдағы (белсенді) іске асыру бөлектелген rev1 және rev2 екі іске асыру көрсетілген.

Жаңа енгізу бірдей бастапқы кодты пайдаланады files, бірақ әртүрлі құрылғы опциялары мен шектеулері. Кейбірін көшіреді files алдыңғы іске асырудан: tlg журналы file, srs RTL желі тізімі file, және design_fsm.sdc file FSM Explorer арқылы жасалған. Бағдарламалық қамтамасыз ету синтездің қайталанатын тарихын сақтайды.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Орнатуларды орнату

4-тарау: Логикалық синтез жобасын орнату

2. Жаңа параметрлермен синтезді қайта іске қосыңыз.
Тек ағымдағы енгізуді іске қосу үшін Іске қосу түймешігін басыңыз.
Жобадағы барлық енгізулерді іске қосу үшін Run->Run All тармағын таңдаңыз
Іске асыру.
Басқа бөлікті көру немесе басқа жиілікпен тәжірибе жасау үшін бірнеше енгізуді пайдалануға болады. Параметрлерді орнату туралы ақпаратты Логикалық синтезді іске асыру опцияларын орнату, 75-бетте бөлімінен қараңыз.
Жоба view белсенді іске асыру бөлектелген және сәйкес нәтижемен барлық енгізулерді көрсетеді files іске асыру нәтижелерінде көрсетілген белсенді енгізу үшін жасалған view оң жақта; белсенді енгізуді өзгерту нәтижені өзгертеді file көрсету. Қарау терезесі белсенді енгізуді бақылайды. Егер сіз осы терезені барлық енгізулерді көру үшін конфигурацияласаңыз, жаңа енгізу терезеде автоматты түрде жаңартылады.
3. Нәтижелерді салыстырыңыз.
Таңдалған шарттарды салыстыру үшін қарау терезесін пайдаланыңыз. Орнатқаныңызға көз жеткізіңіз
Configure Watch пәрменімен салыстырғыңыз келетін іске асырулар. Толық ақпаратты «Көру терезесін пайдалану» 190-бетте бөлімінен қараңыз.

Мәліметтерді салыстыру үшін журналды салыстырыңыз file нәтижелер.
4. Іске асыру атын өзгерту үшін жобадағы іске асыру атауында тінтуірдің оң жақ түймешігін басыңыз view, қалқымалы мәзірден Орындау атын өзгерту пәрменін таңдап, жаңа атауды теріңіз.
Ағымдағы UI іске асыруды қайта жазатынын ескеріңіз; 9.0 нұсқасына дейінгі шығарылымдар атауы өзгертілетін енгізуді сақтайды.
5. Іске асыруды көшіру үшін жобадағы іске асыру атауында тінтуірдің оң жақ түймешігін басыңыз view, қалқымалы мәзірден Copy Implementation параметрін таңдап, көшірмеге жаңа атау енгізіңіз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Орнатуларды орнату

6. Іске асыруды жою үшін жобадағы іске асыру атауында тінтуірдің оң жақ түймешігін басыңыз view, және қалқымалы мәзірден Орындауды жою пәрменін таңдаңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату
Логикалық синтезді іске асыру опцияларын орнату
Синтезді іске асыру үшін ғаламдық опцияларды орнатуға болады, олардың кейбіреулері технологияға тән. Бұл бөлім құрылғы, оңтайландыру және сияқты жаһандық опцияларды орнату жолын сипаттайды file Орындау опциялары пәрменімен опциялар. Іске асыруға арналған шектеулерді орнату туралы ақпаратты 119-бетте АУҚА шектеулерін көрсету бөлімін қараңыз. Жеке атрибуттармен немесе директивалармен жаһандық параметрлерді қайта анықтау туралы ақпаратты Төлсипаттар мен Директиваларды көрсету, 90-бетте бөлімінен қараңыз.
Бұл бөлімде келесі тақырыптар талқыланады:
· Құрылғы параметрлерін орнату, 75-бетте · Оңтайландыру опцияларын орнату, 78-бетте · Жаһандық жиілік пен шектеуді көрсету Files, 80-бетте · Нәтиже опцияларын көрсету, 82-бетте · Уақыт есебінің шығысын көрсету, 84-бетте · Verilog және VHDL опцияларын орнату, 84-бетте
Құрылғы параметрлерін орнату
Құрылғы опциялары синтезді іске қосу үшін орнатуға болатын жаһандық опциялардың бөлігі болып табылады. Олар бөліктерді таңдауды (технология, бөлік және жылдамдық дәрежесі) және іске асыру опцияларын (енгізу/шығару кірістіру және желдеткіштер) қамтиды. Опциялар мен осы опциялардың орындалуы технологиядан технологияға қарай өзгеруі мүмкін, сондықтан жеткізуші опциялары туралы ақпаратты Анықтамалық нұсқаулықтың жеткізуші тарауларынан қараңыз.
1. Implementation Options (Орындау параметрлері) түймешігін басу немесе Project->Implementation Options тармағын таңдау арқылы іске асыру параметрлері пішінін ашыңыз және ол әлі таңдалмаған болса, жоғарғы жағындағы Құрылғы қойындысын басыңыз.
2. Технологияны, бөлікті, қаптаманы және жылдамдықты таңдаңыз. Қолжетімді опциялар сіз таңдаған технологияға байланысты өзгереді.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
3. Құрылғыны салыстыру опцияларын орнатыңыз. Опциялар сіз таңдаған технологияға байланысты өзгереді.
Опцияның нені білдіретініне сенімді болмасаңыз, көру үшін опцияны басыңыз
төмендегі жолақтағы сипаттама. Опциялардың толық сипаттамасын алу үшін F1 түймесін басыңыз немесе Анықтамалық нұсқаулықтағы сәйкес жеткізуші тарауын қараңыз.
Опцияны орнату үшін мәнді теріңіз немесе оны қосу үшін құсбелгіні қойыңыз.
Желдету шектерін орнату және уақытты өзгерту туралы қосымша ақпаратты тиісінше 348-бетте және Қайталау уақытын орнату 334-бетте қараңыз. Жеткізушіге қатысты басқа опциялар туралы толық ақпаратты Анықтамалық нұсқаулықтағы сәйкес жеткізуші тарауын және технологиялар тобын қараңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату

4. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз.
5. Дизайнды синтездеу үшін «Іске қосу» түймесін басыңыз. Бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.
6. Сценариймен құрылғы опцияларын орнату үшін set_option Tcl пәрменін пайдаланыңыз. Келесі кестеде балама Tcl пәрмендерімен салыстырылған Құрылғы қойындысындағы құрылғы опцияларының алфавиттік тізімі бар. Параметрлер технологияға және отбасына негізделгендіктен, кестеде көрсетілген опциялардың барлығы таңдалған технологияда қол жетімді болмауы мүмкін. Барлық пәрмендер set_option арқылы басталады, содан кейін көрсетілгендей бағандағы синтаксис. Жеткізушіге арналған опциялардың ең толық тізімін алу үшін Анықтамалық нұсқаулықты тексеріңіз.
Келесі кестеде құрылғы опцияларының көпшілігі көрсетілген.

Талдаушыға арналған опцияның аннотацияланған сипаттары I/O кірістіру желдеткіш нұсқаулығын өшіреді

Tcl пәрмені (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату

Опция

Tcl пәрмені (set_option…)

Пакет

-пакет pkg_name

Бөлім

-бөлік бөлігінің_атауы

Аралас драйверлерді шешіңіз

-бірнеше_драйверді шешу {1|0}

Жылдамдық

-жылдамдық_деңгейі жылдамдық_дәрежесі

Технология

-технологиялық түйінді сөз

Құрастыру нүктесінің уақыты деректерін жаңарту -update_models_cp {0|1}

HDL Analyst дерекқорын құру -hdl_qload {1|0}

Оңтайландыру опцияларын орнату
Оңтайландыру опциялары іске асыру үшін орнатуға болатын жаһандық опциялардың бөлігі болып табылады. Бұл бөлім жиілік сияқты опцияларды және ресурстарды ортақ пайдалану сияқты жаһандық оңтайландыру опцияларын қалай орнату керектігін айтады. Сондай-ақ осы опциялардың кейбірін UI жүйесіндегі сәйкес түймелер арқылы орнатуға болады.
1. Орындау параметрлері түймешігін басу немесе Жоба->Орындау параметрлері тармағын таңдау арқылы Іске асыру параметрлері пішінін ашыңыз және жоғарғы жағындағы Параметрлер қойындысын басыңыз.
2. Қалаған оңтайландыру опцияларын пішінде немесе жобада басыңыз view. Таңдауыңыз технологияға байланысты өзгереді. Технологияңыз үшін опция қол жетімді болмаса, ол сұр түсті болады. Опцияны бір жерде орнату оны басқа жерде автоматты түрде жаңартады.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату

Жоба View

Оңтайландыру опциялары Іске асыру опциялары->Параметрлер

Осы оңтайландыруларды пайдалану туралы толық ақпаратты келесі бөлімдерден қараңыз:

FSM компиляторы FSM Explorer
Ресурстарды ортақ пайдалану уақытын өзгерту

Күй машиналарын оңтайландыру, 354-бетте
FSM Explorer бағдарламасын іске қосу, 359-бетте Ескертпе: Microsemi технологияларының ішкі жиыны ғана FSM Explorer опциясын қолдайды. Құралда көрсеткен құрылғы үшін бұл опцияға қолдау көрсетілетінін анықтау үшін Project->Implementation Options->Options тақтасын пайдаланыңыз.
Ресурстарды ортақ пайдалану, 352-бетте
Қайталау, 334-бетте

Баламалы Tcl set_option пәрмен опциялары төмендегідей:

Опция FSM компиляторы FSM Explorer Ресурстарды ортақ пайдалану уақытын өзгерту

set_option Tcl пәрмен опциясы -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -қайталау {1|0}

3. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
4. Синтезді іске қосу үшін «Іске қосу» түймесін басыңыз.
Бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.
HDL Analyst деректер базасын құру
Әдепкі бойынша, бағдарламалық жасақтама бүкіл дизайнды оқиды, логикалық оңтайландырулар мен уақытты таратуды орындайды және нәтижені бір желі тізіміне (srs) жазады. Дизайндар ұлғайған сайын дизайнды іске қосу және жөндеу уақыты қиындай түседі.
Бұл опциялар компиляторға дизайнды бөлек желі тізіміне жазылған бірнеше модульдерге алдын ала бөлуге мүмкіндік береді files (srs). Бұл опцияны қосу үшін Іске асыру опциялары тілқатысу терезесінің Параметрлер қойындысында HDL талдаушысының дерекқорын құру құсбелгісін қойыңыз. Бұл мүмкіндік үлкен дизайн үшін жадты пайдалануды айтарлықтай жақсартады.
Бұл мүмкіндікті келесі set_option Tcl пәрмені арқылы Tcl Script терезесінен қосуға болады:
set_option -hdl_qload 1
HDL Analyst дерекқорын құру опциясы қосылғаннан кейін, бір желі тізімі (srs) немесе бірнеше жоғары деңгейлі RTL модулінің желі тізімдері (srs) арқылы дизайнды көрсету үшін HDL талдаушы құралындағы Incremental Quick Load опциясын пайдаланыңыз. Құрал алдын ала аладыtagБұл мүмкіндікті тек әсерленген дизайн иерархиясын динамикалық жүктеу арқылы e. Мысалыample, иерархиялық шолғыш жылдам жүктеу үшін қажет болса, тек төменгі деңгей иерархиясын кеңейте алады. Incremental Quick Load опциясы HDL Analyst Options тілқатысу терезесінің Жалпы тақтасында орналасқан. Жалпы панель, 304-бетте қараңыз.

Ғаламдық жиілік пен шектеуді анықтау Files

Бұл процедура жаһандық жиілікті орнату және шектеуді көрсету жолын айтады fileжүзеге асыру үшін.

1. Ғаламдық жиілікті орнату үшін келесі әрекеттердің бірін орындаңыз:

Жобада ғаламдық жиілікті теріңіз view.

Іске асыру опциясын басу арқылы іске асыру параметрлері пішінін ашыңыз

Параметрлер түймесі Шектеулер қойындысы.

таңдау

Жоба->Жүзеге асыру

Параметрлер,

және

басыңыз

the

Баламалы Tcl set_option пәрмені -жиілік жиілік мәні болып табылады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату
119-бетте SCOPE шектеулерін көрсету бөлімінде сипатталғандай жаһандық жиілікті жергілікті шектеулермен қайта анықтауға болады. Synplify Pro құралында жаһандық жиілікті орнатудың орнына дизайн үшін сағаттық шектеулерді автоматты түрде жасауға болады. Мәліметтер алу үшін Автоматты шектеулерді пайдалану бөлімін 291-беттен қараңыз.
Ғаламдық жиілік және шектеулер жобасы View
Іске асыру опциялары->Шектеулер

2. Шектеуді көрсету files іске асыру үшін келесі әрекеттердің бірін орындаңыз:
Project->Implementation Options->Шектеулер тармағын таңдаңыз. Шектеуді тексеріңіз
fileжобада пайдаланғыңыз келеді.
Implementation Options->Шектеулер тақтасында, сіз де басуға болады
шектеуді қосыңыз file.
Қолданғыңыз келетін іске асыру таңдалған кезде Қосу түймесін басыңыз File ішінде
Жоба view, және шектеуді қосыңыз fileсізге керек.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
Шектеу жасау үшін files, 119-бетте SCOPE шектеулерін анықтау бөлімін қараңыз.
3. Шектеуді жою үшін files іске асырудан келесі әрекеттердің бірін орындаңыз:
Project->Implementation Options->Шектеулер тармағын таңдаңыз. Құсбелгіні алып тастаңыз
жанында file аты.
Жобада view, шектеуді тінтуірдің оң жақ түймешігімен басыңыз file жойылады және
Жобадан жою опциясын таңдаңыз.
Бұл шектеуді жояды file іске асырудан, бірақ оны жоймайды.
4. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз.
Дизайнды синтездеген кезде бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.
Нәтиже опцияларын анықтау
Бұл бөлім синтезді орындаудың шығысына арналған критерийлерді көрсету жолын көрсетеді.
1. Орындау параметрлері түймешігін басу немесе Жоба->Жүзеге асыру параметрлері тармағын таңдау арқылы Іске асыру параметрлері пішінін ашыңыз және жоғарғы жағындағы Іске асыру нәтижелері қойындысын басыңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату

2. Шығаруды көрсетіңіз fileжасағыңыз келеді.
Карталанған желі тізімін жасау үшін files, Write Mapped Verilog Netlist немесе Write түймесін басыңыз
Карталанған VHDL желі тізімі.
Жеткізушіге қатысты шектеуді жасау үшін file алға аннотация үшін,
Жеткізуші шектеуін жазу түймесін басыңыз File. Осы есеп туралы толық ақпаратты Анықтамалық нұсқаулықтың 270-бетіндегі Шектеулерді тексеру есебі, 56-бетте қараңыз.
3. Нәтижелерді жазғыңыз келетін каталогты орнатыңыз.
4. Шығару пішімін орнатыңыз file. Сценарийге арналған эквивалентті Tcl пәрмені жоба - нәтиже_пішімі пішімі болып табылады.
Сондай-ақ атауды салыстыруды басқару үшін төлсипаттарды орнатқыңыз келуі мүмкін. Мәліметтер алу үшін Анықтамалық нұсқаулықтағы сәйкес жеткізуші тарауын қараңыз.
5. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз.
Дизайнды синтездеген кезде бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
Уақыт есебінің шығысын анықтау
Келесі опцияларды орнату арқылы уақыт есебінде қанша есеп берілетінін анықтауға болады.
1. Жоба->Орындау параметрлері тармағын таңдап, Уақыт есебі қойындысын басыңыз. 2. Бағдарламалық құрал есеп беретін маңызды жолдардың санын орнатыңыз.

3. Маңызды жол бөлімдерінде хабарланғыңыз келетін бастапқы және аяқталу нүктелерінің санын көрсетіңіз.
4. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз. Дизайнды синтездеген кезде бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.
Verilog және VHDL параметрлерін орнату
Verilog және VHDL көзін орнатқанда files жобаңызда белгілі бір компилятор опцияларын көрсетуге болады.
Verilog параметрі File Параметрлер
Verilog орнатыңыз file Project->Implementation Options-> Verilog немесе Options->Configure Verilog Compiler тармағын таңдау арқылы опцияларды таңдаңыз.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату

1. Қолданылатын Verilog пішімін көрсетіңіз.
Компиляторды барлығына ғаламдық деңгейде орнату үшін files жобада таңдаңыз
Project->Implementation Options->Verilog. Verilog 2001 немесе SystemVerilog пайдалансаңыз, қолдау көрсетілетін конструкциялар үшін Анықтамалық нұсқаулықты тексеріңіз.
Verilog компиляторын пер file негізін таңдаңыз file ішінде
Жоба view. Тінтуірдің оң жақ түймешігімен басып, таңдаңыз File Параметрлер. Сәйкес компиляторды таңдаңыз. Әдепкі Verilog file жаңа жобаларға арналған пішім SystemVerilog.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
2. Жобада мұны жасамаған болсаңыз, жоғарғы деңгейлі модульді көрсетіңіз view.
3. Бастапқы кодтан параметрлерді шығару үшін келесі әрекеттерді орындаңыз:
Параметрлерді шығару түймешігін басыңыз. Әдепкі мәнді қайта анықтау үшін параметр үшін жаңа мәнді енгізіңіз.
Бағдарламалық құрал жаңа мәнді тек ағымдағы енгізу үшін пайдаланады. Аралас конструкциялар үшін параметрді шығаруға қолдау көрсетілмейтінін ескеріңіз.

4. Мәлімдемелерді бөлу үшін бос орындарды пайдаланып, Компилятор директиваларындағы директиваны теріңіз. Кодтағы 'ifdef және 'define операторларымен әдетте енгізілетін директиваларды теруге болады. Мысалыample, ABC=30 нәтижесінде бағдарламалық құрал жобаға келесі мәлімдемелерді жазады file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату
5. Жолды қосу тәртібінде Verilog үшін қосу пәрмендері үшін іздеу жолдарын көрсетіңіз fileсіздің жобаңызда бар. Жолдарды қосу, жою немесе ретін өзгерту үшін жолақтың жоғарғы оң жақ бұрышындағы түймелерді пайдаланыңыз.
6. Кітапхана каталогтарында кітапханасы бар каталогқа жолды көрсетіңіз fileсіздің жобаңызға арналған. Жолдарды қосу, жою немесе ретін өзгерту үшін жолақтың жоғарғы оң жақ бұрышындағы түймелерді пайдаланыңыз.
7. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз. Дизайнды синтездеген кезде бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату Логикалық синтезді іске асыру опцияларын орнату
VHDL параметрін орнату File Параметрлер
Сіз VHDL орнатасыз file Project->Implementation Options->VHDL немесе Options->Configure VHDL Compiler тармағын таңдау арқылы опцияларды таңдаңыз.

VHDL көзі үшін төменде сипатталған опцияларды көрсетуге болады.
1. Жобада мұны жасамаған болсаңыз, жоғарғы деңгейлі модульді көрсетіңіз view. Егер жоғарғы деңгейлі модуль әдепкі жұмыс кітапханасында болмаса, компилятор модульді таба алатын кітапхананы көрсетуіңіз керек. Мұны істеу жолы туралы ақпаратты VHDL тақтасы, 200-бетте қараңыз.
Сондай-ақ, бұл опцияны аралас тіл конструкциялары үшін немесе схемада HDL Analyst көрсету және LdOebugging үшін нақты жоғары деңгейлі нысан болып табылмайтын модульді көрсеткіңіз келген кезде пайдалануға болады. viewс. 2. Пайдаланушы анықтайтын күй машинасын кодтау үшін келесі әрекеттерді орындаңыз:
Пайдаланғыңыз келетін кодтау түрін көрсетіңіз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Логикалық синтезді іске асыру опцияларын орнату 4-тарау: Логикалық синтез жобасын орнату
FSM компиляторын өшіріңіз.
Дизайнды синтездеген кезде бағдарламалық жасақтама күй машиналарын кодтау үшін осында орнатқан компилятор директивасын пайдаланады және компилятор директивасын қайта анықтайтын FSM компиляторын іске қоспайды. Немесе, күй машиналарын syn_encoding төлсипаты бар VHDL күй машиналарын анықтау, 308-бетте сипатталғандай анықтауға болады.
3. Бастапқы кодтан генериктерді шығару үшін мынаны орындаңыз:
Жалпы тұрақтыларды шығару түймешігін басыңыз. Әдепкі мәнді қайта анықтау үшін жалпыға арналған жаңа мәнді енгізіңіз.
Бағдарламалық құрал жаңа мәнді тек ағымдағы енгізу үшін пайдаланады. Аралас тіл дизайны болса, генериктерді шығара алмайтыныңызды ескеріңіз.

4. Процесс/блок шекаралары арқылы тристаттарды итеру үшін Push Tristates қосулы екенін тексеріңіз. Мәліметтерді Анықтамалық нұсқаулықтағы 212-беттегі Push Tristates опциясын қараңыз.
5. Synthesis_on және synthesis_off директиваларының интерпретациясын анықтаңыз:
Компиляторға synthesis_on және synthesis_off директивасын түсіндіру үшін
translate_on/translate_off сияқты, Синтезді қосу/өшіру Translate қосу/өшіру ретінде іске асырылған опциясын қосыңыз.
synthesis_on және synthesis_off директиваларын елемеу үшін мынаны тексеріңіз
бұл опция тексерілмеген. Қосымша ақпаратты Анықтамалық нұсқаулықтағы аудару_өшіру/аудару_қосу, 226-бетте қараңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Атрибуттар мен Директиваларды көрсету

6. Қажет болса, басқа іске асыру опцияларын орнатыңыз (таңдаулар тізімін Логикалық синтезді іске асыру опцияларын орнату, 75-бетте қараңыз). OK түймесін басыңыз.
Дизайнды синтездеген кезде бағдарламалық құрал сіз орнатқан опцияларды пайдаланып дизайнды құрастырады және картаға түсіреді.

Атрибуттар мен Директиваларды көрсету

Атрибуттар мен директивалар - дизайнды талдау, оңтайландыру және салыстыру жолын басқару үшін дизайн нысандарына тағайындайтын спецификациялар.
Атрибуттар салыстыруды оңтайландыруды басқарады және директивалар компиляторды оңтайландыруды басқарады. Осы айырмашылыққа байланысты бастапқы кодта директиваларды көрсету керек. Бұл кесте атрибут пен директивалық сипаттамаларды жасау үшін қолжетімді әдістерді сипаттайды:

VHDL Verilog SCOPE редакторының шектеулері File

Атрибуттар Иә Иә Иә Иә

Директивалар Иә Иә Жоқ Жоқ

SCOPE редакторында атрибуттарды немесе шектеулерді көрсеткен дұрыс file, себебі алдымен дизайнды қайта құрастырудың қажеті жоқ. Директивалар үшін олардың күшіне енуі үшін дизайнды құрастыру керек.
SCOPE/шектеулер болса file және HDL бастапқы коды дизайн үшін көрсетілген, қайшылықтар болған кезде шектеулер басымдыққа ие болады.
Қосымша мәліметтер алу үшін келесіні қараңыз:
· VHDL ішінде төлсипаттарды және директиваларды көрсету, 91-бетте · Verilog бағдарламасында төлсипаттар мен директиваларды көрсету, 92-бетте · SCOPE өңдегішінде төлсипаттарды көрсету, бетте 93 · Шектеулерде төлсипаттарды көрсету File, 97-бетте

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Атрибуттар мен Директиваларды көрсету

4-тарау: Логикалық синтез жобасын орнату

VHDL ішінде атрибуттар мен директиваларды көрсету
Төлсипаттарды және директиваларды көрсету 90-бетте тізімделген нысандарға атрибуттарды қосу үшін басқа әдістерді пайдалануға болады. Дегенмен, директиваларды тек бастапқы кодта көрсетуге болады. VHDL-де атрибуттар мен директиваларды анықтаудың екі жолы бар:
· Алдын ала анықталған атрибуттар бумасын пайдалану
· Атрибутты әр қолданған сайын жариялау
VHDL төлсипаты синтаксисі туралы мәліметтерді Анықтамалық нұсқаулықтағы 561-бетте VHDL төлсипаты және директива синтаксисі бөлімінен қараңыз.

Алдын ала анықталған VHDL атрибуттар бумасын пайдалану
Адванtage алдын ала анықталған буманы пайдалану үшін сіз оларды бастапқы кодқа қосқан сайын атрибуттар мен директиваларды қайта анықтаудан аулақ боласыз. Кемшілікtage сіздің бастапқы кодыңыз азырақ тасымалдануы. Атрибуттар бумасы installDirectory/lib/vhd/synattr.vhd ішінде орналасқан.
1. Бағдарламалық құрал кітапханасына енгізілген алдын ала анықталған атрибуттар бумасын пайдалану үшін синтаксиске мына жолдарды қосыңыз:
кітапхананы синпификациялау; synplify.attributes.all пайдаланыңыз;
2. Құрастыру бірлігінің мәлімдемесінен кейін қалаған төлсипатты немесе директиваны қосыңыз.
декларациялар; objectName атрибутының атрибут_атауы : objectType - мән ;
Мысалыampле:
simpledff нысаны порт (q: out bit_vector(7-ден 0-ге дейін); d : in bit_vector(7-ден 0-ге дейін); clk : битпен);
clk атрибуты syn_noclockbuf : сигнал ақиқат;
Синтаксистік конвенциялар туралы толық ақпаратты Анықтамалық нұсқаулықтағы VHDL төлсипаты және директива синтаксисі, 561-бетте қараңыз.
3. Дереккөзді қосыңыз file жобаға.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Атрибуттар мен Директиваларды көрсету

VHDL атрибуттары мен директиваларын жариялау
Атрибуттар бумасын пайдаланбасаңыз, төлсипаттарды бастапқы кодқа қосқан сайын қайта анықтауыңыз керек.
1. Төлсипатты немесе директиваны пайдаланған сайын, оны келесі синтаксисті пайдаланып дизайн бірлігінің мәлімдемелерінен кейін бірден анықтаңыз:
дизайн_бірлігінің_декларациясы ; attribute attributeName : dataType ; attribute attributeName of objectName : objectType - мән ;
Мысалыampле:
simpledff нысаны порт (q: out bit_vector(7-ден 0-ге дейін); d : in bit_vector(7-ден 0-ге дейін); clk : битпен);
syn_noclockbuf атрибуты: логикалық; clk атрибуты syn_noclockbuf :сигнал ақиқат;
2. Дереккөзді қосыңыз file жобаға.

Verilog бағдарламасында атрибуттар мен директиваларды көрсету
Төлсипаттарды және директиваларды көрсету 90-бетте сипатталғандай нысандарға төлсипаттарды қосу үшін басқа әдістерді пайдалануға болады. Дегенмен, директиваларды тек бастапқы кодта көрсетуге болады.
Verilog-те алдын ала анықталған синтез атрибуттары мен директивалары жоқ, сондықтан оларды түсініктеме ретінде қосу керек. Төлсипаттың немесе директиваның атауының алдында synthesis түйінді сөзі болады. Verilog files регистрге сезімтал, сондықтан атрибуттар мен директивалар олардың синтаксистік сипаттамаларында көрсетілгендей анықталуы керек. Синтаксис мәліметтерін Анықтамалық нұсқаулықтағы Verilog төлсипаты және директива синтаксисі, 363-бетте бөлімінен қараңыз.
1. Verilog бағдарламасында атрибутты немесе директиваны қосу үшін дизайн нысанынан кейін тікелей Verilog жолын немесе блоктық түсініктеме (C-стиль) синтаксисін пайдаланыңыз. Түсініктемелерді блоктау нүктелі үтірден бұрын болуы керек, егер бар болса.
LO

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Атрибуттар мен Директиваларды көрсету

4-тарау: Логикалық синтез жобасын орнату

Verilog блогының түсініктеме синтаксисі
/* синтез атрибутыName = мән */ /* синтез каталогыныңАты = мән */

Verilog жолының түсініктеме синтаксисі
// синтез атрибутыName = мән // синтез каталогыныңАты = мән

Синтаксис ережелерінің мәліметтерін Анықтамалық нұсқаулықтағы Verilog төлсипаты және директива синтаксисі, 363-бетте қараңыз. Төмендегілер бұрынғыamples:
module fifo(out, in) /* synthesis syn_hier = “қатты” */;
2. Бір нысанға бірнеше атрибуттарды немесе директиваларды тіркеу үшін төлсипаттарды бос орындармен бөліңіз, бірақ синтез кілт сөзін қайталамаңыз. Үтірлерді қолданбаңыз. Мысалыampле:
жағдай күйі /* синтез толық_регистрлік параллельді_іс */;
3. Егер бірнеше регистрлер бір Verilog reg операторы арқылы анықталса және оларға төлсипат қолданылса, синтездік бағдарламалық құрал тек reg мәлімдемесінде соңғы жарияланған регистрді қолданады. Мысалыampле:
reg [5:0] q, q_a, q_b, q_c, q_d /* синтез синтезін сақтау=1 */;
syn_preserve төлсипаты тек q_d үшін қолданылады. Бұл синтез құралдары үшін күтілетін әрекет. Бұл төлсипатты барлық регистрлерге қолдану үшін әрбір тіркелім үшін бөлек Verilog reg мәлімдемесін пайдалануыңыз және төлсипатты қолдануыңыз керек.

SCOPE өңдегішінің көмегімен төлсипаттарды көрсету
SCOPE терезесі кез келген атрибутты қосу үшін пайдалануға оңай интерфейсті қамтамасыз етеді. Директиваларды қосу үшін оны пайдалана алмайсыз, себебі олар көзге қосылуы керек fileс. (VHDL ішінде төлсипаттар мен директиваларды көрсету, 91-бетте немесе Verilog бағдарламасында төлсипаттар мен директиваларды көрсету, 92-бетте қараңыз). Келесі процедура SCOPE терезесінде төлсипатты тікелей қосу жолын көрсетеді.
1. Құрастырылған дизайннан бастаңыз және SCOPE терезесін ашыңыз. Бар шектеуге атрибуттарды қосу үшін file, бар тінтуірді басу арқылы SCOPE терезесін ашыңыз file Жобада view. Атрибуттарды жаңасына қосу үшін file, ҚОЛДАНУ белгішесін басыңыз және АУҚАУ терезесін ашу үшін «Баптандыру» түймесін басыңыз.
2. АУҚАУ терезесінің төменгі жағындағы Төлсипаттар қойындысын басыңыз.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық синтез жобасын орнату

Атрибуттар мен Директиваларды көрсету

Алдымен нысанды (3-қадам) немесе алдымен төлсипатты (4-қадам) таңдауға болады.

3. Нысанды көрсету үшін Нысан бағанында келесі әрекеттердің бірін орындаңыз. Атрибутты әлдеқашан көрсеткен болсаңыз, Нысан бағаны сол төлсипатқа арналған жарамды нысан таңдауларын ғана тізімдейді.
Нысан сүзгісі бағанында нысан түрін таңдап, одан кейін таңдаңыз
Нысан бағанындағы таңдаулар тізімінен нысан. Бұл дұрыс синтаксиспен сәйкес нысанды көрсетуді қамтамасыз етудің ең жақсы жолы.

LO
Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

Атрибуттар мен Директиваларды көрсету

4-тарау: Логикалық синтез жобасын орнату

Төлсипатты тіркегіңіз келетін нысанды ішінен сүйреңіз
RTL немесе технология views SCOPE терезесіндегі Нысан бағанына. Кейбір атрибуттар үшін сүйреп апару дұрыс нысанды таңдамауы мүмкін. МысалыampЕгер сіз syn_hier параметрін модульге немесе нысанға және қақпа сияқты орнатқыңыз келсе, оны view сол модуль үшін. Нысанда мына синтаксис болады: Verilog ішіндегі v:moduleName немесе VHDL ішіндегі v:library.moduleName, мұнда бірнеше кітапханалар болуы мүмкін.
Нысан бағанында нысанның атын теріңіз. Білмесең
атау үшін Табу пәрменін немесе Нысан сүзгісі бағанын пайдаланыңыз. Нысан үшін қажетті префиксті тергеніңізге көз жеткізіңіз. Мысалыample, a-ға төлсипатты орнату view, модульге немесе нысан атына v: префиксін қосу керек. VHDL үшін кітапхананы, сондай-ақ модуль атауын көрсету қажет болуы мүмкін.
4. Егер сіз алдымен нысанды көрсетсеңіз, енді төлсипатты көрсетуге болады. Тізім сіз таңдаған нысан түрі үшін жарамды атрибуттарды ғана көрсетеді. Төлсипат бағанында тінтуір түймесін басып тұрып, тізімнен төлсипатты таңдау арқылы атрибутты көрсетіңіз.

Егер сіз алдымен нысанды таңдасаңыз, қолжетімді таңдаулар таңдалған нысан мен пайдаланып жатқан технология арқылы анықталады. Алдымен төлсипатты таңдасаңыз, қолжетімді таңдаулар технологиямен анықталады.
Атрибутты таңдаған кезде SCOPE терезесі сол төлсипат үшін енгізу керек мән түрін айтады және төлсипаттың қысқаша сипаттамасын береді. Алдымен төлсипатты таңдасаңыз, артқа оралып, нысанды көрсетіңіз.
5. Мәнді толтырыңыз. Мән бағанында тінтуір түймесін басып тұрып, тізімнен таңдаңыз. Сондай-ақ мәнді енгізуге болады.

Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы 2014 жылдың қазаны

4-тарау: Логикалық жүйені орнату

Құжаттар / Ресурстар

Microsemi Edition үшін SYnOPSYS FPGA Synthesis Synplify Pro [pdf] Пайдаланушы нұсқаулығы
FPGA Synthesis Synplify Pro for Microsemi Edition, Synthesis Synplify Pro for Microsemi Edition, Synplify Pro for Microsemi Edition, Pro for Microsemi Edition, Microsemi Edition, Edition

Анықтамалар

Пайдаланушы нұсқаулығы

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition пайдаланушы нұсқаулығы

Microsemi Edition үшін FPGA Synthesis Synplify Pro

Техникалық сипаттамалар

Өнім туралы ақпарат

Өнімді пайдалану нұсқаулары

1-тарау: Кіріспе

Құжаттың қолданылу аясы

Бастау

Пайдаланушы интерфейсі аяқталдыview

2-тарау: FPGA синтезін жобалау ағындары

3-тарау: Енгізуді дайындау

Жиі қойылатын сұрақтар

С: Мен құжаттаманың көшірмелерін жасай аламын ба?

С: Бағдарламалық құралды қалай іске қосамын?

С: Бұл пайдаланушы нұсқаулығының мақсатты аудиториясы қандай?

Құжаттар / Ресурстар

Анықтамалар

Пікір қалдырыңыз

Жауаптан бас тарту