מדריך למשתמש של SYnOPSYS FPGA Synplify Pro for Microsemi Edition

Synopsys FPGA Synthesis - Synplify Pro for Microsemi Edition
הוא כלי מקיף ליישום FPGA עם מגוון
תכונות שנועדו לסייע למשתמשים בסינתזה לוגית ועיצוב
זורם.

הוראות שימוש במוצר

פרק 1: מבוא

פרק זה מספק סוףview של Synopsys FPGA ו
מוצרי אב טיפוס, כלי יישום FPGA ו-Synopsys FPGA
תכונות הכלים.

היקף המסמך

ערכת המסמכים כוללת מידע על תכונות המוצר
ומיועד למשתמשים המעוניינים בסינתזה ועיצוב FPGA
זורם.

תחילת העבודה

כדי להתחיל להשתמש בתוכנה, הפעל אותה לפי ההוראות שסופקו
הוראות ועיין במדריך למשתמש לקבלת סיוע.

ממשק משתמש נגמרview

הכר את ממשק המשתמש בצורה יעילה
לנווט בין תכונות התוכנה.

פרק 2: זרימות עיצוב סינתזה של FPGA

פרק זה מפרט את זרימת העיצוב של סינתזה לוגית עבור FPGA
סִינתֶזָה.

פרק 3: הכנת הקלט

למד כיצד להשתמש במקור שפה מעורבת Files וה-Incremental
מהדר להכנת קלט יעילה.

פֶּתֶק: היו מודעים למגבלות הקשורות
עם שימוש ב-Incremental Compiler.

שאלות נפוצות

ש: האם אני יכול ליצור עותקים של התיעוד?

ת: כן, הסכם הרישיון מתיר יצירת עותקים פנימיים
להשתמש רק עם ייחוס מתאים.

ש: כיצד אוכל להפעיל את התוכנה?

ת: עיין בסעיף "תחילת העבודה" בפרק 1 של
מדריך למשתמש להוראות מפורטות על הפעלת התוכנה.

ש: מהו הקהל המיועד למדריך למשתמש זה?

ת: המדריך למשתמש מיועד לאנשים המתעניינים ב-FPGA
זרימות סינתזה ועיצוב.

View Fullscreen

סינתזת FPGA של Synopsys
Synplify Pro for Microsemi Edition
מדריך למשתמש
אוקטובר 2014

הודעת זכויות יוצרים ומידע קנייני
זכויות יוצרים © 2014 Synopsys, Inc. כל הזכויות שמורות. תוכנה ותיעוד זה מכילים מידע סודי וקנייני שהוא רכושה של Synopsys, Inc. התוכנה והתיעוד מסופקים תחת הסכם רישיון וניתן להשתמש בהם או להעתיקם רק בהתאם לתנאי הסכם הרישיון. אין לשכפל, לשדר או לתרגם שום חלק מהתוכנה והתיעוד, בכל צורה או בכל אמצעי, אלקטרוני, מכני, ידני, אופטי או אחר, ללא אישור מראש ובכתב מ-Synopsys, Inc., או כפי שסופק במפורש בהסכם הרישיון.
הזכות להעתיק תיעוד
הסכם הרישיון עם Synopsys מתיר לבעל הרישיון ליצור עותקים של התיעוד לשימוש פנימי בלבד.
כל עותק יכלול את כל זכויות היוצרים, הסימנים המסחריים, סימני השירות והודעות הזכויות הקנייניות, אם קיימות. על בעל הרישיון להקצות מספרים עוקבים לכל העותקים. עותקים אלה יכילו את האגדה הבאה בעמוד השער:
"מסמך זה משוכפל באישור של Synopsys, Inc., לשימוש בלעדי של _________________________________________________ ועובדיה. זהו עותק מספר __________."
הצהרת בקרת יעד
כל הנתונים הטכניים הכלולים בפרסום זה כפופים לחוקי בקרת היצוא של ארצות הברית של אמריקה. חשיפה לאזרחים של מדינות אחרות בניגוד לחוק ארצות הברית אסורה. באחריות הקורא לקבוע את התקנות החלות ולעמוד בהן.
LO

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

כתב ויתור
SYNOPSYS, INC., ומעניקי הרישיונות שלה אינם נותנים אחריות מכל סוג, מפורשת או משתמעת, בהתייחס לחומר זה, לרבות, אך לא מוגבל, האחריות המשתמעת של סחירות והתאמה להתאמה.
סימנים מסחריים רשומים (®)
סינופסיס, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, METTools, Leda, Models, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, הלוגו של Synplicity, Synplify, Synplify Pro, Synthesis Environments, TeRSUM ,Verb, YIELDirector הם סימנים מסחריים רשומים של Synopsys, Inc.
סימנים מסחריים (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DiscoveryPower Silcon Access, DesignyPower Silcon Access, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, טכנולוגיית אופטימיזציה היררכית, מערכת אבות טיפוס ASIC בעלת ביצועים גבוהים, HSIMplus, i-Virtual Stepper, IICE, בסינכרון, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT-AS IC, Liberty-AS, Compuist Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare Star, System, Star-SRC, System, Star-SRC, System, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC ו-Worksheet Buffer הם סימנים מסחריים של Synopsys, Inc.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

סימני שירות (sm)
MAP-in, SVP Café ו-TAP-in הם סימני שירות של Synopsys, Inc. SystemC הוא סימן מסחרי של Open SystemC Initiative ונעשה בו שימוש ברישיון. ARM ו-AMBA הם סימנים מסחריים רשומים של ARM Limited. Sabre הוא סימן מסחרי רשום של SabreMark Partnership Limited ומשמש ברישיון. כל שאר שמות המוצרים או החברות עשויים להיות סימנים מסחריים של בעליהם בהתאמה.
נדפס בארה"ב אוקטובר 2014

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

תוֹכֶן

פרק 1: מבוא
Synopsys FPGA ומוצרי אב טיפוס. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 כלים ליישום FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 תכונות כלי Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
היקף המסמך. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ערכת המסמכים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 קהל . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
תחילת העבודה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 הפעלת התוכנה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 קבלת עזרה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
ממשק משתמש נגמרview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
פרק 2: זרימות עיצוב סינתזה של FPGA
זרימת עיצוב לוגיקה סינתזה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
פרק 3: הכנת הקלט
הגדרת מקור HDL Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 יצירת מקור HDL Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 שימוש בעורך העזרה בהקשר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 בדיקת מקור HDL Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 עריכת מקור HDL Fileעם עורך הטקסט המובנה. . . . . . . . . . . . . . . . . . . . 35 הגדרת העדפות חלון עריכה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 שימוש בעורך טקסט חיצוני . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 שימוש בתוספי ספרייה עבור ספריית Verilog Fileס . . . . . . . . . . . . . . . . . . . . . . . 42
שימוש במקור שפה מעורבת Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
שימוש ב-Incremental Compiler. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 מגבלות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
שימוש ב-Structural Verilog Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 מגבלות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

עבודה עם אילוץ Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 מתי להשתמש באילוץ Files על קוד המקור. . . . . . . . . . . . . . . . . . . . . . . . 53 שימוש בעורך טקסט לאילוץ Files (מורשת). . . . . . . . . . . . . . . . . . . . . . . . 54 הנחיות תחביר Tcl לאילוץ Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 אילוץ בדיקה Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
פרק 4: הקמת פרויקט סינתזה לוגית
הגדרת פרויקט Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 יצירת פרויקט File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 פתיחת פרויקט קיים File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 ביצוע שינויים בפרויקט . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 הגדרת פרויקט View העדפות תצוגה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 עדכון Verilog Include Paths בפרויקט ישן יותר Fileס . . . . . . . . . . . . . . . . . . . . 65
ניהול פרויקט File היררכיה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 יצירת תיקיות מותאמות אישית . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 מניפולציה של תיקיות פרויקט מותאמות אישית . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 מניפולציה של מותאם אישית Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
הגדרת יישומים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 עבודה עם מימושים מרובים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
הגדרת אפשרויות יישום סינתזה לוגית. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 הגדרת אפשרויות התקן . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 הגדרת אפשרויות אופטימיזציה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 ציון תדר גלובלי ואילוץ Fileס . . . . . . . . . . . . . . . . . . . . . . 80 ציון אפשרויות תוצאה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 ציון פלט דוח תזמון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 הגדרת אפשרויות Verilog ו-VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
ציון תכונות והנחיות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 ציון תכונות והנחיות ב-VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . 91 ציון תכונות והנחיות ב-Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 92 ציון תכונות באמצעות עורך SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 ציון תכונות באילוצים File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
מחפש Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 זיהוי ה Files לחיפוש . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 סינון של Files לחיפוש . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 התחלת החיפוש . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 תוצאות חיפוש. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
אחסון בארכיון Files ופרויקטים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ארכיון פרויקט . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ביטול ארכיון פרויקט . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

העתק פרויקט. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
פרק 5: ציון אילוצים
שימוש בעורך SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 יצירת אילוצים בעורך SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 יצירת אילוצים עם פקודת תבנית FDC . . . . . . . . . . . . . . . . 116
ציון אילוצי SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 הזנה ועריכה של אילוצי היקף . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 הגדרת אילוצי שעון ונתיב . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 הגדרת אילוצי קלט ופלט . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 ציון סוגי משטחי I/O סטנדרטיים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 שימוש ב-TCL View של GUI של SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 הנחיות להזנה ועריכה של אילוצים . . . . . . . . . . . . . . . . . . . . . . . . 127
ציון חריגים בתזמון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 הגדרת נקודות מ/אל/דרך עבור חריגים בתזמון . . . . . . . . . . . . . . . . . 130 הגדרת שבילים מרובי אופניים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 הגדרת נתיבים כוזבים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
מציאת אובייקטים עם Tcl מצא והרחבה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 ציון דפוסי חיפוש עבור Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 חידוד Tcl מצא תוצאות עם -פילטר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 שימוש בפקודה Tcl Find להגדרת אוספים . . . . . . . . . . . . . . . . . . . . . 138 שימוש בפקודה להרחיב Tcl להגדרת אוספים. . . . . . . . . . . . . . . . . . 140 בדיקת Tcl מצא והרחב תוצאות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 שימוש ב-Tcl מצא והרחב במצב אצווה. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
שימוש באוספים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 השוואה בין שיטות להגדרת אוספים . . . . . . . . . . . . . . . . . . . . . . . 144 יצירה ושימוש באוספים של SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 יצירת אוספים באמצעות פקודות Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewעיבוד ומניפולציה של אוספים עם פקודות Tcl. . . . . . . . . . . . . . . 150
המרת SDC ל-FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
שימוש בעורך SCOPE (מדור קודם) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 הזנה ועריכה של אילוצי SCOPE (מדור קודם) . . . . . . . . . . . . . . . . . . . . . 157 ציון מגבלות תזמון של SCOPE (מדור קודם) . . . . . . . . . . . . . . . . . . . . . . . 159 הזנת אילוצי ברירת מחדל . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 הגדרת אילוצי שעון ונתיב . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 הגדרת שעונים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 הגדרת אילוצי קלט ופלט (מדור קודם) . . . . . . . . . . . . . . . . . . . . . . . 169 הגדרת נתיבים כוזבים (מורשת) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 6: סינתזה וניתוח של התוצאות
סינתזה של העיצוב שלך. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 הפעלת סינתזת לוגיקה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 שימוש בבדיקה עדכנית לניהול משרות . . . . . . . . . . . . . . . . . . . . . . 174
בודק יומן File תוצאות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewעבודה ועבודה עם היומן File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 גישה מהירה לדוחות ספציפיים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 גישה לתוצאות מרחוק . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 ניתוח תוצאות באמצעות היומן File דוחות . . . . . . . . . . . . . . . . . . . . . . . . . 189 שימוש בחלון השעון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 בדיקת שימוש במשאבים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
טיפול בהודעות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 בדיקת תוצאות בהודעה Viewאה . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 סינון הודעות בהודעה Viewאה . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 סינון הודעות משורת הפקודה . . . . . . . . . . . . . . . . . . . . . . . . . . 197 אוטומציה של סינון הודעות עם סקריפט Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 יומן File בקרות הודעה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 אזהרות טיפול . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
באמצעות המשך בשגיאה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 שימוש ב- Continue on Error עבור סינתזת נקודות קומפילציה . . . . . . . . . . . . . . . . . . . 203
פרק 7: ניתוח עם HDL Analyst ו-FSM Viewer
עבודה בסכמטי Viewס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 הבדל בין אנליסט HDL Viewס . . . . . . . . . . . . . . . . . . . . . . . . 209 פתיחת ה Viewס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewתכונות אובייקט. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 בחירת אובייקטים ב-RTL/טכנולוגיה Viewס . . . . . . . . . . . . . . . . . . . . . . . 215 עבודה עם סכמטיות מרובות גיליונות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 עוברים בין Views בחלון סכמטי. . . . . . . . . . . . . . . . . . . . . . . 218 הגדרה סכמטית View העדפות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 ניהול חלונות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
חקר היררכיית עיצוב. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 מעבר בהיררכיית עיצוב עם דפדפן ההיררכיה . . . . . . . . . . . . . . . . 222 חקר היררכיית אובייקטים על ידי דחיפה/קפיצה . . . . . . . . . . . . . . . . . . . . . . . 223 חקר היררכיית אובייקטים של מופעים שקופים . . . . . . . . . . . . . . . . . . . 228
מציאת חפצים. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 גלישה לאיתור אובייקטים ב-HDL Analyst Viewס . . . . . . . . . . . . . . . . . . . . . . . 230 שימוש בחיפוש לחיפושים היררכיים ומוגבלים . . . . . . . . . . . . . . . . . . . . 232 שימוש בתווים כלליים עם פקודת החיפוש . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

שילוב של חיפוש עם סינון כדי לצמצם חיפושים. . . . . . . . . . . . . . . . . . . . . . 240 שימוש בחיפוש לחיפוש ברשימת הפלט. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
בדיקה צולבת. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 בדיקה צולבת בתוך RTL/טכנולוגיה View . . . . . . . . . . . . . . . . . . . . . . . . . 243 בדיקה צולבת מה-RTL/טכנולוגיה View . . . . . . . . . . . . . . . . . . . . . . . . . 244 בדיקה צולבת מחלון עורך הטקסט . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 בדיקה צולבת מחלון התסריט של Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 בדיקה צולבת מה-FSM Viewאה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
ניתוח בעזרת כלי ה-HDL Analyst. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewהיררכיה והקשר עיצובי. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 סכימות סינון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 הרחבת Pin and Net Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 הרחבת ו Viewחיבורים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 שיטוח היררכיה סכמטית . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 צמצום השימוש בזיכרון בזמן ניתוח עיצובים . . . . . . . . . . . . . . . . . . . 267
שימוש ב-FSM Viewאה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
פרק 8: ניתוח תזמון
ניתוח תזמון בסכמטי Viewס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewמידע תזמון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ביאור מידע תזמון בסכמטי Viewס . . . . . . . . . . . . . . . . . . 275 ניתוח עצי שעון ב-RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewנתיבים קריטיים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 טיפול ברפיון שלילי . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
הפקת דוחות תזמון מותאמים אישית עם STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
שימוש באילוצי עיצוב ניתוח . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 תרחישים לשימוש באילוצי עיצוב ניתוח . . . . . . . . . . . . . . . . . . . . . . 285 יצירת ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 שימוש נכון בשמות אובייקטים ב-ADC File . . . . . . . . . . . . . . . . . . . . . . . . . 290
שימוש באילוצים אוטומטיים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 תוצאות של אילוצים אוטומטיים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
פרק 9: הסקת אובייקטים ברמה גבוהה
הגדרת קופסאות שחורות לסינתזה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 יצירת קופסאות שחורות ו-I/Os ב-Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 יצירת קופסאות שחורות ו-I/Os ב-VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 הוספת מגבלות תזמון של קופסה שחורה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 הוספת מאפייני קופסה שחורה אחרים . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מכונות מצב לסינתזה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 הגדרת מכונות מדינה ב-Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 הגדרת מכונות מצב ב-VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 ציון FSMs עם תכונות והנחיות . . . . . . . . . . . . . . . . . . . . . . . . 309
ציון FSMs בטוחים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
הסקת זיכרון RAM אוטומטית. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 חסימת זיכרון RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 תכונות RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 הסקת זיכרון RAM בלוק . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
אתחול זיכרון RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 אתחול זיכרון RAM ב-Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 אתחול זיכרון RAM ב-VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
פרק 10: ציון אופטימיזציות ברמת העיצוב
טיפים לאופטימיזציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 עצות כלליות למיטוב . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 אופטימיזציה לאזור . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 אופטימיזציה לתזמון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
תזמון חוזר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 שליטה בתזמון חוזר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 תזמון חוזר Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 דוח תזמון חוזר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 איך עובד תזמון חוזר . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
שמירה על אובייקטים מפני אופטימיזציה הרחק. . . . . . . . . . . . . . . . . . . . . . . . . . 342 שימוש ב-syn_keep לשימור או שכפול . . . . . . . . . . . . . . . . . . . . . . . 343 שליטה בהשטחת היררכיה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 שימור ההיררכיה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
אופטימיזציה של Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 קביעת גבולות Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 בקרת חציצה ושכפול . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
שיתוף משאבים. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
הכנסת I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
אופטימיזציה של מכונות המדינה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 החלטה מתי לייעל מכונות מצב . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 הפעלת מהדר FSM LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 הפעלת סייר FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
הכנסת בדיקות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ציון בדיקות בקוד המקור. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 הוספת תכונות בדיקה באופן אינטראקטיבי . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
פרק 11: עבודה עם נקודות קומפילציה
יסודות קומפילציה של נקודות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 אדוואןtages של Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 נקודות קומפילציה ידנית. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 נקודות קומפילציה מקוננות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 סוגי נקודות קומפילציה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
יסודות סינתזת נקודות קומפילציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 אילוץ נקודות קומפילציה Fileס . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 דגמי ממשק לוגיקה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 תזמון ממשק לנקודות קומפילציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 סינתזת נקודות קומפילציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 סינתזת נקודות קומפילציה מצטברת. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 ביאור קדימה של אילוצי תזמון נקודות קומפילציה . . . . . . . . . . . . . . . . 384
סינתזה של נקודות קומפילציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 זרימת נקודת הקומפילציה הידנית. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 יצירת אילוצים ברמה העליונה File עבור Compile Points. . . . . . . . . . . . . . . . 388 הגדרת נקודות קומפילציה ידניות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 הגדרת אילוצים ברמת נקודת הקומפילציה. . . . . . . . . . . . . . . . . . . . . . . . 391 ניתוח תוצאות נקודות קומפילציה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
שימוש בנקודות קומפילציה עם תכונות אחרות. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 שילוב נקודות קומפילציה עם ריבוי עיבודים. . . . . . . . . . . . . . . . . . . . . . . 396
סינתזה מחדש בהדרגה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 סינתזה מחדש של נקודות קומפילציה בהדרגה. . . . . . . . . . . . . . . . . . . . . . . . . 397
פרק 12: עבודה עם קלט IP
יצירת IP עם SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 ציון FIFOs עם SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 ציון זיכרון RAM עם SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 ציון זיכרון RAM להפעלת Byte עם SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 ציון ROMs עם SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 ציון חיבור/מחסירים עם SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 ציון מונים באמצעות SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
זרימת ההצפנה של Synopsys FPGA IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 נגמרview של Synopsys FPGA IP Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 הצפנה ופענוח . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
עבודה עם IP מוצפן. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הצפנת ה-IP שלך. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 הצפנת IP עם סקריפט encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 הצפנת IP עם סקריפט ההצפנה IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 ציון שיטת פלט הסקריפט . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 הכנת חבילת ה-IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
שימוש ב-Hyper Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 שימוש במקור היפר ליצירת אב טיפוס. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 שימוש במקור היפר עבור עיצובי IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 השחלת אותות דרך היררכיית העיצוב של IP. . . . . . . . . . . . . . . 461
פרק 13: ייעול תהליכים לפרודוקטיביות
שימוש במצב אצווה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 הפעלת מצב אצווה בפרויקט File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 הפעלת מצב אצווה עם סקריפט Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 רישיונות תור . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
עבודה עם סקריפטים ופקודות Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 שימוש בפקודות ובסקריפטים של Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 יצירת סקריפט עבודה . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 הגדרת מספר עבודות מקבילות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 יצירת סקריפט סינתזה של Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 שימוש במשתני Tcl כדי לנסות תדרי שעון שונים . . . . . . . . . . . . . . . . . . 476 שימוש במשתני Tcl כדי לנסות מספר טכנולוגיות יעד . . . . . . . . . . . . . . . . . 478 הפעלת סינתזה מלמטה למעלה עם סקריפט . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
אוטומציה של זרימות עם synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
פרק 14: שימוש בריבוי עיבודים
ריבוי עיבודים עם נקודות קומפילציה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 הגדרת מקסימום עבודות מקבילות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 ניצול רישיון . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
פרק 15: אופטימיזציה עבור עיצובי Microsemi
אופטימיזציה של עיצובי Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 שימוש בקופסאות שחורות של Microsemi מוגדרות מראש. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 שימוש ב-Smartgen מאקרו . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 עבודה עם Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 ציון syn_radhardlevel בקוד המקור . . . . . . . . . . . . . . . . . . . . . . . 490 LO
פרק 16: עבודה עם פלט סינתזה
העברת מידע לכלי P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ציון מיקומי סיכות . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 ציון מיקומים עבור יציאות אוטובוס Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . 495 ציון מאקרו ומיקום רישום . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
הפקת פלט ספציפי לספק . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 מיקוד פלט לספק שלך . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 התאמה אישית של תבניות Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
פרק 17: הפעלת פעולות לאחר סינתזה
הפעלת P&R באופן אוטומטי לאחר סינתזה. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
עבודה עם כלי הזיהוי. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 השקה מכלי Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 טיפול בבעיות עם השקת Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 שימוש בכלי הזיהוי . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 שימוש בנקודות קומפילציה עם כלי הזיהוי . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
הדמיה עם כלי VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1
מָבוֹא
מבוא זה לתוכנת Synplify Pro® מתאר את הדברים הבאים:
· Synopsys FPGA ומוצרי אב טיפוס, בעמוד 16 · היקף המסמך, בעמוד 21 · תחילת העבודה, בעמוד 22 · ממשק משתמש מעלview, בעמוד 24

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1: מבוא

Synopsys FPGA ומוצרי אב טיפוס

Synopsys FPGA ומוצרי אב טיפוס
האיור הבא מציג את משפחת המוצרים של Synopsys FPGA ו-Prototyping.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

Synopsys FPGA ומוצרי אב טיפוס

פרק 1: מבוא

כלי יישום FPGA
מוצרי Synplify Pro ו-Synplify Premier הם כלי סינתזה RTL שתוכננו במיוחד עבור FPGAs (מערכי שערים ניתנים לתכנות בשטח) ו-CPLD (התקני לוגיקה מורכבים ניתנים לתכנות).

תוכנת Synplify Pro Synthesis
תוכנת הסינתזה Synplify Pro FPGA היא תקן התעשייה דה פקטו לייצור עיצובי FPGA חסכוניים עם ביצועים גבוהים. זה ייחודי
אלגוריתמים של חילוץ התנהגות Synthesis Technology® (BEST), מבצעים
אופטימיזציות ברמה גבוהה לפני סינתזה של קוד ה-RTL ללוגיקה ספציפית של FPGA. גישה זו מאפשרת אופטימיזציות מעולות על פני ה-FPGA, זמני ריצה מהירים ויכולת להתמודד עם עיצובים גדולים מאוד. תוכנת Synplify Pro תומכת במבני שפות VHDL ו-Verilog העדכניים ביותר, כולל SystemVerilog ו-VHDL 2008. הכלי אינו תלוי בטכנולוגיה המאפשר מיקוד מהיר וקל בין התקני FPGA וספקים מפרויקט עיצוב יחיד.

Synplify Premier Synthesis Software
הפונקציונליות של Synplify Premier היא ערכת-על של הכלי Synplify Pro, המספקת את היישום והסביבת ניפוי באגים האולטימטיבית של FPGA. הוא כולל חבילה מקיפה של כלים וטכנולוגיות עבור מעצבי FPGA מתקדמים, ומשמש גם כמנוע הסינתזה עבור אבות טיפוס ASIC המכוונים לאבות טיפוס בודדים מבוססי FPGA.
מוצר Synplify Premier מציע הן למעצבי FPGA והן למעצבי אבות ASIC המתמקדים ברכיבי FPGA בודדים עם השיטה היעילה ביותר ליישום תכנון וניפוי באגים. בצד יישום התכנון, הוא כולל פונקציונליות עבור סגירת תזמון, אימות לוגי, שימוש ב-IP, תאימות ASIC והטמעת DSP, כמו גם אינטגרציה הדוקה עם כלים עורפיים של ספקי FPGA. בצד באגים, הוא מספק אימות בתוך המערכת של FPGAs אשר מאיץ באופן דרמטי את תהליך ניפוי הבאגים, וכולל גם שיטה מהירה ומצטברת לאיתור בעיות עיצוב חמקמקות.

תכונות כלי FPGA של Synopsys
טבלה זו מבדילה בין הפונקציונליות העיקרית של Synplify Pro, Synplify, Synplify Premier ו-Synplify Premier עם מוצרי Design Planner.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1: מבוא

Synopsys FPGA ומוצרי אב טיפוס

Synplify Synplify Pro

ביצועים

סינתזה של חילוץ התנהגות

Technology® (BESTTM)

Core/IP שנוצר על ידי ספקים

תמיכה (טכנולוגיות מסוימות)

מהדר FSM

סייר FSM

המרת שעון מגודרת

הרשמה צנרת

הרשמה תזמון חוזר

SCOPE® Constraint Entry

תכונות אמינות גבוהה

מקום ומסלול משולבים

אָנָלִיזָה

HDL Analyst®

אוֹפְּצִיָה

מנתח תזמון

נקודה לנקודה

FSM Viewer

בדיקה צולבת

יצירת נקודת בדיקה

Identify® Instrumentor

זיהוי באגים

ניתוח כוח (SAIF)

עיצוב פיזי

תוכנית עיצוב File

הקצאת לוגיקה לאזורים

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

Synopsys FPGA ומוצרי אב טיפוס

פרק 1: מבוא

אומדן אזור ויכולת אזור הקצאת פינים אופטימיזציות פיזיות סינתזה פיזית אנליסט פיזיק Synopsys DesignWare® Foundation Library זמן ריצה עיצוב היררכי אופטימיזציה משופרת סינתזה מהירה ריבוי עיבוד קומפילציה על שגיאה עיצוב צוות עיצוב שפה מעורבת חיבור נקודות עיצוב היררכי עיצוב אצווה אמיתי (רישיונות צפים בלבד) מצב GUI מצב אצווה של PR (Floan Batch Mode) אימות פורמלי של נתונים

Synplify Synplify Pro

xxxx

–

זיהוי אינטגרציה

מוּגבָּל

Synplify Premier
xxx
xxxxx
xxxx
x
x מצב סינתזה לוגית x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx מצב סינתזה לוגית
x

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1: מבוא

Synopsys FPGA ומוצרי אב טיפוס

הערה אחורית של עורך טקסט בעיצוב סביבת P&R View צפה בחלון הודעה חלון Tcl יישומים מרובים תמיכה טכנולוגיית ספק תכונות יצירת אב טיפוס תכונות זמן ריצה קומפילציה של נקודות המרת שעון מגודרת קומפילציה בשגיאה

Synplify Synplify Pro

Synplify Premier
xxxxx נבחר
xxxx

Synplify Premier DP
x
xxxxx נבחר
xxxx

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

היקף המסמך

פרק 1: מבוא

היקף המסמך
להלן מסבירים את היקף מסמך זה ואת הקהל המיועד.

ערכת המסמכים
מדריך למשתמש זה הוא חלק ממערך מסמכים הכולל מדריך עזר והדרכה. הוא מיועד לשימוש עם שאר המסמכים בסט. הוא מתרכז בתיאור כיצד להשתמש בתוכנת Synopsys FPGA כדי לבצע משימות טיפוסיות. זה מרמז על הדברים הבאים:
· המדריך למשתמש מסביר רק את האפשרויות הדרושות לביצוע המשימות האופייניות
המתואר במדריך. זה לא מתאר כל פקודה ואפשרות זמינים. לתיאורים מלאים של כל אפשרויות הפקודה והתחביר, עיין ב-User Interface Overview פרק במדריך הסינתזה של Synopsys FPGA.
· המדריך למשתמש מכיל מידע מבוסס משימות. לפירוט של
כיצד מאורגן המידע, ראה קבלת עזרה, בעמוד 22.

קהל
כלי התוכנה Synplify Pro מכוון למפתח מערכת FPGA. ההנחה היא שאתה בקיא בדברים הבאים:
· סינתזת עיצוב · RTL · FPGAs · Verilog/VHDL

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1: מבוא

תחילת העבודה

תחילת העבודה
סעיף זה מראה לך כיצד להתחיל עם תוכנת הסינתזה של Synopsys FPGA. הוא מתאר את הנושאים הבאים, אך אינו מחליף את המידע בהוראות ההתקנה לגבי רישוי והתקנה:
· הפעלת התוכנה, בעמוד 22 · קבלת עזרה, בעמוד 22

הפעלת התוכנה
1. אם עדיין לא עשית זאת, התקן את תוכנת הסינתזה של Synopsys FPGA לפי הוראות ההתקנה.
2. הפעל את התוכנה.
אם אתה עובד על פלטפורמת Windows, בחר
תוכניות->Synopsys->גרסת מוצר מכפתור התחל.
אם אתה עובד על פלטפורמת UNIX, הקלד את המתאים
פקודה בשורת הפקודה:
synplify_pro
· הפקודה מפעילה את כלי הסינתזה ופותחת את חלון הפרויקט. אִם
הרצתם את התוכנה בעבר, החלון מציג את הפרויקט הקודם. למידע נוסף על הממשק, עיין ב-User Interface Overview פרק במדריך העזר.

קבלת עזרה
לפני שאתה מתקשר לתמיכה של Synopsys, עיין במידע המתועד. אתה יכול לגשת למידע באופן מקוון מתפריט העזרה, או לעיין בגרסת ה-PDF. הטבלה הבאה מציגה כיצד המידע מאורגן.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

תחילת העבודה
לעזרה עם... שימוש בתכונות תוכנה כיצד...
מידע על זרימה
הודעות שגיאה תכונות והנחיות רישוי תכונות סינתזה שפה ותחביר Tcl תחביר Tcl סינתזה פקודות עדכוני מוצר

פרק 1: מבוא
עיין ב... מדריך למשתמש של Synopsys FPGA Synthesis מדריך למשתמש של Synopsys FPGA Synthesis, הערות ליישום על התמיכה web אתר Synopsys FPGA Synthesis מדריך למשתמש, הערות יישום על התמיכה web אתר עזרה מקוונת (בחר עזרה->הודעות שגיאה) Synopsys SolvNet Webאתר Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual עזרה מקוונת (בחר עזרה->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web פקודות תפריט)

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 1: מבוא

ממשק משתמש נגמרview

ממשק משתמש נגמרview
ממשק המשתמש (UI) מורכב מחלון ראשי, הנקרא Project view, וחלונות מיוחדים או viewעבור משימות שונות. לפרטים על כל אחת מהתכונות, ראה פרק 2, ממשק משתמש מעלview של Synopsys FPGA Synthesis Reference Manual.

ממשק Synplify Pro

לוח כפתורים

פרויקט סרגלי כלים view

סטָטוּס

תוצאות יישום view

כרטיסיות לגישה views

חלון סקריפט/הודעות Tcl LO

חלון צפייה

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 2
זרימת עיצוב סינתזה של FPGA
פרק זה מתאר את זרימת העיצוב של סינתזה לוגית, בעמוד 26.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 2: זרימות עיצוב סינתזה של FPGA

זרימת עיצוב של סינתזה לוגית

כלי Synopsys FPGA מסנתזים לוגיקה על ידי קומפילציה תחילה של מקור ה-RTL למבנים לוגיים בלתי תלויים בטכנולוגיה, ולאחר מכן אופטימיזציה ומיפוי הלוגיקה למשאבים ספציפיים לטכנולוגיה. לאחר סינתזה לוגית, הכלי יוצר רשימת רשת ואילוץ ספציפיים לספק file שאתה יכול להשתמש בהם כקלט לכלי מקום ומסלול (P&R).
האיור הבא מציג את השלבים והכלים המשמשים לסינתזה לוגית וכמה מהכניסות והיציאות העיקריות. אתה יכול להשתמש בתוכנת הסינתזה Synplify Pro עבור זרימה זו. ניתוח התזמון האינטראקטיבי הוא אופציונלי. למרות שהזרימה מראה את אילוץ הספק fileככניסות ישירות לכלי P&R, עליך להוסיף את אלה files לפרויקט הסינתזה לתזמון קופסאות שחורות.

כלי FPGA של Synopsys

RTL

אוסף RTL

FDC

סינתזה לוגית

רשת מסונתזת אילוצי סינתזה אילוצי ספקים
כלי ספק
מקום ומסלול

הליך סינתזה לוגית

לזרימת עיצוב עם הוראות שלב אחר שלב המבוססות על עיצוב ספציפי

נתונים, הורד את המדריך מה- webאֲתַר. השלבים הבאים מסכמים

ההליך לסינתזה של העיצוב, המודגם גם ב-

הדמות שאחריה.

1. צור פרויקט.

2. הוסף את המקור files לפרויקט.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

זרימת עיצוב של סינתזה לוגית

פרק 2: זרימות עיצוב סינתזה של FPGA

3. הגדר תכונות ואילוצים לעיצוב.
4. הגדר אפשרויות ליישום בתיבת הדו-שיח אפשרויות יישום.
5. לחץ על הפעל כדי להפעיל סינתזה לוגית.
6. נתחו את התוצאות, בעזרת כלים כמו היומן file, הסכימה של אנליסט HDL views, חלון ההודעה וחלון המעקב.
לאחר השלמת העיצוב, תוכל להשתמש בפלט files להריץ מקום-ומסלול עם כלי הספק וליישם את ה-FPGA.
האיור הבא מפרט את השלבים העיקריים בזרימה:

צור פרויקט
הוסף מקור Files
הגדר אילוצים
הגדר אפשרויות
הפעל את התוכנה
לנתח תוצאות ללא יעדים שהושגו?
כן מקום ומסלול

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 2: זרימות עיצוב סינתזה של FPGA

זרימת עיצוב של סינתזה לוגית

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3
הכנת הקלט
כאשר אתה מסנתז עיצוב, אתה צריך להגדיר שני סוגים של files: HDL files שמתארים את העיצוב והפרויקט שלך files לנהל את העיצוב. פרק זה מתאר את ההליכים להגדרת אלה files והפרויקט. זה מכסה את הדברים הבאים:
· הגדרת מקור HDL Files, בעמוד 30 · שימוש במקור שפה מעורבת Files, בעמוד 44 · שימוש במהדר המצטבר, בעמוד 49 · שימוש ב-Structural Verilog Flow, בעמוד 51 · עבודה עם אילוץ Files, בעמוד 53

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

הגדרת מקור HDL Files
סעיף זה מתאר כיצד להגדיר את המקור שלך files; פּרוֹיֶקט file ההגדרה מתוארת בהגדרת פרויקט Files, בעמוד 58. מקור files יכול להיות ב-Verilog או VHDL. למידע על בניית fileעבור סינתזה, עיין במדריך העזר. חלק זה דן בנושאים הבאים:
· יצירת מקור HDL Files, בעמוד 30 · שימוש ב-Context Help Editor, בעמוד 32 · בדיקת מקור HDL Files, בעמוד 34 · עריכת מקור HDL Files עם עורך הטקסט המובנה, בעמוד 35 · שימוש בעורך טקסט חיצוני, בעמוד 41 · הגדרת העדפות חלון עריכה, בעמוד 39 · שימוש בתוספי ספרייה עבור ספריית Verilog Files, בעמוד 42

יצירת מקור HDL Files
סעיף זה מתאר כיצד להשתמש בעורך הטקסט המובנה כדי ליצור מקור files, אבל לא נכנס לפרטים של מה files מכילים. לפרטים על מה שאתה יכול ומה אתה לא יכול לכלול, כמו גם מידע ספציפי לספק, עיין במדריך העזר. אם כבר יש לך מקור files, אתה יכול להשתמש בעורך הטקסט כדי לבדוק את התחביר או לערוך את file (ראה בדיקת מקור HDL Files, בעמוד 34 ועריכת מקור HDL Files עם עורך הטקסט המובנה, בעמוד 35).
אתה יכול להשתמש ב-Verilog או VHDL עבור המקור שלך fileס. ה fileיש v (Verilog) או vhd (VHDL) file הרחבות, בהתאמה. אתה יכול להשתמש ב-Verilog וב-VHDL files באותו עיצוב. למידע על שימוש בתערובת של קלט Verilog ו-VHDL files, ראה שימוש במקור שפה מעורבת Files, בעמוד 44.
1. כדי ליצור מקור חדש file או לחץ על ה-HDL file סמל ( ) או בצע את הפעולות הבאות:
בחר File->חדש או הקש Ctrl-n.
בתיבת הדו-שיח חדש, בחר את סוג המקור file אתה רוצה ליצור,
Verilog או VHDL. NotLeOthat אתה יכול להשתמש ב-Context Help Editor עבור עיצובי Verilog המכילים מבני SystemVerilog במקור

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

file. למידע נוסף, ראה שימוש בעורך העזרה של ההקשר, בעמוד 32.
אם אתה משתמש בפורמט Verilog 2001 או SystemVerilog, הקפד להפעיל את האפשרות Verilog 2001 או System Verilog לפני שתפעיל סינתזה (פרויקט->אפשרויות יישום->כרטיסייה Verilog). ברירת המחדל של Verilog file פורמט עבור פרויקטים חדשים הוא SystemVerilog.

הקלד שם ומיקום עבור file ולחץ על אישור. עריכה ריקה
חלון נפתח עם מספרי שורות בצד שמאל.
2. הקלד את פרטי המקור בחלון, או גזור והדבק אותו. ראה עריכת מקור HDL Files עם עורך הטקסט המובנה, בעמוד 35 למידע נוסף על עבודה בחלון העריכה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

לקבלת תוצאות הסינתזה הטובות ביותר, עיין במדריך העזר וודא שאתה משתמש בקונסטרוקציות הזמינות ובתכונות וההנחיות הספציפיות לספק.
3. שמור את file על ידי בחירה File->שמור או סמל השמור ( ).
לאחר שיצרת מקור file, אתה יכול לבדוק שיש לך את התחביר הנכון, כפי שמתואר בבדיקת מקור HDL Files, בעמוד 34.

שימוש בעורך העזרה של ההקשר
כאשר אתה יוצר או פותח עיצוב Verilog file, השתמש בלחצן העזרה בהקשר המוצג בתחתית החלון כדי לעזור לך לקודד עם מבני Verilog/SystemVerilog במקור file או פקודות אילוץ Tcl לתוך ה-Tcl שלך file.
כדי להשתמש בעורך העזרה של ההקשר:
1. לחץ על כפתור ההקשר עזרה כדי להציג את עורך הטקסט הזה.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

2. כאשר אתה בוחר מבנה בצד שמאל של החלון, תיאור העזרה המקוון עבור המבנה מוצג. אם התכונה הזו מופעלת במבנה שנבחר, נושא העזרה המקוון מוצג בחלק העליון של החלון וקוד גנרי או תבנית פקודה עבור המבנה הזה מוצגת בתחתית.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

3. הלחצן 'הוסף תבנית' מופעל גם כן. כאשר אתה לוחץ על הלחצן 'הוסף תבנית', הקוד או הפקודה המוצגים בחלון התבנית מוכנסים לתוך שלך file במיקום הסמן. זה מאפשר לך להכניס בקלות את הקוד או הפקודה ולשנות אותו עבור העיצוב שאתה הולך לסנתז.
4. אם ברצונך להעתיק רק חלקים מהתבנית, בחר את הקוד או הפקודה שברצונך להכניס ולחץ על העתק. לאחר מכן תוכל להדביק אותו לתוך שלך file.

בדיקת מקור HDL Files

התוכנה בודקת אוטומטית את מקור ה-HDL שלך fileכאשר הוא מרכיב אותם, אך אם אתה רוצה לבדוק את קוד המקור שלך לפני הסינתזה, השתמש בהליך הבא. ישנם שני סוגים של בדיקות שאתה מבצע בתוכנת הסינתזה: תחביר וסינתזה.

1. בחר את המקור fileאתה רוצה לבדוק.
כדי לבדוק את כל המקור fileבפרויקט, בטל את הבחירה בכולם files ב
רשימת הפרויקטים, וודא שאף אחת מהן files פתוחים בחלון פעיל. אם יש לך מקור פעיל file, התוכנה בודקת רק את הפעיל file.
כדי לבדוק סינגל file, פתח את file עִם File->פתח או לחץ פעמיים על
file בחלון הפרויקט. אם יש לך יותר מאחד file פתחו וברצונכם לסמן רק אחד מהם, הכנס את הסמן למתאים file חלון כדי לוודא שזהו החלון הפעיל.

2. כדי לבדוק את התחביר, בחר הפעלה->בדיקת תחביר או הקש Shift+F7.

התוכנה מזהה שגיאות תחביר כגון מילות מפתח שגויות וסימני פיסוק ומדווחת על כל שגיאה ביומן נפרד file (syntax.log). אם לא מתגלות שגיאות, בדיקת תחביר מוצלחת מדווחת בתחתית זה file.

3. כדי להפעיל בדיקת סינתזה, בחר הפעלה-> בדיקת סינתזה או הקש Shift+F8.

התוכנה מזהה שגיאות הקשורות לחומרה כגון קידוד שגוי

כפכפים ומדווח על שגיאות ביומן נפרד file (syntax.log). אם יש

אין שגיאות, בדיקת תחביר מוצלחת מדווחת בתחתית זה

file.

4. מחדשview השגיאות על ידי פתיחת ה-syntax.log file כאשר תתבקש והשתמש ב- Find כדי לאתר את הודעת השגיאה (חפש את @E). לחץ פעמיים על

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

קוד שגיאה בן 5 תווים או לחץ על טקסט ההודעה ולחץ על F1 כדי להציג עזרה מקוונת בהודעת שגיאה.
5. אתר את חלק הקוד שאחראי לשגיאה על ידי לחיצה כפולה על טקסט ההודעה ב-syntax.log file. חלון עורך הטקסט פותח את המקור המתאים file ומדגיש את הקוד שגרם לשגיאה.
6. חזור על שלבים 4 ו-5 עד שכל שגיאות התחביר והסינתזה יתוקנו.
ניתן לסווג הודעות כשגיאות, אזהרות או הערות. מִחָדָשׁview כל ההודעות ולפתור כל שגיאה. אזהרות הן פחות חמורות משגיאות, אך עליך לקרוא ולהבין אותן גם אם לא תפתור את כולן. הערות אינפורמטיביות ואין צורך לפתור אותן.

עריכת מקור HDL Files עם עורך הטקסט המובנה
עורך הטקסט המובנה מקל על יצירת קוד המקור HDL שלך, view זה, או ערוך אותו כאשר אתה צריך לתקן שגיאות. אם ברצונך להשתמש בעורך טקסט חיצוני, ראה שימוש בעורך טקסט חיצוני, בעמוד 41.
1. בצע אחת מהפעולות הבאות כדי לפתוח מקור file עֲבוּר viewעיבוד או עריכה:
כדי לפתוח אוטומטית את הראשון file ברשימה עם השגיאות, הקש F5.
כדי לפתוח ספציפי file, לחץ פעמיים על file בחלון הפרויקט או
לְהִשְׁתַמֵשׁ File->פתח (Ctrl-o) וציין את המקור file.
חלון עורך הטקסט נפתח ומציג את המקור file. קווים ממוספרים. מילות המפתח הן בכחול, והערות בירוק. ערכי המחרוזת מופיעים באדום. אם ברצונך לשנות צבעים אלה, ראה הגדרת העדפות חלון עריכה, בעמוד 39.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

2. כדי לערוך א file, הקלד ישירות בחלון.
טבלה זו מסכמת פעולות עריכה נפוצות שבהן אתה עשוי להשתמש. אתה יכול גם להשתמש במקשי הקיצור במקום בפקודות.

אֶל…

לַעֲשׂוֹת…

גזור, העתק והדבק; בחר את הפקודה מהחלון הקופץ (החזק לחוץ בטל, או בצע מחדש פעולה עם לחצן העכבר הימני) או מתפריט עריכה.

עבור לקו ספציפי

הקש Ctrl-g או בחר עריכה->עבור אל, הקלד את מספר השורה ולחץ על אישור.

מצא טקסט

הקש Ctrl-f או בחר ערוך -> מצא. הקלד את הטקסט שברצונך למצוא ולחץ על אישור.

החלף טקסט

הקש Ctrl-h או בחר ערוך->החלף. הקלד את הטקסט שברצונך למצוא, ואת הטקסט שבו ברצונך להחליף אותו. לחץ על אישור.

השלם מילת מפתח

הקלד מספיק תווים כדי לזהות באופן ייחודי את מילת המפתח, והקש Esc.

הכנס טקסט ימינה בחר את הבלוק והקש Tab. הכנס טקסט לשמאל LSOבחר את הבלוק והקש Shift-Tab.

שנה לאותיות רישיות בחר את הטקסט ולאחר מכן בחר עריכה->מתקדם ->אותיות גדולות או הקש Ctrl-Shift-u.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

כדי... שנה לאותיות קטנות הוסף הערות בלוק
ערוך עמודות

לַעֲשׂוֹת…
בחר את הטקסט ולאחר מכן בחר עריכה->מתקדם ->אותיות קטנות או הקש Ctrl-u.
שים את הסמן בתחילת טקסט ההערה, ובחר עריכה->מתקדם-> קוד תגובה או הקש Alt-c.
הקש Alt, והשתמש בלחצן העכבר השמאלי כדי לבחור את העמודה. בפלטפורמות מסוימות, עליך להשתמש במפתח שאליו ממופה פונקציונליות Alt, כמו מפתח Meta או יהלום.

3. כדי לגזור ולהדביק קטע ממסמך PDF, בחר בסמל בחירת טקסט בצורת T, סמן את הטקסט שאתה צריך והעתק והדבק אותו file. סמל בחירת הטקסט מאפשר לך לבחור חלקים מהמסמך.
4. כדי ליצור ולעבוד עם סימניות שלך file, ראה את הטבלה הבאה.
סימניות הן דרך נוחה לנווט ארוך fileאו לקפוץ לנקודות בקוד שאתה מתייחס אליהן לעתים קרובות. אתה יכול להשתמש בסמלים בסרגל הכלים עריכה עבור פעולות אלה. אם אינך יכול לראות את סרגל הכלים 'עריכה' בקצה הימני של החלון שלך, שנה את הגודל של חלק מסרגלי הכלים האחרים.

כדי... הוסף סימניה
מחק סימניה
מחק את כל הסימניות

לַעֲשׂוֹת…
לחץ בכל מקום בשורה שברצונך לסמן. בחר עריכה->החלף סימניות, הקש Ctrl-F2, או בחר את הסמל הראשון בסרגל הכלים עריכה. מספר השורה מסומן כדי לציין שיש סימניה בתחילת אותה שורה.
לחץ במקום כלשהו בשורה עם הסימניה. בחר עריכה->החלף סימניות, הקש Ctrl-F2, או בחר את הסמל הראשון בסרגל הכלים עריכה. מספר השורה אינו מסומן עוד לאחר מחיקת הסימניה.
בחר עריכה->מחק את כל הסימניות, הקש Ctrl-Shift-F2, או בחר את הסמל האחרון בסרגל הכלים עריכה. מספרי השורות אינם מודגשים עוד לאחר מחיקת הסימניות.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

אֶל…
נווט א file באמצעות סימניות

לַעֲשׂוֹת…
השתמש בפקודות 'סימנייה הבאה (F2) ו'סימנייה קודמת' (Shift-F2) מתפריט עריכה או בסמלים המתאימים מסרגל הכלים 'עריכה' כדי לנווט אל הסימניה הרצויה.

5. כדי לתקן שגיאות או מחדשview אזהרות בקוד המקור, בצע את הפעולות הבאות:
פתח את ה-HDL file עם השגיאה או האזהרה על ידי לחיצה כפולה על file
ברשימת הפרויקטים.
הקש F5 כדי לעבור לשגיאה, האזהרה או ההערה הראשונה ב- file. ב-
בתחתית חלון העריכה, אתה רואה את טקסט ההודעה.
כדי לעבור לשגיאה, האזהרה או ההערה הבאה, בחר הפעלה->שגיאה/אזהרה הבאה
או הקש F5. אם אין יותר הודעות ב- file, אתה רואה את ההודעה "אין עוד שגיאות/אזהרות/הערות" בתחתית חלון העריכה. בחר הפעלה->שגיאה/אזהרה הבאה או הקש F5 כדי לעבור אל השגיאה, האזהרה או ההערה הבאה file.
כדי לנווט חזרה לשגיאה, אזהרה או הערה קודמים, בחר
הפעלה->שגיאה/אזהרה קודמת או הקש Shift-F5.
6. כדי להעלות הודעת שגיאה עזרה לתיאור מלא של השגיאה, האזהרה או ההערה:
פתח את יומן פורמט הטקסט file (נְקִישָׁה View יומן) ולחץ פעמיים על
את קוד השגיאה בן 5 התווים או לחץ על טקסט ההודעה והקש F1.
פתח את יומן ה-HTML file ולחץ על קוד השגיאה בן 5 התווים.
בחלון Tcl, לחץ על הכרטיסייה הודעות ולחץ על 5 התווים
קוד שגיאה בעמודה מזהה.
7. כדי לעבור בדיקה מחלון קוד המקור לאחר views, פתח את view ובחר את קטע הקוד. ראה בדיקה צולבת מחלון עורך הטקסט, בעמוד 246 לפרטים.
8. לאחר שתיקנת את כל השגיאות, בחר File->שמור או לחץ על הסמל שמור כדי לשמור את file.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

הגדרת העדפות חלון עריכה
אתה יכול להתאים אישית את הגופנים והצבעים המשמשים בחלון עריכת טקסט.
1. בחר אפשרויות->אפשרויות עורך ועורך Synopsys או עורך חיצוני. למידע נוסף על העורך החיצוני, ראה שימוש בעורך טקסט חיצוני, בעמוד 41.
2. ואז תלוי בסוג של file אתה פותח, אתה יכול להגדיר את העדפות הרקע, צביעת התחביר והגופנים לשימוש עם עורך הטקסט.

הערה: לאחר מכן, העדפות עריכת טקסט שתגדיר עבור זה file יחול על כולם files של זה file סוּג.

ניתן להשתמש בחלון עריכת טקסט כדי להגדיר העדפות לפרויקט files, מקור files (Verilog/VHDL), יומן files, Tcl files, אילוץ files, או ברירת מחדל אחרת files מתיבת הדו-שיח אפשרויות עורך.
3. אתה יכול להגדיר צבעי תחביר עבור כמה אפשרויות תחביר נפוצות, כגון מילות מפתח, מחרוזות והערות. למשלample ביומן file, אזהרות ושגיאות ניתנות לקידוד צבע לצורך זיהוי קל.
לחץ בשדה הקדמה או הרקע עבור האובייקט המתאים בשדה צביעה תחביר כדי להציג את לוח הצבעים.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

אתה יכול לבחור צבעים בסיסיים או להגדיר צבעים מותאמים אישית ולהוסיף אותם לפלטת הצבעים המותאמת אישית שלך. כדי לבחור את הצבע הרצוי לחץ על אישור.
4. כדי להגדיר גופן וגודל גופן עבור עורך הטקסט, השתמש בתפריטים הנפתחים.
5. סמן את Keep Tabs כדי להפעיל את הגדרות הכרטיסיות, ולאחר מכן הגדר את מרווח הכרטיסיות באמצעות החץ למעלה או למטה עבור Tab Size.

LO 6. לחץ על אישור בטופס אפשרויות עורך.
© 2014 Synopsys, Inc. 40

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

שימוש בעורך טקסט חיצוני
אתה יכול להשתמש בעורך טקסט חיצוני כמו vi או emacs במקום עורך הטקסט המובנה. בצע את הפעולות הבאות כדי להפעיל עורך טקסט חיצוני. למידע על שימוש בעורך הטקסט המובנה, ראה עריכת מקור HDL Files עם עורך הטקסט המובנה, בעמוד 35.
1. בחר אפשרויות->אפשרויות עורך והפעל את האפשרות עורך חיצוני.
2. בחר את העורך החיצוני, באמצעות השיטה המתאימה למערכת ההפעלה שלך.
אם אתה עובד על פלטפורמת Windows, לחץ על הלחצן …(עיון).
ובחר את קובץ ההפעלה של עורך הטקסט החיצוני.
מפלטפורמת UNIX או Linux עבור עורך טקסט שיוצר משלו
בחלון, לחץ על כפתור ... עיון ובחר את קובץ ההפעלה החיצוני של עורך הטקסט.
מפלטפורמת UNIX עבור עורך טקסט שאינו יוצר משלו
חלון, אל תשתמש בלחצן ... עיון. במקום זאת הקלד xterm -e editor. האיור הבא מציג את VI שצוין כעורך החיצוני.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

הגדרת מקור HDL Files

מפלטפורמת לינוקס, לעורך טקסט שאינו יוצר משלו
חלון, אל תשתמש בלחצן ... עיון. במקום זאת, הקלד gnome-terminal -x editor. כדי להשתמש ב-emacs למשלample, הקלד gnome-terminal -x emacs.
התוכנה נבדקה עם עורכי הטקסט emacs ו-vi.
3. לחץ על אישור.

שימוש בתוספי ספרייה עבור ספריית Verilog Files
ניתן להוסיף הרחבות ספרייה לספריית Verilog files כלול בעיצוב שלך עבור הפרויקט. כאשר אתה מספק נתיבי חיפוש לספריות המכילות את ספריית Verilog files, אתה יכול לציין את הרחבות הספרייה החדשות האלה, כמו גם את Verilog ו-SystemVerilog (.v ו-.sv) file הרחבות.
כדי לעשות זאת:
1. בחר בכרטיסייה Verilog בחלונית 'אפשרויות יישום'.
2. ציין את המיקומים של ספריות הספרייה עבור ספריית Verilog fileיש לכלול בעיצוב שלך עבור הפרויקט.
3. ציין את הרחבות הספרייה.
ניתן לציין כל הרחבת ספרייה, כגון .av, .bv, .cv, .xxx, .va, .vas (הרחבות ספריות נפרדות עם רווח).
האיור הבא מראה לך היכן להזין את הרחבות הספרייה בתיבת הדו-שיח.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת מקור HDL Files

פרק 3: הכנת הקלט

המקבילה ל-Tcl עבור האקס הזהample היא הפקודה הבאה:
set_option -libext .av .bv .cv .dv .ev
לפרטים, ראה libext, בעמוד 57 ב-Command Reference.
4. לאחר הידור של העיצוב, תוכל לאמת ביומן file שהספרייה files עם הרחבות אלה נטענו ונקראו. למשלampעל:
@N: הפעלת מהדר Verilog במצב SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|טוען file C:dirlib1sub1.av מספריית הספרייה שצוינה C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|טוען file C:dirlib2sub2.bv מספריית הספרייה שצוינה C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|טוען file

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

שימוש במקור שפה מעורבת Files

C:dirlib3sub3.cv מספריית הספרייה שצוינה C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|טוען file C:dirlib4sub4.dv מספריית הספרייה שצוינה C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|טוען file C:dirlib5sub5.ev מספריית הספרייה שצוינה C:dirlib5 @I::”C:dirlib5sub5.ev” בדיקת תחביר Verilog הצליחה!

שימוש במקור שפה מעורבת Files
עם תוכנת Synplify Pro, אתה יכול להשתמש בתערובת של קלט VHDL ו-Verilog fileבפרויקט שלך. למשלamples של VHDL ו- Verilog files, עיין במדריך העזר.
1. זכור ש-Verilog אינה תומכת ביציאות VHDL בלתי מוגבלות והגדר את עיצוב השפה המעורבת files בהתאם.
2. אם אתה רוצה לארגן את Verilog ו-VHDL fileבתיקיות שונות, בחר אפשרויות->פרויקט View אפשרויות והפעל את View פּרוֹיֶקט Fileאפשרות s בתיקיות.
כאשר אתה מוסיף את files לפרויקט, Verilog ו-VHDL files נמצאים בתיקיות נפרדות בפרויקט view.
3. כשאתה פותח פרויקט או יוצר פרויקט חדש, הוסף את Verilog ו-VHDL files כדלקמן:
בחר בפרויקט->הוסף מקור File הפקודה או לחץ על הוסף File לַחְצָן. בטופס, הגדר Files מסוג ל-HDL Files (*.vhd, *.vhdl, *.v). בחר את Verilog ו-VHDL fileאתה רוצה והוסף אותם לשלך
פּרוֹיֶקט. לחץ על אישור. לפרטים על הוספה fileלפרויקט, ראה ביצוע שינויים בפרויקט, בעמוד 62.
LO

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

שימוש במקור שפה מעורבת Files

פרק 3: הכנת הקלט

ה files שהוספת מוצגים בפרויקט view. איור זה מציג את fileמסודרים בתיקיות נפרדות.
4. כאשר אתה מגדיר אפשרויות התקן (לחצן אפשרויות יישום), ציין את המודול ברמה העליונה. למידע נוסף על הגדרת אפשרויות התקן, ראה הגדרת אפשרויות יישום סינתזה לוגית, בעמוד 75.
אם המודול ברמה העליונה הוא Verilog, לחץ על הכרטיסייה Verilog והקלד את
שם המודול ברמה העליונה.
אם המודול ברמה העליונה הוא VHDL, לחץ על הכרטיסייה VHDL והקלד את השם
של הישות ברמה העליונה. אם המודול ברמה העליונה אינו ממוקם בספריית העבודה המוגדרת כברירת מחדל, עליך לציין את הספרייה שבה המהדר יכול למצוא את המודול. למידע כיצד לעשות זאת, ראה לוח VHDL, בעמוד 200.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

שימוש במקור שפה מעורבת Files

עליך לציין במפורש את המודול ברמה העליונה, מכיוון שהוא נקודת ההתחלה שממנה הממפ יוצר רשימת רשת ממוזגת.
5. בחר את הכרטיסייה תוצאות יישום באותו טופס ובחר פורמט HDL פלט אחד עבור הפלט files שנוצר על ידי התוכנה. למידע נוסף על הגדרת אפשרויות התקן, ראה הגדרת אפשרויות יישום סינתזה לוגית, בעמוד 75.
עבור Netlist פלט Verilog, בחר כתוב Verilog Netlist. עבור רשימת פלט VHDL, בחר כתוב VHDL Netlist. הגדר אפשרויות מכשיר אחרות ולחץ על אישור.
כעת אתה יכול לסנתז את העיצוב שלך. התוכנה קוראת בפורמטים המעורבים של המקור files ויוצר srs יחיד file שמשמש לסינתזה.
6. אם אתה נתקל בבעיות, ראה פתרון בעיות בעיצובי שפות מעורבות, בעמוד 47 למידע נוסף וטיפים.
LO

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

שימוש במקור שפה מעורבת Files

פרק 3: הכנת הקלט

פתרון בעיות בעיצובי שפות מעורבות
סעיף זה מספק טיפים לטיפול במצבים ספציפיים שעלולים להופיע עם עיצובי שפה מעורבת.

VHDL File לְהַזמִין
עבור עיצובים VHDL בלבד או עיצובים מעורבים שבהם הרמה העליונה לא צוינה, כלי הסינתזה של FPGA מסדרים מחדש את ה-VHDL באופן אוטומטי files כך שחבילות VHDL יקומפלו בסדר הנכון.
עם זאת, אם יש לך עיצוב בשפה מעורבת שבו ציינת את הרמה העליונה, עליך לציין את ה-VHDL file להזמין את הכלי. אתה צריך לעשות זאת רק פעם אחת, על ידי בחירה ב-Run->Arrange VHDL fileהפקודה של. אם לא תעשה זאת, תקבל הודעת שגיאה.

אותות גלובליים של VHDL
נכון לעכשיו, אינך יכול לקבל אותות גלובליים של VHDL בעיצובי שפות מעורבות, מכיוון שהכלי מיישם את האותות הללו רק בעיצובים של VHDL בלבד.

העברת VHDL Boolean Generics לפרמטרים של Verilog
הכלי מסיק קופסה שחורה עבור רכיב VHDL עם רכיבים בוליאניים, אם רכיב זה מוזמן בעיצוב Verilog. הסיבה לכך היא ש-Verilog לא מזהה סוגי נתונים בוליאניים, ולכן הערך הבולאני חייב להיות מיוצג כהלכה. אם הערך של ה-VHDL Boolean Generic הוא TRUE וה-Verilog literal מיוצג על ידי 1, מהדר Verilog מפרש זאת כקופסה שחורה.
כדי להימנע מהסקת קופסה שחורה, ה-Verilog literal עבור הגנרי הבולאני VHDL המוגדר ל-TRUE חייב להיות 1'b1, לא 1. באופן דומה, אם ה-VHDL Boolean Generic הוא FALSE, ה-Verilog literal התואם חייב להיות 1'b0, לא 0. הדוגמה הבאהample מראה כיצד לייצג גנריות בוליאניות כך שיעברו בצורה נכונה את גבול VHDL-Verilog, מבלי להסיק קופסה שחורה.

הצהרת ישות VHDL

מופע של Verilog

ישות abc היא כללית (
Number_Bits Divide_Bit );

: מספר שלם : בוליאני

:= 0; := שקר;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

שימוש במקור שפה מעורבת Files

העברת VHDL גנרית מבלי להסיק קופסה שחורה
במקרה שבו פרמטר רכיב Verilog, (למשלample [0:0] RSR = 1'b0) אינו תואם את הגודל של רכיב ה-VHDL המקביל הגנרי (RSR: מספר שלם := 0), הכלי מסיק קופסה שחורה.
אתה יכול לעקוף את זה על ידי הסרת סימון רוחב האוטובוס של [0:0] ב-Verilog fileס. שים לב שעליך להשתמש ב-VHDL גנרי מסוג מספר שלם מכיוון שהסוגים האחרים אינם מאפשרים קשירה נכונה של רכיב Verilog.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

שימוש ב-Incremental Compiler

פרק 3: הכנת הקלט

שימוש ב-Incremental Compiler
השתמש בזרימת המהדר המצטמצם כדי להפחית משמעותית את זמן הריצה של המהדר עבור עיצובים גדולים. התוכנה קומפילציה מחדש רק רלוונטית fileכאשר נעשה שינוי עיצובי ומשתמש מחדש במסד הנתונים המהדר. המהדר מחדש את ה-SRS file רק עבור המודול המושפע ומודול האב המיידי.
כדי להפעיל זרימה זו, בצע את הפעולות הבאות:
1. הוסף את Verilog או VHDL files עבור העיצוב.
2. הפעל את אפשרות הידור מצטבר מהכרטיסייה Verilog או VHDL בחלונית 'אפשרויות יישום'.
SRS file נוצר עבור כל מודול עיצוב בספריית synwork.

3. הפעל את המהדר בפעם הראשונה.
4. אם בוצע שינוי עיצובי, הפעל מחדש את המהדר.
המהדר מנתח את מסד הנתונים וקובע אם ה-SRS files מעודכנים, אז רק מודולים שהשתנו ומודול האב המיידיים נוצרים מחדש. זה יכול לעזור לשפר את זמן הריצה עבור העיצוב.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

שימוש ב-Incremental Compiler

מגבלות
המהדר המצטבר אינו תומך ב:
· תצורה fileכלולים בזרימת Verilog או VHDL · זרימות HDL מעורבות · עיצובים עם הפניה בין מודולים (XMR)

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

שימוש ב-Structural Verilog Flow

פרק 3: הכנת הקלט

שימוש ב-Structural Verilog Flow
כלי הסינתזה מקבל Verilog מבנית fileזה כקלט עבור פרויקט העיצוב שלך. המהדר המבני של Verilog מבצע בדיקות סמנטיות תחביריות באמצעות מנתח קל המשקל שלו כדי לשפר את זמן הריצה. מהדר זה אינו מבצע מיצוי חומרה מורכבים או פעולות אופטימיזציה של RTL, לכן, התוכנה מפעילה קומפילציה מהירה של Verilog המבני fileס. התוכנה יכולה לקרוא את Verilog המבני שנוצר files, אם הם מכילים:
· מופעים של פרימיטיבים טכנולוגיים
· הקצאה פשוטה של הצהרות
· תכונות שצוינו בפורמטים של Verilog 2001 ומעלה
· יש לציין את כל המבנים, למעט תכונות בפורמט Verilog 95
כדי להשתמש בקלט Verilog מבני files:
1. עליך לציין את Verilog המבני fileלכלול בעיצוב שלך. כדי לעשות זאת, הוסף את file לפרויקט באמצעות אחת מהשיטות הבאות:
פרויקט->הוסף מקור File או ה-Add File לחצן בפרויקט view פקודת Tcl: add_file -סטרוקטור fileשֵׁם
זרימה זו יכולה להכיל רק Verilog מבנית files או HDL מעורב files (Verilog/VHDL/EDF/SRS) יחד עם רשת Verilog מבנית fileס. עם זאת, מופעי Verilog/VHDL/EDF/SRS אינם נתמכים בתוך מודול Verilog מבני.
2. Verilog המבני files מתווספים לתיקיית Structural Verilog ב-Project view. אפשר גם להוסיף files לספרייה זו, כאשר אתה מבצע את הפעולות הבאות:
בחר את Verilog המבני file. לחץ לחיצה ימנית ובחר File אפשרויות. בחר ב-Verilog מבני מה- File הקלד תפריט נפתח.
3. הפעל סינתזה.
כלי הסינתזה יוצר vm או edf netlist file בהתאם לטכנולוגיה שצוינה. תהליך זה דומה לזרימת ברירת המחדל של סינתזה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

שימוש ב-Structural Verilog Flow

מגבלות
המגבלות של זרימת Verilog המבנית אינן תומכות בדברים הבאים:
· מופעי RTL לכל אחר file סוגים · תהליכי ניהול פרויקטים היררכיים (HPM) · מטלות מורכבות · מצבים ומתגים ספציפיים למהדר

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

עבודה עם אילוץ Files

פרק 3: הכנת הקלט

עבודה עם אילוץ Files
כְּפִיָה files הם טקסט files שנוצרו אוטומטית על ידי ממשק SCOPE (ראה ציון אילוצי SCOPE, בעמוד 119), או שאתה יוצר באופן ידני עם עורך טקסט. הם מכילים פקודות או תכונות Tcl המגבילות את הפעלת הסינתזה. לחלופין, ניתן להגדיר אילוצים בקוד המקור, אך זו אינה השיטה המועדפת.
סעיף זה מכיל מידע על
· מתי להשתמש באילוץ Files על קוד המקור, בעמוד 53
· שימוש בעורך טקסט לאילוץ Files (מורשת), בעמוד 54
· הנחיות תחביר Tcl לאילוץ Files, בעמוד 55
· בדיקת אילוץ Files, בעמוד 56
· לפרטים על דוח זה, ראה דוח בדיקת אילוצים, ב
עמוד 270 של מדריך העזר, בעמוד 56

מתי להשתמש באילוץ Files על קוד המקור
אתה יכול להוסיף אילוצים באילוץ files (נוצר על ידי ממשק SCOPE או הוזן בעורך טקסט) או בקוד המקור. באופן כללי, עדיף להשתמש באילוץ files, כי אינך צריך לבצע קומפילציה מחדש כדי שהאילוצים ייכנסו לתוקף. זה גם הופך את קוד המקור שלך לנייד יותר. ראה שימוש בעורך SCOPE, בעמוד 112 למידע נוסף.
עם זאת, אם יש לך אילוצי תזמון של קופסה שחורה כמו syn_tco, syn_tpd ו-syn_tsu, עליך להזין אותם כהנחיות בקוד המקור. שלא כמו מאפיינים, ניתן להוסיף הנחיות רק לקוד המקור, לא לאילוץ fileס. ראה ציון תכונות והנחיות, בעמוד 90 למידע נוסף על הוספת הנחיות לקוד המקור.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

עבודה עם אילוץ Files

שימוש בעורך טקסט לאילוץ Files (מדור קודם)
אתה יכול להשתמש בעורך SCOPE מדור קודם עבור אילוץ SDC fileנוצר לפני גירסת השחרור G-2012.09. עם זאת, מומלץ לתרגם את ה-SDC שלך files ל-FDC files כדי לאפשר את הגרסה העדכנית ביותר של עורך SCOPE ולנצל את הטיפול באילוץ התזמון המשופר בכלי.
אם תבחר להשתמש בעורך SCOPE מדור קודם, חלק זה מראה לך כיצד ליצור ידנית אילוץ Tcl file. התוכנה יוצרת זאת באופן אוטומטי file אם אתה משתמש בעורך SCOPE מדור קודם כדי להזין את האילוצים. אילוץ Tcl file מכיל רק מגבלות תזמון כלליות. יש להזין אילוצי קופסה שחורה בקוד המקור. למידע נוסף, ראה מתי להשתמש באילוץ Files על קוד המקור, בעמוד 53.
1. פתחו א file לעריכה.
ודא שסגרת את חלון SCOPE, אחרת אתה יכול
לדרוס אילוצים קודמים.
כדי ליצור חדש file, בחר File-> חדש, ובחר את אילוץ File
אפשרות (SCOPE). הקלד שם עבור file ולחץ על אישור.
כדי לערוך קובץ קיים file, בחר File->פתח, הגדר את Files של מסנן סוג ל
כְּפִיָה Files (sdc) ופתח את file אתה רוצה.
2. פעל לפי הנחיות התחביר בהנחיות תחביר Tcl לאילוץ Files, בעמוד 55.
3. הזן את אילוצי התזמון שאתה צריך. עבור התחביר, עיין במדריך העזר. אם יש לך אילוצי תזמון של קופסה שחורה, עליך להזין אותם בקוד המקור.
4. ניתן גם להוסיף תכונות ספציפיות לספק באילוץ file באמצעות define_attribute. ראה ציון תכונות באילוצים File, בעמוד 97 למידע נוסף.
5. שמור את file.
6. הוסף את file לפרויקט כמתואר בביצוע שינויים בפרויקט, בעמוד 62, והפעל סינתזה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

עבודה עם אילוץ Files

פרק 3: הכנת הקלט

הנחיות תחביר Tcl לאילוץ Files
סעיף זה מכסה הנחיות כלליות לשימוש ב-Tcl עבור אילוצים files:
· Tcl הוא תלוי רישיות.
· למתן שמות לאובייקטים: שם האובייקט חייב להתאים לשם בקוד ה-HDL. כלול שמות מופעים ויציאות בתוך curly פלטה { }. אין להשתמש ברווחים בשמות. השתמש בנקודה (.) כדי להפריד בין שמות היררכיים. במודולי Verilog, השתמש בתחביר הבא, למשל, יציאה ו-
שמות רשת:
v:cell [תחילית:]שם אובייקט
כאשר תא הוא השם של ישות העיצוב, קידומת היא קידומת לזיהוי אובייקטים בעלי אותו שם, objectName הוא נתיב מופע עם מפריד הנקודה (.). הקידומת יכולה להיות כל אחת מהאפשרויות הבאות:

קידומת (אותיות קטנות) i: p: b: n:

שמות מופעי אובייקט שמות פורטים (כל היציאה) חתיכת סיביות של יציאה שמות נטו

במודולי VHDL, השתמש בתחביר הבא, למשל, port ו-net
שמות במודולי VHDL:
v:cell [.view] [תחילית:]שם אובייקט
כאשר v: מזהה אותו כ-a view אובייקט, lib הוא שם הספרייה, תא הוא השם של ישות העיצוב, view הוא שם לארכיטקטורה, קידומת היא קידומת לזיהוי אובייקטים בעלי אותו שם, ו-objectName הוא נתיב מופע עם מפריד הנקודה (.). View נחוץ רק אם יש יותר מארכיטקטורה אחת לעיצוב. ראה את הטבלה למעלה לקידומות של אובייקטים.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 3: הכנת הקלט

עבודה עם אילוץ Files

· תווים כלליים תואמים לשמות הם * (כוכבית תואמת לכל מספר של
תווים) ו-? (סימן שאלה תואם לתו בודד). תווים אלה אינם תואמים לנקודות המשמשות כמפרידות היררכיות. למשלample, המחרוזת הבאה מזהה את כל הביטים של מופע statereg במודול statemod:
i:statemod.statereg[*]

בדיקת אילוץ Files
אתה יכול לבדוק תחביר ומידע רלוונטי אחר על האילוץ שלך files באמצעות הפקודה Constraint Check. כדי להפיק דוח אילוצים, בצע את הפעולות הבאות:
1. צור אילוץ file ולהוסיף אותו לפרויקט שלך.
2. בחר הפעלה->בדיקת אילוץ.
פקודה זו יוצרת דוח שבודק את התחביר והישימות של אילוצי התזמון באילוץ הסינתזה של FPGA files עבור הפרויקט שלך. הדוח נכתב ל-projectName_cck.rpt file ומפרט את המידע הבא:
אילוצים שאינם מיושמים אילוצים תקפים וישימים על הרחבת תווים כלליים לעיצוב על האילוצים אילוצים על אובייקטים שאינם קיימים
לפרטים על דוח זה, ראה דוח בדיקת אילוצים, בעמוד 270 של מדריך העזר

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4
הקמת פרויקט סינתזה לוגית
כאשר אתה מסנתז עיצוב עם כלי הסינתזה של Synopsys FPGA, עליך להגדיר פרויקט עבור העיצוב שלך. להלן מתארים את ההליכים להקמת פרויקט לסינתזה לוגית:
· הקמת פרויקט Files, בעמוד 58 · ניהול פרויקט File היררכיה, בעמוד 66 · הגדרת מימושים, בעמוד 72 · הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 · ציון תכונות והנחיות, בעמוד 90 · חיפוש Files, בעמוד 98 · ארכיון Files ופרויקטים, בעמוד 101

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת פרויקט Files

הגדרת פרויקט Files
סעיף זה מתאר את היסודות כיצד להגדיר ולנהל פרויקט file עבור העיצוב שלך, כולל המידע הבא:
· יצירת פרויקט File, בעמוד 58 · פתיחת פרויקט קיים File, בעמוד 61 · ביצוע שינויים בפרויקט, בעמוד 62 · הגדרת פרוייקט View העדפות תצוגה, בעמוד 63 · עדכון Verilog Include Paths בפרויקט ישן Files, בעמוד 65
עבור אקס ספציפיampעל הקמת פרויקט file, עיין במדריך עבור הכלי שבו אתה משתמש.

יצירת פרויקט File
עליך להקים פרויקט file עבור כל פרויקט. פרויקט מכיל את הנתונים הדרושים לעיצוב מסוים: רשימת המקורות files, תוצאות הסינתזה file, והגדרות אפשרויות המכשיר שלך. ההליך הבא מראה לך כיצד להגדיר פרויקט file באמצעות פקודות בודדות.
1. התחל בבחירה באחת מהאפשרויות הבאות: File-> בניית פרויקט, File-> פתח פרויקט, או סמל P. לחץ על פרויקט חדש.
חלון הפרויקט מציג פרויקט חדש. לחץ על הוסף File לחצן, הקש F4, או בחר בפרויקט->הוסף מקור File פְּקוּדָה. ה- Add Fileתיבת הדו-שיח s to Project נפתחת.
2. הוסף את המקור files לפרויקט.
ודא שהשדה 'חפש ב' בחלק העליון של הטופס מצביע ימינה
מַדרִיך. ה files רשומים בתיבה. אם אתה לא רואה את files, בדוק כי Files of Type מוגדר להציג את השדה הנכון file סוּג. אם יש לך קלט מעורב files, בצע את ההליך המתואר בשימוש במקור שפה מעורבת Files, בעמוד 44.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת פרויקט Files

פרק 4: הקמת פרויקט סינתזה לוגית

כדי להוסיף את כל fileבבת אחת בספרייה, לחץ על הלחצן הוסף הכל
הצד הימני של הטופס. כדי להוסיף files בנפרד, לחץ על file ברשימה ולאחר מכן לחץ על הלחצן הוסף, או לחץ פעמיים על file שֵׁם.
אתה יכול להוסיף את כל files בספריה ולאחר מכן הסר את אלה שאינך צריך באמצעות כפתור הסר.
אם אתה מוסיף VHDL files, בחר את הספרייה המתאימה מהתפריט הקופץ ספריית VHDL. הספרייה שתבחר מוחלת על כל ה-VHDL files כאשר תלחץ על אישור בתיבת הדו-שיח.
חלון הפרויקט שלך מציג פרויקט חדש file. אם תלחץ על סימן הפלוס ליד הפרויקט ותרחיב אותו, תראה את הדברים הבאים:
תיקייה (שתי תיקיות לעיצובי שפות מעורבות) עם המקור files.
אם שלך fileאם הם לא נמצאים בתיקייה תחת ספריית הפרויקט, תוכל להגדיר העדפה זו על ידי בחירה באפשרויות->פרויקט View אפשרויות ובדיקת ה View פּרוֹיֶקט files בתיבת תיקיות. זה מפריד סוג אחד של file מאחר בפרויקט view על ידי הכנסתם לתיקיות נפרדות.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת פרויקט Files

היישום, בשם rev_1 כברירת מחדל. יישומים הם
תיקונים של העיצוב שלך בהקשר של תוכנת הסינתזה, ואינם מחליפים תוכנות ותהליכים חיצוניים לבקרת קוד מקור. יישומים מרובים מאפשרים לך לשנות אפשרויות מכשיר וסינתזה כדי לחקור אפשרויות עיצוב. אתה יכול לקבל יישומים מרובים ב-Synplify Pro. לכל מימוש יש אפשרויות סינתזה ומכשיר משלו וקשורים לפרויקטים משלו files.

3. הוסף את כל הספריות שאתה צריך, באמצעות השיטה שתוארה בשלב הקודם כדי להוסיף את ספריית Verilog או VHDL file.
עבור ספריות ספציפיות לספק, הוסף את הספרייה המתאימה file אל ה
פּרוֹיֶקט. שימו לב שעבור משפחות מסוימות, הספריות נטענות אוטומטית ואין צורך להוסיף אותן במפורש לפרויקט file.
כדי להוסיף ספריית חבילות VHDL של צד שלישי, הוסף את ה-.vhd המתאים file לעיצוב, כמתואר בשלב 2. לחץ לחיצה ימנית על file בפרויקט view ובחר File אפשרויות, או בחר פרויקט-> הגדר ספריית VHDL. ציין שם ספרייה התואם לסימולטורים. למשלample, MYLIB. ודא שספריית החבילות הזו נמצאת לפני העיצוב ברמה העליונה ברשימה של files בפרויקט view.
למידע על הגדרת Verilog ו-VHDL file אפשרויות, ראה הגדרת אפשרויות Verilog ו-VHDL, בעמוד 84. אתה יכול גם להגדיר את אלה file אפשרויות מאוחר יותר, לפני הפעלת סינתזה.
למידע נוסף ספציפי לספק על שימוש בספריות מאקרו של ספקים ו-bLoOxes שחורים, ראה אופטימיזציה עבור עיצובי Microsemi, בעמוד 487.
עבור רכיבי טכנולוגיה גנריים, אתה יכול להוסיף את
ספריית Verilog בלתי תלויה בטכנולוגיה המסופקת עם התוכנה

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת פרויקט Files

פרק 4: הקמת פרויקט סינתזה לוגית

(install_dir/lib/generic_ technology/gtech.v) לעיצוב שלך, או הוסף ספריית רכיבים גנרית משלך. אל תשתמש בשניהם יחד מכיוון שיכולים להיות התנגשויות.
4. בדוק file סדר בפרויקט view. File סדר חשוב במיוחד עבור VHDL files.
עבור VHDL files, אתה יכול להזמין באופן אוטומטי את files
בחירה בהפעלה->ארגן VHDL Fileס. לחלופין, הזז ידנית את files בפרויקט view. חֲבִילָה files חייבים להיות הראשונים ברשימה מכיוון שהם מורכבים לפני השימוש בהם. אם יש לך בלוקים עיצוביים הפרוסים על רבים files, ודא שיש לך את הדברים הבאים file סדר: ה file המכילה את הישות חייבת להיות ראשונה, ואחריה הארכיטקטורה file, ולבסוף את file עם התצורה.
בפרויקט view, בדוק כי האחרון file בפרויקט view הוא ה
מקור ברמה העליונה file. לחלופין, אתה יכול לציין את הרמה העליונה file כאשר אתה מגדיר את אפשרויות המכשיר.
5. בחר File->שמור, הקלד שם לפרויקט ולחץ על שמור. חלון הפרויקט משקף את השינויים שלך.
6. לסגירת פרויקט file, בחר בלחצן סגור פרויקט או File->סגור פרויקט.

פתיחת פרויקט קיים File
ישנן שתי דרכים לפתוח פרויקט file: הפרויקט הפתוח והגנרי File -> פקודת פתח.
1. אם הפרויקט שברצונך לפתוח הוא כזה שעבדת עליו לאחרונה, תוכל לבחור בו ישירות: File->פרויקטים אחרונים-> שם פרויקט.
2. השתמש באחת מהשיטות הבאות כדי לפתוח פרויקט כלשהו file:

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת פרויקט Files

פתח את Project Command

File-> פתח את הפקודה

לִבחוֹר File->פתח פרויקט, לחץ על כפתור פתח פרויקט בצד שמאל של חלון הפרויקט, או לחץ על סמל P.
כדי לפתוח פרויקט אחרון, לחץ עליו פעמיים מרשימת הפרויקטים האחרונים.
אחרת, לחץ על הלחצן פרויקט קיים כדי לפתוח את תיבת הדו-שיח פתיחה ובחר את הפרויקט.

לִבחוֹר File->פתח.
ציין את הספרייה הנכונה בשדה חפש ב:.
מַעֲרֶכֶת File מסוג לפרויקט Files (*.prj). התיבה מפרטת את הפרויקט files.
לחץ פעמיים על הפרויקט שברצונך לפתוח.

הפרויקט נפתח בחלון הפרויקט.

ביצוע שינויים בפרויקט
בדרך כלל, אתה מוסיף, מוחק או מחליף files.
1. כדי להוסיף מקור או אילוץ fileלפרויקט, בחר באפשרות הוסף Fileכפתור s או פרויקט->הוסף מקור File כדי לפתוח את ה-Select Files לתיבת הדו-שיח הוסף לפרויקט. ראה יצירת פרויקט File, בעמוד 58 לפרטים.
2. למחיקת א file מתוך פרויקט, לחץ על file בחלון הפרויקט, והקש על מקש Delete.
3. כדי להחליף א file בפרויקט,
בחר את file ברצונך לשנות בחלון הפרויקט.
לחץ על שינוי File לחצן, או בחר פרויקט->שנה File.
במקור File תיבת דו-שיח שנפתחת, הגדר את 'חפש פנימה' לספרייה
איפה החדש file נמצא. החדש file חייב להיות מאותו סוג של file אתה רוצה להחליף.
אם אתה לא רואה את שלך file ברשימה, בחר את הסוג של file אתה צריך מ
את Files של שדה סוג.
לחץ פעמיים על file. החדש file מחליף את הישן בפרויקט
רְשִׁימָה. LO
4. כדי לציין כיצד הפרויקט files נשמרים בפרויקט, לחץ לחיצה ימנית על א file בפרויקט view ובחר File אפשרויות. הגדר את השמירה File אפשרות ל- Relative to Project או Absolute Path.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת פרויקט Files

פרק 4: הקמת פרויקט סינתזה לוגית

5. כדי לבדוק את השעה stamp על א file, קליק ימני על א file בפרויקט view ובחר File אפשרויות. בדוק את השעה שבה file שונה לאחרונה. לחץ על אישור.

הגדרת פרויקט View העדפות תצוגה
אתה יכול להתאים אישית את הארגון והתצוגה של הפרויקט fileס. 1. בחר אפשרויות->פרויקט View אפשרויות. הפרויקט View טופס אפשרויות נפתח.

2. לארגן סוגים שונים של קלט files בתיקיות נפרדות, בדוק View פּרוֹיֶקט Files בתיקיות.
סימון אפשרות זו יוצר תיקיות נפרדות בפרויקט view לאילוץ files ומקור files.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת פרויקט Files

3. שליטה file הצג עם הדברים הבאים:
הצג אוטומטית את כל files, על ידי סימון הצג ספריית פרויקטים. אִם
זה לא מסומן, הפרויקט view אינו מוצג files עד שתלחץ על סמל הפלוס ותרחיב את files בתיקייה.
סמן אחת מהתיבות בפרויקט File קטע הצגת שם של
טופס כדי לקבוע כיצד fileשמות מוצגים. אתה יכול להציג רק את fileשם, הנתיב היחסי או הנתיב המוחלט.
4. ל view פּרוֹיֶקט fileבתיקיות מותאמות אישית, בדוק View פּרוֹיֶקט Files בתיקיות מותאמות אישית. למידע נוסף, ראה יצירת תיקיות מותאמות אישית, בעמוד 66. תיקיות סוגים מוצגות רק אם יש מספר סוגים בתיקייה מותאמת אישית.

תיקיות מותאמות אישית
© 2014 Synopsys, Inc. 64

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת פרויקט Files

פרק 4: הקמת פרויקט סינתזה לוגית

5. לפתוח יותר מימוש אחד באותו פרויקט view, סמן את אפשר לפתוח פרויקטים מרובים.
פרויקט 1

פרויקט 2

6. שליטה בפלט file הצג עם הדברים הבאים:
סמן את הצג הכל Files בתיבת ספריית התוצאות כדי להציג את כל הפלט
files שנוצר לאחר סינתזה.
שנה פלט file ארגון על ידי לחיצה באחד מפס הכותרות
בתוצאות היישום view. אתה יכול לקבץ את files לפי סוג או מיין אותם לפי התאריך שבו השתנו לאחרונה.
7. ל view file מידע, בחר את file בפרויקט view, לחץ לחיצה ימנית ובחר File אפשרויות. למשלample, אתה יכול לבדוק את התאריך א file שונה.
עדכון Verilog Include Paths בפרויקט ישן יותר Files
אם יש לך פרויקט file נוצר עם גרסה ישנה יותר של התוכנה (לפני 8.1), ה-Verilog כולל נתיבים בזה file הם יחסית לספריית התוצאות או למקור file עם ה-'include statements. במהדורות לאחר 8.1, הפרויקט file 'נתיבי כלול הם יחסיים לפרויקט file רַק. ה-GUI במהדורות האחרונות יותר לא משדרג אוטומטית את ה-prj הישן יותר fileכדי להתאים לכללים החדשים יותר. כדי לשדרג ולהשתמש בפרויקט הישן file, בצע אחת מהפעולות הבאות:
· ערוך ידני את prj file בעורך טקסט והוסף את הדברים הבאים ב-
שורה לפני כל set_option -include_path:
set_option -project_relative_includes 1
· התחל פרויקט חדש עם גרסה חדשה יותר של התוכנה ומחק את ה
פרויקט ישן. זה יגרום ל-prj החדש file לציית לכלל החדש שבו כולל הם יחסית ל-prj file.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ניהול פרויקט File הִיֵרַרכִיָה

ניהול פרויקט File הִיֵרַרכִיָה
הסעיפים הבאים מתארים כיצד ניתן ליצור ולנהל תיקיות מותאמות אישית ו files בפרויקט view:
· יצירת תיקיות מותאמות אישית · מניפולציה של תיקיות פרויקטים מותאמות אישית · מניפולציה בהתאמה אישית Files

יצירת תיקיות מותאמות אישית
אתה יכול ליצור תיקיות לוגיות ולהתאים אישית files בקבוצות היררכיות שונות בתוך הפרויקט שלך view. ניתן לציין תיקיות אלו בכל שם או רמת היררכיה. למשלample, אתה יכול להתאים באופן שרירותי למערכת ההפעלה שלך file מבנה או היררכיה לוגית HDL. תיקיות מותאמות אישית נבדלות על ידי צבען הכחול.

ישנן מספר דרכים ליצור תיקיות מותאמות אישית ולאחר מכן להוסיף files להם בפרויקט. השתמש באחת מהשיטות הבאות:

1. לחץ לחיצה ימנית על פרויקט file או תיקיה מותאמת אישית אחרת ובחר הוסף תיקיה מהתפריט הקופץ. לאחר מכן בצע כל אחת מהפעולות הבאות file פעולות:

לחיצה ימנית מציגה כך

על זה

fyioleuoLcrOafnileesitahnedr

בחר בחר

שים בתיקייה. תפריט משנה תיקיה קיימת או צור

תיקייה חדשה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ניהול פרויקט File הִיֵרַרכִיָה

פרק 4: הקמת פרויקט סינתזה לוגית

שים לב שאתה יכול לתת שם לתיקייה באופן שרירותי, אולם אל תשתמש בתו (/) מכיוון שזהו סמל מפריד היררכי.
כדי לשנות שם של תיקיה, לחץ לחיצה ימנית על התיקיה ובחר שנה שם מ
התפריט הקופץ. תיבת הדו-שיח שינוי שם תיקייה מופיעה; ציין שם חדש.
2. השתמש ב-Add Files לתיבת הדו-שיח Project כדי להוסיף את כל התוכן של היררכיית תיקיות, ובאופן אופציונלי למקם files לתוך תיקיות מותאמות אישית המתאימות להיררכיות התיקיות של מערכת ההפעלה המפורטות בתצוגת תיבת הדו-שיח.

כדי לעשות זאת, בחר באפשרות הוסף File לחצן בפרויקט view.
בחר את התיקיות המבוקשות כגון dsp מתיבת הדו-שיח ולאחר מכן
לחץ על כפתור הוסף. זה מציב את כל files מהיררכיית ה-dsp לתוך התיקיה המותאמת אישית שיצרת זה עתה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ניהול פרויקט File הִיֵרַרכִיָה

כדי למקם אוטומטית את files לתוך תיקיות מותאמות אישית התואמות
בהיררכיית התיקיות של מערכת ההפעלה, סמן את האפשרות שנקראת הוסף Files לתיקיות מותאמות אישית בתיבת הדו-שיח.
כברירת מחדל, שם התיקיה המותאמת אישית זהה לשם התיקיה
מֵכִיל files או תיקייה שתתווסף לפרויקט. עם זאת, אתה יכול לשנות את שמות התיקיות על ידי לחיצה על הלחצן 'אפשרות תיקיות'. תיבת הדו-שיח הבאה מוצגת.

לשימוש:
רק התיקיה המכילה fileעבור שם התיקיה, לחץ על השתמש במערכת ההפעלה
שם התיקיה.
שם הנתיב לתיקיה שנבחרה כדי לקבוע את הרמה של
היררכיה משתקפת עבור נתיב התיקייה המותאמת אישית.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ניהול פרויקט File הִיֵרַרכִיָה

פרק 4: הקמת פרויקט סינתזה לוגית

3. ניתן לגרור ולשחרר files ותיקיות מיישום OS Explorer לתוך הפרויקט view. תכונה זו זמינה במחשבים שולחניים של Windows ו-Linux עם KDE.
כאשר אתה גרור ושחרר את א file, הוא נוסף מיד לפרויקט.
אם אין פרויקט פתוח, התוכנה יוצרת פרויקט.
כאשר אתה גרור ושחרר את א file מעל תיקיה, היא תמוקם בה
תיקייה. בתחילה, ה-Add Fileתיבת הדו-שיח s to Project מוצגת המבקשת ממך לאשר את fileיתווספו לפרויקט. אתה יכול ללחוץ על אישור כדי לקבל את fileס. אם ברצונך לבצע שינויים, תוכל ללחוץ על כפתור הסר הכל ולציין מסנן או אפשרות חדשה.

הערה: כדי להציג תיקיות מותאמות אישית בפרויקט view, בחר את האפשרויות->פרויקט View תפריט אפשרויות, ולאחר מכן הפעל/השבת את תיבת הסימון עבור View פּרוֹיֶקט Files בתיקיות מותאמות אישית בתיבת הדו-שיח.

מניפולציה של תיקיות פרויקטים מותאמות אישית
ההליך הבא מתאר כיצד ניתן להסיר files מתיקיות, מחק תיקיות ושנה את היררכיית התיקיות.
1. כדי להסיר א file מתיקיה מותאמת אישית, או:
גרור ושחרר אותו לתיקיה אחרת או אל הפרויקט. הדגש את ה file, לחץ באמצעות לחצן העכבר הימני ובחר הסר מהתיקיה מה-
תפריט קופץ.
אל תשתמש במקש Delete (DEL), מכיוון שזה מסיר את file מהפרויקט.
2. כדי למחוק תיקיה מותאמת אישית, סמן אותה ואז לחץ לחיצה ימנית ובחר מחק מהתפריט הקופץ או הקש על מקש DEL. כאשר אתה מוחק תיקיה, בצע אחת מהבחירות הבאות:
לחץ על כן כדי למחוק את התיקיה ואת files הכלולים בתיקייה מ
הפרויקט.
לחץ על לא כדי למחוק את התיקיה.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ניהול פרויקט File הִיֵרַרכִיָה

3. כדי לשנות את ההיררכיה של התיקיה המותאמת אישית:
גרור ושחרר את התיקיה בתוך תיקיה אחרת כך שתהיה תת-
תיקיה או מעל הפרויקט כדי להעביר אותו לרמה העליונה.
כדי להסיר את ההיררכיה ברמה העליונה של תיקיה מותאמת אישית, גרור ושחרר
תת רמת ההיררכיה הרצויה על פני הפרויקט. לאחר מכן מחק את ספריית השורש הריקה של התיקיה.
למשלample, אם ספריית התיקייה המותאמת אישית הקיימת היא:
/לְשֶׁעָבַרamples/Verilog/RTL
נניח שאתה רוצה היררכיית RTL ברמה אחת בלבד, ואז גרור ושחרר RTL מעל הפרויקט. לאחר מכן, תוכל למחוק את ה-/Exampספריית les/Verilog.

מניפולציה בהתאמה אישית Files
בנוסף, אתה יכול לבצע את הסוגים הבאים של התאמה אישית file פעולות:
1. כדי לדכא את התצוגה של fileבתיקיות הסוגים, לחצו לחיצה ימנית בתוך הפרויקט view ובחרו פרויקט View אפשרויות או בחר אפשרויות->פרויקט View אפשרויות. בטל את האפשרות View פּרוֹיֶקט Files תחת הקלד תיקיות בתיבת הדו-שיח.
2. כדי להציג fileבסדר אלפביתי במקום בסדר פרויקטים, סמן את האפשרות מיון Fileכפתור s בפרויקט view לוח הבקרה. לחץ על מקש החץ למטה בפינה השמאלית התחתונה של הלוח כדי להפעיל ולכבות את לוח הבקרה.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ניהול פרויקט File הִיֵרַרכִיָה

פרק 4: הקמת פרויקט סינתזה לוגית

לוח הבקרה
3. לשנות את סדר ה fileבפרויקט:
ודא שהתקנת תיקיות מותאמות אישית ומיון לא פעילים fileגרור ושחרר file למיקום הרצוי ברשימה של files.
4. כדי לשנות את file הקלד, גרור ושחרר אותו לתיקיית הסוגים החדשה. התוכנה תבקש ממך אימות.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת יישומים

הגדרת יישומים
יישום הוא גרסה של פרויקט, הממומשת עם קבוצה ספציפית של אילוצים והגדרות אחרות. פרויקט יכול להכיל מספר יישומים, שלכל אחד מהם הגדרות משלו.

עבודה עם מספר יישומים
כלי Synplify Pro מאפשר לך ליצור מספר יישומים של אותו עיצוב ולאחר מכן להשוות תוצאות. זה מאפשר לך להתנסות בהגדרות שונות עבור אותו עיצוב. יישומים הם שינויים של העיצוב שלך בהקשר של תוכנת הסינתזה, ואינם מחליפים תוכנות ותהליכי בקרת קוד מקור חיצוניים.
1. לחצו על כפתור הוספת יישום או בחרו פרויקט->יישום חדש והגדירו אפשרויות התקן חדשות (כרטיסיית התקן), אפשרויות חדשות (כרטיסיית אפשרויות) או אילוץ חדש. file (לשונית אילוצים).
התוכנה יוצרת מימוש נוסף בפרויקט viewלמימוש החדש יש שם זהה לקודם, אך עם סיומת מספר שונה. האיור הבא מציג שני מימושים, rev1 ו-rev2, כאשר המימוש הנוכחי (הפעיל) מודגש.

המימוש החדש משתמש באותו קוד מקור files, אבל אפשרויות ואילוצים שונים של מכשירים. זה מעתיק חלק fileמהמימוש הקודם: יומן ה-tlg fileרשימת ערוצי ה-RTL של srs file, וקובץ design_fsm.sdc file נוצר על ידי FSM Explorer. התוכנה שומרת היסטוריה חוזרת של ריצות הסינתזה.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת יישומים

פרק 4: הקמת פרויקט סינתזה לוגית

2. הפעל שוב את הסינתזה עם ההגדרות החדשות.
כדי להפעיל את המימוש הנוכחי בלבד, לחץ על הפעלה.
כדי להריץ את כל המימושים בפרויקט, בחר Run->Run All
יישומים.
ניתן להשתמש במספר יישומים כדי לנסות חלק שונה או להתנסות בתדר שונה. ראה הגדרת אפשרויות יישום סינתזה לוגית, בעמוד 75, לקבלת מידע על הגדרת אפשרויות.
הפרויקט view מציג את כל המימושים כאשר המימוש הפעיל מסומן והפלט המתאים fileנוצר עבור היישום הפעיל המוצג בתוצאות היישום view מימין; שינוי המימוש הפעיל משנה את הפלט file תצוגה. חלון המעקב עוקב אחר המימוש הפעיל. אם תגדיר חלון זה לצפייה בכל המימושים, המימוש החדש יעודכן אוטומטית בחלון.
3. השוו את התוצאות.
השתמש בחלון המעקב כדי להשוות קריטריונים נבחרים. ודא שהגדרת
היישומים שברצונך להשוות עם הפקודה Configure Watch. ראה שימוש בחלון המעקב, בעמוד 190 לפרטים.

כדי להשוות פרטים, השווה את היומן file תוצאות.
4. כדי לשנות שם של יישום, לחצו עם לחצן העכבר הימני על שם היישום בפרויקט. view, בחר שנה שם יישום מהתפריט הקופץ והקלד שם חדש.
שים לב שממשק המשתמש הנוכחי דורס את המימוש; גרסאות קודמות לגרסה 9.0 שומרות על המימוש כך שישנה את שמו.
5. כדי להעתיק יישום, לחצו עם לחצן העכבר הימני על שם היישום בפרויקט. view, בחר "העתק יישום" מהתפריט הקופץ והקלד שם חדש עבור העותק.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

הגדרת יישומים

6. כדי למחוק יישום, לחצו עם לחצן העכבר הימני על שם היישום בפרויקט. view, ובחר "הסר יישום" מהתפריט הקופץ.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית
הגדרת אפשרויות יישום של סינתזת לוגיקה
ניתן להגדיר אפשרויות גלובליות עבור יישומי הסינתזה שלך, חלקן ספציפיות לטכנולוגיה. סעיף זה מתאר כיצד להגדיר אפשרויות גלובליות כמו מכשיר, אופטימיזציה ו... file אפשרויות באמצעות הפקודה Implementation Options. למידע על הגדרת אילוצים עבור המימוש, ראה ציון אילוצי SCOPE, בעמוד 119. למידע על עקיפת הגדרות גלובליות עם תכונות או הנחיות בודדות, ראה ציון תכונות והנחיות, בעמוד 90.
סעיף זה דן בנושאים הבאים:
· הגדרת אפשרויות התקן, בעמוד 75 · הגדרת אפשרויות אופטימיזציה, בעמוד 78 · ציון תדירות גלובלית ואילוצים Files, בעמוד 80 · ציון אפשרויות תוצאה, בעמוד 82 · ציון פלט דוח תזמון, בעמוד 84 · הגדרת אפשרויות Verilog ו-VHDL, בעמוד 84
הגדרת אפשרויות התקן
אפשרויות התקן הן חלק מהאפשרויות הגלובליות שניתן להגדיר עבור ריצת הסינתזה. הן כוללות את בחירת החלק (טכנולוגיה, חלק ודרוג מהירות) ואפשרויות יישום (הכנסת קלט/פלט ו-fanouts). האפשרויות והיישום של אפשרויות אלו יכולים להשתנות מטכנולוגיה לטכנולוגיה, לכן עיינו בפרקי הספק במדריך העזר לקבלת מידע על אפשרויות הספק שלכם.
1. פתחו את טופס אפשרויות יישום על ידי לחיצה על כפתור אפשרויות יישום או בחירה באפשרות פרויקט->אפשרויות יישום, ולחץ על הכרטיסייה התקן בחלק העליון אם היא עדיין לא נבחרה.
2. בחר את הטכנולוגיה, החלק, החבילה והמהירות. האפשרויות הזמינות משתנות, בהתאם לטכנולוגיה שתבחר.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
3. הגדר את אפשרויות מיפוי המכשיר. האפשרויות משתנות, בהתאם לטכנולוגיה שתבחר.
אם אינך בטוח מה משמעות האפשרות, לחץ על האפשרות כדי לראות
תיאור בתיבה למטה. לתיאורים מלאים של האפשרויות, לחץ על F1 או עיין בפרק הספק המתאים במדריך העזר.
כדי להגדיר אפשרות, הקלד את הערך או סמן את התיבה כדי להפעיל אותה.
למידע נוסף על הגדרת מגבלות fanout ותזמון מחדש, ראו הגדרת מגבלות Fanout, בעמוד 348, ותזמון מחדש, בעמוד 334, בהתאמה. לפרטים על אפשרויות ספציפיות לספק אחרות, עיין בפרק הספק ובמשפחת הטכנולוגיות המתאימים במדריך העזר.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית

4. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לרשימת אפשרויות). לחץ על אישור.
5. לחצו על כפתור ההפעלה כדי לסנתז את העיצוב. התוכנה מבצעת קומפילציה וממפה את העיצוב באמצעות האפשרויות שהגדרתם.
6. כדי להגדיר אפשרויות התקן באמצעות סקריפט, השתמש בפקודה set_option Tcl. הטבלה הבאה מכילה רשימה אלפביתית של אפשרויות ההתקן בכרטיסייה Device הממופות לפקודות Tcl המקבילות. מכיוון שהאפשרויות מבוססות טכנולוגיה ומשפחה, ייתכן שכל האפשרויות המפורטות בטבלה לא יהיו זמינות בטכנולוגיה שנבחרה. כל הפקודות מתחילות ב-set_option, ולאחר מכן התחביר בעמודה כפי שמוצג. עיין במדריך העזר לקבלת הרשימה המקיפה ביותר של אפשרויות עבור הספק שלך.
הטבלה הבאה מציגה את רוב אפשרויות המכשיר.

מאפיינים עם הערות לאפשרויות עבור מדריך Fanout להכנסת קלט/פלט של השבתת אנליסט

פקודת Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית

אוֹפְּצִיָה

פקודת Tcl (set_option…)

חֲבִילָה

שם_חבילת_חבילה

חֵלֶק

שם_חלק

פתרון גורמים מעורבים

-resolve_multiple_driver {1|0}

מְהִירוּת

-speed_grade speed_grade

טֶכנוֹלוֹגִיָה

מילת מפתח -טכנולוגיה

עדכון נתוני תזמון נקודת קומפילציה -update_models_cp {0|1}

יצירת מסד נתונים של אנליסט HDL -hdl_qload {1|0}

הגדרת אפשרויות אופטימיזציה
אפשרויות אופטימיזציה הן חלק מהאפשרויות הגלובליות שניתן להגדיר עבור היישום. סעיף זה מסביר כיצד להגדיר אפשרויות כמו תדירות ואפשרויות אופטימיזציה גלובליות כמו שיתוף משאבים. ניתן גם להגדיר חלק מהאפשרויות הללו באמצעות הכפתורים המתאימים בממשק המשתמש.
1. פתחו את טופס אפשרויות יישום על ידי לחיצה על כפתור אפשרויות יישום או בחרו פרויקט->אפשרויות יישום, ולחיצה על הכרטיסייה אפשרויות בחלק העליון.
2. לחצו על אפשרויות האופטימיזציה הרצויות, בטופס או בפרויקט. viewהאפשרויות שלך משתנות, בהתאם לטכנולוגיה. אם אפשרות מסוימת אינה זמינה עבור הטכנולוגיה שלך, היא מופיעה באפור. הגדרת האפשרות במקום אחד מעדכנת אותה אוטומטית במקום השני.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית

פּרוֹיֶקט View

אפשרויות אופטימיזציה אפשרויות יישום->אפשרויות

לפרטים על השימוש באופטימיזציות אלה, עיינו בסעיפים הבאים:

מהדר FSM סייר FSM
תזמון מחדש של שיתוף משאבים

אופטימיזציה של מכונות מצבים, בעמוד 354
הפעלת FSM Explorer, בעמוד 359 הערה: רק תת-קבוצה של טכנולוגיות Microsemi תומכת באפשרות FSM Explorer. השתמש בחלונית Project->Implementation Options->Options כדי לקבוע אם אפשרות זו נתמכת עבור ההתקן שציינת בכלי שלך.
שיתוף משאבים, בעמוד 352
תזמון מחדש, בעמוד 334

אפשרויות הפקודה המקבילות של Tcl set_option הן כדלקמן:

אפשרות FSM מהדר FSM Explorer שיתוף משאבים תזמון מחדש

set_option אפשרות פקודת Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לרשימת אפשרויות). לחץ על אישור.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
4. לחץ על כפתור ההפעלה כדי להפעיל את הסינתזה.
התוכנה מבצעת קומפילציה וממפה את העיצוב באמצעות האפשרויות שהגדרת.
יצירת מסד נתונים של אנליסט HDL
כברירת מחדל, התוכנה קוראת את כל התכנון, מבצעת אופטימיזציות לוגיות והפצת תזמון, וכותבת פלט לרשימה יחידה (srs). ככל שהתכנון גדל, הזמן הנדרש להרצת וניפוי שגיאות בתכנון הופך למאתגר יותר.
אפשרות זו מאפשרת למהדר לחלק מראש את העיצוב למספר מודולים שנכתבים לרשימות רשת נפרדות. files (srs). כדי להפעיל אפשרות זו, סמנו את תיבת הסימון HDL Analyst Database Generation בכרטיסייה Options בתיבת הדו-שיח Implementation Options. תכונה זו משפרת משמעותית את ניצול הזיכרון עבור עיצובים גדולים.
ניתן להפעיל תכונה זו גם מחלון סקריפט Tcl באמצעות הפקודה הבאה set_option Tcl:
set_option -hdl_qload 1
לאחר הפעלת האפשרות יצירת מסד נתונים של HDL Analyst, השתמשו באפשרות טעינה מהירה מצטברת בכלי HDL Analyst כדי להציג את העיצוב באמצעות רשימת רשת אחת (srs) או מספר רשימות רשת של מודולי RTL ברמה העליונה (srs). הכלי יכול לנצל יתרונות...tagשל תכונה זו על ידי טעינה דינמית של היררכיית העיצוב המושפעת בלבד. לדוגמהampדפדפן ההיררכיה יכול להרחיב רק את ההיררכיה ברמה התחתונה לפי הצורך לטעינה מהירה. האפשרות טעינה מהירה מצטברת ממוקמת בחלונית הכללית של תיבת הדו-שיח אפשרויות אנליסט HDL. ראה חלונית כללי, בעמוד 304.

ציון תדירות ואילוצים גלובליים Files

הליך זה מסביר כיצד להגדיר את התדר הגלובלי ולציין את האילוץ fileש' ליישום.

1. כדי להגדיר תדר גלובלי, בצע אחת מהפעולות הבאות:

הקלד תדירות גלובלית בפרויקט view.

פתח את טופס אפשרויות היישום על ידי לחיצה על כפתור היישום

כפתור אפשרויות כרטיסיית אילוצים.

בחירה

פרויקט->יישום

אפשרויות,

נְקִישָׁה

את

פקודת Tcl set_option המקבילה היא -frequency frequencyValue.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית
ניתן לעקוף את התדר הגלובלי באמצעות אילוצים מקומיים, כמתואר בסעיף ציון אילוצי SCOPE, בעמוד 119. בכלי Synplify Pro, ניתן ליצור באופן אוטומטי אילוצי שעון עבור העיצוב שלך במקום להגדיר תדר גלובלי. ראה שימוש באילוצים אוטומטיים, בעמוד 291 לפרטים.
פרויקט תדרים ואילוצים גלובליים View
אפשרויות יישום->אילוצים

2. כדי לציין אילוץ fileעבור יישום, בצע אחת מהפעולות הבאות:
בחר פרויקט->אפשרויות יישום->אילוצים. בדוק את האילוץ.
fileשאתם רוצים להשתמש בהם בפרויקט.
מהחלונית אפשרויות יישום->אילוצים, ניתן גם ללחוץ כדי
הוסף אילוץ file.
לאחר שבחרתם את המימוש שברצונכם להשתמש בו, לחצו על הוסף File ב-
פּרוֹיֶקט view, והוסף את האילוץ fileאתה צריך.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
כדי ליצור אילוץ fileראה ציון אילוצי SCOPE, בעמוד 119.
3. להסיר אילוצים fileממימוש, בצע אחת מהפעולות הבאות:
בחר פרויקט->אפשרויות יישום->אילוצים. סמן את תיבת הסימון.
ליד file שֵׁם.
בפרויקט view, לחץ לחיצה ימנית על האילוץ file להסרה ו
בחר הסר מהפרויקט.
זה מסיר את המגבלה file מהמימוש, אך לא מוחק אותו.
4. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לרשימת אפשרויות). לחץ על אישור.
כשאתם מסנתזים את העיצוב, התוכנה מרכיבה וממפה את העיצוב באמצעות האפשרויות שהגדרתם.
ציון אפשרויות תוצאה
סעיף זה מראה לכם כיצד לציין קריטריונים לפלט של ריצת הסינתזה.
1. פתחו את טופס אפשרויות יישום על ידי לחיצה על כפתור אפשרויות יישום או בחרו פרויקט->אפשרויות יישום, ולחץ על הכרטיסייה תוצאות יישום בחלק העליון.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית

2. ציין את הפלט fileשאתה רוצה לייצר.
כדי ליצור רשימת רשתות ממופה files, לחץ על כתוב רשימת רשת Verilog ממופה או כתוב
רשימת רשתות VHDL ממופה.
כדי ליצור אילוץ ספציפי לספק file עבור ביאור קדימה,
לחץ על כתיבת אילוץ ספק Fileלפרטים נוספים על דוח זה, ראה דוח בדיקת אילוצים, בעמוד 270 של מדריך העזר, בעמוד 56.
3. הגדר את הספרייה שאליה ברצונך לכתוב את התוצאות.
4. קבע את הפורמט לפלט fileפקודת Tcl המקבילה עבור סקריפטים היא project -result_format format.
ייתכן שתרצה גם להגדיר מאפיינים כדי לשלוט במיפוי שמות. לפרטים, עיין בפרק הספק המתאים במדריך העזר.
5. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לרשימת אפשרויות). לחץ על אישור.
כשאתם מסנתזים את העיצוב, התוכנה מרכיבה וממפה את העיצוב באמצעות האפשרויות שהגדרתם.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
ציון פלט דוח תזמון
ניתן לקבוע כמה מדווח בדוח התזמון על ידי הגדרת האפשרויות הבאות.
1. בחרו באפשרות Project->Implementation Options ולחצו על הכרטיסייה Timing Report. 2. הגדר את מספר הנתיבים הקריטיים שברצונך שהתוכנה תדווח עליהם.

3. ציין את מספר נקודות ההתחלה והסיום שברצונך לראות מדווחות במקטעי הנתיב הקריטי.
4. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לקבלת רשימת אפשרויות). לחץ על אישור. בעת סינתזה של העיצוב, התוכנה מבצעת קומפילציה וממפה את העיצוב באמצעות האפשרויות שהגדרת.
הגדרת אפשרויות Verilog ו-VHDL
כאשר אתה מגדיר את מקורות Verilog ו-VHDL fileבפרויקט שלך, תוכל גם לציין אפשרויות קומפיילר מסוימות.
הגדרת ורילוג File אפשרויות
הגדרת את Verilog file אפשרויות על ידי בחירה באפשרות פרויקט->אפשרויות יישום-> Verilog, או אפשרויות->הגדר את קומפיילר Verilog.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית

1. ציין את פורמט Verilog לשימוש.
כדי להגדיר את המהדר באופן גלובלי עבור כל ה- fileבפרויקט, בחר
פרויקט->אפשרויות יישום->Verilog. אם אתם משתמשים ב-Verilog 2001 או ב-SystemVerilog, עיינו במדריך העזר עבור מבנים נתמכים.
כדי לציין את מהדר Verilog על כל אחד file בסיס, בחר את file ב-
פּרוֹיֶקט viewלחץ לחיצה ימנית ובחר File אפשרויות. בחר את המהדר המתאים. ברירת המחדל של Verilog file פורמט עבור פרויקטים חדשים הוא SystemVerilog.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
2. ציינו את המודול ברמה העליונה אם עדיין לא עשיתם זאת בפרויקט view.
3. כדי לחלץ פרמטרים מקוד המקור, בצע את הפעולות הבאות:
לחץ על חילוץ פרמטרים. כדי לעקוף את ערך ברירת המחדל, הזן ערך חדש עבור פרמטר.
התוכנה משתמשת בערך החדש עבור המימוש הנוכחי בלבד. שים לב שחילוץ פרמטרים אינו נתמך עבור עיצובים מעורבים.

4. הקלד את ההנחיה ב-Compiler Directives, תוך שימוש ברווחים כדי להפריד בין ההנחיות. ניתן להקליד הנחיות שבדרך כלל הייתם מזינים עם ההנחיות 'ifdef' ו-'define' בקוד. לדוגמהample, ABC=30 גורם לכך שהתוכנה כותבת את ההצהרות הבאות לפרויקט file:
set_option -hdl_define -set "ABC=30"
LO

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית
5. בסדר נתיב ההכללה, ציין את נתיבי החיפוש עבור פקודות ההכללה עבור Verilog. fileשנמצאים בפרויקט שלך. השתמש בלחצנים בפינה הימנית העליונה של התיבה כדי להוסיף, למחוק או לסדר מחדש את הנתיבים.
6. במדריכי הספרייה, ציין את הנתיב לתיקייה המכילה את הספרייה fileעבור הפרויקט שלך. השתמש בכפתורים בפינה הימנית העליונה של התיבה כדי להוסיף, למחוק או לסדר מחדש את הנתיבים.
7. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לקבלת רשימת אפשרויות). לחץ על אישור. בעת סינתזה של העיצוב, התוכנה מבצעת קומפילציה וממפה את העיצוב באמצעות האפשרויות שהגדרת.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הגדרת פרויקט סינתזה לוגית הגדרת אפשרויות יישום סינתזה לוגית
הגדרת VHDL File אפשרויות
אתה מגדיר VHDL file אפשרויות על ידי בחירה באפשרות פרויקט->אפשרויות יישום->VHDL, או אפשרויות->הגדר את תצורת מהדר VHDL.

עבור מקור VHDL, ניתן לציין את האפשרויות המתוארות להלן.
1. ציינו את המודול ברמה העליונה אם עדיין לא עשיתם זאת בפרויקט viewאם המודול ברמה העליונה אינו ממוקם בספריית העבודה המוגדרת כברירת מחדל, עליך לציין את הספרייה שבה המהדר יכול למצוא את המודול. למידע על אופן ביצוע פעולה זו, ראה לוח VHDL, בעמוד 200.
ניתן להשתמש באפשרות זו גם עבור עיצובים בשפות מעורבות או כאשר ברצונך לציין מודול שאינו הישות ברמה העליונה בפועל עבור הצגת HDL Analyst ו-LdOebugging בסכימה. viewסעיף 2. עבור קידוד מכונת מצבים מוגדרת על ידי המשתמש, בצע את הפעולות הבאות:
ציין את סוג הקידוד שברצונך להשתמש בו.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

הגדרת אפשרויות יישום של סינתזה לוגית פרק 4: הגדרת פרויקט סינתזה לוגית
השבת את קומפיילר ה-FSM.
כאשר אתם מסנתזים את העיצוב, התוכנה משתמשת בהנחיות המהדר שהגדרתם כאן כדי לקודד את מכונות המצבים ואינה מפעילה את מהדר ה-FSM, אשר יעקוף את הנחיות המהדר. לחלופין, ניתן להגדיר מכונות מצבים באמצעות התכונה syn_encoding, כמתואר בהגדרת מכונות מצבים ב-VHDL, בעמוד 308.
3. כדי לחלץ רכיבים גנריים מקוד המקור, בצע את הפעולות הבאות:
לחץ על Extract General Constants. כדי לעקוף את ברירת המחדל, הזן ערך חדש עבור ערך כללי.
התוכנה משתמשת בערך החדש עבור המימוש הנוכחי בלבד. שים לב שלא ניתן לחלץ רכיבים גנריים אם יש לך עיצוב שפה מעורבת.

4. כדי לדחוף שלושה מצבים מעבר לגבולות תהליך/בלוק, ודא שדחיפה של שלושה מצבים מופעלת. לפרטים, ראה אפשרות דחיפה של שלושה מצבים, בעמוד 212 במדריך העזר.
5. קבע את הפרשנות של הוראות synthesis_on ו-synthesis_off:
כדי לגרום למהדר לפרש את ההנחיות synthesis_on ו-synthesis_off
כמו translate_on/translate_off, הפעל את האפשרות סינתזה פעילה/כבויה מיומנת כ-Translate פעיל/כבוי.
כדי להתעלם מההוראות synthesis_on ו-synthesis_off, יש לוודא ש
אפשרות זו אינה מסומנת. ראה translate_off/translate_on, בעמוד 226 במדריך העזר למידע נוסף.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ציון תכונות והנחיות

6. הגדר אפשרויות יישום נוספות לפי הצורך (ראה הגדרת אפשרויות יישום של סינתזה לוגית, בעמוד 75 לרשימת אפשרויות). לחץ על אישור.
כשאתם מסנתזים את העיצוב, התוכנה מרכיבה וממפה את העיצוב באמצעות האפשרויות שהגדרתם.

ציון תכונות והנחיות

מאפיינים והנחיות הן מפרטים שאתה מקצה לאובייקטי עיצוב כדי לשלוט באופן שבו העיצוב שלך מנותח, ממוטב וממופה.
אופטימיזציות של מיפוי בקרות מאפיינים ואופטימיזציות של מהדר בקרות הנחיות. עקב הבדל זה, עליך לציין הנחיות בקוד המקור. טבלה זו מתארת את השיטות הזמינות ליצירת מפרטי מאפיינים והנחיות:

אילוצי עורך SCOPE של VHDL Verilog File

תכונות כן כן כן כן

הנחיות כן כן לא לא

עדיף לציין מאפיינים בעורך SCOPE או באילוצים file, מכיוון שאין צורך לקמפל מחדש את העיצוב תחילה. עבור הנחיות, עליך לקמפל את העיצוב כדי שהן ייכנסו לתוקף.
אם היקף/אילוצים file וקוד המקור של HDL מוגדרים עבור עיצוב, לאילוצים יש עדיפות כאשר יש התנגשויות.
לפרטים נוספים, עיינו במידע הבא:
· ציון תכונות והנחיות ב-VHDL, בעמוד 91 · ציון תכונות והנחיות ב-Verilog, בעמוד 92 · ציון תכונות באמצעות עורך SCOPE, בעמוד 93 · ציון תכונות באילוצים File, בעמוד 97

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ציון תכונות והנחיות

פרק 4: הקמת פרויקט סינתזה לוגית

ציון מאפיינים והנחיות ב-VHDL
ניתן להשתמש בשיטות אחרות כדי להוסיף מאפיינים לאובייקטים, כפי שמופיע בסעיף ציון מאפיינים והנחיות, בעמוד 90. עם זאת, ניתן לציין הנחיות רק בקוד המקור. ישנן שתי דרכים להגדיר מאפיינים והנחיות ב-VHDL:
· שימוש בחבילת המאפיינים המוגדרת מראש
· הצהרת התכונה בכל פעם שהיא נמצאת בשימוש
לפרטים על תחביר מאפייני VHDL, ראה תחביר מאפיינים והנחיות VHDL, בעמוד 561 במדריך העזר.

שימוש בחבילת תכונות VHDL מוגדרות מראש
האדוואןtagהחיסרון בשימוש בחבילה מוגדרת מראש הוא שאתה נמנע מהגדרה מחדש של המאפיינים וההנחיות בכל פעם שאתה כולל אותם בקוד המקור.tagהסיבה לכך היא שקוד המקור שלך פחות נייד. חבילת המאפיינים ממוקמת ב- installDirectory/lib/vhd/synattr.vhd.
1. כדי להשתמש בחבילת המאפיינים המוגדרת מראש הכלולה בספריית התוכנה, הוסף את השורות הבאות לתחביר:
ספריית synplify; השתמש ב-synplify.attributes.all;
2. הוסף את התכונה או ההנחיה הרצויות לאחר הצהרת יחידת העיצוב.
הצהרות; תכונה שם_תכונה של שם_אובייקט: סוג_אובייקט הוא ערך;
למשלampעל:
הישות simpledff היא port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
המאפיין syn_noclockbuf של clk: האות הוא אמיתי;
לפרטים על מוסכמות התחביר, ראה תחביר מאפיינים והנחיות VHDL, בעמוד 561 במדריך העזר.
3. הוסף את המקור file לפרויקט.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ציון תכונות והנחיות

הצהרת תכונות והנחיות של VHDL
אם אינך משתמש בחבילת המאפיינים, עליך להגדיר מחדש את המאפיינים בכל פעם שאתה כולל אותם בקוד המקור.
1. בכל פעם שאתה משתמש בתכונה או בהנחיה, הגדירו אותה מיד לאחר הצהרות יחידת העיצוב באמצעות התחביר הבא:
design_unit_declaration; תכונה attributeName: סוג נתונים; תכונה attributeName של אובייקטName: סוג אובייקט הוא ערך;
למשלampעל:
הישות simpledff היא port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
המאפיין syn_noclockbuf : בוליאני; המאפיין syn_noclockbuf של clk :signal הוא אמת;
2. הוסף את המקור file לפרויקט.

ציון תכונות והנחיות ב-Verilog
ניתן להשתמש בשיטות אחרות כדי להוסיף תכונות לאובייקטים, כמתואר בסעיף ציון תכונות והנחיות, בעמוד 90. עם זאת, ניתן לציין הנחיות רק בקוד המקור.
ל-Verilog אין תכונות והנחיות סינתזה מוגדרות מראש, לכן עליך להוסיף אותן כהערות. שם התכונה או ההנחיה מופיע לפני מילת המפתח synthesis. fileאותיות s הן תלויות רישיות, לכן יש לציין מאפיינים והנחיות בדיוק כפי שמוצגים בתיאורי התחביר שלהם. לפרטי תחביר, ראו תחביר מאפיינים והנחיות של Verilog, בעמוד 363 במדריך העזר.
1. כדי להוסיף תכונה או הוראה ב-Verilog, השתמשו בתחביר של הערות שורה או בלוק של Verilog (בסגנון C) ישירות לאחר אובייקט העיצוב. הערות הבלוק חייבות להגיע לפני נקודה-פסיק, אם יש כזו.
LO

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ציון תכונות והנחיות

פרק 4: הקמת פרויקט סינתזה לוגית

תחביר הערות בלוק של Verilog
/* סינתזה attributeName = value */ /* סינתזה directoryName = value */

תחביר הערות שורה של Verilog
// סינתזה attributeName = value // סינתזה directoryName = value

לפרטים על כללי התחביר, ראו תחביר מאפיינים והנחיות של Verilog, בעמוד 363 במדריך העזר. להלן דוגמאות.amples:
מודול fifo(החוצה, פנימה) /* סינתזה syn_hier = "קשה" */;
2. כדי לצרף מספר מאפיינים או הנחיות לאותו אובייקט, יש להפריד בין המאפיינים באמצעות רווחים לבנים, אך אין לחזור על מילת המפתח synthesis. אין להשתמש בפסיקים. לדוגמהampעל:
מצב מקרה /* סינתזה מקרה_מלא מקרה_מקביל */;
3. אם מספר אוגרים מוגדרים באמצעות משפט רג'מנט יחיד של Verilog ומוחל עליהם תכונה, אז תוכנת הסינתזה מחילה רק את האוגר האחרון שהוצהר במשפט הרג'מנט. לדוגמהampעל:
רג [5:0] q, q_a, q_b, q_c, q_d /* סינתזה syn_preserve=1 */;
התכונה syn_preserve מוחלת רק על q_d. זוהי ההתנהגות הצפויה עבור כלי הסינתזה. כדי להחיל תכונה זו על כל האוגרים, עליך להשתמש במשפט רג'מנט נפרד של Verilog עבור כל אוגר ולהחיל את התכונה.

ציון תכונות באמצעות עורך SCOPE
חלון SCOPE מספק ממשק קל לשימוש להוספת כל תכונה. לא ניתן להשתמש בו להוספת הנחיות, מכיוון שיש להוסיף אותן לקוד המקור. files. (ראה ציון מאפיינים והנחיות ב-VHDL, בעמוד 91 או ציון מאפיינים והנחיות ב-Verilog, בעמוד 92). ההליך הבא מראה כיצד להוסיף תכונה ישירות בחלון SCOPE.
1. התחל עם עיצוב מקומפל ופתח את חלון SCOPE. כדי להוסיף את המאפיינים לאילוץ קיים file, פתח את חלון SCOPE על ידי לחיצה על הקיים file בפרויקט viewכדי להוסיף את התכונות לקובץ חדש file, לחץ על סמל SCOPE ולחץ על אתחול כדי לפתוח את חלון SCOPE.
2. לחץ על הכרטיסייה מאפיינים בתחתית חלון SCOPE.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת פרויקט סינתזה לוגית

ציון תכונות והנחיות

ניתן לבחור תחילה את האובייקט (שלב 3) או תחילה את התכונה (שלב 4).

3. כדי לציין את האובייקט, בצע אחת מהפעולות הבאות בעמודה Object. אם כבר ציינת את המאפיין, העמודה Object תציג רק אפשרויות אובייקט תקפות עבור מאפיין זה.
בחר את סוג האובייקט בעמודה מסנן אובייקטים ולאחר מכן בחר
אובייקט מרשימת האפשרויות בעמודה אובייקט. זוהי הדרך הטובה ביותר לוודא שאתה מציין אובייקט מתאים, עם התחביר הנכון.

LO
מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

ציון תכונות והנחיות

פרק 4: הקמת פרויקט סינתזה לוגית

גרור את האובייקט שאליו ברצונך לצרף את המאפיין מה-
RTL או טכנולוגיה viewלעמודה אובייקט בחלון SCOPE. עבור תכונות מסוימות, גרירה ושחרור עלולים לא לבחור את האובייקט הנכון. לדוגמהampאם ברצונך להגדיר syn_hier על מודול או ישות כמו שער ושער, עליך להגדיר אותו על ה- view עבור מודול זה. לאובייקט יהיה התחביר הבא: v:moduleName ב-Verilog, או v:library.moduleName ב-VHDL, כאשר יכולות להיות לך מספר ספריות.
הקלד את שם האובייקט בעמודה אובייקט. אם אינך יודע
לשם, השתמש בפקודה חיפוש או בעמודה מסנן אובייקטים. ודא שאתה מקליד את הקידומת המתאימה עבור האובייקט במקום בו היא נדרשת. לדוגמהample, כדי להגדיר מאפיין על view, עליך להוסיף את הקידומת v: לשם המודול או הישות. עבור VHDL, ייתכן שתצטרך לציין את הספרייה וכן את שם המודול.
4. אם ציינתם את האובייקט תחילה, כעת תוכלו לציין את המאפיין. הרשימה מציגה רק את המאפיינים התקפים עבור סוג האובייקט שבחרתם. ציינו את המאפיין על ידי לחיצה ממושכת על לחצן העכבר בעמודה Attribute ובחירת מאפיין מהרשימה.

אם בחרת את האובייקט תחילה, האפשרויות הזמינות ייקבעו על ידי האובייקט שנבחר והטכנולוגיה בה אתה משתמש. אם בחרת את התכונה תחילה, האפשרויות הזמינות ייקבעו על ידי הטכנולוגיה.
כשאתה בוחר מאפיין, חלון SCOPE מציין את סוג הערך שעליך להזין עבור מאפיין זה ומספק תיאור קצר של המאפיין. אם בחרתם את המאפיין תחילה, הקפד לחזור ולציין את האובייקט.
5. מלאו את הערך. החזק את לחצן העכבר לחוץ בעמודה ערך ובחרו מהרשימה. ניתן גם להקליד ערך.

מדריך למשתמש של Synplify Pro for Microsemi Edition אוקטובר 2014

פרק 4: הקמת מערכת לוגיקה

מסמכים / משאבים

סינופסיס FPGA סינתזה Synplify Pro עבור מהדורת Microsemi [pdfמדריך למשתמש
סינתזה של FPGA Synplify Pro עבור מהדורת Microsemi, סינתזה Synplify Pro עבור מהדורת Microsemi, Synplify Pro עבור מהדורת Microsemi, מהדורת Pro עבור Microsemi, מהדורת Microsemi, מהדורה

הפניות

מדריך למשתמש

מדריך למשתמש של SYnOPSYS FPGA Synplify Pro for Microsemi Edition

FPGA Synthesis Synplify Pro for Microsemi Edition

מפרטים

מידע על המוצר

הוראות שימוש במוצר

פרק 1: מבוא

היקף המסמך

תחילת העבודה

ממשק משתמש נגמרview

פרק 2: זרימות עיצוב סינתזה של FPGA

פרק 3: הכנת הקלט

שאלות נפוצות

ש: האם אני יכול ליצור עותקים של התיעוד?

ש: כיצד אוכל להפעיל את התוכנה?

ש: מהו הקהל המיועד למדריך למשתמש זה?

מסמכים / משאבים

הפניות

השאר תגובה

בטל תשובה