Guia d'usuari de SYnOPSYS FPGA Synplify Pro for Microsemi Edition

Synopsys FPGA Synthesis - Synplify Pro per a Microsemi Edition
és una eina completa per a la implementació de FPGA amb diversos
característiques dissenyades per ajudar els usuaris en la síntesi lògica i el disseny
fluxos.

Instruccions d'ús del producte

Capítol 1: Introducció

Aquest capítol ofereix un finalview de la Synopsys FPGA i
Productes de prototipatge, eines d'implementació de FPGA i FPGA de Synopsys
Característiques de l'eina.

Àmbit del document

El conjunt de documents inclou informació sobre les característiques del producte
i està pensat per a usuaris interessats en la síntesi i el disseny de FPGA
fluxos.

Primers passos

Per començar a utilitzar el programari, inicieu-lo seguint el que es proporciona
instruccions i consulteu la guia de l'usuari per obtenir ajuda.

S'ha acabat la interfície d'usuariview

Familiaritzar-se amb la interfície d'usuari de manera eficient
navegar per les funcions del programari.

Capítol 2: Fluxos de disseny de síntesi FPGA

Aquest capítol detalla el flux de disseny de síntesi lògica per a FPGA
síntesi.

Capítol 3: Preparació de l'entrada

Apreneu a utilitzar la font de llenguatge mixt Files i l'incremental
Compilador per a una preparació eficient d'entrada.

Nota: Tingueu en compte les limitacions associades
amb l'ús del compilador incremental.

Preguntes freqüents

P: Puc fer còpies de la documentació?

R: Sí, l'acord de llicència permet fer còpies per a interna
utilitzar només amb l'atribució adequada.

P: Com puc iniciar el programari?

R: Consulteu la secció "Començar" al capítol 1 de la
guia de l'usuari per obtenir instruccions detallades sobre com iniciar el programari.

P: Quin és el públic destinat a aquesta guia d'usuari?

R: La guia d'usuari està dirigida a persones interessades en FPGA
fluxos de síntesi i disseny.

View Fullscreen

Synopsys Síntesi FPGA
Synplify Pro per a Microsemi Edition
Guia d'usuari
Octubre 2014

Avís de drets d'autor i informació de propietat
Copyright © 2014 Synopsys, Inc. Tots els drets reservats. Aquest programari i la documentació contenen informació confidencial i de propietat propietat de Synopsys, Inc. El programari i la documentació es proporcionen sota un acord de llicència i només es poden utilitzar o copiar d'acord amb els termes de l'acord de llicència. Cap part del programari i de la documentació no es pot reproduir, transmetre o traduir, de cap forma ni per cap mitjà, electrònic, mecànic, manual, òptic o d'un altre tipus, sense el permís previ per escrit de Synopsys, Inc., o tal com s'estableix expressament en l'acord de llicència.
Dret a la còpia de la documentació
L'acord de llicència amb Synopsys permet al titular de la llicència fer còpies de la documentació només per al seu ús intern.
Cada còpia inclourà tots els drets d'autor, marques comercials, marques de servei i avisos de drets de propietat, si n'hi ha. El titular de la llicència ha d'assignar números seqüencials a totes les còpies. Aquestes còpies han de contenir la llegenda següent a la portada:
"Aquest document es duplica amb el permís de Synopsys, Inc., per a l'ús exclusiu de __________________________________________ i els seus empleats. Aquest és el número de còpia __________."
Declaració de control de destinació
Totes les dades tècniques contingudes en aquesta publicació estan subjectes a les lleis de control d'exportacions dels Estats Units d'Amèrica. Es prohibeix la divulgació a nacionals d'altres països en contra de la llei dels Estats Units. És responsabilitat del lector determinar la normativa aplicable i complir-la.
LO

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Exempció de responsabilitat
SYNOPSYS, INC., I ELS SEUS LICENCIATANTS NO DONEN GARANTIES DE CAP TIPUS, EXPLÍCITA O IMPLÍCITA, EN RESPECTE A AQUEST MATERIAL, INCLOSOS, PERÒ NO LIMITATS A, LES GARANTIES IMPLÍCITES DE COMERCIABILITAT I IDONEIDAD PER A UN FINS PARTICULAR.
Marques registrades (®)
Sinopsi, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certified, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda,, LightTools, Leda,, Models NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, el logotip de Synplicity, Synplify, Synplify Pro, Synthesis Constraints, Synthesis Constraints, Optimization and Environment, VerRBus TetraMAX, VCS, VerRBus YIELDirector són marques registrades de Synopsys, Inc.
Marques comercials (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, Designer, DL, Silicon, Discovery, DLFTMAX Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hèrcules, Tecnologia d'optimització jeràrquica, Sistema de prototipatge ASIC d'alt rendiment, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, Jupiter-XT, Jupiter-SICA, Biblioteca JupiterXT Compilador, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, Sistema StarXT, Sirocco-S-RC, StarXTRC Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC i Worksheet Buffer són marques comercials de Synopsys, Inc.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Marques de servei (sm)
MAP-in, SVP Café i TAP-in són marques de servei de Synopsys, Inc. SystemC és una marca comercial de l'Open SystemC Initiative i s'utilitza sota llicència. ARM i AMBA són marques registrades d'ARM Limited. Sabre és una marca registrada de SabreMark Limited Partnership i s'utilitza sota llicència. Tots els altres noms de productes o empreses poden ser marques comercials dels seus respectius propietaris.
Imprès als EUA l'octubre de 2014

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Continguts

Capítol 1: Introducció
Synopsys FPGA i productes de prototipatge. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Eines d'implementació d'FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Característiques de l'eina FPGA de Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Àmbit del document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 El conjunt de documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Públic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Primers passos. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Inici del programari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Obtenció d'ajuda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
S'ha acabat la interfície d'usuariview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Capítol 2: Fluxos de disseny de síntesi FPGA
Flux de disseny de síntesi lògica. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Capítol 3: Preparació de l'entrada
Configuració de la font HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Creació de la font HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Ús de l'editor d'ajuda de context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Comprovació de la font HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Edició de la font HDL Files amb l'editor de text integrat. . . . . . . . . . . . . . . . . . . . 35 Configuració de les preferències de la finestra d'edició . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Ús d'un editor de text extern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Ús d'extensions de biblioteca per a la biblioteca Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Ús de fonts de llenguatge mixt Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Ús del compilador incremental. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Limitacions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Ús del flux Verilog estructural. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limitacions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Treballant amb la restricció Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Quan utilitzar la restricció Files sobre el codi font. . . . . . . . . . . . . . . . . . . . . . . . 53 Ús d'un editor de text per a restriccions Files (Llegat) . . . . . . . . . . . . . . . . . . . . . . . . 54 Directrius de sintaxi de Tcl per a la restricció Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Comprovació de la restricció Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Capítol 4: Configuració d'un projecte de síntesi lògica
Configuració del projecte Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Creació d'un projecte File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Obertura d'un projecte existent File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Fer canvis en un projecte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projecte de configuració View Preferències de visualització. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Actualització de Verilog Inclou camins al projecte anterior Files . . . . . . . . . . . . . . . . . . . . 65
Projecte de gestió File Jerarquia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Creació de carpetes personalitzades . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulació de carpetes de projectes personalitzades . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulació del personalitzat Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Configuració d'implementacions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Treballar amb múltiples implementacions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Configuració de les opcions d'implementació de la síntesi lògica. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Configuració de les opcions del dispositiu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Configuració d'opcions d'optimització . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Especificació de freqüència i restricció global Files . . . . . . . . . . . . . . . . . . . . . . 80 Especificació d'opcions de resultats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Especificació de la sortida de l'informe de temporització . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Configuració de les opcions de Verilog i VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Especificació d'atributs i directives. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Especificació d'atributs i directives en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Especificació d'atributs i directives a Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Especificació d'atributs amb l'editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 Especificació d'atributs a les restriccions File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Buscant Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificació del Files per cercar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtrant el Files per cercar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Iniciar la cerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 resultats de la cerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arxiu Files i Projectes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arxivar un projecte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Desarxivar un projecte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Copia un projecte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Capítol 5: Especificació de restriccions
Ús de l'editor SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creació de restriccions a l'editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creació de restriccions amb l'ordre de plantilla FDC . . . . . . . . . . . . . . . . 116
Especificació de restriccions SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Introducció i edició de restriccions d'abast . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Configuració de restriccions de rellotge i camí . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definició de restriccions d'entrada i sortida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Especificació dels tipus de coixinets d'E/S estàndard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Ús del TCL View de SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Directrius per introduir i editar restriccions . . . . . . . . . . . . . . . . . . . . . . . . 127
Especificació d'excepcions de temps. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definició de punts de/fins/passant per a les excepcions de temporització . . . . . . . . . . . . . . . . . 130 Definició de camins multicicles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definició de camins falsos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Trobar objectes amb Tcl trobar i expandir . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Especificació de patrons de cerca per a Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Refinar Tcl Cercar resultats amb -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Ús de l'ordre Tcl Find per definir col·leccions . . . . . . . . . . . . . . . . . . . . . 138 Ús de l'ordre Tcl expand per definir col·leccions . . . . . . . . . . . . . . . . . . 140 Comprovació de Tcl cercar i expandir els resultats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Ús de Tcl cercar i expandir en el mode per lots . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Ús de les col·leccions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Comparació de mètodes per definir col·leccions . . . . . . . . . . . . . . . . . . . . . . . 144 Creació i ús de col·leccions SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Creació de col·leccions mitjançant ordres Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewCreació i manipulació de col·leccions amb ordres Tcl. . . . . . . . . . . . . . . 150
Convertir SDC a FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Ús de l'editor SCOPE (heretat) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Introducció i edició de restriccions SCOPE (heretat) . . . . . . . . . . . . . . . . . . . . . 157 Especificació de les restriccions de temps de SCOPE (heretat) . . . . . . . . . . . . . . . . . . . . . . . 159 Introducció de restriccions per defecte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Configuració de restriccions de rellotge i camí . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definició de rellotges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definició de restriccions d'entrada i sortida (heretat) . . . . . . . . . . . . . . . . . . . . . . . 169 Definició de camins falsos (legat) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 6: Sintetització i anàlisi dels resultats
Sintetitzant el teu disseny. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Execució de la síntesi lògica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Ús de la comprovació actualitzada per a la gestió de treballs . . . . . . . . . . . . . . . . . . . . . . 174
Comprovació del registre File Resultats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing i treballant amb el registre File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Accés ràpid a informes específics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Accés als resultats de forma remota . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Anàlisi de resultats mitjançant el registre File Informes. . . . . . . . . . . . . . . . . . . . . . . . . 189 Ús de la finestra de rellotge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Comprovació de l'ús dels recursos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Tractament de missatges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Comprovació dels resultats al missatge Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrar missatges al missatge Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtrar missatges des de la línia d'ordres . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatització del filtratge de missatges amb un script Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Registre File Controls de missatges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Advertències de manipulació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Utilitzant Continuar en cas d'error. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Ús de Continue on Error per a la síntesi del punt de compilació . . . . . . . . . . . . . . . . . . . 203
Capítol 7: Anàlisi amb HDL Analyst i FSM Viewer
Treballant en l'esquema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Diferenciació entre l'analista HDL Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Obertura del Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewPropietats de l'objecte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Selecció d'objectes a l'RTL/Tecnologia Views . . . . . . . . . . . . . . . . . . . . . . . 215 Treballar amb esquemes multifull . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Moure's entre Views en una finestra esquemàtica. . . . . . . . . . . . . . . . . . . . . . . 218 Esquema de configuració View Preferències. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Gestió de Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Explorant la jerarquia del disseny. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Travessa de la jerarquia de disseny amb el navegador de jerarquies . . . . . . . . . . . . . . . . 222 Exploració de la jerarquia d'objectes empènyer/esclapar . . . . . . . . . . . . . . . . . . . . . . . 223 Exploració de la jerarquia d'objectes d'instàncies transparents . . . . . . . . . . . . . . . . . . . 228
Trobar objectes. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Navegació per trobar objectes a HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Ús de Cerca per a cerques jeràrquiques i restringides . . . . . . . . . . . . . . . . . . . . 232 Ús de comodins amb l'ordre Cerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Combinació de la cerca amb el filtratge per afinar les cerques . . . . . . . . . . . . . . . . . . . . . . 240 Ús de Find per cercar a la llista de sortida de xarxa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Sondeig creuat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Proba creuada dins d'una tecnologia/RTL View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing des de la RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Prova creuada des de la finestra de l'editor de text . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Proba creuada des de la finestra de l'script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Sondeig creuat des del FSM Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Anàlisi amb l'eina d'analista HDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewJerarquia i context de disseny. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Esquemes de filtratge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Expansió de pins i lògica de xarxa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Ampliació i ViewConnexions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Aplanament de la jerarquia esquemàtica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimització de l'ús de memòria mentre s'analitzen dissenys . . . . . . . . . . . . . . . . . . . 267
Utilitzant el FSM Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Capítol 8: Anàlisi del temps
Anàlisi del temps en un esquema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewInformació del temps. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Anotar la informació del temps a l'esquema Views . . . . . . . . . . . . . . . . . . 275 Anàlisi dels arbres del rellotge a l'RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewen camins crítics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Maneig de la manca negativa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generació d'informes de temps personalitzats amb STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Ús de restriccions de disseny d'anàlisi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Escenaris per utilitzar restriccions de disseny d'anàlisi . . . . . . . . . . . . . . . . . . . . . . 285 Creació d'un ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Utilitzar correctament els noms dels objectes a l'adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Ús de restriccions automàtiques. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Resultats de les restriccions automàtiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Capítol 9: Inferir objectes d'alt nivell
Definició de caixes negres per a la síntesi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciació de caixes negres i E/S a Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciació de caixes negres i E/S en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Addició de restriccions de temps de la caixa negra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Afegir altres atributs de caixa negra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Definició de màquines d'estat per a la síntesi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definició de màquines d'estat a Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definició de màquines d'estat en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Especificació de FSM amb atributs i directives . . . . . . . . . . . . . . . . . . . . . . . . 309
Especificació de FSM segurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferència automàtica de RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Bloc de memòria RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Atributs de RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Inferir la memòria RAM del bloc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inicialització de RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicialització de RAM a Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicialització de RAM en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Capítol 10: Especificació d'optimitzacions a nivell de disseny
Consells per a l'optimització. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Consells generals d'optimització . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimització per a l'àrea . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimització del temps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retemporització. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Control de la retemporada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retemporització Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Informe de retemporització . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Com funciona la retemporada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Preservar objectes per evitar que siguin optimitzats. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Ús de syn_keep per a la preservació o la replicació . . . . . . . . . . . . . . . . . . . . . . . 343 Control de l'aplanament de la jerarquia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Preservar la jerarquia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimització del Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Establiment de límits de distribució . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Control de la memòria intermèdia i la replicació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Compartint Recursos. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Inserció d'E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimització de màquines d'estat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Decidir quan optimitzar les màquines d'estat . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Execució del compilador FSM LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Execució de FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Inserció de sondes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Especificació de sondes al codi font . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Addició d'atributs de sonda de manera interactiva . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Capítol 11: Treballar amb punts de compilació
Conceptes bàsics del punt de compilació. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Avançtages de Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Punts de compilació manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Punts de compilació nius . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Tipus de punt de compilació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Compilar els conceptes bàsics de la síntesi de punts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Restricció de punt de compilació Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Models lògics d'interfície . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Temporització de la interfície per a punts de compilació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Síntesi de punts de compilació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Síntesi de punt de compilació incremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Anotació cap endavant de les restriccions de temporització del punt de compilació . . . . . . . . . . . . . . . . 384
Sintetització de punts de compilació. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 El flux de punts de compilació manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Creació d'unes restriccions de nivell superior File per a punts de compilació. . . . . . . . . . . . . . . . 388 Definició de punts de compilació manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Establiment de restriccions a nivell de punt de compilació . . . . . . . . . . . . . . . . . . . . . . . . 391 Anàlisi dels resultats del punt de compilació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Ús de punts de compilació amb altres funcions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Combinació de punts de compilació amb multiprocessament . . . . . . . . . . . . . . . . . . . . . . . 396
Resintetitzant de manera incremental. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resintetització de punts de compilació de manera incremental . . . . . . . . . . . . . . . . . . . . . . . . . 397
Capítol 12: Treballar amb l'entrada IP
Generant IP amb SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Especificació de FIFO amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Especificació de RAM amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Especificació de RAM d'habilitació de bytes amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Especificació de ROM amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Especificació de sumadors/subtractors amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Especificació de comptadors amb SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
El flux de xifratge IP FPGA de Synopsys. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 acabatview de Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Xifratge i desxifrat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Treballant amb IP xifrada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Xifrat de la teva IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Xifrat d'IP amb l'script encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Xifrat d'IP amb l'script encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Especificació del mètode de sortida de l'script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Preparació del paquet IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Utilitzant Hyper Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Ús de Hyper Source per a la creació de prototips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Ús de Hyper Source per a dissenys IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Enfilar senyals mitjançant la jerarquia de disseny d'una IP . . . . . . . . . . . . . . . 461
Capítol 13: Optimització de processos per a la productivitat
Ús del mode per lots. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Execució del mode per lots en un projecte File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Execució del mode per lots amb un script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Llicències de cua . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Treballar amb ordres i scripts Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Ús d'ordres i scripts Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generació d'un script de treball . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Configuració del nombre de treballs paral·lels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Creació d'un script de síntesi Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Ús de variables Tcl per provar diferents freqüències de rellotge . . . . . . . . . . . . . . . . . . 476 Ús de variables Tcl per provar diverses tecnologies objectiu . . . . . . . . . . . . . . . . . 478 Execució de la síntesi de baix a dalt amb un script . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatització de fluxos amb synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Capítol 14: Ús del multiprocessament
Multiprocessament amb punts de compilació. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Configuració de treballs paral·lels màxims . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Ús de llicències . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Capítol 15: Optimització per a dissenys microsemi
Optimització de dissenys microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Ús de caixes negres microsemi predefinides . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Ús de macros Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Treballar amb Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Especificació de syn_radhardlevel al codi font . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Capítol 16: Treballar amb la sortida de síntesi
Passar informació a les eines P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Especificació d'ubicacions de pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Especificació d'ubicacions per als ports de bus microsemi . . . . . . . . . . . . . . . . . . . . . . . . . 495 Especificació de la macro i la ubicació del registre . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generació de resultats específics del proveïdor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Orientació de la sortida al vostre proveïdor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Personalització dels formats de llistes de xarxa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Capítol 17: Execució d'operacions posteriors a la síntesi
Execució de P&R automàticament després de la síntesi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Treballar amb les eines d'identificació. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Llançament des de Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Gestió de problemes amb l'inici d'Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Ús de l'eina d'identificació . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Ús de compilar punts amb l'eina d'identificació . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulació amb l'eina VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

CAPÍTOL 1
Introducció
Aquesta introducció al programari Synplify Pro® descriu el següent:
· Productes de prototipatge i FPGA de Synopsys, a la pàgina 16 · Abast del document, a la pàgina 21 · Primers passos, a la pàgina 22 · Finalització de la interfície d'usuariview, a la pàgina 24

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 1: Introducció

Productes de prototipatge i FPGA de Synopsys

Productes de prototipatge i FPGA de Synopsys
La figura següent mostra la família de productes Synopsys FPGA i Prototyping.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Productes de prototipatge i FPGA de Synopsys

Capítol 1: Introducció

Eines d'implementació FPGA
Els productes Synplify Pro i Synplify Premier són eines de síntesi RTL especialment dissenyades per a FPGA (matrius de portes programables de camp) i CPLD (dispositius lògics programables complexos).

Programari de síntesi Synplify Pro
El programari de síntesi Synplify Pro FPGA és l'estàndard de la indústria de facto per produir dissenys FPGA d'alt rendiment i rendibles. És únic
Algorismes de Behavior Extracting Synthesis Technology® (BEST), realitzeu
optimitzacions d'alt nivell abans de sintetitzar el codi RTL en una lògica FPGA específica. Aquest enfocament permet optimitzacions superiors a l'FPGA, temps d'execució ràpids i la capacitat de gestionar dissenys molt grans. El programari Synplify Pro admet les últimes construccions de llenguatge VHDL i Verilog, incloent SystemVerilog i VHDL 2008. L'eina és independent de la tecnologia i permet una reorientació ràpida i senzilla entre dispositius FPGA i proveïdors des d'un únic projecte de disseny.

Synplify Premier Synthesis Software
La funcionalitat Synplify Premier és un superconjunt de l'eina Synplify Pro, que proporciona l'entorn de depuració i implementació FPGA definitiu. Inclou un conjunt complet d'eines i tecnologies per a dissenyadors avançats de FPGA i també serveix com a motor de síntesi per a prototips ASIC dirigits a prototips únics basats en FPGA.
El producte Synplify Premier ofereix tant dissenyadors de FPGA com de prototips ASIC dirigits a FPGA individuals amb el mètode més eficient d'implementació i depuració del disseny. Pel que fa a la implementació del disseny, inclou funcionalitats per al tancament del temps, la verificació de la lògica, l'ús d'IP, la compatibilitat ASIC i la implementació de DSP, així com una integració estreta amb les eines de fons del proveïdor FPGA. Pel que fa a la depuració, proporciona una verificació dins del sistema de les FPGA, que accelera dràsticament el procés de depuració i també inclou un mètode ràpid i incremental per trobar problemes de disseny esquius.

Característiques de l'eina FPGA de Synopsys
Aquesta taula distingeix entre les principals funcionalitats dels productes Synplify Pro, Synplify, Synplify Premier i Synplify Premier amb Design Planner.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 1: Introducció

Productes de prototipatge i FPGA de Synopsys

Synplify Synplify Pro

Rendiment

Síntesi d'extracció del comportament

Technology® (BESTTM)

Nucli/IP generat pel proveïdor

Suport (determinades tecnologies)

Compilador FSM

FSM Explorer

Conversió de rellotge amb tancament

Registre Pipelinging

Registre de retemporització

Entrada de restriccions SCOPE®

Característiques d'alta fiabilitat

Lloc i ruta integrats

Anàlisi

Analista HDL®

Opció

Analitzador de temps

Punt a punt

FSM Viewer

Sondeig creuat

Creació del punt de sonda

Identify® Instrumentor

Identifiqueu el depurador

Anàlisi de potència (SAIF)

Disseny físic

Pla de disseny File

Assignació lògica a regions

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Productes de prototipatge i FPGA de Synopsys

Capítol 1: Introducció

Estimació de l'àrea i capacitat de la regió Assignació de pins Optimitzacions físiques Síntesi física Analista físic Synopsys Biblioteca DesignWare® Foundation Temps d'execució Disseny jeràrquic Optimització millorada Síntesi ràpida Multiprocessament Compilació per error Disseny d'equip Disseny en llenguatge mixt Punts de compilació Disseny jeràrquic Mode lot veritable (només llicències flotants) Mode per lots flotants (només llicències flotants) de verificació formal de dades de P&R

Synplify Synplify Pro

xxxx

–

Identificar la integració

Limitat

Synplify Premier
xxx
xxxxx
xxxx
x
x Mode de síntesi lògica x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Mode de síntesi lògica
x

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 1: Introducció

Productes de prototipatge i FPGA de Synopsys

Anotació posterior de l'editor de text de l'entorn de disseny de dades de P&R View Finestra de visualització Finestra de missatges Finestra Tcl Implementacions múltiples Proveïdor Suport tecnològic Funcions de prototipatge Funcions de temps d'execució Punts de compilació Conversió de rellotge amb tancament Compilar en cas d'error

Synplify Synplify Pro

Synplify Premier
xxxxx seleccionat
xxxx

Synplify Premier DP
x
xxxxx seleccionat
xxxx

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Àmbit del document

Capítol 1: Introducció

Àmbit del document
A continuació s'explica l'abast d'aquest document i el públic al qual es dirigeix.

El conjunt de documents
Aquesta guia d'usuari forma part d'un conjunt de documents que inclou un manual de referència i un tutorial. Està pensat per utilitzar-lo amb la resta de documents del conjunt. Es concentra a descriure com utilitzar el programari Synopsys FPGA per dur a terme les tasques típiques. Això implica el següent:
· La guia d'usuari només explica les opcions necessàries per fer les tasques típiques
descrit al manual. No descriu totes les ordres i opcions disponibles. Per obtenir descripcions completes de totes les opcions i la sintaxi d'ordres, consulteu la interfície d'usuariview capítol del Manual de referència de síntesi de Synopsys FPGA.
· La guia de l'usuari conté informació basada en tasques. Per a un desglossament de
com s'organitza la informació, vegeu Obtenció d'ajuda, a la pàgina 22.

Públic
L'eina de programari Synplify Pro està dirigida al desenvolupador del sistema FPGA. Se suposa que coneixeu el següent:
· Síntesi de disseny · RTL · FPGAs · Verilog/VHDL

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 1: Introducció

Primers passos

Primers passos
Aquesta secció us mostra com començar amb el programari de síntesi Synopsys FPGA. Descriu els temes següents, però no substitueix la informació de les instruccions d'instal·lació sobre la llicència i la instal·lació:
· Inici del programari, a la pàgina 22 · Obtenció d'ajuda, a la pàgina 22

Iniciant el programari
1. Si encara no ho heu fet, instal·leu el programari de síntesi Synopsys FPGA segons les instruccions d'instal·lació.
2. Inicieu el programari.
Si esteu treballant en una plataforma Windows, seleccioneu
Programes->Synopsys->versió del producte des del botó Inici.
Si esteu treballant en una plataforma UNIX, escriviu el corresponent
comanda a la línia d'ordres:
synplify_pro
· L'ordre inicia l'eina de síntesi i obre la finestra Projecte. Si
Si heu executat el programari abans, la finestra mostra el projecte anterior. Per obtenir més informació sobre la interfície, vegeu la interfície d'usuariview capítol del manual de referència.

Obtenir ajuda
Abans de trucar al suport de Synopsys, consulteu la informació documentada. Podeu accedir a la informació en línia des del menú Ajuda o consultar la versió PDF. La taula següent mostra com està organitzada la informació.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Primers passos
Per obtenir ajuda amb... Ús de les funcions del programari Com...
Informació de flux
Missatges d'error Atributs i directives de llicència Característiques de síntesi Llenguatge i sintaxi Sintaxi Tcl Ordres de síntesi Tcl Actualitzacions del producte

Capítol 1: Introducció
Consulteu la... Guia d'usuari de Synopsys FPGA Synthesis Guia d'usuari de Synopsys FPGA Synthesis, notes de l'aplicació sobre el suport web Guia d'usuari de Synopsys FPGA Synthesis, notes de l'aplicació sobre el suport web lloc Ajuda en línia (seleccioneu Ajuda->Missatges d'error) Synopsys SolvNet Weblloc Manual de referència de síntesi de Synopsys FPGA Manual de referència de síntesi de Synopsys FPGA Manual de referència de síntesi de Synopsys FPGA Ajuda en línia (seleccioneu Ajuda->Ajuda de Tcl) Manual de referència de síntesi de Synopsys FPGA Manual de referència de síntesi de Synopsys FPGA (Web ordres de menú)

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 1: Introducció

S'ha acabat la interfície d'usuariview

S'ha acabat la interfície d'usuariview
La interfície d'usuari (UI) consta d'una finestra principal, anomenada Projecte view, i finestres especialitzades o views per a diferents tasques. Per obtenir més informació sobre cadascuna de les funcions, vegeu el Capítol 2, Interfície d'usuariview del Manual de referència de síntesi de Synopsys FPGA.

Interfície Synplify Pro

Panell de botons

Projecte de barres d'eines view

Estat

Resultats d'implementació view

Pestanyes per accedir views

Tcl Script/Finestra de missatges LO

Finestra de visualització

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

CAPÍTOL 2
Fluxos de disseny de síntesi FPGA
Aquest capítol descriu el flux de disseny de síntesi lògica, a la pàgina 26.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 2: Fluxos de disseny de síntesi FPGA

Flux de disseny de síntesi lògica

Les eines FPGA de Synopsys sintetitzen la lògica compilant primer la font RTL en estructures lògiques independents de la tecnologia, i després optimitzant i mapeant la lògica a recursos específics de la tecnologia. Després de la síntesi lògica, l'eina genera una llista de xarxes i una restricció específica del proveïdor file que podeu utilitzar com a entrades a l'eina de lloc i ruta (P&R).
La figura següent mostra les fases i les eines utilitzades per a la síntesi lògica i algunes de les principals entrades i sortides. Podeu utilitzar el programari de síntesi Synplify Pro per a aquest flux. L'anàlisi del temps interactiu és opcional. Tot i que el flux mostra la restricció del venedor fileCom a entrades directes a l'eina P&R, hauríeu d'afegir-les files al projecte de síntesi per cronometrar caixes negres.

Eina Synopsys FPGA

RTL

Compilació RTL

FDC

Síntesi lògica

Llista de xarxes sintetitzada Restriccions de síntesi Restriccions de proveïdor
Eina del venedor
Lloc i ruta

Procediment de síntesi lògica

Per a un flux de disseny amb instruccions pas a pas basades en un disseny específic

dades, descarregueu el tutorial des de weblloc. Els passos següents es resumeixen

el procediment per sintetitzar el disseny, que també s'il·lustra a la

figura que segueix.

1. Crea un projecte.

2. Afegiu la font files al projecte.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Flux de disseny de síntesi lògica

Capítol 2: Fluxos de disseny de síntesi FPGA

3. Establir atributs i restriccions per al disseny.
4. Definiu les opcions per a la implementació al quadre de diàleg Opcions d'implementació.
5. Feu clic a Executar per executar la síntesi lògica.
6. Analitzar els resultats, utilitzant eines com el registre file, l'esquema de l'analista HDL views, la finestra Missatge i la finestra de visualització.
Després d'haver completat el disseny, podeu utilitzar la sortida files per executar el lloc i la ruta amb l'eina del proveïdor i implementar l'FPGA.
La figura següent mostra els passos principals del flux:

Crea Projecte
Afegeix font Files
Establir restriccions
Estableix Opcions
Executeu el programari
Analitzar els resultats No s'han assolit cap objectiu?
Sí Lloc i Ruta

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 2: Fluxos de disseny de síntesi FPGA

Flux de disseny de síntesi lògica

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

CAPÍTOL 3
Preparant l'entrada
Quan sintetitzeu un disseny, heu de configurar dos tipus de files: HDL files que descriuen el vostre disseny i projecte files per gestionar el disseny. En aquest capítol es descriuen els procediments per configurar-los files i el projecte. Cobreix el següent:
· Configuració de la font HDL Files, a la pàgina 30 · Ús d'una font de llenguatge mixt Files, a la pàgina 44 · Ús del compilador incremental, a la pàgina 49 · Ús del flux de Verilog estructural, a la pàgina 51 · Treballar amb restriccions Files, a la pàgina 53

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

Configuració de la font HDL Files
Aquesta secció descriu com configurar la vostra font files; projecte file la configuració es descriu a Configuració del projecte Files, a la pàgina 58. Font files poden estar en Verilog o VHDL. Per obtenir informació sobre l'estructuració files per a la síntesi, consulteu el Manual de referència. Aquesta secció tracta els temes següents:
· Creació de fonts HDL Files, a la pàgina 30 · Ús de l'editor d'ajuda de context, a la pàgina 32 · Comprovació de l'origen HDL Files, a la pàgina 34 · Edició de la font HDL Files amb l'editor de text integrat, a la pàgina 35 · Ús d'un editor de text extern, a la pàgina 41 · Configuració de les preferències de la finestra d'edició, a la pàgina 39 · Ús d'extensions de biblioteca per a la biblioteca de Verilog Files, a la pàgina 42

Creació de la font HDL Files
Aquesta secció descriu com utilitzar l'editor de text integrat per crear la font files, però no entra en detalls de què és el files contenen. Per obtenir més informació sobre què podeu incloure i què no, així com informació específica del proveïdor, consulteu el Manual de referència. Si ja tens la font files, podeu utilitzar l'editor de text per comprovar la sintaxi o editar el fitxer file (vegeu Comprovació de la font HDL Files, a la pàgina 34 i Edició de la font HDL Files amb l'editor de text integrat, a la pàgina 35).
Podeu utilitzar Verilog o VHDL per a la vostra font files. El files tenen v (Verilog) o vhd (VHDL) file ampliacions, respectivament. Podeu utilitzar Verilog i VHDL files en el mateix disseny. Per obtenir informació sobre com utilitzar una combinació d'entrada Verilog i VHDL files, vegeu Ús d'una font de llenguatge mixt Files, a la pàgina 44.
1. Per crear una font nova file o feu clic a HDL file icona ( ) o feu el següent:
Seleccioneu File->Nou o premeu Ctrl-n.
Al quadre de diàleg Nou, seleccioneu el tipus de font file vols crear,
Verilog o VHDL. No és que podeu utilitzar l'Editor d'ajuda de context per als dissenys de Verilog que continguin construccions SystemVerilog a la font.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

file. Per obtenir més informació, vegeu Ús de l'editor d'ajuda de context, a la pàgina 32.
Si utilitzeu el format Verilog 2001 o SystemVerilog, assegureu-vos d'habilitar l'opció Verilog 2001 o System Verilog abans d'executar la síntesi (Projecte->Opcions d'implementació->pestanya Verilog). El Verilog predeterminat file El format per a nous projectes és SystemVerilog.

Escriviu un nom i una ubicació per a file i feu clic a D'acord. Una edició en blanc
s'obre la finestra amb els números de línia a l'esquerra.
2. Escriviu la informació d'origen a la finestra o retalleu-la i enganxeu-la. Vegeu Edició de la font HDL Files amb l'Editor de text integrat, a la pàgina 35 per obtenir més informació sobre com treballar a la finestra Edició.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

Per obtenir els millors resultats de síntesi, consulteu el Manual de referència i assegureu-vos que feu servir les construccions disponibles i els atributs i les directives específics del proveïdor de manera eficaç.
3. Deseu el file mitjançant la selecció File->Desa o la icona Desa ( ).
Un cop hagueu creat una font file, podeu comprovar que teniu la sintaxi correcta, tal com es descriu a Comprovació de la font HDL Files, a la pàgina 34.

Ús de l'editor d'ajuda de context
Quan creeu o obriu un disseny de Verilog file, utilitzeu el botó Ajuda context que es mostra a la part inferior de la finestra per ajudar-vos a codificar amb les construccions Verilog/SystemVerilog a la font. file o ordres de restricció Tcl al vostre Tcl file.
Per utilitzar l'Editor d'ajuda de context:
1. Feu clic al botó Ajuda contextual per mostrar aquest editor de text.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

2. Quan seleccioneu una construcció a la part esquerra de la finestra, es mostra la descripció d'ajuda en línia per a la construcció. Si la construcció seleccionada té aquesta característica activada, el tema d'ajuda en línia es mostra a la part superior de la finestra i un codi genèric o una plantilla d'ordres per a aquesta construcció es mostra a la part inferior.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

3. El botó Insereix plantilla també està habilitat. Quan feu clic al botó Insereix plantilla, el codi o l'ordre que es mostra a la finestra de la plantilla s'insereix al vostre file a la ubicació del cursor. Això us permet inserir fàcilment el codi o l'ordre i modificar-lo per al disseny que voleu sintetitzar.
4. Si voleu copiar només parts de la plantilla, seleccioneu el codi o l'ordre que voleu inserir i feu clic a Copia. A continuació, podeu enganxar-lo al vostre file.

Comprovació de la font HDL Files

El programari comprova automàticament la vostra font HDL files quan els compila, però si voleu comprovar el vostre codi font abans de la síntesi, feu servir el procediment següent. Hi ha dos tipus de comprovacions que feu al programari de síntesi: sintaxi i síntesi.

1. Seleccioneu la font files que voleu comprovar.
Per comprovar tota la font files en un projecte, deseleccioneu-ho tot files a la
llista de projectes i assegureu-vos que cap dels files estan obertes en una finestra activa. Si teniu una font activa file, el programari només comprova l'actiu file.
Per comprovar un sol file, obre el file amb File->Obre o fes doble clic a
file a la finestra Projecte. Si en tens més d'un file Obriu i voleu comprovar només un d'ells, poseu el cursor a l'opció corresponent file finestra per assegurar-vos que és la finestra activa.

2. Per comprovar la sintaxi, seleccioneu Run->Syntax Check o premeu Maj+F7.

El programari detecta errors de sintaxi com ara paraules clau incorrectes i signes de puntuació i informa de qualsevol error en un registre separat. file (sintaxi.log). Si no es detecta cap error, s'informa d'una comprovació de sintaxi correcta a la part inferior d'aquesta file.

3. Per executar una comprovació de síntesi, seleccioneu Executar->Comprovació de síntesi o premeu Maj+F8.

El programari detecta errors relacionats amb el maquinari, com ara una codificació incorrecta

xancletes i informa de qualsevol error en un registre separat file (sintaxi.log). Si hi ha

no hi ha errors, una comprovació de sintaxi correcta s'informa a la part inferior d'aquesta

file.

4. Review els errors obrint el syntax.log file quan se us demani i utilitzeu Cerca per localitzar el missatge d'error (cerqueu @E). Feu doble clic a

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

Codi d'error de 5 caràcters o feu clic al text del missatge i premeu F1 per mostrar l'ajuda en línia del missatge d'error.
5. Localitzeu la part de codi responsable de l'error fent doble clic al text del missatge a syntax.log file. La finestra Editor de text obre la font adequada file i destaca el codi que va provocar l'error.
6. Repetiu els passos 4 i 5 fins que es corregin tots els errors de sintaxi i de síntesi.
Els missatges es poden classificar com a errors, advertències o notes. Review tots els missatges i resoldre qualsevol error. Els avisos són menys greus que els errors, però cal llegir-los i comprendre'ls encara que no els resolgueu tots. Les notes són informatives i no s'han de resoldre.

Edició de la font HDL Files amb l'editor de text integrat
L'editor de text integrat facilita la creació del vostre codi font HDL, view o editeu-lo quan necessiteu corregir errors. Si voleu utilitzar un editor de text extern, vegeu Ús d'un editor de text extern, a la pàgina 41.
1. Feu una de les accions següents per obrir una font file per viewedició o edició:
Per obrir automàticament el primer file a la llista amb errors, premeu F5.
Per obrir un concret file, feu doble clic a file a la finestra del projecte o
utilitzar File->Obre (Ctrl-o) i especifiqueu la font file.
S'obre la finestra Editor de text i mostra la font file. Les línies estan numerades. Les paraules clau estan en blau i els comentaris en verd. Els valors de les cadenes estan en vermell. Si voleu canviar aquests colors, vegeu Configuració de les preferències de la finestra d'edició, a la pàgina 39.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

2. Per editar a file, escriviu directament a la finestra.
Aquesta taula resumeix les operacions d'edició habituals que podeu utilitzar. També podeu utilitzar les tecles de drecera en comptes de les ordres.

A…

Fes…

Retallar, copiar i enganxar; Seleccioneu l'ordre des de la finestra emergent (manteniu premut desfés o refer una acció amb el botó dret del ratolí) o el menú Edita.

Aneu a una línia específica

Premeu Ctrl-g o seleccioneu Edita->Vés a, escriviu el número de línia i feu clic a D'acord.

Cerca text

Premeu Ctrl-f o seleccioneu Edita ->Cerca. Escriviu el text que voleu trobar i feu clic a D'acord.

Substitueix el text

Premeu Ctrl-h o seleccioneu Edita->Reemplaça. Escriviu el text que voleu trobar i el text pel qual voleu substituir-lo. Feu clic a D'acord.

Completa una paraula clau

Escriviu prou caràcters per identificar de manera única la paraula clau i premeu Esc.

Sagna el text a la dreta Seleccioneu el bloc i premeu Tabulador. Sagna el text a l'esquerra LSOseleccioneu el bloc i premeu Maj+Tab.

Canviar a majúscules Seleccioneu el text i, a continuació, seleccioneu Edita->Avançat ->Majúscules o premeu Ctrl-Maj-u.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

A... Canvia a minúscules Afegeix comentaris de bloc
Edita columnes

Fes…
Seleccioneu el text i, a continuació, seleccioneu Edita->Avançat ->Minúscules o premeu Ctrl-u.
Col·loqueu el cursor al principi del text del comentari i seleccioneu Edita->Avançat->Codi de comentari o premeu Alt-c.
Premeu Alt i utilitzeu el botó esquerre del ratolí per seleccionar la columna. En algunes plataformes, heu d'utilitzar la tecla a la qual està assignada la funcionalitat Alt, com la tecla Meta o diamant.

3. Per tallar i enganxar una secció d'un document PDF, seleccioneu la icona de selecció de text en forma de T, ressalteu el text que necessiteu i copieu-lo i enganxeu-lo al vostre file. La icona de selecció de text us permet seleccionar parts del document.
4. Per crear i treballar amb adreces d'interès al vostre file, vegeu la taula següent.
Els marcadors són una manera còmoda de navegar llargament files o per saltar als punts del codi als quals feu referència sovint. Podeu utilitzar les icones de la barra d'eines Edita per a aquestes operacions. Si no podeu veure la barra d'eines Edita a l'extrem dret de la finestra, canvieu la mida d'algunes de les altres barres d'eines.

Per... Insereix un marcador
Suprimeix un marcador
Suprimeix totes les adreces d'interès

Fes…
Feu clic a qualsevol lloc de la línia que vulgueu marcar. Seleccioneu Edita->Canvia adreces d'interès, premeu Ctrl-F2 o seleccioneu la primera icona a la barra d'eines Edita. El número de línia es ressalta per indicar que hi ha un marcador al principi d'aquesta línia.
Feu clic a qualsevol lloc de la línia amb el marcador. Seleccioneu Edita->Canvia adreces d'interès, premeu Ctrl-F2 o seleccioneu la primera icona a la barra d'eines Edita. El número de línia ja no es ressalta després de suprimir el marcador.
Seleccioneu Edita->Suprimeix tots els marcadors, premeu Ctrl-Maj-F2 o seleccioneu l'última icona a la barra d'eines Edita. Els números de línia ja no es ressalten després de suprimir els marcadors.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

A…
Navegar a file utilitzant els marcadors

Fes…
Utilitzeu les ordres Marcador següent (F2) i Marcador anterior (Maj-F2) del menú Edita o les icones corresponents de la barra d'eines Edita per navegar fins al marcador que vulgueu.

5. Per corregir errors o review advertències al codi font, feu el següent:
Obriu el HDL file amb l'error o l'avís fent doble clic a file
a la llista de projectes.
Premeu F5 per anar al primer error, advertència o nota del fitxer file. A la
a la part inferior de la finestra d'edició, veureu el text del missatge.
Per anar al següent error, avís o nota, seleccioneu Executar->Següent error/avís
o premeu F5. Si no hi ha més missatges al file, veureu el missatge "No hi ha més errors/advertències/notes" a la part inferior de la finestra d'edició. Seleccioneu Executar->Següent error/avís o premeu F5 per anar a l'error, avís o nota al següent file.
Per tornar a un error, avís o nota anteriors, seleccioneu
Executar->Error/Avís anterior o premeu Maj-F5.
6. Per mostrar l'ajuda del missatge d'error per obtenir una descripció completa de l'error, advertència o nota:
Obriu el registre de format de text file (clic View Registre) i feu doble clic a sobre
el codi d'error de 5 caràcters o feu clic al text del missatge i premeu F1.
Obriu el registre HTML file i feu clic al codi d'error de 5 caràcters.
A la finestra Tcl, feu clic a la pestanya Missatges i feu clic als 5 caràcters
codi d'error a la columna ID.
7. Per creuar de la finestra del codi font a una altra views, obriu el view i seleccioneu la peça de codi. Vegeu Proba creuada des de la finestra de l'editor de text, a la pàgina 246 per obtenir més informació.
8. Quan hàgiu corregit tots els errors, seleccioneu File->Desa o feu clic a la icona Desa per desar el file.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

Configuració de les preferències de la finestra d'edició
Podeu personalitzar els tipus de lletra i els colors utilitzats en una finestra d'edició de text.
1. Seleccioneu Opcions->Opcions de l'editor i Editor de Synopsys o Editor extern. Per obtenir més informació sobre l'editor extern, vegeu Ús d'un editor de text extern, a la pàgina 41.
2. Després segons el tipus de file que obriu, podeu establir el fons, el color de la sintaxi i les preferències de tipus de lletra per utilitzar amb l'editor de text.

Nota: A continuació, les preferències d'edició de text que heu establert per a això file s'aplicarà a tots files d'això file tipus.

La finestra d'edició de text es pot utilitzar per definir les preferències del projecte files, font files (Verilog/VHDL), registre files, Tcl files, restricció files, o un altre predeterminat files del quadre de diàleg Opcions de l'editor.
3. Podeu definir colors de sintaxi per a algunes opcions de sintaxi habituals, com ara paraules clau, cadenes i comentaris. Per example al registre file, els avisos i els errors es poden codificar per colors per a un fàcil reconeixement.
Feu clic al camp Primer pla o Fons de l'objecte corresponent al camp Color de sintaxi per mostrar la paleta de colors.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

Podeu seleccionar colors bàsics o definir colors personalitzats i afegir-los a la vostra paleta de colors personalitzada. Per seleccionar el color desitjat, feu clic a D'acord.
4. Per definir la font i la mida de la lletra per a l'editor de text, utilitzeu els menús desplegables.
5. Marqueu Mantenir les pestanyes per activar la configuració de les pestanyes i, a continuació, configureu l'espaiat de les tabulacions amb la fletxa amunt o avall per a Mida de pestanyes.

LO 6. Feu clic a D'acord al formulari Opcions de l'editor.
© 2014 Synopsys, Inc. 40

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

Ús d'un editor de text extern
Podeu utilitzar un editor de text extern com vi o emacs en comptes de l'editor de text integrat. Feu el següent per activar un editor de text extern. Per obtenir informació sobre com utilitzar l'editor de text integrat, vegeu Editar la font HDL Files amb l'editor de text integrat, a la pàgina 35.
1. Seleccioneu Opcions->Opcions de l'editor i activeu l'opció Editor extern.
2. Seleccioneu l'editor extern, utilitzant el mètode adequat al vostre sistema operatiu.
Si esteu treballant en una plataforma Windows, feu clic al botó … (Navega).
i seleccioneu l'executable de l'editor de text extern.
Des d'una plataforma UNIX o Linux per a un editor de text que crea el seu propi
finestra, feu clic al botó ... Navega i seleccioneu l'executable de l'editor de text extern.
Des d'una plataforma UNIX per a un editor de text que no crea el seu propi
finestra, no utilitzeu el botó ... Navega. En lloc d'això, escriviu xterm -e editor. La figura següent mostra el VI especificat com a editor extern.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Configuració de la font HDL Files

Des d'una plataforma Linux, per a un editor de text que no crea el seu
finestra, no utilitzeu el botó ... Navega. En lloc d'això, escriviu gnome-terminal -x editor. Per utilitzar emacs per exempleample, escriviu gnome-terminal -x emacs.
El programari s'ha provat amb els editors de text emacs i vi.
3. Feu clic a D'acord.

Ús d'extensions de biblioteca per a la biblioteca Verilog Files
Es poden afegir extensions de biblioteca a la biblioteca de Verilog files'inclou en el disseny del projecte. Quan proporcioneu camins de cerca als directoris que contenen la biblioteca Verilog files, podeu especificar aquestes noves extensions de biblioteca, així com Verilog i SystemVerilog (.v i .sv) file extensions.
Per fer això:
1. Seleccioneu la pestanya Verilog del panell Opcions d'implementació.
2. Especifiqueu les ubicacions dels directoris de biblioteques per a la biblioteca Verilog files'ha d'incloure en el disseny del projecte.
3. Especifiqueu les extensions de biblioteca.
Es pot especificar qualsevol extensió de biblioteca, com ara .av, .bv, .cv, .xxx, .va, .vas (separa les extensions de biblioteca amb un espai).
La figura següent us mostra on introduir les extensions de la biblioteca al quadre de diàleg.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de la font HDL Files

Capítol 3: Preparació de l'entrada

L'equivalent Tcl d'aquest example és l'ordre següent:
set_option -libext .av .bv .cv .dv .ev
Per obtenir més informació, vegeu libext, a la pàgina 57 de la Referència d'ordres.
4. Després de compilar el disseny, podeu verificar-lo al registre file que la biblioteca files amb aquestes extensions es van carregar i llegir. Per exampLI:
@N: S'està executant el compilador Verilog en mode SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Càrrega file C:dirlib1sub1.av del directori de biblioteca especificat C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Càrrega file C:dirlib2sub2.bv del directori de biblioteca especificat C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Càrrega file

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Ús de fonts de llenguatge mixt Files

C:dirlib3sub3.cv del directori de biblioteca especificat C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Càrrega file C:dirlib4sub4.dv del directori de biblioteca especificat C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Càrrega file C:dirlib5sub5.ev del directori de biblioteca especificat C:dirlib5 @I::”C:dirlib5sub5.ev” La comprovació de la sintaxi de Verilog ha estat correcta!

Ús de fonts de llenguatge mixt Files
Amb el programari Synplify Pro, podeu utilitzar una barreja d'entrada VHDL i Verilog files en el teu projecte. Per exampfitxers del VHDL i Verilog files, vegeu el Manual de referència.
1. Recordeu que Verilog no admet ports VHDL sense restriccions i configureu el disseny de llenguatge mixt files en conseqüència.
2. Si voleu organitzar el Verilog i el VHDL files en carpetes diferents, seleccioneu Opcions->Projecte View Opcions i activar View Projecte Files a l'opció Carpetes.
Quan afegiu el files al projecte, el Verilog i VHDL files es troben en carpetes separades del projecte view.
3. Quan obriu un projecte o en creeu un de nou, afegiu Verilog i VHDL files de la següent manera:
Seleccioneu Projecte->Afegeix font File comanda o feu clic a Afegeix File botó. Al formulari, establiu Files de tipus a HDL Files (*.vhd, *.vhdl, *.v). Seleccioneu Verilog i VHDL files que vulgueu i afegiu-los al vostre
projecte. Feu clic a D'acord. Per obtenir més informació sobre com afegir files a un projecte, vegeu Fer canvis a un projecte, a la pàgina 62.
LO

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Ús de fonts de llenguatge mixt Files

Capítol 3: Preparació de l'entrada

El fileEls que heu afegit es mostren al Projecte view. Aquesta figura mostra el files'organitzen en carpetes separades.
4. Quan configureu les opcions del dispositiu (botó Opcions d'implementació), especifiqueu el mòdul de nivell superior. Per obtenir més informació sobre com configurar les opcions del dispositiu, vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75.
Si el mòdul de nivell superior és Verilog, feu clic a la pestanya Verilog i escriviu
nom del mòdul de nivell superior.
Si el mòdul de nivell superior és VHDL, feu clic a la pestanya VHDL i escriviu el nom
de l'entitat de primer nivell. Si el mòdul de nivell superior no es troba a la biblioteca de treball per defecte, heu d'especificar la biblioteca on el compilador pot trobar el mòdul. Per obtenir informació sobre com fer-ho, vegeu Panell VHDL, a la pàgina 200.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Ús de fonts de llenguatge mixt Files

Heu d'especificar explícitament el mòdul de nivell superior, perquè és el punt de partida des del qual el mapeador genera una llista de xarxes combinada.
5. Seleccioneu la pestanya Resultats d'implementació al mateix formulari i seleccioneu un format HDL de sortida per a la sortida files generat pel programari. Per obtenir més informació sobre com configurar les opcions del dispositiu, vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75.
Per a una llista de xarxa de sortida de Verilog, seleccioneu Escriu la llista de xarxa de Verilog. Per a una llista de xarxa de sortida VHDL, seleccioneu Escriure llista de xarxa VHDL. Definiu qualsevol altra opció del dispositiu i feu clic a D'acord.
Ara podeu sintetitzar el vostre disseny. El programari llegeix en els formats mixts de la font files i genera un sol srs file que serveix per a la síntesi.
6. Si teniu problemes, consulteu Resolució de problemes de dissenys de llenguatge mixt, a la pàgina 47 per obtenir informació i consells addicionals.
LO

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Ús de fonts de llenguatge mixt Files

Capítol 3: Preparació de l'entrada

Resolució de problemes de dissenys de llenguatge mixt
Aquesta secció ofereix consells sobre com gestionar situacions específiques que poden sorgir amb dissenys de llenguatge mixt.

VHDL File Ordre
Per als dissenys només de VHDL o dissenys mixts on no s'especifica el nivell superior, les eines de síntesi FPGA reorganitzen automàticament el VHDL files perquè els paquets VHDL es compilin en l'ordre correcte.
Tanmateix, si teniu un disseny d'idiomes mixts on heu especificat el nivell superior, heu d'especificar el VHDL file comanda de l'eina. Només heu de fer-ho una vegada, seleccionant Executar->Arranja VHDL filecomanda s. Si no ho feu, obtindreu un missatge d'error.

Senyals globals VHDL
Actualment, no podeu tenir senyals globals VHDL en dissenys de llenguatge mixt, perquè l'eina només implementa aquests senyals en dissenys només de VHDL.

Passant genèrics booleans VHDL als paràmetres de Verilog
L'eina dedueix una caixa negra per a un component VHDL amb genèrics booleans, si aquest component s'instancia en un disseny de Verilog. Això es deu al fet que Verilog no reconeix els tipus de dades booleans, de manera que el valor booleà s'ha de representar correctament. Si el valor del genèric booleà VHDL és TRUE i el literal de Verilog es representa amb un 1, el compilador de Verilog ho interpreta com una caixa negra.
Per evitar inferir una caixa negra, el literal de Verilog per al genèric booleà VHDL establert com a TRUE ha de ser 1'b1, no 1. De la mateixa manera, si el genèric booleà VHDL és FALSE, el literal Verilog corresponent ha de ser 1'b0, no 0. L'exemple següentample mostra com representar genèrics booleans perquè passin correctament el límit VHDL-Verilog, sense inferir cap caixa negra.

Declaració d'entitat VHDL

Instanciació de Verilog

L'entitat abc és genèrica (
Number_Bits Divide_Bit );

: enter : booleà

:= 0; := Fals;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Ús de fonts de llenguatge mixt Files

Passar genèrics VHDL sense inferir una caixa negra
En el cas en què un paràmetre de component Verilog, (per exemple,ample [0:0] RSR = 1'b0) no coincideix amb la mida del corresponent component VHDL genèric (RSR : enter := 0), l'eina dedueix una caixa negra.
Podeu solucionar-ho eliminant la notació d'amplada del bus de [0:0] al Verilog files. Tingueu en compte que heu d'utilitzar un genèric VHDL de tipus enter perquè els altres tipus no permeten l'enllaç adequat del component Verilog.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Ús del compilador incremental

Capítol 3: Preparació de l'entrada

Ús del compilador incremental
Utilitzeu el flux del compilador incremental per reduir significativament el temps d'execució del compilador per a dissenys grans. El programari només es recompila rellevant files quan es fa un canvi de disseny i reutilitza la base de dades del compilador. El compilador regenera l'SRS file només per al mòdul afectat i el mòdul principal immediat.
Per executar aquest flux, feu el següent:
1. Afegiu el Verilog o VHDL files pel disseny.
2. Activeu l'opció de compilació incremental a la pestanya Verilog o VHDL del panell Opcions d'implementació.
Un SRS file es crea per a cada mòdul de disseny al directori synwork.

3. Executeu el compilador per primera vegada.
4. Si es va fer un canvi de disseny, torneu a executar el compilador.
El compilador analitza la base de dades i determina si el SRS files estan actualitzats, llavors només es generen els mòduls que han canviat i els mòduls principals immediats. Això pot ajudar a millorar el temps d'execució del disseny.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Ús del compilador incremental

Limitacions
El compilador incremental no admet:
· Configuració files inclòs al flux Verilog o VHDL · Fluxos HDL mixts · Dissenys amb referència de mòduls creuats (XMR)

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Ús del flux estructural de Verilog

Capítol 3: Preparació de l'entrada

Ús del flux estructural de Verilog
L'eina de síntesi accepta Verilog estructural files com a entrada per al vostre projecte de disseny. El compilador Verilog estructural realitza comprovacions semàntiques de sintaxi utilitzant el seu analitzador lleuger per millorar el temps d'execució. Aquest compilador no realitza extraccions complexes de maquinari ni operacions d'optimització RTL, per tant, el programari executa una compilació ràpida del Verilog estructural. files. El programari pot llegir aquests Verilog estructurals generats files, si contenen:
· Instanciacions de primitives tecnològiques
· Instruccions d'assignació senzilles
· Atributs especificats a Verilog 2001 i formats anteriors
· Totes les construccions, excepte els atributs, s'han d'especificar en format Verilog 95
Per utilitzar l'entrada estructural de Verilog files:
1. Heu d'especificar el Verilog estructural files incloure en el vostre disseny. Per fer-ho, afegiu el file al projecte mitjançant un dels mètodes següents:
Projecte->Afegeix font File o Afegir File botó al Projecte view Ordre Tcl: add_file -estructurador fileNom
Aquest flux només pot contenir Verilog estructural files o HDL mixt files (Verilog/VHDL/EDF/SRS) juntament amb la llista de xarxa Verilog estructural files. Tanmateix, les instàncies de Verilog/VHDL/EDF/SRS no són compatibles amb un mòdul Verilog estructural.
2. El Verilog estructural files s'afegeixen a la carpeta Structural Verilog del projecte view. També pots afegir files a aquest directori, quan feu el següent:
Seleccioneu el Verilog estructural file. Feu clic amb el botó dret i seleccioneu File Opcions. Trieu Structural Verilog a File Menú desplegable Tipus.
3. Executeu la síntesi.
L'eina de síntesi genera una llista de xarxa vm o edf file en funció de la tecnologia especificada. Aquest procés és similar al flux de síntesi predeterminat.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Ús del flux estructural de Verilog

Limitacions
Les limitacions del flux estructural de Verilog no admeten el següent:
· Instàncies RTL per a qualsevol altre file tipus · Fluxos de gestió jeràrquica de projectes (HPM) · Assignacions complexes · Modes i commutadors específics del compilador

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Treballant amb la restricció Files

Capítol 3: Preparació de l'entrada

Treballant amb la restricció Files
Restricció files són text files que es generen automàticament per la interfície SCOPE (vegeu Especificació de restriccions SCOPE, a la pàgina 119) o que creeu manualment amb un editor de text. Contenen ordres o atributs Tcl que limiten l'execució de la síntesi. Alternativament, podeu establir restriccions al codi font, però aquest no és el mètode preferit.
Aquesta secció conté informació sobre
· Quan utilitzar la restricció Files sobre el codi font, a la pàgina 53
· Ús d'un editor de text per a la restricció Files (Llegat), a la pàgina 54
· Directrius de sintaxi de Tcl per a la restricció Files, a la pàgina 55
· Comprovació de la restricció Files, a la pàgina 56
· Per obtenir més informació sobre aquest informe, vegeu Informe de comprovació de restriccions, a
pàgina 270.del Manual de referència, a la pàgina 56

Quan utilitzar la restricció Files sobre el codi font
Podeu afegir restriccions a la restricció files (generat per la interfície SCOPE o introduït en un editor de text) o en el codi font. En general, és millor utilitzar la restricció files, perquè no cal recompilar perquè les restriccions tinguin efecte. També fa que el vostre codi font sigui més portàtil. Consulteu Ús de l'editor SCOPE, a la pàgina 112 per obtenir més informació.
Tanmateix, si teniu restriccions de temps de caixa negra com syn_tco, syn_tpd i syn_tsu, heu d'introduir-les com a directives al codi font. A diferència dels atributs, les directives només es poden afegir al codi font, no per limitar-les files. Vegeu Especificació d'atributs i directives, a la pàgina 90 per obtenir més informació sobre com afegir directives al codi font.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Treballant amb la restricció Files

Ús d'un editor de text per a la restricció Files (Llegat)
Podeu utilitzar l'editor SCOPE heretat per a la restricció SDC files creat abans del llançament de la versió G-2012.09. Tanmateix, es recomana que traduïu el vostre SDC files a FDC files per habilitar la darrera versió de l'editor SCOPE i per utilitzar el maneig millorat de la restricció de temps a l'eina.
Si trieu utilitzar l'editor SCOPE heretat, aquesta secció us mostra com crear manualment una restricció Tcl file. El programari ho crea automàticament file si utilitzeu l'editor SCOPE heretat per introduir les restriccions. La restricció Tcl file només conté restriccions de temps generals. Les restriccions de caixa negra s'han d'introduir al codi font. Per obtenir informació addicional, vegeu Quan utilitzar la restricció Files sobre el codi font, a la pàgina 53.
1. Obriu a file per a l'edició.
Assegureu-vos que heu tancat la finestra AMBIT, o ho podríeu
sobreescriu les restriccions anteriors.
Per crear un nou file, seleccioneu File->Nou i seleccioneu la restricció File
Opció (AMBIT). Escriviu un nom per a file i feu clic a D'acord.
Per editar un existent file, seleccioneu File->Obre, configura el Files de filtre de tipus a
Restricció Files (sdc) i obriu el fitxer file tu vols.
2. Seguiu les directrius de sintaxi de Tcl Syntax Guidelines for Constraint Files, a la pàgina 55.
3. Introduïu les restriccions de temps que necessiteu. Per a la sintaxi, consulteu el Manual de referència. Si teniu restriccions de temps de caixa negra, heu d'introduir-les al codi font.
4. També podeu afegir atributs específics del proveïdor a la restricció file utilitzant define_attribute. Vegeu Especificació d'atributs a les restriccions File, a la pàgina 97 per obtenir més informació.
5. Deseu el file.
6. Afegiu el file al projecte tal com es descriu a Fer canvis a un projecte, a la pàgina 62, i executeu la síntesi.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Treballant amb la restricció Files

Capítol 3: Preparació de l'entrada

Directrius de sintaxi de Tcl per a la restricció Files
Aquesta secció cobreix les directrius generals per utilitzar Tcl per a la restricció files:
· Tcl distingeix entre majúscules i minúscules.
· Per anomenar objectes: el nom de l'objecte ha de coincidir amb el nom del codi HDL. Inclou els noms de les instàncies i els ports dins de curly claus { }. No utilitzeu espais als noms. Utilitzeu el punt (.) per separar els noms jeràrquics. Als mòduls de Verilog, utilitzeu la sintaxi següent, per exemple, port i
noms nets:
v:cel·la [prefix:]objectName
On cel·la és el nom de l'entitat de disseny, prefix és un prefix per identificar objectes amb el mateix nom, objectName és un camí d'instància amb el separador de punts (.). El prefix pot ser qualsevol dels següents:

Prefix (en minúscula) i: p: b: n:

Noms d'instàncies d'objecte Noms de port (port sencer) Part de bits d'un port Noms de xarxa

Als mòduls VHDL, utilitzeu la sintaxi següent, per exemple, port i xarxa
noms en mòduls VHDL:
v:cel·la [.view] [prefix:]objectName
On v: l'identifica com a view object, lib és el nom de la biblioteca, cel·la és el nom de l'entitat de disseny, view és un nom per a l'arquitectura, prefix és un prefix per identificar objectes amb el mateix nom i objectName és una ruta d'instància amb el separador de punt (.). View només és necessari si hi ha més d'una arquitectura per al disseny. Vegeu la taula anterior per als prefixos dels objectes.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 3: Preparació de l'entrada

Treballant amb la restricció Files

· Els comodins que coincideixen amb el nom són * (l'asterisc coincideix amb qualsevol nombre de
personatges) i ? (el signe d'interrogació coincideix amb un sol caràcter). Aquests caràcters no coincideixen amb els punts utilitzats com a separadors de jerarquia. Per example, la cadena següent identifica tots els bits de la instància statereg al mòdul statemod:
i:statemod.statereg[*]

Comprovació de la restricció Files
Podeu comprovar la sintaxi i altra informació pertinent sobre la vostra restricció files utilitzant l'ordre Comprovació de restriccions. Per generar un informe de restriccions, feu el següent:
1. Creeu una restricció file i afegiu-lo al vostre projecte.
2. Seleccioneu Run->Constraint Check.
Aquesta ordre genera un informe que verifica la sintaxi i l'aplicabilitat de les restriccions de temps a la restricció de síntesi FPGA files pel teu projecte. L'informe s'escriu a projectName_cck.rpt file i enumera la informació següent:
Restriccions que no s'apliquen Restriccions vàlides i aplicables al disseny Expansió de comodins a les restriccions Restriccions en objectes que no existeixen
Per obtenir més informació sobre aquest informe, vegeu Informe de comprovació de restriccions, a la pàgina 270 del Manual de referència

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

CAPÍTOL 4
Configuració d'un projecte de síntesi lògica
Quan sintetitzeu un disseny amb les eines de síntesi FPGA de Synopsys, heu de configurar un projecte per al vostre disseny. A continuació es descriuen els procediments per configurar un projecte per a la síntesi lògica:
· Configuració del projecte Files, a la pàgina 58 · Projecte de gestió File Jerarquia, a la pàgina 66 · Configuració d'implementacions, a la pàgina 72 · Configuració d'opcions d'implementació de síntesi lògica, a la pàgina 75 · Especificació d'atributs i directives, a la pàgina 90 · Cerca Files, a la pàgina 98 · Arxiu Files i Projectes, a la pàgina 101

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració del projecte Files

Configuració del projecte Files
Aquesta secció descriu els conceptes bàsics de com configurar i gestionar un projecte file per al vostre disseny, inclosa la informació següent:
· Creació d'un projecte File, a la pàgina 58 · Obertura d'un projecte existent File, a la pàgina 61 · Fer canvis a un projecte, a la pàgina 62 · Configuració del projecte View Preferències de visualització, a la pàgina 63 · Actualització de Verilog Inclou camins al projecte anterior Files, a la pàgina 65
Per a un example sobre la creació d'un projecte file, consulteu el tutorial de l'eina que utilitzeu.

Creació d'un projecte File
Heu de configurar un projecte file per a cada projecte. Un projecte conté les dades necessàries per a un disseny concret: la llista d'origen files, els resultats de la síntesi file, i la configuració d'opcions del dispositiu. El procediment següent us mostra com configurar un projecte file utilitzant ordres individuals.
1. Comenceu seleccionant una de les opcions següents: File-> Projecte de construcció, File->Obre Projecte o la icona P. Feu clic a Nou projecte.
La finestra Projecte mostra un projecte nou. Feu clic a Afegeix File botó, premeu F4 o seleccioneu Projecte->Afegeix font File comandament. El Add FileS'obre el quadre de diàleg s to Project.
2. Afegiu la font files al projecte.
Assegureu-vos que el camp Cerca a a la part superior del formulari apunta cap a la dreta
directori. El files es mostren al quadre. Si no veus el files, comproveu que el Files del camp Tipus està configurat per mostrar el correcte file tipus. Si teniu entrada mixta files, seguiu el procediment que es descriu a Ús d'una font de llenguatge mixt Files, a la pàgina 44.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració del projecte Files

Capítol 4: Configuració d'un projecte de síntesi lògica

Per afegir tots els files al directori alhora, feu clic al botó Afegeix-ho tot
la part dreta del formulari. Per afegir files individualment, feu clic a file a la llista i després feu clic al botó Afegeix o feu doble clic al botó file nom.
Podeu afegir tots els files al directori i després elimineu els que no necessiteu amb el botó Elimina.
Si esteu afegint VHDL files, seleccioneu la biblioteca adequada al menú emergent Biblioteca VHDL. La biblioteca que seleccioneu s'aplica a tots els VHDL files quan feu clic a D'acord al quadre de diàleg.
La finestra del vostre projecte mostra un projecte nou file. Si feu clic al signe més al costat del projecte i l'amplieu, veureu el següent:
Una carpeta (dues carpetes per a dissenys d'idiomes mixts) amb la font files.
Si el teu files no es troben en una carpeta del directori del projecte, podeu establir aquesta preferència seleccionant Opcions->Projecte View Opcions i comprovant el View projecte files a la caixa de carpetes. Això separa un tipus de file d'un altre del projecte view posant-los en carpetes separades.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració del projecte Files

La implementació, anomenada rev_1 per defecte. Les implementacions són
revisions del vostre disseny dins del context del programari de síntesi i no substituïu el programari i els processos de control del codi font extern. Diverses implementacions us permeten modificar les opcions del dispositiu i de síntesi per explorar les opcions de disseny. Podeu tenir diverses implementacions a Synplify Pro. Cada implementació té les seves pròpies opcions de síntesi i dispositius i el seu propi projecte relacionat files.

3. Afegiu les biblioteques que necessiteu, utilitzant el mètode descrit al pas anterior per afegir la biblioteca Verilog o VHDL file.
Per a les biblioteques específiques del proveïdor, afegiu la biblioteca adequada file al
projecte. Tingueu en compte que per a algunes famílies, les biblioteques es carreguen automàticament i no cal afegir-les explícitament al projecte file.
Per afegir una biblioteca de paquets VHDL de tercers, afegiu el .vhd adequat file al disseny, tal com es descriu al pas 2. Feu clic amb el botó dret a file al Projecte view i seleccioneu File Opcions o seleccioneu Projecte-> Establir biblioteca VHDL. Especifiqueu un nom de biblioteca que sigui compatible amb els simuladors. Per exampel, MYLIB. Assegureu-vos que aquesta biblioteca de paquets estigui abans del disseny de nivell superior a la llista de files al Projecte view.
Per obtenir informació sobre com configurar Verilog i VHDL file opcions, vegeu Configuració d'opcions de Verilog i VHDL, a la pàgina 84. També podeu configurar-les file opcions més endavant, abans d'executar la síntesi.
Per obtenir informació addicional específica del proveïdor sobre l'ús de biblioteques de macros de proveïdors i bLoOxes negres, vegeu Optimització per a dissenys microsemi, a la pàgina 487.
Per als components de tecnologia genèrica, podeu afegir el fitxer
biblioteca Verilog independent de la tecnologia subministrada amb el programari

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració del projecte Files

Capítol 4: Configuració d'un projecte de síntesi lògica

(install_dir/lib/generic_technologie/gtech.v) al vostre disseny o afegiu la vostra pròpia biblioteca de components genèrics. No utilitzeu tots dos junts ja que pot haver-hi conflictes.
4. Comprovar file ordre en el projecte view. File L'ordre és especialment important per a VHDL files.
Per a VHDL files, podeu demanar automàticament el files per
seleccionant Run->Arrange VHDL Files. Alternativament, moure manualment files al Projecte view. paquet files han de ser els primers de la llista perquè es compilen abans d'utilitzar-los. Si teniu blocs de disseny repartits per molts files, assegureu-vos de tenir el següent file ordre: el file que conté l'entitat ha de ser primer, seguit de l'arquitectura file, i finalment el file amb la configuració.
En el Projecte view, comproveu que l'últim file al Projecte view és el
font de primer nivell file. Alternativament, podeu especificar el nivell superior file quan configureu les opcions del dispositiu.
5. Seleccioneu File->Desa, escriviu un nom per al projecte i feu clic a Desa. La finestra del projecte reflecteix els vostres canvis.
6. Tancar un projecte file, seleccioneu el botó Tanca projecte o File->Tancar el projecte.

Obertura d'un projecte existent File
Hi ha dues maneres d'obrir un projecte file: el Projecte Obert i el genèric File ->Obre la comanda.
1. Si el projecte que voleu obrir és un en què heu treballat recentment, podeu seleccionar-lo directament: File->Projectes recents-> projectName.
2. Utilitzeu un dels mètodes següents per obrir qualsevol projecte file:

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració del projecte Files

Obriu l'ordre del projecte

File->Obre l'ordre

Seleccioneu File->Obre el projecte, feu clic al botó Obre projecte a la part esquerra de la finestra del projecte o feu clic a la icona P.
Per obrir un projecte recent, feu-hi doble clic a la llista de projectes recents.
En cas contrari, feu clic al botó Projecte existent per obrir el quadre de diàleg Obre i seleccioneu el projecte.

Seleccioneu File->Obrir.
Especifiqueu el directori correcte al camp Cerca a:.
Set File de Tipus a Projecte Files (*.prj). El quadre mostra el projecte files.
Feu doble clic al projecte que voleu obrir.

El projecte s'obre a la finestra Projecte.

Fer canvis en un projecte
Normalment, afegiu, suprimiu o substituïu files.
1. Per afegir font o restricció files a un projecte, seleccioneu Afegeix Filebotó s o Projecte->Afegeix font File per obrir la selecció Files al quadre de diàleg Afegeix al projecte. Vegeu Creació d'un projecte File, a la pàgina 58 per obtenir més informació.
2. Per eliminar un file des d'un projecte, feu clic a file a la finestra Projecte i premeu la tecla Suprimeix.
3. Substituir a file en un projecte,
Seleccioneu el file voleu canviar a la finestra Projecte.
Feu clic a Canviar File botó o seleccioneu Projecte->Canvia File.
A la Font File quadre de diàleg que s'obre, establiu Cerca al directori
on el nou file es troba. El nou file ha de ser del mateix tipus que el file voleu substituir.
Si no veus el teu file llista, seleccioneu el tipus de file necessites de
el Files del camp Tipus.
Feu doble clic a file. El nou file substitueix l'antic del projecte
llista. LO
4. Especificar com es projecta files es guarden al projecte, feu clic dret sobre a file al Projecte view i seleccioneu File Opcions. Estableix l'opció Desa File opció a Relatiu al projecte o Ruta absoluta.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració del projecte Files

Capítol 4: Configuració d'un projecte de síntesi lògica

5. Per comprovar l'hora stamp en a file, feu clic dret sobre a file al Projecte view i seleccioneu File Opcions. Comproveu l'hora que el file es va modificar per última vegada. Feu clic a D'acord.

Projecte de configuració View Preferències de visualització
Podeu personalitzar l'organització i la visualització del projecte files. 1. Seleccioneu Opcions->Projecte View Opcions. El Projecte View S'obre el formulari d'opcions.

2. Organitzar diferents tipus d'entrada files en carpetes separades, comproveu View Projecte Files a Carpetes.
Si marqueu aquesta opció, es crea carpetes separades al projecte view per restricció files i font files.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració del projecte Files

3. Control file mostrar amb el següent:
Mostra automàticament tots els files, marcant Mostra la biblioteca del projecte. Si
això no està marcat, el projecte view no es mostra files fins que feu clic al símbol més i amplieu el files en una carpeta.
Marqueu una de les caselles del projecte File Secció de visualització del nom de la
formulari per determinar com filees mostren els noms. Podeu mostrar només el filenom, el camí relatiu o el camí absolut.
4. A view projecte files en carpetes personalitzades, comproveu View Projecte Files a Carpetes personalitzades. Per obtenir més informació, vegeu Creació de carpetes personalitzades, a la pàgina 66. Les carpetes de tipus només es mostren si hi ha diversos tipus en una carpeta personalitzada.

Carpetes personalitzades
© 2014 Synopsys, Inc. 64

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració del projecte Files

Capítol 4: Configuració d'un projecte de síntesi lògica

5. Obrir més d'una implementació en un mateix Projecte view, marqueu Permetre que s'obrin diversos projectes.
Projecte 1

Projecte 2

6. Controlar la sortida file mostrar amb el següent:
Comproveu Mostra-ho tot Files al quadre Directori de resultats per mostrar tota la sortida
files generat després de la síntesi.
Canvia la sortida file organització fent clic a una de les barres de capçalera
en els resultats d'implementació view. Podeu agrupar els files per tipus o ordenar-los segons la data de la darrera modificació.
7. A view file informació, seleccioneu file al Projecte view, feu clic amb el botó dret i seleccioneu File Opcions. Per example, podeu comprovar la data a file va ser modificat.
S'està actualitzant el Verilog Inclou camins al projecte anterior Files
Si tens un projecte file creat amb una versió anterior del programari (anterior a la 8.1), el Verilog inclou camins en aquest file són relatius al directori de resultats o a la font file amb les declaracions `include. A les versions posteriors a la 8.1, el projecte file `Els camins d'inclusió són relatius al projecte file només. La GUI de les versions més recents no actualitza automàticament el prj anterior files per ajustar-se a les regles més noves. Per actualitzar i utilitzar el projecte antic file, feu una de les accions següents:
· Edita manualment el prj file en un editor de text i afegiu el següent al fitxer
línia abans de cada set_option -include_path:
set_option -project_relative_includes 1
· Inicieu un projecte nou amb una versió més nova del programari i suprimiu-lo
projecte antic. Això farà que el nou prj file obeeix la nova regla on les inclusions són relatives al prj file.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Projecte de gestió File Jerarquia

Projecte de gestió File Jerarquia
Les seccions següents descriuen com podeu crear i gestionar carpetes personalitzades i files al Projecte view:
· Creació de carpetes personalitzades · Manipulació de carpetes de projectes personalitzades · Manipulació de carpetes personalitzades Files

Creació de carpetes personalitzades
Podeu crear carpetes lògiques i personalitzar-les files en diferents agrupacions jeràrquiques dins del vostre projecte view. Aquestes carpetes es poden especificar amb qualsevol nom o nivell de jerarquia. Per example, podeu coincidir arbitràriament amb el vostre sistema operatiu file estructura o jerarquia lògica HDL. Les carpetes personalitzades es distingeixen pel seu color blau.

Hi ha diverses maneres de crear carpetes personalitzades i després afegir-les files a ells en un projecte. Utilitzeu un dels mètodes següents:

1. Feu clic amb el botó dret sobre un projecte file o una altra carpeta personalitzada i seleccioneu Afegeix una carpeta al menú emergent. A continuació, realitzeu qualsevol de les accions següents file operacions:

Feu clic amb el botó dret es mostra així

sobre això

fyoleuoLcrOafnileesitahnedr

seleccioneu seleccioneu

Col·locar a la carpeta. Un submenú una carpeta existent o crear

carpeta nova.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Projecte de gestió File Jerarquia

Capítol 4: Configuració d'un projecte de síntesi lògica

Tingueu en compte que podeu anomenar arbitràriament la carpeta, però no feu servir el caràcter (/) perquè és un símbol de separador de jerarquia.
Per canviar el nom d'una carpeta, feu clic amb el botó dret a la carpeta i seleccioneu Canvia el nom de
el menú emergent. Apareix el quadre de diàleg Canvia el nom de la carpeta; especifica un nom nou.
2. Utilitzeu l'opció Afegeix Files al quadre de diàleg Projecte per afegir tot el contingut d'una jerarquia de carpetes i, opcionalment, col·locar-lo files a carpetes personalitzades corresponents a les jerarquies de carpetes del sistema operatiu que es mostren al quadre de diàleg.

Per fer-ho, seleccioneu Afegeix File botó al Projecte view.
Aleshores, seleccioneu les carpetes sol·licitades, com ara dsp, al quadre de diàleg
feu clic al botó Afegeix. Això situa tots els files de la jerarquia dsp a la carpeta personalitzada que acabeu de crear.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Projecte de gestió File Jerarquia

Per col·locar automàticament el files a les carpetes personalitzades corresponents a
a la jerarquia de carpetes del sistema operatiu, marqueu l'opció anomenada Afegeix Files a Carpetes personalitzades al quadre de diàleg.
De manera predeterminada, el nom de la carpeta personalitzada és el mateix que la carpeta
que conté files o carpeta que cal afegir al projecte. Tanmateix, podeu modificar com s'anomenen les carpetes fent clic al botó Opció de carpetes. Es mostra el quadre de diàleg següent.

Per utilitzar:
Només la carpeta que conté files per al nom de la carpeta, feu clic a Utilitza el sistema operatiu
Nom de la carpeta.
El nom del camí a la carpeta seleccionada per determinar-ne el nivell
jerarquia reflectida per al camí de la carpeta personalitzada.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Projecte de gestió File Jerarquia

Capítol 4: Configuració d'un projecte de síntesi lògica

3. Pots arrossegar i deixar anar files i carpetes des d'una aplicació OS Explorer al projecte view. Aquesta característica està disponible als escriptoris Windows i Linux amb KDE.
Quan arrossegueu i deixeu anar a file, s'afegeix immediatament al projecte.
Si no hi ha cap projecte obert, el programari en crea un.
Quan arrossegueu i deixeu anar a file sobre una carpeta, s'hi col·locarà
carpeta. Inicialment, el Add FileEs mostra el quadre de diàleg s al Projecte que us demana que confirmeu files per afegir al projecte. Podeu fer clic a D'acord per acceptar files. Si voleu fer canvis, podeu fer clic al botó Elimina-ho tot i especificar un filtre o opció nous.

Nota: per mostrar carpetes personalitzades al projecte view, seleccioneu Opcions->Projecte View menú d'Opcions i, a continuació, activeu/desactiveu la casella de selecció View Projecte Files a Carpetes personalitzades al quadre de diàleg.

Manipulació de carpetes de projectes personalitzades
El procediment següent descriu com podeu eliminar files de carpetes, suprimir carpetes i canviar la jerarquia de carpetes.
1. Per eliminar a file des d'una carpeta personalitzada, sigui:
Arrossegueu-lo i deixeu-lo anar a una altra carpeta o al projecte. Ressaltar el file, feu clic amb el botó dret i seleccioneu Elimina de la carpeta de la carpeta
menú emergent.
No utilitzeu la tecla Suprimeix (SUPPR), ja que això elimina el file del projecte.
2. Per suprimir una carpeta personalitzada, ressalteu-la, feu clic amb el botó dret i seleccioneu Suprimeix al menú emergent o premeu la tecla SUPR. Quan suprimiu una carpeta, feu una de les opcions següents:
Feu clic a Sí per suprimir la carpeta i el fitxer files continguda a la carpeta de
el projecte.
Feu clic a No per eliminar la carpeta.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Projecte de gestió File Jerarquia

3. Per canviar la jerarquia de la carpeta personalitzada:
Arrossegueu i deixeu anar la carpeta dins d'una altra carpeta perquè sigui una sub-
carpeta o sobre el projecte per moure'l al nivell superior.
Per eliminar la jerarquia de nivell superior d'una carpeta personalitzada, arrossegueu i deixeu anar
el subnivell de jerarquia desitjat sobre el projecte. A continuació, suprimiu el directori arrel buit de la carpeta.
Per example, si el directori de carpetes personalitzades existent és:
/Examples/Verilog/RTL
Suposem que només voleu una jerarquia RTL d'un sol nivell i, a continuació, arrossegueu i deixeu anar RTL sobre el projecte. A partir de llavors, podeu suprimir el fitxer /Exampdirectori les/Verilog.

Manipulació personalitzada Files
A més, podeu realitzar els següents tipus de personalització file operacions:
1. Per suprimir la visualització de files a les carpetes Tipus, feu clic amb el botó dret a la carpeta Projecte view i seleccioneu Projecte View Opcions o seleccioneu Opcions->Projecte View Opcions. Desactiva l'opció View Projecte Files a Tipus de carpetes al quadre de diàleg.
2. Per mostrar files en ordre alfabètic en comptes d'ordre de projecte, marqueu la casella Ordena Filebotó s al Projecte view tauler de control. Feu clic a la tecla de fletxa avall a la cantonada inferior esquerra del tauler per activar i desactivar el tauler de control.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Projecte de gestió File Jerarquia

Capítol 4: Configuració d'un projecte de síntesi lògica

Tauler de control
3. Per canviar l'ordre de files en el projecte:
Assegureu-vos de desactivar les carpetes personalitzades i l'ordenació files. Arrossega i deixa anar un file a la posició desitjada de la llista de files.
4. Per canviar el file escriviu, arrossegueu-lo i deixeu-lo anar a la carpeta del nou tipus. El programari us demanarà que ho verifiqueu.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració d'implementacions

Configuració d'implementacions
Una implementació és una versió d'un projecte, implementada amb un conjunt específic de restriccions i altres paràmetres. Un projecte pot contenir diverses implementacions, cadascuna amb els seus propis paràmetres.

Treballar amb diverses implementacions
L'eina Synplify Pro us permet crear diverses implementacions del mateix disseny i després comparar els resultats. Això us permet experimentar amb diferents configuracions per al mateix disseny. Les implementacions són revisions del vostre disseny dins del context del programari de síntesi i no substitueixen el programari ni els processos de control de codi font externs.
1. Feu clic al botó Afegeix implementació o seleccioneu Projecte->Nova implementació i definiu les noves opcions de dispositiu (pestanya Dispositiu), noves opcions (pestanya Opcions) o una nova restricció. file (Pestanya Restriccions).
El programari crea una altra implementació en el projecte viewLa nova implementació té el mateix nom que l'anterior, però amb un sufix numèric diferent. La figura següent mostra dues implementacions, rev1 i rev2, amb la implementació actual (activa) ressaltada.

La nova implementació utilitza el mateix codi font files, però amb diferents opcions i restriccions del dispositiu. En copia algunes files de la implementació anterior: el registre tlg file, la llista de xarxes socials RTL de SRS file, i el fitxer design_fsm.sdc file generat per FSM Explorer. El programari manté un historial repetible de les execucions de síntesi.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració d'implementacions

Capítol 4: Configuració d'un projecte de síntesi lògica

2. Torneu a executar la síntesi amb els nous paràmetres.
Per executar només la implementació actual, feu clic a Executa.
Per executar totes les implementacions d'un projecte, seleccioneu Executa->Executa-ho tot
Implementacions.
Podeu utilitzar diverses implementacions per provar una part diferent o experimentar amb una freqüència diferent. Vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir informació sobre com configurar les opcions.
El Projecte view mostra totes les implementacions amb la implementació activa ressaltada i la sortida corresponent files generats per a la implementació activa que es mostra als Resultats de la implementació view a la dreta; canviar la implementació activa canvia la sortida file pantalla. La finestra Vigilància supervisa la implementació activa. Si configureu aquesta finestra per supervisar totes les implementacions, la nova implementació s'actualitza automàticament a la finestra.
3. Compareu els resultats.
Feu servir la finestra Vigilància per comparar els criteris seleccionats. Assegureu-vos de definir
les implementacions que voleu comparar amb l'ordre Configura la vigilància. Vegeu Ús de la finestra de vigilància, a la pàgina 190 per obtenir més informació.

Per comparar detalls, compareu el registre file resultats.
4. Per canviar el nom d'una implementació, feu clic amb el botó dret del ratolí sobre el nom de la implementació al projecte. view, seleccioneu Canvia el nom de la implementació al menú emergent i escriviu un nom nou.
Tingueu en compte que la interfície d'usuari actual sobreescriu la implementació; les versions anteriors a la 9.0 conserven la implementació per canviar-ne el nom.
5. Per copiar una implementació, feu clic amb el botó dret del ratolí sobre el nom de la implementació al projecte. view, seleccioneu Implementació de còpia al menú emergent i escriviu un nom nou per a la còpia.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Configuració d'implementacions

6. Per suprimir una implementació, feu clic amb el botó dret del ratolí sobre el nom de la implementació al projecte. viewi seleccioneu Elimina la implementació al menú emergent.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica
Definició de les opcions d'implementació de la síntesi lògica
Podeu definir opcions globals per a les vostres implementacions de síntesi, algunes d'elles específiques de la tecnologia. Aquesta secció descriu com definir opcions globals com ara dispositiu, optimització i file opcions amb l'ordre Opcions d'implementació. Per obtenir informació sobre com definir restriccions per a la implementació, consulteu Especificació de restriccions SCOPE, a la pàgina 119. Per obtenir informació sobre com substituir la configuració global amb atributs o directives individuals, consulteu Especificació d'atributs i directives, a la pàgina 90.
En aquesta secció es tracten els temes següents:
· Configuració de les opcions del dispositiu, a la pàgina 75 · Configuració de les opcions d'optimització, a la pàgina 78 · Especificació de la freqüència i la restricció globals Files, a la pàgina 80 · Especificació de les opcions de resultat, a la pàgina 82 · Especificació de la sortida de l'informe de temporització, a la pàgina 84 · Configuració de les opcions de Verilog i VHDL, a la pàgina 84
Configuració de les opcions del dispositiu
Les opcions de dispositiu formen part de les opcions globals que podeu definir per a l'execució de síntesi. Inclouen la selecció de peces (tecnologia, peça i grau de velocitat) i les opcions d'implementació (inserció d'E/S i fanouts). Les opcions i la implementació d'aquestes opcions poden variar d'una tecnologia a una altra, així que consulteu els capítols del proveïdor del Manual de referència per obtenir informació sobre les opcions del vostre proveïdor.
1. Obriu el formulari Opcions d'implementació fent clic al botó Opcions d'implementació o seleccionant Projecte->Opcions d'implementació i feu clic a la pestanya Dispositiu a la part superior si encara no està seleccionada.
2. Seleccioneu la tecnologia, la peça, el paquet i la velocitat. Les opcions disponibles varien segons la tecnologia que trieu.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
3. Definiu les opcions de mapatge de dispositius. Les opcions varien segons la tecnologia que trieu.
Si no esteu segur del que significa una opció, feu clic a l'opció per veure
una descripció al quadre següent. Per obtenir descripcions completes de les opcions, feu clic a F1 o consulteu el capítol del proveïdor corresponent al Manual de referència.
Per definir una opció, escriviu el valor o marqueu la casella per activar-la.
Per obtenir més informació sobre com definir els límits de fanout i la resincronització, consulteu Establiment dels límits de fanout, a la pàgina 348, i Resincronització, a la pàgina 334, respectivament. Per obtenir més informació sobre altres opcions específiques del proveïdor, consulteu el capítol i la família de tecnologia del proveïdor corresponents al Manual de referència.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica

4. Definiu altres opcions d'implementació segons calgui (vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord.
5. Feu clic al botó Executa per sintetitzar el disseny. El programari compila i mapeja el disseny utilitzant les opcions que definiu.
6. Per definir les opcions del dispositiu amb un script, feu servir l'ordre set_option Tcl. La taula següent conté una llista alfabètica de les opcions del dispositiu a la pestanya Dispositiu assignades a les ordres Tcl equivalents. Com que les opcions es basen en tecnologia i família, és possible que no totes les opcions que figuren a la taula estiguin disponibles a la tecnologia seleccionada. Totes les ordres comencen amb set_option, seguides de la sintaxi de la columna tal com es mostra. Consulteu el Manual de referència per obtenir la llista d'opcions més completa del vostre proveïdor.
La taula següent mostra la majoria de les opcions del dispositiu.

Propietats anotades de l'opció per a la guia de distribució de desactivació d'E/S de l'analista

Ordre Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit valor_de_fanout

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica

Opció

Ordre Tcl (set_option…)

paquet

-package nom_paquet

Part

-part nom_part

Resoldre conductors mixtos

-resolve_multiple_driver {1|0}

Velocitat

-velocitat_graduació velocitat_graduació

Tecnologia

paraula clau -tecnologia

Actualitza les dades de temps del punt de compilació -update_models_cp {0|1}

Generació de bases de dades HDL Analyst -hdl_qload {1|0}

Configuració de les opcions d'optimització
Les opcions d'optimització formen part de les opcions globals que podeu definir per a la implementació. Aquesta secció us explica com definir opcions com la freqüència i opcions d'optimització global com la compartició de recursos. També podeu definir algunes d'aquestes opcions amb els botons corresponents de la interfície d'usuari.
1. Obriu el formulari Opcions d'implementació fent clic al botó Opcions d'implementació o seleccionant Projecte->Opcions d'implementació i feu clic a la pestanya Opcions a la part superior.
2. Feu clic a les opcions d'optimització que vulgueu, ja sigui al formulari o al Projecte. viewLes opcions varien segons la tecnologia. Si una opció no està disponible per a la vostra tecnologia, apareix en gris. Si definiu l'opció en un lloc, s'actualitza automàticament a l'altre.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica

Projecte View

Opcions d'implementació d'opcions d'optimització->Opcions

Per obtenir més informació sobre l'ús d'aquestes optimitzacions, consulteu les seccions següents:

Compilador FSM Explorador FSM
Resincronització de recursos compartits

Optimització de màquines d'estat, a la pàgina 354
Execució de l'Explorador FSM, a la pàgina 359 Nota: Només un subconjunt de les tecnologies de Microsemi admet l'opció Explorador FSM. Utilitzeu el panell Projecte->Opcions d'implementació->Opcions per determinar si aquesta opció és compatible amb el dispositiu que especifiqueu a l'eina.
Compartir recursos, a la pàgina 352
Reprogramació del temps, a la pàgina 334

Les opcions equivalents de l'ordre set_option de Tcl són les següents:

Compilador FSM d'opcions Explorador FSM Compartició de recursos Resincronització

Opció de comandament set_option Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Definiu altres opcions d'implementació segons calgui (vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
4. Feu clic al botó Executa per executar la síntesi.
El programari compila i mapeja el disseny utilitzant les opcions que definiu.
Generació de bases de dades d'analista HDL
Per defecte, el programari llegeix tot el disseny, realitza optimitzacions lògiques i propagació de temps, i escriu la sortida a una única llista de xarxes (srs). A mesura que els dissenys es fan més grans, el temps per executar i depurar el disseny esdevé més difícil.
Aquesta opció permet al compilador preparticionar el disseny en diversos mòduls que s'escriuen en netlists separades. files (srs). Per habilitar aquesta opció, marqueu la casella de selecció Generació de bases de dades d'HDL Analyst a la pestanya Opcions del quadre de diàleg Opcions d'implementació. Aquesta funció millora significativament l'ús de memòria per a dissenys grans.
Aquesta funció també es pot habilitar des de la finestra Tcl Script mitjançant l'ordre set_option Tcl següent:
establir_opció -hdl_qload 1
Un cop habilitada l'opció Generació de bases de dades de HDL Analyst, utilitzeu l'opció Càrrega ràpida incremental de l'eina HDL Analyst per mostrar el disseny utilitzant una sola llista de xarxes (srs) o diverses llistes de xarxes de mòduls RTL de nivell superior (srs). L'eina pot aprofitar al màximtage d'aquesta característica carregant dinàmicament només la jerarquia de disseny afectada. Per exempleampÉs a dir, el navegador de jerarquia només pot expandir la jerarquia de nivell inferior segons calgui per a una càrrega ràpida. L'opció Càrrega ràpida incremental es troba al panell General del quadre de diàleg Opcions de l'analista HDL. Vegeu Panell general, a la pàgina 304.

Especificació de la freqüència i la restricció globals Files

Aquest procediment us explica com definir la freqüència global i especificar la restricció files per a la implementació.

1. Per definir una freqüència global, feu una de les accions següents:

Escriviu una freqüència global al Projecte view.

Obriu el formulari Opcions d'implementació fent clic a Implementació

Botó d'opcions Pestanya Restriccions.

selecció

Projecte->Implementació

Opcions,

feu clic

L'ordre equivalent a Tcl set_option és -frequency frequencyValue.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica
Podeu substituir la freqüència global amb restriccions locals, tal com es descriu a Especificació de restriccions SCOPE, a la pàgina 119. A l'eina Synplify Pro, podeu generar automàticament restriccions de rellotge per al vostre disseny en lloc d'establir una freqüència global. Vegeu Ús de restriccions automàtiques, a la pàgina 291 per obtenir més informació.
Projecte Global de Freqüència i Restriccions View
Opcions d'implementació->Restriccions

2. Per especificar una restricció fileper a una implementació, feu una de les accions següents:
Seleccioneu Projecte->Opcions d'implementació->Restriccions. Comproveu la restricció.
files que voleu utilitzar en el projecte.
Des del panell Opcions d'implementació->Restriccions, també podeu fer clic per
afegir una restricció file.
Amb la implementació que voleu utilitzar seleccionada, feu clic a Afegeix File en el
Projecte view, i afegiu la restricció files que necessites.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
Per crear restriccions files, vegeu Especificació de restriccions SCOPE, a la pàgina 119.
3. Per eliminar la restricció files d'una implementació, feu una de les accions següents:
Seleccioneu Projecte->Opcions d'implementació->Restriccions. Desactiveu la casella de selecció.
al costat del file nom.
En el Projecte view, feu clic amb el botó dret a la restricció file ser eliminat i
seleccioneu Elimina del projecte.
Això elimina la restricció file de la implementació, però no l'elimina.
4. Definiu altres opcions d'implementació segons calgui (vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord.
Quan sintetitzeu el disseny, el programari compila i mapeja el disseny utilitzant les opcions que definiu.
Especificació de les opcions de resultat
Aquesta secció us mostra com especificar els criteris per a la sortida de l'execució de síntesi.
1. Obriu el formulari Opcions d'implementació fent clic al botó Opcions d'implementació o seleccionant Projecte->Opcions d'implementació i feu clic a la pestanya Resultats d'implementació a la part superior.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica

2. Especifiqueu la sortida files que voleu generar.
Per generar una llista de xarxes mapada files, feu clic a Escriure llista de xarxes Verilog mapada o Escriure
Llista de xarxes VHDL mapada.
Per generar una restricció específica del proveïdor file per a l'anotació directa,
feu clic a Escriure restricció del proveïdor FilePer obtenir més informació sobre aquest informe, consulteu Informe de comprovació de restriccions, a la pàgina 270 del Manual de referència, a la pàgina 56.
3. Definiu el directori on voleu escriure els resultats.
4. Definiu el format de la sortida fileL'ordre Tcl equivalent per a la creació de scripts és project -result_format format.
També podeu definir atributs per controlar el mapatge de noms. Per obtenir més informació, consulteu el capítol del proveïdor corresponent al Manual de referència.
5. Definiu altres opcions d'implementació segons calgui (vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord.
Quan sintetitzeu el disseny, el programari compila i mapeja el disseny utilitzant les opcions que definiu.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
Especificació de la sortida de l'informe de temps
Podeu determinar quant s'informa a l'informe de temps definint les opcions següents.
1. Seleccioneu Projecte->Opcions d'implementació i feu clic a la pestanya Informe de temps. 2. Definiu el nombre de camins crítics que voleu que el programari informi.

3. Especifiqueu el nombre de punts d'inici i final que voleu veure registrats a les seccions de la ruta crítica.
4. Definiu altres opcions d'implementació segons calgui (vegeu Definició de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord. Quan sintetitzeu el disseny, el programari compila i assigna el disseny amb les opcions que definiu.
Configuració de les opcions de Verilog i VHDL
Quan configureu el codi font de Verilog i VHDL files al vostre projecte, també podeu especificar certes opcions de compilador.
Configuració de Verilog File Opcions
Has configurat Verilog file opcions seleccionant Projecte->Opcions d'implementació-> Verilog o Opcions->Configura el compilador de Verilog.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica

1. Especifiqueu el format Verilog que voleu utilitzar.
Per definir el compilador globalment per a tots els files al projecte, seleccioneu
Projecte->Opcions d'implementació->Verilog. Si feu servir Verilog 2001 o SystemVerilog, consulteu el Manual de referència per conèixer les construccions compatibles.
Per especificar el compilador de Verilog en un per file base, seleccioneu la file en el
Projecte viewFeu clic amb el botó dret i seleccioneu File Opcions. Seleccioneu el compilador adequat. El Verilog per defecte file El format per a nous projectes és SystemVerilog.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
2. Especifiqueu el mòdul de nivell superior si encara no ho heu fet al Projecte view.
3. Per extreure paràmetres del codi font, feu el següent:
Feu clic a Extreu paràmetres. Per substituir el valor per defecte, introduïu un valor nou per a un paràmetre.
El programari només utilitza el nou valor per a la implementació actual. Tingueu en compte que l'extracció de paràmetres no és compatible amb dissenys mixtos.

4. Escriviu la directiva a Directives del compilador, utilitzant espais per separar les instruccions. Podeu escriure directives que normalment introduïu amb les instruccions 'ifdef' i 'define' al codi. Per exempleampés a dir, ABC=30 fa que el programari escrigui les següents instruccions al projecte file:
opció_definir -hdl_define -establir “ABC=30”
LO

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica
5. A l'ordre de ruta d'inclusió, especifiqueu les rutes de cerca per a les ordres d'inclusió per al Verilog. fileque hi ha al vostre projecte. Feu servir els botons de la cantonada superior dreta del quadre per afegir, suprimir o reordenar els camins.
6. Als Directoris de la biblioteca, especifiqueu la ruta al directori que conté la biblioteca. files per al vostre projecte. Feu servir els botons de la cantonada superior dreta del quadre per afegir, suprimir o reordenar els camins.
7. Definiu altres opcions d'implementació segons calgui (vegeu Definició de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord. Quan sintetitzeu el disseny, el programari compila i assigna el disseny amb les opcions que definiu.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica Configuració de les opcions d'implementació de la síntesi lògica
Configuració de VHDL File Opcions
Has establert VHDL file opcions seleccionant Projecte->Opcions d'implementació->VHDL o Opcions->Configura el compilador VHDL.

Per a la font VHDL, podeu especificar les opcions que es descriuen a continuació.
1. Especifiqueu el mòdul de nivell superior si encara no ho heu fet al Projecte viewSi el mòdul de nivell superior no es troba a la biblioteca de treball per defecte, heu d'especificar la biblioteca on el compilador pot trobar el mòdul. Per obtenir informació sobre com fer-ho, consulteu Panell VHDL, a la pàgina 200.
També podeu utilitzar aquesta opció per a dissenys de llenguatge mixt o quan voleu especificar un mòdul que no sigui l'entitat de nivell superior real per a la visualització i correcció de errors LdOe de HDL Analyst a l'esquema. views. 2. Per a la codificació de màquina d'estats definida per l'usuari, feu el següent:
Especifiqueu el tipus de codificació que voleu utilitzar.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Configuració de les opcions d'implementació de la síntesi lògica Capítol 4: Configuració d'un projecte de síntesi lògica
Desactiveu el compilador FSM.
Quan sintetitzeu el disseny, el programari utilitza les directives del compilador que definiu aquí per codificar les màquines d'estat i no executa el compilador FSM, que anul·laria les directives del compilador. Alternativament, podeu definir màquines d'estat amb l'atribut syn_encoding, tal com es descriu a Definició de màquines d'estat en VHDL, a la pàgina 308.
3. Per extreure genèrics del codi font, feu això:
Feu clic a Extreu constants genèriques. Per substituir el valor per defecte, introduïu un valor nou per a un genèric.
El programari només utilitza el nou valor per a la implementació actual. Tingueu en compte que no podeu extreure genèrics si teniu un disseny de llenguatge mixt.

4. Per enviar tristates a través dels límits del procés/bloc, comproveu que l'opció Envia tristates estigui habilitada. Per obtenir més informació, consulteu l'opció Envia tristates a la pàgina 212 del Manual de referència.
5. Determineu la interpretació de les directives synthesis_on i synthesis_off:
Perquè el compilador interpreti les directives synthesis_on i synthesis_off
Com a translate_on/translate_off, activeu l'opció Síntesi activada/desactivada implementada com a traducció activada/desactivada.
Per ignorar les directives synthesis_on i synthesis_off, assegureu-vos que
Aquesta opció no està marcada. Vegeu translate_off/translate_on, a la pàgina 226 del Manual de referència per obtenir més informació.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Especificació d'atributs i directives

6. Definiu altres opcions d'implementació segons calgui (vegeu Configuració de les opcions d'implementació de la síntesi lògica, a la pàgina 75 per obtenir una llista d'opcions). Feu clic a D'acord.
Quan sintetitzeu el disseny, el programari compila i mapeja el disseny utilitzant les opcions que definiu.

Especificació d'atributs i directives

Els atributs i les directives són especificacions que assigneu als objectes de disseny per controlar la manera com s'analitza, s'optimitza i es mapeja el disseny.
Els atributs controlen les optimitzacions de mapatge i les directives controlen les optimitzacions del compilador. A causa d'aquesta diferència, heu d'especificar les directives al codi font. Aquesta taula descriu els mètodes disponibles per crear especificacions d'atributs i directives:

Restriccions de l'editor VHDL Verilog SCOPE File

Atributs Sí Sí Sí Sí

Directives Sí Sí No No

És millor especificar els atributs a l'editor SCOPE o a les restriccions file, perquè no cal tornar a compilar el disseny primer. Per a les directives, cal compilar el disseny perquè tinguin efecte.
Si SCOPE/restriccions file i el codi font HDL s'especifiquen per a un disseny, les restriccions tenen prioritat quan hi ha conflictes.
Per a més detalls, consulteu el següent:
· Especificació d'atributs i directives en VHDL, a la pàgina 91 · Especificació d'atributs i directives en Verilog, a la pàgina 92 · Especificació d'atributs mitjançant l'editor SCOPE, a la pàgina 93 · Especificació d'atributs a les restriccions File, a la pàgina 97

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Especificació d'atributs i directives

Capítol 4: Configuració d'un projecte de síntesi lògica

Especificació d'atributs i directives en VHDL
Podeu utilitzar altres mètodes per afegir atributs als objectes, tal com s'indica a Especificació d'atributs i directives, a la pàgina 90. Tanmateix, només podeu especificar directives al codi font. Hi ha dues maneres de definir atributs i directives en VHDL:
· Ús del paquet d'atributs predefinits
· Declarar l'atribut cada vegada que s'utilitza
Per obtenir més informació sobre la sintaxi dels atributs VHDL, consulteu Sintaxi dels atributs i directives VHDL, a la pàgina 561 del Manual de referència.

Ús del paquet d'atributs VHDL predefinits
L'avançtagL'avantatge d'utilitzar el paquet predefinit és que eviteu redefinir els atributs i les directives cada vegada que els incloeu al codi font. L'inconvenienttage és que el vostre codi font és menys portable. El paquet d'atributs es troba a installDirectory/lib/vhd/synattr.vhd.
1. Per utilitzar el paquet d'atributs predefinits inclòs a la biblioteca de programari, afegiu aquestes línies a la sintaxi:
biblioteca synplify; utilitza synplify.attributes.all;
2. Afegiu l'atribut o la directiva que vulgueu després de la declaració de la unitat de disseny.
declaracions; atribut nom_atribut de nom_objecte: tipus_objecte is valor;
Per exampLI:
L'entitat simpledff és port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
atribut syn_noclockbuf de clk: el senyal és cert;
Per obtenir més informació sobre les convencions sintàctiques, consulteu Sintaxi d'atributs i directives VHDL, a la pàgina 561 del Manual de referència.
3. Afegiu la font file al projecte.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Especificació d'atributs i directives

Declaració d'atributs i directives VHDL
Si no feu servir el paquet d'atributs, heu de redefinir els atributs cada vegada que els inclogueu al codi font.
1. Cada vegada que utilitzeu un atribut o una directiva, definiu-lo immediatament després de les declaracions de la unitat de disseny utilitzant la sintaxi següent:
declaració_unitat_de_disseny; atribut nom_atribut: tipus_dades; atribut nom_atribut de nom_objecte: tipus_objecte is valor;
Per exampLI:
L'entitat simpledff és port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
atribut syn_noclockbuf: booleà; atribut syn_noclockbuf de clk: el senyal és cert;
2. Afegiu la font file al projecte.

Especificació d'atributs i directives a Verilog
Podeu utilitzar altres mètodes per afegir atributs als objectes, tal com es descriu a Especificació d'atributs i directives, a la pàgina 90. Tanmateix, només podeu especificar directives al codi font.
Verilog no té atributs i directives de síntesi predefinits, per la qual cosa cal afegir-los com a comentaris. El nom de l'atribut o la directiva va precedit de la paraula clau "síntesi". Verilog fileLes s distingeixen entre majúscules i minúscules, de manera que els atributs i les directives s'han d'especificar exactament com es presenten a les seves descripcions sintàctiques. Per obtenir més informació sobre la sintaxi, consulteu Sintaxi d'atributs i directives de Verilog, a la pàgina 363 del Manual de referència.
1. Per afegir un atribut o una directiva a Verilog, utilitzeu la sintaxi de comentaris de línia o de bloc de Verilog (estil C) directament després de l'objecte de disseny. Els comentaris de bloc han de precedir el punt i coma, si n'hi ha.
LO

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Especificació d'atributs i directives

Capítol 4: Configuració d'un projecte de síntesi lògica

Sintaxi de comentaris de blocs de Verilog
/* síntesi nom_atribut = valor */ /* síntesi nom_directori = valor */

Sintaxi de comentaris de línia de Verilog
// síntesi atributName = valor // síntesi directoriName = valor

Per obtenir més informació sobre les regles de sintaxi, consulteu Sintaxi d'atributs i directives de Verilog, a la pàgina 363 del Manual de referència. Els següents són exemplesamples:
mòdul fifo(out, in) /* síntesi syn_hier = “hard” */;
2. Per adjuntar diversos atributs o directives al mateix objecte, separeu els atributs amb espais en blanc, però no repetiu la paraula clau synthesis. No utilitzeu comes. Per exempleampLI:
estat del cas /* síntesi cas_complet cas_paral·lel */;
3. Si es defineixen diversos registres mitjançant una única instrucció reg de Verilog i se'ls aplica un atribut, el programari de síntesi només aplica l'últim registre declarat a l'instrucció reg. Per exempleampLI:
reg [5:0] q, q_a, q_b, q_c, q_d /* síntesi syn_preserve=1 */;
L'atribut syn_preserve només s'aplica a q_d. Aquest és el comportament esperat per a les eines de síntesi. Per aplicar aquest atribut a tots els registres, heu d'utilitzar una instrucció de registre de Verilog separada per a cada registre i aplicar l'atribut.

Especificació d'atributs mitjançant l'editor SCOPE
La finestra SCOPE proporciona una interfície fàcil d'utilitzar per afegir qualsevol atribut. No la podeu utilitzar per afegir directives, ja que s'han d'afegir a la font. files. (Vegeu Especificació d'atributs i directives en VHDL, a la pàgina 91 o Especificació d'atributs i directives en Verilog, a la pàgina 92). El procediment següent mostra com afegir un atribut directament a la finestra SCOPE.
1. Comenceu amb un disseny compilat i obriu la finestra SCOPE. Per afegir els atributs a una restricció existent file, obriu la finestra SCOPE fent clic a l'element existent file al Projecte viewPer afegir els atributs a un nou file, feu clic a la icona SCOPE i feu clic a Inicialitzar per obrir la finestra SCOPE.
2. Feu clic a la pestanya Atributs a la part inferior de la finestra SCOPE.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un projecte de síntesi lògica

Especificació d'atributs i directives

Podeu seleccionar primer l'objecte (pas 3) o primer l'atribut (pas 4).

3. Per especificar l'objecte, feu una de les accions següents a la columna Objecte. Si ja heu especificat l'atribut, la columna Objecte només mostra les opcions d'objecte vàlides per a aquest atribut.
Seleccioneu el tipus d'objecte a la columna Filtre d'objectes i, a continuació, seleccioneu un
objecte de la llista d'opcions de la columna Objecte. Aquesta és la millor manera d'assegurar-vos que especifiqueu un objecte adequat amb la sintaxi correcta.

LO
Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Especificació d'atributs i directives

Capítol 4: Configuració d'un projecte de síntesi lògica

Arrossegueu l'objecte al qual voleu adjuntar l'atribut des de la
RTL o Tecnologia views a la columna Objecte de la finestra ÀMBIT. Per a alguns atributs, arrossegar i deixar anar pot no seleccionar l'objecte correcte. Per exempleampés a dir, si voleu definir syn_hier en un mòdul o entitat com una porta, heu de definir-lo a view per a aquest mòdul. L'objecte tindria aquesta sintaxi: v:moduleName en Verilog o v:library.moduleName en VHDL, on podeu tenir diverses biblioteques.
Escriviu el nom de l'objecte a la columna Objecte. Si no ho sabeu
el nom, utilitzeu l'ordre Cerca o la columna Filtre d'objectes. Assegureu-vos d'escriure el prefix adequat per a l'objecte on calgui. Per exempleampés a dir, per establir un atribut en un view, heu d'afegir el prefix v: al nom del mòdul o de l'entitat. Per a VHDL, és possible que hàgiu d'especificar la biblioteca, així com el nom del mòdul.
4. Si primer heu especificat l'objecte, ara podeu especificar l'atribut. La llista només mostra els atributs vàlids per al tipus d'objecte que heu seleccionat. Especifiqueu l'atribut mantenint premut el botó del ratolí a la columna Atribut i seleccionant un atribut de la llista.

Si heu seleccionat primer l'objecte, les opcions disponibles vénen determinades per l'objecte seleccionat i la tecnologia que esteu utilitzant. Si heu seleccionat primer l'atribut, les opcions disponibles vénen determinades per la tecnologia.
Quan seleccioneu un atribut, la finestra SCOPE us indica el tipus de valor que heu d'introduir per a aquest atribut i us proporciona una breu descripció de l'atribut. Si heu seleccionat l'atribut primer, assegureu-vos de tornar enrere i especificar l'objecte.
5. Empleneu el valor. Mantingueu premut el botó del ratolí a la columna Valor i seleccioneu un valor de la llista. També podeu escriure un valor.

Guia d'usuari de Synplify Pro for Microsemi Edition Octubre de 2014

Capítol 4: Configuració d'un sistema lògic

Documents/Recursos

SYnOPSYS FPGA Synthesis Synplify Pro per a l'edició Microsemi [pdfGuia de l'usuari
FPGA Síntesi Synplify Pro per a l'edició Microsemi, Síntesi Synplify Pro per a l'edició Microsemi, Synplify Pro per a l'edició Microsemi, Pro per a l'edició Microsemi, Edició Microsemi, Edició

Referències

Manual d'usuari

Guia d'usuari de SYnOPSYS FPGA Synplify Pro for Microsemi Edition

FPGA Synthesis Synplify Pro per a Microsemi Edition

Especificacions

Informació del producte

Instruccions d'ús del producte

Capítol 1: Introducció

Àmbit del document

Primers passos

S'ha acabat la interfície d'usuariview

Capítol 2: Fluxos de disseny de síntesi FPGA

Capítol 3: Preparació de l'entrada

Preguntes freqüents

P: Puc fer còpies de la documentació?

P: Com puc iniciar el programari?

P: Quin és el públic destinat a aquesta guia d'usuari?

Documents/Recursos

Referències

Deixa un comentari

Cancel·la la resposta