SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Օգտագործողի ուղեցույց

Synopsys FPGA սինթեզ – Synplify Pro Microsemi Edition-ի համար
FPGA իրականացման համար նախատեսված համապարփակ գործիք է՝ տարբեր
գործառույթներ, որոնք նախատեսված են օգտատերերին տրամաբանական սինթեզի և նախագծման մեջ օգնելու համար
հոսում է.

Ապրանքի օգտագործման հրահանգներ

Գլուխ 1. Ներածություն

Այս գլուխը տրամադրում է ավարտview Synopsys FPGA-ի և
Նախատիպերի ստեղծման արտադրանք, FPGA ներդրման գործիքներ և Synopsys FPGA
Գործիքի առանձնահատկությունները։

Փաստաթղթի շրջանակը

Փաստաթղթերի փաթեթը պարունակում է տեղեկատվություն ապրանքի առանձնահատկությունների մասին
և նախատեսված է FPGA սինթեզով և նախագծմամբ հետաքրքրված օգտատերերի համար
հոսում է.

Սկսել

Ծրագիրը սկսելու համար գործարկեք այն՝ հետևելով տրամադրված հրահանգներին
հրահանգները և օգնության համար դիմեք օգտագործողի ուղեցույցին:

Օգտվողի միջերեսն ավարտված էview

Ծանոթացեք օգտագործողի ինտերֆեյսին՝ արդյունավետորեն օգտագործելու համար
նավարկեք ծրագրային ապահովման գործառույթների միջով։

Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր

Այս գլուխը մանրամասնում է FPGA-ի տրամաբանական սինթեզի նախագծման հոսքը։
սինթեզ

Գլուխ 3. Մուտքագրման նախապատրաստում

Սովորեք, թե ինչպես օգտագործել խառը լեզվական աղբյուրը Files-ը և աճողականը
Կոմպիլյատոր՝ արդյունավետ մուտքագրման նախապատրաստման համար։

Նշում. Ուշադրություն դարձրեք կապված ցանկացած սահմանափակման
Ինկրեմենտալ կոմպիլյատորի օգտագործմամբ։

ՀՏՀ

Հարց. Կարո՞ղ եմ փաստաթղթերի պատճեններ պատրաստել։

Ա. Այո, լիցենզիոն պայմանագիրը թույլ է տալիս ներքին օգտագործման համար պատճեններ պատրաստել
օգտագործել միայն պատշաճ վերագրման հետ միասին։

Հարց. Ինչպե՞ս միացնել ծրագիրը։

Ա. Տեսեք «Սկսել» բաժինը Գլուխ 1-ում
օգտագործողի ուղեցույց՝ ծրագիրը գործարկելու մանրամասն հրահանգների համար։

Հարց. Ո՞ւմ համար է նախատեսված այս ուղեցույցը։

Ա. Օգտագործողի ուղեցույցը նախատեսված է FPGA-ով հետաքրքրված անձանց համար։
սինթեզի և նախագծման հոսքեր։

View Fullscreen

Synopsys FPGA սինթեզ
Synplify Pro-ն Microsemi Edition-ի համար
Օգտագործողի ուղեցույց
2014 թվականի հոկտեմբեր

Հեղինակային իրավունքի մասին ծանուցում և սեփականության մասին տեղեկատվություն
Հեղինակային իրավունք © 2014 Synopsys, Inc. Բոլոր իրավունքները պաշտպանված են: Այս ծրագիրը և փաստաթղթերը պարունակում են գաղտնի և սեփականության իրավունքով պաշտպանված տեղեկատվություն, որը Synopsys, Inc.-ի սեփականությունն է: Ծրագիրը և փաստաթղթերը տրամադրվում են լիցենզիոն պայմանագրի համաձայն և կարող են օգտագործվել կամ պատճենվել միայն լիցենզիոն պայմանագրի պայմաններին համապատասխան: Ծրագրային ապահովման և փաստաթղթերի ոչ մի մաս չի կարող վերարտադրվել, փոխանցվել կամ թարգմանվել որևէ ձևով կամ որևէ միջոցով՝ էլեկտրոնային, մեխանիկական, ձեռքով, օպտիկական կամ այլ կերպ, առանց Synopsys, Inc.-ի նախնական գրավոր թույլտվության կամ լիցենզիոն պայմանագրով հստակորեն նախատեսվածի:
Փաստաթղթերի պատճենահանման իրավունք
Սինոփսիսի հետ լիցենզիոն պայմանագիրը թույլ է տալիս լիցենզիա ստացողին պատճեններ պատրաստել միայն իր ներքին օգտագործման համար։
Յուրաքանչյուր օրինակ պետք է ներառի բոլոր հեղինակային իրավունքները, ապրանքային նշանները, սպասարկման նշանները և սեփականության իրավունքի մասին ծանուցումները, եթե այդպիսիք կան: Լիցենզիա ստացողը պետք է հաջորդական համարներ շնորհի բոլոր օրինակներին: Այս օրինակները պետք է պարունակեն հետևյալ մակագրությունը շապիկի էջում.
«Այս փաստաթուղթը կրկնօրինակվել է Synopsys, Inc.-ի թույլտվությամբ՝ __________________________________________-ի և նրա աշխատակիցների բացառիկ օգտագործման համար: Սա ___________ օրինակի համարն է»:
Նպատակակետի վերահսկման հայտարարություն
Այս հրատարակության մեջ պարունակվող բոլոր տեխնիկական տվյալները ենթակա են Ամերիկայի Միացյալ Նահանգների արտահանման վերահսկողության օրենքներին: Արգելվում է այլ երկրների քաղաքացիներին դրանց բացահայտումը, եթե դրանք հակասում են Ամերիկայի Միացյալ Նահանգների օրենսդրությանը: Կարդացողի պարտականությունն է որոշել համապատասխան կանոնակարգերը և հետևել դրանց:
LO

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Հրաժարում պատասխանատվությունից
«ՍԻՆՈՓՍԻՍ» ԸՆԿԵՐՈՒԹՅՈՒՆԸ ԵՎ ՆՐԱ ԼԻՑԵՆԶԱՎՈՐՆԵՐԸ ՈՐԵՎԷ ԲՆՈՒԹՅԱՄԲ ԵՐԱՇԽԻՔ ՉԵՆ ՏԱԼԻՍ՝ ԱՐՏԱՀԱՅՏ ԿԱՄ ԵՆԹԱԴՐՅԱԼ, ԱՅՍ ՆՅՈՒԹԻ ՎԵՐԱԲԵՐՅԱԼ, ՆԵՐԱՌՅԱԼ, ԲԱՅՑ ՉՍԱՀՄԱՆԱՓԱԿՎԱԾ՝ ՎԱՃԱՌՔԱՅԻՆ ԵՎ ՈՐՈՇԱԿԻ ՆՊԱՏԱԿԻ ՀԱՄԱՐ պիտանիության ԵՆԹԱԴՐՅԱԼ ԵՐԱՇԽԻՔՆԵՐՈՎ:
Գրանցված ապրանքային նշաններ (®)
Սինոփսիս, ԷՕՆ, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity լոգոն, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera և YIELDirector-ը Synopsys, Inc.-ի գրանցված ապրանքանիշեր են։
Ապրանքային նշաններ (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC նախատիպավորման համակարգ, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, և Worksheet Buffer-ը Synopsys, Inc.-ի ապրանքանիշերն են։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Ծառայության նշաններ (փոքր)
MAP-in-ը, SVP Café-ն և TAP-in-ը Synopsys, Inc.-ի սպասարկման նշաններ են: SystemC-ն Open SystemC Initiative-ի ապրանքանիշ է և օգտագործվում է լիցենզիայի համաձայն: ARM-ը և AMBA-ն ARM Limited-ի գրանցված ապրանքանիշեր են: Saber-ը SabreMark Limited Partnership-ի գրանցված ապրանքանիշ է և օգտագործվում է լիցենզիայի համաձայն: Բոլոր մյուս ապրանքների կամ ընկերությունների անվանումները կարող են լինել իրենց համապատասխան սեփականատերերի ապրանքանիշեր:
Տպագրված է ԱՄՆ-ում, 2014 թվականի հոկտեմբերին

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Բովանդակություն

Գլուխ 1. Ներածություն
Synopsys FPGA և նախատիպերի ստեղծման արտադրանք . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Փաստաթղթի շրջանակը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Լսարան . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Սկսել . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Ծրագրաշարի մեկնարկ . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Օգտվողի միջերեսն ավարտված էview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 թ
Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր
Լոգիկայի սինթեզի նախագծման հոսք . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Գլուխ 3. Մուտքագրման նախապատրաստում
HDL աղբյուրի կարգավորում Fileներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL աղբյուրի ստեղծում Fileներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Համատեքստային օգնության խմբագրիչի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL աղբյուրի ստուգում Fileներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL աղբյուրի խմբագրում Fileներկառուցված տեքստային խմբագրիչով . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 Խմբագրման պատուհանի նախընտրությունների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Verilog գրադարանի համար գրադարանային ընդլայնումների օգտագործում Fileս . . . . . . . . . . . . . . . . . . . . . . . . 42
Խառը լեզվական աղբյուրի օգտագործումը Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Աճողական կոմպիլյատորի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Կառուցվածքային Verilog հոսքի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Սահմանափակման հետ աշխատելը Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Ե՞րբ օգտագործել սահմանափակումը Fileելակետային կոդի վրայով . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Տեքստային խմբագրիչի օգտագործումը սահմանափակումների համար Files (Ժառանգական) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl շարահյուսության ուղեցույցներ սահմանափակման համար Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Սահմանափակման ստուգում Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում
Նախագծի կարգավորում Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Նախագծի ստեղծում File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Գոյություն ունեցող նախագծի բացում File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Նախագծում փոփոխություններ կատարելը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Նախագծի կարգավորում View Ցուցադրման նախընտրություններ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog-ի ներառման ուղիների թարմացում հին նախագծում Fileս . . . . . . . . . . . . . . . . . . . . . 65
Նախագծի կառավարում File Հիերարխիա . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Սովորույթի մանիպուլյացիա Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Իրականացումների կարգավորում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Աշխատանք բազմաթիվ իրականացումների հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Սարքի տարբերակների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Գլոբալ հաճախականության և սահմանափակման սահմանում Fileներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Verilog-ի և VHDL-ի կարգավորումներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Ատրիբուտների և դիրեկտիվների նշումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Ատրիբուտների նշումը SCOPE խմբագրիչի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Սահմանափակումներում ատրիբուտների նշումը File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Որոնում Fileս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Նույնականացնելով Files որոնելու համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Ֆիլտրում Files որոնման համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Որոնման սկիզբ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Որոնման արդյունքներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Արխիվացում Fileև նախագծեր . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Նախագծի արխիվացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի պատճենում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Գլուխ 5. Սահմանափակումների սահմանում
SCOPE խմբագրիչի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Սահմանափակումների ստեղծում FDC ձևանմուշ հրամանի միջոցով . . . . . . . . . . . . . . . . . . . . . . . 112
SCOPE սահմանափակումների նշումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Scope սահմանափակումների մուտքագրում և խմբագրում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Մուտքային և ելքային սահմանափակումների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Ստանդարտ մուտքային/ելքային հարթակների տեսակների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 TCL-ի օգտագործումը View SCOPE GUI-ի . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Սահմանափակումներ մուտքագրելու և խմբագրելու ուղեցույցներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Ժամանակային բացառությունների նշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Կեղծ ուղիների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Օբյեկտների որոնում Tcl find և expande-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find հրամանի կիրառումը հավաքածուներ սահմանելու համար . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Հավաքածուներ սահմանելու համար Tcl expand հրամանի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl արդյունքների որոնման և ընդլայնման ստուգում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 Tcl որոնման և ընդլայնման օգտագործումը խմբաքանակային ռեժիմում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Հավաքածուների օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Հավաքածուների սահմանման մեթոդների համեմատություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Հավաքածուների ստեղծում Tcl հրամանների միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 ViewՀավաքածուների մշակում և մանիպուլյացիա Tcl հրամաններով . . . . . . . . . . . . . . . . 150
SDC-ի փոխարկումը FDC-ի . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE խմբագրիչի օգտագործումը (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE սահմանափակումների մուտքագրում և խմբագրում (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE ժամանակային սահմանափակումների սահմանում (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Լռելյայն սահմանափակումների մուտքագրում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Ժամացույցների և ուղու սահմանափակումների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Մուտքային և ելքային սահմանափակումների սահմանում (ժառանգություն) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Կեղծ ուղիների սահմանում (ժառանգություն) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 6. Արդյունքների սինթեզում և վերլուծություն
Ձեր դիզայնի սինթեզը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Տրամաբանության սինթեզի իրականացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Ստուգման գրանցամատյան File Արդյունքներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewԳրանցամատյանի ստեղծումը և դրա հետ աշխատանքը File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Արդյունքների վերլուծություն՝ օգտագործելով գրանցամատյանը File Հաշվետվություններ . ...189 Դիտման պատուհանի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Հաղորդագրությունների մշակում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Հաղորդագրությունում արդյունքների ստուգում Viewըըըը... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Հաղորդագրությունների զտում հաղորդագրության մեջ Viewէր . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Հաղորդագրությունների զտում հրամանի տողից . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Հաղորդագրությունների զտման ավտոմատացում Tcl սկրիպտով . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Գրանցամատյան File Հաղորդագրությունների կառավարում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Կառավարման նախազգուշացումներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
«Շարունակել սխալի դեպքում» գործառույթի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 «Շարունակել սխալի դեպքում» գործառույթի օգտագործումը կոմպիլյացիայի կետերի սինթեզի համար . . . . . . . . . . . . . . . . . . . . . . . . 203
Գլուխ 7. Վերլուծություն HDL Analyst-ի և FSM-ի միջոցով Viewer
Աշխատանք սխեմատիկ գծապատկերի վրա Viewս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL վերլուծիչի տարբերակումը Viewս . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Բացելով Viewս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewՕբյեկտի հատկությունների որոշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Օբյեկտների ընտրությունը RTL/տեխնոլոգիայում Viewներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Աշխատանք բազմաշերտ սխեմաների հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Տեղաշարժ միջև Viewսխեմատիկ պատուհանում . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Սխեմայի սահմանում View Նախընտրություններ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows-ի կառավարում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Դիզայնի հիերարխիայի ուսումնասիրություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Դիզայնի հիերարխիայի անցում հիերարխիայի դիտարկչի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Թափանցիկ օրինակների օբյեկտների հիերարխիայի ուսումնասիրություն . . . . . . . . . . . . . . . . . . . . 223
Օբյեկտների որոնում . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Դիտարկում՝ HDL Analyst-ում օբյեկտներ գտնելու համար Viewներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Find-ի օգտագործումը հիերարխիկ և սահմանափակ որոնումների համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232 Wildcard-ի օգտագործումը Find հրամանի հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Որոնման ճշգրտման համար որոնման և ֆիլտրման համադրություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Որոնման միջոցով ելքային ցանցային ցուցակում որոնում կատարելը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Խաչաձև հետազոտություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Խաչաձև հետազոտություն RTL/տեխնոլոգիայի շրջանակներում View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Խաչաձև հետազոտություն RTL/Technology-ից View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Խաչաձև հետազոտություն տեքստի խմբագրիչի պատուհանից . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Խաչաձև հետազոտություն Tcl սկրիպտի պատուհանից . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Խաչաձև հետազոտություն FSM-ից Viewէ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Վերլուծություն HDL վերլուծիչ գործիքով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewԴիզայնի հիերարխիա և համատեքստ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Ընդլայնվող և ViewԿապերի ստեղծում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Սխեմատիկ հիերարխիայի հարթեցում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Հիշողության օգտագործման նվազագույնի հասցնելը դիզայնի վերլուծության ընթացքում . . . . . . . . . . . . . . . . . . . . . . . . . 267
Օգտագործելով FSM Viewէ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Գլուխ 8. Ժամանակի վերլուծություն
Ժամանակի վերլուծությունը սխեմատիկ պատկերում Viewս . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewԺամանակի տեղեկատվության ներմուծում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Ժամանակի տեղեկատվության մեկնաբանություն սխեմայում Viewս . . . . . . . . . . . . . . . . . . . . 275 Ժամացույցի ծառերի վերլուծություն աջ կողմում գծապատկերում View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 թ ViewԿրիտիկական ուղիների սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Բացասական թուլացման կառավարում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Ժամանակի հատուկ հաշվետվությունների ստեղծում STA-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Վերլուծության նախագծման սահմանափակումների կիրառումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Վերլուծության նախագծման սահմանափակումների կիրառման սցենարներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC-ի ստեղծում File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Օբյեկտների անունների ճիշտ օգտագործումը adc-ում File . . . . . . . . . . . . . . . . . . . . . . . . . 290 թ
Ավտոմատ սահմանափակումների կիրառումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Ավտոմատ սահմանափակումների արդյունքները . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Գլուխ 9. Բարձր մակարդակի օբյեկտների եզրակացություն
Սև արկղերի սահմանումը սինթեզի համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Սև արկղերի և մուտքի/ելքի ինստանսի ստեղծում Verilog-ում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Սև արկղի ժամանակային սահմանափակումների ավելացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Սև արկղի այլ ատրիբուտների ավելացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Վիճակային մեքենաների սահմանումը սինթեզի համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Վիճակային մեքենաների սահմանումը Verilog-ում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 FSM-ների նշումը ատրիբուտներով և դիրեկտիվներով . . . . . . . . . . . . . . . . . . . . . . . . . 308
Անվտանգ FSM-ների նշումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Ավտոմատ RAM-ի եզրակացություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-ի ատրիբուտներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Բլոկային օպերատիվ հիշողության եզրակացություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
RAM-ների նախնականացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ների նախնականացում Verilog-ում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ների նախնականացում VHDL-ում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Գլուխ 10. Դիզայնի մակարդակի օպտիմալացումների սահմանում
Օպտիմալացման խորհուրդներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Օպտիմալացման ընդհանուր խորհուրդներ . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ժամանակի օպտիմալացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
Վերաժամանակաչափում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Վերաժամանակաչափում Exampլե . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Վերաժամանակաչափման հաշվետվություն . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Օբյեկտների պահպանումը օպտիմալացումից . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 syn_keep-ի օգտագործումը պահպանման կամ վերարտադրման համար . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 Հիերարխիայի հարթեցման կառավարում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Հիերարխիայի պահպանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Ֆանաութի օպտիմալացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Ֆանաութի սահմանաչափերի սահմանում . ...348 Բուֆերացման և կրկնօրինակման կառավարում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Ռեսուրսների փոխանակում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Մուտք/ելքների տեղադրում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Վիճակային մեքենաների օպտիմալացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Վիճակային մեքենաների օպտիմալացման ժամանակի որոշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM Explorer-ի գործարկում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
Զոնդերի տեղադրում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Զոնդերի նշումը սկզբնաղբյուր կոդում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Զոնդերի ատրիբուտների ինտերակտիվ ավելացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Գլուխ 11. Կոմպիլյացիայի կետերի հետ աշխատելը
Կոմպիլյացիայի կետերի հիմունքներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 ԱդվանtagԿոմպիլյացիայի կետերի նախագծման սկզբունքներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Կոմպիլյացիայի կետերի տեսակներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Կոմպիլյացիայի կետերի սինթեզի հիմունքներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Կոմպիլյացիայի կետերի սահմանափակում Fileներ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Կոմպիլյացիայի կետերի սինթեզ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Կոմպիլյացիայի կետերի աճող սինթեզ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Կոմպիլյացիայի կետերի ժամանակային սահմանափակումների առաջային նշում . . . . . . . . . . . . . . . . . . 381
Կոմպիլյացիայի կետերի սինթեզ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Ձեռքով կոմպիլյացիայի կետերի հոսք . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Վերին մակարդակի սահմանափակումների ստեղծում File Կոմպիլյացիայի կետերի համար . . . . . . . . . . . . . . . . . . . 388 Ձեռքով կոմպիլյացիայի կետերի սահմանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Սահմանափակումների սահմանում կոմպիլյացիայի կետի մակարդակում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Կոմպիլյացիայի կետերի արդյունքների վերլուծություն . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Կոմպիլյացիայի կետերի օգտագործումը այլ գործառույթների հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Կոմպիլյացիայի կետերի համադրություն բազմամշակման հետ . . . . . . . . . . . . . . . . . . . . . . . . . 396
Աստիճանաբար վերասինթեզ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Կոմպիլյացիոն կետերի աստիճանաբար վերասինթեզ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Գլուխ 12. Աշխատանք IP մուտքագրման հետ
IP-ի ստեղծում SYNCore-ի միջոցով . ... . . . . . . 402 Բայթ-ակտիվացնող օպերատիվ հիշողության նշումը SYNCore-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 ROM-ների նշումը SYNCore-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Գումարող/հանող միավորների նշումը SYNCore-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Հաշվիչների նշումը SYNCore-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
Synopsys FPGA IP կոդավորման հոսքը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441-ից ավելիview Synopsys FPGA IP հոսքի . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Գաղտնագրում և վերծանում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Աշխատանք կոդավորված IP հասցեի հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

IP-ի կոդավորումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Սկրիպտի ելքային մեթոդի նշումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1735
Հիպերաղբյուրի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Ազդանշանների թելային անցկացում IP-ի նախագծային հիերարխիայի միջոցով . . . . . . . . . . . . . . . . 460
Գլուխ 13. Գործընթացների օպտիմալացում արտադրողականության համար
Փաթեթային ռեժիմի օգտագործումը . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Փաթեթային ռեժիմի գործարկումը նախագծում File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Աշխատանք Tcl սկրիպտների և հրամանների հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Զուգահեռ աշխատանքների քանակի սահմանում . ... . . . . . . . . . . . . . . . . 472 Ներքևից վերև սինթեզի իրականացում սկրիպտով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
Հոսքերի ավտոմատացում synhooks.tcl-ի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Գլուխ 14. Բազմամշակման կիրառումը
Բազմամշակում կոմպիլյացիոն կետերով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
Գլուխ 15. Միկրոսեմիական դիզայնի օպտիմալացում
Միկրոսեմիքսերի դիզայնի օպտիմալացում . ... . . . 488 Աշխատանք Radhard Designs-ի հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Syn_radhardlevel-ի նշումը սկզբնական կոդում . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 LO
Գլուխ 16. Աշխատանք սինթեզի արդյունքի հետ
Տեղեկատվության փոխանցում P&R գործիքներին . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Պինների տեղադրության նշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Միկրո-կիսա-ավտոբուսային միացքների տեղադրության նշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Մակրոների և գրանցամատյանների տեղադրության նշում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Մատակարարին հատուկ արդյունքի ստեղծում . ... . . 496
Գլուխ 17. Հետսինթեզային գործողությունների կատարում
Սինթեզից հետո P&R-ի ավտոմատ իրականացում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Աշխատանք Identify գործիքների հետ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Գործարկում Synplify Pro գործիքից . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Identify-ի գործարկման հետ կապված խնդիրների լուծում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Identify գործիքի օգտագործում . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Կոմպիլյացիայի կետերի օգտագործումը Identification գործիքի միջոցով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Մոդելավորում VCS գործիքով . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

ԳԼՈՒԽ 1
Ներածություն
Synplify Pro® ծրագրաշարի այս ներածությունը նկարագրում է հետևյալը.
· Synopsys FPGA և նախատիպերի ստեղծման արտադրանք, էջ 16 · Փաստաթղթի շրջանակը, էջ 21 · Սկսնակների համար, էջ 22 · Օգտագործողի ինտերֆեյսըview, էջ 24

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 1. Ներածություն

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք
Հետևյալ նկարը ցույց է տալիս Synopsys FPGA և նախատիպերի ընտանիքը։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք

Գլուխ 1. Ներածություն

FPGA ներդրման գործիքներ
Synplify Pro և Synplify Premier արտադրանքները RTL սինթեզի գործիքներ են, որոնք հատուկ նախագծված են FPGA-ների (դաշտային ծրագրավորվող դարպասային զանգվածներ) և CPLD-ների (բարդ ծրագրավորվող տրամաբանական սարքեր) համար։

Synplify Pro Synthesis ծրագրակազմ
Synplify Pro FPGA սինթեզի ծրագիրը դե ֆակտո արդյունաբերական ստանդարտ է բարձր արդյունավետությամբ, մատչելի FPGA նախագծեր ստեղծելու համար: Դրա եզակիությունը
Վարքի արդյունահանման սինթեզի տեխնոլոգիայի® (BEST) ալգորիթմներ, կատարում են
բարձր մակարդակի օպտիմալացումներ՝ նախքան RTL կոդը որոշակի FPGA տրամաբանության մեջ սինթեզելը: Այս մոտեցումը թույլ է տալիս ապահովել գերազանց օպտիմալացումներ FPGA-ում, արագ աշխատանքային ժամանակներ և շատ մեծ նախագծեր մշակելու հնարավորություն: Synplify Pro ծրագիրը աջակցում է VHDL և Verilog լեզվական կառուցվածքների վերջին տարբերակներին, ներառյալ SystemVerilog-ը և VHDL 2008-ը: Գործիքը տեխնոլոգիապես անկախ է, ինչը թույլ է տալիս արագ և հեշտ վերաուղղորդում կատարել FPGA սարքերի և մատակարարների միջև մեկ նախագծային նախագծից:

Synplify Premier Synthesis Software
Synplify Premier ֆունկցիոնալությունը Synplify Pro գործիքի գերբազմություն է, որը ապահովում է FPGA ներդրման և վրիպազերծման համար անհրաժեշտ միջավայրը: Այն ներառում է գործիքների և տեխնոլոգիաների համապարփակ փաթեթ առաջադեմ FPGA դիզայներների համար, ինչպես նաև ծառայում է որպես սինթեզի շարժիչ ASIC նախատիպերի համար, որոնք ուղղված են միայնակ FPGA-ի վրա հիմնված նախատիպերին:
Synplify Premier արտադրանքը առաջարկում է ինչպես FPGA նախագծողներին, այնպես էլ ASIC նախատիպերներին, որոնք ուղղված են մեկ FPGA-ների վրա՝ օգտագործելով նախագծման իրականացման և վրիպազերծման ամենաարդյունավետ մեթոդը: Նախագծման իրականացման առումով այն ներառում է ժամանակի փակման, տրամաբանության ստուգման, IP օգտագործման, ASIC համատեղելիության և DSP իրականացման ֆունկցիոնալություն, ինչպես նաև FPGA մատակարարի back-end գործիքների հետ սերտ ինտեգրում: Վրիպազերծման տեսանկյունից այն ապահովում է FPGA-ների համակարգային ստուգում, որը զգալիորեն արագացնում է վրիպազերծման գործընթացը, ինչպես նաև ներառում է արագ և աստիճանական մեթոդ՝ դժվարամատչելի նախագծային խնդիրները գտնելու համար:

Synopsys FPGA գործիքի առանձնահատկությունները
Այս աղյուսակը տարբերակում է Synplify Pro, Synplify, Synplify Premier և Synplify Premier with Design Planner արտադրանքների հիմնական ֆունկցիոնալությունը։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 1. Ներածություն

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք

Synplify Synplify Pro

Կատարում

Վարքագծի արդյունահանման սինթեզ

Տեխնոլոգիա® (BESTTM)

Վաճառողի կողմից ստեղծված միջուկ/IP

Աջակցություն (որոշակի տեխնոլոգիաներ)

FSM կոմպիլյատոր

FSM Explorer

Դարպասային ժամացույցի փոխակերպում

Գրանցամատյանի խողովակաշարի ստեղծում

Գրանցման վերաչափում

SCOPE® սահմանափակման մուտքագրում

Բարձր հուսալիության հատկանիշներ

Ինտեգրված տեղ-և-երթուղի

Վերլուծություն

HDL վերլուծաբան®

Տարբերակ

Ժամանակի վերլուծիչ

Կետ առ կետ

FSM Viewer

Խաչաձև զոնդավորում

Զոնդավորման կետի ստեղծում

Identify® գործիքակազմ

Նույնականացնել վրիպազերծիչը

Հզորության վերլուծություն (SAIF)

Ֆիզիկական ձևավորում

Նախագծման պլան File

Լոգիկայի վերագրումը տարածաշրջաններին

Սինպլիֆայ Պրեմիեր
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք

Գլուխ 1. Ներածություն

Տարածքի գնահատում և տարածաշրջանի տարողունակություն, Pin-ի նշանակում, Ֆիզիկական օպտիմալացումներ, Ֆիզիկական սինթեզ, Ֆիզիկական վերլուծաբան, Synopsys DesignWare® Foundation գրադարան, Գործողության ժամանակի հիերարխիկ դիզայն, Բարելավված օպտիմալացում, Արագ սինթեզ, Բազմամշակում, Սխալի դեպքում կոմպիլյացիա, Թիմային դիզայն, Խառը լեզվի դիզայն, Կոմպիլյացիայի կետերի հիերարխիկ դիզայն, Իրական խմբաքանակային ռեժիմ (միայն լողացող լիցենզիաներ), GUI, Խմբաքանակային ռեժիմ, P&R, P&R տվյալների հետադարձ նշում, Ֆորմալ ստուգում

Synplify Synplify Pro

xxxx

–

Ինտեգրացիայի նույնականացում

Սահմանափակ

Սինպլիֆայ Պրեմիեր
xxx
xxxxx
xxxx
x
x Լոգիկայի սինթեզի ռեժիմ x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Լոգիկայի սինթեզի ռեժիմ
x

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 1. Ներածություն

Synopsys FPGA և նախատիպերի ստեղծման արտադրանք

P&R տվյալների նախագծման միջավայրի տեքստային խմբագրիչի հետադարձ ծանոթագրություն View Դիտման պատուհան, հաղորդագրությունների պատուհան, Tcl պատուհան, բազմակի իրականացումներ, մատակարարի տեխնոլոգիայի աջակցություն, նախատիպերի ստեղծման հնարավորություններ, աշխատանքային ժամանակի հնարավորություններ, կոմպիլյացիայի կետեր, դարպասային ժամացույցի փոխակերպում, կոմպիլյացիա սխալի դեպքում

Synplify Synplify Pro

Սինպլիֆայ Պրեմիեր
xxxxx Ընտրված է
xxxx

Synplify Premier DP
x
xxxxx Ընտրված է
xxxx

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Փաստաթղթի շրջանակը

Գլուխ 1. Ներածություն

Փաստաթղթի շրջանակը
Ստորև բացատրվում է այս փաստաթղթի շրջանակը և նախատեսված լսարանը։

Փաստաթղթերի հավաքածու
Այս օգտագործողի ուղեցույցը փաստաթղթերի հավաքածուի մի մասն է, որը ներառում է տեղեկատու ձեռնարկ և ձեռնարկ: Այն նախատեսված է հավաքածուի մյուս փաստաթղթերի հետ օգտագործելու համար: Այն կենտրոնանում է Synopsys FPGA ծրագրակազմի օգտագործման նկարագրության վրա՝ բնորոշ առաջադրանքներ կատարելու համար: Սա ենթադրում է հետևյալը.
· Օգտագործողի ուղեցույցը բացատրում է միայն տիպիկ առաջադրանքներ կատարելու համար անհրաժեշտ տարբերակները
նկարագրված է ձեռնարկում։ Այն չի նկարագրում բոլոր հասանելի հրամաններն ու տարբերակները։ Հրամանների բոլոր տարբերակների և շարահյուսության ամբողջական նկարագրությունների համար դիմեք վերևում գտնվող օգտագործողի ինտերֆեյսին։view գլուխ Synopsys FPGA սինթեզի հղման ձեռնարկում։
· Օգտագործողի ուղեցույցը պարունակում է առաջադրանքի վրա հիմնված տեղեկատվություն: Բաշխման համար
Տեղեկատվության կազմակերպման մասին տեղեկությունների համար տե՛ս «Օգնություն ստանալը» բաժինը 22-րդ էջում։

Հանդիսատես
Synplify Pro ծրագրային գործիքը նախատեսված է FPGA համակարգերի մշակողների համար: Ենթադրվում է, որ դուք տեղյակ եք հետևյալից.
· Դիզայնի սինթեզ · RTL · FPGA-ներ · Verilog/VHDL

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 1. Ներածություն

Սկսել

Սկսել
Այս բաժինը ցույց է տալիս, թե ինչպես սկսել Synopsys FPGA սինթեզի ծրագրաշարի օգտագործումը։ Այն նկարագրում է հետևյալ թեմաները, բայց չի փոխարինում տեղադրման հրահանգներում լիցենզավորման և տեղադրման վերաբերյալ տեղեկատվությանը։
· Ծրագրային ապահովման մեկնարկը, էջ 22 · Օգնություն ստանալը, էջ 22

Ծրագրային ապահովման գործարկում
1. Եթե դեռ չեք արել դա, տեղադրեք Synopsys FPGA սինթեզի ծրագիրը՝ համաձայն տեղադրման հրահանգների։
2. Գործարկեք ծրագիրը։
Եթե աշխատում եք Windows հարթակի վրա, ընտրեք
Ծրագրեր->Սինոփսիս->Արտադրանքի տարբերակը «Սկիզբ» կոճակից։
Եթե աշխատում եք UNIX հարթակի վրա, մուտքագրեք համապատասխան հրամանը։
հրամանը հրամանի տողում.
synplify_pro
· Հրամանը գործարկում է սինթեզի գործիքը և բացում է «Նախագիծ» պատուհանը։ Եթե
Եթե դուք նախկինում գործարկել եք ծրագիրը, պատուհանը կցուցադրի նախորդ նախագիծը: Ինտերֆեյսի մասին լրացուցիչ տեղեկությունների համար տե՛ս Վերևում գտնվող օգտագործողի ինտերֆեյսը:view Տեղեկատվական ձեռնարկի գլուխը։

Օգնություն ստանալը
Նախքան Synopsys-ի աջակցության ծառայությանը զանգահարելը, ծանոթացեք փաստաթղթավորված տեղեկատվությանը: Դուք կարող եք տեղեկատվությանը մուտք գործել առցանց՝ «Օգնություն» ցանկից, կամ դիտել PDF տարբերակը: Հետևյալ աղյուսակը ցույց է տալիս, թե ինչպես է կազմակերպված տեղեկատվությունը:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Սկսել
Օգնության համար… Ծրագրային ապահովման գործառույթների օգտագործումը Ինչպես…
Հոսքի տեղեկատվություն
Սխալի հաղորդագրություններ Լիցենզավորում Ատրիբուտներ և դիրեկտիվներ Սինթեզի առանձնահատկություններ Լեզու և շարահյուսություն Tcl շարահյուսություն Tcl սինթեզի հրամաններ Արտադրանքի թարմացումներ

Գլուխ 1. Ներածություն
Տեսեք… Synopsys FPGA Synthesis-ի օգտագործողի ուղեցույցը Synopsys FPGA Synthesis-ի օգտագործողի ուղեցույցը, հավելվածի նշումները աջակցության վերաբերյալ web կայքի Synopsys FPGA Synthesis օգտագործողի ուղեցույց, հավելվածի նշումներ աջակցության վերաբերյալ web կայքի առցանց օգնություն (ընտրեք Օգնություն -> Սխալի հաղորդագրություններ) Synopsys SolvNet Webկայք՝ Synopsys FPGA սինթեզի հղման ձեռնարկ, Synopsys FPGA սինթեզի հղման ձեռնարկ, Synopsys FPGA սինթեզի հղման ձեռնարկ, Առցանց օգնություն (ընտրեք Օգնություն->Tcl Օգնություն), Synopsys FPGA սինթեզի հղման ձեռնարկ, Synopsys FPGA սինթեզի հղման ձեռնարկ (Web մենյուի հրամաններ)

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 1. Ներածություն

Օգտվողի միջերեսն ավարտված էview

Օգտվողի միջերեսն ավարտված էview
Օգտագործողի ինտերֆեյսը (UI) բաղկացած է գլխավոր պատուհանից, որը կոչվում է «Նախագիծ» viewև մասնագիտացված պատուհաններ կամ views տարբեր առաջադրանքների համար: Յուրաքանչյուր գործառույթի մանրամասների համար տե՛ս Գլուխ 2-ը՝ Օգտագործողի ինտերֆեյսը:view Synopsys FPGA սինթեզի հղման ձեռնարկից։

Synplify Pro ինտերֆեյս

Կոճակների վահանակ

Գործիքների վահանակների նախագիծ view

Կարգավիճակ

Իրականացման արդյունքներ view

Մուտքի ներդիրներ views

Tcl սկրիպտ/հաղորդագրությունների պատուհանի LO

Watch Window

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

ԳԼՈՒԽ 2
FPGA սինթեզի նախագծման հոսքեր
Այս գլուխը նկարագրում է տրամաբանական սինթեզի նախագծման հոսքը, էջ 26-ում։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր

Լոգիկայի սինթեզի նախագծման հոսք

Synopsys FPGA գործիքները սինթեզում են տրամաբանությունը՝ նախ RTL աղբյուրը կոմպիլացնելով տեխնոլոգիայից անկախ տրամաբանական կառուցվածքների մեջ, ապա օպտիմալացնելով և համապատասխանեցնելով տրամաբանությունը տեխնոլոգիայից կախված ռեսուրսներին։ Լոգիկայի սինթեզից հետո գործիքը ստեղծում է մատակարարին հատուկ ցանցային ցանկ և սահմանափակում։ file որոնք կարող եք օգտագործել որպես մուտքային տվյալներ տեղակայման և երթուղու (P&R) գործիքի համար։
Հետևյալ նկարը ցույց է տալիս տրամաբանական սինթեզի համար օգտագործվող փուլերն ու գործիքները, ինչպես նաև որոշ հիմնական մուտքային և ելքային տվյալներ: Այս հոսքի համար կարող եք օգտագործել Synplify Pro սինթեզի ծրագիրը: Ինտերակտիվ ժամանակային վերլուծությունը կամավոր է: Չնայած հոսքը ցույց է տալիս մատակարարի սահմանափակումը fileորպես P&R գործիքի ուղղակի մուտքային տվյալներ, դուք պետք է ավելացնեք սրանք files դեպի սև արկղերի ժամանակագրման սինթեզի նախագիծը։

Synopsys FPGA գործիք

RTL

RTL հավաքածու

FDC

Լոգիկայի սինթեզ

Սինթեզված ցանցային ցուցակ Սինթեզի սահմանափակումներ Մատակարարի սահմանափակումներ
Վաճառողի գործիք
Տեղ և երթուղի

Լոգիկայի սինթեզի ընթացակարգ

Նախագծման հոսքի համար՝ քայլ առ քայլ հրահանգներով, որոնք հիմնված են կոնկրետ դիզայնի վրա

տվյալներ, ներբեռնեք ձեռնարկը webկայք։ Հետևյալ քայլերը ամփոփում են

դիզայնի սինթեզի ընթացակարգը, որը նաև պատկերված է

հետևյալ ցուցանիշը։

1. Ստեղծեք նախագիծ:

2. Ավելացրեք աղբյուրը files նախագծին:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի նախագծման հոսք

Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր

3. Սահմանեք դիզայնի ատրիբուտները և սահմանափակումները։
4. Սահմանեք իրականացման տարբերակները «Իրականացման տարբերակներ» երկխոսության պատուհանում:
5. Սեղմեք «Գործարկել»՝ տրամաբանական սինթեզը գործարկելու համար։
6. Վերլուծեք արդյունքները՝ օգտագործելով այնպիսի գործիքներ, ինչպիսին է գրանցամատյանը file, HDL Analyst-ի սխեմատիկ պատկերը views, հաղորդագրությունների պատուհանը և դիտարկման պատուհանը։
Դիզայնն ավարտելուց հետո կարող եք օգտագործել արդյունքը files՝ մատակարարի գործիքով գործարկելու «տեղադրիր և երթուղի» գործառույթը և ներդնելու FPGA-ն։
Հետևյալ նկարը ցույց է տալիս հոսքի հիմնական քայլերը.

Ստեղծել նախագիծ
Ավելացնել աղբյուր Files
Սահմանել սահմանափակումներ
Սահմանել Ընտրանքներ
Գործարկեք ծրագրաշարը
Վերլուծեք արդյունքները։ Նպատակներին չե՞ք հասել։
Այո, տեղ և երթուղի

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր

Լոգիկայի սինթեզի նախագծման հոսք

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

ԳԼՈՒԽ 3
Մուտքագրման նախապատրաստում
Երբ դուք սինթեզում եք դիզայն, դուք պետք է ստեղծեք երկու տեսակի files: HDL fileորոնք նկարագրում են ձեր դիզայնը և նախագիծը fileդիզայնը կառավարելու համար։ Այս գլուխը նկարագրում է դրանք կարգավորելու ընթացակարգերը fileև նախագիծը։ Այն ներառում է հետևյալը.
· HDL աղբյուրի կարգավորում Files, 30-րդ էջում · Խառը լեզվական աղբյուրի օգտագործումը Files, էջ 44 · Ինկրեմենտալ կոմպիլյատորի օգտագործումը, էջ 49 · Կառուցվածքային Verilog Flow-ի օգտագործումը, էջ 51 · Սահմանափակման հետ աշխատելը Files, էջ 53

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

HDL աղբյուրի կարգավորում Files
Այս բաժինը նկարագրում է, թե ինչպես կարգավորել ձեր աղբյուրը fileներ; նախագիծ file կարգավորումը նկարագրված է «Նախագծի կարգավորում» բաժնում Files, էջ 58-ում։ Աղբյուր files-ը կարող է լինել Verilog-ում կամ VHDL-ում։ Կառուցվածքավորման վերաբերյալ տեղեկությունների համար fileՍինթեզի համար դիմեք տեղեկատու ձեռնարկին։ Այս բաժինը քննարկում է հետևյալ թեմաները՝
· HDL աղբյուրի ստեղծում Files, էջ 30 · Համատեքստի օգնության խմբագրիչի օգտագործումը, էջ 32 · HDL աղբյուրի ստուգում Files, 34-րդ էջում · HDL աղբյուրի խմբագրում Fileներկառուցված տեքստային խմբագրիչով, էջ 35 · Արտաքին տեքստային խմբագրիչի օգտագործում, էջ 41 · Խմբագրման պատուհանի նախընտրությունների կարգավորում, էջ 39 · Verilog գրադարանի համար գրադարանային ընդլայնումների օգտագործում Files, էջ 42

HDL աղբյուրի ստեղծում Files
Այս բաժինը նկարագրում է, թե ինչպես օգտագործել ներկառուցված տեքստային խմբագրիչը՝ սկզբնաղբյուր ստեղծելու համար։ fileս, բայց չի մանրամասնում, թե ինչ է fileպարունակել։ Մանրամասների համար, թե ինչ կարող եք և ինչ չեք կարող ներառել, ինչպես նաև մատակարարի մասին տեղեկատվության համար տե՛ս Հղման ձեռնարկը։ Եթե արդեն ունեք աղբյուր files, դուք կարող եք օգտագործել տեքստային խմբագրիչը՝ շարահյուսությունը ստուգելու կամ խմբագրելու համար file (տե՛ս HDL աղբյուրի ստուգումը) Files, էջ 34-ում և HDL աղբյուրի խմբագրում Fileներկառուցված տեքստային խմբագրիչով, 35-րդ էջում)։
Դուք կարող եք օգտագործել Verilog կամ VHDL որպես ձեր աղբյուր fileս. Այն files-ը ունեն v (Verilog) կամ vhd (VHDL) file համապատասխանաբար ընդլայնումներ: Կարող եք օգտագործել Verilog և VHDL fileնույն դիզայնով։ Verilog-ի և VHDL մուտքագրման համադրություն օգտագործելու մասին տեղեկությունների համար fileներ, տե՛ս Խառը լեզվական աղբյուրի օգտագործումը Files, էջ 44։
1. Նոր աղբյուր ստեղծել file կամ սեղմեք HDL-ի վրա file պատկերակ ( ) կամ կատարեք հետևյալը՝
Ընտրել File->Նոր կամ սեղմեք Ctrl-n:
«Նոր» երկխոսության պատուհանում ընտրեք աղբյուրի տեսակը file դուք ուզում եք ստեղծել,
Verilog կամ VHDL: Նշենք, որ դուք կարող եք օգտագործել համատեքստի օգնության խմբագրիչը Verilog դիզայնների համար, որոնք աղբյուրում պարունակում են SystemVerilog կոնստրուկտներ:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

fileԼրացուցիչ տեղեկությունների համար տե՛ս «Համատեքստի օգնության խմբագրիչի օգտագործումը» բաժինը 32-րդ էջում։
Եթե օգտագործում եք Verilog 2001 կամ SystemVerilog ձևաչափը, համոզվեք, որ միացրել եք Verilog 2001 կամ System Verilog տարբերակը, նախքան սինթեզը գործարկելը (Նախագիծ->Իրականացման տարբերակներ->Verilog ներդիր): Verilog-ի լռելյայն տարբերակը file Նոր նախագծերի ձևաչափը SystemVerilog է։

Մուտքագրեք անունը և գտնվելու վայրը դրա համար file և սեղմեք OK: Դատարկ խմբագրում
Բացվում է պատուհան՝ ձախ կողմում տողերի համարներով։
2. Մուտքագրեք աղբյուրի տեղեկատվությունը պատուհանում կամ կտրեք և տեղադրեք այն: Տես՝ HDL աղբյուրի խմբագրում Fileներկառուցված տեքստային խմբագրիչով, 35-րդ էջում՝ «Խմբագրում» պատուհանում աշխատելու վերաբերյալ լրացուցիչ տեղեկությունների համար։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

Լավագույն սինթեզի արդյունքների համար ստուգեք Հղման ձեռնարկը և համոզվեք, որ արդյունավետորեն օգտագործում եք առկա կոնստրուկտները, մատակարարին հատուկ ատրիբուտներն ու դիրեկտիվները։
3. Խնայիր file ընտրելով File->Պահպանել կամ Պահպանել պատկերակը ( ):
Երբ դուք ստեղծել եք աղբյուր file, կարող եք ստուգել, որ ունեք ճիշտ շարահյուսություն, ինչպես նկարագրված է HDL աղբյուրի ստուգում բաժնում։ Files, էջ 34։

Համատեքստի օգնության խմբագրիչի օգտագործումը
Երբ դուք ստեղծում կամ բացում եք Verilog դիզայն file, օգտագործեք պատուհանի ներքևի մասում ցուցադրվող «Համատեքստային օգնություն» կոճակը՝ աղբյուրի Verilog/SystemVerilog կոնստրուկտներով կոդավորելու համար։ file կամ Tcl սահմանափակման հրամաններ ձեր Tcl-ի մեջ file.
Համատեքստի օգնության խմբագրիչն օգտագործելու համար՝
1. Սեղմեք «Համատեքստային օգնություն» կոճակը՝ այս տեքստային խմբագրիչը ցուցադրելու համար:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

2. Երբ պատուհանի ձախ կողմում ընտրում եք կոնստրուկտ, ցուցադրվում է կոնստրուկտի առցանց օգնության նկարագրությունը: Եթե ընտրված կոնստրուկտի համար այս գործառույթը միացված է, ապա պատուհանի վերևում ցուցադրվում է առցանց օգնության թեման, իսկ ներքևում՝ այդ կոնստրուկտի համար նախատեսված ընդհանուր կոդը կամ հրամանի ձևանմուշը:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

3. «Տեղադրել ձևանմուշ» կոճակը նույնպես միացված է: Երբ սեղմում եք «Տեղադրել ձևանմուշ» կոճակը, ձևանմուշի պատուհանում ցուցադրված կոդը կամ հրամանը տեղադրվում է ձեր file կուրսորի տեղում։ Սա թույլ է տալիս հեշտությամբ տեղադրել կոդը կամ հրամանը և փոփոխել այն՝ սինթեզվող դիզայնի համար։
4. Եթե ցանկանում եք պատճենել ձևանմուշի միայն մասերը, ընտրեք այն կոդը կամ հրամանը, որը ցանկանում եք տեղադրել, և սեղմեք «Պատճենել»։ Այնուհետև կարող եք այն տեղադրել ձեր file.

HDL աղբյուրի ստուգում Files

Ծրագիրը ավտոմատ կերպով ստուգում է ձեր HDL աղբյուրը files-ը, երբ այն կոմպիլացնում է դրանք, բայց եթե ցանկանում եք ստուգել ձեր սկզբնական կոդը սինթեզից առաջ, օգտագործեք հետևյալ ընթացակարգը: Սինթեզի ծրագրում կան երկու տեսակի ստուգումներ, որոնք դուք կատարում եք՝ սինթեզ և սինթեզ:

1. Ընտրեք աղբյուրը fileդուք ուզում եք ստուգել։
Բոլոր աղբյուրները ստուգելու համար fileնախագծում, հանեք բոլորի ընտրությունը fileի մեջ
նախագծերի ցանկը և համոզվեք, որ դրանցից ոչ մեկը files-ը բաց են ակտիվ պատուհանում։ Եթե ունեք ակտիվ աղբյուր file, ծրագիրը ստուգում է միայն ակտիվը file.
Մեկը ստուգելու համար file, բացիր file հետ File-> Բացեք կամ կրկնակի սեղմեք
file «Նախագիծ» պատուհանում։ Եթե ունեք մեկից ավելի file բացեք և ցանկանում եք ստուգել դրանցից միայն մեկը, տեղադրեք կուրսորը համապատասխան տեղում file պատուհանը՝ համոզվելու համար, որ դա ակտիվ պատուհանն է։

2. Շարահյուսությունը ստուգելու համար ընտրեք Run->Syntax Check կամ սեղմեք Shift+F7:

Ծրագիրը հայտնաբերում է շարահյուսական սխալներ, ինչպիսիք են սխալ բանալի բառերը և կետադրությունը, և հաղորդում է բոլոր սխալները առանձին գրանցամատյանում։ file (syntax.log): Եթե սխալներ չեն հայտնաբերվում, սինտաքսի հաջող ստուգման մասին հաղորդվում է այս ֆայլի ներքևում: file.

3. Սինթեզի ստուգում իրականացնելու համար ընտրեք Run->Synthesis Check կամ սեղմեք Shift+F8:

Ծրագիրը հայտնաբերում է սարքավորումների հետ կապված սխալներ, ինչպիսիք են սխալ կոդավորված

ֆլիպ-ֆլոպեր և հայտնում է ցանկացած սխալի մասին առանձին գրանցամատյանում file (շարահյուսություն.լոգ): Եթե կա

սխալներ չկան, շարահյուսության հաջող ստուգման մասին հաղորդվում է այս գրառման ներքևում։

file.

4. Վերview սխալները՝ բացելով syntax.log ֆայլը file երբ հուշում ստանաք, օգտագործեք «Գտնել» գործառույթը՝ սխալի հաղորդագրությունը գտնելու համար (փնտրեք @E): Կրկնակի սեղմեք

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

5 նիշանոց սխալի կոդ կամ սեղմեք հաղորդագրության տեքստի վրա և սեղմեք F1՝ սխալի հաղորդագրության առցանց օգնությունը ցուցադրելու համար։
5. Գտեք սխալի համար պատասխանատու կոդի այն մասը՝ syntax.log ֆայլում հաղորդագրության տեքստի վրա կրկնակի սեղմելով։ fileՏեքստի խմբագրիչի պատուհանը բացում է համապատասխան կոդը file և ընդգծում է սխալի պատճառ հանդիսացած կոդը։
6. Կրկնեք 4-րդ և 5-րդ քայլերը, մինչև բոլոր շարահյուսական և սինթեզի սխալները շտկվեն։
Հաղորդագրությունները կարող են դասակարգվել որպես սխալներ, նախազգուշացումներ կամ նշումներ։view բոլոր հաղորդագրությունները և շտկել ցանկացած սխալ։ Զգուշացումները սխալներից պակաս լուրջ են, բայց դուք պետք է կարդաք և հասկանաք դրանք, նույնիսկ եթե չեք շտկում դրանք բոլորը։ Նշումները տեղեկատվական են և կարիք չունեն շտկելու դրանք։

HDL աղբյուրի խմբագրում Fileներկառուցված տեքստային խմբագրիչով
Ներկառուցված տեքստային խմբագրիչը հեշտացնում է ձեր HDL ելակետային կոդի ստեղծումը, view կամ խմբագրեք այն, երբ անհրաժեշտ է շտկել սխալները: Եթե ցանկանում եք օգտագործել արտաքին տեքստային խմբագրիչ, տե՛ս «Արտաքին տեքստային խմբագրիչի օգտագործումը» բաժինը 41-րդ էջում:
1. Աղբյուրը բացելու համար կատարեք հետևյալներից մեկը file համար viewներդնում կամ խմբագրում՝
Առաջինը ավտոմատ կերպով բացելու համար file սխալներով ցանկում սեղմեք F5:
Հատուկ բացելու համար file, կրկնակի սեղմեք դրա վրա file «Նախագծի» պատուհանում կամ
օգտագործել File-> Բացեք (Ctrl-o) և նշեք աղբյուրը file.
Տեքստի խմբագրիչի պատուհանը բացվում է և ցուցադրում է աղբյուրը fileԳծերը համարակալված են։ Հիմնաբառերը կապույտ են, իսկ մեկնաբանությունները՝ կանաչ։ Տողերի արժեքները՝ կարմիր։ Եթե ցանկանում եք փոխել այս գույները, տե՛ս «Խմբագրման պատուհանի նախընտրությունների կարգավորում» բաժինը 39-րդ էջում։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

2. Խմբագրելու համար file, մուտքագրեք անմիջապես պատուհանում։
Այս աղյուսակը ամփոփում է ձեր կողմից օգտագործվող տարածված խմբագրման գործողությունները: Կարող եք նաև օգտագործել ստեղնաշարի կարճ ստեղները հրամանների փոխարեն:

Դեպի…

Կատարել…

Կտրել, պատճենել և տեղադրել։ Ընտրեք հրամանը ելնող պատուհանից (սեղմած պահեք չեղարկել կամ կրկնել գործողությունը մկնիկի աջ կոճակով) կամ Խմբագրել ցանկից։

Գնալ դեպի որոշակի գիծ

Սեղմեք Ctrl-g կամ ընտրեք Խմբագրել->Գնալ, մուտքագրեք տողի համարը և սեղմեք OK:

Գտնել տեքստը

Սեղմեք Ctrl-f կամ ընտրեք Խմբագրել -> Գտնել: Մուտքագրեք այն տեքստը, որը ցանկանում եք գտնել, և սեղմեք Լավ:

Փոխարինել տեքստը

Սեղմեք Ctrl-h կամ ընտրեք Խմբագրել->Փոխարինել: Մուտքագրեք այն տեքստը, որը ցանկանում եք գտնել, և այն տեքստը, որով ցանկանում եք այն փոխարինել: Սեղմեք Լավ:

Լրացրեք բանալի բառը

Մուտքագրեք բավարար քանակությամբ նիշեր՝ բանալի բառը եզակիորեն նույնականացնելու համար, և սեղմեք Esc:

Տեքստի նահանջ աջ կողմում Ընտրեք բլոկը և սեղմեք Tab: Տեքստի նահանջ ձախ կողմում LSO Ընտրեք բլոկը և սեղմեք Shift-Tab:

Մեծատառի անցնել։ Ընտրեք տեքստը, այնուհետև ընտրեք Խմբագրել->Ավելի մանրամասն ->Մեծատառ կամ սեղմեք Ctrl-Shift-u։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Դեպի… Փոխել փոքրատառի
Խմբագրել սյուները

Կատարել…
Ընտրեք տեքստը, այնուհետև ընտրեք Խմբագրել->Ավելի մանրամասն ->Փոքրատառ կամ սեղմեք Ctrl-u:
Տեղադրեք կուրսորը մեկնաբանության տեքստի սկզբում և ընտրեք Խմբագրել->Ընդլայնված->Մեկնաբանության կոդ կամ սեղմեք Alt-c:
Սեղմեք Alt և օգտագործեք մկնիկի ձախ կոճակը՝ սյունը ընտրելու համար: Որոշ հարթակներում դուք պետք է օգտագործեք այն ստեղնը, որին համապատասխան է Alt ֆունկցիոնալությունը, օրինակ՝ Meta կամ Diamond ստեղնը:

3. PDF փաստաթղթի որևէ հատված կտրելու և տեղադրելու համար ընտրեք T-աձև տեքստի ընտրության պատկերակը, նշեք ձեզ անհրաժեշտ տեքստը և պատճենեք ու տեղադրեք այն ձեր file«Տեքստի ընտրություն» պատկերակը թույլ է տալիս ընտրել փաստաթղթի մասերը։
4. Ձեր էջանիշները ստեղծելու և դրանցով աշխատելու համար file, տե՛ս հետևյալ աղյուսակը։
Էջանիշները երկար նավարկելու հարմար միջոց են files կամ կոդի այն կետերին անցնելու համար, որոնց հաճախ եք հղում անում: Այս գործողությունների համար կարող եք օգտագործել խմբագրման գործիքագոտու պատկերակները: Եթե չեք տեսնում խմբագրման գործիքագոտին ձեր պատուհանի աջ ծայրում, չափափոխեք մյուս գործիքագոտիներից մի քանիսի չափսը:

Դեպի… Տեղադրեք էջանիշ
Ջնջել էջանիշը
Ջնջել բոլոր էջանիշները

Կատարել…
Սեղմեք տողի ցանկացած տեղում, որը ցանկանում եք ավելացնել էջանիշներին: Ընտրեք Խմբագրել->Փոխարկել էջանիշները, սեղմեք Ctrl-F2 կամ ընտրեք Խմբագրման գործիքագոտու առաջին պատկերակը: Տողի համարը ընդգծվում է՝ ցույց տալու համար, որ այդ տողի սկզբում կա էջանիշ:
Սեղմեք էջանիշով տողի ցանկացած մասում: Ընտրեք Խմբագրել->Փոխարկել էջանիշները, սեղմեք Ctrl-F2 կամ ընտրեք Խմբագրել գործիքագոտու առաջին պատկերակը: Էջանիշը ջնջելուց հետո տողի համարը այլևս չի ընդգծվում:
Ընտրեք Խմբագրել->Ջնջել բոլոր էջանիշները, սեղմեք Ctrl-Shift-F2 կամ ընտրեք Խմբագրել գործիքագոտու վերջին պատկերակը: Էջանիշները ջնջելուց հետո տողերի համարները այլևս չեն ընդգծվում:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

Դեպի…
Նավարկել file օգտագործելով էջանիշեր

Կատարել…
Օգտագործեք «Խմբագրել» ցանկի «Հաջորդ էջանիշ» (F2) և «Նախորդ էջանիշ» (Shift-F2) հրամանները կամ «Խմբագրել» գործիքագոտու համապատասխան պատկերակները՝ ցանկալի էջանիշին անցնելու համար։

5. Սխալները շտկելու կամ վերականգնելու համարview ելակետային կոդում նախազգուշացումների դեպքում կատարեք հետևյալը.
Բացեք HDL-ը file սխալի կամ նախազգուշացման հետ՝ կրկնակի սեղմելով file
նախագծերի ցանկում։
Սեղմեք F5՝ առաջին սխալին, նախազգուշացմանը կամ նշմանը անցնելու համար։ file. Մեջ
Խմբագրման պատուհանի ներքևի մասում դուք կտեսնեք հաղորդագրության տեքստը։
Հաջորդ սխալին, նախազգուշացմանը կամ նշմանը անցնելու համար ընտրեք Գործարկել->Հաջորդ սխալ/զգուշացում
կամ սեղմեք F5: Եթե այլևս հաղորդագրություններ չկան file, խմբագրման պատուհանի ներքևի մասում կտեսնեք «Ավելի սխալներ/զգուշացումներ/նշումներ չկան» հաղորդագրությունը: Ընտրեք Run->Next Error/Warning կամ սեղմեք F5՝ հաջորդ պատուհանում սխալին, նախազգուշացմանը կամ նշմանը անցնելու համար: file.
Նախորդ սխալին, նախազգուշացմանը կամ նշմանը վերադառնալու համար ընտրեք
Run->Նախորդ սխալ/զգուշացում կամ սեղմեք Shift-F5:
6. Սխալի, նախազգուշացման կամ նշման ամբողջական նկարագրության համար սխալի հաղորդագրության օգնությունը բացելու համար՝
Բացեք տեքստի ձևաչափի գրանցամատյանը file (սեղմեք View Գրանցամատյան) և կամ կրկնակի սեղմեք
5 նիշանոց սխալի կոդը կամ սեղմեք հաղորդագրության տեքստի վրա և սեղմեք F1:
Բացեք HTML գրանցամատյանը file և սեղմեք 5 նիշանոց սխալի կոդի վրա։
Tcl պատուհանում սեղմեք «Հաղորդագրություններ» ներդիրը և սեղմեք 5 նիշանոց
սխալի կոդը ID սյունակում։
7. Խաչաձև անցում կատարել սկզբնական կոդի պատուհանից դեպի այլ views, բացել view և ընտրեք կոդի հատվածը: Մանրամասների համար տե՛ս «Խաչաձև զոնդավորում տեքստի խմբագրիչի պատուհանից» բաժինը 246-րդ էջում:
8. Երբ բոլոր սխալները շտկեք, ընտրեք File-> Պահպանել կամ սեղմել Պահպանել պատկերակը՝ պահպանելու համար file.

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Խմբագրման պատուհանի նախընտրությունների սահմանում
Դուք կարող եք հարմարեցնել Տեքստի խմբագրման պատուհանում օգտագործվող տառատեսակներն ու գույները։
1. Ընտրեք Ընտրանքներ-> Խմբագրի ընտրանքներ և կամ Synopsys Խմբագիր, կամ Արտաքին Խմբագիր: Արտաքին խմբագրիչի մասին լրացուցիչ տեղեկությունների համար տե՛ս Արտաքին տեքստային խմբագրիչի օգտագործումը, էջ 41:
2. Այնուհետև, կախված տեսակից file Բացելուց հետո կարող եք կարգավորել ֆոնի, շարահյուսության գունազարդման և տառատեսակի նախընտրությունները՝ տեքստային խմբագրիչի հետ օգտագործելու համար։

Նշում. Դրանից հետո, այս համար սահմանված տեքստի խմբագրման նախընտրությունները file կկիրառվի բոլորի համար fileսրանից file տեսակը.

«Տեքստի խմբագրում» պատուհանը կարող է օգտագործվել նախագծի համար նախընտրությունները սահմանելու համար։ fileներ, աղբյուր files (Verilog/VHDL), log files, Tcl files, սահմանափակում files կամ այլ լռելյայն files խմբագրիչի ընտրանքներ երկխոսության պատուհանից։
3. Դուք կարող եք սահմանել շարահյուսության գույներ որոշ տարածված շարահյուսական տարբերակների համար, ինչպիսիք են բանալի բառերը, տողերը և մեկնաբանությունները: Օրինակ՝ampգրանցամատյանում file, նախազգուշացումները և սխալները կարող են գունային կոդավորվել՝ հեշտ ճանաչման համար։
Սեղմեք «Առաջին պլան» կամ «Ետին պլան» դաշտում՝ համապատասխան օբյեկտի համար «Շարահյուսություն գունավորում» դաշտում՝ գունային պալիտրաը ցուցադրելու համար։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

Կարող եք ընտրել հիմնական գույներ կամ սահմանել հատուկ գույներ և ավելացնել դրանք ձեր հատուկ գունային պալիտրային պալիտրային։ Ձեր ցանկալի գույնն ընտրելու համար սեղմեք «Լավ»։
4. Տեքստային խմբագրիչի տառատեսակը և տառաչափը սահմանելու համար օգտագործեք իջնող ընտրացանկերը:
5. Նշեք «Պահպանել ներդիրները»՝ ներդիրների կարգավորումները միացնելու համար, այնուհետև կարգավորեք ներդիրների միջև հեռավորությունը՝ օգտագործելով վերև կամ ներքև սլաքը «Ներդիրների չափս»-ի համար։

LO 6. Խմբագրի ընտրանքների ձևաթղթում սեղմեք OK:
© 2014 Սինոփսիս, Ինկ. 40

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Արտաքին տեքստային խմբագրիչի օգտագործումը
Դուք կարող եք օգտագործել արտաքին տեքստային խմբագրիչ, ինչպիսիք են vi-ն կամ emacs-ը, ներկառուցված տեքստային խմբագրիչի փոխարեն: Արտաքին տեքստային խմբագրիչը միացնելու համար կատարեք հետևյալը: Ներկառուցված տեքստային խմբագրիչն օգտագործելու վերաբերյալ տեղեկությունների համար տե՛ս HDL կոդի խմբագրում բաժինը: Fileներկառուցված տեքստային խմբագրիչով, 35-րդ էջում։
1. Ընտրեք Ընտրանքներ-> Խմբագրի ընտրանքներ և միացրեք Արտաքին խմբագրիչ ընտրանքը:
2. Ընտրեք արտաքին խմբագրիչը՝ օգտագործելով ձեր օպերացիոն համակարգին համապատասխան մեթոդը։
Եթե աշխատում եք Windows հարթակի վրա, սեղմեք …(Browse) կոճակը
և ընտրեք արտաքին տեքստային խմբագրիչի կատարվող ֆայլը։
UNIX կամ Linux հարթակից՝ տեքստային խմբագրիչի համար, որը ստեղծում է իր սեփականը
պատուհանում սեղմեք … «Փնտրել» կոճակը և ընտրեք արտաքին տեքստային խմբագրիչի կատարվող ֆայլը։
UNIX հարթակից՝ տեքստային խմբագրիչի համար, որը չի ստեղծում իր սեփականը
պատուհանում մի օգտագործեք … Browse կոճակը։ Դրա փոխարեն մուտքագրեք xterm -e editor։ Հետևյալ նկարը ցույց է տալիս VI-ն, որը նշված է որպես արտաքին խմբագրիչ։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

HDL աղբյուրի կարգավորում Files

Linux հարթակից, տեքստային խմբագրիչի համար, որը չի ստեղծում իր սեփականը
պատուհանում մի օգտագործեք … «Փնտրել» կոճակը։ Դրա փոխարեն մուտքագրեք gnome-terminal -x editor։ emacs-ը օգտագործելու համարampլե, մուտքագրեք gnome-terminal -x emacs։
Ծրագիրը փորձարկվել է emacs և VI տեքստային խմբագրիչներով։
3. Սեղմեք OK:

Verilog գրադարանի համար գրադարանային ընդլայնումների օգտագործումը Files
Գրադարանի ընդլայնումները կարող են ավելացվել Verilog գրադարանին fileներառված է ձեր նախագծի նախագծում։ Երբ դուք տրամադրում եք որոնման ուղիներ դեպի Verilog գրադարանը պարունակող գրացուցակներ files-ում կարող եք նշել այս նոր գրադարանի ընդլայնումները, ինչպես նաև Verilog-ը և SystemVerilog-ը (.v և .sv): file ընդարձակումներ.
Դա անելու համար.
1. Ընտրեք «Իրականացման տարբերակներ» վահանակի Verilog ներդիրը:
2. Նշեք Verilog գրադարանի գրադարանային տեղեկատուների գտնվելու վայրերը fileորոնք պետք է ներառվեն ձեր նախագծի նախագծում։
3. Նշեք գրադարանի ընդլայնումները։
Կարելի է նշել գրադարանի ցանկացած ընդլայնում, օրինակ՝ .av, .bv, .cv, .xxx, .va, .vas (գրադարանի ընդլայնումները առանձնացրեք բացատով):
Հետևյալ նկարը ցույց է տալիս, թե որտեղ մուտքագրել գրադարանի ընդլայնումները երկխոսության պատուհանում։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

HDL աղբյուրի կարգավորում Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Tcl համարժեքը այս ex-ի համարample-ն հետևյալ հրամանն է՝
set_option -libext .av .bv .cv .dv .ev
Մանրամասների համար տե՛ս libext-ը, Հրամանների հղումների 57-րդ էջում։
4. Դիզայնը կազմելուց հետո կարող եք ստուգել գրանցամատյանում file որ գրադարանը fileԱյս ընդլայնումներով ֆայլերը բեռնվեցին և կարդացվեցին։ Օրինակ՝ampլե:
@N: Verilog կոմպիլյատորի գործարկում SystemVerilog ռեժիմով @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Բեռնվում է file C:dirlib1sub1.av նշված գրադարանի գրացուցակից C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Բեռնվում է file C:dirlib2sub2.bv նշված գրադարանի գրացուցակից C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Բեռնվում է file

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Խառը լեզվական աղբյուրի օգտագործումը Files

C:dirlib3sub3.cv նշված գրադարանի գրացուցակից C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Բեռնվում է file C:dirlib4sub4.dv նշված գրադարանի տեղեկատուից C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Բեռնվում է file C:dirlib5sub5.ev նշված գրադարանի գրացուցակից C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-ի սինտաքսի ստուգումը հաջողությամբ ավարտվեց։

Խառը լեզվական աղբյուրի օգտագործումը Files
Synplify Pro ծրագրաշարի միջոցով կարող եք օգտագործել VHDL և Verilog մուտքագրման համադրություն fileձեր նախագծում։ Օրինակ՝ampVHDL-ի և Verilog-ի նմուշներ fileներ, տե՛ս տեղեկատու ձեռնարկը։
1. Հիշե՛ք, որ Verilog-ը չի աջակցում անսահմանափակ VHDL պորտերին և կարգավորեք խառը լեզվի դիզայնը։ files համապատասխանաբար.
2. Եթե ցանկանում եք կազմակերպել Verilog-ը և VHDL-ը fileտարբեր թղթապանակներում, ընտրեք «Ընտրանքներ» -> «Նախագիծ» View Ընտրանքներ և միացնել/անջատել View Նախագիծ Files-ը «Թղթապանակներ» տարբերակում։
Երբ դուք ավելացնում եք՝ fileնախագծին, Verilog-ին և VHDL-ին files-ը գտնվում են նախագծի առանձին թղթապանակներում։ view.
3. Երբ դուք բացում եք նախագիծ կամ ստեղծում եք նորը, ավելացրեք Verilog-ը և VHDL-ը։ files հետևյալ կերպ.
Ընտրեք նախագիծը -> Ավելացնել աղբյուրը File հրամանը կամ սեղմեք «Ավելացնել» կոճակը File կոճակ։ Ձևի վրա սահմանեք FileHDL-ի տիպի s Files (*.vhd, *.vhdl, *.v). Ընտրեք Verilog-ը և VHDL-ը։ fileդուք ցանկանում եք, և ավելացրեք դրանք ձեր
նախագիծ։ Սեղմեք «Լավ»։ Ավելացնելու մանրամասների համար fileնախագծին վերաբերող տեղեկությունները տե՛ս «Նախագծում փոփոխություններ կատարելը» բաժինը 62-րդ էջում։
LO

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Խառը լեզվական աղբյուրի օգտագործումը Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Այն fileՁեր ավելացրածները ցուցադրվում են նախագծում viewԱյս նկարը ցույց է տալիս fileդասավորված են առանձին թղթապանակներում։
4. Սարքի կարգավորումները սահմանելիս (Իրականացման կարգավորումներ կոճակ), նշեք վերին մակարդակի մոդուլը: Սարքի կարգավորումները սահմանելու վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս «Տրամաբանության սինթեզի իրականացման կարգավորումներ» բաժինը 75-րդ էջում:
Եթե վերին մակարդակի մոդուլը Verilog-ն է, սեղմեք Verilog ներդիրը և մուտքագրեք
վերին մակարդակի մոդուլի անվանումը։
Եթե վերին մակարդակի մոդուլը VHDL է, սեղմեք VHDL ներդիրը և մուտքագրեք անունը։
վերին մակարդակի էնթիթիի։ Եթե վերին մակարդակի մոդուլը չի գտնվում լռելյայն աշխատանքային գրադարանում, դուք պետք է նշեք այն գրադարանը, որտեղ կոմպիլյատորը կարող է գտնել մոդուլը։ Դա անելու վերաբերյալ տեղեկությունների համար տե՛ս VHDL Panel-ը, էջ 200։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Խառը լեզվական աղբյուրի օգտագործումը Files

Դուք պետք է հստակ նշեք վերին մակարդակի մոդուլը, քանի որ դա այն մեկնարկային կետն է, որից քարտեզագրողը ստեղծում է միավորված ցանցային ցուցակ։
5. Նույն ձևաթղթի վրա ընտրեք «Իրականացման արդյունքներ» ներդիրը և ընտրեք մեկ HDL ձևաչափ արդյունքի համար։ fileԾրագրային ապահովման կողմից ստեղծված s: Սարքի կարգավորումների կարգավորման մասին լրացուցիչ տեղեկությունների համար տե՛ս «Տրամաբանության սինթեզի իրականացման կարգավորումներ» բաժինը 75-րդ էջում:
Verilog ելքային ցանցային ցանկի համար ընտրեք Գրել Verilog ցանցային ցանկ։ VHDL ելքային ցանցային ցանկի համար ընտրեք Գրել VHDL ցանցային ցանկ։ Սահմանեք սարքի մյուս բոլոր տարբերակները և սեղմեք OK։
Այժմ կարող եք սինթեզել ձեր դիզայնը։ Ծրագիրը կարդում է աղբյուրի խառը ձևաչափերով։ files-ը և առաջացնում է մեկ srs file որը օգտագործվում է սինթեզի համար։
6. Եթե խնդիրներ եք ունենում, լրացուցիչ տեղեկությունների և խորհուրդների համար տե՛ս «Խառը լեզվական դիզայնի խնդիրների լուծում» բաժինը 47-րդ էջում:
LO

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Խառը լեզվական աղբյուրի օգտագործումը Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Խառը լեզվական դիզայնի խնդիրների լուծում
Այս բաժինը խորհուրդներ է տալիս այն կոնկրետ իրավիճակների վերաբերյալ, որոնք կարող են առաջանալ խառը լեզվական դիզայնի արդյունքում։

VHDL File Պատվիրել
Միայն VHDL-ի կամ խառը դիզայնի համար, որտեղ վերին մակարդակը նշված չէ, FPGA սինթեզի գործիքները ավտոմատ կերպով վերադասավորում են VHDL-ը։ files-ը, որպեսզի VHDL փաթեթները կոմպիլացվեն ճիշտ հերթականությամբ։
Այնուամենայնիվ, եթե դուք ունեք խառը լեզվի դիզայն, որտեղ դուք նշել եք վերին մակարդակը, ապա պետք է նշեք VHDL-ը։ file գործիքի համար պատվեր։ Դուք պետք է սա անեք միայն մեկ անգամ՝ ընտրելով Run->Arrange VHDL-ը։ files հրամանը։ Եթե սա չանեք, կստանաք սխալի հաղորդագրություն։

VHDL գլոբալ ազդանշաններ
Ներկայումս դուք չեք կարող ունենալ VHDL գլոբալ ազդանշաններ խառը լեզվական դիզայններում, քանի որ գործիքը այդ ազդանշանները ներդնում է միայն VHDL-ով աշխատող դիզայններում։

VHDL Boolean Generics-ի փոխանցումը Verilog պարամետրերին
Գործիքը VHDL բաղադրիչի համար, որը ունի բուլյան ընդհանուր արժեքներ, սև արկղ է ենթադրում, եթե այդ բաղադրիչը ստեղծված է Verilog նախագծում։ Դա պայմանավորված է նրանով, որ Verilog-ը չի ճանաչում բուլյան տվյալների տեսակները, ուստի բուլյան արժեքը պետք է ճիշտ ներկայացվի։ Եթե VHDL բուլյան ընդհանուր արժեքի արժեքը TRUE է, իսկ Verilog լիտերալը ներկայացված է 1-ով, Verilog կոմպիլյատորը սա մեկնաբանում է որպես սև արկղ։
Սև արկղի ենթադրությունից խուսափելու համար, VHDL Boolean ընդհանուր արժեքի համար TRUE-ի Verilog լիտերալը պետք է լինի 1'b1, այլ ոչ թե 1: Նմանապես, եթե VHDL Boolean ընդհանուր արժեքը FALSE է, համապատասխան Verilog լիտերալը պետք է լինի 1'b0, այլ ոչ թե 0: Հետևյալ օրինակը՝ampլե-ն ցույց է տալիս, թե ինչպես ներկայացնել բուլյան գեներիկները այնպես, որ դրանք ճիշտ անցնեն VHDL-Verilog սահմանը՝ առանց սև արկղ ենթադրելու։

VHDL էնթիթիի հայտարարագիր

Verilog-ի ինստանցիացիա

Էնթիթի abc-ն ընդհանուր է (
Թիվ_բիթեր Բաժանել_բիթ );

: ամբողջ թիվ : բուլյան

:= 0; := Սխալ;

abc #( .Բիթերի_համար(16), .Բաժանել_բիթ(1'b0)
)

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Խառը լեզվական աղբյուրի օգտագործումը Files

VHDL ջեներիկների ընդունումը՝ առանց սև արկղի եզրակացության
Այն դեպքում, երբ Verilog բաղադրիչի պարամետրը (օրինակ՝ample [0:0] RSR = 1'b0)-ը չի համապատասխանում համապատասխան VHDL բաղադրիչի ընդհանուր չափսին (RSR : integer := 0), գործիքը եզրակացնում է, որ կա սև արկղ։
Դուք կարող եք լուծել այս խնդիրը՝ Verilog-ում հեռացնելով [0:0] ավտոբուսի լայնության նշումը։ fileՆկատի ունեցեք, որ դուք պետք է օգտագործեք VHDL ընդհանուր ամբողջ թիվ տիպի, քանի որ մյուս տեսակները թույլ չեն տալիս Verilog բաղադրիչի պատշաճ կապը։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Ինկրեմենտալ կոմպիլյատորի օգտագործումը

Գլուխ 3. Մուտքագրման նախապատրաստում

Ինկրեմենտալ կոմպիլյատորի օգտագործումը
Օգտագործեք աճող կոմպիլյատորի հոսքը՝ մեծ նախագծերի համար կոմպիլյատորի աշխատանքային ժամանակը զգալիորեն կրճատելու համար: Ծրագիրը վերակազմավորում է միայն համապատասխան fileերբ կատարվում է դիզայնի փոփոխություն և վերօգտագործվում է կոմպիլյատորի տվյալների բազան։ Կոմպիլյատորը վերականգնում է SRS-ը։ file միայն ազդակիր մոդուլի և անմիջական ծնող մոդուլի համար։
Այս հոսքը գործարկելու համար կատարեք հետևյալը.
1. Ավելացրեք Verilog-ը կամ VHDL-ը files դիզայնի համար:
2. Միացրեք Incremental Compile տարբերակը Implementation Options վահանակի Verilog կամ VHDL ներդիրից։
SRS file ստեղծվում է synwork գրացուցակում գտնվող յուրաքանչյուր դիզայնի մոդուլի համար։

3. Առաջին անգամ գործարկեք կոմպիլյատորը։
4. Եթե դիզայնի փոփոխություն է կատարվել, վերագործարկեք կոմպիլյատորը։
Կոմպիլյատորը վերլուծում է տվյալների բազան և որոշում, թե արդյոք SRS-ը files-ը թարմացված են, ապա միայն փոփոխված մոդուլներն ու անմիջական ծնող մոդուլներն են վերականգնվում։ Սա կարող է օգնել բարելավել դիզայնի աշխատանքային ժամանակը։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Ինկրեմենտալ կոմպիլյատորի օգտագործումը

Սահմանափակումներ
Ինկրեմենտալ կոմպիլյատորը չի աջակցում՝
· Կազմաձևում fileներառված են կամ Verilog, կամ VHDL հոսքում · Խառը HDL հոսքեր · Դիզայններ խաչաձև մոդուլային հղումներով (XMR)

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Կառուցվածքային Verilog Flow-ի օգտագործումը

Գլուխ 3. Մուտքագրման նախապատրաստում

Կառուցվածքային Verilog Flow-ի օգտագործումը
Սինթեզի գործիքը ընդունում է կառուցվածքային Verilog files-ը որպես մուտքային տվյալներ ձեր նախագծային նախագծի համար: Կառուցվածքային Verilog կոմպիլյատորը կատարում է շարահյուսական սեմանտիկ ստուգումներ՝ օգտագործելով իր թեթև վերլուծիչը՝ աշխատանքային ժամանակը բարելավելու համար: Այս կոմպիլյատորը չի կատարում բարդ ապարատային արդյունահանումներ կամ RTL օպտիմալացման գործողություններ, հետևաբար, ծրագիրը կատարում է կառուցվածքային Verilog-ի արագ կոմպիլյացիա: fileներ. Ծրագիրը կարող է կարդալ այս գեներացված կառուցվածքային Verilog-ները files, եթե դրանք պարունակում են՝
· Տեխնոլոգիական պրիմիտիվների ինստանցիաներ
· Պարզ վերագրման հրամաններ
· Verilog 2001 և ավելի հին ձևաչափերում նշված ատրիբուտներ
· Բոլոր կառուցվածքները, բացառությամբ ատրիբուտների, պետք է նշված լինեն Verilog 95 ձևաչափով
Կառուցվածքային Verilog մուտքագրումն օգտագործելու համար files:
1. Դուք պետք է նշեք Verilog-ի կառուցվածքը fileներառել ձեր դիզայնի մեջ։ Դրա համար ավելացրեք file նախագծին միանալ հետևյալ մեթոդներից մեկով՝
Նախագիծ->Ավելացնել աղբյուր File կամ Ավելացնել File կոճակը նախագծում view Tcl հրամանը՝ add_file -կառուցվածք fileԱնուն
Այս հոսքը կարող է պարունակել միայն կառուցվածքային Verilog files կամ խառը HDL files (Verilog/VHDL/EDF/SRS) կառուցվածքային Verilog ցանցային ցանկի հետ միասին fileՍակայն, Verilog/VHDL/EDF/SRS օրինակները չեն աջակցվում կառուցվածքային Verilog մոդուլի ներսում։
2. Կառուցվածքային Verilog-ը files-ը ավելացվում է նախագծի Structural Verilog թղթապանակին։ viewԴուք կարող եք նաև ավելացնել files այս գրացուցակում, երբ կատարում եք հետևյալը՝
Ընտրեք կառուցվածքային Verilog-ը fileՍեղմեք աջ կոճակով և ընտրեք File Ընտրանքներ։ Ընտրեք Structural Verilog-ը File Մուտքագրեք բացվող ընտրացանկը:
3. Գործարկեք սինթեզը։
Սինթեզի գործիքը ստեղծում է vm կամ edf ցանցային ցուցակ file կախված նշված տեխնոլոգիայից։ Այս գործընթացը նման է սինթեզի լռելյայն հոսքին։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Կառուցվածքային Verilog Flow-ի օգտագործումը

Սահմանափակումներ
Verilog-ի կառուցվածքային հոսքի սահմանափակումները չեն աջակցում հետևյալին.
· RTL օրինակներ ցանկացած այլի համար file տեսակներ · Հիերարխիկ նախագծերի կառավարման (HPM) հոսքեր · Բարդ նշանակումներ · Կոմպիլյատորին հատուկ ռեժիմներ և անջատիչներ

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Սահմանափակման հետ աշխատելը Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Սահմանափակման հետ աշխատելը Files
Սահմանափակում files-ն տեքստ է fileորոնք ավտոմատ կերպով ստեղծվում են SCOPE ինտերֆեյսի կողմից (տե՛ս SCOPE սահմանափակումների սահմանումը, էջ 119), կամ որոնք դուք ստեղծում եք ձեռքով տեքստային խմբագրիչով: Դրանք պարունակում են Tcl հրամաններ կամ ատրիբուտներ, որոնք սահմանափակում են սինթեզի աշխատանքը: Այլընտրանքորեն, դուք կարող եք սահմանափակումներ սահմանել սկզբնական կոդում, բայց սա նախընտրելի մեթոդ չէ:
Այս բաժինը պարունակում է տեղեկություններ այն մասին, թե
· Ե՞րբ օգտագործել սահմանափակումը File53-րդ էջում, ելակետային կոդի վերևում
· Սահմանափակման համար տեքստային խմբագրիչի օգտագործումը Files (Ժառանգություն), էջ 54
· Tcl շարահյուսության ուղեցույցներ սահմանափակման համար Files, էջ 55
· Սահմանափակման ստուգում Files, էջ 56
· Այս հաշվետվության մանրամասների համար տե՛ս «Սահմանափակումների ստուգման հաշվետվությունը»՝
Տեղեկատվական ձեռնարկի 270-րդ էջում, 56-րդ էջում

Ե՞րբ օգտագործել սահմանափակումը Files-ը ելակետային կոդի վրայով
Դուք կարող եք սահմանափակումներ ավելացնել սահմանափակման մեջ files (ստեղծված SCOPE ինտերֆեյսի կողմից կամ մուտքագրված տեքստային խմբագրիչում) կամ սկզբնական կոդում։ Ընդհանուր առմամբ, ավելի լավ է օգտագործել սահմանափակում files, քանի որ սահմանափակումների ուժի մեջ մտնելու համար անհրաժեշտ չէ վերակազմակերպել։ Այն նաև ձեր սկզբնական կոդն ավելի փոխադրելի է դարձնում։ Լրացուցիչ տեղեկությունների համար տե՛ս SCOPE խմբագրիչի օգտագործումը 112-րդ էջում։
Սակայն, եթե դուք ունեք սև արկղի ժամանակային սահմանափակումներ, ինչպիսիք են syn_tco-ն, syn_tpd-ն և syn_tsu-ն, դուք պետք է դրանք մուտքագրեք որպես դիրեկտիվներ սկզբնական կոդում: Ատրիբուտներից տարբերվող դիրեկտիվները կարող են ավելացվել միայն սկզբնական կոդին, այլ ոչ թե սահմանափակմանը: fileներ. Սկզբնաղբյուր կոդին դիրեկտիվներ ավելացնելու վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս «Ատրիբուտների և դիրեկտիվների նշումը» բաժինը 90-րդ էջում:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Սահմանափակման հետ աշխատելը Files

Սահմանափակումների համար տեքստային խմբագրիչի օգտագործումը Files (Ժառանգություն)
Դուք կարող եք օգտագործել Legacy SCOPE խմբագրիչը SDC սահմանափակման համար։ fileստեղծվել է G-2012.09 տարբերակի թողարկումից առաջ։ Այնուամենայնիվ, խորհուրդ է տրվում թարգմանել ձեր SDC-ն։ files-ից մինչև FDC files՝ SCOPE խմբագրիչի վերջին տարբերակը միացնելու և գործիքում ժամանակային սահմանափակումների բարելավված մշակումն օգտագործելու համար։
Եթե որոշեք օգտագործել SCOPE խմբագրիչի հին տարբերակը, այս բաժինը ցույց է տալիս, թե ինչպես ձեռքով ստեղծել Tcl սահմանափակում։ fileԾրագիրը ավտոմատ կերպով ստեղծում է սա file եթե սահմանափակումները մուտքագրելու համար օգտագործում եք SCOPE խմբագրիչի հին տարբերակը։ Tcl սահմանափակումը file պարունակում է միայն ընդհանուր ժամանակային սահմանափակումներ: Սև արկղի սահմանափակումները պետք է մուտքագրվեն սկզբնական կոդում: Լրացուցիչ տեղեկությունների համար տե՛ս «Երբ օգտագործել սահմանափակումը» բաժինը: File53-րդ էջում, ելակետային կոդի վերևում։
1. Բացեք ա file խմբագրման համար։
Համոզվեք, որ փակել եք SCOPE պատուհանը, հակառակ դեպքում կարող եք
վերագրել նախորդ սահմանափակումները։
Նորը ստեղծելու համար file, ընտրել File-> Նոր, և ընտրեք Սահմանափակումը File
(SCOPE) տարբերակ։ Մուտքագրեք անուն file և սեղմեք OK:
Գոյություն ունեցողը խմբագրելու համար file, ընտրել File-> Բացեք, սահմանեք Files of Type ֆիլտրը
Սահմանափակում Files (sdc) և բացեք file դու ուզում ես.
2. Հետևեք Tcl-ի սինտաքսի ուղեցույցներում նշված սահմանափակումների սինտաքսի ուղեցույցներին։ Files, էջ 55։
3. Մուտքագրեք ձեզ անհրաժեշտ ժամանակային սահմանափակումները: Շարահյուսության համար տե՛ս Տեղեկատվական ձեռնարկը: Եթե ունեք սև արկղի ժամանակային սահմանափակումներ, դրանք պետք է մուտքագրեք սկզբնական կոդում:
4. Դուք կարող եք նաև սահմանափակման մեջ ավելացնել մատակարարին հատուկ ատրիբուտներ file օգտագործելով define_attribute-ը։ Տես՝ «Սահմանափակումներում ատրիբուտների նշումը» բաժինը։ File, ավելի շատ տեղեկությունների համար տե՛ս 97-րդ էջում։
5. Խնայիր file.
6. Ավելացնել file նախագծին, ինչպես նկարագրված է «Նախագծում փոփոխություններ կատարելը» բաժնում՝ 62-րդ էջում, և գործարկեք սինթեզը։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Սահմանափակման հետ աշխատելը Files

Գլուխ 3. Մուտքագրման նախապատրաստում

Tcl շարահյուսության ուղեցույցներ սահմանափակման համար Files
Այս բաժինը ներառում է Tcl-ը սահմանափակման համար օգտագործելու ընդհանուր ուղեցույցները։ files:
· Tcl-ը զգայուն է մեծատառերի և մեծատառերի նկատմամբ։
· Օբյեկտների անվանակոչման համար. Օբյեկտի անունը պետք է համընկնի HDL կոդում նշված անվան հետ։ Տեղադրեք օրինակի և պորտի անունները c-ի սահմաններում։urly փակագծեր { }: Անուններում բացատներ մի օգտագործեք: Հիերարխիկ անունները առանձնացնելու համար օգտագործեք կետը (.): Verilog մոդուլներում օգտագործեք հետևյալ շարահյուսությունը, օրինակ՝ port և
ցանցի անուններ՝
v:cell [նախածանց:]objectName
Որտեղ cell-ը դիզայնի էնթիթիի անունն է, նախածանցը նույն անունով օբյեկտները նույնականացնելու նախածանց է, իսկ objectName-ը կետ (.) բաժանիչով օրինակի ուղի է: Նախածանցը կարող է լինել հետևյալներից որևէ մեկը՝

Նախածանց (փոքրատառ) i: p: b: n:

Օբյեկտի օրինակի անունները Պորտերի անունները (ամբողջ պորտը) Պորտի բիթային հատվածը Ցանցի անունները

VHDL մոդուլներում օգտագործեք հետևյալ շարահյուսությունը, օրինակ՝ port և net:
VHDL մոդուլների անունները՝
v:բջիջ [.view] [նախածանց:]օբյեկտիԱնուն
Որտեղ v: նույնականացնում է այն որպես view օբյեկտ, lib-ը գրադարանի անունն է, cell-ը՝ դիզայնի էնտիտի անունն է, view ճարտարապետության անվանումն է, նախածանցը՝ նույն անունով օբյեկտները նույնականացնելու նախածանց, իսկ objectName-ը՝ կետ (.) բաժանիչով օբյեկտի ուղին։ View անհրաժեշտ է միայն այն դեպքում, եթե դիզայնի համար կա մեկից ավելի ճարտարապետություն: Օբյեկտների նախածանցների համար տե՛ս վերևում գտնվող աղյուսակը:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 3. Մուտքագրման նախապատրաստում

Սահմանափակման հետ աշխատելը Files

· Անվան համապատասխանեցման խմբային նշաններն են * (աստղանիշը համապատասխանում է ցանկացած թվի)
նիշեր) և ? (հարցական նշանը համապատասխանում է մեկ նիշի): Այս նիշերը չեն համապատասխանում հիերարխիայի բաժանիչներում օգտագործվող կետերին: Օրինակ՝ampՕրինակ՝ հետևյալ տողը statemod մոդուլում նույնականացնում է statereg օրինակի բոլոր բիթերը։
i:statemod.statereg[*]

Սահմանափակման ստուգում Files
Դուք կարող եք ստուգել ձեր սահմանափակման շարահյուսությունը և այլ համապատասխան տեղեկությունները fileՍահմանափակումների ստուգման հրամանի միջոցով: Սահմանափակումների հաշվետվություն ստեղծելու համար կատարեք հետևյալը՝
1. Ստեղծեք սահմանափակում file և ավելացրեք այն ձեր նախագծին։
2. Ընտրեք Run-> Constraint Check (Գործարկել->Սահմանափակումների ստուգում):
Այս հրամանը ստեղծում է հաշվետվություն, որը ստուգում է FPGA սինթեզի սահմանափակման ժամանակային սահմանափակումների շարահյուսությունը և կիրառելիությունը։ files ձեր նախագծի համար։ Հաշվետվությունը գրվում է projectName_cck.rpt ֆայլում։ file և թվարկում է հետևյալ տեղեկությունները.
Չկիրառվող սահմանափակումներ, Դիզայնի համար վավեր և կիրառելի սահմանափակումներ, Սահմանափակումների վրա Wildcard ընդլայնում, գոյություն չունեցող օբյեկտների վրա սահմանափակումներ
Այս հաշվետվության մանրամասների համար տե՛ս «Սահմանափակումների ստուգման հաշվետվությունը»՝ տեղեկատու ձեռնարկի 270-րդ էջում։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

ԳԼՈՒԽ 4
Լոգիկայի սինթեզի նախագծի ստեղծում
Երբ դուք սինթեզում եք նախագիծ Synopsys FPGA սինթեզի գործիքներով, դուք պետք է ստեղծեք նախագիծ ձեր նախագծի համար: Հետևյալը նկարագրում է տրամաբանական սինթեզի նախագիծ ստեղծելու ընթացակարգերը.
· Նախագծի կարգավորում Files, 58-րդ էջում · Նախագծի կառավարում File Հիերարխիա, էջ 66 · Իրականացումների կարգավորում, էջ 72 · Լոգիկայի սինթեզի իրականացման տարբերակների կարգավորում, էջ 75 · Ատրիբուտների և դիրեկտիվների նշում, էջ 90 · Որոնում Files, 98-րդ էջում · Արխիվացում Fileև նախագծեր, էջ 101

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կարգավորում Files

Նախագծի կարգավորում Files
Այս բաժինը նկարագրում է նախագծի ստեղծման և կառավարման հիմունքները file Ձեր դիզայնի համար, ներառյալ հետևյալ տեղեկությունները.
· Նախագծի ստեղծում File, 58-րդ էջում · Գոյություն ունեցող նախագծի բացում File, էջ 61-ում · Նախագծում փոփոխություններ կատարելը, էջ 62-ում · Նախագծի կարգավորում View Ցուցադրման նախընտրություններ, էջ 63 · Verilog-ի ներառման ուղիների թարմացում հին նախագծում Files, էջ 65
Հատուկ նախկինի համարampնախագիծ ստեղծելու մասին file, դիմեք ձեր օգտագործած գործիքի ձեռնարկին։

Նախագծի ստեղծում File
Դուք պետք է նախագիծ կազմեք file յուրաքանչյուր նախագծի համար։ Նախագիծը պարունակում է որոշակի նախագծի համար անհրաժեշտ տվյալները՝ աղբյուրների ցանկը files, սինթեզի արդյունքները fileև ձեր սարքի կարգավորումները։ Հետևյալ ընթացակարգը ցույց է տալիս, թե ինչպես կարգավորել նախագիծը file օգտագործելով անհատական հրամաններ։
1. Սկսեք հետևյալներից մեկը ընտրելով. File-> Կառուցել նախագիծ, File->Բացեք նախագիծը կամ P պատկերակը։ Սեղմեք Նոր նախագիծ։
«Նախագիծ» պատուհանը ցույց է տալիս նոր նախագիծ։ Սեղմեք «Ավելացնել» կոճակը։ File կոճակը, սեղմեք F4 կամ ընտրեք Նախագիծ->Ավելացնել Աղբյուր File հրամանը։ Ավելացնել FileԲացվում է «s to Project» երկխոսության պատուհանը։
2. Ավելացրեք աղբյուրը files նախագծին:
Համոզվեք, որ ձևի վերևի մասում գտնվող «Նայել» դաշտը ուղղված է դեպի աջ։
տեղեկատու։ files-ը նշված են վանդակում։ Եթե չեք տեսնում fileս, ստուգեք, որ Files of Type դաշտը կարգավորված է ճիշտը ցուցադրելու համար file տեսակ։ Եթե դուք ունեք խառը մուտքագրում files, հետևեք «Խառը լեզվական աղբյուրի օգտագործումը» բաժնում նկարագրված ընթացակարգին։ Files, էջ 44։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կարգավորում Files

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Բոլորը ավելացնելու համար files-ը միաժամանակ գրացուցակում, սեղմեք «Ավելացնել բոլորը» կոճակը
ձևի աջ կողմը։ Ավելացնելու համար fileանհատապես սեղմեք file ցանկում և այնուհետև սեղմեք «Ավելացնել» կոճակը կամ կրկնակի սեղմեք file անունը։
Դուք կարող եք ավելացնել բոլոր files թղթապանակում, ապա հեռացրեք ձեզ անհրաժեշտները՝ օգտագործելով «Ջնջել» կոճակը։
Եթե դուք ավելացնում եք VHDL files, ընտրեք համապատասխան գրադարանը VHDL գրադարանի իջնող ցանկից: Ձեր ընտրած գրադարանը կիրառվում է բոլոր VHDL-ների համար: files, երբ երկխոսության պատուհանում սեղմեք OK:
Ձեր նախագծի պատուհանը ցուցադրում է նոր նախագիծ fileԵթե սեղմեք նախագծի կողքին գտնվող գումարած նշանի վրա և ընդարձակեք այն, կտեսնեք հետևյալը՝
Պանակ (երկու պանակ խառը լեզվական դիզայնի համար)՝ սկզբնաղբյուրով files.
Եթե ձեր files-ը նախագծի գրացուցակի տակ գտնվող որևէ թղթապանակում չեն, կարող եք այս նախընտրությունը սահմանել՝ ընտրելով Ընտրանքներ->Նախագիծ View Ընտրանքներ և ստուգում View նախագիծը fileթղթապանակների վանդակում։ Սա առանձնացնում է մեկ տեսակ file նախագծի մեկ այլ անդամից view դրանք առանձին թղթապանակներում տեղադրելով։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կարգավորում Files

Իրականացումը, որը լռելյայնորեն անվանվել է rev_1: Իրականացումներն են
Ձեր դիզայնի վերանայումները սինթեզի ծրագրաշարի համատեքստում և չեն փոխարինում արտաքին կոդի կառավարման ծրագրաշարին և գործընթացներին: Բազմակի իրականացումները թույլ են տալիս փոփոխել սարքի և սինթեզի ընտրանքները՝ դիզայնի ընտրանքներն ուսումնասիրելու համար: Դուք կարող եք ունենալ բազմաթիվ իրականացումներ Synplify Pro-ում: Յուրաքանչյուր իրականացում ունի իր սեփական սինթեզի և սարքի ընտրանքները և իր սեփական նախագծին առնչվողը: files.

3. Ավելացրեք ձեզ անհրաժեշտ ցանկացած գրադարան՝ օգտագործելով նախորդ քայլում նկարագրված մեթոդը՝ Verilog կամ VHDL գրադարանը ավելացնելու համար։ file.
Վաճառողի համար նախատեսված գրադարանների համար ավելացրեք համապատասխան գրադարանը file դեպի
նախագիծ։ Նկատի ունեցեք, որ որոշ ընտանիքների համար գրադարանները բեռնվում են ավտոմատ կերպով, և դուք կարիք չունեք դրանք հստակորեն ավելացնել նախագծին։ file.
Երրորդ կողմի VHDL փաթեթների գրադարան ավելացնելու համար ավելացրեք համապատասխան .vhd ֆայլը։ file դիզայնին, ինչպես նկարագրված է 2-րդ քայլում: Սեղմեք աջ կոճակով file նախագծում view և ընտրել File Ընտրանքներ կամ ընտրեք Նախագիծ-> Սահմանել VHDL գրադարանը: Նշեք գրադարանի անուն, որը համատեղելի է սիմուլյատորների հետ: Օրինակ՝ample, MYLIB: Համոզվեք, որ այս փաթեթների գրադարանը գտնվում է վերին մակարդակի դիզայնից առաջ՝ ցանկում fileնախագծում view.
Verilog-ի և VHDL-ի կարգավորման վերաբերյալ տեղեկությունների համար file տարբերակներ, տե՛ս Verilog-ի և VHDL-ի կարգավորումները, էջ 84: Կարող եք նաև կարգավորել դրանք file տարբերակները ավելի ուշ, նախքան սինթեզը գործարկելը։
Մակրոդիպերի գրադարանների և սև bLoOxe-ների օգտագործման վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս «Միկրոսեմի դիզայնի օպտիմալացում» բաժինը 487-րդ էջում։
Ընդհանուր տեխնոլոգիական բաղադրիչների համար կարող եք ավելացնել կամ
տեխնոլոգիապես անկախ Verilog գրադարան, որը մատակարարվում է ծրագրաշարի հետ միասին

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կարգավորում Files

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

(install_dir/lib/generic_ technology/gtech.v) ձեր նախագծում, կամ ավելացրեք ձեր սեփական ընդհանուր բաղադրիչների գրադարանը: Մի օգտագործեք երկուսը միասին, քանի որ կարող են հակասություններ առաջանալ:
4. Ստուգեք file պատվեր նախագծում view. File հերթականությունը հատկապես կարևոր է VHDL-ի համար files.
VHDL-ի համար files, դուք կարող եք ավտոմատ կերպով պատվիրել fileի կողմից
ընտրելով Run->Carrange VHDL Fileներ. Այլընտրանքորեն, ձեռքով տեղափոխեք fileնախագծում view. Փաթեթ files-ը պետք է լինի ցուցակի առաջինը, քանի որ դրանք կոմպիլացվում են օգտագործելուց առաջ։ Եթե դուք ունեք դիզայնի բլոկներ, որոնք տարածված են բազմաթիվ fileս, համոզվեք, որ ունեք հետևյալը file կարգը: այն file էնթետիկը պարունակողը պետք է լինի առաջինը, որին պետք է հաջորդի ճարտարապետությունը file, և վերջապես՝ file կոնֆիգուրացիայի հետ։
Նախագծում view, ստուգեք, որ վերջինը file նախագծում view է
բարձր մակարդակի աղբյուր fileԱյլընտրանքորեն, կարող եք նշել վերին մակարդակը file երբ դուք սահմանում եք սարքի կարգավորումները։
5. Ընտրեք File->Պահպանել, մուտքագրեք նախագծի անունը և սեղմեք Պահպանել: «Նախագիծ» պատուհանը արտացոլում է ձեր փոփոխությունները:
6. Նախագիծը փակելու համար file, ընտրեք «Փակել նախագիծը» կոճակը կամ File-> Փակել նախագիծը։

Գոյություն ունեցող նախագծի բացում File
Նախագիծ բացելու երկու եղանակ կա fileԲաց նախագիծը և ընդհանուրը File -> Բացել հրամանը։
1. Եթե այն նախագիծը, որը ցանկանում եք բացել, որի վրա վերջերս եք աշխատել, կարող եք անմիջապես ընտրել այն։ File->Վերջին նախագծեր-> նախագծի անվանումը։
2. Ցանկացած նախագիծ բացելու համար օգտագործեք հետևյալ մեթոդներից մեկը file:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կարգավորում Files

Բացել նախագծի հրամանը

File-> Բաց հրաման

Ընտրել File->Բացեք նախագիծը, սեղմեք «Բացել նախագիծը» կոճակը նախագծի պատուհանի ձախ կողմում կամ սեղմեք P պատկերակի վրա։
Վերջերս բացված նախագիծը բացելու համար կրկնակի սեղմեք դրա վրա վերջին նախագծերի ցանկում։
Հակառակ դեպքում, սեղմեք «Գոյություն ունեցող նախագիծ» կոճակը՝ «Բացել» երկխոսության պատուհանը բացելու և նախագիծը ընտրելու համար։

Ընտրել File-> Բաց.
Նշեք ճիշտ գրացուցակը «Նայել ներսում» դաշտում։
Սահմանել File Տիպից մինչև նախագծում Files (*.prj): Տուփում ներկայացված է նախագիծը files.
Կրկնակի սեղմեք այն նախագծի վրա, որը ցանկանում եք բացել։

Նախագիծը բացվում է «Նախագիծ» պատուհանում։

Նախագծում փոփոխություններ կատարելը
Սովորաբար դուք ավելացնում, ջնջում կամ փոխարինում եք files.
1. Աղբյուր կամ սահմանափակում ավելացնելու համար fileնախագծին, ընտրեք Ավելացնել Files կոճակ կամ Նախագիծ->Ավելացնել Աղբյուր File Ընտրությունը բացելու համար Files՝ «Ավելացնել նախագծին» երկխոսության պատուհանի համար։ Տես՝ «Նախագծի ստեղծում» File, մանրամասների համար տե՛ս 58-րդ էջում։
2. Ջնջել ա file նախագծից սեղմեք file «Նախագիծ» պատուհանում և սեղմեք «Ջնջել» կոճակը։
3. Փոխարինել file մի նախագծում,
Ընտրեք file դուք ցանկանում եք փոխել «Նախագիծ» պատուհանում։
Սեղմեք «Փոփոխություն» կոճակը File կոճակը, կամ ընտրեք Նախագիծ->Փոխել File.
Աղբյուրում File բացվող երկխոսության պատուհանում տեղադրեք «Նայել» պարամետրը գրացուցակում
որտեղ նորը file գտնվում է։ Նորը file պետք է լինի նույն տեսակի, ինչ file ուզում եք փոխարինել:
Եթե դուք չեք տեսնում ձեր file ցուցակում ընտրեք տեսակը file ձեզ անհրաժեշտ է
որ FileՏիպի դաշտի s-ը։
Կրկնակի սեղմեք file. Նորը file փոխարինում է նախագծում առկա հինը
ցանկ։ ԼՕ
4. Նշել, թե ինչպես է նախագիծը files-ը պահպանվում են նախագծում, սեղմեք աջ կոճակով a-ի վրա file նախագծում view և ընտրել File Ընտրանքներ։ Սահմանեք «Պահպանել» File տարբերակ՝ կա՛մ «Հարաբերական է նախագծին», կա՛մ «Բացարձակ ուղի»։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կարգավորում Files

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

5. Ժամանակը ստուգելու համարamp վրա ա file, աջ սեղմեք a-ի վրա file նախագծում view և ընտրել File Ընտրանքներ։ Ստուգեք ժամանակը, որը file վերջին անգամ փոփոխվել է։ Սեղմեք «Լավ»։

Նախագծի կարգավորում View Ցուցադրման նախապատվություններ
Դուք կարող եք հարմարեցնել նախագծի կազմակերպումը և ցուցադրումը file1. Ընտրեք «Ընտրանքներ» -> «Նախագիծ» View Ընտրանքներ։ Նախագիծը View Բացվում է ընտրանքների ձևը։

2. Կազմակերպել տարբեր տեսակի մուտքագրումներ files առանձին թղթապանակներում, ստուգեք View Նախագիծ Files-ը Թղթապանակներում։
Այս տարբերակի նշումը նախագծում ստեղծում է առանձին թղթապանակներ view սահմանափակման համար files և աղբյուր files.

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կարգավորում Files

3. Վերահսկողություն file ցուցադրել հետևյալով.
Ավտոմատ կերպով ցուցադրել բոլոր files, ստուգելով «Ցուցադրել նախագծերի գրադարանը»։ Եթե
սա չստուգված է, նախագիծը view չի ցուցադրվում fileմինչև չսեղմեք գումարած նշանի վրա և չընդլայնեք files մի թղթապանակում:
Նշեք «Նախագիծ» բաժնում գտնվող վանդակներից մեկը File Անվան ցուցադրման բաժին
ձև՝ որոշելու համար, թե ինչպես fileանունները ցուցադրվում են։ Դուք կարող եք ցուցադրել միայն fileանուն, հարաբերական ուղի կամ բացարձակ ուղի։
4. Դեպի view նախագիծը files-ը հարմարեցված թղթապանակներում, ստուգեք View Նախագիծ Files-ը «Պատվերով թղթապանակներ» բաժնում: Լրացուցիչ տեղեկությունների համար տե՛ս «Պատվերով թղթապանակների ստեղծում» բաժինը, 66-րդ էջում: Տիպերի թղթապանակները ցուցադրվում են միայն այն դեպքում, եթե հատուկ թղթապանակում կան մի քանի տեսակներ:

Պատվերով թղթապանակներ
© 2014 Սինոփսիս, Ինկ. 64

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կարգավորում Files

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

5. Նույն նախագծում մեկից ավելի իրականացում բացել view, նշեք «Թույլատրել բազմաթիվ նախագծերի բացումը» վանդակը։
Նախագիծ 1

Նախագիծ 2

6. Վերահսկեք արդյունքը file ցուցադրել հետևյալով.
Ստուգեք «Ցուցադրել բոլորը» Files-ը Արդյունքների տեղեկատուի դաշտում՝ ամբողջ արդյունքը ցուցադրելու համար
fileսինթեզից հետո առաջացած։
Փոխել արդյունքը file կազմակերպություն՝ սեղմելով վերնագրերի տողերից մեկի վրա
իրականացման արդյունքներում viewԴուք կարող եք խմբավորել files ըստ տեսակի կամ տեսակավորեք դրանք ըստ վերջին փոփոխության ամսաթվի։
7. Դեպի view file տեղեկատվություն, ընտրեք file նախագծում view, սեղմեք աջ կոճակը և ընտրեք File Ընտրանքներ։ Օրինակ՝ampօրինակ, դուք կարող եք ստուգել ամսաթիվը file փոփոխվել է.
Verilog-ի ներառման ուղիների թարմացում հին նախագծում Files
Եթե դուք ունեք նախագիծ file ստեղծվել է ծրագրի ավելի հին տարբերակով (8.1-ից առաջ), Verilog-ը ներառում է ուղիներ այս file համեմատական են արդյունքների գրացուցակի կամ աղբյուրի հետ file `include հրամաններով: 8.1-ից հետո թողարկումներում նախագիծը file `ներառյալ ուղիները հարաբերական են նախագծին file միայն։ Ավելի վերջին թողարկումների գրաֆիկական ինտերֆեյսը ավտոմատ կերպով չի թարմացնում ավելի հին prj-ը։ fileնոր կանոններին համապատասխանելու համար։ Հին նախագիծը թարմացնելու և օգտագործելու համար file, կատարեք հետևյալներից մեկը.
· Ձեռքով խմբագրել prj-ն file տեքստային խմբագրիչում և ավելացրեք հետևյալը
տողը յուրաքանչյուր set_option -include_path-ից առաջ։
set_option -project_relative_includes 1
· Սկսեք նոր նախագիծ՝ ծրագրի ավելի նոր տարբերակով և ջնջեք
հին նախագիծ։ Սա կդարձնի նոր PRJ-ն file հետևեք նոր կանոնին, որտեղ ներառումները հարաբերական են prj-ի նկատմամբ։ file.

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կառավարում File Հիերարխիա

Նախագծի կառավարում File Հիերարխիա
Հետևյալ բաժինները նկարագրում են, թե ինչպես կարող եք ստեղծել և կառավարել անհատականացված թղթապանակներ և fileնախագծում view:
· Պատվերով թղթապանակների ստեղծում · Պատվերով նախագծի թղթապանակների մանիպուլյացիա · Պատվերով թղթապանակների մանիպուլյացիա Files

Պատվերով թղթապանակների ստեղծում
Դուք կարող եք ստեղծել տրամաբանական թղթապանակներ և հարմարեցնել դրանք files ձեր նախագծի տարբեր հիերարխիկ խմբավորումներում viewԱյս թղթապանակները կարող են նշվել ցանկացած անունով կամ հիերարխիայի մակարդակով։ Օրինակ՝ampօրինակ, դուք կարող եք կամայականորեն համապատասխանեցնել ձեր օպերացիոն համակարգը file կառուցվածք կամ HDL տրամաբանական հիերարխիա: Պատվերով թղթապանակները տարբերվում են իրենց կապույտ գույնով:

Կան մի քանի եղանակներ՝ ստեղծելու և այնուհետև ավելացնելու հատուկ թղթապանակներ fileնրանց նախագծում։ Օգտագործեք հետևյալ մեթոդներից մեկը՝

1. Նախագծի վրա սեղմեք աջ կոճակը file կամ մեկ այլ հատուկ թղթապանակ և ընտրեք «Ավելացնել թղթապանակ» ելնող ցանկից։ Այնուհետև կատարեք հետևյալներից որևէ մեկը file գործառնություններ:

Աջ սեղմեք կոճակը, այնպես որ

դրա վրա

ֆյիոլեուոԼկրՕաֆնիլեեսիթահնեդր

ընտրել ընտրել

Տեղադրել թղթապանակում։ Ենթամենյու՝ գոյություն ունեցող թղթապանակ կամ ստեղծել

նոր թղթապանակ.

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կառավարում File Հիերարխիա

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նկատի ունեցեք, որ կարող եք կամայականորեն անվանել թղթապանակը, սակայն մի օգտագործեք (/) նիշը, քանի որ սա հիերարխիայի բաժանիչ նշան է։
Թղթապանակը վերանվանելու համար սեղմեք աջ կոճակը թղթապանակի վրա և ընտրեք Վերանվանել
ելնող ցանկը։ Բացվում է «Վերանվանել թղթապանակը» երկխոսության պատուհանը. նշեք նոր անուն։
2. Օգտագործեք Ավելացնել Files to Project երկխոսության պատուհան՝ թղթապանակների հիերարխիայի ամբողջ պարունակությունը ավելացնելու և ըստ ցանկության տեղադրելու համար files-ը տեղափոխեք երկխոսության պատուհանում թվարկված OS թղթապանակների հիերարխիաներին համապատասխանող հատուկ թղթապանակների մեջ։

Դա անելու համար ընտրեք Ավելացնել File կոճակը նախագծում view.
Ընտրեք ցանկացած պահանջվող թղթապանակ, օրինակ՝ dsp, երկխոսության պատուհանից, այնուհետև
սեղմեք «Ավելացնել» կոճակը։ Սա տեղադրում է բոլոր files-ը dsp հիերարխիայից տեղափոխեք ձեր ստեղծած հատուկ թղթապանակը։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կառավարում File Հիերարխիա

Ավտոմատ կերպով տեղադրելու համար files-ը համապատասխան հատուկ թղթապանակների մեջ
OS թղթապանակների հիերարխիայում նշեք «Ավելացնել» կոչվող տարբերակը Fileերկխոսության պատուհանում ընտրեք «Պատվերով թղթապանակներ» տարբերակը։
Ըստ լռելյայնի, հատուկ թղթապանակի անունը նույնն է, ինչ թղթապանակը
պարունակող files կամ թղթապանակ, որը պետք է ավելացվի նախագծին: Այնուամենայնիվ, դուք կարող եք փոխել թղթապանակների անվանակոչման եղանակը՝ սեղմելով «Թղթապանակների ընտրանք» կոճակը: Կհայտնվի հետևյալ երկխոսության պատուհանը:

Օգտագործելու համար.
Միայն այն թղթապանակը, որը պարունակում է files թղթապանակի անվան համար սեղմեք «Օգտագործել օպերացիոն համակարգը» կոճակը
Թղթապանակի անուն։
Ընտրված թղթապանակի ուղու անունը՝ մակարդակը որոշելու համար
հատուկ թղթապանակի ուղու համար արտացոլված հիերարխիան։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կառավարում File Հիերարխիա

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

3. Կարող եք քաշել և թողնել files-երը և թղթապանակները OS Explorer ծրագրից նախագծի մեջ viewԱյս գործառույթը հասանելի է KDE-ով աշխատող Windows և Linux համակարգիչների վրա։
Երբ դուք քաշում և գցում եք file, այն անմիջապես ավելացվում է նախագծին։
Եթե բաց նախագիծ չկա, ծրագիրը ստեղծում է այն։
Երբ դուք քաշում և գցում եք file թղթապանակի վրա, այն կտեղադրվի դրանում
թղթապանակը։ Սկզբում, Add Fileկհայտնվի «Նախագծին անցնել» երկխոսության պատուհան, որը կխնդրի ձեզ հաստատել files-ը պետք է ավելացվի նախագծին։ Կարող եք սեղմել «Լավ»՝ ընդունելու համար fileԵթե ցանկանում եք փոփոխություններ կատարել, կարող եք սեղմել «Հեռացնել բոլորը» կոճակը և նշել նոր ֆիլտր կամ տարբերակ։

Նշում. Նախագծում հատուկ թղթապանակները ցուցադրելու համար view, ընտրեք Ընտրանքներ->Նախագիծ View Ընտրանքների ցանկում, այնուհետև միացրեք/անջատեք նշատուփը View Նախագիծ Fileերկխոսության պատուհանի «Պատվերով թղթապանակներ» բաժնում։

Հատուկ նախագծի թղթապանակների մանիպուլյացիա
Հետևյալ ընթացակարգը նկարագրում է, թե ինչպես կարող եք հեռացնել files թղթապանակներից, ջնջել թղթապանակներ և փոխել թղթապանակների հիերարխիան։
1. Հեռացնել ա file հատուկ թղթապանակից՝
Քաշեք և գցեք այն մեկ այլ թղթապանակի կամ նախագծի վրա։ Նշեք file, սեղմեք աջ կոճակը և ընտրեք «Հեռացնել պանակից»
ցատկող մենյու։
Մի օգտագործեք Delete (DEL) ստեղնը, քանի որ դա հեռացնում է file նախագծից։
2. Հատուկ թղթապանակը ջնջելու համար ընտրեք այն, այնուհետև սեղմեք աջ կոճակով և ընտրեք Ջնջել ելնող ցանկից կամ սեղմեք DEL ստեղնը: Երբ ջնջում եք թղթապանակ, կատարեք հետևյալ ընտրություններից մեկը.
Սեղմեք «Այո»՝ թղթապանակը և այն ջնջելու համար files-ը պարունակվում է թղթապանակում
նախագիծը։
Սեղմեք «Ոչ»՝ պարզապես թղթապանակը ջնջելու համար։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Նախագծի կառավարում File Հիերարխիա

3. Հատուկ թղթապանակի հիերարխիան փոխելու համար՝
Քաշեք և գցեք թղթապանակը մեկ այլ թղթապանակի մեջ, որպեսզի այն լինի ենթախումբ։
թղթապանակում կամ նախագծի վրայով՝ այն վերին մակարդակ տեղափոխելու համար։
Հատուկ թղթապանակի վերին մակարդակի հիերարխիան հեռացնելու համար քաշեք և թողեք
նախագծի հիերարխիայի ցանկալի ենթամակարդակը։ Այնուհետև ջնջեք պանակի դատարկ արմատային գրացուցակը։
Նախampլե, եթե առկա հատուկ թղթապանակի գրացուցակը հետևյալն է՝
/Նախկինamples/Verilog/RTL
Ենթադրենք, որ դուք ցանկանում եք ունենալ միայն մեկ մակարդակի RTL հիերարխիա, ապա քաշեք և գցեք RTL-ը նախագծի վրայով։ Այնուհետև կարող եք ջնջել /Ex-ը։amples/Verilog գրացուցակ։

Պատվերի մանիպուլյացիա Files
Բացի այդ, կարող եք կատարել հետևյալ տեսակի անհատական աշխատանքները file գործառնություններ:
1. Ցուցադրումը ճնշելու համար files-ը «Տիպեր» թղթապանակներում, աջ սեղմեք «Նախագիծ» թղթապանակում։ view և ընտրեք «Նախագիծ» View Ընտրանքներ կամ ընտրեք Ընտրանքներ->Նախագիծ View Ընտրանքներ։ Անջատեք ընտրանքը View Նախագիծ Fileերկխոսության պատուհանում «Տեսակապանակներ» բաժնում սեղմեք «s» կոճակը։
2. Ցուցադրելու համար fileայբբենական կարգով դասավորեք նախագծի կարգի փոխարեն, նշեք «Դասավորել» կոճակը Files կոճակը նախագծում view կառավարման վահանակ: Սեղմեք վահանակի ներքևի ձախ անկյունում գտնվող ներքևի սլաքի կոճակը՝ կառավարման վահանակը միացնելու և անջատելու համար:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Նախագծի կառավարում File Հիերարխիա

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Կառավարման վահանակի անջատիչ
3. Փոխել հերթականությունը fileնախագծում։
Համոզվեք, որ անջատել եք հատուկ թղթապանակները և տեսակավորումը fileներ. Քաշեք և գցեք file ցանկում ցանկալի դիրքին files.
4. Փոխելու համար file մուտքագրեք, քաշեք և գցեք այն նոր տիպի պանակ։ Ծրագիրը կպահանջի հաստատում։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Իրականացումների կարգավորում

Իրականացումների կարգավորում
Իրականացումը նախագծի տարբերակ է, որն իրականացվում է սահմանափակումների և այլ կարգավորումների որոշակի հավաքածուով: Նախագիծը կարող է պարունակել մի քանի իրականացումներ, որոնցից յուրաքանչյուրն ունի իր սեփական կարգավորումները:

Աշխատանք բազմաթիվ իրականացումների հետ
Synplify Pro գործիքը թույլ է տալիս ստեղծել նույն դիզայնի բազմաթիվ իրականացումներ և այնուհետև համեմատել արդյունքները: Սա թույլ է տալիս փորձարկել նույն դիզայնի տարբեր կարգավորումներ: Իրականացումները ձեր դիզայնի վերանայումներ են սինթեզի ծրագրաշարի համատեքստում և չեն փոխարինում արտաքին կոդի կառավարման ծրագրաշարին և գործընթացներին:
1. Սեղմեք «Ավելացնել իրականացում» կոճակը կամ ընտրեք «Նախագիծ->Նոր իրականացում» և սահմանեք նոր սարքի կարգավորումներ (Սարք ներդիր), նոր կարգավորումներ (Ընտրանքներ ներդիր) կամ նոր սահմանափակում։ file (Սահմանափակումներ ներդիր):
Ծրագիրը նախագծում ստեղծում է մեկ այլ իրականացում viewՆոր իրականացումն ունի նախորդի անունը, բայց տարբեր թվային վերջածանցով։ Հետևյալ նկարը ցույց է տալիս երկու իրականացում՝ rev1 և rev2, որտեղ ընթացիկ (ակտիվ) իրականացումը ընդգծված է։

Նոր իրականացումն օգտագործում է նույն սկզբնական կոդը files, բայց տարբեր սարքի տարբերակներով և սահմանափակումներով։ Այն պատճենում է որոշները fileնախորդ իրականացումից՝ tlg գրանցամատյանը file, srs RTL ցանցային ցանկը file, և design_fsm.sdc-ն file գեներացվել է FSM Explorer-ի կողմից: Ծրագիրը պահպանում է սինթեզի կրկնվող պատմությունը:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Իրականացումների կարգավորում

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

2. Նոր կարգավորումներով կրկին գործարկեք սինթեզը։
Միայն ընթացիկ իրականացումը գործարկելու համար սեղմեք «Գործարկել»։
Նախագծի բոլոր իրականացումները գործարկելու համար ընտրեք Run-> Run All (Գործարկել բոլորը)
Իրականացումներ։
Կարող եք օգտագործել մի քանի իրականացումներ՝ տարբեր մաս փորձելու կամ տարբեր հաճախականությամբ փորձարկելու համար: Տրամաբանության սինթեզի իրականացման տարբերակների սահմանումը՝ 75-րդ էջում, տարբերակների սահմանման վերաբերյալ տեղեկությունների համար տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը:
Նախագիծը view ցույց է տալիս բոլոր իրականացումները՝ ակտիվ իրականացումը նշված և համապատասխան արդյունքով։ files-ը ստեղծվել է «Իրականացման արդյունքներում» ցուցադրված ակտիվ իրականացման համար view աջ կողմում; ակտիվ իրականացման փոփոխությունը փոխում է արդյունքը file ցուցադրել: «Հսկողություն» պատուհանը վերահսկում է ակտիվ իրականացումը: Եթե դուք կարգավորեք այս պատուհանը՝ բոլոր իրականացումները դիտելու համար, նոր իրականացումն ավտոմատ կերպով կթարմացվի պատուհանում:
3. Համեմատեք արդյունքները։
Օգտագործեք «Դիտել» պատուհանը՝ ընտրված չափանիշները համեմատելու համար։ Համոզվեք, որ սահմանել եք
իրականացումները, որոնք ցանկանում եք համեմատել Configure Watch հրամանի հետ: Մանրամասների համար տե՛ս «Դիտարկման պատուհանի օգտագործումը» բաժինը 190-րդ էջում:

Մանրամասները համեմատելու համար համեմատեք գրանցամատյանը file արդյունքները։
4. Իրականացումը վերանվանելու համար սեղմեք մկնիկի աջ կոճակը նախագծում իրականացման անվան վրա։ view, ընտրեք «Փոխել իրականացման անունը» ելնող ցանկից և մուտքագրեք նոր անուն։
Նկատի ունեցեք, որ ներկայիս UI-ը վերագրում է իրականացումը. 9.0-ից առաջ թողարկումները պահպանում են վերանվանման ենթակա իրականացումը։
5. Իրականացումը պատճենելու համար նախագծում աջ սեղմեք իրականացման անվան վրա։ view, ընտրեք Պատճենել իրականացում ելնող ցանկից և մուտքագրեք պատճենի համար նոր անուն։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Իրականացումների կարգավորում

6. Իրականացումը ջնջելու համար նախագծում աջ սեղմեք իրականացման անվան վրա։ view, և ընտրեք «Հեռացնել իրականացումը» ելնող ցանկից։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում
Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
Դուք կարող եք սահմանել գլոբալ տարբերակներ ձեր սինթեզի իրականացումների համար, որոնցից մի քանիսը կախված են տեխնոլոգիայից։ Այս բաժինը նկարագրում է, թե ինչպես սահմանել գլոբալ տարբերակներ, ինչպիսիք են սարքը, օպտիմալացումը և file տարբերակները Implementation Options հրամանով: Implementation-ի համար սահմանափակումներ սահմանելու վերաբերյալ տեղեկությունների համար տե՛ս SCOPE սահմանափակումների սահմանումը, էջ 119: Գլոբալ կարգավորումները առանձին ատրիբուտներով կամ դիրեկտիվներով անտեսելու վերաբերյալ տեղեկությունների համար տե՛ս Attributes and Directives-ի սահմանումը, էջ 90:
Այս բաժինը քննարկում է հետևյալ թեմաները՝
· Սարքի կարգավորումների սահմանում, էջ 75 · Օպտիմալացման կարգավորումների սահմանում, էջ 78 · Գլոբալ հաճախականության և սահմանափակման սահմանում Files, էջ 80 · Արդյունքի տարբերակների սահմանում, էջ 82 · Ժամանակի հաշվետվության ելքի սահմանում, էջ 84 · Verilog-ի և VHDL-ի տարբերակների սահմանում, էջ 84
Սարքի կարգավորումների կարգավորում
Սարքի ընտրանքները սինթեզի աշխատանքի համար կարող եք սահմանել գլոբալ ընտրանքներից մի մասը: Դրանք ներառում են մասի ընտրությունը (տեխնոլոգիա, մաս և արագության աստիճան) և իրականացման ընտրանքները (մուտքի/ելքի տեղադրում և օդափոխիչներ): Ընտրանքները և այս ընտրանքների իրականացումը կարող են տարբեր լինել տեխնոլոգիայից տեխնոլոգիա, ուստի ստուգեք Հղման ձեռնարկի մատակարարի գլուխները՝ ձեր մատակարարի ընտրանքների մասին տեղեկությունների համար:
1. Բացեք «Իրականացման տարբերակներ» ձևը՝ սեղմելով «Իրականացման տարբերակներ» կոճակը կամ ընտրելով «Նախագիծ->Իրականացման տարբերակներ» բաժինը, և սեղմեք վերևի մասում գտնվող «Սարք» ներդիրը, եթե այն արդեն ընտրված չէ։
2. Ընտրեք տեխնոլոգիան, մասը, փաթեթը և արագությունը: Հասանելի տարբերակները տարբեր են՝ կախված ձեր ընտրած տեխնոլոգիայից:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
3. Սահմանեք սարքի քարտեզագրման տարբերակները: Տարբերակները տարբեր են՝ կախված ձեր ընտրած տեխնոլոգիայից:
Եթե չեք հասկանում, թե ինչ է նշանակում տարբերակը, սեղմեք դրա վրա՝ տեսնելու համար
Նկարագրությունը ներքևի դաշտում: Ընտրանքների լրիվ նկարագրությունների համար սեղմեք F1 կամ դիմեք Հղման ձեռնարկի համապատասխան մատակարարի գլխին:
Ընտրանք սահմանելու համար մուտքագրեք արժեքը կամ նշեք վանդակը՝ այն միացնելու համար։
Ֆանարինգի սահմանաչափեր սահմանելու և վերաժամանակաչափման վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս համապատասխանաբար «Ֆանարինգի սահմանաչափեր սահմանելը»՝ 348-րդ էջում, և «Վերաժամանակաչափում»՝ 334-րդ էջում: Մատակարարին հատուկ այլ տարբերակների մասին մանրամասների համար դիմեք Տեղեկատվական ձեռնարկի համապատասխան մատակարարի գլխին և տեխնոլոգիաների ընտանիքին:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում

4. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը 75-րդ էջում՝ տարբերակների ցանկի համար): Սեղմեք «Լավ»:
5. Սեղմեք «Գործարկել» կոճակը՝ դիզայնը սինթեզելու համար: Ծրագիրը կոմպիլացնում և քարտեզագրում է դիզայնը՝ օգտագործելով ձեր կողմից սահմանված տարբերակները:
6. Սարքի կարգավորումները սկրիպտով սահմանելու համար օգտագործեք set_option Tcl հրամանը: Հետևյալ աղյուսակը պարունակում է «Սարք» ներդիրում սարքի կարգավորումների այբբենական ցանկ, որոնք համապատասխանում են համարժեք Tcl հրամաններին: Քանի որ կարգավորումները հիմնված են տեխնոլոգիայի և ընտանիքի վրա, աղյուսակում թվարկված բոլոր կարգավորումները կարող են հասանելի չլինել ընտրված տեխնոլոգիայում: Բոլոր հրամանները սկսվում են set_option-ով, որին հաջորդում է սյունակում նշված շարահյուսությունը: Ստուգեք տեղեկատու ձեռնարկը՝ ձեր մատակարարի համար կարգավորումների ամենաամբողջական ցանկը գտնելու համար:
Ստորև բերված աղյուսակը ցույց է տալիս սարքի մեծ մասի տարբերակները։

Վերլուծաբանի անջատման համար նախատեսված տարբերակի մեկնաբանված հատկություններ՝ մուտքի/ելքի ներդրման անջատման ուղեցույց

Tcl հրաման (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում

Տարբերակ

Tcl հրաման (set_option…)

Փաթեթ

-փաթեթի փաթեթի_անուն

մաս

-մաս մասի_անուն

Լուծել խառը դրայվերները

-resolve_multiple_driver {1|0}

Արագություն

-արագության_աստիճան արագության_աստիճան

Տեխնոլոգիա

-տեխնոլոգիական բանալի բառ

Թարմացնել կոմպիլյացիայի կետի ժամանակային տվյալները -update_models_cp {0|1}

HDL վերլուծաբանի տվյալների բազայի ստեղծում -hdl_qload {1|0}

Օպտիմալացման տարբերակների սահմանում
Օպտիմալացման տարբերակները ներդրման համար կարող եք սահմանել գլոբալ տարբերակների մի մասը: Այս բաժինը ձեզ կբացատրի, թե ինչպես սահմանել այնպիսի տարբերակներ, ինչպիսիք են հաճախականությունը, և գլոբալ օպտիմիզացման տարբերակներ, ինչպիսիք են ռեսուրսների համատեղ օգտագործումը: Դուք կարող եք նաև սահմանել այս տարբերակներից մի քանիսը UI-ի համապատասխան կոճակներով:
1. Բացեք «Իրականացման տարբերակներ» ձևը՝ սեղմելով «Իրականացման տարբերակներ» կոճակը կամ ընտրելով «Նախագիծ->Իրականացման տարբերակներ» բաժինը և սեղմեք վերևի մասում գտնվող «Ընտրանքներ» ներդիրը։
2. Սեղմեք ձեզ անհրաժեշտ օպտիմալացման տարբերակները՝ կամ ձևաթղթի վրա, կամ «Նախագիծ»-ում։ viewՁեր ընտրությունները տարբեր են՝ կախված տեխնոլոգիայից: Եթե որևէ տարբերակ հասանելի չէ ձեր տեխնոլոգիայի համար, այն մոխրագույն է դառնում: Տարբերակը մեկ տեղում կարգավորելը ավտոմատ կերպով թարմացնում է այն մյուսում:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում

Նախագիծ View

Օպտիմալացման տարբերակների իրականացման տարբերակներ-> Ընտրանքներ

Այս օպտիմալացումների օգտագործման մանրամասների համար տե՛ս հետևյալ բաժինները.

FSM կոմպիլյատոր FSM Explorer
Ռեսուրսների համատեղ օգտագործման ժամանակի վերափոխում

Վիճակային մեքենաների օպտիմալացում, էջ 354
FSM Explorer-ի գործարկումը, էջ 359։ Նշում. Microsemi տեխնոլոգիաների միայն մի մասն է աջակցում FSM Explorer տարբերակը։ Օգտագործեք Project->Implementation Options->Options վահանակը՝ որոշելու համար, թե արդյոք այս տարբերակը աջակցվում է ձեր գործիքում նշված սարքի համար։
Ռեսուրսների փոխանակում, էջ 352
Վերաժամանակաչափում, էջ 334

Tcl set_option հրամանի համարժեք տարբերակները հետևյալն են՝

Ընտրանք FSM կոմպիլյատոր FSM Explorer ռեսուրսների համօգտագործում վերաժամանակավորում

set_option Tcl հրամանի տարբերակ -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retime {1|0}

3. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը 75-րդ էջում՝ տարբերակների ցանկի համար): Սեղմեք «Լավ»:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
4. Սեղմեք «Գործարկել» կոճակը՝ սինթեզը գործարկելու համար։
Ծրագիրը կազմում և քարտեզագրում է դիզայնը՝ օգտագործելով ձեր կողմից սահմանված տարբերակները։
HDL վերլուծաբանների տվյալների բազայի ստեղծում
Ըստ լռելյայնության, ծրագիրը կարդում է ամբողջ դիզայնը, կատարում է տրամաբանական օպտիմալացումներ և ժամանակի տարածում, և գրանցում է արդյունքը մեկ ցանցային ցուցակում (srs): Դիզայնների մեծացմանը զուգընթաց, դիզայնի գործարկման և վրիպազերծման ժամանակը դառնում է ավելի դժվար:
Այս տարբերակը թույլ է տալիս կոմպիլյատորին նախապես բաժանել դիզայնը մի քանի մոդուլների, որոնք գրվում են ցանցային ցուցակը առանձին-առանձին բաժանելու համար։ files (srs): Այս տարբերակը միացնելու համար «Իրականացման տարբերակներ» երկխոսության պատուհանի «Ընտրանքներ» ներդիրում ընտրեք «HDL Analyst տվյալների բազայի ստեղծում» նշավանդակը: Այս գործառույթը զգալիորեն բարելավում է հիշողության օգտագործումը մեծ նախագծերի համար:
Այս գործառույթը կարող է միացվել նաև Tcl Script պատուհանից՝ օգտագործելով հետևյալ set_option Tcl հրամանը.
set_option -hdl_qload 1
Երբ HDL Analyst տվյալների բազայի ստեղծումը միացված է, օգտագործեք HDL Analyst գործիքի Incremental Quick Load տարբերակը՝ դիզայնը ցուցադրելու համար՝ օգտագործելով կամ մեկ ցանցային ցուցակ (srs), կամ մի քանի վերին մակարդակի RTL մոդուլային ցանցային ցուցակներ (srs): Գործիքը կարող է օգտվել հետևյալ առավելություններից.tagայս գործառույթի օգտին՝ դինամիկ կերպով բեռնելով միայն ազդված դիզայնի հիերարխիան։ Օրինակ՝ampՕրինակ՝ հիերարխիայի դիտարկիչը կարող է ընդլայնել միայն ստորին մակարդակի հիերարխիան՝ ըստ անհրաժեշտության՝ արագ բեռնման համար: «Աճող արագ բեռնում» տարբերակը գտնվում է HDL վերլուծիչի ընտրանքների երկխոսության պատուհանի «Ընդհանուր» վահանակում: Տես «Ընդհանուր» վահանակը 304-րդ էջում:

Գլոբալ հաճախականության և սահմանափակման նշում Files

Այս ընթացակարգը ցույց է տալիս, թե ինչպես սահմանել գլոբալ հաճախականությունը և նշել սահմանափակումը։ fileիրականացման համար։

1. Գլոբալ հաճախականություն սահմանելու համար կատարեք հետևյալներից մեկը.

Մուտքագրեք գլոբալ հաճախականությունը նախագծում view.

Բացեք «Իրականացման տարբերակներ» ձևը՝ սեղմելով «Իրականացում» կոճակը։

«Ընտրանքներ» կոճակ, «Սահմանափակումներ» ներդիր։

ընտրություն

Նախագիծ->Իրականացում

Ընտրանքներ,

սեղմեք

որ

Tcl set_option համարժեք հրամանը -frequency frequencyValue-ն է։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում
Դուք կարող եք անտեսել գլոբալ հաճախականությունը տեղական սահմանափակումներով, ինչպես նկարագրված է SCOPE սահմանափակումների սահմանումը բաժնում՝ 119-րդ էջում: Synplify Pro գործիքում դուք կարող եք ավտոմատ կերպով ստեղծել ժամացույցի սահմանափակումներ ձեր նախագծման համար՝ գլոբալ հաճախականություն սահմանելու փոխարեն: Մանրամասների համար տե՛ս «Ավտոմատ սահմանափակումների օգտագործումը» բաժինը 291-րդ էջում:
Գլոբալ հաճախականության և սահմանափակումների նախագիծ View
Իրականացման տարբերակներ-> Սահմանափակումներ

2. Սահմանափակում նշելու համար fileիրականացման համար կատարեք հետևյալներից մեկը՝
Ընտրեք Նախագիծ->Իրականացման տարբերակներ->Սահմանափակումներ: Ստուգեք սահմանափակումը
fileորը դուք ցանկանում եք օգտագործել նախագծում։
«Իրականացման տարբերակներ->Սահմանափակումներ» վահանակից կարող եք նաև սեղմել՝
ավելացնել սահմանափակում file.
Ընտրելով ձեր ցանկալի իրականացումը, սեղմեք «Ավելացնել» File -ում
Նախագիծ view, և ավելացրեք սահմանափակումը fileՁեզ անհրաժեշտ է.

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
Սահմանափակում ստեղծելու համար fileներ, տե՛ս SCOPE սահմանափակումների սահմանումը, էջ 119:
3. Սահմանափակումը վերացնելու համար fileիրականացումից, կատարեք հետևյալներից մեկը՝
Ընտրեք «Նախագիծ» - «Իրականացման տարբերակներ» - «Սահմանափակումներ»։ Սեղմեք նշատուփի վրա։
-ի կողքին file անունը։
Նախագծում view, սեղմեք աջ կոճակով սահմանափակման վրա file հեռացվելու և
ընտրեք Հեռացնել նախագծից։
Սա վերացնում է սահմանափակումը file իրականացումից, բայց չի ջնջում այն։
4. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը 75-րդ էջում՝ տարբերակների ցանկի համար): Սեղմեք «Լավ»:
Երբ դուք սինթեզում եք դիզայնը, ծրագիրը կոմպիլացնում և քարտեզագրում է այն՝ օգտագործելով ձեր կողմից սահմանված տարբերակները։
Արդյունքի տարբերակների նշում
Այս բաժինը ցույց է տալիս, թե ինչպես նշել սինթեզի գործարկման արդյունքի չափանիշները։
1. Բացեք «Իրականացման տարբերակներ» ձևը՝ սեղմելով «Իրականացման տարբերակներ» կոճակը կամ ընտրելով «Նախագիծ->Իրականացման տարբերակներ» բաժինը, և սեղմեք «Իրականացման արդյունքներ» ներդիրը վերևում:

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում

2. Նշեք արդյունքը fileորը դուք ցանկանում եք ստեղծել։
Քարտեզագրված ցանցային ցուցակ ստեղծելու համար files, սեղմեք Write Mapped Verilog Netlist կամ Write
Քարտեզագրված VHDL ցանցային ցանկ։
Մատակարարի համար հատուկ սահմանափակում ստեղծելու համար file առաջնային ծանոթագրության համար,
սեղմեք «Գրել մատակարարի սահմանափակումը» կոճակը FileԱյս հաշվետվության մանրամասների համար տե՛ս «Սահմանափակումների ստուգման հաշվետվությունը»՝ տեղեկատու ձեռնարկի 270-րդ էջում, 56-րդ էջում՝ լրացուցիչ տեղեկությունների համար։
3. Նշեք այն գրացուցակը, որտեղ ցանկանում եք գրել արդյունքները։
4. Սահմանեք արդյունքի ձևաչափը fileՍկրիպտավորման համար համարժեք Tcl հրամանը project -result_format ձևաչափն է։
Կարող եք նաև սահմանել ատրիբուտներ՝ անվանումների քարտեզագրումը կառավարելու համար: Մանրամասների համար դիմեք Հղման ձեռնարկի համապատասխան մատակարարի գլխին:
5. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը 75-րդ էջում՝ տարբերակների ցանկի համար): Սեղմեք «Լավ»:
Երբ դուք սինթեզում եք դիզայնը, ծրագիրը կոմպիլացնում և քարտեզագրում է այն՝ օգտագործելով ձեր կողմից սահմանված տարբերակները։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
Ժամանակի հաշվետվության ելքի նշում
Դուք կարող եք որոշել, թե որքան է հաղորդվում ժամանակի հաշվետվության մեջ՝ սահմանելով հետևյալ ընտրանքները։
1. Ընտրեք «Նախագիծ->Իրականացման տարբերակներ» և սեղմեք «Ժամանակացույցի հաշվետվություն» ներդիրը։ 2. Սահմանեք այն կարևոր ուղիների քանակը, որոնց մասին ցանկանում եք, որ ծրագիրը հաշվետվություն ներկայացնի։

3. Նշեք կրիտիկական ուղու հատվածներում տեսնելու համար անհրաժեշտ սկզբնական և վերջնակետային կետերի քանակը։
4. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը՝ 75-րդ էջում ընտրանքների ցանկի համար): Սեղմեք «Լավ»: Երբ դուք սինթեզում եք դիզայնը, ծրագիրը կոմպիլացնում և քարտեզագրում է այն՝ օգտագործելով ձեր սահմանած տարբերակները:
Verilog-ի և VHDL-ի ընտրանքների կարգավորում
Երբ դուք կարգավորում եք Verilog-ը և VHDL կոդը fileՁեր նախագծում կարող եք նաև նշել կոմպիլյատորի որոշակի տարբերակներ։
Verilog-ի կարգավորում File Ընտրանքներ
Դուք սահմանել եք Verilog-ը file տարբերակները՝ ընտրելով կամ «Նախագիծ->Իրականացման տարբերակներ-> Verilog», կամ «Ընտրանքներ->Verilog կոմպիլյատորի կարգավորում»։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում

1. Նշեք Verilog-ի օգտագործելի ձևաչափը։
Կոմպիլյատորը բոլորի համար գլոբալ կերպով սահմանելու համար fileնախագծում, ընտրեք
Նախագիծ->Իրականացման տարբերակներ->Verilog: Եթե օգտագործում եք Verilog 2001 կամ SystemVerilog, աջակցվող կառուցվածքների համար ստուգեք հղման ձեռնարկը:
Verilog կոմպիլյատորը նշելու համար մեկ անձի համար file հիմք, ընտրեք file -ում
Նախագիծ viewՍեղմեք աջ կոճակով և ընտրեք File Ընտրանքներ։ Ընտրեք համապատասխան կոմպիլյատորը։ Verilog-ի լռելյայն տարբերակը file Նոր նախագծերի ձևաչափը SystemVerilog է։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
2. Նշեք վերին մակարդակի մոդուլը, եթե դա դեռ չեք արել նախագծում։ view.
3. Սկզբնական կոդից պարամետրերը հանելու համար կատարեք հետևյալը.
Սեղմեք «Արտահանել պարամետրերը»։ Լռելյայն արժեքը չեղարկելու համար մուտքագրեք պարամետրի համար նոր արժեք։
Ծրագիրը նոր արժեքն օգտագործում է միայն ընթացիկ իրականացման համար: Նկատի ունեցեք, որ պարամետրերի արդյունահանումը չի աջակցվում խառը նախագծերի համար:

4. Կոմպիլյատորի հրահանգներում մուտքագրեք հրահանգը՝ օգտագործելով բացատներ՝ հրահանգները առանձնացնելու համար: Դուք կարող եք մուտքագրել այն հրահանգները, որոնք սովորաբար կոդում կմուտքագրեիք 'ifdef և `define հրահանգներով: Օրինակ՝ample, ABC=30-ը հանգեցնում է նրան, որ ծրագիրը նախագծին գրում է հետևյալ հրամանները file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում
5. «Ներառման ուղու կարգ» բաժնում նշեք Verilog-ի համար ներառման հրամանների որոնման ուղիները։ fileորոնք ձեր նախագծում են։ Օգտագործեք վանդակի վերին աջ անկյունում գտնվող կոճակները՝ ուղիները ավելացնելու, ջնջելու կամ վերադասավորելու համար։
6. Գրադարանի տեղեկատուներում նշեք գրադարանը պարունակող տեղեկատուի ուղին։ files ձեր նախագծի համար: Օգտագործեք վանդակի վերին աջ անկյունում գտնվող կոճակները՝ ուղիները ավելացնելու, ջնջելու կամ վերադասավորելու համար:
7. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը՝ 75-րդ էջում ընտրանքների ցանկի համար): Սեղմեք «Լավ»: Երբ դուք սինթեզում եք դիզայնը, ծրագիրը կոմպիլացնում և քարտեզագրում է այն՝ օգտագործելով ձեր սահմանած տարբերակները:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի կազմակերպում Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում
VHDL-ի կարգավորում File Ընտրանքներ
Դուք սահմանել եք VHDL-ը file տարբերակները՝ ընտրելով կամ Project->Implementation Options->VHDL, կամ Options->Configure VHDL Compiler։

VHDL աղբյուրի համար կարող եք նշել ստորև նկարագրված տարբերակները։
1. Նշեք վերին մակարդակի մոդուլը, եթե դա դեռ չեք արել նախագծում։ viewԵթե վերին մակարդակի մոդուլը չի գտնվում լռելյայն աշխատանքային գրադարանում, դուք պետք է նշեք այն գրադարանը, որտեղ կոմպիլյատորը կարող է գտնել մոդուլը: Այս մասին տեղեկությունների համար տե՛ս VHDL Panel-ը, էջ 200:
Կարող եք նաև օգտագործել այս տարբերակը խառը լեզվական դիզայնի համար կամ երբ ցանկանում եք նշել մոդուլ, որը սխեմայում HDL Analyst-ի ցուցադրման և LdOebugging-ի համար իրական վերին մակարդակի էնտիմենտ չէ։ view2. Օգտատիրոջ կողմից սահմանված վիճակային մեքենայի կոդավորման համար կատարեք հետևյալը.
Նշեք կոդավորման տեսակը, որը ցանկանում եք օգտագործել։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Լոգիկայի սինթեզի իրականացման տարբերակների սահմանում Գլուխ 4. Լոգիկայի սինթեզի նախագծի սահմանում
Անջատեք FSM կոմպիլյատորը։
Երբ դուք սինթեզում եք դիզայնը, ծրագիրն օգտագործում է այստեղ սահմանված կոմպիլյատորի դիրեկտիվները՝ վիճակային մեքենաները կոդավորելու համար և չի գործարկում FSM կոմպիլյատորը, որը կփոխարինի կոմպիլյատորի դիրեկտիվները: Այլընտրանքորեն, դուք կարող եք սահմանել վիճակային մեքենաներ syn_encoding ատրիբուտի միջոցով, ինչպես նկարագրված է «Վիճակային մեքենաների սահմանում VHDL-ում» բաժնում՝ 308-րդ էջում:
3. Սկզբնաղբյուր կոդից ջեներիկ դեղեր հանելու համար կատարեք հետևյալը.
Սեղմեք «Արտահանել ընդհանուր հաստատուններ» կոճակը։ Լռելյայն արժեքը չեղարկելու համար մուտքագրեք նոր արժեք ընդհանուրի համար։
Ծրագիրը նոր արժեքն օգտագործում է միայն ընթացիկ իրականացման համար: Նկատի ունեցեք, որ դուք չեք կարող արդյունահանել ընդհանուր կոդեր, եթե ունեք խառը լեզվի դիզայն:

4. Եռաստիճանները գործընթացի/բլոկի սահմաններից այն կողմ մղելու համար ստուգեք, որ «Եռաստիճանները մղել» տարբերակը միացված է: Մանրամասների համար տե՛ս «Եռաստիճանները մղել» տարբերակը՝ 212-րդ էջում, տեղեկատու ձեռնարկում:
5. Որոշեք synthesis_on և synthesis_off դիրեկտիվների մեկնաբանությունը.
Որպեսզի կոմպիլյատորը մեկնաբանի synthesis_on և synthesis_off հրահանգները,
ինչպես translate_on/translate_off-ում, միացրեք «Սինթեզ միացված/անջատված է իրականացված որպես թարգմանություն միացված/անջատված» տարբերակը։
synthesis_on և synthesis_off դիրեկտիվները անտեսելու համար համոզվեք, որ
Այս տարբերակը նշված չէ: Լրացուցիչ տեղեկությունների համար տե՛ս translate_off/translate_on-ը, Հղման ձեռնարկի 226-րդ էջում:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Ատրիբուտների և հրահանգների նշում

6. Անհրաժեշտության դեպքում սահմանեք այլ իրականացման տարբերակներ (տե՛ս «Տրամաբանության սինթեզի իրականացման տարբերակների սահմանում» բաժինը 75-րդ էջում՝ տարբերակների ցանկի համար): Սեղմեք «Լավ»:
Երբ դուք սինթեզում եք դիզայնը, ծրագիրը կոմպիլացնում և քարտեզագրում է այն՝ օգտագործելով ձեր կողմից սահմանված տարբերակները։

Ատրիբուտների և հրահանգների նշում

Ատրիբուտները և դիրեկտիվները սպեցիֆիկացիաներ են, որոնք դուք վերագրում եք դիզայնի օբյեկտներին՝ ձեր դիզայնի վերլուծության, օպտիմիզացման և քարտեզագրման եղանակը վերահսկելու համար։
Ատրիբուտների կառավարման քարտեզագրման օպտիմալացումները և դիրեկտիվների կառավարման կոմպիլյատորի օպտիմալացումները: Այս տարբերության պատճառով դուք պետք է դիրեկտիվները նշեք սկզբնական կոդում: Այս աղյուսակը նկարագրում է ատրիբուտների և դիրեկտիվների սպեցիֆիկացիաներ ստեղծելու համար հասանելի մեթոդները.

VHDL Verilog SCOPE խմբագրիչի սահմանափակումներ File

Հատկանիշներ Այո Այո Այո Այո

Հրահանգներ Այո Այո Ոչ Ոչ

Ավելի լավ է նշել ատրիբուտները SCOPE խմբագրիչում կամ սահմանափակումներում։ file, քանի որ նախ անհրաժեշտ չէ վերակազմավորել դիզայնը։ Հրահանգների համար դուք պետք է կազմեք դիզայնը, որպեսզի դրանք ուժի մեջ մտնեն։
Եթե SCOPE/սահմանափակումներ file և HDL կոդը նշված են դիզայնի համար, սահմանափակումներն ունեն առաջնահերթություն, երբ կան կոնֆլիկտներ։
Լրացուցիչ տեղեկությունների համար դիմեք հետևյալին.
· Ատրիբուտների և դիրեկտիվների նշումը VHDL-ում, էջ 91 · Ատրիբուտների և դիրեկտիվների նշումը Verilog-ում, էջ 92 · Ատրիբուտների նշումը SCOPE խմբագրիչի միջոցով, էջ 93 · Ատրիբուտների նշումը սահմանափակումներում File, էջ 97

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Ատրիբուտների և հրահանգների նշում

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

VHDL-ում ատրիբուտների և դիրեկտիվների նշումը
Դուք կարող եք օգտագործել այլ մեթոդներ օբյեկտներին ատրիբուտներ ավելացնելու համար, ինչպես նշված է «Ատրիբուտների և դիրեկտիվների նշում» բաժնում՝ 90-րդ էջում: Այնուամենայնիվ, դուք կարող եք դիրեկտիվներ նշել միայն սկզբնական կոդում: VHDL-ում ատրիբուտներ և դիրեկտիվներ սահմանելու երկու եղանակ կա.
· Նախապես սահմանված ատրիբուտների փաթեթի օգտագործումը
· Հայտարարելով ատրիբուտը ամեն անգամ, երբ այն օգտագործվում է
VHDL ատրիբուտների սինտաքսի մանրամասների համար տե՛ս VHDL ատրիբուտների և դիրեկտիվների սինտաքսը Տեղեկատվական ձեռնարկի 561-րդ էջում։

Նախապես սահմանված VHDL ատրիբուտների փաթեթի օգտագործումը
ԱդվանtagՆախապես սահմանված փաթեթն օգտագործելու առավելությունն այն է, որ դուք խուսափում եք ատրիբուտների և դիրեկտիվների վերասահմանումից ամեն անգամ, երբ դրանք ներառում եք սկզբնական կոդում: ԹերությունըtagԽնդիրն այն է, որ ձեր սկզբնական կոդը պակաս փոխադրելի է։ Ատրիբուտների փաթեթը գտնվում է installDirectory/lib/vhd/synattr.vhd-ում։
1. Ծրագրային գրադարանում ներառված նախապես սահմանված ատրիբուտների փաթեթն օգտագործելու համար շարահյուսությանը ավելացրեք հետևյալ տողերը.
գրադարան synplify; օգտագործեք synplify.attributes.all;
2. Ավելացրեք ցանկալի ատրիբուտը կամ դիրեկտիվը դիզայնի միավորի հայտարարագրից հետո։
հայտարարագրեր; ատրիբուտի attribute_name of objectName: objectType-ը արժեք է;
Նախampլե:
simpledff էնթիթը port է (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
clk-ի syn_noclockbuf ատրիբուտը. ազդանշանը ճիշտ է;
Շարահյուսության կոնվենցիաների մանրամասների համար տե՛ս VHDL ատրիբուտի և դիրեկտիվի շարահյուսությունը՝ Տեղեկատվական ձեռնարկի 561-րդ էջում։
3. Ավելացրեք աղբյուրը file նախագծին։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Ատրիբուտների և հրահանգների նշում

VHDL ատրիբուտների և դիրեկտիվների հայտարարում
Եթե դուք չեք օգտագործում ատրիբուտների փաթեթը, ապա պետք է վերասահմանեք ատրիբուտները ամեն անգամ, երբ դրանք ներառում եք սկզբնական կոդում։
1. Ամեն անգամ, երբ օգտագործում եք որևէ ատրիբուտ կամ հրահանգ, սահմանեք այն անմիջապես դիզայնի միավորի հայտարարություններից հետո՝ օգտագործելով հետևյալ շարահյուսությունը.
design_unit_declaration; ատրիբուտի attributeName: dataType; ատրիբուտի attributeName of objectName: objectType-ը արժեք է;
Նախampլե:
simpledff էնթիթը port է (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
syn_noclockbuf ատրիբուտը։ boolean; clk :signal-ի syn_noclockbuf ատրիբուտը true է։
2. Ավելացրեք աղբյուրը file նախագծին։

Verilog-ում ատրիբուտների և դիրեկտիվների նշումը
Դուք կարող եք օգտագործել այլ մեթոդներ օբյեկտներին ատրիբուտներ ավելացնելու համար, ինչպես նկարագրված է «Ատրիբուտների և դիրեկտիվների նշում» բաժնում՝ 90-րդ էջում: Այնուամենայնիվ, դուք կարող եք դիրեկտիվներ նշել միայն սկզբնական կոդում:
Verilog-ը նախապես սահմանված սինթեզի ատրիբուտներ և դիրեկտիվներ չունի, ուստի դուք պետք է դրանք ավելացնեք որպես մեկնաբանություններ: Ատրիբուտի կամ դիրեկտիվի անվանումից առաջ գրվում է synthesis բանալի բառը: Verilog files տառերը զգայուն են մեծատառերի և փոքրատառերի նկատմամբ, ուստի ատրիբուտներն ու դիրեկտիվները պետք է նշվեն ճիշտ այնպես, ինչպես ներկայացված են դրանց շարահյուսության նկարագրություններում: Շարահյուսության մանրամասների համար տե՛ս Verilog ատրիբուտների և դիրեկտիվների շարահյուսությունը՝ Տեղեկատվական ձեռնարկի 363-րդ էջում:
1. Verilog-ում ատրիբուտ կամ դիրեկտիվ ավելացնելու համար օգտագործեք Verilog տողային կամ բլոկային մեկնաբանության (C-ոճի) սինտաքսը, որը անմիջապես հետևում է դիզայնի օբյեկտին: Բլոկային մեկնաբանությունները պետք է լինեն կետ-ստորակետից առաջ, եթե այդպիսին կա:
LO

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Ատրիբուտների և հրահանգների նշում

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Verilog բլոկի մեկնաբանության սինտաքս
/* սինթեզի ատրիբուտի անուն = արժեք */ /* սինթեզի տեղեկատուի անուն = արժեք */

Verilog տողի մեկնաբանության սինտաքս
// սինթեզի attributeName = արժեք // սինթեզի directoryName = արժեք

Շարահյուսության կանոնների մանրամասների համար տե՛ս Verilog Attribute and Directive Syntax-ը, Տեղեկատվական ձեռնարկի 363-րդ էջում։ Հետևյալը օրինակ է։amples:
մոդուլ fifo(out, in) /* սինթեզ syn_hier = “hard” */;
2. Նույն օբյեկտին մի քանի ատրիբուտներ կամ հրահանգներ կցելու համար, առանձնացրեք ատրիբուտները սպիտակ բացատներով, բայց մի կրկնեք սինթեզի բանալի բառը: Մի օգտագործեք ստորակետեր: Օրինակ՝ampլե:
դեպքի վիճակ /* սինթեզ լրիվ_դեպք զուգահեռ_դեպք */;
3. Եթե Verilog reg մեկ հրամանի միջոցով սահմանվում են բազմաթիվ գրանցամատյաններ և դրանց վրա կիրառվում է ատրիբուտը, ապա սինթեզի ծրագիրը կիրառում է միայն reg հրամանի մեջ վերջին հայտարարված գրանցամատյանը։ Օրինակ՝ampլե:
reg [5:0] q, q_a, q_b, q_c, q_d /* սինթեզ syn_preserve=1 */;
syn_preserve ատրիբուտը կիրառվում է միայն q_d-ի վրա: Սա սինթեզի գործիքների համար սպասվող վարքագիծն է: Այս ատրիբուտը բոլոր գրանցամատյանների վրա կիրառելու համար դուք պետք է օգտագործեք առանձին Verilog reg հրաման յուրաքանչյուր գրանցամատյանի համար և կիրառեք ատրիբուտը:

Ատրիբուտների նշումը SCOPE խմբագրիչի միջոցով
SCOPE պատուհանը հեշտ օգտագործման ինտերֆեյս է տրամադրում ցանկացած ատրիբուտ ավելացնելու համար։ Դուք չեք կարող այն օգտագործել դիրեկտիվներ ավելացնելու համար, քանի որ դրանք պետք է ավելացվեն սկզբնաղբյուրին։ file(Տես՝ «VHDL-ում ատրիբուտների և դիրեկտիվների նշումը» 91-րդ էջում կամ «Verilog-ում ատրիբուտների և դիրեկտիվների նշումը» 92-րդ էջում): Հետևյալ ընթացակարգը ցույց է տալիս, թե ինչպես կարելի է ատրիբուտը անմիջապես ավելացնել SCOPE պատուհանում:
1. Սկսեք կոմպիլացված դիզայնից և բացեք SCOPE պատուհանը։ Գոյություն ունեցող սահմանափակմանը ատրիբուտներ ավելացնելու համար file, բացեք SCOPE պատուհանը՝ սեղմելով առկա file նախագծում view. Նորին ատրիբուտներ ավելացնելու համար file, սեղմեք SCOPE պատկերակը և սեղմեք Initialize՝ SCOPE պատուհանը բացելու համար։
2. Սեղմեք SCOPE պատուհանի ներքևի մասում գտնվող «Հատկանիշներ» ներդիրի վրա։

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Ատրիբուտների և հրահանգների նշում

Կարող եք նախ ընտրել օբյեկտը (քայլ 3) կամ նախ ատրիբուտը (քայլ 4):

3. Օբյեկտը նշելու համար «Օբյեկտ» սյունակում կատարեք հետևյալ գործողություններից մեկը: Եթե արդեն նշել եք ատրիբուտը, «Օբյեկտ» սյունակը թվարկում է միայն այդ ատրիբուտի համար վավեր օբյեկտների ընտրությունները:
Ընտրեք օբյեկտի տեսակը «Օբյեկտի ֆիլտր» սյունակում, ապա ընտրեք
օբյեկտը «Օբյեկտ» սյունակում առկա ընտրության ցանկից։ Սա լավագույն միջոցն է համոզվելու համար, որ դուք նշում եք համապատասխան օբյեկտ՝ ճիշտ շարահյուսությամբ։

LO
Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Ատրիբուտների և հրահանգների նշում

Գլուխ 4. Լոգիկայի սինթեզի նախագծի ստեղծում

Քաշեք այն օբյեկտը, որին ցանկանում եք կցել ատրիբուտը,
RTL կամ տեխնոլոգիա views դեպի SCOPE պատուհանի «Օբյեկտ» սյունակը։ Որոշ ատրիբուտների համար քաշել-գցելը կարող է չընտրել ճիշտ օբյեկտը։ Օրինակ՝ampօրինակ, եթե դուք ցանկանում եք սահմանել syn_hier-ը մոդուլի կամ էնթիթիի վրա, ինչպիսին է and gate-ը, դուք պետք է այն սահմանեք view այդ մոդուլի համար։ Օբյեկտը կունենա հետևյալ շարահյուսությունը՝ v:moduleName Verilog-ում կամ v:library.moduleName VHDL-ում, որտեղ կարող եք ունենալ մի քանի գրադարաններ։
Մուտքագրեք օբյեկտի անունը «Օբյեկտ» սյունակում։ Եթե չգիտեք
անունը, օգտագործեք Գտնել հրամանը կամ Օբյեկտի ֆիլտր սյունակը: Համոզվեք, որ մուտքագրում եք օբյեկտի համապատասխան նախածանցը, որտեղ այն անհրաժեշտ է: Օրինակ՝ampլե, ատրիբուտը a-ի վրա սահմանելու համար view, դուք պետք է v: նախածանցը ավելացնեք մոդուլի կամ էնթիթիի անվանը։ VHDL-ի դեպքում, հնարավոր է, անհրաժեշտ լինի նշել գրադարանը, ինչպես նաև մոդուլի անունը։
4. Եթե նախ նշել եք օբյեկտը, այժմ կարող եք նշել նաև ատրիբուտը: Ցանկը ցույց է տալիս միայն ձեր ընտրած օբյեկտի տեսակի համար վավեր ատրիբուտները: Նշեք ատրիբուտը` «Ատրիբուտ» սյունակում մկնիկի կոճակը սեղմած պահելով և ցանկից ընտրելով ատրիբուտը:

Եթե նախ ընտրել եք օբյեկտը, առկա ընտրությունները որոշվում են ընտրված օբյեկտով և ձեր կողմից օգտագործվող տեխնոլոգիայով։ Եթե նախ ընտրել եք ատրիբուտը, առկա ընտրությունները որոշվում են տեխնոլոգիայով։
Երբ դուք ընտրում եք որևէ ատրիբուտ, SCOPE պատուհանը ձեզ կասի, թե ինչպիսի արժեք պետք է մուտքագրեք այդ ատրիբուտի համար և կտրամադրի ատրիբուտի համառոտ նկարագրությունը: Եթե դուք նախ ընտրել եք ատրիբուտը, համոզվեք, որ վերադարձել եք և նշել օբյեկտը:
5. Լրացրեք արժեքը: Մկնիկի կոճակը սեղմած պահեք «Արժեք» սյունակում և ընտրեք ցանկից: Կարող եք նաև մուտքագրել արժեք:

Synplify Pro for Microsemi Edition օգտագործողի ուղեցույց, հոկտեմբեր 2014

Գլուխ 4. Լոգիկական համակարգի կարգավորում

Փաստաթղթեր / ռեսուրսներ

SYnOPSYS FPGA Synthesis Synplify Pro Microsemi Edition-ի համար [pdf] Օգտագործողի ուղեցույց
FPGA Synthesis Synplify Pro Microsemi Edition-ի համար, Synthesis Synplify Pro Microsemi Edition-ի համար, Synplify Pro Microsemi Edition-ի համար, Pro Microsemi Edition-ի համար, Microsemi Edition, Edition

Հղումներ

Օգտագործողի ձեռնարկ

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Օգտագործողի ուղեցույց

FPGA Synthesis Synplify Pro Microsemi Edition-ի համար

Տեխնիկական պայմաններ

Ապրանքի մասին տեղեկատվություն

Ապրանքի օգտագործման հրահանգներ

Գլուխ 1. Ներածություն

Փաստաթղթի շրջանակը

Սկսել

Օգտվողի միջերեսն ավարտված էview

Գլուխ 2. FPGA սինթեզի նախագծման հոսքեր

Գլուխ 3. Մուտքագրման նախապատրաստում

ՀՏՀ

Հարց. Կարո՞ղ եմ փաստաթղթերի պատճեններ պատրաստել։

Հարց. Ինչպե՞ս միացնել ծրագիրը։

Հարց. Ո՞ւմ համար է նախատեսված այս ուղեցույցը։

Փաստաթղթեր / ռեսուրսներ

Հղումներ

Թողնել մեկնաբանություն

Չեղարկել պատասխանը