SYnOPSYS FPGA Synthesis Synplify Pro ho an'ny Microsemi Edition User Guide

Ny Synopsys FPGA Synthesis - Synplify Pro ho an'ny Microsemi Edition
dia fitaovana feno ho an'ny fampiharana FPGA amin'ny isan-karazany
endri-javatra natao hanampiana ny mpampiasa amin'ny synthesis sy ny famolavolana lojika
mikoriana.

Torolàlana momba ny fampiasana vokatra

Toko 1: Fampidirana

Ity toko ity dia manome ny faranyview ny Synopsys FPGA sy
Prototyping Products, Fitaovana Fampiharana FPGA, ary Synopsys FPGA
Fitaovana fitaovana.

Sahan'ny antontan-taratasy

Ny antontan-taratasy napetraka dia ahitana fampahalalana momba ny endri-javatra vokatra
ary natao ho an'ireo mpampiasa liana amin'ny synthesis sy ny famolavolana FPGA
mikoriana.

Hanomboka

Mba hanombohana mampiasa ny rindrambaiko, sokafy manaraka ny nomena
torolalana ary jereo ny torolalana ho an'ny mpampiasa mba hahazoana fanampiana.

User Interface Overview

Mifankazara amin'ny mpampiasa interface tsara
mandehandeha amin'ny endri-javatra rindrambaiko.

Toko 2: Mikoriana ny famolavolana FPGA Synthesis

Ity toko ity dia manazava ny fizotran'ny famolavolana lojika ho an'ny FPGA
synthesis.

Toko 3: Fanomanana ny fampidirana

Ianaro ny fomba fampiasana Loharano amin'ny fiteny mifangaro Files sy ny Incremental
Compiler ho an'ny fanomanana fampidirana mahomby.

Fanamarihana: Tandremo ny fetra rehetra mifandraika amin'izany
amin'ny fampiasana ny Incremental Compiler.

FAQ

F: Afaka manao dika mitovy amin'ny antontan-taratasy ve aho?

A: Eny, ny fifanarahana fahazoan-dàlana dia mamela ny fanaovana kopia ho an'ny anatiny
ampiasao amin'ny fanondroana sahaza ihany.

F: Ahoana no hanombohana ny rindrambaiko?

A: Jereo ny fizarana "Fanombohana" ao amin'ny Toko 1 amin'ny
mpitari-dalana ho an'ny torolalana amin'ny antsipiriany momba ny fanombohana ny rindrambaiko.

F: Inona no mpihaino kendrena ho an'ity torolàlana mpampiasa ity?

A: Ny torolalana ho an'ny mpampiasa dia natao ho an'ny olona liana amin'ny FPGA
synthesis sy ny drafitra mikoriana.

View Fullscreen

Synopsys FPGA Synthesis
Synplify Pro ho an'ny Microsemi Edition
Torolàlana ho an'ny mpampiasa
Oktobra 2014

Fampandrenesana momba ny zon'ny mpamorona sy fampahalalana momba ny fananana
Copyright © 2014 Synopsys, Inc. Zo rehetra voatokana. Ity rindrambaiko sy antontan-taratasy ity dia misy fampahalalana tsiambaratelo sy fananan'ny Synopsys, Inc. Ny rindrambaiko sy ny antontan-taratasy dia omena amin'ny fifanarahana fahazoan-dàlana ary azo ampiasaina na adika raha tsy mifanaraka amin'ny fepetran'ny fifanarahana fahazoan-dàlana. Tsy misy ampahany amin'ny rindrambaiko sy ny antontan-taratasy azo adika, na adika, amin'ny endriny rehetra na amin'ny fomba rehetra, elektronika, mekanika, manual, optika, na hafa, raha tsy nahazo alalana an-tsoratra mialoha avy amin'ny Synopsys, Inc., na araka ny nomen'ny fifanarahana fahazoan-dàlana.
Zo hanao kopia antontan-taratasy
Ny fifanarahana fahazoan-dàlana amin'ny Synopsys dia manome alalana ny tompon'ny fahazoan-dàlana hanao kopia ny antontan-taratasy ho an'ny fampiasana anatiny ihany.
Ny kopia tsirairay dia tokony ahitana ny zon'ny mpamorona, ny marika, ny marika serivisy ary ny fampahafantarana momba ny zon'ny tompony, raha misy. Tsy maintsy manendry laharana misesy ho an'ny kopia rehetra ny mpahazo alalana. Ireto kopia ireto dia ahitana ireto angano manaraka ireto eo amin'ny pejy fonony:
"Ity antontan-taratasy ity dia adika miaraka amin'ny fahazoan-dàlana avy amin'ny Synopsys, Inc., ho an'ny fampiasana manokana an'i __________________________________________ sy ny mpiasa ao aminy. Ity dia nomeraon'ny kopia __________."
Fanambarana fanaraha-maso ny toerana haleha
Ny angona ara-teknika rehetra voarakitra ato amin'ity famoahana ity dia miankina amin'ny lalàna mifehy ny fanondranana any Etazonia. Voarara ny fampahafantarana ireo teratany avy any amin'ny firenena hafa mifanohitra amin'ny lalànan'i Etazonia. Andraikitry ny mpamaky ny mamaritra ny didy amam-pitsipika manan-kery sy ny manaraka izany.
LO

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Disclaimer
SYNOPSYS, INC., SY NY MPANOMEZANA AZY AMINY TSY MISY AZO ATAO HO AN'NY KARAZANA, NA TSY MISY AZO ATAO NA TSY MISY AZO ATAO, MIARAKA AMIN'IREO ATAO IZANY, ANISAN'IREO, FA TSY FOTOANA AMIN'NY, NY TANTARAN'IREO ANTOKO SY NY FAHASALAMANA IZANY.
Marika voasoratra anarana (®)
Synopsys, AEON, AMPS, Astro, Teknolojian'ny Synthesis Extracting Behavior, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Compiler Design, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, METeols Leda, LightTools, MASTTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, ny Synplicity logo, Synplify, Synplify Pro, Synthesis CS, Optimization Constraition Vera, ary YIELDdirector dia marika voasoratra anarana amin'ny Synopsys, Inc.
marika (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDLpse, Discover TMAX Designer Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, Jupiter-XT, JupiterXT-ASIC, Liberty, Libra-ComplerPassport Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Fanadihadiana ara-batana, Planeta, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimCallurus TSUPREM-4, VCSi, VHDL Compiler, VMC, ary Worksheet Buffer dia marika famantarana ny Synopsys, Inc.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Marika serivisy (sm)
MAP-in, SVP Café, ary TAP-in dia marika serivisy an'ny Synopsys, Inc. SystemC dia marika famantarana ny Open SystemC Initiative ary ampiasaina amin'ny alàlan'ny fahazoan-dàlana. ARM sy AMBA dia mari-pamantarana voasoratra ao amin'ny ARM Limited. Saber dia marika voasoratra anarana amin'ny SabreMark Limited Partnership ary ampiasaina amin'ny alàlan'ny fahazoan-dàlana. Ny vokatra hafa rehetra na ny anaran'ny orinasa dia mety ho mariky ny tompony.
Natonta tany Etazonia Oktobra 2014

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Hevitra ato Anatiny

Toko 1: Fampidirana
Synopsys FPGA sy Prototyping Products. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Fitaovana Fampiharana FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Tool Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Sahan'ny antontan-taratasy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Ny antontan-taratasy napetraka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Mpihaino . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Hanomboka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Fanombohana ny Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Fanampiana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
User Interface Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Toko 2: Mikoriana ny famolavolana FPGA Synthesis
Lojika Synthesis Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Toko 3: Fanomanana ny fampidirana
Fametrahana loharano HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Mamorona loharano HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Mampiasa ny Context Help Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Fanamarinana loharano HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Fanovana loharano HDL Filemiaraka amin'ny tonian-dahatsoratra ao anatiny. . . . . . . . . . . . . . . . . . . . 35 Fanitsiana ny safidin'ny varavarankely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Mampiasa tonian-dahatsoratra ivelany . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Mampiasa Fanitarana Tranomboky ho an'ny Tranomboky Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Mampiasa Loharano amin'ny fiteny mifangaro Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Mampiasa ny Incremental Compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Famerana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Mampiasa ny Structural Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Famerana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Miasa miaraka amin'ny Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Rahoviana no hampiasana teritery Filemihoatra ny Source Code . . . . . . . . . . . . . . . . . . . . . . . . 53 Mampiasa tonian-dahatsoratra ho an'ny teritery Files (Lova). . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl Syntax Torolàlana momba ny teritery Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Fanamarinana teritery Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Toko 4: Fametrahana Tetikasa Synthesis Lojika
Fametrahana tetikasa Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Famoronana tetikasa File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Manokatra tetikasa efa misy File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Fanaovana fanovana amin'ny tetikasa iray . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Fametrahana tetikasa View Display Preferences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ny fanavaozana ny Verilog dia ahitana lalana amin'ny tetikasa taloha Files . . . . . . . . . . . . . . . . . . . . 65
Mitantana tetikasa File Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Mamorona lahatahiry manokana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulate ny lahatahiry tetikasa manokana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulating Custom Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Fametrahana fampiharana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Miasa miaraka amin'ny fampiharana maro. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Mametraka Safidy Fampiharana Lojika Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Fametrahana safidin'ny fitaovana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Fametrahana Safidy Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Famaritana ny matetika sy ny teritery maneran-tany Files . . . . . . . . . . . . . . . . . . . . . . 80 Famaritana ny safidin'ny vokatra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Famaritana ny famoahana ny tatitra momba ny fotoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Fametrahana Safidy Verilog sy VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Famaritana ireo toetra sy torolalana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Famaritana ireo toetra sy torolalana ao amin'ny VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Famaritana ireo toetra sy torolalana ao amin'ny Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Famaritana ny toetra mampiasa ny SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . 93 Famaritana ny toetra ao amin'ny teritery File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
mitady Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Famantarana ny Files hikaroka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Fanasivanana ny Files hikaroka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Fanombohana ny Fikarohana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Valiny fikarohana 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archiving Files sy Tetikasa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Archive a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Esory ny arsiva tetikasa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mandika tetik'asa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Toko 5: Famaritana ny teritery
Mampiasa ny SCOPE Editor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Mamorona teritery ao amin'ny SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Mamorona teritery miaraka amin'ny baikon'ny FDC Template . . . . . . . . . . . . . . . . 116
Famaritana ny fepetra SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Mametraka famerana ny famantaranandro sy ny lalana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Famaritana ny teritery fampidirana sy fivoahana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Famaritana ireo karazana pad I/O mahazatra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Mampiasa ny TCL View ny SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Torolàlana amin'ny fidirana sy fanitsiana ny teritery . . . . . . . . . . . . . . . . . . . . . . . . 127
Famaritana ny fanavakavahana ara-potoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Famaritana ny teboka manomboka amin'ny / mankany / amin'ny fanavakavahana amin'ny fotoana . . . . . . . . . . . . . . . . . 130 Famaritana ny lalan'ny tsingerina maro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Famaritana ny lalan-diso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Mitadiava zavatra miaraka amin'ny Tcl mahita sy manitatra. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Famaritana ny fomba fikarohana ho an'ny Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Fanadiovana Tcl Mitadiava vokatra miaraka amin'ny -sivana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Mampiasa ny baiko Tcl Find mba hamaritana ny fanangonana . . . . . . . . . . . . . . . . . . . . . 138 Mampiasa ny baikon'ny fanitarana Tcl hamaritana ny fanangonana . . . . . . . . . . . . . . . . . . 140 Fanamarinana Tcl mahita sy manitatra ny valiny. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Mampiasa Tcl mitady sy manitatra amin'ny Batch Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Mampiasa Collections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Fampitahana ny fomba hamaritana ny fanangonana . . . . . . . . . . . . . . . . . . . . . . . 144 Mamorona sy mampiasa SCOPE Collections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Mamorona fanangonana mampiasa Tcl Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewmandika sy manodinkodina ny fanangonana miaraka amin'ny baiko Tcl. . . . . . . . . . . . . . . 150
convert SDC to FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Mampiasa ny SCOPE Editor (Legacy). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Famaritana ny fe-potoana SCOPE (Lova) . . . . . . . . . . . . . . . . . . . . . . . 157 Mampiditra teritery Default . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Mametraka ny famantaranandro sy ny fehin-dalana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Famaritana ny famantaranandro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Famaritana ny teritery fampidirana sy fivoahana (Lova) . . . . . . . . . . . . . . . . . . . . . . . 162 Famaritana ny lalan-diso (Lova) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 6: Famoronana sy famakafakana ny vokatra
Famoronana ny endrikao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Fampandehanana Lojika Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Fampiasana Fanamarinana Fanaraha-maso ny Fitantanana Asa . . . . . . . . . . . . . . . . . . . . . . 174
Fanamarinana Log File Vokatra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewMiasa miaraka amin'ny Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Fidirana haingana amin'ny tatitra manokana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Fidirana amin'ny vokatra avy lavitra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Famakafakana vokatra amin'ny fampiasana ny Log File Reports . . . . . . . . . . . . . . . . . . . . . . . . . 189 Mampiasa ny Window Watch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Fanamarinana ny fampiasana loharanon-karena . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Handling Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Fanamarinana ny valin'ny hafatra Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Fanivanana Hafatra ao amin'ny Hafatra Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Fanivanana hafatra avy amin'ny baiko baiko . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Fanaovana sivana hafatra amin'ny Tcl Script . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Message Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Fikarakarana fampitandremana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Mampiasa Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Fampiasana Continue on Error ho an'ny Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
Toko 7: Famakafakana miaraka amin'ny HDL Analyst sy FSM Viewer
Miasa amin'ny Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Fahasamihafana eo amin'ny HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Fanokafana ny Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewamin'ny Object Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Fifantenana zavatra ao amin'ny RTL/Technology Views . . . . . . . . . . . . . . . . . . . . . . . 215 Miasa miaraka amin'ny Schematics Multisheet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Mifindra eo anelanelany Views ao anaty Window Schematic. . . . . . . . . . . . . . . . . . . . . . . 218 Fametrahana Schematic View Preferences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Mitantana Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Fandinihana ny Hierarchy Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Mamakivaky ny ambaratongam-drafitra miaraka amin'ny navigateur hierarchy. . . . . . . . . . . . . . . . 222 Fandinihana ny ambaratongan'ny zavatra amin'ny alàlan'ny fanosehana/popping . . . . . . . . . . . . . . . . . . . . . . . 223 Fikarohana ny ambaratongan'ny zavatra amin'ny tranga mangarahara . . . . . . . . . . . . . . . . . . . 228
Finding Objects . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Fitetezana mba hahitana zavatra ao amin'ny HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Fampiasana Find for Hierarchical Searches and Restricted Searches . . . . . . . . . . . . . . . . . . . . 232 Fampiasana Karatra Wild miaraka amin'ny baiko Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fampifangaroana ny Find miaraka amin'ny sivana mba hanatsara ny fikarohana. . . . . . . . . . . . . . . . . . . . . . 240 Mampiasa Find Hikarohana ny Output Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Crossprobing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing ao anatin'ny RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing avy amin'ny RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing avy amin'ny Window Text Editor. . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing avy amin'ny Tcl Script Window. . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing avy amin'ny FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Famakafakana miaraka amin'ny fitaovana famakafakana HDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewamin'ny ambaratongam-drafitra sy ny toe-javatra. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Skema sivana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Manitatra Pin sy Lojika Net . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Manitatra sy Viewing Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Fanaraha-maso ny ambaratongam-drafitra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Manamaivana ny fampiasana fitadidiana eo am-pamakafakana ny endrika . . . . . . . . . . . . . . . . . . . 267
Mampiasa ny FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Toko 8: Famakafakana ny fotoana
Fandinihana ny fotoana amin'ny Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewFampahalalana momba ny fotoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Manorata fampahalalana momba ny fotoana ao amin'ny Schematic Views . . . . . . . . . . . . . . . . . . 275 Famakafakana hazo famantaranandro ao amin'ny RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewao amin'ny Critical Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Fikarakarana ny fihenjanana ratsy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Mamorona tatitra momba ny fotoana manokana miaraka amin'ny STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Mampiasa teritery amin'ny Design Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Toe-javatra ho an'ny fampiasana ny teritery famolavolana famakafakana . . . . . . . . . . . . . . . . . . . . . . 285 Mamorona ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Fampiasana Anaran-javatra araka ny tokony ho izy ao amin'ny adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Mampiasa Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Vokatry ny teritery Auto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Toko 9: Famintinana zavatra avo lenta
Famaritana ny boaty mainty ho an'ny synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Mamorona boaty mainty sy I/Os ao amin'ny Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 298 Fametrahana boaty mainty sy I/Os amin'ny VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Manampy fe-potoana amin'ny Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Manampy ireo toetra hafa Boaty mainty . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana ny milina fanjakana ho an'ny Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Famaritana ny milinam-panjakana ao amin'ny Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Famaritana ny milina fanjakana amin'ny VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Famaritana ny FSM miaraka amin'ny toetra sy torolalana . . . . . . . . . . . . . . . . . . . . . . . . 309
Famaritana ny FSM azo antoka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatic RAM Inference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Famaranana Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Fanombohana ny RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Fanombohana ny RAM ao amin'ny Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Fanombohana ny RAM amin'ny VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Toko 10: Famaritana ny fanatsarana ny haavon'ny famolavolana
Soso-kevitra ho an'ny Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Torohevitra momba ny fanatsarana ankapobeny . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Fanatsarana ny faritra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Fanamafisana ny fotoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Famerenana fotoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Fifehezana ny famerenam-potoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Famerenana Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Tatitra momba ny famerenam-potoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Ahoana no fiasan'ny famerenana fotoana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Miaro ny zavatra tsy ho azo atao tsara . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Mampiasa syn_keep ho Fitahirizana na Replication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 Fiarovana ny ambaratongam-pahefana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimizing Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Mametraka fetra Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Mifehy ny Buffering sy ny Replication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Mizara loharanon-karena . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Mampiditra I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimizing State Machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Manapa-kevitra hoe rahoviana no hanatsara ny milinam-panjakana . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Fampandehanana ny FSM Compiler LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Fampandehanana ny FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Fampidirana Probes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana Probes ao amin'ny Source Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Fanampiana Attribute Probe Interactive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Toko 11: Miara-miasa amin'ny teboka fanangonana
Compile Point Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantagny Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Hevitra fanangonana boky . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Hevitra Compile Nested . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Manangona karazana teboka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Compile Point Synthesis Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compile Point Constrait Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Môdely lojika Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Fotoan'ny Interface ho an'ny teboka fanangonana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Famoronana teboka fanangonana fanampiny . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
Famoronana teboka fanangonana . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Ny fikorianan'ny teboka fanangonana boky . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Mamorona teritery ambony indrindra File ho an'ny Compile Points . . . . . . . . . . . . . . . . 388 Famaritana ireo teboka fanangonana boky . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Mametraka teritery eo amin'ny haavon'ny Compile Point . . . . . . . . . . . . . . . . . . . . . . . . 391 Famakafakana ny valin'ny Compile Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Fampiasana Compile Points miaraka amin'ny endri-javatra hafa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Fampifangaroana teboka fanangonana miaraka amin'ny fanodinana maro. . . . . . . . . . . . . . . . . . . . . . . 396
Resynthesizing incrementally . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Toko 12: Miasa miaraka amin'ny IP Input
Mamorona IP miaraka amin'ny SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Famaritana ny FIFO miaraka amin'ny SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Famaritana ny RAM miaraka amin'ny SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 mamaritra ny Byte-Enable RAM miaraka amin'ny SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Famaritana ROM miaraka amin'ny SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Famaritana Adder/Subtractors miaraka amin'ny SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Famaritana ny kaontinao miaraka amin'ny SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Ny Synopsys FPGA IP Encryption Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Mihoatraview ny Synopsys FPGA IP Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Encryption and Decryption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Miasa amin'ny IP voarakitra. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fanaovana encryption ny IP anao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Fampidirana IP miaraka amin'ny Script encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Fampidirana IP miaraka amin'ny Script encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Famaritana ny fomba famoahana Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Manomana ny fonosana IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Mampiasa Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Mampiasa loharano Hyper ho an'ny prototyping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Mampiasa loharano Hyper ho an'ny famolavolana IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Threading Signals amin'ny alàlan'ny ambaratongan'ny famolavolana IP iray. . . . . . . . . . . . . . . 461
Toko 13: Fanamafisana ny fizotran'ny famokarana
Mampiasa Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Mihazakazaka Batch Mode amin'ny tetikasa iray File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Mihazakazaka Batch Mode miaraka amin'ny Tcl Script. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Fahazoan-dalana milahatra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Miasa amin'ny Tcl Scripts and Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Mampiasa Tcl Commands and Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Mamorona soratra momba ny asa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Fametrahana Isan'ny Asa mifanitsy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Mamorona Tcl Synthesis Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Fampiasana Tcl Variables mba hanandrana ireo famantaranandro samihafa. . . . . . . . . . . . . . . . . . 476 Mampiasa Tcl Variables mba hanandramana teknolojia kendrena maromaro. . . . . . . . . . . . . . . . . 478 Mandeha Synthesis Ambany ambony miaraka amin'ny Script . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Mandeha mandeha ho azy amin'ny synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Toko 14: Mampiasa Multiprocessing
Multiprocessing miaraka amin'ny Compile Points. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Mametraka asa parallèle ambony indrindra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Fampiasana lisansa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Toko 15: Fanamafisana ny famolavolana Microsemi
Optimizing Microsemi Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Mampiasa boaty mainty Microsemi efa voafaritra mialoha. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Mampiasa Smartgen Macros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Miara-miasa amin'ny Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Famaritana syn_radhardlevel ao amin'ny Source Code . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Toko 16: Miasa miaraka amin'ny Synthesis Output
Mampita vaovao amin'ny P&R Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana ny toerana misy ny Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Famaritana ny toerana misy ny seranan-tsambo Microsemi Bus . . . . . . . . . . . . . . . . . . . . . . . . . 495 Famaritana ny fametrahana macro sy rejisitra . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Mamorona vokatra manokana amin'ny mpivarotra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Ny vokatra kendrena amin'ny mpivarotrao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Manamboara endrika Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Toko 17: Fampandehanana ny hetsika taorian'ny Synthesis
Mandeha ho azy ny P&R aorian'ny Synthesis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Miasa miaraka amin'ny Identify Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 fandefasana avy amin'ny Synplify Pro Tool. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Fikarakarana olana amin'ny fandefasana Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Mampiasa ny Identify Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Mampiasa ireo teboka fanangonana miaraka amin'ny fitaovana famantarana . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Manao simulate amin'ny VCS Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

TOKO 1
Sava lalana
Ity fampidirana ny rindrambaiko Synplify Pro® ity dia mamaritra ireto manaraka ireto:
· Synopsys FPGA sy Prototyping Products, ao amin'ny pejy 16 · Saran'ny antontan-taratasy, ao amin'ny pejy 21 · Fanombohana, amin'ny pejy 22 · User Interface Overview, eo amin’ny pejy faha-24

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 1: Fampidirana

Synopsys FPGA sy Prototyping Products

Synopsys FPGA sy Prototyping Products
Ity sary manaraka ity dia mampiseho ny Synopsys FPGA sy Prototyping fianakaviana vokatra.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Synopsys FPGA sy Prototyping Products

Toko 1: Fampidirana

Fitaovana fampiharana FPGA
Ny vokatra Synplify Pro sy Synplify Premier dia fitaovana synthesis RTL natao manokana ho an'ny FPGAs (fantsom-bavahady azo karakaraina eny an-tsaha) sy CPLDs (fitaovana lozika azo alamina sarotra).

Synplify Pro Synthesis Software
Ny rindrambaiko synthesis Synplify Pro FPGA no fenitra indostrialy amin'ny famokarana endrika FPGA mahomby sy mahomby. Ny mampiavaka azy
Algorithm Extracting Synthesis Technology® (BEST), atao
fanatsarana avo lenta alohan'ny hanambatra ny kaody RTL ho lojika FPGA manokana. Ity fomba fiasa ity dia mamela ny fanatsarana tsara indrindra manerana ny FPGA, ny fandehanana haingana, ary ny fahaizana mitantana endrika tena lehibe. Ny rindrambaiko Synplify Pro dia manohana ny fananganana fiteny VHDL sy Verilog farany indrindra ao anatin'izany ny SystemVerilog sy VHDL 2008. Ny fitaovana dia tsy miankina amin'ny teknolojia ahafahan'ny retargeting haingana sy mora eo amin'ny fitaovana FPGA sy ny mpivarotra avy amin'ny tetikasa famolavolana tokana.

Synplify Premier Synthesis Software
Ny fampiasa Synplify Premier dia superset amin'ny fitaovana Synplify Pro, manome ny fampiharana FPGA farany sy ny tontolo debug. Izy io dia ahitana fitaovana sy teknolojia feno ho an'ny mpamorona FPGA efa mandroso, ary miasa ho toy ny motera synthesis ho an'ny prototyper ASIC mikendry ny prototype tokana mifototra amin'ny FPGA.
Ny vokatra Synplify Premier dia manolotra mpamorona FPGA sy prototyper ASIC mikendry ny FPGA tokana miaraka amin'ny fomba mahomby indrindra amin'ny fampiharana ny famolavolana sy ny debug. Eo amin'ny lafiny fampiharana ny famolavolana dia misy ny fampiasa amin'ny fanakatonana ny fotoana, ny fanamarinana lojika, ny fampiasana IP, ny ASIC compatibility, ary ny fampiharana DSP, ary koa ny fampidirana mafy amin'ny fitaovana back-end mpivarotra FPGA. Eo amin'ny lafiny debug, dia manome fanamarinana an-rafitra ny FPGA izay manafaingana ny fizotran'ny debug, ary misy ihany koa ny fomba haingana sy mihamitombo amin'ny fitadiavana olana amin'ny famolavolana sarotra.

Synopsys FPGA Tool Features
Ity latabatra ity dia manavaka ny fiasa lehibe ao amin'ny Synplify Pro, Synplify, Synplify Premier, ary Synplify Premier miaraka amin'ny vokatra Design Planner.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 1: Fampidirana

Synopsys FPGA sy Prototyping Products

Synplify Synplify Pro

Fampisehoana

Synthesis Extracting Fitondran-tena

Technology® (BESTTM)

Core/IP vokarin'ny mpivarotra

Fanohanana (teknolojia sasany)

FSM Compiler

FSM Explorer

Fiovam-po amin'ny famantaranandro

SCOPE® Fidirana teritery

Toetra azo itokisana avo lenta

Toerana sy lalana mitambatra

fanadihadiana

HDL Analyst®

SAFIDY

Mpanadihady ara-potoana

Point-to-point

FSM Viewer

Crossprobing

Famoronana Point Probe

Identify® Instrumentor

Fantaro ny Debugger

Famakafakana hery (SAIF)

Famolavolana ara-batana

Drafitra famolavolana File

Fanendrena lojika ho an'ny Faritra

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Synopsys FPGA sy Prototyping Products

Toko 1: Fampidirana

Tombantombanan'ny faritra sy ny fahafahan'ny faritra Fametrahana Pin Fanatsarana ara-batana Synthesis ara-batana Mpanadihady ara-batana Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Enhanced Optimization Fast Synthesis Multiprocessing Compile amin'ny Error Team Design Mixed Language Design Compile Points Hierarchical Design True Batch Mode (Floating Batch Mode) GUI Mode Batch R Fanamarinana ara-pomba ny angona P&R

Synplify Synplify Pro

xxxx

–

Fantaro ny Integration

voafetra

Synplify Premier
xxx
xxxxx
xxxx
x
x Fomba synthesis lojika x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Fomba synthesis lojika
x

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 1: Fampidirana

Synopsys FPGA sy Prototyping Products

Famaritana an-tsoratra momba ny P&R Data Design Environment Text Editor View Jereo Window Message Window Tcl Window Fampiharana maro Fampiharana Teknolojia Vendor Manohana Prototyping Endri-javatra Fampandehanana ny fotoana Manangona Points Gated Clock Conversion Compile on Error

Synplify Synplify Pro

Synplify Premier
xxxxx Voafantina
xxxx

Synplify Premier DP
x
xxxxx Voafantina
xxxx

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Sahan'ny antontan-taratasy

Toko 1: Fampidirana

Sahan'ny antontan-taratasy
Ity manaraka ity dia manazava ny sahan'ity antontan-taratasy ity sy ny mpihaino kendrena.

Ny Document Set
Ity torolalana ho an'ny mpampiasa ity dia ampahany amin'ny antontan-taratasy izay misy boky torolalana sy fampianarana. Natao hampiasaina miaraka amin'ireo antontan-taratasy hafa ao anatin'ilay kitapo izy io. Izy io dia mifantoka amin'ny famaritana ny fomba fampiasana ny rindrambaiko Synopsys FPGA hanatontosana asa mahazatra. Izany dia midika hoe:
· Ny torolalana ho an'ny mpampiasa dia manazava fotsiny ny safidy ilaina amin'ny fanaovana ireo asa mahazatra
voalaza ao amin'ny boky torolalana. Tsy mamaritra ny baiko sy ny safidy rehetra misy. Raha mila fanazavana feno momba ny safidy sy syntax rehetra dia jereo ny User Interface Overview toko ao amin'ny Synopsys FPGA Synthesis Reference Manual.
· Ny torolalan'ny mpampiasa dia misy fampahalalana mifototra amin'ny asa. Ho an'ny fandravana ny
ny fomba fandaminana ny fanazavana, jereo ny Fanampiana, pejy 22.

Mpijery
Ny fitaovana rindrambaiko Synplify Pro dia mikendry ny mpamorona rafitra FPGA. Heverina fa manana fahalalana momba ireto manaraka ireto ianao:
· Famoronana famolavolana · RTL · FPGAs · Verilog/VHDL

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 1: Fampidirana

Hanomboka

Hanomboka
Ity fizarana ity dia mampiseho anao ny fomba hanombohana ny Synopsys FPGA synthesis software. Izy io dia mamaritra ireto lohahevitra manaraka ireto, fa tsy manolo ny fampahalalana ao amin'ny torolàlana fametrahana momba ny fahazoan-dàlana sy ny fametrahana:
· Fanombohana ny Software, pejy 22 · Fanampiana, pejy 22

Manomboka ny Software
1. Raha mbola tsy nanao izany ianao dia apetraho ny Synopsys FPGA synthesis software araka ny toromarika fametrahana.
2. Atombohy ny rindrambaiko.
Raha miasa amin'ny sehatra Windows ianao dia fidio
Programs-> Synopsys-> dikan-ny vokatra avy amin'ny bokotra Start.
Raha miasa amin'ny sehatra UNIX ianao dia soraty ny mety
baiko amin'ny andalana baiko:
synplify_pro
· Ny baiko dia manomboka ny fitaovana synthesis, ary manokatra ny varavarankely Project. RAHA
efa nahavita ny logiciel ianao taloha, ny varavarankely dia mampiseho ny tetikasa teo aloha. Raha mila fanazavana fanampiny momba ny interface tsara dia jereo ny User Interface Overview toko ao amin'ny Boky Torolàlana.

Mahazo fanampiana
Alohan'ny hiantsoanao ny Synopsys Support dia jereo ny fampahalalana voarakitra. Azonao atao ny miditra an-tserasera amin'ny alàlan'ny menio Fanampiana, na manondro ny dikan- PDF. Ity tabilao manaraka ity dia mampiseho anao ny fomba fandaminana ny vaovao.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Hanomboka
Raha mila fanampiana amin'ny… Mampiasa endri-javatra rindrambaiko Ahoana ny…
Fampahafantarana mikoriana
Hafatra diso Fanomezana alalana Toetra sy torolalana Fampiharana ny synthesis Fiteny sy syntax Tcl Syntax Tcl synthesis baiko Fanavaozana ny vokatra

Toko 1: Fampidirana
Jereo ny… Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, naoty fampiharana momba ny fanohanana web Site Synopsys FPGA Synthesis User Guide, fanamarihana fampiharana momba ny fanohanana web vohikala Fanampiana an-tserasera (safidio ny fanampiana-> Hafatra diso) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Fanampiana an-tserasera (safidio ny Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web baiko menu)

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 1: Fampidirana

User Interface Overview

User Interface Overview
Ny interface interface (UI) dia misy varavarankely lehibe iray, antsoina hoe Project view, ary varavarankely manokana na viewho an'ny asa samihafa. Ho an'ny antsipiriany momba ny endri-javatra tsirairay dia jereo ny Toko 2, User Interface Overview ny Synopsys FPGA Synthesis Reference Manual.

Synplify Pro Interface

Button Panel

Tetikasa Toolbars view

sata

Vokatry ny fampiharana view

Kiheba hidirana views

Tcl Script/Messages Window LO

Watch Window

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

TOKO 2
FPGA Synthesis Design Mikoriana
Ity toko ity dia mamaritra ny Flow Design Synthesis Logic, eo amin'ny pejy 26.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 2: Mikoriana ny famolavolana FPGA Synthesis

Lojika Synthesis Design Flow

Ny fitaovana Synopsys FPGA dia mampifanaraka ny lojika amin'ny alàlan'ny fanangonana voalohany ny loharano RTL ho rafitra lojika tsy miankina amin'ny teknolojia, ary avy eo manatsara sy manao sarintany ny lojika ho amin'ny loharano manokana momba ny teknolojia. Aorian'ny synthesis lojika, dia mamorona netlist sy teritery manokana ho an'ny mpivarotra file izay azonao ampiasaina ho fampidirana amin'ny fitaovana toerana sy lalana (P&R).
Ity sary manaraka ity dia mampiseho ny dingana sy ny fitaovana ampiasaina amin'ny synthesis lojika ary ny sasany amin'ireo fampidirana sy famoahana lehibe. Azonao atao ny mampiasa ny Synplify Pro synthesis logiciel ho an'ity zotra ity. Ny famakafakana ny fotoana ifandrimbonana dia azo atao. Na dia mampiseho ny famerana ny mpivarotra aza ny fikorianan'ny fileRaha ampidirinao mivantana amin'ny fitaovana P&R dia tokony ampianao ireto files amin'ny tetik'asa synthesis ho an'ny boaty mainty fotoana.

Synopsys FPGA Tool

RTL

RTL Compilation

FDC

Synthesis lojika

Netlist voarafitra Faneriterena ny mpivarotra
Fitaovana mpivarotra
Toerana & Lalana

Fomba synthesis lojika

Ho an'ny fikorianan'ny famolavolana miaraka amin'ny toromarika tsikelikely mifototra amin'ny endrika manokana

data, alaivo ny lesona avy amin'ny website. Mamintina ireto dingana manaraka ireto

ny fomba synthesize ny famolavolana, izay aseho ihany koa ao amin'ny

tarehimarika manaraka.

1. Mamorona tetikasa.

2. Ampio ny loharano files amin'ny tetikasa.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Lojika Synthesis Design Flow

Toko 2: Mikoriana ny famolavolana FPGA Synthesis

3. Mametraha toetra sy teritery ho an'ny famolavolana.
4. Mametraha safidy ho an'ny fampiharana ao amin'ny boaty fifampiresahana Safidy Fampiharana.
5. Kitiho ny Run raha te hihazakazaka lojika synthesis.
6. Diniho ny vokatra, mampiasa fitaovana toy ny log file, ny rafitra HDL Analyst views, ny varavarankelin'ny Hafatra ary ny Window Watch.
Rehefa vita ny famolavolana dia azonao ampiasaina ny vokatra files hampandeha toerana sy lalana miaraka amin'ny fitaovana mpivarotra ary hampihatra ny FPGA.
Ity sary manaraka ity dia mitanisa ny dingana lehibe amin'ny fandehanana:

Mamorona tetikasa
Add Source Files
Mametraha teritery
Set Options
Ampandehano ny Software
Famakafakana vokatra tsy nisy tanjona?
Eny Toerana sy Lalana

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 2: Mikoriana ny famolavolana FPGA Synthesis

Lojika Synthesis Design Flow

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

TOKO 3
Manomana ny fampidirana
Rehefa mamorona drafitra ianao dia mila manangana karazany roa filesy: HDL files izay mamaritra ny famolavolanao sy ny tetikasanao files hitantana ny famolavolana. Ity toko ity dia mamaritra ny fomba fametrahana ireo files sy ny tetikasa. Izy io dia mirakitra ireto manaraka ireto:
· Fametrahana loharano HDL Files, pejy 30 · Mampiasa Loharanon-teny Mifangaro Files, amin'ny pejy 44 · Mampiasa ny Incremental Compiler, pejy 49 · Mampiasa ny Structural Verilog Flow, pejy 51 · Miasa miaraka amin'ny teritery Files, pejy 53

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

Fametrahana loharano HDL Files
Ity fizarana ity dia mamaritra ny fomba fametrahana ny loharanonao files; TETIKASA file setup dia voalaza ao amin'ny Setting Up Project Files, pejy 58. Loharano files dia mety amin'ny Verilog na VHDL. Ho fampahalalana momba ny fananganana ny files ho an'ny synthesis, jereo ny Boky Torolàlana. Ity fizarana ity dia miresaka momba ireto lohahevitra manaraka ireto:
· Mamorona loharano HDL Files, pejy 30 · Mampiasa ny Context Help Editor, pejy 32 · Fanamarinana ny loharano HDL Files, pejy 34 · Fanovana ny loharano HDL Files miaraka amin'ny Tonian-dahatsoratra ao anatiny, ao amin'ny pejy 35 · Mampiasa tonian-dahatsoratra ivelany, amin'ny pejy 41 · Mametraka ny safidin'ny varavarankely fanovana, ao amin'ny pejy 39 · Mampiasa Fanitarana Tranomboky ho an'ny Tranomboky Verilog Files, pejy 42

Mamorona loharano HDL Files
Ity fizarana ity dia mamaritra ny fomba fampiasana ny tonian-dahatsoratra ao anatiny hamoronana loharano files, fa tsy miditra amin'ny antsipiriany momba ny inona ny files misy. Ho an'ny antsipiriany momba izay azonao atao sy tsy azonao ampidirina, ary koa ny fampahalalana manokana momba ny mpivarotra, jereo ny Boky Torolàlana. Raha efa manana loharano ianao files, azonao atao ny mampiasa ny tonian-dahatsoratra mba hanamarinana ny syntax na hanova ny file (Jereo ny fanamarinana HDL Source Files, ao amin'ny pejy 34 sy Fanovana ny loharano HDL Files miaraka amin'ny Tonian-dahatsoratra ao anatiny, ao amin'ny pejy 35).
Azonao atao ny mampiasa Verilog na VHDL ho an'ny loharanonao files. ny filemanana v (Verilog) na vhd (VHDL) file extensions, tsirairay avy. Afaka mampiasa Verilog sy VHDL ianao files amin'ny endrika mitovy. Raha mila fanazavana momba ny fampiasana fangaro Verilog sy VHDL files, jereo ny Fampiasana Loharano amin'ny fiteny mifangaro Files, pejy 44.
1. Mba hamoronana loharano vaovao file na tsindrio ny HDL file icon ( ) na ataovy izao manaraka izao:
Select File-> Vaovao na tsindrio Ctrl-n.
Ao amin'ny boaty fifampiresahana Vaovao, safidio ny karazana loharano file te hamorona ianao,
Verilog na VHDL. NotLeOfa azonao ampiasaina ny Context Help Editor ho an'ny endrika Verilog izay misy rafitra SystemVerilog ao amin'ny loharano.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

file. Raha mila fanazavana fanampiny dia jereo ny fampiasana ny Context Help Editor, ao amin'ny pejy 32.
Raha mampiasa endrika Verilog 2001 na SystemVerilog ianao dia ataovy azo antoka fa avelao ny safidy Verilog 2001 na System Verilog alohan'ny hanaovanao ny synthesis (Tetikasa-> Safidy Fampiharana-> tabilao Verilog). Ny default Verilog file endrika ho an'ny tetikasa vaovao dia SystemVerilog.

Manorata anarana sy toerana ho an'ny file ary tsindrio OK. Fanovana tsy misy dikany
misokatra ny varavarankely misy laharan-tsipika eo ankavia.
2. Soraty eo amin'ny varavarankely ny fampahalalana loharano, na tapaho sy apetaho izany. Jereo ny fanovana loharano HDL Files miaraka amin'ny Tonian-dahatsoratra ao anatiny, ao amin'ny pejy 35 raha mila fanazavana fanampiny momba ny fiasana ao amin'ny varavarankely Fanovana.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

Ho an'ny valin'ny synthesis tsara indrindra, jereo ny Boky Torolàlana ary ataovy azo antoka fa mampiasa tsara ny fananganana misy sy ny toetra ary ny torolàlana manokana momba ny mpivarotra ianao.
3. Tehirizo ny file amin'ny fisafidianana File-> Tehirizo na ny kisary Save ( ).
Rehefa avy namorona loharano ianao file, azonao atao ny manamarina fa manana ny fehezanteny mety ianao, araka ny voalaza ao amin'ny Checking HDL Source Files, pejy 34.

Mampiasa ny Context Help Editor
Rehefa mamorona na manokatra endrika Verilog ianao file, ampiasao ny bokotra Fanampiana amin'ny toe-javatra miseho eo amin'ny farany ambany amin'ny varavarankely mba hanampiana anao kaody amin'ny fananganana Verilog/SystemVerilog ao amin'ny loharano. file na baiko faneriterena Tcl ao amin'ny Tcl anao file.
Raha hampiasa ny Context Help Editor:
1. Kitiho ny bokotra Help Context raha te hampiseho ity mpamoaka lahatsoratra ity.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

2. Rehefa misafidy trano ianao eo amin'ny ilany havia amin'ny varavarankely, dia aseho ny famaritana fanampiana an-tserasera momba ny fananganana. Raha manana an'io endri-javatra io ny fananganana voafantina, dia aseho eo an-tampon'ny varavarankely ny lohahevitra fanampiana an-tserasera ary ny code generic na môdely baiko ho an'io fananganana io dia aseho eo amin'ny farany ambany.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

3. Mandeha koa ny bokotra Insert Template. Rehefa manindry ny bokotra Insert Template ianao, dia ampidirina ao amin'ny anao ny kaody na baiko aseho ao amin'ny varavarankelin'ny môdely file eo amin'ny toerana misy ny cursor. Izany dia ahafahanao mampiditra mora foana ny kaody na ny baiko ary manova izany ho an'ny famolavolana izay ho atambatra.
4. Raha te handika afa-tsy ampahany amin'ny môdely ianao dia fidio ny kaody na baiko tianao hampidirina ary tsindrio Copy. Azonao atao ny mametaka azy amin'ny findainao file.

Fanamarinana ny loharano HDL Files

Manamarina ho azy ny loharano HDL-nao ilay rindrambaiko files rehefa manangona azy ireo, fa raha te hanamarina ny kaody loharano alohan'ny synthesis ianao dia ampiasao ity dingana manaraka ity. Misy karazana fisavana roa ataonao amin'ny rindrambaiko synthesis: syntax sy synthesis.

1. Safidio ny loharano files tianao hojerena.
Mba hanamarinana ny loharano rehetra files amin'ny tetikasa iray, esory ny safidy rehetra files ao amin'ny
lisitry ny tetikasa, ary ataovy izay hahazoana antoka fa tsy misy ny files dia misokatra amin'ny varavarankely mavitrika. Raha manana loharano mavitrika ianao file, ny rindrankajy ihany no manamarina ny mavitrika file.
Mba hanamarinana tokana file, sokafy ny file amin'ny File-> Sokafy na tsindrio indroa ny
file ao amin'ny varavarankely Project. Raha manana mihoatra ny iray ianao file Sokafy ary te hanamarina ny iray amin'izy ireo ihany, apetraho eo amin'ny toerana mety ny cursor-nao file varavarankely mba hahazoana antoka fa io no varavarankely mavitrika.

2. Raha te hanamarina ny syntax dia fidio Run-> Syntax Check na tsindrio Shift+F7.

Ny rindrankajy dia mahita ny lesoka syntax toy ny teny fanalahidy diso sy ny mari-piatoana ary mitatitra izay lesoka ao anaty log iray misaraka. file (syntax.log). Raha tsy misy lesoka hita dia misy fisavana syntax mahomby hita ao amin'ny farany ambany file.

3. Raha hanao fisavana synthesis dia fidio Run->Synthesis Check na tsindrio Shift+F8.

Ny lozisialy dia mahita lesoka mifandraika amin'ny fitaovana toy ny tsy mety kaody

flip-flops ary mitatitra izay lesoka ao anaty diary mitokana file (syntax.log). Raha misy

Tsy misy hadisoana, misy fanamarinana syntax mahomby dia voalaza ao amin'ny farany ambany

file.

4. Apview ny lesoka amin'ny fanokafana ny syntax.log file rehefa asaina ary ampiasao ny Find mba hahitana ny hafatra diso (fikarohana @E). Tsindrio indroa eo amin'ny

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

Kaody hadisoana 5-karazana na tsindrio ny lahatsoratry ny hafatra ary tohizo ny F1 mba hampisehoana fanampiana hafatra diso amin'ny Internet.
5. Tadiavo ny ampahany amin'ny kaody tompon'andraikitra amin'ny hadisoana amin'ny fipihana indroa eo amin'ny lahatsoratra hafatra ao amin'ny syntax.log file. Ny varavarankely Text Editor dia manokatra ny loharano mety file ary manasongadina ny kaody nahatonga ny fahadisoana.
6. Avereno ny dingana faha-4 sy faha-5 mandra-pahavitan'ny lesoka rehetra momba ny syntax sy synthesis.
Ny hafatra dia azo sokajiana ho fahadisoana, fampitandremana, na fanamarihana. indrayview ny hafatra rehetra ary mamaha ny lesoka rehetra. Ny fampitandremana dia tsy dia lehibe noho ny fahadisoana, saingy tsy maintsy mamaky sy mahatakatra azy ireo ianao na dia tsy voavahao daholo aza. Ny naoty dia mampahafantatra ary tsy mila vahana.

Fanovana HDL Source Filemiaraka amin'ny tonian-dahatsoratra ao anatiny
Ny tonian-dahatsoratra ao anatiny dia manamora ny famoronana kaody loharano HDL anao, view izany, na ovay rehefa mila manamboatra lesoka ianao. Raha te-hampiasa mpamoaka lahatsoratra ivelany ianao dia jereo ny Fampiasana ny tonian-dahatsoratra ivelany, ao amin'ny pejy 41.
1. Ataovy ny iray amin'ireto manaraka ireto mba hanokafana loharano file HO AN'NY viewfanovana na fanovana:
Hanokatra ho azy ny voalohany file ao amin'ny lisitra misy hadisoana, tsindrio F5.
Hanokatra manokana file, tsindrio indroa ny file ao amin'ny varavarankely Project na
Ampiasao File-> Sokafy (Ctrl-o) ary mariho ny loharano file.
Ny varavarankely Text Editor dia misokatra ary mampiseho ny loharano file. Misy laharana ny tsipika. Manga ny teny fototra, ary maitso ny fanehoan-kevitra. Miloko mena ny soatoavin'ny tady. Raha te hanova ireo loko ireo ianao dia jereo ny Fametrahana ny Safidin'ny Window Fanovana, ao amin'ny pejy 39.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

2. Fanitsiana a file, soraty mivantana eo amin'ny varavarankely.
Ity tabilao ity dia mamintina ny asa fanitsiana mahazatra azonao ampiasaina. Azonao atao koa ny mampiasa ny hitsin-dàlana fitendry fa tsy ny baiko.

To…

Ataovy…

Tapaho, kopia ary apetaho; Safidio ny baiko avy amin'ny pop-up (tazony undo, na avereno hetsika ny bokotra havanana amin'ny totozy) na Edit menu.

Mandehana any amin'ny tsipika manokana

Tsindrio Ctrl-g na mifidiana Edit-> Go To, soraty ny laharan'ny tsipika, ary tsindrio OK.

Mitadiava lahatsoratra

Tsindrio Ctrl-f na safidio ny Edit -> Find. Soraty ny lahatsoratra tianao ho hita, ary tsindrio OK.

Soloy lahatsoratra

Tsindrio Ctrl-h na mifidiana Edit-> Soloy. Soraty ny lahatsoratra tianao hotadiavina, ary ny lahatsoratra tianao hanolo azy. Tsindrio OK.

Fenoy teny fanalahidy iray

Soraty ny litera ampy hamantarana manokana ny teny fanalahidy, ary tsindrio ny Esc.

Asio lahatsoratra miankavanana Safidio ny sakana, ary tsindrio ny Tab. Asio lahatsoratra amin'ny ankavia LSOFidio ny sakana, ary tsindrio Shift-Tab.

Ovay amin'ny sora-baventy Safidio ny lahatsoratra, ary avy eo safidio ny Edit->Advanced ->Uppercase na tsindrio Ctrl-Shift-u.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

To… Ovay ho litera kely Manampia fanehoan-kevitra sakana
Ahitsio tsanganana

Ataovy…
Safidio ny lahatsoratra, ary avy eo mifidiana Edit-> Advanced -> Letra kely na tsindrio Ctrl-u.
Apetraho eo am-piandohan'ny lahatsoratra fanehoan-kevitra ny cursor, ary safidio ny Edit-> Advanced-> Comment Code na tsindrio ny Alt-c.
Tsindrio ny Alt, ary ampiasao ny bokotra havian'ny totozy hisafidianana ny tsanganana. Amin'ny sehatra sasany, tsy maintsy mampiasa ny fanalahidin'ny fampiasa Alt ianao, toy ny Meta na diamond key.

3. Raha hanapaka sy hametaka ampahany amin'ny antontan-taratasy PDF, safidio ny kisary T-shaped Text Select, asongadino ny lahatsoratra ilainao ary adikao ary apetaho ao amin'ny sarinao izany. file. Ny kisary Text Select dia ahafahanao misafidy ampahany amin'ny antontan-taratasy.
4. Mamorona sy miasa miaraka amin'ny tsoratadidy ao amin'ny anao file, jereo ity tabilao manaraka ity.
Ny tsoratadidy dia fomba mora ahafahana mivezivezy lavitra files na mitsambikina amin'ny teboka ao amin'ny kaody resahinao matetika. Azonao atao ny mampiasa ireo kisary ao amin'ny kisary Fanovana ho an'ireo asa ireo. Raha tsy hitanao eo amin'ny farany havanana amin'ny varavarankelin'ny varavarankelin'ny fitaovanao ny fanitsiana, dia avereno habe ny sasany amin'ireo fitaovana hafa.

Mba… Ampidiro tsoratadidy
Famafana tsoratadidy
Fafao ny tsoratadidy rehetra

Ataovy…
Kitiho na aiza na aiza amin'ny tsipika tianao hasiana marika. Safidio ny Edit-> Toggle Bookmarks, tsindrio Ctrl-F2, na safidio ny kisary voalohany ao amin'ny Edit Toolbar. Asongadina ny laharan'ny andalana mba hilazana fa misy tsoratadidy eo am-piandohan'io andalana io.
Tsindrio na aiza na aiza amin'ny tsipika misy ny tsoratadidy. Safidio ny Edit-> Toggle Bookmarks, tsindrio Ctrl-F2, na safidio ny kisary voalohany ao amin'ny Edit Toolbar. Tsy asongadina intsony ny laharan'ny tsipika rehefa voafafa ny tsoratadidy.
Safidio ny Edit-> Delete all Bookmarks, tsindrio Ctrl-Shift-F2, na safidio ny kisary farany ao amin'ny Edit toolbar. Tsy asongadina intsony ny laharan'ny andalana rehefa voafafa ny tsoratadidy.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

To…
Mandehana a file mampiasa tsoratadidy

Ataovy…
Ampiasao ny baiko Manaraka Bookmark (F2) sy Bookmark teo aloha (Shift-F2) avy amin'ny menio Edit na ireo kisary mifanaraka amin'izany avy amin'ny baikon'ny Edit mba hivezivezy mankany amin'ny tsoratadidy tianao.

5. Hanamboatra lesoka na review fampitandremana ao amin'ny kaody loharano, ataovy izao manaraka izao:
Sokafy ny HDL file miaraka amin'ny fahadisoana na fampitandremana amin'ny fipihana indroa ny file
ao amin'ny lisitry ny tetikasa.
Tsindrio F5 raha handeha amin'ny fahadisoana voalohany, fampitandremana, na fanamarihana ao amin'ny file. Ao amin'ny
eo ambanin'ny varavarankely Fanovana, hitanao ny lahatsoratra hafatra.
Raha handeha amin'ny hadisoana manaraka, fampitandremana, na fanamarihana, mifidiana Run-> Next Error / Warning
na tsindrio F5. Raha tsy misy hafatra intsony ao amin'ny file, hitanao ny hafatra "Tsy misy hadisoana / fampitandremana / fanamarihana" eo amin'ny farany ambany amin'ny varavarankely Fanovana. Safidio ny Run-> Next Error / Warning na tsindrio F5 raha handeha amin'ny fahadisoana, fampitandremana, na fanamarihana amin'ny manaraka file.
Raha hivezivezy mankany amin'ny hadisoana, fampitandremana, na fanamarihana teo aloha, safidio
Run-> Error / Fampitandremana teo aloha na tsindrio Shift-F5.
6. Mba hampidirana hafatra diso fanampiana amin'ny famaritana feno ny fahadisoana, fampitandremana, na fanamarihana:
Sokafy ny log-format text file (tsindrio View Log) ary tsindrio indroa eo
ny kaody fahadisoana 5-karakter na tsindrio ny lahatsoratra hafatra ary tsindrio F1.
Sokafy ny log HTML file ary tsindrio ny kaody fahadisoana 5-karakter.
Ao amin'ny varavarankely Tcl, tsindrio ny tabilao Messages ary tsindrio ny tarehin-tsoratra 5
kaody diso ao amin'ny tsanganana ID.
7. Mba hizaha avy amin'ny varavarankely loharano mankany amin'ny hafa views, sokafy ny view ary safidio ny sombin-kaody. Jereo ny Crossprobing avy amin'ny Window Editor Text, ao amin'ny pejy 246 raha mila fanazavana fanampiny.
8. Rehefa vitanao ny lesoka rehetra dia fidio File-> Tehirizo na tsindrio ny kisary Save mba hitahiry ny file.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

Fametrahana ny safidin'ny varavarankely fanovana
Azonao atao ny manamboatra ny endri-tsoratra sy ny loko ampiasaina amin'ny varavarankely Fanovana Text.
1. Mifidiana Options->Editor Options ary na Synopsys Editor na External Editor. Raha mila fanazavana fanampiny momba ny tonian-dahatsoratra ivelany dia jereo ny Fampiasana ny tonian-dahatsoratra ivelany, ao amin'ny pejy 41.
2. Avy eo arakaraka ny karazana file raha misokatra ianao dia azonao atao ny mametraka ny fiaviana, ny fandokoana syntax ary ny safidin'ny endritsoratra ampiasaina amin'ny mpamoaka lahatsoratra.

Fanamarihana: Avy eo, ny safidin'ny fanovana lahatsoratra napetrakao ho an'ity file dia mihatra amin'ny rehetra files ity file karazana.

Ny varavarankelin'ny Fanovana Text dia azo ampiasaina hametrahana safidin'ny tetikasa files, loharano files (Verilog/VHDL), log files, tcl files, faneriterena files, na default hafa files avy amin'ny boaty fifanakalozan-kevitra Editor Options.
3. Azonao atao ny mametraka loko syntax ho an'ny safidy syntax mahazatra, toy ny teny fanalahidy, tady, ary fanehoan-kevitra. Ho an'ny example ao anaty log file, ny fampitandremana sy ny lesoka dia azo asiana loko-kodiarana ho mora fantatra.
Tsindrio eo amin'ny sehatra Foreground na Background ho an'ny zavatra mifanaraka amin'izany ao amin'ny Syntax Coloring field mba hampisehoana ny palette miloko.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

Azonao atao ny misafidy loko fototra na mamaritra ny loko mahazatra ary manampy azy ireo amin'ny palette miloko mahazatra anao. Raha hifidy loko tianao tsindrio OK.
4. Mba hametrahana endritsoratra sy haben'ny endritsoratra ho an'ny mpamoaka lahatsoratra dia ampiasao ny menio misintona.
5. Jereo ny Keep Tabs mba ahafahana mametraka ny kiheba, dia apetraho ny elanelan'ny tabilao mampiasa ny zana-tsipìka miakatra na midina ho an'ny Haben'ny tabilao.

LO 6. Tsindrio OK amin'ny endrika Safidy Editor.
© 2014 Synopsys, Inc. 40

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

Mampiasa tonian-dahatsoratra ivelany
Azonao atao ny mampiasa tonian-dahatsoratra ivelany toy ny vi na emacs fa tsy ny tonian-dahatsoratra naorina. Ataovy izao manaraka izao mba ahafahan'ny tonian-dahatsoratra ivelany. Raha mila fanazavana momba ny fampiasana ny tonian-dahatsoratra ao anatiny dia jereo ny Fanovana HDL Source Filemiaraka amin'ny Tonian-dahatsoratra ao anatiny, ao amin'ny pejy 35.
1. Mifidiana Options-> Editor Options ary velomy ny External Editor safidy.
2. Safidio ny tonian-dahatsoratra ivelany, mampiasa ny fomba mifanaraka amin'ny rafitra fiasanao.
Raha miasa amin'ny sehatra Windows ianao dia tsindrio ny bokotra ...(Browse).
ary safidio ny tonian-dahatsoratra ivelany azo tanterahina.
Avy amin'ny sehatra UNIX na Linux ho an'ny mpamoaka lahatsoratra izay mamorona azy manokana
fikandrana, kitiho ny bokotra … Browse ary safidio ny tonian-dahatsoratra ivelany azo tanterahina.
Avy amin'ny sehatra UNIX ho an'ny mpamoaka lahatsoratra tsy mamorona azy manokana
fikandrana, aza mampiasa ny … bokotra Browse. Ampidiro kosa ny xterm -e editor. Ity sary manaraka ity dia mampiseho VI voatondro ho tonian-dahatsoratra ivelany.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Fametrahana loharano HDL Files

Avy amin'ny sehatra Linux, ho an'ny mpamoaka lahatsoratra tsy mamorona azy manokana
fikandrana, aza mampiasa ny … bokotra Browse. Alefaso kosa ny gnome-terminal -x editor. Mampiasa emacs ho an'ny example, type gnome-terminal -x emacs.
Ny rindrambaiko dia nosedraina tamin'ny emacs sy vi text editors.
3. Kitiho OK.

Mampiasa Fanitarana Tranomboky ho an'ny Tranomboky Verilog Files
Azo ampiana ao amin'ny tranomboky Verilog ny fanitarana tranomboky files tafiditra ao amin'ny famolavolanao ny tetikasa. Rehefa manome lalana fikarohana amin'ny lahatahiry misy ny tranomboky Verilog ianao files, azonao atao ny mamaritra ireto fanitarana tranomboky vaovao ireto ary koa ny Verilog sy SystemVerilog (.v sy .sv) file fanitarana.
Mba hanaovana izany:
1. Safidio ny tabilao Verilog amin'ny tontonana Fampiharana Options.
2. Lazao ny toerana misy ny lahatahiry ho an'ny tranomboky Verilog files ampidirina ao amin'ny famolavolanao ny tetikasa.
3. Lazao ny fanitarana tranomboky.
Ny fanitarana tranomboky rehetra dia azo faritana, toy ny .av, .bv, .cv, .xxx, .va, .vas (fanitarana tranomboky misaraka misy habaka).
Ity sary manaraka ity dia mampiseho anao ny toerana hidirana ny fanitarana tranomboky eo amin'ny boaty fifampiresahana.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana loharano HDL Files

Toko 3: Fanomanana ny fampidirana

Ny mitovy Tcl amin'ity example dia izao baiko manaraka izao:
set_option -libext .av .bv .cv .dv .ev
Raha mila fanazavana fanampiny dia jereo ny libext, ao amin'ny pejy 57 ao amin'ny Reference Command.
4. Aorian'ny fanangonanao ny famolavolana dia azonao atao ny manamarina ao anaty log file fa ny tranomboky files miaraka amin'ireo fanitarana ireo dia nofonosina sy novakiana. Ho an'ny example:
@N: Mandeha ny Verilog Compiler amin'ny fomba SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Loading file C:dirlib1sub1.av avy amin'ny lahatahiry famakiam-boky voafaritra C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Loading file C:dirlib2sub2.bv avy amin'ny lahatahiry famakiam-boky voafaritra C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Loading file

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Mampiasa Loharano amin'ny fiteny mifangaro Files

C:dirlib3sub3.cv avy amin'ny lahatahiry famakiam-boky voafaritra C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Loading file C:dirlib4sub4.dv avy amin'ny lahatahiry famakiam-boky voafaritra C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Loading file C:dirlib5sub5.ev avy amin'ny lahatahiry famakiam-boky voatondro C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog syntax fanamarinana nahomby!

Mampiasa Loharano amin'ny fiteny mifangaro Files
Miaraka amin'ny rindrambaiko Synplify Pro, azonao atao ny mampiasa fifangaroana VHDL sy Verilog fileao amin'ny tetikasanao. Ho an'ny exampny VHDL sy Verilog files, jereo ny Boky Torolàlana.
1. Tsarovy fa ny Verilog dia tsy manohana seranan-tsambo VHDL tsy misy fetra ary mametraka ny famolavolana fiteny mifangaro files arak'izany.
2. Raha te handamina ny Verilog sy VHDL ianao fileAo amin'ny lahatahiry samihafa, mifidiana Options-> Project View Options ary safidio ny View TETIKASA Files amin'ny safidy Folders.
Rehefa ampidirinao ny files amin'ny tetikasa, ny Verilog sy VHDL files dia ao anaty lahatahiry misaraka ao amin'ny Tetikasa view.
3. Rehefa manokatra tetikasa ianao na mamorona tetikasa vaovao, ampio ny Verilog sy VHDL files toy izao:
Safidio ny Project-> Add Source File baiko na tsindrio ny Add File bokotra. Amin'ny endrika, mametraka Files amin'ny karazana ho HDL Files (*.vhd, *.vhdl, *.v). Safidio ny Verilog sy VHDL files tianao ary ampio amin'ny anao
tetikasa. Tsindrio OK. Ho an'ny antsipiriany momba ny fanampiana files amin'ny tetikasa iray, jereo ny Making Changes to a Project, eo amin'ny pejy 62.
LO

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mampiasa Loharano amin'ny fiteny mifangaro Files

Toko 3: Fanomanana ny fampidirana

ny files nampidirinao dia aseho ao amin'ny Tetikasa view. Ity tarehimarika ity dia mampiseho ny files narindra anaty lahatahiry misaraka.
4. Rehefa mametraka safidin'ny fitaovana ianao (bokotra Safidy Fampiharana), dia mariho ny maody ambony indrindra. Raha mila fanazavana fanampiny momba ny fametrahana ny safidin'ny fitaovana dia jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75.
Raha Verilog ny maodely ambony indrindra, tsindrio ny tabilao Verilog ary soraty ny
anaran'ny mody ambony indrindra.
Raha VHDL ny maodely ambony indrindra dia tsindrio ny tabilao VHDL ary soraty ny anarana
an'ny sampana ambony indrindra. Raha toa ka tsy hita ao amin'ny tranomboky miasa default ny maodely ambony indrindra, dia tsy maintsy mamaritra ny tranomboky izay ahafahan'ny mpanangom-bokatra mahita ny maody ianao. Raha mila fanazavana momba ny fomba hanaovana izany dia jereo ny VHDL Panel, ao amin'ny pejy 200.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Mampiasa Loharano amin'ny fiteny mifangaro Files

Tsy maintsy mamaritra mazava tsara ny maody ambony indrindra ianao, satria io no toerana niaingan'ny mpanao sariitatra ny lisitry ny netlist natambatra.
5. Safidio ny kiheba Valin'ny fampiharana amin'ny endrika mitovy ary mifidiana endrika HDL iray ho an'ny vokatra files novokarin'ny rindrambaiko. Raha mila fanazavana fanampiny momba ny fametrahana ny safidin'ny fitaovana dia jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75.
Ho an'ny lisitry ny vokatra Verilog, safidio ny Soraty Verilog Netlist. Ho an'ny netlist vokarina VHDL, safidio ny Soraty VHDL Netlist. Mametraha safidy fitaovana hafa ary tsindrio OK.
Azonao atao izao ny mampifanaraka ny endrikao. Ny rindrambaiko dia mamaky amin'ny endrika mifangaro amin'ny loharano files ary miteraka srs tokana file izay ampiasaina amin'ny synthesis.
6. Raha sendra olana ianao dia jereo ny Famahana olana amin'ny teny mifangaro, ao amin'ny pejy 47 raha mila fanazavana fanampiny sy toro-hevitra.
LO

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mampiasa Loharano amin'ny fiteny mifangaro Files

Toko 3: Fanomanana ny fampidirana

Famahana olana amin'ny famolavolana fiteny mifangaro
Ity fizarana ity dia manome toro-hevitra momba ny fikarakarana toe-javatra manokana izay mety ho endrika endrika fiteny mifangaro.

VHDL File mba
Ho an'ny endrika VHDL irery na endrika mifangaro izay tsy voafaritra ny ambaratonga ambony, ny fitaovana synthesis FPGA dia mandamina ho azy ny VHDL files mba hanangonana ny fonosana VHDL amin'ny filaharana marina.
Na izany aza, raha manana endrika mifangaro amin'ny fiteny ianao izay namaritanao ny ambaratonga ambony dia tsy maintsy mamaritra ny VHDL ianao. file baiko ho an'ny fitaovana. Indray mandeha ihany ianao no mila manao izany, amin'ny fisafidianana ny Run-> Arrange VHDL files baiko. Raha tsy manao izany ianao dia mahazo hafatra diso.

VHDL Global Signals
Amin'izao fotoana izao, tsy afaka manana famantarana manerantany VHDL ianao amin'ny famolavolana fiteny mifangaro, satria amin'ny endrika VHDL irery ihany no ampiharan'ilay fitaovana ireo famantarana ireo.

Mampita VHDL Boolean Generics amin'ny Verilog Parameter
Ny fitaovana dia manondro boaty mainty ho an'ny singa VHDL miaraka amin'ny générique Boolean, raha toa ka apetraka amin'ny endrika Verilog io singa io. Izany dia satria tsy fantatry ny Verilog ny karazana data Boolean, noho izany dia tsy maintsy aseho tsara ny sanda Boolean. Raha TRUE ny sandan'ny VHDL Boolean generic ary ny literal Verilog dia asehon'ny 1, ny Verilog compiler dia mandika izany ho toy ny boaty mainty.
Mba hisorohana ny fanatsoahan-kevitra ny boaty mainty, ny Verilog ara-bakiteny ho an'ny VHDL Boolean generic napetraka ho TRUE dia tsy maintsy 1'b1, fa tsy 1. Toy izany koa, raha DISO ny VHDL Boolean generic, ny Verilog literal mifanaraka amin'izany dia tsy maintsy 1'b0, fa tsy 0.ample dia mampiseho ny fomba hanehoana ny boolean generics mba handalo tsara ny sisintany VHDL-Verilog, tsy misy boaty mainty.

Fanambarana Entity VHDL

Verilog Instantiation

Entity abc dia Generic (
Number_Bits Divide_Bit );

: integer: boolean

:= 0; := Diso;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Mampiasa Loharano amin'ny fiteny mifangaro Files

Mandalo VHDL Generics nefa tsy misy boaty mainty
Raha misy masontsivana singa Verilog, (ohatraample [0:0] RSR = 1'b0) dia tsy mifanandrify amin'ny haben'ny jeneralin'ny singa VHDL mifanaraka amin'izany (RSR: integer:= 0), ny fitaovana dia manondro boaty mainty.
Azonao atao ny mamaha izany amin'ny alàlan'ny fanesorana ny fanamarihana sakan'ny bus [0:0] ao amin'ny Verilog files. Mariho fa tsy maintsy mampiasa karazana integer VHDL ianao satria ny karazana hafa dia tsy mamela ny famatorana tsara ny singa Verilog.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mampiasa ny Incremental Compiler

Toko 3: Fanomanana ny fampidirana

Mampiasa ny Incremental Compiler
Ampiasao ny fikorianan'ny Incremental Compiler mba hampihenana ny fotoana fiasan'ny compiler ho an'ny endrika lehibe. Ny logiciel recompile dia mifandraika ihany files rehefa misy fanovana endrika natao ary mampiasa indray ny angona compiler. Ny compiler dia mamerina ny SRS file ho an'ny module voakasika sy ny module ray aman-dreny avy hatrany.
Mba hampandehanana ity zotra ity dia ataovy izao manaraka izao:
1. Ampio ny Verilog na VHDL files ho an'ny famolavolana.
2. Alefaso ny safidy Incremental Compile avy amin'ny tabilao Verilog na VHDL amin'ny tontonana Fampiharana.
Ny SRS file dia noforonina ho an'ny mody famolavolana tsirairay ao amin'ny lahatahiry synwork.

3. Ampandehano voalohany ny compiler.
4. Raha nisy fanovana natao, dia avereno averina ny compiler.
Ny compiler dia manadihady ny angon-drakitra ary mamaritra raha ny SRS files dia vaovao, avy eo ny modules izay niova ary ny modules ray aman-dreny avy hatrany no havaozina. Izany dia afaka manampy amin'ny fanatsarana ny fotoana fampandehanana ny famolavolana.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Mampiasa ny Incremental Compiler

fetra
Ny compiler incremental dia tsy manohana:
· Fanamboarana files tafiditra ao anatin'ny fikorianan'ny Verilog na VHDL · Fikoriana HDL mifangaro · Famolavolana misy fanondroana môdely cross (XMR)

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mampiasa ny Structural Verilog Flow

Toko 3: Fanomanana ny fampidirana

Mampiasa ny Structural Verilog Flow
Ny fitaovana synthesis dia manaiky Verilog ara-drafitra files ho fampidirana ho an'ny tetikasa famolavolanao. Ny mpanangona Verilog structural dia manao fisavana semantika syntax amin'ny fampiasana ny parser maivana mba hanatsarana ny fotoana. Ity compiler ity dia tsy manao fitrandrahana hardware sarotra na asa fanatsarana RTL, noho izany, ny rindrambaiko dia mihazakazaka haingana ny fanangonana ny Verilog structural. files. Ny logiciel dia afaka mamaky ireo Verilog structural ireo files, raha misy:
· Famoronana teknolojia voalohany
· Fanambarana fanendrena tsotra
· Toetra voafaritra amin'ny endrika Verilog 2001 sy taloha
· Ny fananganana rehetra, afa-tsy ny toetra dia tsy maintsy voafaritra amin'ny endrika Verilog 95
Ampiasao ny fampidirana Verilog structural files:
1. Tsy maintsy mamaritra ny Verilog ara-drafitra ianao files ampidirina ao amin'ny drafitrao. Mba hanaovana izany, ampio ny file amin'ny tetikasa mampiasa ny iray amin'ireto fomba manaraka ireto:
Tetikasa-> Add Source File na ny Add File bokotra ao amin'ny tetikasa view Tcl baiko: add_file -structver fileAnarana
Tsy misy afa-tsy Verilog ara-drafitra io fikoriana io files na mifangaro HDL files (Verilog/VHDL/EDF/SRS) miaraka amin'ny rafitra Verilog netlist files. Na izany aza, ny tranga Verilog/VHDL/EDF/SRS dia tsy tohanana ao anatin'ny maodely Verilog ara-drafitra.
2. Ny Verilog ara-drafitra files dia ampiana ao amin'ny lahatahiry Verilog Structural ao amin'ny Tetikasa view. Azonao atao koa ny manampy files amin'ity lahatahiry ity, rehefa manao ireto manaraka ireto ianao:
Safidio ny Verilog structural file. Tsindrio havanana ary mifidiana File Safidy. Mifidiana Structural Verilog avy amin'ny File Soraty ny menio midina.
3. Mandehana synthesis.
Ny fitaovana synthesis dia mamorona vm na edf netlist file arakaraka ny teknolojia voalaza. Ity dingana ity dia mitovy amin'ny fikorianan'ny synthesis default.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Mampiasa ny Structural Verilog Flow

fetra
Ny famerana ny fikorianan'ny Verilog ara-drafitra dia tsy manohana ireto manaraka ireto:
· RTL ohatra ho an'ny hafa file karazana · Fitantanana tetik'asa ambaratonga (HPM) mikoriana · Fanendrena saro-pady · Fomba sy switch manokana ho an'ny mpanangom-bokatra

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Miasa miaraka amin'ny Constraint Files

Toko 3: Fanomanana ny fampidirana

Miasa miaraka amin'ny Constraint Files
-tery files dia lahatsoratra files izay novokarin'ny interface SCOPE mandeha ho azy (jereo ny famaritana SCOPE teritery, pejy 119), na izay noforoninao amin'ny tanana miaraka amin'ny tonian-dahatsoratra. Izy ireo dia misy baiko Tcl na toetra izay manery ny synthesis run. Raha tsy izany, azonao atao ny mametraka teritery amin'ny kaody loharano, saingy tsy izany no fomba tiana.
Ity fizarana ity dia misy fampahalalana momba ny
· Rahoviana no hampiasana teritery Fileeo amin'ny Source Code, pejy 53
· Mampiasa tonian-dahatsoratra ho an'ny faneriterena Files (Lova), pejy faha-54
· Tcl Syntax Guidelines for Constraint Files, pejy 55
· Fanamarinana teritery Files, pejy 56
· Raha mila antsipiriany momba ity tatitra ity dia jereo ny tatitra momba ny fanaraha-maso teritery, eo amin'ny
pejy 270. ao amin'ny Boky Torolàlana, pejy 56

Rahoviana no hampiasana Constraint Filemihoatra ny Source Code
Azonao atao ny manampy teritery amin'ny teritery files (vokarin'ny interface SCOPE na nampidirina tao amin'ny tonian-dahatsoratra) na ao amin'ny kaody loharano. Amin'ny ankapobeny, tsara kokoa ny mampiasa teritery files, satria tsy mila mitambatra indray ianao mba hampiharana ny teritery. Izy io koa dia mahatonga ny kaody loharanonao ho mora entina. Jereo ny fampiasana ny SCOPE Editor, ao amin'ny pejy 112 raha mila fanazavana fanampiny.
Na izany aza, raha manana teritery amin'ny fotoana boaty mainty toy ny syn_tco, syn_tpd, ary syn_tsu ianao, dia tsy maintsy ampidirinao ho torolàlana ao amin'ny kaody loharano. Tsy toy ny toetra, ny torolalana dia azo ampiana amin'ny kaody loharano ihany, fa tsy amin'ny teritery files. Jereo ny famaritana ny toetra sy ny torolalana, ao amin'ny pejy 90 raha mila fanazavana fanampiny momba ny fampidirana torolàlana amin'ny kaody loharano.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Miasa miaraka amin'ny Constraint Files

Mampiasa tonian-dahatsoratra ho an'ny faneriterena Files (Lova)
Azonao atao ny mampiasa ny tonian-dahatsoratra SCOPE Lova ho an'ny teritery SDC files noforonina talohan'ny famoahana ny G-2012.09. Na izany aza, soso-kevitra ny handika ny SDC-nao fileny FDC files mba ahafahan'ny kinova farany an'ny tonian-dahatsoratra SCOPE sy hampiasa ny fifehezana ny famerana fotoana nohatsaraina ao amin'ilay fitaovana.
Raha misafidy ny hampiasa ny tonian-dahatsoratra SCOPE lova ianao, ity fizarana ity dia mampiseho anao ny fomba hamoronana teritery Tcl. file. Ny logiciel dia mamorona ho azy io file raha mampiasa ny tonian-dahatsoratry ny SCOPE lova ianao mba hampidirana ireo teritery. Ny fetran'ny Tcl file tsy misy afa-tsy teritery ara-potoana ankapobeny. Tsy maintsy ampidirina ao amin'ny kaody loharano ny faneriterena boaty mainty. Raha mila fanazavana fanampiny dia jereo hoe rahoviana no hampiasana ny faneriterena Fileeo amin'ny Source Code, pejy 53.
1. Sokafy a file ho an'ny fanitsiana.
Ataovy azo antoka fa nakatona ny varavarankely SCOPE, na azonao atao
overwrite ny teritery teo aloha.
Mba hamoronana vaovao file, mifidy File-> Vaovao, ary safidio ny Constraint File
(SCOPE) safidy. Manorata anarana ho an'ny file ary tsindrio OK.
Hanova ny efa misy file, mifidy File-> Sokafy, apetraho ny Files ny Type sivana to
-tery Files (sdc) ary sokafy ny file tianao.
2. Araho ny torolalana syntax ao amin'ny Tcl Syntax Guidelines for Constraint Files, pejy 55.
3. Ampidiro ny fe-potoana ilainao. Ho an'ny syntax dia jereo ny Boky Torolàlana. Raha manana teritery amin'ny fotoana boaty mainty ianao dia tsy maintsy ampidirinao ao amin'ny kaody loharano.
4. Azonao atao koa ny manampy toetra manokana amin'ny mpivarotra amin'ny teritery file mampiasa define_attribute. Jereo ny famaritana ny toetra ao amin'ny teritery File, ao amin’ny pejy 97 raha mila fanazavana fanampiny.
5. Tehirizo ny file.
6. Ampio ny file mankany amin'ilay tetikasa araka ny voalaza ao amin'ny Making Changes to a Project, eo amin'ny pejy 62, ary mandehana ny synthesis.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Miasa miaraka amin'ny Constraint Files

Toko 3: Fanomanana ny fampidirana

Tcl Syntax Guidelines for Constraint Files
Ity fizarana ity dia mirakitra torolàlana ankapobeny amin'ny fampiasana Tcl ho an'ny teritery files:
· Tcl dia saro-pady.
· Ho an'ny fanomezana anarana zavatra: Ny anaran'ny zavatra dia tsy maintsy mifanaraka amin'ny anarana ao amin'ny kaody HDL. Ampidiro ao anatin'ny curly braces {}. Aza mampiasa toerana amin'ny anarana. Ampiasao ny teboka (.) hanasaraka ny anarana ambaratonga. Ao amin'ny modules Verilog, ampiasao ity fehezanteny manaraka ity, ohatra, port, ary
anarana net:
v: cell [prefix:] objectName
Raha ny cell no anaran'ny enti-mandrafitra, ny prefix dia prefix hamantarana ireo zavatra mitovy anarana, objectName dia lalana ohatra misy ny dot (.) separator. Ny prefix dia mety ho iray amin'ireto manaraka ireto:

Tovona (renivohitra) i: p: b: n:

Anaran'ny Object Anaran'ny seranan-tsambo (seranan-tsambo manontolo) Soka kely amin'ny seranan-tsambo Anarana Net

Ao amin'ny maodely VHDL, ampiasao ity fehezanteny manaraka ity, ohatra, port, ary net
anarana ao amin'ny modules VHDL:
v: sela [.view] [prefix:]objectName
Aiza ny v: manondro azy ho a view object, lib no anaran'ny tranomboky, cell no anaran'ny enti-mody, view dia anarana ho an'ny maritrano, ny prefix dia prefix hamantarana zavatra mitovy anarana, ary objectName dia lalana ohatra misy ny dot (.) separator. View ilaina ihany raha misy maritrano mihoatra ny iray ho an'ny famolavolana. Jereo ny tabilao etsy ambony momba ny prefix amin'ny zavatra.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 3: Fanomanana ny fampidirana

Miasa miaraka amin'ny Constraint Files

· Anarana mifanandrify amin'ny anarana dia * (asterisk mifanandrify amin'ny isan'ny
tarehin-tsoratra) ary ? (marika fanontaniana mifanandrify amin'ny tarehintsoratra tokana). Ireo endri-tsoratra ireo dia tsy mifanandrify amin'ny teboka ampiasaina ho fanasarahana ambaratonga. Ho an'ny example, ity tady manaraka ity dia mamaritra ny bits rehetra amin'ny ohatra statereg ao amin'ny module statemod:
i:statemod.statereg[*]

Fanamarinana teritery Files
Azonao atao ny manamarina syntax sy fampahalalana hafa mifandraika amin'ny teritery ataonao files mampiasa ny Constraint Check baiko. Mba hamoronana tatitra momba ny teritery dia ataovy izao manaraka izao:
1. Mamorona teritery file ary ampio amin'ny tetikasanao izany.
2. Safidio ny Run-> Constraint Check.
Ity baiko ity dia miteraka tatitra izay manamarina ny fehezanteny sy ny fampiharana ny fe-potoana amin'ny teritery synthesis FPGA. fileho an'ny tetikasanao. Ny tatitra dia nosoratana tao amin'ny projectName_cck.rpt file ary mitanisa ireto fampahalalana manaraka ireto:
Faneriterena izay tsy ampiharina Faneriterena izay manan-kery sy azo ampiharina amin'ny famolavolana Wildcard fanitarana amin'ny teritery Faneriterena amin'ny zavatra tsy misy
Ho an'ny antsipiriany momba ity tatitra ity dia jereo ny Tatitry ny Fanamarinana Teritery, ao amin'ny pejy 270. ao amin'ny Boky Torolàlana

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

TOKO 4
Fametrahana tetikasa Logic Synthesis
Rehefa manambatra endrika amin'ny fitaovana synthesis Synopsys FPGA ianao dia tsy maintsy manangana tetikasa ho an'ny famolavolanao. Ity manaraka ity dia mamaritra ny fomba fananganana tetikasa ho an'ny synthesis lojika:
· Fametrahana tetikasa Files, pejy 58 · Tetikasa fitantanana File Hierarchy, pejy 66 · Fametrahana Fampiharana, pejy 72 · Fametrahana Safidy Fampiharana Synthesis Logika, pejy 75 · Famaritana ny toetra sy torolalana, pejy 90 · Fikarohana Files, pejy 98 · Fitahirizana Files and Projects, pejy 101

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana tetikasa Files

Fametrahana tetikasa Files
Ity fizarana ity dia mamaritra ny fototry ny fomba fananganana sy fitantanana tetikasa file ho an'ny famolavolanao, ahitana ireto fampahalalana manaraka ireto:
· Famoronana tetikasa File, eo amin’ny pejy 58 · Manokatra tetikasa efa misy File, eo amin’ny pejy 61 · Mamorona Fanovana amin’ny Tetikasa iray, ao amin’ny pejy 62 · Mametraka Tetikasa View Asehoy ny Préférences, ao amin'ny pejy 63 · Fanavaozana ny Verilog Include Paths in Older Project Files, pejy 65
Ho an'ny ex manokanaample amin'ny fametrahana tetikasa file, jereo ny lesona momba ny fitaovana ampiasainao.

Famoronana tetikasa File
Tsy maintsy manangana tetikasa ianao file ho an'ny tetikasa tsirairay. Ny tetikasa iray dia ahitana ny angona ilaina amin'ny famolavolana manokana: ny lisitry ny loharano files, ny vokatry ny synthesis file, ary ny firafitry ny safidin'ny fitaovanao. Ity dingana manaraka ity dia mampiseho anao ny fomba fananganana tetikasa file mampiasa baiko tsirairay.
1. Atombohy amin'ny fisafidianana ny iray amin'ireto manaraka ireto: File-> Tetikasa fananganana, File-> Open Project, na ny kisary P. Tsindrio New Project.
Ny varavarankely Project dia mampiseho tetikasa vaovao. Tsindrio ny Add File bokotra, tsindrio F4, na fidio ny Project-> Add Source File baiko. Ny Add FileMisokatra ny boaty fifanakalozan-dresaka Project.
2. Ampio ny loharano files amin'ny tetikasa.
Ataovy azo antoka fa miankavanana ny sahan'ny Jereo eo an-tampon'ny endrika
lahatahiry. ny files dia voatanisa ao anaty boaty. Raha tsy hitanao ny files, jereo fa ny Files of Type saha dia napetraka mba hampisehoana ny marina file karazana. Raha manana input mifangaro ianao files, araho ny fomba fiasa voalaza ao amin'ny Fampiasana Loharano amin'ny fiteny mifangaro Files, pejy 44.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana tetikasa Files

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Hanampy ny rehetra fileAo amin'ny lahatahiry indray mandeha, tsindrio ny bokotra Add All
ny ilany havanana amin'ny endrika. Manampy files tsirairay, tsindrio ny file ao amin'ny lisitra ary tsindrio ny bokotra Add, na tsindrio indroa ny file anarana.
Afaka manampy ny rehetra files ao amin'ny lahatahiry ary esory avy eo ireo izay tsy ilainao amin'ny bokotra Esory.
Raha manampy VHDL ianao files, fidio ny tranomboky mety amin'ny menio popup VHDL Library. Ny tranomboky nofidinao dia ampiharina amin'ny VHDL rehetra files rehefa tsindrio OK ao amin'ny boaty fifanakalozan-kevitra.
Mampiseho tetikasa vaovao ny varavarankelin'ny tetikasanao file. Raha manindry ny mari-pamantarana miampy eo akaikin'ny tetikasa ianao ary manitatra azy, dia ho hitanao izao manaraka izao:
Lahatahiry iray (rakitra roa ho an'ny famolavolana fiteny mifangaro) miaraka amin'ny loharano files.
Raha ny files dia tsy ao anaty lahatahiry eo ambanin'ny lahatahiry tetikasa, azonao atao ny mametraka izany safidy izany amin'ny fisafidianana Options-> Project View Safidy ary manamarina ny View TETIKASA files ao anaty boaty folders. Izany dia manasaraka karazana iray file avy amin'ny iray hafa ao amin'ny Tetikasa view amin'ny fametrahana azy ireo ao anaty lahatahiry misaraka.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana tetikasa Files

Ny fampiharana, antsoina hoe rev_1 ho default. Ny fampiharana dia
fanavaozana ny famolavolanao ao anatin'ny tontolon'ny rindrambaiko synthesis, ary aza manolo ny rindrambaiko sy ny fizotran'ny kaody loharano ivelany. Ny fampiharana maro dia mamela anao hanova ny safidin'ny fitaovana sy ny synthesis hijerena ny safidy famolavolana. Afaka manana fampiharana maro ianao ao amin'ny Synplify Pro. Ny fampiharana tsirairay dia manana ny safidiny synthesis sy fitaovana ary mifandraika amin'ny tetikasany manokana files.

3. Ampio izay tranomboky ilainao, amin'ny fampiasana ny fomba voalaza tamin'ny dingana teo aloha mba hanampiana ny tranomboky Verilog na VHDL file.
Ho an'ny tranomboky manokana mpivarotra, ampio ny tranomboky mety file ho an'ny
tetikasa. Mariho fa ho an'ny fianakaviana sasany dia feno ho azy ny tranomboky ary tsy mila ampidirinao mazava tsara amin'ilay tetikasa. file.
Mba hanampiana tranomboky fonosana VHDL an'ny antoko fahatelo dia ampio ny .vhd mety file mankany amin'ny famolavolana, araka ny voalaza ao amin'ny dingana 2. Tsindrio havanana ny file ao amin'ny Tetikasa view ary mifidiana File Safidy, na mifidiana Project-> Set VHDL library. Manorata anarana tranomboky mifanaraka amin'ny simulators. Ho an'ny example, MYLIB. Ataovy azo antoka fa ity tranomboky fonosana ity dia alohan'ny endrika ambony indrindra amin'ny lisitry ny files ao amin'ny Tetikasa view.
Raha mila fanazavana momba ny fametrahana Verilog sy VHDL file Options, jereo ny Setting Verilog sy VHDL Options, ao amin'ny pejy 84. Azonao atao koa ny mametraka ireo file safidy taty aoriana, alohan'ny hampandehanana synthesis.
Raha mila fampahalalana fanampiny momba ny mpivarotra momba ny fampiasana tranomboky macro mpivarotra sy bLoOx mainty dia jereo ny Optimizing for Microsemi Designs, ao amin'ny pejy 487.
Ho an'ny singa ara-teknolojia generik, azonao atao ny manampy ny
Fitehirizam-boky Verilog tsy miankina amin'ny teknolojia omena miaraka amin'ny rindrambaiko

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana tetikasa Files

Toko 4: Fametrahana Tetikasa Synthesis Lojika

(install_dir/lib/generic_ technology/gtech.v) amin'ny endrikao, na ampio ny tranombokinao manokana. Aza ampiasaina miaraka fa mety hisy fifandirana.
4. Jereo file baiko ao amin'ny Tetikasa view. File Ny filaminana dia zava-dehibe indrindra ho an'ny VHDL files.
Ho an'ny VHDL files, azonao atao ny manafatra ho azy ny files avy
mifidy Run-> Arrange VHDL Files. Raha tsy izany, afindrao amin'ny tanana ny files ao amin'ny Tetikasa view. Package files dia tsy maintsy ho voalohany amin'ny lisitra satria natambatra alohan'ny hampiasana azy ireo. Raha manana sakana famolavolana miparitaka amin'ny maro ianao files, ataovy azo antoka fa manana ireto manaraka ireto ianao file order: ny file misy ny enti-manana dia tsy maintsy voalohany, arahin'ny architecture file, ary farany ny file miaraka amin'ny fanamafisana.
Ao amin'ny tetikasa view, jereo fa ny farany file ao amin'ny Tetikasa view dia ny
loharano ambony file. Raha tsy izany, azonao atao ny mamaritra ny ambaratonga ambony file rehefa mametraka ny safidin'ny fitaovana ianao.
5. Fidio File-> Tehirizo, soraty anarana ho an'ny tetikasa, ary tsindrio Save. Ny varavarankelin'ny tetikasa dia maneho ny fiovanao.
6. Hanakatona tetikasa file, fidio ny bokotra Close Project na File-> Akatona ny tetikasa.

Manokatra tetikasa efa misy File
Misy fomba roa hanokafana tetikasa file: ny Open Project sy ny generic File -> Sokafy ny baiko.
1. Raha ny tetikasa tianao hosokafana dia efa niasanao vao haingana, dia azonao atao ny misafidy azy mivantana: File->Tetikasa vao haingana -> ProjectName.
2. Ampiasao ny iray amin'ireto fomba manaraka ireto hanokafana tetikasa file:

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana tetikasa Files

Sokafy ny baikon'ny tetikasa

File-> Open Command

Select File-> Open Project, tsindrio ny bokotra Open Project eo amin'ny ilany havia amin'ny varavarankelin'ny tetikasa, na tsindrio ny kisary P.
Raha hanokafana tetikasa vao haingana, tsindrio indroa avy amin'ny lisitry ny tetikasa vao haingana.
Raha tsy izany, tsindrio ny bokotra Existing Project mba hanokafana ny boaty fifanakalozan-dresaka misokatra ary safidio ny tetikasa.

Select File-> Misokatra.
Ampidiro ny lahatahiry marina ao amin'ny saha Jereo In:.
Set File amin'ny karazana tetikasa Files (*.prj). Ny boaty dia mitanisa ny tetikasa files.
Tsindrio indroa ny tetikasa tianao hosokafana.

Ny tetikasa dia misokatra amin'ny varavarankely Project.

Fanaovana fanovana amin'ny tetikasa iray
Amin'ny ankapobeny dia manampy, mamafa, na manolo ianao files.
1. Hanampy loharano na teritery files amin'ny tetikasa iray, safidio ny Add Filebokotra s na Project-> Add Source File hanokatra ny Select Files ny Add to Project dialog box. Jereo ny famoronana tetikasa File, eo amin’ny pejy faha-58 raha mila fanazavana fanampiny.
2. Hamafa a file avy amin'ny tetikasa iray, tsindrio ny file ao amin'ny varavarankely Project, ary tsindrio ny Delete key.
3. Hanoloana a file amin'ny tetikasa iray,
Fidio ny file tianao hovana ao amin'ny varavarankelin'ny tetikasa.
Tsindrio ny Change File bokotra, na mifidiana Project-> Change File.
Ao amin'ny Loharano File boaty fifanakalozan-kevitra izay misokatra, apetraho ny Look In amin'ny lahatahiry
aiza ny vaovao file no misy. Ny vaovao file tsy maintsy mitovy karazana amin'ny file tianao hosoloina.
Raha tsy hitanao ny anao file voatanisa, fidio ny karazana file mila avy ianao
ny Files amin'ny saha Type.
Tsindrio indroa ny file. Ny vaovao file manolo ny taloha amin'ny tetikasa
lisitra. indro
4. Mba hamaritana ny fomba tetikasa files dia voatahiry ao amin'ny tetikasa, tsindrio havanana amin'ny a file ao amin'ny Tetikasa view ary mifidiana File Safidy. Set ny Save File safidy amin'ny Relative to Project na Absolute Path.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana tetikasa Files

Toko 4: Fametrahana Tetikasa Synthesis Lojika

5. Mba hanamarinana ny fotoana stamp amin'ny a file, tsindrio havanana amin'ny a file ao amin'ny Tetikasa view ary mifidiana File Safidy. Jereo ny fotoana izay ny file novaina farany. Tsindrio OK.

Fametrahana tetikasa View Asehoy Preferences
Azonao atao ny manamboatra ny fandaminana sy ny fampisehoana ny tetikasa files. 1. Mifidiana Options-> Project View Safidy. Ny tetikasa View Misokatra ny endrika safidy.

2. Mandamina karazana fampidirana isan-karazany files amin'ny lahatahiry misaraka, jereo View TETIKASA Files ao amin'ny lahatahiry.
Ny fanamarinana ity safidy ity dia mamorona lahatahiry misaraka amin'ny tetikasa view ho faneriterena files sy loharano files.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana tetikasa Files

3. Fanaraha-maso file aseho miaraka amin'ireto:
Asehoy ho azy daholo ny files, amin'ny fanamarinana Show Project Library. RAHA
tsy voafehy io, ny Tetikasa view tsy mampiseho files mandra-panindrinao ny marika miampy ary manitatra ny files ao anaty lahatahiry.
Jereo ny iray amin'ireo boaty ao amin'ny Tetikasa File Anarana fizarana fizarana ny
endrika hamaritana ny fomba fileanarana no aseho. Azonao atao ny mampiseho fotsiny ny fileanarana, ny lalana mifandray, na ny lalana tanteraka.
4. Ny view TETIKASA files amin'ny lahatahiry namboarina manokana, jereo View TETIKASA Files ao amin'ny Custom Folders. Raha mila fanazavana fanampiny dia jereo ny Mamorona lahatahiry manokana, ao amin'ny pejy 66. Ny lahatahiry karazana dia aseho raha misy karazana maromaro ao anaty lahatahiry manokana.

Custom Folders
© 2014 Synopsys, Inc. 64

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana tetikasa Files

Toko 4: Fametrahana Tetikasa Synthesis Lojika

5. Manokatra fampiharana mihoatra ny iray amin'ny tetikasa iray ihany view, jereo Avelao hisokatra ny tetikasa marobe.
Tetikasa 1

Tetikasa 2

6. Mifehy ny vokatra file aseho miaraka amin'ireto:
Jereo ny Show all Files ao amin'ny boaty Directory Results mba hampisehoana ny vokatra rehetra
files novokarina taorian'ny synthesis.
Hanova ny vokatra file fandaminana amin'ny alalan'ny fipihana eo amin'ny iray amin'ireo barany lohapejy
amin'ny vokatry ny fampiharana view. Azonao atao ny manao groupe ny files amin'ny karazana na alaharo araka ny daty nanova azy farany.
7. Ny view file fampahalalana, safidio ny file ao amin'ny Tetikasa view, tsindrio havanana, ary fidio File Safidy. Ho an'ny example, azonao jerena ny daty a file novaina.
Ny fanavaozana ny Verilog dia misy lalana amin'ny tetikasa taloha Files
Raha manana tetikasa ianao file noforonina tamin'ny dikan-teny tranainy kokoa amin'ny rindrambaiko (talohan'ny 8.1), ny Verilog dia ahitana lalana ao anatin'izany file dia mifandraika amin'ny lahatahiry valiny na loharano file miaraka amin'ny `miditra fanambarana. Amin'ny famoahana taorian'ny 8.1, ny tetikasa file 'Ampidiro ny lalana mifandraika amin'ny tetikasa file ihany. Ny GUI amin'ny famoahana vao haingana dia tsy manavao ho azy ny prj taloha files hifanaraka amin'ny fitsipika vaovao. Hanavao sy hampiasa ny tetikasa taloha file, ataovy ny iray amin'ireto manaraka ireto:
· Fanovana amin'ny tanana ny prj file ao amin'ny tonian-dahatsoratra ary ampio ity manaraka ity amin'ny
andalana alohan'ny set_option tsirairay -include_path:
set_option -project_relative_includes 1
· Manomboha tetikasa vaovao miaraka amin'ny dikan-teny vaovao amin'ny rindrambaiko ary vonoy ny
tetikasa taloha. Izany dia hahatonga ny prj vaovao file ankatoavy ny fitsipika vaovao izay ahitana ny prj file.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Mitantana tetikasa File ambaratongam-pitantanana

Mitantana tetikasa File ambaratongam-pitantanana
Ireto fizarana manaraka ireto dia mamaritra ny fomba ahafahanao mamorona sy mitantana lahatahiry namboarina sy files ao amin'ny Tetikasa view:
· Mamorona lahatahiry manokana · Manipulate ny lahatahiry tetikasa manokana · Manipulating Custom Files

Mamorona lahatahiry manokana
Afaka mamorona lahatahiry lozika ianao ary manamboatra fileao amin'ny vondrona ambaratonga samihafa ao anatin'ny tetikasanao view. Ireo lahatahiry ireo dia azo faritana amin'ny anarana na ambaratonga ambaratonga rehetra. Ho an'ny example, azonao atao ny mifanandrify amin'ny rafitra fiasanao file rafitra na ambaratonga lojika HDL. Ny lahatahiry manokana dia miavaka amin'ny loko manga.

Misy fomba maro hamoronana lahatahiry manokana ary ampio avy eo files amin'izy ireo amin'ny tetikasa iray. Ampiasao ny iray amin'ireto fomba manaraka ireto:

1. Tsindrio havanana amin'ny tetikasa iray file na lahatahiry mahazatra hafa ary mifidiana Add Folder avy amin'ny menio mipoitra. Dia ataovy ny iray amin'ireto manaraka ireto file asa:

Tsindrio havanana dia mampiseho izany

amin'izay

fyioleuoLcrOafnileesitahnedr

mifidy mifidy

Hiverina any amin'ny Folder. Sub-menu fampirimana efa misy na mamorona

lahatahiry vaovao.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mitantana tetikasa File ambaratongam-pitantanana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Mariho fa azonao atao ny manonona ny lahatahiry, na izany aza, aza mampiasa ny endri-tsoratra (/) satria mariky ny fanasarahana ambaratonga.
Raha hanova anarana ny lahatahiry iray, tsindrio havanana amin'ny lahatahiry ary safidio ny Rename from
ny popup menu. Mipoitra ny boaty fifanakalozan-dresaka Rename Folder; manendry anarana vaovao.
2. Ampiasao ny Add Files mankany amin'ny boaty fifanakalozan-dresaka Project mba hanampiana ny atiny manontolo amin'ny ambaratongan'ny lahatahiry iray, ary apetraka raha tsy izany files amin'ny lahatahiry manokana mifanaraka amin'ny ambaratongan'ny lahatahiry OS voatanisa ao amin'ny fampisehoana boaty fifanakalozan-kevitra.

Mba hanaovana izany, safidio ny Add File bokotra ao amin'ny tetikasa view.
Safidio ny lahatahiry nangatahana toy ny dsp ao amin'ny boaty fifampiresahana, avy eo
tsindrio ny bokotra Add. Ity no toerana rehetra files avy amin'ny ambaratonga dsp mankany amin'ny lahatahiry manokana noforoninao.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Mitantana tetikasa File ambaratongam-pitantanana

Hametraka ho azy ny files amin'ny lahatahiry manokana mifanaraka amin'ny
ny OS folder hierarchy, jereo ny safidy antsoina hoe Add Files mankany Custom Folders eo amin'ny boaty fifanakalozan-kevitra.
Amin'ny alàlan'ny default, ny anaran'ny lahatahiry manokana dia mitovy anarana amin'ny lahatahiry
misy files na lahatahiry ampiana amin'ny tetikasa. Na izany aza, azonao atao ny manova ny anaran'ny lahatahiry, amin'ny fipihana ny bokotra Folders Option. Ity boaty fifampiresahana manaraka ity dia aseho.

Ampiasao:
Ny lahatahiry misy ihany fileho an'ny anaran'ny lahatahiry, tsindrio ny Use OS
Anaran'ny lahatahiry.
Ny anaran'ny lalana mankany amin'ny lahatahiry voafantina hamaritana ny haavon'ny
hierarchy hita taratra ho an'ny lalan'ny lahatahiry manokana.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mitantana tetikasa File ambaratongam-pitantanana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

3. Azonao atao ny misintona sy milatsaka files sy lahatahiry avy amin'ny fampiharana OS Explorer ao amin'ny Tetikasa view. Ity endri-javatra ity dia misy amin'ny desktop Windows sy Linux mampiasa KDE.
Rehefa misintona sy mandatsaka a file, ampidirina avy hatrany amin'ny tetikasa izany.
Raha tsy misy tetikasa misokatra dia mamorona tetikasa ny rindrambaiko.
Rehefa misintona sy mandatsaka a file ambonin'ny lahatahiry iray dia hapetraka ao izany
lahatahiry. Tamin'ny voalohany, ny Add Files mankany amin'ny boaty fifampiresahana Project dia aseho mangataka anao hanamarina ny files ampiana amin'ny tetikasa. Azonao atao ny manindry OK mba hanaiky ny files. Raha te hanova ianao dia azonao atao ny manindry ny bokotra Esory daholo ary manendry sivana na safidy vaovao.

Fanamarihana: Mba hampisehoana lahatahiry manokana ao amin'ny Tetikasa view, safidio ny Options->Project View Options menu, avy eo avelao / esory ny boaty fanamarinana ho an'ny View TETIKASA Files ao amin'ny Custom Folders eo amin'ny boaty fifampiresahana.

Manipulating ireo lahatahiry tetikasa manokana
Ity dingana manaraka ity dia mamaritra ny fomba ahafahanao manala files avy amin'ny lahatahiry, esory ny lahatahiry, ary ovay ny ambaratongan'ny lahatahiry.
1. Esory ny a file avy amin'ny lahatahiry manokana, na:
Tariho ary ampidino ao anaty lahatahiry hafa na eo amin'ny tetikasa. Asongadino ny file, tsindrio havanana ary mifidiana Esory amin'ny Folder avy amin'ny
popup menu.
Aza mampiasa ny fanalahidin'ny Delete (DEL), satria manala ny file avy amin'ny tetikasa.
2. Raha hamafa lahatahiry manokana, asongadino izany dia tsindrio havanana ary safidio ny Delete avy amin'ny menio mipoitra na tsindrio ny lakile DEL. Rehefa mamafa lahatahiry ianao dia ataovy ny iray amin'ireto safidy manaraka ireto:
Tsindrio Eny hamafa ny lahatahiry sy ny files voarakitra ao amin'ny lahatahiry avy amin'ny
ny tetikasa.
Tsindrio Tsia raha hamafa fotsiny ny lahatahiry.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Mitantana tetikasa File ambaratongam-pitantanana

3. Raha hanova ny ambaratongan'ny lahatahiry manokana:
Tariho ary ampidino ao anaty lahatahiry hafa ilay fampirimana mba ho zana-
lahatahiry na eo ambonin'ny tetikasa mba hamindra azy any amin'ny ambaratonga ambony.
Mba hanesorana ny ambaratonga ambony amin'ny lahatahiry iray manokana dia tariho ary ampidino
ny ambaratonga ambany tiana amin'ny tetikasa. Fafao avy eo ny lahatahiry faka tsy misy na inona na inona ho an'ny lahatahiry.
Ho an'ny example, raha toa ka:
/ Eksamples/Verilog/RTL
Eritrereto hoe mila ambaratonga tokana RTL tokana ianao, dia tariho ary ampidino ny RTL eo amin'ny tetikasa. Aorian'izay dia azonao atao ny mamafa ny /Examples/Verilog lahatahiry.

Manipulating Custom Files
Ankoatra izany, azonao atao ny manao ireto karazana fanao manaraka ireto file asa:
1. Hanafoana ny fampisehoana ny files ao amin'ny Type folders, tsindrio havanana amin'ny Project view ary mifidiana Project View Safidy na safidio Options-> Project View Safidy. Atsaharo ny safidy View TETIKASA Files ao amin'ny Type Folders eo amin'ny boaty fifampiresahana.
2. Haseho files amin'ny filaharan'ny abidy fa tsy ny filaharan'ny tetikasa, jereo ny Sort Files bokotra ao amin'ny Project view takelaka fikirakirana. Kitiho ny fanalahidin'ny zana-tsipìka midina eo amin'ny zorony ambany havia amin'ny tontonana mba hamehezana sy hamono ny tontonana fanaraha-maso.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Mitantana tetikasa File ambaratongam-pitantanana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Toggle Panel fanaraha-maso
3. Hanova ny filaharan'ny fileao amin'ny tetikasa:
Ataovy azo antoka ny hanafoana ny lahatahiry manokana sy ny fanasokajiana files. Tariho ary ampidino a file mankany amin'ny toerana irina ao amin'ny lisitry ny files.
4. Hanova ny file karazana, tariho ary ampidino amin'ny lahatahiry karazana vaovao. Ny rindrankajy dia hanosika anao hanamarina.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana fampiharana

Fametrahana fampiharana
Ny fampiharana dia dika iray amin'ny tetikasa iray, ampiharina miaraka amin'ny faneriterena manokana sy toe-javatra hafa. Ny tetikasa dia mety ahitana fampiharana maro, samy manana ny firafiny manokana.

Miasa miaraka amin'ny fampiharana maro
Ny fitaovana Synplify Pro dia ahafahanao mamorona fampiharana maro mitovy endrika ary avy eo mampitaha ny valiny. Izany dia mamela anao hanandrana ny toe-javatra samihafa ho an'ny endrika mitovy. Ny fampiharana dia fanavaozana ny endrikao ao anatin'ny tontolon'ny rindrambaiko synthesis, ary aza manolo ny rindrambaiko sy ny fizotrany mifehy ny kaody loharano ivelany.
1. Tsindrio ny bokotra Add Implementation na mifidiana Project-> New Implementation ary mametraha safidy fitaovana vaovao (Device tab), safidy vaovao (Options tab), na teritery vaovao. file (Tabilao famerana).
Mamorona fampiharana hafa amin'ny tetikasa ny rindrambaiko view. Ny fampiharana vaovao dia manana anarana mitovy amin'ny teo aloha, saingy misy tovana laharana hafa. Ity sary manaraka ity dia mampiseho fampiharana roa, rev1 sy rev2, miaraka amin'ny fampiharana ankehitriny (mavitrika) nasongadina.

Ny fampiharana vaovao dia mampiasa kaody loharano mitovy files, fa samy hafa ny fitaovana sy ny teritery. Mandika ny sasany izy io files avy amin'ny fampiharana teo aloha: ny tlg log file, ny srs RTL netlist file, ary ny design_fsm.sdc file novokarin'ny FSM Explorer. Ny logiciel dia mitazona tantara miverimberina momba ny fandehan'ny synthesis.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana fampiharana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

2. Avereno indray ny synthesis miaraka amin'ireo fanovana vaovao.
Mba hampandehanana ny fampiharana ankehitriny ihany, tsindrio Run.
Mba hampandehanana ny fampiharana rehetra amin'ny tetikasa iray, mifidiana Run-> Run All
Fampiharana.
Azonao atao ny mampiasa fampiharana maro mba hanandrana ampahany hafa na hanandrana amin'ny matetika hafa. Jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 raha mila fanazavana momba ny safidy fametrahana.
Ny tetikasa view mampiseho ny fampiharana rehetra miaraka amin'ny fampiharana mavitrika nasongadina sy ny vokatra mifanaraka amin'izany files novokarina ho an'ny fampiharana mavitrika aseho ao amin'ny vokatry ny fampiharana view etsy ankavanana; manova ny fampiharana mavitrika manova ny vokatra file fampisehoana. Ny varavarankely Watch dia manara-maso ny fampiharana mavitrika. Raha amboarinao io varavarankely io mba hijery ny fampiharana rehetra, ny fampiharana vaovao dia havaozina ho azy ao amin'ny varavarankely.
3. Ampitahao ny vokatra.
Ampiasao ny varavarankelin'ny Watch mba hampitahana ireo fepetra voafantina. Ataovy azo antoka ny mametraka
ny fampiharana tianao ampitahaina amin'ny baiko Configure Watch. Jereo ny fampiasana ny Watch Window, eo amin’ny pejy 190 raha mila fanazavana fanampiny.

Mba hampitahana ny antsipiriany, ampitahao ny log file vokatra.
4. Raha hanova anarana fampiharana, tsindrio ny bokotra havanana amin'ny totozy eo amin'ny anaran'ny fampiharana ao amin'ny tetikasa view, safidio ny Change Implementation Name avy amin'ny menio mipoitra, ary soraty anarana vaovao.
Mariho fa ny UI amin'izao fotoana izao dia mandika ny fampiharana; Ny famoahana alohan'ny 9.0 dia mitahiry ny fampiharana hosoloina anarana.
5. Raha handika fampiharana, tsindrio ny bokotra havanana amin'ny totozy eo amin'ny anaran'ny fampiharana ao amin'ny tetikasa view, safidio ny Copy Implementation avy amin'ny menio mipoitra, ary soraty anarana vaovao ho an'ny kopia.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Fametrahana fampiharana

6. Raha hamafa fampiharana, tsindrio ny bokotra havanana amin'ny totozy eo amin'ny anaran'ny fampiharana ao amin'ny tetikasa view, ary fidio ny Esory ny fampiharana avy amin'ny menio mipoitra.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika
Fametrahana Safidy Fampiharana Lojika Synthesis
Azonao atao ny mametraka safidy manerantany ho an'ny fampiharana synthesis anao, ny sasany amin'izy ireo manokana momba ny teknolojia. Ity fizarana ity dia mamaritra ny fomba fametrahana safidy manerantany toy ny fitaovana, fanatsarana ary file safidy miaraka amin'ny baiko Implementation Options. Raha mila fanazavana momba ny fametrahana teritery amin'ny fampiharana, dia jereo ny famaritana ny SCOPE teritery, ao amin'ny pejy 119. Raha mila fanazavana momba ny fanafoanana ny tontolo maneran-tany miaraka amin'ny toetra na torolalana tsirairay, dia jereo ny Specifying Attributes and Directives, ao amin'ny pejy 90.
Ity fizarana ity dia miresaka momba ireto lohahevitra manaraka ireto:
· Fametrahana Safidin'ny fitaovana, pejy 75 · Fametrahana Safidy Optimization, pejy 78 Files, ao amin'ny pejy 80 · Famaritana ny safidin'ny vokatra, ao amin'ny pejy 82 · Famaritana ny famoahana ny tatitra momba ny fotoana, ao amin'ny pejy 84 · Fametrahana Safidy Verilog sy VHDL, ao amin'ny pejy 84
Fametrahana Safidy fitaovana
Ny safidin'ny fitaovana dia ampahany amin'ny safidy manerantany azonao apetraka amin'ny hazakazaka synthesis. Anisan'izany ny fifantenana ny ampahany (teknolojia, ny ampahany ary ny hafainganam-pandeha) ary ny safidy fampiharana (fampidirana I/O sy fanouts). Ny safidy sy ny fampiharana ireo safidy ireo dia mety miovaova amin'ny teknolojia mankany amin'ny teknolojia, koa jereo ny toko mpivarotra ao amin'ny Boky Torolàlana ho an'ny fampahalalana momba ny safidinao mpivarotra.
1. Sokafy ny endrika Implementation Options amin'ny fipihana ny bokotra Implementation Options na ny fisafidianana Project-> Implementation Options, ary kitiho ny tabilao Device eo an-tampony raha mbola tsy voafantina.
2. Safidio ny teknolojia, ampahany, fonosana ary hafainganam-pandeha. Ny safidy misy dia miovaova, arakaraka ny teknolojia nofidinao.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
3. Mametraha ny sarin-tsarintany fitaovana. Ny safidy dia miovaova, arakaraka ny teknolojia nofidinao.
Raha tsy azonao antoka ny dikan'ny safidy dia tsindrio ny safidy hahitana
famaritana ao amin'ny boaty etsy ambany. Raha mila fanazavana feno momba ny safidy, tsindrio F1 na jereo ny toko mpivarotra mety ao amin'ny Boky Torolàlana.
Raha hametraka safidy dia soraty ny sandany na tsidiho ny boaty mba ahafahana manao izany.
Raha mila fanazavana fanampiny momba ny fametrahana ny fetran'ny fanout sy ny famerenam-potoana dia jereo ny Fametrahana fetran'ny Fanout, ao amin'ny pejy 348, ary ny Famerenana amin'ny pejy 334. Ho an'ny antsipiriany momba ny safidy hafa ho an'ny mpivarotra, dia jereo ny toko momba ny mpivarotra sy ny fianakaviana teknolojia ao amin'ny Boky Torolàlana.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika

4. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK.
5. Tsindrio ny bokotra Run mba hampifanaraka ny famolavolana. Ny lozisialy dia manangona sy manao sarintany ny famolavolana amin'ny fampiasana ireo safidy napetrakao.
6. Raha hametraka safidy fitaovana miaraka amin'ny script, ampiasao ny baiko set_option Tcl. Ity tabilao manaraka ity dia misy lisitry ny abidy amin'ny safidin'ny fitaovana ao amin'ny tabilao Device voasoritra amin'ny baiko Tcl mitovy. Satria ny safidy dia mifototra amin'ny teknolojia sy fianakaviana, ny safidy rehetra voatanisa ao amin'ny latabatra dia mety tsy ho hita ao amin'ny teknolojia voafantina. Ny baiko rehetra dia manomboka amin'ny set_option, arahin'ny syntax ao amin'ny tsanganana araka ny aseho. Jereo ny Boky Torolàlana ho an'ny lisitry ny safidy feno indrindra ho an'ny mpivarotra anao.
Ity tabilao manaraka ity dia mampiseho ny ankamaroan'ny safidy fitaovana.

Option Ananotated Properties for Analyst Disable I/O Insertion Fanout Guide

Tcl Command (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis

SAFIDY

Tcl Command (set_option…)

Package

-fonosana pkg_name

anjara

-ampahany_anarana

Famahana ireo mpamily mifangaro

-resolve_multiple_driver {1|0}

Haingana

-faingana_faingana

TECHNOLOGY

- teny fanalahidy teknolojia

Fanavaozana ny angon-drakitra momba ny fotoana -update_models_cp {0|1}

HDL Mpandinika angon-drakitra Generation -hdl_qload {1|0}

Fametrahana Safidy Optimization
Ny safidy optimization dia ampahany amin'ny safidy manerantany azonao apetraka amin'ny fampiharana. Ity fizarana ity dia milaza aminao ny fomba fametrahana safidy toy ny matetika sy ny safidy fanatsarana manerantany toy ny fizarana loharano. Azonao atao koa ny mametraka ny sasany amin'ireo safidy ireo miaraka amin'ny bokotra mety amin'ny UI.
1. Sokafy ny endrika Implementation Options amin'ny fipihana ny bokotra Implementation Options na ny fisafidianana Project-> Implementation Options, ary tsindrio ny Options kiheba eo an-tampony.
2. Tsindrio ny safidy optimization tianao, na eo amin'ny endrika na ao amin'ny Tetikasa view. Miovaova ny safidinao, arakaraka ny teknolojia. Raha toa ka tsy misy safidy ho an'ny teknolojianao, dia miloko volo izy io. Ny fametrahana ny safidy amin'ny toerana iray dia manavao azy ho azy any amin'ny iray hafa.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika

TETIKASA View

Optimization Options Implementation Options-> Options

Raha mila antsipiriany momba ny fampiasana ireo fanatsarana ireo dia jereo ireto fizarana manaraka ireto:

FSM Compiler FSM Explorer
Famerenana ny fifampizarana loharano

Optimizing State Machines, pejy 354
Fampandehanana ny FSM Explorer, ao amin'ny pejy 359 Fanamarihana: Ampahany amin'ny teknolojia Microsemi ihany no manohana ny safidy FSM Explorer. Ampiasao ny Tetikasa-> Fampiharana Options-> Options tontonana hamaritana raha io safidy io dia tohanana amin'ny fitaovana voafaritra ao amin'ny fitaovanao.
Fizarana loharanon-karena, pejy 352
Famerenana, pejy 334

Ny safidy Tcl set_option mitovy amin'izany dia toy izao manaraka izao:

Safidy FSM Compiler FSM Explorer Resource Sharing Retime

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -miting {1|0}

3. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
4. Tsindrio ny bokotra Run mba hampandeha ny synthesis.
Ny lozisialy dia manangona sy manao sarintany ny famolavolana amin'ny fampiasana ireo safidy napetrakao.
HDL Analyst Database Generation
Amin'ny alàlan'ny default, ny rindrankajy dia mamaky ny endrika manontolo, manao fanatsarana ny lojika sy fampielezana ny fotoana, ary manoratra vokatra ho an'ny netlist tokana (srs). Rehefa miha-lehibe ny endrika dia mihasarotra kokoa ny fotoana hamitana sy hanaovana debug ny endrika.
Ity safidy ity dia ahafahan'ny compiler mizara mialoha ny famolavolana ho modely maromaro izay nosoratana hanasaraka ny netlist files (srs). Mba hahafahan'ity safidy ity dia safidio ny boaty fanamarihana HDL Analyst Database Generation eo amin'ny tabilao Options amin'ny boaty fifanakalozan-kevitra Fampiharana. Ity endri-javatra ity dia manatsara ny fampiasana fahatsiarovana ho an'ny endrika lehibe.
Ity endri-javatra ity dia azo alefa avy amin'ny varavarankely Tcl Script amin'ny fampiasana ity baiko Tcl set_option manaraka ity:
set_option -hdl_qload 1
Raha vantany vao afaka ny safidy HDL Analyst Database Generation, ampiasao ny safidy Incremental Quick Load ao amin'ny fitaovana HDL Analyst mba hampisehoana ny famolavolana amin'ny alàlan'ny netlist tokana (srs) na RTL modules (srs) ambony indrindra. Ny fitaovana dia afaka maka advantage amin'ity endri-javatra ity amin'ny alàlan'ny fametahana amin'ny fomba mavitrika ny ambaratongam-drafitra voakasika ihany. Ho an'ny exampAry, ny navigateur hierarchy dia afaka manitatra ny ambaratonga ambany ihany raha ilaina amin'ny entana haingana. Ny safidy Incremental Quick Load dia hita eo amin'ny tontonana ankapobeny amin'ny boaty fifanakalozan-kevitra HDL Analyst Options. Jereo ny Panel General, ao amin'ny pejy 304.

Famaritana ny matetika sy ny teritery maneran-tany Files

Ity fomba fiasa ity dia milaza aminao ny fomba fametrahana ny matetika manerantany sy ny famaritana ny teritery files ho fampiharana.

1. Mba hametrahana matetika eran-tany dia ataovy ny iray amin'ireto manaraka ireto:

Manorata matetika eran-tany ao amin'ny Tetikasa view.

Sokafy ny endrika Implementation Options amin'ny fipihana ny Implementation

Bokotra Options kiheba Constraints.

SeleLcOting

Tetikasa-> Fampiharana

Safidy,

tsindrio

Ny baiko Tcl set_option mitovy dia -frequency frequencyValue.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika
Azonao atao ny manafoana ny faneriterena maneran-tany miaraka amin'ny teritery eo an-toerana, araka ny voalaza ao amin'ny Specifying SCOPE Constraints, ao amin'ny pejy 119. Ao amin'ny fitaovana Synplify Pro, azonao atao ny mamorona famerana famantaranandro ho an'ny famolavolanao fa tsy mametraka matetika matetika. Jereo ny fampiasana Auto Constraints, ao amin'ny pejy 291 raha mila fanazavana fanampiny.
Global Frequency and Constraints Project View
Safidy fampiharana->Faneriterena

2. Mba hamaritana teritery fileMba hanaovana fampiharana, ataovy ny iray amin'ireto manaraka ireto:
Safidio ny Project-> Implementation Options-> Constraints. Jereo ny teritery
files tianao hampiasaina amin'ny tetikasa.
Avy amin'ny Implementation Options-> Constraints tontonana, azonao atao koa ny manindry ny
ampio teritery file.
Miaraka amin'ny fampiharana tianao hampiasaina voafantina, tsindrio Add File ao amin'ny
TETIKASA view, ary ampio ny teritery files mila ianao.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
Mba hamoronana teritery files, jereo ny Famaritana ny fetran'ny SCOPE, ao amin'ny pejy 119.
3. Mba hanesorana teritery files avy amin'ny fampiharana, ataovy ny iray amin'ireto manaraka ireto:
Safidio ny Project-> Implementation Options-> Constraints. Tsindrio eo amin'ny boaty
eo akaikin'ny file anarana.
Ao amin'ny tetikasa view, tsindrio havanana ny teritery file ho esorina ary
mifidy Esory amin'ny tetikasa.
Izany dia manala ny teritery file avy amin'ny fampiharana, fa tsy mamafa azy.
4. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK.
Rehefa manambatra ny famolavolana ianao dia manangona sy manao sarintany ny famolavolana amin'ny alàlan'ny safidy napetrakao ny rindrambaiko.
Famaritana ny valiny Options
Ity fizarana ity dia mampiseho anao ny fomba hamaritana ny fepetra ho an'ny fivoahan'ny synthesis run.
1. Sokafy ny endrika Implementation Options amin'ny fipihana ny Implementation Options bokotra na ny fisafidianana Project-> Implementation Options, ary tsindrio ny Implementation Results tab eo ambony.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika

2. Lazao ny vokatra files tianao hamokarana.
Mba hamoronana sari-tany netlist files, tsindrio Soraty ny sari-tany Verilog Netlist na Soraty
Sarintany VHDL Netlist.
Mba hamoronana faneriterena manokana ho an'ny mpivarotra file ho an'ny fanamarihana mialoha,
tsindrio Manorata Vendor Constraint File. Jereo ho an'ny antsipiriany momba ity tatitra ity, jereo ny tatitra momba ny fanaraha-maso teritery, ao amin'ny pejy 270. ao amin'ny Boky Torolàlana, ao amin'ny pejy 56 raha mila fanazavana fanampiny.
3. Apetraho ny lahatahiry tianao hanoratana ny valiny.
4. Apetraho ny endrika ho an'ny vokatra file. Ny baiko Tcl mitovy amin'ny fanoratana dia ny format -result_format format.
Azonao atao koa ny mametraka toetra hifehy ny sarintany anarana. Raha mila fanazavana fanampiny, dia jereo ny toko mpivarotra mifanaraka amin'izany ao amin'ny Boky Torolàlana.
5. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK.
Rehefa manambatra ny famolavolana ianao dia manangona sy manao sarintany ny famolavolana amin'ny alàlan'ny safidy napetrakao ny rindrambaiko.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
Famaritana ny famoahana ny tatitra momba ny fotoana
Azonao atao ny mamaritra hoe ohatrinona ny tatitra ao amin'ny tatitra momba ny fotoana amin'ny fametrahana ireto safidy manaraka ireto.
1. Misafidiana Tetikasa-> Safidy Fampiharana, ary kitiho ny tabilao Time Report. 2. Mametraha ny isan'ny lalana mitsikera tianao hotaterin'ny rindrambaiko.

3. Lazao ny isan'ny teboka fanombohana sy fiafarana tianao ho hita taterina ao amin'ny fizarana lalana mitsikera.
4. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK. Rehefa manambatra ny famolavolana ianao dia manangona sy manao sarintany ny famolavolana amin'ny alàlan'ny safidy napetrakao ny rindrambaiko.
Fametrahana Verilog sy VHDL Options
Rehefa nanangana loharano Verilog sy VHDL ianao fileAo amin'ny tetikasanao, azonao atao ihany koa ny mamaritra ny safidy compiler sasany.
Fametrahana Verilog File FANDIKANA
Nametraka Verilog ianao file safidy amin'ny alalan'ny fisafidianana na Project-> Fampiharana Options-> Verilog, na Options-> Configure Verilog Compiler.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika

1. Lazao ny endrika Verilog hampiasaina.
Mba hametraka ny compiler maneran-tany ho an'ny rehetra files ao amin'ny tetikasa, mifidiana
Tetikasa-> Safidy fampiharana-> Verilog. Raha mampiasa Verilog 2001 na SystemVerilog ianao dia jereo ny Boky Torolàlana momba ny fananganana tohana.
Mba hamaritana ny Verilog compiler amin'ny per file fototra, fidio ny file ao amin'ny
TETIKASA view. Tsindrio havanana ary mifidiana File Safidy. Fidio ny compiler mety. Ny default Verilog file endrika ho an'ny tetikasa vaovao dia SystemVerilog.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
2. Lazao ny maody ambony indrindra raha mbola tsy nanao an'io tao amin'ny Tetikasa ianao view.
3. Mba hanesorana ny masontsivana avy amin'ny kaody loharano dia ataovy izao manaraka izao:
Tsindrio Extract Parameters. Mba hanesorana ny default, ampidiro sanda vaovao ho an'ny mason-tsivana.
Ny rindrambaiko dia mampiasa ny sanda vaovao ho an'ny fampiharana ankehitriny ihany. Mariho fa ny fitrandrahana paramètre dia tsy tohana ho an'ny endrika mifangaro.

4. Ampidiro ao amin'ny Compiler Directives ny toromarika, amin'ny fampiasana habaka hanasaraka ireo fanambarana. Azonao atao ny manoratra torolàlana izay ampidirinao matetika miaraka amin'ny 'ifdef sy' mamaritra ny fanambarana ao amin'ny kaody. Ho an'ny example, ABC=30 dia vokatry ny rindrambaiko manoratra ireto fanambarana manaraka ireto amin'ny tetikasa file:
set_option -hdl_define -set "ABC=30"
LO

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika
5. Ao amin'ny filaharana Ampidiro ny lalana, mamaritra ny lalan'ny fikarohana ho an'ny baiko fampidirana ho an'ny Verilog files izay ao amin'ny tetikasanao. Ampiasao ny bokotra eo amin'ny zoro ambony havanana amin'ny boaty mba hanampiana, hamafa, na handamina indray ny lalana.
6. Ao amin'ny lahatahiry fitehirizam-boky, mamaritra ny lalana mankany amin'ny lahatahiry misy ny tranomboky fileho an'ny tetikasanao. Ampiasao ny bokotra eo amin'ny zoro ambony havanana amin'ny boaty mba hanampiana, hamafa, na handamina indray ny lalana.
7. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK. Rehefa manambatra ny famolavolana ianao dia manangona sy manao sarintany ny famolavolana amin'ny alàlan'ny safidy napetrakao ny rindrambaiko.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetik'asa Logika Synthesis Fametrahana Safidy Fampiharana Logic Synthesis
Fametrahana VHDL File FANDIKANA
Nametraka VHDL ianao file safidy amin'ny alalan'ny fisafidianana na Project-> Fampiharana Options-> VHDL, na Options-> Configure VHDL Compiler.

Ho an'ny loharano VHDL, azonao atao ny mamaritra ireo safidy voalaza etsy ambany.
1. Lazao ny maody ambony indrindra raha mbola tsy nanao an'io tao amin'ny Tetikasa ianao view. Raha toa ka tsy hita ao amin'ny tranomboky miasa default ny maodely ambony indrindra, dia tsy maintsy mamaritra ny tranomboky izay ahafahan'ny mpanangom-bokatra mahita ny maody ianao. Raha mila fanazavana momba ny fomba hanaovana izany dia jereo ny VHDL Panel, ao amin'ny pejy 200.
Azonao atao koa ny mampiasa an'io safidy io ho an'ny famolavolana fiteny mifangaro na rehefa te-hametraka môdely iray izay tsy tena sangany ambony indrindra ho an'ny HDL Analyst mampiseho sy LdOebugging ao amin'ny schematic. views. 2. Ho an'ny fandidian'ny milina fanjakana voafaritry ny mpampiasa, ataovy izao manaraka izao:
Lazao ny karazana encoding tianao hampiasaina.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Fametrahana Safidy Fampiharana Lojika Toko 4: Fametrahana Tetikasa Synthesis Lojika
Atsaharo ny compiler FSM.
Rehefa manambatra ny famolavolana ianao, dia mampiasa ny torolalana mpamoron-kira napetrakao eto ny rindrankajy mba hanodinana ny milina fampiasam-panjakana ary tsy hampandeha ny mpamoron-kira FSM, izay hanalavitra ny torolalan'ny mpanangom-bokatra. Azonao atao ihany koa ny mamaritra ny milina fanjakana miaraka amin'ny toetra syn_encoding, araka ny voalaza ao amin'ny Defining State Machines amin'ny VHDL, ao amin'ny pejy 308.
3. Mba hanesorana ireo jeneraly avy amin'ny kaody loharano dia ataovy izao:
Tsindrio ny Extract Generic Constants. Mba hanesorana ny default, ampidiro sanda vaovao ho an'ny generic.
Ny rindrambaiko dia mampiasa ny sanda vaovao ho an'ny fampiharana ankehitriny ihany. Mariho fa tsy afaka maka generics ianao raha manana endrika mifangaro amin'ny fiteny.

4. Mba hanosehana tristates amin'ny sisin'ny dingana/sakanana, jereo fa mandeha ny Push Tristates. Raha mila fanazavana fanampiny dia jereo ny Push Tristates Option, ao amin'ny pejy 212 ao amin'ny Reference Manual.
5. Farito ny fandikana ny toromarika synthesis_on sy synthesis_off:
Mba hahatonga ny compiler handika ny baiko synthesis_on sy synthesis_off
toy ny translate_on/translate_off, avelao ny Synthesis On/Off Apetraka ho Translate On/Off safidy.
Raha tsy miraharaha ny toromarika synthesis_on sy synthesis_off dia ataovy izay hahazoana antoka fa
ity safidy ity dia tsy voamarina. Jereo ny translate_off/translate_on, ao amin'ny pejy 226 ao amin'ny Reference Manual raha mila fanazavana fanampiny.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Famaritana ireo toetra sy torolalana

6. Mametraha safidy fampiharana hafa raha ilaina (jereo ny Setting Logic Synthesis Implementation Options, ao amin'ny pejy 75 ho an'ny lisitry ny safidy). Tsindrio OK.
Rehefa manambatra ny famolavolana ianao dia manangona sy manao sarintany ny famolavolana amin'ny alàlan'ny safidy napetrakao ny rindrambaiko.

Famaritana ireo toetra sy torolalana

Ny toetra sy ny torolalana dia fepetra apetrakao amin'ny famolavolana zavatra mba hifehezana ny fomba famakafakana sy amboarina ary atao sari-tany.
Ny toetra mifehy ny fanatsarana ny sari-tany sy ny torolalana mifehy ny fanatsarana ny compiler. Noho io fahasamihafana io dia tsy maintsy mamaritra torolàlana ao amin'ny code source ianao. Ity tabilao ity dia manoritsoritra ny fomba azo atao amin'ny famoronana toetra sy toromarika manokana:

VHDL Verilog SCOPE Editor Constraints File

Toetra Eny Eny Eny Eny

Directives Eny Eny Tsia Tsia

Tsara kokoa ny mamaritra ny toetra ao amin'ny tonian-dahatsoratra SCOPE na ny teritery file, satria tsy mila mamerina ny famolavolana aloha ianao. Ho an'ny torolàlana dia tsy maintsy manangona ny famolavolana ianao mba hampiharana azy ireo.
Raha SCOPE/faneriterena file ary ny kaody loharano HDL dia voafaritra ho an'ny famolavolana iray, ny teritery dia manana laharam-pahamehana rehefa misy fifandirana.
Raha mila fanazavana fanampiny dia jereo ireto manaraka ireto:
· Famaritana ny toetra sy ny torolalana ao amin'ny VHDL, ao amin'ny pejy 91 · Famaritana ny toetra sy ny torolalana ao amin'ny Verilog, ao amin'ny pejy 92. File, eo amin’ny pejy faha-97

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana ireo toetra sy torolalana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Famaritana ireo toetra sy torolalana ao amin'ny VHDL
Azonao atao ny mampiasa fomba hafa hanampiana toetra amin'ny zavatra, araka ny voatanisa ao amin'ny Specifying Attributes and Directives, ao amin'ny pejy 90. Na izany aza, dia tsy afaka mamaritra ny toromarika afa-tsy ao amin'ny kaody loharano ianao. Misy fomba roa hamaritana ny toetra sy ny torolàlana amin'ny VHDL:
· Mampiasa ny fonosana toetra efa voafaritra mialoha
· Manambara ny toetra isaky ny ampiasaina
Raha mila antsipirihan'ny syntax toetra VHDL dia jereo ny VHDL Attribute sy Directive Syntax, ao amin'ny pejy 561 ao amin'ny Boky Torolàlana.

Mampiasa ny VHDL Attributes Package
Ny advantagNy fampiasana ny fonosana efa voafaritra mialoha dia ny fisorohana ny famerenanao ny toetra sy ny torolàlana isaky ny mampiditra azy ireo ao anaty kaody loharano. Ny disadvantage dia ny code source-nao dia tsy dia azo entina. Ny fonosana toetra dia hita ao amin'ny installDirectory/lib/vhd/synattr.vhd.
1. Raha hampiasa ny fonosan'ny toetra voafaritr'asa ao amin'ny tranomboky rindrambaiko, ampio ireto andalana ireto amin'ny syntax:
famakiam-boky synplify; mampiasa synplify.attributes.all;
2. Ampio ny toetra na torolalana tianao aorian'ny fanambaran'ny vondrona famolavolana.
fanambarana ; anarana_attribute de objectName : objectType is value ;
Ho an'ny example:
entity simpledff dia port (q: bit_vector (7 midina amin'ny 0); d: amin'ny bit_vector (7 midina hatramin'ny 0); clk: amin'ny bit);
toetra syn_noclockbuf an'ny clk: marina ny famantarana;
Raha mila antsipirihan'ny fifanarahan'ny syntax, jereo ny VHDL Attribute and Directive Syntax, ao amin'ny pejy 561 ao amin'ny Reference Manual.
3. Ampio ny loharano file amin'ny tetikasa.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Famaritana ireo toetra sy torolalana

Fanambarana ny toetra sy ny torolalana VHDL
Raha tsy mampiasa ny fonosan'ny toetra ianao dia tsy maintsy mamaritra ny toetra isaky ny mampiditra azy ireo amin'ny kaody loharano.
1. Isaky ny mampiasa toetra na torolalana ianao, dia farito avy hatrany aorian'ny fanambaran'ny vondrona famolavolana amin'ny fampiasana ity fehezanteny manaraka ity:
design_unit_declaration ; attribute attributeName : dataType ; attribute attributeName of objectName : objectType dia sanda ;
Ho an'ny example:
entity simpledff dia port (q: bit_vector (7 midina amin'ny 0); d: amin'ny bit_vector (7 midina hatramin'ny 0); clk: amin'ny bit);
toetra syn_noclockbuf : boolean; toetra syn_noclockbuf an'ny clk :signal dia marina;
2. Ampio ny loharano file amin'ny tetikasa.

Famaritana ireo toetra sy torolàlana ao amin'ny Verilog
Azonao atao ny mampiasa fomba hafa hanampiana toetra amin'ny zavatra, araka ny voalaza ao amin'ny Specifying Attributes and Directives, ao amin'ny pejy 90. Na izany aza, dia tsy afaka mamaritra ny toromarika afa-tsy ao amin'ny kaody loharano ianao.
Ny Verilog dia tsy manana toetra sy toromarika voafaritra mialoha, ka tsy maintsy ampidirinao ho fanehoan-kevitra. Ny toetra na ny anarana toromarika dia ialohavan'ny teny fototra synthesis. Verilog files dia saro-pady, ka ny toetra sy ny torolalana dia tsy maintsy voafaritra tsara araka ny aseho amin'ny famaritana syntax azy. Ho an'ny antsipiriany momba ny fehezanteny, jereo ny Verilog Attribute and Directive Syntax, ao amin'ny pejy 363 ao amin'ny Boky Torolàlana.
1. Raha te hampiditra toetra na torolalana ao amin'ny Verilog, ampiasao ny tsipika Verilog na sakana ny fanehoan-kevitra (style C) manaraka mivantana ilay zavatra famolavolana. Ny fanehoan-kevitra sakana dia tsy maintsy alohan'ny zana-tsipìka, raha misy iray.
LO

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana ireo toetra sy torolalana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Verilog Block Comment Syntax
/* Synthesis attributeName = sanda */ /* synthesis directoryName = sanda */

Verilog Line Comment Syntax
// Synthesis attributeName = sanda // synthesis directoryName = sanda

Raha mila antsipiriany momba ny fitsipi-pitenenana, jereo ny Verilog Attribute and Directive Syntax, ao amin'ny pejy 363 ao amin'ny Boky Torolàlana. Ireto manaraka ireto ny examples:
module fifo(out, in) /* synthesis syn_hier = “sarotra” */;
2. Mba hametahana toetra na torolalana maromaro amin'ny zavatra iray ihany, saraho amin'ny toerana fotsy ny toetra, fa aza averina ny teny fototra synthesis. Aza mampiasa faingo. Ho an'ny example:
case state /* synthesis full_case parallel_case */;
3. Raha rejisitra maromaro no voafaritra amin'ny alalan'ny fanambarana Verilog reg tokana ary misy toetra iray ampiharina amin'izy ireo, dia ny rejisitra nambara farany ihany no ampiharin'ny rindrambaiko synthesis ao amin'ny fanambarana reg. Ho an'ny example:
reg [5:0] q, q_a, q_b, q_c, q_d /* synthesis syn_preserve=1 */;
Ny toetra syn_preserve dia ampiharina amin'ny q_d ihany. Izany no fihetsika andrasana ho an'ny fitaovana synthesis. Mba hampiharana an'io toetra io amin'ny rejisitra rehetra dia tsy maintsy mampiasa fanambarana Verilog reg ianao ho an'ny rejisitra tsirairay ary mampihatra ilay toetra.

Famaritana ny toetra mampiasa ny SCOPE Editor
Ny varavarankelin'ny SCOPE dia manome interface mora ampiasaina hanampiana ny toetra rehetra. Tsy azonao ampiasaina amin'ny fampidirana torolàlana izany, satria tsy maintsy ampiana amin'ny loharano izy ireo files. (Jereo ny famaritana ny toetra sy ny torolalana ao amin'ny VHDL, ao amin'ny pejy 91 na ny famaritana ny toetra sy ny torolalana ao amin'ny Verilog, ao amin'ny pejy 92). Ity dingana manaraka ity dia mampiseho ny fomba hanampiana toetra mivantana ao amin'ny varavarankely SCOPE.
1. Atombohy amin'ny famolavolana natambatra ary sokafy ny varavarankely SCOPE. Mba hanampiana ireo toetra amin'ny teritery efa misy file, sokafy ny varavarankely SCOPE amin'ny fipihana ny efa misy file ao amin'ny Tetikasa view. Hanampy ireo toetra ho vaovao file, kitiho ny kisary SCOPE ary tsindrio ny Initialize hanokatra ny varavarankely SCOPE.
2. Kitiho ny tabilao Attributes eo amin'ny faran'ny varavarankely SCOPE.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Famaritana ireo toetra sy torolalana

Azonao atao ny misafidy ny zavatra voalohany (dingana 3) na ny toetra voalohany (dingana 4).

3. Mba hamaritana ny zavatra dia ataovy ny iray amin'ireto manaraka ireto ao amin'ny tsanganana Object. Raha efa nofaritanao ny toetra, ny tsanganana Object dia mitanisa safidy manan-kery ho an'io toetra io ihany.
Safidio ny karazana zavatra ao amin'ny tsanganana Object Filter, ary avy eo mifidiana a
zavatra avy amin'ny lisitry ny safidy ao amin'ny tsanganana Object. Ity no fomba tsara indrindra hahazoana antoka fa mamaritra zavatra mety ianao, miaraka amin'ny syntax marina.

LO
Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Famaritana ireo toetra sy torolalana

Toko 4: Fametrahana Tetikasa Synthesis Lojika

Tariho ny zavatra tianao hampidirana ny toetra avy amin'ny
RTL na Teknolojia views mankany amin'ny tsanganana Object ao amin'ny varavarankely SCOPE. Ho an'ny toetra sasany, ny fisintonana sy ny fandatsahana dia mety tsy mifidy zavatra mety. Ho an'ny example, raha te hametraka syn_hier amin'ny module na entity toy ny and gate ianao dia tsy maintsy mametraka izany eo amin'ny view ho an'io module io. Ny zavatra dia manana ity fehezanteny ity: v:moduleName ao amin'ny Verilog, na v:library.moduleName amin'ny VHDL, izay ahafahanao manana tranomboky maromaro.
Soraty ao amin'ny tsanganana Object ny anaran'ilay zavatra. Raha tsy fantatrao
ny anarana, ampiasao ny baiko Find na ny tsanganana Object Filter. Ataovy azo antoka ny manoratra ny prefix mifanaraka amin'ny zavatra ilana azy. Ho an'ny example, mametraka toetra amin'ny a view, tsy maintsy ampidirinao ny tovana v: amin'ny anarana module na entity. Ho an'ny VHDL, mety tsy maintsy mamaritra ny tranomboky sy ny anaran'ny module ianao.
4. Raha nofaritanao aloha ilay zavatra, dia azonao atao ny mamaritra ny toetra. Ny toetra manan-kery ho an'ny karazana zavatra nofidinao ihany no asehon'ny lisitra. Farito ny toetra amin'ny alàlan'ny fihazonana ny bokotra totozy ao amin'ny tsanganana Attribute ary mifantina toetra iray avy amin'ny lisitra.

Raha nisafidy ny zavatra voalohany ianao, ny safidy azo dia voafaritra amin'ny zavatra voafantina sy ny teknolojia ampiasainao. Raha nisafidy ny toetra aloha ianao, dia ny teknolojia no mamaritra ny safidy misy.
Rehefa misafidy toetra ianao, ny varavarankely SCOPE dia milaza aminao ny karazana sanda tsy maintsy ampidirinao ho an'io toetra io ary manome famaritana fohy momba ilay toetra. Raha nisafidy ny toetra aloha ianao dia ataovy izay hiverenanao ary ambarao ilay zavatra.
5. Fenoy ny sandany. Tazony ny bokotra totozy ao amin'ny tsanganana Value, ary mifidiana avy amin'ny lisitra. Azonao atao koa ny manoratra sanda iray.

Synplify Pro ho an'ny Microsemi Edition Torolàlana ho an'ny mpampiasa Oktobra 2014

Toko 4: Fametrahana Logika Sy

Documents / Loharano

SYnOPSYS FPGA Synthesis Synplify Pro ho an'ny Microsemi Edition [pdf] Torolàlana ho an'ny mpampiasa
FPGA Synthesis Synplify Pro ho an'ny Microsemi Edition, Synthesis Synplify Pro ho an'ny Microsemi Edition, Synplify Pro ho an'ny Microsemi Edition, Pro ho an'ny Microsemi Edition, Microsemi Edition, Edition

References

User Manual

SYnOPSYS FPGA Synthesis Synplify Pro ho an'ny Microsemi Edition User Guide

FPGA Synthesis Synplify Pro ho an'ny Microsemi Edition

fepetra arahana

Product Information

Torolàlana momba ny fampiasana vokatra

Toko 1: Fampidirana

Sahan'ny antontan-taratasy

Hanomboka

User Interface Overview

Toko 2: Mikoriana ny famolavolana FPGA Synthesis

Toko 3: Fanomanana ny fampidirana

FAQ

F: Afaka manao dika mitovy amin'ny antontan-taratasy ve aho?

F: Ahoana no hanombohana ny rindrambaiko?

F: Inona no mpihaino kendrena ho an'ity torolàlana mpampiasa ity?

Documents / Loharano

References

Mametraha hevitra

Foana ny valiny