SYNOPSYS FPGA Synthesis Synthesis Pro ar gyfer Canllaw Defnyddiwr Argraffiad Microsemi

Synthesis FPGA Synopsys – Synplify Pro ar gyfer Rhifyn Microsemi
yn offeryn cynhwysfawr ar gyfer gweithredu FPGA gydag amrywiol
nodweddion wedi'u cynllunio i gynorthwyo defnyddwyr mewn synthesis a dylunio rhesymeg
llifau.

Cyfarwyddiadau Defnydd Cynnyrch

Pennod 1: Cyflwyniad

Mae'r bennod hon yn rhoi trosoddview o'r Synopsys FPGA a
Cynhyrchion Prototeipio, Offer Gweithredu FPGA, a Synopsys FPGA
Nodweddion yr Offeryn.

Cwmpas y Ddogfen

Mae'r set ddogfennau'n cynnwys gwybodaeth am nodweddion y cynnyrch
ac fe'i bwriedir ar gyfer defnyddwyr sydd â diddordeb mewn synthesis a dylunio FPGA
llifau.

Cychwyn Arni

I ddechrau defnyddio'r feddalwedd, lansiwch hi gan ddilyn y cyfarwyddiadau a ddarperir
cyfarwyddiadau a chyfeiriwch at y canllaw defnyddiwr am gymorth.

Rhyngwyneb Defnyddiwr Drosoddview

Ymgyfarwyddwch â'r rhyngwyneb defnyddiwr i weithio'n effeithlon
llywio drwy nodweddion y feddalwedd.

Pennod 2: Llifau Dylunio Synthesis FPGA

Mae'r bennod hon yn manylu ar y Llif Dylunio Synthesis Logic ar gyfer FPGA
synthesis.

Pennod 3: Paratoi'r Mewnbwn

Dysgu sut i ddefnyddio Ffynhonnell Iaith Gymysg Files a'r Cynyddrannol
Cyfieithydd ar gyfer paratoi mewnbwn effeithlon.

Nodyn: Byddwch yn ymwybodol o unrhyw gyfyngiadau sy'n gysylltiedig
gyda defnyddio'r Compiler Cynyddrannol.

FAQ

C: A allaf wneud copïau o'r ddogfennaeth?

A: Ydy, mae'r cytundeb trwydded yn caniatáu gwneud copïau ar gyfer defnydd mewnol
defnyddiwch gyda'r priodoliad priodol yn unig.

C: Sut ydw i'n cychwyn y feddalwedd?

A: Cyfeiriwch at yr adran “Dechrau Arni” ym Mhennod 1 o’r
canllaw defnyddiwr am gyfarwyddiadau manwl ar sut i gychwyn y feddalwedd.

C: Beth yw'r gynulleidfa darged ar gyfer y canllaw defnyddiwr hwn?

A: Mae'r canllaw defnyddiwr wedi'i anelu at unigolion sydd â diddordeb mewn FPGA
llifau synthesis a dylunio.

View Fullscreen

Synthesis FPGA Synopsys
Synplify Pro ar gyfer Microsemi Edition
Canllaw Defnyddiwr
Hydref 2014

Hysbysiad Hawlfraint a Gwybodaeth Berchnogol
Hawlfraint © 2014 Synopsys, Inc. Cedwir pob hawl. Mae'r feddalwedd a'r ddogfennaeth hon yn cynnwys gwybodaeth gyfrinachol a pherchnogol sy'n eiddo i Synopsys, Inc. Darperir y feddalwedd a'r ddogfennaeth o dan gytundeb trwydded a dim ond yn unol â thelerau'r cytundeb trwydded y caniateir eu defnyddio neu eu copïo. Ni chaniateir atgynhyrchu, trosglwyddo na chyfieithu unrhyw ran o'r feddalwedd a'r ddogfennaeth, mewn unrhyw ffurf na thrwy unrhyw gyfrwng, electronig, mecanyddol, â llaw, optegol, neu fel arall, heb ganiatâd ysgrifenedig ymlaen llaw gan Synopsys, Inc., neu fel y darperir yn benodol gan y cytundeb trwydded.
Hawl i Gopïo Dogfennaeth
Mae'r cytundeb trwydded gyda Synopsys yn caniatáu i'r trwyddedai wneud copïau o'r ddogfennaeth at ei ddefnydd mewnol yn unig.
Rhaid i bob copi gynnwys yr holl hawlfraint, nodau masnach, nodau gwasanaeth, a hysbysiadau hawliau perchnogol, os o gwbl. Rhaid i'r trwyddedai neilltuo rhifau dilyniannol i bob copi. Rhaid i'r copïau hyn gynnwys yr allwedd ganlynol ar y dudalen flaen:
“Mae’r ddogfen hon wedi’i dyblygu gyda chaniatâd Synopsys, Inc., at ddefnydd unigryw ___________________________________________ a’i weithwyr. Dyma gopi rhif __________.”
Datganiad Rheoli Cyrchfannau
Mae'r holl ddata technegol sydd wedi'i gynnwys yn y cyhoeddiad hwn yn ddarostyngedig i gyfreithiau rheoli allforio Unol Daleithiau America. Gwaherddir datgelu i ddinasyddion gwledydd eraill yn groes i gyfraith yr Unol Daleithiau. Cyfrifoldeb y darllenydd yw pennu'r rheoliadau perthnasol a chydymffurfio â nhw.
LO

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Ymwadiad
NID YW SYNOPSYS, INC., A'I DRWYDDEDWYR YN RHOI UNRHYW WARANT O UNRHYW FATH, YN DDYLUNIADOL NEU'N YMLYNEDIG, YN YMWNEUD Â'R DEUNYDD HWN, GAN GYNNWYS, OND HEB EI GYFYNGU I, Y GWARANTAU YMLYNEDIG O FARCHNADWYEDD AC ADDASDRWYDD AT DDIBEN PENODOL.
Nodau Masnach Cofrestredig (®)
Synopsys, AEON, AMPMae S, Astro, Technoleg Synthesis Echdynnu Ymddygiad, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, logo Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera, ac YIELDirector yn nodau masnach cofrestredig Synopsys, Inc.
Nodau Masnach (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Dadansoddwr Dylunio, Gweledigaeth Ddylunio, DesignerHDL, DesignPower, DFTMAX, Mynediad Silicon Uniongyrchol, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, Crynoadur HDL, Hercules, Technoleg Optimeiddio Hierarchaidd, System Prototeipio ASIC Perfformiad Uchel, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Crynoadur Llyfrgell, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Crynoadur Modiwlau, MultiPoint, ORAengineering, Dadansoddwr Ffisegol, Planet, Planet-PL, Mae Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, a Worksheet Buffer yn nodau masnach Synopsys, Inc.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodau Gwasanaeth (sm)
Mae MAP-in, SVP Café, a TAP-in yn nodau masnach Synopsys, Inc. Mae SystemC yn nod masnach y Fenter SystemC Agored ac fe'i defnyddir o dan drwydded. Mae ARM ac AMBA yn nodau masnach cofrestredig ARM Limited. Mae Saber yn nod masnach cofrestredig Partnership Limited SabreMark ac fe'i defnyddir o dan drwydded. Gall pob enw cynnyrch neu gwmni arall fod yn nodau masnach eu perchnogion priodol.
Argraffwyd yn UDA Hydref 2014

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cynnwys

Pennod 1: Cyflwyniad
Cynhyrchion FPGA a Phrototeipio Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Offer Gweithredu FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Nodweddion Offeryn FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Cwmpas y Ddogfen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Y Set Dogfennau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Y Gynulleidfa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Dechrau Arni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Dechrau'r Meddalwedd . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Cael Cymorth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Rhyngwyneb Defnyddiwr Drosoddview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Pennod 2: Llifau Dylunio Synthesis FPGA
Llif Dylunio Synthesis Rhesymeg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Pennod 3: Paratoi'r Mewnbwn
Gosod Ffynhonnell HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Creu Ffynhonnell HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Defnyddio'r Golygydd Cymorth Cyd-destun . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Gwirio Ffynhonnell HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Golygu Ffynhonnell HDL Files gyda'r Golygydd Testun Mewnol . . . . . . . . . . . . . . . . . . . . . . . 35 Gosod Dewisiadau Ffenestr Golygu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Defnyddio Golygydd Testun Allanol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Defnyddio Estyniadau Llyfrgell ar gyfer Llyfrgell Verilog Files . . . . . . . . . . . . . . . . . . . . . . . . . 42
Defnyddio Ffynhonnell Iaith Gymysg Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Defnyddio'r Crynoadwr Cynyddrannol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Cyfyngiadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Defnyddio'r Llif Verilog Strwythurol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Cyfyngiadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gweithio gyda Chyfyngiad Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Pryd i Ddefnyddio Cyfyngiad Files dros y Cod Ffynhonnell . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Defnyddio Golygydd Testun ar gyfer Cyfyngiad Files (Etifeddiaeth) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Canllawiau Cystrawen Tcl ar gyfer Cyfyngiad Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Cyfyngiad Gwirio Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg
Sefydlu Prosiect Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Creu Prosiect File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Agor Prosiect Sy'n Bresennol File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Gwneud Newidiadau i Brosiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Gosod Prosiect View Dewisiadau Arddangos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Diweddaru Verilog Cynnwys Llwybrau mewn Prosiect Hŷn Files . . . . . . . . . . . . . . . . . . . . . . 65
Rheoli Prosiect File Hierarchaeth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Creu Ffolderi Personol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Trin Ffolderi Prosiect Personol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Trin Arferion Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Sefydlu Gweithrediadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Gweithio gyda Gweithrediadau Lluosog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Gosod Opsiynau Gweithredu Synthesis Rhesymeg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Gosod Opsiynau Dyfais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Gosod Opsiynau Optimeiddio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Nodi Amlder a Chyfyngiad Byd-eang Files . . . . . . . . . . . . . . . . . . . . . . . . . 80 Nodi Opsiynau Canlyniad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Nodi Allbwn Adroddiad Amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Gosod Opsiynau Verilog a VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Nodi Priodoleddau a Chyfarwyddebau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Nodi Priodoleddau a Chyfarwyddebau yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Nodi Priodoleddau a Chyfarwyddebau yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Nodi Priodoleddau Gan Ddefnyddio'r Golygydd SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Nodi Priodoleddau yn y Cyfyngiadau File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Chwilio Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Adnabod y Files i Chwilio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Hidlo'r Files i Chwilio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Cychwyn y Chwilio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Canlyniadau Chwilio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archifo Files a Phrosiectau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Archifo Prosiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Dad-archifo Prosiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Copïo Prosiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Pennod 5: Nodi Cyfyngiadau
Defnyddio'r Golygydd SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creu Cyfyngiadau yn y Golygydd SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creu Cyfyngiadau Gyda'r Gorchymyn Templed FDC . . . . . . . . . . . . . . . . . 116
Nodi Cyfyngiadau SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Mewnosod a Golygu Cyfyngiadau Cwmpas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Gosod Cyfyngiadau Cloc a Llwybr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Diffinio Cyfyngiadau Mewnbwn ac Allbwn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Nodi Mathau o Padiau Mewnbwn/Allbwn Safonol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Defnyddio'r TCL View o SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Canllawiau ar gyfer Mewnosod a Golygu Cyfyngiadau . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Nodi Eithriadau Amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Diffinio Pwyntiau O/I/Trwy ar gyfer Eithriadau Amseru . . . . . . . . . . . . . . . . . . . . 130 Diffinio Llwybrau Aml-feic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Diffinio Llwybrau Anwir . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Dod o Hyd i Wrthrychau gyda Tcl find ac ehangu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Nodi Patrymau Chwilio ar gyfer Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Mireinio Canlyniadau Tcl Find gyda -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Defnyddio'r Gorchymyn Tcl Find i Ddiffinio Casgliadau . . . . . . . . . . . . . . . . . . . . . . 138 Defnyddio'r Gorchymyn ehangu Tcl i Ddiffinio Casgliadau . . . . . . . . . . . . . . . . . . . . 140 Gwirio Canlyniadau canfod ac ehangu Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Defnyddio Tcl canfod ac ehangu yn y Modd Swp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Defnyddio Casgliadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Cymharu Dulliau ar gyfer Diffinio Casgliadau . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Creu a Defnyddio Casgliadau SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Creu Casgliadau gan ddefnyddio Gorchmynion Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewTrin Casgliadau gyda Gorchmynion Tcl a'u Trin . . . . . . . . . . . . . . . . . 150
Trosi SDC i FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Defnyddio'r Golygydd SCOPE (Hen) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Mewnosod a Golygu Cyfyngiadau SCOPE (Hen) . . . . . . . . . . . . . . . . . . . . . . . 157 Nodi Cyfyngiadau Amseru SCOPE (Hen) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Mewnosod Cyfyngiadau Diofyn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Gosod Cyfyngiadau Cloc a Llwybr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Diffinio Clociau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Diffinio Cyfyngiadau Mewnbwn ac Allbwn (Etifeddol) . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 Diffinio Llwybrau Ffug (Etifeddol) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 6: Syntheseiddio a Dadansoddi'r Canlyniadau
Syntheseiddio Eich Dyluniad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Rhedeg Synthesis Rhesymeg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Defnyddio Gwirio Cyfoes ar gyfer Rheoli Swyddi . . . . . . . . . . . . . . . . . . . . . . . . . 174
Gwirio Log File Canlyniadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewGweithio a Chyflawni'r Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Mynediad at Adroddiadau Penodol yn Gyflym . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Mynediad at Ganlyniadau o Bell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Dadansoddi Canlyniadau Gan Ddefnyddio'r Log File Adroddiadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Defnyddio'r Ffenestr Gwylio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Gwirio Defnydd Adnoddau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Trin Negeseuon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Gwirio Canlyniadau yn y Neges Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Hidlo Negeseuon yn y Neges Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Hidlo Negeseuon o'r Llinell Gorchymyn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Awtomeiddio Hidlo Negeseuon gyda Sgript Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Rheolyddion Negeseuon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Rhybuddion Trin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Defnyddio Parhau os bydd Gwall . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Defnyddio Parhau os bydd Gwall ar gyfer Synthesis Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . 203
Pennod 7: Dadansoddi gydag HDL Analyst ac FSM Viewer
Gweithio yn y Cynllun Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Gwahaniaethu Rhwng y Dadansoddwr HDL Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Agor y Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewPriodweddau Gwrthrych . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Dewis Gwrthrychau yn yr RTL/Technoleg Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Gweithio gyda Sgematigau Aml-ddalen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Symud Rhwng Views mewn Ffenestr Sgematig . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Gosod Sgematig View Dewisiadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Rheoli Ffenestri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Archwilio Hierarchaeth Dylunio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Croesi Hierarchaeth Dylunio gyda'r Porwr Hierarchaeth . . . . . . . . . . . . . . . . . . 222 Archwilio Hierarchaeth Gwrthrychau trwy Wthio/Popio . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Archwilio Hierarchaeth Gwrthrychau o Enghreifftiau Tryloyw . . . . . . . . . . . . . . . . . . . . 228
Dod o Hyd i Wrthrychau . . . . . . . . . . . . . . LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Pori i Ddod o Hyd i Wrthrychau yn HDL Dadansoddwr Views . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Defnyddio Canfod ar gyfer Chwiliadau Hierarchaidd a Chyfyngedig . . . . . . . . . . . . . . . . . . . . . . . 232 Defnyddio Nodau Gwyllt gyda'r Gorchymyn Canfod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cyfuno Canfod â Hidlo i Mireinio Chwiliadau . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Defnyddio Canfod i Chwilio'r Rhestr Rwyd Allbwn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Croes-brocio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Croes-brocio o fewn RTL/Technoleg View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Croes-brobio o'r RTL/Technoleg View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Croes-brawf o'r Ffenestr Golygydd Testun . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Croes-brawf o'r Ffenestr Sgript Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Croes-brawf o'r FSM Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Dadansoddi Gyda'r Offeryn Dadansoddwr HDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewHierarchaeth a Chyd-destun Dylunio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Hidlo Cynlluniau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Ehangu Rhesymeg Pin a Rhwydwaith . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Ehangu a ViewCysylltiadau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Gwastadu Hierarchaeth Sgematig . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Lleihau'r Defnydd o Gof Wrth Ddadansoddi Dyluniadau . . . . . . . . . . . . . . . . . . . . . 267
Defnyddio'r PYDd Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Pennod 8: Dadansoddi Amseru
Dadansoddi Amseru mewn Cynllun Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewGwybodaeth Amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Anodi Gwybodaeth Amseru yn y Cynllun Sgematig Views . . . . . . . . . . . . . . . . . . . . 275 Dadansoddi Coed Cloc yn yr RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277. llathredd eg ViewLlwybrau Critigol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Ymdrin â Slack Negyddol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Cynhyrchu Adroddiadau Amseru Personol gyda STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Defnyddio Cyfyngiadau Dylunio Dadansoddi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Senarios ar gyfer Defnyddio Cyfyngiadau Dylunio Dadansoddi . . . . . . . . . . . . . . . . . . . . . . . . . 285 Creu ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Defnyddio Enwau Gwrthrychau yn Gywir yn yr adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Defnyddio Cyfyngiadau Awtomatig . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Canlyniadau Cyfyngiadau Awtomatig . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Pennod 9: Casglu Gwrthrychau Lefel Uchel
Diffinio Blychau Du ar gyfer Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Creu Blychau Du ac I/Os yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Creu Blychau Du ac I/Os yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Ychwanegu Cyfyngiadau Amseru Blwch Du . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Ychwanegu Priodoleddau Blwch Du Eraill . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Diffinio Peiriannau Cyflwr ar gyfer Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Diffinio Peiriannau Cyflwr yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Diffinio Peiriannau Cyflwr yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Nodi FSMs gyda Phriodoleddau a Chyfarwyddebau . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Nodi FSMs Diogel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Casgliad RAM Awtomatig . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Bloc RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Priodoleddau RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Casglu RAM Bloc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Cychwyn RAMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Cychwyn RAMs yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Cychwyn RAMs yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Pennod 10: Nodi Optimeiddiadau Lefel Dylunio
Awgrymiadau ar gyfer Optimeiddio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Awgrymiadau Optimeiddio Cyffredinol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimeiddio ar gyfer Ardal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimeiddio ar gyfer Amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Ail-amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Rheoli Ail-amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ail-amseru Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Adroddiad Ail-Amseru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Sut Mae Ail-Amseru'n Gweithio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Cadw Gwrthrychau rhag cael eu Optimeiddio i Ffwrdd . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Defnyddio syn_keep ar gyfer Cadw neu Atgynhyrchu . . . . . . . . . . . . . . . . . . . . . . . . . 343 Rheoli Gwastadu Hierarchaeth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Cadw Hierarchaeth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimeiddio Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Gosod Terfynau Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Rheoli Byfferu ac Atgynhyrchu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Rhannu Adnoddau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Mewnosod Mewnbwn/Allbwn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimeiddio Peiriannau Cyflwr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Penderfynu pryd i Optimeiddio Peiriannau Cyflwr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Rhedeg y Cyfieithydd FSM LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Rhedeg yr FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Mewnosod Probau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodi Profion yn y Cod Ffynhonnell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Ychwanegu Priodoleddau Profi yn Rhyngweithiol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Pennod 11: Gweithio gyda Phwyntiau Cyfieithu
Hanfodion Pwynt Llunio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Uwchtagau Dylunio Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Pwyntiau Cyfieithu â Llaw . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Pwyntiau Cyfieithu Nythol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Mathau o Bwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Hanfodion Synthesis Pwyntiau Llunio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Cyfyngiad Pwyntiau Llunio Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Modelau Rhesymeg Rhyngwyneb . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Amseru Rhyngwyneb ar gyfer Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Synthesis Pwynt Llunio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Synthesis Pwynt Llunio Cynyddrannol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Anodiad Ymlaen o Gyfyngiadau Amseru Pwynt Llunio . . . . . . . . . . . . . . . . . . . 384
Syntheseiddio Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Y Llif Pwynt Cyfieithu â Llaw . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Creu Cyfyngiadau Lefel Uchaf File ar gyfer Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . 388 Diffinio Pwyntiau Cyfieithu â Llaw . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Gosod Cyfyngiadau ar Lefel y Pwynt Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Dadansoddi Canlyniadau Pwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Defnyddio Pwyntiau Cyfieithu gyda Nodweddion Eraill . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Cyfuno Pwyntiau Cyfieithu ag Amlbrosesu . . . . . . . . . . . . . . . . . . . . . . . . . 396
Ailsyntheseiddio'n Gynyddol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Ailsyntheseiddio Pwyntiau Cyfieithu'n Gynyddol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Pennod 12: Gweithio gyda Mewnbwn IP
Cynhyrchu IP gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nodi FIFOs gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nodi RAMs gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Nodi RAMs Galluogi Beitiau gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Nodi ROMs gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Nodi Adiodydd/Tynnwyr gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Nodi Cyfrifyddion gyda SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Llif Amgryptio IP FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Drosoddview o Llif IP FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Amgryptio a Dadgryptio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Gweithio gydag IP wedi'i Amgryptio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Amgryptio Eich IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Amgryptio IP gyda'r Sgript encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . . 448 Amgryptio IP gyda'r Sgript encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Nodi'r Dull Allbwn Sgript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Paratoi'r Pecyn IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Defnyddio Hyper Ffynhonnell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Defnyddio Hyper Ffynhonnell ar gyfer Prototeipio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Defnyddio Hyper Ffynhonnell ar gyfer Dyluniadau IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Edauu Signalau Trwy Hierarchaeth Dylunio IP . . . . . . . . . . . . . . . . . 461
Pennod 13: Optimeiddio Prosesau ar gyfer Cynhyrchiant
Defnyddio Modd Swp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Rhedeg Modd Swp ar Brosiect File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Rhedeg Modd Swp gyda Sgript Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Ciwio Trwyddedau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Gweithio gyda Sgriptiau a Gorchmynion Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Defnyddio Gorchmynion a Sgriptiau Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Cynhyrchu Sgript Swydd . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Gosod Nifer y Swyddi Cyfochrog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Creu Sgript Synthesis Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Defnyddio Newidynnau Tcl i Roi Cynnig ar Amleddau Cloc Gwahanol . . . . . . . . . . . . . . . . . . . . . . 476 Defnyddio Newidynnau Tcl i Roi Cynnig ar Sawl Technoleg Darged . . . . . . . . . . . . . . . . . . 478 Rhedeg Synthesis o'r Gwaelod i Fyny gyda Sgript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Awtomeiddio Llifau gyda synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Pennod 14: Defnyddio Amlbrosesu
Amlbrosesu Gyda Phwyntiau Cyfieithu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Gosod Uchafswm Swyddi Cyfochrog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Defnyddio Trwydded . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Pennod 15: Optimeiddio ar gyfer Dyluniadau Microsemi
Optimeiddio Dyluniadau Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Defnyddio Blychau Du Microsemi Wedi'u Diffinio Ymlaen Llaw . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Defnyddio Macros Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Gweithio gyda Dyluniadau Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Nodi syn_radhardlevel yn y Cod Ffynhonnell . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Pennod 16: Gweithio gydag Allbwn Synthesis
Trosglwyddo Gwybodaeth i'r Offerynnau P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodi Lleoliadau Pinnau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Nodi Lleoliadau ar gyfer Porthladdoedd Bws Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Nodi Lleoliad Macro a Chofrestr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Cynhyrchu Allbwn Penodol i Werthwr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Targedu Allbwn at Eich Gwerthwr . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Addasu Fformatau Rhestr Net . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Pennod 17: Rhedeg Gweithrediadau Ôl-Synthesis
Rhedeg P&R yn Awtomatig ar ôl Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Gweithio gyda'r Offerynnau Adnabod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Lansio o'r Offeryn Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Ymdrin â Phroblemau gyda Lansio Adnabod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Defnyddio'r Offeryn Adnabod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Defnyddio Pwyntiau Llunio gyda'r Offeryn Adnabod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Efelychu gyda'r Offeryn VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

PENNOD 1
Rhagymadrodd
Mae'r cyflwyniad hwn i'r feddalwedd Synplify Pro® yn disgrifio'r canlynol:
· FPGA Synopsys a Chynhyrchion Prototeipio, ar dudalen 16 · Cwmpas y Ddogfen, ar dudalen 21 · Dechrau Arni, ar dudalen 22 · Rhyngwyneb Defnyddiwr Drosoddview, ar dudalen 24

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 1: Cyflwyniad

Cynhyrchion FPGA a Phrototeipio Synopsys

Cynhyrchion FPGA a Phrototeipio Synopsys
Mae'r ffigur canlynol yn dangos teulu cynhyrchion FPGA a Prototeipio Synopsys.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cynhyrchion FPGA a Phrototeipio Synopsys

Pennod 1: Cyflwyniad

Offer Gweithredu FPGA
Mae cynhyrchion Synplify Pro a Synplify Premier yn offer synthesis RTL sydd wedi'u cynllunio'n arbennig ar gyfer FPGAs (araeau giât rhaglennadwy maes) a CPLDs (dyfeisiau rhesymeg rhaglennadwy cymhleth).

Meddalwedd Synthesis Synplifi Pro
Meddalwedd synthesis FPGA Synplify Pro yw'r safon ddiwydiannol de facto ar gyfer cynhyrchu dyluniadau FPGA perfformiad uchel a chost-effeithiol. Mae ei unigryw
Algorithmau Technoleg Synthesis Echdynnu Ymddygiad® (BEST), perfformio
optimeiddiadau lefel uchel cyn syntheseiddio'r cod RTL i mewn i resymeg FPGA benodol. Mae'r dull hwn yn caniatáu optimeiddiadau uwchraddol ar draws yr FPGA, amseroedd rhedeg cyflym, a'r gallu i drin dyluniadau mawr iawn. Mae meddalwedd Synplify Pro yn cefnogi'r adeiladwaith iaith VHDL a Verilog diweddaraf gan gynnwys SystemVerilog a VHDL 2008. Mae'r offeryn yn annibynnol ar dechnoleg gan ganiatáu ail-dargedu cyflym a hawdd rhwng dyfeisiau a gwerthwyr FPGA o un prosiect dylunio.

Meddalwedd Synthesis Premier Synplifi
Mae swyddogaeth Synplify Premier yn uwchset o'r offeryn Synplify Pro, gan ddarparu'r amgylchedd gweithredu a dadfygio FPGA eithaf. Mae'n cynnwys cyfres gynhwysfawr o offer a thechnolegau ar gyfer dylunwyr FPGA uwch, ac mae hefyd yn gwasanaethu fel yr injan synthesis ar gyfer prototeipwyr ASIC sy'n targedu prototeipiau sengl sy'n seiliedig ar FPGA.
Mae cynnyrch Synplify Premier yn cynnig y dull mwyaf effeithlon o weithredu a dadfygio dylunio i ddylunwyr FPGA a phrototeipwyr ASIC sy'n targedu FPGAs sengl. Ar ochr gweithredu'r dyluniad, mae'n cynnwys ymarferoldeb ar gyfer cau amseru, gwirio rhesymeg, defnyddio IP, cydnawsedd ASIC, a gweithredu DSP, yn ogystal ag integreiddio tynn ag offer cefndirol gwerthwyr FPGA. Ar ochr dadfygio, mae'n darparu ar gyfer gwirio FPGAs yn y system sy'n cyflymu'r broses dadfygio'n sylweddol, ac mae hefyd yn cynnwys dull cyflym a chynyddrannol ar gyfer dod o hyd i broblemau dylunio anodd eu canfod.

Nodweddion Offeryn FPGA Synopsys
Mae'r tabl hwn yn gwahaniaethu rhwng y prif swyddogaethau yng nghynhyrchion Synplify Pro, Synplify, Synplify Premier, a Synplify Premier gyda Design Planner.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 1: Cyflwyniad

Cynhyrchion FPGA a Phrototeipio Synopsys

Synplify Synplify Pro

Perfformiad

Synthesis Echdynnu Ymddygiad

Technoleg® (BESTTM)

Craidd/IP a Gynhyrchwyd gan Werthwyr

Cymorth (technolegau penodol)

Cyfieithydd FSM

Archwiliwr FSM

Trosi Cloc Gât

Piblinellu Cofrestru

Ail-amseru'r Gofrestr

Cofnod Cyfyngiad SCOPE®

Nodweddion dibynadwyedd uchel

Lle-a-llwybr integredig

Dadansoddi

Dadansoddwr HDL®

Opsiwn

Dadansoddwr Amseru

Pwynt-i-bwynt

PYDd Viewer

Croesbrofio

Creu Pwynt Profi

Identify® Instrument

Adnabod Dadfygiwr

Dadansoddiad pŵer (SAIF)

Dylunio Corfforol

Cynllun Dylunio File

Aseiniad Rhesymeg i Ranbarthau

Synplify Premier
x
x
xxxxxxxx
xx
xxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxx
xx

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cynhyrchion FPGA a Phrototeipio Synopsys

Pennod 1: Cyflwyniad

Amcangyfrif Ardal a Chynhwysedd Rhanbarth Aseiniad Pin Optimeiddiadau Ffisegol Synthesis Ffisegol Dadansoddwr Ffisegol Llyfrgell Sylfaen Synopsys DesignWare® Dylunio Hierarchaidd Amser Rhedeg Optimeiddio Gwell Synthesis Cyflym Amlbrosesu Llunio ar Gwall Dylunio Tîm Dylunio Iaith Gymysg Pwyntiau Llunio Dylunio Hierarchaidd Modd Swp Gwir (Trwyddedau arnofiol yn unig) Modd Swp GUI (Trwyddedau arnofiol) Modd Swp Ôl-anodiad P&R o Ddata P&R Dilysu Ffurfiol

Synplify Synplify Pro

xxxx

–

Nodi Integreiddio

Cyfyngedig

Synplify Premier
xxx
xxxxx
xxxx
x
Modd synthesis rhesymeg x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
Modd synthesis rhesymeg xx
x

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 1: Cyflwyniad

Cynhyrchion FPGA a Phrototeipio Synopsys

Ôl-anodiad Golygydd Testun Amgylchedd Dylunio Data P&R View Ffenestr Gwylio Ffenestr Neges Ffenestr Tcl Gweithrediadau Lluosog Cymorth Technoleg Gwerthwr Nodweddion Prototeipio Nodweddion Amser Rhedeg Pwyntiau Cyfieithu Trosi Cloc Gât Cyfieithu ar Gwall

Synplify Synplify Pro

Synplify Premier
xxxxx Dewiswyd
xxxx

Synplify Premier DP
x
xxxxx Dewiswyd
xxxx

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cwmpas y Ddogfen

Pennod 1: Cyflwyniad

Cwmpas y Ddogfen
Mae'r canlynol yn egluro cwmpas y ddogfen hon a'r gynulleidfa darged.

Y Set Dogfennau
Mae'r canllaw defnyddiwr hwn yn rhan o set o ddogfennau sy'n cynnwys llawlyfr cyfeirio a thiwtorial. Fe'i bwriedir i'w ddefnyddio gyda'r dogfennau eraill yn y set. Mae'n canolbwyntio ar ddisgrifio sut i ddefnyddio meddalwedd Synopsys FPGA i gyflawni tasgau nodweddiadol. Mae hyn yn awgrymu'r canlynol:
· Dim ond yr opsiynau sydd eu hangen i wneud y tasgau nodweddiadol y mae'r canllaw defnyddiwr yn eu hesbonio
a ddisgrifir yn y llawlyfr. Nid yw'n disgrifio pob gorchymyn ac opsiwn sydd ar gael. Am ddisgrifiadau cyflawn o'r holl opsiynau gorchymyn a chystrawen, cyfeiriwch at y Rhyngwyneb Defnyddiwr Drosoddview pennod yn Llawlyfr Cyfeirio Synthesis FPGA Synopsys.
· Mae'r canllaw defnyddiwr yn cynnwys gwybodaeth sy'n seiliedig ar dasgau. Am ddadansoddiad o
sut mae gwybodaeth wedi'i threfnu, gweler Cael Cymorth, ar dudalen 22.

Cynulleidfa
Mae'r offeryn meddalwedd Synplify Pro wedi'i anelu at ddatblygwyr systemau FPGA. Tybir eich bod yn wybodus am y canlynol:
· Synthesis dylunio · RTL · FPGAs · Verilog/VHDL

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 1: Cyflwyniad

Cychwyn Arni

Cychwyn Arni
Mae'r adran hon yn dangos i chi sut i ddechrau gyda meddalwedd synthesis FPGA Synopsys. Mae'n disgrifio'r pynciau canlynol, ond nid yw'n disodli'r wybodaeth yn y cyfarwyddiadau gosod am drwyddedu a gosod:
· Dechrau'r Meddalwedd, ar dudalen 22 · Cael Cymorth, ar dudalen 22

Dechrau'r Meddalwedd
1. Os nad ydych chi eisoes wedi gwneud hynny, gosodwch feddalwedd synthesis FPGA Synopsys yn ôl y cyfarwyddiadau gosod.
2. Dechreuwch y feddalwedd.
Os ydych chi'n gweithio ar blatfform Windows, dewiswch
Rhaglenni->Synopsys->fersiwn cynnyrch o'r botwm Cychwyn.
Os ydych chi'n gweithio ar blatfform UNIX, teipiwch y priodol
gorchymyn ar y llinell orchymyn:
synplify_pro
· Mae'r gorchymyn yn cychwyn yr offeryn synthesis, ac yn agor ffenestr y Prosiect. Os
Os ydych chi wedi rhedeg y feddalwedd o'r blaen, mae'r ffenestr yn dangos y prosiect blaenorol. Am ragor o wybodaeth am y rhyngwyneb, gweler y Rhyngwyneb Defnyddiwr Drosoddview pennod y Llawlyfr Cyfeirio.

Cael Help
Cyn i chi ffonio Cymorth Synopsys, edrychwch drwy'r wybodaeth ddogfenedig. Gallwch gael mynediad at y wybodaeth ar-lein o'r ddewislen Cymorth, neu gyfeirio at y fersiwn PDF. Mae'r tabl canlynol yn dangos sut mae'r wybodaeth wedi'i threfnu.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Cychwyn Arni
Am gymorth gyda… Defnyddio nodweddion meddalwedd Sut i…
Gwybodaeth llif
Negeseuon gwall Trwyddedu Priodoleddau a chyfarwyddebau Nodweddion synthesis Iaith a chystrawen Cystrawen Tcl Gorchmynion synthesis Tcl Diweddariadau cynnyrch

Pennod 1: Cyflwyniad
Cyfeiriwch at y… Canllaw Defnyddiwr Synthesis FPGA Synopsys Canllaw Defnyddiwr Synthesis FPGA Synopsys, nodiadau cymhwysiad ar y gefnogaeth web Canllaw Defnyddiwr Synthesis FPGA Synopsys ar y wefan, nodiadau cymhwysiad ar y gefnogaeth web Cymorth ar-lein y wefan (dewiswch Cymorth->Negeseuon Gwall) Synopsys SolvNet WebLlawlyfr Cyfeirio Synthesis FPGA Synopsys ar y wefan Llawlyfr Cyfeirio Synthesis FPGA Synopsys Llawlyfr Cyfeirio Synthesis FPGA Synopsys Cymorth ar-lein (dewiswch Gymorth->Tcl Help) Llawlyfr Cyfeirio Synthesis FPGA Synopsys Llawlyfr Cyfeirio Synthesis FPGA Synopsys (Web gorchmynion dewislen)

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 1: Cyflwyniad

Rhyngwyneb Defnyddiwr Drosoddview

Rhyngwyneb Defnyddiwr Drosoddview
Mae'r rhyngwyneb defnyddiwr (UI) yn cynnwys prif ffenestr, o'r enw'r Prosiect view, a ffenestri arbenigol neu views ar gyfer gwahanol dasgau. Am fanylion am bob un o'r nodweddion, gweler Pennod 2, Rhyngwyneb Defnyddiwr Drosoddview o'r Llawlyfr Cyfeirio Synthesis FPGA Synopsys.

Rhyngwyneb Synplify Pro

Panel botwm

Prosiect Bariau Offer view

Statws

Canlyniadau Gweithredu view

Tabiau i gael mynediad atynt views

Ffenestr Sgript/Negeseuon Tcl LO

Ffenestr Gwylio

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

PENNOD 2
Llifau Dylunio Synthesis FPGA
Mae'r bennod hon yn disgrifio Llif Dylunio Synthesis Logic, ar dudalen 26.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 2: Llifau Dylunio Synthesis FPGA

Llif Dylunio Synthesis Rhesymeg

Mae offer FPGA Synopsys yn syntheseiddio rhesymeg trwy lunio'r ffynhonnell RTL yn gyntaf yn strwythurau rhesymeg annibynnol ar dechnoleg, ac yna optimeiddio a mapio'r rhesymeg i adnoddau penodol i dechnoleg. Ar ôl synthesis rhesymeg, mae'r offeryn yn cynhyrchu rhestr net a chyfyngiad penodol i'r gwerthwr. file y gallwch eu defnyddio fel mewnbynnau i'r offeryn lle-a-llwybr (P&R).
Mae'r ffigur canlynol yn dangos y cyfnodau a'r offer a ddefnyddir ar gyfer synthesis rhesymeg a rhai o'r prif fewnbynnau ac allbynnau. Gallwch ddefnyddio'r feddalwedd synthesis Synplify Pro ar gyfer y llif hwn. Mae'r dadansoddiad amseru rhyngweithiol yn ddewisol. Er bod y llif yn dangos y cyfyngiad gwerthwr filefel mewnbynnau uniongyrchol i'r offeryn P&R, dylech ychwanegu'r rhain files i'r prosiect synthesis ar gyfer amseru blychau du.

Offeryn FPGA Synopsys

RTL

Casgliad RTL

FDC

Synthesis Rhesymeg

Rhestr net wedi'i syntheseiddio Cyfyngiadau synthesis Cyfyngiadau gwerthwr
Offeryn Gwerthwr
Lle a Llwybr

Gweithdrefn Synthesis Rhesymeg

Ar gyfer llif dylunio gyda chyfarwyddiadau cam wrth gam yn seiliedig ar ddyluniad penodol

data, lawrlwythwch y tiwtorial o'r websafle. Mae'r camau canlynol yn crynhoi

y weithdrefn ar gyfer syntheseiddio'r dyluniad, a ddangosir hefyd yn y

ffigur sy'n dilyn.

1. Creu prosiect.

2. Ychwanegu'r ffynhonnell files i'r prosiect.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Llif Dylunio Synthesis Rhesymeg

Pennod 2: Llifau Dylunio Synthesis FPGA

3. Gosodwch briodoleddau a chyfyngiadau ar gyfer y dyluniad.
4. Gosodwch opsiynau ar gyfer y gweithrediad yn y blwch deialog Opsiynau Gweithredu.
5. Cliciwch Rhedeg i redeg synthesis rhesymeg.
6. Dadansoddwch y canlyniadau, gan ddefnyddio offer fel y log file, y sgematig Dadansoddwr HDL views, y ffenestr Neges a'r Ffenestr Gwylio.
Ar ôl i chi gwblhau'r dyluniad, gallwch ddefnyddio'r allbwn files i redeg lle-a-llwybr gyda'r offeryn gwerthwr a gweithredu'r FPGA.
Mae'r ffigur canlynol yn rhestru'r prif gamau yn y llif:

Creu Prosiect
Ychwanegu Ffynhonnell Files
Gosod Cyfyngiadau
Gosod Opsiynau
Rhedeg y Meddalwedd
Dadansoddi Canlyniadau Heb Gyflawni Dim Nodau?
Ie Lle a Llwybr

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 2: Llifau Dylunio Synthesis FPGA

Llif Dylunio Synthesis Rhesymeg

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

PENNOD 3
Paratoi'r Mewnbwn
Pan fyddwch chi'n syntheseiddio dyluniad, mae angen i chi sefydlu dau fath o files: HDL filesy'n disgrifio eich dyluniad a'ch prosiect filei reoli'r dyluniad. Mae'r bennod hon yn disgrifio'r gweithdrefnau i sefydlu'r rhain filea'r prosiect. Mae'n cwmpasu'r canlynol:
· Gosod Ffynhonnell HDL Files, ar dudalen 30 · Defnyddio Ffynhonnell Iaith Gymysg Files, ar dudalen 44 · Defnyddio'r Crynoadur Cynyddrannol, ar dudalen 49 · Defnyddio'r Llif Verilog Strwythurol, ar dudalen 51 · Gweithio gyda Chyfyngiad Files, ar dudalen 53

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

Gosod Ffynhonnell HDL Files
Mae'r adran hon yn disgrifio sut i sefydlu eich ffynhonnell fileprosiect file Disgrifir y gosodiad yn Sefydlu Prosiect Files, ar dudalen 58. Ffynhonnell fileGall s fod yn Verilog neu VHDL. Am wybodaeth am strwythuro'r fileAr gyfer synthesis, cyfeiriwch at y Llawlyfr Cyfeirio. Mae'r adran hon yn trafod y pynciau canlynol:
· Creu Ffynhonnell HDL Files, ar dudalen 30 · Defnyddio'r Golygydd Cymorth Cyd-destun, ar dudalen 32 · Gwirio Ffynhonnell HDL Files, ar dudalen 34 · Golygu Ffynhonnell HDL Files gyda'r Golygydd Testun Mewnol, ar dudalen 35 · Defnyddio Golygydd Testun Allanol, ar dudalen 41 · Gosod Dewisiadau Ffenestr Golygu, ar dudalen 39 · Defnyddio Estyniadau Llyfrgell ar gyfer Llyfrgell Verilog Files, ar dudalen 42

Creu Ffynhonnell HDL Files
Mae'r adran hon yn disgrifio sut i ddefnyddio'r golygydd testun mewnol i greu ffynhonnell files, ond nid yw'n mynd i fanylion beth yw'r files yn cynnwys. Am fanylion ynghylch yr hyn y gallwch a'r hyn na allwch ei gynnwys, yn ogystal â gwybodaeth benodol i'r gwerthwr, gweler y Llawlyfr Cyfeirio. Os oes gennych chi ffynhonnell eisoes files, gallwch ddefnyddio'r golygydd testun i wirio'r cystrawen neu olygu'r file (gweler Gwirio Ffynhonnell HDL Files, ar dudalen 34 a Golygu Ffynhonnell HDL Files gyda'r Golygydd Testun Mewnol, ar dudalen 35).
Gallwch ddefnyddio Verilog neu VHDL ar gyfer eich ffynhonnell files. Mae'r filemae gan s v (Verilog) neu vhd (VHDL) file estyniadau, yn y drefn honno. Gallwch ddefnyddio Verilog a VHDL files yn yr un dyluniad. Am wybodaeth am ddefnyddio cymysgedd o fewnbwn Verilog a VHDL files, gweler Defnyddio Ffynhonnell Iaith Gymysg Files, ar dudalen 44.
1. I greu ffynhonnell newydd file naill ai cliciwch ar yr HDL file eicon ( ) neu gwnewch y canlynol:
Dewiswch File->Newydd neu pwyswch Ctrl-n.
Yn y blwch deialog Newydd, dewiswch y math o ffynhonnell file rydych chi eisiau creu,
Verilog neu VHDL. Nid yw'n bosibl defnyddio'r Golygydd Cymorth Cyd-destun ar gyfer dyluniadau Verilog sy'n cynnwys adeiladwaith SystemVerilog yn y ffynhonnell.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

fileAm ragor o wybodaeth, gweler Defnyddio'r Golygydd Cymorth Cyd-destun, ar dudalen 32.
Os ydych chi'n defnyddio fformat Verilog 2001 neu SystemVerilog, gwnewch yn siŵr eich bod chi'n galluogi'r opsiwn Verilog 2001 neu System Verilog cyn i chi redeg synthesis (tab Project->Implementation Options->Verilog). Y Verilog diofyn file Y fformat ar gyfer prosiectau newydd yw SystemVerilog.

Teipiwch enw a lleoliad ar gyfer y file a chliciwch ar Iawn. Golygiad gwag
mae'r ffenestr yn agor gyda rhifau llinell ar y chwith.
2. Teipiwch y wybodaeth ffynhonnell yn y ffenestr, neu torrwch a gludwch hi. Gweler Golygu Ffynhonnell HDL Filegyda'r Golygydd Testun Mewnol, ar dudalen 35 am ragor o wybodaeth am weithio yn y ffenestr Golygu.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

I gael y canlyniadau synthesis gorau, gwiriwch y Llawlyfr Cyfeirio a gwnewch yn siŵr eich bod yn defnyddio'r adeiladwaith sydd ar gael a'r priodoleddau a'r cyfarwyddebau sy'n benodol i'r gwerthwr yn effeithiol.
3. Arbedwch y file trwy ddewis File->Cadw neu'r eicon Cadw ( ).
Unwaith y byddwch wedi creu ffynhonnell file, gallwch wirio bod gennych y gystrawen gywir, fel y disgrifir yn Gwirio Ffynhonnell HDL Files, ar dudalen 34.

Defnyddio'r Golygydd Cymorth Cyd-destun
Pan fyddwch chi'n creu neu'n agor dyluniad Verilog file, defnyddiwch y botwm Cymorth Cyd-destun a ddangosir ar waelod y ffenestr i'ch helpu i godio gyda chystrawennau Verilog/SystemVerilog yn y ffynhonnell file neu orchmynion cyfyngu Tcl i'ch Tcl file.
I ddefnyddio'r Golygydd Cymorth Cyd-destun:
1. Cliciwch ar y botwm Cymorth Cyd-destun i arddangos y golygydd testun hwn.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

2. Pan fyddwch chi'n dewis adeiladwaith ar ochr chwith y ffenestr, dangosir y disgrifiad cymorth ar-lein ar gyfer yr adeiladwaith. Os yw'r nodwedd hon wedi'i galluogi ar gyfer yr adeiladwaith a ddewiswyd, dangosir y pwnc cymorth ar-lein ar frig y ffenestr a dangosir cod generig neu dempled gorchymyn ar gyfer yr adeiladwaith hwnnw ar y gwaelod.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

3. Mae'r botwm Mewnosod Templed hefyd wedi'i alluogi. Pan gliciwch y botwm Mewnosod Templed, caiff y cod neu'r gorchymyn a ddangosir yn ffenestr y templed ei fewnosod yn eich file yn lleoliad y cyrchwr. Mae hyn yn caniatáu ichi fewnosod y cod neu'r gorchymyn yn hawdd a'i addasu ar gyfer y dyluniad rydych chi'n mynd i'w syntheseiddio.
4. Os ydych chi eisiau copïo rhannau o'r templed yn unig, dewiswch y cod neu'r gorchymyn rydych chi eisiau ei fewnosod a chliciwch ar Gopïo. Gallwch wedyn ei gludo i'ch file.

Gwirio Ffynhonnell HDL Files

Mae'r feddalwedd yn gwirio'ch ffynhonnell HDL yn awtomatig files pan mae'n eu llunio, ond os ydych chi eisiau gwirio'ch cod ffynhonnell cyn synthesis, defnyddiwch y weithdrefn ganlynol. Mae dau fath o wiriadau rydych chi'n eu gwneud yn y feddalwedd synthesis: cystrawen a synthesis.

1. Dewiswch y ffynhonnell filerydych chi eisiau gwirio.
I wirio'r holl ffynhonnell filemewn prosiect, dad-ddewis popeth files yn y
rhestr prosiectau, a gwnewch yn siŵr nad oes yr un o'r filemae s ar agor mewn ffenestr weithredol. Os oes gennych ffynhonnell weithredol file, dim ond y rhai gweithredol y mae'r feddalwedd yn eu gwirio file.
I wirio un sengl file, agor y file gyda File->Agor neu glicio ddwywaith ar y
file yn ffenestr y Prosiect. Os oes gennych fwy nag un file ar agor ac eisiau gwirio un ohonyn nhw yn unig, rhowch eich cyrchwr yn y lle priodol file ffenestr i wneud yn siŵr mai dyma'r ffenestr weithredol.

2. I wirio'r cystrawen, dewiswch Rhedeg->Gwirio Cystrawen neu pwyswch Shift+F7.

Mae'r feddalwedd yn canfod gwallau cystrawen fel allweddeiriau ac atalnodi anghywir ac yn adrodd am unrhyw wallau mewn log ar wahân. file (syntax.log). Os na chanfyddir unrhyw wallau, adroddir ar wiriad cystrawen llwyddiannus ar waelod hwn file.

3. I redeg gwiriad synthesis, dewiswch Rhedeg->Gwirio Synthesis neu pwyswch Shift+F8.

Mae'r feddalwedd yn canfod gwallau sy'n gysylltiedig â chaledwedd fel cod anghywir

fflip-fflops ac yn adrodd am unrhyw wallau mewn log ar wahân file (syntax.log). Os oes

os nad oes unrhyw wallau, adroddir ar wiriad cystrawen llwyddiannus ar waelod hwn

file.

4. Parthedview y gwallau drwy agor y syntax.log file pan ofynnir amdano a defnyddiwch Find i ddod o hyd i'r neges gwall (chwiliwch am @E). Cliciwch ddwywaith ar y

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

Cod gwall 5 cymeriad neu cliciwch ar destun y neges a phwyswch F1 i arddangos cymorth neges gwall ar-lein.
5. Lleolwch y rhan o'r cod sy'n gyfrifol am y gwall drwy glicio ddwywaith ar destun y neges yn y ffeil syntax.log fileMae ffenestr y Golygydd Testun yn agor y ffynhonnell briodol file ac yn tynnu sylw at y cod a achosodd y gwall.
6. Ailadroddwch gamau 4 a 5 nes bod yr holl wallau cystrawen a synthesis wedi'u cywiro.
Gellir categoreiddio negeseuon fel gwallau, rhybuddion, neu nodiadau.view pob neges a datrys unrhyw wallau. Mae rhybuddion yn llai difrifol na gwallau, ond rhaid i chi eu darllen a'u deall hyd yn oed os na fyddwch chi'n datrys pob un ohonynt. Mae nodiadau'n addysgiadol ac nid oes angen eu datrys.

Golygu Ffynhonnell HDL Filegyda'r Golygydd Testun Mewnol
Mae'r golygydd testun adeiledig yn ei gwneud hi'n hawdd creu eich cod ffynhonnell HDL, view ei olygu, neu ei olygu pan fydd angen i chi gywiro gwallau. Os ydych chi eisiau defnyddio golygydd testun allanol, gweler Defnyddio Golygydd Testun Allanol, ar dudalen 41.
1. Gwnewch un o'r canlynol i agor ffynhonnell file canys viewgolygu neu lunio:
I agor y cyntaf yn awtomatig file yn y rhestr gyda gwallau, pwyswch F5.
I agor un penodol file, dwbl-gliciwch y file yn ffenestr y Prosiect neu
defnydd File->Agor (Ctrl-o) a phennu'r ffynhonnell file.
Mae ffenestr y Golygydd Testun yn agor ac yn dangos y ffynhonnell fileMae llinellau wedi'u rhifo. Mae allweddeiriau mewn glas, a sylwadau mewn gwyrdd. Mae gwerthoedd llinynnau mewn coch. Os ydych chi eisiau newid y lliwiau hyn, gweler Gosod Dewisiadau Ffenestr Golygu, ar dudalen 39.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

2. I olygu file, teipiwch yn uniongyrchol yn y ffenestr.
Mae'r tabl hwn yn crynhoi gweithrediadau golygu cyffredin y gallech eu defnyddio. Gallwch hefyd ddefnyddio'r llwybrau byr bysellfwrdd yn lle'r gorchmynion.

I…

Gwnewch…

Torri, copïo a gludo; Dewiswch y gorchymyn o'r ffenestr naid (daliwch i lawr dadwneud, neu ailwneud gweithred botwm dde'r llygoden) neu'r ddewislen Golygu.

Ewch i linell benodol

Pwyswch Ctrl-g neu dewiswch Golygu->Mynd i, teipiwch rif y llinell, a chliciwch ar Iawn.

Dod o hyd i destun

Pwyswch Ctrl-f neu dewiswch Golygu ->Dod o Hyd. Teipiwch y testun rydych chi am ddod o hyd iddo, a chliciwch ar Iawn.

Disodli testun

Pwyswch Ctrl-h neu dewiswch Golygu->Amnewid. Teipiwch y testun rydych chi am ddod o hyd iddo, a'r testun rydych chi am ei ddisodli ag ef. Cliciwch Iawn.

Cwblhewch allweddair

Teipiwch ddigon o nodau i adnabod yr allweddair yn unigryw, a gwasgwch Esc.

Mewnoli testun i'r dde Dewiswch y bloc, a gwasgwch Tab. Mewnoli testun i'r chwith LSO dewiswch y bloc, a gwasgwch Shift-Tab.

Newid i briflythrennau Dewiswch y testun, ac yna dewiswch Golygu->Uwch ->Priflythrennau neu pwyswch Ctrl-Shift-u.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

I… Newid i lythrennau bach Ychwanegu sylwadau bloc
Golygu colofnau

Gwnewch…
Dewiswch y testun, ac yna dewiswch Golygu->Uwch ->Llythrennau Bach neu pwyswch Ctrl-u.
Rhowch y cyrchwr ar ddechrau testun y sylw, a dewiswch Golygu->Uwch->Cod Sylw neu pwyswch Alt-c.
Pwyswch Alt, a defnyddiwch fotwm chwith y llygoden i ddewis y golofn. Ar rai llwyfannau, mae'n rhaid i chi ddefnyddio'r allwedd y mae'r swyddogaeth Alt wedi'i mapio iddi, fel yr allwedd Meta neu'r allwedd diemwnt.

3. I dorri a gludo rhan o ddogfen PDF, dewiswch yr eicon Dewis Testun siâp T, amlygwch y testun sydd ei angen arnoch a'i gopïo a'i gludo i'ch fileMae'r eicon Dewis Testun yn gadael i chi ddewis rhannau o'r ddogfen.
4. I greu a gweithio gyda nodau tudalen yn eich file, gweler y tabl canlynol.
Mae nodau tudalen yn ffordd gyfleus o lywio'n hir files neu i neidio i bwyntiau yn y cod rydych chi'n cyfeirio atynt yn aml. Gallwch ddefnyddio'r eiconau yn y bar offer Golygu ar gyfer y gweithrediadau hyn. Os na allwch weld y bar offer Golygu ar ochr dde eithaf eich ffenestr, newidiwch faint rhai o'r bariau offer eraill.

I… Mewnosod nod tudalen
Dileu nod tudalen
Dileu pob nod tudalen

Gwnewch…
Cliciwch unrhyw le yn y llinell yr hoffech ei rhoi mewn nod tudalen. Dewiswch Golygu->Dewis Nodau Tudalen, pwyswch Ctrl-F2, neu dewiswch yr eicon cyntaf yn y bar offer Golygu. Mae rhif y llinell wedi'i amlygu i ddangos bod nod tudalen ar ddechrau'r llinell honno.
Cliciwch unrhyw le yn y llinell gyda'r nod tudalen. Dewiswch Golygu->Dewis Nodau Tudalen, pwyswch Ctrl-F2, neu dewiswch yr eicon cyntaf yn y bar offer Golygu. Nid yw rhif y llinell yn cael ei amlygu mwyach ar ôl i'r nod tudalen gael ei ddileu.
Dewiswch Golygu->Dileu pob Nod Tudalen, pwyswch Ctrl-Shift-F2, neu dewiswch yr eicon olaf yn y bar offer Golygu. Nid yw rhifau'r llinellau bellach yn cael eu hamlygu ar ôl i'r nodau tudalen gael eu dileu.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

I…
Llywio file defnyddio nodau tudalen

Gwnewch…
Defnyddiwch y gorchmynion Nod Tudalen Nesaf (F2) a Nod Tudalen Blaenorol (Shift-F2) o'r ddewislen Golygu neu'r eiconau cyfatebol o'r bar offer Golygu i lywio i'r nod tudalen rydych chi ei eisiau.

5. I gywiro gwallau neu ail-view rhybuddion yn y cod ffynhonnell, gwnewch y canlynol:
Agorwch yr HDL file gyda'r gwall neu'r rhybudd drwy glicio ddwywaith ar y file
yn y rhestr prosiectau.
Pwyswch F5 i fynd i'r gwall, rhybudd neu nodyn cyntaf yn y fileYn y
gwaelod y ffenestr Golygu, fe welwch destun y neges.
I fynd i'r gwall, rhybudd neu nodyn nesaf, dewiswch Rhedeg->Gwall/Rhybudd Nesaf
neu pwyswch F5. Os nad oes mwy o negeseuon yn y file, fe welwch y neges “Dim Mwy o Gwallau/Rhybuddion/Nodiadau” ar waelod y ffenestr Golygu. Dewiswch Rhedeg->Gwall/Rhybudd Nesaf neu pwyswch F5 i fynd i'r gwall, y rhybudd, neu'r nodyn yn y ffenestr nesaf file.
I lywio yn ôl i wall, rhybudd neu nodyn blaenorol, dewiswch
Rhedeg->Gwall/Rhybudd Blaenorol neu pwyswch Shift-F5.
6. I ddangos cymorth neges gwall am ddisgrifiad llawn o'r gwall, y rhybudd, neu'r nodyn:
Agorwch y log fformat testun file (cliciwch View Log) a chliciwch ddwywaith ar
y cod gwall 5 cymeriad neu cliciwch ar destun y neges a phwyswch F1.
Agorwch y log HTML file a chliciwch ar y cod gwall 5 cymeriad.
Yn y ffenestr Tcl, cliciwch y tab Negeseuon a chliciwch ar y 5 nod
cod gwall yn y golofn ID.
7. I groesbrofi o'r ffenestr cod ffynhonnell i rai eraill views, agor y view a dewiswch y darn o god. Gweler Croesbrobiad o'r Ffenestr Golygydd Testun, ar dudalen 246 am fanylion.
8. Pan fyddwch wedi cywiro'r holl wallau, dewiswch File->Cadw neu cliciwch yr eicon Cadw i gadw'r file.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

Gosod Dewisiadau Ffenestr Golygu
Gallwch addasu'r ffontiau a'r lliwiau a ddefnyddir mewn ffenestr Golygu Testun.
1. Dewiswch Opsiynau->Opsiynau Golygydd a naill ai Golygydd Synopsys neu Olygydd Allanol. Am ragor o wybodaeth am y golygydd allanol, gweler Defnyddio Golygydd Testun Allanol, ar dudalen 41.
2. Yna yn dibynnu ar y math o file rydych chi'n agor, gallwch chi osod y cefndir, lliw cystrawen, a dewisiadau ffont i'w defnyddio gyda'r golygydd testun.

Nodyn: Wedi hynny, y dewisiadau golygu testun a osodwch ar gyfer hyn file bydd yn berthnasol i bawb fileo hyn file math.

Gellir defnyddio'r ffenestr Golygu Testun i osod dewisiadau ar gyfer y prosiect files, ffynhonnell files (Verilog/VHDL), log files, Tcl files, cyfyngiad files, neu ragosodiad arall files o'r blwch deialog Opsiynau Golygydd.
3. Gallwch osod lliwiau cystrawen ar gyfer rhai opsiynau cystrawen cyffredin, fel allweddeiriau, llinynnau a sylwadau. Er enghraifftample yn y log file, gellir codio rhybuddion a gwallau â lliw er mwyn eu hadnabod yn hawdd.
Cliciwch yn y maes Blaendir neu Gefndir ar gyfer y gwrthrych cyfatebol yn y maes Lliwio Cystrawen i arddangos y palet lliw.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

Gallwch ddewis lliwiau sylfaenol neu ddiffinio lliwiau personol a'u hychwanegu at eich palet lliw personol. I ddewis y lliw rydych chi ei eisiau cliciwch ar Iawn.
4. I osod ffont a maint ffont ar gyfer y golygydd testun, defnyddiwch y dewislenni tynnu i lawr.
5. Ticiwch Cadw Tabiau i alluogi gosodiadau tab, yna gosodwch y bylchau rhwng y tabiau gan ddefnyddio'r saeth i fyny neu i lawr ar gyfer Maint y Tab.

LO 6. Cliciwch Iawn ar y ffurflen Dewisiadau Golygydd.
© 2014 Synopsys, Inc. 40

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

Defnyddio Golygydd Testun Allanol
Gallwch ddefnyddio golygydd testun allanol fel vi neu emacs yn lle'r golygydd testun adeiledig. Gwnewch y canlynol i alluogi golygydd testun allanol. Am wybodaeth am ddefnyddio'r golygydd testun adeiledig, gweler Golygu Ffynhonnell HDL. Files gyda'r Golygydd Testun Mewnol, ar dudalen 35.
1. Dewiswch Opsiynau->Opsiynau Golygydd a throwch yr opsiwn Golygydd Allanol ymlaen.
2. Dewiswch y golygydd allanol, gan ddefnyddio'r dull sy'n briodol i'ch system weithredu.
Os ydych chi'n gweithio ar blatfform Windows, cliciwch y botwm …(Pori)
a dewiswch y ffeil weithredadwy golygydd testun allanol.
O blatfform UNIX neu Linux ar gyfer golygydd testun sy'n creu ei hun
ffenestr, cliciwch y botwm … Pori a dewiswch y ffeil weithredadwy golygydd testun allanol.
O blatfform UNIX ar gyfer golygydd testun nad yw'n creu ei hun
ffenestr, peidiwch â defnyddio'r botwm … Pori. Yn lle hynny teipiwch xterm -e editor. Mae'r ffigur canlynol yn dangos VI wedi'i bennu fel y golygydd allanol.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gosod Ffynhonnell HDL Files

O blatfform Linux, ar gyfer golygydd testun nad yw'n creu ei hun
ffenestr, peidiwch â defnyddio'r botwm … Pori. Yn lle hynny, teipiwch gnome-terminal -x editor. I ddefnyddio emacs er enghraifftample, teipiwch gnome-terminal -x emacs.
Mae'r feddalwedd wedi'i phrofi gyda golygyddion testun emacs a vi.
3. Cliciwch OK.

Defnyddio Estyniadau Llyfrgell ar gyfer Llyfrgell Verilog Files
Gellir ychwanegu estyniadau llyfrgell at lyfrgell Verilog filewedi'u cynnwys yn eich dyluniad ar gyfer y prosiect. Pan fyddwch chi'n darparu llwybrau chwilio i'r cyfeiriaduron sy'n cynnwys llyfrgell Verilog files, gallwch chi nodi'r estyniadau llyfrgell newydd hyn yn ogystal â'r Verilog a SystemVerilog (.v a .sv) file estyniadau.
I wneud hyn:
1. Dewiswch y tab Verilog o'r panel Opsiynau Gweithredu.
2. Nodwch leoliadau Cyfeiriaduron y Llyfrgell ar gyfer llyfrgell Verilog filei'w cynnwys yn eich dyluniad ar gyfer y prosiect.
3. Nodwch yr Estyniadau Llyfrgell.
Gellir pennu unrhyw estyniadau llyfrgell, fel .av, .bv, .cv, .xxx, .va, .vas (gwahanwch estyniadau llyfrgell gyda bwlch).
Mae'r ffigur canlynol yn dangos i chi ble i nodi estyniadau'r llyfrgell yn y blwch deialog.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Ffynhonnell HDL Files

Pennod 3: Paratoi'r Mewnbwn

Y cyfwerth Tcl ar gyfer yr ex hwnample yw'r gorchymyn canlynol:
set_option -libext .av .bv .cv .dv .ev
Am fanylion, gweler libext, ar dudalen 57 yn y Cyfeirnod Gorchymyn.
4. Ar ôl i chi lunio'r dyluniad, gallwch wirio yn y log file bod y llyfrgell fileLlwythwyd a darllenwyd s gyda'r estyniadau hyn. Er enghraifftample:
@N: Rhedeg Compiler Verilog yn y modd SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Wrthi'n llwytho file C:dirlib1sub1.av o gyfeiriadur llyfrgell penodedig C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Wrthi'n llwytho file C:dirlib2sub2.bv o gyfeiriadur llyfrgell penodedig C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Wrthi'n llwytho file

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Defnyddio Ffynhonnell Iaith Gymysg Files

C:dirlib3sub3.cv o gyfeiriadur llyfrgell penodedig C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Wrthi'n llwytho file C:dirlib4sub4.dv o'r cyfeiriadur llyfrgell penodedig C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Wrthi'n llwytho file C:dirlib5sub5.ev o'r cyfeiriadur llyfrgell penodedig C:dirlib5 @I::”C:dirlib5sub5.ev” Gwiriad cystrawen Verilog yn llwyddiannus!

Defnyddio Ffynhonnell Iaith Gymysg Files
Gyda'r feddalwedd Synplify Pro, gallwch ddefnyddio cymysgedd o fewnbwn VHDL a Verilog files yn eich prosiect. Er enghraifftamples y VHDL a Verilog files, gweler y Llawlyfr Cyfeirio.
1. Cofiwch nad yw Verilog yn cefnogi porthladdoedd VHDL heb gyfyngiad ac yn sefydlu'r dyluniad iaith gymysg files yn unol â hynny.
2. Os ydych chi eisiau trefnu'r Verilog a'r VHDL filemewn ffolderi gwahanol, dewiswch Opsiynau->Prosiect View Dewisiadau a throi ymlaen y View Prosiect Files yn yr opsiwn Ffolderi.
Pan fyddwch chi'n ychwanegu'r filei'r prosiect, y Verilog a'r VHDL filemae s mewn ffolderi ar wahân yn y Prosiect view.
3. Pan fyddwch chi'n agor prosiect neu'n creu un newydd, ychwanegwch y Verilog a'r VHDL files fel a ganlyn:
Dewiswch y Prosiect->Ychwanegu Ffynhonnell File gorchymyn neu cliciwch ar Ychwanegu File botwm. Ar y ffurflen, gosodwch Fileo Math i HDL Files (*.vhd, *.vhdl, *.v). Dewiswch y Verilog a'r VHDL files rydych chi eu heisiau a'u hychwanegu at eich
prosiect. Cliciwch Iawn. Am fanylion am ychwanegu filei brosiect, gweler Gwneud Newidiadau i Brosiect, ar dudalen 62.
LO

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Defnyddio Ffynhonnell Iaith Gymysg Files

Pennod 3: Paratoi'r Mewnbwn

Mae'r filemae'r rhai a ychwanegoch chi wedi'u harddangos yn y Prosiect viewMae'r ffigur hwn yn dangos y filewedi'u trefnu mewn ffolderi ar wahân.
4. Pan fyddwch chi'n gosod opsiynau dyfais (botwm Opsiynau Gweithredu), nodwch y modiwl lefel uchaf. Am ragor o wybodaeth am osod opsiynau dyfais, gweler Gosod Opsiynau Gweithredu Synthesis Logic, ar dudalen 75.
Os mai Verilog yw'r modiwl lefel uchaf, cliciwch y tab Verilog a theipiwch y
enw'r modiwl lefel uchaf.
Os yw'r modiwl lefel uchaf yn VHDL, cliciwch y tab VHDL a theipiwch yr enw
o'r endid lefel uchaf. Os nad yw'r modiwl lefel uchaf wedi'i leoli yn y llyfrgell waith ddiofyn, rhaid i chi nodi'r llyfrgell lle gall y crynhoydd ddod o hyd i'r modiwl. Am wybodaeth ar sut i wneud hyn, gweler Panel VHDL, ar dudalen 200.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Defnyddio Ffynhonnell Iaith Gymysg Files

Rhaid i chi nodi'n benodol y modiwl lefel uchaf, oherwydd dyma'r man cychwyn y mae'r mapiwr yn cynhyrchu rhestr net gyfunedig ohono.
5. Dewiswch y tab Canlyniadau Gweithredu ar yr un ffurflen a dewiswch un fformat HDL allbwn ar gyfer yr allbwn. filea gynhyrchir gan y feddalwedd. Am ragor o wybodaeth am osod opsiynau dyfais, gweler Gosod Opsiynau Gweithredu Synthesis Logic, ar dudalen 75.
Ar gyfer rhestr net allbwn Verilog, dewiswch Ysgrifennu Rhestr Net Verilog. Ar gyfer rhestr net allbwn VHDL, dewiswch Ysgrifennu Rhestr Net VHDL. Gosodwch unrhyw opsiynau dyfais eraill a chliciwch ar Iawn.
Gallwch nawr syntheseiddio eich dyluniad. Mae'r feddalwedd yn darllen mewn fformatau cymysg o'r ffynhonnell. files ac yn cynhyrchu un srs file sy'n cael ei ddefnyddio ar gyfer synthesis.
6. Os byddwch chi'n dod ar draws problemau, gweler Datrys Problemau Dyluniadau Iaith Gymysg, ar dudalen 47 am wybodaeth ac awgrymiadau ychwanegol.
LO

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Defnyddio Ffynhonnell Iaith Gymysg Files

Pennod 3: Paratoi'r Mewnbwn

Datrys Problemau Dyluniadau Iaith Gymysg
Mae'r adran hon yn rhoi awgrymiadau ar ymdrin â sefyllfaoedd penodol a allai godi gyda dyluniadau iaith gymysg.

VHDL File Gorchymyn
Ar gyfer dyluniadau VHDL yn unig neu ddyluniadau cymysg lle nad yw'r lefel uchaf wedi'i nodi, mae'r offer synthesis FPGA yn aildrefnu'r VHDL yn awtomatig. files fel bod y pecynnau VHDL yn cael eu llunio yn y drefn gywir.
Fodd bynnag, os oes gennych ddyluniad cymysg-iaith lle rydych chi wedi nodi'r lefel uchaf, rhaid i chi nodi'r VHDL file archebu'r offeryn. Dim ond unwaith sydd angen i chi wneud hyn, trwy ddewis Rhedeg->Trefnu VHDL filegorchymyn s. Os na wnewch hyn, cewch neges gwall.

Signalau Byd-eang VHDL
Ar hyn o bryd, ni allwch gael signalau byd-eang VHDL mewn dyluniadau ieithoedd cymysg, oherwydd dim ond mewn dyluniadau VHDL yn unig y mae'r offeryn yn gweithredu'r signalau hyn.

Trosglwyddo Genereg Booleaidd VHDL i Baramedrau Verilog
Mae'r offeryn yn awgrymu blwch du ar gyfer cydran VHDL gyda generigau Booleaidd, os yw'r gydran honno wedi'i chreu mewn dyluniad Verilog. Mae hyn oherwydd nad yw Verilog yn adnabod mathau data Booleaidd, felly rhaid cynrychioli'r gwerth Booleaidd yn gywir. Os yw gwerth y generig Booleaidd VHDL yn WIR a bod llythrennol Verilog wedi'i gynrychioli gan 1, mae'r crynhoydd Verilog yn dehongli hyn fel blwch du.
Er mwyn osgoi casglu blwch du, rhaid i'r llythrennol Verilog ar gyfer y generig Booleaidd VHDL wedi'i osod i WIR fod yn 1'b1, nid 1. Yn yr un modd, os yw'r generig Booleaidd VHDL yn FALSE, rhaid i'r llythrennol Verilog cyfatebol fod yn 1'b0, nid 0. Yr enghraifft ganlynolampMae le yn dangos sut i gynrychioli generigau Booleaidd fel eu bod yn pasio'r ffin VHDL-Verilog yn gywir, heb awgrymu blwch du.

Datganiad Endid VHDL

Enghraifft Verilog

Mae'r endid abc yn Generig (
Nifer_Bitiau Rhannwch_Bit );

: cyfanrif : boolaidd

:= 0; := Gau;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Defnyddio Ffynhonnell Iaith Gymysg Files

Pasio Generigau VHDL Heb Gynigio Blwch Du
Yn yr achos lle mae paramedr cydran Verilog, (er enghraifftampOs nad yw le [0:0] RSR = 1'b0) yn cyd-fynd â maint y gydran VHDL gyfatebol generig (RSR : integer := 0), mae'r offeryn yn awgrymu blwch du.
Gallwch chi weithio o amgylch hyn drwy gael gwared ar y nodiant lled bws o [0:0] yn y Verilog. files. Sylwch fod yn rhaid i chi ddefnyddio generig VHDL o fath cyfanrif oherwydd nad yw'r mathau eraill yn caniatáu i'r gydran Verilog rwymo'n briodol.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Defnyddio'r Cyfieithydd Cynyddrannol

Pennod 3: Paratoi'r Mewnbwn

Defnyddio'r Cyfieithydd Cynyddrannol
Defnyddiwch y llif Cyfieithydd Cynyddrannol i leihau amser rhedeg y cyfieithydd yn sylweddol ar gyfer dyluniadau mawr. Mae'r feddalwedd yn ailgyfieithu dim ond perthnasol files pan wneir newid dyluniad ac yn ailddefnyddio cronfa ddata'r crynhoydd. Mae'r crynhoydd yn adfywio'r SRS file ar gyfer y modiwl yr effeithir arno a'r modiwl rhiant uniongyrchol yn unig.
I redeg y llif hwn, perfformiwch y canlynol:
1. Ychwanegwch y Verilog neu'r VHDL files ar gyfer y dyluniad.
2. Galluogwch yr opsiwn Cyfieithu Cynyddrannol o'r tab Verilog neu VHDL yn y panel Opsiynau Gweithredu.
SRS file yn cael ei greu ar gyfer pob modiwl dylunio yn y cyfeiriadur synwork.

3. Rhedeg y crynhoydd am y tro cyntaf.
4. Os gwnaed newid dyluniad, ail-redeg y crynhoydd.
Mae'r crynhoydd yn dadansoddi'r gronfa ddata ac yn penderfynu a yw'r SRS files yn gyfredol, yna dim ond modiwlau sydd wedi newid a'r modiwlau rhiant uniongyrchol sy'n cael eu hail-greu. Gall hyn helpu i wella amser rhedeg y dyluniad.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Defnyddio'r Cyfieithydd Cynyddrannol

Cyfyngiadau
Nid yw'r crynhoydd cynyddrannol yn cefnogi:
· Ffurfweddu filewedi'u cynnwys naill ai yn y llif Verilog neu VHDL · Llifau HDL cymysg · Dyluniadau gyda chyfeirnodi traws-fodiwl (XMR)

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Defnyddio'r Llif Verilog Strwythurol

Pennod 3: Paratoi'r Mewnbwn

Defnyddio'r Llif Verilog Strwythurol
Mae'r offeryn synthesis yn derbyn Verilog strwythurol files fel mewnbwn ar gyfer eich prosiect dylunio. Mae'r crynhoydd Verilog strwythurol yn perfformio gwiriadau semantig cystrawen gan ddefnyddio ei ddadansoddydd pwysau ysgafn i wella amser rhedeg. Nid yw'r crynhoydd hwn yn perfformio echdynnu caledwedd cymhleth na gweithrediadau optimeiddio RTL, felly, mae'r feddalwedd yn rhedeg crynhoad cyflym o'r Verilog strwythurol. files. Gall y feddalwedd ddarllen y Verilog strwythurol a gynhyrchwyd hyn files, os ydynt yn cynnwys:
· Enghraifftiau o gyntefigion technoleg
· Datganiadau neilltuo syml
· Priodoleddau a bennir yn Verilog 2001 a fformatau hŷn
· Rhaid nodi pob adeiladwaith, ac eithrio priodoleddau, ar fformat Verilog 95
I ddefnyddio mewnbwn Verilog strwythurol files:
1. Rhaid i chi nodi'r Verilog strwythurol filei'w cynnwys yn eich dyluniad. I wneud hyn, ychwanegwch y file i'r prosiect gan ddefnyddio un o'r dulliau canlynol:
Prosiect->Ychwanegu Ffynhonnell File neu'r Ychwanegu File botwm yn y Prosiect view Gorchymyn Tcl: add_file -strwythurwr fileEnw
Dim ond Verilog strwythurol y gall y llif hwn ei gynnwys files neu HDL cymysg files (Verilog/VHDL/EDF/SRS) ynghyd â rhestr net Verilog strwythurol files. Fodd bynnag, ni chefnogir achosion Verilog/VHDL/EDF/SRS o fewn modiwl Verilog strwythurol.
2. Y Verilog strwythurol fileyn cael eu hychwanegu at y ffolder Verilog Structural yn y Prosiect viewGallwch hefyd ychwanegu files i'r cyfeiriadur hwn, pan fyddwch chi'n gwneud y canlynol:
Dewiswch y Verilog strwythurol fileCliciwch ar y dde a dewiswch File Dewisiadau. Dewiswch Verilog Strwythurol o'r File Teipiwch y gwymplen.
3. Rhedeg synthesis.
Mae'r offeryn synthesis yn cynhyrchu rhestr net vm neu edf file yn dibynnu ar y dechnoleg a bennir. Mae'r broses hon yn debyg i'r llif synthesis rhagosodedig.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Defnyddio'r Llif Verilog Strwythurol

Cyfyngiadau
Nid yw cyfyngiadau llif strwythurol Verilog yn cefnogi'r canlynol:
· Achosion RTL ar gyfer unrhyw rai eraill file mathau · Llifau rheoli prosiectau hierarchaidd (HPM) · Aseiniadau cymhleth · Moddau a switshis penodol i'r crynhoydd

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gweithio gyda Chyfyngiad Files

Pennod 3: Paratoi'r Mewnbwn

Gweithio gyda Chyfyngiad Files
Cyfyngiad files yn destun files sy'n cael eu cynhyrchu'n awtomatig gan y rhyngwyneb SCOPE (gweler Nodi Cyfyngiadau SCOPE, ar dudalen 119), neu rydych chi'n eu creu â llaw gyda golygydd testun. Maent yn cynnwys gorchmynion neu briodoleddau Tcl sy'n cyfyngu ar y rhediad synthesis. Fel arall, gallwch chi osod cyfyngiadau yn y cod ffynhonnell, ond nid dyma'r dull a ffefrir.
Mae'r adran hon yn cynnwys gwybodaeth am
· Pryd i Ddefnyddio Cyfyngiad Filedros y Cod Ffynhonnell, ar dudalen 53
· Defnyddio Golygydd Testun ar gyfer Cyfyngiad Files (Etifeddiaeth), ar dudalen 54
· Canllawiau Cystrawen Tcl ar gyfer Cyfyngiad Files, ar dudalen 55
· Cyfyngiad Gwirio Files, ar dudalen 56
· Am fanylion am yr adroddiad hwn, gweler Adroddiad Gwirio Cyfyngiadau, ar
tudalen 270 o'r Llawlyfr Cyfeirio, ar dudalen 56

Pryd i Ddefnyddio Cyfyngiad Filedros y Cod Ffynhonnell
Gallwch ychwanegu cyfyngiadau mewn cyfyngiad files (a gynhyrchwyd gan ryngwyneb SCOPE neu a nodwyd mewn golygydd testun) neu yn y cod ffynhonnell. Yn gyffredinol, mae'n well defnyddio cyfyngiad files, oherwydd does dim rhaid i chi ail-grynhoi er mwyn i'r cyfyngiadau ddod i rym. Mae hefyd yn gwneud eich cod ffynhonnell yn fwy cludadwy. Gweler Defnyddio'r Golygydd SCOPE, ar dudalen 112 am ragor o wybodaeth.
Fodd bynnag, os oes gennych gyfyngiadau amseru blwch du fel syn_tco, syn_tpd, a syn_tsu, rhaid i chi eu nodi fel cyfarwyddebau yn y cod ffynhonnell. Yn wahanol i briodoleddau, dim ond at y cod ffynhonnell y gellir ychwanegu cyfarwyddebau, nid at gyfyngiad. files. Gweler Nodi Priodoleddau a Chyfarwyddebau, ar dudalen 90 am ragor o wybodaeth am ychwanegu cyfarwyddebau at god ffynhonnell.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gweithio gyda Chyfyngiad Files

Defnyddio Golygydd Testun ar gyfer Cyfyngiad Files (Etifeddiaeth)
Gallwch ddefnyddio'r golygydd Legacy SCOPE ar gyfer y cyfyngiad SDC files wedi'u creu cyn fersiwn rhyddhau G-2012.09. Fodd bynnag, argymhellir eich bod yn cyfieithu eich SDC files i FDC files i alluogi'r fersiwn ddiweddaraf o'r golygydd SCOPE ac i ddefnyddio'r driniaeth cyfyngiadau amseru gwell yn yr offeryn.
Os dewiswch ddefnyddio'r golygydd SCOPE etifeddol, mae'r adran hon yn dangos i chi sut i greu cyfyngiad Tcl â llaw. fileMae'r feddalwedd yn creu hyn yn awtomatig file os ydych chi'n defnyddio'r golygydd SCOPE etifeddol i nodi'r cyfyngiadau. Y cyfyngiad Tcl file dim ond cyfyngiadau amseru cyffredinol sydd ynddo. Rhaid nodi cyfyngiadau blwch du yn y cod ffynhonnell. Am wybodaeth ychwanegol, gweler Pryd i Ddefnyddio Cyfyngiad Files dros y Cod Ffynhonnell, ar dudalen 53.
1. agored a file ar gyfer golygu.
Gwnewch yn siŵr eich bod wedi cau'r ffenestr SCOPE, neu gallech
trosysgrifennu cyfyngiadau blaenorol.
I greu newydd file, dewis File->Newydd, a dewiswch y Cyfyngiad File
opsiwn (SCOPE). Teipiwch enw ar gyfer y file a chliciwch OK.
I olygu un sy'n bodoli eisoes file, dewis File->Agor, gosodwch y Files o hidlo Math i
Cyfyngiad Files (sdc) ac agor y file ti eisiau.
2. Dilynwch y canllawiau cystrawen yng Nghanllawiau Cystrawen Tcl ar gyfer Cyfyngiad Files, ar dudalen 55.
3. Nodwch y cyfyngiadau amseru sydd eu hangen arnoch. Am y cystrawen, gweler y Llawlyfr Cyfeirio. Os oes gennych gyfyngiadau amseru blwch du, rhaid i chi eu nodi yn y cod ffynhonnell.
4. Gallwch hefyd ychwanegu priodoleddau penodol i'r gwerthwr yn y cyfyngiad file gan ddefnyddio define_attribute. Gweler Nodi Priodoleddau yn y Cyfyngiadau File, ar dudalen 97 am ragor o wybodaeth.
5. Arbedwch y file.
6. Ychwanegwch y file i'r prosiect fel y disgrifir yn Gwneud Newidiadau i Brosiect, ar dudalen 62, a rhedeg synthesis.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gweithio gyda Chyfyngiad Files

Pennod 3: Paratoi'r Mewnbwn

Canllawiau Cystrawen Tcl ar gyfer Cyfyngiad Files
Mae'r adran hon yn ymdrin â chanllawiau cyffredinol ar gyfer defnyddio Tcl ar gyfer cyfyngu files:
· Mae Tcl yn sensitif i fach-lythrennau.
· Ar gyfer enwi gwrthrychau: Rhaid i enw'r gwrthrych gyd-fynd â'r enw yn y cod HDL. Amgaewch enwau enghreifftiau a phorthladdoedd o fewn curlcromfachau y { }. Peidiwch â defnyddio bylchau mewn enwau. Defnyddiwch y dot (.) i wahanu enwau hierarchaidd. Mewn modiwlau Verilog, defnyddiwch y cystrawen ganlynol er enghraifft, porthladd, a
enwau rhwyd:
v:cell [rhagddodiad:]enwgwrthrych
Lle mae cell yn enw'r endid dylunio, mae prefix yn rhagddodiad i nodi gwrthrychau gyda'r un enw, mae objectName yn llwybr enghraifft gyda'r gwahanydd dot (.). Gall y rhagddodiad fod yn unrhyw un o'r canlynol:

Rhagddodiad (Llythrennau bach) i: p: b: n:

Enwau Enghraifft Gwrthrych Enwau porthladdoedd (porthladd cyfan) Sleisen bit o borthladd Enwau rhwyd

Mewn modiwlau VHDL, defnyddiwch y cystrawen ganlynol er enghraifft, porthladd, a net
enwau mewn modiwlau VHDL:
v:cell [.view] [rhagddodiad:]enwgwrthrych
Lle mae v: yn ei nodi fel view gwrthrych, lib yw enw'r llyfrgell, cell yw enw'r endid dylunio, view yn enw ar gyfer y bensaernïaeth, mae rhagddodiad yn rhagddodiad i nodi gwrthrychau gyda'r un enw, ac mae enw gwrthrych yn llwybr enghraifft gyda'r gwahanydd dot (.). View dim ond os oes mwy nag un bensaernïaeth ar gyfer y dyluniad y mae ei angen. Gweler y tabl uchod am ragddodiaid gwrthrychau.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 3: Paratoi'r Mewnbwn

Gweithio gyda Chyfyngiad Files

· Mae nod-gerdd gwyllt sy'n cyfateb i enwau yn * (mae seren yn cyfateb i unrhyw nifer o
nodau) a ? (mae marc cwestiwn yn cyfateb i un nod). Nid yw'r nodau hyn yn cyfateb i ddotiau a ddefnyddir fel gwahanyddion hierarchaeth. Er enghraifftample, mae'r llinyn canlynol yn nodi pob darn o'r enghraifft statereg yn y modiwl statemod:
i:mod cyflwr.cofrestriad cyflwr[*]

Cyfyngiad Gwirio Files
Gallwch wirio cystrawen a gwybodaeth berthnasol arall ar eich cyfyngiad filegan ddefnyddio'r gorchymyn Gwirio Cyfyngiadau. I gynhyrchu adroddiad cyfyngiadau, gwnewch y canlynol:
1. Creu cyfyngiad file a'i ychwanegu at eich prosiect.
2. Dewiswch Rhedeg->Gwirio Cyfyngiadau.
Mae'r gorchymyn hwn yn cynhyrchu adroddiad sy'n gwirio cystrawen a chymhwysedd y cyfyngiadau amseru yn y cyfyngiad synthesis FPGA. files ar gyfer eich prosiect. Mae'r adroddiad wedi'i ysgrifennu i'r projectName_cck.rpt file ac yn rhestru'r wybodaeth ganlynol:
Cyfyngiadau nad ydynt yn cael eu cymhwyso Cyfyngiadau sy'n ddilys ac yn berthnasol i'r dyluniad Ehangu cerdyn gwyllt ar y cyfyngiadau Cyfyngiadau ar wrthrychau nad ydynt yn bodoli
Am fanylion am yr adroddiad hwn, gweler Adroddiad Gwirio Cyfyngiadau, ar dudalen 270 o'r Llawlyfr Cyfeirio.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

PENNOD 4
Sefydlu Prosiect Synthesis Rhesymeg
Pan fyddwch chi'n syntheseiddio dyluniad gyda'r offer synthesis FPGA Synopsys, rhaid i chi sefydlu prosiect ar gyfer eich dyluniad. Mae'r canlynol yn disgrifio'r gweithdrefnau ar gyfer sefydlu prosiect ar gyfer synthesis rhesymeg:
· Sefydlu Prosiect Files, ar dudalen 58 · Rheoli Prosiect File Hierarchaeth, ar dudalen 66 · Gosod Gweithrediadau, ar dudalen 72 · Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 · Nodi Priodoleddau a Chyfarwyddebau, ar dudalen 90 · Chwilio Files, ar dudalen 98 · Archifo Filea Phrosiectau, ar dudalen 101

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Prosiect Files

Sefydlu Prosiect Files
Mae'r adran hon yn disgrifio hanfodion sut i sefydlu a rheoli prosiect file ar gyfer eich dyluniad, gan gynnwys y wybodaeth ganlynol:
· Creu Prosiect File, ar dudalen 58 · Agor Prosiect Sy'n Bresennol File, ar dudalen 61 · Gwneud Newidiadau i Brosiect, ar dudalen 62 · Gosod Prosiect View Dewisiadau Arddangos, ar dudalen 63 · Diweddaru Verilog Cynnwys Llwybrau mewn Prosiect Hŷn Files, ar dudalen 65
Ar gyfer cyn-gariad penodolample ar sefydlu prosiect file, cyfeiriwch at y tiwtorial ar gyfer yr offeryn rydych chi'n ei ddefnyddio.

Creu Prosiect File
Rhaid i chi sefydlu prosiect file ar gyfer pob prosiect. Mae prosiect yn cynnwys y data sydd ei angen ar gyfer dyluniad penodol: y rhestr o ffynonellau files, y canlyniadau synthesis file, a gosodiadau opsiynau eich dyfais. Mae'r weithdrefn ganlynol yn dangos i chi sut i sefydlu prosiect file gan ddefnyddio gorchmynion unigol.
1. Dechreuwch drwy ddewis un o'r canlynol: File->Adeiladu Prosiect, File->Agor y Prosiect, neu'r eicon P. Cliciwch ar Brosiect Newydd.
Mae ffenestr y Prosiect yn dangos prosiect newydd. Cliciwch ar y botwm Ychwanegu File botwm, pwyswch F4, neu dewiswch y Prosiect->Ychwanegu Ffynhonnell File gorchymyn. Ychwanegu FileMae blwch deialog s i Brosiect yn agor.
2. Ychwanegu'r ffynhonnell files i'r prosiect.
Gwnewch yn siŵr bod y maes Edrych yn ar frig y ffurflen yn pwyntio i'r dde
cyfeiriadur. Y filemae s wedi'u rhestru yn y blwch. Os na welwch y files, gwiriwch fod y FileMae'r maes Math wedi'i osod i arddangos y cywir file math. Os oes gennych fewnbwn cymysg files, dilynwch y weithdrefn a ddisgrifir yn Defnyddio Ffynhonnell Iaith Gymysg Files, ar dudalen 44.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Sefydlu Prosiect Files

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

I ychwanegu'r holl files yn y cyfeiriadur ar unwaith, cliciwch y botwm Ychwanegu Popeth ar
ochr dde'r ffurflen. I ychwanegu fileyn unigol, cliciwch ar y file yn y rhestr ac yna cliciwch y botwm Ychwanegu, neu cliciwch ddwywaith ar y file enw.
Gallwch chi ychwanegu'r holl files yn y cyfeiriadur ac yna dileu'r rhai nad oes eu hangen arnoch gyda'r botwm Dileu.
Os ydych chi'n ychwanegu VHDL files, dewiswch y llyfrgell briodol o'r ddewislen naidlen Llyfrgell VHDL. Mae'r llyfrgell a ddewiswch yn cael ei chymhwyso i bob VHDL files pan gliciwch ar Iawn yn y blwch deialog.
Mae ffenestr eich prosiect yn arddangos prosiect newydd fileOs cliciwch ar yr arwydd plws wrth ymyl y prosiect a'i ehangu, fe welwch y canlynol:
Ffolder (dau ffolder ar gyfer dyluniadau iaith gymysg) gyda'r ffynhonnell files.
Os yw eich fileOs nad ydynt mewn ffolder o dan gyfeiriadur y prosiect, gallwch osod y dewis hwn drwy ddewis Opsiynau->Prosiect View Dewisiadau a gwirio'r View prosiect files yn y blwch ffolderi. Mae hyn yn gwahanu un math o file o un arall yn y Prosiect view trwy eu rhoi mewn ffolderi ar wahân.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Prosiect Files

Y gweithrediad, o'r enw rev_1 yn ddiofyn. Gweithrediadau yw
diwygiadau o'ch dyluniad yng nghyd-destun y feddalwedd synthesis, ac nid ydynt yn disodli meddalwedd a phrosesau rheoli cod ffynhonnell allanol. Mae gweithrediadau lluosog yn caniatáu ichi addasu opsiynau dyfeisiau a synthesis i archwilio opsiynau dylunio. Gallwch gael gweithrediadau lluosog yn Synplify Pro. Mae gan bob gweithrediad ei opsiynau synthesis a dyfeisiau ei hun a'i opsiynau prosiect ei hun. files.

3. Ychwanegwch unrhyw lyfrgelloedd sydd eu hangen arnoch, gan ddefnyddio'r dull a ddisgrifiwyd yn y cam blaenorol i ychwanegu'r llyfrgell Verilog neu VHDL file.
Ar gyfer llyfrgelloedd sy'n benodol i werthwyr, ychwanegwch y llyfrgell briodol file i'r
prosiect. Sylwch fod y llyfrgelloedd yn cael eu llwytho'n awtomatig i rai teuluoedd ac nad oes angen i chi eu hychwanegu'n benodol at y prosiect file.
I ychwanegu llyfrgell becynnau VHDL trydydd parti, ychwanegwch y .vhd priodol file i'r dyluniad, fel y disgrifiwyd yng ngham 2. Cliciwch ar y dde file yn y Prosiect view a dewis File Dewisiadau, neu dewiswch Brosiect-> Gosod llyfrgell VHDL. Nodwch enw llyfrgell sy'n gydnaws â'r efelychwyr. Er enghraifftample, MYLIB. Gwnewch yn siŵr bod y llyfrgell becynnau hon cyn y dyluniad lefel uchaf yn y rhestr o files yn y Prosiect view.
Am wybodaeth am osod Verilog a VHDL file opsiynau, gweler Gosod Opsiynau Verilog a VHDL, ar dudalen 84. Gallwch hefyd osod y rhain file opsiynau yn ddiweddarach, cyn rhedeg synthesis.
Am wybodaeth ychwanegol sy'n benodol i werthwyr am ddefnyddio llyfrgelloedd macro gwerthwyr a black bLoOxes, gweler Optimeiddio ar gyfer Dyluniadau Microsemi, ar dudalen 487.
Ar gyfer cydrannau technoleg generig, gallwch naill ai ychwanegu'r
llyfrgell Verilog annibynnol ar dechnoleg a gyflenwir gyda'r feddalwedd

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Sefydlu Prosiect Files

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

(install_dir/lib/generic_ technology/gtech.v) i'ch dyluniad, neu ychwanegwch eich llyfrgell gydrannau generig eich hun. Peidiwch â defnyddio'r ddau gyda'i gilydd gan y gallai fod gwrthdaro.
4. Gwirio file trefn yn y Prosiect view. File mae trefn yn arbennig o bwysig ar gyfer VHDL files.
Ar gyfer VHDL files, gallwch chi archebu'r yn awtomatig files gan
dewis Rhedeg->Trefnu VHDL Files. Fel arall, symudwch y â llaw files yn y Prosiect viewPecyn fileRhaid i s fod yn gyntaf ar y rhestr oherwydd eu bod yn cael eu llunio cyn iddynt gael eu defnyddio. Os oes gennych flociau dylunio wedi'u gwasgaru dros lawer files, gwnewch yn siŵr bod gennych y canlynol file gorchymyn: y file rhaid i'r endid sy'n cynnwys fod yn gyntaf, ac yna'r bensaernïaeth file, ac yn olaf y file gyda'r cyfluniad.
Yn y Prosiect view, gwiriwch fod yr olaf file yn y Prosiect view yw'r
ffynhonnell lefel uchaf fileFel arall, gallwch nodi'r lefel uchaf file pan fyddwch chi'n gosod opsiynau'r ddyfais.
5. Dewiswch File->Cadw, teipiwch enw ar gyfer y prosiect, a chliciwch ar Gadw. Mae ffenestr y Prosiect yn adlewyrchu eich newidiadau.
6. I gau prosiect file, dewiswch y botwm Cau Prosiect neu File->Cau'r Prosiect.

Agor Prosiect sy'n Bodoli File
Mae dwy ffordd i agor prosiect file: y Prosiect Agored a'r generig File -> Gorchymyn agored.
1. Os yw'r prosiect rydych chi am ei agor yn un rydych chi wedi gweithio arno'n ddiweddar, gallwch chi ei ddewis yn uniongyrchol: File->Prosiectau Diweddar->Enw'r prosiect.
2. Defnyddiwch un o'r dulliau canlynol i agor unrhyw brosiect file:

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Prosiect Files

Gorchymyn Prosiect Agored

File-> Gorchymyn Agored

Dewiswch File->Agor y Prosiect, cliciwch y botwm Agor y Prosiect ar ochr chwith ffenestr y Prosiect, neu cliciwch yr eicon P.
I agor prosiect diweddar, cliciwch ddwywaith arno o'r rhestr o brosiectau diweddar.
Fel arall, cliciwch y botwm Prosiect Presennol i agor y blwch deialog Agor a dewis y prosiect.

Dewiswch File-> Agored.
Nodwch y cyfeiriadur cywir yn y maes Chwilio Yn:.
Gosod File o Fath i Brosiect Files (*.prj). Mae'r blwch yn rhestru'r prosiect files.
Cliciwch ddwywaith ar y prosiect rydych chi am ei agor.

Mae'r prosiect yn agor yn ffenestr y Prosiect.

Gwneud Newidiadau i Brosiect
Fel arfer, rydych chi'n ychwanegu, dileu neu ddisodli files.
1. I ychwanegu ffynhonnell neu gyfyngiad filei brosiect, dewiswch Ychwanegu Filebotwm s neu Brosiect->Ychwanegu Ffynhonnell File i agor y Dewis Filei'r blwch deialog Ychwanegu at y Prosiect. Gweler Creu Prosiect File, ar dudalen 58 am fanylion.
2. I ddileu a file o brosiect, cliciwch ar file yn ffenestr y Prosiect, a gwasgwch yr allwedd Dileu.
3. I gymryd lle file mewn prosiect,
Dewiswch y file rydych chi am newid yn ffenestr y Prosiect.
Cliciwch ar y Newid File botwm, neu dewiswch Prosiect->Newid File.
Yn y Ffynhonnell File blwch deialog sy'n agor, gosodwch Edrychwch I Mewn i'r cyfeiriadur
lle mae'r newydd file wedi'i leoli. Y newydd file rhaid iddo fod o'r un math â'r file rydych chi am ei ddisodli.
Os nad ydych chi'n gweld eich file wedi'i restru, dewiswch y math o file sydd ei angen arnoch chi o
yr Files o faes Math.
Cliciwch ddwywaith ar y file. Y newydd file yn disodli'r hen un yn y prosiect
rhestr. LO
4. I nodi sut mae'r prosiect files wedi'u cadw yn y prosiect, cliciwch ar y dde ar a file yn y Prosiect view a dewis File Dewisiadau. Gosodwch y Cadw File opsiwn i naill ai Perthynol i'r Prosiect neu Lwybr Absoliwt.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Sefydlu Prosiect Files

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

5. I wirio'r amser stamp ar a file, cliciwch ar y dde ar a file yn y Prosiect view a dewis File Dewisiadau. Gwiriwch yr amser y mae'r file addaswyd ddiwethaf. Cliciwch Iawn.

Gosod Prosiect View Dewisiadau Arddangos
Gallwch addasu trefniadaeth ac arddangosfa'r prosiect files. 1. Dewiswch Opsiynau->Prosiect View Dewisiadau. Y Prosiect View Mae'r ffurflen opsiynau yn agor.

2. Trefnu gwahanol fathau o fewnbwn filemewn ffolderi ar wahân, gwiriwch View Prosiect Files mewn Ffolderi.
Mae ticio'r opsiwn hwn yn creu ffolderi ar wahân yn y Prosiect view ar gyfer cyfyngiad files a ffynhonnell files.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Prosiect Files

3. Rheolaeth file arddangos gyda'r canlynol:
Dangoswch yr holl bethau'n awtomatig files, drwy dicio Dangos Llyfrgell y Prosiect. Os
mae hyn heb ei wirio, y Prosiect view ddim yn arddangos files nes i chi glicio ar y symbol plws ac ehangu'r files mewn ffolder.
Ticiwch un o'r blychau yn y Prosiect File Adran Arddangos Enwau'r
ffurflen i benderfynu sut fileenwau yn cael eu harddangos. Gallwch chi arddangos y fileenw, y llwybr cymharol, neu'r llwybr absoliwt.
4. I view prosiect files mewn ffolderi personol wedi'u haddasu, gwiriwch View Prosiect Files mewn Ffolderi Personol. Am ragor o wybodaeth, gweler Creu Ffolderi Personol, ar dudalen 66. Dim ond os oes sawl math mewn ffolder personol y dangosir ffolderi math.

Ffolderi Personol
© 2014 Synopsys, Inc. 64

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Sefydlu Prosiect Files

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

5. Agor mwy nag un gweithrediad yn yr un Prosiect view, ticiwch Caniatáu Agor Prosiectau Lluosog.
Prosiect 1

Prosiect 2

6. Rheoli'r allbwn file arddangos gyda'r canlynol:
Gwiriwch y Dangos Popeth Files yn y blwch Cyfeiriadur Canlyniadau i arddangos yr holl allbwn
filea gynhyrchir ar ôl synthesis.
Newid allbwn file trefniadaeth drwy glicio yn un o'r bariau pennawd
yn y Canlyniadau Gweithredu viewGallwch chi grwpio'r files yn ôl math neu eu trefnu yn ôl y dyddiad y cawsant eu haddasu ddiwethaf.
7. I view file gwybodaeth, dewiswch y file yn y Prosiect view, cliciwch ar y dde, a dewiswch File Dewisiadau. Er enghraifftample, gallwch wirio'r dyddiad a file ei addasu.
Diweddaru Verilog Cynnwys Llwybrau mewn Prosiect Hŷn Files
Os oes gennych chi brosiect file wedi'i greu gyda fersiwn hŷn o'r feddalwedd (cyn 8.1), mae'r Verilog yn cynnwys llwybrau yn hyn file yn gymharol â'r cyfeiriadur canlyniadau neu'r ffynhonnell file gyda'r datganiadau `cynnwys. Mewn datganiadau ar ôl 8.1, y prosiect file `mae llwybrau cynnwys yn gymharol â'r prosiect file yn unig. Nid yw'r rhyngwyneb defnyddiwr rhyngwynebol yn y datganiadau mwy diweddar yn uwchraddio'r prj hŷn yn awtomatig. files i gydymffurfio â'r rheolau newydd. I uwchraddio a defnyddio'r hen brosiect file, gwnewch un o'r canlynol:
· Golygu'r prj â llaw file mewn golygydd testun ac ychwanegu'r canlynol ar y
llinell cyn pob set_option -include_path:
set_option -project_relative_includes 1
· Dechreuwch brosiect newydd gyda fersiwn mwy newydd o'r feddalwedd a dileu'r
hen brosiect. Bydd hyn yn gwneud y prj newydd file ufuddhau i'r rheol newydd lle mae cynnwys yn gymharol â'r prj file.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Rheoli Prosiect File Hierarchaeth

Rheoli Prosiect File Hierarchaeth
Mae'r adrannau canlynol yn disgrifio sut y gallwch greu a rheoli ffolderi wedi'u haddasu a files yn y Prosiect view:
· Creu Ffolderi Personol · Trin Ffolderi Prosiect Personol · Trin Ffolderi Personol Files

Creu Ffolderi Personol
Gallwch greu ffolderi rhesymegol ac addasu filemewn gwahanol grwpiau hierarchaeth o fewn eich Prosiect viewGellir nodi'r ffolderi hyn gydag unrhyw enw neu lefel hierarchaeth. Er enghraifftample, gallwch chi gydweddu eich system weithredu yn fympwyol file strwythur neu hierarchaeth rhesymeg HDL. Mae ffolderi personol yn cael eu gwahaniaethu gan eu lliw glas.

Mae sawl ffordd o greu ffolderi personol ac yna ychwanegu fileiddyn nhw mewn prosiect. Defnyddiwch un o'r dulliau canlynol:

1. Cliciwch ar y dde ar brosiect file neu ffolder personol arall a dewiswch Ychwanegu Ffolder o'r ddewislen naidlen. Yna perfformiwch unrhyw un o'r canlynol file gweithrediadau:

Mae clic dde yn dangos felly

ar hynny

fyioleuoLcrOafnileesitahnedr

dewis dewis

Gosod mewn Ffolder. Is-ddewislen ffolder sy'n bodoli eisoes neu greu

ffolder newydd.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Rheoli Prosiect File Hierarchaeth

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Nodwch y gallwch chi enwi'r ffolder yn fympwyol, fodd bynnag peidiwch â defnyddio'r cymeriad (/) oherwydd mae hwn yn symbol gwahanu hierarchaeth.
I ailenwi ffolder, cliciwch ar y dde ar y ffolder a dewiswch Ailenwi o
y ddewislen naidlen. Mae'r blwch deialog Ail-enwi Ffolder yn ymddangos; nodwch enw newydd.
2. Defnyddiwch yr Ychwanegu Files i flwch deialog Prosiect i ychwanegu cynnwys cyfan hierarchaeth ffolderi, a gosod yn ddewisol files i mewn i ffolderi personol sy'n cyfateb i hierarchaethau ffolderi'r OS a restrir yn yr arddangosfa blwch deialog.

I wneud hyn, dewiswch Ychwanegu File botwm yn y Prosiect view.
Dewiswch unrhyw ffolderi gofynnol fel dsp o'r blwch deialog, yna
cliciwch y botwm Ychwanegu. Mae hyn yn gosod yr holl files o'r hierarchaeth dsp i'r ffolder personol rydych chi newydd ei greu.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Rheoli Prosiect File Hierarchaeth

I osod y files i mewn i ffolderi personol sy'n cyfateb i
hierarchaeth ffolderi'r System Weithredu, gwiriwch yr opsiwn o'r enw Ychwanegu Files i Ffolderi Personol ar y blwch deialog.
Yn ddiofyn, mae enw'r ffolder personol yr un enw â'r ffolder
yn cynnwys files neu ffolder i'w hychwanegu at y prosiect. Fodd bynnag, gallwch addasu sut mae ffolderi'n cael eu henwi, trwy glicio ar y botwm Opsiwn Ffolderi. Dangosir y blwch deialog canlynol.

I ddefnyddio:
Dim ond y ffolder sy'n cynnwys files ar gyfer enw'r ffolder, cliciwch ar Defnyddio OS
Enw'r Ffolder.
Enw'r llwybr i'r ffolder a ddewiswyd i bennu lefel y
hierarchaeth wedi'i hadlewyrchu ar gyfer llwybr y ffolder personol.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Rheoli Prosiect File Hierarchaeth

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

3. Gallwch lusgo a gollwng files a ffolderi o gymhwysiad OS Explorer i'r Prosiect viewMae'r nodwedd hon ar gael ar benbyrddau Windows a Linux sy'n rhedeg KDE.
Pan fyddwch chi'n llusgo a gollwng file, caiff ei ychwanegu at y prosiect ar unwaith.
Os nad oes prosiect ar agor, mae'r feddalwedd yn creu prosiect.
Pan fyddwch chi'n llusgo a gollwng file dros ffolder, bydd yn cael ei osod yn hynny
ffolder. I ddechrau, y Ychwanegu FileMae blwch deialog s i Brosiect yn cael ei arddangos yn gofyn i chi gadarnhau'r filei'w hychwanegu at y prosiect. Gallwch glicio Iawn i dderbyn y files. Os ydych chi am wneud newidiadau, gallwch glicio'r botwm Dileu Popeth a phennu hidlydd neu opsiwn newydd.

Nodyn: I arddangos ffolderi personol yn y Prosiect view, dewiswch Opsiynau->Prosiect View Dewislen opsiynau, yna galluogi/analluogi'r blwch ticio ar gyfer View Prosiect Files mewn Ffolderi Personol yn y blwch deialog.

Trin Ffolderi Prosiect Personol
Mae'r weithdrefn ganlynol yn disgrifio sut y gallwch chi gael gwared files o ffolderi, dileu ffolderi, a newid hierarchaeth y ffolderi.
1. I dynnu a file o ffolder personol, naill ai:
Llusgwch a gollyngwch ef i ffolder arall neu ar y prosiect. Amlygwch y file, cliciwch ar y dde a dewiswch Dileu o'r Ffolder o'r
dewislen naidlen.
Peidiwch â defnyddio'r allwedd Dileu (DEL), gan fod hyn yn dileu'r file o'r prosiect.
2. I ddileu ffolder personol, amlygwch hi yna cliciwch ar y dde a dewiswch Dileu o'r ddewislen naidlen neu pwyswch yr allwedd DEL. Pan fyddwch chi'n dileu ffolder, gwnewch un o'r dewisiadau canlynol:
Cliciwch Ie i ddileu'r ffolder a'r filesydd wedi'u cynnwys yn y ffolder o
y prosiect.
Cliciwch Na i ddileu'r ffolder yn unig.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Rheoli Prosiect File Hierarchaeth

3. I newid hierarchaeth y ffolder personol:
Llusgwch a gollwng y ffolder o fewn ffolder arall fel ei fod yn is-
ffolder neu dros y prosiect i'w symud i'r lefel uchaf.
I gael gwared ar hierarchaeth lefel uchaf ffolder personol, llusgwch a gollwng
yr is-lefel hierarchaeth a ddymunir dros y prosiect. Yna dileu'r cyfeiriadur gwreiddiau gwag ar gyfer y ffolder.
Am gynample, os yw cyfeiriadur y ffolder personol presennol yn:
/ Examples/Verilog/RTL
Tybiwch eich bod chi eisiau hierarchaeth RTL un lefel yn unig, yna llusgwch a gollwng RTL dros y prosiect. Wedi hynny, gallwch chi ddileu'r /Exampcyfeiriadur les/Verilog.

Trin Arferion Files
Yn ogystal, gallwch chi gyflawni'r mathau canlynol o arferiad file gweithrediadau:
1. I atal arddangosfa fileyn y ffolderi Math, cliciwch ar y dde yn y Prosiect view a dewiswch Brosiect View Dewisiadau neu dewiswch Dewisiadau->Prosiect View Dewisiadau. Analluogwch yr opsiwn View Prosiect Files yn Math Ffolderi ar y blwch deialog.
2. I arddangos fileyn nhrefn yr wyddor yn lle trefn y prosiect, gwiriwch y Trefnu Filebotwm s yn y Prosiect view panel rheoli. Cliciwch y saeth i lawr yng nghornel chwith isaf y panel i droi'r panel rheoli ymlaen ac i ffwrdd.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Rheoli Prosiect File Hierarchaeth

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Togl y Panel Rheoli
3. I newid trefn y files yn y prosiect:
Gwnewch yn siŵr eich bod yn analluogi ffolderi personol a didoli files. Llusgwch a gollwng file i'r safle a ddymunir yn y rhestr o files.
4. I newid y file teipiwch, llusgwch a gollyngwch ef i'r ffolder teip newydd. Bydd y feddalwedd yn gofyn i chi wirio.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Gweithrediadau

Sefydlu Gweithrediadau
Mae gweithrediad yn fersiwn o brosiect, wedi'i weithredu gyda set benodol o gyfyngiadau a gosodiadau eraill. Gall prosiect gynnwys sawl gweithrediad, pob un â'i osodiadau ei hun.

Gweithio gyda Gweithrediadau Lluosog
Mae'r offeryn Synplify Pro yn caniatáu ichi greu sawl gweithrediad o'r un dyluniad ac yna cymharu canlyniadau. Mae hyn yn caniatáu ichi arbrofi gyda gwahanol osodiadau ar gyfer yr un dyluniad. Mae gweithrediadau yn adolygiadau o'ch dyluniad yng nghyd-destun y feddalwedd synthesis, ac nid ydynt yn disodli meddalwedd a phrosesau rheoli cod ffynhonnell allanol.
1. Cliciwch y botwm Ychwanegu Gweithrediad neu dewiswch Brosiect->Gweithrediad Newydd a gosodwch opsiynau dyfais newydd (tab Dyfais), opsiynau newydd (tab Opsiynau), neu gyfyngiad newydd file (Tab Cyfyngiadau).
Mae'r feddalwedd yn creu gweithrediad arall yn y prosiect viewMae gan y gweithrediad newydd yr un enw â'r un blaenorol, ond gydag ôl-ddodiad rhif gwahanol. Mae'r ffigur canlynol yn dangos dau weithrediad, rev1 a rev2, gyda'r gweithrediad cyfredol (actif) wedi'i amlygu.

Mae'r gweithrediad newydd yn defnyddio'r un cod ffynhonnell files, ond gwahanol opsiynau a chyfyngiadau dyfais. Mae'n copïo rhai files o'r gweithrediad blaenorol: y log tlg file, rhestr we RTL srs file, a'r design_fsm.sdc file wedi'i gynhyrchu gan FSM Explorer. Mae'r feddalwedd yn cadw hanes ailadroddadwy o'r rhediadau synthesis.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Sefydlu Gweithrediadau

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

2. Rhedeg synthesis eto gyda'r gosodiadau newydd.
I redeg y gweithrediad cyfredol yn unig, cliciwch Rhedeg.
I redeg yr holl weithrediadau mewn prosiect, dewiswch Rhedeg->Rhedeg Popeth
Gweithrediadau.
Gallwch ddefnyddio sawl gweithrediad i roi cynnig ar ran wahanol neu arbrofi gydag amledd gwahanol. Gweler Gosod Opsiynau Gweithredu Synthesis Logic, ar dudalen 75 am wybodaeth am osod opsiynau.
Y Prosiect view yn dangos pob gweithrediad gyda'r gweithrediad gweithredol wedi'i amlygu a'r allbwn cyfatebol files a gynhyrchwyd ar gyfer y gweithrediad gweithredol a ddangosir yn y Canlyniadau Gweithredu view ar y dde; mae newid y gweithrediad gweithredol yn newid yr allbwn file arddangos. Mae'r ffenestr Gwylio yn monitro'r gweithrediad gweithredol. Os ydych chi'n ffurfweddu'r ffenestr hon i wylio pob gweithrediad, caiff y gweithrediad newydd ei ddiweddaru'n awtomatig yn y ffenestr.
3. Cymharwch y canlyniadau.
Defnyddiwch y ffenestr Gwylio i gymharu'r meini prawf a ddewiswyd. Gwnewch yn siŵr eich bod yn gosod
y gweithrediadau rydych chi am eu cymharu â'r gorchymyn Ffurfweddu Gwylio. Gweler Defnyddio'r Ffenestr Gwylio, ar dudalen 190 am fanylion.

I gymharu manylion, cymharwch y log file canlyniadau.
4. I ailenwi gweithrediad, cliciwch fotwm dde'r llygoden ar enw'r gweithrediad yn y prosiect view, dewiswch Newid Enw Gweithrediad o'r ddewislen naidlen, a theipiwch enw newydd.
Sylwch fod y rhyngwyneb defnyddiwr cyfredol yn trosysgrifennu'r gweithrediad; mae fersiynau cyn 9.0 yn cadw'r gweithrediad i gael ei ailenwi.
5. I gopïo gweithrediad, cliciwch fotwm dde'r llygoden ar enw'r gweithrediad yn y prosiect view, dewiswch Gweithrediad Copïo o'r ddewislen naidlen, a theipiwch enw newydd ar gyfer y copi.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Sefydlu Gweithrediadau

6. I ddileu gweithrediad, cliciwch fotwm dde'r llygoden ar enw'r gweithrediad yn y prosiect view, a dewiswch Dileu Gweithrediad o'r ddewislen naidlen.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg
Gosod Opsiynau Gweithredu Synthesis Rhesymeg
Gallwch osod opsiynau byd-eang ar gyfer eich gweithrediadau synthesis, rhai ohonynt yn benodol i dechnoleg. Mae'r adran hon yn disgrifio sut i osod opsiynau byd-eang fel dyfais, optimeiddio, a file opsiynau gyda'r gorchymyn Opsiynau Gweithredu. Am wybodaeth am osod cyfyngiadau ar gyfer y gweithrediad, gweler Nodi Cyfyngiadau SCOPE, ar dudalen 119. Am wybodaeth am ddiystyru gosodiadau byd-eang gyda phriodoleddau neu gyfarwyddebau unigol, gweler Nodi Priodoleddau a Chyfarwyddebau, ar dudalen 90.
Mae'r adran hon yn trafod y pynciau canlynol:
· Gosod Dewisiadau Dyfais, ar dudalen 75 · Gosod Dewisiadau Optimeiddio, ar dudalen 78 · Nodi Amlder a Chyfyngiad Byd-eang Files, ar dudalen 80 · Nodi Opsiynau Canlyniad, ar dudalen 82 · Nodi Allbwn Adroddiad Amseru, ar dudalen 84 · Gosod Opsiynau Verilog a VHDL, ar dudalen 84
Gosod Dewisiadau Dyfais
Mae opsiynau dyfeisiau yn rhan o'r opsiynau byd-eang y gallwch eu gosod ar gyfer y rhediad synthesis. Maent yn cynnwys y dewis rhan (technoleg, rhan a gradd cyflymder) ac opsiynau gweithredu (mewnosod I/O a ffan-allbynnau). Gall yr opsiynau a gweithrediad yr opsiynau hyn amrywio o dechnoleg i dechnoleg, felly gwiriwch benodau'r gwerthwr yn y Llawlyfr Cyfeirio am wybodaeth am eich opsiynau gwerthwr.
1. Agorwch y ffurflen Opsiynau Gweithredu drwy glicio ar y botwm Opsiynau Gweithredu neu ddewis Prosiect->Opsiynau Gweithredu, a chliciwch ar y tab Dyfais ar y brig os nad yw eisoes wedi'i ddewis.
2. Dewiswch y dechnoleg, y rhan, y pecyn, a'r cyflymder. Mae'r opsiynau sydd ar gael yn amrywio, yn dibynnu ar y dechnoleg a ddewiswch.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
3. Gosodwch yr opsiynau mapio dyfeisiau. Mae'r opsiynau'n amrywio, yn dibynnu ar y dechnoleg a ddewiswch.
Os ydych chi'n ansicr beth mae opsiwn yn ei olygu, cliciwch ar yr opsiwn i weld
disgrifiad yn y blwch isod. Am ddisgrifiadau llawn o'r opsiynau, cliciwch F1 neu cyfeiriwch at y bennod briodol am y gwerthwr yn y Llawlyfr Cyfeirio.
I osod opsiwn, teipiwch y gwerth neu ticiwch y blwch i'w alluogi.
Am ragor o wybodaeth am osod terfynau ffan-allan ac ail-amseru, gweler Gosod Terfynau Ffan-allan, ar dudalen 348, ac Ail-amseru, ar dudalen 334, yn y drefn honno. Am fanylion am opsiynau eraill sy'n benodol i'r gwerthwr, cyfeiriwch at y bennod a'r teulu technoleg priodol gan y gwerthwr yn y Llawlyfr Cyfeirio.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

4. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn.
5. Cliciwch y botwm Rhedeg i syntheseiddio'r dyluniad. Mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau a osodwyd gennych.
6. I osod opsiynau dyfais gyda sgript, defnyddiwch y gorchymyn set_option Tcl. Mae'r tabl canlynol yn cynnwys rhestr yn nhrefn yr wyddor o'r opsiynau dyfais ar y tab Dyfais wedi'u mapio i'r gorchmynion Tcl cyfatebol. Gan fod yr opsiynau'n seiliedig ar dechnoleg a theulu, efallai na fydd yr holl opsiynau a restrir yn y tabl ar gael yn y dechnoleg a ddewiswyd. Mae pob gorchymyn yn dechrau gyda set_option, ac yna'r cystrawen yn y golofn fel y dangosir. Edrychwch ar y Llawlyfr Cyfeirio am y rhestr fwyaf cynhwysfawr o opsiynau ar gyfer eich gwerthwr.
Mae'r tabl canlynol yn dangos y rhan fwyaf o opsiynau'r ddyfais.

Priodweddau Anodedig Opsiwn ar gyfer Canllaw Fanout Mewnosod Mewnosodiad Analluogi Dadansoddwr

Gorchymyn Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg

Opsiwn

Gorchymyn Tcl (set_option…)

Pecyn

-enw_pecyn

Rhan

-rhan rhan_enw

Datrys Gyrwyr Cymysg

-datrys_gyrrwr_lluosog {1|0}

Cyflymder

-speed_grade cyflymder_grade

Technoleg

-gair allweddol technoleg

Diweddaru Data Amseru Pwynt Cyfieithu -update_models_cp {0|1}

Cynhyrchu Cronfa Ddata Dadansoddwr HDL -hdl_qload {1|0}

Gosod Dewisiadau Optimeiddio
Mae opsiynau optimeiddio yn rhan o'r opsiynau byd-eang y gallwch eu gosod ar gyfer y gweithrediad. Mae'r adran hon yn dweud wrthych sut i osod opsiynau fel amlder ac opsiynau optimeiddio byd-eang fel rhannu adnoddau. Gallwch hefyd osod rhai o'r opsiynau hyn gyda'r botymau priodol ar y rhyngwyneb defnyddiwr.
1. Agorwch y ffurflen Opsiynau Gweithredu drwy glicio ar y botwm Opsiynau Gweithredu neu ddewis Prosiect->Opsiynau Gweithredu, a chliciwch ar y tab Opsiynau ar y brig.
2. Cliciwch ar yr opsiynau optimeiddio rydych chi eu heisiau, naill ai ar y ffurflen neu yn y Prosiect viewMae eich dewisiadau'n amrywio, yn dibynnu ar y dechnoleg. Os nad yw opsiwn ar gael ar gyfer eich technoleg, mae wedi'i liwio'n llwyd. Mae gosod yr opsiwn mewn un lle yn ei ddiweddaru'n awtomatig yn y lle arall.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Prosiect View

Dewisiadau Optimeiddio Dewisiadau Gweithredu->Dewisiadau

Am fanylion ynghylch defnyddio'r optimeiddiadau hyn, cyfeiriwch at yr adrannau canlynol:

Cyfieithydd FSM Archwiliwr FSM
Ail-amseru Rhannu Adnoddau

Optimeiddio Peiriannau Cyflwr, ar dudalen 354
Rhedeg yr FSM Explorer, ar dudalen 359 Nodyn: Dim ond is-set o dechnolegau Microsemi sy'n cefnogi'r opsiwn FSM Explorer. Defnyddiwch y panel Project->Implementation Options->Options i benderfynu a gefnogir yr opsiwn hwn ar gyfer y ddyfais rydych chi'n ei nodi yn eich offeryn.
Rhannu Adnoddau, ar dudalen 352
Ail-amseru, ar dudalen 334

Mae'r opsiynau gorchymyn Tcl set_option cyfatebol fel a ganlyn:

Dewis FSM Compiler FSM Explorer Rhannu Adnoddau Ail-amseru

set_option Dewis Gorchymyn Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
4. Cliciwch y botwm Rhedeg i redeg synthesis.
Mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau a osodwch.
Cynhyrchu Cronfa Ddata Dadansoddwr HDL
Yn ddiofyn, mae'r feddalwedd yn darllen y dyluniad cyfan, yn perfformio optimeiddio rhesymeg a lledaeniad amseru, ac yn ysgrifennu allbwn i un rhestr net (srs). Wrth i ddyluniadau fynd yn fwy, mae'r amser i redeg a dadfygio'r dyluniad yn dod yn fwy heriol.
Mae'r opsiwn hwn yn caniatáu i'r crynhoydd rannu'r dyluniad ymlaen llaw yn fodiwlau lluosog sy'n cael eu hysgrifennu i restr net ar wahân. files (srs). I alluogi'r opsiwn hwn, dewiswch y blwch ticio Cynhyrchu Cronfa Ddata Dadansoddwr HDL ar y tab Opsiynau yn y blwch deialog Opsiynau Gweithredu. Mae'r nodwedd hon yn gwella'r defnydd o gof yn sylweddol ar gyfer dyluniadau mawr.
Gellir galluogi'r nodwedd hon hefyd o ffenestr Sgript Tcl gan ddefnyddio'r gorchymyn Tcl set_option canlynol:
set_option -hdl_qload 1
Unwaith y bydd yr opsiwn Cynhyrchu Cronfa Ddata Dadansoddwr HDL wedi'i alluogi, defnyddiwch yr opsiwn Llwyth Cyflym Cynyddrannol yn yr offeryn Dadansoddwr HDL i arddangos y dyluniad gan ddefnyddio naill ai rhestr net sengl (srs) neu restrau net modiwl RTL lefel uchaf lluosog (srs). Gall yr offeryn fanteisio artage o'r nodwedd hon trwy lwytho'r hierarchaeth ddylunio yr effeithir arni yn unig yn ddeinamig. Er enghraifftample, gall y porwr hierarchaeth ehangu'r hierarchaeth lefel is yn unig yn ôl yr angen ar gyfer llwytho cyflym. Mae'r opsiwn Llwyth Cyflym Cynyddrannol wedi'i leoli ar y panel Cyffredinol o'r blwch deialog Opsiynau Dadansoddwr HDL. Gweler y Panel Cyffredinol, ar dudalen 304.

Nodi Amlder a Chyfyngiad Byd-eang Files

Mae'r weithdrefn hon yn dweud wrthych sut i osod yr amledd byd-eang a phennu'r cyfyngiad files ar gyfer y gweithrediad.

1. I osod amledd byd-eang, gwnewch un o'r canlynol:

Teipiwch amledd byd-eang yn y Prosiect view.

Agorwch y ffurflen Dewisiadau Gweithredu drwy glicio ar y Gweithrediad

Botwm opsiynau Tab Cyfyngiadau.

dewis

Prosiect->Gweithredu

Opsiynau,

cliciwch

Y gorchymyn Tcl set_option cyfatebol yw -frequency frequencyValue.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg
Gallwch chi ddiystyru'r amledd byd-eang gyda chyfyngiadau lleol, fel y disgrifir yn Nodi Cyfyngiadau SCOPE, ar dudalen 119. Yn yr offeryn Synplify Pro, gallwch chi gynhyrchu cyfyngiadau cloc yn awtomatig ar gyfer eich dyluniad yn lle gosod amledd byd-eang. Gweler Defnyddio Cyfyngiadau Awtomatig, ar dudalen 291 am fanylion.
Prosiect Amledd a Chyfyngiadau Byd-eang View
Dewisiadau Gweithredu->Cyfyngiadau

2. I nodi cyfyngiad filear gyfer gweithrediad, gwnewch un o'r canlynol:
Dewiswch Brosiect->Dewisiadau Gweithredu->Cyfyngiadau. Gwiriwch y cyfyngiad.
filerydych chi am eu defnyddio yn y prosiect.
O'r panel Dewisiadau Gweithredu->Cyfyngiadau, gallwch hefyd glicio i
ychwanegu cyfyngiad file.
Gyda'r gweithrediad rydych chi am ei ddefnyddio wedi'i ddewis, cliciwch Ychwanegu File yn y
Prosiect view, ac ychwanegu'r cyfyngiad files angen.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
I greu cyfyngiad files, gweler Nodi Cyfyngiadau SCOPE, ar dudalen 119.
3. I gael gwared ar gyfyngiad fileo weithrediad, gwnewch un o'r canlynol:
Dewiswch Brosiect->Dewisiadau Gweithredu->Cyfyngiadau. Cliciwch y blwch ticio.
nesaf i'r file enw.
Yn y Prosiect view, cliciwch ar y dde ar y cyfyngiad file i'w symud a
dewiswch Dileu o'r Prosiect.
Mae hyn yn dileu'r cyfyngiad file o'r gweithrediad, ond nid yw'n ei ddileu.
4. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn.
Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau rydych chi'n eu gosod.
Nodi Dewisiadau Canlyniad
Mae'r adran hon yn dangos i chi sut i nodi meini prawf ar gyfer allbwn y rhediad synthesis.
1. Agorwch y ffurflen Opsiynau Gweithredu drwy glicio ar y botwm Opsiynau Gweithredu neu ddewis Prosiect->Opsiynau Gweithredu, a chliciwch ar y tab Canlyniadau Gweithredu ar y brig.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

2. Nodwch yr allbwn filerydych chi am eu cynhyrchu.
I gynhyrchu rhestr net wedi'i mapio files, cliciwch Ysgrifennu Rhestr Net Verilog wedi'i Mapio neu Ysgrifennu
Rhestr Net VHDL wedi'i mapio.
I gynhyrchu cyfyngiad penodol i'r gwerthwr file ar gyfer anodiad ymlaen,
cliciwch Ysgrifennu Cyfyngiad Gwerthwr FileGweler Am fanylion ar yr adroddiad hwn, gweler Adroddiad Gwirio Cyfyngiadau, ar dudalen 270 o'r Llawlyfr Cyfeirio, ar dudalen 56 am ragor o wybodaeth.
3. Gosodwch y cyfeiriadur yr hoffech ysgrifennu'r canlyniadau iddo.
4. Gosodwch y fformat ar gyfer yr allbwn fileY gorchymyn Tcl cyfatebol ar gyfer sgriptio yw'r fformat project -result_format.
Efallai yr hoffech chi hefyd osod priodoleddau i reoli mapio enwau. Am fanylion, cyfeiriwch at y bennod berthnasol am y gwerthwr yn y Llawlyfr Cyfeirio.
5. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn.
Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau rydych chi'n eu gosod.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
Nodi Allbwn Adroddiad Amseru
Gallwch benderfynu faint sy'n cael ei adrodd yn yr adroddiad amseru drwy osod yr opsiynau canlynol.
1. Dewiswch Prosiect->Dewisiadau Gweithredu, a chliciwch ar y tab Adroddiad Amseru. 2. Gosodwch nifer y llwybrau critigol yr hoffech i'r feddalwedd eu hadrodd.

3. Nodwch nifer y pwyntiau cychwyn a gorffen yr hoffech eu gweld yn cael eu hadrodd yn yr adrannau llwybr critigol.
4. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Logic, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn. Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau a osodwyd gennych.
Gosod Opsiynau Verilog a VHDL
Pan fyddwch chi'n sefydlu'r ffynhonnell Verilog a VHDL fileyn eich prosiect, gallwch hefyd nodi rhai opsiynau crynhoydd.
Gosod Verilog File Opsiynau
Rydych chi'n gosod Verilog file opsiynau trwy ddewis naill ai Prosiect->Opsiynau Gweithredu-> Verilog, neu Opsiynau->Ffurfweddu Cyfieithydd Verilog.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

1. Nodwch y fformat Verilog i'w ddefnyddio.
I osod y crynhoydd yn fyd-eang ar gyfer yr holl fileyn y prosiect, dewiswch
Prosiect->Dewisiadau Gweithredu->Verilog. Os ydych chi'n defnyddio Verilog 2001 neu SystemVerilog, edrychwch yn y Llawlyfr Cyfeirio am gysyniadau a gefnogir.
I nodi'r crynhoydd Verilog ar bob file sail, dewiswch y file yn y
Prosiect viewCliciwch ar y dde a dewiswch File Dewisiadau. Dewiswch y crynhoydd priodol. Y Verilog diofyn file Y fformat ar gyfer prosiectau newydd yw SystemVerilog.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
2. Nodwch y modiwl lefel uchaf os nad ydych eisoes wedi gwneud hyn yn y Prosiect view.
3. I echdynnu paramedrau o'r cod ffynhonnell, gwnewch y canlynol:
Cliciwch ar Detholiad Paramedrau. I ddiystyru'r rhagosodiad, nodwch werth newydd ar gyfer paramedr.
Mae'r feddalwedd yn defnyddio'r gwerth newydd ar gyfer y gweithrediad cyfredol yn unig. Sylwch nad yw echdynnu paramedrau yn cael ei gefnogi ar gyfer dyluniadau cymysg.

4. Teipiwch y gyfarwyddeb yn y Cyfarwyddebau Cyfansoddwr, gan ddefnyddio bylchau i wahanu'r datganiadau. Gallwch deipio cyfarwyddebau y byddech fel arfer yn eu rhoi gyda datganiadau 'ifdef' a 'define' yn y cod. Er enghraifftampmae le, ABC=30 yn arwain at y feddalwedd yn ysgrifennu'r datganiadau canlynol i'r prosiect file:
set_option -hdl_define -set “ABC=30”
LO

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg
5. Yn y Gorchymyn Llwybr Cynnwys, nodwch y llwybrau chwilio ar gyfer y gorchmynion cynnwys ar gyfer y Verilog filesydd yn eich prosiect. Defnyddiwch y botymau yng nghornel dde uchaf y blwch i ychwanegu, dileu neu aildrefnu'r llwybrau.
6. Yn y Cyfeiriaduron Llyfrgell, nodwch y llwybr i'r cyfeiriadur sy'n cynnwys y llyfrgell files ar gyfer eich prosiect. Defnyddiwch y botymau yng nghornel dde uchaf y blwch i ychwanegu, dileu, neu aildrefnu'r llwybrau.
7. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Logic, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn. Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau a osodwyd gennych.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg Gosod Opsiynau Gweithredu Synthesis Rhesymeg
Gosod VHDL File Opsiynau
Rydych chi wedi gosod VHDL file opsiynau trwy ddewis naill ai Prosiect->Opsiynau Gweithredu->VHDL, neu Opsiynau->Ffurfweddu Cyfieithydd VHDL.

Ar gyfer ffynhonnell VHDL, gallwch nodi'r opsiynau a ddisgrifir isod.
1. Nodwch y modiwl lefel uchaf os nad ydych eisoes wedi gwneud hyn yn y Prosiect viewOs nad yw'r modiwl lefel uchaf wedi'i leoli yn y llyfrgell waith ddiofyn, rhaid i chi nodi'r llyfrgell lle gall y crynhoydd ddod o hyd i'r modiwl. Am wybodaeth ar sut i wneud hyn, gweler Panel VHDL, ar dudalen 200.
Gallwch hefyd ddefnyddio'r opsiwn hwn ar gyfer dyluniadau iaith gymysg neu pan fyddwch chi eisiau nodi modiwl nad yw'n endid lefel uchaf gwirioneddol ar gyfer arddangos HDL Analyst a LdOebugging yn y sgematig. views. 2. Ar gyfer amgodio peiriant cyflwr a ddiffiniwyd gan y defnyddiwr, gwnewch y canlynol:
Nodwch y math o amgodio rydych chi am ei ddefnyddio.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Gosod Opsiynau Gweithredu Synthesis Rhesymeg Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg
Analluoga'r crynhoydd FSM.
Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn defnyddio'r cyfarwyddebau crynhoi rydych chi'n eu gosod yma i amgodio'r peiriannau cyflwr ac nid yw'n rhedeg y crynhoydd FSM, a fyddai'n diystyru cyfarwyddebau'r crynhoydd. Fel arall, gallwch chi ddiffinio peiriannau cyflwr gyda'r priodoledd syn_encoding, fel y disgrifir yn Diffinio Peiriannau Cyflwr mewn VHDL, ar dudalen 308.
3. I echdynnu generics o'r cod ffynhonnell, gwnewch hyn:
Cliciwch ar Detholiad Cysonion Generig. I ddiystyru'r rhagosodiad, nodwch werth newydd ar gyfer generig.
Mae'r feddalwedd yn defnyddio'r gwerth newydd ar gyfer y gweithrediad cyfredol yn unig. Noder na allwch echdynnu generics os oes gennych ddyluniad iaith gymysg.

4. I wthio tristates ar draws ffiniau proses/bloc, gwiriwch fod Gwthio Tristates wedi'i alluogi. Am fanylion, gweler yr Opsiwn Gwthio Tristates, ar dudalen 212 yn y Llawlyfr Cyfeirio.
5. Penderfynwch ar ddehongliad y cyfarwyddebau synthesis_on a synthesis_off:
I wneud i'r crynhoydd ddehongli cyfarwyddebau synthesis_on a synthesis_off
fel translate_on/translate_off, galluogwch yr opsiwn Synthesis On/Off Wedi'i Weithredu fel Cyfieithu On/Off.
I anwybyddu'r cyfarwyddebau synthesis_on a synthesis_off, gwnewch yn siŵr bod
nid yw'r opsiwn hwn wedi'i dicio. Gweler translate_off/translate_on, ar dudalen 226 yn y Llawlyfr Cyfeirio am ragor o wybodaeth.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Nodi Priodoleddau a Chyfarwyddebau

6. Gosodwch opsiynau gweithredu eraill yn ôl yr angen (gweler Gosod Opsiynau Gweithredu Synthesis Rhesymeg, ar dudalen 75 am restr o ddewisiadau). Cliciwch Iawn.
Pan fyddwch chi'n syntheseiddio'r dyluniad, mae'r feddalwedd yn llunio ac yn mapio'r dyluniad gan ddefnyddio'r opsiynau rydych chi'n eu gosod.

Nodi Priodoleddau a Chyfarwyddebau

Manylebau rydych chi'n eu neilltuo i wrthrychau dylunio i reoli'r ffordd y mae eich dyluniad yn cael ei ddadansoddi, ei optimeiddio a'i fapio yw priodoleddau a chyfarwyddebau.
Optimeiddiadau mapio rheoli priodoleddau ac optimeiddiadau crynhoydd rheoli cyfarwyddebau. Oherwydd y gwahaniaeth hwn, rhaid i chi nodi cyfarwyddebau yn y cod ffynhonnell. Mae'r tabl hwn yn disgrifio'r dulliau sydd ar gael i greu manylebau priodoleddau a chyfarwyddebau:

Cyfyngiadau Golygydd SCOPE Verilog VHDL File

Priodoleddau Ydw Ydw Ydw Ydw

Cyfarwyddebau Ydw Ydw Nac ydw Nac ydw

Mae'n well nodi priodoleddau yn y golygydd SCOPE neu'r cyfyngiadau file, oherwydd does dim rhaid i chi ail-grynhoi'r dyluniad yn gyntaf. Ar gyfer cyfarwyddebau, rhaid i chi grynhoi'r dyluniad er mwyn iddyn nhw ddod i rym.
Os yw SCOPE/cyfyngiadau file a bod y cod ffynhonnell HDL wedi'i bennu ar gyfer dyluniad, mae gan y cyfyngiadau flaenoriaeth pan fydd gwrthdaro.
Am fanylion pellach, cyfeiriwch at y canlynol:
· Nodi Priodoleddau a Chyfarwyddebau yn VHDL, ar dudalen 91 · Nodi Priodoleddau a Chyfarwyddebau yn Verilog, ar dudalen 92 · Nodi Priodoleddau Gan Ddefnyddio'r Golygydd SCOPE, ar dudalen 93 · Nodi Priodoleddau yn y Cyfyngiadau File, ar dudalen 97

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodi Priodoleddau a Chyfarwyddebau

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Nodi Priodoleddau a Chyfarwyddebau yn VHDL
Gallwch ddefnyddio dulliau eraill i ychwanegu priodoleddau at wrthrychau, fel y'u rhestrir yn Nodi Priodoleddau a Chyfarwyddebau, ar dudalen 90. Fodd bynnag, dim ond yn y cod ffynhonnell y gallwch nodi cyfarwyddebau. Mae dwy ffordd o ddiffinio priodoleddau a chyfarwyddebau yn VHDL:
· Gan ddefnyddio'r pecyn priodoleddau wedi'i ragdiffinio
· Datgan y priodoledd bob tro y caiff ei ddefnyddio
Am fanylion cystrawen priodoleddau VHDL, gweler Cystrawen Priodoleddau a Chyfarwyddebau VHDL, ar dudalen 561 yn y Llawlyfr Cyfeirio.

Defnyddio'r Pecyn Priodoleddau VHDL Rhagddiffiniedig
Yr advantagYr anfantais o ddefnyddio'r pecyn wedi'i ddiffinio ymlaen llaw yw eich bod yn osgoi ailddiffinio'r priodoleddau a'r cyfarwyddebau bob tro y byddwch yn eu cynnwys yn y cod ffynhonnell. Yr anfantaistagyr e yw bod eich cod ffynhonnell yn llai cludadwy. Mae'r pecyn priodoleddau wedi'i leoli yn installDirectory/lib/vhd/synattr.vhd.
1. I ddefnyddio'r pecyn priodoleddau wedi'u diffinio ymlaen llaw sydd wedi'i gynnwys yn llyfrgell y feddalwedd, ychwanegwch y llinellau hyn at y cystrawen:
llyfrgell synplify; defnyddiwch synplify.attributes.all;
2. Ychwanegwch y priodoledd neu'r gyfarwyddeb rydych chi ei eisiau ar ôl y datganiad uned ddylunio.
datganiadau; priodoledd enw_priodwedd o enw_gwrthrych: math_gwrthrych yw gwerth;
Am gynample:
endid simpledff yw porthladd (q: allan bit_fector(7 i lawr i 0); d : mewn bit_fector(7 i lawr i 0); clk : mewn bit);
priodoledd syn_noclockbuf o clk : mae'r signal yn wir;
Am fanylion y confensiynau cystrawen, gweler Cystrawen Priodoledd a Chyfarwyddeb VHDL, ar dudalen 561 yn y Llawlyfr Cyfeirio.
3. Ychwanegu'r ffynhonnell file i'r prosiect.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Nodi Priodoleddau a Chyfarwyddebau

Datgan Priodoleddau a Chyfarwyddebau VHDL
Os nad ydych chi'n defnyddio'r pecyn priodoleddau, rhaid i chi ailddiffinio'r priodoleddau bob tro y byddwch chi'n eu cynnwys yn y cod ffynhonnell.
1. Bob tro y byddwch chi'n defnyddio priodoledd neu gyfarwyddeb, diffiniwch ef yn syth ar ôl y datganiadau uned ddylunio gan ddefnyddio'r cystrawen ganlynol:
datganiad_uned_dylunio; priodoledd enw_priodwedd: mathdata; priodoledd enw_priodwedd y gwrthrych: mathGwrthrych yw gwerth;
Am gynample:
endid simpledff yw porthladd (q: allan bit_fector(7 i lawr i 0); d : mewn bit_fector(7 i lawr i 0); clk : mewn bit);
priodoledd syn_noclockbuf: boolean; mae priodoledd syn_noclockbuf o clk:signal yn wir;
2. Ychwanegu'r ffynhonnell file i'r prosiect.

Nodi Priodoleddau a Chyfarwyddebau yn Verilog
Gallwch ddefnyddio dulliau eraill i ychwanegu priodoleddau at wrthrychau, fel y disgrifir yn Nodi Priodoleddau a Chyfarwyddebau, ar dudalen 90. Fodd bynnag, dim ond yn y cod ffynhonnell y gallwch nodi cyfarwyddebau.
Nid oes gan Verilog briodoleddau a chyfarwyddebau synthesis wedi'u diffinio ymlaen llaw, felly mae'n rhaid i chi eu hychwanegu fel sylwadau. Mae enw'r priodoledd neu'r gyfarwyddeb yn cael ei ragflaenu gan yr allweddair synthesis. Verilog fileMae llythrennau mawr a bach yn sensitif i lythrennau mawr, felly rhaid nodi priodoleddau a chyfarwyddebau yn union fel y'u cyflwynir yn eu disgrifiadau cystrawen. Am fanylion cystrawen, gweler Cystrawen Priodoleddau a Chyfarwyddebau Verilog, ar dudalen 363 yn y Llawlyfr Cyfeirio.
1. I ychwanegu priodoledd neu gyfarwyddeb yn Verilog, defnyddiwch gystrawen sylw llinell neu floc Verilog (arddull C) yn syth ar ôl y gwrthrych dylunio. Rhaid i sylwadau bloc ddod o flaen y hanner colon, os oes un.
LO

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodi Priodoleddau a Chyfarwyddebau

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Cystrawen Sylw Bloc Verilog
/* priodoledd synthesisName = gwerth */ /* cyfeiriadur synthesisName = gwerth */

Cystrawen Sylw Llinell Verilog
// priodoledd synthesisName = gwerth // cyfeiriadur synthesisName = gwerth

Am fanylion y rheolau cystrawen, gweler Cystrawen Priodoledd a Chyfarwyddeb Verilog, ar dudalen 363 yn y Llawlyfr Cyfeirio. Dyma rai enghreifftiauamples:
modiwl fifo(allan, mewn) /* synthesis syn_hier = “anodd” */;
2. I atodi nifer o briodoleddau neu gyfarwyddebau i'r un gwrthrych, gwahanwch y priodoleddau gyda bylchau gwyn, ond peidiwch ag ailadrodd yr allweddair synthesis. Peidiwch â defnyddio comas. Er enghraifftample:
cyflwr achos /* synthesis achos_llawn achos_paralel */;
3. Os diffinnir nifer o gofrestrau gan ddefnyddio un datganiad rheoleiddio Verilog a bod priodoledd yn cael ei gymhwyso iddynt, yna dim ond y gofrestr a ddatganwyd ddiwethaf yn y datganiad rheoleiddio y mae'r feddalwedd synthesis yn ei chymhwyso. Er enghraifftample:
reg [5:0] q, q_a, q_b, q_c, q_d /* synthesis syn_preserve=1 */;
Dim ond i q_d y cymhwysir y priodoledd syn_preserve. Dyma'r ymddygiad disgwyliedig ar gyfer yr offer synthesis. I gymhwyso'r priodoledd hwn i bob cofrestr, rhaid i chi ddefnyddio datganiad rheoleiddio Verilog ar wahân ar gyfer pob cofrestr a chymhwyso'r priodoledd.

Nodi Priodoleddau Gan Ddefnyddio'r Golygydd SCOPE
Mae'r ffenestr SCOPE yn darparu rhyngwyneb hawdd ei ddefnyddio i ychwanegu unrhyw briodoledd. Ni allwch ei ddefnyddio ar gyfer ychwanegu cyfarwyddebau, oherwydd rhaid eu hychwanegu at y ffynhonnell. files. (Gweler Nodi Priodoleddau a Chyfarwyddebau yn VHDL, ar dudalen 91 neu Nodi Priodoleddau a Chyfarwyddebau yn Verilog, ar dudalen 92). Mae'r weithdrefn ganlynol yn dangos sut i ychwanegu priodoledd yn uniongyrchol yn y ffenestr SCOPE.
1. Dechreuwch gyda dyluniad wedi'i lunio ac agorwch y ffenestr SCOPE. I ychwanegu'r priodoleddau at gyfyngiad sy'n bodoli eisoes file, agorwch y ffenestr SCOPE drwy glicio ar y presennol file yn y Prosiect viewI ychwanegu'r priodoleddau at un newydd file, cliciwch yr eicon SCOPE a chliciwch ar Gychwyn i agor y ffenestr SCOPE.
2. Cliciwch y tab Priodoleddau ar waelod y ffenestr SCOPE.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Nodi Priodoleddau a Chyfarwyddebau

Gallwch naill ai ddewis y gwrthrych yn gyntaf (cam 3) neu'r priodoledd yn gyntaf (cam 4).

3. I nodi'r gwrthrych, gwnewch un o'r canlynol yn y golofn Gwrthrych. Os ydych chi eisoes wedi nodi'r priodoledd, dim ond dewisiadau gwrthrych dilys ar gyfer y priodoledd hwnnw y mae'r golofn Gwrthrych yn eu rhestru.
Dewiswch y math o wrthrych yn y golofn Hidlo Gwrthrychau, ac yna dewiswch un
gwrthrych o'r rhestr o ddewisiadau yn y golofn Gwrthrych. Dyma'r ffordd orau o sicrhau eich bod yn nodi gwrthrych sy'n briodol, gyda'r gystrawen gywir.

LO
Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Nodi Priodoleddau a Chyfarwyddebau

Pennod 4: Sefydlu Prosiect Synthesis Rhesymeg

Llusgwch y gwrthrych yr hoffech chi atodi'r priodoledd iddo o'r
RTL neu Dechnoleg views i'r golofn Gwrthrych yn y ffenestr SCOPE. Ar gyfer rhai priodoleddau, efallai na fydd llusgo a gollwng yn dewis y gwrthrych cywir. Er enghraifftample, os ydych chi eisiau gosod syn_hier ar fodiwl neu endid fel giât a, rhaid i chi ei osod ar y view ar gyfer y modiwl hwnnw. Byddai gan y gwrthrych y gystrawen hon: v:moduleName yn Verilog, neu v:library.moduleName yn VHDL, lle gallwch gael llyfrgelloedd lluosog.
Teipiwch enw'r gwrthrych yn y golofn Gwrthrych. Os nad ydych chi'n gwybod
yr enw, defnyddiwch y gorchymyn Canfod neu'r golofn Hidlo Gwrthrychau. Gwnewch yn siŵr eich bod yn teipio'r rhagddodiad priodol ar gyfer y gwrthrych lle mae ei angen. Er enghraifftample, i osod priodoledd ar a view, rhaid i chi ychwanegu'r rhagddodiad v: at enw'r modiwl neu'r endid. Ar gyfer VHDL, efallai y bydd yn rhaid i chi nodi'r llyfrgell yn ogystal ag enw'r modiwl.
4. Os gwnaethoch chi nodi'r gwrthrych yn gyntaf, gallwch chi nawr nodi'r priodoledd. Dim ond y priodoleddau dilys ar gyfer y math o wrthrych a ddewisoch chi y mae'r rhestr yn eu dangos. Nodwch y priodoledd drwy ddal botwm y llygoden i lawr yn y golofn Priodoledd a dewis priodoledd o'r rhestr.

Os dewisoch chi'r gwrthrych yn gyntaf, mae'r dewisiadau sydd ar gael yn cael eu pennu gan y gwrthrych a ddewiswyd a'r dechnoleg rydych chi'n ei defnyddio. Os dewisoch chi'r priodoledd yn gyntaf, mae'r dewisiadau sydd ar gael yn cael eu pennu gan y dechnoleg.
Pan fyddwch chi'n dewis priodoledd, mae'r ffenestr SCOPE yn dweud wrthych chi'r math o werth y mae'n rhaid i chi ei nodi ar gyfer y priodoledd hwnnw ac yn darparu disgrifiad byr o'r priodoledd. Os gwnaethoch chi ddewis y priodoledd yn gyntaf, gwnewch yn siŵr eich bod chi'n mynd yn ôl ac yn nodi'r gwrthrych.
5. Llenwch y gwerth. Daliwch fotwm y llygoden i lawr yn y golofn Gwerth, a dewiswch o'r rhestr. Gallwch hefyd deipio gwerth.

Canllaw Defnyddiwr Synplify Pro ar gyfer Rhifyn Microsemi Hydref 2014

Pennod 4: Sefydlu System Rhesymeg

Dogfennau / Adnoddau

Synthesis FPGA SYnOPSYS Synplify Pro ar gyfer Rhifyn Microsemi [pdfCanllaw Defnyddiwr
Synthesis FPGA Synplify Pro ar gyfer Microsemi Rhifyn, Synthesis Synplify Pro ar gyfer Microsemi Rhifyn, Synplify Pro ar gyfer Microsemi Rhifyn, Pro ar gyfer Microsemi Rhifyn, Microsemi Rhifyn, Rhifyn

Cyfeiriadau

Llawlyfr Defnyddiwr

SYNOPSYS FPGA Synthesis Synthesis Pro ar gyfer Canllaw Defnyddiwr Argraffiad Microsemi

Synthesis FPGA Synplify Pro ar gyfer Microsemi Edition

Manylebau

Gwybodaeth Cynnyrch

Cyfarwyddiadau Defnydd Cynnyrch

Pennod 1: Cyflwyniad

Cwmpas y Ddogfen

Cychwyn Arni

Rhyngwyneb Defnyddiwr Drosoddview

Pennod 2: Llifau Dylunio Synthesis FPGA

Pennod 3: Paratoi'r Mewnbwn

FAQ

C: A allaf wneud copïau o'r ddogfennaeth?

C: Sut ydw i'n cychwyn y feddalwedd?

C: Beth yw'r gynulleidfa darged ar gyfer y canllaw defnyddiwr hwn?

Dogfennau / Adnoddau

Cyfeiriadau

Gadael sylw

Canslo ateb