SYnOPSYS FPGA Sentezi Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu

Synopsys FPGA Sentezi – Microsemi Sürümü için Synplify Pro
çeşitli FPGA uygulamaları için kapsamlı bir araçtır
kullanıcıların mantık sentezi ve tasarımında yardımcı olmak için tasarlanmış özellikler
akar.

Ürün Kullanım Talimatları

Bölüm 1: Giriş

Bu bölüm bir genel bakış sağlarview Synopsys FPGA'nın ve
Prototipleme Ürünleri, FPGA Uygulama Araçları ve Synopsys FPGA
Araç Özellikleri.

Belgenin Kapsamı

Belge seti, ürün özelliklerine ilişkin bilgileri içerir
ve FPGA sentezi ve tasarımıyla ilgilenen kullanıcılar için tasarlanmıştır
akar.

Başlarken

Yazılımı kullanmaya başlamak için, verilen talimatları izleyerek başlatın.
Talimatları okuyun ve yardım için kullanıcı kılavuzuna bakın.

Kullanıcı Arayüzü Bittiview

Verimli bir şekilde kullanmak için kullanıcı arayüzüne aşina olun
Yazılım özellikleri arasında gezinin.

Bölüm 2: FPGA Sentez Tasarım Akışları

Bu bölüm FPGA için Mantık Sentezi Tasarım Akışını ayrıntılı olarak açıklamaktadır
sentez.

Bölüm 3: Girişi Hazırlama

Karma Dil Kaynağının nasıl kullanılacağını öğrenin Files ve Artımlı
Verimli girdi hazırlama için derleyici.

Not: İlgili herhangi bir sınırlamanın farkında olun
Artımlı Derleyiciyi kullanarak.

SSS

S: Belgelerin kopyalarını alabilir miyim?

A: Evet, lisans sözleşmesi dahili kullanım için kopyaların yapılmasına izin veriyor.
yalnızca uygun atıflarla kullanın.

S: Yazılımı nasıl başlatabilirim?

A: 1. Bölümdeki “Başlarken” bölümüne bakın.
Yazılımın başlatılmasıyla ilgili ayrıntılı talimatlar için kullanıcı kılavuzuna bakın.

S: Bu kullanıcı kılavuzunun hedef kitlesi kimlerdir?

A: Kullanıcı kılavuzu FPGA ile ilgilenen kişilere yöneliktir
sentez ve tasarım akışları.

View Fullscreen

Synopsys FPGA Sentezi
Microsemi Sürümü için Synplify Pro
Kullanıcı Kılavuzu
Ekim 2014

Telif Hakkı Bildirimi ve Mülkiyet Bilgileri
Telif Hakkı © 2014 Synopsys, Inc. Tüm hakları saklıdır. Bu yazılım ve belgeler, Synopsys, Inc.'in mülkiyetinde olan gizli ve tescilli bilgiler içerir. Yazılım ve belgeler bir lisans sözleşmesi kapsamında sağlanır ve yalnızca lisans sözleşmesinin şartlarına uygun olarak kullanılabilir veya kopyalanabilir. Yazılımın ve belgelerin hiçbir bölümü, Synopsys, Inc.'in önceden yazılı izni olmadan veya lisans sözleşmesi tarafından açıkça belirtildiği şekilde, elektronik, mekanik, manuel, optik veya başka bir şekilde herhangi bir biçimde veya herhangi bir yolla çoğaltılamaz, iletilemez veya çevrilemez.
Belgelerin Kopyalanması Hakkı
Synopsys ile yapılan lisans anlaşması, lisans sahibinin dokümanların kopyalarını yalnızca kendi iç kullanımı için çıkarmasına izin verir.
Her kopya, varsa tüm telif haklarını, ticari markaları, hizmet markalarını ve mülkiyet hakları bildirimlerini içerecektir. Lisans sahibi tüm kopyalara ardışık numaralar atamalıdır. Bu kopyaların kapak sayfasında aşağıdaki açıklama bulunacaktır:
“Bu belge, Synopsys, Inc.'in izniyle, yalnızca ______________________________ ve çalışanlarının kullanımı için çoğaltılmıştır. Bu kopya numarası __________.”
Hedef Kontrol Beyanı
Bu yayında yer alan tüm teknik veriler Amerika Birleşik Devletleri'nin ihracat kontrol yasalarına tabidir. Amerika Birleşik Devletleri yasalarına aykırı olarak diğer ülkelerin vatandaşlarına ifşa edilmesi yasaktır. Uygulanabilir düzenlemeleri belirlemek ve bunlara uymak okuyucunun sorumluluğundadır.
LO

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Sorumluluk reddi
SYNOPSYS, INC. VE LİSANSLAYICILARI, TİCARİ ELVERİŞLİLİK VE BELİRLİ BİR AMACA UYGUNLUK GARANTİLERİ DAHİL ANCAK BUNLARLA SINIRLI OLMAMAK ÜZERE, BU MATERYALLE İLGİLİ OLARAK, AÇIK VEYA ZIMNİ HİÇBİR TÜRDE GARANTİ VERMEZ.
Tescilli Ticari Markalar (®)
Özet, AEON, AMPS, Astro, Davranış Çıkarma Sentez Teknolojisi, Cadabra, CATS, Sertifika, CHIPit, CoMET, CODE V, Tasarım Derleyicisi, DesignWare, EMBED-IT!, Formality, Galaxy Özel Tasarımcısı, Küresel Sentez, HAPS, HapsTrak, HDL Analisti, HSIM, HSPICE, Tanımla, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Fiziksel Derleyici, PrimeTime, SCOPE, Basitçe Daha İyi Sonuçlar, SiVL, SNUG, SolvNet, Sonic Focus, STAR Bellek Sistemi, Sindike, Synplicity, Synplicity logosu, Synplify, Synplify Pro, Sentez Kısıtlamaları Optimizasyon Ortamı, TetraMAX, UMRBus, VCS, Vera ve YIELDirector Synopsys, Inc.'in tescilli ticari markalarıdır.
Ticari Markalar (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Tasarım Analizcisi, Tasarım Vizyonu, DesignerHDL, DesignPower, DFTMAX, Doğrudan Silikon Erişimi, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Derleyicisi, Hercules, Hiyerarşik Optimizasyon Teknolojisi, Yüksek Performanslı ASIC Prototipleme Sistemi, HSIMplus, i-Sanal Adımlayıcı, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Kütüphane Derleyicisi, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modül Derleyicisi, MultiPoint, ORAengineering, Fiziksel Analist, Planet, Planet-PL, Polaris, Güç Derleyicisi, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, Sistem Derleyicisi, Sistem Tasarımcısı, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Derleyicisi, VMC ve Çalışma Sayfası Arabellek Synopsys, Inc.'in ticari markalarıdır.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Hizmet Markaları (sm)
MAP-in, SVP Café ve TAP-in, Synopsys, Inc.'in hizmet markalarıdır. SystemC, Open SystemC Initiative'in ticari markasıdır ve lisans altında kullanılır. ARM ve AMBA, ARM Limited'in tescilli ticari markalarıdır. Saber, SabreMark Limited Partnership'in tescilli ticari markasıdır ve lisans altında kullanılır. Diğer tüm ürün veya şirket adları, ilgili sahiplerinin ticari markaları olabilir.
Ekim 2014'te ABD'de basıldı

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

İçindekiler

Bölüm 1: Giriş
Synopsys FPGA ve Prototipleme Ürünleri . ... . . . 16
Belgenin Kapsamı . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Başlarken . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Kullanıcı Arayüzü Bittiview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Bölüm 2: FPGA Sentez Tasarım Akışları
Mantık Sentezi Tasarım Akışı . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Bölüm 3: Girişi Hazırlama
HDL Kaynağını Ayarlama Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL Kaynağı Oluşturma Files . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL Kaynağını Düzenleme FileYerleşik Metin Düzenleyicisi ile . . . . . . . . . . . . . . . . . . . . . . . . 35 Düzenleme Penceresi Tercihlerini Ayarlama . ... File42
Karma Dil Kaynağı Kullanımı File44
Artımlı Derleyiciyi Kullanma . ...
Yapısal Verilog Akışını Kullanma . ...

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Kısıtlama ile Çalışma Files . ... FileKaynak Kodu Üzerinde . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Kısıtlama için Bir Metin Düzenleyicisi Kullanma Files (Eski) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Kısıtlama için Tcl Sözdizimi Yönergeleri Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kısıtlamayı Kontrol Etme FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Bölüm 4: Mantık Sentezi Projesinin Kurulumu
Proje Kurulumu Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Bir Proje Oluşturma File . ... File . ... View Görüntüleme Tercihleri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Eski Projedeki Verilog Dahil Etme Yollarını Güncelleme File65
Proje Yönetimi File Hiyerarşi . ... . . . 66 Özel Düzenleme FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Uygulamaları Kurma . ...
Mantık Sentezi Uygulama Seçeneklerini Ayarlama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Aygıt Seçeneklerini Ayarlama . ... 75 Küresel Frekans ve Kısıtlamanın Belirlenmesi Files . . . . . . . . . . . . . . . . . . . . . . . . . 80 Sonuç Seçeneklerini Belirtme . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Nitelikleri ve Yönergeleri Belirtme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL'de Nitelikleri ve Yönergeleri Belirtme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilog'da Nitelikleri ve Yönergeleri Belirtme . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE Düzenleyicisini Kullanarak Nitelikleri Belirtme . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Kısıtlamalarda Nitelikleri Belirleme File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Arama Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Tanımlama FileArama için . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtreleme FileArama için . ... . . . . . . . . . . . . . . . . . . . . . . 99 ÖS
Arşivleme Files ve Projeler . ... . . . . . . . . . . . . . . . . . . . . . . . 101

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bir Projeyi Kopyalama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Bölüm 5: Kısıtlamaları Belirleme
SCOPE Düzenleyicisi'ni Kullanma . ...
SCOPE Kısıtlamalarını Belirtme . ... 119 Giriş ve Çıkış Kısıtlamalarını Tanımlama . ... View SCOPE GUI'nin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Kısıtlamaları Girme ve Düzenlemeye İlişkin Kılavuzlar . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Zamanlama İstisnalarını Belirleme . ... 130 Yanlış Yolları Tanımlama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Tcl find ve expand ile Nesneleri Bulma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl find için Arama Desenlerini Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find Sonuçlarını -filter ile İyileştirme . ... 136 Koleksiyonları Tanımlamak İçin Tcl Find Komutunu Kullanma . . . . . . . . . . . . . . . . . . . 138 Koleksiyonları Tanımlamak İçin Tcl expand Komutunu Kullanma . . . . . . . . . . . . . . . . . . . 140 Tcl find ve expand Sonuçlarını Kontrol Etme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Toplu Modda Tcl find ve expand'i Kullanma . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Koleksiyonları Kullanma . ... 144 Tcl Komutlarını Kullanarak Koleksiyon Oluşturma . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 ViewTcl Komutlarıyla Koleksiyonları Kullanma ve Yönetme . . . . . . . . . . . . . . . 150
SDC'yi FDC'ye dönüştürme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE Düzenleyicisi'ni Kullanma (Eski) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE Kısıtlamalarını Girme ve Düzenleme (Eski) . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE Zamanlama Kısıtlamalarını Belirtme (Eski) . . . . . . . . . . . . . . . . . . . . . 159 Varsayılan Kısıtlamaları Girme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Saat ve Yol Kısıtlamalarını Ayarlama . ... 159 Giriş ve Çıkış Kısıtlamalarını Tanımlama (Eski) . . . . . . . . . . . . . . . . . . . . . . . 162 Yanlış Yolları Tanımlama (Eski) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 6: Sonuçların Sentezlenmesi ve Analizi
Tasarımınızı Sentezleme . ... . 174
Günlük Kontrolü File Sonuçlar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewLog'u Kullanma ve Log ile Çalışma File . ... File Raporlar . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 İzleme Penceresini Kullanma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Kaynak Kullanımını Denetleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
İletilerin İşlenmesi . ... Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Mesajdaki Mesajları Filtreleme Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Komut Satırından İletileri Filtreleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Bir Tcl Komut Dosyasıyla İleti Filtrelemeyi Otomatikleştirme . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Günlük File İleti Denetimleri . ...
Hata Durumunda Devam Etme Kullanımı . ...
Bölüm 7: HDL Analist ve FSM ile Analiz Viewer
Şema Üzerinde Çalışma Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL Analisti Arasındaki Farklar Views . . . . . . . . . . . . . . . . . . . . . . . 209 Açılış ViewS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewNesne Özelliklerini Seçme . ... Views . . . . . . . . . . . . . . . . . . . . . . . 215 Çok Sayfalı Şemalarla Çalışma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Arasında Hareket Etme ViewŞematik Pencerede . . . . . . . . . . . . . . . . . . . . . . . 218 Şematik Ayarı View Tercihler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows'u Yönetme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Tasarım Hiyerarşisini Keşfetme . ... . . . . . . . . . . 222
Nesneleri Bulma . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 HDL Analyst'te Nesneleri Bulmak İçin Tarama Views . . . . . . . . . . . . . . . . . . . . . . 230 Hiyerarşik ve Kısıtlı Aramalar için Bul'u Kullanma . . . . . . . . . . . . . . . . . . . . . . 232 Bul Komutuyla Joker Karakterleri Kullanma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Aramaları Daraltmak için Bul'u Filtrelemeyle Birleştirme . . . . . . . . . . . . . . . . . . . . . . 240 Çıktı Ağ Listesini Aramak için Bul'u Kullanma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Çapraz araştırma . ... View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/Teknolojiden Çapraz Araştırma View . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Metin Düzenleyici Penceresinden Çapraz Araştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl Komut Dosyası Penceresinden Çapraz Araştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM'den Çapraz Araştırma Viewyani. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
HDL Analist Aracıyla Analiz Etme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewTasarım Hiyerarşisi ve Bağlamının Oluşturulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtreleme Şemaları . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pin ve Ağ Mantığının Genişletilmesi . ... . . . . . . . 257 Genişleme ve ViewBağlantıları Oluşturma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Şematik Hiyerarşiyi Düzleştirme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Tasarımları Analiz Ederken Bellek Kullanımını En Aza İndirme . . . . . . . . . . . . . . . . 267
FSM'yi kullanma Viewyani. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Bölüm 8: Zamanlamayı Analiz Etme
Şematikte Zamanlamanın Analizi View274 ViewZamanlama Bilgilerinin Eklenmesi . ... Views . . . . . . . . . . . . . . . . . 275 RTL'de Saat Ağaçlarının Analizi View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKritik Yolların Yönetimi . ...
STA ile Özel Zamanlama Raporları Oluşturma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analiz Tasarım Kısıtlamalarını Kullanma . ... File . ... File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Otomatik Kısıtlamaların Kullanımı . ...
Bölüm 9: Üst Düzey Nesnelerin Çıkarımı
Sentez için Kara Kutuların Tanımlanması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog'da Kara Kutu ve G/Ç Örneklemesi . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL'de Kara Kutu ve G/Ç Örneklemesi . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Kara Kutu Zamanlama Kısıtlamalarının Eklenmesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Diğer Kara Kutu Niteliklerini Ekleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Sentez için Durum Makinelerinin Tanımlanması . ... 307 FSM'leri Nitelikler ve Yönergelerle Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Güvenli FSM'leri Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Otomatik RAM Çıkarımı . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM'in Çıkarımı . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
RAM'leri başlatma . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 323
Bölüm 10: Tasarım Düzeyindeki Optimizasyonları Belirleme
Optimizasyon İpuçları . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Zamanlama İçin Optimizasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Yeniden zamanlama . ...ample . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Nesnelerin Optimize Edilerek Uzaklaştırılmasını Önleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Koruma veya Çoğaltma için syn_keep Kullanımı . . . . . . . . . . . . . . . . . . . . . . . . 343 Hiyerarşi Düzleştirmeyi Kontrol Etme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hiyerarşiyi Koruma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanout'u Optimize Etme . ... . . . . . . . . . . . . . . . . . . 348
Kaynakların Paylaşılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
G/Ç'leri ekleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Durum Makinelerini Optimize Etme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Durum Makinelerini Ne Zaman Optimize Edeceğinize Karar Verme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM Derleyici LO'sunu Çalıştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorer'ı Çalıştırma . ...
Probların Yerleştirilmesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Kaynak Kodunda Sondaları Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Etkileşimli Olarak Sonda Nitelikleri Ekleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Bölüm 11: Derleme Noktalarıyla Çalışma
Derleme Noktası Temelleri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagDerleme Noktası Tasarımının Eserleri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manuel Derleme Noktaları . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 İç İçe Derleme Noktaları . ... . . . . . . . . . 369 Derleme Noktası Türleri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Derleme Noktası Sentezi Temelleri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Derleme Noktası Kısıtlaması Files . ... . . . 375 Derleme Noktası Sentezi . ...
Derleme Noktalarının Sentezlenmesi . ... File Derleme Noktaları için . . . . . . . . . . . . . . . . . 388 Manuel Derleme Noktalarını Tanımlama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Derleme Noktası Düzeyinde Kısıtlamalar Ayarlama . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Derleme Noktası Sonuçlarını Analiz Etme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Derleme Noktalarını Diğer Özelliklerle Kullanma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Çoklu İşlemeyle Derleme Noktalarını Birleştirme . . . . . . . . . . . . . . . . . . . . . 396
Artımlı Yeniden Sentezleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Derleme Noktalarını Artımlı Yeniden Sentezleme . . . . . . . . . . . . . . . . . . . . . . . 397
Bölüm 12: IP Girişiyle Çalışma
SYNCore ile IP Oluşturma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ile FIFO'ları Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ile RAM'leri Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore ile Bayt Etkinleştirmeli RAM'leri Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore ile ROM'ları Belirleme . ... 422 SYNCore ile Sayaçları Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
Synopsys FPGA IP Şifreleme Akışı . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Üzeriview Synopsys FPGA IP Akışının . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Şifreleme ve Şifre Çözme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Şifrelenmiş IP ile Çalışma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

IP'nizi Şifreleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 encryptP1735.pl Komut Dosyasıyla IP Şifreleme . ... 448 Komut Dosyası Çıktı Yöntemini Belirleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 IP Paketini Hazırlama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Hyper Source Kullanımı . ... . . . . . . . 460 Bir IP'nin Tasarım Hiyerarşisi İçinden Sinyal Aktarımı . . . . . . . . . . . . . . . . . 460
Bölüm 13: Üretkenlik için Süreçleri Optimize Etme
Toplu Modunu Kullanma . ... File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl Komut Dosyasıyla Toplu İşlem Modunu Çalıştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Lisansları Sıraya Koyma . ... 469
Tcl Komut Dosyaları ve Betikleriyle Çalışma . ... . . . . 472 Paralel İşlerin Sayısını Ayarlama . ... 472 Birkaç Hedef Teknolojiyi Denemek İçin Tcl Değişkenlerini Kullanma . . . . . . . . . . . . . . . . . . 473 Bir Komut Dosyasıyla Alt-Yukarı Sentez Çalıştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
synhooks.tcl ile Akışları Otomatikleştirme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Bölüm 14: Çoklu İşlemeyi Kullanma
Derleme Noktalarıyla Çoklu İşleme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Maksimum Paralel İşleri Ayarlama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisans Kullanımı . ... . . . . . . . . . 485
Bölüm 15: Mikro Yarı Tasarımlar İçin Optimizasyon
Microsemi Tasarımlarını Optimize Etme . ... . . . . 488 Radhard Tasarımlarıyla Çalışma . ...
Bölüm 16: Sentez Çıktısıyla Çalışma
P&R Araçlarına Bilgi Aktarımı . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Pin Konumlarını Belirtme . ...
Tedarikçiye Özel Çıktı Oluşturma . ... . . . . . 496
Bölüm 17: Sentez Sonrası İşlemleri Çalıştırma
Sentezden Sonra P&R'yi Otomatik Olarak Çalıştırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Identify Araçlarıyla Çalışma . ... . ...
VCS Aracıyla Simülasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

BÖLÜM 1
giriiş
Synplify Pro® yazılımına ilişkin bu giriş aşağıdakileri açıklamaktadır:
· Synopsys FPGA ve Prototipleme Ürünleri, sayfa 16 · Belgenin Kapsamı, sayfa 21 · Başlarken, sayfa 22 · Kullanıcı Arayüzüview, 24. sayfada

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 1: Giriş

Synopsys FPGA ve Prototipleme Ürünleri

Synopsys FPGA ve Prototipleme Ürünleri
Aşağıdaki şekil Synopsys FPGA ve Prototipleme ürün ailesini göstermektedir.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Synopsys FPGA ve Prototipleme Ürünleri

Bölüm 1: Giriş

FPGA Uygulama Araçları
Synplify Pro ve Synplify Premier ürünleri, özellikle FPGA'lar (sahada programlanabilir kapı dizileri) ve CPLD'ler (karmaşık programlanabilir mantık aygıtları) için tasarlanmış RTL sentez araçlarıdır.

Synplify Pro Sentez Yazılımı
Synplify Pro FPGA sentez yazılımı, yüksek performanslı, uygun maliyetli FPGA tasarımları üretmek için fiili endüstri standardıdır. Benzersiz
Davranış Çıkarma Sentez Teknolojisi® (BEST) algoritmaları, performans gösterir
RTL kodunu belirli FPGA mantığına sentezlemeden önce yüksek seviyeli optimizasyonlar. Bu yaklaşım, FPGA genelinde üstün optimizasyonlar, hızlı çalışma süreleri ve çok büyük tasarımları işleme yeteneği sağlar. Synplify Pro yazılımı, SystemVerilog ve VHDL 2008 dahil olmak üzere en son VHDL ve Verilog dil yapılarını destekler. Araç, tek bir tasarım projesinden FPGA cihazları ve satıcılar arasında hızlı ve kolay yeniden hedeflemeye izin veren teknolojiden bağımsızdır.

Synplify Premier Sentez Yazılımı
Synplify Premier işlevselliği, Synplify Pro aracının bir üst kümesidir ve nihai FPGA uygulama ve hata ayıklama ortamını sağlar. Gelişmiş FPGA tasarımcıları için kapsamlı bir araç ve teknoloji paketi içerir ve ayrıca tek FPGA tabanlı prototipleri hedefleyen ASIC prototipleyiciler için sentez motoru olarak hizmet eder.
Synplify Premier ürünü, hem FPGA tasarımcılarına hem de ASIC prototipleyicilerine en verimli tasarım uygulama ve hata ayıklama yöntemiyle tek FPGA'ları hedef alır. Tasarım uygulama tarafında, zamanlama kapanışı, mantık doğrulaması, IP kullanımı, ASIC uyumluluğu ve DSP uygulaması için işlevsellik ve FPGA satıcı arka uç araçlarıyla sıkı bir entegrasyon içerir. Hata ayıklama tarafında, hata ayıklama sürecini önemli ölçüde hızlandıran FPGA'ların sistem içi doğrulamasını sağlar ve ayrıca anlaşılması zor tasarım sorunlarını bulmak için hızlı ve artımlı bir yöntem içerir.

Synopsys FPGA Aracı Özellikleri
Bu tabloda Synplify Pro, Synplify, Synplify Premier ve Synplify Premier with Design Planner ürünlerindeki temel işlevler arasındaki farklar gösterilmektedir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 1: Giriş

Synopsys FPGA ve Prototipleme Ürünleri

Senkronize Et Senkronize Et Pro

Performans

Davranış Çıkarma Sentezi

Teknoloji® (BESTTM)

Satıcı Tarafından Oluşturulan Çekirdek/IP

Destek (belirli teknolojiler)

FSM Derleyicisi

FSM Kaşifi

Kapılı Saat Dönüşümü

Kayıt Boru Hattı

Kayıt Yeniden Zamanlama

SCOPE® Kısıtlama Girişi

Yüksek güvenilirlik özellikleri

Entegre yer ve rota

Analiz

HDL Analisti®

Seçenek

Zamanlama Analizörü

Noktadan noktaya

ÖS Viewer

Çapraz araştırma

Prob Noktası Oluşturma

Tanımla® Enstrümanı

Hata Ayıklayıcıyı Tanımla

Güç analizi (SAIF)

Fiziksel tasarım

Tasarım Planı File

Bölgelere Mantıksal Atama

Senkronize Premier
x
x
xxxxxxxx
x ...
xxxxxxx

Synplify Premier Görüntü Yönetmeni
x
x
xxxxxxxx
x ...
xxxxxxx
x ...

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Synopsys FPGA ve Prototipleme Ürünleri

Bölüm 1: Giriş

Alan Tahmini ve Bölge Kapasitesi Pin Ataması Fiziksel Optimizasyonlar Fiziksel Sentez Fiziksel Analist Synopsys DesignWare® Foundation Kütüphanesi Çalışma Zamanı Hiyerarşik Tasarım Gelişmiş Optimizasyon Hızlı Sentez Çoklu İşlem Hata Üzerine Derleme Ekip Tasarımı Karma Dil Tasarımı Derleme Noktaları Hiyerarşik Tasarım Gerçek Toplu Mod (Yalnızca Yüzer lisanslar) GUI Toplu Modu (Yüzer lisanslar) Toplu Mod P&R P&R Verilerinin Geri Açıklaması Resmi Doğrulama

Senkronize Et Senkronize Et Pro

xxxx

–

Entegrasyonu Tanımlayın

Sınırlı

Senkronize Premier
xxx
xxxx
xxxx
x
x Mantık sentez modu x

Synplify Premier Görüntü Yönetmeni
x
xxxx
xxxx
xxxx
x
xx Mantık sentez modu
x

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 1: Giriş

Synopsys FPGA ve Prototipleme Ürünleri

P&R Veri Tasarım Ortamı Metin Düzenleyicisinin Geri Açıklaması View İzleme Penceresi Mesaj Penceresi Tcl Penceresi Çoklu Uygulamalar Satıcı Teknolojisi Desteği Prototipleme Özellikleri Çalışma Zamanı Özellikleri Derleme Noktaları Kapılı Saat Dönüşümü Hata Durumunda Derleme

Senkronize Et Senkronize Et Pro

Senkronize Premier
xxxxx Seçildi
xxxx

Synplify Premier Görüntü Yönetmeni
x
xxxxx Seçildi
xxxx

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Belgenin Kapsamı

Bölüm 1: Giriş

Belgenin Kapsamı
Aşağıda bu belgenin kapsamı ve hedef kitlesi açıklanmaktadır.

Belge Seti
Bu kullanıcı kılavuzu, bir referans kılavuzu ve bir öğretici içeren bir belge setinin parçasıdır. Setteki diğer belgelerle birlikte kullanılmak üzere tasarlanmıştır. Tipik görevleri gerçekleştirmek için Synopsys FPGA yazılımının nasıl kullanılacağını açıklamaya odaklanır. Bu, aşağıdakileri ifade eder:
· Kullanıcı kılavuzu yalnızca tipik görevleri yapmak için gereken seçenekleri açıklar
kılavuzda açıklanmıştır. Mevcut tüm komut ve seçenekleri açıklamaz. Tüm komut seçeneklerinin ve sözdiziminin tam açıklamaları için Kullanıcı Arayüzü'ne bakınview Synopsys FPGA Sentez Referans Kılavuzu'ndaki bölüm.
· Kullanıcı kılavuzu görev tabanlı bilgiler içerir. Bir döküm için
Bilgilerin nasıl düzenlendiği hakkında daha fazla bilgi için, sayfa 22'deki Yardım Alma bölümüne bakın.

Kitle
Synplify Pro yazılım aracı FPGA sistem geliştiricisine yöneliktir. Aşağıdakiler hakkında bilgi sahibi olduğunuz varsayılmaktadır:
· Tasarım sentezi · RTL · FPGA'lar · Verilog/VHDL

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 1: Giriş

Başlarken

Başlarken
Bu bölüm, Synopsys FPGA sentez yazılımına nasıl başlayacağınızı gösterir. Aşağıdaki konuları açıklar, ancak lisanslama ve kurulum hakkındaki kurulum talimatlarındaki bilgilerin yerini almaz:
· Yazılımı Başlatma, sayfa 22 · Yardım Alma, sayfa 22

Yazılımı Başlatma
1. Eğer henüz yapmadıysanız, kurulum talimatlarına göre Synopsys FPGA sentez yazılımını kurun.
2. Yazılımı başlatın.
Windows platformunda çalışıyorsanız, şunu seçin:
Başlat butonundan Programlar->Synopsys->ürün sürümüne tıklayın.
UNIX platformunda çalışıyorsanız, uygun kodu yazın
komut satırında komut:
synplify_pro
· Komut sentez aracını başlatır ve Proje penceresini açar.
yazılımı daha önce çalıştırdıysanız, pencere önceki projeyi görüntüler. Arayüz hakkında daha fazla bilgi için Kullanıcı Arayüzü'ne bakınview Referans Kılavuzunun bölümü.

Yardım Alma
Synopsys Desteğini aramadan önce, belgelendirilmiş bilgilere göz atın. Bilgilere çevrimiçi olarak Yardım menüsünden erişebilir veya PDF versiyonuna bakabilirsiniz. Aşağıdaki tablo, bilgilerin nasıl düzenlendiğini gösterir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Başlarken
Yardım için… Yazılım özelliklerini kullanma Nasıl yapılır…
Akış bilgisi
Hata mesajları Lisanslama Nitelikler ve yönergeler Sentez özellikleri Dil ve sözdizimi Tcl sözdizimi Tcl sentez komutları Ürün güncellemeleri

Bölüm 1: Giriş
...Synopsys FPGA Sentez Kullanıcı Kılavuzu'na bakın Synopsys FPGA Sentez Kullanıcı Kılavuzu, destekle ilgili uygulama notları web site Synopsys FPGA Sentez Kullanıcı Kılavuzu, destekle ilgili uygulama notları web site Çevrimiçi yardım (Yardım->Hata Mesajları'nı seçin) Synopsys SolvNet Website Synopsys FPGA Sentez Referans Kılavuzu Synopsys FPGA Sentez Referans Kılavuzu Synopsys FPGA Sentez Referans Kılavuzu Çevrimiçi yardım (Yardım->Tcl Yardım'ı seçin) Synopsys FPGA Sentez Referans Kılavuzu Synopsys FPGA Sentez Referans Kılavuzu (Web menü komutları)

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 1: Giriş

Kullanıcı Arayüzü Bittiview

Kullanıcı Arayüzü Bittiview
Kullanıcı arayüzü (UI), Proje adı verilen ana pencereden oluşur. viewve özel pencereler veya viewfarklı görevler için. Her bir özellik hakkında ayrıntılar için, Bölüm 2, Kullanıcı Arayüzü'ne bakın.view Synopsys FPGA Sentez Referans Kılavuzu'nun.

Synplify Pro Arayüzü

Düğme Paneli

Araç Çubukları Projesi view

Durum

Uygulama Sonuçları view

Erişim sekmeleri views

Tcl Komut Dosyası/Mesajlar Penceresi LO

İzleme Penceresi

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

BÖLÜM 2
FPGA Sentez Tasarım Akışları
Bu bölümde, sayfa 26'da yer alan Mantık Sentezi Tasarım Akışı açıklanmaktadır.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 2: FPGA Sentez Tasarım Akışları

Mantık Sentezi Tasarım Akışı

Synopsys FPGA araçları, önce RTL kaynağını teknolojiden bağımsız mantık yapılarına derleyerek ve ardından mantığı teknolojiye özgü kaynaklara optimize edip eşleyerek mantığı sentezler. Mantık sentezinden sonra araç, satıcıya özgü bir netlist ve kısıtlama oluşturur file Yerleştirme ve rotalama (P&R) aracına girdi olarak kullanabileceğiniz.
Aşağıdaki şekil, mantık sentezi için kullanılan aşamaları ve araçları ve bazı önemli girdi ve çıktıları göstermektedir. Bu akış için Synplify Pro sentez yazılımını kullanabilirsiniz. Etkileşimli zamanlama analizi isteğe bağlıdır. Akış, satıcı kısıtlamasını gösterse de fileP&R aracına doğrudan girdiler olarak, bunları eklemelisiniz fileKara kutuların zamanlaması için sentez projesine.

Synopsys FPGA Aracı

Sağdan sola

RTL Derlemesi

FDC

Mantıksal Sentez

Sentezlenmiş netlist Sentez kısıtlamaları Satıcı kısıtlamaları
Satıcı Aracı
Yer ve Rota

Mantık Sentez Prosedürü

Belirli tasarıma dayalı adım adım talimatlar içeren bir tasarım akışı için

veri, öğreticiyi şu adresten indirin: website. Aşağıdaki adımlar özetliyor

tasarımın sentezlenmesine yönelik prosedür, aynı zamanda aşağıdaki şekilde de gösterilmiştir

Aşağıdaki şekil.

1. Bir proje oluşturun.

2. Kaynağı ekleyin fileprojeye.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Tasarım Akışı

Bölüm 2: FPGA Sentez Tasarım Akışları

3. Tasarım için nitelikleri ve kısıtlamaları belirleyin.
4. Uygulama Seçenekleri iletişim kutusunda uygulama için seçenekleri ayarlayın.
5. Mantık sentezini çalıştırmak için Çalıştır'a tıklayın.
6. Log gibi araçları kullanarak sonuçları analiz edin file, HDL Analist şeması views, Mesaj penceresi ve İzleme Penceresi.
Tasarımı tamamladıktan sonra çıktıyı kullanabilirsiniz fileSatıcı aracıyla yerleştirme ve yönlendirmeyi çalıştırmak ve FPGA'yı uygulamak.
Aşağıdaki şekil akıştaki ana adımları listelemektedir:

Proje Oluştur
Kaynak Ekle Files
Kısıtlamaları Ayarla
Seçenekleri ayarla
Yazılımı Çalıştırın
Sonuçları Analiz Et Hedeflere Ulaşılmadı mı?
Evet Yer ve Rota

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 2: FPGA Sentez Tasarım Akışları

Mantık Sentezi Tasarım Akışı

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

BÖLÜM 3
Girişi Hazırlama
Bir tasarımı sentezlediğinizde iki tür ayarlama yapmanız gerekir files: HDL fileTasarımınızı ve projenizi tanımlayan fileTasarımı yönetmek için. Bu bölüm, bunları kurmak için prosedürleri açıklar files ve proje. Aşağıdakileri kapsar:
· HDL Kaynağının Kurulumu Files, sayfa 30 · Karma Dil Kaynağı Kullanımı Files, sayfa 44 · Artımlı Derleyiciyi Kullanma, sayfa 49 · Yapısal Verilog Akışını Kullanma, sayfa 51 · Kısıtlamayla Çalışma Files, sayfa 53

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

HDL Kaynağını Ayarlama Files
Bu bölümde kaynağınızı nasıl kuracağınız açıklanmaktadır files; proje file kurulum Proje Kurulumu bölümünde açıklanmıştır Files, sayfa 58'de. Kaynak files, Verilog veya VHDL'de olabilir. Yapılandırma hakkında bilgi için filesentez için Referans Kılavuzuna bakın. Bu bölüm aşağıdaki konuları ele almaktadır:
· HDL Kaynağı Oluşturma Files, sayfa 30 · Bağlam Yardım Düzenleyicisini Kullanma, sayfa 32 · HDL Kaynağını Kontrol Etme Files, sayfa 34 · HDL Kaynağını Düzenleme FileYerleşik Metin Düzenleyicisi ile, sayfa 35 · Harici Metin Düzenleyicisi Kullanma, sayfa 41 · Düzenleme Penceresi Tercihlerini Ayarlama, sayfa 39 · Verilog Kütüphanesi için Kütüphane Uzantılarını Kullanma Files, sayfa 42

HDL Kaynağı Oluşturma Files
Bu bölümde kaynak oluşturmak için yerleşik metin düzenleyicinin nasıl kullanılacağı açıklanmaktadır files, ancak bunun ne olduğu konusunda ayrıntılara girmiyor files içerir. Neleri dahil edebileceğiniz ve neleri dahil edemeyeceğinizin ayrıntıları ve satıcıya özgü bilgiler için Referans Kılavuzuna bakın. Zaten kaynağınız varsa files, sözdizimini kontrol etmek veya düzenlemek için metin düzenleyicisini kullanabilirsiniz file (bkz. HDL Kaynağını Kontrol Etme Files, sayfa 34'te ve HDL Kaynağını Düzenleme File(Yerleşik Metin Düzenleyicisi ile birlikte, sayfa 35'te).
Kaynak kodunuz için Verilog veya VHDL kullanabilirsiniz files. files v (Verilog) veya vhd (VHDL)'ye sahiptir file uzantıları sırasıyla. Verilog ve VHDL kullanabilirsiniz fileaynı tasarımda. Verilog ve VHDL girişinin bir karışımını kullanma hakkında bilgi için files, Karma Dil Kaynağını Kullanma konusuna bakın Files, sayfa 44.
1. Yeni bir kaynak oluşturmak için file ya HDL'ye tıklayın file simge ( ) veya aşağıdakileri yapın:
Seçme File->Yeni veya Ctrl-n tuşlarına basın.
Yeni iletişim kutusunda kaynak türünü seçin file yaratmak istiyorsun,
Verilog veya VHDL. Kaynakta SystemVerilog yapıları içeren Verilog tasarımları için Bağlam Yardım Düzenleyicisini kullanabileceğiniz anlamına gelmez

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

fileDaha fazla bilgi için bkz. Sayfa 32'deki Bağlam Yardım Düzenleyicisini Kullanma.
Verilog 2001 biçimini veya SystemVerilog kullanıyorsanız, sentezi çalıştırmadan önce Verilog 2001 veya System Verilog seçeneğini etkinleştirdiğinizden emin olun (Proje->Uygulama Seçenekleri->Verilog sekmesi). Varsayılan Verilog file Yeni projeler için format SystemVerilog'dur.

Bir ad ve konum yazın file ve Tamam'ı tıklayın. Boş bir düzenleme
Sol tarafta satır numaralarının yer aldığı bir pencere açılır.
2. Kaynak bilgilerini pencereye yazın veya kesip yapıştırın. HDL Kaynağını Düzenlemeye bakın FileDüzenleme penceresinde çalışma hakkında daha fazla bilgi için sayfa 35'teki Yerleşik Metin Düzenleyicisi'ne bakın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

En iyi sentez sonuçlarını elde etmek için Referans Kılavuzunu kontrol edin ve mevcut yapıları ve satıcıya özgü nitelikleri ve yönergeleri etkili bir şekilde kullandığınızdan emin olun.
3. Kaydet file seçerek File->Kaydet veya Kaydet simgesine ( ) tıklayın.
Bir kaynak oluşturduğunuzda file, HDL Kaynağını Kontrol Etme bölümünde açıklandığı gibi doğru sözdizimine sahip olduğunuzu kontrol edebilirsiniz Files, sayfa 34.

Bağlam Yardım Düzenleyicisini Kullanma
Bir Verilog tasarımı oluşturduğunuzda veya açtığınızda file, kaynakta Verilog/SystemVerilog yapılarını kodlamanıza yardımcı olması için pencerenin alt kısmında görüntülenen Bağlam Yardımı düğmesini kullanın file veya Tcl kısıtlama komutlarını Tcl'nize ekleyin file.
Bağlam Yardım Düzenleyicisini kullanmak için:
1. Bu metin düzenleyicisini görüntülemek için Bağlam Yardımı düğmesine tıklayın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

2. Pencerenin sol tarafında bir yapı seçtiğinizde, yapı için çevrimiçi yardım açıklaması görüntülenir. Seçilen yapıda bu özellik etkinleştirilmişse, çevrimiçi yardım konusu pencerenin en üstünde görüntülenir ve bu yapı için genel bir kod veya komut şablonu en altta görüntülenir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

3. Şablon Ekle düğmesi de etkinleştirilir. Şablon Ekle düğmesine tıkladığınızda, şablon penceresinde gösterilen kod veya komut, şablonunuza eklenir. file imlecin konumunda. Bu, kod veya komutu kolayca eklemenize ve sentezleyeceğiniz tasarım için değiştirmenize olanak tanır.
4. Şablonun yalnızca bazı kısımlarını kopyalamak istiyorsanız, eklemek istediğiniz kodu veya komutu seçin ve Kopyala'ya tıklayın. Daha sonra bunu kendi şablonunuza yapıştırabilirsiniz. file.

HDL Kaynağını Kontrol Etme Files

Yazılım HDL kaynağınızı otomatik olarak kontrol eder files onları derlerken, ancak sentezden önce kaynak kodunuzu kontrol etmek istiyorsanız, aşağıdaki prosedürü kullanın. Sentez yazılımında yaptığınız iki tür kontrol vardır: sözdizimi ve sentez.

1. Kaynağı seçin fileKontrol etmek istediğiniz şey nedir?
Tüm kaynakları kontrol etmek için fileBir projede s varsa, tümünün seçimini kaldırın files içinde
proje listesini yapın ve hiçbirinin files etkin bir pencerede açıktır. Etkin bir kaynağınız varsa file, yazılım yalnızca etkin olanı kontrol eder file.
Tek bir kontrol etmek için file, açın file ile File->Açın veya çift tıklayın
file Proje penceresinde. Birden fazla varsa file açın ve bunlardan yalnızca birini kontrol etmek istiyorsanız, imlecinizi uygun yere getirin file Etkin pencere olduğundan emin olmak için pencereye tıklayın.

2. Sözdizimini denetlemek için Çalıştır->Sözdizimi Denetimi'ni seçin veya Shift+F7 tuşlarına basın.

Yazılım, yanlış anahtar kelimeler ve noktalama işaretleri gibi sözdizimi hatalarını algılar ve hataları ayrı bir günlükte bildirir file (syntax.log). Herhangi bir hata tespit edilmezse, bu günlüğün alt kısmında başarılı bir sözdizimi denetimi bildirilir. file.

3. Sentez denetimi çalıştırmak için Çalıştır->Sentez Denetimi'ni seçin veya Shift+F8 tuşlarına basın.

Yazılım, yanlış kodlanmış kodlar gibi donanımla ilgili hataları algılar.

flip-flop'lar ve herhangi bir hatayı ayrı bir günlükte bildirir file (syntax.log). Eğer varsa

hiçbir hata yoksa, bu bölümün sonunda başarılı bir sözdizimi denetimi bildirilir

file.

4. Yenidenview syntax.log'u açarak hataları düzeltin file istendiğinde ve hata mesajını bulmak için Bul'u kullanın (@E'yi arayın).

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

5 karakterli hata kodunu girin veya mesaj metnine tıklayıp F1'e basarak çevrimiçi hata mesajı yardımını görüntüleyin.
5. Syntax.log'daki mesaj metnine çift tıklayarak hatadan sorumlu kod bölümünü bulun. file. Metin Düzenleyici penceresi uygun kaynağı açar file ve hataya neden olan kodu vurgular.
6. Tüm sözdizimi ve sentez hataları düzeltilene kadar 4. ve 5. adımları tekrarlayın.
Mesajlar hatalar, uyarılar veya notlar olarak kategorilendirilebilir.view tüm mesajları inceleyin ve hataları çözün. Uyarılar hatalardan daha az ciddidir, ancak hepsini çözmeseniz bile bunları okuyup anlamalısınız. Notlar bilgilendiricidir ve çözülmesi gerekmez.

HDL Kaynağını Düzenleme FileDahili Metin Düzenleyicisi ile
Dahili metin düzenleyici, HDL kaynak kodunuzu oluşturmayı kolaylaştırır. view veya hataları düzeltmeniz gerektiğinde düzenleyin. Harici bir metin düzenleyici kullanmak istiyorsanız, bkz. Harici Metin Düzenleyicisi Kullanma, sayfa 41.
1. Bir kaynak açmak için aşağıdakilerden birini yapın file için viewdüzenleme veya düzenleme:
İlkini otomatik olarak açmak için file Hatalı listede F5 tuşuna basın.
Belirli bir şeyi açmak için file, çift tıklayın file Proje penceresinde veya
kullanmak File->Aç (Ctrl-o) ve kaynağı belirtin file.
Metin Düzenleyici penceresi açılır ve kaynak görüntülenir file. Satırlar numaralandırılmıştır. Anahtar sözcükler mavi, yorumlar ise yeşil renktedir. Dize değerleri kırmızı renktedir. Bu renkleri değiştirmek istiyorsanız, bkz. Düzenleme Penceresi Tercihlerini Ayarlama, sayfa 39.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

2. Birini düzenlemek için file, doğrudan pencereye yazın.
Bu tablo, kullanabileceğiniz genel düzenleme işlemlerini özetlemektedir. Komutlar yerine klavye kısayollarını da kullanabilirsiniz.

İle…

Yapmak…

Kes, kopyala ve yapıştır; Komutu açılan pencereden (geri al veya sağ fare tuşunu basılı tutarak bir eylemi yinele) veya Düzenle menüsünden seçin.

Belirli bir satıra git

Ctrl-g tuşlarına basın veya Düzenle->Git'i seçin, satır numarasını yazın ve Tamam'a tıklayın.

Metni bul

Ctrl-f'ye basın veya Düzenle -> Bul'u seçin. Bulmak istediğiniz metni yazın ve Tamam'a tıklayın.

Metni değiştir

Ctrl-h'ye basın veya Düzenle->Değiştir'i seçin. Bulmak istediğiniz metni ve değiştirmek istediğiniz metni yazın. Tamam'a tıklayın.

Bir anahtar kelimeyi tamamla

Anahtar sözcüğü benzersiz bir şekilde tanımlayacak kadar karakter yazın ve Esc tuşuna basın.

Metni sağa girintileyin Bloğu seçin ve Tab tuşuna basın. Metni sola girintileyin LSObloğu seçin ve Shift-Tab tuşlarına basın.

Büyük harfe geç Metni seçin ve ardından Düzenle->Gelişmiş ->Büyük harf'i seçin veya Ctrl-Shift-u tuşlarına basın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

... için Küçük harfe geç Blok yorumları ekle
Sütunları düzenle

Yapmak…
Metni seçin ve ardından Düzenle->Gelişmiş ->Küçük Harf'i seçin veya Ctrl-u tuşlarına basın.
Yorum metninin başına imleci getirin ve Düzenle->Gelişmiş->Yorum Kodu'nu seçin veya Alt-c tuşlarına basın.
Alt tuşuna basın ve sütunu seçmek için sol fare düğmesini kullanın. Bazı platformlarda, Meta veya elmas tuşu gibi Alt işlevselliğinin eşlendiği tuşu kullanmanız gerekir.

3. Bir PDF belgesinin bir bölümünü kesip yapıştırmak için T şeklindeki Metin Seçme simgesini seçin, ihtiyacınız olan metni vurgulayın ve kopyalayıp PDF belgenize yapıştırın. fileMetin Seçme simgesi belgenin bölümlerini seçmenizi sağlar.
4. Yer imlerinizi oluşturmak ve bunlarla çalışmak için file, aşağıdaki tabloya bakınız.
Yer imleri uzun sayfalarda gezinmenin kullanışlı bir yoludur files veya kodda sıkça başvurduğunuz noktalara atlamak için. Bu işlemler için Düzenle araç çubuğundaki simgeleri kullanabilirsiniz. Pencerenizin en sağında Düzenle araç çubuğunu göremiyorsanız, diğer araç çubuklarından bazılarının boyutunu değiştirin.

...Bir yer imi eklemek için
Bir yer imini sil
Tüm yer imlerini sil

Yapmak…
Yer imi eklemek istediğiniz satırın herhangi bir yerine tıklayın. Düzenle->Yer İmlerini Değiştir'i seçin, Ctrl-F2'ye basın veya Düzenleme araç çubuğundaki ilk simgeyi seçin. Satır numarası, o satırın başında bir yer imi olduğunu belirtmek için vurgulanır.
Yer imi bulunan satırdaki herhangi bir yere tıklayın. Düzenle->Yer İmlerini Değiştir'i seçin, Ctrl-F2'ye basın veya Düzenleme araç çubuğundaki ilk simgeyi seçin. Yer imi silindikten sonra satır numarası artık vurgulanmaz.
Düzenle->Tüm Yer İşaretlerini Sil'i seçin, Ctrl-Shift-F2'ye basın veya Düzenleme araç çubuğundaki son simgeyi seçin. Yer işaretleri silindikten sonra satır numaraları artık vurgulanmaz.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

İle…
Bir gezinin file yer imlerini kullanma

Yapmak…
İstediğiniz yer imine gitmek için Düzenle menüsünden Sonraki Yer İmi (F2) ve Önceki Yer İmi (Shift-F2) komutlarını veya Düzenle araç çubuğundaki ilgili simgeleri kullanın.

5. Hataları düzeltmek veya yenidenview Kaynak kodundaki uyarıları dikkate almadan aşağıdakileri yapın:
HDL'yi açın file hata veya uyarıyı çift tıklayarak file
proje listesinde.
İlk hataya, uyarıya veya nota gitmek için F5 tuşuna basın file. Şu anda
Düzenleme penceresinin alt kısmında mesaj metnini görürsünüz.
Sonraki hataya, uyarıya veya nota gitmek için Çalıştır->Sonraki Hata/Uyarı'yı seçin
veya F5 tuşuna basın. Eğer daha fazla mesaj yoksa file, Düzenleme penceresinin alt kısmında “Daha Fazla Hata/Uyarı/Not Yok” mesajını görürsünüz. Çalıştır->Sonraki Hata/Uyarı'yı seçin veya bir sonraki pencerede hataya, uyarıya veya nota gitmek için F5 tuşuna basın file.
Önceki bir hataya, uyarıya veya nota geri dönmek için şunu seçin:
Çalıştır->Önceki Hata/Uyarı veya Shift-F5 tuşlarına basın.
6. Hatanın, uyarının veya notun tam açıklamasını içeren hata mesajı yardımını getirmek için:
Metin biçimli günlüğü aç file (tıklamak View Günlük) ve üzerine çift tıklayın
5 karakterli hata kodunu yazın veya mesaj metnine tıklayın ve F1 tuşuna basın.
HTML günlüğünü aç file ve 5 karakterli hata koduna tıklayın.
Tcl penceresinde Mesajlar sekmesine tıklayın ve 5 karakterli
ID sütununda hata kodu.
7. Kaynak kod penceresinden diğerlerine çapraz araştırma yapmak views, aç view ve kod parçasını seçin. Ayrıntılar için sayfa 246'daki Metin Düzenleyici Penceresinden Çapraz Araştırma'ya bakın.
8. Tüm hataları düzelttiğinizde, şunu seçin: File->Kaydet'i tıklayın veya kaydetmek için Kaydet simgesine tıklayın file.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

Düzenleme Penceresi Tercihlerini Ayarlama
Metin Düzenleme penceresinde kullanılan yazı tiplerini ve renkleri özelleştirebilirsiniz.
1. Seçenekler->Düzenleyici Seçenekleri'ni ve Synopsys Düzenleyicisi veya Harici Düzenleyici'yi seçin. Harici düzenleyici hakkında daha fazla bilgi için bkz. Harici Metin Düzenleyicisi Kullanma, sayfa 41.
2. Daha sonra türüne bağlı olarak file Açtığınızda, metin düzenleyicide kullanılacak arka planı, sözdizimi renklendirmesini ve yazı tipi tercihlerini ayarlayabilirsiniz.

Not: Bundan sonra, bunun için ayarladığınız metin düzenleme tercihleri file hepsine uygulanacaktır filebunun s'si file tip.

Metin Düzenleme penceresi, proje için tercihleri ayarlamak amacıyla kullanılabilir files, kaynak files (Verilog/VHDL), günlük files, Tcl files, kısıtlama files veya diğer varsayılan fileEditör Seçenekleri iletişim kutusundan s.
3. Anahtar sözcükler, dizeler ve yorumlar gibi bazı genel sözdizimi seçenekleri için sözdizimi renklerini ayarlayabilirsiniz. Örneğinampgünlükte le file, uyarılar ve hatalar kolay tanınması için renk kodlu olabilir.
Renk paletini görüntülemek için Sözdizimi Renklendirme alanındaki ilgili nesnenin Ön Plan veya Arka Plan alanına tıklayın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

Temel renkleri seçebilir veya özel renkler tanımlayıp bunları özel renk paletinize ekleyebilirsiniz. İstediğiniz rengi seçmek için Tamam'a tıklayın.
4. Metin düzenleyicide yazı tipini ve yazı boyutunu ayarlamak için açılır menüleri kullanın.
5. Sekme ayarlarını etkinleştirmek için Sekmeleri Koru seçeneğini işaretleyin, ardından Sekme Boyutu için yukarı veya aşağı okunu kullanarak sekme aralığını ayarlayın.

LO 6. Editör Seçenekleri formunda Tamam’a tıklayın.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

Harici Bir Metin Düzenleyicisi Kullanma
Yerleşik metin düzenleyici yerine vi veya emacs gibi harici bir metin düzenleyici kullanabilirsiniz. Harici bir metin düzenleyiciyi etkinleştirmek için aşağıdakileri yapın. Yerleşik metin düzenleyiciyi kullanma hakkında bilgi için HDL Kaynağını Düzenleme konusuna bakın FileYerleşik Metin Düzenleyicisi ile ilgili, sayfa 35.
1. Seçenekler->Düzenleyici Seçenekleri'ni seçin ve Harici Düzenleyici seçeneğini açın.
2. İşletim sisteminize uygun yöntemi kullanarak harici düzenleyiciyi seçin.
Windows platformunda çalışıyorsanız, …(Gözat) düğmesine tıklayın
ve harici metin düzenleyici çalıştırılabilir dosyasını seçin.
UNIX veya Linux platformundan kendi metin düzenleyicisini oluşturan bir metin düzenleyicisine
penceresinde, … Gözat düğmesine tıklayın ve harici metin düzenleyici çalıştırılabilir dosyasını seçin.
Kendi metin düzenleyicisini oluşturmayan bir UNIX platformundan
pencere, … Gözat düğmesini kullanmayın. Bunun yerine xterm -e editor yazın. Aşağıdaki şekil, harici düzenleyici olarak belirtilen VI'yi gösterir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

HDL Kaynağını Ayarlama Files

Linux platformundan, kendi metin düzenleyicisini oluşturmayan bir metin düzenleyici için
pencere, … Gözat düğmesini kullanmayın. Bunun yerine gnome-terminal -x editor yazın. Emacs'ı örnek olarak kullanmak içinample, gnome-terminal -x emacs yazın.
Yazılım emacs ve vi metin editörleriyle test edilmiştir.
3. Tamam 'ı tıklatın.

Verilog Kütüphanesi için Kütüphane Uzantılarını Kullanma Files
Verilog kütüphanesine kütüphane uzantıları eklenebilir fileProjeniz için tasarımınıza dahil edilmiştir. Verilog kitaplığını içeren dizinlere arama yolları sağladığınızda files, bu yeni kitaplık uzantılarını ve Verilog ve SystemVerilog'u (.v ve .sv) belirtebilirsiniz file uzantılar.
Bunu yapmak için:
1. Uygulama Seçenekleri panelinin Verilog sekmesini seçin.
2. Verilog kütüphanesi için Kütüphane Dizinlerinin konumlarını belirtin fileProjenize dahil edilecek tasarımlar.
3. Kütüphane Uzantılarını belirtin.
Herhangi bir kütüphane uzantısı belirtilebilir, örneğin .av, .bv, .cv, .xxx, .va, .vas (kütüphane uzantılarını bir boşlukla ayırın).
Aşağıdaki şekil, iletişim kutusunda kütüphane uzantılarının nereye girileceğini göstermektedir.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

HDL Kaynağını Ayarlama Files

Bölüm 3: Girişi Hazırlama

Bu örnek için Tcl eşdeğeriample şu komuttur:
set_option -libext .av .bv .cv .dv .ev
Ayrıntılar için Komut Referansı'nın 57. sayfasındaki libext'e bakın.
4. Tasarımı derledikten sonra günlükte doğrulama yapabilirsiniz file kütüphane fileBu uzantılara sahip s yüklendi ve okundu. Örneğinamptarih:
@N: Verilog Derleyicisi SystemVerilog modunda çalıştırılıyor @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Yükleniyor file C:dirlib1sub1.av belirtilen kütüphane dizininden C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Yükleniyor file C:dirlib2sub2.bv belirtilen kütüphane dizininden C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Yükleniyor file

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Karma Dil Kaynağı Kullanımı Files

C:dirlib3sub3.cv belirtilen kütüphane dizininden C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Yükleniyor file C:dirlib4sub4.dv belirtilen kütüphane dizininden C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Yükleniyor file C:dirlib5sub5.ev belirtilen kütüphane dizininden C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog sözdizimi denetimi başarılı!

Karma Dil Kaynağı Kullanımı Files
Synplify Pro yazılımıyla VHDL ve Verilog girişlerinin bir karışımını kullanabilirsiniz fileprojenizde s. ÖrneğinampVHDL ve Verilog'un dosyaları files, Referans Kılavuzuna bakın.
1. Verilog'un kısıtlanmamış VHDL portlarını desteklemediğini ve karışık dil tasarımını ayarladığını unutmayın filebuna göre.
2. Verilog ve VHDL'yi düzenlemek istiyorsanız filefarklı klasörlerde, Seçenekler->Proje'yi seçin View Seçenekler ve geçiş View Proje FileKlasörler seçeneğinde s.
Eklediğinizde fileProjeye, Verilog ve VHDL'ye fileProjede ayrı klasörlerde yer almaktadır view.
3. Bir proje açtığınızda veya yeni bir proje oluşturduğunuzda, Verilog ve VHDL'yi ekleyin fileAşağıdaki gibidir:
Projeyi Seçin->Kaynak Ekle File komutunu kullanın veya Ekle'ye tıklayın File düğmesi. Formda, ayarlayın FileTip s'den HDL'ye Files (*.vhd, *.vhdl, *.v). Verilog ve VHDL'yi seçin fileistediğinizi seçin ve bunları ekleyin
proje. Tamam'ı tıklayın. Ekleme hakkında ayrıntılar için fileBir projeye değişiklik yapmak için, sayfa 62'deki Bir Projede Değişiklik Yapma bölümüne bakın.
LO

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Karma Dil Kaynağı Kullanımı Files

Bölüm 3: Girişi Hazırlama

The fileEklediğiniz öğeler Projede görüntülenir viewBu şekil şunu gösteriyor: fileAyrı klasörlerde düzenlenmiştir.
4. Aygıt seçeneklerini ayarladığınızda (Uygulama Seçenekleri düğmesi), en üst düzey modülü belirtin. Aygıt seçeneklerini ayarlama hakkında daha fazla bilgi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75.
En üst düzey modül Verilog ise, Verilog sekmesine tıklayın ve şunu yazın:
En üst düzey modülün adı.
En üst düzey modül VHDL ise, VHDL sekmesine tıklayın ve adını yazın
en üst düzey varlığın. En üst düzey modül varsayılan çalışma kitaplığında bulunmuyorsa, derleyicinin modülü bulabileceği kitaplığı belirtmeniz gerekir. Bunu nasıl yapacağınız hakkında bilgi için bkz. VHDL Panel, sayfa 200.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Karma Dil Kaynağı Kullanımı Files

En üst düzey modülü açıkça belirtmeniz gerekir, çünkü bu, eşleyicinin birleştirilmiş bir netlist oluşturmasının başlangıç noktasıdır.
5. Aynı formda Uygulama Sonuçları sekmesini seçin ve çıktı için bir çıktı HDL biçimi seçin fileYazılım tarafından üretilir. Aygıt seçeneklerini ayarlama hakkında daha fazla bilgi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75.
Verilog çıkış netlistesi için Write Verilog Netlist'i seçin. VHDL çıkış netlistesi için Write VHDL Netlist'i seçin. Diğer aygıt seçeneklerini ayarlayın ve OK'e tıklayın.
Artık tasarımınızı sentezleyebilirsiniz. Yazılım, kaynağın karışık biçimlerini okur files ve tek bir srs üretir file sentez için kullanılan.
6. Sorunlarla karşılaşırsanız ek bilgi ve ipuçları için sayfa 47'deki Karma Dil Tasarımlarında Sorun Giderme bölümüne bakın.
LO

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Karma Dil Kaynağı Kullanımı Files

Bölüm 3: Girişi Hazırlama

Karma Dil Tasarımlarında Sorun Giderme
Bu bölümde, karışık dil tasarımlarıyla ortaya çıkabilecek belirli durumlarla başa çıkma konusunda ipuçları verilmektedir.

VHDL File Emir
Yalnızca VHDL tasarımları veya en üst seviyenin belirtilmediği karma tasarımlar için FPGA sentez araçları VHDL'yi otomatik olarak yeniden düzenler fileBöylece VHDL paketleri doğru sırayla derlenir.
Ancak, en üst seviyeyi belirttiğiniz karma dilli bir tasarıma sahipseniz, VHDL'yi belirtmeniz gerekir file araç için sipariş verin. Bunu yalnızca bir kez, Run->Arrange VHDL'yi seçerek yapmanız gerekir. files komutu. Bunu yapmazsanız bir hata mesajı alırsınız.

VHDL Küresel Sinyalleri
Şu anda, karma dil tasarımlarında VHDL küresel sinyallerine sahip olamazsınız çünkü araç bu sinyalleri yalnızca VHDL'ye özgü tasarımlarda uygular.

VHDL Boolean Genel Değerlerini Verilog Parametrelerine Geçirme
Araç, bir Verilog tasarımında örnekleştirilmişse, Boolean jenerikleri olan bir VHDL bileşeni için bir kara kutu çıkarır. Bunun nedeni, Verilog'un Boolean veri türlerini tanımaması, dolayısıyla Boolean değerinin doğru bir şekilde temsil edilmesi gerektiğidir. VHDL Boolean jenerik değeri TRUE ise ve Verilog sabiti 1 ile temsil ediliyorsa, Verilog derleyicisi bunu bir kara kutu olarak yorumlar.
Siyah kutu çıkarımından kaçınmak için, VHDL Boolean genel kümesinin Verilog sabiti TRUE olarak ayarlandığında 1 değil 1'b1 olmalıdır. Benzer şekilde, VHDL Boolean genel kümesi FALSE ise, karşılık gelen Verilog sabiti 1 değil 0'b0 olmalıdır. Aşağıdaki örnekampBu derste, Boolean jeneriklerinin, kara kutu çıkarımına yol açmadan, VHDL-Verilog sınırını doğru bir şekilde geçmelerini sağlayacak şekilde nasıl temsil edileceği gösterilmektedir.

VHDL Varlık Beyanı

Verilog Örneklemesi

Entity abc Geneldir (
Sayı_Bitleri Böl_Bit );

: tamsayı : boolean

:= 0; := Yanlış;

abc #( .Sayı_Bitleri (16), .Bit_Böl (1'b0)
)

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Karma Dil Kaynağı Kullanımı Files

Kara Kutu Çıkarımı Yapmadan VHDL Jeneriklerini Geçmek
Bir Verilog bileşeni parametresinin (örneğin)amp[0:0] RSR = 1'b0) karşılık gelen VHDL bileşeninin boyutuyla eşleşmiyorsa (RSR : integer := 0), araç siyah bir kutu çıkarır.
Verilog'daki [0:0] veri yolu genişliği gösterimini kaldırarak bu sorunu çözebilirsiniz files. Diğer tipler Verilog bileşeninin düzgün bağlanmasına izin vermediğinden, tamsayı tipinde bir VHDL jeneriği kullanmanız gerektiğini unutmayın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Artımlı Derleyiciyi Kullanma

Bölüm 3: Girişi Hazırlama

Artımlı Derleyiciyi Kullanma
Büyük tasarımlar için derleyici çalışma süresini önemli ölçüde azaltmak için Artımlı Derleyici akışını kullanın. Yazılım yalnızca ilgili files, bir tasarım değişikliği yapıldığında ve derleyici veritabanını yeniden kullandığında. Derleyici SRS'yi yeniden oluşturur file yalnızca etkilenen modül ve doğrudan üst modül için.
Bu akışı çalıştırmak için aşağıdakileri gerçekleştirin:
1. Verilog veya VHDL'yi ekleyin filetasarım için.
2. Uygulama Seçenekleri panelinin Verilog veya VHDL sekmesinden Artımlı Derleme seçeneğini etkinleştirin.
Bir SRS file synwork dizinindeki her tasarım modülü için oluşturulur.

3. Derleyiciyi ilk kez çalıştırın.
4. Tasarım değişikliği yapıldıysa derleyiciyi yeniden çalıştırın.
Derleyici veritabanını analiz eder ve SRS'nin files güncel ise, yalnızca değişen modüller ve hemen üst modüller yeniden oluşturulur. Bu, tasarım için çalışma zamanını iyileştirmeye yardımcı olabilir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Artımlı Derleyiciyi Kullanma

Sınırlamalar
Artımlı derleyici şunları desteklemez:
· Yapılandırma fileVerilog veya VHDL akışına dahil edilenler · Karma HDL akışları · Çapraz modül referanslamalı (XMR) tasarımlar

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Yapısal Verilog Akışını Kullanma

Bölüm 3: Girişi Hazırlama

Yapısal Verilog Akışını Kullanma
Sentez aracı yapısal Verilog'u kabul eder files tasarım projeniz için girdi olarak. Yapısal Verilog derleyicisi, çalışma zamanını iyileştirmek için hafif ayrıştırıcısını kullanarak sözdizimi anlamsal denetimleri gerçekleştirir. Bu derleyici karmaşık donanım çıkarmaları veya RTL optimizasyon işlemleri gerçekleştirmez, bu nedenle yazılım yapısal Verilog'un hızlı derlemesini çalıştırır files. Yazılım bu üretilen yapısal Verilog'u okuyabilir files, eğer şunları içeriyorsa:
· Teknoloji ilkellerinin örneklenmesi
· Basit atama ifadeleri
· Verilog 2001 ve daha eski formatlarda belirtilen nitelikler
· Öznitelikler hariç tüm yapılar Verilog 95 biçiminde belirtilmelidir
Yapısal Verilog girişini kullanmak için files:
1. Yapısal Verilog'u belirtmelisiniz fileTasarımınıza dahil etmek için s. Bunu yapmak için, şunu ekleyin: file Aşağıdaki yöntemlerden birini kullanarak projeye katılın:
Proje->Kaynak Ekle File veya Ekle File Projedeki düğme view Tcl komutu: add_file -yapıver fileİsim
Bu akış yalnızca yapısal Verilog içerebilir files veya karışık HDL files (Verilog/VHDL/EDF/SRS) yapısal Verilog netlist ile birlikte files. Ancak, Verilog/VHDL/EDF/SRS örnekleri yapısal bir Verilog modülü içinde desteklenmez.
2. Yapısal Verilog files, Projedeki Yapısal Verilog klasörüne eklenir viewAyrıca şunları da ekleyebilirsiniz: fileAşağıdakileri gerçekleştirdiğinizde bu dizine s ekleyin:
Yapısal Verilog'u seçin fileSağ tıklayın ve seçin File Seçenekler. Yapısal Verilog'u seçin File Açılır menüyü yazın.
3. Sentezi çalıştırın.
Sentez aracı bir vm veya edf netlist'i oluşturur file belirtilen teknolojiye bağlı olarak. Bu süreç varsayılan sentez akışına benzerdir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Yapısal Verilog Akışını Kullanma

Sınırlamalar
Yapısal Verilog akışının sınırlamaları aşağıdakileri desteklemez:
· Herhangi bir diğer durum için RTL örnekleri file türler · Hiyerarşik proje yönetimi (HPM) akışları · Karmaşık atamalar · Derleyiciye özgü modlar ve anahtarlar

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Kısıtlama ile Çalışma Files

Bölüm 3: Girişi Hazırlama

Kısıtlama ile Çalışma Files
Kısıtlama filemetindir fileSCOPE arayüzü tarafından otomatik olarak oluşturulan (bkz. SCOPE Kısıtlamalarını Belirleme, sayfa 119) veya bir metin düzenleyicisiyle elle oluşturduğunuz s. Sentez çalışmasını kısıtlayan Tcl komutları veya öznitelikleri içerirler. Alternatif olarak, kaynak kodunda kısıtlamalar ayarlayabilirsiniz, ancak bu tercih edilen yöntem değildir.
Bu bölüm hakkında bilgi içerir
· Kısıtlama Ne Zaman Kullanılır FileKaynak Kodunun 53. sayfasında
· Kısıtlama için bir Metin Düzenleyicisi Kullanma Files (Miras), sayfa 54'te
· Kısıtlama için Tcl Sözdizimi Yönergeleri Files, sayfa 55
· Kısıtlamanın Kontrol Edilmesi Files, sayfa 56
· Bu raporla ilgili ayrıntılar için, Kısıtlama Kontrol Raporu'na bakın.
Referans Kılavuzunun 270.sayfası, 56.sayfada

Kısıtlama Ne Zaman Kullanılır FileKaynak Kodunun Üzerinde
Kısıtlamalara kısıtlamalar ekleyebilirsiniz files (SCOPE arayüzü tarafından oluşturulur veya bir metin düzenleyicide girilir) veya kaynak kodunda. Genel olarak, kısıtlama kullanmak daha iyidir files, çünkü kısıtlamaların etkili olması için yeniden derleme yapmanıza gerek kalmaz. Ayrıca kaynak kodunuzu daha taşınabilir hale getirir. Daha fazla bilgi için sayfa 112'deki SCOPE Düzenleyicisini Kullanma konusuna bakın.
Ancak syn_tco, syn_tpd ve syn_tsu gibi kara kutu zamanlama kısıtlamalarınız varsa, bunları kaynak koduna yönergeler olarak girmelisiniz. Niteliklerin aksine, yönergeler yalnızca kaynak koduna eklenebilir, kısıtlamaya değil files. Kaynak koduna yönergeler ekleme hakkında daha fazla bilgi için bkz. Sayfa 90'daki Nitelikleri ve Yönergeleri Belirleme.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Kısıtlama ile Çalışma Files

Kısıtlama için Metin Düzenleyicisi Kullanma Files (Miras)
SDC kısıtlaması için Eski KAPSAM düzenleyicisini kullanabilirsiniz fileG-2012.09 sürümünden önce oluşturuldu. Ancak, SDC'nizi çevirmeniz önerilir files'den FDC'ye fileSCOPE düzenleyicisinin en son sürümünü etkinleştirmek ve araçta gelişmiş zamanlama kısıtlaması işleme özelliğini kullanmak için.
Eski SCOPE düzenleyicisini kullanmayı seçerseniz, bu bölüm size manuel olarak bir Tcl kısıtlamasının nasıl oluşturulacağını gösterir fileYazılım bunu otomatik olarak oluşturur file Eğer kısıtlamaları girmek için eski SCOPE düzenleyicisini kullanıyorsanız. Tcl kısıtlaması file yalnızca genel zamanlama kısıtlamaları içerir. Kara kutu kısıtlamaları kaynak koduna girilmelidir. Ek bilgi için Kısıtlamanın Ne Zaman Kullanılacağına bakın FileKaynak Kodunun 53. sayfasında.
1. Bir tane açın file düzenleme için.
SCOPE penceresini kapattığınızdan emin olun, aksi takdirde
önceki kısıtlamaların üzerine yaz.
Yeni bir tane yaratmak için file, seçme File->Yeni'ye tıklayın ve Kısıtlamayı seçin File
(SCOPE) seçeneği. İçin bir ad yazın file ve Tamam'a tıklayın.
Mevcut bir düzenlemeyi yapmak için file, seçme File->Aç, ayarla FileTür filtresinin s'si
Kısıtlama Files (sdc) ve açın file sen istiyorsun.
2. Kısıtlama için Tcl Sözdizimi Yönergeleri'ndeki sözdizimi yönergelerini izleyin Files, sayfa 55.
3. İhtiyacınız olan zamanlama kısıtlamalarını girin. Sözdizimi için Referans Kılavuzuna bakın. Kara kutu zamanlama kısıtlamalarınız varsa, bunları kaynak koduna girmelisiniz.
4. Ayrıca kısıtlamaya satıcıya özgü nitelikler de ekleyebilirsiniz file define_attribute'u kullanarak. Kısıtlamalarda Nitelikleri Belirleme konusuna bakın FileDaha fazla bilgi için 97. sayfaya bakınız.
5. Kaydet file.
6. Şunu ekleyin: file Projeye Değişiklik Yapmak, sayfa 62'de açıklandığı gibi katılın ve sentez çalıştırın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Kısıtlama ile Çalışma Files

Bölüm 3: Girişi Hazırlama

Kısıtlama için Tcl Sözdizimi Yönergeleri Files
Bu bölüm, kısıtlama için Tcl kullanımına ilişkin genel yönergeleri kapsar files:
· Tcl büyük/küçük harfe duyarlıdır.
· Nesneleri adlandırmak için: Nesne adı, HDL kodundaki adla eşleşmelidir. Örnek ve bağlantı noktası adlarını c içine alınurly parantezleri { }. Adlarda boşluk kullanmayın. Hiyerarşik adları ayırmak için nokta (.) kullanın. Verilog modüllerinde, örneğin port ve için aşağıdaki sözdizimini kullanın
net adlar:
v:hücre [önek:]nesneAdı
Burada hücre tasarım varlığının adıdır, önek aynı adı taşıyan nesneleri tanımlayan bir önektir, nesneAdı nokta (.) ayırıcısı olan bir örnek yoludur. Önek aşağıdakilerden herhangi biri olabilir:

Önek (Küçük harf) i: p: b: n:

Nesne Örnek adları Bağlantı noktası adları (tüm bağlantı noktası) Bir bağlantı noktasının bit dilimi Ağ adları

VHDL modüllerinde, örneğin port ve net için aşağıdaki sözdizimini kullanın
VHDL modüllerindeki isimler:
v:hücre [.view] [önek:]nesneAdı
Burada v: bunu bir olarak tanımlar view nesne, lib kütüphanenin adıdır, hücre tasarım varlığının adıdır, view mimarinin adıdır, prefix aynı adı taşıyan nesneleri tanımlayan bir önektir ve objectName nokta (.) ayırıcısı olan bir örnek yoludur. View yalnızca tasarım için birden fazla mimari varsa gereklidir. Nesnelerin önekleri için yukarıdaki tabloya bakın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 3: Girişi Hazırlama

Kısıtlama ile Çalışma Files

· İsim eşleştirme joker karakterleri *'dir (yıldız işareti herhangi bir sayıda karakterle eşleşir)
karakterler) ve ? (soru işareti tek bir karakterle eşleşir). Bu karakterler hiyerarşi ayırıcıları olarak kullanılan noktalarla eşleşmez. ÖrneğinampÖrneğin, aşağıdaki dize statemod modülündeki statereg örneğinin tüm bitlerini tanımlar:
ben:statemod.statereg[*]

Kısıtlamanın Kontrolü Files
Kısıtlamanızdaki sözdizimini ve diğer ilgili bilgileri kontrol edebilirsiniz fileKısıtlama Denetimi komutunu kullanarak. Bir kısıtlama raporu oluşturmak için aşağıdakileri yapın:
1. Bir kısıtlama oluşturun file ve projenize ekleyin.
2. Çalıştır->Kısıtlama Denetimi'ni seçin.
Bu komut, FPGA sentez kısıtlamasındaki zamanlama kısıtlamalarının sözdizimini ve uygulanabilirliğini kontrol eden bir rapor oluşturur fileprojeniz için s. Rapor projectName_cck.rpt'ye yazılır file ve şu bilgileri sıralıyor:
Uygulanmayan kısıtlamalar Tasarıma geçerli ve uygulanabilir kısıtlamalar Kısıtlamalardaki joker genişleme Var olmayan nesnelerdeki kısıtlamalar
Bu raporla ilgili ayrıntılar için Referans Kılavuzunun 270. sayfasındaki Kısıtlama Kontrol Raporuna bakın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

BÖLÜM 4
Bir Mantık Sentezi Projesi Kurma
Bir tasarımı Synopsys FPGA sentez araçlarıyla sentezlediğinizde, tasarımınız için bir proje kurmanız gerekir. Aşağıda mantık sentezi için bir proje kurma prosedürleri açıklanmaktadır:
· Proje Kurulumu Files, sayfa 58 · Proje Yönetimi File Hiyerarşi, sayfa 66 · Uygulamaları Ayarlama, sayfa 72 · Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75 · Nitelikleri ve Yönergeleri Belirleme, sayfa 90 · Arama Files, sayfa 98'de · Arşivleme Files ve Projeler, sayfa 101'de

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Kurulumu Files

Proje Kurulumu Files
Bu bölümde bir projenin nasıl kurulacağı ve yönetileceğine ilişkin temel bilgiler açıklanmaktadır file Tasarımınız için aşağıdaki bilgileri içeren:
· Bir Proje Oluşturma File, sayfa 58 · Mevcut Bir Projeyi Açma File, sayfa 61 · Bir Projede Değişiklik Yapma, sayfa 62 · Proje Ayarlama View Görüntüleme Tercihleri, sayfa 63 · Eski Projede Verilog Dahil Etme Yollarını Güncelleme Files, sayfa 65
Belirli bir örnek içinampBir projeyi kurarken fileKullandığınız aracın eğitimine bakın.

Bir Proje Oluşturma File
Bir proje kurmanız gerekiyor file her proje için. Bir proje, belirli bir tasarım için gereken verileri içerir: kaynak listesi files, sentez sonuçları fileve cihaz seçeneği ayarlarınız. Aşağıdaki prosedür, bir projeyi nasıl kuracağınızı gösterir file bireysel komutlar kullanarak.
1. Aşağıdakilerden birini seçerek başlayın: File->Proje Oluştur, File->Projeyi Aç veya P simgesine tıklayın. Yeni Proje'ye tıklayın.
Proje penceresi yeni bir proje gösterir. Ekle'ye tıklayın File düğmesine basın, F4'e basın veya Proje->Kaynak Ekle'yi seçin File komut. Ekle Files to Project iletişim kutusu açılır.
2. Kaynağı ekleyin fileprojeye.
Formun üst kısmındaki Bak alanının sağa baktığından emin olun
dizin. filekutuda listelenmiştir. Eğer görmüyorsanız files, şunu kontrol edin: FileTür alanının s'si doğru şekilde görüntülenecek şekilde ayarlanmıştır file türü. Karışık girdiniz varsa files, Karma Dil Kaynağını Kullanma bölümünde açıklanan prosedürü izleyin Files, sayfa 44.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Kurulumu Files

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Tümünü eklemek için fileDizin içerisinde bir kerede, Tümünü Ekle butonuna tıklayın
formun sağ tarafı. Eklemek için fileayrı ayrı, tıklayın file Listede ve ardından Ekle düğmesine tıklayın veya file isim.
Tümünü ekleyebilirsiniz fileDizin içerisinde bulunan dosyaları silin ve ardından ihtiyacınız olmayanları Remove butonu ile kaldırın.
VHDL ekliyorsanız files, VHDL Library açılır menüsünden uygun kütüphaneyi seçin. Seçtiğiniz kütüphane tüm VHDL'lere uygulanır fileİletişim kutusunda Tamam'a tıkladığınızda.
Proje pencereniz yeni bir proje görüntüler fileProjenin yanındaki artı işaretine tıklayıp genişlettiğinizde şunları görürsünüz:
Kaynak içeren bir klasör (karışık dil tasarımları için iki klasör) files.
Eğer senin files proje dizini altındaki bir klasörde değilse, bu tercihi Seçenekler->Proje'yi seçerek ayarlayabilirsiniz View Seçenekler ve kontrol etme View proje fileklasörler kutusunda s. Bu, bir tür file Projedeki bir diğerinden view ayrı klasörlere koyarak.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Kurulumu Files

Varsayılan olarak rev_1 olarak adlandırılan uygulama. Uygulamalar şunlardır:
sentez yazılımı bağlamında tasarımınızın revizyonları ve harici kaynak kodu kontrol yazılımı ve süreçlerinin yerini almaz. Birden fazla uygulama, tasarım seçeneklerini keşfetmek için cihaz ve sentez seçeneklerini değiştirmenize olanak tanır. Synplify Pro'da birden fazla uygulamaya sahip olabilirsiniz. Her uygulamanın kendi sentez ve cihaz seçenekleri ve kendi projeyle ilgili seçenekleri vardır. files.

3. Verilog veya VHDL kitaplığını eklemek için önceki adımda açıklanan yöntemi kullanarak ihtiyaç duyduğunuz tüm kitaplıkları ekleyin file.
Satıcıya özgü kitaplıklar için uygun kitaplığı ekleyin file için
proje. Bazı aileler için kitaplıkların otomatik olarak yüklendiğini ve bunları projeye açıkça eklemeniz gerekmediğini unutmayın file.
Üçüncü taraf bir VHDL paket kitaplığı eklemek için uygun .vhd'yi ekleyin file 2. adımda açıklandığı gibi tasarıma sağ tıklayın. file Projede view ve seç File Seçenekler veya Proje-> VHDL kitaplığını ayarla'yı seçin. Simülatörlerle uyumlu bir kitaplık adı belirtin. Örneğinample, MYLIB. Bu paket kütüphanesinin listedeki en üst düzey tasarımdan önce olduğundan emin olun. fileProjedeki s view.
Verilog ve VHDL'yi ayarlama hakkında bilgi için file seçenekleri için bkz. Verilog ve VHDL Seçeneklerini Ayarlama, sayfa 84. Ayrıca bunları da ayarlayabilirsiniz file Sentezi çalıştırmadan önce seçenekleri daha sonra deneyin.
Satıcı makro kitaplıklarını ve black bLoOx'ları kullanma hakkında satıcıya özgü ek bilgiler için bkz. sayfa 487'deki Microsemi Tasarımları İçin Optimizasyon.
Genel teknoloji bileşenleri için şunları ekleyebilirsiniz:
yazılımla birlikte sağlanan teknolojiden bağımsız Verilog kütüphanesi

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Kurulumu Files

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

(install_dir/lib/generic_technology/gtech.v) tasarımlarınıza ekleyin veya kendi genel bileşen kütüphanenizi ekleyin. Çakışmalar olabileceğinden ikisini birlikte kullanmayın.
4. Kontrol edin file Projede sipariş view. File VHDL için sıra özellikle önemlidir files.
VHDL için files, otomatik olarak sipariş verebilirsiniz filetarafından
Çalıştır->VHDL'yi Düzenle'yi seçerek Files. Alternatif olarak, manuel olarak hareket ettirin fileProjedeki s view. Paket files, kullanılmadan önce derlendiği için listede ilk sırada olmalıdır. Birçok yere yayılmış tasarım bloklarınız varsa files, aşağıdakilere sahip olduğunuzdan emin olun file sipariş: file varlığı içeren ilk olmalı, ardından mimari gelmelidir fileve son olarak file yapılandırma ile.
Projede view, sonuncusunun kontrol edildiğini kontrol edin file Projede view odur
en üst düzey kaynak fileAlternatif olarak, en üst seviyeyi belirtebilirsiniz file cihaz seçeneklerini ayarladığınızda.
5. Seçin File->Kaydet, proje için bir ad yazın ve Kaydet'e tıklayın. Proje penceresi değişikliklerinizi yansıtır.
6. Bir projeyi kapatmak için file, Projeyi Kapat düğmesini seçin veya File->Projeyi Kapat.

Mevcut Bir Projeyi Açma File
Bir projeyi açmanın iki yolu vardır file: Açık Proje ve genel File ->Komutu aç.
1. Açmak istediğiniz proje yakın zamanda üzerinde çalıştığınız bir projeyse, onu doğrudan seçebilirsiniz: File->Son Projeler-> projeAdı.
2. Herhangi bir projeyi açmak için aşağıdaki yöntemlerden birini kullanın file:

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Kurulumu Files

Proje Komutunu Aç

File->Komutu Aç

Seçme File->Projeyi Aç, Proje penceresinin sol tarafındaki Projeyi Aç butonuna tıklayın veya P simgesine tıklayın.
Son projelerden birini açmak için son projeler listesinden üzerine çift tıklayın.
Aksi takdirde, Mevcut Proje düğmesine tıklayarak Aç iletişim kutusunu açın ve projeyi seçin.

Seçme File->Aç.
Bakılacak Yer: alanına doğru dizini belirtin.
Ayarlamak File Proje Türü Files (*.prj). Kutu projeyi listeler files.
Açmak istediğiniz projeye çift tıklayın.

Proje, Proje penceresinde açılır.

Bir Projede Değişiklik Yapmak
Genellikle, ekler, siler veya değiştirirsiniz files.
1. Kaynak veya kısıtlama eklemek için fileBir projeye s eklemek için Ekle'yi seçin Files düğmesi veya Proje->Kaynak Ekle File Seç'i açmak için FileProjeye Ekle iletişim kutusuna tıklayın. Proje Oluşturma'ya bakın FileAyrıntılar için sayfa 58'e bakın.
2. Bir dosyayı silmek için file Bir projeden, tıklayın file Proje penceresinde, Delete tuşuna basın.
3. Birini değiştirmek için file bir projede,
Şunu seçin: file Proje penceresinde değiştirmek istediğiniz.
Değiştir'e tıklayın File düğmesini veya Proje->Değiştir'i seçin File.
Kaynakta File açılan iletişim kutusunda, Look In'i dizine ayarlayın
yeni nerede file yer almaktadır. Yeni file aynı tipte olmalı file değiştirmek istiyorsun.
Eğer görmüyorsanız file listelenen, türünü seçin file ihtiyacın var
, FileTür alanının s'si.
Çift tıklayın fileYeni file projedeki eskisini değiştirir
liste. LO
4. Projenin nasıl oluşturulacağını belirtmek için files projeye kaydedilir, bir dosyaya sağ tıklayın file Projede view ve seç File Seçenekler. Kaydet'i ayarlayın File Projeye Göreli veya Mutlak Yol seçeneği.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Kurulumu Files

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

5. Saati kontrol etmek içinamp bir file, bir öğeye sağ tıklayın file Projede view ve seç File Seçenekler. Zamanı kontrol edin file son değiştirilme tarihi. Tamam'a tıklayın.

Proje Ayarlama View Görüntüleme Tercihleri
Projenin organizasyonunu ve gösterimini özelleştirebilirsiniz files. 1. Seçenekler->Proje'yi seçin View Seçenekler. Proje View Seçenekler formu açılır.

2. Farklı türden girdileri düzenlemek fileayrı klasörlerde s, kontrol edin View Proje FileKlasörlerde s.
Bu seçeneğin işaretlenmesi Projede ayrı klasörler oluşturur view kısıtlama için files ve kaynak files.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Kurulumu Files

3. Kontrol file Aşağıdakilerle birlikte göster:
Tümünü otomatik olarak görüntüle files, Proje Kütüphanesini Göster'i işaretleyerek. Eğer
bu işaretlenmemiş, Proje view görüntülenmiyor fileartı sembolüne tıklayıp genişletene kadar fileBir klasörde s.
Projedeki kutulardan birini işaretleyin File Ad Görüntüleme bölümü
nasıl belirleneceğini belirlemek için form fileadlar görüntülenir. Sadece görüntüleyebilirsiniz fileisim, bağıl yol veya mutlak yol.
4. İçin view proje fileözelleştirilmiş özel klasörlerde s, kontrol edin View Proje FileÖzel Klasörlerde s. Daha fazla bilgi için bkz. Özel Klasörler Oluşturma, sayfa 66. Tür klasörleri yalnızca özel bir klasörde birden fazla tür varsa görüntülenir.

Özel Klasörler
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Kurulumu Files

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

5. Aynı Projede birden fazla uygulama açmak view, Birden Fazla Projenin Açılmasına İzin Ver'i işaretleyin.
Proje 1

Proje 2

6. Çıktıyı kontrol edin file Aşağıdakilerle birlikte göster:
Tümünü göster'i kontrol edin FileTüm çıktıları görüntülemek için Sonuç Dizini kutusunda s
fileSentezden sonra üretilen s.
Çıktıyı değiştir file Başlık çubuklarından birine tıklayarak organizasyon
Uygulama Sonuçlarında view. Gruplandırabilirsiniz fileBunları türlerine göre sıralayabilir veya son değiştirilme tarihlerine göre sıralayabilirsiniz.
7. İçin view file bilgi, seçin file Projede view, sağ tıklayın ve seçin File Seçenekler. Örneğinample, tarihi kontrol edebilirsin file modifiye edilmiş.
Verilog'un Eski Projedeki Yolları Dahil Etme Güncellemesi Files
Bir projeniz varsa file yazılımın daha eski bir sürümüyle (8.1'den önce) oluşturulan Verilog, bu yollara dahil eder file sonuç dizinine veya kaynağa göredir file `include ifadeleriyle. 8.1'den sonraki sürümlerde, proje file `dahil yolları projeye görelidir file yalnızca. Daha yeni sürümlerdeki GUI, eski prj'yi otomatik olarak yükseltmez fileyeni kurallara uymak için. Eski projeyi yükseltmek ve kullanmak için file, aşağıdakilerden birini yapın:
· Prj'yi manuel olarak düzenle file bir metin düzenleyicide ve aşağıdakileri ekleyin
her set_option -include_path'den önceki satır:
set_option -project_relative_includes 1
· Yazılımın daha yeni bir sürümüyle yeni bir proje başlatın ve silin
eski proje. Bu yeni prj'yi oluşturacak file prj'ye göre içeriklerin göreli olduğu yeni kurala uyun file.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Yönetimi File Hiyerarşi

Proje Yönetimi File Hiyerarşi
Aşağıdaki bölümlerde özelleştirilmiş klasörleri nasıl oluşturabileceğiniz ve yönetebileceğiniz açıklanmaktadır. fileProjedeki s view:
· Özel Klasörler Oluşturma · Özel Proje Klasörlerini Düzenleme · Özel Klasörleri Düzenleme Files

Özel Klasörler Oluşturma
Mantıksal klasörler oluşturabilir ve özelleştirebilirsiniz fileProjeniz içindeki çeşitli hiyerarşi gruplamalarında s view. Bu klasörler herhangi bir ad veya hiyerarşi düzeyiyle belirtilebilir. Örneğinample, işletim sisteminizi istediğiniz gibi eşleştirebilirsiniz file yapı veya HDL mantık hiyerarşisi. Özel klasörler mavi renkleriyle ayırt edilir.

Özel klasörler oluşturmanın ve ardından eklemenin birkaç yolu vardır fileOnlara bir projede s. Aşağıdaki yöntemlerden birini kullanın:

1. Bir projeye sağ tıklayın file veya başka bir özel klasöre gidin ve açılan menüden Klasör Ekle'yi seçin. Ardından aşağıdakilerden herhangi birini gerçekleştirin file işlemler:

Sağ tıklama şunu görüntüler:

bunun üzerine

fyioleuoLcrOafnileesitahnedr

seç seç

Klasöre Yerleştir. Mevcut bir klasörün alt menüsü veya oluştur

yeni dosya.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Yönetimi File Hiyerarşi

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Klasöre istediğiniz ismi verebilirsiniz ancak (/) karakterini kullanmayın çünkü bu bir hiyerarşi ayırıcı sembolüdür.
Bir klasörün adını değiştirmek için klasöre sağ tıklayın ve Şuradan yeniden adlandır'ı seçin
açılır menü. Klasörü Yeniden Adlandır iletişim kutusu görünür; yeni bir ad belirtin.
2. Ekle'yi kullanın FileBir klasör hiyerarşisinin tüm içeriğini eklemek ve isteğe bağlı olarak yerleştirmek için Proje iletişim kutusuna s fileİletişim kutusu ekranında listelenen işletim sistemi klasör hiyerarşilerine karşılık gelen özel klasörlere s'yi yerleştirin.

Bunu yapmak için Ekle'yi seçin File Projedeki düğme view.
İletişim kutusundan dsp gibi istenen klasörleri seçin, ardından
Ekle düğmesine tıklayın. Bu, tüm filedsp hiyerarşisinden oluşturduğunuz özel klasöre s'yi kopyalayın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Yönetimi File Hiyerarşi

Otomatik olarak yerleştirmek için files'yi karşılık gelen özel klasörlere yerleştirin
İşletim sistemi klasör hiyerarşisinde, Ekle adlı seçeneği işaretleyin Fileİletişim kutusunda Özel Klasörler'e tıklayın.
Varsayılan olarak, özel klasör adı klasörle aynıdır
içeren files veya projeye eklenecek klasör. Ancak, Klasörler Seçeneği düğmesine tıklayarak klasörlerin nasıl adlandırılacağını değiştirebilirsiniz. Aşağıdaki iletişim kutusu görüntülenir.

Kullanımı:
Yalnızca şunu içeren klasör fileKlasör adı için s'yi kullanın, İşletim Sistemini Kullan'a tıklayın
Klasör Adı.
Seçili klasörün düzeyini belirlemek için yol adı
Özel klasör yolu için yansıtılan hiyerarşi.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Yönetimi File Hiyerarşi

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

3. Sürükle ve bırak yapabilirsiniz files ve klasörleri bir OS Explorer uygulamasından Projeye viewBu özellik KDE çalıştıran Windows ve Linux masaüstlerinde kullanılabilir.
Bir öğeyi sürükleyip bıraktığınızda file, projeye hemen eklenir.
Eğer hiçbir proje açık değilse yazılım bir proje oluşturur.
Bir öğeyi sürükleyip bıraktığınızda file bir klasörün üzerine yerleştirilecek
Klasör. Başlangıçta, Ekle FileProje iletişim kutusu görüntülenir ve sizden onaylamanızı ister fileProjeye eklenecek s. Kabul etmek için Tamam'a tıklayabilirsiniz. files. Değişiklik yapmak istiyorsanız Tümünü Kaldır butonuna tıklayıp yeni bir filtre veya seçenek belirleyebilirsiniz.

Not: Projede özel klasörleri görüntülemek için view, Seçenekler->Proje'yi seçin View Seçenekler menüsü, ardından onay kutusunu etkinleştirin/devre dışı bırakın View Proje Fileİletişim kutusunda Özel Klasörler'e tıklayın.

Özel Proje Klasörlerini Düzenleme
Aşağıdaki prosedür, nasıl kaldırabileceğinizi açıklar fileKlasörlerden klasörleri kaldırın, klasörleri silin ve klasör hiyerarşisini değiştirin.
1. Bir öğeyi kaldırmak için file özel bir klasörden:
Başka bir klasöre veya projeye sürükleyip bırakın. file, sağ tıklayın ve Klasörden Kaldır'ı seçin
açılır menü.
Sil (DEL) tuşunu kullanmayın, çünkü bu, file projeden.
2. Özel bir klasörü silmek için, klasörü vurgulayın, ardından sağ tıklayın ve açılan menüden Sil'i seçin veya DEL tuşuna basın. Bir klasörü sildiğinizde, aşağıdaki seçimlerden birini yapın:
Klasörü ve klasörü silmek için Evet'e tıklayın fileklasöründe bulunan s
proje.
Sadece klasörü silmek için Hayır'a tıklayın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Proje Yönetimi File Hiyerarşi

3. Özel klasörün hiyerarşisini değiştirmek için:
Klasörü başka bir klasörün içine sürükleyip bırakın, böylece alt klasör olur.
Klasöre veya proje üzerine tıklayarak en üst seviyeye taşıyabilirsiniz.
Özel bir klasörün en üst düzey hiyerarşisini kaldırmak için, sürükleyip bırakın
Proje üzerindeki hiyerarşinin istenen alt düzeyi. Ardından klasör için boş kök dizinini silin.
ÖrneğinampMevcut özel klasör dizini şuysa:
/Eskiamples/Verilog/RTL
Diyelim ki yalnızca tek seviyeli bir RTL hiyerarşisi istiyorsunuz, sonra RTL'yi proje üzerine sürükleyip bırakın. Daha sonra /Ex'i silebilirsinizamples/Verilog dizini.

Özel Düzenleme Files
Ek olarak, aşağıdaki türde özel işlemler gerçekleştirebilirsiniz: file işlemler:
1. Ekranın görüntülenmesini engellemek için fileTür klasörlerinde s, Proje'de sağ tıklayın view ve Proje'yi seçin View Seçenekler veya Seçenekler->Proje'yi seçin View Seçenekler. Seçeneği devre dışı bırak View Proje Fileİletişim kutusunda Klasör Türleri'ne tıklayın.
2. Görüntülemek için fileProje sırası yerine alfabetik sıraya göre sıralanmış s'yi seçmek için Sırala'yı işaretleyin FileProjedeki s düğmesi view kontrol paneli. Kontrol panelini açıp kapatmak için panelin sol alt köşesindeki aşağı ok tuşuna tıklayın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Proje Yönetimi File Hiyerarşi

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Denetim Masası Geçişi
3. Sırasını değiştirmek için fileProjede:
Özel klasörleri ve sıralamayı devre dışı bıraktığınızdan emin olun files. Birini sürükleyip bırakın file listede istenilen konuma files.
4. Değiştirmek için file yazın, yeni tür klasörüne sürükleyip bırakın. Yazılım sizden doğrulama isteyecektir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Uygulamaların Kurulumu

Uygulamaların Kurulumu
Bir uygulama, belirli bir kısıtlama kümesi ve diğer ayarlarla uygulanan bir projenin sürümüdür. Bir proje, her biri kendi ayarlarına sahip birden fazla uygulama içerebilir.

Birden Fazla Uygulamayla Çalışma
Synplify Pro aracı aynı tasarımın birden fazla uygulamasını oluşturmanıza ve ardından sonuçları karşılaştırmanıza olanak tanır. Bu, aynı tasarım için farklı ayarlarla denemeler yapmanıza olanak tanır. Uygulamalar, sentez yazılımı bağlamında tasarımınızın revizyonlarıdır ve harici kaynak kodu kontrol yazılımlarını ve süreçlerini değiştirmez.
1. Uygulama Ekle düğmesine tıklayın veya Proje->Yeni Uygulama'yı seçin ve yeni cihaz seçenekleri (Cihaz sekmesi), yeni seçenekler (Seçenekler sekmesi) veya yeni bir kısıtlama ayarlayın file (Kısıtlamalar sekmesi).
Yazılım projede başka bir uygulama oluşturur view. Yeni uygulama, öncekiyle aynı ada sahip ancak farklı bir sayı eki var. Aşağıdaki şekil, geçerli (etkin) uygulama vurgulanmış şekilde rev1 ve rev2 olmak üzere iki uygulamayı göstermektedir.

Yeni uygulama aynı kaynak kodunu kullanıyor files, ancak farklı cihaz seçenekleri ve kısıtlamaları. Bazılarını kopyalar fileönceki uygulamadan: tlg günlüğü file, srs RTL netlistesi fileve design_fsm.sdc file FSM Explorer tarafından üretilir. Yazılım, sentez çalışmalarının tekrarlanabilir bir geçmişini tutar.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Uygulamaların Kurulumu

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

2. Sentezi yeni ayarlarla tekrar çalıştırın.
Yalnızca geçerli uygulamayı çalıştırmak için Çalıştır'a tıklayın.
Bir projedeki tüm uygulamaları çalıştırmak için Çalıştır->Tümünü Çalıştır'ı seçin
Uygulamalar.
Farklı bir parçayı denemek veya farklı bir frekansla denemeler yapmak için birden fazla uygulama kullanabilirsiniz. Seçenekleri ayarlama hakkında bilgi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75.
Proje view etkin uygulama vurgulanmış ve karşılık gelen çıktı ile tüm uygulamaları gösterir fileUygulama Sonuçlarında görüntülenen etkin uygulama için üretilen s view sağda; etkin uygulamayı değiştirmek çıktıyı değiştirir file görüntüleme. İzleme penceresi etkin uygulamayı izler. Bu pencereyi tüm uygulamaları izleyecek şekilde yapılandırırsanız, yeni uygulama pencerede otomatik olarak güncellenir.
3. Sonuçları karşılaştırın.
Seçilen ölçütleri karşılaştırmak için İzleme penceresini kullanın. Ayarladığınızdan emin olun
Configure Watch komutuyla karşılaştırmak istediğiniz uygulamaları seçin. Ayrıntılar için sayfa 190'daki Watch Penceresini Kullanma konusuna bakın.

Ayrıntıları karşılaştırmak için günlüğü karşılaştırın file sonuçlar.
4. Bir uygulamayı yeniden adlandırmak için, projedeki uygulama adının üzerine sağ fare düğmesini tıklayın view, açılan menüden Uygulama Adını Değiştir'i seçin ve yeni bir ad yazın.
Mevcut kullanıcı arayüzünün uygulamayı geçersiz kıldığını unutmayın; 9.0'dan önceki sürümler, uygulamanın yeniden adlandırılmasını korur.
5. Bir uygulamayı kopyalamak için projedeki uygulama adının üzerine sağ tıklayın view, açılan menüden Kopyalama Uygulamayı seçin ve kopya için yeni bir ad yazın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Uygulamaların Kurulumu

6. Bir uygulamayı silmek için, projedeki uygulama adının üzerine sağ tıklayın viewve açılan menüden Uygulamayı Kaldır'ı seçin.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma
Mantık Sentezi Uygulama Seçeneklerini Ayarlama
Sentez uygulamalarınız için küresel seçenekler ayarlayabilirsiniz, bunlardan bazıları teknolojiye özgüdür. Bu bölüm, cihaz, optimizasyon ve file Uygulama Seçenekleri komutuyla seçenekler. Uygulama için kısıtlamalar ayarlama hakkında bilgi için bkz. SCOPE Kısıtlamalarını Belirleme, sayfa 119. Genel ayarları tek tek öznitelikler veya yönergelerle geçersiz kılma hakkında bilgi için bkz. Öznitelikleri ve Yönergeleri Belirleme, sayfa 90.
Bu bölümde aşağıdaki konular ele alınmaktadır:
· Aygıt Seçeneklerini Ayarlama, sayfa 75 · Optimizasyon Seçeneklerini Ayarlama, sayfa 78 · Genel Frekans ve Kısıtlamayı Belirleme Files, sayfa 80'de · Sonuç Seçeneklerini Belirleme, sayfa 82'de · Zamanlama Raporu Çıktısını Belirleme, sayfa 84'te · Verilog ve VHDL Seçeneklerini Ayarlama, sayfa 84'te
Aygıt Seçeneklerini Ayarlama
Aygıt seçenekleri, sentez çalışması için ayarlayabileceğiniz genel seçeneklerin bir parçasıdır. Parça seçimi (teknoloji, parça ve hız derecesi) ve uygulama seçeneklerini (G/Ç ekleme ve fanout'lar) içerirler. Seçenekler ve bu seçeneklerin uygulanması teknolojiden teknolojiye değişebilir, bu nedenle satıcı seçenekleriniz hakkında bilgi için Referans Kılavuzunun satıcı bölümlerini kontrol edin.
1. Uygulama Seçenekleri butonuna tıklayarak veya Proje->Uygulama Seçenekleri'ni seçerek Uygulama Seçenekleri formunu açın ve eğer seçili değilse üst taraftaki Aygıt sekmesine tıklayın.
2. Teknolojiyi, parçayı, paketi ve hızı seçin. Mevcut seçenekler, seçtiğiniz teknolojiye bağlı olarak değişir.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
3. Cihaz eşleme seçeneklerini ayarlayın. Seçenekler, seçtiğiniz teknolojiye bağlı olarak değişir.
Bir seçeneğin ne anlama geldiğinden emin değilseniz, görmek için seçeneğe tıklayın
Aşağıdaki kutuya bir açıklama. Seçeneklerin tam açıklamaları için F1'e tıklayın veya Referans Kılavuzu'ndaki uygun satıcı bölümüne bakın.
Bir seçeneği ayarlamak için değeri yazın veya etkinleştirmek için kutuyu işaretleyin.
Fanout sınırlarını ayarlama ve yeniden zamanlama hakkında daha fazla bilgi için sırasıyla 348. sayfadaki Fanout Sınırlarını Ayarlama ve 334. sayfadaki Yeniden Zamanlama konularına bakın. Diğer satıcıya özgü seçenekler hakkında ayrıntılar için Referans Kılavuzu'ndaki ilgili satıcı bölümüne ve teknoloji ailesine bakın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma

4. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın.
5. Tasarımı sentezlemek için Çalıştır düğmesine tıklayın. Yazılım, ayarladığınız seçenekleri kullanarak tasarımı derler ve eşler.
6. Bir betikle aygıt seçeneklerini ayarlamak için set_option Tcl komutunu kullanın. Aşağıdaki tablo, Aygıt sekmesindeki aygıt seçeneklerinin eşdeğer Tcl komutlarına eşlenmiş alfabetik bir listesini içerir. Seçenekler teknoloji ve aile tabanlı olduğundan, tabloda listelenen seçeneklerin tümü seçili teknolojide mevcut olmayabilir. Tüm komutlar set_option ile başlar ve ardından sütundaki sözdizimi gösterilir. Satıcınız için en kapsamlı seçenek listesi için Referans Kılavuzunu kontrol edin.
Aşağıdaki tabloda cihaz seçeneklerinin çoğunluğu gösterilmektedir.

Analist için Seçenek Açıklamalı Özellikler G/Ç Ekleme Fanout Kılavuzunu Devre Dışı Bırak

Tcl Komutu (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama

Seçenek

Tcl Komutu (set_option…)

Paket

-paket pkg_name

Parça

-parça parça_adı

Karma Sürücüleri Çöz

-çözümle_çoklu_sürücü {1|0}

Hız

-hız_derecesi hız_derecesi

Teknoloji

-teknoloji anahtar kelimesi

Derleme Noktası Zamanlama Verilerini Güncelle -update_models_cp {0|1}

HDL Analist Veritabanı Oluşturma -hdl_qload {1|0}

Optimizasyon Seçeneklerini Ayarlama
Optimizasyon seçenekleri, uygulama için ayarlayabileceğiniz genel seçeneklerin bir parçasıdır. Bu bölüm, frekans ve kaynak paylaşımı gibi genel optimizasyon seçenekleri gibi seçenekleri nasıl ayarlayacağınızı anlatır. Ayrıca, bu seçeneklerden bazılarını kullanıcı arayüzündeki uygun düğmelerle ayarlayabilirsiniz.
1. Uygulama Seçenekleri butonuna tıklayarak veya Proje->Uygulama Seçenekleri'ni seçerek Uygulama Seçenekleri formunu açın ve üst taraftaki Seçenekler sekmesine tıklayın.
2. Formda veya Projede istediğiniz optimizasyon seçeneklerine tıklayın. view. Seçimleriniz teknolojiye bağlı olarak değişir. Bir seçenek teknolojiniz için mevcut değilse, gri renkte görünür. Seçeneği bir yerde ayarlamak, diğerinde otomatik olarak günceller.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma

Proje View

Optimizasyon Seçenekleri Uygulama Seçenekleri->Seçenekler

Bu optimizasyonların kullanımı hakkında ayrıntılı bilgi için aşağıdaki bölümlere bakın:

FSM Derleyicisi FSM Gezgini
Kaynak Paylaşımı Yeniden Zamanlama

Durum Makinelerini Optimize Etme, sayfa 354
FSM Explorer'ı çalıştırma, sayfa 359 Not: Microsemi teknolojilerinin yalnızca bir alt kümesi FSM Explorer seçeneğini destekler. Aracınızda belirttiğiniz aygıt için bu seçeneğin desteklenip desteklenmediğini belirlemek için Proje->Uygulama Seçenekleri->Seçenekler panelini kullanın.
Kaynakların Paylaşılması, sayfa 352
Yeniden zamanlama, sayfa 334'te

Eşdeğer Tcl set_option komut seçenekleri aşağıdaki gibidir:

Seçenek FSM Derleyicisi FSM Gezgini Kaynak Paylaşımı Yeniden Zamanlama

set_option Tcl Komut Seçeneği -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
4. Sentezi çalıştırmak için Çalıştır butonuna tıklayın.
Yazılım, ayarladığınız seçenekleri kullanarak tasarımı derler ve haritalandırır.
HDL Analist Veritabanı Oluşturma
Varsayılan olarak, yazılım tüm tasarımı okur, mantık optimizasyonları ve zamanlama yayılımı gerçekleştirir ve çıktıyı tek bir netliste (srs) yazar. Tasarımlar büyüdükçe, tasarımı çalıştırma ve hata ayıklama süresi daha zorlu hale gelir.
Bu seçenekler derleyicinin tasarımı ayrı netlist'e yazılan birden fazla modüle önceden bölümlemesine olanak tanır files (srs). Bu seçeneği etkinleştirmek için, Uygulama Seçenekleri iletişim kutusunun Seçenekler sekmesinde HDL Analist Veritabanı Oluşturma onay kutusunu seçin. Bu özellik, büyük tasarımlar için bellek kullanımını önemli ölçüde iyileştirir.
Bu özellik ayrıca aşağıdaki set_option Tcl komutu kullanılarak Tcl Script penceresinden de etkinleştirilebilir:
set_seçenek -hdl_qload 1
HDL Analyst Veritabanı Oluşturma seçeneği etkinleştirildikten sonra, HDL Analyst aracındaki Artımlı Hızlı Yükleme seçeneğini kullanarak tasarımı tek bir netlist (srs) veya birden fazla üst düzey RTL modül netlist'i (srs) kullanarak görüntüleyin. Araç, gelişmiştagBu özelliğin yalnızca etkilenen tasarım hiyerarşisini dinamik olarak yükleyerek kullanılması. Örneğinample, hiyerarşi tarayıcısı yalnızca hızlı yükleme için gereken alt düzey hiyerarşiyi genişletebilir. Artımlı Hızlı Yükleme seçeneği, HDL Analist Seçenekleri iletişim kutusunun Genel panelinde bulunur. Bkz. Genel Panel, sayfa 304.

Küresel Frekans ve Kısıtlamanın Belirlenmesi Files

Bu prosedür, küresel frekansı nasıl ayarlayacağınızı ve kısıtlamayı nasıl belirleyeceğinizi anlatır fileUygulama için s.

1. Genel bir frekans ayarlamak için aşağıdakilerden birini yapın:

Projede küresel bir frekans yazın view.

Uygulama Seçenekleri formunu Uygulama'ya tıklayarak açın

Seçenekler düğmesi Kısıtlamalar sekmesi.

seçme

Proje->Uygulama

Seçenekler,

tıklamak

Eşdeğer Tcl set_option komutu -frequency frequencyValue'dur.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma
SCOPE Kısıtlamalarını Belirleme, sayfa 119'da açıklandığı gibi, küresel frekansı yerel kısıtlamalarla geçersiz kılabilirsiniz. Synplify Pro aracında, küresel bir frekans ayarlamak yerine tasarımınız için otomatik olarak saat kısıtlamaları oluşturabilirsiniz. Ayrıntılar için bkz. Otomatik Kısıtlamaları Kullanma, sayfa 291.
Küresel Frekans ve Kısıtlamalar Projesi View
Uygulama Seçenekleri->Kısıtlamalar

2. Kısıtlamayı belirtmek için fileBir uygulama için aşağıdakilerden birini yapın:
Proje->Uygulama Seçenekleri->Kısıtlamalar'ı seçin. Kısıtlamayı kontrol edin
fileProjede kullanmak istediğiniz s.
Uygulama Seçenekleri->Kısıtlamalar panelinden, ayrıca tıklayabilirsiniz
bir kısıtlama ekle file.
Kullanmak istediğiniz uygulama seçiliyken Ekle'ye tıklayın File içinde
Proje viewve kısıtlamayı ekleyin files ihtiyacın var.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
Kısıtlama oluşturmak için files, bkz. SCOPE Kısıtlamalarını Belirleme, sayfa 119.
3. Kısıtlamayı kaldırmak için fileBir uygulamadan, aşağıdakilerden birini yapın:
Proje->Uygulama Seçenekleri->Kısıtlamalar'ı seçin. Onay kutusunun işaretini kaldırın
yanında file isim.
Projede view, kısıtlamaya sağ tıklayın file kaldırılacak ve
Projeden Kaldır'ı seçin.
Bu kısıtlamayı kaldırır file uygulamadan kaldırır, ancak silmez.
4. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın.
Tasarımı sentezlediğinizde, yazılım sizin belirlediğiniz seçenekleri kullanarak tasarımı derler ve haritalandırır.
Sonuç Seçeneklerini Belirleme
Bu bölümde sentez çalışmasının çıktısı için kriterlerin nasıl belirleneceği gösterilmektedir.
1. Uygulama Seçenekleri butonuna tıklayarak veya Proje->Uygulama Seçenekleri'ni seçerek Uygulama Seçenekleri formunu açın ve üst taraftaki Uygulama Sonuçları sekmesine tıklayın.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma

2. Çıktıyı belirtin fileÜretmek istediğiniz şey.
Eşlenen netlist'i oluşturmak için files, Eşlenmiş Verilog Netlist'i Yaz veya Yaz'ı tıklayın
Haritalanmış VHDL Netlist.
Satıcıya özgü bir kısıtlama oluşturmak için file ileri açıklama için,
Satıcı Kısıtlamasını Yaz'a tıklayın File. Bu raporla ilgili ayrıntılar için, daha fazla bilgi için Referans Kılavuzunun 270. sayfasındaki Kısıtlama Kontrol Raporu'na bakın.
3. Sonuçları yazmak istediğiniz dizini belirleyin.
4. Çıktı için formatı ayarlayın file. Komut dosyası yazmak için eşdeğer Tcl komutu project -result_format format'dır.
Ayrıca ad eşlemesini denetlemek için öznitelikler ayarlamak isteyebilirsiniz. Ayrıntılar için Referans Kılavuzu'ndaki uygun satıcı bölümüne bakın.
5. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın.
Tasarımı sentezlediğinizde, yazılım sizin belirlediğiniz seçenekleri kullanarak tasarımı derler ve haritalandırır.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
Zamanlama Raporu Çıktısını Belirleme
Zamanlama raporunda ne kadar raporlanacağını aşağıdaki seçenekleri ayarlayarak belirleyebilirsiniz.
1. Proje->Uygulama Seçenekleri'ni seçin ve Zamanlama Raporu sekmesine tıklayın. 2. Yazılımın raporlamasını istediğiniz kritik yol sayısını ayarlayın.

3. Kritik yol bölümlerinde raporlanmasını istediğiniz başlangıç ve bitiş noktası sayısını belirtin.
4. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın. Tasarımı sentezlediğinizde, yazılım ayarladığınız seçenekleri kullanarak tasarımı derler ve eşler.
Verilog ve VHDL Seçeneklerini Ayarlama
Verilog ve VHDL kaynağını ayarladığınızda fileProjenizde ayrıca belirli derleyici seçeneklerini de belirleyebilirsiniz.
Verilog'u Ayarlama File Seçenekler
Verilog'u siz ayarlayın file Proje->Uygulama Seçenekleri->Verilog veya Seçenekler->Verilog Derleyicisini Yapılandır'ı seçerek seçenekleri görüntüleyin.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma

1. Kullanılacak Verilog formatını belirtin.
Derleyiciyi tüm için global olarak ayarlamak için fileprojede s'yi seçin
Proje->Uygulama Seçenekleri->Verilog. Verilog 2001 veya SystemVerilog kullanıyorsanız, desteklenen yapılar için Referans Kılavuzu'na bakın.
Verilog derleyicisini bir per'de belirtmek için file temel olarak, seçin file içinde
Proje viewSağ tıklayın ve seçin File Seçenekler. Uygun derleyiciyi seçin. Varsayılan Verilog file Yeni projeler için format SystemVerilog'dur.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
2. Projede daha önce yapmadıysanız en üst düzey modülü belirtin view.
3. Kaynak koddan parametreleri çıkarmak için aşağıdakileri yapın:
Parametreleri Ayıkla'ya tıklayın. Varsayılanı geçersiz kılmak için, bir parametre için yeni bir değer girin.
Yazılım yalnızca geçerli uygulama için yeni değeri kullanır. Parametre çıkarma işleminin karma tasarımlar için desteklenmediğini unutmayın.

4. Compiler Directions'a yönergeyi yazın, ifadeleri ayırmak için boşluklar kullanın. Normalde 'ifdef ve `define ifadeleriyle gireceğiniz yönergeleri koda yazabilirsiniz. Örneğinample, ABC=30 yazılımın projeye aşağıdaki ifadeleri yazmasına neden olur file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma
5. Dahil Etme Yolu Sırasında, Verilog için dahil etme komutları için arama yollarını belirtin fileProjenizde bulunanlar. Yolları eklemek, silmek veya yeniden sıralamak için kutunun sağ üst köşesindeki düğmeleri kullanın.
6. Kütüphane Dizinlerinde, kütüphaneyi içeren dizine giden yolu belirtin fileProjeniz için s. Yolları eklemek, silmek veya yeniden sıralamak için kutunun sağ üst köşesindeki düğmeleri kullanın.
7. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın. Tasarımı sentezlediğinizde, yazılım ayarladığınız seçenekleri kullanarak tasarımı derler ve eşler.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesi Kurulumu Mantık Sentezi Uygulama Seçeneklerini Ayarlama
VHDL'yi Ayarlama File Seçenekler
VHDL'yi ayarladınız file Proje->Uygulama Seçenekleri->VHDL veya Seçenekler->VHDL Derleyicisini Yapılandır'ı seçerek seçenekleri görüntüleyin.

VHDL kaynağı için aşağıda açıklanan seçenekleri belirleyebilirsiniz.
1. Projede daha önce yapmadıysanız en üst düzey modülü belirtin view. En üst düzey modül varsayılan çalışma kitaplığında bulunmuyorsa, derleyicinin modülü bulabileceği kitaplığı belirtmeniz gerekir. Bunu nasıl yapacağınız hakkında bilgi için bkz. VHDL Panel, sayfa 200.
Bu seçeneği ayrıca karma dil tasarımları için veya şematikte HDL Analyst görüntüleme ve LdOebugging için gerçek en üst düzey varlık olmayan bir modül belirtmek istediğinizde de kullanabilirsiniz views. 2. Kullanıcı tanımlı durum makinesi kodlaması için aşağıdakileri yapın:
Kullanmak istediğiniz kodlama türünü belirtin.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Mantık Sentezi Uygulama Seçeneklerini Ayarlama Bölüm 4: Bir Mantık Sentezi Projesi Kurma
FSM derleyicisini devre dışı bırakın.
Tasarımı sentezlediğinizde, yazılım durum makinelerini kodlamak için burada ayarladığınız derleyici yönergelerini kullanır ve derleyici yönergelerini geçersiz kılacak olan FSM derleyicisini çalıştırmaz. Alternatif olarak, VHDL'de Durum Makinelerini Tanımlama, sayfa 308'de açıklandığı gibi, syn_encoding özniteliğiyle durum makinelerini tanımlayabilirsiniz.
3. Kaynak kodundan jenerikleri çıkarmak için şunu yapın:
Genel Sabitleri Ayıkla'ya tıklayın. Varsayılanı geçersiz kılmak için, genel için yeni bir değer girin.
Yazılım yalnızca geçerli uygulama için yeni değeri kullanır. Karma dil tasarımınız varsa jenerikleri çıkaramayacağınızı unutmayın.

4. Tristate'leri işlem/blok sınırları boyunca itmek için Push Tristates'in etkinleştirildiğini kontrol edin. Ayrıntılar için, Referans Kılavuzu'nun 212. sayfasındaki Push Tristates Seçeneği'ne bakın.
5. Synthesizer_on ve Synthesizer_off yönergelerinin yorumunu belirleyin:
Derleyicinin synthesis_on ve synthesis_off yönergelerini yorumlamasını sağlamak için
translate_on/translate_off gibi, Sentez Açık/Kapalı seçeneğini Çeviri Açık/Kapalı seçeneği olarak etkinleştirin.
Synthesizer_on ve synthesizer_off yönergelerini yok saymak için şunun olduğundan emin olun:
Bu seçenek işaretli değil. Daha fazla bilgi için Referans Kılavuzu'nun 226. sayfasındaki translate_off/translate_on'a bakın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Nitelikleri ve Yönergeleri Belirleme

6. Gerektiğinde diğer uygulama seçeneklerini ayarlayın (seçeneklerin listesi için bkz. Mantık Sentezi Uygulama Seçeneklerini Ayarlama, sayfa 75). Tamam'ı tıklayın.
Tasarımı sentezlediğinizde, yazılım sizin belirlediğiniz seçenekleri kullanarak tasarımı derler ve haritalandırır.

Nitelikleri ve Yönergeleri Belirleme

Özellikler ve yönergeler, tasarımınızın analiz edilme, optimize edilme ve eşlenme şeklini kontrol etmek için tasarım nesnelerine atadığınız özelliklerdir.
Nitelikler eşleme optimizasyonlarını kontrol eder ve yönergeler derleyici optimizasyonlarını kontrol eder. Bu fark nedeniyle, kaynak kodunda yönergeleri belirtmeniz gerekir. Bu tablo, nitelik ve yönerge belirtimleri oluşturmak için kullanılabilen yöntemleri açıklar:

VHDL Verilog SCOPE Editör Kısıtlamaları File

Özellikler Evet Evet Evet Evet

Yönergeler Evet Evet Hayır Hayır

Nitelikleri SCOPE düzenleyicisinde veya kısıtlamalarda belirtmek daha iyidir file, çünkü önce tasarımı yeniden derlemeniz gerekmez. Yönergeler için, etkili olmaları için tasarımı derlemeniz gerekir.
KAPSAM/kısıtlamalar varsa file ve bir tasarım için HDL kaynak kodu belirtildiğinde, çakışmalar olduğunda kısıtlamalar önceliklidir.
Daha detaylı bilgi için aşağıdakilere bakınız:
· VHDL'de Nitelikleri ve Yönergeleri Belirtme, sayfa 91 · Verilog'da Nitelikleri ve Yönergeleri Belirtme, sayfa 92 · SCOPE Düzenleyicisi Kullanılarak Nitelikleri Belirtme, sayfa 93 · Kısıtlamalarda Nitelikleri Belirtme File, 97. sayfada

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Nitelikleri ve Yönergeleri Belirleme

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

VHDL'de Nitelikleri ve Yönergeleri Belirleme
Nesnelere öznitelikler eklemek için, sayfa 90'daki Öznitelikleri ve Yönergeleri Belirleme bölümünde listelendiği gibi diğer yöntemleri kullanabilirsiniz. Ancak, yönergeleri yalnızca kaynak kodunda belirtebilirsiniz. VHDL'de öznitelikleri ve yönergeleri tanımlamanın iki yolu vardır:
· Önceden tanımlanmış öznitelik paketini kullanma
· Niteliğin her kullanıldığında beyan edilmesi
VHDL öznitelik sözdiziminin ayrıntıları için Referans Kılavuzu'nun 561. sayfasındaki VHDL Öznitelik ve Yönerge Sözdizimi bölümüne bakın.

Önceden Tanımlanmış VHDL Nitelikleri Paketini Kullanma
AvantajtagÖnceden tanımlanmış paketi kullanmanın dezavantajı, kaynak koduna her eklediğinizde öznitelikleri ve yönergeleri yeniden tanımlamaktan kaçınmanızdır.tage kaynak kodunuzun daha az taşınabilir olmasıdır. Öznitelikler paketi installDirectory/lib/vhd/synattr.vhd konumunda bulunur.
1. Yazılım kütüphanesinde bulunan önceden tanımlanmış öznitelik paketini kullanmak için söz dizimine şu satırları ekleyin:
kütüphane synplify; synplify.attributes.all kullanın;
2. Tasarım birimi bildiriminden sonra istediğiniz niteliği veya yönergeyi ekleyin.
bildirimler ; öznitelik öznitelik_adı nesneAdı : nesneTürü değerdir ;
Örneğinamptarih:
varlık simpledff port'tur (q: bit_vector(7'den 0'a kadar); d: bit_vector(7'den 0'a kadar); clk: bit'te);
clk'nin syn_noclockbuf niteliği: sinyal doğrudur;
Sözdizimi kurallarının ayrıntıları için Referans Kılavuzu'nun 561. sayfasındaki VHDL Nitelik ve Yönerge Sözdizimi'ne bakın.
3. Kaynağı ekleyin file projeye.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Nitelikleri ve Yönergeleri Belirleme

VHDL Niteliklerini ve Yönergelerini Bildirme
Öznitelikler paketini kullanmıyorsanız, öznitelikleri kaynak koduna her eklediğinizde yeniden tanımlamanız gerekir.
1. Bir öznitelik veya yönergeyi her kullandığınızda, aşağıdaki sözdizimini kullanarak onu tasarım birimi bildirimlerinden hemen sonra tanımlayın:
design_unit_declaration ; öznitelik öznitelikAdı : veriTürü ; öznitelik nesneAdı öznitelikAdı : nesneTürü değerdir ;
Örneğinamptarih:
varlık simpledff port'tur (q: bit_vector(7'den 0'a kadar); d: bit_vector(7'den 0'a kadar); clk: bit'te);
öznitelik syn_noclockbuf : boolean; clk :signal'in syn_noclockbuf özniteliği doğrudur;
2. Kaynağı ekleyin file projeye.

Verilog'da Nitelikleri ve Yönergeleri Belirleme
Sayfa 90'daki Nitelikleri ve Yönergeleri Belirtme bölümünde açıklandığı gibi, nesnelere nitelikler eklemek için diğer yöntemleri kullanabilirsiniz. Ancak, yönergeleri yalnızca kaynak kodunda belirtebilirsiniz.
Verilog önceden tanımlanmış sentez niteliklerine ve yönergelerine sahip değildir, bu yüzden bunları yorum olarak eklemelisiniz. Nitelik veya yönerge adı, sentez anahtar sözcüğünden önce gelir. Verilog files büyük/küçük harfe duyarlıdır, bu nedenle öznitelikler ve yönergeler sözdizimi açıklamalarında sunulduğu gibi tam olarak belirtilmelidir. Sözdizimi ayrıntıları için Referans Kılavuzu'nun 363. sayfasındaki Verilog Öznitelik ve Yönerge Sözdizimi'ne bakın.
1. Verilog'a bir öznitelik veya yönerge eklemek için, doğrudan tasarım nesnesini takip eden Verilog satır veya blok yorumu (C stili) sözdizimini kullanın. Blok yorumları, varsa noktalı virgülden önce gelmelidir.
LO

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Nitelikleri ve Yönergeleri Belirleme

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Verilog Blok Yorum Sözdizimi
/* sentez öznitelikAdı = değer */ /* sentez dizinAdı = değer */

Verilog Satır Yorum Sözdizimi
// sentez öznitelikAdı = değer // sentez dizinAdı = değer

Sözdizimi kurallarının ayrıntıları için, Referans Kılavuzu'nun 363. sayfasındaki Verilog Niteliği ve Yönerge Sözdizimi'ne bakın. Aşağıdakiler örnektirampŞunlar:
modül fifo(dışarı, içeri) /* sentez syn_hier = “zor” */;
2. Aynı nesneye birden fazla nitelik veya yönerge eklemek için, nitelikleri boşluklarla ayırın, ancak sentez anahtar sözcüğünü tekrarlamayın. Virgül kullanmayın. Örneğinamptarih:
durum durumu /* sentez tam_durum paralel_durum */;
3. Birden fazla kayıt tek bir Verilog reg ifadesi kullanılarak tanımlanırsa ve bunlara bir öznitelik uygulanırsa, sentez yazılımı yalnızca reg ifadesinde bildirilen son kaydı uygular. Örneğinamptarih:
reg [5:0] q, q_a, q_b, q_c, q_d /* sentez syn_preserve=1 */;
syn_preserve niteliği yalnızca q_d'ye uygulanır. Bu, sentez araçları için beklenen davranıştır. Bu niteliği tüm kayıtlara uygulamak için, her kayıt için ayrı bir Verilog reg ifadesi kullanmalı ve niteliği uygulamalısınız.

SCOPE Düzenleyicisini Kullanarak Nitelikleri Belirleme
SCOPE penceresi herhangi bir öznitelik eklemek için kullanımı kolay bir arayüz sağlar. Yönergeleri eklemek için kullanamazsınız çünkü bunlar kaynağa eklenmelidir files. (Bkz. VHDL'de Nitelikleri ve Yönergeleri Belirleme, sayfa 91 veya Verilog'da Nitelikleri ve Yönergeleri Belirleme, sayfa 92). Aşağıdaki prosedür, bir niteliğin doğrudan SCOPE penceresine nasıl ekleneceğini gösterir.
1. Derlenmiş bir tasarımla başlayın ve SCOPE penceresini açın. Nitelikleri mevcut bir kısıtlamaya eklemek için file, mevcut pencereye tıklayarak KAPSAM penceresini açın file Projede viewÖznitelikleri yeni bir özniteliğe eklemek için file, KAPSAM simgesine tıklayın ve KAPSAM penceresini açmak için Başlat'a tıklayın.
2. KAPSAM penceresinin alt kısmındaki Nitelikler sekmesine tıklayın.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Nitelikleri ve Yönergeleri Belirleme

Önce nesneyi (adım 3) veya önce niteliği (adım 4) seçebilirsiniz.

3. Nesneyi belirtmek için Nesne sütununda aşağıdakilerden birini yapın. Özniteliği zaten belirttiyseniz, Nesne sütunu yalnızca bu öznitelik için geçerli nesne seçimlerini listeler.
Nesne Filtresi sütununda nesnenin türünü seçin ve ardından bir
Nesne sütunundaki seçenekler listesinden nesne. Bu, doğru sözdizimiyle uygun bir nesne belirttiğinizden emin olmanın en iyi yoludur.

LO
Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Nitelikleri ve Yönergeleri Belirleme

Bölüm 4: Mantık Sentezi Projesinin Kurulumu

Niteliği eklemek istediğiniz nesneyi sürükleyin
RTL veya Teknoloji viewSCOPE penceresindeki Nesne sütununa s. Bazı öznitelikler için sürükleyip bırakmak doğru nesneyi seçemeyebilir. Örneğinample, syn_hier'i bir modül veya bir ve kapısı gibi bir varlıkta ayarlamak istiyorsanız, bunu view o modül için. Nesnenin söz dizimi şu şekilde olurdu: Verilog'da v:moduleName veya VHDL'de v:library.moduleName, burada birden fazla kütüphaneniz olabilir.
Nesnenin adını Nesne sütununa yazın. Bilmiyorsanız
adı, Bul komutunu veya Nesne Filtresi sütununu kullanın. Nesne için gereken yerde uygun öneki yazdığınızdan emin olun. Örneğinample, bir özniteliği bir şeye ayarlamak için view, modül veya varlık adına v: önekini eklemeniz gerekir. VHDL için, modül adının yanı sıra kütüphaneyi de belirtmeniz gerekebilir.
4. Önce nesneyi belirttiyseniz, şimdi niteliği belirtebilirsiniz. Liste yalnızca seçtiğiniz nesne türü için geçerli nitelikleri gösterir. Nitelik sütununda fare düğmesini basılı tutarak ve listeden bir nitelik seçerek niteliği belirtin.

Önce nesneyi seçtiyseniz, mevcut seçenekler seçili nesne ve kullandığınız teknoloji tarafından belirlenir. Önce özniteliği seçtiyseniz, mevcut seçenekler teknoloji tarafından belirlenir.
Bir öznitelik seçtiğinizde, SCOPE penceresi size o öznitelik için girmeniz gereken değer türünü söyler ve özniteliğin kısa bir açıklamasını sunar. Önce özniteliği seçtiyseniz, geri dönüp nesneyi belirttiğinizden emin olun.
5. Değeri doldurun. Değer sütununda fare düğmesini basılı tutun ve listeden seçin. Ayrıca bir değer de yazabilirsiniz.

Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu Ekim 2014

Bölüm 4: Mantık Sisteminin Kurulması

Belgeler / Kaynaklar

SYnOPSYS FPGA Sentezi Synplify Pro for Microsemi Sürümü [pdf] Kullanıcı Kılavuzu
FPGA Sentez Microsemi Sürümü için Synplify Pro, Sentez Microsemi Sürümü için Synplify Pro, Microsemi Sürümü için Synplify Pro, Microsemi Sürümü için Pro, Microsemi Sürümü, Sürüm

Referanslar

Kullanıcı Kılavuzu

SYnOPSYS FPGA Sentezi Synplify Pro for Microsemi Edition Kullanıcı Kılavuzu

FPGA Sentezi Synplify Pro Microsemi Sürümü için

Özellikler

Ürün Bilgileri

Ürün Kullanım Talimatları

Bölüm 1: Giriş

Belgenin Kapsamı

Başlarken

Kullanıcı Arayüzü Bittiview

Bölüm 2: FPGA Sentez Tasarım Akışları

Bölüm 3: Girişi Hazırlama

SSS

S: Belgelerin kopyalarını alabilir miyim?

S: Yazılımı nasıl başlatabilirim?

S: Bu kullanıcı kılavuzunun hedef kitlesi kimlerdir?

Belgeler / Kaynaklar

Referanslar

Yorum bırakın

Cevabı iptal et