Microsemi Edition İstifadəçi Təlimatı üçün SYnOPSYS FPGA Synthesis Synplify Pro

Synopsys FPGA sintezi – Microsemi Edition üçün Synplify Pro
müxtəlif FPGA tətbiqi üçün hərtərəfli vasitədir
istifadəçilərə məntiq sintezində və dizaynında kömək etmək üçün nəzərdə tutulmuş xüsusiyyətlər
axır.

Məhsuldan İstifadə Təlimatları

Fəsil 1: Giriş

Bu fəsildə bitmə təmin edilirview Synopsys FPGA və
Prototipləmə Məhsulları, FPGA Tətbiq Alətləri və Synopsys FPGA
Alət Xüsusiyyətləri.

Sənədin əhatə dairəsi

Sənəd dəstinə məhsulun xüsusiyyətləri haqqında məlumatlar daxildir
və FPGA sintezi və dizaynı ilə maraqlanan istifadəçilər üçün nəzərdə tutulub
axır.

Başlanır

Proqram təminatından istifadə etməyə başlamaq üçün onu təqdim olunanlara əməl edərək işə salın
təlimatları öyrənin və yardım üçün istifadəçi təlimatına baxın.

İstifadəçi interfeysi bitdiview

Səmərəli şəkildə istifadəçi interfeysi ilə tanış olun
proqram xüsusiyyətləri arasında gedin.

Fəsil 2: FPGA sintezinin dizayn axınları

Bu fəsildə FPGA üçün Məntiq Sintez Dizayn Akışı təfərrüatlıdır
sintez.

Fəsil 3: Girişin hazırlanması

Qarışıq Dil Mənbəsindən necə istifadə edəcəyinizi öyrənin Files və Artan
Səmərəli daxiletmə hazırlamaq üçün kompilyator.

Qeyd: Əlaqədar məhdudiyyətlərdən xəbərdar olun
Artan Kompilyatordan istifadə etməklə.

Tez-tez verilən suallar

S: Sənədlərin surətlərini çıxara bilərəmmi?

Cavab: Bəli, lisenziya müqaviləsi daxili üçün surətlərin çıxarılmasına icazə verir
yalnız müvafiq atributla istifadə edin.

S: Proqram təminatını necə işə sala bilərəm?

A: 1-ci Fəsildəki “Başlanğıc” bölməsinə baxın
proqram təminatının işə salınması ilə bağlı ətraflı təlimatlar üçün istifadəçi təlimatı.

S: Bu istifadəçi təlimatı üçün nəzərdə tutulan auditoriya nədir?

A: İstifadəçi təlimatı FPGA ilə maraqlanan şəxslər üçün nəzərdə tutulub
sintez və dizayn axınları.

View Fullscreen

Synopsys FPGA sintezi
Microsemi Edition üçün Synplify Pro
İstifadəçi təlimatı
Oktyabr 2014

Müəllif Hüququ Bildirişi və Mülkiyyət Məlumatı
Copyright © 2014 Synopsys, Inc. Bütün hüquqlar qorunur. Bu proqram təminatı və sənədlər Synopsys, Inc-in mülkiyyəti olan məxfi və mülkiyyət məlumatlarını ehtiva edir. Proqram təminatı və sənədlər lisenziya müqaviləsi əsasında verilir və yalnız lisenziya müqaviləsinin şərtlərinə uyğun olaraq istifadə edilə və ya kopyalana bilər. Proqram təminatının və sənədlərin heç bir hissəsi Synopsys, Inc.-in əvvəlcədən yazılı icazəsi olmadan və ya lisenziya müqaviləsində açıq şəkildə nəzərdə tutulduğu kimi hər hansı formada və ya hər hansı vasitə ilə elektron, mexaniki, mexaniki, optik və ya başqa üsullarla çoxalda, ötürülə və ya tərcümə edilə bilməz.
Sənədləri Kopyalamaq hüququ
Synopsys ilə lisenziya müqaviləsi lisenziya sahibinə yalnız daxili istifadə üçün sənədlərin surətlərini çıxarmağa icazə verir.
Hər bir nüsxədə bütün müəllif hüquqları, ticarət nişanları, xidmət nişanları və əgər varsa, mülkiyyət hüquqlarına dair bildirişlər olmalıdır. Lisenziya sahibi bütün nüsxələrə ardıcıl nömrələr təyin etməlidir. Bu nüsxələrin üz qabığında aşağıdakı əfsanə olmalıdır:
"Bu sənəd Synopsys, Inc. şirkətinin icazəsi ilə __________________________________________ və onun işçilərinin müstəsna istifadəsi üçün dublikat edilmişdir. Bu nüsxə nömrəsi __________-dir."
Təyinat Nəzarəti Bəyanatı
Bu nəşrdə olan bütün texniki məlumatlar Amerika Birləşmiş Ştatlarının ixraca nəzarət qanunlarına tabedir. Birləşmiş Ştatların qanunlarına zidd olaraq digər ölkələrin vətəndaşlarına məlumat vermək qadağandır. Tətbiq olunan qaydaları müəyyən etmək və onlara riayət etmək oxucunun məsuliyyətidir.
LO

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

İmtina
SYNOPSYS, INC. VƏ ONUN LİSENZİARLARI BU MATERİALA BAĞLI HƏR AÇIQ VƏ YA DEYNİ ZƏMANƏT VERMİR. MƏQSƏD.
Qeydiyyatdan keçmiş ticarət nişanları (®)
Sinopsis, AEON, AMPS, Astro, Davranış Çıxaran Sintez Texnologiyası, Cadabra, CATS, Sertifikat, CHIPit, CoMET, CODE V, Dizayn Kompilyatoru, DesignWare, EMBED-IT!, Formallıq, Galaxy Xüsusi Dizayner, Qlobal Sintez, HAPS, HapsTrak, HDL Analitiki, HSIM, Identol, HSPI, HSPI, Lights, M. METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, the Synplicity, the Synplicity, Synplicify, Synplicity, Synplicity Pro Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera və YIELDirector Synopsys, Inc-in qeydiyyatdan keçmiş ticarət nişanlarıdır.
Ticarət nişanları (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DCly Professional, DCer, Designwer, AnaHD Design, Ultra Designwer DFTMAX, Birbaşa Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, İerarxik Optimallaşdırma Texnologiyası, Yüksək Performanslı ASIC Prototipləmə Sistemi, HSIMplus, i-Virtual Stepper, IICE, in-Sync, Jumpidem, Jumpiter, Jumpiter JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet, Planet, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, Sistem Kompilyatoru, Sistem Dizayneri, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC və Worksheet Buffer Syn, Inc-in ticarət nişanlarıdır.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Xidmət nişanları (sm)
MAP-in, SVP Café və TAP-in Synopsys, Inc-in xidmət nişanlarıdır. SystemC Open SystemC Təşəbbüsünün ticarət nişanıdır və lisenziya əsasında istifadə olunur. ARM və AMBA ARM Limited-in qeydiyyatdan keçmiş ticarət nişanlarıdır. Saber SabreMark Limited Partnership şirkətinin qeydə alınmış ticarət nişanıdır və lisenziya əsasında istifadə olunur. Bütün digər məhsul və ya şirkət adları müvafiq sahiblərinin ticarət nişanları ola bilər.
ABŞ-da 2014-cü ilin oktyabrında çap olunub

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

İçindəkilər

Fəsil 1: Giriş
Synopsys FPGA və Prototipləmə Məhsulları. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA Tətbiq Alətləri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Alət Xüsusiyyətləri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Sənədin əhatə dairəsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Sənəd dəsti. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Tamaşaçılar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Başlarkən. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Proqram təminatının işə salınması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Yardım alınması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
İstifadəçi interfeysi bitdiview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Fəsil 2: FPGA sintezinin dizayn axınları
Məntiq sintezinin dizayn axını. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Fəsil 3: Girişin hazırlanması
HDL Mənbəsinin Quraşdırılması Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL Mənbəsinin yaradılması Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Kontekst Yardım Redaktorundan istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL mənbəyinin yoxlanılması Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL Mənbəsinin Redaktə edilməsi Files Daxili Mətn Redaktoru ilə. . . . . . . . . . . . . . . . . . . . 35 Redaktə Pəncərəsi Üstünlüklərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Xarici Mətn Redaktorundan istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog Kitabxanası üçün Kitabxana Genişləndirmələrindən istifadə Files . . . . . . . . . . . . . . . . . . . . . . . 42
Qarışıq Dil Mənbəsindən İstifadə Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Artan Kompilyatordan istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Məhdudiyyətlər. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Struktur Veriloq axınından istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Məhdudiyyətlər. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məhdudiyyətlə işləmək Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Məhdudiyyətdən nə vaxt istifadə etməli Files Mənbə Kodun üzərində. . . . . . . . . . . . . . . . . . . . . . . . 53 Məhdudiyyət üçün Mətn Redaktorundan istifadə Files (Miras) . . . . . . . . . . . . . . . . . . . . . . . . 54 Məhdudiyyət üçün Tcl Sintaksis Təlimatları Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Məhdudiyyətin yoxlanılması Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Fəsil 4: Məntiq Sintezi Layihəsinin qurulması
Layihənin qurulması Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Layihənin yaradılması File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Mövcud Layihənin Açılması File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Layihəyə Dəyişikliklərin edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Layihənin qurulması View Ekran Üstünlükləri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilogun Yenilənməsi Köhnə Layihədə Yolları Daxil Edin Files . . . . . . . . . . . . . . . . . . . . 65
Layihənin idarə edilməsi File İyerarxiya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Fərdi Qovluqların yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Xüsusi Layihə Qovluqlarının Manipulyasiyası . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Xüsusi manipulyasiya Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Tətbiqlərin qurulması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Çoxsaylı Tətbiqlərlə İş . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Məntiq sintezinin həyata keçirilməsi variantlarının qurulması. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Cihaz Seçimlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimallaşdırma seçimlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Qlobal Tezliyin və Məhdudiyyətin Müəyyənləşdirilməsi Files . . . . . . . . . . . . . . . . . . . . . . 80 Nəticə seçimlərinin müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Zamanlama Hesabatı Çıxışının Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog və VHDL Seçimlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Atributların və Direktivlərin dəqiqləşdirilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL-də Atributların və Direktivlərin Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilogda Atributların və Direktivlərin Dəqiqləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE redaktorundan istifadə edərək atributların müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . 93 Məhdudiyyətlərdə atributların müəyyən edilməsi File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Axtarılır Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Müəyyən edilməsi Files Axtarmaq. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtrləmə Files Axtarmaq. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Axtarışın Başlanması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Axtarış Nəticələri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arxivləşdirmə Files və Layihələr. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Layihəni arxivləşdirin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Layihəni arxivdən çıxarın. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihəni kopyalayın. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Fəsil 5: Məhdudiyyətlərin müəyyən edilməsi
SCOPE Redaktorundan istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 SCOPE Redaktorunda Məhdudiyyətlərin Yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 FDC Şablon Komandası ilə Məhdudiyyətlərin Yaradılması . . . . . . . . . . . . . . . . 116
SCOPE Məhdudiyyətlərinin Müəyyənləşdirilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Əhatə Məhdudiyyətlərinin Daxil edilməsi və Redaktə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Saat və Yol Məhdudiyyətlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Giriş və çıxış məhdudiyyətlərinin müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Standart I/O Pad növlərinin müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL-dən istifadə View SCOPE GUI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Məhdudiyyətlərin daxil edilməsi və redaktə edilməsi üçün təlimatlar . . . . . . . . . . . . . . . . . . . . . . . . 127
Zamanlama İstisnalarının Müəyyənləşdirilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Zamanlama İstisnaları üçün Başdan/Kirədən/Dəyişmə Nöqtələrinin Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . 130 Çoxdönlü yolların müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Yanlış yolların müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Tcl ilə obyektlərin tapılması tapın və genişləndirin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl find üçün Axtarış Nümunələrinin Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Təmizləmə Tcl Nəticələri -filtr ilə tapın . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Kolleksiyaları müəyyən etmək üçün Tcl Tap əmrindən istifadə . . . . . . . . . . . . . . . . . . . . . 138 Tcl istifadə edərək Kolleksiyaları Müəyyən etmək Əmrini genişləndirin. . . . . . . . . . . . . . . . . . 140 Tcl yoxlanılması Nəticələri tapın və genişləndirin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl istifadə edərək Batch rejimində tapın və genişləndirin. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Kolleksiyalardan istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Kolleksiyaların müəyyənləşdirilməsi üsullarının müqayisəsi. . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE Kolleksiyalarının Yaradılması və İstifadəsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Tcl Əmrlərindən istifadə edərək Kolleksiyaların yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewTcl Əmrləri ilə Kolleksiyaların yaradılması və Manipulyasiyası. . . . . . . . . . . . . . . 150
SDC-nin FDC-yə çevrilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE Redaktorundan istifadə (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE Məhdudiyyətlərinin Daxil Edilməsi və Redaktə Edilməsi (Legacy) . . . . . . . . . . . . . . . . . . . . . 157 SCOPE Zamanlama Məhdudiyyətlərinin Müəyyənləşdirilməsi (Legacy) . . . . . . . . . . . . . . . . . . . . . . . 159 Defolt Məhdudiyyətlərin Daxil edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Saat və Yol Məhdudiyyətlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Saatların müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Daxiletmə və Çıxış Məhdudiyyətlərinin Müəyyən edilməsi (Legacy) . . . . . . . . . . . . . . . . . . . . . . . 169 Yanlış yolların müəyyən edilməsi (miras) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 6: Nəticələrin sintezi və təhlili
Dizaynınızı sintez edin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Çalışan Məntiq Sintezi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 İşin İdarə Edilməsi üçün Müasir Yoxlamadan istifadə . . . . . . . . . . . . . . . . . . . . . . 174
Giriş Yoxlanılır File Nəticələr. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewJurnalla işləmək və işləmək File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Xüsusi Hesabatlara Sürətli Giriş . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Nəticələrə Uzaqdan daxil olmaq. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Jurnaldan istifadə edərək nəticələrin təhlili File Hesabatlar. . . . . . . . . . . . . . . . . . . . . . . . . 189 Baxış pəncərəsindən istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Resurs İstifadəsinin Yoxlanması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Mesajların idarə edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Mesajda Nəticələrin Yoxlanması Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Mesajda Mesajların Filtrlənməsi Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Komanda Xəttindən Mesajların Filtrlənməsi . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Tcl Skripti ilə Mesaj Filtrinin Avtomatlaşdırılması . . . . . . . . . . . . . . . . . . . . . . . . 198 Giriş File Mesaj Nəzarətləri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 İdarəetmə Xəbərdarlıqları. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Xətada Davamdan istifadə edin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Kompilyasiya Nöqtəsi Sintezi üçün Xətada Davamdan istifadə . . . . . . . . . . . . . . . . . . . 203
Fəsil 7: HDL Analitiki və FSM ilə təhlil Viewer
Sxematikdə işləmək Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL Analitiki Arasında Fərqləndirmə Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Açılış Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObyekt xassələri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 RTL/Texnologiyada Obyektlərin Seçilməsi Views . . . . . . . . . . . . . . . . . . . . . . . 215 Çox vərəqli sxemlərlə işləmək . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Arasında hərəkət Views Sxematik Pəncərədə. . . . . . . . . . . . . . . . . . . . . . . 218 Quraşdırma Sxeması View Üstünlüklər. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows-un idarə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Dizayn iyerarxiyasının araşdırılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 İyerarxiya Brauzeri ilə Dizayn İerarxiyasının Keçidilməsi . . . . . . . . . . . . . . . . 222 Obyekt iyerarxiyasının itələmə/popping yolu ilə araşdırılması . . . . . . . . . . . . . . . . . . . . . . . 223 Şəffaf Nümunələrin Obyekt İerarxiyasının Tədqiqi . . . . . . . . . . . . . . . . . . . 228
Obyektlərin tapılması. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 HDL Analyst-də Obyektləri Tapmaq üçün Baxış Views . . . . . . . . . . . . . . . . . . . . . . . 230 İerarxik və Məhdud Axtarışlar üçün Find-dan istifadə . . . . . . . . . . . . . . . . . . . . 232 Tap əmri ilə joker simvollardan istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Axtarışları dəqiqləşdirmək üçün Tapın Filtrləmə ilə birləşdirilməsi. . . . . . . . . . . . . . . . . . . . . . 240 Nəticə Netlistində Axtarmaq üçün Tapdan istifadə edin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Çapraz araşdırma. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/Texnologiya daxilində çarpaz araşdırma View . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/Texnologiyadan çarpaz araşdırma View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Mətn Redaktoru Pəncərəsindən Çapraz araşdırma . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl Skript Pəncərəsindən Çapraz araşdırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM-dən çapraz araşdırma Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
HDL Analitik Aləti ilə Təhlil. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewDizayn İerarxiyası və Kontekst. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtrləmə Sxemləri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Genişləndirici Pin və Net Məntiq . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Genişləndirici və ViewƏlaqələr. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Sxematik İerarxiyanın Düzləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Dizaynları təhlil edərkən yaddaşdan istifadənin minimuma endirilməsi . . . . . . . . . . . . . . . . . . . 267
FSM-dən istifadə Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Fəsil 8: Zamanlamanın Təhlili
Sxematik Zamanlamanın Təhlili Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewZamanlama Məlumatı. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Sxemdə Zamanlama Məlumatının Annotasiyası Views . . . . . . . . . . . . . . . . . . 275 RTL-də Saat Ağaclarının Təhlili View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKritik Yollar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Mənfi Boşluğun idarə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
STA ilə Xüsusi Zamanlama Hesabatlarının yaradılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analiz Dizayn Məhdudiyyətlərindən istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Analiz Dizayn Məhdudiyyətlərindən İstifadə Ssenariləri. . . . . . . . . . . . . . . . . . . . . . 285 ADC-nin yaradılması File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 adc-da Obyekt adlarından düzgün istifadə File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Avtomatik məhdudiyyətlərdən istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Avtomatik Məhdudiyyətlərin Nəticələri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Fəsil 9: Yüksək Səviyyəli Obyektlərin Nəticəsi
Sintez üçün qara qutuların müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog-da Qara Qutuların və I/O-ların yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL-də Qara Qutuların və I/O-ların yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Qara Qutu Zamanlama Məhdudiyyətlərinin Əlavə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Digər Qara Qutu Atributlarının Əlavə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Sintez üçün dövlət maşınlarının müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Verilogda Dövlət Maşınlarının Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 VHDL-də dövlət maşınlarının müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM-lərin Atributlar və Direktivlərlə Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . 309
Təhlükəsiz FSM-lərin müəyyən edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Avtomatik RAM nəticələri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM atributları. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Nəticə Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM-lərin işə salınması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Verilog-da RAM-ların işə salınması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 VHDL-də RAM-ların işə salınması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Fəsil 10: Dizayn Səviyyəsi Optimallaşdırmalarının Müəyyənləşdirilməsi
Optimallaşdırma üçün göstərişlər. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ümumi Optimallaşdırma Məsləhətləri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ərazi üçün optimallaşdırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Zamanlama üçün optimallaşdırma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Yenidən işləmək. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Vaxtın dəyişdirilməsinə nəzarət . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Yenidən Hesabat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Vaxtın dəyişdirilməsi necə işləyir . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Obyektlərin Uzaqda Optimizasiya Edilməsindən Qorunması. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Qoruma və ya Replikasiya üçün syn_keep-dən istifadə . . . . . . . . . . . . . . . . . . . . . . . 343 İerarxiyanın Düzləşdirilməsinə Nəzarət . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 İyerarxiyanın qorunması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanout optimallaşdırılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Fanout Limitlərinin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Tamponlama və Replikasiyaya Nəzarət . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Resursların Paylaşılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O-ların daxil edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Dövlət maşınlarının optimallaşdırılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Dövlət Maşınlarının optimallaşdırılmasına qərar verilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM Kompilyatorunun işə salınması LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorer proqramının işə salınması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Probların daxil edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Mənbə Kodda Probların dəqiqləşdirilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Prob Atributlarının İnteraktiv şəkildə əlavə edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Fəsil 11: Kompilyasiya Nöqtələri ilə işləmək
Nöqtə əsaslarını tərtib edin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagCompile Point Design es. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Əl ilə tərtib nöqtələri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 İç-içə tərtib nöqtələri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Kompilyasiya Nöqtələrinin Növləri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Nöqtə sintezinin əsaslarını tərtib edin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompilyasiya Nöqtəsi Məhdudiyyəti Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 İnterfeys məntiqi modelləri. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompilyasiya Nöqtələri üçün İnterfeys Zamanlaması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompilyasiya Nöqtəsinin Sintezi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Artan Kompilyasiya Nöqtəsi Sintezi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Kompilyasiya Nöqtəsinin Zamanlama Məhdudiyyətlərinin İrəli-annotasiyası . . . . . . . . . . . . . . . . 384
Kompilyasiya nöqtələrinin sintezi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Əl ilə tərtib nöqtəsi axını. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Yüksək Səviyyəli Məhdudiyyətlərin Yaradılması File Compile Points üçün. . . . . . . . . . . . . . . . 388 Əl ilə tərtib nöqtələrinin müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Kompilyasiya Nöqtəsi Səviyyəsində Məhdudiyyətlərin qurulması . . . . . . . . . . . . . . . . . . . . . . . . 391 Tərtib Nöqtəsinin Nəticələrinin Təhlili . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Kompilyasiya Nöqtələrinin Digər Xüsusiyyətlərlə İstifadəsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kompilyasiya Nöqtələrinin Multiprocessing ilə Birləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . 396
Artan şəkildə yenidən sintez. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Kompilyasiya Nöqtələrinin Artan şəkildə yenidən sintez edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . 397
Fəsil 12: IP Girişi ilə işləmək
SYNCore ilə IP yaradılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ilə FIFO-ların təyin edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ilə RAM-ların təyin edilməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore ilə bayt aktivləşdirən RAM-ların təyin edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore ilə ROM-ların təyin edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 SYNCore ilə toplayıcı/çıxarıcıların təyin edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . 427 SYNCore ilə sayğacların təyin edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP Şifrələmə axını. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 artıqview Synopsys FPGA IP axını. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Şifrələmə və Şifrənin açılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Şifrələnmiş IP ilə işləmək. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

IP-nin Şifrələnməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 EncryptP1735.pl Skripti ilə IP-nin şifrələnməsi . . . . . . . . . . . . . . . . . . . . . . . . . 448 Şifrələmə IP Skripti ilə IP-nin şifrələnməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Skript Çıxış Metodunun Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP Paketinin Hazırlanması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hiper Mənbədən istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Prototipləmə üçün Hiper Mənbədən İstifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP Dizaynları üçün Hiper Mənbədən İstifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . IP dizayn iyerarxiyası vasitəsilə 460 Threading siqnalları. . . . . . . . . . . . . . . 461
Fəsil 13: Məhsuldarlıq üçün Proseslərin Optimallaşdırılması
Toplu rejimdən istifadə. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Layihədə Toplu İş rejiminin işlədilməsi File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl Skripti ilə Toplu İş rejiminin icrası. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Növbə Lisenziyaları. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Tcl skriptləri və əmrləri ilə işləmək. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl əmrləri və skriptlərindən istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 İş Skriptinin Yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Paralel işlərin sayının qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl Sintez Skriptinin Yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Müxtəlif Saat Tezliklərini Sınamaq üçün Tcl Dəyişənlərindən İstifadə . . . . . . . . . . . . . . . . . . 476 Bir neçə Hədəf Texnologiyalarını Sınamaq üçün Tcl Dəyişənlərinin İstifadəsi . . . . . . . . . . . . . . . . . 478 Skriptlə aşağıdan yuxarı sintezin icrası . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Synhooks.tcl ilə axınların avtomatlaşdırılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Fəsil 14: Multiprocessing istifadə
Kompilyasiya Nöqtələri ilə Multiprocessing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Maksimum Paralel İşlərin qurulması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisenziyadan istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Fəsil 15: Microsemi Dizaynları üçün Optimallaşdırma
Microsemi Dizaynlarının optimallaşdırılması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Əvvəlcədən təyin edilmiş Microsemi Qara Qutulardan istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen makrolarından istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Radhard Dizaynları ilə İş . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Mənbə kodunda syn_radhardlevel-in təyin edilməsi . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Fəsil 16: Sintez Nəticəsi ilə İş
Məlumatın P&R Alətlərinə ötürülməsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Pin Yerlərinin Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Microsemi avtobus limanları üçün yerlərin müəyyən edilməsi . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makro və Qeyd Yerləşdirməsinin Müəyyənləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Satıcıya Xüsusi Nəticənin Yaradılması . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Təchizatçınıza Nəticənin Hədəflənməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlist Formatlarının Fərdiləşdirilməsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Fəsil 17: Sintezdən sonrakı əməliyyatların icrası
Sintezdən sonra avtomatik olaraq P&R-nin işə salınması. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Identify Tools ilə işləmək. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Synplify Pro Alətindən işə salınma . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Başlama ilə bağlı problemlərin həlli . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 İdentifikasiya Alətindən istifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Müəyyənləşdirmə Aləti ilə Kompilyasiya Nöqtələrindən İstifadə . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
VCS Aləti ilə simulyasiya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

FƏSİL 1
Giriş
Synplify Pro® proqramına bu giriş aşağıdakıları təsvir edir:
· Synopsys FPGA və Prototipləmə Məhsulları, səhifə 16 · Sənədin əhatə dairəsi, səhifə 21 · İşə başlama, səhifə 22 · İstifadəçi interfeysi bitdiview, səhifə 24-də

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 1: Giriş

Synopsys FPGA və Prototipləmə Məhsulları

Synopsys FPGA və Prototipləmə Məhsulları
Aşağıdakı şəkildə Synopsys FPGA və Prototyping məhsullar ailəsi göstərilir.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Synopsys FPGA və Prototipləmə Məhsulları

Fəsil 1: Giriş

FPGA Tətbiq Alətləri
Synplify Pro və Synplify Premier məhsulları xüsusilə FPGA (sahədə proqramlaşdırıla bilən qapı massivləri) və CPLD (mürəkkəb proqramlaşdırıla bilən məntiq cihazları) üçün nəzərdə tutulmuş RTL sintez alətləridir.

Synplify Pro Synthesis Software
Synplify Pro FPGA sintez proqramı yüksək performanslı, sərfəli FPGA dizaynlarının istehsalı üçün faktiki sənaye standartıdır. Onun unikal
Behavior Extracting Synthesis Technology® (BEST) alqoritmlərini yerinə yetirin
RTL kodunu xüsusi FPGA məntiqinə sintez etməzdən əvvəl yüksək səviyyəli optimallaşdırmalar. Bu yanaşma FPGA-da üstün optimallaşdırmalara, sürətli işləmə müddətlərinə və çox böyük dizaynları idarə etmək qabiliyyətinə imkan verir. Synplify Pro proqramı SystemVerilog və VHDL 2008 daxil olmaqla ən son VHDL və Verilog dil konstruksiyalarını dəstəkləyir. Alət texnologiyadan müstəqildir və bir dizayn layihəsindən FPGA cihazları və təchizatçılar arasında tez və asan yenidən hədəflənməyə imkan verir.

Premyer Sintez Proqramını Synplify
Synplify Premier funksionallığı, son FPGA tətbiqi və sazlama mühitini təmin edən Synplify Pro alətinin üst dəstidir. O, qabaqcıl FPGA dizaynerləri üçün hərtərəfli alətlər və texnologiyalar dəstini ehtiva edir və eyni zamanda tək FPGA əsaslı prototipləri hədəfləyən ASIC prototipləri üçün sintez mühərriki kimi xidmət edir.
Synplify Premier məhsulu həm FPGA dizaynerlərinə, həm də tək FPGA-ları hədəf alan ASIC prototiplərinə dizaynın həyata keçirilməsi və sazlanmasının ən səmərəli üsulu ilə təklif edir. Dizaynın tətbiqi tərəfində, vaxtın bağlanması, məntiqin yoxlanılması, IP istifadəsi, ASIC uyğunluğu və DSP tətbiqi üçün funksionallıq, həmçinin FPGA təchizatçısının arxa uç alətləri ilə sıx inteqrasiya daxildir. Sazlama tərəfində o, debug prosesini kəskin surətdə sürətləndirən FPGA-ların sistemdaxili yoxlanılmasını təmin edir, həmçinin çətin dizayn problemlərinin tapılması üçün sürətli və artan metodu ehtiva edir.

Synopsys FPGA Alət Xüsusiyyətləri
Bu cədvəl Synplify Pro, Synplify, Synplify Premier və Synplify Premier with Design Planner məhsullarında əsas funksionallıqları fərqləndirir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 1: Giriş

Synopsys FPGA və Prototipləmə Məhsulları

Synplify Pro

Performans

Davranışın çıxarılması sintezi

Technology® (BESTTM)

Satıcı tərəfindən yaradılan əsas/IP

Dəstək (müəyyən texnologiyalar)

FSM Kompilyatoru

FSM Explorer

Qapılı Saat Dönüşüm

Boru kəmərini qeydiyyatdan keçirin

Retiming qeydiyyatdan keçin

SCOPE® Məhdudiyyətli Giriş

Yüksək etibarlılıq xüsusiyyətləri

İnteqrasiya edilmiş yer və marşrut

Təhlil

HDL Analitik®

Seçim

Zamanlama Analizatoru

Nöqtədən nöqtəyə

FSM Viewer

Çarpaz araşdırma

Zond nöqtəsinin yaradılması

Identify® Instrumentor

Sazlayıcını müəyyən edin

Güc təhlili (SAIF)

Fiziki Dizayn

Dizayn Planı File

Regionlara Məntiq Təyinatı

Premier'i sinxronlaşdırın
x
x
xxxxxxxx
xx
xxxxxx

Premier DP-ni sinxronlaşdırın
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Synopsys FPGA və Prototipləmə Məhsulları

Fəsil 1: Giriş

Sahənin Qiymətləndirilməsi və Region Tutumu Pin Təyinatı Fiziki Optimizasiya Fiziki Sintez Fiziki Analitik Sinopsi DesignWare® Vəqf Kitabxanası İş vaxtı İerarxik Dizayn Təkmilləşdirilmiş Optimizasiya Sürətli Sintez Çoxprocessing Xəta üzrə Kompilyasiya Komanda Dizaynı Qarışıq Dil Dizaynı Xalları Kompilyasiya İyerarxik Dizayn Lisenziyası Yalnız Bazarxik Dizayn Lisenziyası (Üzən lisenziyalar) Batch Mode P&R P&R Data Formal Verification üçün geri annotasiya

Synplify Pro

xxxx

–

İnteqrasiyanı müəyyənləşdirin

Məhduddur

Premier'i sinxronlaşdırın
xxx
xxxxx
xxxx
x
x Məntiq sintezi rejimi x

Premier DP-ni sinxronlaşdırın
x
xxxxx
xxxxx
xxxx
x
xx Məntiq sintezi rejimi
x

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 1: Giriş

Synopsys FPGA və Prototipləmə Məhsulları

P&R Data Design Environment Mətn Redaktorunun geri annotasiyası View Saat Pəncərəsi Mesaj Pəncərəsi Tcl Pəncərəsi Çoxlu Tətbiqlər Satıcı Texnologiyasına Dəstək Prototipləşdirmə Xüsusiyyətləri İş vaxtı xüsusiyyətləri Kompilyasiya Nöqtələri Qapalı Saat Konvertasiyası Xəta üzrə Kompilyasiya

Synplify Pro

Premier'i sinxronlaşdırın
xxxxx Seçildi
xxxx

Premier DP-ni sinxronlaşdırın
x
xxxxx Seçildi
xxxx

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Sənədin əhatə dairəsi

Fəsil 1: Giriş

Sənədin əhatə dairəsi
Aşağıda bu sənədin əhatə dairəsi və nəzərdə tutulan auditoriya izah edilir.

Sənəd dəsti
Bu istifadəçi təlimatı istinad kitabçası və təlimatı özündə birləşdirən sənədlər dəstinin bir hissəsidir. O, dəstdəki digər sənədlərlə birlikdə istifadə üçün nəzərdə tutulub. O, tipik tapşırıqları yerinə yetirmək üçün Synopsys FPGA proqram təminatından necə istifadə olunacağını təsvir etməyə diqqət yetirir. Bu, aşağıdakıları nəzərdə tutur:
· İstifadəçi təlimatı yalnız tipik tapşırıqları yerinə yetirmək üçün lazım olan variantları izah edir
təlimatda təsvir edilmişdir. O, hər bir mövcud əmr və variantı təsvir etmir. Bütün əmr seçimləri və sintaksisin tam təsvirləri üçün İstifadəçi İnterfeysi üzərində baxınview Synopsys FPGA Synthesis Reference Manual-da fəsil.
· İstifadəçi təlimatında tapşırıq əsasında məlumat var. Bir parçalanma üçün
məlumat necə təşkil olunur, baxın Yardım əldə etmək səhifə 22.

Tamaşaçılar
Synplify Pro proqram aləti FPGA sistemi tərtibatçısına yönəlib. Aşağıdakılar haqqında məlumatlı olduğunuz güman edilir:
· Dizayn sintezi · RTL · FPGAs · Verilog/VHDL

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 1: Giriş

Başlanır

Başlanır
Bu bölmə sizə Synopsys FPGA sintez proqramı ilə necə başlamağınızı göstərir. O, aşağıdakı mövzuları təsvir edir, lakin lisenziyalaşdırma və quraşdırma ilə bağlı quraşdırma təlimatlarındakı məlumatları əvəz etmir:
· Proqram təminatının işə salınması, səhifə 22 · Yardım alınması, səhifə 22

Proqram təminatının işə salınması
1. Əgər siz hələ belə etməmisinizsə, quraşdırma təlimatlarına uyğun olaraq Synopsys FPGA sintez proqramını quraşdırın.
2. Proqram təminatını işə salın.
Windows platformasında işləyirsinizsə, seçin
Proqramlar->Synopsys->Başlat düyməsinin məhsul versiyası.
Əgər siz UNIX platformasında işləyirsinizsə, uyğun olanı yazın
komanda xəttində əmr:
synplify_pro
· Komanda sintez alətini işə salır və Layihə pəncərəsini açır. Əgər
proqramı əvvəllər işə salmısınız, pəncərədə əvvəlki layihə göstərilir. İnterfeys haqqında daha çox məlumat üçün İstifadəçi İnterfeysi üzərində baxınview İstinad Təlimatının fəsli.

Yardım əldə etmək
Synopsys Dəstək xidmətinə zəng etməzdən əvvəl sənədləşdirilmiş məlumatları nəzərdən keçirin. Məlumata Yardım menyusundan onlayn daxil ola və ya PDF versiyasına müraciət edə bilərsiniz. Aşağıdakı cədvəl məlumatın necə təşkil edildiyini göstərir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Başlanır
Yardım üçün… Proqram xüsusiyyətlərindən istifadə Necə…
Axın məlumatı
Xəta mesajları Lisenziyalaşdırma Atributları və direktivləri Sintez xüsusiyyətləri Dil və sintaksis Tcl sintaksisi Tcl sintez əmrləri Məhsul yeniləmələri

Fəsil 1: Giriş
Baxın... Synopsys FPGA Synthesis İstifadəçi Təlimatları Synopsys FPGA Synthesis İstifadəçi Təlimatları, dəstək üzrə proqram qeydləri web site Synopsys FPGA Synthesis İstifadəçi Təlimatı, dəstək haqqında proqram qeydləri web sayt Onlayn yardım (Yardım->Səhv Mesajları seçin) Synopsys SolvNet Website Synopsys FPGA Sintezi Referans Təlimatları Synopsys FPGA Sintezi İstinad Təlimatları Synopsys FPGA Sintezi İstinad Təlimatları Onlayn yardım (Yardım->Tcl Yardım seçin) Synopsys FPGA Sintezi Referans Təlimatları Synopsys FPGA Sintezi İstinad Təlimatları (Web menyu əmrləri)

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 1: Giriş

İstifadəçi interfeysi bitdiview

İstifadəçi interfeysi bitdiview
İstifadəçi interfeysi (UI) Layihə adlanan əsas pəncərədən ibarətdir view, və ixtisaslaşdırılmış pəncərələr və ya views müxtəlif vəzifələr üçün. Xüsusiyyətlərin hər biri haqqında təfərrüatlar üçün 2-ci Fəsil, İstifadəçi İnterfeysi üzərində baxınview Synopsys FPGA Synthesis Reference Manual.

Pro interfeysini sinxronlaşdırın

Düymə Paneli

Alət panelləri layihəsi view

Vəziyyət

İcra Nəticələri view

Giriş üçün nişanlar views

Tcl Skripti/Mesajlar Pəncərəsi LO

Pəncərəyə baxın

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

FƏSİL 2
FPGA sintez dizayn axınları
Bu fəsil səhifə 26-da Məntiq Sintezinin Dizayn axınını təsvir edir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 2: FPGA sintezinin dizayn axınları

Məntiq sintezi dizayn axını

Synopsys FPGA alətləri əvvəlcə RTL mənbəyini texnologiyadan asılı olmayan məntiq strukturlarına tərtib etməklə, sonra isə məntiqi optimallaşdıraraq və texnologiyaya aid resurslara uyğunlaşdırmaqla məntiqi sintez edir. Məntiq sintezindən sonra alət satıcıya məxsus şəbəkə siyahısı və məhdudiyyət yaradır file yer və marşrut (P&R) alətinə giriş kimi istifadə edə bilərsiniz.
Aşağıdakı şəkildə məntiq sintezi üçün istifadə olunan mərhələlər və alətlər və bəzi əsas giriş və çıxışlar göstərilir. Bu axın üçün Synplify Pro sintez proqramından istifadə edə bilərsiniz. İnteraktiv vaxt təhlili isteğe bağlıdır. Axın satıcı məhdudiyyətini göstərsə də files P&R alətinə birbaşa girişlər kimi, siz bunları əlavə etməlisiniz files qara qutuların vaxtı üçün sintez layihəsinə.

Synopsys FPGA Aləti

RTL

RTL tərtibi

FDC

Məntiq sintezi

Sintezləşdirilmiş şəbəkə siyahısı Sintez məhdudiyyətləri Satıcı məhdudiyyətləri
Satıcı Aləti
Yer & Marşrut

Məntiq sintezi proseduru

Xüsusi dizayn əsasında addım-addım təlimatlarla dizayn axını üçün

data, təlimatı buradan endirin websayt. Aşağıdakı addımlar ümumiləşdirir

dizaynın sintezi proseduru, bu da təsvirdə göstərilir

aşağıdakı rəqəm.

1. Layihə yaradın.

2. Mənbə əlavə edin files layihəyə.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezi dizayn axını

Fəsil 2: FPGA sintezinin dizayn axınları

3. Dizayn üçün atributlar və məhdudiyyətlər təyin edin.
4. Implementation Options dialoq qutusunda icra variantlarını təyin edin.
5. Məntiq sintezini işə salmaq üçün Run klikləyin.
6. Günlük kimi alətlərdən istifadə edərək nəticələri təhlil edin file, HDL Analitik sxemi views, Mesaj pəncərəsi və Baxış Pəncərəsi.
Dizaynı tamamladıqdan sonra çıxışdan istifadə edə bilərsiniz files satıcı aləti ilə yer və marşrutu idarə etmək və FPGA-nı həyata keçirmək.
Aşağıdakı şəkildə axındakı əsas addımlar göstərilir:

Layihə yaradın
Mənbə əlavə edin Files
Məhdudiyyətləri təyin edin
Seçimlər qurun
Proqram təminatını işə salın
Nəticələri təhlil edin Məqsədlərə çatmadı?
Bəli Yer və Marşrut

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 2: FPGA sintezinin dizayn axınları

Məntiq sintezi dizayn axını

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

FƏSİL 3
Girişin hazırlanması
Bir dizaynı sintez edərkən, iki növ qurmaq lazımdır files: HDL filedizaynınızı və layihənizi təsvir edən s filedizaynı idarə etmək. Bu fəsil onları qurmaq üçün prosedurları təsvir edir files və layihə. O, aşağıdakıları əhatə edir:
· HDL Mənbəsinin Quraşdırılması Files, səhifə 30 · Qarışıq Dil Mənbəsindən istifadə Files, səhifə 44 · Artan Kompilyatordan istifadə, səhifə 49 · Struktur Veriloq axınından istifadə, səhifə 51 · Məhdudiyyətlə işləmə Files, səhifə 53-də

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

HDL Mənbəsinin Quraşdırılması Files
Bu bölmə mənbənizi necə quracağınızı təsvir edir files; layihə file quraşdırma Quraşdırma Layihəsində təsvir edilmişdir Files, səhifə 58. Mənbə files Verilog və ya VHDL-də ola bilər. strukturlaşdırılması haqqında məlumat üçün files sintez üçün İstinad Təlimatına baxın. Bu bölmədə aşağıdakı mövzular müzakirə olunur:
· HDL Mənbəsinin yaradılması Files, səhifə 30 · Kontekst Yardım Redaktorundan istifadə, səhifə 32 · HDL Mənbəsinin Yoxlanması Files, səhifə 34 · HDL Mənbəsinin redaktə edilməsi Files Daxili Mətn Redaktoru ilə, səhifə 35 · Xarici Mətn Redaktorundan istifadə, səhifə 41 · Redaktə Pəncərəsi Tərcihlərinin qurulması, səhifə 39 · Verilog Kitabxanası üçün Kitabxana Genişləndirmələrindən istifadə Files, səhifə 42-də

HDL Mənbəsinin yaradılması Files
Bu bölmə mənbə yaratmaq üçün daxili mətn redaktorundan necə istifadə olunacağını təsvir edir files, amma nəyin təfərrüatlarına girmir files ehtiva edir. Daxil edə biləcəyiniz və edə bilməyəcəyiniz təfərrüatlar, həmçinin satıcıya aid məlumat üçün İstinad Təlimatına baxın. Əgər mənbəniz varsa files, sintaksisi yoxlamaq və ya redaktə etmək üçün mətn redaktorundan istifadə edə bilərsiniz file (bax: HDL Mənbəsinin Yoxlanması Files, səhifə 34 və HDL Mənbəsinin Redaktə edilməsi Files Daxili Mətn Redaktoru ilə, səhifə 35).
Mənbəniz üçün Verilog və ya VHDL istifadə edə bilərsiniz files. The filev (Verilog) və ya vhd (VHDL) var file müvafiq olaraq uzantılar. Verilog və VHDL-dən istifadə edə bilərsiniz fileeyni dizaynda. Verilog və VHDL girişinin qarışığından istifadə haqqında məlumat üçün files, Qarışıq Dil Mənbəsindən İstifadəyə baxın Files, səhifə 44-da.
1. Yeni mənbə yaratmaq file ya HDL üzərinə klikləyin file işarəsi ( ) və ya aşağıdakıları edin:
seçin File->Yeni və ya Ctrl-n düymələrini basın.
Yeni informasiya qutusunda mənbə növünü seçin file yaratmaq istəyirsən,
Verilog və ya VHDL. NotLeO, mənbədə SystemVerilog konstruksiyalarını ehtiva edən Verilog dizaynları üçün Kontekst Yardım Redaktorundan istifadə edə bilərsiniz.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

file. Ətraflı məlumat üçün Kontekst Yardım Redaktorundan istifadə, səhifə 32-ə baxın.
Əgər siz Verilog 2001 formatından və ya SystemVerilog-dan istifadə edirsinizsə, sintezi işə salmazdan əvvəl Verilog 2001 və ya Sistem Veriloq seçimini aktiv etdiyinizə əmin olun (Layihə->İcra Seçimləri->Verilog nişanı). Defolt Verilog file yeni layihələr üçün format SystemVerilog-dur.

üçün ad və yer yazın file və OK düyməsini basın. Boş redaktə
solda sətir nömrələri ilə pəncərə açılır.
2. Mənbə məlumatını pəncərəyə yazın və ya kəsib yapışdırın. Baxın: HDL Mənbəsini Redaktə etmək Files Daxili Mətn Redaktoru ilə, Redaktə pəncərəsində işləmək haqqında ətraflı məlumat üçün səhifə 35-də.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

Ən yaxşı sintez nəticələri üçün İstinad Təlimatını yoxlayın və mövcud konstruksiyalardan və satıcıya məxsus atributlardan və direktivlərdən səmərəli istifadə etdiyinizə əmin olun.
3. Saxla file seçərək File->Saxla və ya Saxla işarəsi ( ).
Mənbə yaratdıqdan sonra file, siz HDL Mənbəsinin Yoxlanması bölməsində təsvir olunduğu kimi düzgün sintaksisə malik olduğunuzu yoxlaya bilərsiniz Files, səhifə 34-da.

Kontekst Yardım Redaktorundan istifadə
Verilog dizaynını yaratdığınız və ya açdığınız zaman file, mənbədə Verilog/SystemVerilog konstruksiyaları ilə kodlaşdırmanıza kömək etmək üçün pəncərənin aşağı hissəsində göstərilən Kontekst Yardım düyməsini istifadə edin file və ya Tcl məhdudlaşdırma əmrlərini Tcl file.
Kontekst Yardım Redaktorundan istifadə etmək üçün:
1. Bu mətn redaktorunu göstərmək üçün Kontekst Yardım düyməsini sıxın.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

2. Pəncərənin sol tərəfində konstruksiya seçdiyiniz zaman konstruksiya üçün onlayn yardım təsviri göstərilir. Seçilmiş konstruksiya bu funksiyanı aktivləşdiribsə, onlayn yardım mövzusu pəncərənin yuxarı hissəsində, aşağıda isə həmin konstruksiya üçün ümumi kod və ya əmr şablonu göstərilir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

3. Şablon daxil et düyməsi də aktivdir. Şablon Daxil et düyməsini kliklədiyiniz zaman şablon pəncərəsində göstərilən kod və ya əmr şablonunuza daxil edilir. file kursorun yerində. Bu, kodu və ya əmri asanlıqla daxil etməyə və sintez edəcəyiniz dizayn üçün onu dəyişdirməyə imkan verir.
4. Əgər şablonun yalnız hissələrini köçürmək istəyirsinizsə, daxil etmək istədiyiniz kodu və ya əmri seçin və Kopyalayın. Daha sonra onu özünüzə yapışdıra bilərsiniz file.

HDL mənbəyinin yoxlanılması Files

Proqram avtomatik olaraq HDL mənbəyinizi yoxlayır files onları tərtib edərkən, lakin sintezdən əvvəl mənbə kodunuzu yoxlamaq istəyirsinizsə, aşağıdakı prosedurdan istifadə edin. Sintez proqramında iki növ yoxlama var: sintaksis və sintez.

1. Mənbəni seçin fileyoxlamaq isteyirsen.
Bütün mənbəni yoxlamaq üçün files layihədə, hamısının seçimini ləğv edin files-də
layihə siyahısı və heç birinin olmadığından əmin olun files aktiv pəncərədə açıqdır. Aktiv mənbəniz varsa file, proqram yalnız aktivi yoxlayır file.
Tək yoxlamaq üçün file, açın file ilə File-> açın və ya iki dəfə klikləyin
file Layihə pəncərəsində. Birdən çox varsa file açın və onlardan yalnız birini yoxlamaq istəyirsinizsə, kursorunuzu müvafiq yerə qoyun file aktiv pəncərə olduğundan əmin olmaq üçün pəncərə.

2. Sintaksisi yoxlamaq üçün Run->Syntax Check seçin və ya Shift+F7 düymələrini basın.

Proqram səhv açar sözlər və durğu işarələri kimi sintaksis xətalarını aşkarlayır və hər hansı səhvləri ayrıca jurnalda bildirir. file (sintaksis.log). Heç bir səhv aşkar edilməzsə, bunun altında uğurlu sintaksis yoxlanışı bildirilir file.

3. Sintez yoxlamasını yerinə yetirmək üçün Run->Synthesis Check seçin və ya Shift+F8 düyməsini basın.

Proqram təminatı, səhv kodlanmış kimi hardware ilə bağlı səhvləri aşkar edir

flip-flops və hər hansı bir səhv haqqında ayrı bir jurnalda məlumat verir file (sintaksis.log). Varsa

heç bir səhv yoxdur, bunun altında müvəffəqiyyətli bir sintaksis yoxlaması bildirilir

file.

4. Yenidənview syntax.log-u açaraq səhvlər file istənildikdə və səhv mesajını tapmaq üçün Tap-dan istifadə edin (@E-ni axtarın). üzərinə iki dəfə klikləyin

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

5 simvollu səhv kodu və ya mesaj mətninə klikləyin və onlayn səhv mesajı yardımını göstərmək üçün F1 düyməsini basın.
5. syntax.log-da mesaj mətninə iki dəfə klikləməklə xətaya cavabdeh olan kodun hissəsini tapın. file. Mətn redaktoru pəncərəsi müvafiq mənbəni açır file və xətaya səbəb olan kodu vurğulayır.
6. Bütün sintaksis və sintez səhvləri düzələnə qədər 4 və 5-ci addımları təkrarlayın.
Mesajlar səhvlər, xəbərdarlıqlar və ya qeydlər kimi təsnif edilə bilər. Review bütün mesajları göndərin və səhvləri həll edin. Xəbərdarlıqlar səhvlərdən daha az ciddidir, lakin onların hamısını həll etməsəniz belə, onları oxuyub başa düşməlisiniz. Qeydlər informativdir və həll edilməsinə ehtiyac yoxdur.

HDL Mənbəsini Redaktə etmək Files Daxili Mətn Redaktoru ilə
Daxili mətn redaktoru HDL mənbə kodunuzu yaratmağı asanlaşdırır, view və ya səhvləri düzəltmək lazım olduqda redaktə edin. Xarici mətn redaktorundan istifadə etmək istəyirsinizsə, Xarici Mətn Redaktorundan istifadə, səhifə 41-ə baxın.
1. Mənbə açmaq üçün aşağıdakılardan birini edin file üçün viewing və ya redaktə:
Birincisini avtomatik açmaq üçün file səhvləri olan siyahıda F5 düyməsini basın.
Xüsusi açmaq üçün file, üzərinə iki dəfə klikləyin file Layihə pəncərəsində və ya
istifadə edin File->Aç (Ctrl-o) və mənbəni göstərin file.
Mətn redaktoru pəncərəsi açılır və mənbəni göstərir file. Sətirlər nömrələnir. Açar sözlər mavi, şərhlər isə yaşıl rəngdədir. Simli dəyərlər qırmızı rəngdədir. Bu rəngləri dəyişmək istəyirsinizsə, 39-cu səhifədəki Redaktə Pəncərəsi Tərcihlərinin qurulmasına baxın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

2. Redaktə etmək üçün a file, birbaşa pəncərədə yazın.
Bu cədvəl istifadə edə biləcəyiniz ümumi redaktə əməliyyatlarını ümumiləşdirir. Siz həmçinin əmrlər yerinə klaviatura qısa yollarından istifadə edə bilərsiniz.

Kimə…

Et…

Kəsmək, kopyalamaq və yapışdırmaq; Açılan pəncərədən əmri seçin (geri qaytarma düyməsini basıb saxlayın və ya sağ siçan düyməsini yenidən hərəkət edin) və ya Redaktə menyusu.

Müəyyən bir xəttə keçin

Ctrl-g düyməsini basın və ya Redaktə et->Get seçin, sətir nömrəsini yazın və OK düyməsini basın.

Mətni tapın

Ctrl-f düymələrini basın və ya Redaktə et -> Tap seçin. Tapmaq istədiyiniz mətni yazın və OK düyməsini basın.

Mətni dəyişdirin

Ctrl-h düyməsini basın və ya Redaktə et->Əvəz et seçin. Tapmaq istədiyiniz mətni və onu əvəz etmək istədiyiniz mətni yazın. OK düyməsini basın.

Açar sözü tamamlayın

Açar sözü unikal şəkildə müəyyən etmək üçün kifayət qədər simvol yazın və Esc düyməsini basın.

Mətni sağa daxil edin Bloku seçin və Tab düyməsini basın. Mətni sola daxil edin LSOblok seçin və Shift-Tab düyməsini basın.

Böyük hərflə dəyişdirmək Mətni seçin və sonra Edit->Advanced ->Uppercase seçin və ya Ctrl-Shift-u düyməsini basın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

Kimə... Kiçik hərflə dəyişin Blok şərhləri əlavə edin
Sütunları redaktə edin

Et…
Mətni seçin və sonra Redaktə et-> Qabaqcıl -> Kiçik hərf seçin və ya Ctrl-u düyməsini basın.
Kursoru şərh mətninin əvvəlinə qoyun və Edit->Advanced->Comment Code seçin və ya Alt-c düyməsini basın.
Alt düyməsini basın və sütunu seçmək üçün sol siçan düyməsini istifadə edin. Bəzi platformalarda, Meta və ya almaz düyməsi kimi Alt funksiyasının uyğunlaşdırıldığı açardan istifadə etməlisiniz.

3. PDF sənədinin bir hissəsini kəsib yapışdırmaq üçün T-şəkilli Mətn Seçim ikonasını seçin, sizə lazım olan mətni vurğulayın və onu köçürüb kompüterinizə yapışdırın. file. Mətn Seçmə nişanı sənədin hissələrini seçməyə imkan verir.
4. Əlfəcinlər yaratmaq və onlarla işləmək file, aşağıdakı cədvələ baxın.
Əlfəcinlər uzun naviqasiya üçün əlverişli bir yoldur files və ya kodun tez-tez istinad etdiyiniz nöqtələrə keçmək üçün. Bu əməliyyatlar üçün Redaktə alətlər panelindəki nişanlardan istifadə edə bilərsiniz. Pəncərənizin ən sağında Redaktə alətlər panelini görə bilmirsinizsə, bəzi digər alətlər panellərinin ölçüsünü dəyişdirin.

Kimə... Əlfəcin daxil edin
Əlfəcin silin
Bütün əlfəcinləri silin

Et…
Əlfəcin etmək istədiyiniz sətirdə istənilən yerə klikləyin. Redaktə et->Əlfəcinləri dəyişdirin seçin, Ctrl-F2 düymələrini basın və ya Redaktə alətlər panelində birinci işarəni seçin. Sətir nömrəsi vurğulanır ki, həmin sətrin əvvəlində əlfəcin var.
Əlfəcin ilə sətirdə istənilən yerə klikləyin. Redaktə et->Əlfəcinləri dəyiş seçin, Ctrl-F2 düymələrini basın və ya Redaktə alətlər panelində birinci işarəni seçin. Əlfəcin silindikdən sonra sətir nömrəsi artıq vurğulanmır.
Redaktə et->Bütün əlfəcinləri sil seçin, Ctrl-Shift-F2 düyməsini basın və ya Redaktə alətlər panelində sonuncu işarəni seçin. Əlfəcinlər silindikdən sonra sətir nömrələri artıq vurğulanmır.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

Kimə…
Naviqasiya a file əlfəcinlərdən istifadə etməklə

Et…
İstədiyiniz əlfəcin üzərinə getmək üçün Redaktə menyusundan Növbəti Əlfəcin (F2) və Əvvəlki Əlfəcin (Shift-F2) əmrlərindən və ya Redaktə alətlər panelindəki müvafiq nişanlardan istifadə edin.

5. Səhvləri düzəltmək və ya yenidənview mənbə kodundakı xəbərdarlıqlar üçün aşağıdakıları edin:
HDL-ni açın file Səhv və ya xəbərdarlığı ilə cüt tıklayarak file
layihə siyahısında.
İlk xətaya, xəbərdarlığa və ya qeydə keçmək üçün F5 düyməsini basın file. at
Redaktə pəncərəsinin aşağı hissəsində mesaj mətnini görürsünüz.
Növbəti xətaya, xəbərdarlığa və ya qeydə keçmək üçün Run->Next Error/Warning seçin
və ya F5 düyməsini basın. Daha mesaj yoxdursa file, Redaktə pəncərəsinin altındakı “Daha Xəta/Xəbərdarlıq/Qeyd yoxdur” mesajını görürsünüz. Çalıştır->Növbəti Xəta/Xəbərdarlıq seçin və ya F5 düyməsini sıxaraq növbəti hissədə xətaya, xəbərdarlığa və ya qeydə keçin. file.
Əvvəlki xətaya, xəbərdarlığa və ya qeydə qayıtmaq üçün seçin
Run->Əvvəlki Səhv/Xəbərdarlıq və ya Shift-F5 düyməsini basın.
6. Xətanın, xəbərdarlıqın və ya qeydin tam təsviri üçün səhv mesajı yardımını gətirmək üçün:
Mətn formatı jurnalını açın file (klikləyin View Qeyd) və üzərinə iki dəfə klikləyin
5 simvoldan ibarət səhv kodu və ya mesaj mətninə klikləyin və F1 düyməsini basın.
HTML jurnalını açın file və 5 simvoldan ibarət səhv kodunu vurun.
Tcl pəncərəsində Mesajlar sekmesini və 5 simvolu basın
ID sütununda səhv kodu.
7. Mənbə kodu pəncərəsindən digərinə çarpaz araşdırma aparmaq views, açın view və kod parçasını seçin. Təfərrüatlar üçün Mətn Redaktoru Pəncərəsindən Crossprobing, səhifə 246-a baxın.
8. Bütün səhvləri düzəltdikdən sonra seçin File->Saxla və ya saxlamaq üçün Saxla simgesini basın file.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

Redaktə Pəncərəsi Üstünlüklərinin qurulması
Siz Mətn Redaktəsi pəncərəsində istifadə olunan şriftləri və rəngləri fərdiləşdirə bilərsiniz.
1. Seçimlər->Redaktor Seçimləri və ya Synopsys Redaktoru və ya Xarici Redaktoru seçin. Xarici redaktor haqqında ətraflı məlumat üçün Xarici Mətn Redaktorundan istifadə, səhifə 41-ə baxın.
2. Sonra növündən asılı olaraq file açdığınız zaman mətn redaktoru ilə istifadə etmək üçün fon, sintaksis rənglənməsi və şrift seçimlərini təyin edə bilərsiniz.

Qeyd: Bundan sonra, bunun üçün təyin etdiyiniz mətn redaktə üstünlükləri file hamıya şamil olunacaq files bundan file növü.

Mətn redaktəsi pəncərəsi layihə üçün üstünlükləri təyin etmək üçün istifadə edilə bilər files, mənbə files (Verilog/VHDL), log files, Tcl files, məhdudiyyət files və ya digər standart files Redaktor Seçimləri dialoq qutusundan.
3. Siz açar sözlər, sətirlər və şərhlər kimi bəzi ümumi sintaksis seçimləri üçün sintaksis rəngləri təyin edə bilərsiniz. məsələnampjurnalda file, xəbərdarlıqlar və səhvlər asanlıqla tanınması üçün rənglə kodlaşdırıla bilər.
Rəng palitrasını göstərmək üçün Sintaksis Rəngi sahəsində müvafiq obyekt üçün Ön plan və ya Fon sahəsinə klikləyin.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

Siz əsas rəngləri seçə və ya xüsusi rənglər təyin edə və onları fərdi rəng palitranıza əlavə edə bilərsiniz. İstədiyiniz rəngi seçmək üçün OK düyməsini sıxın.
4. Mətn redaktoru üçün şrift və şrift ölçüsünü təyin etmək üçün açılan menyulardan istifadə edin.
5. Nişan parametrlərini aktivləşdirmək üçün Nişanları Saxla seçin, sonra Tab Ölçüsü üçün yuxarı və ya aşağı oxdan istifadə edərək nişanlar arasındakı məsafəni təyin edin.

LO 6. Redaktor Seçimləri formasında OK düyməsini klikləyin.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

Xarici Mətn Redaktorundan istifadə
Daxili mətn redaktoru əvəzinə vi və ya emacs kimi xarici mətn redaktorundan istifadə edə bilərsiniz. Xarici mətn redaktorunu işə salmaq üçün aşağıdakıları edin. Daxili mətn redaktorundan istifadə haqqında məlumat üçün HDL Mənbəsinin Redaktə edilməsinə baxın Files Daxili Mətn Redaktoru ilə, səhifə 35.
1. Seçimlər->Redaktor Seçimləri seçin və Xarici Redaktor seçimini yandırın.
2. Əməliyyat sisteminizə uyğun metoddan istifadə edərək xarici redaktoru seçin.
Əgər siz Windows platformasında işləyirsinizsə, …(Browse) düyməsini klikləyin
və icra olunan xarici mətn redaktorunu seçin.
Özünü yaradan mətn redaktoru üçün UNIX və ya Linux platformasından
pəncərəsində ... Gözdən keçir düyməsini basın və icra olunan xarici mətn redaktorunu seçin.
Özünü yaratmayan mətn redaktoru üçün UNIX platformasından
pəncərədə, … Gözdən keçir düyməsini istifadə etməyin. Bunun əvəzinə xterm -e redaktoru yazın. Aşağıdakı şəkildə xarici redaktor kimi göstərilən VI göstərilir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

HDL Mənbəsinin Quraşdırılması Files

Linux platformasından, özünü yaratmayan mətn redaktoru üçün
pəncərədə, … Gözdən keçir düyməsini istifadə etməyin. Bunun əvəzinə gnome-terminal -x redaktoru yazın. Ex üçün emacs istifadə etməkample, gnome-terminal -x emacs yazın.
Proqram emacs və vi mətn redaktorları ilə sınaqdan keçirilmişdir.
3. OK düyməsini vurun.

Verilog Kitabxanası üçün Kitabxana Genişləndirmələrindən istifadə Files
Kitabxana genişləndirmələri Verilog kitabxanasına əlavə edilə bilər files layihə üçün dizaynınıza daxildir. Verilog kitabxanasını ehtiva edən qovluqlara axtarış yollarını təqdim etdikdə files, siz bu yeni kitabxana genişləndirmələrini, həmçinin Verilog və SystemVerilog (.v və .sv) təyin edə bilərsiniz. file uzantılar.
Bunu etmək üçün:
1. İcra Seçimləri panelinin Veriloq nişanını seçin.
2. Verilog kitabxanası üçün Kitabxana Kataloqlarının yerlərini göstərin files layihə üçün dizaynınıza daxil edilməlidir.
3. Kitabxana Genişləndirmələrini təyin edin.
.av, .bv, .cv, .xxx, .va, .vas kimi istənilən kitabxana genişləndirmələri təyin oluna bilər (kitabxana genişləndirmələrini boşluqla ayırın).
Aşağıdakı şəkildə dialoq qutusunda kitabxana genişləndirmələrini hara daxil etməyiniz göstərilir.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

HDL Mənbəsinin Quraşdırılması Files

Fəsil 3: Girişin hazırlanması

Bu örnək üçün Tcl ekvivalentiample aşağıdakı əmrdir:
set_option -libext .av .bv .cv .dv .ev
Təfərrüatlar üçün Əmr arayışında libext, səhifə 57-ə baxın.
4. Dizaynı tərtib etdikdən sonra jurnalda yoxlaya bilərsiniz file ki, kitabxana files bu uzantılarla yükləndi və oxundu. məsələnample:
@N: SystemVerilog rejimində Verilog Kompilyatoru işə salınır @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Yüklənir file C:dirlib1sub1.av müəyyən edilmiş kitabxana kataloqundan C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Yüklənir file C:dirlib2sub2.bv müəyyən edilmiş kitabxana kataloqundan C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Yüklənir file

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Qarışıq Dil Mənbəsindən İstifadə Files

C:dirlib3sub3.cv müəyyən edilmiş kitabxana kataloqundan C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Yüklənir file C:dirlib4sub4.dv müəyyən edilmiş kitabxana kataloqundan C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Yüklənir file C:dirlib5sub5.ev müəyyən edilmiş kitabxana kataloqundan C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog sintaksisi yoxlanıldı!

Qarışıq Dil Mənbəsindən İstifadə Files
Synplify Pro proqramı ilə siz VHDL və Verilog girişinin qarışığından istifadə edə bilərsiniz files layihənizdə. məsələnampVHDL və Verilog files, İstinad Təlimatına baxın.
1. Unutmayın ki, Verilog məhdudiyyətsiz VHDL portlarını dəstəkləmir və qarışıq dil dizaynını quraşdırır files müvafiq olaraq.
2. Verilog və VHDL-ni təşkil etmək istəyirsinizsə files müxtəlif qovluqlarda seçin, Seçimlər->Layihə seçin View Seçimlər və keçid View Layihə Files Qovluqlar seçimi.
əlavə etdiyiniz zaman files layihə, Verilog və VHDL files Layihədə ayrıca qovluqlardadır view.
3. Layihəni açdığınız zaman və ya yenisini yaratdığınız zaman Verilog və VHDL əlavə edin files aşağıdakı kimi:
Layihə->Mənbə əlavə et seçin File əmri və ya Əlavə et düyməsini basın File düyməsi. Formada, təyin edin Files HDL-ə qədər Files (*.vhd, *.vhdl, *.v). Verilog və VHDL seçin fileİstədiyiniz s və onları əlavə edin
layihə. OK düyməsini basın. Əlavə etmək haqqında ətraflı məlumat üçün fileLayihəyə Dəyişikliklər etmək, səhifə 62-ə baxın.
LO

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Qarışıq Dil Mənbəsindən İstifadə Files

Fəsil 3: Girişin hazırlanması

The fileƏlavə etdiyiniz s Layihədə göstərilir view. Bu rəqəm göstərir files ayrı-ayrı qovluqlarda düzülmüşdür.
4. Siz cihaz seçimlərini təyin edərkən (İcra Seçimləri düyməsi) yuxarı səviyyəli modulu göstərin. Cihaz seçimlərinin qurulması haqqında əlavə məlumat üçün 75-ci səhifədəki Məntiq sintezinin həyata keçirilməsi seçimlərinin qurulmasına baxın.
Əgər yuxarı səviyyəli modul Verilogdursa, Verilog sekmesine klikləyin və yazın
yuxarı səviyyəli modulun adı.
Əgər yuxarı səviyyəli modul VHDL-dirsə, VHDL nişanına klikləyin və adı yazın
yüksək səviyyəli qurumun. Əgər yuxarı səviyyəli modul standart iş kitabxanasında yerləşmirsə, siz tərtibçinin modulu tapa biləcəyi kitabxananı göstərməlisiniz. Bunu necə etmək barədə məlumat üçün VHDL Panelinə baxın, səhifə 200.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Qarışıq Dil Mənbəsindən İstifadə Files

Siz açıq şəkildə yuxarı səviyyəli modulu göstərməlisiniz, çünki o, xəritəçinin birləşdirilən netlist yaratdığı başlanğıc nöqtəsidir.
5. Eyni formada İcra Nəticələri sekmesini seçin və çıxış üçün bir çıxış HDL formatını seçin fileproqram təminatı tərəfindən yaradılmışdır. Cihaz seçimlərinin qurulması haqqında əlavə məlumat üçün 75-ci səhifədəki Məntiq sintezinin həyata keçirilməsi seçimlərinin qurulmasına baxın.
Verilog çıxış şəbəkə siyahısı üçün Verilog Netlistini Yaz seçin. VHDL çıxış şəbəkə siyahısı üçün Write VHDL Netlist seçin. İstənilən digər cihaz seçimlərini təyin edin və OK düyməsini basın.
İndi dizaynınızı sintez edə bilərsiniz. Proqram mənbənin qarışıq formatlarında oxuyur files və tək srs yaradır file sintez üçün istifadə olunur.
6. Problemlərlə üzləşsəniz, əlavə məlumat və məsləhətlər üçün Qarışıq Dil Dizaynlarında Problemlərin Giderilmesi, səhifə 47-ə baxın.
LO

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Qarışıq Dil Mənbəsindən İstifadə Files

Fəsil 3: Girişin hazırlanması

Qarışıq Dil Dizaynları ilə bağlı problemlərin aradan qaldırılması
Bu bölmə qarışıq dil dizaynları ilə ortaya çıxa biləcək xüsusi vəziyyətləri idarə etmək üçün məsləhətlər verir.

VHDL File Sifariş verin
Yalnız VHDL dizaynları və ya üst səviyyənin göstərilmədiyi qarışıq dizaynlar üçün FPGA sintez alətləri VHDL-ni avtomatik olaraq yenidən təşkil edir. fileVHDL paketlərinin düzgün ardıcıllıqla tərtib edilməsi üçün.
Bununla belə, üst səviyyəni təyin etdiyiniz qarışıq dilli dizaynınız varsa, VHDL-ni göstərməlisiniz. file alət üçün sifariş. Bunu yalnız bir dəfə, Run->Arrange VHDL seçərək etməlisiniz files əmri. Bunu etməsəniz, səhv mesajı alırsınız.

VHDL Qlobal Siqnallar
Hazırda qarışıq dil dizaynlarında VHDL qlobal siqnallarına malik ola bilməzsiniz, çünki alət bu siqnalları yalnız VHDL dizaynlarında həyata keçirir.

VHDL Boolean Generiklərinin Verilog Parametrlərinə ötürülməsi
Alət, Boolean generikləri olan VHDL komponenti üçün qara qutu çıxarır, əgər bu komponent Verilog dizaynında yaradılıbsa. Bunun səbəbi Verilogun Boolean məlumat növlərini tanımamasıdır, ona görə də Boolean dəyəri düzgün təqdim edilməlidir. VHDL Boolean ümumi dəyərinin dəyəri TRUE-dursa və Verilog hərfi 1 ilə təmsil olunursa, Verilog tərtibçisi bunu qara qutu kimi şərh edir.
Qara qutudan nəticə çıxarmamaq üçün VHDL Boolean generik üçün TRUE təyin edilmiş Veriloq hərfi 1 deyil, 1'b1 olmalıdır. Eynilə, VHDL Boolean ümumisi YANLIŞdırsa, müvafiq Veriloq hərfi 1 deyil, 0'b0 olmalıdır. Aşağıdakı nümunəample, qara qutu çıxarmadan VHDL-Verilog sərhədini düzgün keçməsi üçün Boolean generiklərinin necə təmsil olunacağını göstərir.

VHDL Müəssisə Bəyannaməsi

Verilog Instantiation

Abc obyekti Ümumidir (
Number_Bits Divide_Bit );

: tam : boolean

:= 0; := Yanlış;

abc #( .Sayı_Bit (16), .Bölün_Bit (1'b0)
)

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Qarışıq Dil Mənbəsindən İstifadə Files

Qara Qutu çıxarmadan VHDL Generics keçmək
Verilog komponentinin parametri olduğu halda (məsample [0:0] RSR = 1'b0) uyğun VHDL komponentinin ümumi ölçüsünə uyğun gəlmir (RSR : integer := 0), alət qara qutunu çıxarır.
Verilog-da [0:0] avtobus eni qeydini silməklə bu problemi həll edə bilərsiniz files. Nəzərə alın ki, VHDL tipli tam ədəddən istifadə etməlisiniz, çünki digər növlər Verilog komponentinin düzgün bağlanmasına imkan vermir.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Artan Kompilyatordan istifadə

Fəsil 3: Girişin hazırlanması

Artan Kompilyatordan istifadə
Böyük dizaynlar üçün tərtibçinin iş vaxtını əhəmiyyətli dərəcədə azaltmaq üçün Artan Kompilyator axınından istifadə edin. Proqram təminatı yalnız müvafiq rekompilyasiya edir files dizayn dəyişikliyi edildikdə və kompilyator verilənlər bazasından yenidən istifadə etdikdə. Kompilyator SRS-i bərpa edir file yalnız təsirə məruz qalan modul və birbaşa ana modul üçün.
Bu axını həyata keçirmək üçün aşağıdakıları yerinə yetirin:
1. Verilog və ya VHDL əlavə edin filedizayn üçün.
2. İcra Seçimləri panelinin Verilog və ya VHDL nişanından Artan Kompilyasiya seçimini aktivləşdirin.
Bir SRS file synwork kataloqunda hər bir dizayn modulu üçün yaradılır.

3. Kompilyatoru ilk dəfə işə salın.
4. Dizayn dəyişikliyi edilibsə, kompilyatoru yenidən işə salın.
Kompilyator verilənlər bazasını təhlil edir və SRS-nin olub olmadığını müəyyən edir files yenilənir, onda yalnız dəyişmiş modullar və birbaşa ana modullar yenidən yaradılır. Bu, dizaynın işləmə müddətini yaxşılaşdırmağa kömək edə bilər.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Artan Kompilyatordan istifadə

Məhdudiyyətlər
Artan kompilyator aşağıdakıları dəstəkləmir:
· Konfiqurasiya fileVerilog və ya VHDL axınına daxildir · Qarışıq HDL axınları · Çarpaz modul istinadlı dizaynlar (XMR)

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Struktur Veriloq axınından istifadə

Fəsil 3: Girişin hazırlanması

Struktur Veriloq axınından istifadə
Sintez aləti struktur Verilogu qəbul edir files dizayn layihəniz üçün giriş kimi. Struktur Verilog kompilyatoru iş vaxtını yaxşılaşdırmaq üçün yüngül analizatordan istifadə edərək sintaksis semantik yoxlamalar aparır. Bu kompilyator mürəkkəb aparat çıxarılması və ya RTL optimallaşdırma əməliyyatlarını yerinə yetirmir, buna görə də proqram struktur Verilogun sürətli tərtibini həyata keçirir. files. Proqram bu yaradılan struktur Verilogu oxuya bilər files, əgər onların tərkibində:
· Texnoloji primitivlərin nümunələri
· Sadə təyin ifadələri
· Verilog 2001 və daha köhnə formatlarda göstərilən atributlar
· Atributlardan başqa bütün konstruksiyalar Verilog 95 formatında göstərilməlidir
Struktur Verilog girişindən istifadə etmək üçün files:
1. Struktur Veriloqu göstərməlisiniz files dizaynınıza daxil etmək. Bunu etmək üçün əlavə edin file Aşağıdakı üsullardan birini istifadə edərək layihəyə:
Layihə->Mənbə əlavə et File və ya Əlavə et File Layihədəki düymə view Tcl əmri: əlavə et_file - quruluşçu filead
Bu axın yalnız struktur Veriloqdan ibarət ola bilər files və ya qarışıq HDL files (Verilog/VHDL/EDF/SRS) struktur Verilog şəbəkə siyahısı ilə birlikdə files. Bununla belə, Verilog/VHDL/EDF/SRS nümunələri struktur Verilog modulunda dəstəklənmir.
2. Struktur Verilog files Layihədəki Struktur Veriloq qovluğuna əlavə olunur view. Siz də əlavə edə bilərsiniz files bu qovluğa, aşağıdakıları yerinə yetirdikdə:
Struktur Veriloqu seçin file. Sağ klikləyin və seçin File Seçimlər. -dan Struktur Verilog seçin File Açılan menyunu yazın.
3. Sintezi həyata keçirin.
Sintez aləti vm və ya edf netlist yaradır file müəyyən edilmiş texnologiyadan asılı olaraq. Bu proses standart sintez axınına bənzəyir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Struktur Veriloq axınından istifadə

Məhdudiyyətlər
Struktur Verilog axınının məhdudiyyətləri aşağıdakıları dəstəkləmir:
· Hər hansı digər üçün RTL nümunələri file növlər · İyerarxik layihə idarəetməsi (HPM) axınları · Kompleks tapşırıqlar · Kompilyatora xas rejimlər və açarlar

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məhdudiyyətlə işləmək Files

Fəsil 3: Girişin hazırlanması

Məhdudiyyətlə işləmək Files
Məhdudiyyət files mətndir fileSCOPE interfeysi tərəfindən avtomatik olaraq yaradılan (bax: ƏSƏRƏCƏ Məhdudiyyətlərinin müəyyən edilməsi, səhifə 119) və ya mətn redaktoru ilə əl ilə yaratdığınız. Onların tərkibində sintez prosesini məhdudlaşdıran Tcl əmrləri və ya atributları var. Alternativ olaraq, mənbə kodunda məhdudiyyətlər təyin edə bilərsiniz, lakin bu, üstünlük verilən üsul deyil.
Bu bölmə haqqında məlumat var
· Məhdudiyyətdən nə vaxt istifadə etməli Files Mənbə Kodun üzərində, səhifə 53
· Məhdudiyyət üçün Mətn Redaktorundan istifadə Files (Miras), səhifə 54
· Məhdudiyyət üçün Tcl Sintaksis Təlimatları Files, səhifə 55-də
· Məhdudiyyətin yoxlanılması Files, səhifə 56-də
· Bu hesabatla bağlı təfərrüatlar üçün Məhdudiyyətlərin Yoxlanması Hesabatına baxın
Səhifə 270. İstinad Təlimatının 56-cı səhifəsində

Məhdudiyyətdən nə vaxt istifadə etməli Files Mənbə Kodun üzərində
Məhdudiyyətdə məhdudiyyətlər əlavə edə bilərsiniz files (SCOPE interfeysi tərəfindən yaradılmış və ya mətn redaktoruna daxil edilmişdir) və ya mənbə kodunda. Ümumiyyətlə, məhdudiyyətdən istifadə etmək daha yaxşıdır files, çünki məhdudiyyətlərin qüvvəyə minməsi üçün yenidən tərtib etmək lazım deyil. O, həmçinin mənbə kodunuzu daha portativ edir. Ətraflı məlumat üçün SCOPE Redaktorundan istifadə, səhifə 112-ə baxın.
Bununla belə, syn_tco, syn_tpd və syn_tsu kimi qara qutu vaxt məhdudiyyətləriniz varsa, onları mənbə koduna direktivlər kimi daxil etməlisiniz. Atributlardan fərqli olaraq, direktivləri məhdudlaşdırmaq üçün deyil, yalnız mənbə koduna əlavə etmək olar files. Mənbə koduna direktivlərin əlavə edilməsi haqqında ətraflı məlumat üçün Atributların və Direktivlərin Müəyyənləşdirilməsinə səhifə 90-a baxın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Məhdudiyyətlə işləmək Files

Məhdudiyyət üçün Mətn Redaktorundan istifadə Files (miras)
SDC məhdudiyyəti üçün Legacy SCOPE redaktorundan istifadə edə bilərsiniz files G-2012.09 buraxılış versiyasından əvvəl yaradılmışdır. Bununla belə, SDC-ni tərcümə etməyiniz tövsiyə olunur files FDC-yə files SCOPE redaktorunun ən son versiyasını aktivləşdirmək və alətdə təkmilləşdirilmiş vaxt məhdudiyyətinin idarə edilməsindən istifadə etmək.
Əgər siz köhnə SCOPE redaktorundan istifadə etməyi seçsəniz, bu bölmə sizə Tcl məhdudiyyətinin əl ilə necə yaradılacağını göstərir. file. Proqram avtomatik olaraq bunu yaradır file məhdudiyyətləri daxil etmək üçün köhnə SCOPE redaktorundan istifadə etsəniz. Tcl məhdudiyyəti file yalnız ümumi vaxt məhdudiyyətlərini ehtiva edir. Qara qutu məhdudiyyətləri mənbə koduna daxil edilməlidir. Əlavə məlumat üçün Məhdudiyyətdən nə vaxt istifadə etməli olduğuna baxın Files Mənbə Kodun üzərində, səhifə 53.
1. Açın a file redaktə üçün.
ƏMƏLİYYƏ pəncərəsini bağladığınızdan əmin olun, yoxsa bunu edə bilərsiniz
əvvəlki məhdudiyyətlərin üzərinə yazın.
Yeni yaratmaq üçün file, seçin File->Yeni və Məhdudiyyəti seçin File
(ƏSAS) seçimi. üçün ad yazın file və OK düyməsini basın.
Mövcud olanı redaktə etmək üçün file, seçin File->Aç, təyin et Files of Type filter to
Məhdudiyyət Files (sdc) və açın file istəyirsən.
2. Məhdudiyyət üçün Tcl Sintaksis Təlimatlarında sintaksis təlimatlarına əməl edin Files, səhifə 55-da.
3. Sizə lazım olan vaxt məhdudiyyətlərini daxil edin. Sintaksis üçün İstinad Təlimatına baxın. Qara qutu vaxt məhdudiyyətləriniz varsa, onları mənbə koduna daxil etməlisiniz.
4. Məhdudiyyətə satıcıya xas atributları da əlavə edə bilərsiniz file define_attribute istifadə edərək. Məhdudiyyətlərdə Atributların Dəqiqləşdirilməsinə baxın File, əlavə məlumat üçün səhifə 97-də.
5. Saxla file.
6. Əlavə edin file Layihəyə Dəyişikliklər etmək, səhifə 62-də təsvir olunduğu kimi layihəyə daxil olun və sintezi həyata keçirin.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məhdudiyyətlə işləmək Files

Fəsil 3: Girişin hazırlanması

Məhdudiyyət üçün Tcl Sintaksis Təlimatları Files
Bu bölmə məhdudiyyət üçün Tcl istifadə etmək üçün ümumi təlimatları əhatə edir files:
· Tcl hərflərə həssasdır.
· Obyektlərin adlandırılması üçün: Obyekt adı HDL kodundakı ada uyğun olmalıdır. Nümunə və port adlarını c daxilində əlavə edinurly mötərizələri { }. Adlarda boşluqdan istifadə etməyin. İerarxik adları ayırmaq üçün nöqtədən (.) istifadə edin. Verilog modullarında, məsələn, port və kimi aşağıdakı sintaksisdən istifadə edin
şəbəkə adları:
v:cell [prefiks:]objectName
Hüceyrə dizayn obyektinin adı olduğu halda, prefiks eyni adlı obyektləri müəyyən etmək üçün prefiksdir, obyektAdı nöqtə (.) ayırıcısı olan nümunə yoludur. Prefiks aşağıdakılardan hər hansı biri ola bilər:

Prefiks (Kiçik hərf) i: p: b: n:

Obyekt Nümunə adları Port adları (bütün port) Portun bit dilimi Net adları

VHDL modullarında, məsələn, port və şəbəkə üçün aşağıdakı sintaksisdən istifadə edin
VHDL modullarındakı adlar:
v:hüceyrə [.view] [prefiks:]obyekt adı
Burada v: onu a kimi müəyyən edir view obyekt, lib kitabxananın adı, hüceyrə dizayn obyektinin adıdır, view arxitekturanın adıdır, prefiks eyni adlı obyektləri müəyyən etmək üçün prefiksdir və objectName nöqtə (.) ayırıcı ilə nümunə yoludur. View yalnız dizayn üçün birdən çox arxitektura olduqda lazımdır. Obyektlərin prefiksləri üçün yuxarıdakı cədvələ baxın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 3: Girişin hazırlanması

Məhdudiyyətlə işləmək Files

· Ada uyğun olan joker işarələr * (ulduz işarəsi istənilən sayda uyğun gəlir
simvol) və ? (sual işarəsi bir simvola uyğun gəlir). Bu simvollar iyerarxiya ayırıcıları kimi istifadə edilən nöqtələrə uyğun gəlmir. məsələnample, aşağıdakı sətir statemod modulunda statereg instansiyasının bütün bitlərini müəyyən edir:
i:statemod.statereg[*]

Məhdudiyyət yoxlanılır Files
Məhdudiyyətinizlə bağlı sintaksis və digər müvafiq məlumatları yoxlaya bilərsiniz files Məhdudiyyət Yoxlama əmrindən istifadə edərək. Məhdudiyyət hesabatı yaratmaq üçün aşağıdakıları edin:
1. Məhdudiyyət yaradın file və layihənizə əlavə edin.
2. Run->Constraint Check seçin.
Bu əmr FPGA sintez məhdudiyyətində vaxt məhdudiyyətlərinin sintaksisini və tətbiqini yoxlayan hesabat yaradır. files layihəniz üçün. Hesabat projectName_cck.rpt-ə yazılır file və aşağıdakı məlumatları sadalayır:
Tətbiq edilməyən məhdudiyyətlər Etibarlı və dizayn üçün tətbiq olunan məhdudiyyətlər Məhdudiyyətlər üzrə Wildcard genişləndirilməsi Mövcud olmayan obyektlər üzrə məhdudiyyətlər
Bu hesabat haqqında təfərrüatlar üçün İstinad Təlimatının 270. səhifəsində Məhdudiyyətlərin Yoxlanması Hesabatına baxın.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

FƏSİL 4
Məntiq sintez layihəsinin qurulması
Synopsys FPGA sintez alətləri ilə dizaynı sintez edərkən dizaynınız üçün layihə qurmalısınız. Aşağıdakılar məntiq sintezi üçün layihənin qurulması prosedurlarını təsvir edir:
· Layihənin qurulması Files, səhifə 58 · Layihənin idarə edilməsi File İerarxiya, səhifə 66 · Tətbiqlərin qurulması, səhifə 72 · Məntiq sintezinin həyata keçirilməsi seçimlərinin qurulması, səhifə 75 · Atributların və Direktivlərin müəyyənləşdirilməsi, səhifə 90 · Axtarış Files, səhifə 98 · Arxivləşdirmə Files və Layihələr, səhifə 101

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin qurulması Files

Layihənin qurulması Files
Bu bölmə layihənin qurulması və idarə edilməsinin əsaslarını təsvir edir file dizaynınız üçün, o cümlədən aşağıdakı məlumatlar:
· Layihənin yaradılması File, səhifə 58 · Mövcud Layihənin Açılması File, səhifə 61 · Layihəyə dəyişikliklərin edilməsi, səhifə 62 · Layihənin qurulması View Ekran Tərcihləri, səhifə 63 · Köhnə Layihədə Verilog Daxil Yollarının Yenilənməsi Files, səhifə 65-də
Müəyyən bir keçmiş üçünampbir layihə qurmaq haqqında file, istifadə etdiyiniz alət üçün təlimata baxın.

Layihənin yaradılması File
Bir layihə qurmalısınız file hər bir layihə üçün. Layihə müəyyən bir dizayn üçün lazım olan məlumatları ehtiva edir: mənbə siyahısı files, sintez nəticələri file, və cihaz seçim parametrləriniz. Aşağıdakı prosedur sizə layihənin necə qurulacağını göstərir file fərdi əmrlərdən istifadə etməklə.
1. Aşağıdakılardan birini seçməklə başlayın: File-> Layihə qurmaq, File->Açıq Layihə və ya P simvolu. Yeni Layihə klikləyin.
Layihə pəncərəsi yeni layihəni göstərir. Əlavə et üzərinə klikləyin File düyməsini basın, F4 düyməsini basın və ya Layihə->Mənbə əlavə et seçin File əmr. Əlavə Files to Project dialoq qutusu açılır.
2. Mənbə əlavə edin files layihəyə.
Formanın yuxarısındakı Baxış sahəsinin sağ tərəfə işarə etdiyinə əmin olun
kataloq. The files qutuda qeyd olunub. Əgər görmürsənsə files, yoxlayın FileNöv sahəsinin s düzünü göstərmək üçün təyin edilmişdir file növü. Qarışıq girişiniz varsa files, Qarışıq Dil Mənbəsindən İstifadədə təsvir olunan prosedura əməl edin Files, səhifə 44-da.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin qurulması Files

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Bütün əlavə etmək üçün files qovluğuna daxil olduqda, "Hamısını əlavə et" düyməsini basın
formanın sağ tərəfi. Əlavə etmək üçün files fərdi olaraq üzərinə klikləyin file siyahıda seçin və sonra Əlavə et düyməsini və ya üzərinə iki dəfə klikləyin file ad.
Hamısını əlavə edə bilərsiniz files qovluğuna daxil edin və sonra Sil düyməsi ilə ehtiyacınız olmayanları silin.
VHDL əlavə edirsinizsə files, VHDL Kitabxanası açılan menyusundan müvafiq kitabxananı seçin. Seçdiyiniz kitabxana bütün VHDL-lərə tətbiq edilir files dialoq qutusunda OK düyməsini sıxdığınız zaman.
Layihə pəncərəniz yeni layihəni göstərir file. Layihənin yanındakı artı işarəsinə klikləsəniz və onu genişləndirsəniz, aşağıdakıları görəcəksiniz:
Mənbə ilə qovluq (qarışıq dil dizaynları üçün iki qovluq). files.
Əgər sizin files layihə qovluğunun altındakı qovluqda deyil, siz Seçimlər->Layihə seçərək bu üstünlükləri təyin edə bilərsiniz. View Seçimlər və yoxlanılması View layihə files qovluqlar qutusunda. Bu bir növ ayırır file Layihədəki digərindən view onları ayrı-ayrı qovluqlara yerləşdirməklə.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin qurulması Files

Defolt olaraq rev_1 adlı tətbiq. Tətbiqlərdir
sintez proqramı kontekstində dizaynınızın düzəlişləri və xarici mənbə koduna nəzarət proqram və proseslərini əvəz etməyin. Çoxsaylı tətbiqlər dizayn variantlarını araşdırmaq üçün cihaz və sintez seçimlərini dəyişməyə imkan verir. Synplify Pro-da bir neçə tətbiqiniz ola bilər. Hər bir tətbiqin öz sintezi və cihaz seçimləri və öz layihə ilə əlaqəli olduğu var files.

3. Verilog və ya VHDL kitabxanasını əlavə etmək üçün əvvəlki addımda təsvir edilən metoddan istifadə edərək sizə lazım olan kitabxanaları əlavə edin. file.
Satıcıya məxsus kitabxanalar üçün müvafiq kitabxana əlavə edin file üçün
layihə. Nəzərə alın ki, bəzi ailələr üçün kitabxanalar avtomatik yüklənir və onları layihəyə açıq şəkildə əlavə etmək lazım deyil. file.
Üçüncü tərəf VHDL paket kitabxanasını əlavə etmək üçün müvafiq .vhd əlavə edin file 2-ci addımda təsvir olunduğu kimi dizayna keçin. üzərinə sağ vurun file Layihədə view və seçin File Seçimlər və ya Layihə-> VHDL kitabxanasını təyin et seçin. Simulyatorlarla uyğun gələn kitabxana adını göstərin. məsələnample, MYLIB. Bu paket kitabxanasının siyahısında üst səviyyə dizayndan əvvəl olduğundan əmin olun files Layihədə view.
Verilog və VHDL parametrləri haqqında məlumat üçün file Seçimlər üçün Verilog və VHDL Seçimlərinin qurulması, səhifə 84-ə baxın. Siz bunları da təyin edə bilərsiniz file variantları sonra, sintezdən əvvəl.
Təchizatçı makro kitabxanalarından və qara bLoOx-lardan istifadə haqqında əlavə satıcıya məxsus məlumat üçün Mikrosemi Dizaynları üçün Optimizasiyaya baxın, səhifə 487.
Ümumi texnologiya komponentləri üçün ya əlavə edə bilərsiniz
proqram təminatı ilə təchiz edilmiş texnologiyadan asılı olmayan Verilog kitabxanası

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin qurulması Files

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

(install_dir/lib/generic_ Technology/gtech.v) dizaynınıza əlavə edin və ya öz ümumi komponent kitabxananızı əlavə edin. Hər ikisini birlikdə istifadə etməyin, çünki münaqişələr ola bilər.
4. Yoxlayın file Layihədə sifariş view. File sifariş VHDL üçün xüsusilə vacibdir files.
VHDL üçün files, avtomatik olaraq sifariş verə bilərsiniz filetərəfindən
Run->Arrange VHDL seçin Files. Alternativ olaraq, əl ilə hərəkət etdirin files Layihədə view. Paket files istifadə edilməzdən əvvəl tərtib edildiyi üçün siyahıda birinci olmalıdır. Dizayn bloklarınız varsa çox yayılmışdır files, aşağıdakılara sahib olduğunuzdan əmin olun file sifariş: the file obyekti ehtiva edən birinci, sonra isə arxitektura olmalıdır file, və nəhayət file konfiqurasiya ilə.
Layihədə view, sonuncu olduğunu yoxlayın file Layihədə view edir
yüksək səviyyəli mənbə file. Alternativ olaraq, yuxarı səviyyəni təyin edə bilərsiniz file cihaz seçimlərini təyin etdiyiniz zaman.
5. Seçin File->Saxla, layihə üçün ad yazın və Saxla düyməsini basın. Layihə pəncərəsi dəyişikliklərinizi əks etdirir.
6. Layihəni bağlamaq file, Layihəni Bağla düyməsini və ya seçin File-> Layihəni bağlayın.

Mövcud Layihənin Açılması File
Layihəni açmağın iki yolu var file: Açıq Layihə və ümumi File -> Açıq əmr.
1. Əgər açmaq istədiyiniz layihə bu yaxınlarda üzərində işlədiyiniz layihədirsə, onu birbaşa seçə bilərsiniz: File-> Son Layihələr-> layihənin adı.
2. İstənilən layihəni açmaq üçün aşağıdakı üsullardan birini istifadə edin file:

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin qurulması Files

Layihə əmrini açın

File-> Açıq Komanda

seçin File->Layihəni açın, Layihə pəncərəsinin sol tərəfindəki Açıq Layihə düyməsini və ya P işarəsini basın.
Son layihəni açmaq üçün son layihələr siyahısından ona iki dəfə klikləyin.
Əks halda, Açıq dialoq qutusunu açmaq və layihəni seçmək üçün Mövcud Layihə düyməsini klikləyin.

seçin File-> Açıq.
Axtarış: sahəsində düzgün kataloqu göstərin.
Set File Növdən Layihəyə Files (*.prj). Qutuda layihə sadalanır files.
Açmaq istədiyiniz layihəyə iki dəfə klikləyin.

Layihə Layihə pəncərəsində açılır.

Layihəyə Dəyişikliklər etmək
Tipik olaraq, siz əlavə edirsiniz, silirsiniz və ya əvəz edirsiniz files.
1. Mənbə və ya məhdudiyyət əlavə etmək files layihəyə əlavə et seçin Files düyməsini və ya Layihə->Mənbə əlavə et File seçin açmaq üçün Files Layihəyə Əlavə et dialoq qutusuna. Layihənin yaradılmasına baxın File, ətraflı məlumat üçün səhifə 58-də.
2. Silmək üçün a file layihədən üzərinə klikləyin file Layihə pəncərəsində seçin və Sil düyməsini basın.
3. Əvəz etmək üçün a file bir layihədə,
seçin file Layihə pəncərəsində dəyişdirmək istəyirsiniz.
Dəyişiklik düyməsini basın File düyməsini basın və ya Layihə->Dəyişdir seçin File.
Mənbədə File açılan informasiya qutusunda qovluğa Look In seçin
yeni harada file yerləşir. Yeni file ilə eyni tipdə olmalıdır file əvəz etmək istəyirsən.
Özünü görmürsənsə file siyahıda, növünü seçin file dan lazımdır
the FileNöv sahəsinin s.
üzərinə iki dəfə klikləyin file. Yeni file layihədə köhnəsini əvəz edir
siyahı. LO
4. Layihənin necə olduğunu müəyyən etmək files layihədə saxlanılır, a üzərinə sağ klikləyin file Layihədə view və seçin File Seçimlər. Saxla seçin File ya Layihəyə Nisbətən, ya da Mütləq Yol üçün seçim.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin qurulması Files

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

5. Vaxtı yoxlamaq üçün stamp üzərində a file, a üzərinə sağ vurun file Layihədə view və seçin File Seçimlər. Vaxtı yoxlayın file sonuncu dəfə dəyişdirilib. OK düyməsini basın.

Layihənin qurulması View Ekran Üstünlükləri
Siz layihənin təşkili və nümayişini fərdiləşdirə bilərsiniz files. 1. Seçimlər->Layihə seçin View Seçimlər. Layihə View Seçimlər forması açılır.

2. Müxtəlif növ daxiletmələri təşkil etmək files ayrı qovluqlarda, yoxlayın View Layihə Files Qovluqlarda.
Bu seçimin yoxlanılması Layihədə ayrıca qovluqlar yaradır view məhdudiyyət üçün files və mənbə files.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin qurulması Files

3. Nəzarət file aşağıdakılarla göstərin:
Hamısını avtomatik olaraq göstərin files, Layihə Kitabxanasını göstər seçin. Əgər
Bu, layihənin yoxlanılmasıdır view göstərmir files artı simvoluna klikləyib genişləndirənə qədər files bir qovluqda.
Layihədəki qutulardan birini yoxlayın File Ad Ekran bölməsi
necə müəyyən etmək üçün forma fileadları göstərilir. Siz sadəcə olaraq göstərə bilərsiniz filead, nisbi yol və ya mütləq yol.
4. Kimə view layihə files xüsusi qovluqlarda yoxlayın View Layihə Files Xüsusi Qovluqlarda. Əlavə məlumat üçün Fərdi Qovluqların Yaradılması səhifə 66-a baxın. Növ qovluqları yalnız fərdi qovluqda bir neçə növ olduqda göstərilir.

Fərdi Qovluqlar
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin qurulması Files

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

5. Eyni Layihədə birdən çox tətbiq açmaq view, Birdən çox layihənin açılmasına icazə verin.
Layihə 1

Layihə 2

6. Çıxışa nəzarət edin file aşağıdakılarla göstərin:
Hamısını göstər seçin Files bütün çıxışı göstərmək üçün Nəticələr Kataloq qutusunda
files sintezdən sonra əmələ gəlir.
Çıxışı dəyişdirin file başlıq çubuqlarından birinə klikləməklə təşkilat
İcra Nəticələrində view. qruplaşdıra bilərsiniz files növünə görə və ya sonuncu dəfə dəyişdirildikləri tarixə görə çeşidləyin.
7. Kimə view file məlumat üçün seçin file Layihədə view, sağ klikləyin və seçin File Seçimlər. məsələnample, tarixi yoxlaya bilərsiniz a file dəyişdirildi.
Verilog'un Yenilənməsi Köhnə Layihədə Yolları Daxil Edin Files
Layihəniz varsa file proqram təminatının köhnə versiyası (8.1-dən əvvəl) ilə yaradılmışdır, Verilog buna yolları daxildir file nəticələr kataloqu və ya mənbə ilə nisbidir file `include ifadələri ilə. 8.1-dən sonra buraxılışlarda layihə file `daxil etmək yolları layihəyə uyğundur file yalnız. Ən son buraxılışlardakı GUI avtomatik olaraq köhnə prj-i təkmilləşdirmir files yeni qaydalara uyğundur. Köhnə layihəni təkmilləşdirmək və istifadə etmək üçün file, aşağıdakılardan birini edin:
· prj-i əl ilə redaktə edin file mətn redaktorunda və aşağıdakıları əlavə edin
hər set_seçimindən əvvəl sətir -include_path:
set_option -layihə_nisbi_daxildir 1
· Proqramın daha yeni versiyası ilə yeni layihəyə başlayın və silin
köhnə layihə. Bu, yeni prj edəcək file yeni qaydaya riayət edin, burada daxildir prj-ə nisbətən file.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin idarə edilməsi File İyerarxiya

Layihənin idarə edilməsi File İyerarxiya
Aşağıdakı bölmələr fərdiləşdirilmiş qovluqları necə yarada və idarə edə biləcəyinizi təsvir edir və files Layihədə view:
· Xüsusi Qovluqların yaradılması · Xüsusi Layihə Qovluqlarının Manipulyasiya edilməsi · Xüsusi Manipulyasiya Files

Fərdi Qovluqların yaradılması
Siz məntiqi qovluqlar yarada və fərdiləşdirə bilərsiniz files Layihənizdə müxtəlif iyerarxiya qruplarında view. Bu qovluqlar istənilən ad və ya iyerarxiya səviyyəsi ilə müəyyən edilə bilər. məsələnample, siz öz əməliyyat sisteminizi özbaşına uyğunlaşdıra bilərsiniz file strukturu və ya HDL məntiq iyerarxiyası. Xüsusi qovluqlar mavi rəngi ilə seçilir.

Xüsusi qovluqlar yaratmaq və sonra əlavə etmək üçün bir neçə yol var filebir layihədə onlara. Aşağıdakı üsullardan birini istifadə edin:

1. Layihənin üzərinə sağ klikləyin file və ya başqa bir xüsusi qovluq seçin və açılan menyudan Qovluq Əlavə et seçin. Sonra aşağıdakılardan hər hansı birini yerinə yetirin file əməliyyatlar:

Sağ klik belə göstərir

bunun üzərində

fyioleuoLcrOafnileesitahnedr

seçin seçin

Qovluğa yerləşdirin. Mövcud bir qovluq və ya alt menyu yaradın

yeni qovluq.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin idarə edilməsi File İyerarxiya

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Qeyd edək ki, siz qovluğa özbaşına ad verə bilərsiniz, lakin (/) simvolundan istifadə etməyin, çünki bu, iyerarxiya ayırıcı simvoldur.
Qovluğun adını dəyişmək üçün qovluğun üzərinə sağ klikləyin və Adını dəyişdir seçin
açılan menyu. Qovluğun adını dəyişdirin dialoq qutusu görünür; yeni ad təyin edin.
2. Əlavə et düyməsini istifadə edin Files to Project dialoq qutusuna qovluq iyerarxiyasının bütün məzmununu əlavə etmək və istəyə görə yerləşdirmək üçün files dialoq qutusunun ekranında sadalanan OS qovluq iyerarxiyalarına uyğun gələn xüsusi qovluqlara daxil edin.

Bunu etmək üçün Əlavə et seçin File Layihədəki düymə view.
Dialoq qutusundan dsp kimi istənilən qovluqları seçin, sonra
Əlavə et düyməsini basın. Bu, bütün yerləri files dsp iyerarxiyasından indicə yaratdığınız xüsusi qovluğa.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin idarə edilməsi File İyerarxiya

Avtomatik olaraq yerləşdirmək üçün files uyğun xüsusi qovluqlara
OS qovluq iyerarxiyasında Əlavə et adlı seçimi yoxlayın Files dialoq qutusundakı Fərdi Qovluqlara.
Varsayılan olaraq, fərdi qovluq adı qovluqla eyni addır
ehtiva edir files və ya qovluq layihəyə əlavə olunacaq. Bununla belə, siz Qovluq Seçimləri düyməsini klikləməklə qovluqların necə adlandırıldığını dəyişə bilərsiniz. Aşağıdakı dialoq qutusu göstərilir.

İstifadə etmək üçün:
Yalnız qovluğu ehtiva edir files qovluq adı üçün, OS istifadə et üzərinə klikləyin
Qovluq Adı.
Səviyyəni müəyyən etmək üçün seçilmiş qovluğa gedən yol adı
fərdi qovluq yolu üçün əks olunan iyerarxiya.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin idarə edilməsi File İyerarxiya

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

3. Siz sürükləyib buraxa bilərsiniz files və qovluqları OS Explorer proqramından Layihəyə daxil edin view. Bu funksiya KDE ilə işləyən Windows və Linux masaüstü kompüterlərində mövcuddur.
Siz sürükləyib buraxdığınız zaman a file, dərhal layihəyə əlavə olunur.
Heç bir layihə açıq deyilsə, proqram bir layihə yaradır.
Siz sürükləyib buraxdığınız zaman a file bir qovluğun üzərində, o, orada yerləşdiriləcək
qovluq. Əvvəlcə Əlavə et Files to Project dialoq qutusu sizdən təsdiq etməyinizi xahiş edir files layihəyə əlavə olunacaq. Qəbul etmək üçün OK düyməsini sıxa bilərsiniz files. Dəyişikliklər etmək istəyirsinizsə, Hamısını Sil düyməsini sıxıb yeni filtr və ya seçim təyin edə bilərsiniz.

Qeyd: Layihədə xüsusi qovluqları göstərmək üçün view, Seçimlər->Layihə seçin View Seçimlər menyusunu seçin, sonra üçün qeyd qutusunu aktivləşdirin/deaktiv edin View Layihə Files dialoq qutusundakı Xüsusi Qovluqlarda.

Xüsusi Layihə Qovluqlarının Manipulyasiyası
Aşağıdakı prosedur necə çıxara biləcəyinizi təsvir edir files qovluqlardan silin, qovluqları silin və qovluq iyerarxiyasını dəyişdirin.
1. Silmək üçün a file xüsusi qovluqdan, ya:
Onu başqa qovluğa və ya layihənin üzərinə sürükləyib buraxın. vurğulayın file, sağ klikləyin və seçin Qovluqdan Sil
açılan menyu.
Sil (DEL) düyməsini istifadə etməyin, çünki bu, silinir file layihədən.
2. Xüsusi qovluğu silmək üçün onu vurğulayın, sonra sağ klikləyin və açılan menyudan Sil seçin və ya DEL düyməsini basın. Qovluğu sildiyiniz zaman aşağıdakı seçimlərdən birini edin:
Qovluğu və qovluğu silmək üçün Bəli düyməsini basın files qovluğunda olan
layihə.
Sadəcə qovluğu silmək üçün Xeyr düyməsini basın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Layihənin idarə edilməsi File İyerarxiya

3. Fərdi qovluğun iyerarxiyasını dəyişmək üçün:
Qovluğu başqa qovluğun içinə sürükləyin və buraxın ki, o, alt qovluq olsun.
qovluğu və ya layihəni yuxarı səviyyəyə köçürmək üçün.
Fərdi qovluğun yüksək səviyyəli iyerarxiyasını silmək üçün sürükləyin və buraxın
layihə üzərində iyerarxiyanın arzu olunan alt səviyyəsi. Sonra qovluq üçün boş kök kataloqunu silin.
məsələnample, əgər mövcud xüsusi qovluq kataloqu:
/ Examples/Verilog/RTL
Tutaq ki, siz yalnız bir səviyyəli RTL iyerarxiyasını istəyirsiniz, sonra RTL-ni layihənin üzərinə sürükləyib buraxın. Bundan sonra, /Ex-i silə bilərsinizamples/Verilog kataloqu.

Xüsusi manipulyasiya Files
Bundan əlavə, aşağıdakı xüsusi növləri həyata keçirə bilərsiniz file əməliyyatlar:
1. Ekranın qarşısını almaq üçün files qovluqları yazın, Layihədə sağ klikləyin view və Layihə seçin View Seçimlər və ya Seçimlər->Layihə seçin View Seçimlər. Seçimi deaktiv edin View Layihə Files dialoq qutusundakı Qovluqları yazın.
2. Göstərmək üçün files layihə sırası əvəzinə əlifba sırası ilə Sort seçin FileLayihədə s düyməsini basın view idarəetmə paneli. İdarəetmə panelini yandırıb söndürmək üçün panelin aşağı sol küncündəki aşağı ox düyməsini sıxın.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Layihənin idarə edilməsi File İyerarxiya

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

İdarəetmə Panelini dəyişdirin
3. Sırasını dəyişmək filelayihədə:
Xüsusi qovluqları və çeşidləməni deaktiv etdiyinizə əmin olun files. Çək və burax a file siyahısında istədiyiniz mövqeyə files.
4. Dəyişdirmək üçün file yazın, sürükləyin və yeni tip qovluğuna buraxın. Proqram təminatı sizi yoxlamaq üçün təklif edəcək.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Tətbiqlərin qurulması

Tətbiqlərin qurulması
Tətbiq, müəyyən məhdudiyyətlər və digər parametrlər dəsti ilə həyata keçirilən layihənin bir versiyasıdır. Layihədə hər birinin öz parametrləri olan bir neçə tətbiq ola bilər.

Çoxsaylı Tətbiqlərlə İş
Synplify Pro aləti sizə eyni dizaynın çoxsaylı tətbiqlərini yaratmağa və sonra nəticələri müqayisə etməyə imkan verir. Bu, eyni dizayn üçün müxtəlif parametrlərlə sınaqdan keçirməyə imkan verir. Tətbiqlər sintez proqram təminatı kontekstində dizaynınızın təftişləridir və xarici mənbə koduna nəzarət proqram və proseslərini əvəz etmir.
1. İcra əlavə et düyməsini klikləyin və ya Layihə->Yeni Tətbiq seçin və yeni cihaz seçimləri (Cihaz nişanı), yeni seçimlər (Seçimlər nişanı) və ya yeni məhdudiyyət təyin edin file (Məhdudlar nişanı).
Proqram təminatı layihədə başqa bir tətbiq yaradır view. Yeni tətbiq əvvəlki ilə eyni ada malikdir, lakin fərqli nömrə şəkilçisi ilə. Aşağıdakı şəkildə cari (aktiv) həyata keçirilməsi vurğulanmış rev1 və rev2 olan iki tətbiq göstərilir.

Yeni tətbiqetmə eyni mənbə kodundan istifadə edir files, lakin fərqli cihaz seçimləri və məhdudiyyətlər. Bəzilərini kopyalayır files əvvəlki tətbiqdən: tlg log file, srs RTL netlist file, və design_fsm.sdc file FSM Explorer tərəfindən yaradılmışdır. Proqram sintezin təkrarlanan tarixini saxlayır.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Tətbiqlərin qurulması

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

2. Yeni parametrlərlə sintezi yenidən işə salın.
Yalnız cari tətbiqi işə salmaq üçün Run klikləyin.
Layihədəki bütün tətbiqləri işə salmaq üçün Run->Run All seçin
Tətbiqlər.
Fərqli hissəni sınamaq və ya fərqli tezlikdə sınaqdan keçirmək üçün birdən çox tətbiqdən istifadə edə bilərsiniz. Parametr seçimləri haqqında məlumat üçün məntiq sintezinin həyata keçirilməsi seçimlərinin qurulması, səhifə 75-ə baxın.
Layihə view aktiv tətbiqi vurğulanmış və müvafiq nəticə ilə bütün tətbiqləri göstərir files İcra Nəticələrində göstərilən aktiv tətbiq üçün yaradılmışdır view sağda; aktiv tətbiqin dəyişdirilməsi çıxışı dəyişir file göstərin. Watch pəncərəsi aktiv icraya nəzarət edir. Bu pəncərəni bütün tətbiqləri izləmək üçün konfiqurasiya etsəniz, yeni tətbiq pəncərədə avtomatik olaraq yenilənir.
3. Nəticələri müqayisə edin.
Seçilmiş meyarları müqayisə etmək üçün Watch pəncərəsindən istifadə edin. təyin etməyinizə əmin olun
Configure Watch komanda ilə müqayisə etmək istədiyiniz tətbiqləri. Ətraflı məlumat üçün Baxış Pəncərəsindən İstifadə, səhifə 190-a baxın.

Detalları müqayisə etmək üçün jurnalı müqayisə edin file nəticələr.
4. Tətbiqin adını dəyişmək üçün layihədəki icra adının üzərinə siçanın sağ düyməsini sıxın view, açılan menyudan Change Implementation Name seçin və yeni ad yazın.
Qeyd edək ki, cari UI tətbiqin üzərinə yazır; 9.0-dan əvvəlki buraxılışlar adı dəyişdiriləcək tətbiqi qoruyur.
5. Tətbiqi kopyalamaq üçün layihədəki icra adının üzərinə siçanın sağ düyməsini sıxın view, açılan menyudan Copy Implementation seçin və surət üçün yeni ad yazın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Tətbiqlərin qurulması

6. Tətbiqi silmək üçün layihədəki icra adının üzərinə siçanın sağ düyməsini sıxın view, və açılan menyudan Tətbiqi Sil seçin.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması
Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
Siz sintez tətbiqləriniz üçün qlobal seçimlər təyin edə bilərsiniz, onlardan bəziləri texnologiyaya xasdır. Bu bölmə cihaz, optimallaşdırma və kimi qlobal seçimlərin necə qurulacağını təsvir edir file Implementation Options əmri ilə seçimlər. Tətbiq üçün məhdudiyyətlərin təyin edilməsi haqqında məlumat üçün ƏSAS HƏYƏT Məhdudiyyətlərinin Müəyyənləşdirilməsi, səhifə 119-a baxın. Qlobal parametrləri fərdi atributlar və ya direktivlərlə əvəz etmək haqqında məlumat üçün bax: Atributların və Direktivlərin Müəyyənləşdirilməsi, səhifə 90.
Bu bölmədə aşağıdakı mövzular müzakirə olunur:
· Cihaz Seçimlərinin qurulması, səhifə 75 · Optimallaşdırma seçimlərinin qurulması, səhifə 78 · Qlobal Tezliyin və Məhdudiyyətin Müəyyənləşdirilməsi Files, səhifə 80 · Nəticə seçimlərinin müəyyən edilməsi, səhifə 82 · Zamanlama Hesabatının Çıxışının Dəqiqləşdirilməsi, səhifə 84 · Verilog və VHDL Seçimlərinin qurulması, səhifə 84
Cihaz Seçimlərinin qurulması
Cihaz seçimləri sintezin icrası üçün təyin edə biləcəyiniz qlobal seçimlərin bir hissəsidir. Bunlara hissə seçimi (texnologiya, hissə və sürət dərəcəsi) və həyata keçirmə seçimləri (giriş/çıxış daxil edilməsi və fanoutlar) daxildir. Seçimlər və bu seçimlərin həyata keçirilməsi texnologiyadan texnologiyaya dəyişə bilər, ona görə də satıcı seçimləriniz haqqında məlumat üçün İstinad Təlimatının satıcı fəsillərini yoxlayın.
1. Implementation Options (İcra Seçimləri) düyməsini klikləməklə və ya Project->Implementation Options (Project->Implementation Options) seçimini etməklə İcra Seçimləri formasını açın və əgər o, artıq seçilməyibsə, yuxarıdakı Cihaz nişanına klikləyin.
2. Texnologiyanı, hissəni, paketi və sürəti seçin. Mövcud variantlar seçdiyiniz texnologiyadan asılı olaraq dəyişir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
3. Cihazın xəritələşdirilməsi seçimlərini təyin edin. Seçdiyiniz texnologiyadan asılı olaraq seçimlər dəyişir.
Seçimlərin nə demək olduğundan əmin deyilsinizsə, görmək üçün seçimə klikləyin
aşağıdakı qutuda təsvir. Seçimlərin tam təsviri üçün F1 düyməsini klikləyin və ya İstinad Təlimatında müvafiq təchizatçı bölməsinə baxın.
Seçim qurmaq üçün dəyəri daxil edin və ya onu aktivləşdirmək üçün qutuyu işarələyin.
Fanout limitlərinin təyin edilməsi və yenidən vaxtın təyin edilməsi haqqında əlavə məlumat üçün müvafiq olaraq Fanout Limitlərinin qurulması səhifə 348 və Yenidən vaxtlama səhifə 334-ə baxın. Təchizatçıya xas olan digər seçimlər haqqında təfərrüatlar üçün İstinad Təlimatında müvafiq satıcı fəslinə və texnologiya ailəsinə baxın.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması

4. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın.
5. Dizaynı sintez etmək üçün Run düyməsini klikləyin. Proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.
6. Skriptlə cihaz seçimlərini qurmaq üçün set_option Tcl əmrindən istifadə edin. Aşağıdakı cədvəldə ekvivalent Tcl əmrləri ilə əlaqələndirilmiş Cihaz sekmesinde cihaz seçimlərinin əlifba sırası ilə siyahısı var. Seçimlər texnologiya və ailə əsaslı olduğundan, cədvəldə sadalanan bütün seçimlər seçilmiş texnologiyada mövcud olmaya bilər. Bütün əmrlər set_option ilə başlayır, ardınca göstərildiyi kimi sütundakı sintaksis. Satıcınız üçün seçimlərin ən əhatəli siyahısı üçün İstinad Təlimatını yoxlayın.
Aşağıdakı cədvəldə cihaz seçimlərinin əksəriyyəti göstərilir.

Analitik üçün Seçim Annotasiyalı Xüsusiyyətlər I/O Insertion Fanout Bələdçisini deaktiv edin

Tcl Komandası (set_seçim…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması

Seçim

Tcl Komandası (set_seçimi…)

Paket

-paket pkg_name

Hissə

-hissə hissənin_adı

Qarışıq sürücüləri həll edin

-birdən çox_sürücü_həll edin {1|0}

Sürət

-sürət_dərəcəsi sürət_dərəcəsi

Texnologiya

-texnologiya açar sözü

Tərtib Nöqtəsinin Zamanlama Məlumatını Yeniləyin -update_models_cp {0|1}

HDL Analitik Verilənlər Bazasının Yaradılması -hdl_qload {1|0}

Optimallaşdırma Seçimlərinin qurulması
Optimallaşdırma seçimləri həyata keçirmək üçün təyin edə biləcəyiniz qlobal seçimlərin bir hissəsidir. Bu bölmə sizə tezlik kimi seçimləri və resurs mübadiləsi kimi qlobal optimallaşdırma seçimlərini necə təyin edəcəyinizi izah edir. Siz həmçinin bu seçimlərdən bəzilərini UI-də müvafiq düymələrlə təyin edə bilərsiniz.
1. Implementation Options (İcra Seçimləri) düyməsini klikləməklə və ya Project->Implementation Options (Layihə->Implementation Options) seçimini etməklə İcra Seçimləri formasını açın və yuxarıdakı Seçimlər sekmesine klikləyin.
2. İstədiyiniz optimallaşdırma seçimlərini formada və ya Layihədə klikləyin view. Seçimləriniz texnologiyadan asılı olaraq dəyişir. Texnologiyanız üçün seçim mövcud deyilsə, o, boz rəngdədir. Seçimin bir yerdə qurulması onu digər yerdə avtomatik olaraq yeniləyir.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması

Layihə View

Optimallaşdırma Seçimləri İcra Seçimləri->Seçimlər

Bu optimallaşdırmalardan istifadə haqqında ətraflı məlumat üçün aşağıdakı bölmələrə baxın:

FSM Kompilyatoru FSM Explorer
Resurs Paylaşımının Yenidən Müddəti

Dövlət Maşınlarının optimallaşdırılması, səhifə 354
FSM Explorer-in işə salınması, səhifə 359 Qeyd: Microsemi texnologiyalarının yalnız alt dəsti FSM Explorer seçimini dəstəkləyir. Bu seçimin alətinizdə göstərdiyiniz cihaz üçün dəstəkləndiyini müəyyən etmək üçün Layihə->İcra Seçimləri->Seçimlər panelindən istifadə edin.
Resursların Paylaşılması, səhifə 352
Vaxtın dəyişdirilməsi, səhifə 334

Ekvivalent Tcl set_option əmr seçimləri aşağıdakılardır:

Seçim FSM Kompilyatoru FSM Explorer Resurs Paylaşımının Retiming

set_option Tcl Komanda Seçimi -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
4. Sintezi işə salmaq üçün Run düyməsini klikləyin.
Proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.
HDL Analyst Database Generation
Varsayılan olaraq, proqram bütün dizaynı oxuyur, məntiqi optimallaşdırmaları və vaxtın yayılmasını həyata keçirir və çıxışı vahid şəbəkə siyahısına (srs) yazır. Dizaynlar böyüdükcə dizaynı işə salmaq və sazlamaq vaxtı daha çətin olur.
Bu seçimlər tərtibçiyə dizaynı ayrı-ayrı netlist üçün yazılmış çoxlu modullara əvvəlcədən bölməyə imkan verir files (srs). Bu seçimi aktivləşdirmək üçün İcra Seçimləri dialoq qutusunun Seçimlər sekmesinde HDL Analitik Database Generation qutusunu seçin. Bu xüsusiyyət böyük dizaynlar üçün yaddaş istifadəsini əhəmiyyətli dərəcədə yaxşılaşdırır.
Bu funksiya həmçinin aşağıdakı set_option Tcl əmrindən istifadə edərək Tcl Script pəncərəsindən aktivləşdirilə bilər:
set_option -hdl_qload 1
HDL Analitik Verilənlər Bazasının Yaradılması seçimi aktivləşdirildikdən sonra, tək netlist (srs) və ya çoxlu yüksək səviyyəli RTL modul şəbəkə siyahılarından (srs) istifadə edərək dizaynı göstərmək üçün HDL Analitik alətində Artan Tez Yükləmə seçimindən istifadə edin. Alət avans ala bilərtagyalnız təsirə məruz qalan dizayn iyerarxiyasını dinamik yükləyərək bu xüsusiyyətdən e. məsələnample, ierarxiya brauzeri sürətli yükləmə üçün lazım olduqda yalnız aşağı səviyyəli iyerarxiyanı genişləndirə bilər. Artan Tez Yükləmə seçimi HDL Analitik Seçimləri dialoq qutusunun Ümumi panelində yerləşir. Bax Ümumi Panel, səhifə 304.

Qlobal Tezliyin və Məhdudiyyətin Müəyyənləşdirilməsi Files

Bu prosedur sizə qlobal tezliyi necə təyin edəcəyinizi və məhdudiyyəti necə təyin edəcəyinizi izah edir files həyata keçirilməsi üçün.

1. Qlobal tezlik təyin etmək üçün aşağıdakılardan birini edin:

Layihədə qlobal tezlik yazın view.

Implementation klikləməklə İcra Seçimləri formasını açın

Seçimlər düyməsi Məhdudiyyətlər nişanı.

seçmə

Layihə->İcra

Seçimlər,

və

basın

the

Ekvivalent Tcl set_option əmri -tezlik tezlik dəyəridir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması
Siz Qlobal tezliyi yerli məhdudiyyətlərlə əvəz edə bilərsiniz, bunu SCOPE Məhdudiyyətlərinin Müəyyənləşdirilməsi, səhifə 119-da təsvir edin. Synplify Pro alətində qlobal tezlik təyin etmək əvəzinə avtomatik olaraq dizaynınız üçün saat məhdudiyyətlərini yarada bilərsiniz. Ətraflı məlumat üçün Avtomatik Məhdudiyyətlərdən istifadə, səhifə 291-ə baxın.
Qlobal Tezlik və Məhdudiyyətlər Layihəsi View
İcra Seçimləri-> Məhdudiyyətlər

2. Məhdudiyyəti müəyyən etmək files həyata keçirmək üçün aşağıdakılardan birini edin:
Layihə->Implementation Options->Constraints seçin. Məhdudiyyəti yoxlayın
files layihədə istifadə etmək istədiyiniz.
İcra Seçimləri-> Məhdudiyyətlər panelindən siz də klikləyə bilərsiniz
məhdudiyyət əlavə edin file.
İstifadə etmək istədiyiniz tətbiq seçilmiş halda Əlavə et düyməsini klikləyin File ildə
Layihə view, və məhdudiyyəti əlavə edin fileehtiyacınız var.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
Məhdudiyyət yaratmaq üçün files, bax 119-cu səhifədə ƏSƏRƏCƏ Məhdudiyyətlərinin Müəyyənləşdirilməsi.
3. Məhdudiyyəti aradan qaldırmaq filehəyata keçirmək üçün aşağıdakılardan birini edin:
Layihə->Implementation Options->Constraints seçin. Onay qutusunu sıxın
yanında file ad.
Layihədə view, məhdudiyyəti sağ klikləyin file çıxarılmalı və
Layihədən Sil seçin.
Bu, məhdudiyyəti aradan qaldırır file həyata keçirir, lakin onu silmir.
4. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın.
Dizaynı sintez etdiyiniz zaman proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.
Nəticə Seçimlərinin Müəyyənləşdirilməsi
Bu bölmə sizə sintez prosesinin çıxışı üçün meyarları necə təyin edəcəyinizi göstərir.
1. Implementation Options (İcra Seçimləri) düyməsini klikləməklə və ya Project->Implementation Options (Layihə->Implementation Options) seçərək İcra Seçimləri formasını açın və yuxarıdakı İcra Nəticələri sekmesine klikləyin.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması

2. Çıxışı göstərin fileyaratmaq istəyirsən.
Xəritələnmiş netlist yaratmaq üçün files, Eşitlənmiş Verilog Netlistini Yaz və ya Yaz üzərinə klikləyin
Xəritəli VHDL Netlist.
Satıcıya xas məhdudiyyət yaratmaq üçün file irəli annotasiya üçün,
Satıcı Məhdudiyyətini Yaz üzərinə klikləyin File. Baxın Bu hesabat haqqında təfərrüatlar üçün, Əlavə məlumat üçün Məhdudiyyətlərin Yoxlanması Hesabatı, Səhifə 270. İstinad Təlimatının 56-cı səhifəsinə baxın.
3. Nəticələri yazmaq istədiyiniz kataloqu təyin edin.
4. Çıxış üçün formatı təyin edin file. Skript üçün ekvivalent Tcl əmri layihə - nəticə_format formatıdır.
Siz həmçinin ad xəritəsini idarə etmək üçün atributlar təyin etmək istəyə bilərsiniz. Təfərrüatlar üçün İstinad Təlimatında müvafiq satıcı fəslinə baxın.
5. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın.
Dizaynı sintez etdiyiniz zaman proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
Vaxt Hesabatı Çıxışının Müəyyənləşdirilməsi
Aşağıdakı seçimləri təyin etməklə vaxt hesabatında nə qədər məlumat verildiyini müəyyən edə bilərsiniz.
1. Project->Implementation Options seçin və Zamanlama Hesabatı sekmesine klikləyin. 2. Proqram təminatının hesabat verməsini istədiyiniz kritik yolların sayını təyin edin.

3. Kritik yol bölmələrində bildirilmiş görmək istədiyiniz başlanğıc və son nöqtələrin sayını göstərin.
4. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın. Dizaynı sintez etdiyiniz zaman proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.
Verilog və VHDL Seçimlərinin qurulması
Verilog və VHDL mənbəyini quraşdırdığınız zaman files layihənizdə müəyyən kompilyator seçimlərini də təyin edə bilərsiniz.
Verilogun qurulması File Seçimlər
Verilogu təyin etdiniz file Layihə->İcra Seçimləri-> Verilog və ya Seçimlər->Verilog Kompilyatorunu Konfiqurasiya et seçimi ilə seçimlər edin.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması

1. İstifadə etmək üçün Verilog formatını təyin edin.
Kompilyatoru bütün üçün qlobal olaraq təyin etmək files layihədə seçin
Layihə->İcra seçimləri->Verilog. Verilog 2001 və ya SystemVerilog istifadə edirsinizsə, dəstəklənən konstruksiyalar üçün İstinad Təlimatını yoxlayın.
Verilog kompilyatorunu per file əsasında seçin file ildə
Layihə view. Sağ klikləyin və seçin File Seçimlər. Müvafiq kompilyatoru seçin. Defolt Verilog file yeni layihələr üçün format SystemVerilog-dur.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
2. Layihədə bunu etməmisinizsə, yuxarı səviyyəli modulu göstərin view.
3. Mənbə kodundan parametrləri çıxarmaq üçün aşağıdakıları edin:
Parametrləri çıxarın düyməsini basın. Varsayılanı ləğv etmək üçün parametr üçün yeni dəyər daxil edin.
Proqram təminatı yalnız cari tətbiq üçün yeni dəyərdən istifadə edir. Qeyd edək ki, qarışıq dizaynlar üçün parametrlərin çıxarılması dəstəklənmir.

4. İfadələri ayırmaq üçün boşluqlardan istifadə edərək Kompilyator Direktivlərində direktivi yazın. Kodda 'ifdef və 'define ifadələri ilə adətən daxil etdiyiniz direktivləri daxil edə bilərsiniz. məsələnample, ABC=30 proqram təminatının layihəyə aşağıdakı ifadələri yazması ilə nəticələnir file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması
5. Daxil Yolu Sifarişində Verilog üçün daxiletmə əmrləri üçün axtarış yollarını təyin edin fileSizin layihənizdə olanlar. Yolları əlavə etmək, silmək və ya yenidən sıralamaq üçün qutunun yuxarı sağ küncündəki düymələrdən istifadə edin.
6. Kitabxana Kataloqlarında, kitabxananın olduğu qovluğa gedən yolu göstərin files layihəniz üçün. Yolları əlavə etmək, silmək və ya yenidən sıralamaq üçün qutunun yuxarı sağ küncündəki düymələrdən istifadə edin.
7. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın. Dizaynı sintez etdiyiniz zaman proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq sintezi layihəsinin qurulması Məntiq sintezinin həyata keçirilməsi variantlarının qurulması
VHDL-nin qurulması File Seçimlər
VHDL-ni təyin etdiniz file Layihə->İcra Seçimləri->VHDL və ya Seçimlər->VHDL Kompilyatorunu Konfiqurasiya et seçin.

VHDL mənbəyi üçün aşağıda təsvir edilən seçimləri təyin edə bilərsiniz.
1. Layihədə bunu etməmisinizsə, yuxarı səviyyəli modulu göstərin view. Əgər yuxarı səviyyəli modul standart iş kitabxanasında yerləşmirsə, siz tərtibçinin modulu tapa biləcəyi kitabxananı göstərməlisiniz. Bunu necə etmək barədə məlumat üçün VHDL Panelinə baxın, səhifə 200.
Siz həmçinin bu seçimdən qarışıq dil dizaynları üçün və ya HDL Analitikinin göstərilməsi və sxematik LdOebugging üçün faktiki yüksək səviyyəli obyekt olmayan modulu təyin etmək istədiyiniz zaman istifadə edə bilərsiniz. views. 2. İstifadəçi tərəfindən müəyyən edilmiş dövlət maşınının kodlaşdırılması üçün aşağıdakıları edin:
İstifadə etmək istədiyiniz kodlaşdırma növünü göstərin.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Məntiq sintezinin həyata keçirilməsi variantlarının qurulması Fəsil 4: Məntiq sintezi layihəsinin qurulması
FSM kompilyatorunu söndürün.
Siz dizaynı sintez etdiyiniz zaman proqram dövlət maşınlarını kodlaşdırmaq üçün burada təyin etdiyiniz kompilyator direktivlərindən istifadə edir və kompilyator direktivlərini ləğv edən FSM kompilyatorunu işlətmir. Alternativ olaraq, 308-ci səhifədə VHDL-də Dövlət Maşınlarının Müəyyən edilməsi bölməsində təsvir olunduğu kimi syn_encoding atributu ilə vəziyyət maşınlarını təyin edə bilərsiniz.
3. Mənbə kodundan generikləri çıxarmaq üçün bunu edin:
Ümumi sabitləri çıxarın klikləyin. Varsayılanı ləğv etmək üçün ümumi üçün yeni dəyər daxil edin.
Proqram təminatı yalnız cari tətbiq üçün yeni dəyərdən istifadə edir. Nəzərə alın ki, qarışıq dil dizaynınız varsa, generikləri çıxara bilməzsiniz.

4. Tristatları proses/blok sərhədləri boyunca itələmək üçün Push Tristates funksiyasının aktiv olduğunu yoxlayın. Təfərrüatlar üçün Referans Təlimatında 212-ci səhifədə Push Tristates Seçiminə baxın.
5. Synthesis_on və synthesis_off direktivlərinin şərhini təyin edin:
Kompilyatorun synthesis_on və synthesis_off direktivlərini şərh etməsi üçün
translate_on/translate_off kimi, Translate On/Off kimi həyata keçirilən Sintezi Yandır/Söndürmə seçimini aktivləşdirin.
synthesis_on və synthesis_off direktivlərinə məhəl qoymamaq üçün əmin olun
bu seçim yoxlanılmayıb. Ətraflı məlumat üçün İstinad Təlimatında translate_off/translate_on səhifə 226-a baxın.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Atributların və Direktivlərin dəqiqləşdirilməsi

6. Lazım olduqda digər həyata keçirmə seçimlərini təyin edin (seçimlərin siyahısı üçün Məntiq Sintezinin İcra Seçimlərinin qurulması, səhifə 75-ə baxın). OK düyməsini basın.
Dizaynı sintez etdiyiniz zaman proqram təyin etdiyiniz seçimlərdən istifadə edərək dizaynı tərtib edir və xəritələşdirir.

Atributların və Direktivlərin dəqiqləşdirilməsi

Atributlar və direktivlər dizaynınızın təhlili, optimallaşdırılması və xəritələşdirilməsinə nəzarət etmək üçün dizayn obyektlərinə təyin etdiyiniz spesifikasiyalardır.
Atributlar xəritələşdirmə optimallaşdırmalarına və direktivlər tərtibçinin optimallaşdırılmasına nəzarət edir. Bu fərqə görə mənbə kodunda direktivləri təyin etməlisiniz. Bu cədvəl atribut və direktiv spesifikasiyaları yaratmaq üçün mövcud olan metodları təsvir edir:

VHDL Verilog SCOPE Redaktor Məhdudiyyətləri File

Atributlar Bəli Bəli Bəli Bəli

Direktivlər Bəli Bəli Xeyr Xeyr

SCOPE redaktorunda atributları və ya məhdudiyyətləri təyin etmək daha yaxşıdır file, çünki əvvəlcə dizaynı yenidən tərtib etməli deyilsiniz. Direktivlər üçün onların qüvvəyə minməsi üçün dizaynı tərtib etməlisiniz.
SCOPE/məhdudiyyətlər varsa file və HDL mənbə kodu dizayn üçün müəyyən edilir, ziddiyyətlər olduqda məhdudiyyətlər üstünlük təşkil edir.
Daha ətraflı məlumat üçün aşağıdakılara müraciət edin:
· VHDL-də Atributların və Direktivlərin Belirlenmesi, səhifə 91 · Verilog-da Atributların və Direktivlərin Dəqiqləşdirilməsi, səhifə 92 · SCOPE Redaktorunda Atributların Müəyyənləşdirilməsi, səhifə 93 · Məhdudiyyətlərdə Atributların Belirlenmesi File, səhifə 97-də

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Atributların və Direktivlərin dəqiqləşdirilməsi

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

VHDL-də Atributların və Direktivlərin dəqiqləşdirilməsi
Obyektlərə atributlar əlavə etmək üçün, səhifə 90-da verilmiş Atributların və Direktivlərin müəyyən edilməsində sadalanan digər üsullardan istifadə edə bilərsiniz. Bununla belə, siz direktivləri yalnız mənbə kodunda təyin edə bilərsiniz. VHDL-də atributları və direktivləri təyin etməyin iki yolu var:
· Əvvəlcədən təyin edilmiş atributlar paketindən istifadə etməklə
· Atributun hər istifadə edildiyi zaman elan edilməsi
VHDL atributunun sintaksisinin təfərrüatları üçün İstinad Təlimatında VHDL Atribut və Direktiv Sintaksis, səhifə 561-ə baxın.

Əvvəlcədən təyin edilmiş VHDL Atributlar Paketindən istifadə
AdvantagƏvvəlcədən təyin edilmiş paketdən istifadə etmək odur ki, siz hər dəfə mənbə koduna daxil etdiyiniz zaman atributları və direktivləri yenidən müəyyən etməkdən çəkinirsiniz. Dezavantajtage, mənbə kodunuzun daha az portativ olmasıdır. Atributlar paketi installDirectory/lib/vhd/synattr.vhd-də yerləşir.
1. Proqram kitabxanasına daxil edilmiş əvvəlcədən təyin edilmiş atributlar paketindən istifadə etmək üçün sintaksisə bu sətirləri əlavə edin:
kitabxananı sinxronlaşdırmaq; synplify.attributes.all istifadə edin;
2. Dizayn vahidi elanından sonra istədiyiniz atribut və ya direktivi əlavə edin.
bəyannamələr; obyektAdının atribut_adı: objectType dəyərdir;
məsələnample:
entity simpledff portdur (q: bit_vektoru (7-dən 0-a qədər); d : bit_vektorunda (7-dən 0-a qədər); clk : bitlə);
atribut syn_noclockbuf of clk : siqnal doğrudur;
Sintaksis konvensiyalarının təfərrüatları üçün İstinad Təlimatında VHDL Atribut və Direktiv Sintaksis, səhifə 561-ə baxın.
3. Mənbə əlavə edin file layihəyə.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Atributların və Direktivlərin dəqiqləşdirilməsi

VHDL Atributlarının və Direktivlərinin elan edilməsi
Əgər siz atributlar paketindən istifadə etmirsinizsə, hər dəfə onları mənbə koduna daxil edəndə atributları yenidən müəyyənləşdirməlisiniz.
1. Hər dəfə atribut və ya direktivdən istifadə etdiyiniz zaman onu aşağıdakı sintaksisdən istifadə edərək dizayn vahidi bəyannamələrindən dərhal sonra təyin edin:
dizayn_vahidi bəyannaməsi ; atribut attributeName: dataType; obyektin atributunun adı: obyektin növü dəyərdir;
məsələnample:
entity simpledff portdur (q: bit_vektoru (7-dən 0-a qədər); d : bit_vektorunda (7-dən 0-a qədər); clk : bitlə);
atribut syn_noclockbuf : boolean; clk atributunun syn_noclockbuf :siqnal doğrudur;
2. Mənbə əlavə edin file layihəyə.

Verilog-da Atributların və Direktivlərin Dəqiqləşdirilməsi
Atributların və Direktivlərin Müəyyənləşdirilməsi, səhifə 90-da təsvir olunduğu kimi obyektlərə atributlar əlavə etmək üçün başqa üsullardan istifadə edə bilərsiniz. Bununla belə, siz direktivləri yalnız mənbə kodunda təyin edə bilərsiniz.
Verilog-da əvvəlcədən təyin edilmiş sintez atributları və direktivləri yoxdur, ona görə də siz onları şərh kimi əlavə etməlisiniz. Atribut və ya direktiv addan əvvəl sintez açar sözü gəlir. Verilog files hərflərə həssasdır, buna görə də atributlar və direktivlər sintaksis təsvirlərində göstərildiyi kimi göstərilməlidir. Sintaksis təfərrüatları üçün İstinad Təlimatında Verilog Atribut və Direktiv Sintaksis, səhifə 363-ə baxın.
1. Verilog-da atribut və ya direktiv əlavə etmək üçün birbaşa dizayn obyektindən sonra Verilog xətti və ya blok şərhi (C-stil) sintaksisindən istifadə edin. Blok şərhləri, əgər varsa, nöqtəli vergüldən əvvəl olmalıdır.
LO

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Atributların və Direktivlərin dəqiqləşdirilməsi

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Verilog Blok Şərh Sintaksisi
/* sintez atributunun adı = dəyər */ /* sintez kataloqunun adı = dəyər */

Verilog Xətti Şərh Sintaksisi
// sintez atributunun adı = dəyər // sintez kataloqunun adı = dəyər

Sintaksis qaydalarının təfərrüatları üçün İstinad Təlimatında Verilog Atributuna və Direktiv Sintaksis, səhifə 363-ə baxın. Aşağıdakılar keçmişdiramples:
modul fifo(çıxış, daxil) /* sintez syn_hier = “sərt” */;
2. Eyni obyektə bir neçə atribut və ya direktiv əlavə etmək üçün atributları boşluqlarla ayırın, lakin sintez açar sözünü təkrarlamayın. Vergül istifadə etməyin. məsələnample:
hal vəziyyəti /* sintez full_case parallel_case */;
3. Əgər birdən çox registr bir Verilog reg bəyanatından istifadə edilməklə müəyyən edilirsə və onlara atribut tətbiq edilirsə, o zaman sintez proqramı yalnız reg bəyanatında ən son elan edilmiş reyestri tətbiq edir. məsələnample:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintez syn_preserve=1 */;
syn_preserve atributu yalnız q_d üçün tətbiq edilir. Bu sintez alətləri üçün gözlənilən davranışdır. Bu atributu bütün registrlərə tətbiq etmək üçün siz hər bir registr üçün ayrıca Verilog reg bəyanatından istifadə etməli və atributu tətbiq etməlisiniz.

SCOPE redaktorundan istifadə edərək atributların müəyyən edilməsi
SCOPE pəncərəsi istənilən atribut əlavə etmək üçün istifadəsi asan interfeys təqdim edir. Direktivləri əlavə etmək üçün istifadə edə bilməzsiniz, çünki onlar mənbəyə əlavə edilməlidir files. (VHDL-də Atributların və Direktivlərin müəyyən edilməsi, səhifə 91 və ya Verilog-da Atributların və Direktivlərin Müəyyənləşdirilməsi, səhifə 92-ə baxın). Aşağıdakı prosedur birbaşa SCOPE pəncərəsində atributun necə əlavə olunacağını göstərir.
1. Tərtib edilmiş dizaynla başlayın və SCOPE pəncərəsini açın. Mövcud məhdudiyyətə atributları əlavə etmək üçün file, mövcud üzərinə klikləməklə SCOPE pəncərəsini açın file Layihədə view. Atributları yenisinə əlavə etmək üçün file, SCOPE ikonasına klikləyin və SCOPE pəncərəsini açmaq üçün Initialize klikləyin.
2. SCOPE pəncərəsinin altındakı Atributlar sekmesine klikləyin.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Atributların və Direktivlərin dəqiqləşdirilməsi

Siz ya əvvəlcə obyekti (addım 3) və ya əvvəlcə atributu (addım 4) seçə bilərsiniz.

3. Obyekti təyin etmək üçün Obyekt sütununda aşağıdakılardan birini yerinə yetirin. Əgər siz artıq atribut göstərmisinizsə, Obyekt sütununda həmin atribut üçün yalnız etibarlı obyekt seçimləri göstərilir.
Obyekt Filtri sütununda obyektin növünü seçin və sonra seçin
Obyekt sütunundakı seçimlər siyahısından obyekt. Bu, düzgün sintaksislə uyğun olan obyekti göstərdiyinizə əmin olmağın ən yaxşı yoludur.

LO
Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Atributların və Direktivlərin dəqiqləşdirilməsi

Fəsil 4: Məntiq Sintezi Layihəsinin qurulması

Atributu əlavə etmək istədiyiniz obyekti buradan dartın
RTL və ya Texnologiya views SCOPE pəncərəsindəki Obyekt sütununa. Bəzi atributlar üçün sürükləmək və buraxmaq düzgün obyekti seçməyə bilər. məsələnampƏgər siz syn_hier-i modulda və ya və ya qapı kimi obyektdə qurmaq istəyirsinizsə, onu view həmin modul üçün. Obyektin bu sintaksisi olacaq: Verilog-da v:moduleName və ya VHDL-də v:library.moduleName, burada çoxlu kitabxanalarınız ola bilər.
Obyekt sütununda obyektin adını yazın. Əgər bilmirsənsə
ad üçün Tap əmrindən və ya Obyekt Filtri sütunundan istifadə edin. Lazım olan yerə obyekt üçün uyğun prefiksi yazdığınızdan əmin olun. məsələnample, a-da bir atribut təyin etmək view, modul və ya obyekt adına v: prefiksini əlavə etməlisiniz. VHDL üçün modulun adı ilə yanaşı kitabxananı da təyin etməli ola bilərsiniz.
4. Əgər siz əvvəlcə obyekti göstərmisinizsə, indi atributu təyin edə bilərsiniz. Siyahı yalnız seçdiyiniz obyekt növü üçün etibarlı atributları göstərir. Atribut sütununda siçan düyməsini basıb tutaraq və siyahıdan atribut seçərək atributu təyin edin.

Əvvəlcə obyekti seçmisinizsə, mövcud seçimlər seçilmiş obyekt və istifadə etdiyiniz texnologiya ilə müəyyən edilir. Əvvəlcə atributu seçmisinizsə, mövcud seçimlər texnologiya ilə müəyyən edilir.
Siz atribut seçdiyiniz zaman SCOPE pəncərəsi sizə həmin atribut üçün daxil etməli olduğunuz dəyərin növünü bildirir və atributun qısa təsvirini təqdim edir. Əvvəlcə atributu seçmisinizsə, geri qayıdıb obyekti göstərdiyinizə əmin olun.
5. Dəyəri doldurun. Dəyər sütununda siçan düyməsini basıb saxlayın və siyahıdan seçin. Siz həmçinin dəyər daxil edə bilərsiniz.

Synplify Pro for Microsemi Edition İstifadəçi Təlimatı, Oktyabr 2014

Fəsil 4: Məntiq Sisteminin qurulması

Sənədlər / Resurslar

Microsemi Edition üçün SYnOPSYS FPGA Synthesis Synplify Pro [pdf] İstifadəçi təlimatı
Microsemi Edition üçün FPGA Synthesis Synplify Pro, Microsemi Edition üçün Synthesis Synplify Pro, Microsemi Edition üçün Synplify Pro, Microsemi Edition üçün Pro, Microsemi Edition, Edition

İstinadlar

İstifadəçi təlimatı

Microsemi Edition İstifadəçi Təlimatı üçün SYnOPSYS FPGA Synthesis Synplify Pro

Microsemi Edition üçün FPGA Synthesis Synplify Pro

Spesifikasiyalar

Məhsul haqqında məlumat

Məhsuldan İstifadə Təlimatları

Fəsil 1: Giriş

Sənədin əhatə dairəsi

Başlanır

İstifadəçi interfeysi bitdiview

Fəsil 2: FPGA sintezinin dizayn axınları

Fəsil 3: Girişin hazırlanması

Tez-tez verilən suallar

S: Sənədlərin surətlərini çıxara bilərəmmi?

S: Proqram təminatını necə işə sala bilərəm?

S: Bu istifadəçi təlimatı üçün nəzərdə tutulan auditoriya nədir?

Sənədlər / Resurslar

İstinadlar

Şərh buraxın

Cavabı ləğv edin