SYnOPSYS FPGA Synthesis Synplify Pro za Microsemi Edition Korisnički priručnik

Synopsys FPGA Synthesis – Synplify Pro za Microsemi Edition
je sveobuhvatan alat za implementaciju FPGA s različitim
značajke dizajnirane za pomoć korisnicima u logičkoj sintezi i dizajnu
teče.

Upute za uporabu proizvoda

Poglavlje 1: Uvod

Ovo poglavlje daje pregledview Synopsys FPGA i
Proizvodi za izradu prototipova, alati za implementaciju FPGA i Synopsys FPGA
Značajke alata.

Opseg dokumenta

Komplet dokumenata uključuje informacije o značajkama proizvoda
a namijenjen je korisnicima zainteresiranim za FPGA sintezu i dizajn
teče.

Početak rada

Kako biste počeli koristiti softver, pokrenite ga slijedeći priloženo
upute i potražite pomoć u korisničkom priručniku.

Korisničko sučelje je završenoview

Upoznajte se s korisničkim sučeljem kako biste učinkovito
kretati se kroz značajke softvera.

Poglavlje 2: Tokovi dizajna FPGA sinteze

Ovo poglavlje detaljno opisuje tijek dizajna logičke sinteze za FPGA
sinteza.

Poglavlje 3: Priprema unosa

Naučite kako koristiti Mixed Language Source Files i inkrementalni
Kompajler za učinkovitu pripremu ulaza.

Bilješka: Budite svjesni svih povezanih ograničenja
uz korištenje inkrementalnog prevoditelja.

FAQ

P: Mogu li napraviti kopije dokumentacije?

O: Da, licencni ugovor dopušta izradu kopija za internu upotrebu
koristiti samo uz pravilno navođenje.

P: Kako mogu pokrenuti softver?

O: Pogledajte odjeljak "Početak rada" u 1. poglavlju
korisnički priručnik za detaljne upute o pokretanju softvera.

P: Koja je publika namijenjena ovom korisničkom priručniku?

O: Korisnički priručnik je namijenjen osobama koje zanima FPGA
tokovi sinteze i dizajna.

View Fullscreen

Synopsys FPGA sinteza
Synplify Pro za Microsemi Edition
Upute za korištenje
listopada 2014

Obavijest o autorskim pravima i informacije o vlasništvu
Autorska prava © 2014 Synopsys, Inc. Sva prava pridržana. Ovaj softver i dokumentacija sadrže povjerljive i vlasničke informacije koje su vlasništvo tvrtke Synopsys, Inc. Softver i dokumentacija dostavljeni su prema licencnom ugovoru i smiju se koristiti ili kopirati samo u skladu s uvjetima licencnog ugovora. Nijedan dio softvera i dokumentacije ne smije se reproducirati, prenositi ili prevoditi, u bilo kojem obliku ili na bilo koji način, elektronički, mehanički, ručno, optički ili na neki drugi način, bez prethodnog pisanog dopuštenja Synopsys, Inc., ili kako je izričito navedeno u licencnom ugovoru.
Pravo na kopiranje dokumentacije
Licencni ugovor sa Synopsysom dopušta korisniku licence izradu kopija dokumentacije samo za svoju internu upotrebu.
Svaka kopija će uključivati sva autorska prava, zaštitne znakove, oznake usluga i obavijesti o pravima vlasništva, ako ih ima. Vlasnik licence mora dodijeliti redne brojeve svim kopijama. Ove kopije će sadržavati sljedeću legendu na naslovnoj stranici:
"Ovaj dokument je umnožen uz dopuštenje Synopsys, Inc., za isključivu upotrebu _______________________________________ i njegovih zaposlenika. Ovo je primjerak broj __________."
Izjava o kontroli odredišta
Svi tehnički podaci sadržani u ovoj publikaciji podliježu zakonima o kontroli izvoza Sjedinjenih Američkih Država. Zabranjeno je otkrivanje državljanima drugih zemalja suprotno zakonima Sjedinjenih Država. Odgovornost je čitatelja da utvrdi primjenjive propise i da ih se pridržava.
LO

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Odricanje
SYNOPSYS, INC., I NJEGOVI DAVATELJI LICENCE NE DAJU NIKAKVA JAMSTVA BILO KOJE VRSTE, IZRIČITA ILI PODRAZUMIJEVANA, U VEZI SA OVIM MATERIJALOM, UKLJUČUJUĆI, ALI NE OGRANIČAVAJUĆI SE NA, PODRAZUMEVANA JAMSTVA PRODAJE I PRIKLADNOSTI ZA ODREĐENU SVRHU.
Registrirani zaštitni znakovi (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, logotip Synplicity, Synplify, Synplify Pro, okruženje za optimizaciju ograničenja sinteze, TetraMAX, UMRBus, VCS, Vera i YIELDirector registrirani su zaštitni znaci tvrtke Synopsys, Inc.
Zaštitni znakovi (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC i Worksheet Buffer zaštitni su znakovi tvrtke Synopsys, Inc.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Servisne oznake (sm)
MAP-in, SVP Café i TAP-in su oznake usluga Synopsys, Inc. SystemC je zaštitni znak Open SystemC Initiative i koristi se pod licencom. ARM i AMBA su registrirani zaštitni znaci ARM Limited. Sabre je registrirani zaštitni znak društva SabreMark Limited Partnership i koristi se pod licencom. Svi drugi nazivi proizvoda ili tvrtki mogu biti zaštitni znakovi njihovih vlasnika.
Tiskano u SAD listopad 2014

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Sadržaj

Poglavlje 1: Uvod
Synopsys FPGA i proizvodi za izradu prototipa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Alati za implementaciju FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Značajke alata Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Opseg dokumenta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Komplet dokumenata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publika . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Početak rada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Pokretanje softvera . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Dobivanje pomoći . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Korisničko sučelje je završenoview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Poglavlje 2: Tokovi dizajna FPGA sinteze
Tijek dizajna logičke sinteze. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Poglavlje 3: Priprema unosa
Postavljanje HDL izvora Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Stvaranje HDL izvora Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Korištenje uređivača pomoći za kontekst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Provjera HDL izvora Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Uređivanje HDL izvora Files ugrađenim uređivačem teksta. . . . . . . . . . . . . . . . . . . . 35 Postavljanje postavki prozora za uređivanje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Korištenje vanjskog uređivača teksta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Korištenje proširenja knjižnice za Verilog knjižnicu Files . . . . . . . . . . . . . . . . . . . . . . . 42
Korištenje mješovitog jezičnog izvora Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Korištenje inkrementalnog prevoditelja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Korištenje Structural Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Rad s ograničenjima Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Kada koristiti ograničenje Files preko izvornog koda. . . . . . . . . . . . . . . . . . . . . . . . 53 Korištenje uređivača teksta za ograničenja Files (Nasljeđe) . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl sintaksne smjernice za ograničenje Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Provjera ograničenja Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Poglavlje 4: Postavljanje projekta logičke sinteze
Postavljanje projekta Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Stvaranje projekta File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Otvaranje postojećeg projekta File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Izmjene u projektu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Postavljanje projekta View Postavke prikaza. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ažuriranje Verilog Include Paths u starijem projektu Files . . . . . . . . . . . . . . . . . . . . 65
Upravljanje projektom File Hijerarhija . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Stvaranje prilagođenih mapa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipuliranje prilagođenim mapama projekta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipuliranje običajima Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Postavljanje implementacija . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Rad s višestrukim implementacijama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Postavljanje mogućnosti implementacije logičke sinteze . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Postavljanje opcija uređaja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Postavljanje opcija optimizacije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Određivanje globalne frekvencije i ograničenja Files . . . . . . . . . . . . . . . . . . . . . . 80 Određivanje opcija rezultata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Određivanje izlaza vremenskog izvješća . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Postavljanje Verilog i VHDL opcija . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Specificiranje atributa i direktiva . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Specificiranje atributa i direktiva u VHDL-u . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Određivanje atributa i direktiva u Verilogu . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Određivanje atributa pomoću SCOPE Editora . . . . . . . . . . . . . . . . . . . . . . . . . 93 Specificiranje atributa u ograničenjima File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Traženje Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificiranje Files za pretraživanje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtriranje Files za pretraživanje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Pokretanje pretrage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 rezultata pretraživanja. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arhiviranje Files i projekti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arhiviranje projekta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 De-arhiviranje projekta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Kopiraj projekt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Poglavlje 5: Određivanje ograničenja
Korištenje SCOPE Editora. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Stvaranje ograničenja u SCOPE Editoru . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Stvaranje ograničenja pomoću naredbe FDC Template . . . . . . . . . . . . . . . . 116
Određivanje ograničenja SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Unos i uređivanje ograničenja opsega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Postavljanje ograničenja sata i putanje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definiranje ulaznih i izlaznih ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Određivanje standardnih tipova I/O jastučića . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Korištenje TCL-a View of SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Smjernice za unos i uređivanje ograničenja . . . . . . . . . . . . . . . . . . . . . . . . 127
Određivanje vremenskih iznimaka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definiranje točaka od/do/prolaza za vremenske iznimke . . . . . . . . . . . . . . . . . 130 Definiranje višecikličnih staza . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definiranje lažnih staza. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Traženje objekata pomoću Tcl pronađi i proširi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Određivanje obrazaca pretraživanja za Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Pročišćavanje Tcl Nađi rezultate s -filterom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Korištenje naredbe Tcl Find za definiranje kolekcija . . . . . . . . . . . . . . . . . . . . . 138 Korištenje naredbe Tcl expand za definiranje kolekcija . . . . . . . . . . . . . . . . . . 140 Provjera Tcl pronađi i proširi rezultate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Korištenje Tcl pronađi i proširi u skupnom načinu rada . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Korištenje zbirki. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Usporedba metoda definiranja zbirki . . . . . . . . . . . . . . . . . . . . . . . 144 Stvaranje i korištenje SCOPE zbirki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Stvaranje kolekcija pomoću Tcl naredbi . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing i manipuliranje zbirkama s Tcl naredbama. . . . . . . . . . . . . . . 150
Pretvaranje SDC u FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Korištenje uređivača SCOPE (naslijeđe) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Unos i uređivanje SCOPE ograničenja (naslijeđe) . . . . . . . . . . . . . . . . . . . . . 157 Određivanje SCOPE vremenskih ograničenja (naslijeđeno) . . . . . . . . . . . . . . . . . . . . . . . 159 Unos zadanih ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Postavljanje ograničenja sata i putanje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definiranje satova . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definiranje ulaznih i izlaznih ograničenja (naslijeđe) . . . . . . . . . . . . . . . . . . . . . . . 169 Definiranje lažnih putova (naslijeđe) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 6: Sintetiziranje i analiza rezultata
Sintetiziranje vašeg dizajna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Pokretanje logičke sinteze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Korištenje ažurirane provjere za upravljanje poslovima . . . . . . . . . . . . . . . . . . . . . . 174
Dnevnik provjere File Rezultati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing i rad s zapisnikom File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Brzi pristup određenim izvješćima . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Pristup rezultatima na daljinu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Analiza rezultata pomoću zapisnika File Izvješća . . . . . . . . . . . . . . . . . . . . . . . . . 189 Korištenje prozora za gledanje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Provjera korištenja resursa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Rukovanje porukama. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Provjera rezultata u poruci Viewovaj . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtriranje poruka u poruci Viewovaj . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtriranje poruka iz naredbenog retka . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatizirano filtriranje poruka pomoću Tcl skripte . . . . . . . . . . . . . . . . . . . . . . . . 198 Dnevnik File Kontrole poruka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Upozorenja o rukovanju . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Korištenje Nastavi u slučaju pogreške. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Korištenje Nastavka pri pogrešci za Sintezu točke kompilacije . . . . . . . . . . . . . . . . . . . 203
Poglavlje 7: Analiza s HDL Analyst i FSM Viewer
Rad u shemi Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Razlikovanje između HDL analitičara Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Otvaranje Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Svojstva objekta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Odabir objekata u RTL/tehnologiji Views . . . . . . . . . . . . . . . . . . . . . . . 215 Rad s višelistnim shemama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Kretanje između Views u shematskom prozoru. . . . . . . . . . . . . . . . . . . . . . . 218 Shema postavljanja View Postavke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Upravljanje Windowsima . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Istraživanje hijerarhije dizajna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Kretanje kroz hijerarhiju dizajna s hijerarhijskim preglednikom . . . . . . . . . . . . . . . . 222 Istraživanje hijerarhije objekata guranjem/iskakanjem . . . . . . . . . . . . . . . . . . . . . . . 223 Istraživanje hijerarhije objekata transparentnih instanci . . . . . . . . . . . . . . . . . . . 228
Pronalaženje predmeta. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Pregledavanje za pronalaženje objekata u HDL Analystu Views . . . . . . . . . . . . . . . . . . . . . . . 230 Korištenje Finda za hijerarhijska i ograničena pretraživanja . . . . . . . . . . . . . . . . . . . . 232 Korištenje zamjenskih znakova s naredbom Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Kombinacija traženja s filtriranjem za pročišćavanje pretraživanja. . . . . . . . . . . . . . . . . . . . . . 240 Korištenje Find za pretraživanje izlazne liste mreža . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Crossprobing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing unutar RTL/tehnologije View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing iz RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Unakrsno ispitivanje iz prozora uređivača teksta . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Unakrsno ispitivanje iz prozora Tcl skripte . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing iz FSM-a Viewovaj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analiza s alatom HDL Analyst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewprojektiranje hijerarhije i konteksta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Sheme filtriranja. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Proširenje Pin i mrežne logike . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Širenje i Viewing Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Ravnanje shematske hijerarhije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimiziranje upotrebe memorije tijekom analize dizajna. . . . . . . . . . . . . . . . . . . 267
Korištenje FSM-a Viewovaj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Poglavlje 8: Analiza vremena
Analiza vremena u shemi Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewinformacije o vremenu. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Označavanje informacija o vremenu u shemi Views . . . . . . . . . . . . . . . . . . 275 Analiza stabala sata u RTL-u View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing kritičnih putova. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Rukovanje negativnim slackom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generiranje prilagođenih vremenskih izvješća sa STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Korištenje ograničenja dizajna analize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenariji za korištenje ograničenja dizajna analize . . . . . . . . . . . . . . . . . . . . . . 285 Stvaranje ADC-a File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Ispravna uporaba naziva objekata u adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Korištenje automatskih ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Rezultati automatskih ograničenja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Poglavlje 9: Zaključivanje objekata visoke razine
Definiranje crnih kutija za sintezu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciranje crnih kutija i I/O-a u Verilogu . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciranje crnih kutija i I/O-a u VHDL-u . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Dodavanje vremenskih ograničenja crne kutije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Dodavanje ostalih atributa crne kutije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Definiranje strojeva stanja za sintezu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definiranje automata stanja u Verilogu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definiranje automata stanja u VHDL-u . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Određivanje FSM-ova s atributima i direktivama . . . . . . . . . . . . . . . . . . . . . . . . 309
Određivanje sigurnih FSM-ova. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatsko zaključivanje RAM-a. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blokiraj RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM atributi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Zaključivanje blok RAM-a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inicijalizacija RAM-ova. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicijalizacija RAM-ova u Verilogu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicijalizacija RAM-ova u VHDL-u . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Poglavlje 10: Određivanje optimizacija na razini dizajna
Savjeti za optimizaciju. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Opći savjeti za optimizaciju . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimiziranje za područje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimiziranje za mjerenje vremena. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Određivanje vremena . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Kontroliranje ponovnog određivanja vremena . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Rezoniranje Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Izvješće o remetriji . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kako funkcionira ponovno određivanje vremena. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Očuvanje objekata od optimizacije. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Korištenje syn_keepa za očuvanje ili replikaciju . . . . . . . . . . . . . . . . . . . . . . . 343 Kontrola izravnavanja hijerarhije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Očuvanje hijerarhije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimiziranje Fanouta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Postavljanje ograničenja ventilatora . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Kontroliranje međuspremnika i replikacije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Dijeljenje resursa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Umetanje I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimiziranje strojeva stanja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Odlučivanje kada optimizirati automate stanja . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Pokretanje FSM prevodioca LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Pokretanje FSM Explorera . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Umetanje sondi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Određivanje sondi u izvornom kodu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Interaktivno dodavanje atributa sonde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Poglavlje 11: Rad s točkama kompajliranja
Kompilirajte osnove bodova. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages of Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Bodovi ručnog sastavljanja. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Točke ugniježđene kompilacije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Tipovi kompilacijskih točaka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Kompajlirajte osnove sinteze točaka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Ograničenje točke kompilacije Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Logički modeli sučelja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Vrijeme sučelja za točke kompajliranja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompajlirajte sintezu točaka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Inkrementalna sinteza točke kompilacije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Napredna napomena vremenskih ograničenja točke kompajliranja . . . . . . . . . . . . . . . . 384
Sintetiziranje kompilacijskih točaka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Ručni tok kompajliranja. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Stvaranje ograničenja najviše razine File za kompilacijske bodove. . . . . . . . . . . . . . . . 388 Definiranje točaka ručnog kompajliranja. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Postavljanje ograničenja na razini točke kompajliranja . . . . . . . . . . . . . . . . . . . . . . . . 391 Analiza rezultata Compile Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Korištenje kompilacijskih točaka s drugim značajkama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kombiniranje kompilacijskih točaka s višestrukom obradom . . . . . . . . . . . . . . . . . . . . . . . 396
Resintetiziranje postupno. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Inkrementalna ponovna sintetizacija kompilacijskih točaka . . . . . . . . . . . . . . . . . . . . . . . . . 397
Poglavlje 12: Rad s IP unosom
Generiranje IP-a sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Određivanje FIFO-ova sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Određivanje RAM-ova sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Određivanje RAM-ova s omogućenim bajtovima sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Određivanje ROM-ova sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Određivanje zbrajatelja/oduzimača sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Određivanje brojača sa SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP tijek enkripcije. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Gotovoview Synopsys FPGA IP protoka. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Šifriranje i dešifriranje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Rad s šifriranim IP-om. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Šifriranje vašeg IP-a. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Šifriranje IP-a sa skriptom encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Šifriranje IP-a s encryptIP skriptom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Određivanje metode ispisa skripte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Priprema IP paketa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Korištenje Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Korištenje Hyper Sourcea za izradu prototipa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Korištenje Hyper Source za IP dizajne. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Provlačenje signala kroz hijerarhiju dizajna IP-a. . . . . . . . . . . . . . . 461
Poglavlje 13: Optimiziranje procesa za produktivnost
Korištenje skupnog načina rada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Pokretanje skupnog načina rada na projektu File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Pokretanje skupnog načina s Tcl skriptom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Licence čekanja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Rad s Tcl skriptama i naredbama . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Korištenje Tcl naredbi i skripti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generiranje skripte posla . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Postavljanje broja paralelnih poslova . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Stvaranje Tcl sintezne skripte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Korištenje Tcl varijabli za isprobavanje različitih frekvencija takta . . . . . . . . . . . . . . . . . . 476 Korištenje Tcl varijabli za isprobavanje nekoliko ciljnih tehnologija . . . . . . . . . . . . . . . . . 478 Pokretanje sinteze odozdo prema gore sa skriptom . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatiziranje tokova sa synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Poglavlje 14: Korištenje višestruke obrade
Multiprocesiranje s točkama kompajliranja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Postavljanje maksimalnog broja paralelnih poslova . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Korištenje licence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Poglavlje 15: Optimiziranje za Microsemi dizajne
Optimiziranje Microsemi dizajna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Korištenje unaprijed definiranih Microsemi crnih kutija . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Korištenje Smartgen makronaredbi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Rad s Radhardovim dizajnom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Određivanje syn_radhardlevel u izvornom kodu . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Poglavlje 16: Rad s izlazom sinteze
Prosljeđivanje informacija P&R alatima . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Određivanje lokacija pribadača . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Određivanje lokacija za Microsemi priključke sabirnice . . . . . . . . . . . . . . . . . . . . . . . . . 495 Određivanje položaja makroa i registra . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generiranje izlaza specifičnog za dobavljača . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Ciljanje izlaza prema vašem dobavljaču . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Prilagodba formata Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Poglavlje 17: Izvođenje operacija nakon sinteze
Automatsko pokretanje P&R nakon sinteze. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Rad s alatima za prepoznavanje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Pokretanje iz alata Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Rješavanje problema s pokretanjem Identifyja. . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Korištenje alata za prepoznavanje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Korištenje kompilacijskih točaka s alatom za identifikaciju . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulacija s VCS alatom. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

POGLAVLJE 1
Uvod
Ovaj uvod u softver Synplify Pro® opisuje sljedeće:
· Synopsys FPGA i proizvodi za izradu prototipova, na stranici 16 · Opseg dokumenta, na stranici 21 · Početak rada, na stranici 22 · Korisničko sučelje prekoview, na stranici 24

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 1: Uvod

Synopsys FPGA i proizvodi za izradu prototipova

Synopsys FPGA i proizvodi za izradu prototipova
Sljedeća slika prikazuje obitelj proizvoda Synopsys FPGA i Prototyping.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Synopsys FPGA i proizvodi za izradu prototipova

Poglavlje 1: Uvod

Alati za implementaciju FPGA
Proizvodi Synplify Pro i Synplify Premier su alati za RTL sintezu posebno dizajnirani za FPGA (polje programabilni nizovi vrata) i CPLD (složeni programabilni logički uređaji).

Synplify Pro softver za sintezu
Softver za sintezu FPGA Synplify Pro je de facto industrijski standard za proizvodnju visokoučinkovitih, isplativih FPGA dizajna. Njegov jedinstveni
Behavior Extracting Synthesis Technology® (BEST) algoritmi, izvode
optimizacije visoke razine prije sintetiziranja RTL koda u određenu FPGA logiku. Ovaj pristup omogućuje vrhunske optimizacije preko FPGA, brzo vrijeme rada i sposobnost rukovanja vrlo velikim dizajnom. Softver Synplify Pro podržava najnovije jezične konstrukcije VHDL i Verilog uključujući SystemVerilog i VHDL 2008. Alat je tehnološki neovisan što omogućuje brzo i jednostavno preusmjeravanje između FPGA uređaja i dobavljača iz jednog dizajnerskog projekta.

Synplify Premier softver za sintezu
Funkcionalnost Synplify Premier je nadskup alata Synplify Pro, pružajući ultimativnu FPGA implementaciju i okruženje za otklanjanje pogrešaka. Uključuje sveobuhvatan paket alata i tehnologija za napredne FPGA dizajnere, a također služi kao motor za sintezu za ASIC prototipove koji ciljaju pojedinačne prototipove temeljene na FPGA.
Synplify Premier proizvod nudi i FPGA dizajnere i ASIC prototipere koji ciljaju pojedinačne FPGA s najučinkovitijom metodom implementacije dizajna i otklanjanja pogrešaka. Što se tiče implementacije dizajna, uključuje funkcionalnost za vremensko zatvaranje, logičku provjeru, IP korištenje, ASIC kompatibilnost i DSP implementaciju, kao i usku integraciju s pozadinskim alatima dobavljača FPGA. Što se tiče ispravljanja pogrešaka, pruža verifikaciju FPGA unutar sustava što dramatično ubrzava proces ispravljanja pogrešaka, a također uključuje brzu i inkrementalnu metodu za pronalaženje nedostižnih dizajnerskih problema.

Značajke Synopsys FPGA alata
Ova tablica razlikuje glavne funkcije u Synplify Pro, Synplify, Synplify Premier i Synplify Premier s proizvodima Design Planner.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 1: Uvod

Synopsys FPGA i proizvodi za izradu prototipova

Synplify Synplify Pro

Performanse

Sinteza ekstrakcije ponašanja

Technology® (BESTTM)

Core/IP generiran od strane dobavljača

Podrška (određene tehnologije)

FSM prevodilac

FSM Explorer

Gated Clock Conversion

Registrirajte cjevovod

Registrirajte ponovno vrijeme

SCOPE® unos ograničenja

Značajke visoke pouzdanosti

Integrirano mjesto i ruta

Analiza

HDL Analyst®

Opcija

Vremenski analizator

Od točke do točke

FSM Viewer

Crossprobing

Stvaranje točke sonde

Identify® instrumentar

Identificirajte program za otklanjanje pogrešaka

Analiza snage (SAIF)

Fizički dizajn

Plan dizajna File

Logička dodjela regijama

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Synopsys FPGA i proizvodi za izradu prototipova

Poglavlje 1: Uvod

Procjena područja i kapaciteta regije Dodjela pinova Fizičke optimizacije Fizička sinteza Fizički analitičar Synopsys DesignWare® Foundation Library Runtime Hijerarhijski dizajn Poboljšana optimizacija Brza sinteza Multiprocessing Kompajliranje pri pogrešci Timski dizajn Dizajn mješovitih jezika Kompajliranje točaka Hijerarhijski dizajn True Batch Mode (samo plutajuće licence) GUI Batch Mode (floating licence) Batch Mode P&R Back-komentacija službene verifikacije P&R podataka

Synplify Synplify Pro

xxxx

–

Prepoznajte integraciju

ograničeno

Synplify Premier
xxx
xxxxx
xxxx
x
x Način logičke sinteze x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Način logičke sinteze
x

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 1: Uvod

Synopsys FPGA i proizvodi za izradu prototipova

Pozadinska napomena uređivača teksta P&R Data Design Environment View Watch Window Prozor s porukama Tcl Window Višestruke implementacije Podrška za tehnologiju dobavljača Značajke izrade prototipa Značajke vremena izvođenja Kompilirajte bodove Gated Clock Conversion Kompajlirajte pri pogrešci

Synplify Synplify Pro

Synplify Premier
xxxxx Odabrano
xxxx

Synplify Premier DP
x
xxxxx Odabrano
xxxx

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Opseg dokumenta

Poglavlje 1: Uvod

Opseg dokumenta
Sljedeće objašnjava opseg ovog dokumenta i namijenjenu publiku.

Skup dokumenata
Ovaj korisnički priručnik dio je skupa dokumenata koji uključuje referentni priručnik i vodič. Namijenjen je za korištenje s ostalim dokumentima u kompletu. Koncentrira se na opisivanje kako koristiti softver Synopsys FPGA za obavljanje tipičnih zadataka. To podrazumijeva sljedeće:
· Korisnički priručnik samo objašnjava opcije potrebne za obavljanje tipičnih zadataka
opisano u priručniku. Ne opisuje svaku dostupnu naredbu i opciju. Za potpune opise svih opcija naredbe i sintakse, pogledajte Korisničko sučeljeview poglavlje u Synopsys FPGA Synthesis Reference Manual.
· Korisnički priručnik sadrži informacije o zadacima. Za raščlambu
kako su informacije organizirane, pogledajte Dobivanje pomoći, na stranici 22.

Publika
Softverski alat Synplify Pro namijenjen je programerima FPGA sustava. Pretpostavlja se da ste upoznati sa sljedećim:
· Sinteza dizajna · RTL · FPGAs · Verilog/VHDL

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 1: Uvod

Početak rada

Početak rada
Ovaj vam odjeljak pokazuje kako započeti s Synopsys FPGA softverom za sintezu. Opisuje sljedeće teme, ali ne zamjenjuje informacije u uputama za instalaciju o licenciranju i instalaciji:
· Pokretanje softvera, na stranici 22 · Dobivanje pomoći, na stranici 22

Pokretanje softvera
1. Ako to već niste učinili, instalirajte softver za sintezu Synopsys FPGA prema uputama za instalaciju.
2. Pokrenite softver.
Ako radite na Windows platformi, odaberite
Programi->Synopsys->verzija proizvoda s gumba Start.
Ako radite na UNIX platformi, upišite odgovarajuće
naredba u naredbenom retku:
synplify_pro
· Naredba pokreće alat za sintezu i otvara prozor Projekt. Ako
ste već pokretali softver, prozor prikazuje prethodni projekt. Za više informacija o sučelju pogledajte Pregled korisničkog sučeljaview poglavlje Referentnog priručnika.

Dobivanje pomoći
Prije nego nazovete Synopsys podršku, pregledajte dokumentirane informacije. Informacijama možete pristupiti online iz izbornika Pomoć ili pogledati PDF verziju. Sljedeća tablica prikazuje kako su informacije organizirane.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Početak rada
Za pomoć s… Korištenjem značajki softvera Kako…
Informacije o protoku
Poruke o pogrešci Licenciranje Atributi i direktive Značajke sinteze Jezik i sintaksa Tcl sintaksa Naredbe Tcl sinteze Ažuriranja proizvoda

Poglavlje 1: Uvod
Pogledajte… Korisnički priručnik za Synopsys FPGA Synthesis, korisnički priručnik za Synopsys FPGA Synthesis, bilješke o aplikaciji za podršku web site Synopsys FPGA Synthesis User Guide, bilješke o podršci za aplikaciju web stranica Online pomoć (odaberite Help->Error Messages) Synopsys SolvNet Webstranica Synopsys FPGA Synthesis Referentni priručnik Synopsys FPGA Synthesis Referentni priručnik Synopsys FPGA Synthesis Referentni priručnik Online pomoć (odaberite Help->Tcl Help) Synopsys FPGA Synthesis Referentni priručnik Synopsys FPGA Synthesis Referentni priručnik (Web naredbe izbornika)

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 1: Uvod

Korisničko sučelje je završenoview

Korisničko sučelje je završenoview
Korisničko sučelje (UI) sastoji se od glavnog prozora koji se naziva Projekt view, te specijalizirani prozori ili views za različite zadatke. Za detalje o svakoj od značajki, pogledajte Poglavlje 2, Korisničko sučeljeview Referentnog priručnika Synopsys FPGA Synthesis.

Synplify Pro sučelje

Ploča s gumbima

Projekt alatnih traka view

Status

Rezultati provedbe view

Kartice za pristup views

Tcl Skripta/Prozor s porukama LO

Prozor za gledanje

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

POGLAVLJE 2
Tokovi dizajna FPGA sinteze
Ovo poglavlje opisuje tok dizajna logičke sinteze, na stranici 26.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 2: Tokovi dizajna FPGA sinteze

Tijek dizajna logičke sinteze

Synopsys FPGA alati sintetiziraju logiku tako što prvo sastavljaju RTL izvor u tehnološki neovisne logičke strukture, a zatim optimiziraju i preslikavaju logiku na resurse specifične za tehnologiju. Nakon logičke sinteze, alat generira popis mreža i ograničenja specifičan za dobavljača file koje možete koristiti kao unose za alat za postavljanje i rutu (P&R).
Sljedeća slika prikazuje faze i alate koji se koriste za logičku sintezu i neke od glavnih ulaza i izlaza. Za ovaj tok možete koristiti softver za sintezu Synplify Pro. Interaktivna vremenska analiza nije obavezna. Iako tijek pokazuje ograničenje dobavljača fileKao izravne ulaze za P&R alat, trebali biste ih dodati files projektu sinteze za mjerenje vremena crnih kutija.

Synopsys FPGA alat

RTL

RTL Kompilacija

FDC

Logička sinteza

Sintetizirani popis mreža Ograničenja sinteze Ograničenja dobavljača
Alat dobavljača
Mjesto i ruta

Postupak logičke sinteze

Za tijek dizajna s uputama korak po korak na temelju specifičnog dizajna

podataka, preuzmite vodič s webmjesto. Sljedeći koraci sažimaju

postupak za sintetiziranje dizajna, koji je također ilustriran u

brojka koja slijedi.

1. Izradite projekt.

2. Dodajte izvor files na projekt.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Tijek dizajna logičke sinteze

Poglavlje 2: Tokovi dizajna FPGA sinteze

3. Postavite atribute i ograničenja za dizajn.
4. Postavite opcije za implementaciju u dijaloškom okviru Implementation Options.
5. Pritisnite Pokreni za pokretanje logičke sinteze.
6. Analizirajte rezultate pomoću alata poput dnevnika file, shema HDL analitičara views, prozor poruka i prozor za praćenje.
Nakon što ste dovršili dizajn, možete koristiti izlaz files za pokretanje place-and-route s alatom dobavljača i implementaciju FPGA.
Sljedeća slika prikazuje glavne korake u tijeku:

Stvori projekt
Dodaj izvor Files
Postavite ograničenja
Postavite opcije
Pokrenite softver
Analizirajte rezultate Nema postignutih ciljeva?
Da Mjesto i ruta

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 2: Tokovi dizajna FPGA sinteze

Tijek dizajna logičke sinteze

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

POGLAVLJE 3
Priprema unosa
Kada sintetizirate dizajn, trebate postaviti dvije vrste files: HDL filekoji opisuju vaš dizajn i projekt files za upravljanje dizajnom. Ovo poglavlje opisuje postupke za njihovo postavljanje files i projekt. Pokriva sljedeće:
· Postavljanje HDL izvora Files, na stranici 30 · Korištenje mješovitog jezičnog izvora Files, na stranici 44 · Korištenje inkrementalnog prevoditelja, na stranici 49 · Korištenje Structural Verilog Flow, na stranici 51 · Rad s ograničenjima Files, na stranici 53

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

Postavljanje HDL izvora Files
Ovaj odjeljak opisuje kako postaviti svoj izvor files; projekt file postavljanje je opisano u Postavljanje projekta Files, na stranici 58. Izvor filemogu biti u Verilogu ili VHDL-u. Za informacije o strukturiranju files za sintezu, pogledajte Referentni priručnik. Ovaj odjeljak govori o sljedećim temama:
· Stvaranje HDL izvora Files, na stranici 30 · Korištenje uređivača pomoći za kontekst, na stranici 32 · Provjera HDL izvora Files, na stranici 34 · Uređivanje HDL izvora Files ugrađenim uređivačem teksta, na stranici 35 · Korištenje vanjskog uređivača teksta, na stranici 41 · Postavljanje postavki prozora za uređivanje, na stranici 39 · Korištenje proširenja biblioteke za biblioteku Verilog Files, na stranici 42

Stvaranje HDL izvora Files
Ovaj odjeljak opisuje kako koristiti ugrađeni uređivač teksta za stvaranje izvora files, ali ne ulazi u detalje o tome što je files sadrže. Za pojedinosti o tome što možete, a što ne možete uključiti, kao i informacije specifične za dobavljača, pogledajte Referentni priručnik. Ako već imate izvor files, možete koristiti uređivač teksta da provjerite sintaksu ili uredite file (pogledajte Provjera HDL izvora Files, na stranici 34 i Uređivanje HDL izvora Files ugrađenim uređivačem teksta, na stranici 35).
Za svoj izvor možete koristiti Verilog ili VHDL files. The fileimaju v (Verilog) ili vhd (VHDL) file proširenja, odnosno. Možete koristiti Verilog i VHDL fileu istom dizajnu. Za informacije o korištenju mješavine Verilog i VHDL ulaza files, pogledajte Korištenje mješovitog jezičnog izvora Files, na stranici 44.
1. Za stvaranje novog izvora file ili kliknite na HDL file ikonu ( ) ili učinite sljedeće:
Izaberi File->Novo ili pritisnite Ctrl-n.
U dijaloškom okviru Novo odaberite vrstu izvora file želiš stvarati,
Verilog ili VHDL. NotLeOda možete koristiti Context Help Editor za Verilog dizajne koji sadrže SystemVerilog konstrukte u izvoru

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

file. Za više informacija pogledajte Korištenje uređivača pomoći za kontekst, na stranici 32.
Ako koristite format Verilog 2001 ili SystemVerilog, svakako omogućite opciju Verilog 2001 ili System Verilog prije pokretanja sinteze (Projekt->Opcije implementacije->kartica Verilog). Zadani Verilog file format za nove projekte je SystemVerilog.

Upišite naziv i lokaciju za file i kliknite OK. Prazno uređivanje
otvara se prozor s brojevima linija s lijeve strane.
2. Unesite informacije o izvoru u prozor ili ih izrežite i zalijepite. Pogledajte Uređivanje HDL izvora Files ugrađenim uređivačem teksta, na stranici 35 za više informacija o radu u prozoru za uređivanje.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

Za najbolje rezultate sinteze provjerite Referentni priručnik i osigurajte da učinkovito koristite dostupne konstrukcije i atribute i direktive specifične za dobavljača.
3. Spremite file odabirom File->Spremi ili ikonu Spremi ( ).
Nakon što ste stvorili izvor file, možete provjeriti imate li ispravnu sintaksu, kao što je opisano u Provjera HDL izvora Files, na stranici 34.

Korištenje uređivača pomoći za kontekst
Kada kreirate ili otvorite Verilog dizajn file, upotrijebite gumb Kontekstna pomoć prikazan na dnu prozora da vam pomogne kodirati s Verilog/SystemVerilog konstruktima u izvoru file ili Tcl naredbe ograničenja u vaš Tcl file.
Za korištenje uređivača pomoći za kontekst:
1. Pritisnite gumb Kontekstna pomoć za prikaz ovog uređivača teksta.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

2. Kada odaberete konstrukciju na lijevoj strani prozora, prikazuje se opis online pomoći za konstrukciju. Ako odabrana konstrukcija ima ovu značajku omogućenu, tema mrežne pomoći prikazana je na vrhu prozora, a generički kod ili predložak naredbe za tu konstrukciju prikazan je na dnu.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

3. Gumb Umetni predložak također je omogućen. Kada kliknete gumb Umetni predložak, kôd ili naredba prikazana u prozoru predloška umetnuta je u vaš file na mjestu pokazivača. To vam omogućuje jednostavno umetanje koda ili naredbe i njihovu izmjenu za dizajn koji ćete sintetizirati.
4. Ako želite kopirati samo dijelove predloška, odaberite kod ili naredbu koju želite umetnuti i kliknite Kopiraj. Zatim ga možete zalijepiti u svoj file.

Provjera HDL izvora Files

Softver automatski provjerava vaš HDL izvor files kada ih kompajlira, ali ako želite provjeriti svoj izvorni kod prije sinteze, koristite sljedeći postupak. Postoje dvije vrste provjera koje radite u softveru za sintezu: sintaksa i sinteza.

1. Odaberite izvor fileželite provjeriti.
Za provjeru svih izvora fileu projektu, poništite odabir svih files u
popis projekata i uvjerite se da nijedan od filesu otvoreni u aktivnom prozoru. Ako imate aktivan izvor file, softver provjerava samo aktivan file.
Za provjeru jednog file, otvorite file s File->Otvorite ili dvaput kliknite na
file u prozoru Projekta. Ako imate više od jednog file otvorite i želite označiti samo jedan od njih, postavite kursor na odgovarajuće file kako biste bili sigurni da je to aktivni prozor.

2. Za provjeru sintakse odaberite Pokreni->Provjera sintakse ili pritisnite Shift+F7.

Softver otkriva pogreške u sintaksi kao što su netočne ključne riječi i interpunkcijski znakovi i prijavljuje sve pogreške u zasebnom dnevniku file (sintaksa.log). Ako se ne otkriju greške, na dnu ovoga izvješćuje se uspješna provjera sintakse file.

3. Za pokretanje provjere sinteze odaberite Pokreni->Provjera sinteze ili pritisnite Shift+F8.

Softver otkriva pogreške povezane s hardverom, kao što je pogrešno kodirano

flip-flops i javlja sve pogreške u zasebnom dnevniku file (sintaksa.log). Ako postoji

nema pogrešaka, uspješna provjera sintakse prijavljen je na dnu ovoga

file.

4. Ponovnoview pogreške otvaranjem sintakse.log file kada se to od vas zatraži i upotrijebite Find za lociranje poruke o pogrešci (tražite @E). Dvaput kliknite na

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

Kod pogreške od 5 znakova ili kliknite na tekst poruke i pritisnite F1 za prikaz mrežne pomoći za poruku pogreške.
5. Pronađite dio koda odgovoran za pogrešku dvostrukim klikom na tekst poruke u syntax.log file. Prozor uređivača teksta otvara odgovarajući izvor file i ističe kod koji je uzrokovao pogrešku.
6. Ponavljajte korake 4 i 5 dok se ne isprave sve pogreške u sintaksi i sintezi.
Poruke se mogu kategorizirati kao pogreške, upozorenja ili bilješke. Ponovnoview sve poruke i ispraviti eventualne pogreške. Upozorenja su manje ozbiljna od pogrešaka, ali morate ih pročitati i razumjeti čak i ako ih ne riješite sve. Bilješke su informativne i ne moraju se rješavati.

Uređivanje HDL izvora Files ugrađenim uređivačem teksta
Ugrađeni uređivač teksta olakšava stvaranje vašeg HDL izvornog koda, view ili ga uredite kada trebate ispraviti pogreške. Ako želite koristiti vanjski uređivač teksta, pogledajte Korištenje vanjskog uređivača teksta, na stranici 41.
1. Učinite jedno od sljedećeg da biste otvorili izvor file za viewing ili uređivanje:
Za automatsko otvaranje prvog file na popisu s pogreškama pritisnite F5.
Za otvaranje određenog file, dvaput kliknite na file u prozoru Projekt ili
koristiti File->Otvori (Ctrl-o) i odredi izvor file.
Otvara se prozor uređivača teksta i prikazuje izvor file. Linije su numerirane. Ključne riječi su plave, a komentari zelene. Vrijednosti nizova označene su crvenom bojom. Ako želite promijeniti ove boje, pogledajte Postavljanje postavki uređivanja prozora, na stranici 39.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

2. Za uređivanje a file, upišite izravno u prozor.
Ova tablica sažima uobičajene operacije uređivanja koje biste mogli koristiti. Također možete koristiti tipkovničke prečace umjesto naredbi.

Do…

učiniti...

Izrežite, kopirajte i zalijepite; Odaberite naredbu iz skočnog prozora (držite pritisnuto poništi ili ponovite radnju desnom tipkom miša) ili izbornika Uredi.

Idite na određenu liniju

Pritisnite Ctrl-g ili odaberite Uredi->Idi na, upišite broj retka i kliknite OK.

Pronađi tekst

Pritisnite Ctrl-f ili odaberite Uredi -> Pronađi. Upišite tekst koji želite pronaći i kliknite U redu.

Zamijeni tekst

Pritisnite Ctrl-h ili odaberite Uredi->Zamijeni. Upišite tekst koji želite pronaći i tekst kojim ga želite zamijeniti. Pritisnite OK.

Dovršite ključnu riječ

Upišite dovoljno znakova za jedinstvenu identifikaciju ključne riječi i pritisnite Esc.

Uvlačenje teksta udesno Odaberite blok i pritisnite Tab. Uvucite tekst ulijevo LSOodaberite blok i pritisnite Shift-Tab.

Promjena u velika slova Odaberite tekst, a zatim odaberite Uredi->Napredno ->Velika slova ili pritisnite Ctrl-Shift-u.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

Za… Promijeniti u mala slova Dodaj blok komentare
Uredite stupce

učiniti...
Odaberite tekst, a zatim odaberite Uredi->Napredno ->Mala slova ili pritisnite Ctrl-u.
Postavite kursor na početak teksta komentara i odaberite Uredi->Napredno->Kod komentara ili pritisnite Alt-c.
Pritisnite Alt i lijevom tipkom miša odaberite stupac. Na nekim platformama morate koristiti ključ na koji je preslikana funkcija Alt, poput Meta ili dijamantne tipke.

3. Da biste izrezali i zalijepili dio PDF dokumenta, odaberite ikonu za odabir teksta u obliku slova T, označite tekst koji vam je potreban te ga kopirajte i zalijepite u svoj file. Ikona za odabir teksta omogućuje odabir dijelova dokumenta.
4. Za stvaranje i rad s oznakama u vašem file, pogledajte sljedeću tablicu.
Oznake su prikladan način za dugu navigaciju files ili za skok na točke u kodu koje često spominjete. Za ove operacije možete koristiti ikone na alatnoj traci za uređivanje. Ako ne vidite alatnu traku za uređivanje na desnom kraju prozora, promijenite veličinu nekih drugih alatnih traka.

Za... Umetnite oznaku
Brisanje knjižne oznake
Izbriši sve oznake

učiniti...
Kliknite bilo gdje u retku koji želite označiti. Odaberite Edit->Toggle Bookmarks, pritisnite Ctrl-F2 ili odaberite prvu ikonu na alatnoj traci Edit. Broj retka je istaknut kako bi se naznačilo da postoji knjižna oznaka na početku tog retka.
Pritisnite bilo gdje u retku s knjižnom oznakom. Odaberite Edit->Toggle Bookmarks, pritisnite Ctrl-F2 ili odaberite prvu ikonu na alatnoj traci Edit. Broj retka više nije istaknut nakon brisanja knjižne oznake.
Odaberite Uredi->Izbriši sve knjižne oznake, pritisnite Ctrl-Shift-F2 ili odaberite posljednju ikonu na alatnoj traci Uredi. Brojevi redaka više nisu istaknuti nakon brisanja knjižnih oznaka.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

Do…
Navigacija a file pomoću knjižnih oznaka

učiniti...
Koristite naredbe Sljedeća knjižna oznaka (F2) i Prethodna knjižna oznaka (Shift-F2) iz izbornika Uredi ili odgovarajuće ikone na alatnoj traci Uredi za navigaciju do željene knjižne oznake.

5. Za popravak grešaka ili ponovnoview upozorenja u izvornom kodu, učinite sljedeće:
Otvorite HDL file s pogreškom ili upozorenjem dvostrukim klikom na file
u popisu projekata.
Pritisnite F5 za odlazak na prvu pogrešku, upozorenje ili bilješku u file. na
dnu prozora za uređivanje, vidjet ćete tekst poruke.
Za prelazak na sljedeću pogrešku, upozorenje ili bilješku odaberite Pokreni->Sljedeća pogreška/upozorenje
ili pritisnite F5. Ako nema više poruka u file, vidjet ćete poruku "Nema više grešaka/upozorenja/napomena" na dnu prozora za uređivanje. Odaberite Pokreni->Sljedeća pogreška/upozorenje ili pritisnite F5 za odlazak na pogrešku, upozorenje ili bilješku u sljedećem file.
Odaberite kako biste se vratili na prethodnu pogrešku, upozorenje ili bilješku
Pokreni->Prethodna pogreška/upozorenje ili pritisnite Shift-F5.
6. Za prikaz poruke o pogrešci za potpuni opis pogreške, upozorenja ili bilješke:
Otvorite dnevnik tekstualnog formata file (klik View Dnevnik) i dvaput kliknite na
kod pogreške od 5 znakova ili kliknite na tekst poruke i pritisnite F1.
Otvorite HTML dnevnik file i kliknite na kod pogreške od 5 znakova.
U prozoru Tcl kliknite karticu Poruke i kliknite na 5 znakova
kod pogreške u ID stupcu.
7. Za prelazak iz prozora izvornog koda u drugi views, otvorite view i odaberite dio koda. Za detalje pogledajte Unakrsno ispitivanje iz prozora uređivača teksta, na stranici 246.
8. Kada ste ispravili sve greške, odaberite File->Spremi ili kliknite na ikonu Spremi da biste spremili file.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

Postavljanje postavki prozora za uređivanje
Možete prilagoditi fontove i boje koji se koriste u prozoru za uređivanje teksta.
1. Odaberite Opcije->Mogućnosti uređivača i ili Synopsys Editor ili External Editor. Za više informacija o vanjskom uređivaču pogledajte Korištenje vanjskog uređivača teksta, na stranici 41.
2. Zatim ovisno o vrsti file otvorite, možete postaviti pozadinu, boju sintakse i postavke fonta za korištenje s uređivačem teksta.

Napomena: Nakon toga, postavke uređivanja teksta koje postavite za ovo file odnosit će se na sve files ovoga file tip.

Prozor za uređivanje teksta može se koristiti za postavljanje postavki za projekt files, izvor files (Verilog/VHDL), log files, Tcl files, ograničenje files, ili druga zadana vrijednost files iz dijaloškog okvira Opcije uređivača.
3. Možete postaviti boje sintakse za neke uobičajene opcije sintakse, kao što su ključne riječi, nizovi i komentari. Na primjerample u dnevniku file, upozorenja i pogreške mogu se označiti bojama radi lakšeg prepoznavanja.
Pritisnite u polju Prednji plan ili Pozadina za odgovarajući objekt u polju Bojanje sintakse da biste prikazali paletu boja.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

Možete odabrati osnovne boje ili definirati prilagođene boje i dodati ih svojoj prilagođenoj paleti boja. Za odabir željene boje kliknite OK.
4. Za postavljanje fonta i veličine fonta za uređivač teksta koristite padajuće izbornike.
5. Označite Zadrži kartice kako biste omogućili postavke kartica, zatim postavite razmak između kartica pomoću strelice gore ili dolje za veličinu kartice.

LO 6. Kliknite OK na obrascu Editor Options.
© 2014 Synopsys, Inc. 40

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

Korištenje vanjskog uređivača teksta
Možete koristiti vanjski uređivač teksta poput vi ili emacs umjesto ugrađenog uređivača teksta. Učinite sljedeće kako biste omogućili vanjski uređivač teksta. Za informacije o korištenju ugrađenog uređivača teksta pogledajte Uređivanje HDL izvora Files ugrađenim uređivačem teksta, na stranici 35.
1. Odaberite Opcije->Mogućnosti uređivača i uključite opciju Vanjski uređivač.
2. Odaberite vanjski editor koristeći metodu koja odgovara vašem operativnom sustavu.
Ako radite na Windows platformi, kliknite gumb …(Pregledaj).
i odaberite izvršni eksterni uređivač teksta.
S UNIX ili Linux platforme za uređivač teksta koji stvara vlastiti
kliknite gumb … Pregledaj i odaberite izvršni vanjski uređivač teksta.
S UNIX platforme za uređivač teksta koji ne stvara vlastiti
prozor, nemojte koristiti … gumb Pregledaj. Umjesto toga upišite xterm -e editor. Sljedeća slika prikazuje VI naveden kao vanjski editor.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Postavljanje HDL izvora Files

S Linux platforme, za uređivač teksta koji ne stvara vlastiti
prozor, nemojte koristiti … gumb Pregledaj. Umjesto toga upišite gnome-terminal -x editor. Za korištenje emacsa nprample, upišite gnome-terminal -x emacs.
Softver je testiran s uređivačima teksta emacs i vi.
3. Pritisnite U redu.

Korištenje proširenja knjižnice za Verilog knjižnicu Files
Proširenja knjižnice mogu se dodati Verilog knjižnici fileje uključeno u vaš dizajn projekta. Kada navedete staze pretraživanja do direktorija koji sadrže biblioteku Verilog files, možete navesti ova nova proširenja knjižnice kao i Verilog i SystemVerilog (.v i .sv) file proširenja.
Da biste to učinili:
1. Odaberite karticu Verilog na ploči Mogućnosti implementacije.
2. Odredite lokacije knjižničnih direktorija za biblioteku Verilog filetreba uključiti u vaš dizajn projekta.
3. Odredite proširenja biblioteke.
Mogu se navesti bilo koja proširenja biblioteke, kao što su .av, .bv, .cv, .xxx, .va, .vas (odvojite proširenja biblioteke razmakom).
Sljedeća slika pokazuje gdje u dijaloški okvir unijeti proširenja knjižnice.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje HDL izvora Files

Poglavlje 3: Priprema unosa

Tcl ekvivalent za ovaj example je sljedeća naredba:
set_opcija -libext .av .bv .cv .dv .ev
Za detalje, pogledajte libext, na stranici 57 u Uputama za naredbe.
4. Nakon što sastavite dizajn, možete provjeriti u dnevniku file da knjižnica files ovim proširenjima su učitani i pročitani. Na primjerampono:
@N: Pokretanje Verilog kompajlera u SystemVerilog modu @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Učitavanje file C:dirlib1sub1.av iz navedenog direktorija biblioteke C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Učitavanje file C:dirlib2sub2.bv iz navedenog direktorija biblioteke C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Učitavanje file

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Korištenje mješovitog jezičnog izvora Files

C:dirlib3sub3.cv iz navedenog direktorija biblioteke C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Učitavanje file C:dirlib4sub4.dv iz navedenog direktorija biblioteke C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Učitavanje file C:dirlib5sub5.ev iz navedenog direktorija biblioteke C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog provjera sintakse uspješna!

Korištenje mješovitog jezičnog izvora Files
Sa softverom Synplify Pro možete koristiti kombinaciju VHDL i Verilog ulaza fileu vašem projektu. Na primjerampdatoteke VHDL-a i Veriloga files, pogledajte Referentni priručnik.
1. Upamtite da Verilog ne podržava neograničene VHDL priključke i postavite mješoviti jezični dizajn files tim u skladu.
2. Ako želite organizirati Verilog i VHDL files u različitim mapama, odaberite Opcije->Projekt View Opcije i uključite View Projekt Files u opciji mapa.
Kada dodate files projektom, Verilog i VHDL filesu u zasebnim mapama u projektu view.
3. Kada otvorite projekt ili stvorite novi, dodajte Verilog i VHDL files kako slijedi:
Odaberite Projekt->Dodaj izvor File naredbu ili kliknite Dodaj File dugme. Na obrascu, set Files vrste u HDL Files (*.vhd, *.vhdl, *.v). Odaberite Verilog i VHDL fileželite i dodajte ih svojim
projekt. Pritisnite OK. Za detalje o dodavanju files na projekt, pogledajte Uvođenje promjena u projekt, na stranici 62.
LO

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Korištenje mješovitog jezičnog izvora Files

Poglavlje 3: Priprema unosa

The filekoje ste dodali prikazuju se u projektu view. Ova slika prikazuje filesređene u zasebne mape.
4. Kada postavite opcije uređaja (gumb Mogućnosti implementacije), odredite modul najviše razine. Za više informacija o postavljanju opcija uređaja pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75.
Ako je modul najviše razine Verilog, kliknite karticu Verilog i upišite
naziv modula najviše razine.
Ako je modul najviše razine VHDL, kliknite karticu VHDL i upišite naziv
entiteta najviše razine. Ako se modul najviše razine ne nalazi u zadanoj radnoj biblioteci, morate navesti biblioteku u kojoj kompajler može pronaći modul. Za informacije o tome kako to učiniti, pogledajte VHDL panel, na stranici 200.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Korištenje mješovitog jezičnog izvora Files

Morate eksplicitno navesti modul najviše razine, jer je to početna točka s koje mapper generira spojenu listu mreža.
5. Odaberite karticu Rezultati implementacije na istom obrascu i odaberite jedan izlazni HDL format za izlaz filegenerira softver. Za više informacija o postavljanju opcija uređaja pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75.
Za Verilog izlazni popis mreža odaberite Write Verilog Netlist. Za VHDL izlazni popis mreža odaberite Write VHDL Netlist. Postavite bilo koju drugu opciju uređaja i kliknite OK.
Sada možete sintetizirati svoj dizajn. Softver čita u mješovitim formatima izvora files i generira jedan srs file koji se koristi za sintezu.
6. Ako naiđete na probleme, pogledajte Rješavanje problema s dizajnom mješovitih jezika, na stranici 47 za dodatne informacije i savjete.
LO

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Korištenje mješovitog jezičnog izvora Files

Poglavlje 3: Priprema unosa

Rješavanje problema s dizajnom mješovitih jezika
Ovaj odjeljak pruža savjete o rješavanju specifičnih situacija koje bi mogle dovesti do miješanih jezičnih dizajna.

VHDL File Redoslijed
Za dizajne samo za VHDL ili mješovite dizajne gdje gornja razina nije specificirana, alati za sintezu FPGA automatski preuređuju VHDL files tako da se VHDL paketi kompajliraju ispravnim redoslijedom.
Međutim, ako imate dizajn s mješovitim jezicima gdje ste naveli najvišu razinu, morate navesti VHDL file narudžba za alat. Ovo trebate učiniti samo jednom, odabirom Pokreni->Rasporedi VHDL files naredba. Ako to ne učinite, dobit ćete poruku o pogrešci.

VHDL globalni signali
Trenutačno ne možete imati VHDL globalne signale u dizajnu mješovitih jezika jer alat implementira te signale samo u dizajnu samo za VHDL.

Prijenos VHDL Boolean Generics u Verilog parametre
Alat izvodi crnu kutiju za VHDL komponentu s Booleovim generičkim podacima, ako je ta komponenta instancirana u Verilog dizajnu. To je zato što Verilog ne prepoznaje Booleove tipove podataka, tako da Booleova vrijednost mora biti predstavljena ispravno. Ako je vrijednost generičke VHDL Boolean TRUE, a Verilog literal je predstavljen s 1, Verilog kompajler to tumači kao crnu kutiju.
Da bi se izbjeglo zaključivanje crne kutije, Verilog literal za VHDL Boolean generički postavljen na TRUE mora biti 1'b1, a ne 1. Slično, ako je VHDL Boolean generički FALSE, odgovarajući Verilog literal mora biti 1'b0, a ne 0. Sljedeći example pokazuje kako predstaviti Booleove generike tako da ispravno prolaze VHDL-Verilog granicu, bez zaključivanja crne kutije.

Deklaracija VHDL entiteta

Verilog instancija

Entitet abc je generički (
Broj_bitovi Dijeli_bit );

: cijeli broj : booleov

:= 0; := Netočno;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Korištenje mješovitog jezičnog izvora Files

Prosljeđivanje VHDL Generics bez zaključivanja crne kutije
U slučaju kada parametar Verilog komponente, (nprample [0:0] RSR = 1'b0) ne odgovara veličini odgovarajuće generičke VHDL komponente (RSR : cijeli broj := 0), alat zaključuje crnu kutiju.
To možete zaobići uklanjanjem oznake širine sabirnice [0:0] u Verilogu files. Imajte na umu da morate koristiti generički VHDL tipa integer jer drugi tipovi ne dopuštaju ispravno vezanje Verilog komponente.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Korištenje inkrementalnog prevoditelja

Poglavlje 3: Priprema unosa

Korištenje inkrementalnog prevoditelja
Upotrijebite tok inkrementalnog prevoditelja da značajno smanjite vrijeme rada prevoditelja za velike dizajne. Softver ponovno kompajlira samo relevantne files kada se napravi promjena dizajna i ponovno koristi bazu podataka prevoditelja. Kompajler regenerira SRS file samo za zahvaćeni modul i neposredni nadređeni modul.
Za pokretanje ovog tijeka učinite sljedeće:
1. Dodajte Verilog ili VHDL files za dizajn.
2. Omogućite opciju Incremental Compile na kartici Verilog ili VHDL na ploči Implementation Options.
SRS file kreira se za svaki modul dizajna u synwork direktoriju.

3. Pokrenite kompilator po prvi put.
4. Ako je napravljena promjena dizajna, ponovno pokrenite kompajler.
Kompajler analizira bazu podataka i utvrđuje je li SRS filesu ažurni, tada se regeneriraju samo moduli koji su promijenjeni i neposredni nadređeni moduli. To može poboljšati vrijeme izvođenja za dizajn.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Korištenje inkrementalnog prevoditelja

Ograničenja
Inkrementalni kompajler ne podržava:
· Konfiguracija fileuključeni su ili u Verilog ili VHDL tok · Mješoviti HDL tokovi · Dizajni s unakrsnim referenciranjem modula (XMR)

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Korištenje Structural Verilog Flow

Poglavlje 3: Priprema unosa

Korištenje Structural Verilog Flow
Alat za sintezu prihvaća strukturni Verilog filekao ulaz za vaš projekt dizajna. Strukturni prevodilac Verilog izvodi semantičke provjere sintakse koristeći svoj lagani parser za poboljšanje vremena izvođenja. Ovaj kompajler ne izvodi složene hardverske ekstrakcije ili operacije optimizacije RTL-a, stoga softver izvodi brzu kompilaciju strukturnog Veriloga files. Softver može čitati ove generirane strukturne Verilogove files, ako sadrže:
· Instancije tehnoloških primitiva
· Jednostavne izjave za dodjelu
· Atributi navedeni u Verilogu 2001 i starijim formatima
· Sve konstrukcije, osim atributa, moraju biti navedene u Verilog 95 formatu
Za korištenje strukturnog Verilog ulaza files:
1. Morate navesti strukturni Verilog fileuključite u svoj dizajn. Da biste to učinili, dodajte file projektu pomoću jedne od sljedećih metoda:
Projekt->Dodaj izvor File ili Dodaj File gumb u projektu view Tcl naredba: add_file -strukturator fileIme
Ovaj tok može sadržavati samo strukturni Verilog files ili miješani HDL files (Verilog/VHDL/EDF/SRS) zajedno sa strukturnim Verilog popisom mreža files. Međutim, instance Verilog/VHDL/EDF/SRS nisu podržane unutar strukturnog Verilog modula.
2. Strukturni Verilog filedodaju se u mapu Structural Verilog u projektu view. Također možete dodati files u ovaj direktorij, kada izvršite sljedeće:
Odaberite strukturni Verilog file. Kliknite desnom tipkom miša i odaberite File Mogućnosti. Odaberite Structural Verilog iz File Vrsta padajućeg izbornika.
3. Pokrenite sintezu.
Alat za sintezu generira vm ili edf netlist file ovisno o navedenoj tehnologiji. Ovaj proces je sličan zadanom toku sinteze.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Korištenje Structural Verilog Flow

Ograničenja
Ograničenja strukturnog toka Verilog ne podržava sljedeće:
· RTL instance za sve druge file vrste · Hijerarhijsko upravljanje projektima (HPM) tokovi · Složene dodjele · Načini rada i prekidači specifični za kompajler

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Rad s ograničenjima Files

Poglavlje 3: Priprema unosa

Rad s ograničenjima Files
Ograničenje files su tekst filekoje automatski generira SCOPE sučelje (pogledajte Određivanje SCOPE ograničenja, na stranici 119), ili koje kreirate ručno pomoću uređivača teksta. Oni sadrže Tcl naredbe ili atribute koji ograničavaju izvođenje sinteze. Alternativno, možete postaviti ograničenja u izvornom kodu, ali to nije preferirana metoda.
Ovaj odjeljak sadrži informacije o
· Kada koristiti ograničenje Filepogledajte Izvorni kod, na stranici 53
· Korištenje uređivača teksta za ograničenje Files (Naslijeđe), na stranici 54
· Tcl sintaksne smjernice za ograničenje Files, na stranici 55
· Provjera ograničenja Files, na stranici 56
· Za detalje o ovom izvješću, pogledajte Izvješće o provjeri ograničenja, na
stranica 270. Referentnog priručnika, na stranici 56

Kada koristiti ograničenje Files preko izvornog koda
Možete dodati ograničenja u ograničenju files (generirano sučeljem SCOPE ili uneseno u uređivač teksta) ili u izvornom kodu. Općenito, bolje je koristiti ograničenje files, jer ne morate ponovno kompajlirati da bi ograničenja stupila na snagu. Također čini vaš izvorni kod prenosivijim. Pogledajte Korištenje uređivača SCOPE, na stranici 112 za više informacija.
Međutim, ako imate vremenska ograničenja crne kutije kao što su syn_tco, syn_tpd i syn_tsu, morate ih unijeti kao direktive u izvorni kod. Za razliku od atributa, direktive se mogu dodati samo izvornom kodu, a ne ograničenju files. Pogledajte Specificiranje atributa i direktiva, na stranici 90 za više informacija o dodavanju direktiva izvornom kodu.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Rad s ograničenjima Files

Korištenje uređivača teksta za ograničenje Files (naslijeđe)
Možete koristiti naslijeđeni SCOPE editor za SDC ograničenje files stvoren prije izdanja verzije G-2012.09. Međutim, preporučuje se da prevedete svoj SDC files na FDC files za omogućavanje najnovije verzije SCOPE uređivača i za korištenje poboljšanog rukovanja vremenskim ograničenjima u alatu.
Ako odlučite koristiti naslijeđeni uređivač SCOPE, ovaj vam odjeljak pokazuje kako ručno stvoriti Tcl ograničenje file. Softver to automatski stvara file ako koristite naslijeđeni uređivač SCOPE za unos ograničenja. Tcl ograničenje file sadrži samo opća vremenska ograničenja. Ograničenja crne kutije moraju se unijeti u izvorni kod. Dodatne informacije potražite u odjeljku Kada koristiti ograničenje Filepogledajte Izvorni kod, na stranici 53.
1. Otvorite a file za uređivanje.
Provjerite jeste li zatvorili prozor SCOPE ili biste mogli
prepisati prethodna ograničenja.
Za stvaranje novog file, odaberite File->Novo i odaberite Ograničenje File
(SCOPE) opcija. Upišite naziv za file i kliknite OK.
Za uređivanje postojećeg file, odaberite File->Otvori, postavi Files od Vrsta filtra za
Ograničenje Files (sdc) i otvorite file želite.
2. Slijedite sintaksne smjernice u Tcl sintaksnim smjernicama za ograničenje Files, na stranici 55.
3. Unesite vremenska ograničenja koja su vam potrebna. Za sintaksu pogledajte Referentni priručnik. Ako imate vremenska ograničenja crne kutije, morate ih unijeti u izvorni kod.
4. Također možete dodati atribute specifične za dobavljača u ograničenje file koristeći define_attribute. Pogledajte Određivanje atributa u ograničenjima File, na stranici 97 za više informacija.
5. Spremite file.
6. Dodajte file u projekt kao što je opisano u Uvođenje promjena u projekt, na stranici 62, i pokrenite sintezu.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Rad s ograničenjima Files

Poglavlje 3: Priprema unosa

Tcl sintaksne smjernice za ograničenje Files
Ovaj odjeljak pokriva općenite smjernice za korištenje Tcl-a za ograničenje files:
· Tcl razlikuje velika i mala slova.
· Za imenovanje objekata: Ime objekta mora odgovarati imenu u HDL kodu. Uključite nazive instanci i priključaka unutar curly zagrade { }. Nemojte koristiti razmake u imenima. Koristite točku (.) za odvajanje hijerarhijskih imena. U Verilog modulima koristite sljedeću sintaksu za primjer, port i
imena mreža:
v:ćelija [prefiks:]naziv objekta
Gdje je ćelija naziv entiteta dizajna, prefiks je prefiks za identifikaciju objekata s istim imenom, objectName je put instance s točkom (.) razdjelnikom. Prefiks može biti bilo što od sljedećeg:

Prefiks (mala slova) i: p: b: n:

Imena instanci objekta Imena portova (cijeli port) Bitni isječak porta Imena mreže

U VHDL modulima koristite sljedeću sintaksu za primjer, port i mreža
imena u VHDL modulima:
v: ćelija [.view] [prefiks:]ime objekta
Gdje ga v: identificira kao a view objekt, lib je naziv biblioteke, ćelija je naziv entiteta dizajna, view je naziv za arhitekturu, prefiks je prefiks za identifikaciju objekata s istim imenom, a objectName je staza instance s točkom (.) separatorom. View je potreban samo ako postoji više od jedne arhitekture za dizajn. Pogledajte gornju tablicu za prefikse objekata.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 3: Priprema unosa

Rad s ograničenjima Files

· Zamjenski znakovi koji odgovaraju imenu su * (zvjezdica odgovara bilo kojem broju
znakova) i ? (upitnik odgovara jednom znaku). Ovi znakovi ne odgovaraju točkama koje se koriste kao razdjelnici hijerarhije. Na primjerample, sljedeći niz identificira sve bitove instance statereg u modulu statemod:
i:statemod.statereg[*]

Provjera ograničenja Files
Možete provjeriti sintaksu i druge relevantne informacije o svom ograničenju files pomoću naredbe Constraint Check. Za generiranje izvješća o ograničenju učinite sljedeće:
1. Napravite ograničenje file i dodajte ga svom projektu.
2. Odaberite Pokreni->Provjera ograničenja.
Ova naredba generira izvješće koje provjerava sintaksu i primjenjivost vremenskih ograničenja u ograničenju sinteze FPGA files za vaš projekt. Izvješće se piše u projectName_cck.rpt file i navodi sljedeće informacije:
Ograničenja koja nisu primijenjena Ograničenja koja su važeća i primjenjiva na dizajn Ekspanzija zamjenskih znakova na ograničenja Ograničenja na objekte koji ne postoje
Za detalje o ovom izvješću, pogledajte Izvješće o provjeri ograničenja, na stranici 270 Referentnog priručnika

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

POGLAVLJE 4
Postavljanje projekta logičke sinteze
Kada sintetizirate dizajn pomoću Synopsys FPGA alata za sintezu, morate postaviti projekt za svoj dizajn. Sljedeće opisuje postupke za postavljanje projekta za logičku sintezu:
· Postavljanje projekta Files, na stranici 58 · Upravljanje projektom File Hijerarhija, na stranici 66 · Postavljanje implementacija, na stranici 72 · Postavljanje opcija implementacije logičke sinteze, na stranici 75 · Određivanje atributa i direktiva, na stranici 90 · Pretraživanje Files, na stranici 98 · Arhiviranje Files i projekti, na stranici 101

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje projekta Files

Postavljanje projekta Files
Ovaj odjeljak opisuje osnove postavljanja i upravljanja projektom file za vaš dizajn, uključujući sljedeće informacije:
· Izrada projekta File, na stranici 58 · Otvaranje postojećeg projekta File, na stranici 61 · Izrada promjena u projektu, na stranici 62 · Postavljanje projekta View Postavke prikaza, na stranici 63 · Ažuriranje Verilog Include Paths u starijem projektu Files, na stranici 65
Za konkretnu bivšuample na postavljanju projekta file, pogledajte vodič za alat koji koristite.

Izrada projekta File
Morate postaviti projekt file za svaki projekt. Projekt sadrži podatke potrebne za određeni dizajn: popis izvora files, rezultati sinteze filei postavke opcija vašeg uređaja. Sljedeći postupak pokazuje vam kako postaviti projekt file pomoću pojedinačnih naredbi.
1. Započnite odabirom jednog od sljedećeg: File-> Projekt izgradnje, File->Otvori projekt ili ikona P. Pritisnite Novi projekt.
Prozor Projekt prikazuje novi projekt. Pritisnite Dodaj File pritisnite F4 ili odaberite Projekt->Dodaj izvor File naredba. Dodaj FileOtvara se dijaloški okvir s u projekt.
2. Dodajte izvor files na projekt.
Provjerite pokazuje li polje Pogledaj u na vrhu obrasca udesno
imenik. The files su navedeni u okviru. Ako ne vidite files, provjerite je li Files of Type polje je postavljeno za prikaz ispravnog file tip. Ako imate miješani unos files, slijedite postupak opisan u Korištenje mješovitog jezičnog izvora Files, na stranici 44.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje projekta Files

Poglavlje 4: Postavljanje projekta logičke sinteze

Da dodam sve files u imeniku odjednom, kliknite gumb Dodaj sve
desnu stranu obrasca. Za dodavanje files pojedinačno, kliknite na file na popisu, a zatim kliknite gumb Dodaj ili dvaput kliknite na file ime.
Možete dodati sve files u imeniku, a zatim uklonite one koje ne trebate pomoću gumba Ukloni.
Ako dodajete VHDL files, odaberite odgovarajuću biblioteku iz skočnog izbornika VHDL knjižnice. Biblioteka koju odaberete primjenjuje se na sav VHDL files kada kliknete OK u dijaloškom okviru.
Prozor vašeg projekta prikazuje novi projekt file. Ako kliknete na znak plus pored projekta i proširite ga, vidjet ćete sljedeće:
Mapa (dvije mape za mješovite jezične dizajne) s izvorom files.
Ako vaš filenisu u mapi u direktoriju projekta, možete postaviti ovu postavku odabirom Opcije->Projekt View Opcije i provjera View projekt files u kutiji s mapama. Ovo razdvaja jednu vrstu file od drugog u Projektu view stavljajući ih u zasebne mape.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje projekta Files

Implementacija, prema zadanim postavkama nazvana rev_1. Provedbe su
revizije vašeg dizajna u kontekstu softvera za sintezu i ne zamjenjuju softver i procese za kontrolu vanjskog izvornog koda. Višestruke implementacije omogućuju vam izmjenu uređaja i opcija sinteze kako biste istražili mogućnosti dizajna. Možete imati više implementacija u Synplify Pro. Svaka implementacija ima vlastitu sintezu i opcije uređaja te svoj vlastiti projekt files.

3. Dodajte sve potrebne biblioteke, koristeći metodu opisanu u prethodnom koraku za dodavanje Verilog ili VHDL biblioteke file.
Za biblioteke specifične za dobavljača dodajte odgovarajuću biblioteku file prema
projekt. Imajte na umu da se za neke obitelji biblioteke automatski učitavaju i ne morate ih izričito dodati u projekt file.
Za dodavanje biblioteke VHDL paketa treće strane dodajte odgovarajući .vhd file na dizajn, kao što je opisano u koraku 2. Desnom tipkom kliknite na file u Projektu view i odaberite File Opcije ili odaberite Projekt-> Postavi VHDL knjižnicu. Navedite naziv biblioteke koji je kompatibilan sa simulatorima. Na primjerample, MYLIB. Provjerite je li ova biblioteka paketa ispred dizajna najviše razine na popisu fileu Projektu view.
Za informacije o postavljanju Veriloga i VHDL-a file opcije, pogledajte Postavljanje Verilog i VHDL opcija, na stranici 84. Možete ih također postaviti file opcije kasnije, prije pokretanja sinteze.
Za dodatne informacije specifične za dobavljača o korištenju makro biblioteka dobavljača i crnih bLoOx-ova, pogledajte Optimiziranje za Microsemi dizajne, na stranici 487.
Za generičke tehnološke komponente možete dodati
knjižnica Verilog neovisna o tehnologiji isporučena sa softverom

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje projekta Files

Poglavlje 4: Postavljanje projekta logičke sinteze

(install_dir/lib/generic_ technology/gtech.v) svom dizajnu ili dodajte vlastitu biblioteku generičkih komponenti. Ne koristite oboje zajedno jer bi moglo doći do sukoba.
4. Provjerite file reda u Projektu view. File poredak je posebno važan za VHDL files.
Za VHDL files, možete automatski naručiti files po
odabirom Run->Arrange VHDL Files. Alternativno, ručno pomaknite fileu Projektu view. Paket filemoraju biti prvi na popisu jer se kompajliraju prije upotrebe. Ako imate blokove dizajna raspoređene na mnogo files, provjerite imate li sljedeće file poredak: the file koji sadrži entitet mora biti prvi, nakon čega slijedi arhitektura file, i na kraju file s konfiguracijom.
U Projektu view, provjerite da je zadnji file u Projektu view je
izvor najviše razine file. Alternativno, možete odrediti najvišu razinu file kada postavite opcije uređaja.
5. Odaberite File->Spremi, upišite naziv projekta i kliknite Spremi. Prozor projekta odražava vaše promjene.
6. Zatvaranje projekta file, odaberite gumb Zatvori projekt ili File-> Zatvori projekt.

Otvaranje postojećeg projekta File
Postoje dva načina za otvaranje projekta file: otvoreni projekt i generički File ->Otvori naredbu.
1. Ako je projekt koji želite otvoriti onaj na kojem ste nedavno radili, možete ga izravno odabrati: File->Nedavni projekti->naziv projekta.
2. Koristite jednu od sljedećih metoda za otvaranje bilo kojeg projekta file:

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje projekta Files

Otvorite projektnu naredbu

File->Otvori naredbu

Odaberite File->Otvori projekt, kliknite gumb Otvori projekt na lijevoj strani prozora projekta ili kliknite ikonu P.
Da biste otvorili nedavni projekt, dvaput ga kliknite na popisu nedavnih projekata.
U suprotnom kliknite gumb Postojeći projekt da biste otvorili dijaloški okvir Otvori i odaberite projekt.

Odaberite File->Otvoreno.
Navedite točan direktorij u polju Look In:.
set File vrste za projekt Files (*.prj). Okvir navodi projekt files.
Dvaput kliknite na projekt koji želite otvoriti.

Projekt se otvara u prozoru Projekt.

Izrada izmjena u projektu
Obično dodajete, brišete ili mijenjate files.
1. Za dodavanje izvora ili ograničenja files projektu, odaberite Dodaj Files ili Projekt->Dodaj izvor File za otvaranje Odaberi Files za dijaloški okvir Dodaj u projekt. Pogledajte Stvaranje projekta File, na stranici 58 za detalje.
2. Za brisanje a file iz projekta kliknite na file u prozoru projekta i pritisnite tipku Delete.
3. Za zamjenu a file u projektu,
Odaberite file želite promijeniti u prozoru Projekt.
Pritisnite Promijeni File ili odaberite Projekt->Promijeni File.
U Izvoru File dijaloški okvir koji se otvori, postavite Look In na imenik
gdje je novi file nalazi se. Novi file mora biti iste vrste kao i file želite zamijeniti.
Ako ne vidite svoje file na popisu odaberite vrstu file trebate od
the Files polja vrste.
Dvaput kliknite na file. Novi file zamjenjuje stari u projektu
popis. LO
4. Odrediti kako projekt filesu spremljeni u projektu, desnom tipkom miša kliknite a file u Projektu view i odaberite File Mogućnosti. Postavite Spremi File opciju Relativno prema projektu ili Apsolutni put.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje projekta Files

Poglavlje 4: Postavljanje projekta logičke sinteze

5. Za provjeru vremena svamp na a file, desnom tipkom miša kliknite a file u Projektu view i odaberite File Mogućnosti. Provjerite vrijeme koje je file zadnji je put izmijenjen. Pritisnite OK.

Postavljanje projekta View Postavke prikaza
Možete prilagoditi organizaciju i prikaz projekta files. 1. Odaberite Opcije->Projekt View Mogućnosti. Projekt View Otvara se obrazac s opcijama.

2. Organizirati različite vrste unosa files u zasebnim mapama, provjerite View Projekt Files u Mapama.
Označavanjem ove opcije stvaraju se zasebne mape u projektu view za ograničenje files i izvor files.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje projekta Files

3. Kontrola file prikazati sa sljedećim:
Automatski prikaži sve files, označavanjem Show Project Library. Ako
ovo je neprovjereno, Projekt view ne prikazuje filedok ne kliknete na simbol plus i proširite files u mapi.
Označite jedan od okvira u projektu File Naziv Prikaz odjeljka
obrazac za određivanje kako fileimena se prikazuju. Možete prikazati samo fileime, relativni put ili apsolutni put.
4. Za view projekt files u prilagođenim prilagođenim mapama, provjerite View Projekt Files u prilagođenim mapama. Za više informacija pogledajte Stvaranje prilagođenih mapa, na stranici 66. Tipske mape prikazuju se samo ako postoji više vrsta u prilagođenoj mapi.

Prilagođene mape
© 2014 Synopsys, Inc. 64

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje projekta Files

Poglavlje 4: Postavljanje projekta logičke sinteze

5. Otvaranje više od jedne implementacije u istom projektu view, označite Dopusti otvaranje više projekata.
Projekt 1

Projekt 2

6. Kontrolirajte izlaz file prikazati sa sljedećim:
Označite Prikaži sve Files u okviru Imenik rezultata za prikaz svih rezultata
files generiran nakon sinteze.
Promjena izlaza file organizaciju klikom na jednu od traka zaglavlja
u Rezultatima provedbe view. Možete grupirati files po vrsti ili ih sortirajte prema datumu kada su zadnje izmjene.
7. Za view file informacije, odaberite file u Projektu view, desnom tipkom miša kliknite i odaberite File Mogućnosti. Na primjerample, možete provjeriti datum a file je modificiran.
Ažuriranje Verilog Include Paths u starijem projektu Files
Ako imate projekt file stvoren sa starijom verzijom softvera (prije 8.1), Verilog uključuje staze u ovo file relativni su u odnosu na direktorij rezultata ili izvor file s naredbama `include. U izdanjima nakon 8.1, projekt file `include staze su relativne u odnosu na projekt file samo. GUI u novijim izdanjima ne nadograđuje automatski stari prj fileda se uskladi s novijim pravilima. Za nadogradnju i korištenje starog projekta file, učinite jedno od sljedećeg:
· Ručno uredite prj file u uređivaču teksta i dodajte sljedeće na
redak prije svake set_option -include_path:
set_option -project_relative_includes 1
· Započnite novi projekt s novijom verzijom softvera i izbrišite
stari projekt. Time će novi prj file pridržavajte se novog pravila gdje su uključeni u odnosu na prj file.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Upravljanje projektom File Hijerarhija

Upravljanje projektom File Hijerarhija
Sljedeći odjeljci opisuju kako možete stvoriti i upravljati prilagođenim mapama i fileu Projektu view:
· Stvaranje prilagođenih mapa · Manipuliranje prilagođenih mapa projekta · Manipuliranje prilagođenih Files

Stvaranje prilagođenih mapa
Možete stvoriti logičke mape i prilagoditi fileu različitim hijerarhijskim grupama unutar vašeg projekta view. Ove se mape mogu odrediti s bilo kojim imenom ili razinom hijerarhije. Na primjerample, možete proizvoljno uskladiti svoj operativni sustav file struktura ili HDL logička hijerarhija. Prilagođene mape razlikuju se po plavoj boji.

Postoji nekoliko načina za stvaranje prilagođenih mapa i njihovo dodavanje files njima u projektu. Koristite jednu od sljedećih metoda:

1. Desnom tipkom miša kliknite projekt file ili drugu prilagođenu mapu i odaberite Dodaj mapu iz skočnog izbornika. Zatim izvršite nešto od sljedećeg file operacije:

Desni klik prikazuje tako

na tome

fyioleuoLcrOafnileesitahnedr

odabrati odabrati

Stavite u mapu. Podizbornik postojeće mape ili stvoriti

nova mapa.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Upravljanje projektom File Hijerarhija

Poglavlje 4: Postavljanje projekta logičke sinteze

Imajte na umu da mapu možete proizvoljno imenovati, no nemojte koristiti znak (/) jer je to simbol hijerarhijskog razdjelnika.
Da biste preimenovali mapu, desnom tipkom miša kliknite mapu i odaberite Preimenuj iz
skočni izbornik. Pojavljuje se dijaloški okvir Preimenuj mapu; odredite novo ime.
2. Koristite Dodaj Files u dijaloški okvir Projekta za dodavanje cijelog sadržaja hijerarhije mape i opcionalno mjesto files u prilagođene mape koje odgovaraju hijerarhijama mapa OS-a navedenim u prikazu dijaloškog okvira.

Da biste to učinili, odaberite Dodaj File gumb u projektu view.
Zatim odaberite sve tražene mape kao što je dsp iz dijaloškog okvira
kliknite gumb Dodaj. Ovo mjesto za sve files iz dsp hijerarhije u prilagođenu mapu koju ste upravo stvorili.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Upravljanje projektom File Hijerarhija

Za automatsko postavljanje files u prilagođene mape koje odgovaraju
hijerarhiji mapa OS-a označite opciju Dodaj Files u prilagođene mape u dijaloškom okviru.
Prema zadanim postavkama, naziv prilagođene mape je isti naziv kao i mapa
koji sadrži files ili mapu koja će se dodati u projekt. Međutim, možete promijeniti način na koji su mape imenovane klikom na gumb Mogućnosti mapa. Prikazuje se sljedeći dijaloški okvir.

Za korištenje:
Samo mapa koja sadrži files za naziv mape kliknite Koristi OS
Naziv mape.
Naziv staze do odabrane mape za određivanje razine
hijerarhija koja se odražava za putanju prilagođene mape.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Upravljanje projektom File Hijerarhija

Poglavlje 4: Postavljanje projekta logičke sinteze

3. Možete povući i ispustiti files i mape iz aplikacije OS Explorer u projekt view. Ova je značajka dostupna na Windows i Linux stolnim računalima s KDE-om.
Kada povučete i ispustite a file, odmah se dodaje u projekt.
Ako nijedan projekt nije otvoren, softver stvara projekt.
Kada povučete i ispustite a file preko mape, smjestit će se u nju
mapa. U početku je Add Files u projekt dijaloški okvir se prikazuje tražeći da potvrdite filetreba dodati projektu. Možete kliknuti OK da prihvatite files. Ako želite unijeti promjene, možete kliknuti gumb Ukloni sve i odrediti novi filtar ili opciju.

Napomena: Za prikaz prilagođenih mapa u projektu view, odaberite Opcije->Projekt View Izbornik s opcijama, zatim omogućite/onemogućite potvrdni okvir za View Projekt Files u Custom Folders u dijaloškom okviru.

Manipuliranje prilagođenim mapama projekta
Sljedeći postupak opisuje kako možete ukloniti files iz mapa, brisanje mapa i promjena hijerarhije mapa.
1. Za uklanjanje a file iz prilagođene mape ili:
Povucite i ispustite u drugu mapu ili na projekt. Istaknite file, desnom tipkom miša kliknite i odaberite Ukloni iz mape iz
skočni izbornik.
Nemojte koristiti tipku Delete (DEL), jer to uklanja file iz projekta.
2. Za brisanje prilagođene mape, označite je, zatim kliknite desnom tipkom miša i odaberite Izbriši iz skočnog izbornika ili pritisnite tipku DEL. Kada izbrišete mapu, odaberite jednu od sljedećih opcija:
Kliknite Da za brisanje mape i files nalazi se u mapi iz
projekt.
Kliknite Ne da samo obrišete mapu.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Upravljanje projektom File Hijerarhija

3. Za promjenu hijerarhije prilagođene mape:
Povucite i ispustite mapu unutar druge mape tako da bude pod-
mapu ili preko projekta da biste ga premjestili na najvišu razinu.
Da biste uklonili hijerarhiju najviše razine prilagođene mape, povucite i ispustite
željenu podrazinu hijerarhije nad projektom. Zatim izbrišite prazan korijenski direktorij za mapu.
Na primjerample, ako je postojeći direktorij prilagođene mape:
/Pramples/Verilog/RTL
Pretpostavimo da želite samo jednorazinsku RTL hijerarhiju, a zatim povucite i ispustite RTL preko projekta. Nakon toga možete izbrisati /Exampdirektorij les/Verilog.

Manipuliranje prilagođenim Files
Osim toga, možete izvesti sljedeće vrste prilagođenih file operacije:
1. Za suzbijanje prikaza files u mapama Vrsta, desnom tipkom miša kliknite Projekt view i odaberite Projekt View Opcije ili odaberite Opcije->Projekt View Mogućnosti. Onemogućite opciju View Projekt Files u Type Folders u dijaloškom okviru.
2. Za prikaz files abecednim redoslijedom umjesto redoslijedom projekta, označite Sortiraj Files gumb u projektu view upravljačka ploča. Pritisnite tipku sa strelicom prema dolje u donjem lijevom kutu ploče za uključivanje i isključivanje upravljačke ploče.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Upravljanje projektom File Hijerarhija

Poglavlje 4: Postavljanje projekta logičke sinteze

Prebacivanje upravljačke ploče
3. Za promjenu redoslijeda files u projektu:
Obavezno onemogućite prilagođene mape i sortiranje files. Povucite i ispustite a file na željeno mjesto na popisu files.
4. Za promjenu file upišite, povucite i ispustite u novu mapu tipa. Softver će od vas zatražiti potvrdu.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje implementacija

Postavljanje implementacija
Implementacija je verzija projekta koja se implementira s određenim skupom ograničenja i drugih postavki. Projekt može sadržavati više implementacija, svaka sa svojim postavkama.

Rad s višestrukim implementacijama
Alat Synplify Pro omogućuje stvaranje više implementacija istog dizajna i zatim usporedbu rezultata. To vam omogućuje eksperimentiranje s različitim postavkama za isti dizajn. Implementacije su revizije vašeg dizajna unutar konteksta softvera za sintezu i ne zamjenjuju softver i procese za kontrolu vanjskog izvornog koda.
1. Pritisnite gumb Dodaj implementaciju ili odaberite Projekt->Nova implementacija i postavite nove opcije uređaja (kartica Uređaj), nove opcije (kartica Opcije) ili novo ograničenje file (Kartica Ograničenja).
Softver stvara drugu implementaciju u projektu view. Nova implementacija ima isti naziv kao prethodna, ali s drugačijim sufiksom broja. Sljedeća slika prikazuje dvije implementacije, rev1 i rev2, s istaknutom trenutnom (aktivnom) implementacijom.

Nova implementacija koristi isti izvorni kod files, ali različite opcije uređaja i ograničenja. Neke kopira files iz prethodne implementacije: tlg dnevnik file, srs RTL netlist file, i design_fsm.sdc file generira FSM Explorer. Softver čuva ponovljivu povijest izvođenja sinteze.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje implementacija

Poglavlje 4: Postavljanje projekta logičke sinteze

2. Ponovno pokrenite sintezu s novim postavkama.
Za pokretanje samo trenutne implementacije kliknite Pokreni.
Za pokretanje svih implementacija u projektu odaberite Pokreni->Pokreni sve
Implementacije.
Možete koristiti višestruke implementacije da isprobate različite dijelove ili eksperimentirate s različitom učestalošću. Pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za informacije o opcijama postavljanja.
Projekt view prikazuje sve implementacije s istaknutom aktivnom implementacijom i odgovarajućim izlazom filegenerira za aktivnu implementaciju prikazanu u rezultatima implementacije view na desnoj strani; promjena aktivne implementacije mijenja izlaz file prikaz. Prozor Watch prati aktivnu implementaciju. Ako konfigurirate ovaj prozor za promatranje svih implementacija, nova implementacija se automatski ažurira u prozoru.
3. Usporedite rezultate.
Koristite prozor Watch za usporedbu odabranih kriterija. Obavezno postavite
implementacije koje želite usporediti s naredbom Configure Watch. Za detalje pogledajte Korištenje prozora za gledanje, na stranici 190.

Za usporedbu detalja, usporedite zapisnik file rezultate.
4. Da biste preimenovali implementaciju, kliknite desnom tipkom miša na naziv implementacije u projektu view, odaberite Promjena naziva implementacije iz skočnog izbornika i upišite novi naziv.
Imajte na umu da trenutno korisničko sučelje prepisuje implementaciju; izdanja prije 9.0 čuvaju implementaciju koju treba preimenovati.
5. Za kopiranje implementacije kliknite desnom tipkom miša na naziv implementacije u projektu view, odaberite Implementacija kopiranja iz skočnog izbornika i upišite novi naziv za kopiju.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Postavljanje implementacija

6. Za brisanje implementacije kliknite desnom tipkom miša na naziv implementacije u projektu viewi odaberite Ukloni implementaciju iz skočnog izbornika.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze
Postavljanje mogućnosti implementacije logičke sinteze
Možete postaviti globalne opcije za svoje implementacije sinteze, neke od njih specifične za tehnologiju. Ovaj odjeljak opisuje kako postaviti globalne opcije kao što su uređaj, optimizacija i file opcije s naredbom Implementation Options. Za informacije o postavljanju ograničenja za implementaciju, pogledajte Specificiranje SCOPE ograničenja, na stranici 119. Za informacije o nadjačavanju globalnih postavki s pojedinačnim atributima ili direktivama, pogledajte Specificiranje atributa i direktiva, na stranici 90.
Ovaj odjeljak govori o sljedećim temama:
· Postavljanje opcija uređaja, na stranici 75 · Postavljanje opcija optimizacije, na stranici 78 · Određivanje globalne frekvencije i ograničenja Files, na stranici 80 · Određivanje opcija rezultata, na stranici 82 · Određivanje izlaza vremenskog izvješća, na stranici 84 · Postavljanje Verilog i VHDL opcija, na stranici 84
Postavljanje opcija uređaja
Opcije uređaja dio su globalnih opcija koje možete postaviti za izvođenje sinteze. Uključuju odabir dijela (tehnologija, stupanj dijela i brzine) i opcije implementacije (umetanje I/O i razvodnici). Opcije i implementacija ovih opcija mogu varirati od tehnologije do tehnologije, stoga provjerite poglavlja dobavljača u Referentnom priručniku za informacije o vašim opcijama dobavljača.
1. Otvorite obrazac Mogućnosti implementacije klikom na gumb Mogućnosti implementacije ili odabirom Projekt->Mogućnosti implementacije i kliknite karticu Uređaj na vrhu ako već nije odabrana.
2. Odaberite tehnologiju, dio, paket i brzinu. Dostupne opcije razlikuju se ovisno o tehnologiji koju odaberete.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
3. Postavite opcije mapiranja uređaja. Opcije se razlikuju, ovisno o tehnologiji koju odaberete.
Ako niste sigurni što opcija znači, kliknite na opciju da vidite
opis u okviru ispod. Za potpune opise opcija kliknite F1 ili pogledajte odgovarajuće poglavlje dobavljača u Referentnom priručniku.
Da biste postavili opciju, upišite vrijednost ili potvrdite okvir da biste je omogućili.
Za više informacija o postavljanju ograničenja fanouta i ponovnom vremenskom određivanju pogledajte Postavljanje ograničenja fanouta, na stranici 348, odnosno ponovno podešavanje vremena, na stranici 334. Za detalje o drugim opcijama specifičnim za dobavljača, pogledajte odgovarajuće poglavlje dobavljača i obitelj tehnologije u Referentnom priručniku.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze

4. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK.
5. Pritisnite gumb Pokreni za sintetiziranje dizajna. Softver sastavlja i mapira dizajn koristeći opcije koje ste postavili.
6. Za postavljanje opcija uređaja sa skriptom, koristite set_option Tcl naredbu. Sljedeća tablica sadrži abecedni popis opcija uređaja na kartici Uređaj mapiranih na ekvivalentne Tcl naredbe. Budući da su opcije temeljene na tehnologiji i obitelji, sve opcije navedene u tablici možda neće biti dostupne u odabranoj tehnologiji. Sve naredbe počinju s set_option, nakon čega slijedi sintaksa u stupcu kao što je prikazano. Provjerite Referentni priručnik za najopsežniji popis opcija za vašeg dobavljača.
Sljedeća tablica prikazuje većinu opcija uređaja.

Opcija Anotated Properties za Analyst Disable I/O Insertion Fanout Guide

Tcl naredba (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze

Opcija

Tcl naredba (set_option…)

Paket

-paket ime_paketa

Dio

-dio part_name

Rješavanje mješovitih pokretača

-razriješi_više_pokretača {1|0}

Ubrzati

-stepen_brzine stupanj_brzine

Tehnologija

- tehnološka ključna riječ

Ažuriraj vremenske podatke točke kompilacije -update_models_cp {0|1}

Generiranje baze podataka HDL Analyst -hdl_qload {1|0}

Postavljanje opcija optimizacije
Opcije optimizacije dio su globalnih opcija koje možete postaviti za implementaciju. Ovaj vam odjeljak govori kako postaviti opcije poput učestalosti i opcije globalne optimizacije poput dijeljenja resursa. Također možete postaviti neke od ovih opcija pomoću odgovarajućih gumba na korisničkom sučelju.
1. Otvorite obrazac Mogućnosti implementacije klikom na gumb Mogućnosti implementacije ili odabirom Projekt->Mogućnosti implementacije i kliknite karticu Mogućnosti na vrhu.
2. Pritisnite opcije optimizacije koje želite, bilo na obrascu ili u projektu view. Vaši izbori variraju, ovisno o tehnologiji. Ako opcija nije dostupna za vašu tehnologiju, zasivljena je. Postavljanje opcije na jednom mjestu automatski je ažurira na drugom.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze

Projekt View

Mogućnosti optimizacije Mogućnosti implementacije->Opcije

Pojedinosti o korištenju ovih optimizacija potražite u sljedećim odjeljcima:

FSM prevodilac FSM Explorer
Ponovno vrijeme dijeljenja resursa

Optimiziranje automata stanja, na stranici 354
Pokretanje FSM Explorera, na stranici 359 Napomena: Samo podskup Microsemi tehnologija podržava opciju FSM Explorer. Upotrijebite ploču Projekt->Mogućnosti implementacije->Opcije da odredite je li ova opcija podržana za uređaj koji navedete u svom alatu.
Dijeljenje resursa, na stranici 352
Ponovno određivanje vremena, na stranici 334

Ekvivalentne opcije naredbe Tcl set_option su sljedeće:

Opcija FSM kompajler FSM Explorer Dijeljenje resursa Retimeming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retime {1|0}

3. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
4. Pritisnite gumb Pokreni za pokretanje sinteze.
Softver sastavlja i mapira dizajn koristeći opcije koje ste postavili.
Generacija baze podataka HDL Analyst
Prema zadanim postavkama, softver čita cijeli dizajn, izvodi logičke optimizacije i vremensko širenje i zapisuje izlaz u jednu listu mreža (srs). Kako dizajni postaju veći, vrijeme za pokretanje i otklanjanje pogrešaka u dizajnu postaje sve izazovnije.
Ova opcija omogućuje kompajleru da unaprijed podijeli dizajn na više modula koji su zapisani u odvojenu listu mreža files (srs). Da biste omogućili ovu opciju, odaberite potvrdni okvir HDL Analyst Database Generation na kartici Options dijaloškog okvira Implementation Options. Ova značajka značajno poboljšava korištenje memorije za velike dizajne.
Ova se značajka također može omogućiti iz prozora Tcl skripte pomoću sljedeće naredbe set_option Tcl:
set_option -hdl_qload 1
Nakon što je omogućena opcija HDL Analyst Generation Database Generation, upotrijebite opciju Incremental Quick Load u alatu HDL Analyst za prikaz dizajna koristeći ili jednu listu mreža (srs) ili višestruke liste mreža RTL modula najviše razine (srs). Alat može trajati unaprijedtage ove značajke dinamičkim učitavanjem samo zahvaćene hijerarhije dizajna. Na primjerample, preglednik hijerarhije može proširiti samo hijerarhiju niže razine prema potrebi za brzo učitavanje. Opcija inkrementalnog brzog učitavanja nalazi se na ploči Općenito dijaloškog okvira Mogućnosti HDL analitičara. Pogledajte Opću ploču, na stranici 304.

Određivanje globalne frekvencije i ograničenja Files

Ovaj vam postupak govori kako postaviti globalnu frekvenciju i odrediti ograničenje files za provedbu.

1. Za postavljanje globalne frekvencije učinite jedno od sljedećeg:

Upišite globalnu frekvenciju u Projekt view.

Otvorite obrazac Mogućnosti implementacije klikom na Implementacija

Gumb Mogućnosti Kartica ograničenja.

seleLcOting

Projekt->Provedba

opcije,

klik

the

Ekvivalentna naredba Tcl set_option je -frequency frequencyValue.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze
Globalnu frekvenciju možete nadjačati lokalnim ograničenjima, kao što je opisano u Određivanje ograničenja SCOPE, na stranici 119. U alatu Synplify Pro možete automatski generirati ograničenja takta za svoj dizajn umjesto postavljanja globalne frekvencije. Pogledajte Korištenje automatskih ograničenja, na stranici 291 za detalje.
Projekt globalne frekvencije i ograničenja View
Mogućnosti implementacije->Ograničenja

2. Odrediti ograničenje files za implementaciju, učinite jedno od sljedećeg:
Odaberite Projekt->Mogućnosti implementacije->Ograničenja. Provjerite ograničenje
fileželite koristiti u projektu.
Na ploči Mogućnosti implementacije->Ograničenja također možete kliknuti na
dodajte ograničenje file.
S odabranom implementacijom koju želite koristiti kliknite Dodaj File u
Projekt view, i dodajte ograničenje filetrebaš.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
Za stvaranje ograničenja files, pogledajte Određivanje ograničenja SCOPE, na stranici 119.
3. Za uklanjanje ograničenja fileiz implementacije, učinite jedno od sljedećeg:
Odaberite Projekt->Mogućnosti implementacije->Ograničenja. Pritisnite potvrdni okvir
pored file ime.
U Projektu view, desnom tipkom miša kliknite ograničenje file ukloniti i
odaberite Ukloni iz projekta.
Ovo uklanja ograničenje file iz implementacije, ali ga ne briše.
4. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK.
Kada sintetizirate dizajn, softver kompilira i mapira dizajn koristeći opcije koje postavite.
Određivanje opcija rezultata
Ovaj vam odjeljak pokazuje kako odrediti kriterije za izlaz izvođenja sinteze.
1. Otvorite obrazac Mogućnosti implementacije klikom na gumb Mogućnosti implementacije ili odabirom Projekt->Mogućnosti implementacije i kliknite karticu Rezultati implementacije na vrhu.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze

2. Navedite izlaz fileželite generirati.
Za generiranje mapirane liste mreža files, kliknite Write Mapped Verilog Netlist ili Write
Mapirani VHDL Netlist.
Za generiranje ograničenja specifičnog dobavljača file za napomenu naprijed,
kliknite Write Vendor Constraint File. Pogledajte Za detalje o ovom izvješću, pogledajte Constraint Checking Report, na stranici 270 Referentnog priručnika, na stranici 56 za više informacija.
3. Postavite direktorij u koji želite zapisati rezultate.
4. Postavite format za izlaz file. Ekvivalentna Tcl naredba za skriptiranje je format projekta -result_format.
Možda biste također željeli postaviti atribute za kontrolu mapiranja imena. Za detalje, pogledajte odgovarajuće poglavlje dobavljača u Referentnom priručniku.
5. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK.
Kada sintetizirate dizajn, softver kompilira i mapira dizajn koristeći opcije koje postavite.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
Određivanje izlaza vremenskog izvješća
Možete odrediti koliko se prijavljuje u vremenskom izvješću postavljanjem sljedećih opcija.
1. Odabirom Projekt->Mogućnosti implementacije i kliknite karticu Izvješće o vremenu. 2. Postavite broj kritičnih staza koje želite da softver prijavi.

3. Navedite broj početnih i krajnjih točaka koje želite vidjeti u izvješćima u odjeljcima kritične staze.
4. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK. Kada sintetizirate dizajn, softver kompilira i mapira dizajn koristeći opcije koje postavite.
Postavljanje Verilog i VHDL opcija
Kada postavite Verilog i VHDL izvor fileu svom projektu, također možete navesti određene opcije kompilatora.
Postavljanje Veriloga File Mogućnosti
Vi ste postavili Verilog file opcija odabirom ili Projekta->Mogućnosti implementacije->Verilog ili Opcije->Konfiguriraj Verilog kompajler.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze

1. Odredite Verilog format koji želite koristiti.
Za postavljanje prevoditelja globalno za sve files u projektu, odaberite
Projekt->Mogućnosti implementacije->Verilog. Ako koristite Verilog 2001 ili SystemVerilog, provjerite Referentni priručnik za podržane konstrukcije.
Za navođenje Verilog prevoditelja na per file osnovi, odaberite file u
Projekt view. Kliknite desnom tipkom miša i odaberite File Mogućnosti. Odaberite odgovarajući prevodilac. Zadani Verilog file format za nove projekte je SystemVerilog.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
2. Navedite modul najviše razine ako to već niste učinili u projektu view.
3. Da biste ekstrahirali parametre iz izvornog koda, učinite sljedeće:
Pritisnite Ekstrakt parametara. Da biste nadjačali zadanu vrijednost, unesite novu vrijednost za parametar.
Softver koristi novu vrijednost samo za trenutnu implementaciju. Imajte na umu da ekstrakcija parametara nije podržana za mješovite dizajne.

4. Upišite direktivu u Compiler Directives, koristeći razmake za odvajanje izjava. Možete upisati direktive koje biste inače unijeli s 'ifdef i `define izjavama u kodu. Na primjerample, ABC=30 rezultira time da softver upisuje sljedeće izjave u projekt file:
set_option -hdl_define -set “ABC=30”
LO

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze
5. U Include Path Orderu navedite staze pretraživanja za uključivanje naredbi za Verilog filekoji su u vašem projektu. Koristite gumbe u gornjem desnom kutu okvira za dodavanje, brisanje ili promjenu redoslijeda staza.
6. U direktorijima knjižnica navedite stazu do direktorija koji sadrži knjižnicu files za vaš projekt. Koristite gumbe u gornjem desnom kutu okvira za dodavanje, brisanje ili promjenu redoslijeda staza.
7. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK. Kada sintetizirate dizajn, softver kompilira i mapira dizajn koristeći opcije koje postavite.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze Postavljanje opcija implementacije logičke sinteze
Postavljanje VHDL-a File Mogućnosti
Vi postavite VHDL file mogućnosti odabirom ili Projekt->Mogućnosti implementacije->VHDL ili Opcije->Konfiguracija VHDL kompajlera.

Za VHDL izvor možete navesti opcije opisane u nastavku.
1. Navedite modul najviše razine ako to već niste učinili u projektu view. Ako se modul najviše razine ne nalazi u zadanoj radnoj biblioteci, morate navesti biblioteku u kojoj kompajler može pronaći modul. Za informacije o tome kako to učiniti, pogledajte VHDL panel, na stranici 200.
Također možete koristiti ovu opciju za dizajne mješovitih jezika ili kada želite navesti modul koji nije stvarni entitet najviše razine za HDL Analyst prikaz i LdOebugging u shemi views. 2. Za korisnički definirano kodiranje stroja stanja učinite sljedeće:
Odredite vrstu kodiranja koju želite koristiti.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Postavljanje opcija implementacije logičke sinteze Poglavlje 4: Postavljanje projekta logičke sinteze
Onemogućite FSM kompajler.
Kada sintetizirate dizajn, softver koristi direktive prevoditelja koje ste ovdje postavili za kodiranje automata stanja i ne pokreće FSM prevodilac, koji bi nadjačao direktive prevoditelja. Alternativno, možete definirati automate stanja s atributom syn_encoding, kao što je opisano u Definiranje automata stanja u VHDL-u, na stranici 308.
3. Da biste izdvojili generike iz izvornog koda, učinite ovo:
Pritisnite Ekstrakt generičkih konstanti. Da biste nadjačali zadanu vrijednost, unesite novu vrijednost za generičko.
Softver koristi novu vrijednost samo za trenutnu implementaciju. Imajte na umu da ne možete izdvojiti generike ako imate mješoviti jezični dizajn.

4. Za promicanje tristanja preko granica procesa/bloka, provjerite je li Push Tristates omogućeno. Za detalje pogledajte Push Tristates Option, na stranici 212 u Referentnom priručniku.
5. Odredite tumačenje direktiva synthesis_on i synthesis_off:
Kako bi prevodilac interpretirao synthesis_on i synthesis_off direktive
poput translate_on/translate_off, omogućite opciju Uključi/Isključi sintezu Implementirano kao Uključi/isključi prijevod.
Da biste zanemarili naredbe synthesis_on i synthesis_off, provjerite da
ova opcija nije označena. Pogledajte translate_off/translate_on, na stranici 226 u Referentnom priručniku za više informacija.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Specificiranje atributa i direktiva

6. Po potrebi postavite druge opcije implementacije (pogledajte Postavljanje opcija implementacije logičke sinteze, na stranici 75 za popis izbora). Pritisnite OK.
Kada sintetizirate dizajn, softver kompilira i mapira dizajn koristeći opcije koje postavite.

Specificiranje atributa i direktiva

Atributi i direktive su specifikacije koje dodjeljujete objektima dizajna kako biste kontrolirali način na koji se vaš dizajn analizira, optimizira i mapira.
Atributi kontroliraju optimizacije preslikavanja, a direktive kontroliraju optimizacije prevoditelja. Zbog ove razlike, morate navesti direktive u izvornom kodu. Ova tablica opisuje metode koje su dostupne za stvaranje specifikacija atributa i direktiva:

Ograničenja uređivača VHDL Verilog SCOPE File

Atributi Da Da Da Da

Direktive Da Da Ne Ne

Bolje je navesti atribute u uređivaču SCOPE ili ograničenja file, jer ne morate prvo ponovno kompajlirati dizajn. Za direktive morate sastaviti dizajn da bi stupile na snagu.
Ako OPSEG/ograničenja file i HDL izvorni kod je naveden za dizajn, ograničenja imaju prioritet kada postoje sukobi.
Za dodatne pojedinosti pogledajte sljedeće:
· Određivanje atributa i uputa u VHDL-u, na stranici 91 · Određivanje atributa i uputa u Verilogu, na stranici 92 · Određivanje atributa uz pomoć SCOPE Editora, na stranici 93 · Određivanje atributa u ograničenjima File, na stranici 97

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Specificiranje atributa i direktiva

Poglavlje 4: Postavljanje projekta logičke sinteze

Specificiranje atributa i direktiva u VHDL-u
Možete koristiti druge metode za dodavanje atributa objektima, kao što je navedeno u Specificiranje atributa i direktiva, na stranici 90. Međutim, možete specificirati direktive samo u izvornom kodu. Postoje dva načina definiranja atributa i direktiva u VHDL-u:
· Korištenje unaprijed definiranog paketa atributa
· Deklariranje atributa svaki put kada se koristi
Za pojedinosti sintakse VHDL atributa, pogledajte VHDL atribut i sintaksa direktive, na stranici 561 u Referentnom priručniku.

Korištenje unaprijed definiranog paketa VHDL atributa
NapredaktagZa korištenje unaprijed definiranog paketa izbjegavate redefiniranje atributa i direktiva svaki put kada ih uključite u izvorni kod. Nedostataktage da je vaš izvorni kod manje prenosiv. Paket atributa nalazi se u installDirectory/lib/vhd/synattr.vhd.
1. Za korištenje unaprijed definiranog paketa atributa uključenog u softversku biblioteku, dodajte ove retke u sintaksu:
biblioteka sinplificirati; koristiti synplify.attributes.all;
2. Dodajte atribut ili direktivu koju želite nakon deklaracije jedinice dizajna.
deklaracije ; atribut attribute_name od objectName: objectType je vrijednost;
Na primjerampono:
entitet simpledff je port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atribut syn_noclockbuf od clk: signal je istinit;
Za pojedinosti o konvencijama sintakse, pogledajte VHDL atribut i sintaksa direktive, na stranici 561 u Referentnom priručniku.
3. Dodajte izvor file na projekt.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Specificiranje atributa i direktiva

Deklariranje VHDL atributa i direktiva
Ako ne koristite paket atributa, morate ponovno definirati atribute svaki put kada ih uključite u izvorni kod.
1. Svaki put kada koristite atribut ili direktivu, definirajte je odmah nakon deklaracije jedinice dizajna koristeći sljedeću sintaksu:
deklaracija_jedinice_dizajna ; atribut attributeName: dataType; atribut attributeName od objectName: objectType je vrijednost;
Na primjerampono:
entitet simpledff je port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atribut syn_noclockbuf : booleov; atribut syn_noclockbuf od clk :signal je istinit;
2. Dodajte izvor file na projekt.

Određivanje atributa i direktiva u Verilogu
Možete koristiti druge metode za dodavanje atributa objektima, kao što je opisano u Specificiranje atributa i direktiva, na stranici 90. Međutim, možete specificirati direktive samo u izvornom kodu.
Verilog nema unaprijed definirane atribute i direktive sinteze, pa ih morate dodati kao komentare. Nazivu atributa ili direktive prethodi ključna riječ synthesis. Verilog files su osjetljivi na velika i mala slova, tako da atributi i direktive moraju biti navedeni točno onako kako su predstavljeni u njihovim opisima sintakse. Za pojedinosti o sintaksi pogledajte Verilog atribut i sintaksu direktive, na stranici 363 u Referentnom priručniku.
1. Da biste dodali atribut ili direktivu u Verilogu, upotrijebite Verilog sintaksu retka ili bloka (C-stil) neposredno nakon objekta dizajna. Blokirani komentari moraju prethoditi točki i zarezu, ako postoji.
LO

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Specificiranje atributa i direktiva

Poglavlje 4: Postavljanje projekta logičke sinteze

Sintaksa Verilog blok komentara
/* ime atributa sinteze = vrijednost */ /* ime direktorija sinteze = vrijednost */

Sintaksa komentara Verilog retka
// ime atributa sinteze = vrijednost // ime direktorija sinteze = vrijednost

Za pojedinosti o pravilima sintakse pogledajte Verilog atribut i sintaksa direktive, na stranici 363 u Referentnom priručniku. Sljedeće su pramples:
modul fifo(out, in) /* sinteza syn_hier = “hard” */;
2. Da priložite više atributa ili direktiva istom objektu, odvojite atribute razmacima, ali nemojte ponavljati ključnu riječ sinteze. Nemojte koristiti zareze. Na primjerampono:
stanje slučaja /* sinteza puni_slučaj paralelni_slučaj */;
3. Ako je više registara definirano pomoću jedne Verilog reg izjave i atribut je primijenjen na njih, tada softver za sintezu primjenjuje samo posljednji deklarirani registar u reg izjavi. Na primjerampono:
reg [5:0] q, q_a, q_b, q_c, q_d /* sinteza syn_preserve=1 */;
Atribut syn_preserve primjenjuje se samo na q_d. Ovo je očekivano ponašanje za alate za sintezu. Da biste primijenili ovaj atribut na sve registre, morate koristiti zasebnu Verilog reg izjavu za svaki registar i primijeniti atribut.

Specificiranje atributa pomoću uređivača SCOPE
Prozor SCOPE pruža sučelje jednostavno za korištenje za dodavanje bilo kojeg atributa. Ne možete ga koristiti za dodavanje direktiva, jer one moraju biti dodane u izvor files. (Pogledajte Određivanje atributa i uputa u VHDL-u, na stranici 91 ili Određivanje atributa i uputa u Verilogu, na stranici 92). Sljedeći postupak pokazuje kako dodati atribut izravno u prozor SCOPE.
1. Počnite s kompiliranim dizajnom i otvorite prozor SCOPE. Za dodavanje atributa postojećem ograničenju file, otvorite prozor SCOPE klikom na postojeći file u Projektu view. Za dodavanje atributa novom file, kliknite ikonu SCOPE i kliknite Initialize da biste otvorili prozor SCOPE.
2. Pritisnite karticu Atributi na dnu prozora SCOPE.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje projekta logičke sinteze

Specificiranje atributa i direktiva

Možete prvo odabrati objekt (korak 3) ili prvo atribut (korak 4).

3. Da biste odredili objekt, učinite jedno od sljedećeg u stupcu Objekt. Ako ste već naveli atribut, stupac Objekt navodi samo važeće izbore objekata za taj atribut.
Odaberite vrstu objekta u stupcu Filtar objekta, a zatim odaberite
objekt s popisa izbora u stupcu Objekt. Ovo je najbolji način da osigurate da specificirate objekt koji je prikladan, s ispravnom sintaksom.

LO
Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Specificiranje atributa i direktiva

Poglavlje 4: Postavljanje projekta logičke sinteze

Povucite objekt kojem želite priložiti atribut iz
RTL ili Tehnologija views u stupac Object u prozoru SCOPE. Za neke atribute povlačenjem i ispuštanjem možda nećete odabrati pravi objekt. Na primjerample, ako želite postaviti syn_hier na modul ili entitet kao što je and gate, morate ga postaviti na view za taj modul. Objekt bi imao ovu sintaksu: v:moduleName u Verilogu ili v:library.moduleName u VHDL-u, gdje možete imati više biblioteka.
Upišite naziv objekta u stupac Objekt. Ako ne znate
ime, upotrijebite naredbu Traži ili stupac Filter objekta. Obavezno upišite odgovarajući prefiks za objekt gdje je potreban. Na primjerample, za postavljanje atributa na a view, nazivu modula ili entiteta morate dodati prefiks v:. Za VHDL, možda ćete morati navesti biblioteku kao i naziv modula.
4. Ako ste prvo naveli objekt, sada možete navesti atribut. Popis prikazuje samo važeće atribute za tip objekta koji ste odabrali. Navedite atribut tako da držite pritisnutu tipku miša u stupcu Atributi i odaberete atribut s popisa.

Ako ste prvi odabrali objekt, dostupni izbori određeni su odabranim objektom i tehnologijom koju koristite. Ako ste prvi odabrali atribut, dostupni izbori određeni su tehnologijom.
Kada odaberete atribut, prozor SCOPE govori vam koju vrstu vrijednosti morate unijeti za taj atribut i daje kratak opis atributa. Ako ste prvi odabrali atribut, svakako se vratite i navedite objekt.
5. Ispunite vrijednost. Držite tipku miša u stupcu Vrijednost i odaberite s popisa. Također možete upisati vrijednost.

Korisnički priručnik za Synplify Pro za izdanje Microsemi, listopad 2014

Poglavlje 4: Postavljanje Logic Sy

Dokumenti / Resursi

SYnOPSYS FPGA Synthesis Synplify Pro za Microsemi Edition [pdf] Korisnički priručnik
FPGA Synthesis Synplify Pro za Microsemi Edition, Synthesis Synplify Pro za Microsemi Edition, Synplify Pro za Microsemi Edition, Pro za Microsemi Edition, Microsemi Edition, Edition

Reference

korisnički priručnik

SYnOPSYS FPGA Synthesis Synplify Pro za Microsemi Edition Korisnički priručnik

FPGA sinteza Synplify Pro za Microsemi Edition

Tehnički podaci

Informacije o proizvodu

Upute za uporabu proizvoda

Poglavlje 1: Uvod

Opseg dokumenta

Početak rada

Korisničko sučelje je završenoview

Poglavlje 2: Tokovi dizajna FPGA sinteze

Poglavlje 3: Priprema unosa

FAQ

P: Mogu li napraviti kopije dokumentacije?

P: Kako mogu pokrenuti softver?

P: Koja je publika namijenjena ovom korisničkom priručniku?

Dokumenti / Resursi

Reference

Ostavite komentar

Odustani od odgovora