Hướng dẫn sử dụng Synopsys FPGA Synplify Pro for Microsemi Edition

Synopsys FPGA Synthesis – Synplify Pro cho phiên bản Microsemi
là một công cụ toàn diện để triển khai FPGA với nhiều
các tính năng được thiết kế để hỗ trợ người dùng trong việc tổng hợp và thiết kế logic
chảy.

Hướng dẫn sử dụng sản phẩm

Chương 1: Giới thiệu

Chương này cung cấp một hơnview của Synopsys FPGA và
Sản phẩm nguyên mẫu, Công cụ triển khai FPGA và Synopsys FPGA
Tính năng của công cụ.

Phạm vi của Tài liệu

Bộ tài liệu bao gồm thông tin về các tính năng của sản phẩm
và dành cho người dùng quan tâm đến tổng hợp và thiết kế FPGA
chảy.

Bắt đầu

Để bắt đầu sử dụng phần mềm, hãy khởi chạy phần mềm theo hướng dẫn được cung cấp
hướng dẫn và tham khảo hướng dẫn sử dụng để được trợ giúp.

Giao diện người dùng quaview

Làm quen với giao diện người dùng để sử dụng hiệu quả
điều hướng qua các tính năng của phần mềm.

Chương 2: Các luồng thiết kế tổng hợp FPGA

Chương này trình bày chi tiết về Luồng thiết kế tổng hợp logic cho FPGA
tổng hợp.

Chương 3: Chuẩn bị đầu vào

Tìm hiểu cách sử dụng Nguồn ngôn ngữ hỗn hợp Files và Gia tăng
Trình biên dịch để chuẩn bị dữ liệu đầu vào hiệu quả.

Ghi chú: Hãy lưu ý đến bất kỳ hạn chế nào liên quan
bằng cách sử dụng Trình biên dịch gia tăng.

Câu hỏi thường gặp

H: Tôi có thể sao chép tài liệu được không?

A: Có, thỏa thuận cấp phép cho phép tạo bản sao cho mục đích nội bộ.
chỉ sử dụng khi ghi rõ nguồn.

H: Tôi phải khởi động phần mềm như thế nào?

A: Tham khảo phần “Bắt đầu” trong Chương 1 của
hướng dẫn sử dụng để biết hướng dẫn chi tiết về cách khởi động phần mềm.

H: Đối tượng hướng tới của hướng dẫn sử dụng này là ai?

A: Hướng dẫn sử dụng này dành cho những cá nhân quan tâm đến FPGA
luồng tổng hợp và thiết kế.

View Fullscreen

Tổng hợp FPGA Synopsys
Synplify Pro cho phiên bản Microsemi
Hướng dẫn sử dụng
Tháng 2014 năm XNUMX

Thông báo bản quyền và thông tin độc quyền
Bản quyền © 2014 Synopsys, Inc. Bảo lưu mọi quyền. Phần mềm và tài liệu này chứa thông tin bí mật và độc quyền thuộc sở hữu của Synopsys, Inc. Phần mềm và tài liệu được cung cấp theo thỏa thuận cấp phép và chỉ có thể được sử dụng hoặc sao chép theo các điều khoản của thỏa thuận cấp phép. Không được sao chép, truyền tải hoặc dịch bất kỳ phần nào của phần mềm và tài liệu dưới bất kỳ hình thức hoặc phương tiện nào, điện tử, cơ học, thủ công, quang học hoặc cách khác, mà không có sự cho phép trước bằng văn bản của Synopsys, Inc. hoặc theo quy định rõ ràng của thỏa thuận cấp phép.
Quyền sao chép tài liệu
Thỏa thuận cấp phép với Synopsys cho phép bên được cấp phép sao chép tài liệu chỉ để sử dụng nội bộ.
Mỗi bản sao phải bao gồm tất cả bản quyền, nhãn hiệu, nhãn hiệu dịch vụ và thông báo về quyền sở hữu, nếu có. Người được cấp phép phải chỉ định số thứ tự cho tất cả các bản sao. Các bản sao này phải chứa chú thích sau trên trang bìa:
“Tài liệu này được sao chép với sự cho phép của Synopsys, Inc., để sử dụng độc quyền cho __________________________________________ và nhân viên của công ty. Đây là bản sao số __________.”
Tuyên bố kiểm soát đích
Tất cả dữ liệu kỹ thuật có trong ấn phẩm này đều phải tuân theo luật kiểm soát xuất khẩu của Hoa Kỳ. Việc tiết lộ cho công dân của các quốc gia khác trái với luật pháp Hoa Kỳ là bị cấm. Người đọc có trách nhiệm xác định các quy định áp dụng và tuân thủ chúng.
LO

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Tuyên bố miễn trừ trách nhiệm
SYNOPSYS, INC. VÀ CÁC BÊN CẤP PHÉP KHÔNG BẢO HÀNH BẤT KỲ LOẠI NÀO, DÙ RÕ RÀNG HAY NGỤ Ý, LIÊN QUAN ĐẾN TÀI LIỆU NÀY, BAO GỒM NHƯNG KHÔNG GIỚI HẠN Ở, CÁC BẢO HÀNH NGỤ Ý VỀ KHẢ NĂNG THƯƠNG MẠI VÀ TÍNH PHÙ HỢP CHO MỘT MỤC ĐÍCH CỤ THỂ.
Nhãn hiệu đã đăng ký (®)
Tóm tắt, AEON, AMPS, Astro, Công nghệ tổng hợp trích xuất hành vi, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Trình biên dịch thiết kế, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Trình biên dịch vật lý, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, logo Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera và YIELDirector là các thương hiệu đã đăng ký của Synopsys, Inc.
Nhãn hiệu (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Công nghệ tối ưu hóa phân cấp, Hệ thống tạo mẫu ASIC hiệu suất cao, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Trình biên dịch thư viện, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Trình biên dịch mô-đun, MultiPoint, ORAengineering, Nhà phân tích vật lý, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC và Worksheet Buffer là các thương hiệu của Synopsys, Inc.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Dấu hiệu dịch vụ (sm)
MAP-in, SVP Café và TAP-in là nhãn hiệu dịch vụ của Synopsys, Inc. SystemC là nhãn hiệu của Open SystemC Initiative và được sử dụng theo giấy phép. ARM và AMBA là nhãn hiệu đã đăng ký của ARM Limited. Saber là nhãn hiệu đã đăng ký của SabreMark Limited Partnership và được sử dụng theo giấy phép. Tất cả các tên sản phẩm hoặc công ty khác có thể là nhãn hiệu của chủ sở hữu tương ứng.
In tại Hoa Kỳ tháng 2014 năm XNUMX

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Nội dung

Chương 1: Giới thiệu
Synopsys FPGA và các sản phẩm tạo mẫu . ... . 16
Phạm vi của Tài liệu . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Bắt đầu . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Giao diện người dùng quaview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Chương 2: Các luồng thiết kế tổng hợp FPGA
Thiết kế luồng tổng hợp logic . ...
Chương 3: Chuẩn bị đầu vào
Thiết lập nguồn HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Tạo nguồn HDL Files . ... Files . ...34 Chỉnh sửa Nguồn HDL Files với Trình soạn thảo văn bản tích hợp . ... Files . . . . . . . . . . . . . . . . . . . . . 42
Sử dụng nguồn ngôn ngữ hỗn hợp Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Sử dụng trình biên dịch gia tăng . ...
Sử dụng Structural Verilog Flow . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Làm việc với ràng buộc Files . ...53 Khi nào sử dụng ràng buộc Files trên Mã nguồn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Sử dụng Trình soạn thảo văn bản để ràng buộc Files (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Hướng dẫn cú pháp Tcl cho ràng buộc Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kiểm tra ràng buộc Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Chương 4: Thiết lập dự án tổng hợp logic
Thiết lập dự án Files . ... File . ...58 Mở một dự án hiện có File . ... View Tùy chọn hiển thị . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Cập nhật Verilog Bao gồm Đường dẫn trong Dự án Cũ hơn Files . . . . . . . . . . . . . . . . . . . 65
Quản lý dự án File Phân cấp . ... . . . 66 Thao tác tùy chỉnh Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Thiết lập triển khai . ...
Thiết lập Tùy chọn Triển khai Tổng hợp Logic . ... 75 Chỉ định tần suất và ràng buộc toàn cục Files . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Chỉ định Thuộc tính và Chỉ thị . ... . . . . . . . . . . . . . . . . . . . . . 90 Chỉ định các thuộc tính trong các ràng buộc File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Tìm kiếm Files . ... Files để Tìm kiếm . ... Files để Tìm kiếm . ... . . . . . . . . . . . . . . . . . . . . . . 99 LO
Lưu trữ Files và Dự án . ... . . . . . . . . . . . . . . . . . . . . . . . 101

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Sao chép một Dự án . ...
Chương 5: Chỉ định ràng buộc
Sử dụng Trình soạn thảo SCOPE . ...
Chỉ định ràng buộc SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Định nghĩa ràng buộc đầu vào và đầu ra . ... View của SCOPE GUI . ...
Chỉ định các ngoại lệ về thời gian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Định nghĩa Đường dẫn Sai . ...
Tìm đối tượng bằng Tcl find và expand . ... . ...
Sử dụng Bộ sưu tập . ... 144 Tạo Bộ sưu tập bằng Lệnh Tcl . ... Viewing và Thao tác Bộ sưu tập với Lệnh Tcl . . . . . . . . . . . . . . . . 150
Chuyển đổi SDC sang FDC . ...
Sử dụng Trình soạn thảo SCOPE (Cũ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Nhập và chỉnh sửa các ràng buộc SCOPE (Cũ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 Chỉ định các ràng buộc thời gian SCOPE (Cũ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Nhập các ràng buộc mặc định . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Định nghĩa ràng buộc đầu vào và đầu ra (Cũ) . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 6: Tổng hợp và phân tích kết quả
Tổng hợp thiết kế của bạn . ... 174
Kiểm tra Nhật ký File Kết quả . ... Viewing và Làm việc với Nhật ký File . ... File Báo cáo . ...
Xử lý tin nhắn . ... Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Lọc tin nhắn trong tin nhắn Viewer . ... File Kiểm soát tin nhắn . ...
Sử dụng Continue on Error . ...
Chương 7: Phân tích với HDL Analyst và FSM Viewer
Làm việc trong sơ đồ Views . ... Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Mở Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Thuộc tính đối tượng . ...210 Chọn đối tượng trong RTL/Công nghệ Views . ... Views trong một cửa sổ sơ đồ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Thiết lập sơ đồ View Tùy chọn . ...
Khám phá phân cấp thiết kế . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Khám phá phân cấp đối tượng bằng cách đẩy/nổi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Khám phá phân cấp đối tượng của các thể hiện trong suốt . . . . . . . . . . . . . . . . . . . . . . 223
Tìm Đối Tượng . . . . . . . . . . . . . .LO . ... Views . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Kết hợp Tìm với Lọc để Tinh chỉnh Tìm kiếm . ...
Kiểm tra chéo . ... View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Kiểm tra chéo từ RTL/Công nghệ View . ... Viewờ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Phân tích bằng Công cụ HDL Analyst . ... Viewing Thiết kế phân cấp và bối cảnh . ... . . . . . . . 252 Mở rộng và ViewKết nối ing . ...
Sử dụng FSM Viewờ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Chương 8: Phân tích thời gian
Phân tích thời gian trong sơ đồ Views . ... Viewing Thông tin thời gian . ... Views . . . . . . . . . . . . . . . . . . . . . . 275 Phân tích cây đồng hồ trong RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing Đường dẫn quan trọng . ...
Tạo báo cáo thời gian tùy chỉnh với STA . ...
Sử dụng ràng buộc thiết kế phân tích . ... File . ... File . . . . . . . . . . . . . . . . . . . . . . . . . số 290
Sử dụng Auto Constraints . ...
Chương 9: Suy ra các đối tượng cấp cao
Định nghĩa hộp đen cho tổng hợp . ... . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Định nghĩa máy trạng thái cho tổng hợp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Chỉ định FSM với Thuộc tính và Chỉ thị . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Chỉ định FSM an toàn . ...
Tự động suy luận RAM . ... . ...
Khởi tạo RAM . ... . . . . . . . . . . . . . . . . . . . . . . . . 323
Chương 10: Chỉ định tối ưu hóa cấp thiết kế
Mẹo tối ưu hóa . ... . ...
Đổi thời gian . ...ample . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Bảo vệ các đối tượng khỏi bị tối ưu hóa . ...342 Bảo vệ thứ bậc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
Tối ưu hóa Fanout . ... . . . . . . . . . . . . . . . . . . 348
Chia sẻ tài nguyên . ...
Chèn I/O . ...
Tối ưu hóa máy trạng thái . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Chạy FSM Explorer . ...
Chèn đầu dò . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chỉ định các đầu dò trong Mã nguồn . ...
Chương 11: Làm việc với các điểm biên dịch
Kiến thức cơ bản về điểm biên dịch . ...tages của Thiết kế Điểm Biên dịch . ... . . . . . . . . . . . . 366 Biên dịch các kiểu điểm . ...
Cơ bản về tổng hợp điểm biên dịch . ... Files . ... . . 375 Tổng hợp điểm biên dịch . ...
Tổng hợp các điểm biên dịch . ... File đối với Điểm biên dịch . ... . . . . . . . . . . . 388
Sử dụng Điểm biên dịch với các tính năng khác . ...
Tổng hợp lại theo từng bước . ...
Chương 12: Làm việc với IP Input
Tạo IP với SYNCore . ... . . . . . . . . 402 Chỉ định RAM hỗ trợ Byte với SYNCore . ... 402 Chỉ định Bộ đếm với SYNCore . ...
Luồng mã hóa IP FPGA Synopsys . ...view của Synopsys FPGA IP Flow . ...
Làm việc với IP được mã hóa . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Mã hóa IP của bạn . ... 446 Chỉ định Phương pháp Xuất tập lệnh . ...
Sử dụng Hyper Source . ... . . . . . . . 460 Luồng tín hiệu thông qua hệ thống phân cấp thiết kế của IP . . . . . . . . . . . . . . . 460
Chương 13: Tối ưu hóa quy trình để nâng cao năng suất
Sử dụng chế độ hàng loạt . ... File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Làm việc với các tập lệnh và lệnh Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Thiết lập số lượng công việc song song . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Sử dụng biến Tcl để thử một số công nghệ mục tiêu . . . . . ...
Tự động hóa luồng với synhooks.tcl . ...
Chương 14: Sử dụng Đa xử lý
Xử lý đa nhiệm với các điểm biên dịch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
Chương 15: Tối ưu hóa cho thiết kế Microsemi
Tối ưu hóa thiết kế Microsemi . ... . . . . 488 Làm việc với Radhard Designs . ...
Chương 16: Làm việc với đầu ra tổng hợp
Truyền thông tin đến các công cụ P&R . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chỉ định vị trí chân cắm . ...
Tạo đầu ra dành riêng cho nhà cung cấp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
Chương 17: Chạy các hoạt động sau tổng hợp
Chạy P&R Tự động sau khi Tổng hợp . ...
Làm việc với Công cụ Nhận dạng . ...501 Sử dụng Công cụ Nhận dạng . . . . . . ...
Mô phỏng bằng Công cụ VCS . ...

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

CHƯƠNG 1
Giới thiệu
Phần giới thiệu về phần mềm Synplify Pro® này mô tả những nội dung sau:
· Synopsys FPGA và Sản phẩm Nguyên mẫu, trên trang 16 · Phạm vi của Tài liệu, trên trang 21 · Bắt đầu, trên trang 22 · Giao diện Người dùng Trênview, trên trang 24

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 1: Giới thiệu

Synopsys FPGA và các sản phẩm tạo mẫu

Synopsys FPGA và các sản phẩm tạo mẫu
Hình sau đây hiển thị dòng sản phẩm FPGA và Prototyping của Synopsys.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Synopsys FPGA và các sản phẩm tạo mẫu

Chương 1: Giới thiệu

Công cụ triển khai FPGA
Các sản phẩm Synplify Pro và Synplify Premier là các công cụ tổng hợp RTL được thiết kế đặc biệt cho FPGA (mảng cổng lập trình được tại hiện trường) và CPLD (thiết bị logic lập trình phức tạp).

Phần mềm tổng hợp Synplify Pro
Phần mềm tổng hợp FPGA Synplify Pro là tiêu chuẩn công nghiệp thực tế để tạo ra các thiết kế FPGA hiệu suất cao, tiết kiệm chi phí. Tính độc đáo của nó
Thuật toán Công nghệ tổng hợp trích xuất hành vi® (BEST), thực hiện
tối ưu hóa cấp cao trước khi tổng hợp mã RTL thành logic FPGA cụ thể. Phương pháp này cho phép tối ưu hóa vượt trội trên FPGA, thời gian chạy nhanh và khả năng xử lý các thiết kế rất lớn. Phần mềm Synplify Pro hỗ trợ các cấu trúc ngôn ngữ VHDL và Verilog mới nhất bao gồm SystemVerilog và VHDL 2008. Công cụ này độc lập với công nghệ, cho phép nhắm mục tiêu lại nhanh chóng và dễ dàng giữa các thiết bị FPGA và nhà cung cấp từ một dự án thiết kế duy nhất.

Phần mềm tổng hợp Synplify Premier
Chức năng Synplify Premier là siêu tập hợp của công cụ Synplify Pro, cung cấp môi trường triển khai và gỡ lỗi FPGA tối ưu. Nó bao gồm một bộ công cụ và công nghệ toàn diện dành cho các nhà thiết kế FPGA tiên tiến và cũng đóng vai trò là công cụ tổng hợp cho các nhà tạo mẫu ASIC nhắm mục tiêu đến các nguyên mẫu dựa trên FPGA đơn lẻ.
Sản phẩm Synplify Premier cung cấp cho cả nhà thiết kế FPGA và người tạo mẫu ASIC nhắm mục tiêu đến các FPGA đơn lẻ phương pháp triển khai thiết kế và gỡ lỗi hiệu quả nhất. Về phía triển khai thiết kế, nó bao gồm chức năng đóng thời gian, xác minh logic, sử dụng IP, khả năng tương thích ASIC và triển khai DSP, cũng như tích hợp chặt chẽ với các công cụ back-end của nhà cung cấp FPGA. Về phía gỡ lỗi, nó cung cấp khả năng xác minh FPGA trong hệ thống giúp tăng tốc đáng kể quá trình gỡ lỗi và cũng bao gồm phương pháp nhanh chóng và gia tăng để tìm các vấn đề thiết kế khó nắm bắt.

Tính năng của công cụ FPGA Synopsys
Bảng này phân biệt các chức năng chính trong các sản phẩm Synplify Pro, Synplify, Synplify Premier và Synplify Premier với Design Planner.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 1: Giới thiệu

Synopsys FPGA và các sản phẩm tạo mẫu

Synplify Synplify Pro

Hiệu suất

Hành vi Trích xuất Tổng hợp

Công nghệ® (BESTTM)

Lõi/IP do nhà cung cấp tạo ra

Hỗ trợ (một số công nghệ nhất định)

Trình biên dịch FSM

Trình khám phá FSM

Chuyển đổi đồng hồ có cổng

Đăng ký Pipelining

Đăng ký thời gian lại

Mục nhập ràng buộc SCOPE®

Tính năng độ tin cậy cao

Địa điểm và tuyến đường tích hợp

Phân tích

Phân tích HDL®

Lựa chọn

Bộ phân tích thời gian

Điểm tới điểm

FSM Viewer

Kiểm tra chéo

Tạo điểm thăm dò

Thiết bị nhận dạng®

Xác định trình gỡ lỗi

Phân tích công suất (SAIF)

Thiết kế vật lí

Kế hoạch thiết kế File

Gán Logic cho các Vùng

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Synopsys FPGA và các sản phẩm tạo mẫu

Chương 1: Giới thiệu

Ước tính diện tích và gán chân dung lượng vùng Tối ưu hóa vật lý Tổng hợp vật lý Physical Analyst Synopsys DesignWare® Foundation Library Runtime Thiết kế phân cấp Tối ưu hóa nâng cao Tổng hợp nhanh Đa xử lý Biên dịch khi có lỗi Thiết kế nhóm Thiết kế ngôn ngữ hỗn hợp Điểm biên dịch Thiết kế phân cấp Chế độ hàng loạt thực sự (Chỉ dành cho giấy phép động) Chế độ hàng loạt GUI (Giấy phép động) Chế độ hàng loạt P&R Chú thích ngược dữ liệu P&R Xác minh chính thức

Synplify Synplify Pro

xxxx

–

Xác định tích hợp

Giới hạn

Synplify Premier
xxx
xxxxx
xxxx
x
x Chế độ tổng hợp logic x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Chế độ tổng hợp logic
x

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 1: Giới thiệu

Synopsys FPGA và các sản phẩm tạo mẫu

Chú thích ngược của Trình soạn thảo văn bản Môi trường thiết kế dữ liệu P&R View Cửa sổ theo dõi Cửa sổ tin nhắn Cửa sổ Tcl Nhiều triển khai Hỗ trợ công nghệ của nhà cung cấp Tính năng tạo mẫu Tính năng thời gian chạy Điểm biên dịch Chuyển đổi đồng hồ có cổng Biên dịch khi có lỗi

Synplify Synplify Pro

Synplify Premier
xxxxx Đã chọn
xxxx

Synplify Premier DP
x
xxxxx Đã chọn
xxxx

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Phạm vi của Tài liệu

Chương 1: Giới thiệu

Phạm vi của Tài liệu
Sau đây là nội dung giải thích về phạm vi của tài liệu này và đối tượng mục tiêu.

Bộ tài liệu
Hướng dẫn sử dụng này là một phần của bộ tài liệu bao gồm hướng dẫn tham khảo và hướng dẫn sử dụng. Tài liệu này được dùng với các tài liệu khác trong bộ. Tài liệu tập trung vào việc mô tả cách sử dụng phần mềm Synopsys FPGA để thực hiện các tác vụ thông thường. Điều này ngụ ý những điều sau:
· Hướng dẫn sử dụng chỉ giải thích các tùy chọn cần thiết để thực hiện các tác vụ thông thường
được mô tả trong hướng dẫn. Nó không mô tả mọi lệnh và tùy chọn có sẵn. Để biết mô tả đầy đủ về tất cả các tùy chọn lệnh và cú pháp, hãy tham khảo Giao diện người dùngview chương trong Sổ tay tham khảo tổng hợp FPGA của Synopsys.
· Hướng dẫn sử dụng có chứa thông tin dựa trên nhiệm vụ. Để biết chi tiết
cách thông tin được tổ chức, hãy xem mục Nhận trợ giúp, ở trang 22.

Khán giả
Công cụ phần mềm Synplify Pro hướng đến nhà phát triển hệ thống FPGA. Giả sử bạn có kiến thức về những điều sau:
· Tổng hợp thiết kế · RTL · FPGA · Verilog/VHDL

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 1: Giới thiệu

Bắt đầu

Bắt đầu
Phần này hướng dẫn bạn cách bắt đầu sử dụng phần mềm tổng hợp FPGA Synopsys. Phần này mô tả các chủ đề sau, nhưng không thay thế thông tin trong hướng dẫn cài đặt về cấp phép và cài đặt:
· Khởi động phần mềm, ở trang 22 · Nhận trợ giúp, ở trang 22

Khởi động phần mềm
1. Nếu bạn chưa thực hiện, hãy cài đặt phần mềm tổng hợp FPGA Synopsys theo hướng dẫn cài đặt.
2. Khởi động phần mềm.
Nếu bạn đang làm việc trên nền tảng Windows, hãy chọn
Chương trình->Synopsys->phiên bản sản phẩm từ nút Bắt đầu.
Nếu bạn đang làm việc trên nền tảng UNIX, hãy nhập lệnh thích hợp
lệnh tại dòng lệnh:
đồng bộ hóa_pro
· Lệnh này khởi động công cụ tổng hợp và mở cửa sổ Project. Nếu
bạn đã chạy phần mềm trước đó, cửa sổ sẽ hiển thị dự án trước đó. Để biết thêm thông tin về giao diện, hãy xem Giao diện người dùng trênview chương của Sổ tay tham khảo.

Nhận trợ giúp
Trước khi gọi đến bộ phận Hỗ trợ của Synopsys, hãy xem qua thông tin được ghi chép. Bạn có thể truy cập thông tin trực tuyến từ menu Trợ giúp hoặc tham khảo phiên bản PDF. Bảng sau đây cho bạn biết thông tin được sắp xếp như thế nào.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Bắt đầu
Để được trợ giúp về… Sử dụng các tính năng của phần mềm Cách…
Thông tin lưu lượng
Thông báo lỗi Cấp phép Thuộc tính và chỉ thị Tính năng tổng hợp Ngôn ngữ và cú pháp Cú pháp Tcl Lệnh tổng hợp Tcl Cập nhật sản phẩm

Chương 1: Giới thiệu
Tham khảo… Hướng dẫn sử dụng Synopsys FPGA Synopsys FPGA Synthesis User Guide, ghi chú ứng dụng về hỗ trợ web trang web Synopsys FPGA Synthesis User Guide, ghi chú ứng dụng về hỗ trợ web site Trợ giúp trực tuyến (chọn Trợ giúp->Thông báo lỗi) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Trợ giúp trực tuyến (chọn Trợ giúp->Trợ giúp Tcl) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web lệnh menu)

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 1: Giới thiệu

Giao diện người dùng quaview

Giao diện người dùng quaview
Giao diện người dùng (UI) bao gồm một cửa sổ chính, được gọi là Dự án viewvà cửa sổ chuyên dụng hoặc views cho các nhiệm vụ khác nhau. Để biết chi tiết về từng tính năng, hãy xem Chương 2, Giao diện người dùngview của Sổ tay tham khảo tổng hợp FPGA của Synopsys.

Giao diện Synplify Pro

Bảng nút

Dự án thanh công cụ view

Trạng thái

Kết quả thực hiện view

Các tab để truy cập views

Cửa sổ Tcl Script/Tin nhắn LO

Cửa sổ xem

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

CHƯƠNG 2
Luồng thiết kế tổng hợp FPGA
Chương này mô tả Luồng thiết kế tổng hợp logic, ở trang 26.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 2: Các luồng thiết kế tổng hợp FPGA

Thiết kế tổng hợp logic

Các công cụ FPGA của Synopsys tổng hợp logic bằng cách đầu tiên biên dịch nguồn RTL thành các cấu trúc logic độc lập với công nghệ, sau đó tối ưu hóa và ánh xạ logic vào các tài nguyên cụ thể của công nghệ. Sau khi tổng hợp logic, công cụ tạo ra một netlist và ràng buộc cụ thể của nhà cung cấp file mà bạn có thể sử dụng làm đầu vào cho công cụ định vị và định tuyến (P&R).
Hình sau đây cho thấy các giai đoạn và các công cụ được sử dụng để tổng hợp logic và một số đầu vào và đầu ra chính. Bạn có thể sử dụng phần mềm tổng hợp Synplify Pro cho luồng này. Phân tích thời gian tương tác là tùy chọn. Mặc dù luồng cho thấy ràng buộc của nhà cung cấp files như là đầu vào trực tiếp cho công cụ P&R, bạn nên thêm những thứ này files cho dự án tổng hợp hộp đen thời gian.

Công cụ FPGA Synopsys

RTL

Biên soạn RTL

FDC

Tổng hợp logic

Netlist tổng hợp Ràng buộc tổng hợp Ràng buộc nhà cung cấp
Công cụ nhà cung cấp
Địa điểm & Lộ trình

Quy trình tổng hợp logic

Để có luồng thiết kế với hướng dẫn từng bước dựa trên thiết kế cụ thể

dữ liệu, tải xuống hướng dẫn từ webtrang web. Các bước sau đây tóm tắt

quy trình tổng hợp thiết kế, cũng được minh họa trong

hình sau.

1. Tạo một dự án.

2. Thêm nguồn files vào dự án.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết kế tổng hợp logic

Chương 2: Các luồng thiết kế tổng hợp FPGA

3. Thiết lập thuộc tính và ràng buộc cho thiết kế.
4. Thiết lập các tùy chọn để triển khai trong hộp thoại Tùy chọn triển khai.
5. Nhấp vào Chạy để chạy tổng hợp logic.
6. Phân tích kết quả bằng cách sử dụng các công cụ như nhật ký file, sơ đồ phân tích HDL views, cửa sổ Tin nhắn và Cửa sổ Theo dõi.
Sau khi bạn hoàn thành thiết kế, bạn có thể sử dụng đầu ra files để chạy place-and-route với công cụ của nhà cung cấp và triển khai FPGA.
Hình sau đây liệt kê các bước chính trong quy trình:

Tạo dự án
Thêm Nguồn Files
Đặt ràng buộc
Đặt các tùy chọn
Chạy phần mềm
Phân tích kết quả Không đạt được mục tiêu?
Có Địa điểm và Tuyến đường

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 2: Các luồng thiết kế tổng hợp FPGA

Thiết kế tổng hợp logic

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

CHƯƠNG 3
Chuẩn bị đầu vào
Khi bạn tổng hợp một thiết kế, bạn cần thiết lập hai loại files: HDL files mô tả thiết kế và dự án của bạn files để quản lý thiết kế. Chương này mô tả các thủ tục để thiết lập những filevà dự án. Nó bao gồm những nội dung sau:
· Thiết lập nguồn HDL Files, trên trang 30 · Sử dụng Nguồn Ngôn ngữ Hỗn hợp Files, trên trang 44 · Sử dụng Trình biên dịch gia tăng, trên trang 49 · Sử dụng Luồng Verilog cấu trúc, trên trang 51 · Làm việc với ràng buộc Files, trên trang 53

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

Thiết lập nguồn HDL Files
Phần này mô tả cách thiết lập nguồn của bạn files; dự án file thiết lập được mô tả trong Thiết lập dự án Files, trên trang 58. Nguồn files có thể ở Verilog hoặc VHDL. Để biết thông tin về cấu trúc files để tổng hợp, hãy tham khảo Sổ tay tham khảo. Phần này thảo luận về các chủ đề sau:
· Tạo nguồn HDL Files, trên trang 30 · Sử dụng Trình chỉnh sửa trợ giúp ngữ cảnh, trên trang 32 · Kiểm tra nguồn HDL Files, trên trang 34 · Chỉnh sửa Nguồn HDL Files với Trình soạn thảo văn bản tích hợp, trên trang 35 · Sử dụng Trình soạn thảo văn bản bên ngoài, trên trang 41 · Thiết lập Tùy chọn cửa sổ chỉnh sửa, trên trang 39 · Sử dụng Tiện ích mở rộng thư viện cho Thư viện Verilog Files, trên trang 42

Tạo nguồn HDL Files
Phần này mô tả cách sử dụng trình soạn thảo văn bản tích hợp để tạo nguồn files, nhưng không đi vào chi tiết về những gì files chứa. Để biết chi tiết về những gì bạn có thể và không thể bao gồm, cũng như thông tin cụ thể của nhà cung cấp, hãy xem Sổ tay tham khảo. Nếu bạn đã có nguồn files, bạn có thể sử dụng trình soạn thảo văn bản để kiểm tra cú pháp hoặc chỉnh sửa file (xem Kiểm tra nguồn HDL Files, trên trang 34 và Chỉnh sửa Nguồn HDL Files với Trình soạn thảo văn bản tích hợp, ở trang 35).
Bạn có thể sử dụng Verilog hoặc VHDL cho nguồn của bạn files. Các files có v (Verilog) hoặc vhd (VHDL) file phần mở rộng, tương ứng. Bạn có thể sử dụng Verilog và VHDL files trong cùng một thiết kế. Để biết thông tin về việc sử dụng hỗn hợp đầu vào Verilog và VHDL files, hãy xem Sử dụng Nguồn Ngôn ngữ Hỗn hợp Files, ở trang 44.
1. Để tạo một nguồn mới file hoặc nhấp vào HDL file biểu tượng ( ) hoặc thực hiện như sau:
Lựa chọn File->Mới hoặc nhấn Ctrl-n.
Trong hộp thoại Mới, hãy chọn loại nguồn file bạn muốn tạo ra,
Verilog hoặc VHDL. Lưu ý rằng bạn có thể sử dụng Trình chỉnh sửa trợ giúp ngữ cảnh cho các thiết kế Verilog có chứa các cấu trúc SystemVerilog trong nguồn

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

file. Để biết thêm thông tin, hãy xem mục Sử dụng Trình chỉnh sửa trợ giúp ngữ cảnh, trên trang 32.
Nếu bạn đang sử dụng định dạng Verilog 2001 hoặc SystemVerilog, hãy đảm bảo bật tùy chọn Verilog 2001 hoặc System Verilog trước khi bạn chạy tổng hợp (Project->Implementation Options->tab Verilog). Verilog mặc định file Định dạng cho các dự án mới là SystemVerilog.

Nhập tên và vị trí cho file và Nhấp vào OK. Một chỉnh sửa trống
cửa sổ mở ra với số dòng ở bên trái.
2. Nhập thông tin nguồn vào cửa sổ hoặc cắt và dán. Xem Chỉnh sửa nguồn HDL Files với Trình soạn thảo văn bản tích hợp, trên trang 35 để biết thêm thông tin về cách làm việc trong cửa sổ Chỉnh sửa.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

Để có kết quả tổng hợp tốt nhất, hãy kiểm tra Sổ tay tham khảo và đảm bảo rằng bạn đang sử dụng các cấu trúc có sẵn cũng như các thuộc tính và chỉ thị cụ thể của nhà cung cấp một cách hiệu quả.
3. Lưu file bằng cách chọn File->Lưu hoặc biểu tượng Lưu ( ).
Một khi bạn đã tạo ra một nguồn file, bạn có thể kiểm tra xem bạn có cú pháp đúng không, như được mô tả trong Kiểm tra Nguồn HDL Files, ở trang 34.

Sử dụng Trình chỉnh sửa trợ giúp ngữ cảnh
Khi bạn tạo hoặc mở một thiết kế Verilog file, sử dụng nút Trợ giúp ngữ cảnh được hiển thị ở cuối cửa sổ để giúp bạn mã hóa bằng các cấu trúc Verilog/SystemVerilog trong mã nguồn file hoặc lệnh ràng buộc Tcl vào Tcl của bạn file.
Để sử dụng Trình chỉnh sửa trợ giúp ngữ cảnh:
1. Nhấp vào nút Trợ giúp ngữ cảnh để hiển thị trình soạn thảo văn bản này.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

2. Khi bạn chọn một cấu trúc ở phía bên trái của cửa sổ, mô tả trợ giúp trực tuyến cho cấu trúc đó sẽ được hiển thị. Nếu cấu trúc được chọn có tính năng này được bật, chủ đề trợ giúp trực tuyến sẽ được hiển thị ở đầu cửa sổ và một mã chung hoặc mẫu lệnh cho cấu trúc đó sẽ được hiển thị ở cuối.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

3. Nút Chèn Mẫu cũng được bật. Khi bạn nhấp vào nút Chèn Mẫu, mã hoặc lệnh hiển thị trong cửa sổ mẫu sẽ được chèn vào file tại vị trí con trỏ. Điều này cho phép bạn dễ dàng chèn mã hoặc lệnh và sửa đổi nó cho thiết kế mà bạn sắp tổng hợp.
4. Nếu bạn chỉ muốn sao chép một phần của mẫu, hãy chọn mã hoặc lệnh bạn muốn chèn và nhấp vào Sao chép. Sau đó, bạn có thể dán nó vào file.

Kiểm tra nguồn HDL Files

Phần mềm tự động kiểm tra nguồn HDL của bạn files khi biên dịch chúng, nhưng nếu bạn muốn kiểm tra mã nguồn của mình trước khi tổng hợp, hãy sử dụng quy trình sau. Có hai loại kiểm tra bạn thực hiện trong phần mềm tổng hợp: cú pháp và tổng hợp.

1. Chọn nguồn filebạn muốn kiểm tra.
Để kiểm tra tất cả các nguồn files trong một dự án, bỏ chọn tất cả files trong
danh sách dự án và đảm bảo rằng không có files đang mở trong một cửa sổ đang hoạt động. Nếu bạn có một nguồn đang hoạt động file, phần mềm chỉ kiểm tra hoạt động file.
Để kiểm tra một file, mở file với File->Mở hoặc nhấp đúp vào
file trong cửa sổ Project. Nếu bạn có nhiều hơn một file mở và muốn kiểm tra chỉ một trong số chúng, hãy đặt con trỏ của bạn vào vị trí thích hợp file cửa sổ để đảm bảo rằng đó là cửa sổ đang hoạt động.

2. Để kiểm tra cú pháp, chọn Run->Syntax Check hoặc nhấn Shift+F7.

Phần mềm phát hiện lỗi cú pháp như từ khóa và dấu câu không đúng và báo cáo bất kỳ lỗi nào trong một nhật ký riêng file (syntax.log). Nếu không phát hiện lỗi nào, kiểm tra cú pháp thành công sẽ được báo cáo ở cuối file.

3. Để chạy kiểm tra tổng hợp, chọn Chạy->Kiểm tra tổng hợp hoặc nhấn Shift+F8.

Phần mềm phát hiện các lỗi liên quan đến phần cứng như mã hóa không chính xác

flip-flops và báo cáo bất kỳ lỗi nào trong một bản ghi riêng biệt file (syntax.log). Nếu có

không có lỗi, kiểm tra cú pháp thành công được báo cáo ở cuối phần này

file.

4. Táiview các lỗi bằng cách mở syntax.log file khi được nhắc và sử dụng Tìm để xác định vị trí thông báo lỗi (tìm kiếm @E). Nhấp đúp vào

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

Mã lỗi gồm 5 ký tự hoặc nhấp vào văn bản thông báo và nhấn F1 để hiển thị trợ giúp thông báo lỗi trực tuyến.
5. Xác định phần mã gây ra lỗi bằng cách nhấp đúp vào văn bản thông báo trong syntax.log file. Cửa sổ Trình soạn thảo văn bản mở nguồn thích hợp file và làm nổi bật mã gây ra lỗi.
6. Lặp lại bước 4 và 5 cho đến khi tất cả lỗi cú pháp và tổng hợp được sửa.
Tin nhắn có thể được phân loại thành lỗi, cảnh báo hoặc ghi chú.view tất cả các thông báo và giải quyết mọi lỗi. Cảnh báo ít nghiêm trọng hơn lỗi, nhưng bạn phải đọc và hiểu chúng ngay cả khi bạn không giải quyết được tất cả. Ghi chú mang tính thông tin và không cần phải giải quyết.

Chỉnh sửa nguồn HDL Files với Trình soạn thảo văn bản tích hợp
Trình soạn thảo văn bản tích hợp giúp bạn dễ dàng tạo mã nguồn HDL, view hoặc chỉnh sửa khi bạn cần sửa lỗi. Nếu bạn muốn sử dụng trình soạn thảo văn bản bên ngoài, hãy xem Sử dụng trình soạn thảo văn bản bên ngoài, trên trang 41.
1. Thực hiện một trong những thao tác sau để mở nguồn file vì viewđang biên tập hoặc chỉnh sửa:
Để tự động mở đầu tiên file trong danh sách lỗi, nhấn F5.
Để mở một cụ thể file, bấm đúp vào file trong cửa sổ Dự án hoặc
sử dụng File->Mở (Ctrl-o) và chỉ định nguồn file.
Cửa sổ Trình soạn thảo văn bản mở ra và hiển thị nguồn file. Các dòng được đánh số. Từ khóa có màu xanh lam và chú thích có màu xanh lá cây. Giá trị chuỗi có màu đỏ. Nếu bạn muốn thay đổi các màu này, hãy xem mục Thiết lập tùy chọn cửa sổ chỉnh sửa, trên trang 39.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

2. Để chỉnh sửa một file, nhập trực tiếp vào cửa sổ.
Bảng này tóm tắt các thao tác chỉnh sửa phổ biến mà bạn có thể sử dụng. Bạn cũng có thể sử dụng phím tắt thay vì lệnh.

ĐẾN…

LÀM…

Cắt, sao chép và dán; Chọn lệnh từ cửa sổ bật lên (giữ phím hoàn tác hoặc làm lại hành động bằng nút chuột phải) hoặc menu Chỉnh sửa.

Đi đến một dòng cụ thể

Nhấn Ctrl-g hoặc chọn Edit->Go To, nhập số dòng và nhấp vào OK.

Tìm văn bản

Nhấn Ctrl-f hoặc chọn Edit ->Find. Nhập văn bản bạn muốn tìm và nhấp vào OK.

Thay thế văn bản

Nhấn Ctrl-h hoặc chọn Edit->Replace. Nhập văn bản bạn muốn tìm và văn bản bạn muốn thay thế. Nhấp vào OK.

Hoàn thành một từ khóa

Nhập đủ ký tự để nhận dạng duy nhất từ khóa và nhấn Esc.

Thụt lề văn bản sang phải Chọn khối và nhấn Tab. Thụt lề văn bản sang trái LSOchọn khối và nhấn Shift-Tab.

Đổi sang chữ hoa Chọn văn bản, sau đó chọn Chỉnh sửa->Nâng cao ->Chữ hoa hoặc nhấn Ctrl-Shift-u.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

Để… Đổi thành chữ thường Thêm khối bình luận
Chỉnh sửa cột

LÀM…
Chọn văn bản, sau đó chọn Chỉnh sửa->Nâng cao ->Chữ thường hoặc nhấn Ctrl-u.
Đặt con trỏ vào đầu văn bản chú thích và chọn Chỉnh sửa->Nâng cao->Mã chú thích hoặc nhấn Alt-c.
Nhấn Alt và sử dụng nút chuột trái để chọn cột. Trên một số nền tảng, bạn phải sử dụng phím mà chức năng Alt được ánh xạ, như phím Meta hoặc phím kim cương.

3. Để cắt và dán một phần của tài liệu PDF, hãy chọn biểu tượng Chọn văn bản hình chữ T, tô sáng văn bản bạn cần và sao chép và dán vào fileBiểu tượng Chọn văn bản cho phép bạn chọn các phần của tài liệu.
4. Để tạo và làm việc với các dấu trang trong file, hãy xem bảng sau.
Dấu trang là một cách thuận tiện để điều hướng lâu files hoặc để nhảy đến các điểm trong mã mà bạn thường tham chiếu. Bạn có thể sử dụng các biểu tượng trong thanh công cụ Chỉnh sửa cho các thao tác này. Nếu bạn không thấy thanh công cụ Chỉnh sửa ở phía bên phải cửa sổ, hãy thay đổi kích thước một số thanh công cụ khác.

Để… Chèn một dấu trang
Xóa dấu trang
Xóa tất cả dấu trang

LÀM…
Nhấp vào bất kỳ vị trí nào trong dòng bạn muốn đánh dấu. Chọn Edit->Toggle Bookmarks, nhấn Ctrl-F2 hoặc chọn biểu tượng đầu tiên trên thanh công cụ Edit. Số dòng được tô sáng để chỉ ra rằng có một dấu trang ở đầu dòng đó.
Nhấp vào bất kỳ vị trí nào trong dòng có dấu trang. Chọn Edit->Toggle Bookmarks, nhấn Ctrl-F2 hoặc chọn biểu tượng đầu tiên trên thanh công cụ Edit. Số dòng không còn được tô sáng sau khi dấu trang bị xóa.
Chọn Edit->Delete all Bookmarks, nhấn Ctrl-Shift-F2 hoặc chọn biểu tượng cuối cùng trên thanh công cụ Edit. Số dòng không còn được tô sáng sau khi xóa bookmark.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

ĐẾN…
Điều hướng một file sử dụng dấu trang

LÀM…
Sử dụng lệnh Dấu trang tiếp theo (F2) và Dấu trang trước đó (Shift-F2) từ menu Chỉnh sửa hoặc các biểu tượng tương ứng từ thanh công cụ Chỉnh sửa để điều hướng đến dấu trang bạn muốn.

5. Để sửa lỗi hoặc review cảnh báo trong mã nguồn, hãy thực hiện như sau:
Mở HDL file với lỗi hoặc cảnh báo bằng cách nhấp đúp vào file
trong danh sách dự án.
Nhấn F5 để đi đến lỗi đầu tiên, cảnh báo hoặc ghi chú trong file. Tại
Ở cuối cửa sổ Chỉnh sửa, bạn sẽ thấy văn bản tin nhắn.
Để chuyển đến lỗi, cảnh báo hoặc ghi chú tiếp theo, hãy chọn Chạy->Lỗi/Cảnh báo tiếp theo
hoặc nhấn F5. Nếu không còn tin nhắn nào trong file, bạn thấy thông báo “No More Errors/Warnings/Notes” ở cuối cửa sổ Editing. Chọn Run->Next Error/Warning hoặc nhấn F5 để đi đến lỗi, cảnh báo hoặc ghi chú trong cửa sổ tiếp theo file.
Để quay lại lỗi, cảnh báo hoặc ghi chú trước đó, hãy chọn
Chạy->Lỗi/Cảnh báo trước đó hoặc nhấn Shift-F5.
6. Để hiển thị thông báo lỗi để biết mô tả đầy đủ về lỗi, cảnh báo hoặc ghi chú:
Mở nhật ký định dạng văn bản file (nhấp vào View Nhật ký) và nhấp đúp vào
mã lỗi gồm 5 ký tự hoặc nhấp vào văn bản thông báo và nhấn F1.
Mở nhật ký HTML file và nhấp vào mã lỗi gồm 5 ký tự.
Trong cửa sổ Tcl, nhấp vào tab Tin nhắn và nhấp vào biểu tượng 5 ký tự
mã lỗi trong cột ID.
7. Để thăm dò chéo từ cửa sổ mã nguồn sang cửa sổ khác views, mở view và chọn đoạn mã. Xem Crossprobing từ Cửa sổ Trình soạn thảo văn bản, trên trang 246 để biết chi tiết.
8. Khi bạn đã sửa tất cả các lỗi, hãy chọn File->Lưu hoặc nhấp vào biểu tượng Lưu để lưu file.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

Thiết lập tùy chọn cửa sổ chỉnh sửa
Bạn có thể tùy chỉnh phông chữ và màu sắc được sử dụng trong cửa sổ Chỉnh sửa văn bản.
1. Chọn Options->Editor Options và Synopsys Editor hoặc External Editor. Để biết thêm thông tin về trình soạn thảo bên ngoài, hãy xem Sử dụng trình soạn thảo văn bản bên ngoài, trên trang 41.
2. Sau đó tùy thuộc vào loại file Khi mở, bạn có thể thiết lập nền, màu cú pháp và tùy chọn phông chữ để sử dụng với trình soạn thảo văn bản.

Lưu ý: Sau đó, tùy chọn chỉnh sửa văn bản bạn đặt cho mục này file sẽ áp dụng cho tất cả files của cái này file kiểu.

Cửa sổ Chỉnh sửa văn bản có thể được sử dụng để thiết lập tùy chọn cho dự án files, nguồn files (Verilog/VHDL), nhật ký files, Tcl files, ràng buộc files, hoặc mặc định khác files từ hộp thoại Tùy chọn trình soạn thảo.
3. Bạn có thể thiết lập màu cú pháp cho một số tùy chọn cú pháp phổ biến, chẳng hạn như từ khóa, chuỗi và chú thích. Ví dụamptôi trong nhật ký file, cảnh báo và lỗi có thể được mã hóa màu để dễ nhận biết.
Nhấp vào trường Tiền cảnh hoặc Hậu cảnh của đối tượng tương ứng trong trường Tô màu cú pháp để hiển thị bảng màu.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

Bạn có thể chọn màu cơ bản hoặc xác định màu tùy chỉnh và thêm chúng vào bảng màu tùy chỉnh của bạn. Để chọn màu mong muốn, hãy nhấp vào OK.
4. Để thiết lập phông chữ và kích thước phông chữ cho trình soạn thảo văn bản, hãy sử dụng menu thả xuống.
5. Đánh dấu vào mục Giữ tab để bật cài đặt tab, sau đó đặt khoảng cách giữa các tab bằng mũi tên lên hoặc xuống cho Kích thước tab.

LO 6. Nhấp vào OK trên biểu mẫu Tùy chọn trình chỉnh sửa.
© 2014 Synopsys, Inc. 40

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

Sử dụng trình soạn thảo văn bản bên ngoài
Bạn có thể sử dụng trình soạn thảo văn bản bên ngoài như vi hoặc emacs thay cho trình soạn thảo văn bản tích hợp. Thực hiện các bước sau để bật trình soạn thảo văn bản bên ngoài. Để biết thông tin về cách sử dụng trình soạn thảo văn bản tích hợp, hãy xem Chỉnh sửa Nguồn HDL Files với Trình soạn thảo văn bản tích hợp, ở trang 35.
1. Chọn Tùy chọn->Tùy chọn trình soạn thảo và bật tùy chọn Trình soạn thảo bên ngoài.
2. Chọn trình soạn thảo bên ngoài bằng phương pháp phù hợp với hệ điều hành của bạn.
Nếu bạn đang làm việc trên nền tảng Windows, hãy nhấp vào nút …(Duyệt)
và chọn tệp thực thi trình soạn thảo văn bản bên ngoài.
Từ nền tảng UNIX hoặc Linux cho trình soạn thảo văn bản tạo ra riêng của nó
cửa sổ, nhấp vào nút … Browse và chọn tệp thực thi trình soạn thảo văn bản bên ngoài.
Từ một nền tảng UNIX cho một trình soạn thảo văn bản không tạo ra riêng của nó
cửa sổ, không sử dụng nút … Browse. Thay vào đó, hãy nhập xterm -e editor. Hình sau đây hiển thị VI được chỉ định là trình soạn thảo bên ngoài.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Thiết lập nguồn HDL Files

Từ nền tảng Linux, dành cho trình soạn thảo văn bản không tạo riêng
cửa sổ, không sử dụng nút … Browse. Thay vào đó, hãy nhập gnome-terminal -x editor. Để sử dụng emacs cho ví dụample, nhập gnome-terminal -x emacs.
Phần mềm đã được thử nghiệm với trình soạn thảo văn bản emacs và vi.
3. Nhấp vào OK.

Sử dụng phần mở rộng thư viện cho Verilog Library Files
Có thể thêm phần mở rộng thư viện vào thư viện Verilog fileđược bao gồm trong thiết kế của bạn cho dự án. Khi bạn cung cấp đường dẫn tìm kiếm đến các thư mục chứa thư viện Verilog files, bạn có thể chỉ định các phần mở rộng thư viện mới này cũng như Verilog và SystemVerilog (.v và .sv) file phần mở rộng.
Để thực hiện điều này:
1. Chọn tab Verilog của bảng Tùy chọn triển khai.
2. Chỉ định vị trí của Thư mục Thư viện cho thư viện Verilog filesẽ được đưa vào thiết kế cho dự án của bạn.
3. Chỉ định phần mở rộng của thư viện.
Có thể chỉ định bất kỳ phần mở rộng thư viện nào, chẳng hạn như .av, .bv, .cv, .xxx, .va, .vas (phần mở rộng thư viện riêng biệt bằng dấu cách).
Hình sau đây cho bạn biết nơi nhập phần mở rộng thư viện vào hộp thoại.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập nguồn HDL Files

Chương 3: Chuẩn bị đầu vào

Tcl tương đương với ex nàyample là lệnh sau:
set_option -libext .av .bv .cv .dv .ev
Để biết chi tiết, hãy xem libext, trên trang 57 trong Tài liệu tham khảo lệnh.
4. Sau khi bạn biên dịch thiết kế, bạn có thể xác minh trong nhật ký file rằng thư viện files với các phần mở rộng này đã được tải và đọc. Ví dụamplê:
@N: Chạy Verilog Compiler ở chế độ SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Đang tải file C:dirlib1sub1.av từ thư mục thư viện được chỉ định C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Đang tải file C:dirlib2sub2.bv từ thư mục thư viện được chỉ định C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Đang tải file

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Sử dụng nguồn ngôn ngữ hỗn hợp Files

C:dirlib3sub3.cv từ thư mục thư viện được chỉ định C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Đang tải file C:dirlib4sub4.dv từ thư mục thư viện được chỉ định C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Đang tải file C:dirlib5sub5.ev từ thư mục thư viện được chỉ định C:dirlib5 @I::”C:dirlib5sub5.ev” Kiểm tra cú pháp Verilog thành công!

Sử dụng nguồn ngôn ngữ hỗn hợp Files
Với phần mềm Synplify Pro, bạn có thể sử dụng kết hợp đầu vào VHDL và Verilog files trong dự án của bạn. Ví dụampcủa VHDL và Verilog files, hãy xem Sổ tay tham khảo.
1. Hãy nhớ rằng Verilog không hỗ trợ các cổng VHDL không bị hạn chế và thiết lập thiết kế ngôn ngữ hỗn hợp files theo đó.
2. Nếu bạn muốn tổ chức Verilog và VHDL files trong các thư mục khác nhau, chọn Tùy chọn->Dự án View Tùy chọn và bật tắt View Dự án Files trong tùy chọn Thư mục.
Khi bạn thêm files cho dự án, Verilog và VHDL files nằm trong các thư mục riêng biệt trong Dự án view.
3. Khi bạn mở một dự án hoặc tạo một dự án mới, hãy thêm Verilog và VHDL filenhư sau:
Chọn Project->Add Source File lệnh hoặc nhấp vào Thêm File nút. Trên biểu mẫu, thiết lập Files của Loại HDL Files (*.vhd, *.vhdl, *.v). Chọn Verilog và VHDL files bạn muốn và thêm chúng vào
dự án. Nhấp vào OK. Để biết chi tiết về việc thêm files vào một dự án, hãy xem Thực hiện thay đổi cho một dự án, ở trang 62.
LO

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Sử dụng nguồn ngôn ngữ hỗn hợp Files

Chương 3: Chuẩn bị đầu vào

Các files bạn đã thêm sẽ được hiển thị trong Dự án view. Hình này cho thấy fileđược sắp xếp trong các thư mục riêng biệt.
4. Khi bạn thiết lập tùy chọn thiết bị (nút Tùy chọn triển khai), hãy chỉ định mô-đun cấp cao nhất. Để biết thêm thông tin về thiết lập tùy chọn thiết bị, hãy xem Thiết lập tùy chọn triển khai tổng hợp logic, trên trang 75.
Nếu mô-đun cấp cao nhất là Verilog, hãy nhấp vào tab Verilog và nhập
tên của mô-đun cấp cao nhất.
Nếu mô-đun cấp cao nhất là VHDL, hãy nhấp vào tab VHDL và nhập tên
của thực thể cấp cao nhất. Nếu mô-đun cấp cao nhất không nằm trong thư viện làm việc mặc định, bạn phải chỉ định thư viện mà trình biên dịch có thể tìm thấy mô-đun. Để biết thông tin về cách thực hiện việc này, hãy xem Bảng điều khiển VHDL, trên trang 200.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Sử dụng nguồn ngôn ngữ hỗn hợp Files

Bạn phải chỉ định rõ ràng mô-đun cấp cao nhất vì đây là điểm khởi đầu mà trình ánh xạ tạo ra danh sách mạng được hợp nhất.
5. Chọn tab Implementation Results trên cùng một biểu mẫu và chọn một định dạng HDL đầu ra cho đầu ra files được tạo ra bởi phần mềm. Để biết thêm thông tin về việc thiết lập tùy chọn thiết bị, hãy xem Thiết lập tùy chọn triển khai tổng hợp logic, trên trang 75.
Đối với netlist đầu ra Verilog, hãy chọn Write Verilog Netlist. Đối với netlist đầu ra VHDL, hãy chọn Write VHDL Netlist. Đặt bất kỳ tùy chọn thiết bị nào khác và nhấp vào OK.
Bây giờ bạn có thể tổng hợp thiết kế của mình. Phần mềm đọc ở các định dạng hỗn hợp của nguồn files và tạo ra một srs duy nhất file được sử dụng để tổng hợp.
6. Nếu bạn gặp sự cố, hãy xem phần Khắc phục sự cố thiết kế ngôn ngữ hỗn hợp, ở trang 47 để biết thêm thông tin và mẹo.
LO

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Sử dụng nguồn ngôn ngữ hỗn hợp Files

Chương 3: Chuẩn bị đầu vào

Xử lý sự cố thiết kế ngôn ngữ hỗn hợp
Phần này cung cấp các mẹo xử lý những tình huống cụ thể có thể phát sinh thiết kế ngôn ngữ hỗn hợp.

VHDL File Đặt hàng
Đối với các thiết kế chỉ có VHDL hoặc các thiết kế hỗn hợp mà mức cao nhất không được chỉ định, các công cụ tổng hợp FPGA sẽ tự động sắp xếp lại VHDL files để các gói VHDL được biên dịch theo đúng thứ tự.
Tuy nhiên, nếu bạn có thiết kế ngôn ngữ hỗn hợp trong đó bạn đã chỉ định cấp cao nhất, bạn phải chỉ định VHDL file thứ tự cho công cụ. Bạn chỉ cần thực hiện việc này một lần, bằng cách chọn Run->Arrange VHDL filelệnh s. Nếu bạn không thực hiện lệnh này, bạn sẽ nhận được thông báo lỗi.

Tín hiệu toàn cầu VHDL
Hiện tại, bạn không thể có tín hiệu toàn cục VHDL trong các thiết kế ngôn ngữ hỗn hợp vì công cụ này chỉ triển khai các tín hiệu này trong các thiết kế chỉ có VHDL.

Truyền VHDL Boolean Generics cho Verilog Parameters
Công cụ này suy ra một hộp đen cho một thành phần VHDL với các kiểu Boolean chung, nếu thành phần đó được khởi tạo trong thiết kế Verilog. Điều này là do Verilog không nhận dạng được các kiểu dữ liệu Boolean, do đó giá trị Boolean phải được biểu diễn chính xác. Nếu giá trị của kiểu Boolean chung VHDL là TRUE và Verilog literal được biểu diễn bằng 1, trình biên dịch Verilog sẽ diễn giải đây là một hộp đen.
Để tránh suy ra hộp đen, Verilog literal cho VHDL Boolean generic được đặt thành TRUE phải là 1'b1, không phải 1. Tương tự, nếu VHDL Boolean generic là FALSE, Verilog literal tương ứng phải là 1'b0, không phải 0. Ví dụ sauample cho thấy cách biểu diễn các kiểu Boolean chung để chúng vượt qua ranh giới VHDL-Verilog một cách chính xác, mà không suy ra hộp đen.

Tuyên bố thực thể VHDL

Khởi tạo Verilog

Thực thể abc là Generic (
Số_Bit Chia_Bit );

: số nguyên : boolean

:= 0; := Sai;

abc #( .Số_Bit (16), .Chia_Bit (1'b0)
)

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Sử dụng nguồn ngôn ngữ hỗn hợp Files

Truyền Generic VHDL mà không suy ra hộp đen
Trong trường hợp tham số thành phần Verilog, (ví dụample [0:0] RSR = 1'b0) không khớp với kích thước của thành phần VHDL chung tương ứng (RSR : số nguyên := 0), công cụ sẽ suy ra một hộp đen.
Bạn có thể giải quyết vấn đề này bằng cách xóa ký hiệu chiều rộng bus [0:0] trong Verilog files. Lưu ý rằng bạn phải sử dụng kiểu chung VHDL là số nguyên vì các kiểu khác không cho phép liên kết đúng thành phần Verilog.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Sử dụng trình biên dịch gia tăng

Chương 3: Chuẩn bị đầu vào

Sử dụng trình biên dịch gia tăng
Sử dụng luồng Trình biên dịch gia tăng để giảm đáng kể thời gian chạy trình biên dịch cho các thiết kế lớn. Phần mềm chỉ biên dịch lại các thiết kế có liên quan files khi một thay đổi thiết kế được thực hiện và sử dụng lại cơ sở dữ liệu trình biên dịch. Trình biên dịch tái tạo SRS file chỉ dành cho mô-đun bị ảnh hưởng và mô-đun cha trực tiếp.
Để chạy luồng này, hãy thực hiện như sau:
1. Thêm Verilog hoặc VHDL files cho thiết kế.
2. Kích hoạt tùy chọn Biên dịch gia tăng từ tab Verilog hoặc VHDL của bảng Tùy chọn triển khai.
Một SRS file được tạo cho từng mô-đun thiết kế trong thư mục synwork.

3. Chạy trình biên dịch lần đầu tiên.
4. Nếu có thay đổi về thiết kế, hãy chạy lại trình biên dịch.
Trình biên dịch phân tích cơ sở dữ liệu và xác định xem SRS files được cập nhật, sau đó chỉ các mô-đun đã thay đổi và các mô-đun cha trực tiếp mới được tạo lại. Điều này có thể giúp cải thiện thời gian chạy cho thiết kế.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Sử dụng trình biên dịch gia tăng

Hạn chế
Trình biên dịch gia tăng không hỗ trợ:
· Cấu hình fileđược bao gồm trong luồng Verilog hoặc VHDL · Luồng HDL hỗn hợp · Thiết kế có tham chiếu mô-đun chéo (XMR)

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Sử dụng dòng Verilog cấu trúc

Chương 3: Chuẩn bị đầu vào

Sử dụng dòng Verilog cấu trúc
Công cụ tổng hợp chấp nhận Verilog cấu trúc files làm đầu vào cho dự án thiết kế của bạn. Trình biên dịch Verilog cấu trúc thực hiện kiểm tra ngữ nghĩa cú pháp bằng trình phân tích cú pháp nhẹ của nó để cải thiện thời gian chạy. Trình biên dịch này không thực hiện trích xuất phần cứng phức tạp hoặc các hoạt động tối ưu hóa RTL, do đó, phần mềm chạy biên dịch nhanh Verilog cấu trúc files. Phần mềm có thể đọc được các Verilog cấu trúc được tạo ra này files, nếu chúng chứa:
· Các thể hiện của nguyên mẫu công nghệ
· Các câu lệnh gán đơn giản
· Các thuộc tính được chỉ định trong Verilog 2001 và các định dạng cũ hơn
· Tất cả các cấu trúc, ngoại trừ các thuộc tính phải được chỉ định theo định dạng Verilog 95
Để sử dụng đầu vào Verilog có cấu trúc files:
1. Bạn phải chỉ định Verilog cấu trúc files để đưa vào thiết kế của bạn. Để làm điều này, hãy thêm file vào dự án bằng một trong các phương pháp sau:
Dự án->Thêm Nguồn File hoặc Thêm File nút trong Dự án view Lệnh Tcl: add_file -cấu trúc fileTên
Luồng này chỉ có thể chứa Verilog có cấu trúc files hoặc HDL hỗn hợp files (Verilog/VHDL/EDF/SRS) cùng với danh sách mạng Verilog có cấu trúc files. Tuy nhiên, các phiên bản Verilog/VHDL/EDF/SRS không được hỗ trợ trong mô-đun Verilog có cấu trúc.
2. Cấu trúc Verilog files được thêm vào thư mục Structural Verilog trong Dự án view. Bạn cũng có thể thêm files vào thư mục này khi bạn thực hiện các thao tác sau:
Chọn Verilog cấu trúc file. Nhấp chuột phải và chọn File Tùy chọn. Chọn Verilog cấu trúc từ File Nhập menu thả xuống.
3. Chạy tổng hợp.
Công cụ tổng hợp tạo ra một vm hoặc edf netlist file tùy thuộc vào công nghệ được chỉ định. Quá trình này tương tự như luồng tổng hợp mặc định.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Sử dụng dòng Verilog cấu trúc

Hạn chế
Những hạn chế của luồng Verilog có cấu trúc không hỗ trợ những điều sau:
· Các trường hợp RTL cho bất kỳ trường hợp nào khác file các loại · Luồng quản lý dự án phân cấp (HPM) · Các nhiệm vụ phức tạp · Các chế độ và công tắc dành riêng cho trình biên dịch

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Làm việc với ràng buộc Files

Chương 3: Chuẩn bị đầu vào

Làm việc với ràng buộc Files
Hạn chế files là văn bản files được tạo tự động bởi giao diện SCOPE (xem mục Chỉ định ràng buộc SCOPE, trên trang 119) hoặc bạn tạo thủ công bằng trình soạn thảo văn bản. Chúng chứa các lệnh hoặc thuộc tính Tcl ràng buộc quá trình chạy tổng hợp. Ngoài ra, bạn có thể đặt ràng buộc trong mã nguồn, nhưng đây không phải là phương pháp được ưu tiên.
Phần này chứa thông tin về
· Khi nào sử dụng ràng buộc Files trên Mã nguồn, trên trang 53
· Sử dụng Trình soạn thảo văn bản để ràng buộc Files (Di sản), trên trang 54
· Hướng dẫn cú pháp Tcl cho ràng buộc Files, trên trang 55
· Kiểm tra ràng buộc Files, trên trang 56
· Để biết chi tiết về báo cáo này, hãy xem Báo cáo kiểm tra ràng buộc, trên
trang 270. của Sổ tay tham khảo, trên trang 56

Khi nào sử dụng Constraint Files trên Mã nguồn
Bạn có thể thêm ràng buộc trong ràng buộc files (được tạo ra bởi giao diện SCOPE hoặc được nhập vào trình soạn thảo văn bản) hoặc trong mã nguồn. Nói chung, tốt hơn là sử dụng ràng buộc files, vì bạn không phải biên dịch lại để các ràng buộc có hiệu lực. Nó cũng làm cho mã nguồn của bạn dễ di chuyển hơn. Xem Sử dụng Trình soạn thảo SCOPE, trên trang 112 để biết thêm thông tin.
Tuy nhiên, nếu bạn có các ràng buộc thời gian hộp đen như syn_tco, syn_tpd và syn_tsu, bạn phải nhập chúng dưới dạng chỉ thị trong mã nguồn. Không giống như các thuộc tính, chỉ thị chỉ có thể được thêm vào mã nguồn, không phải để ràng buộc files. Xem mục Chỉ định Thuộc tính và Chỉ thị, trên trang 90 để biết thêm thông tin về cách thêm chỉ thị vào mã nguồn.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Làm việc với ràng buộc Files

Sử dụng Trình soạn thảo văn bản để ràng buộc Files (Di sản)
Bạn có thể sử dụng trình soạn thảo Legacy SCOPE cho ràng buộc SDC fileđược tạo trước phiên bản phát hành G-2012.09. Tuy nhiên, bạn nên dịch SDC của mình files đến FDC files để kích hoạt phiên bản mới nhất của trình soạn thảo SCOPE và sử dụng chức năng xử lý ràng buộc thời gian nâng cao trong công cụ.
Nếu bạn chọn sử dụng trình soạn thảo SCOPE cũ, phần này sẽ chỉ cho bạn cách tạo ràng buộc Tcl theo cách thủ công file. Phần mềm tự động tạo ra điều này file nếu bạn sử dụng trình soạn thảo SCOPE cũ để nhập các ràng buộc. Ràng buộc Tcl file chỉ chứa các ràng buộc thời gian chung. Các ràng buộc hộp đen phải được nhập vào mã nguồn. Để biết thêm thông tin, hãy xem Khi nào sử dụng ràng buộc Files trên Mã nguồn, ở trang 53.
1. Mở một file để chỉnh sửa.
Hãy đảm bảo rằng bạn đã đóng cửa sổ SCOPE, nếu không bạn có thể
ghi đè lên các ràng buộc trước đó.
Để tạo một cái mới file, lựa chọn File->Mới và chọn Ràng buộc File
(PHẠM VI) tùy chọn. Nhập tên cho file và nhấp vào OK.
Để chỉnh sửa một hiện tại file, lựa chọn File->Mở, thiết lập Files của Bộ lọc loại
Hạn chế Files (sdc) và mở file bạn muốn.
2. Thực hiện theo các hướng dẫn cú pháp trong Hướng dẫn cú pháp Tcl cho ràng buộc Files, ở trang 55.
3. Nhập các ràng buộc thời gian bạn cần. Đối với cú pháp, hãy xem Sổ tay tham khảo. Nếu bạn có các ràng buộc thời gian hộp đen, bạn phải nhập chúng vào mã nguồn.
4. Bạn cũng có thể thêm các thuộc tính cụ thể của nhà cung cấp vào ràng buộc file sử dụng define_attribute. Xem Chỉ định Thuộc tính trong Ràng buộc File, ở trang 97 để biết thêm thông tin.
5. Lưu file.
6. Thêm file vào dự án như mô tả trong phần Thực hiện thay đổi cho dự án, ở trang 62 và chạy tổng hợp.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Làm việc với ràng buộc Files

Chương 3: Chuẩn bị đầu vào

Hướng dẫn cú pháp Tcl cho ràng buộc Files
Phần này bao gồm các hướng dẫn chung để sử dụng Tcl để ràng buộc files:
· Tcl phân biệt chữ hoa chữ thường.
· Đối với việc đặt tên đối tượng: Tên đối tượng phải khớp với tên trong mã HDL. Bao gồm tên thể hiện và tên cổng trong curly ngoặc nhọn { }. Không sử dụng khoảng trắng trong tên. Sử dụng dấu chấm (.) để phân tách các tên phân cấp. Trong các mô-đun Verilog, hãy sử dụng cú pháp sau đây, ví dụ, cổng và
tên mạng:
v:cell [tiền tố:]objectName
Trong đó cell là tên của thực thể thiết kế, prefix là tiền tố để xác định các đối tượng có cùng tên, objectName là đường dẫn thể hiện có dấu chấm (.) phân cách. Tiền tố có thể là bất kỳ tiền tố nào sau đây:

Tiền tố (Chữ thường) i: p: b: n:

Tên đối tượng Tên thể hiện Tên cổng (toàn bộ cổng) Phần bit của cổng Tên mạng

Trong các mô-đun VHDL, hãy sử dụng cú pháp sau đây, ví dụ: port và net
tên trong các mô-đun VHDL:
v:ô [.view] [tiền tố:]tên đối tượng
Trong đó v: xác định nó như là một view đối tượng, lib là tên của thư viện, cell là tên của thực thể thiết kế, view là tên cho kiến trúc, prefix là tiền tố để xác định các đối tượng có cùng tên và objectName là đường dẫn thể hiện có dấu chấm (.) phân cách. View chỉ cần thiết nếu có nhiều hơn một kiến trúc cho thiết kế. Xem bảng trên để biết tiền tố của các đối tượng.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 3: Chuẩn bị đầu vào

Làm việc với ràng buộc Files

· Các ký tự đại diện khớp với tên là * (dấu sao khớp với bất kỳ số lượng nào)
ký tự) và ? (dấu chấm hỏi khớp với một ký tự đơn). Các ký tự này không khớp với các dấu chấm được sử dụng làm dấu phân cách thứ bậc. Ví dụample, chuỗi sau đây xác định tất cả các bit của thể hiện statereg trong mô-đun statemod:
i:statemod.statereg[*]

Kiểm tra ràng buộc Files
Bạn có thể kiểm tra cú pháp và các thông tin liên quan khác về ràng buộc của bạn files sử dụng lệnh Kiểm tra ràng buộc. Để tạo báo cáo ràng buộc, hãy thực hiện như sau:
1. Tạo ràng buộc file và thêm nó vào dự án của bạn.
2. Chọn Chạy->Kiểm tra ràng buộc.
Lệnh này tạo ra một báo cáo kiểm tra cú pháp và khả năng áp dụng của các ràng buộc thời gian trong ràng buộc tổng hợp FPGA files cho dự án của bạn. Báo cáo được viết vào projectName_cck.rpt file và liệt kê các thông tin sau:
Các ràng buộc không được áp dụng Các ràng buộc hợp lệ và có thể áp dụng cho thiết kế Mở rộng ký tự đại diện cho các ràng buộc Các ràng buộc trên các đối tượng không tồn tại
Để biết chi tiết về báo cáo này, hãy xem Báo cáo kiểm tra ràng buộc, ở trang 270 của Sổ tay tham khảo

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

CHƯƠNG 4
Thiết lập một dự án tổng hợp logic
Khi bạn tổng hợp một thiết kế bằng các công cụ tổng hợp FPGA của Synopsys, bạn phải thiết lập một dự án cho thiết kế của mình. Sau đây mô tả các quy trình thiết lập một dự án để tổng hợp logic:
· Thiết lập dự án Files, trên trang 58 · Quản lý dự án File Phân cấp, trên trang 66 · Thiết lập triển khai, trên trang 72 · Thiết lập tùy chọn triển khai tổng hợp logic, trên trang 75 · Chỉ định thuộc tính và chỉ thị, trên trang 90 · Tìm kiếm Files, trên trang 98 · Lưu trữ Files và Dự án, trên trang 101

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập dự án Files

Thiết lập dự án Files
Phần này mô tả những điều cơ bản về cách thiết lập và quản lý một dự án file cho thiết kế của bạn, bao gồm các thông tin sau:
· Tạo một dự án File, trên trang 58 · Mở một dự án hiện có File, trên trang 61 · Thực hiện thay đổi cho một dự án, trên trang 62 · Thiết lập dự án View Tùy chọn hiển thị, trên trang 63 · Cập nhật Verilog Include Paths trong Dự án cũ hơn Files, trên trang 65
Đối với một ex cụ thểample về việc thiết lập một dự án file, hãy tham khảo hướng dẫn sử dụng công cụ bạn đang sử dụng.

Tạo một dự án File
Bạn phải thiết lập một dự án file cho mỗi dự án. Một dự án chứa dữ liệu cần thiết cho một thiết kế cụ thể: danh sách các nguồn files, kết quả tổng hợp filevà cài đặt tùy chọn thiết bị của bạn. Quy trình sau đây cho bạn biết cách thiết lập một dự án file sử dụng các lệnh riêng lẻ.
1. Bắt đầu bằng cách chọn một trong những mục sau: File->Xây dựng dự án, File->Mở Dự án hoặc biểu tượng P. Nhấp vào Dự án mới.
Cửa sổ Project hiển thị một dự án mới. Nhấp vào nút Add File nút, nhấn F4 hoặc chọn Project->Add Source File lệnh. Thêm FileHộp thoại Project sẽ mở ra.
2. Thêm nguồn files vào dự án.
Đảm bảo trường Nhìn vào ở đầu biểu mẫu trỏ về bên phải
thư mục. Các files được liệt kê trong hộp. Nếu bạn không thấy files, kiểm tra xem Files của trường Type được thiết lập để hiển thị đúng file loại. Nếu bạn có đầu vào hỗn hợp files, hãy làm theo quy trình được mô tả trong Sử dụng Nguồn Ngôn ngữ Hỗn hợp Files, ở trang 44.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập dự án Files

Chương 4: Thiết lập dự án tổng hợp logic

Để thêm tất cả các files trong thư mục cùng một lúc, hãy nhấp vào nút Thêm tất cả trên
bên phải của biểu mẫu. Để thêm files riêng lẻ, nhấp vào file trong danh sách và sau đó nhấp vào nút Thêm hoặc nhấp đúp vào file tên.
Bạn có thể thêm tất cả filetrong thư mục và sau đó xóa những mục bạn không cần bằng nút Xóa.
Nếu bạn đang thêm VHDL files, hãy chọn thư viện thích hợp từ menu bật lên Thư viện VHDL. Thư viện bạn chọn được áp dụng cho tất cả VHDL filekhi bạn nhấp vào OK trong hộp thoại.
Cửa sổ dự án của bạn hiển thị một dự án mới file. Nếu bạn nhấp vào dấu cộng bên cạnh dự án và mở rộng nó, bạn sẽ thấy thông tin sau:
Một thư mục (hai thư mục cho các thiết kế ngôn ngữ hỗn hợp) có nguồn files.
Nếu bạn files không nằm trong thư mục nào trong thư mục dự án, bạn có thể thiết lập tùy chọn này bằng cách chọn Tùy chọn->Dự án View Tùy chọn và kiểm tra View dự án files trong hộp thư mục. Điều này tách biệt một loại file từ một người khác trong Dự án view bằng cách đặt chúng vào các thư mục riêng biệt.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập dự án Files

Việc triển khai, được đặt tên là rev_1 theo mặc định. Các triển khai là
sửa đổi thiết kế của bạn trong bối cảnh của phần mềm tổng hợp và không thay thế phần mềm và quy trình kiểm soát mã nguồn bên ngoài. Nhiều triển khai cho phép bạn sửa đổi các tùy chọn thiết bị và tổng hợp để khám phá các tùy chọn thiết kế. Bạn có thể có nhiều triển khai trong Synplify Pro. Mỗi triển khai có các tùy chọn tổng hợp và thiết bị riêng và các tùy chọn liên quan đến dự án riêng files.

3. Thêm bất kỳ thư viện nào bạn cần, sử dụng phương pháp được mô tả ở bước trước để thêm thư viện Verilog hoặc VHDL file.
Đối với các thư viện dành riêng cho nhà cung cấp, hãy thêm thư viện phù hợp file đến
dự án. Lưu ý rằng đối với một số gia đình, các thư viện được tải tự động và bạn không cần phải thêm chúng một cách rõ ràng vào dự án file.
Để thêm thư viện gói VHDL của bên thứ ba, hãy thêm .vhd thích hợp file vào thiết kế, như mô tả ở bước 2. Nhấp chuột phải vào file trong Dự án view và chọn File Tùy chọn hoặc chọn Project-> Set VHDL library. Chỉ định tên thư viện tương thích với trình mô phỏng. Ví dụample, MYLIB. Đảm bảo rằng thư viện gói này nằm trước thiết kế cấp cao nhất trong danh sách files trong Dự án view.
Để biết thông tin về việc thiết lập Verilog và VHDL file tùy chọn, hãy xem Thiết lập tùy chọn Verilog và VHDL, trên trang 84. Bạn cũng có thể thiết lập các tùy chọn này file tùy chọn sau, trước khi chạy tổng hợp.
Để biết thêm thông tin cụ thể của nhà cung cấp về cách sử dụng thư viện macro của nhà cung cấp và bLoOxes đen, hãy xem mục Tối ưu hóa cho thiết kế Microsemi, trên trang 487.
Đối với các thành phần công nghệ chung, bạn có thể thêm
thư viện Verilog độc lập với công nghệ được cung cấp cùng với phần mềm

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập dự án Files

Chương 4: Thiết lập dự án tổng hợp logic

(install_dir/lib/generic_technology/gtech.v) vào thiết kế của bạn hoặc thêm thư viện thành phần chung của riêng bạn. Không sử dụng cả hai cùng nhau vì có thể xảy ra xung đột.
4. Kiểm tra file đặt hàng trong Dự án view. File thứ tự đặc biệt quan trọng đối với VHDL files.
Đối với VHDL files, bạn có thể tự động đặt hàng files bởi
chọn Run->Arrange VHDL Files. Ngoài ra, di chuyển thủ công files trong Dự án view. Bưu kiện files phải là đầu tiên trong danh sách vì chúng được biên dịch trước khi được sử dụng. Nếu bạn có các khối thiết kế trải rộng trên nhiều files, hãy đảm bảo bạn có những điều sau file thứ tự: các file chứa thực thể phải là đầu tiên, tiếp theo là kiến trúc filevà cuối cùng là file với cấu hình.
Trong Dự án view, kiểm tra xem cuối cùng file trong Dự án view là
nguồn cấp cao nhất file. Ngoài ra, bạn có thể chỉ định cấp cao nhất file khi bạn thiết lập các tùy chọn cho thiết bị.
5. Chọn File->Lưu, nhập tên cho dự án và nhấp vào Lưu. Cửa sổ Dự án phản ánh những thay đổi của bạn.
6. Để đóng một dự án file, chọn nút Đóng Dự án hoặc File->Đóng dự án.

Mở một dự án hiện có File
Có hai cách để mở một dự án file: Dự án mở và chung File ->Mở lệnh.
1. Nếu dự án bạn muốn mở là dự án bạn đã làm gần đây, bạn có thể chọn trực tiếp dự án đó: File->Dự án gần đây->tên dự án.
2. Sử dụng một trong các phương pháp sau để mở bất kỳ dự án nào file:

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập dự án Files

Lệnh mở dự án

File->Mở lệnh

Lựa chọn File->Mở Dự án, nhấp vào nút Mở Dự án ở phía bên trái của cửa sổ Dự án hoặc nhấp vào biểu tượng P.
Để mở một dự án gần đây, hãy nhấp đúp vào dự án đó từ danh sách các dự án gần đây.
Nếu không, hãy nhấp vào nút Dự án hiện có để mở hộp thoại Mở và chọn dự án.

Lựa chọn File->Mở.
Chỉ định thư mục chính xác trong trường Tìm trong:.
Bộ File của Loại cho Dự án Files (*.prj). Hộp liệt kê dự án files.
Nhấp đúp vào dự án bạn muốn mở.

Dự án mở ra trong cửa sổ Dự án.

Thực hiện thay đổi cho một dự án
Thông thường, bạn thêm, xóa hoặc thay thế files.
1. Để thêm nguồn hoặc ràng buộc files vào một dự án, hãy chọn Thêm Filenút s hoặc Project->Add Source File để mở Chọn Files vào hộp thoại Thêm vào Dự án. Xem Tạo Dự án File, ở trang 58 để biết chi tiết.
2. Để xóa một file từ một dự án, nhấp vào file trong cửa sổ Project và nhấn phím Delete.
3. Để thay thế một file trong một dự án,
Chọn file bạn muốn thay đổi trong cửa sổ Dự án.
Nhấp vào Thay đổi File nút, hoặc chọn Project->Change File.
Trong Nguồn File hộp thoại mở ra, đặt Look In vào thư mục
nơi mới file được đặt tại. Mới file phải cùng loại với file bạn muốn thay thế.
Nếu bạn không nhìn thấy file được liệt kê, chọn loại file bạn cần từ
cái Files của trường Type.
Nhấp đúp vào file. Cái mới file thay thế cái cũ trong dự án
danh sách. LO
4. Để chỉ rõ cách thức dự án files được lưu trong dự án, nhấp chuột phải vào một file trong Dự án view và chọn File Tùy chọn. Đặt Lưu File tùy chọn Đường dẫn tương đối đến dự án hoặc Đường dẫn tuyệt đối.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập dự án Files

Chương 4: Thiết lập dự án tổng hợp logic

5. Để kiểm tra thời gianamp trên một file, nhấp chuột phải vào một file trong Dự án view và chọn File Tùy chọn. Kiểm tra thời gian mà file đã được sửa đổi lần cuối. Nhấp vào OK.

Thiết lập dự án View Tùy chọn hiển thị
Bạn có thể tùy chỉnh tổ chức và hiển thị dự án files. 1. Chọn Tùy chọn->Dự án View Tùy chọn. Dự án View Biểu mẫu tùy chọn sẽ mở ra.

2. Để tổ chức các loại đầu vào khác nhau files trong các thư mục riêng biệt, hãy kiểm tra View Dự án Files trong Thư mục.
Kiểm tra tùy chọn này sẽ tạo các thư mục riêng biệt trong Dự án view để hạn chế files và nguồn files.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập dự án Files

3. Kiểm soát file hiển thị như sau:
Tự động hiển thị tất cả các files, bằng cách kiểm tra Hiển thị Thư viện Dự án. Nếu
điều này không được kiểm tra, Dự án view không hiển thị filecho đến khi bạn nhấp vào biểu tượng dấu cộng và mở rộng files trong một thư mục.
Đánh dấu vào một trong các ô trong Dự án File Tên Hiển thị phần của
hình thức để xác định cách filetên được hiển thị. Bạn chỉ có thể hiển thị filetên, đường dẫn tương đối hoặc đường dẫn tuyệt đối.
4. Đến view dự án files trong các thư mục tùy chỉnh tùy chỉnh, kiểm tra View Dự án Files trong Thư mục tùy chỉnh. Để biết thêm thông tin, hãy xem mục Tạo thư mục tùy chỉnh, trên trang 66. Thư mục loại chỉ được hiển thị nếu có nhiều loại trong một thư mục tùy chỉnh.

Thư mục tùy chỉnh
© 2014 Synopsys, Inc. 64

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập dự án Files

Chương 4: Thiết lập dự án tổng hợp logic

5. Để mở nhiều hơn một triển khai trong cùng một Dự án view, hãy kiểm tra Cho phép mở nhiều dự án.
Dự án 1

Dự án 2

6. Kiểm soát đầu ra file hiển thị như sau:
Kiểm tra Hiển thị tất cả Files trong hộp Thư mục Kết quả để hiển thị tất cả các kết quả đầu ra
fileđược tạo ra sau khi tổng hợp.
Thay đổi đầu ra file tổ chức bằng cách nhấp vào một trong các thanh tiêu đề
trong Kết quả thực hiện view. Bạn có thể nhóm các filetheo loại hoặc sắp xếp chúng theo ngày sửa đổi lần cuối.
7. Đến view file thông tin, chọn file trong Dự án view, nhấp chuột phải và chọn File Tùy chọn. Ví dụ:ample, bạn có thể kiểm tra ngày a file đã được sửa đổi.
Cập nhật Verilog Include Paths trong Dự án Cũ hơn Files
Nếu bạn có một dự án file được tạo bằng phiên bản cũ hơn của phần mềm (trước 8.1), Verilog bao gồm các đường dẫn trong này file có liên quan đến thư mục kết quả hoặc nguồn file với các câu lệnh `include. Trong các bản phát hành sau 8.1, dự án file `bao gồm các đường dẫn có liên quan đến dự án file chỉ. GUI trong các bản phát hành gần đây hơn không tự động nâng cấp prj cũ hơn files để tuân thủ các quy tắc mới hơn. Để nâng cấp và sử dụng dự án cũ file, làm một điều trong số sau đây:
· Chỉnh sửa thủ công prj file trong trình soạn thảo văn bản và thêm nội dung sau vào
dòng trước mỗi set_option -include_path:
set_option -project_relative_includes 1
· Bắt đầu một dự án mới với phiên bản mới hơn của phần mềm và xóa
dự án cũ. Điều này sẽ làm cho prj mới file tuân thủ quy tắc mới trong đó bao gồm liên quan đến prj file.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Quản lý dự án File Hệ thống phân cấp

Quản lý dự án File Hệ thống phân cấp
Các phần sau đây mô tả cách bạn có thể tạo và quản lý các thư mục tùy chỉnh và files trong Dự án view:
· Tạo thư mục tùy chỉnh · Thao tác thư mục dự án tùy chỉnh · Thao tác tùy chỉnh Files

Tạo thư mục tùy chỉnh
Bạn có thể tạo các thư mục logic và tùy chỉnh files trong các nhóm phân cấp khác nhau trong Dự án của bạn view. Các thư mục này có thể được chỉ định với bất kỳ tên hoặc cấp độ phân cấp nào. Ví dụample, bạn có thể tùy ý kết hợp hệ điều hành của bạn file cấu trúc hoặc phân cấp logic HDL. Các thư mục tùy chỉnh được phân biệt bằng màu xanh lam.

Có một số cách để tạo thư mục tùy chỉnh và sau đó thêm files cho họ trong một dự án. Sử dụng một trong các phương pháp sau:

1. Nhấp chuột phải vào một dự án file hoặc một thư mục tùy chỉnh khác và chọn Thêm thư mục từ menu bật lên. Sau đó thực hiện bất kỳ thao tác nào sau đây file hoạt động:

Nhấp chuột phải sẽ hiển thị như vậy

trên một cái đó

fyioleuoLcrOafnileesitahnedr

chọn chọn

Đặt trong Thư mục. Một menu phụ của một thư mục hiện có hoặc tạo

thư mục mới.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Quản lý dự án File Hệ thống phân cấp

Chương 4: Thiết lập dự án tổng hợp logic

Lưu ý rằng bạn có thể đặt tên thư mục tùy ý, tuy nhiên không sử dụng ký tự (/) vì đây là ký hiệu phân cách thứ bậc.
Để đổi tên một thư mục, hãy nhấp chuột phải vào thư mục và chọn Đổi tên từ
menu bật lên. Hộp thoại Đổi tên thư mục xuất hiện; chỉ định tên mới.
2. Sử dụng Thêm Files vào hộp thoại Project để thêm toàn bộ nội dung của một hệ thống phân cấp thư mục và tùy chọn đặt filevào các thư mục tùy chỉnh tương ứng với hệ thống phân cấp thư mục của hệ điều hành được liệt kê trong hộp thoại hiển thị.

Để thực hiện việc này, hãy chọn Thêm File nút trong Dự án view.
Chọn bất kỳ thư mục nào được yêu cầu như dsp từ hộp thoại, sau đó
nhấp vào nút Thêm. Điều này đặt tất cả files từ hệ thống phân cấp dsp vào thư mục tùy chỉnh mà bạn vừa tạo.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Quản lý dự án File Hệ thống phân cấp

Để tự động đặt files vào các thư mục tùy chỉnh tương ứng với
hệ thống phân cấp thư mục hệ điều hành, hãy kiểm tra tùy chọn có tên là Thêm Files vào Thư mục tùy chỉnh trên hộp thoại.
Theo mặc định, tên thư mục tùy chỉnh giống với tên thư mục
chứa đựng files hoặc thư mục sẽ được thêm vào dự án. Tuy nhiên, bạn có thể sửa đổi cách đặt tên thư mục bằng cách nhấp vào nút Tùy chọn thư mục. Hộp thoại sau sẽ hiển thị.

Để sử dụng:
Chỉ có thư mục chứa files cho tên thư mục, nhấp vào Sử dụng hệ điều hành
Tên thư mục.
Tên đường dẫn đến thư mục đã chọn để xác định mức độ
hệ thống phân cấp được phản ánh cho đường dẫn thư mục tùy chỉnh.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Quản lý dự án File Hệ thống phân cấp

Chương 4: Thiết lập dự án tổng hợp logic

3. Bạn có thể kéo và thả files và thư mục từ ứng dụng OS Explorer vào Dự án view. Tính năng này khả dụng trên máy tính để bàn Windows và Linux chạy KDE.
Khi bạn kéo và thả một file, nó sẽ được thêm ngay vào dự án.
Nếu không có dự án nào được mở, phần mềm sẽ tạo một dự án.
Khi bạn kéo và thả một file trên một thư mục, nó sẽ được đặt trong đó
thư mục. Ban đầu, Thêm FileHộp thoại s to Project sẽ hiển thị yêu cầu bạn xác nhận files sẽ được thêm vào dự án. Bạn có thể nhấp vào OK để chấp nhận files. Nếu bạn muốn thực hiện thay đổi, bạn có thể nhấp vào nút Xóa tất cả và chỉ định bộ lọc hoặc tùy chọn mới.

Lưu ý: Để hiển thị các thư mục tùy chỉnh trong Dự án view, chọn Tùy chọn->Dự án View Menu tùy chọn, sau đó bật/tắt hộp kiểm cho View Dự án Files trong Thư mục tùy chỉnh trên hộp thoại.

Thao tác các thư mục dự án tùy chỉnh
Quy trình sau đây mô tả cách bạn có thể xóa files khỏi thư mục, xóa thư mục và thay đổi thứ bậc thư mục.
1. Để xóa một file từ một thư mục tùy chỉnh, hoặc:
Kéo và thả nó vào một thư mục khác hoặc vào dự án. Làm nổi bật file, nhấp chuột phải và chọn Xóa khỏi Thư mục từ
menu bật lên.
Không sử dụng phím Delete (DEL) vì phím này sẽ xóa file từ dự án.
2. Để xóa một thư mục tùy chỉnh, hãy tô sáng thư mục đó rồi nhấp chuột phải và chọn Xóa từ menu bật lên hoặc nhấn phím DEL. Khi bạn xóa một thư mục, hãy thực hiện một trong các lựa chọn sau:
Nhấp vào Có để xóa thư mục và files được chứa trong thư mục từ
dự án.
Nhấp vào Không để xóa thư mục.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Quản lý dự án File Hệ thống phân cấp

3. Để thay đổi thứ bậc của thư mục tùy chỉnh:
Kéo và thả thư mục vào một thư mục khác để nó trở thành một thư mục con.
thư mục hoặc trên dự án để di chuyển nó lên cấp cao nhất.
Để xóa phân cấp cấp cao nhất của một thư mục tùy chỉnh, hãy kéo và thả
cấp độ phân cấp mong muốn trên dự án. Sau đó xóa thư mục gốc trống cho thư mục.
Ví dụample, nếu thư mục tùy chỉnh hiện tại là:
/Bán tạiamples/Verilog/RTL
Giả sử bạn chỉ muốn một hệ thống phân cấp RTL một cấp, sau đó kéo và thả RTL vào dự án. Sau đó, bạn có thể xóa /Exampthư mục les/Verilog.

Thao tác tùy chỉnh Files
Ngoài ra, bạn có thể thực hiện các loại tùy chỉnh sau file hoạt động:
1. Để ngăn chặn việc hiển thị files trong các thư mục Type, nhấp chuột phải vào Project view và chọn Dự án View Tùy chọn hoặc chọn Tùy chọn->Dự án View Tùy chọn. Tắt tùy chọn View Dự án Files trong Type Folders trên hộp thoại.
2. Để hiển thị files theo thứ tự bảng chữ cái thay vì thứ tự dự án, hãy kiểm tra Sắp xếp Filenút s trong Dự án view bảng điều khiển. Nhấp vào phím mũi tên xuống ở góc dưới bên trái của bảng điều khiển để bật và tắt bảng điều khiển.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Quản lý dự án File Hệ thống phân cấp

Chương 4: Thiết lập dự án tổng hợp logic

Bảng điều khiển chuyển đổi
3. Để thay đổi thứ tự của filetrong dự án:
Hãy đảm bảo vô hiệu hóa các thư mục tùy chỉnh và sắp xếp files. Kéo và thả một file đến vị trí mong muốn trong danh sách files.
4. Để thay đổi file gõ, kéo và thả vào thư mục gõ mới. Phần mềm sẽ nhắc bạn xác minh.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập triển khai

Thiết lập triển khai
Một triển khai là một phiên bản của một dự án, được triển khai với một tập hợp các ràng buộc cụ thể và các thiết lập khác. Một dự án có thể chứa nhiều triển khai, mỗi triển khai có các thiết lập riêng.

Làm việc với nhiều triển khai
Công cụ Synplify Pro cho phép bạn tạo nhiều triển khai của cùng một thiết kế và sau đó so sánh kết quả. Điều này cho phép bạn thử nghiệm với các thiết lập khác nhau cho cùng một thiết kế. Triển khai là bản sửa đổi thiết kế của bạn trong bối cảnh của phần mềm tổng hợp và không thay thế phần mềm và quy trình kiểm soát mã nguồn bên ngoài.
1. Nhấp vào nút Thêm triển khai hoặc chọn Dự án->Triển khai mới và đặt tùy chọn thiết bị mới (tab Thiết bị), tùy chọn mới (tab Tùy chọn) hoặc ràng buộc mới file (Tab ràng buộc).
Phần mềm tạo ra một triển khai khác trong dự án view. Triển khai mới có cùng tên với triển khai trước đó, nhưng có hậu tố số khác. Hình sau đây hiển thị hai triển khai, rev1 và rev2, với triển khai hiện tại (đang hoạt động) được tô sáng.

Việc triển khai mới sử dụng cùng một mã nguồn files, nhưng các tùy chọn và ràng buộc thiết bị khác nhau. Nó sao chép một số files từ bản triển khai trước đó: nhật ký tlg file, danh sách mạng RTL srs filevà design_fsm.sdc file được tạo ra bởi FSM Explorer. Phần mềm này lưu giữ lịch sử lặp lại của các lần chạy tổng hợp.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập triển khai

Chương 4: Thiết lập dự án tổng hợp logic

2. Chạy lại tổng hợp với cài đặt mới.
Để chỉ chạy bản triển khai hiện tại, hãy nhấp vào Chạy.
Để chạy tất cả các triển khai trong một dự án, hãy chọn Chạy->Chạy tất cả
Triển khai.
Bạn có thể sử dụng nhiều triển khai để thử một phần khác hoặc thử nghiệm với tần số khác. Xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết thông tin về thiết lập tùy chọn.
Dự án view hiển thị tất cả các triển khai với triển khai đang hoạt động được tô sáng và đầu ra tương ứng files được tạo ra cho việc triển khai đang hoạt động được hiển thị trong Kết quả triển khai view bên phải; thay đổi việc triển khai đang hoạt động sẽ thay đổi đầu ra file hiển thị. Cửa sổ Watch giám sát việc triển khai đang hoạt động. Nếu bạn cấu hình cửa sổ này để theo dõi tất cả các triển khai, triển khai mới sẽ tự động được cập nhật trong cửa sổ.
3. So sánh kết quả.
Sử dụng cửa sổ Watch để so sánh các tiêu chí đã chọn. Đảm bảo thiết lập
các triển khai bạn muốn so sánh với lệnh Configure Watch. Xem Sử dụng Cửa sổ Watch, trên trang 190 để biết chi tiết.

Để so sánh chi tiết, hãy so sánh nhật ký file kết quả.
4. Để đổi tên một triển khai, hãy nhấp chuột phải vào tên triển khai trong dự án view, chọn Thay đổi Tên Triển khai từ menu bật lên và nhập tên mới.
Lưu ý rằng UI hiện tại ghi đè lên phần triển khai; các bản phát hành trước 9.0 sẽ giữ nguyên phần triển khai cần đổi tên.
5. Để sao chép một triển khai, hãy nhấp chuột phải vào tên triển khai trong dự án view, chọn Sao chép triển khai từ menu bật lên và nhập tên mới cho bản sao.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Thiết lập triển khai

6. Để xóa một triển khai, hãy nhấp chuột phải vào tên triển khai trong dự án viewvà chọn Xóa triển khai từ menu bật lên.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic
Thiết lập các tùy chọn triển khai tổng hợp logic
Bạn có thể thiết lập các tùy chọn toàn cục cho các triển khai tổng hợp của mình, một số trong số đó dành riêng cho công nghệ. Phần này mô tả cách thiết lập các tùy chọn toàn cục như thiết bị, tối ưu hóa và file tùy chọn với lệnh Tùy chọn triển khai. Để biết thông tin về việc thiết lập ràng buộc cho việc triển khai, hãy xem Chỉ định ràng buộc SCOPE, trên trang 119. Để biết thông tin về việc ghi đè cài đặt chung bằng các thuộc tính hoặc chỉ thị riêng lẻ, hãy xem Chỉ định thuộc tính và chỉ thị, trên trang 90.
Phần này thảo luận về các chủ đề sau:
· Thiết lập Tùy chọn Thiết bị, trên trang 75 · Thiết lập Tùy chọn Tối ưu hóa, trên trang 78 · Chỉ định Tần suất và Ràng buộc Toàn cầu Files, trên trang 80 · Chỉ định Tùy chọn Kết quả, trên trang 82 · Chỉ định Đầu ra Báo cáo Thời gian, trên trang 84 · Thiết lập Tùy chọn Verilog và VHDL, trên trang 84
Thiết lập tùy chọn thiết bị
Tùy chọn thiết bị là một phần của tùy chọn toàn cục mà bạn có thể thiết lập cho lần chạy tổng hợp. Chúng bao gồm lựa chọn bộ phận (công nghệ, bộ phận và cấp độ tốc độ) và tùy chọn triển khai (chèn I/O và quạt). Các tùy chọn và triển khai các tùy chọn này có thể khác nhau tùy theo công nghệ, vì vậy hãy kiểm tra các chương của nhà cung cấp trong Sổ tay tham khảo để biết thông tin về tùy chọn nhà cung cấp của bạn.
1. Mở biểu mẫu Tùy chọn triển khai bằng cách nhấp vào nút Tùy chọn triển khai hoặc chọn Dự án->Tùy chọn triển khai và nhấp vào tab Thiết bị ở trên cùng nếu tab này chưa được chọn.
2. Chọn công nghệ, bộ phận, gói và tốc độ. Các tùy chọn có sẵn khác nhau, tùy thuộc vào công nghệ bạn chọn.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
3. Thiết lập tùy chọn ánh xạ thiết bị. Các tùy chọn khác nhau, tùy thuộc vào công nghệ bạn chọn.
Nếu bạn không chắc chắn về ý nghĩa của một tùy chọn, hãy nhấp vào tùy chọn để xem
mô tả trong hộp bên dưới. Để biết mô tả đầy đủ về các tùy chọn, hãy nhấp vào F1 hoặc tham khảo chương nhà cung cấp phù hợp trong Sổ tay tham khảo.
Để thiết lập tùy chọn, hãy nhập giá trị hoặc đánh dấu vào ô để bật tùy chọn đó.
Để biết thêm thông tin về việc thiết lập giới hạn quạt ra và định thời lại, hãy xem Thiết lập giới hạn quạt ra, ở trang 348 và Định thời lại, ở trang 334. Để biết chi tiết về các tùy chọn cụ thể khác của nhà cung cấp, hãy tham khảo chương nhà cung cấp thích hợp và họ công nghệ trong Sổ tay tham khảo.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic

4. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK.
5. Nhấp vào nút Chạy để tổng hợp thiết kế. Phần mềm biên dịch và lập bản đồ thiết kế bằng các tùy chọn bạn thiết lập.
6. Để thiết lập tùy chọn thiết bị bằng tập lệnh, hãy sử dụng lệnh set_option Tcl. Bảng sau đây chứa danh sách theo thứ tự chữ cái các tùy chọn thiết bị trên tab Thiết bị được ánh xạ tới các lệnh Tcl tương đương. Vì các tùy chọn dựa trên công nghệ và họ, nên tất cả các tùy chọn được liệt kê trong bảng có thể không khả dụng trong công nghệ đã chọn. Tất cả các lệnh đều bắt đầu bằng set_option, theo sau là cú pháp trong cột như được hiển thị. Kiểm tra Sổ tay tham khảo để biết danh sách tùy chọn toàn diện nhất cho nhà cung cấp của bạn.
Bảng sau đây hiển thị phần lớn các tùy chọn thiết bị.

Tùy chọn Thuộc tính được chú thích cho Analyst Vô hiệu hóa Hướng dẫn Fanout Chèn I/O

Lệnh Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic

Lựa chọn

Lệnh Tcl (set_option…)

Bưu kiện

-gói pkg_name

Phần

-phần tên phần

Giải quyết các trình điều khiển hỗn hợp

-resolve_multiple_driver {1|0}

Tốc độ

-speed_grade tốc độ_cấp

Công nghệ

-từ khóa công nghệ

Cập nhật dữ liệu thời gian điểm biên dịch -update_models_cp {0|1}

Tạo cơ sở dữ liệu HDL Analyst -hdl_qload {1|0}

Thiết lập tùy chọn tối ưu hóa
Tùy chọn tối ưu hóa là một phần của tùy chọn toàn cục mà bạn có thể thiết lập cho việc triển khai. Phần này cho bạn biết cách thiết lập các tùy chọn như tần suất và tùy chọn tối ưu hóa toàn cục như chia sẻ tài nguyên. Bạn cũng có thể thiết lập một số tùy chọn này bằng các nút thích hợp trên UI.
1. Mở biểu mẫu Tùy chọn triển khai bằng cách nhấp vào nút Tùy chọn triển khai hoặc chọn Dự án->Tùy chọn triển khai và nhấp vào tab Tùy chọn ở trên cùng.
2. Nhấp vào các tùy chọn tối ưu hóa bạn muốn, trên biểu mẫu hoặc trong Dự án view. Lựa chọn của bạn thay đổi tùy thuộc vào công nghệ. Nếu một tùy chọn không khả dụng cho công nghệ của bạn, tùy chọn đó sẽ bị mờ đi. Đặt tùy chọn ở một nơi sẽ tự động cập nhật tùy chọn đó ở nơi khác.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic

Dự án View

Tùy chọn tối ưu hóa Tùy chọn triển khai->Tùy chọn

Để biết chi tiết về cách sử dụng các tối ưu hóa này, hãy tham khảo các phần sau:

Trình biên dịch FSM FSM Explorer
Chia sẻ tài nguyên định thời lại

Tối ưu hóa máy trạng thái, trên trang 354
Chạy FSM Explorer, trên trang 359 Lưu ý: Chỉ một tập hợp con các công nghệ Microsemi hỗ trợ tùy chọn FSM Explorer. Sử dụng bảng Project->Implementation Options->Options để xác định xem tùy chọn này có được hỗ trợ cho thiết bị bạn chỉ định trong công cụ của mình không.
Chia sẻ tài nguyên, trên trang 352
Thời gian lại, trên trang 334

Các tùy chọn lệnh Tcl set_option tương đương như sau:

Tùy chọn FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tùy chọn lệnh Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
4. Nhấp vào nút Chạy để chạy tổng hợp.
Phần mềm sẽ biên dịch và lập bản đồ thiết kế bằng các tùy chọn bạn thiết lập.
Tạo cơ sở dữ liệu HDL Analyst
Theo mặc định, phần mềm đọc toàn bộ thiết kế, thực hiện tối ưu hóa logic và truyền thời gian, và ghi đầu ra vào một netlist (srs) duy nhất. Khi thiết kế lớn hơn, thời gian chạy và gỡ lỗi thiết kế trở nên khó khăn hơn.
Tùy chọn này cho phép trình biên dịch phân vùng trước thiết kế thành nhiều mô-đun được viết để tách netlist. files (srs). Để bật tùy chọn này, hãy chọn hộp kiểm HDL Analyst Database Generation trên tab Options của hộp thoại Implementation Options. Tính năng này cải thiện đáng kể việc sử dụng bộ nhớ cho các thiết kế lớn.
Tính năng này cũng có thể được kích hoạt từ cửa sổ Tcl Script bằng lệnh set_option Tcl sau:
thiết lập tùy chọn -hdl_qload 1
Sau khi tùy chọn HDL Analyst Database Generation được bật, hãy sử dụng tùy chọn Incremental Quick Load trong công cụ HDL Analyst để hiển thị thiết kế bằng cách sử dụng một netlist (srs) hoặc nhiều netlist mô-đun RTL cấp cao nhất (srs). Công cụ có thể tận dụngtage của tính năng này bằng cách chỉ tải động hệ thống phân cấp thiết kế bị ảnh hưởng. Ví dụample, trình duyệt phân cấp chỉ có thể mở rộng phân cấp cấp thấp hơn khi cần để tải nhanh. Tùy chọn Incremental Quick Load nằm trên bảng General của hộp thoại HDL Analyst Options. Xem General Panel, trên trang 304.

Chỉ định tần suất và ràng buộc toàn cầu Files

Quy trình này cho bạn biết cách thiết lập tần số toàn cục và chỉ định ràng buộc files để thực hiện.

1. Để đặt tần số toàn cầu, hãy thực hiện một trong những thao tác sau:

Nhập tần suất toàn cầu vào Dự án view.

Mở biểu mẫu Tùy chọn triển khai bằng cách nhấp vào Triển khai

Nút Tùy chọn tab Ràng buộc.

chọnLcOting

Dự án->Triển khai

Tùy chọn,

Và

nhấp chuột

cái

Lệnh Tcl set_option tương đương là -frequency frequencyValue.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic
Bạn có thể ghi đè tần số toàn cục bằng các ràng buộc cục bộ, như được mô tả trong Chỉ định ràng buộc SCOPE, trên trang 119. Trong công cụ Synplify Pro, bạn có thể tự động tạo ràng buộc xung nhịp cho thiết kế của mình thay vì đặt tần số toàn cục. Xem Sử dụng ràng buộc tự động, trên trang 291 để biết chi tiết.
Dự án Tần suất và Ràng buộc Toàn cầu View
Tùy chọn triển khai->Ràng buộc

2. Để chỉ định ràng buộc fileĐể thực hiện, hãy thực hiện một trong những thao tác sau:
Chọn Project->Implementation Options->Constraints. Kiểm tra ràng buộc
filebạn muốn sử dụng trong dự án.
Từ bảng Tùy chọn triển khai->Ràng buộc, bạn cũng có thể nhấp vào
thêm một ràng buộc file.
Với triển khai bạn muốn sử dụng đã chọn, hãy nhấp vào Thêm File trong
Dự án viewvà thêm ràng buộc files bạn cần.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
Để tạo ra ràng buộc files, hãy xem mục Chỉ định ràng buộc SCOPE, trên trang 119.
3. Để loại bỏ ràng buộc files từ một bản triển khai, hãy thực hiện một trong những thao tác sau:
Chọn Project->Implementation Options->Constraints. Nhấp vào hộp kiểm
bên cạnh file tên.
Trong Dự án view, nhấp chuột phải vào ràng buộc file để được gỡ bỏ và
chọn Xóa khỏi Dự án.
Điều này loại bỏ ràng buộc file khỏi quá trình triển khai, nhưng không xóa nó.
4. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK.
Khi bạn tổng hợp thiết kế, phần mềm sẽ biên dịch và lập bản đồ thiết kế bằng các tùy chọn bạn thiết lập.
Chỉ định các tùy chọn kết quả
Phần này hướng dẫn bạn cách xác định tiêu chí cho đầu ra của quá trình tổng hợp.
1. Mở biểu mẫu Tùy chọn triển khai bằng cách nhấp vào nút Tùy chọn triển khai hoặc chọn Dự án->Tùy chọn triển khai và nhấp vào tab Kết quả triển khai ở trên cùng.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic

2. Chỉ định đầu ra filebạn muốn tạo.
Để tạo ra netlist được ánh xạ files, nhấp vào Write Mapped Verilog Netlist hoặc Write
Bản đồ Netlist VHDL.
Để tạo ra một ràng buộc cụ thể cho nhà cung cấp file để chú thích chuyển tiếp,
nhấp vào Viết ràng buộc nhà cung cấp File. Để biết thêm chi tiết về báo cáo này, hãy xem Báo cáo kiểm tra ràng buộc, trang 270 của Sổ tay tham khảo, trang 56.
3. Thiết lập thư mục mà bạn muốn ghi kết quả.
4. Thiết lập định dạng cho đầu ra file. Lệnh Tcl tương đương để viết kịch bản là định dạng project -result_format.
Bạn cũng có thể muốn đặt thuộc tính để kiểm soát ánh xạ tên. Để biết chi tiết, hãy tham khảo chương nhà cung cấp phù hợp trong Sổ tay tham khảo.
5. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK.
Khi bạn tổng hợp thiết kế, phần mềm sẽ biên dịch và lập bản đồ thiết kế bằng các tùy chọn bạn thiết lập.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
Chỉ định đầu ra báo cáo thời gian
Bạn có thể xác định số lượng được báo cáo trong báo cáo thời gian bằng cách thiết lập các tùy chọn sau.
1. Chọn Project->Implementation Options và nhấp vào tab Timing Report. 2. Đặt số đường dẫn quan trọng mà bạn muốn phần mềm báo cáo.

3. Chỉ định số điểm bắt đầu và điểm kết thúc mà bạn muốn thấy được báo cáo trong các phần đường dẫn quan trọng.
4. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK. Khi bạn tổng hợp thiết kế, phần mềm sẽ biên dịch và ánh xạ thiết kế bằng các tùy chọn bạn đặt.
Thiết lập tùy chọn Verilog và VHDL
Khi bạn thiết lập nguồn Verilog và VHDL fileTrong dự án của bạn, bạn cũng có thể chỉ định một số tùy chọn biên dịch nhất định.
Cài đặt Verilog File Tùy chọn
Bạn thiết lập Verilog file tùy chọn bằng cách chọn Dự án->Tùy chọn triển khai->Verilog hoặc Tùy chọn->Cấu hình trình biên dịch Verilog.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic

1. Chỉ định định dạng Verilog cần sử dụng.
Để thiết lập trình biên dịch toàn cầu cho tất cả files trong dự án, chọn
Project->Implementation Options->Verilog. Nếu bạn đang sử dụng Verilog 2001 hoặc SystemVerilog, hãy kiểm tra Reference Manual để biết các cấu trúc được hỗ trợ.
Để chỉ định trình biên dịch Verilog trên mỗi file cơ sở, chọn file trong
Dự án view. Nhấp chuột phải và chọn File Tùy chọn. Chọn trình biên dịch thích hợp. Verilog mặc định file Định dạng cho các dự án mới là SystemVerilog.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
2. Chỉ định mô-đun cấp cao nhất nếu bạn chưa thực hiện việc này trong Dự án view.
3. Để trích xuất các tham số từ mã nguồn, hãy thực hiện như sau:
Nhấp vào Trích xuất tham số. Để ghi đè giá trị mặc định, hãy nhập giá trị mới cho tham số.
Phần mềm chỉ sử dụng giá trị mới cho triển khai hiện tại. Lưu ý rằng việc trích xuất tham số không được hỗ trợ cho các thiết kế hỗn hợp.

4. Nhập lệnh vào Chỉ thị biên dịch, sử dụng dấu cách để phân tách các câu lệnh. Bạn có thể nhập lệnh mà bạn thường nhập bằng các câu lệnh 'ifdef và `define trong mã. Ví dụample, ABC=30 dẫn đến phần mềm viết các câu lệnh sau vào dự án file:
thiết lập tùy chọn -hdl_define -thiết lập “ABC=30”
LO

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic
5. Trong Include Path Order, hãy chỉ định các đường dẫn tìm kiếm cho các lệnh include cho Verilog filecó trong dự án của bạn. Sử dụng các nút ở góc trên bên phải của hộp để thêm, xóa hoặc sắp xếp lại các đường dẫn.
6. Trong Thư mục thư viện, hãy chỉ định đường dẫn đến thư mục chứa thư viện filecho dự án của bạn. Sử dụng các nút ở góc trên bên phải của hộp để thêm, xóa hoặc sắp xếp lại các đường dẫn.
7. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK. Khi bạn tổng hợp thiết kế, phần mềm sẽ biên dịch và ánh xạ thiết kế bằng các tùy chọn bạn đặt.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập Dự án Tổng hợp Logic Thiết lập Tùy chọn Triển khai Tổng hợp Logic
Thiết lập VHDL File Tùy chọn
Bạn thiết lập VHDL file tùy chọn bằng cách chọn Dự án->Tùy chọn triển khai->VHDL hoặc Tùy chọn->Cấu hình trình biên dịch VHDL.

Đối với nguồn VHDL, bạn có thể chỉ định các tùy chọn được mô tả bên dưới.
1. Chỉ định mô-đun cấp cao nhất nếu bạn chưa thực hiện việc này trong Dự án view. Nếu mô-đun cấp cao nhất không nằm trong thư viện làm việc mặc định, bạn phải chỉ định thư viện mà trình biên dịch có thể tìm thấy mô-đun. Để biết thông tin về cách thực hiện việc này, hãy xem Bảng điều khiển VHDL, trên trang 200.
Bạn cũng có thể sử dụng tùy chọn này cho các thiết kế ngôn ngữ hỗn hợp hoặc khi bạn muốn chỉ định một mô-đun không phải là thực thể cấp cao nhất thực tế để HDL Analyst hiển thị và LdOebugging trong sơ đồ. views. 2. Đối với mã hóa máy trạng thái do người dùng xác định, hãy thực hiện như sau:
Chỉ định loại mã hóa bạn muốn sử dụng.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Thiết lập các tùy chọn triển khai tổng hợp logic Chương 4: Thiết lập dự án tổng hợp logic
Vô hiệu hóa trình biên dịch FSM.
Khi bạn tổng hợp thiết kế, phần mềm sử dụng các chỉ thị biên dịch mà bạn đặt ở đây để mã hóa các máy trạng thái và không chạy trình biên dịch FSM, trình biên dịch này sẽ ghi đè lên các chỉ thị biên dịch. Ngoài ra, bạn có thể định nghĩa các máy trạng thái bằng thuộc tính syn_encoding, như được mô tả trong Định nghĩa máy trạng thái trong VHDL, trên trang 308.
3. Để trích xuất các mã chung từ mã nguồn, hãy thực hiện như sau:
Nhấp vào Trích xuất hằng số chung. Để ghi đè giá trị mặc định, hãy nhập giá trị mới cho hằng số chung.
Phần mềm chỉ sử dụng giá trị mới cho triển khai hiện tại. Lưu ý rằng bạn không thể trích xuất các giá trị chung nếu bạn có thiết kế ngôn ngữ hỗn hợp.

4. Để đẩy tristates qua ranh giới quy trình/khối, hãy kiểm tra xem Push Tristates đã được bật chưa. Để biết chi tiết, hãy xem Tùy chọn Push Tristates, trên trang 212 trong Sổ tay tham khảo.
5. Xác định cách diễn giải của chỉ thị synthesis_on và synthesis_off:
Để trình biên dịch diễn giải các chỉ thị synthesis_on và synthesis_off
giống như translate_on/translate_off, hãy bật tùy chọn Synthesis On/Off Implemented as Translate On/Off.
Để bỏ qua các chỉ thị synthesis_on và synthesis_off, hãy đảm bảo rằng
tùy chọn này không được chọn. Xem translate_off/translate_on, trên trang 226 trong Sổ tay tham khảo để biết thêm thông tin.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Chỉ định các thuộc tính và chỉ thị

6. Đặt các tùy chọn triển khai khác khi cần (xem mục Thiết lập Tùy chọn Triển khai Tổng hợp Logic, trên trang 75 để biết danh sách các lựa chọn). Nhấp vào OK.
Khi bạn tổng hợp thiết kế, phần mềm sẽ biên dịch và lập bản đồ thiết kế bằng các tùy chọn bạn thiết lập.

Chỉ định các thuộc tính và chỉ thị

Thuộc tính và chỉ thị là các thông số kỹ thuật mà bạn gán cho các đối tượng thiết kế để kiểm soát cách phân tích, tối ưu hóa và lập bản đồ thiết kế của bạn.
Thuộc tính kiểm soát tối ưu hóa ánh xạ và chỉ thị kiểm soát tối ưu hóa trình biên dịch. Do sự khác biệt này, bạn phải chỉ định chỉ thị trong mã nguồn. Bảng này mô tả các phương pháp có sẵn để tạo thông số kỹ thuật thuộc tính và chỉ thị:

Ràng buộc của Trình soạn thảo VHDL Verilog SCOPE File

Thuộc tính Có Có Có Có

Chỉ thị Có Có Không Không

Tốt hơn là chỉ định các thuộc tính trong trình soạn thảo SCOPE hoặc các ràng buộc file, vì bạn không cần phải biên dịch lại thiết kế trước. Đối với các chỉ thị, bạn phải biên dịch thiết kế để chúng có hiệu lực.
Nếu SCOPE/ràng buộc file và mã nguồn HDL được chỉ định cho một thiết kế, các ràng buộc có mức độ ưu tiên khi có xung đột.
Để biết thêm chi tiết, hãy tham khảo thông tin sau:
· Chỉ định Thuộc tính và Chỉ thị trong VHDL, trên trang 91 · Chỉ định Thuộc tính và Chỉ thị trong Verilog, trên trang 92 · Chỉ định Thuộc tính Sử dụng Trình soạn thảo SCOPE, trên trang 93 · Chỉ định Thuộc tính trong Ràng buộc File, trên trang 97

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chỉ định các thuộc tính và chỉ thị

Chương 4: Thiết lập dự án tổng hợp logic

Chỉ định Thuộc tính và Chỉ thị trong VHDL
Bạn có thể sử dụng các phương pháp khác để thêm thuộc tính vào đối tượng, như được liệt kê trong phần Chỉ định Thuộc tính và Chỉ thị, ở trang 90. Tuy nhiên, bạn chỉ có thể chỉ định các chỉ thị trong mã nguồn. Có hai cách để xác định thuộc tính và chỉ thị trong VHDL:
· Sử dụng gói thuộc tính được xác định trước
· Khai báo thuộc tính mỗi lần sử dụng
Để biết chi tiết về cú pháp thuộc tính VHDL, hãy xem Cú pháp thuộc tính và chỉ thị VHDL, trên trang 561 trong Sổ tay tham khảo.

Sử dụng Gói Thuộc tính VHDL được Xác định Trước
Sự tiến bộtagLợi ích của việc sử dụng gói được xác định trước là bạn tránh phải xác định lại các thuộc tính và chỉ thị mỗi khi bạn đưa chúng vào mã nguồn. Nhược điểmtage là mã nguồn của bạn ít di động hơn. Gói thuộc tính nằm trong installDirectory/lib/vhd/synattr.vhd.
1. Để sử dụng gói thuộc tính được xác định trước có trong thư viện phần mềm, hãy thêm những dòng này vào cú pháp:
thư viện synplify; sử dụng synplify.attributes.all;
2. Thêm thuộc tính hoặc chỉ thị bạn muốn sau khai báo đơn vị thiết kế.
khai báo; thuộc tính attribute_name của objectName: objectType là giá trị;
Ví dụamplê:
thực thể simpledff là cổng (q: bit_vector ra (7 xuống 0); d : bit_vector vào (7 xuống 0); clk : bit vào);
thuộc tính syn_noclockbuf của clk: tín hiệu là đúng;
Để biết chi tiết về các quy ước cú pháp, hãy xem Cú pháp thuộc tính và chỉ thị VHDL, trên trang 561 trong Sổ tay tham khảo.
3. Thêm nguồn file cho dự án.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Chỉ định các thuộc tính và chỉ thị

Khai báo các thuộc tính và chỉ thị VHDL
Nếu bạn không sử dụng gói thuộc tính, bạn phải xác định lại các thuộc tính mỗi khi đưa chúng vào mã nguồn.
1. Mỗi khi bạn sử dụng một thuộc tính hoặc chỉ thị, hãy định nghĩa nó ngay sau khi khai báo đơn vị thiết kế bằng cú pháp sau:
design_unit_declaration; thuộc tính attributeName: dataType; thuộc tính attributeName của objectName: objectType là giá trị;
Ví dụamplê:
thực thể simpledff là cổng (q: bit_vector ra (7 xuống 0); d : bit_vector vào (7 xuống 0); clk : bit vào);
thuộc tính syn_noclockbuf: boolean; thuộc tính syn_noclockbuf của clk :signal là true;
2. Thêm nguồn file cho dự án.

Chỉ định Thuộc tính và Chỉ thị trong Verilog
Bạn có thể sử dụng các phương pháp khác để thêm thuộc tính vào đối tượng, như được mô tả trong phần Chỉ định Thuộc tính và Chỉ thị, ở trang 90. Tuy nhiên, bạn chỉ có thể chỉ định chỉ thị trong mã nguồn.
Verilog không có các thuộc tính và chỉ thị tổng hợp được xác định trước, vì vậy bạn phải thêm chúng dưới dạng chú thích. Tên thuộc tính hoặc chỉ thị được đặt trước bằng từ khóa tổng hợp. Verilog files phân biệt chữ hoa chữ thường, do đó các thuộc tính và chỉ thị phải được chỉ định chính xác như được trình bày trong mô tả cú pháp của chúng. Để biết chi tiết về cú pháp, hãy xem Thuộc tính và Cú pháp chỉ thị Verilog, trên trang 363 trong Sổ tay tham khảo.
1. Để thêm thuộc tính hoặc chỉ thị trong Verilog, hãy sử dụng cú pháp chú thích dòng hoặc khối Verilog (kiểu C) ngay sau đối tượng thiết kế. Chú thích khối phải đứng trước dấu chấm phẩy, nếu có.
LO

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chỉ định các thuộc tính và chỉ thị

Chương 4: Thiết lập dự án tổng hợp logic

Cú pháp chú thích khối Verilog
/* tổng hợp attributeName = giá trị */ /* tổng hợp directoryName = giá trị */

Cú pháp chú thích dòng Verilog
// tổng hợp attributeName = giá trị // tổng hợp directoryName = giá trị

Để biết chi tiết về các quy tắc cú pháp, hãy xem Verilog Attribute and Directive Syntax, trên trang 363 trong Sổ tay tham khảo. Sau đây là ví dụampcác bạn:
mô-đun fifo(out, in) /* tổng hợp syn_hier = “hard” */;
2. Để gắn nhiều thuộc tính hoặc chỉ thị vào cùng một đối tượng, hãy phân tách các thuộc tính bằng khoảng trắng, nhưng không lặp lại từ khóa tổng hợp. Không sử dụng dấu phẩy. Ví dụamplê:
trường hợp trạng thái /* tổng hợp trường hợp đầy đủ trường hợp song song */;
3. Nếu nhiều thanh ghi được định nghĩa bằng một câu lệnh reg Verilog và một thuộc tính được áp dụng cho chúng, thì phần mềm tổng hợp chỉ áp dụng thanh ghi được khai báo cuối cùng trong câu lệnh reg. Ví dụamplê:
reg [5:0] q, q_a, q_b, q_c, q_d /* tổng hợp syn_preserve=1 */;
Thuộc tính syn_preserve chỉ được áp dụng cho q_d. Đây là hành vi mong đợi cho các công cụ tổng hợp. Để áp dụng thuộc tính này cho tất cả các thanh ghi, bạn phải sử dụng một câu lệnh reg Verilog riêng cho mỗi thanh ghi và áp dụng thuộc tính.

Chỉ định Thuộc tính Sử dụng Trình soạn thảo SCOPE
Cửa sổ SCOPE cung cấp giao diện dễ sử dụng để thêm bất kỳ thuộc tính nào. Bạn không thể sử dụng nó để thêm các chỉ thị, vì chúng phải được thêm vào nguồn files. (Xem Chỉ định Thuộc tính và Chỉ thị trong VHDL, trên trang 91 hoặc Chỉ định Thuộc tính và Chỉ thị trong Verilog, trên trang 92). Quy trình sau đây cho biết cách thêm thuộc tính trực tiếp vào cửa sổ SCOPE.
1. Bắt đầu với một thiết kế đã biên dịch và mở cửa sổ SCOPE. Để thêm các thuộc tính vào một ràng buộc hiện có file, mở cửa sổ SCOPE bằng cách nhấp vào cửa sổ hiện có file trong Dự án view. Để thêm các thuộc tính vào một file, nhấp vào biểu tượng SCOPE và nhấp vào Khởi tạo để mở cửa sổ SCOPE.
2. Nhấp vào tab Thuộc tính ở cuối cửa sổ SCOPE.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập dự án tổng hợp logic

Chỉ định các thuộc tính và chỉ thị

Bạn có thể chọn đối tượng trước (bước 3) hoặc thuộc tính trước (bước 4).

3. Để chỉ định đối tượng, hãy thực hiện một trong các thao tác sau trong cột Đối tượng. Nếu bạn đã chỉ định thuộc tính, cột Đối tượng chỉ liệt kê các lựa chọn đối tượng hợp lệ cho thuộc tính đó.
Chọn loại đối tượng trong cột Bộ lọc đối tượng, sau đó chọn một
đối tượng từ danh sách các lựa chọn trong cột Đối tượng. Đây là cách tốt nhất để đảm bảo rằng bạn đang chỉ định một đối tượng phù hợp, với cú pháp chính xác.

LO
Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chỉ định các thuộc tính và chỉ thị

Chương 4: Thiết lập dự án tổng hợp logic

Kéo đối tượng mà bạn muốn gắn thuộc tính vào từ
RTL hoặc Công nghệ views vào cột Đối tượng trong cửa sổ SCOPE. Đối với một số thuộc tính, kéo và thả có thể không chọn đúng đối tượng. Ví dụample, nếu bạn muốn đặt syn_hier trên một mô-đun hoặc thực thể như một cổng và, bạn phải đặt nó trên view cho mô-đun đó. Đối tượng sẽ có cú pháp này: v:moduleName trong Verilog hoặc v:library.moduleName trong VHDL, nơi bạn có thể có nhiều thư viện.
Nhập tên của đối tượng vào cột Đối tượng. Nếu bạn không biết
tên, sử dụng lệnh Find hoặc cột Object Filter. Đảm bảo nhập tiền tố thích hợp cho đối tượng khi cần. Ví dụample, để thiết lập một thuộc tính trên một view, bạn phải thêm tiền tố v: vào tên mô-đun hoặc thực thể. Đối với VHDL, bạn có thể phải chỉ định cả thư viện và tên mô-đun.
4. Nếu bạn đã chỉ định đối tượng trước, bây giờ bạn có thể chỉ định thuộc tính. Danh sách chỉ hiển thị các thuộc tính hợp lệ cho loại đối tượng bạn đã chọn. Chỉ định thuộc tính bằng cách giữ nút chuột trong cột Thuộc tính và chọn một thuộc tính từ danh sách.

Nếu bạn chọn đối tượng trước, các lựa chọn khả dụng sẽ được xác định bởi đối tượng đã chọn và công nghệ bạn đang sử dụng. Nếu bạn chọn thuộc tính trước, các lựa chọn khả dụng sẽ được xác định bởi công nghệ.
Khi bạn chọn một thuộc tính, cửa sổ SCOPE sẽ cho bạn biết loại giá trị bạn phải nhập cho thuộc tính đó và cung cấp mô tả ngắn gọn về thuộc tính đó. Nếu bạn đã chọn thuộc tính trước, hãy đảm bảo quay lại và chỉ định đối tượng.
5. Điền giá trị. Giữ nút chuột trong cột Giá trị và chọn từ danh sách. Bạn cũng có thể nhập giá trị.

Hướng dẫn sử dụng Synplify Pro for Microsemi Edition tháng 2014 năm XNUMX

Chương 4: Thiết lập hệ thống logic

Tài liệu / Tài nguyên

SYnOPSYS FPGA Synthesis Synplify Pro cho phiên bản Microsemi [tập tin pdf] Hướng dẫn sử dụng
Tổng hợp FPGA Synplify Pro cho Microsemi Edition, Tổng hợp Synplify Pro cho Microsemi Edition, Synplify Pro cho Microsemi Edition, Pro cho Microsemi Edition, Microsemi Edition, Edition

Tài liệu tham khảo

Hướng dẫn sử dụng

Hướng dẫn sử dụng Synopsys FPGA Synplify Pro for Microsemi Edition

Tổng hợp FPGA Synplify Pro cho phiên bản Microsemi

Thông số kỹ thuật

Thông tin sản phẩm

Hướng dẫn sử dụng sản phẩm

Chương 1: Giới thiệu

Phạm vi của Tài liệu

Bắt đầu

Giao diện người dùng quaview

Chương 2: Các luồng thiết kế tổng hợp FPGA

Chương 3: Chuẩn bị đầu vào

Câu hỏi thường gặp

H: Tôi có thể sao chép tài liệu được không?

H: Tôi phải khởi động phần mềm như thế nào?

H: Đối tượng hướng tới của hướng dẫn sử dụng này là ai?

Tài liệu / Tài nguyên

Tài liệu tham khảo

Để lại bình luận

Hủy trả lời