SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition felhasználói kézikönyv

A Synopsys FPGA szintézis – Synplify Pro Microsemi kiadáshoz
egy átfogó eszköz az FPGA megvalósításához, különféle
funkciók, amelyek célja a felhasználók logikai szintézisben és tervezésben való segítése
folyik.

A termék használati útmutatója

1. fejezet: Bevezetés

Ez a fejezet egy végeredményt nyújtview a Synopsys FPGA és
Prototípus-termékek, FPGA implementációs eszközök és Synopsys FPGA
Eszköz jellemzői.

A dokumentum hatálya

A dokumentumcsomag információkat tartalmaz a termék jellemzőiről
és az FPGA szintézis és tervezés iránt érdeklődő felhasználók számára készült
folyik.

Kezdő lépések

A szoftver használatának megkezdéséhez indítsa el a mellékelt utasításokat követve
utasításokat, és segítségért tekintse meg a felhasználói kézikönyvet.

Felhasználói felület végeview

Ismerkedjen meg a felhasználói felülettel a hatékony használat érdekében
navigáljon a szoftver funkciói között.

2. fejezet: FPGA szintézis tervezési folyamatai

Ez a fejezet az FPGA logikai szintézisének tervezési folyamatát részletezi.
szintézis.

3. fejezet: A bemenet előkészítése

Tanuld meg, hogyan használd a vegyes nyelvű forráskódot Files és az inkrementális
Fordítóprogram a hatékony bemeneti előkészítéshez.

Jegyzet: Legyen tisztában a kapcsolódó korlátozásokkal
az inkrementális fordító használatával.

GYIK

K: Készíthetek másolatokat a dokumentációról?

V: Igen, a licencszerződés lehetővé teszi a másolatok készítését belső használatra.
csak megfelelő forrásmegjelöléssel használható.

K: Hogyan indíthatom el a szoftvert?

A: Lásd az „Első lépések” című részt az 1. fejezetben a
A szoftver elindításával kapcsolatos részletes utasításokért tekintse meg a felhasználói kézikönyvet.

K: Kinek szánták ezt a felhasználói útmutatót?

V: A felhasználói útmutató az FPGA iránt érdeklődő személyeknek szól.
szintézis és tervezési folyamatok.

View Fullscreen

Synopsys FPGA szintézis
Synplify Pro for Microsemi Edition
Felhasználói kézikönyv
2014. október

Szerzői jogi közlemény és védett információk
Copyright © 2014 Synopsys, Inc. Minden jog fenntartva. Ez a szoftver és a dokumentáció bizalmas és védett információkat tartalmaz, amelyek a Synopsys, Inc. tulajdonát képezik. A szoftvert és a dokumentációt licencszerződés keretében biztosítjuk, és csak a licencszerződés feltételeinek megfelelően használhatók vagy másolhatók. A szoftver és a dokumentáció egyetlen részét sem szabad a Synopsys, Inc. előzetes írásbeli engedélye nélkül, vagy a licencszerződésben kifejezetten foglaltak szerint reprodukálni, továbbítani vagy lefordítani semmilyen formában vagy eszközzel, legyen az elektronikus, mechanikus, kézi, optikai vagy egyéb.
Dokumentáció másolásának joga
A Synopsys-szal kötött licencszerződés lehetővé teszi a licenctulajdonos számára, hogy a dokumentációról kizárólag belső használatra másolatokat készítsen.
Minden példánynak tartalmaznia kell az összes szerzői jogi, védjegy-, szolgáltatási védjegy- és tulajdonosi jogi közleményt, ha van ilyen. A Licenctulajdonosnak sorszámot kell rendelnie minden példányhoz. Ezeknek a példányoknak a borítólapján a következő feliratnak kell szerepelnie:
„Ez a dokumentum a Synopsys, Inc. engedélyével készült, kizárólag a ____________________________________________ és alkalmazottai számára. Ez a példányszám ____________.”
Célállomásvezérlő utasítás
A jelen kiadványban található összes műszaki adat az Amerikai Egyesült Államok exportellenőrzési törvényeinek hatálya alá tartozik. Tilos azokat más országok állampolgárainak az Egyesült Államok törvényeivel ellentétesen nyilvánosságra hozni. Az olvasó felelőssége, hogy megismerje a vonatkozó szabályozásokat és betartsa azokat.
LO

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Jogi nyilatkozat
A SYNOPSYS, INC. ÉS LICENCADÓI SEMMILYEN KIFEJEZETT VAGY VÉLELMEZTETETT GARANCIÁT NEM VÁLLALNAK EZEN ANYAGGAL KAPCSOLATBAN, BELEÉRTVE, DE NEM KIZÁRÓLAGOSAN, AZ ELADHATÓSÁGRA ÉS EGY ADOTT CÉLRA VALÓ ALKALMASSÁGRA VONATKOZÓ VÉLELMEZTETETT GARANCIÁKAT.
Bejegyzett védjegyek (®)
Synopsys, AEON, AMPAz S, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, a Synplicity logó, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera és YIELDirector a Synopsys, Inc. bejegyzett védjegyei.
Védjegyek (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Közvetlen szilícium-hozzáférés, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL fordító, Hercules, Hierarchikus optimalizálási technológia, Nagy teljesítményű ASIC prototípus-készítő rendszer, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Könyvtárfordító, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modul fordító, MultiPoint, ORAengineering, Fizikai elemző, Planet, Planet-PL, Polaris, Power A Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC és Worksheet Buffer a Synopsys, Inc. védjegyei.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Szolgálati jelek (sm)
A MAP-in, az SVP Café és a TAP-in a Synopsys, Inc. szolgáltatásvédjegyei. A SystemC az Open SystemC Initiative védjegye, és licenc alapján használják. Az ARM és az AMBA az ARM Limited bejegyzett védjegyei. A Saber a SabreMark Limited Partnership bejegyzett védjegye, és licenc alapján használják. Minden más termék- vagy cégnév a megfelelő tulajdonosok védjegye lehet.
Nyomtatva az USA-ban, 2014. október

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Tartalom

1. fejezet: Bevezetés
Synopsys FPGA és prototípus-készítési termékek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA implementációs eszközök . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA eszköz jellemzői . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
A dokumentum hatálya . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 A dokumentumkészlet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Célközönség . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Első lépések . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 A szoftver indítása . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Felhasználói felület végeview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2. fejezet: FPGA szintézis tervezési folyamatai
Logikai szintézis tervezési folyamata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3. fejezet: A bemenet előkészítése
HDL forrás beállítása Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL-forrás létrehozása Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 A kontextus súgószerkesztő használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL-forrás ellenőrzése Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL-forrás szerkesztése Files a beépített szövegszerkesztővel . . . . . . . . . . . . . . . . . . . . . . . . 35 Szerkesztőablak beállításainak megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Külső szövegszerkesztő használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog könyvtár könyvtárbővítményeinek használata Filesz. 42
Vegyes nyelvű forrás használata Filesz. 44
Az inkrementális fordító használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Korlátozások . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
A strukturális Verilog folyamat használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Korlátozások . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Korlátozással való munka Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Mikor használjunk korlátozást Files a forráskód felett . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Szövegszerkesztő használata korlátozásokhoz Files (Örökölt) . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl szintaxis irányelvek a korlátozásokhoz Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kényszer ellenőrzése Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4. fejezet: Logikai szintézis projekt beállítása
Projekt beállítása Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Projekt létrehozása File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Meglévő projekt megnyitása File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Módosítások végrehajtása egy projekten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projekt beállítása View Megjelenítési beállítások . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog Include útvonalak frissítése régebbi projektekben Filesz. 65
Projektirányítás File Hierarchia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Egyéni mappák létrehozása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Egyéni projektmappák kezelése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 A szokások manipulálása Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Implementációk beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Több implementáció használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Logikai szintézis megvalósítási lehetőségeinek beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Eszközbeállítások beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimalizálási beállítások megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Globális gyakoriság és korlátozás megadása Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Eredménybeállítások megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Időzítési jelentés kimenetének megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog és VHDL beállítások megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Attribútumok és direktívák megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Attribútumok és direktívák megadása VHDL-ben . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Attribútumok és direktívák megadása Verilog-ban . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Attribútumok megadása a SCOPE szerkesztő használatával . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Attribútumok megadása a korlátozásokban File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Keresés Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 A Files kereséshez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 A szűrés Files kereséshez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Keresési eredmények . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archiválás Fileés projektek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekt archiválása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekt archiválásának visszavonása . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projekt másolása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5. fejezet: Korlátozások megadása
A SCOPE szerkesztő használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Korlátozások létrehozása a SCOPE szerkesztőben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Korlátozások létrehozása az FDC sablonparanccsal . . . . . . . . . . . . . . . . . . 116
SCOPE-korlátozások megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Hatókör-korlátozások bevitele és szerkesztése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Órajel- és elérési útkorlátozások beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Bemeneti és kimeneti korlátozások meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Szabványos I/O pad típusok megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 A TCL használata View a SCOPE GUI-ból . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Útmutató a korlátozások beviteléhez és szerkesztéséhez . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Időzítési kivételek megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Időzítési kivételek kezdő-/cél-/átmenőpontjainak meghatározása . . . . . . . . . . . . . . . . . . . . . 130 Több kerékpárút meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Hamis ösvények meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Objektumok keresése a Tcl find és expand paranccsal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Keresési minták megadása a Tcl findhez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find eredmények finomítása a -filter kapcsolóval . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Gyűjtemények definiálása a Tcl Find parancs használatával . . . . . . . . . . . . . . . . . . . . . . . 138 Gyűjtemények definiálása a Tcl expand parancs használatával . . . . . . . . . . . . . . . . . . . . . 140 A Tcl find és expand eredményeinek ellenőrzése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 A Tcl find és expand használata kötegelt módban . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Gyűjtemények használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Gyűjtemények definiálására szolgáló módszerek összehasonlítása . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE gyűjtemények létrehozása és használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Gyűjtemények létrehozása Tcl parancsok használatával . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewGyűjtemények kezelése és kezelése Tcl parancsokkal . . . . . . . . . . . . . . . . . . 150
SDC konvertálása FDC-vé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
A SCOPE szerkesztő használata (Hagyományos) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE korlátozások bevitele és szerkesztése (Hagyományos) . . . . . . . . . . . . . . . . . . . . . 157 SCOPE időzítési korlátozások megadása (Hagyományos) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Alapértelmezett korlátozások bevitele . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Órajel- és elérési útkorlátozások beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Órajelek definiálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Bemeneti és kimeneti korlátozások definiálása (Hagyományos) . . . . . . . . . . . . . . . . . . . . . . . . . 169 Hamis útvonalak definiálása (Hagyományos) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

6. fejezet: Az eredmények szintetizálása és elemzése
A terv szintetizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Logikai szintézis futtatása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Naprakészség-ellenőrzés használata a feladatkezeléshez . . . . . . . . . . . . . . . . . . . . . . . . 174
Napló ellenőrzése File Eredmények . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewA napló használata és használata File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Adott jelentések gyors elérése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Eredmények távoli elérése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Eredmények elemzése a napló használatával File Jelentések . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 A Figyelőablak használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Erőforrás-felhasználás ellenőrzése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Üzenetek kezelése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Eredmények ellenőrzése az üzenetben Viewööö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Üzenetek szűrése az üzenetben Viewööö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Üzenetek szűrése a parancssorból . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Üzenetszűrés automatizálása Tcl parancsfájllal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Napló File Üzenetvezérlők . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Kezelési figyelmeztetések . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Folytatás hiba esetén funkció használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Folytatás hiba esetén funkció használata fordítási pont szintézishez . . . . . . . . . . . . . . . . . . . . . . . 203
7. fejezet: Elemzés HDL Analyst és FSM segítségével Viewer
Munka a kapcsolási rajzon Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 A HDL Analyst és a Viewsz. . . . . . . . . . . . . . . . . . . . . . . . . . 209 Megnyitva a Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjektumtulajdonságok megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Objektumok kijelölése az RTL/Technology nézetben Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Többlapos kapcsolási rajzok használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Mozgás a következők között: Views egy kapcsolási rajz ablakban . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Kapcsolási rajz beállítása View Beállítások . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows kezelése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Tervezési hierarchia feltárása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 A tervezési hierarchia bejárása a Hierarchia Böngészővel . . . . . . . . . . . . . . . . . . . 222 Objektumhierarchia feltárása nyomással/kiugrással . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Átlátszó példányok objektumhierarchiájának feltárása . . . . . . . . . . . . . . . . . . . . 228
Objektumok keresése . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Objektumok keresése böngészéssel a HDL Analyst programban Views . . . . . . . . . . . . . . . . . . . . . . . . . . 230 A Keresés használata hierarchikus és korlátozott keresésekhez . . . . . . . . . . . . . . . . . . . . . . . 232 Helyettesítő karakterek használata a Keresés paranccsal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

A Keresés és a Szűrés kombinálása a keresések finomításához . . . . . . . . . . . . . . . . . . . . . . . . . 240 A Keresés használata a kimeneti hálózati lista kereséséhez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Keresztpróba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Keresztpróba egy RTL/Technology-n belül View . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Keresztpróba az RTL/Technology-ból View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Keresztpróba a szövegszerkesztő ablakból . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Keresztpróba a Tcl parancsfájl ablakból . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Keresztpróba az FSM-ből Viewööö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Elemzés a HDL Analyst eszközzel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewTervezési hierarchia és kontextus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Szűrési kapcsolási rajzok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Bővíthető csatlakozó- és hálózati logika . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Bővítés és ViewKapcsolatok létrehozása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Sematikus hierarchia lapítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Memóriahasználat minimalizálása tervek elemzése során . . . . . . . . . . . . . . . . . . . . . . . 267
Az FSM használata Viewööö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
8. fejezet: Az időzítés elemzése
Az időzítés elemzése vázlatosan Viewsz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewIdőzítési információk megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Időzítési információk feliratozása a kapcsolási rajzon Views . . . . . . . . . . . . . . . . . . . . 275 Órafák elemzése az RTL-ben View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKritikus útvonalak meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Negatív lazaság kezelése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Egyéni időzítési jelentések generálása az STA segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Elemzéstervezési korlátozások használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Forgatókönyvek az elemzéstervezési korlátozások használatára . . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC létrehozása File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Objektumnevek helyes használata az adc-ben File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automatikus kényszerek használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Az automatikus kényszerek eredményei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9. fejezet: Magas szintű objektumok következtetése
Fekete dobozok definiálása szintézishez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Fekete dobozok és I/O-k példányosítása Verilogban . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Fekete dobozok és I/O-k példányosítása VHDL-ben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Fekete doboz időzítési korlátozások hozzáadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 További fekete doboz attribútumok hozzáadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Állapotgépek definiálása szintézishez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Állapotgépek definiálása Verilogban . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Állapotgépek definiálása VHDL-ben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM-ek megadása attribútumokkal és direktívákkal . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Biztonságos FSM-ek meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatikus RAM-következtetés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blokk RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-attribútumok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Blokk RAM következtetése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM-ok inicializálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ok inicializálása Verilog-ban . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ok inicializálása VHDL-ben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
10. fejezet: Tervezési szintű optimalizálások meghatározása
Optimalizálási tippek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Általános optimalizálási tippek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Terület szerinti optimalizálás . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Időzítés optimalizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Újraidőzítés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Újraidőzítés vezérlése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Újraidőzítés Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Újraidőzítési jelentés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Hogyan működik az újraidőzítés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Objektumok védelme az optimalizálástól . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 A syn_keep használata megőrzéshez vagy replikációhoz . . . . . . . . . . . . . . . . . . . . . . . . . 343 A hierarchia lapításának vezérlése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hierarchia megőrzése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Kivezetés optimalizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Kivezetési korlátok beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Pufferelés és replikáció vezérlése . . . . . . . . . . . . . . . 350
Erőforrások megosztása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O-k beszúrása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Állapotgépek optimalizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Az állapotgépek optimalizálásának időpontjának eldöntése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Az FSM fordító futtatása LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Az FSM Explorer futtatása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Szonda behelyezése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Vizsgálatok megadása a forráskódban . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Vizsgálatattribútumok interaktív hozzáadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11. fejezet: Fordítási pontok használata
Fordítási pont alapjai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagA fordítási pontok tervezésének kérdései . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manuális fordítási pontok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Beágyazott fordítási pontok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Fordítási pont típusok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Fordítási pont szintézis alapjai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Fordítási pont korlátozás Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Interfész logikai modellek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interfész időzítése fordítási pontokhoz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Fordítási ponti szintézis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Inkrementális fordítási ponti szintézis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Fordítási ponti időzítési korlátozások előretolt annotációja . . . . . . . . . . . . . . . . . . 384
Fordítási pontok szintetizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 A manuális fordítási pont folyamata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Felső szintű korlátozások létrehozása File Fordítási pontokhoz . . . . . . . . . . . . . . . . . . . . 388 Manuális fordítási pontok meghatározása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Korlátozások beállítása a fordítási pont szintjén . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Fordítási pont eredmények elemzése . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Fordítási pontok használata más funkciókkal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Fordítási pontok kombinálása többfeldolgozással . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
Inkrementális újraszintetizálás . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Fordítási pontok inkrementális újraszintetizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
12. fejezet: IP-bemenettel való munka
IP generálása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO-k megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM-ok megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Bájtengedélyezett RAM-ok megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM-ok megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Összeadók/kivonók megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Számlálók megadása SYNCore segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
A Synopsys FPGA IP titkosítási folyamata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Több mintview a Synopsys FPGA IP Flow-nak . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Titkosítás és dekódolás . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Titkosított IP-címmel való munka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

IP-cím titkosítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP-cím titkosítása az encryptP1735.pl parancsfájllal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 IP-cím titkosítása az encryptIP parancsfájllal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 A szkript kimeneti metódusának megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Az IP-csomag előkészítése . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hiperforrás használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hiperforrás használata prototípus-készítéshez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hiperforrás használata IP-tervezéshez . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Jelek szálazásán keresztül egy IP tervezési hierarchiáján . . . . . . . . . . . . . . . . . 461
13. fejezet: A folyamatok optimalizálása a termelékenység érdekében
Kötegelt mód használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Kötegelt mód futtatása egy projekten File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Kötegelt mód futtatása Tcl parancsfájllal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Licencek sorba állítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Tcl szkriptek és parancsok használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl parancsok és szkriptek használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Job szkript létrehozása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Párhuzamos feladatok számának beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl szintézis szkript létrehozása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl változók használata különböző órajelfrekvenciák kipróbálására . . . . . . . . . . . . . . . . . . . . 476 Tcl változók használata több céltechnológia kipróbálására . . . . . . . . . . . . . . . . . . 478 Alulról felfelé irányuló szintézis futtatása szkripttel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Folyamatok automatizálása a synhooks.tcl segítségével . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
14. fejezet: Többprocesszoros feldolgozás használata
Többszörös feldolgozás fordítási pontokkal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Párhuzamos feladatok maximális számának beállítása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Licenchasználat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
15. fejezet: Optimalizálás Microsemi tervekhez
Microsemi tervek optimalizálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Előre definiált Microsemi fekete dobozok használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen makrók használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Radhard Designs használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 A syn_radhardlevel megadása a forráskódban . . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
16. fejezet: A szintézis kimenetének használata
Információk továbbítása a P&R eszközöknek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Csatlakozóérintkező-helyek megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Mikrofélbusz-portok helyének megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makró és regiszter elhelyezésének megadása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Gyártóspecifikus kimenet generálása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Kimenet célzása a szállítóhoz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlista formátumok testreszabása . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
17. fejezet: Szintézis utáni műveletek futtatása
P&R automatikus futtatása szintézis után . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Az Identify Tools használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Indítás a Synplify Pro Toolból . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Problémák kezelése az Identify indításakor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Az Identify Tool használata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Fordítási pontok használata az Identify eszközzel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Szimuláció a VCS eszközzel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. FEJEZET
Bevezetés
Ez a Synplify Pro® szoftverbevezető a következőket írja le:
· Synopsys FPGA és prototípus termékek, a 16. oldalon · A dokumentum hatóköre, a 21. oldalon · Első lépések, a 22. oldalon · Felhasználói felület áttekintéseview, 24. oldalon

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. fejezet: Bevezetés

Synopsys FPGA és prototípus termékek

Synopsys FPGA és prototípus termékek
A következő ábra a Synopsys FPGA és prototípus-termékcsaládot mutatja be.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Synopsys FPGA és prototípus termékek

1. fejezet: Bevezetés

FPGA implementációs eszközök
A Synplify Pro és Synplify Premier termékek kifejezetten FPGA-khoz (programozható kapumátrixok) és CPLD-khez (komplex programozható logikai eszközök) tervezett RTL szintéziseszközök.

Synplify Pro szintézis szoftver
A Synplify Pro FPGA szintézis szoftver a nagy teljesítményű, költséghatékony FPGA tervek készítésének tényleges iparági szabványa. Egyedülálló...
Viselkedéskivonási szintézis technológia® (BEST) algoritmusok végrehajtása
magas szintű optimalizálásokat végeztek, mielőtt az RTL kódot specifikus FPGA logikává szintetizálták volna. Ez a megközelítés kiváló optimalizálásokat tesz lehetővé az FPGA egészén, gyors futási időket és nagyon nagy tervek kezelésének képességét. A Synplify Pro szoftver támogatja a legújabb VHDL és Verilog nyelvi konstrukciókat, beleértve a SystemVerilogot és a VHDL 2008-at. Az eszköz technológiafüggetlen, így lehetővé teszi a gyors és egyszerű átirányítást az FPGA eszközök és a gyártók között egyetlen tervezési projektből.

Synplify Premier szintézis szoftver
A Synplify Premier funkcionalitása a Synplify Pro eszköz kiegészítése, amely a tökéletes FPGA implementációs és hibakeresési környezetet biztosítja. Átfogó eszköz- és technológiakészletet tartalmaz a haladó FPGA-tervezők számára, és szintézismotorként is szolgál az ASIC prototípuskészítők számára, akik egyetlen FPGA-alapú prototípust terveznek.
A Synplify Premier termék mind az FPGA-tervezők, mind az ASIC prototípus-készítők számára a leghatékonyabb tervezési megvalósítási és hibakeresési módszert kínálja, amely egyetlen FPGA-t céloz meg. A tervezési megvalósítás oldalán funkciókat tartalmaz az időzítés lezárásához, a logikai ellenőrzéshez, az IP-használathoz, az ASIC-kompatibilitáshoz és a DSP-megvalósításhoz, valamint szoros integrációt biztosít az FPGA-gyártók háttéreszközeivel. A hibakeresési oldalon biztosítja az FPGA-k rendszeren belüli ellenőrzését, ami drámaian felgyorsítja a hibakeresési folyamatot, és egy gyors és inkrementális módszert is tartalmaz a nehezen megfogható tervezési problémák megtalálására.

Synopsys FPGA eszköz jellemzői
Ez a táblázat különbséget tesz a Synplify Pro, a Synplify, a Synplify Premier és a Synplify Premier with Design Planner termékek főbb funkciói között.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. fejezet: Bevezetés

Synopsys FPGA és prototípus termékek

Synplify Synplify Pro

Teljesítmény

Viselkedéskivonási szintézis

Technology® (BEST™)

Gyártó által generált mag/IP

Támogatás (bizonyos technológiák)

FSM fordító

FSM Explorer

Kapuzott óraátalakítás

Regisztercsővezeték

Regisztráció újraütemezése

SCOPE® Korlátozás bevitele

Nagy megbízhatóságú funkciók

Integrált hely-és-útvonal

Elemzés

HDL Analyst®

Opció

Időzítési analizátor

Pontról pontra

FSM Viewer

Keresztbe szondázás

Vizsgálati pont létrehozása

Identify® Instrumentor

Hibakereső azonosítása

Teljesítményelemzés (SAIF)

Fizikai tervezés

Tervezési terv File

Logikai hozzárendelés régiókhoz

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Synopsys FPGA és prototípus termékek

1. fejezet: Bevezetés

Területbecslés és régiókapacitás Érintkező-hozzárendelés Fizikai optimalizálások Fizikai szintézis Fizikai elemző Synopsys DesignWare® Foundation Library Futásidejű hierarchikus tervezés Továbbfejlesztett optimalizálás Gyors szintézis Többfeldolgozás Hiba esetén fordítás Csapattervezés Vegyes nyelvű tervezés Fordítási pontok Hierarchikus tervezés Valódi kötegelt mód (csak lebegő licencek) GUI Kötegelt mód (lebegő licencek) Kötegelt mód P&R P&R adatok visszamenőleges annotációja Formális ellenőrzés

Synplify Synplify Pro

xxxx

–

Azonosítsa az integrációt

Korlátozott

Synplify Premier
xxx
xxxxx
xxxx
x
x Logikai szintézis mód x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logikai szintézis mód
x

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. fejezet: Bevezetés

Synopsys FPGA és prototípus termékek

A P&R Data Design Environment szövegszerkesztőjének visszajegyzése View Figyelőablak Üzenetablak Tcl ablak Több implementáció Gyártói technológia Támogatás Prototípus-készítés Jellemzők Futásidejű funkciók Fordítási pontok Kapuzott órajel-konverzió Fordítás hiba esetén

Synplify Synplify Pro

Synplify Premier
xxxxx Kiválasztva
xxxx

Synplify Premier DP
x
xxxxx Kiválasztva
xxxx

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

A dokumentum hatálya

1. fejezet: Bevezetés

A dokumentum hatálya
A következőkben a dokumentum hatókörét és a célközönséget ismertetjük.

A dokumentumkészlet
Ez a felhasználói kézikönyv egy dokumentumkészlet része, amely tartalmaz egy referencia kézikönyvet és egy oktatóanyagot. A készlet többi dokumentumával együtt használható. Arra összpontosít, hogy leírja, hogyan kell a Synopsys FPGA szoftvert tipikus feladatok elvégzésére használni. Ez a következőket jelenti:
· A felhasználói kézikönyv csak a tipikus feladatok elvégzéséhez szükséges opciókat ismerteti
a kézikönyvben leírtak szerint. Nem ír le minden elérhető parancsot és opciót. Az összes parancsopció és szintaxis teljes leírását lásd a Felhasználói felület áttekintése című dokumentumban.view fejezet a Synopsys FPGA szintézis referencia kézikönyvében.
· A felhasználói útmutató feladatalapú információkat tartalmaz. A feladatok lebontásához
Az információk rendszerezéséről lásd: Segítség kérése, 22. oldal.

Közönség
A Synplify Pro szoftvereszköz FPGA rendszerfejlesztőknek készült. Feltételezzük, hogy jártas vagy a következőkben:
· Tervezési szintézis · RTL · FPGA-k · Verilog/VHDL

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. fejezet: Bevezetés

Kezdő lépések

Kezdő lépések
Ez a szakasz bemutatja, hogyan kezdheti el használni a Synopsys FPGA szintézis szoftvert. A következő témákat ismerteti, de nem írja felül a telepítési utasításokban található licencelési és telepítési információkat:
· A szoftver indítása, a 22. oldalon · Segítség kérése, a 22. oldalon

A szoftver indítása
1. Ha még nem tette meg, telepítse a Synopsys FPGA szintézis szoftvert a telepítési utasításoknak megfelelően.
2. Indítsa el a szoftvert.
Ha Windows platformon dolgozik, válassza a következőt:
Programok->Synopsys->termék verziója a Start gomb segítségével.
Ha UNIX platformon dolgozik, írja be a megfelelőt
parancs a parancssorban:
synplify_pro
· A parancs elindítja a szintézis eszközt, és megnyitja a Projekt ablakot. Ha
Ha korábban már futtatta a szoftvert, az ablak az előző projektet jeleníti meg. A felülettel kapcsolatos további információkért lásd a Felhasználói felület áttekintése című részt.view a Referencia kézikönyv fejezete.

Segítség kérése
Mielőtt felhívná a Synopsys ügyfélszolgálatát, tekintse át a dokumentált információkat. Az információkat online is elérheti a Súgó menüből, vagy megtekintheti a PDF verziót. Az alábbi táblázat bemutatja az információk rendszerezését.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Kezdő lépések
Segítségért a következőkhöz… Szoftverfunkciók használata Hogyan…
Áramlási információk
Hibaüzenetek Licencelés Attribútumok és direktívák Szintézis funkciók Nyelv és szintaxis Tcl szintaxis Tcl szintézisparancsok Termékfrissítések

1. fejezet: Bevezetés
Lásd a… Synopsys FPGA szintézis felhasználói útmutatót Synopsys FPGA szintézis felhasználói útmutató, alkalmazási megjegyzések a támogatásról web Synopsys FPGA szintézis felhasználói kézikönyv, alkalmazási megjegyzések a támogatásról web Online súgó (válassza a Súgó->Hibaüzenetek menüpontot) Synopsys SolvNet WebSynopsys FPGA szintézis referencia kézikönyv weboldal Synopsys FPGA szintézis referencia kézikönyv Synopsys FPGA szintézis referencia kézikönyv Online súgó (válassza a Súgó->Tcl Súgó menüpontot) Synopsys FPGA szintézis referencia kézikönyv Synopsys FPGA szintézis referencia kézikönyv (Web menüparancsok)

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

1. fejezet: Bevezetés

Felhasználói felület végeview

Felhasználói felület végeview
A felhasználói felület (UI) egy fő ablakból, az úgynevezett Projekt ablakból áll. viewés speciális ablakok vagy viewkülönböző feladatokhoz. Az egyes funkciókkal kapcsolatos részletekért lásd a 2. fejezetet, a Felhasználói felület áttekintése címűt.view a Synopsys FPGA szintézis referencia kézikönyvének.

Synplify Pro interfész

Gomb panel

Eszköztárak Projekt view

Állapot

Megvalósítási eredmények view

Hozzáféréshez szükséges fülek views

Tcl szkript/üzenetek ablak alacsony látószögű zóna

Nézőablak

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

2. FEJEZET
FPGA szintézis tervezési folyamatok
Ez a fejezet a logikai szintézis tervezési folyamatát ismerteti a 26. oldalon.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

2. fejezet: FPGA szintézis tervezési folyamatai

Logikai szintézis tervezési folyamata

A Synopsys FPGA eszközei úgy szintetizálják a logikát, hogy először az RTL forrást technológiától független logikai struktúrákká fordítják, majd optimalizálják és leképezik a logikát a technológia-specifikus erőforrásokhoz. A logikai szintézis után az eszköz egy gyártóspecifikus hálózati listát és korlátozást generál. file amelyeket bemenetként használhat a helymeghatározó (P&R) eszközhöz.
A következő ábra a logikai szintézis fázisait és eszközeit, valamint néhány főbb bemenetet és kimenetet mutat be. Ehhez a folyamathoz használhatja a Synplify Pro szintézis szoftvert. Az interaktív időzítési elemzés opcionális. Bár a folyamat a gyártói korlátozást mutatja fileközvetlen bemenetként a P&R eszközhöz, ezeket hozzá kell adnia fileaz időzítési fekete dobozok szintézisprojektjéhez.

Synopsys FPGA eszköz

RTL

Jobbról balra fordítás

FDC

Logikai szintézis

Szintetizált hálózati lista Szintéziskorlátozások Gyártói korlátok
Szállítói eszköz
Hely és Útvonal

Logikai szintézis eljárás

Lépésről lépésre bemutatott, adott terven alapuló tervezési folyamathoz

adatok, töltse le az oktatóanyagot innen: webwebhely. A következő lépések összefoglalják

a terv szintetizálásának eljárása, amelyet a

az alábbi ábra.

1. Hozzon létre egy projektet.

2. Adja hozzá a forrást files a projekthez.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis tervezési folyamata

2. fejezet: FPGA szintézis tervezési folyamatai

3. Állítsa be a terv attribútumait és korlátozásait.
4. Adja meg a megvalósítás beállításait a Megvalósítási beállítások párbeszédpanelen.
5. Kattintson a Futtatás gombra a logikai szintézis futtatásához.
6. Elemezze az eredményeket olyan eszközökkel, mint a napló file, a HDL Analyst vázlata views, az Üzenet ablak és a Figyelő ablak.
Miután befejezte a tervet, felhasználhatja a kimenetet files a place-and-route módszer futtatása a gyártói eszközzel és az FPGA implementálása.
Az alábbi ábra a folyamat főbb lépéseit mutatja be:

Projekt létrehozása
Forrás hozzáadása Files
Korlátozások beállítása
Állítsa be az opciókat
Futtassa a szoftvert
Eredmények elemzése Nem teljesültek a célok?
Igen Helyszín és útvonal

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

2. fejezet: FPGA szintézis tervezési folyamatai

Logikai szintézis tervezési folyamata

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. FEJEZET
A bemenet előkészítése
Amikor egy tervet szintetizálsz, kétféle adatot kell beállítanod files: HDL fileamelyek leírják a tervét és a projektjét filea terv kezeléséhez. Ez a fejezet a beállítási eljárásokat ismerteti. fileés a projekt. A következőket fedi le:
· HDL-forrás beállítása Files, a 30. oldalon · Vegyes nyelvű forrás használata Files, a 44. oldalon · Az inkrementális fordító használata, a 49. oldalon · A strukturális Verilog folyamat használata, az 51. oldalon · Korlátozások használata Files, 53. oldalon

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

HDL forrás beállítása Files
Ez a szakasz leírja, hogyan állíthatja be a forrást fileprojekt file A beállítást a Projekt beállítása című részben ismertetjük. Files, az 58. oldalon. Forrás fileAz s lehet Verilog vagy VHDL formátumban. A strukturálással kapcsolatos információkért fileA szintézissel kapcsolatos további információkért lásd a Referencia kézikönyvet. Ez a szakasz a következő témákat tárgyalja:
· HDL-forrás létrehozása Files, a 30. oldalon · A Kontextusszerkesztő használata, a 32. oldalon · HDL-forrás ellenőrzése Files, a 34. oldalon · HDL-forrás szerkesztése Filea beépített szövegszerkesztővel, a 35. oldalon · Külső szövegszerkesztő használata, a 41. oldalon · Szerkesztőablak beállításainak megadása, a 39. oldalon · Könyvtárbővítmények használata a Verilog könyvtárhoz Files, 42. oldalon

HDL-forrás létrehozása Files
Ez a szakasz leírja, hogyan használhatja a beépített szövegszerkesztőt forráskód létrehozásához. files, de nem részletezi, hogy mi a filetartalmaz. A beilleszthető és nem beilleszthető információkért, valamint a gyártóspecifikus információkért lásd a Referencia kézikönyvet. Ha már rendelkezik forráskóddal files, a szövegszerkesztővel ellenőrizheti a szintaxist vagy szerkesztheti a file (lásd a HDL-forrás ellenőrzése című részt) Files, a 34. oldalon és a HDL-forrás szerkesztése File(lásd a beépített szövegszerkesztővel, 35. oldal).
Forrásként használhatsz Verilogot vagy VHDL-t files. A filev (Verilog) vagy vhd (VHDL) lemezterülettel rendelkeznek file kiterjesztések rendre. Használhatod a Verilog és a VHDL nyelveket. fileugyanabban a tervben. A Verilog és VHDL bemenetek keverékének használatáról további információkat a files, lásd Vegyes nyelvű forrás használata Files, a 44. oldalon.
1. Új forrás létrehozása file vagy kattintson a HDL-re file ikonra ( ), vagy tegye a következőket:
Válassza ki File->Új, vagy nyomd meg a Ctrl-n billentyűkombinációt.
Az Új párbeszédpanelen válassza ki a forrás típusát file alkotni szeretnél,
Verilog vagy VHDL. Nem szabad elfelejteni, hogy a Context Help Editor használható olyan Verilog tervekhez, amelyek forráskódjában SystemVerilog konstrukciók találhatók.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

fileTovábbi információkért lásd: A Kontextus súgószerkesztő használata, 32. oldal.
Ha Verilog 2001 formátumot vagy SystemVerilogot használ, győződjön meg arról, hogy engedélyezve van a Verilog 2001 vagy a System Verilog opció a szintézis futtatása előtt (Projekt->Megvalósítási beállítások->Verilog fül). Az alapértelmezett Verilog file Az új projektek formátuma a SystemVerilog.

Írjon be egy nevet és helyet a file és kattintson az OK gombra. Egy üres szerkesztőpanel jelenik meg.
megnyílik egy ablak, a sorszámok a bal oldalon láthatók.
2. Írja be a forrásadatokat az ablakba, vagy másolja ki és illessze be őket. Lásd: HDL-forrás szerkesztése FileA Szerkesztés ablakban való munkavégzéssel kapcsolatos további információkért lásd: A beépített szövegszerkesztő használata, 35. oldal.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

A legjobb szintézis eredmények elérése érdekében ellenőrizze a Referencia kézikönyvet, és győződjön meg arról, hogy hatékonyan használja a rendelkezésre álló konstrukciókat, valamint a gyártóspecifikus attribútumokat és direktívákat.
3. Mentse el a file kiválasztásával File->Mentés vagy a Mentés ikonra ( ).
Miután létrehoztál egy forrást file, ellenőrizheted, hogy a megfelelő szintaxist használod-e, ahogy az a HDL forrás ellenőrzése részben le van írva. Files, a 34. oldalon.

A Kontextus súgó szerkesztő használata
Amikor létrehoz vagy megnyit egy Verilog tervet file, használd az ablak alján megjelenő Context Help gombot, amely segít a Verilog/SystemVerilog konstrukciókkal való kódolásban a forráskódban. file vagy Tcl korlátozó parancsokat a Tcl-be file.
A Kontextus súgó szerkesztőjének használatához:
1. Kattintson a Kontextusalapú súgó gombra a szövegszerkesztő megjelenítéséhez.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

2. Amikor kiválaszt egy konstrukciót az ablak bal oldalán, megjelenik a konstrukció online súgójának leírása. Ha a kiválasztott konstrukcióhoz engedélyezve van ez a funkció, az online súgótéma az ablak tetején, az adott konstrukcióhoz tartozó általános kód vagy parancssablon pedig alul jelenik meg.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

3. A Sablon beszúrása gomb is engedélyezve van. Amikor a Sablon beszúrása gombra kattint, a sablonablakban látható kód vagy parancs beszúródik a sablonba. file a kurzor helyén. Ez lehetővé teszi a kód vagy parancs egyszerű beillesztését és módosítását a szintetizálni kívánt tervhez.
4. Ha csak a sablon egyes részeit szeretné másolni, jelölje ki a beszúrni kívánt kódot vagy parancsot, majd kattintson a Másolás gombra. Ezután beillesztheti a sablonba. file.

HDL-forrás ellenőrzése Files

A szoftver automatikusan ellenőrzi a HDL-forrást fileamikor lefordítja őket, de ha a szintézis előtt ellenőrizni szeretnéd a forráskódot, használd a következő eljárást. A szintézis szoftverben kétféle ellenőrzést végezhetsz: szintaxist és szintézist.

1. Válassza ki a forrást fileellenőrizni szeretnéd.
Az összes forrás ellenőrzéséhez fileegy projektben, törölje az összes kijelölését files a
projektlistát, és győződjön meg arról, hogy egyik sem fileok meg vannak nyitva egy aktív ablakban. Ha van egy aktív forrásod filea szoftver csak az aktív file.
Egyetlen ellenőrzéséhez file, nyissa meg a file -vel File->Nyissa meg vagy kattintson duplán a
file a Projekt ablakban. Ha egynél több van file Ha megnyitja és csak az egyiket szeretné ellenőrizni, vigye a kurzort a megfelelő helyre file ablakot, hogy megbizonyosodjon arról, hogy az az aktív ablak.

2. A szintaxis ellenőrzéséhez válassza a Futtatás->Szintaxisellenőrzés menüpontot, vagy nyomja meg a Shift+F7 billentyűkombinációt.

A szoftver felismeri a szintaktikai hibákat, például a helytelen kulcsszavakat és írásjeleket, és minden hibát külön naplóban jelent. file (syntax.log). Ha nem észlelhető hiba, a sikeres szintaxisellenőrzésről a napló alján olvashat. file.

3. Szintézisellenőrzés futtatásához válassza a Futtatás->Szintézisellenőrzés menüpontot, vagy nyomja meg a Shift+F8 billentyűkombinációt.

A szoftver hardverhibákat észlel, például helytelenül kódolt fájlokat.

flip-flopok és minden hibát külön naplóban jelent file (szintaxis.log). Ha van

Ha nincsenek hibák, a sikeres szintaktikai ellenőrzésről a lap alján olvashat.

file.

4. Újraview a hibákat a syntax.log megnyitásával file amikor a rendszer kéri, és a Keresés segítségével keresse meg a hibaüzenetet (keresse az @E karaktereket). Kattintson duplán a

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

5 karakteres hibakód, vagy kattintson az üzenet szövegére és nyomja meg az F1 billentyűt az online hibaüzenet súgójának megjelenítéséhez.
5. Keresse meg a hibáért felelős kódrészletet a syntax.log fájlban található üzenet szövegére duplán kattintva. fileA Szövegszerkesztő ablak megnyílik a megfelelő forráskódban. file és kiemeli a hibát okozó kódot.
6. Ismételje meg a 4. és 5. lépést, amíg az összes szintaktikai és szintézishibát kijavította.
Az üzenetek hibákként, figyelmeztetésekként vagy megjegyzésekként kategorizálhatók.view minden üzenetet, és javítsa ki a hibákat. A figyelmeztetések kevésbé súlyosak, mint a hibák, de el kell olvasnia és meg kell értenie őket, még akkor is, ha nem oldja meg az összeset. A megjegyzések tájékoztató jellegűek, és nem kell megoldani őket.

HDL-forrás szerkesztése Filea beépített szövegszerkesztővel
A beépített szövegszerkesztővel könnyedén létrehozhatod a HDL forráskódodat, view vagy szerkessze, ha hibákat kell kijavítania. Külső szövegszerkesztő használata esetén lásd: Külső szövegszerkesztő használata, 41. oldal.
1. Forráskód megnyitásához tegye a következők egyikét file számára viewszerkesztés vagy szerkesztés:
Az első automatikus megnyitásához file a hibákat tartalmazó listában nyomja meg az F5 billentyűt.
Egy adott megnyitásához file, kattintson duplán a file a Projekt ablakban vagy
használat File->Megnyitás (Ctrl-o) és a forrás megadása file.
Megnyílik a szövegszerkesztő ablak, és megjeleníti a forráskódot. fileA sorok számozottak. A kulcsszavak kékkel, a megjegyzések zölddel vannak jelölve. A karakterláncok értékei pirossal vannak jelölve. Ha ezeket a színeket módosítani szeretné, lásd: A szerkesztőablak beállításainak megadása, 39. oldal.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

2. Szerkesztéshez file, gépeljen közvetlenül az ablakba.
Ez a táblázat összefoglalja a gyakori szerkesztési műveleteket, amelyeket használhat. A parancsok helyett billentyűparancsokat is használhat.

Ahhoz…

Tedd…

Kivágás, másolás és beillesztés; Válassza ki a parancsot a felugró ablakból (nyomva tartja a jobb egérgombot a Visszavonás vagy a Művelet ismétlése gomb megnyomásával) vagy a Szerkesztés menüből.

Ugrás egy adott sorra

Nyomja meg a Ctrl-g billentyűkombinációt, vagy válassza a Szerkesztés->Ugrás menüpontot, írja be a sorszámot, majd kattintson az OK gombra.

Szöveg keresése

Nyomja meg a Ctrl-f billentyűkombinációt, vagy válassza a Szerkesztés ->Keresés menüpontot. Írja be a keresendő szöveget, majd kattintson az OK gombra.

Szöveg cseréje

Nyomd meg a Ctrl-h billentyűkombinációt, vagy válaszd a Szerkesztés->Csere menüpontot. Írd be a keresendő szöveget, és azt a szöveget, amelyre le szeretnéd cserélni. Kattints az OK gombra.

Kulcsszó kiegészítése

Írjon be annyi karaktert, hogy egyértelműen azonosíthassa a kulcsszót, majd nyomja meg az Esc billentyűt.

Szöveg behúzása jobbra Jelölje ki a blokkot, és nyomja meg a Tab billentyűt. Szöveg behúzása balra Jelölje ki a blokkot, és nyomja meg a Shift-Tab billentyűkombinációt.

Váltás nagybetűre Jelölje ki a szöveget, majd válassza a Szerkesztés->Speciális ->Nagybetűk lehetőséget, vagy nyomja meg a Ctrl-Shift-u billentyűkombinációt.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

Kisbetűsre váltás Blokkmegjegyzések hozzáadása
Oszlopok szerkesztése

Tedd…
Jelölje ki a szöveget, majd válassza a Szerkesztés->Speciális ->Kisbetűk menüpontot, vagy nyomja meg a Ctrl-u billentyűkombinációt.
Vigye a kurzort a megjegyzés szövegének elejére, és válassza a Szerkesztés->Speciális->Megjegyzés kódja menüpontot, vagy nyomja meg az Alt-c billentyűkombinációt.
Nyomd meg az Alt billentyűt, és a bal egérgombbal jelöld ki az oszlopot. Egyes platformokon azt a billentyűt kell használnod, amelyhez az Alt funkció van rendelve, például a Meta vagy a gyémánt billentyűt.

3. PDF dokumentum egy részének kivágásához és beillesztéséhez válassza a T alakú szövegkijelölés ikont, jelölje ki a kívánt szöveget, majd másolja ki és illessze be a fileA Szöveg kijelölése ikonnal kijelölheti a dokumentum egyes részeit.
4. Könyvjelzők létrehozása és használata a file, lásd a következő táblázatot.
A könyvjelzők kényelmes módja a hosszú navigálásnak files vagy a gyakran használt kódrészletekre ugráshoz. Ezekhez a műveletekhez használhatja a Szerkesztés eszköztár ikonjait. Ha nem látja a Szerkesztés eszköztárat az ablak jobb szélén, méretezze át a többi eszköztárat.

Könyvjelző beszúrása
Könyvjelző törlése
Az összes könyvjelző törlése

Tedd…
Kattintson a könyvjelzővel megjelölni kívánt sor bármely pontjára. Válassza a Szerkesztés->Könyvjelzők be-/kikapcsolása menüpontot, nyomja meg a Ctrl-F2 billentyűkombinációt, vagy válassza ki az első ikont a Szerkesztés eszköztáron. A sorszám kiemelve jelzi, hogy az adott sor elején könyvjelző található.
Kattintson a könyvjelzővel jelölt sor bármely pontjára. Válassza a Szerkesztés->Könyvjelzők be-/kikapcsolása menüpontot, nyomja meg a Ctrl-F2 billentyűkombinációt, vagy jelölje ki az első ikont a Szerkesztés eszköztáron. A sorszám a könyvjelző törlése után már nem jelenik meg kiemelve.
Válassza a Szerkesztés->Összes könyvjelző törlése menüpontot, nyomja meg a Ctrl-Shift-F2 billentyűkombinációt, vagy jelölje ki az utolsó ikont a Szerkesztés eszköztáron. A sorszámok a könyvjelzők törlése után már nem jelennek meg kiemelve.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

Ahhoz…
Navigáljon a file könyvjelzők használata

Tedd…
A Szerkesztés menü Következő könyvjelző (F2) és Előző könyvjelző (Shift-F2) parancsaival, vagy a Szerkesztés eszköztár megfelelő ikonjaival navigálhat a kívánt könyvjelzőhöz.

5. Hibák javítása vagy újraindításview figyelmeztetések a forráskódban, tegye a következőket:
Nyissa meg a HDL-t file a hibával vagy figyelmeztetéssel a file
a projektlistában.
Nyomja meg az F5 billentyűt az első hibára, figyelmeztetésre vagy megjegyzésre ugráshoz a listában. file. A
A Szerkesztőablak alján láthatod az üzenet szövegét.
A következő hibára, figyelmeztetésre vagy megjegyzésre ugráshoz válassza a Futtatás->Következő hiba/figyelmeztetés lehetőséget.
vagy nyomja meg az F5 billentyűt. Ha nincsenek további üzenetek a file, a Szerkesztő ablak alján a „Nincs több hiba/figyelmeztetés/megjegyzés” üzenet jelenik meg. Válassza a Futtatás->Következő hiba/figyelmeztetés menüpontot, vagy nyomja meg az F5 billentyűt a hibára, figyelmeztetésre vagy megjegyzésre való ugráshoz a következő ablakban. file.
Egy korábbi hibához, figyelmeztetéshez vagy megjegyzéshez való visszatéréshez válassza a
Futtatás->Előző hiba/figyelmeztetés vagy nyomja meg a Shift-F5 billentyűkombinációt.
6. A hiba, figyelmeztetés vagy megjegyzés teljes leírásának megtekintéséhez a hibaüzenet súgójának megjelenítéséhez:
Nyissa meg a szöveges formátumú naplót file (kattints View Napló) és kattintson duplán a
az 5 karakteres hibakódot, vagy kattintson az üzenet szövegére, és nyomja meg az F1 billentyűt.
Nyissa meg a HTML-naplót file és kattintson az 5 karakteres hibakódra.
A Tcl ablakban kattints az Üzenetek fülre, majd az 5 karakteres
hibakód az ID oszlopban.
7. Keresztpróba a forráskód ablakból egy másikba views, nyissa meg a view és jelölje ki a kódrészletet. Részletekért lásd: Keresztpróba a szövegszerkesztő ablakból, a 246. oldalon.
8. Ha kijavította az összes hibát, válassza a File->Mentés vagy kattintson a Mentés ikonra a mentéshez file.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

Szerkesztőablak beállításainak megadása
Testreszabhatja a szövegszerkesztő ablakban használt betűtípusokat és színeket.
1. Válassza a Beállítások->Szerkesztő beállításai menüpontot, majd a Synopsys szerkesztő vagy a Külső szerkesztő lehetőséget. A külső szerkesztővel kapcsolatos további információkért lásd: Külső szövegszerkesztő használata, 41. oldal.
2. Ezután a típustól függően file megnyitásakor beállíthatja a szövegszerkesztővel használandó hátteret, szintaxisszínezést és betűtípus-beállításokat.

Megjegyzés: Ezt követően a szövegszerkesztési beállítások, amelyeket erre a célra beállított, érvénybe lépnek. file mindenkire vonatkozik majd fileennek file típus.

A Szövegszerkesztés ablakban megadhatók a projekt beállításai. files, forrás files (Verilog/VHDL), napló files, Tcl files, megszorítás files, vagy más alapértelmezett files a Szerkesztő beállításai párbeszédpanelen.
3. Beállíthat szintaxisszíneket néhány gyakori szintaxisbeállításhoz, például kulcsszavakhoz, karakterláncokhoz és megjegyzésekhez. Példáulample a naplóban fileA figyelmeztetések és hibák színkóddal jelölhetők a könnyű felismerés érdekében.
Kattintson a Szintaxisszínezés mezőben a megfelelő objektum Előtér vagy Háttér mezőjére a színpaletta megjelenítéséhez.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

Kiválaszthatja az alapszíneket, vagy meghatározhat egyéni színeket, és hozzáadhatja azokat az egyéni színpalettájához. A kívánt szín kiválasztásához kattintson az OK gombra.
4. A szövegszerkesztő betűtípusának és betűméretének beállításához használja a legördülő menüket.
5. Jelölje be a Tabulátorok megtartása jelölőnégyzetet a tabulátorbeállítások engedélyezéséhez, majd állítsa be a tabulátortávolságot a Tabulátorméret fel vagy le nyíllal.

6. tanulási cél. Kattintson az OK gombra a Szerkesztői beállítások űrlapon.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

Külső szövegszerkesztő használata
A beépített szövegszerkesztő helyett használhat külső szövegszerkesztőt, például a vi-t vagy az emacs-ot. A külső szövegszerkesztő engedélyezéséhez tegye a következőket. A beépített szövegszerkesztő használatával kapcsolatos információkért lásd: HDL-forrás szerkesztése. Filea beépített szövegszerkesztővel, a 35. oldalon.
1. Válassza a Beállítások->Szerkesztő beállításai menüpontot, és kapcsolja be a Külső szerkesztő opciót.
2. Válassza ki a külső szerkesztőt az operációs rendszerének megfelelő módszerrel.
Ha Windows platformon dolgozik, kattintson a … (Tallózás) gombra
és válassza ki a külső szövegszerkesztő futtatható fájlját.
UNIX vagy Linux platformról olyan szövegszerkesztőhöz, amely létrehozza saját szövegét
ablakban kattintson a … Tallózás gombra, és válassza ki a külső szövegszerkesztő futtatható fájlját.
UNIX platformról olyan szövegszerkesztőhöz, amely nem hoz létre saját szöveget
ablakban ne használd a … Tallózás gombot. Ehelyett írd be az xterm -e editor parancsot. A következő ábra a külső szerkesztőként megadott VI-t mutatja.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

HDL forrás beállítása Files

Linux platformról, egy olyan szövegszerkesztőhöz, amely nem hoz létre saját szöveget
ablakban ne használd a … Tallózás gombot. Ehelyett írd be a gnome-terminal -x editor parancsot. Az emacs használatához példáulampfájlban, írd be a gnome-terminal -x emacs parancsot.
A szoftvert az emacs és a vi szövegszerkesztőkkel tesztelték.
3. Kattintson az OK gombra.

Könyvtárbővítmények használata a Verilog könyvtárhoz Files
Könyvtárbővítmények adhatók hozzá a Verilog könyvtárhoz filea projekt tervében szereplő elemeket. Amikor megadja a Verilog könyvtárat tartalmazó könyvtárakhoz vezető keresési útvonalakat files, megadhatja ezeket az új könyvtári kiterjesztéseket, valamint a Verilog és SystemVerilog (.v és .sv) fájlokat is. file kiterjesztések.
Ehhez tegye a következőket:
1. Válassza ki a Verilog fület az Implementációs beállítások panelen.
2. Adja meg a Verilog könyvtár könyvtárkönyvtárainak helyét files hogy szerepeljen a projekt tervében.
3. Adja meg a könyvtárbővítményeket.
Bármilyen könyvtárkiterjesztés megadható, például .av, .bv, .cv, .xxx, .va, .vas (a könyvtárkiterjesztéseket szóközzel válassza el).
A következő ábra azt mutatja, hogy hová kell beírni a könyvtárbővítményeket a párbeszédpanelen.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

HDL forrás beállítása Files

3. fejezet: A bemenet előkészítése

A Tcl megfelelője ehhez az ex-hezampA le a következő parancs:
set_option -libext .av .bv .cv .dv .ev
Részletekért lásd a libext leírást a Parancsreferencia 57. oldalán.
4. A terv lefordítása után ellenőrizheti a naplóban file hogy a könyvtár fileezekkel a kiterjesztésekkel rendelkező s betöltődtek és beolvasásra kerültek. Példáulample:
@N: Verilog fordító futtatása SystemVerilog módban @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Betöltés file C:dirlib1sub1.av a megadott könyvtárkönyvtárból C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Betöltés file C:dirlib2sub2.bv a megadott könyvtárkönyvtárból C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Betöltés file

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Vegyes nyelvű forrás használata Files

C:dirlib3sub3.cv a megadott könyvtárkönyvtárból C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Betöltés file C:dirlib4sub4.dv a megadott könyvtárkönyvtárból C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Betöltés file C:dirlib5sub5.ev a megadott könyvtárból C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog szintaxis ellenőrzés sikeres!

Vegyes nyelvű forrás használata Files
A Synplify Pro szoftverrel VHDL és Verilog bemenetek keverékét használhatja. filea projektedben. Példáulampa VHDL és a Verilog jellemzői filelásd a Referencia kézikönyvet.
1. Ne feledd, hogy a Verilog nem támogatja a korlátozás nélküli VHDL portokat, és állítsd be a vegyes nyelvi tervezést files ennek megfelelően.
2. Ha Verilog és VHDL rendszerezni szeretnéd filekülönböző mappákban lévő fájlok esetén válassza a Beállítások->Projekt lehetőséget View Beállítások és váltás a View Projekt Files a Mappák opcióban.
Amikor hozzáadod a filea projekthez, a Veriloghoz és a VHDL-hez filea projektben külön mappákban találhatók. view.
3. Amikor megnyitsz egy projektet vagy létrehozol egy újat, add hozzá a Verilog és a VHDL fájlokat. files a következőképpen:
Válaszd ki a Projekt->Forrás hozzáadása menüpontot File parancsot, vagy kattintson a Hozzáadás gombra File gombra. Az űrlapon állítsa be a FileTípusú HDL-lé Files (*.vhd, *.vhdl, *.v). Válassza ki a Verilog és a VHDL fájlokat. fileamit szeretnél, és add hozzá őket a
projekt. Kattintson az OK gombra. A hozzáadás részleteiről fileegy projekthez, lásd: Projekt módosítása, 62. oldal.
LO

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Vegyes nyelvű forrás használata Files

3. fejezet: A bemenet előkészítése

A fileA hozzáadott elemek megjelennek a Projektben viewEz az ábra a következőt mutatja: filekülön mappákba vannak rendezve.
4. Az eszközbeállítások (Megvalósítási beállítások gomb) beállításakor adja meg a legfelső szintű modult. Az eszközbeállítások beállításával kapcsolatos további információkért lásd: Logikai szintézis megvalósítási beállításainak megadása, 75. oldal.
Ha a legfelső szintű modul a Verilog, kattintson a Verilog fülre, és írja be a
a legfelső szintű modul neve.
Ha a legfelső szintű modul VHDL, kattintson a VHDL fülre, és írja be a nevét.
a legfelső szintű entitásé. Ha a legfelső szintű modul nem található az alapértelmezett munkakönyvtárban, meg kell adnia azt a könyvtárat, ahol a fordító megtalálja a modult. További információkért erről lásd: VHDL Panel, 200. oldal.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Vegyes nyelvű forrás használata Files

Explicit módon meg kell adni a legfelső szintű modult, mivel ez a kiindulópont, amelyből a leképező egy egyesített hálózati listát generál.
5. Válassza ki a Megvalósítási eredmények fület ugyanazon az űrlapon, és válasszon ki egy kimeneti HDL formátumot a kimenethez. filea szoftver által generált. Az eszközbeállítások beállításával kapcsolatos további információkért lásd: Logikai szintézis megvalósítási beállításainak megadása, 75. oldal.
Verilog kimeneti hálózati lista esetén válassza a Verilog Netlist írása lehetőséget. VHDL kimeneti hálózati lista esetén válassza a VHDL Netlist írása lehetőséget. Állítsa be az egyéb eszközopciókat, majd kattintson az OK gombra.
Most már szintetizálhatja a tervét. A szoftver a forráskód vegyes formátumait olvassa be. files és egyetlen srs-t generál file amelyet szintézishez használnak.
6. Problémák esetén további információkért és tippekért lásd a Vegyes nyelvű tervek hibaelhárítása című részt a 47. oldalon.
LO

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Vegyes nyelvű forrás használata Files

3. fejezet: A bemenet előkészítése

Vegyes nyelvű tervek hibaelhárítása
Ez a szakasz tippeket ad a vegyes nyelvi tervek esetén felmerülő konkrét helyzetek kezeléséhez.

VHDL File Rendelés
Kizárólag VHDL-t használó tervek vagy olyan vegyes tervek esetén, ahol a legfelső szint nincs meghatározva, az FPGA szintéziseszközök automatikusan átrendezik a VHDL-t. files hogy a VHDL csomagok a megfelelő sorrendben forduljanak le.
Ha azonban vegyes nyelvű terve van, ahol a legfelső szintet adta meg, akkor meg kell adnia a VHDL-t. file megrendeli az eszközt. Ezt csak egyszer kell megtennie a Futtatás->VHDL elrendezése menüpont kiválasztásával. files parancsot. Ha ezt nem teszi meg, hibaüzenetet kap.

VHDL globális jelek
Jelenleg nem használhatsz globális VHDL jeleket vegyes nyelvű tervekben, mivel az eszköz ezeket a jeleket csak VHDL-alapú tervekben valósítja meg.

VHDL logikai generikusok átadása Verilog paramétereknek
Az eszköz egy fekete dobozt következtet ki egy Boole-algebrai generikus VHDL komponenshez, ha az a komponens Verilog tervben példányosodik. Ez azért van, mert a Verilog nem ismeri fel a Boole-algebrai adattípusokat, ezért a Boole-értéket helyesen kell ábrázolni. Ha a VHDL Boole-algebrai generikus értéke IGAZ, és a Verilog literált 1-gyel jelölik, akkor a Verilog fordító ezt fekete dobozként értelmezi.
A fekete doboz keletkezésének elkerülése érdekében a VHDL Boole-generikus Verilog-literáljának IGAZ értékre állítva 1'b1-nek kell lennie, nem pedig 1-nek. Hasonlóképpen, ha a VHDL Boole-generikus HAMIS, a megfelelő Verilog-literálnak 1'b0-nak kell lennie, nem pedig 0-nak. A következő példaampA fájl bemutatja, hogyan kell a Boole-alkeszültségfüggvényeket úgy reprezentálni, hogy azok helyesen áthaladjanak a VHDL-Verilog határon anélkül, hogy fekete dobozt kellene létrehozni.

VHDL entitásdeklaráció

Verilog példányosítás

Az abc entitás generikus (
Bitek_száma Osztó_bit );

: egész szám : logikai érték

:= 0; := Hamis;

abc #( .Bitek_Száma(16), .BitOsztás_Bit(1'b0)
)

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Vegyes nyelvű forrás használata Files

VHDL generikusok átadása fekete doboz nélkül
Abban az esetben, ha egy Verilog komponens paraméter (pl.ampHa a [0:0] RSR = 1'b0) nem egyezik meg a megfelelő VHDL komponens generikus méretével (RSR : integer := 0), az eszköz egy fekete dobozt következtet ki.
Ezt úgy oldhatod meg, hogy eltávolítod a [0:0] buszszélesség-jelölést a Verilogból. files. Megjegyzendő, hogy egész típusú VHDL generikust kell használnod, mivel a többi típus nem teszi lehetővé a Verilog komponens megfelelő kötését.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Az inkrementális fordító használata

3. fejezet: A bemenet előkészítése

Az inkrementális fordító használata
Az Incremental Compiler folyamattal jelentősen csökkenthető a fordító futási ideje nagy tervek esetén. A szoftver csak a releváns fileamikor egy tervmódosítás történik, és újra felhasználja a fordító adatbázisát. A fordító újragenerálja az SRS-t file csak az érintett modulra és a közvetlen szülőmodulra vonatkozóan.
A folyamat futtatásához hajtsa végre a következőket:
1. Verilog vagy VHDL hozzáadása files a tervezéshez.
2. Engedélyezze az Inkrementális fordítás opciót a Megvalósítási beállítások panel Verilog vagy VHDL lapján.
Egy SRS file létrejön minden egyes tervezési modulhoz a synwork könyvtárban.

3. Futtassa először a fordítót.
4. Ha tervmódosítás történt, futtassa újra a fordítót.
A fordító elemzi az adatbázist, és megállapítja, hogy az SRS fileHa a modulok naprakészek, akkor csak a megváltozott modulok és a közvetlen szülőmodulok generálódnak újra. Ez segíthet a terv futási idejének javításában.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Az inkrementális fordító használata

Korlátozások
Az inkrementális fordító nem támogatja:
· Konfiguráció fileVerilog vagy VHDL folyamatban szereplő elemek · Vegyes HDL folyamatok · Keresztmodul-hivatkozással (XMR) ellátott tervek

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

A strukturális Verilog folyamat használata

3. fejezet: A bemenet előkészítése

A strukturális Verilog folyamat használata
A szintézis eszköz elfogadja a strukturális Verilog-ot files bemenetként a tervezési projekthez. A strukturális Verilog fordító szintaxis-szemantikai ellenőrzéseket végez könnyű elemzőjével a futási idő javítása érdekében. Ez a fordító nem végez komplex hardveres extrakciókat vagy RTL optimalizálási műveleteket, ezért a szoftver a strukturális Verilog gyorsan fordítja. files. A szoftver képes olvasni ezeket a generált strukturális Verilog files, ha tartalmazzák:
· Technológiai primitívek példányosításai
· Egyszerű hozzárendelési utasítások
· Verilog 2001 és régebbi formátumokban meghatározott attribútumok
· Az attribútumok kivételével minden konstrukciót Verilog 95 formátumban kell megadni.
Strukturális Verilog bemenet használata files:
1. Meg kell adnia a strukturális Verilog-ot files, amit bele kell foglalni a tervbe. Ehhez add hozzá a file a projekthez az alábbi módszerek egyikével:
Projekt->Forrás hozzáadása File vagy a Hozzáadás File gomb a Projektben view Tcl parancs: add_file -struktúra fileNév
Ez a folyamat csak strukturális Verilogot tartalmazhat files vagy kevert HDL files (Verilog/VHDL/EDF/SRS) a strukturális Verilog hálózati listával együtt files. A Verilog/VHDL/EDF/SRS példányok azonban nem támogatottak egy strukturális Verilog modulon belül.
2. A strukturális Verilog filea fájlok hozzáadódnak a Projekt Structural Verilog mappájához viewHozzáadhat még fileebbe a könyvtárba, amikor a következőket teszi:
Válassza ki a strukturális Verilog-ot fileKattintson jobb gombbal, és válassza a File Beállítások. Válassza a Strukturális Verilog lehetőséget a File Típus legördülő menü.
3. Futtassa a szintézist.
A szintézis eszköz vm vagy edf hálózati listát generál file a megadott technológiától függően. Ez a folyamat hasonló az alapértelmezett szintézisfolyamathoz.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

A strukturális Verilog folyamat használata

Korlátozások
A strukturális Verilog folyamat korlátai nem támogatják a következőket:
· RTL példányok bármely máshoz file típusok · Hierarchikus projektmenedzsment (HPM) folyamatok · Komplex hozzárendelések · Fordítóprogram-specifikus módok és kapcsolók

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Korlátozással való munka Files

3. fejezet: A bemenet előkészítése

Korlátozással való munka Files
Kényszer files szöveg file, amelyeket a SCOPE interfész automatikusan generál (lásd a SCOPE-korlátozások megadása című részt a 119. oldalon), vagy amelyeket manuálisan hozhat létre egy szövegszerkesztővel. Ezek Tcl-parancsokat vagy attribútumokat tartalmaznak, amelyek korlátozzák a szintézis futtatását. Alternatív megoldásként beállíthat korlátozásokat a forráskódban, de ez nem az ajánlott módszer.
Ez a szakasz információkat tartalmaz a következőkről:
· Mikor használjunk korlátozást Fileforráskód felett, az 53. oldalon
· Szövegszerkesztő használata korlátozáshoz Files (Örökség), az 54. oldalon
· Tcl szintaxis irányelvek a korlátozásokhoz Files, 55. oldalon
· Ellenőrzési kényszer Files, 56. oldalon
· A jelentéssel kapcsolatos részletekért lásd a Korlátozás-ellenőrzési jelentést a következő címen:
a Referencia kézikönyv 270. oldalán, az 56. oldalon

Mikor használjunk korlátozást Files a forráskód felett
Korlátozásokat adhatsz hozzá a korlátozásokban files (a SCOPE interfész által generált vagy szövegszerkesztőbe beírt) vagy a forráskódban. Általánosságban jobb a korlátozásokat használni files, mivel nem kell újrafordítani a korlátozások érvénybe lépéséhez. Ezáltal a forráskód hordozhatóbb is. További információkért lásd a SCOPE szerkesztő használata című részt a 112. oldalon.
Ha azonban fekete doboz időzítési korlátozásokkal rendelkezik, mint például a syn_tco, syn_tpd és syn_tsu, akkor azokat direktívaként kell megadnia a forráskódban. Az attribútumokkal ellentétben a direktívák csak a forráskódhoz adhatók hozzá, a korlátozásokhoz nem. files. További információkért a direktívák forráskódhoz való hozzáadásáról lásd az Attribútumok és direktívák megadása című részt a 90. oldalon.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Korlátozással való munka Files

Szövegszerkesztő használata korlátozáshoz Files (Örökség)
Az SDC-kényszerhez használhatja a Legacy SCOPE szerkesztőt. filea G-2012.09-es verzió előtt készültek. Azonban ajánlott az SDC-t lefordítani files az FDC-hez files a SCOPE szerkesztő legújabb verziójának engedélyezéséhez és az eszközben található továbbfejlesztett időzítési korlátozás-kezelés használatához.
Ha a korábbi SCOPE szerkesztőt választja, ez a szakasz bemutatja, hogyan hozhat létre manuálisan Tcl-kényszerítést. fileA szoftver automatikusan létrehozza ezt. file ha a korábbi SCOPE szerkesztőt használod a korlátozások megadásához. A Tcl korlátozás file csak általános időzítési megszorításokat tartalmaz. A fekete dobozos megszorításokat a forráskódban kell megadni. További információkért lásd: Mikor használjunk megszorítást Filea forráskód felett, az 53. oldalon.
1. Nyissa meg a file szerkesztésre.
Győződjön meg róla, hogy bezárta a SCOPE ablakot, különben előfordulhat, hogy
felülírja a korábbi korlátozásokat.
Új létrehozásához file, válassza ki File->Új, és válaszd ki a Korlátozást File
(HATÓKÖR) opciót. Írjon be egy nevet a file és kattintson az OK gombra.
Egy meglévő szerkesztéséhez file, válassza ki File->Nyisd meg, állítsd be a FileTípus szűrés
Kényszer Files (sdc) és nyissa meg a file akarod.
2. Kövesd a Tcl szintaxis irányelveinek szintaxisát a korlátozásokhoz című dokumentumban. Files, a 55. oldalon.
3. Adja meg a szükséges időzítési megszorításokat. A szintaxist lásd a Referencia kézikönyvben. Ha fekete dobozos időzítési megszorításai vannak, azokat a forráskódban kell megadnia.
4. A korlátozásban szállítóspecifikus attribútumokat is hozzáadhat. file a define_attribute használatával. Lásd: Attribútumok megadása a korlátozásokban File, a 97. oldalon további információkért.
5. Mentse el a file.
6. Adja hozzá a file a projekthez a Projekt módosítása című részben leírtak szerint, a 62. oldalon, és futtassa a szintézist.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Korlátozással való munka Files

3. fejezet: A bemenet előkészítése

Tcl szintaxis irányelvek a korlátozásokhoz Files
Ez a szakasz általános irányelveket tartalmaz a Tcl korlátozásként való használatához. files:
· A Tcl megkülönbözteti a kis- és nagybetűket.
· Objektumok elnevezése: Az objektum nevének meg kell egyeznie a HDL kódban szereplő névvel. A példányok és portok nevét a c betűn belül kell megadni.urly zárójelek { }. Ne használjon szóközöket a nevekben. Használja a pontot (.) a hierarchikus nevek elválasztására. Verilog modulokban használja a következő szintaxist például: port, és
hálózati nevek:
v:cell [előtag:]objektumNév
Ahol a „cell” a tervezési entitás neve, a „prefix” egy előtag az azonos nevű objektumok azonosítására, az „objectName” pedig egy példány elérési útja ponttal (.) elválasztva. Az előtag a következők bármelyike lehet:

Előtag (kisbetűs) i: p: b: n:

Objektumpéldány-nevek Portnevek (teljes port) Port bitszelete Hálózati nevek

VHDL modulokban a következő szintaxist kell használni, például a port és a net értékekhez.
nevek VHDL modulokban:
v:cella [.view] [előtag:]objektumNév
Ahol v: egyként azonosítja view object, a lib a könyvtár neve, a cell a tervezési entitás neve, view az architektúra neve, a prefix egy előtag az azonos nevű objektumok azonosítására, az objectName pedig egy példány elérési útja ponttal (.) elválasztva. View csak akkor szükséges, ha a tervhez egynél több architektúra tartozik. Az objektumok előtagjait lásd a fenti táblázatban.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

3. fejezet: A bemenet előkészítése

Korlátozással való munka Files

· A névhez illeszkedő helyettesítő karakterek * (a csillag tetszőleges számú karakterrel egyezik)
karakterek) és ? (a kérdőjel egyetlen karakternek felel meg). Ezek a karakterek nem egyeznek meg a hierarchia elválasztóként használt pontokkal. Példáulample-ben a következő karakterlánc azonosítja a statemod modulban található statereg példány összes bitjét:
i:állapotmód.állapotreg[*]

Ellenőrzési kényszer Files
Ellenőrizheti a korlátozás szintaxisát és egyéb releváns információkat filea Korlátozás-ellenőrzés parancs használatával. Korlátozási jelentés létrehozásához tegye a következőket:
1. Hozz létre egy kényszert file és add hozzá a projektedhez.
2. Válassza a Futtatás->Korlátozás-ellenőrzés menüpontot.
Ez a parancs egy jelentést generál, amely ellenőrzi az FPGA szintéziskorlátozás időzítési korlátainak szintaxisát és alkalmazhatóságát. files a projektedhez. A jelentés a projectName_cck.rpt fájlba kerül. file és a következő információkat sorolja fel:
Nem alkalmazott megszorítások. Érvényes és a tervre alkalmazható megszorítások. A megszorításokra vonatkozó helyettesítő karakteres kiterjesztés. Nem létező objektumokra vonatkozó megszorítások.
A jelentéssel kapcsolatos részletekért lásd a Referencia kézikönyv 270. oldalán található Korlátozás-ellenőrzési jelentés című részt.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. FEJEZET
Logikai szintézis projekt beállítása
Amikor a Synopsys FPGA szintézis eszközeivel szintetizál egy tervet, létre kell hoznia egy projektet a tervéhez. Az alábbiakban a logikai szintézishez szükséges projektek beállításának eljárásait ismertetjük:
· Projekt beállítása Files, az 58. oldalon · Projektmenedzsment File Hierarchia, a 66. oldalon · Implementációk beállítása, a 72. oldalon · Logikai szintézis implementációs opcióinak megadása, a 75. oldalon · Attribútumok és direktívák megadása, a 90. oldalon · Keresés Files, a 98. oldalon · Archiválás Fileés projektek, a 101. oldalon

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projekt beállítása Files

Projekt beállítása Files
Ez a szakasz a projektek beállításának és kezelésének alapjait ismerteti. file a tervhez, beleértve a következő információkat:
· Projekt létrehozása File, az 58. oldalon · Meglévő projekt megnyitása File, a 61. oldalon · Projekt módosítása, a 62. oldalon · Projekt beállítása View Megjelenítési beállítások, a 63. oldalon · Verilog Include Paths frissítése régebbi projektekben Files, 65. oldalon
Egy adott ex esetébenample a projekt beállításáról file, tekintse meg a használt eszközhöz tartozó oktatóanyagot.

Projekt létrehozása File
Be kell állítania egy projektet file minden projekthez. Egy projekt tartalmazza az adott tervhez szükséges adatokat: a forráslistát files, a szintézis eredményei file, és az eszköz beállításait. A következő eljárás bemutatja, hogyan állíthat be egy projektet file egyedi parancsok használatával.
1. Kezdje az alábbiak egyikének kiválasztásával: File-> Projekt építése, File->Projekt megnyitása, vagy a P ikonra. Kattintson az Új projekt gombra.
A Projekt ablak egy új projektet jelenít meg. Kattintson a Hozzáadás gombra. File gombra, nyomja meg az F4 billentyűt, vagy válassza a Projekt->Forrás hozzáadása menüpontot File parancs. A Hozzáadás FileMegnyílik az „s a projektbe” párbeszédpanel.
2. Adja hozzá a forrást files a projekthez.
Győződjön meg arról, hogy az űrlap tetején található Keresés helye mező jobbra mutat.
könyvtár. A filea mezőben felsorolva vannak. Ha nem látja a files, ellenőrizze, hogy a FileA Típus mező a helyes megjelenítésre van beállítva. file típus. Ha vegyes bemeneti files, kövesse a Vegyes nyelvű forrás használata című részben leírt eljárást. Files, a 44. oldalon.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projekt beállítása Files

4. fejezet: Logikai szintézis projekt beállítása

Az összes hozzáadásához fileHa egyszerre szeretne elemeket a könyvtárban, kattintson az Összes hozzáadása gombra a
az űrlap jobb oldalán. Hozzáadáshoz fileegyenként, kattintson a file a listában, majd kattintson a Hozzáadás gombra, vagy kattintson duplán a file név.
Hozzáadhatod az összeset files a könyvtárban, majd távolítsa el a nem szükségeseket az Eltávolítás gombbal.
Ha VHDL-t adsz hozzá files, válassza ki a megfelelő könyvtárat a VHDL könyvtár felugró menüből. A kiválasztott könyvtár minden VHDL-re érvényes lesz. fileamikor az OK gombra kattint a párbeszédpanelen.
A projekt ablaka egy új projektet jelenít meg fileHa a projekt melletti pluszjelre kattint és kibontja, a következőket látja:
Egy mappa (két mappa vegyes nyelvű tervek esetén) a forráskóddal files.
Ha a te fileHa az elemek nincsenek a projektkönyvtárban található mappában, akkor ezt a Beállítások->Projekt menüpontban adhatja meg. View Opciók és a View projekt filemappákban mezőben. Ez elválasztja az egyik fajta file egy másiktól a Projektben view úgy, hogy külön mappákba helyezed őket.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projekt beállítása Files

A megvalósítás, amelynek alapértelmezés szerint a neve rev_1. A megvalósítások a következők:
a terv módosításait a szintézis szoftver kontextusában, és nem helyettesítik a külső forráskód-vezérlő szoftvert és folyamatokat. A többszörös implementációk lehetővé teszik az eszköz- és szintézisopciók módosítását a tervezési lehetőségek feltárása érdekében. A Synplify Pro programban több implementációd is lehet. Minden implementációnak megvannak a saját szintézis- és eszközopciói, valamint a saját projekttel kapcsolatos beállításai. files.

3. Adja hozzá a szükséges könyvtárakat az előző lépésben leírt Verilog vagy VHDL könyvtár hozzáadásához használt módszerrel. file.
Gyártóspecifikus könyvtárak esetén adja hozzá a megfelelő könyvtárat file a
projekt. Vegye figyelembe, hogy egyes családok esetében a könyvtárak automatikusan betöltődnek, és nem kell azokat külön hozzáadni a projekthez. file.
Harmadik féltől származó VHDL csomagkönyvtár hozzáadásához adja hozzá a megfelelő .vhd fájlt. file a tervhez, a 2. lépésben leírtak szerint. Kattintson jobb gombbal a file a projektben view és válassza ki File Beállítások, vagy válassza a Projekt-> VHDL könyvtár beállítása menüpontot. Adjon meg egy olyan könyvtárnevet, amely kompatibilis a szimulátorokkal. Példáulample, MYLIB. Győződjön meg arról, hogy ez a csomagkönyvtár a legfelső szintű terv előtt van a listában. filea projektben view.
A Verilog és a VHDL beállításával kapcsolatos információkért file opciókat lásd a Verilog és VHDL opciók beállítása című részben, a 84. oldalon. Ezeket a beállításokat is beállíthatja file opciók később, a szintézis futtatása előtt.
A gyártói makrókönyvtárak és a black bLoOxes használatával kapcsolatos további, gyártónként eltérő információkért lásd: Optimalizálás Microsemi Designs-hoz, 487. oldal.
Általános technológiai komponensek esetén hozzáadhatja a
technológiafüggetlen Verilog könyvtár, amelyet a szoftverrel együtt szállítunk

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projekt beállítása Files

4. fejezet: Logikai szintézis projekt beállítása

(install_dir/lib/generic_technology/gtech.v) fájlt a tervhez, vagy adj hozzá saját általános komponenskönyvtárat. Ne használd mindkettőt együtt, mert ütközések adódhatnak.
4. Ellenőrizze file megrendelés a projektben view. File A sorrend különösen fontos a VHDL esetében files.
VHDL-hez files, automatikusan megrendelheti a files készítette
a Futtatás->VHDL elrendezése menüpont kiválasztásával Files. Vagy manuálisan mozgassa a filea projektben viewCsomag fileAz s-nek kell az első helyen állnia a listán, mivel használat előtt lefordításra kerülnek. Ha a tervezési blokkok több elemre oszlanak el, files, győződjön meg róla, hogy rendelkezik a következőkkel file sorrend: a file az entitást tartalmazó résznek kell először lennie, majd az architektúrának. file, és végül a file a konfigurációval.
A projektben view, ellenőrizd, hogy az utolsó file a projektben view az
legfelső szintű forrás fileAlternatív megoldásként megadhatja a legfelső szintű file amikor beállítja az eszközbeállításokat.
5. Válassza ki File->Mentés, írjon be egy nevet a projektnek, majd kattintson a Mentés gombra. A Projekt ablak tükrözi a módosításokat.
6. Projekt lezárása file, válassza a Projekt bezárása gombot, vagy File-> Projekt bezárása.

Meglévő projekt megnyitása File
Kétféleképpen lehet megnyitni egy projektet file: a Nyílt Projekt és az általános File ->Megnyitás parancs.
1. Ha a megnyitni kívánt projekten nemrég dolgozott, közvetlenül kiválaszthatja: File->Legutóbbi projektek-> projektNév.
2. Bármely projekt megnyitásához használja az alábbi módszerek egyikét file:

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projekt beállítása Files

Projekt megnyitása parancs

File->Parancs megnyitása

Válassza ki File->Projekt megnyitása, kattintson a Projekt ablak bal oldalán található Projekt megnyitása gombra, vagy kattintson a P ikonra.
Egy nemrégiben megnyitott projekt megnyitásához kattintson duplán rá a legutóbbi projektek listájában.
Ellenkező esetben kattintson a Meglévő projekt gombra a Megnyitás párbeszédpanel megnyitásához, és jelölje ki a projektet.

Válassza ki File-> Nyissa meg.
Adja meg a helyes könyvtárat a Keresés helye: mezőben.
Készlet File a projekthez tartozó típusból Files (*.prj). A mező felsorolja a projektet files.
Kattintson duplán a megnyitni kívánt projektre.

A projekt megnyílik a Projekt ablakban.

Projekt módosítása
Általában hozzáad, töröl vagy cserél files.
1. Forrás vagy korlátozás hozzáadása fileegy projekthez, válassza a Hozzáadás lehetőséget Files gomb vagy Projekt->Forrás hozzáadása File a Kiválasztás megnyitásához FileHozzáadás a projekthez párbeszédpanel. Lásd: Projekt létrehozása File, a részletekért lásd az 58. oldalt.
2. Törölni a file egy projektből kattintson a file a Projekt ablakban, és nyomja meg a Delete billentyűt.
3. Egy cseréjéhez file egy projektben,
Válassza ki a file amit a Projekt ablakban módosítani szeretne.
Kattintson a Módosítás gombra File gombra, vagy válassza a Projekt->Módosítás lehetőséget File.
A Forrásban File megnyíló párbeszédpanelen állítsa a Keresés helye értéket a könyvtárra
ahol az új file található. Az új file ugyanolyan típusúnak kell lennie, mint a file le akarod cserélni.
Ha nem látod a file listában, válassza ki a típust file szükséged van tőle
a FileTípus mező.
Kattintson duplán a file. Az új file lecseréli a régit a projektben
lista. LO
4. A projekt módjának meghatározása filementésre kerülnek a projektbe, kattintson jobb gombbal egy file a projektben view és válassza ki File Beállítások. Állítsa be a Mentés lehetőséget. File lehetőség a Projekthez viszonyított vagy az Abszolút elérési út között.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projekt beállítása Files

4. fejezet: Logikai szintézis projekt beállítása

5. Az idő ellenőrzéséhezamp a file, kattintson jobb gombbal egy file a projektben view és válassza ki File Beállítások. Ellenőrizze az időt, amikor a file utolsó módosítás. Kattintson az OK gombra.

Projekt beállítása View Megjelenítési beállítások
Testreszabhatja a projektek felépítését és megjelenítését files. 1. Válassza a Beállítások->Projekt menüpontot. View Opciók. A projekt View Megnyílik a Beállítások űrlap.

2. Különböző típusú bemenetek rendszerezése filekülön mappákban, ellenőrizze View Projekt Files a Mappákban.
Ennek az opciónak a bejelölésével külön mappák jönnek létre a projektben. view korlátozáshoz fileés forrás files.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projekt beállítása Files

3. Irányítás file kijelző a következőkkel:
Automatikusan megjeleníti az összeset files, a Projektkönyvtár megjelenítése jelölőnégyzet bejelölésével. Ha
ez nincs ellenőrizve, a Projekt view nem jelenik meg fileamíg a pluszjelre nem kattintasz, és ki nem bontod a files egy mappában.
Jelölj be egy négyzetet a Projektben File Név megjelenítése a
űrlap annak meghatározására, hogy hogyan filenevek jelennek meg. Megjelenítheti csak a filenév, relatív elérési út vagy abszolút elérési út.
4. Ahhoz view projekt fileegyéni mappákban, ellenőrizze View Projekt FileEgyéni mappákban. További információkért lásd: Egyéni mappák létrehozása, 66. oldal. A típusmappák csak akkor jelennek meg, ha több típus is van egy egyéni mappában.

Egyéni mappák
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projekt beállítása Files

4. fejezet: Logikai szintézis projekt beállítása

5. Több implementáció megnyitása ugyanabban a projektben view, jelölje be a Több projekt megnyitásának engedélyezése jelölőnégyzetet.
Projekt 1

Projekt 2

6. Szabályozza a kimenetet file kijelző a következőkkel:
Jelölje be az Összes megjelenítése lehetőséget Fileaz Eredmények könyvtárában mezőben az összes kimenet megjelenítéséhez
fileszintézis után keletkeznek.
Kimenet módosítása file a fejlécsávok egyikére kattintva
a megvalósítás eredményeiben viewCsoportosíthatja a filetípus szerint, vagy rendezze őket az utolsó módosítás dátuma szerint.
7. Ahhoz view file információkért válassza ki a file a projektben view, kattintson jobb gombbal, és válassza a File Opciók. PéldáulampÍgy ellenőrizheted a dátumot file módosították.
Verilog Include Paths frissítése régebbi projektekben Files
Ha van projektje file a szoftver egy régebbi verziójával (8.1 előtt) létrehozott Verilog útvonalakat tartalmaz ebben file relatívak az eredménykönyvtárhoz vagy a forráshoz képest file az `include` utasításokkal. A 8.1 utáni kiadásokban a projekt file Az útvonalak belefoglalása a projekthez képest relatív file csak. Az újabb kiadásokban a grafikus felhasználói felület nem frissíti automatikusan a régebbi prj-t. filehogy megfeleljenek az újabb szabályoknak. A régi projekt frissítése és használata file, tegye a következők egyikét:
· A prj manuális szerkesztése file egy szövegszerkesztőben, és add hozzá a következőket
sor minden set_option -include_path előtt:
set_option -project_relative_includeds 1
· Indítson új projektet a szoftver egy újabb verziójával, és törölje a
régi projekt. Ezáltal az új PRJ file tartsuk be az új szabályt, ahol az include-ok relatívak a prj-hez képest file.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projektirányítás File Hierarchia

Projektirányítás File Hierarchia
A következő szakaszok leírják, hogyan hozhat létre és kezelhet testreszabott mappákat és filea projektben view:
· Egyéni mappák létrehozása · Egyéni projektmappák kezelése · Egyéni mappák kezelése Files

Egyéni mappák létrehozása
Logikai mappákat hozhat létre és testreszabhat filea projekten belüli különböző hierarchikus csoportokban viewEzek a mappák bármilyen névvel vagy hierarchiaszinttel megadhatók. PéldáulampTehát tetszőlegesen illesztheti az operációs rendszerét file struktúra vagy HDL logikai hierarchia. Az egyéni mappákat kék színük különbözteti meg.

Többféleképpen is létrehozhat egyéni mappákat, majd hozzáadhat fileegy projektben hozzájuk. Használja az alábbi módszerek egyikét:

1. Kattintson jobb gombbal egy projektre file vagy egy másik egyéni mappát, és válassza a Mappa hozzáadása lehetőséget a felugró menüből. Ezután hajtsa végre a következők bármelyikét file műveletek:

Jobb klikk a kijelzőkön, így

azon

fyioleuoLcrOafnileesitahnedr

kiválasztás kiválasztás

Elhelyezés mappába. Egy almenü egy meglévő mappához, vagy egy új mappa létrehozása

új mappa.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projektirányítás File Hierarchia

4. fejezet: Logikai szintézis projekt beállítása

Vegye figyelembe, hogy tetszőlegesen elnevezheti a mappát, azonban ne használja a (/) karaktert, mert ez egy hierarchiaelválasztó szimbólum.
Mappa átnevezéséhez kattintson a jobb gombbal a mappára, és válassza az Átnevezés innen lehetőséget.
a felugró menüben. Megjelenik a Mappa átnevezése párbeszédpanel; adjon meg egy új nevet.
2. Használja a Hozzáadás gombot Files a Projekthez párbeszédpanelen a mappahierarchia teljes tartalmának hozzáadásához, és opcionálisan a fileegyéni mappákba, amelyek megfelelnek a párbeszédpanelen felsorolt operációs rendszer mappahierarchiáinak.

Ehhez válassza a Hozzáadás lehetőséget File gomb a Projektben view.
Válassza ki a párbeszédpanelen a kért mappákat, például a dsp mappát, majd
kattintson a Hozzáadás gombra. Ez az összes elemet elhelyezi files a dsp hierarchiából az imént létrehozott egyéni mappába.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projektirányítás File Hierarchia

Az automatikus elhelyezéshez fileegyéni mappákba, amelyek megfelelnek a következőnek:
az operációs rendszer mappahierarchiájában jelölje be a Hozzáadás nevű opciót Files az Egyéni mappák lehetőségre a párbeszédpanelen.
Alapértelmezés szerint az egyéni mappa neve megegyezik a mappa nevével
tartalmazó files vagy mappa, amelyet hozzá szeretne adni a projekthez. A mappák elnevezését azonban módosíthatja a Mappák beállításai gombra kattintva. A következő párbeszédpanel jelenik meg.

Használata:
Csak a mappa, amely tartalmazza filea mappa nevéhez kattintson az Operációs rendszer használata gombra
Mappa neve.
A kiválasztott mappa elérési útja a szint meghatározásához
az egyéni mappa elérési útjára vonatkozó hierarchia tükröződik.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projektirányítás File Hierarchia

4. fejezet: Logikai szintézis projekt beállítása

3. Húzással és elengedéssel is elvégezhető filefájlok és mappák átmásolása egy OS Explorer alkalmazásból a Projektbe viewEz a funkció KDE-t futtató Windows és Linux asztali számítógépeken érhető el.
Amikor áthúz egy file, akkor azonnal hozzáadódik a projekthez.
Ha nincs megnyitott projekt, a szoftver létrehoz egyet.
Amikor áthúz egy file egy mappa felett, akkor abba a helyre kerül
mappa. Kezdetben a Hozzáadás FileMegjelenik a „Projektálás” párbeszédpanel, amely a „Projektálás” megerősítését kéri. files hozzáadandó a projekthez. Az OK gombra kattintva elfogadhatja a files. Ha módosításokat szeretne végezni, kattintson az Összes eltávolítása gombra, és adjon meg egy új szűrőt vagy beállítást.

Megjegyzés: Egyéni mappák megjelenítése a Projektben view, válaszd a Beállítások->Projekt menüpontot View Beállítások menüben, majd engedélyezze/tiltsa le a jelölőnégyzetet a View Projekt Files az Egyéni mappák részben a párbeszédpanelen.

Egyéni projektmappák kezelése
A következő eljárás leírja, hogyan távolíthatja el a filemappákból, mappák törlése és a mappahierarchia módosítása.
1. Eltávolításhoz a file egy egyéni mappából, akár:
Húzd át egy másik mappába vagy a projektre. Jelöld ki a file, kattintson jobb gombbal, és válassza az Eltávolítás a mappából lehetőséget a listából
felugró menü.
Ne használd a Delete (DEL) billentyűt, mert az eltávolítja a file a projektből.
2. Egyéni mappa törléséhez jelölje ki azt, majd kattintson rá jobb gombbal, és válassza a Törlés lehetőséget a felugró menüből, vagy nyomja meg a DEL billentyűt. Mappa törlésekor válasszon az alábbi lehetőségek közül:
A mappa törléséhez kattintson az Igen gombra, és a filea mappában találhatóak innen:
a projektet.
A mappa törléséhez kattintson a Nem gombra.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Projektirányítás File Hierarchia

3. Az egyéni mappa hierarchiájának módosításához:
Húzd át a mappát egy másik mappán belül, hogy almappává váljon.
mappára vagy a projekt fölé, hogy a legfelső szintre helyezze át.
Egyéni mappa legfelső szintű hierarchiájának eltávolításához húzással
a projekt hierarchiájának kívánt alszintjét. Ezután törölje a mappa üres gyökérkönyvtárát.
Plample, ha a meglévő egyéni mappakönyvtár:
/Voltamples/Verilog/RTL
Tegyük fel, hogy csak egyszintű RTL hierarchiát szeretne, majd húzza át az RTL-t a projekt fölé. Ezután törölheti a /Ex kapcsolót.amples/Verilog könyvtár.

Egyéni manipuláció Files
Ezenkívül a következő típusú egyéni műveleteket is elvégezheti file műveletek:
1. A megjelenítés elnyomása filea Típus mappákban kattintson a jobb gombbal a Projekt elemre view és válassza a Projekt lehetőséget View Beállítások vagy válassza a Beállítások->Projekt lehetőséget View Beállítások. A beállítás letiltása View Projekt Files a párbeszédpanelen a Mappák beírása mezőben.
2. Megjelenítéshez filebetűrendben, a projektek sorrendje helyett, jelölje be a Rendezés jelölőnégyzetet Files gomb a Projektben view vezérlőpult. Kattintson a panel bal alsó sarkában található lefelé mutató nyílra a vezérlőpult be- és kikapcsolásához.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Projektirányítás File Hierarchia

4. fejezet: Logikai szintézis projekt beállítása

Vezérlőpult váltása
3. A sorrend megváltoztatásához filea projektben:
Ügyeljen arra, hogy letiltsa az egyéni mappákat és a rendezést files. Húzd át a file a kívánt pozícióba a listában files.
4. A módosításhoz a file típust, húzza át az új típusmappába. A szoftver kérni fogja az ellenőrzést.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Implementációk beállítása

Implementációk beállítása
Egy implementáció egy projekt egy verziója, amely egy adott korlátozások és egyéb beállítások halmazával van implementálva. Egy projekt több implementációt is tartalmazhat, mindegyik saját beállításokkal.

Több implementációval való munka
A Synplify Pro eszközzel ugyanazon terv több implementációját is létrehozhatod, majd összehasonlíthatod az eredményeket. Ez lehetővé teszi, hogy ugyanazon terv különböző beállításaival kísérletezhess. Az implementációk a terv revíziói a szintézis szoftver kontextusában, és nem helyettesítik a külső forráskód-vezérlő szoftvereket és folyamatokat.
1. Kattintson a Megvalósítás hozzáadása gombra, vagy válassza a Projekt->Új megvalósítás lehetőséget, és adjon meg új eszközbeállításokat (Eszköz fül), új beállításokat (Beállítások fül) vagy egy új korlátozást. file (Korlátozások fül).
A szoftver egy újabb implementációt hoz létre a projektben viewAz új implementáció neve megegyezik az előzőével, de más utótagszámmal. A következő ábra két implementációt, a rev1-et és a rev2-t mutatja, kiemelve az aktuális (aktív) implementációt.

Az új implementáció ugyanazt a forráskódot használja filede eltérő eszközbeállításokkal és korlátozásokkal. Néhányat átmásol fileaz előző implementációból származó s: a tlg napló file, az srs RTL hálózati listája file, és a design_fsm.sdc fájl file az FSM Explorer által generált. A szoftver megismételhető előzményeket tárol a szintézis futtatásairól.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Implementációk beállítása

4. fejezet: Logikai szintézis projekt beállítása

2. Futtassa újra a szintézist az új beállításokkal.
Ha csak a jelenlegi implementációt szeretné futtatni, kattintson a Futtatás gombra.
Egy projekt összes implementációjának futtatásához válassza a Futtatás->Összes futtatása menüpontot.
Megvalósítások.
Több implementációt is használhatsz egy másik alkatrész kipróbálásához vagy egy másik frekvenciával való kísérletezéshez. A beállítási lehetőségekkel kapcsolatos információkért lásd a Logikai szintézis implementációs beállításainak beállítása című részt a 75. oldalon.
A Projekt view az összes implementációt mutatja, kiemelve az aktív implementációt és a hozzá tartozó kimenetet fileAz aktív megvalósításhoz generált, a Megvalósítási eredményekben megjelenített elemek view a jobb oldalon; az aktív implementáció megváltoztatása megváltoztatja a kimenetet file megjelenítés. A Figyelő ablak figyeli az aktív implementációt. Ha úgy konfigurálja ezt az ablakot, hogy az összes implementációt figyelje, az új implementáció automatikusan frissül az ablakban.
3. Hasonlítsa össze az eredményeket.
A Figyelő ablak segítségével hasonlítsa össze a kiválasztott kritériumokat. Győződjön meg róla, hogy be van állítva
az összehasonlítani kívánt implementációkat a Configure Watch paranccsal. Részletekért lásd: A Watch Window használata, 190. oldal.

A részletek összehasonlításához hasonlítsa össze a naplót file eredményeket.
4. Implementáció átnevezéséhez kattintson a jobb egérgombbal a projektben a megvalósítás nevére. view, válassza a Megvalósítás nevének módosítása lehetőséget a felugró menüből, és írjon be egy új nevet.
Vegye figyelembe, hogy a jelenlegi felhasználói felület felülírja az implementációt; a 9.0 előtti kiadások megőrzik az átnevezendő implementációt.
5. Egy implementáció másolásához kattintson a jobb egérgombbal a projektben a implementáció nevére. view, válassza a Megvalósítás másolása lehetőséget a felugró menüből, és írjon be egy új nevet a másolatnak.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Implementációk beállítása

6. Egy implementáció törléséhez kattintson a jobb egérgombbal a projektben a implementáció nevére. view, és válassza a Megvalósítás eltávolítása lehetőséget a felugró menüből.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása
Logikai szintézis megvalósítási lehetőségeinek beállítása
Globális beállításokat adhat meg a szintézis implementációihoz, amelyek közül néhány technológia-specifikus. Ez a szakasz leírja, hogyan állíthatja be a globális beállításokat, például az eszközt, az optimalizálást és a file opciókat a Megvalósítási beállítások paranccsal. A megvalósításra vonatkozó korlátozások beállításával kapcsolatos információkért lásd: SCOPE korlátozások megadása, 119. oldal. A globális beállítások egyedi attribútumokkal vagy direktívákkal való felülbírálásával kapcsolatos információkért lásd: Attribútumok és direktívák megadása, 90. oldal.
Ez a szakasz a következő témákat tárgyalja:
· Eszközbeállítások megadása, a 75. oldalon · Optimalizálási beállítások megadása, a 78. oldalon · Globális gyakoriság és korlátozás megadása Files, a 80. oldalon · Eredménybeállítások megadása, a 82. oldalon · Időzítési jelentés kimenetének megadása, a 84. oldalon · Verilog és VHDL beállítások megadása, a 84. oldalon
Eszközbeállítások megadása
Az eszközbeállítások a szintézis futtatásához beállítható globális beállítások részét képezik. Ezek magukban foglalják az alkatrész kiválasztását (technológia, alkatrész és sebességfokozat) és a megvalósítási beállításokat (I/O beszúrás és kivezetések). Az opciók és ezek megvalósítása technológiánként eltérő lehet, ezért a szállítói beállításokkal kapcsolatos információkért tekintse meg a Referencia kézikönyv szállítói fejezeteit.
1. Nyissa meg a Megvalósítási beállítások űrlapot a Megvalósítási beállítások gombra kattintva vagy a Projekt->Megvalósítási beállítások menüpont kiválasztásával, majd kattintson a tetején található Eszköz fülre, ha az még nincs kiválasztva.
2. Válassza ki a technológiát, az alkatrészt, a csomagot és a sebességet. Az elérhető opciók a választott technológiától függően változnak.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
3. Állítsa be az eszközhozzárendelési beállításokat. A beállítások a választott technológiától függően változnak.
Ha nem biztos benne, hogy egy opció mit jelent, kattintson rá a megtekintéshez
egy leírást az alábbi mezőben. A lehetőségek teljes leírásáért kattintson az F1 gombra, vagy tekintse meg a megfelelő gyártóról szóló fejezetet a Referencia kézikönyvben.
Egy opció beállításához írja be az értéket, vagy jelölje be a négyzetet az engedélyezéséhez.
A kivezetési korlátok beállításával és az újraidőzítéssel kapcsolatos további információkért lásd a Kivezetési korlátok beállítása című részt a 348. oldalon, illetve az Újraidőzítés című részt a 334. oldalon. Az egyéb gyártóspecifikus opciókkal kapcsolatos részletekért lásd a megfelelő gyártóról szóló fejezetet és technológiacsaládot a Referencia kézikönyvben.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása

4. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd a Logikai szintézis megvalósítási beállításainak megadása című részben, a 75. oldalon). Kattintson az OK gombra.
5. Kattintson a Futtatás gombra a terv szintetizálásához. A szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.
6. Eszközbeállítások parancsfájllal történő beállításához használja a set_option Tcl parancsot. A következő táblázat az Eszköz lapon található eszközbeállítások betűrendes listáját tartalmazza a megfelelő Tcl parancsokhoz rendelve. Mivel a beállítások technológia- és családalapúak, előfordulhat, hogy a táblázatban felsorolt összes beállítás nem érhető el a kiválasztott technológiában. Minden parancs a set_option karakterlánccal kezdődik, amelyet az oszlopban található szintaxis követ, az ábrán látható módon. A gyártójának megfelelő beállítások legátfogóbb listáját a Referencia kézikönyvben találja.
Az alábbi táblázat a legtöbb eszközopciót mutatja be.

Opcióként megjelölt tulajdonságok az Analyst I/O beszúrás letiltásának útmutatójához

Tcl parancs (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása

Opció

Tcl parancs (set_option…)

Csomag

-csomag_neve

Rész

-part rész_név

Vegyes illesztőprogramok feloldása

-resolve_multiple_driver {1|0}

Sebesség

-speed_grade sebesség_grade

Technológia

-technológiai kulcsszó

Fordítási pont időzítési adatok frissítése -update_models_cp {0|1}

HDL Analyst adatbázis generálása -hdl_qload {1|0}

Optimalizálási beállítások megadása
Az optimalizálási beállítások a megvalósításhoz beállítható globális beállítások részét képezik. Ez a szakasz bemutatja, hogyan állíthat be olyan beállításokat, mint a gyakoriság, és globális optimalizálási beállításokat, mint az erőforrás-megosztás. Ezen beállítások némelyikét a felhasználói felület megfelelő gombjaival is beállíthatja.
1. Nyissa meg a Megvalósítási beállítások űrlapot a Megvalósítási beállítások gombra kattintva vagy a Projekt->Megvalósítási beállítások menüpont kiválasztásával, majd kattintson a Beállítások fülre a tetején.
2. Kattintson a kívánt optimalizálási beállításokra az űrlapon vagy a Projektben. viewA választási lehetőségek a technológiától függően változnak. Ha egy opció nem érhető el az Ön technológiájához, akkor szürkén jelenik meg. Az opció egyik helyen történő beállítása automatikusan frissíti azt a másik helyen is.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása

Projekt View

Optimalizálási beállítások Megvalósítási beállítások->Beállítások

Az optimalizálások használatáról a következő szakaszokban olvashat részletesebben:

FSM fordító FSM böngésző
Erőforrás-megosztás újraütemezése

Állapotgépek optimalizálása, a 354. oldalon
Az FSM Explorer futtatása, a 359. oldalon Megjegyzés: A Microsemi technológiáknak csak egy részhalmaza támogatja az FSM Explorer opciót. A Projekt->Megvalósítási beállítások->Beállítások panelen állapítsa meg, hogy ez az opció támogatott-e az eszközben megadott eszközhöz.
Erőforrások megosztása, a 352. oldalon
Újradímezés, a 334. oldalon

A Tcl set_option parancs megfelelő opciói a következők:

Opció FSM Fordító FSM Explorer Erőforrás-megosztás Újradírozás

set_option Tcl parancs Opció -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd a Logikai szintézis megvalósítási beállításainak megadása című részben, a 75. oldalon). Kattintson az OK gombra.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
4. Kattintson a Futtatás gombra a szintézis futtatásához.
A szoftver a beállított beállítások alapján összeállítja és leképezi a tervet.
HDL Analyst adatbázis generálása
Alapértelmezés szerint a szoftver beolvassa a teljes tervet, logikai optimalizálást és időzítési propagálást végez, majd a kimenetet egyetlen hálózati listába (srs) írja. Ahogy a tervek mérete növekszik, a futtatásuk és hibakeresésük ideje egyre nagyobb kihívást jelent.
Ez az opció lehetővé teszi a fordító számára, hogy a tervet több modulra bontsa, amelyek külön hálózati listákba íródnak. files (srs). A beállítás engedélyezéséhez jelölje be a HDL Analyst adatbázis generálása jelölőnégyzetet a Megvalósítási beállítások párbeszédpanel Beállítások lapján. Ez a funkció jelentősen javítja a memóriahasználatot nagyméretű tervek esetén.
Ez a funkció a Tcl Script ablakból is engedélyezhető a következő set_option Tcl paranccsal:
set_option -hdl_qload 1
Miután engedélyezte a HDL Analyst adatbázis-generálási opciót, használja a HDL Analyst eszköz Növekményes gyors betöltés opcióját a terv megjelenítéséhez egyetlen hálózati lista (srs) vagy több felső szintű RTL modul hálózati lista (srs) használatával. Az eszköz kihasználhatja a következőket:tagEnnek a funkciónak a kihasználása csak az érintett tervezési hierarchia dinamikus betöltésével. PéldáulampA hierarchia böngésző csak az alsóbb szintű hierarchiát tudja kibővíteni a gyors betöltéshez szükséges mértékben. A Növekményes gyors betöltés opció a HDL Analyst beállítások párbeszédpanel Általános paneljén található. Lásd: Általános panel, 304. oldal.

Globális gyakoriság és korlátozás megadása Files

Ez az eljárás bemutatja, hogyan állíthatja be a globális gyakoriságot és adhatja meg a korlátozást. files a megvalósításhoz.

1. Globális frekvencia beállításához tegye a következők egyikét:

Írjon be egy globális gyakoriságot a Projektbe view.

Nyissa meg a Megvalósítási beállítások űrlapot a Megvalósítás gombra kattintva.

Beállítások gomb Korlátozások fül.

kiválasztás

Projekt->Megvalósítás

Opciók,

és

kattintson

Az ezzel egyenértékű Tcl set_option parancs a -frequency frequencyValue.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása
A globális frekvenciát felülírhatja helyi korlátozásokkal, a SCOPE korlátozások megadása című részben leírtak szerint, a 119. oldalon. A Synplify Pro eszközben automatikusan generálhat órajel-korlátozásokat a tervéhez a globális frekvencia beállítása helyett. Részletekért lásd: Automatikus korlátozások használata, 291. oldal.
Globális Gyakoriság és Korlátozások Projekt View
Megvalósítási beállítások->Korlátozások

2. A kényszer megadása fileEgy implementációhoz tegye a következők egyikét:
Válassza a Projekt->Megvalósítási beállítások->Korlátozások menüpontot. Ellenőrizze a korlátozást.
fileamit a projektben használni szeretnél.
A Megvalósítási beállítások->Korlátozások panelen a gombra kattintva is elvégezheti a következőt:
korlátozás hozzáadása file.
Miután kiválasztotta a használni kívánt implementációt, kattintson a Hozzáadás gombra. File a
Projekt view, és add hozzá a korlátozást files szüksége van rá.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
Korlátozás létrehozása files, lásd a SCOPE megszorítások megadása című részt a 119. oldalon.
3. A korlátozás eltávolítása fileegy implementációból származó s esetén tegye a következők egyikét:
Válassza a Projekt->Megvalósítási beállítások->Korlátozások menüpontot. Jelölje be a jelölőnégyzetet.
mellett a file név.
A projektben view, kattintson a jobb gombbal a kényszerre file eltávolítandó, és
válassza az Eltávolítás a projektből lehetőséget.
Ez eltávolítja a korlátozást file a megvalósításból, de nem törli azt.
4. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd a Logikai szintézis megvalósítási beállításainak megadása című részben, a 75. oldalon). Kattintson az OK gombra.
A terv szintetizálása során a szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.
Eredménybeállítások megadása
Ez a szakasz bemutatja, hogyan adhatja meg a szintézis futtatásának kimenetére vonatkozó kritériumokat.
1. Nyissa meg a Megvalósítási beállítások űrlapot a Megvalósítási beállítások gombra kattintva vagy a Projekt->Megvalósítási beállítások menüpont kiválasztásával, majd kattintson a tetején található Megvalósítási eredmények fülre.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása

2. Adja meg a kimenetet fileamit generálni szeretnél.
Leképezett hálózati lista generálása files kattintson a Leképezett Verilog hálózati lista írása vagy az Írás gombra
Leképezett VHDL hálózati lista.
Szállítóspecifikus korlátozás létrehozása file előretolt megjegyzésekhez,
kattintson a Szállítói korlátozás írása gombra FileTovábbi információkért erről a jelentésről lásd a Referencia kézikönyv 270. oldalán található Korlátozás-ellenőrzési jelentés című részt, az 56. oldalon.
3. Állítsa be azt a könyvtárat, ahová az eredményeket írni szeretné.
4. Állítsa be a kimenet formátumát fileA szkriptelésre vonatkozó Tcl parancsnak megfelelő parancs a project -result_format format.
Érdemes lehet attribútumokat is beállítani a névleképezés szabályozásához. A részletekért lásd a Referencia kézikönyv megfelelő gyártóról szóló fejezetét.
5. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd a Logikai szintézis megvalósítási beállításainak megadása című részben, a 75. oldalon). Kattintson az OK gombra.
A terv szintetizálása során a szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
Időzítési jelentés kimenetének meghatározása
Az időzítési jelentésben szereplő adatok mennyiségét a következő beállítások megadásával határozhatja meg.
1. Válassza a Projekt->Megvalósítási beállítások menüpontot, majd kattintson az Időzítési jelentés fülre. 2. Állítsa be a kritikus útvonalak számát, amelyekről jelentést szeretne készíteni a szoftverrel.

3. Adja meg a kritikus útvonal szakaszaiban jelenteni kívánt kezdő- és végpontok számát.
4. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd: Logikai szintézis megvalósítási beállításainak megadása, 75. oldal). Kattintson az OK gombra. A terv szintetizálása során a szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.
Verilog és VHDL beállítások megadása
Amikor beállítod a Verilog és a VHDL forrást fileA projektedben bizonyos fordítási beállításokat is megadhatsz.
Verilog beállítása File Opciók
Verilog-ot állítottál be file opciókat a Projekt->Megvalósítási beállítások-> Verilog, vagy a Beállítások->Verilog fordító konfigurálása menüpontok kiválasztásával.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása

1. Adja meg a használandó Verilog formátumot.
A fordítóprogram globális beállítása az összes fájlra filea projektben, válassza a
Projekt->Megvalósítási beállítások->Verilog. Ha Verilog 2001-et vagy SystemVerilog-ot használ, a támogatott konstrukciókat a Referencia kézikönyvben találja.
A Verilog fordító megadása egy személyen file alapján válassza ki a file a
Projekt viewKattintson jobb gombbal, és válassza a File Beállítások. Válassza ki a megfelelő fordítót. Az alapértelmezett Verilog file Az új projektek formátuma a SystemVerilog.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
2. Adja meg a legfelső szintű modult, ha ezt még nem tette meg a Projektben view.
3. A forráskód paramétereinek kinyeréséhez tegye a következőket:
Kattintson a Paraméterek kinyerése gombra. Az alapértelmezett érték felülbírálásához adjon meg egy új értéket egy paraméternek.
A szoftver csak az aktuális implementációhoz használja az új értéket. Vegye figyelembe, hogy a paraméterek kinyerése vegyes tervek esetén nem támogatott.

4. Írd be az utasítást a Fordítóprogram direktívái mezőbe, szóközökkel elválasztva az utasításokat. Beírhatod azokat az utasításokat is, amelyeket általában az 'ifdef' és a 'define' utasításokkal írnál be a kódba. Példáulample, ABC=30 esetén a szoftver a következő utasításokat írja a projektbe: file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása
5. Az Include Path Order (Befoglalt útvonal sorrend) mezőben adja meg a Verilog include parancsainak keresési útvonalait. files amelyek a projektedben vannak. A mező jobb felső sarkában található gombokkal adhatsz hozzá, törölhetsz vagy átrendezheted az útvonalakat.
6. A Könyvtárkönyvtárak részben adja meg a könyvtárat tartalmazó könyvtár elérési útját. files a projektedhez. A mező jobb felső sarkában található gombokkal adhatsz hozzá, törölhetsz vagy átrendezheted az útvonalakat.
7. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd: Logikai szintézis megvalósítási beállításainak megadása, 75. oldal). Kattintson az OK gombra. A terv szintetizálása során a szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása Logikai szintézis megvalósítási lehetőségeinek beállítása
VHDL beállítása File Opciók
VHDL-t állítottál be file opciókat a Projekt->Megvalósítási beállítások->VHDL, vagy a Beállítások->VHDL fordító konfigurálása menüpontok kiválasztásával.

VHDL forrás esetén az alább leírt beállításokat adhatja meg.
1. Adja meg a legfelső szintű modult, ha ezt még nem tette meg a Projektben viewHa a legfelső szintű modul nem található az alapértelmezett munkakönyvtárban, akkor meg kell adnia azt a könyvtárat, ahol a fordító megtalálja a modult. További információkért erről lásd: VHDL Panel, 200. oldal.
Ezt a beállítást vegyes nyelvű tervekhez is használhatja, vagy ha olyan modult szeretne megadni, amely nem a HDL Analyst általi megjelenítés és LdOebugging legfelső szintű entitása a kapcsolási rajzban. views. 2. Felhasználó által definiált állapotgép-kódoláshoz tegye a következőket:
Adja meg a használni kívánt kódolás típusát.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Logikai szintézis megvalósítási lehetőségeinek beállítása 4. fejezet: Logikai szintézis projekt beállítása
Tiltsa le az FSM fordítót.
A terv szintetizálása során a szoftver az itt beállított fordítási direktívákat használja az állapotgépek kódolásához, és nem futtatja az FSM fordítót, amely felülírná a fordítási direktívákat. Alternatív megoldásként az állapotgépeket a syn_encoding attribútummal is definiálhatja, a „VHDL-ben lévő állapotgépek definiálása” című részben leírtak szerint, a 308. oldalon.
3. A generikus kifejezések forráskódból való kinyeréséhez tegye a következőket:
Kattintson az Általános konstansok kinyerése gombra. Az alapértelmezett érték felülírásához adjon meg egy új értéket egy általános konstanshoz.
A szoftver csak az aktuális implementációhoz használja az új értéket. Vegye figyelembe, hogy vegyes nyelvi terv esetén nem lehet generikus értékeket kinyerni.

4. Trisztatikus állapotok folyamat-/blokkhatárokon átívelő továbbításához ellenőrizze, hogy a Trisztatikus állapotok továbbítása engedélyezve van-e. Részletekért lásd a Trisztatikus állapotok továbbítása opció című részt a Referencia kézikönyv 212. oldalán.
5. Határozza meg a synthesis_on és synthesis_off direktívák értelmezését:
A fordítóprogram synthesis_on és synthesis_off direktívák értelmezéséhez
A translate_on/translate_off beállításokhoz hasonlóan engedélyezd a Synthesis On/Off Implemented as Translate On/Off opciót.
A synthesis_on és synthesis_off direktívák figyelmen kívül hagyásához győződjön meg arról, hogy
Ez a beállítás nincs bejelölve. További információkért lásd a translate_off/translate_on részt a Referencia kézikönyv 226. oldalán.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Attribútumok és direktívák megadása

6. Szükség szerint állítson be további megvalósítási beállításokat (a lehetőségek listáját lásd a Logikai szintézis megvalósítási beállításainak megadása című részben, a 75. oldalon). Kattintson az OK gombra.
A terv szintetizálása során a szoftver a beállított beállítások alapján lefordítja és leképezi a tervet.

Attribútumok és direktívák megadása

Az attribútumok és direktívák olyan specifikációk, amelyeket a tervezési objektumokhoz rendelhet, hogy szabályozza a terv elemzésének, optimalizálásának és leképezésének módját.
Az attribútumok vezérlik a leképezési optimalizálásokat, a direktívák pedig a fordító optimalizálásait. Emiatt a különbség miatt meg kell adni a direktívákat a forráskódban. Ez a táblázat az attribútum- és direktíva-specifikációk létrehozásához elérhető metódusokat ismerteti:

VHDL Verilog SCOPE szerkesztő megszorítások File

Tulajdonságok Igen Igen Igen Igen

Irányelvek Igen Igen Nem Nem

Jobb az attribútumokat a SCOPE szerkesztőben vagy a korlátozásokban megadni. file, mivel nem kell előbb újrafordítani a tervet. Az utasítások érvénybe lépéséhez le kell fordítani a tervet.
Ha HATÓKÖR/korlátozások file és a HDL forráskód van megadva egy tervhez, a korlátozások elsőbbséget élveznek ütközések esetén.
További részletekért lásd az alábbiakat:
· Attribútumok és direktívák megadása VHDL-ben, a 91. oldalon · Attribútumok és direktívák megadása Verilogban, a 92. oldalon · Attribútumok megadása a SCOPE szerkesztő használatával, a 93. oldalon · Attribútumok megadása a korlátozásokban File, 97. oldalon

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Attribútumok és direktívák megadása

4. fejezet: Logikai szintézis projekt beállítása

Attribútumok és direktívák megadása VHDL-ben
Más metódusokat is használhatsz az objektumokhoz attribútumok hozzáadásához, ahogyan az az Attribútumok és direktívák megadása című részben, a 90. oldalon felsorolva van. Direktívákat azonban csak a forráskódban adhatsz meg. A VHDL-ben kétféleképpen definiálhatsz attribútumokat és direktívákat:
· Az előre definiált attribútumcsomag használata
· Az attribútum deklarálása minden alkalommal, amikor használatra kerül
A VHDL attribútum szintaxisának részleteit lásd a Referencia kézikönyv 561. oldalán található VHDL attribútum és direktíva szintaxis című részben.

Az előre definiált VHDL attribútumcsomag használata
Az advantagAz előre definiált csomag használatának előnye, hogy elkerülhető az attribútumok és direktívák minden egyes forráskódba való beillesztésekor történő újradefiniálás. A hátrányatagAz a probléma, hogy a forráskódod kevésbé hordozható. Az attribútumcsomag az installDirectory/lib/vhd/synattr.vhd könyvtárban található.
1. A szoftverkönyvtárban található előre definiált attribútumcsomag használatához adja hozzá a következő sorokat a szintaxishoz:
synplify könyvtár; használd a synplify.attributes.all függvényt;
2. Adja hozzá a kívánt attribútumot vagy direktívát a tervezési egység deklarációja után.
deklarációk; az objectName objectType attribútumának attribútuma is value;
Plample:
Az entity simpledff függvény a port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
A clk syn_noclockbuf attribútuma: a jel igaz;
A szintaxiskonvenciók részleteit lásd a Referencia kézikönyv 561. oldalán található VHDL attribútum- és direktívaszintaxis című részben.
3. Adja hozzá a forrást file a projekthez.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Attribútumok és direktívák megadása

VHDL attribútumok és direktívák deklarálása
Ha nem használod az attribútumcsomagot, akkor minden alkalommal újra kell definiálnod az attribútumokat, amikor belefoglalod őket a forráskódba.
1. Minden alkalommal, amikor egy attribútumot vagy direktívát használsz, definiáld azt közvetlenül a tervezési egység deklarációi után a következő szintaxissal:
design_unit_deklaration; attribútum attribútumNév: adattípus; az objektumNév attribútumának attribútuma: objektumtípus is érték;
Plample:
Az entity simpledff függvény a port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
A syn_noclockbuf attribútum: logikai érték; a clk :signal syn_noclockbuf attribútuma igaz;
2. Adja hozzá a forrást file a projekthez.

Attribútumok és direktívák megadása Verilogban
Más metódusokat is használhat attribútumok objektumokhoz való hozzáadásához, a(z) Attribútumok és direktívák megadása című részben leírtak szerint, a 90. oldalon. Direktívákat azonban csak a forráskódban adhat meg.
A Verilog nem rendelkezik előre definiált szintézis attribútumokkal és direktívákkal, ezért azokat megjegyzésként kell hozzáadni. Az attribútum vagy direktíva nevét a synthesis kulcsszó előzi meg. fileAz s típusúak megkülönböztetik a kis- és nagybetűket, ezért az attribútumokat és direktívákat pontosan a szintaxisleírásaikban megadott módon kell megadni. A szintaxis részleteit lásd a Referencia kézikönyv 363. oldalán található Verilog attribútum- és direktíva-szintaxis című részben.
1. Attribútum vagy direktíva Verilogban való hozzáadásához használja a Verilog sor- vagy blokkmegjegyzés (C stílusú) szintaxist közvetlenül a tervezési objektum után. A blokkmegjegyzéseknek a pontosvesszőt kell megelőzniük, ha van ilyen.
LO

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Attribútumok és direktívák megadása

4. fejezet: Logikai szintézis projekt beállítása

Verilog blokkkomment szintaxis
/* szintézis attribútumNeve = érték */ /* szintézis könyvtárNeve = érték */

Verilog sorkomment szintaxisa
// szintézis attribútumNeve = érték // szintézis könyvtárNeve = érték

A szintaxisszabályok részleteit lásd a Verilog attribútum és direktíva szintaxisa című részben a Referencia kézikönyv 363. oldalán. Az alábbiak példáulamples:
modul fifo(ki, be) /* szintézis syn_hier = „hard” */;
2. Több attribútum vagy direktíva ugyanahhoz az objektumhoz való csatolásához válassza el az attribútumokat szóközökkel, de ne ismételje meg a synthesis kulcsszót. Ne használjon vesszőket. Példáulample:
esetállapot /* szintézis full_case párhuzamos_case */;
3. Ha egyetlen Verilog reg utasítással több regisztert definiálunk, és egy attribútumot alkalmazunk rájuk, akkor a szintézis szoftver csak a reg utasításban utoljára deklarált regisztert alkalmazza. Példáulample:
reg [5:0] q, q_a, q_b, q_c, q_d /* szintézis syn_preserve=1 */;
A syn_preserve attribútum csak a q_d regiszterre vonatkozik. Ez a szintéziseszközök várható viselkedése. Ahhoz, hogy ezt az attribútumot az összes regiszterre alkalmazni lehessen, minden regiszterhez külön Verilog reg utasítást kell használni, és alkalmazni kell az attribútumot.

Attribútumok megadása a SCOPE szerkesztő használatával
A SCOPE ablak egy könnyen használható felületet biztosít bármilyen attribútum hozzáadásához. Nem használható direktívák hozzáadására, mivel azokat hozzá kell adni a forráskódhoz. files. (Lásd: Attribútumok és direktívák megadása VHDL-ben, a 91. oldalon vagy Attribútumok és direktívák megadása Verilogban, a 92. oldalon). A következő eljárás bemutatja, hogyan adhat hozzá egy attribútumot közvetlenül a SCOPE ablakban.
1. Kezdjünk egy lefordított tervvel, és nyissuk meg a SCOPE ablakot. Az attribútumok hozzáadásához egy meglévő korlátozáshoz file, nyissa meg a SCOPE ablakot a meglévő file a projektben viewAz attribútumok újhoz való hozzáadásához file, kattintson a SCOPE ikonra, majd az Inicializálás gombra a SCOPE ablak megnyitásához.
2. Kattintson a HATÓKÖR ablak alján található Tulajdonságok fülre.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai szintézis projekt beállítása

Attribútumok és direktívák megadása

Vagy először az objektumot választod ki (3. lépés), vagy először az attribútumot (4. lépés).

3. Az objektum megadásához tegye a következők egyikét az Objektum oszlopban. Ha már megadta az attribútumot, az Objektum oszlop csak az adott attribútumhoz tartozó érvényes objektumlehetőségeket sorolja fel.
Válassza ki az objektum típusát az Objektumszűrő oszlopban, majd válasszon egy
objektumot az Objektum oszlopban található választási lehetőségek listájából. Ez a legjobb módja annak, hogy megbizonyosodjon arról, hogy egy megfelelő objektumot ad meg, a helyes szintaxissal.

LO
Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

Attribútumok és direktívák megadása

4. fejezet: Logikai szintézis projekt beállítása

Húzza át az objektumot, amelyhez az attribútumot csatolni szeretné, a
RTL vagy technológia viewaz Objektum oszlopba a HATÓKÖR ablakban. Bizonyos attribútumok esetén a húzás és elengedés nem feltétlenül választja ki a megfelelő objektumot. PéldáulampPéldául, ha a syn_hier értéket egy modulon vagy entitáson, például egy and gate-en szeretnéd beállítani, akkor azt a következőn kell beállítanod: view az adott modulhoz. Az objektum szintaxisa a következő lenne: v:moduleName Verilogban, vagy v:library.moduleName VHDL-ben, ahol több könyvtár is lehet.
Írja be az objektum nevét az Objektum oszlopba. Ha nem tudja
a név megadásához használja a Keresés parancsot vagy az Objektumszűrő oszlopot. Ügyeljen arra, hogy a megfelelő előtagot írja be az objektumhoz, ahol szükséges. Példáulample, egy attribútum beállításához egy view, hozzá kell adni a v: előtagot a modul vagy entitás nevéhez. VHDL esetén előfordulhat, hogy a modul neve mellett meg kell adni a könyvtárat is.
4. Ha először az objektumot adta meg, most megadhatja az attribútumot. A lista csak a kiválasztott objektumtípus érvényes attribútumait jeleníti meg. Adja meg az attribútumot úgy, hogy lenyomva tartja az egérgombot az Attribútum oszlopban, és kiválaszt egy attribútumot a listából.

Ha először az objektumot választotta ki, a rendelkezésre álló lehetőségeket a kiválasztott objektum és a használt technológia határozza meg. Ha először az attribútumot választotta ki, a rendelkezésre álló lehetőségeket a technológia határozza meg.
Amikor kiválaszt egy attribútumot, a SCOPE ablak megmutatja, hogy milyen értéket kell megadnia az attribútumhoz, és rövid leírást ad az attribútumról. Ha először kiválasztotta az attribútumot, feltétlenül lépjen vissza, és adja meg az objektumot.
5. Töltse ki az értéket. Tartsa lenyomva az egérgombot az Érték oszlopban, és válasszon ki egy értéket a listából. Be is gépelhet egy értéket.

Synplify Pro for Microsemi Edition felhasználói útmutató, 2014. október

4. fejezet: Logikai rendszer beállítása

Dokumentumok / Források

SYnOPSYS FPGA szintézis Synplify Pro Microsemi kiadáshoz [pdf] Felhasználói útmutató
FPGA Synthesis Synplify Pro Microsemi-hez kiadás, Synthesis Synplify Pro Microsemi-hez kiadás, Synplify Pro Microsemi-hez kiadás, Pro Microsemi-hez kiadás, Microsemi kiadás, kiadás

Hivatkozások

Felhasználói kézikönyv

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition felhasználói kézikönyv

FPGA Synthesis Synplify Pro a Microsemi Edition-hez

Műszaki adatok

Termékinformáció

A termék használati útmutatója

1. fejezet: Bevezetés

A dokumentum hatálya

Kezdő lépések

Felhasználói felület végeview

2. fejezet: FPGA szintézis tervezési folyamatai

3. fejezet: A bemenet előkészítése

GYIK

K: Készíthetek másolatokat a dokumentációról?

K: Hogyan indíthatom el a szoftvert?

K: Kinek szánták ezt a felhasználói útmutatót?

Dokumentumok / Források

Hivatkozások

Hagyj megjegyzést

Válasz visszavonása