SYnOPSYS FPGA-Synthese Synplify Pro für Microsemi Edition

Die Synopsys FPGA-Synthese – Synplify Pro für Microsemi Edition
ist ein umfassendes Tool zur FPGA-Implementierung mit verschiedenen
Funktionen, die Benutzer bei der Logiksynthese und beim Design unterstützen
fließt.

Anweisungen zur Produktverwendung

Kapitel 1: Einführung

Dieses Kapitel bietet einen Überblickview des Synopsys FPGA und
Prototyping-Produkte, FPGA-Implementierungstools und Synopsys FPGA
Werkzeugfunktionen.

Umfang des Dokuments

Der Dokumentensatz enthält Informationen zu den Produkteigenschaften
und richtet sich an Benutzer, die sich für FPGA-Synthese und -Design interessieren
fließt.

Erste Schritte

Um die Software zu verwenden, starten Sie sie gemäß den bereitgestellten
Anweisungen und schlagen Sie im Benutzerhandbuch nach, um Hilfe zu erhalten.

Benutzeroberfläche vorbeiview

Machen Sie sich mit der Benutzeroberfläche vertraut, um effizient
Navigieren Sie durch die Softwarefunktionen.

Kapitel 2: FPGA-Synthese-Design-Flows

Dieses Kapitel beschreibt den Logiksynthese-Design-Flow für FPGA
Synthese.

Kapitel 3: Vorbereiten der Eingabe

Erfahren Sie, wie Sie Mixed Language Source verwenden Files und die inkrementelle
Compiler zur effizienten Eingabeaufbereitung.

Notiz: Beachten Sie alle Einschränkungen im Zusammenhang mit
mit der Verwendung des inkrementellen Compilers.

Häufig gestellte Fragen

F: Kann ich Kopien der Dokumentation anfertigen?

A: Ja, die Lizenzvereinbarung erlaubt das Erstellen von Kopien für den internen Gebrauch.
Verwendung nur mit entsprechender Quellenangabe.

F: Wie starte ich die Software?

A: Lesen Sie den Abschnitt „Erste Schritte“ in Kapitel 1 des
Benutzerhandbuch für detaillierte Anweisungen zum Starten der Software.

F: An welche Zielgruppe richtet sich dieses Benutzerhandbuch?

A: Das Benutzerhandbuch richtet sich an Personen, die sich für FPGA interessieren
Synthese- und Designabläufe.

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Synopsys FPGA-Synthese
Synplify Pro für Microsemi Edition
Benutzerhandbuch
2014. Oktober

Urheberrechtshinweis und geschützte Informationen
Copyright © 2014 Synopsys, Inc. Alle Rechte vorbehalten. Diese Software und Dokumentation enthalten vertrauliche und geschützte Informationen, die Eigentum von Synopsys, Inc. sind. Die Software und Dokumentation werden im Rahmen einer Lizenzvereinbarung bereitgestellt und dürfen nur gemäß den Bedingungen der Lizenzvereinbarung verwendet oder kopiert werden. Kein Teil der Software und Dokumentation darf ohne vorherige schriftliche Genehmigung von Synopsys, Inc. oder wie ausdrücklich in der Lizenzvereinbarung vorgesehen in irgendeiner Form oder mit irgendwelchen Mitteln – elektronisch, mechanisch, manuell, optisch oder anderweitig – reproduziert, übertragen oder übersetzt werden.
Recht auf Vervielfältigung von Unterlagen
Die Lizenzvereinbarung mit Synopsys gestattet dem Lizenznehmer, Kopien der Dokumentation ausschließlich für den internen Gebrauch anzufertigen.
Jede Kopie muss alle Urheberrechte, Marken, Dienstleistungsmarken und Eigentumsrechte enthalten, sofern vorhanden. Der Lizenznehmer muss allen Kopien eine fortlaufende Nummer zuweisen. Diese Kopien müssen auf dem Deckblatt die folgende Legende enthalten:
„Dieses Dokument wird mit Genehmigung von Synopsys, Inc. ausschließlich für die Verwendung durch __________________________________________ und seine Mitarbeiter vervielfältigt. Dies ist das Exemplar mit der Nummer __________.“
Zielsteuerungsanweisung
Alle in dieser Publikation enthaltenen technischen Daten unterliegen den Exportkontrollgesetzen der Vereinigten Staaten von Amerika. Die Weitergabe an Staatsangehörige anderer Länder entgegen US-amerikanischem Recht ist verboten. Es liegt in der Verantwortung des Lesers, die geltenden Vorschriften zu ermitteln und einzuhalten.
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Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Haftungsausschluss
SYNOPSYS, INC. UND SEINE LIZENZGEBER GEBEN KEINERLEI AUSDRÜCKLICHE ODER STILLSCHWEIGENDE GARANTIEN IN BEZUG AUF DIESES MATERIAL, EINSCHLIESSLICH, ABER NICHT BESCHRÄNKT AUF, STILLSCHWEIGENDE GARANTIEN DER MARKTGÄNGIGKEIT UND EIGNUNG FÜR EINEN BESTIMMTEN ZWECK.
Eingetragene Warenzeichen (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, das Synplicity-Logo, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera und YIELDirector sind eingetragene Warenzeichen von Synopsys, Inc.
Warenzeichen (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direkter Siliziumzugriff, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL-Compiler, Hercules, Hierarchische Optimierungstechnologie, Hochleistungs-ASIC-Prototyping-System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Bibliothekscompiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modulcompiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC und Worksheet Buffer sind Marken von Synopsys, Inc.

Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Dienstleistungsmarken (sm)
MAP-in, SVP Café und TAP-in sind Dienstleistungsmarken von Synopsys, Inc. SystemC ist eine Marke der Open SystemC Initiative und wird unter Lizenz verwendet. ARM und AMBA sind eingetragene Marken von ARM Limited. Saber ist eine eingetragene Marke der SabreMark Limited Partnership und wird unter Lizenz verwendet. Alle anderen Produkt- oder Firmennamen können Marken ihrer jeweiligen Eigentümer sein.
Gedruckt in den USA Oktober 2014

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Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Inhalt

Kapitel 1: Einführung
Synopsys FPGA- und Prototyping-Produkte . ... 16
Umfang des Dokuments . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Erste Schritte . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Benutzeroberfläche vorbeiview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . fünfzehn
Kapitel 2: FPGA-Synthese-Design-Flows
Entwurfsablauf der Logiksynthese . ...
Kapitel 3: Vorbereiten der Eingabe
Einrichten der HDL-Quelle Files . ... Files . ... Files . ... Files mit dem integrierten Texteditor . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Verwenden einer Quelle mit gemischten Sprachen Files . ...
Verwenden des inkrementellen Compilers . ...
Verwenden des strukturellen Verilog-Flows . ...

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Arbeiten mit Einschränkungen Files . ... Files über Quellcode . ... Files (Legacy) . ... Files . ... FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Kapitel 4: Einrichten eines Logiksyntheseprojekts
Projekt einrichten Files . ... File . ... File . ... View Anzeigeeinstellungen . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Projektmanagement File Hierarchie . ... . 66 Bearbeiten von benutzerdefinierten FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Einrichten von Implementierungen . ...
Festlegen von Implementierungsoptionen für die Logiksynthese . ... 75 Festlegen globaler Häufigkeit und Einschränkung Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Ergebnisoptionen angeben . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Festlegen von Attributen und Anweisungen . ... . . . . . . . . . . . . . . . . . . . 90 Festlegen von Attributen in den Einschränkungen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Suche Files . ... Files zum Suchen . ... Files zum Suchen . ... . . . . . . . . . . . . . . . . . . . . 99 LO
Archivierung Files und Projekte . ... . . . . . . . . . . . . . . . . . . . . . 101

Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Ein Projekt kopieren . ...
Kapitel 5: Festlegen von Einschränkungen
Verwenden des SCOPE-Editors . ...
Festlegen von SCOPE-Einschränkungen . ... 119 Definieren von Eingabe- und Ausgabebeschränkungen . ... View der SCOPE-GUI . ...
Festlegen von Zeitausnahmen . ... 130 Falsche Pfade definieren . ...
Objekte mit Tcl find und expand suchen . ... . . . . . . . . . . . . . . . . . . . . . . . . . 136 Definieren von Sammlungen mit dem Tcl-Befehl „expand“ . ...
Verwenden von Sammlungen . ... 144 Erstellen von Sammlungen mit Tcl-Befehlen . ... ViewErstellen und Bearbeiten von Sammlungen mit Tcl-Befehlen . . . . . . . . . . . . . . . . . . 150
Konvertieren von SDC in FDC . ...
Verwenden des SCOPE-Editors (Legacy) . ... . ... 155 Definieren von Eingabe- und Ausgabebeschränkungen (Legacy) . ...

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Kapitel 6: Synthese und Analyse der Ergebnisse
Synthese Ihres Designs . ... 174
Prüfprotokoll File Ergebnisse . ... Viewing und Arbeiten mit dem Protokoll File . ... File Berichte . ...
Umgang mit Nachrichten . ... Viewer . ... Viewer . ... File Nachrichtensteuerung . ...
Verwenden von „Continue on Error“ . ...
Kapitel 7: Analysieren mit HDL Analyst und FSM Viewer
Arbeiten im Schaltplan Views . ... Views . ... ViewS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjekteigenschaften festlegen . ... Views . ... Views in einem Schemafenster . ... View Einstellungen . ...
Erkunden der Designhierarchie . ... . . . . 222
Objekte suchen . . . . . . . . . . . . . .LO . ... Views . ...

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Kombinieren von „Finden“ mit Filtern zum Verfeinern von Suchvorgängen . ...
Crossprobing . ... View . ... View . ... Viewähm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analysieren mit dem HDL Analyst Tool . ... ViewEntwurfshierarchie und -kontext verwalten . ... . . . 252 Erweitern und ViewVerbindungen herstellen . ...
Verwenden des FSM Viewähm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Kapitel 8: Timing analysieren
Analysieren des Timings im Schema Views . ... ViewTiming-Informationen . ... Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 275 Analysieren von Taktbäumen im RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKritische Pfade erstellen . ...
Erstellen benutzerdefinierter Zeitberichte mit STA . ...
Verwenden von Analyse-Designbeschränkungen . ... File . ... File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Verwenden von Auto Constraints . ...
Kapitel 9: Ableiten von Objekten auf hoher Ebene
Definieren von Black Boxes für die Synthese . ... . ...

Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Definieren von Zustandsmaschinen für die Synthese . ... 307 FSMs mit Attributen und Anweisungen angeben . ...
Festlegen sicherer FSMs . ...
Automatische RAM-Inferenz . ... . ...
RAMs initialisieren . ... . . . . . . . . . . . . . . . . . . . . . . 323
Kapitel 10: Festlegen von Optimierungen auf Entwurfsebene
Tipps zur Optimierung . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimierung für das Timing . ...
Retiming . ...ample . ... . . . . . . . . . . . . . . . . . . . . . . . . 336
Objekte vor dem Wegoptimieren schützen . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
Fanout optimieren . ... . . . . . . . . . . . . . . . . 348
Ressourcen teilen . ...
Ein-/Ausgabebausteine einfügen . ...
Optimieren von Zustandsautomaten . ... 354 Ausführen des FSM-Explorers . ...
Einführen von Sonden . ...

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Festlegen von Sonden im Quellcode . ...
Kapitel 11: Arbeiten mit Kompilierpunkten
Grundlagen zu Kompilierpunkten . ...tages des Compile Point Designs . ... . . . . . . . . 366 Kompilierungspunkttypen . ...
Grundlagen der Kompilierpunktsynthese . ... Files . ... . 375 Synthese von Kompilierpunkten . ...
Kompilierpunkte synthetisieren . ... File für Kompilierpunkte . ... . . . . . . . . . . . 388
Kompilierpunkte mit anderen Funktionen verwenden . ...
Inkrementelle Neusynthese . ...
Kapitel 12: Arbeiten mit IP-Eingabe
IP mit SYNCore generieren . ... . . . . . 402 Festlegen von Byte-Enable-RAMs mit SYNCore . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402
Der Synopsys FPGA IP-Verschlüsselungsfluss . ...view des Synopsys FPGA IP-Flows . ...
Arbeiten mit verschlüsselter IP . ...

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Verschlüsseln Ihrer IP . ... 446 Festlegen der Skriptausgabemethode . ...
Verwenden von Hyper Source . ... . . . 460 Signale durch die Designhierarchie eines IP leiten . . . . . . . . . . . . . . . . . . 460
Kapitel 13: Prozesse für mehr Produktivität optimieren
Verwenden des Batchmodus . ... File . ...
Mit Tcl-Skripten und -Befehlen arbeiten . ... . . 472 Anzahl paralleler Jobs festlegen . ... . . . . . . . . . . . . . . 472 Ausführen einer Bottom-up-Synthese mit einem Skript . ...
Flows mit synhooks.tcl automatisieren . ...
Kapitel 14: Multiprocessing verwenden
Multiprocessing mit Kompilierpunkten . ... . . . . . . . 484
Kapitel 15: Optimierung für Mikrohalbleiter-Designs
Optimieren von Microsemi-Designs . ... . . 488 Arbeiten mit Radhard-Designs . ...
Kapitel 16: Arbeiten mit Syntheseausgabe
Weitergabe von Informationen an die P&R-Tools . ...

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Festlegen der Pin-Positionen . ...
Anbieterspezifische Ausgabe generieren . ... 496
Kapitel 17: Ausführen von Postsynthesevorgängen
Automatisches Ausführen von P&R nach der Synthese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Mit den Identifizierungstools arbeiten . ... . ...
Simulieren mit dem VCS-Tool . ...

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KAPITEL 1
Einführung
Diese Einführung in die Synplify Pro®-Software beschreibt Folgendes:
· Synopsys FPGA und Prototyping-Produkte, auf Seite 16 · Umfang des Dokuments, auf Seite 21 · Erste Schritte, auf Seite 22 · Benutzeroberfläche überview, Seite 24

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Kapitel 1: Einführung

Synopsys FPGA- und Prototyping-Produkte

Synopsys FPGA- und Prototyping-Produkte
Die folgende Abbildung zeigt die FPGA- und Prototyping-Produktfamilie von Synopsys.

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Synopsys FPGA- und Prototyping-Produkte

Kapitel 1: Einführung

FPGA-Implementierungstools
Die Produkte Synplify Pro und Synplify Premier sind RTL-Synthesetools, die speziell für FPGAs (Field Programmable Gate Arrays) und CPLDs (Complex Programmable Logic Devices) entwickelt wurden.

Synplify Pro Synthesesoftware
Die Synplify Pro FPGA-Synthesesoftware ist der De-facto-Industriestandard für die Erstellung leistungsstarker und kostengünstiger FPGA-Designs. Ihre einzigartige
Behavior Extracting Synthesis Technology® (BEST) Algorithmen, führen
Optimierungen auf hoher Ebene, bevor der RTL-Code in spezifische FPGA-Logik synthetisiert wird. Dieser Ansatz ermöglicht überlegene Optimierungen im gesamten FPGA, schnelle Laufzeiten und die Fähigkeit, sehr große Designs zu verarbeiten. Die Synplify Pro-Software unterstützt die neuesten VHDL- und Verilog-Sprachkonstrukte, einschließlich SystemVerilog und VHDL 2008. Das Tool ist technologieunabhängig und ermöglicht eine schnelle und einfache Neuausrichtung zwischen FPGA-Geräten und -Anbietern aus einem einzigen Designprojekt.

Synplify Premier Synthesesoftware
Die Synplify Premier-Funktionalität ist eine Erweiterung des Synplify Pro-Tools und bietet die ultimative FPGA-Implementierungs- und Debugging-Umgebung. Sie umfasst eine umfassende Suite an Tools und Technologien für fortgeschrittene FPGA-Designer und dient zudem als Synthese-Engine für ASIC-Prototypenentwickler, die einzelne FPGA-basierte Prototypen entwickeln.
Synplify Premier bietet sowohl FPGA-Designern als auch ASIC-Prototypenentwicklern, die einzelne FPGAs entwickeln, die effizienteste Methode zur Designimplementierung und zum Debuggen. Für die Designimplementierung umfasst es Funktionen für Timing-Closure, Logikverifizierung, IP-Nutzung, ASIC-Kompatibilität und DSP-Implementierung sowie eine enge Integration mit den Backend-Tools der FPGA-Anbieter. Für das Debuggen ermöglicht es die systeminterne Verifizierung von FPGAs, was den Debug-Prozess deutlich beschleunigt. Darüber hinaus bietet es eine schnelle und schrittweise Methode zum Auffinden schwer fassbarer Designprobleme.

Funktionen des Synopsys FPGA-Tools
Diese Tabelle unterscheidet zwischen den Hauptfunktionen in Synplify Pro, Synplify, Synplify Premier und Synplify Premier mit Design Planner-Produkten.

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Kapitel 1: Einführung

Synopsys FPGA- und Prototyping-Produkte

Synplify Synplify Pro

Leistung

Verhaltensextraktionssynthese

Technology® (BESTTM)

Vom Anbieter generierter Core/IP

Support (bestimmte Technologien)

FSM-Compiler

FSM Explorer

Gated Clock-Konvertierung

Neutaktung registrieren

SCOPE®-Einschränkungseintrag

Hohe Zuverlässigkeit

Integriertes Place-and-Route

Analyse

HDL Analyst®

Option

Timing-Analysator

Punkt-zu-Punkt

FSM Viewer

Crossprobing

Erstellen von Prüfpunkten

Identify® Instrumentor

Debugger identifizieren

Leistungsanalyse (SAIF)

Physisches Design

Entwurfsplan File

Logische Zuordnung zu Regionen

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

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Synopsys FPGA- und Prototyping-Produkte

Kapitel 1: Einführung

Flächenschätzung und Regionskapazität Pin-Zuweisung Physikalische Optimierungen Physikalische Synthese Physikalischer Analyst Synopsys DesignWare® Foundation Library Runtime Hierarchisches Design Verbesserte Optimierung Schnelle Synthese Multiprocessing Kompilieren bei Fehlern Team-Design Design in gemischten Sprachen Kompilierpunkte Hierarchisches Design Echter Batch-Modus (nur Floating-Lizenzen) GUI-Batch-Modus (Floating-Lizenzen) Batch-Modus P&R Rückannotation von P&R-Daten Formale Verifizierung

Synplify Synplify Pro

xxxx

–

Integration identifizieren

Beschränkt

Synplify Premier
xxx
xxxxx
xxxx
x
x Logiksynthesemodus x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logiksynthesemodus
x

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Kapitel 1: Einführung

Synopsys FPGA- und Prototyping-Produkte

Rückannotation des Texteditors der P&R-Datendesignumgebung View Überwachungsfenster Nachrichtenfenster Tcl-Fenster Mehrere Implementierungen Technologieunterstützung durch den Anbieter Prototyping-Funktionen Laufzeitfunktionen Kompilierpunkte Gated Clock Conversion Kompiliervorgang bei Fehler

Synplify Synplify Pro

Synplify Premier
xxxxx Ausgewählt
xxxx

Synplify Premier DP
x
xxxxx Ausgewählt
xxxx

LO
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Umfang des Dokuments

Kapitel 1: Einführung

Umfang des Dokuments
Im Folgenden werden der Umfang dieses Dokuments und die Zielgruppe erläutert.

Der Dokumentensatz
Dieses Benutzerhandbuch ist Teil eines Dokumentensets, das ein Referenzhandbuch und ein Tutorial enthält. Es ist für die Verwendung mit den anderen Dokumenten des Sets vorgesehen. Es beschreibt die Verwendung der Synopsys FPGA-Software zur Durchführung typischer Aufgaben. Dies beinhaltet Folgendes:
· Das Benutzerhandbuch erläutert nur die Optionen, die zur Ausführung typischer Aufgaben erforderlich sind
Im Handbuch beschrieben. Es werden nicht alle verfügbaren Befehle und Optionen beschrieben. Eine vollständige Beschreibung aller Befehlsoptionen und der Syntax finden Sie in der Benutzeroberfläche.view Kapitel im Synopsys FPGA Synthesis Reference Manual.
· Das Benutzerhandbuch enthält aufgabenbezogene Informationen. Für eine Aufschlüsselung von
Informationen zur Organisation der Informationen finden Sie unter „Wie Sie Hilfe bekommen“ auf Seite 22.

Publikum
Das Softwaretool Synplify Pro richtet sich an FPGA-Systementwickler. Kenntnisse in folgenden Bereichen werden vorausgesetzt:
· Designsynthese · RTL · FPGAs · Verilog/VHDL

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Kapitel 1: Einführung

Erste Schritte

Erste Schritte
Dieser Abschnitt zeigt Ihnen die ersten Schritte mit der Synopsys FPGA-Synthesesoftware. Er beschreibt die folgenden Themen, ersetzt jedoch nicht die Informationen in der Installationsanleitung zu Lizenzierung und Installation:
· Starten der Software, auf Seite 22 · Hilfe erhalten, auf Seite 22

Starten der Software
1. Falls noch nicht geschehen, installieren Sie die Synopsys FPGA-Synthesesoftware gemäß den Installationsanweisungen.
2. Starten Sie die Software.
Wenn Sie auf einer Windows-Plattform arbeiten, wählen Sie
Programme->Synopsys->Produktversion über die Schaltfläche „Start“.
Wenn Sie auf einer UNIX-Plattform arbeiten, geben Sie die entsprechende
Befehl in der Befehlszeile:
synplify_pro
· Der Befehl startet das Synthesetool und öffnet das Projektfenster. Wenn
Wenn Sie die Software bereits ausgeführt haben, wird im Fenster das vorherige Projekt angezeigt. Weitere Informationen zur Benutzeroberfläche finden Sie im Abschnitt „Benutzeroberfläche überview Kapitel des Referenzhandbuchs.

Hilfe bekommen
Bevor Sie den Synopsys-Support anrufen, lesen Sie die dokumentierten Informationen. Sie können online über das Hilfemenü darauf zugreifen oder die PDF-Version verwenden. Die folgende Tabelle zeigt Ihnen, wie die Informationen organisiert sind.

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Erste Schritte
Hilfe zum Verwenden von Softwarefunktionen. So geht's:
Flussinformationen
Fehlermeldungen Lizenzierung Attribute und Anweisungen Synthesefunktionen Sprache und Syntax Tcl-Syntax Tcl-Syntaxbefehle Produktaktualisierungen

Kapitel 1: Einführung
Siehe… Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, Anwendungshinweise zum Support web Website Synopsys FPGA Synthesis User Guide, Anwendungshinweise zur Unterstützung web Website Online-Hilfe (wählen Sie Hilfe->Fehlermeldungen) Synopsys SolvNet WebSite Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online-Hilfe (wählen Sie Hilfe->Tcl-Hilfe) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web Menübefehle)

Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Kapitel 1: Einführung

Benutzeroberfläche vorbeiview

Benutzeroberfläche vorbeiview
Die Benutzeroberfläche (UI) besteht aus einem Hauptfenster, genannt Projekt viewund spezielle Fenster oder views für verschiedene Aufgaben. Details zu den einzelnen Funktionen finden Sie in Kapitel 2, Benutzeroberfläche überview des Synopsys FPGA Synthesis-Referenzhandbuchs.

Synplify Pro-Schnittstelle

Tastenfeld

Toolbars-Projekt view

Status

Umsetzungsergebnisse view

Registerkarten für den Zugriff views

Tcl-Skript/Nachrichtenfenster LO

Überwachungsfenster

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KAPITEL 2
FPGA-Synthese-Design-Flows
In diesem Kapitel wird auf Seite 26 der Entwurfsablauf der Logiksynthese beschrieben.

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Kapitel 2: FPGA-Synthese-Design-Flows

Entwurfsablauf der Logiksynthese

Die Synopsys FPGA-Tools synthetisieren die Logik, indem sie zunächst die RTL-Quelle in technologieunabhängige Logikstrukturen kompilieren und diese anschließend optimieren und auf technologiespezifische Ressourcen abbilden. Nach der Logiksynthese generiert das Tool eine herstellerspezifische Netzliste und Constraints. file die Sie als Eingaben für das Place-and-Route-Tool (P&R) verwenden können.
Die folgende Abbildung zeigt die Phasen und Werkzeuge der Logiksynthese sowie einige der wichtigsten Ein- und Ausgänge. Sie können für diesen Ablauf die Synthesesoftware Synplify Pro verwenden. Die interaktive Zeitanalyse ist optional. Obwohl der Ablauf die Herstellerbeschränkung zeigt files als direkte Eingaben für das P&R-Tool, sollten Sie diese hinzufügen files zum Syntheseprojekt für Timing-Blackboxes.

Synopsys FPGA-Tool

RTL

RTL-Zusammenstellung

FDC

Logische Synthese

Synthetisierte Netzliste Synthesebeschränkungen Herstellerbeschränkungen
Anbieter-Tool
Ort & Route

Verfahren zur logischen Synthese

Für einen Design-Flow mit Schritt-für-Schritt-Anleitungen basierend auf spezifischen Design

Daten, laden Sie das Tutorial von der webDie folgenden Schritte fassen zusammen

das Verfahren zur Synthese des Designs, das auch in der

Abbildung unten.

1. Erstellen Sie ein Projekt.

2. Quelle hinzufügen files zum Projekt.

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Entwurfsablauf der Logiksynthese

Kapitel 2: FPGA-Synthese-Design-Flows

3. Legen Sie Attribute und Einschränkungen für das Design fest.
4. Legen Sie im Dialogfeld „Implementierungsoptionen“ Optionen für die Implementierung fest.
5. Klicken Sie auf „Ausführen“, um die Logiksynthese auszuführen.
6. Analysieren Sie die Ergebnisse mit Tools wie dem Protokoll file, das HDL Analyst-Schema views, das Nachrichtenfenster und das Überwachungsfenster.
Nachdem Sie das Design fertiggestellt haben, können Sie die Ausgabe files, um Place-and-Route mit dem Anbietertool auszuführen und das FPGA zu implementieren.
In der folgenden Abbildung sind die wichtigsten Schritte des Ablaufs aufgeführt:

Projekt erstellen
Quelle hinzufügen Files
Einschränkungen festlegen
Optionen einstellen
Führen Sie die Software aus
Ergebnisse analysieren. Keine Ziele erreicht?
Ja, Ort und Route

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Kapitel 2: FPGA-Synthese-Design-Flows

Entwurfsablauf der Logiksynthese

LO
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KAPITEL 3
Vorbereiten der Eingabe
Wenn Sie ein Design synthetisieren, müssen Sie zwei Arten von files: HDL files, die Ihr Design und Projekt beschreiben files zur Verwaltung des Designs. Dieses Kapitel beschreibt die Vorgehensweisen zum Einrichten dieser files und das Projekt. Es umfasst Folgendes:
· Einrichten der HDL-Quelle Files, auf Seite 30 · Verwendung gemischter Sprachquellen Files, auf Seite 44 · Verwenden des inkrementellen Compilers, auf Seite 49 · Verwenden des strukturellen Verilog-Flows, auf Seite 51 · Arbeiten mit Constraint Files, auf Seite 53

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

Einrichten der HDL-Quelle Files
In diesem Abschnitt wird beschrieben, wie Sie Ihre Quelle einrichten files; Projekt file Die Einrichtung wird unter „Einrichten des Projekts“ beschrieben. Files, auf Seite 58. Quelle files können in Verilog oder VHDL sein. Informationen zur Strukturierung der fileInformationen zur Synthese finden Sie im Referenzhandbuch. In diesem Abschnitt werden die folgenden Themen behandelt:
· HDL-Quelle erstellen Files, auf Seite 30 · Verwenden des Kontexthilfe-Editors, auf Seite 32 · Überprüfen der HDL-Quelle Files, auf Seite 34 · HDL-Quelle bearbeiten Files mit dem integrierten Texteditor, auf Seite 35 · Verwenden eines externen Texteditors, auf Seite 41 · Festlegen der Einstellungen für das Bearbeitungsfenster, auf Seite 39 · Verwenden von Bibliothekserweiterungen für die Verilog-Bibliothek Files, auf Seite 42

HDL-Quelle erstellen Files
In diesem Abschnitt wird beschrieben, wie Sie mit dem integrierten Texteditor Quelltexte erstellen files, geht aber nicht ins Detail, was die files enthalten. Details dazu, was Sie einschließen können und was nicht, sowie herstellerspezifische Informationen finden Sie im Referenzhandbuch. Wenn Sie bereits Quellcode files können Sie den Texteditor verwenden, um die Syntax zu überprüfen oder die file (siehe Überprüfen der HDL-Quelle Files, auf Seite 34 und Bearbeiten der HDL-Quelle Files mit dem integrierten Texteditor, auf Seite 35).
Sie können Verilog oder VHDL für Ihre Quelle verwenden files. Die files haben v (Verilog) oder vhd (VHDL) file Erweiterungen. Sie können Verilog und VHDL verwenden files im gleichen Design. Informationen zur Verwendung einer Mischung aus Verilog- und VHDL-Eingabe files, siehe Verwenden gemischter Sprachquellen Files, auf Seite 44.
1. So erstellen Sie eine neue Quelle file Klicken Sie entweder auf das HDL file Symbol ( ) oder gehen Sie wie folgt vor:
Auswählen File->Neu oder drücken Sie Strg-n.
Wählen Sie im Dialogfeld „Neu“ die Art der Quelle aus file Sie möchten erstellen,
Verilog oder VHDL. Beachten Sie, dass Sie den Kontexthilfe-Editor für Verilog-Designs verwenden können, die SystemVerilog-Konstrukte im Quellcode enthalten.

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Einrichten der HDL-Quelle Files

Kapitel 3: Vorbereiten der Eingabe

fileWeitere Informationen finden Sie unter „Kontexthilfe-Editor verwenden“ auf Seite 32.
Wenn Sie das Verilog 2001-Format oder SystemVerilog verwenden, aktivieren Sie vor der Synthese die Option Verilog 2001 oder System Verilog (Projekt->Implementierungsoptionen->Registerkarte Verilog). Die Standard-Verilog file Das Format für neue Projekte ist SystemVerilog.

Geben Sie einen Namen und einen Speicherort für die file und klicken Sie auf OK. Ein leeres
Fenster mit Zeilennummern auf der linken Seite wird geöffnet.
2. Geben Sie die Quellinformationen in das Fenster ein oder kopieren Sie sie. Siehe Bearbeiten der HDL-Quelle Files mit dem integrierten Texteditor auf Seite 35 für weitere Informationen zum Arbeiten im Bearbeitungsfenster.

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

Um optimale Syntheseergebnisse zu erzielen, lesen Sie das Referenzhandbuch und stellen Sie sicher, dass Sie die verfügbaren Konstrukte und anbieterspezifischen Attribute und Anweisungen effektiv nutzen.
3. Speichern Sie die file durch Auswahl File->Speichern oder das Symbol Speichern ( ).
Nachdem Sie eine Quelle erstellt haben filekönnen Sie überprüfen, ob Sie die richtige Syntax haben, wie unter Überprüfen der HDL-Quelle beschrieben Files, auf Seite 34.

Verwenden des Kontexthilfe-Editors
Wenn Sie ein Verilog-Design erstellen oder öffnen file, verwenden Sie die Kontexthilfe-Schaltfläche unten im Fenster, um beim Codieren mit Verilog/SystemVerilog-Konstrukten im Quellcode zu helfen file oder Tcl-Constraint-Befehle in Ihr Tcl file.
So verwenden Sie den Kontexthilfe-Editor:
1. Klicken Sie auf die Schaltfläche Kontexthilfe, um diesen Texteditor anzuzeigen.

LO
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Kapitel 3: Vorbereiten der Eingabe

2. Wenn Sie links im Fenster ein Konstrukt auswählen, wird die Online-Hilfebeschreibung dazu angezeigt. Ist diese Funktion für das ausgewählte Konstrukt aktiviert, wird das Online-Hilfethema oben im Fenster und eine allgemeine Code- oder Befehlsvorlage für das Konstrukt unten angezeigt.

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

3. Die Schaltfläche Vorlage einfügen ist ebenfalls aktiviert. Wenn Sie auf die Schaltfläche Vorlage einfügen klicken, wird der im Vorlagenfenster angezeigte Code oder Befehl in Ihre file an der Cursorposition. So können Sie den Code oder Befehl einfach einfügen und an das zu synthetisierende Design anpassen.
4. Wenn Sie nur Teile der Vorlage kopieren möchten, wählen Sie den Code oder Befehl aus, den Sie einfügen möchten, und klicken Sie auf Kopieren. Sie können ihn dann in Ihre file.

Überprüfen der HDL-Quelle Files

Die Software prüft automatisch Ihre HDL-Quelle files beim Kompilieren. Wenn Sie Ihren Quellcode jedoch vor der Synthese überprüfen möchten, verwenden Sie das folgende Verfahren. In der Synthesesoftware können Sie zwei Arten von Prüfungen durchführen: Syntax und Synthese.

1. Wählen Sie die Quelle files, die Sie überprüfen möchten.
Um alle Quellen zu überprüfen files in einem Projekt, deaktivieren Sie alle files im
Projektliste und stellen Sie sicher, dass keines der files sind in einem aktiven Fenster geöffnet. Wenn Sie eine aktive Quelle haben fileprüft die Software nur die aktiven file.
Um eine einzelne file, öffnen Sie das file mit File->Öffnen oder doppelklicken Sie auf die
file im Projektfenster. Wenn Sie mehr als ein file geöffnet haben und nur eine davon überprüfen möchten, setzen Sie den Cursor in die entsprechende file Fenster, um sicherzustellen, dass es das aktive Fenster ist.

2. Um die Syntax zu überprüfen, wählen Sie Ausführen->Syntaxprüfung oder drücken Sie Umschalt+F7.

Die Software erkennt Syntaxfehler wie falsche Schlüsselwörter und Zeichensetzung und meldet etwaige Fehler in einem separaten Protokoll file (syntax.log). Wenn keine Fehler erkannt werden, wird am Ende dieser Datei eine erfolgreiche Syntaxprüfung gemeldet. file.

3. Um eine Syntheseprüfung auszuführen, wählen Sie „Ausführen“ -> „Syntheseprüfung“ oder drücken Sie Umschalt+F8.

Die Software erkennt hardwarebezogene Fehler wie falsch codierte

Flip-Flops und meldet etwaige Fehler in einem separaten Protokoll file (syntax.log). Wenn es

Wenn keine Fehler vorliegen, wird am Ende dieser Meldung eine erfolgreiche Syntaxprüfung gemeldet.

file.

4. Zuview die Fehler durch Öffnen der Datei syntax.log file Klicken Sie auf die entsprechende Schaltfläche und suchen Sie mit Suchen nach der Fehlermeldung (suchen Sie nach @E). Doppelklicken Sie auf das

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5-stelliger Fehlercode oder klicken Sie auf den Nachrichtentext und drücken Sie F1, um die Online-Hilfe zu Fehlermeldungen anzuzeigen.
5. Suchen Sie den Codeabschnitt, der für den Fehler verantwortlich ist, indem Sie auf den Meldungstext im syntax.log doppelklicken fileDas Texteditor-Fenster öffnet die entsprechende Quelle file und hebt den Code hervor, der den Fehler verursacht hat.
6. Wiederholen Sie die Schritte 4 und 5, bis alle Syntax- und Synthesefehler behoben sind.
Nachrichten können als Fehler, Warnungen oder Hinweise kategorisiert werden.view Lesen Sie alle Meldungen und beheben Sie alle Fehler. Warnungen sind weniger schwerwiegend als Fehler, Sie müssen sie jedoch durchlesen und verstehen, auch wenn Sie nicht alle beheben. Hinweise dienen der Information und müssen nicht behoben werden.

HDL-Quelle bearbeiten Files mit dem integrierten Texteditor
Der integrierte Texteditor erleichtert die Erstellung Ihres HDL-Quellcodes. view oder bearbeiten Sie es, wenn Sie Fehler beheben müssen. Informationen zur Verwendung eines externen Texteditors finden Sie unter „Verwenden eines externen Texteditors“ auf Seite 41.
1. Führen Sie einen der folgenden Schritte aus, um eine Quelle zu öffnen file für viewing oder bearbeiten:
Um automatisch die erste file Drücken Sie in der Liste mit Fehlern F5.
Um eine bestimmte file, doppelklicken Sie auf das file im Projektfenster oder
verwenden File->Öffnen (Strg-o) und die Quelle angeben file.
Das Texteditor-Fenster wird geöffnet und zeigt die Quelle fileZeilen sind nummeriert. Schlüsselwörter sind blau und Kommentare grün. Zeichenfolgenwerte sind rot. Informationen zum Ändern dieser Farben finden Sie unter „Einstellungen für das Bearbeitungsfenster festlegen“ auf Seite 39.

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Einrichten der HDL-Quelle Files

2. Um eine file, geben Sie direkt in das Fenster ein.
In dieser Tabelle sind häufig verwendete Bearbeitungsvorgänge zusammengefasst. Anstelle der Befehle können Sie auch die Tastenkombinationen verwenden.

Zu…

Tun…

Ausschneiden, Kopieren und Einfügen; Wählen Sie den Befehl aus dem Popup (halten Sie die rechte Maustaste gedrückt, um eine Aktion rückgängig zu machen oder zu wiederholen) oder dem Menü „Bearbeiten“.

Zu einer bestimmten Zeile gehen

Drücken Sie Strg+G oder wählen Sie „Bearbeiten“ -> „Gehe zu“, geben Sie die Zeilennummer ein und klicken Sie auf „OK“.

Text suchen

Drücken Sie Strg+F oder wählen Sie Bearbeiten -> Suchen. Geben Sie den gesuchten Text ein und klicken Sie auf OK.

Text ersetzen

Drücken Sie Strg+h oder wählen Sie Bearbeiten -> Ersetzen. Geben Sie den gesuchten Text und den Text ein, durch den er ersetzt werden soll. Klicken Sie auf OK.

Vervollständigen Sie ein Schlüsselwort

Geben Sie genügend Zeichen ein, um das Schlüsselwort eindeutig zu identifizieren, und drücken Sie die Esc-Taste.

Text nach rechts einrücken: Wählen Sie den Block aus und drücken Sie die Tabulatortaste. Text nach links einrücken: Wählen Sie den Block aus und drücken Sie die Umschalt-Tabulatortaste.

In Großbuchstaben ändern: Wählen Sie den Text aus und wählen Sie dann Bearbeiten->Erweitert->Großbuchstaben oder drücken Sie Strg-Umschalt-u.

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Kapitel 3: Vorbereiten der Eingabe

Um… In Kleinbuchstaben ändern Blockkommentare hinzufügen
Spalten bearbeiten

Tun…
Wählen Sie den Text aus und wählen Sie dann Bearbeiten->Erweitert->Kleinbuchstaben oder drücken Sie Strg-u.
Setzen Sie den Cursor an den Anfang des Kommentartextes und wählen Sie Bearbeiten->Erweitert->Kommentarcode oder drücken Sie Alt-C.
Drücken Sie Alt und wählen Sie mit der linken Maustaste die Spalte aus. Auf manchen Plattformen müssen Sie die Taste verwenden, der die Alt-Funktion zugeordnet ist, z. B. die Meta- oder die Rautentaste.

3. Um einen Abschnitt eines PDF-Dokuments auszuschneiden und einzufügen, wählen Sie das T-förmige Textauswahlsymbol aus, markieren Sie den gewünschten Text und kopieren Sie ihn in Ihr fileMit dem Symbol „Text auswählen“ können Sie Teile des Dokuments auswählen.
4. Um Lesezeichen in Ihrem file, siehe folgende Tabelle.
Lesezeichen sind eine bequeme Möglichkeit, lange zu navigieren files oder um zu häufig verwendeten Codestellen zu springen. Sie können hierfür die Symbole in der Bearbeitungssymbolleiste verwenden. Wenn die Bearbeitungssymbolleiste ganz rechts im Fenster nicht angezeigt wird, passen Sie die Größe einiger anderer Symbolleisten an.

Um… ein Lesezeichen einzufügen
Löschen eines Lesezeichens
Alle Lesezeichen löschen

Tun…
Klicken Sie auf eine beliebige Stelle in der Zeile, die Sie mit einem Lesezeichen versehen möchten. Wählen Sie Bearbeiten -> Lesezeichen umschalten, drücken Sie Strg+F2 oder wählen Sie das erste Symbol in der Bearbeitungsleiste. Die Zeilennummer wird hervorgehoben, um anzuzeigen, dass sich am Zeilenanfang ein Lesezeichen befindet.
Klicken Sie auf eine beliebige Stelle in der Zeile mit dem Lesezeichen. Wählen Sie Bearbeiten -> Lesezeichen umschalten, drücken Sie Strg+F2 oder wählen Sie das erste Symbol in der Bearbeitungsleiste. Nach dem Löschen des Lesezeichens wird die Zeilennummer nicht mehr hervorgehoben.
Wählen Sie „Bearbeiten“ > „Alle Lesezeichen löschen“, drücken Sie Strg-Umschalt-F2 oder wählen Sie das letzte Symbol in der Bearbeitungsleiste. Nach dem Löschen der Lesezeichen werden die Zeilennummern nicht mehr hervorgehoben.

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

Zu…
Navigieren Sie zu a file Verwenden von Lesezeichen

Tun…
Verwenden Sie die Befehle „Nächstes Lesezeichen“ (F2) und „Vorheriges Lesezeichen“ (Umschalt-F2) aus dem Menü „Bearbeiten“ oder die entsprechenden Symbole in der Symbolleiste „Bearbeiten“, um zum gewünschten Lesezeichen zu navigieren.

5. Um Fehler zu beheben oderview Warnungen im Quellcode, gehen Sie wie folgt vor:
Öffnen Sie die HDL file mit dem Fehler oder der Warnung durch Doppelklicken auf das file
in der Projektliste.
Drücken Sie F5, um zum ersten Fehler, zur ersten Warnung oder zum ersten Hinweis im file. Am
Unten im Bearbeitungsfenster sehen Sie den Nachrichtentext.
Um zum nächsten Fehler, zur nächsten Warnung oder zum nächsten Hinweis zu gelangen, wählen Sie Ausführen->Nächster Fehler/Nächste Warnung
oder drücken Sie F5. Wenn keine weiteren Nachrichten im file, wird unten im Bearbeitungsfenster die Meldung „Keine weiteren Fehler/Warnungen/Hinweise“ angezeigt. Wählen Sie Ausführen->Nächster Fehler/Nächste Warnung oder drücken Sie F5, um zum nächsten Fehler, zur nächsten Warnung oder zum nächsten Hinweis zu gelangen. file.
Um zu einem vorherigen Fehler, einer vorherigen Warnung oder einem vorherigen Hinweis zurückzukehren, wählen Sie
Ausführen->Vorheriger Fehler/Vorherige Warnung oder drücken Sie Umschalt-F5.
6. So rufen Sie die Hilfe zur Fehlermeldung auf, um eine vollständige Beschreibung des Fehlers, der Warnung oder des Hinweises zu erhalten:
Öffnen Sie das Protokoll im Textformat file (klicken View Log) und doppelklicken Sie entweder auf
den 5-stelligen Fehlercode oder klicken Sie auf den Meldungstext und drücken Sie F1.
Öffnen Sie das HTML-Protokoll file und klicken Sie auf den 5-stelligen Fehlercode.
Klicken Sie im Tcl-Fenster auf die Registerkarte Nachrichten und dann auf das 5-stellige
Fehlercode in der ID-Spalte.
7. Um vom Quellcodefenster auf andere views, öffnen Sie die view und wählen Sie den Codeabschnitt aus. Weitere Informationen finden Sie unter Crossprobing vom Texteditorfenster aus auf Seite 246.
8. Wenn Sie alle Fehler behoben haben, wählen Sie File->Speichern oder klicken Sie auf das Symbol Speichern, um die file.

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Kapitel 3: Vorbereiten der Eingabe

Festlegen der Bearbeitungsfenstereinstellungen
Sie können die in einem Textbearbeitungsfenster verwendeten Schriftarten und Farben anpassen.
1. Wählen Sie Optionen -> Editoroptionen und dann entweder Synopsys Editor oder Externer Editor. Weitere Informationen zum externen Editor finden Sie unter „Verwenden eines externen Texteditors“ auf Seite 41.
2. Dann je nach Art der file Wenn Sie die Datei öffnen, können Sie den Hintergrund, die Syntaxfarbe und die Schriftarteinstellungen für den Texteditor festlegen.

Hinweis: Anschließend werden die Textbearbeitungseinstellungen, die Sie für dieses file gilt für alle files davon file Typ.

Im Textbearbeitungsfenster können Sie Einstellungen für das Projekt vornehmen. files, Quelle files (Verilog/VHDL), log files, Tcl files, Einschränkung files oder andere Standard files aus dem Dialogfeld „Editoroptionen“.
3. Sie können Syntaxfarben für einige gängige Syntaxoptionen festlegen, z. B. Schlüsselwörter, Zeichenfolgen und Kommentare. Zum BeispielampDatei im Protokoll file, Warnungen und Fehler können zur einfachen Erkennung farblich gekennzeichnet werden.
Klicken Sie beim entsprechenden Objekt im Feld Syntaxfärbung in das Feld Vordergrund oder Hintergrund, um die Farbpalette anzuzeigen.

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

Sie können Grundfarben auswählen oder benutzerdefinierte Farben definieren und diese Ihrer Farbpalette hinzufügen. Klicken Sie auf „OK“, um die gewünschte Farbe auszuwählen.
4. Verwenden Sie die Pulldown-Menüs, um Schriftart und Schriftgröße für den Texteditor festzulegen.
5. Aktivieren Sie „Tabulatoren beibehalten“, um die Tabulatoreinstellungen zu aktivieren, und legen Sie dann den Tabulatorabstand mit den Aufwärts- oder Abwärtspfeilen für die Tabulatorgröße fest.

LO 6. Klicken Sie im Formular „Editoroptionen“ auf „OK“.
© 2014 Synopsys, Inc. 40

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Kapitel 3: Vorbereiten der Eingabe

Verwenden eines externen Texteditors
Sie können anstelle des integrierten Texteditors einen externen Texteditor wie vi oder emacs verwenden. Gehen Sie wie folgt vor, um einen externen Texteditor zu aktivieren. Informationen zur Verwendung des integrierten Texteditors finden Sie unter Bearbeiten von HDL-Quellen. Files mit dem integrierten Texteditor auf Seite 35.
1. Wählen Sie Optionen -> Editoroptionen und aktivieren Sie die Option Externer Editor.
2. Wählen Sie den externen Editor mit der für Ihr Betriebssystem geeigneten Methode aus.
Wenn Sie auf einer Windows-Plattform arbeiten, klicken Sie auf die Schaltfläche …(Durchsuchen)
und wählen Sie die ausführbare Datei des externen Texteditors aus.
Von einer UNIX- oder Linux-Plattform für einen Texteditor, der seine eigenen
Klicken Sie im Fenster auf die Schaltfläche „Durchsuchen“ und wählen Sie die ausführbare Datei des externen Texteditors aus.
Von einer UNIX-Plattform für einen Texteditor, der keine eigene
Verwenden Sie im Fenster nicht die Schaltfläche „Durchsuchen“. Geben Sie stattdessen „xterm -e editor“ ein. Die folgende Abbildung zeigt „VI“ als externen Editor.

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Kapitel 3: Vorbereiten der Eingabe

Einrichten der HDL-Quelle Files

Von einer Linux-Plattform aus, für einen Texteditor, der keine eigene
Fenster, verwenden Sie nicht die Schaltfläche … Durchsuchen. Geben Sie stattdessen gnome-terminal -x editor ein. Um beispielsweise Emacs zu verwendenample, geben Sie gnome-terminal -x emacs ein.
Die Software wurde mit den Texteditoren Emacs und VI getestet.
3. Klicken Sie auf OK.

Verwenden von Bibliothekserweiterungen für die Verilog-Bibliothek Files
Bibliothekserweiterungen können zur Verilog-Bibliothek hinzugefügt werden files in Ihrem Entwurf für das Projekt enthalten. Wenn Sie Suchpfade zu den Verzeichnissen angeben, die die Verilog-Bibliothek enthalten files können Sie diese neuen Bibliothekserweiterungen sowie Verilog und SystemVerilog (.v und .sv) angeben. file Erweiterungen.
Gehen Sie hierzu wie folgt vor:
1. Wählen Sie die Registerkarte „Verilog“ im Bereich „Implementierungsoptionen“.
2. Geben Sie die Speicherorte der Bibliotheksverzeichnisse für die Verilog-Bibliothek an files, die in Ihren Entwurf für das Projekt einbezogen werden sollen.
3. Geben Sie die Bibliothekserweiterungen an.
Es können beliebige Bibliothekserweiterungen angegeben werden, beispielsweise .av, .bv, .cv, .xxx, .va, .vas (Bibliothekserweiterungen durch Leerzeichen trennen).
Die folgende Abbildung zeigt Ihnen, wo Sie die Bibliothekserweiterungen im Dialogfeld eingeben müssen.

LO
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Kapitel 3: Vorbereiten der Eingabe

Das Tcl-Äquivalent für dieses Beispielample ist der folgende Befehl:
set_option -libext .av .bv .cv .dv .ev
Weitere Einzelheiten finden Sie unter „libext“ auf Seite 57 in der Befehlsreferenz.
4. Nachdem Sie das Design kompiliert haben, können Sie im Protokoll überprüfen file dass die Bibliothek files mit diesen Erweiterungen wurden geladen und gelesen. Zum Beispielampauf:
@N: Verilog-Compiler wird im SystemVerilog-Modus ausgeführt @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Wird geladen file C:dirlib1sub1.av aus dem angegebenen Bibliotheksverzeichnis C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Wird geladen file C:dirlib2sub2.bv aus dem angegebenen Bibliotheksverzeichnis C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Wird geladen file

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Kapitel 3: Vorbereiten der Eingabe

Verwenden einer Quelle mit gemischten Sprachen Files

C:dirlib3sub3.cv aus dem angegebenen Bibliotheksverzeichnis C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Wird geladen file C:dirlib4sub4.dv aus dem angegebenen Bibliotheksverzeichnis C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Wird geladen file C:dirlib5sub5.ev aus dem angegebenen Bibliotheksverzeichnis C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-Syntaxprüfung erfolgreich!

Verwenden einer Quelle mit gemischten Sprachen Files
Mit der Synplify Pro Software können Sie eine Mischung aus VHDL- und Verilog-Eingabe verwenden files in Ihrem Projekt. Zum BeispielampDateien des VHDL- und Verilog- files, siehe Referenzhandbuch.
1. Denken Sie daran, dass Verilog keine uneingeschränkten VHDL-Ports unterstützt und richten Sie das gemischte Sprachdesign ein files entsprechend.
2. Wenn Sie Verilog und VHDL organisieren möchten files in verschiedenen Ordnern, wählen Sie Optionen->Projekt View Optionen und schalten Sie die View Projekt Files in Ordneroption.
Wenn Sie die files zum Projekt, die Verilog und VHDL files befinden sich in separaten Ordnern im Projekt view.
3. Wenn Sie ein Projekt öffnen oder ein neues erstellen, fügen Sie die Verilog- und VHDL- files wie folgt:
Wählen Sie Projekt->Quelle hinzufügen File oder klicken Sie auf die Schaltfläche Hinzufügen File Schaltfläche. Legen Sie im Formular Files vom Typ zu HDL Files (*.vhd, *.vhdl, *.v). Wählen Sie die Verilog- und VHDL- files Sie wollen und fügen Sie sie zu Ihrem
Projekt. Klicken Sie auf OK. Weitere Informationen zum Hinzufügen files zu einem Projekt finden Sie unter „Änderungen an einem Projekt vornehmen“ auf Seite 62.
LO

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Verwenden einer Quelle mit gemischten Sprachen Files

Kapitel 3: Vorbereiten der Eingabe

Der fileDie von Ihnen hinzugefügten s werden im Projekt view. Diese Abbildung zeigt die files in separaten Ordnern angeordnet.
4. Geben Sie beim Festlegen der Geräteoptionen (Schaltfläche „Implementierungsoptionen“) das Modul der obersten Ebene an. Weitere Informationen zum Festlegen von Geräteoptionen finden Sie unter Festlegen der Implementierungsoptionen für die Logiksynthese auf Seite 75.
Wenn das Modul der obersten Ebene Verilog ist, klicken Sie auf die Registerkarte Verilog und geben Sie den
Name des Moduls der obersten Ebene.
Wenn das Modul der obersten Ebene VHDL ist, klicken Sie auf die Registerkarte VHDL und geben Sie den Namen ein
der Top-Level-Entität. Befindet sich das Top-Level-Modul nicht in der Standard-Arbeitsbibliothek, müssen Sie die Bibliothek angeben, in der der Compiler das Modul finden kann. Informationen hierzu finden Sie unter „VHDL-Panel“ auf Seite 200.

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Kapitel 3: Vorbereiten der Eingabe

Verwenden einer Quelle mit gemischten Sprachen Files

Sie müssen das Modul der obersten Ebene explizit angeben, da es der Ausgangspunkt ist, von dem aus der Mapper eine zusammengeführte Netzliste generiert.
5. Wählen Sie die Registerkarte Implementierungsergebnisse im selben Formular und wählen Sie ein Ausgabe-HDL-Format für die Ausgabe files von der Software generiert. Weitere Informationen zum Festlegen von Geräteoptionen finden Sie unter Festlegen von Implementierungsoptionen für die Logiksynthese auf Seite 75.
Für eine Verilog-Ausgabenetzliste wählen Sie „Verilog-Netzliste schreiben“. Für eine VHDL-Ausgabenetzliste wählen Sie „VHDL-Netzliste schreiben“. Legen Sie ggf. weitere Geräteoptionen fest und klicken Sie auf „OK“.
Sie können nun Ihr Design synthetisieren. Die Software liest die gemischten Formate der Quelle ein files und erzeugt ein einzelnes srs file das für die Synthese verwendet wird.
6. Wenn Probleme auftreten, finden Sie unter Fehlerbehebung bei Designs mit gemischten Sprachen auf Seite 47 weitere Informationen und Tipps.
LO

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Verwenden einer Quelle mit gemischten Sprachen Files

Kapitel 3: Vorbereiten der Eingabe

Fehlerbehebung bei Designs mit gemischten Sprachen
Dieser Abschnitt enthält Tipps zum Umgang mit bestimmten Situationen, die bei Designs mit gemischten Sprachen auftreten können.

VHDL File Befehl
Bei reinen VHDL-Designs oder gemischten Designs, bei denen die oberste Ebene nicht angegeben ist, ordnen die FPGA-Synthesetools die VHDL- files, damit die VHDL-Pakete in der richtigen Reihenfolge kompiliert werden.
Wenn Sie jedoch ein Design mit gemischten Sprachen haben, bei dem Sie die oberste Ebene angegeben haben, müssen Sie die VHDL angeben file Reihenfolge für das Tool. Sie müssen dies nur einmal tun, indem Sie Ausführen->VHDL anordnen files-Befehl. Wenn Sie dies nicht tun, erhalten Sie eine Fehlermeldung.

VHDL Globale Signale
Derzeit können Sie in gemischten Sprachdesigns keine globalen VHDL-Signale verwenden, da das Tool diese Signale nur in Nur-VHDL-Designs implementiert.

Übergeben von VHDL-Booleschen Generika an Verilog-Parameter
Das Tool leitet eine Blackbox für eine VHDL-Komponente mit Booleschen Generika ab, wenn diese Komponente in einem Verilog-Design instantiiert wird. Dies liegt daran, dass Verilog keine Booleschen Datentypen erkennt, sodass der Boolesche Wert korrekt dargestellt werden muss. Wenn der Wert des VHDL-Booleschen Generikas TRUE ist und das Verilog-Literal durch eine 1 dargestellt wird, interpretiert der Verilog-Compiler dies als Blackbox.
Um eine Blackbox zu vermeiden, muss das Verilog-Literal für den VHDL-Booleschen Generikum, das auf TRUE gesetzt ist, 1'b1 und nicht 1 sein. Ebenso muss das entsprechende Verilog-Literal 1'b0 und nicht 0 sein, wenn das VHDL-Boolesche Generikum FALSE ist. Das folgende Beispielample zeigt, wie Boolesche Generika so dargestellt werden, dass sie die VHDL-Verilog-Grenze korrekt überschreiten, ohne dass eine Blackbox entsteht.

VHDL-Entitätsdeklaration

Verilog-Instanziierung

Entität abc ist generisch (
Anzahl_Bits Division_Bit );

: Ganzzahl : Boolesch

:= 0; := Falsch;

abc #( .Anzahl_Bits (16), .Divide_Bit (1'b0)
)

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Verwenden einer Quelle mit gemischten Sprachen Files

Übergeben von VHDL-Generika ohne Schlussfolgerung einer Blackbox
Falls ein Verilog-Komponentenparameter (z. B.ample [0:0] RSR = 1'b0) nicht mit der Größe der entsprechenden generischen VHDL-Komponente (RSR : integer := 0) übereinstimmt, leitet das Tool eine Blackbox ab.
Sie können dies umgehen, indem Sie die Busbreitennotation von [0:0] im Verilog entfernen files. Beachten Sie, dass Sie einen VHDL-Generikum vom Typ Integer verwenden müssen, da die anderen Typen keine ordnungsgemäße Bindung der Verilog-Komponente zulassen.

LO
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Verwenden des inkrementellen Compilers

Kapitel 3: Vorbereiten der Eingabe

Verwenden des inkrementellen Compilers
Verwenden Sie den inkrementellen Compiler-Flow, um die Compiler-Laufzeit für große Designs deutlich zu reduzieren. Die Software kompiliert nur relevante files bei einer Designänderung und verwendet die Compilerdatenbank erneut. Der Compiler regeneriert die SRS file nur für das betroffene Modul und das unmittelbar übergeordnete Modul.
Um diesen Flow auszuführen, führen Sie die folgenden Schritte aus:
1. Fügen Sie Verilog oder VHDL hinzu files für das Design.
2. Aktivieren Sie die Option „Inkrementelle Kompilierung“ auf der Registerkarte „Verilog“ oder „VHDL“ des Bereichs „Implementierungsoptionen“.
Ein SRS file wird für jedes Designmodul im Synwork-Verzeichnis erstellt.

3. Führen Sie den Compiler zum ersten Mal aus.
4. Wenn eine Designänderung vorgenommen wurde, führen Sie den Compiler erneut aus.
Der Compiler analysiert die Datenbank und ermittelt, ob der SRS files auf dem neuesten Stand sind, werden nur die geänderten Module und die unmittelbar übergeordneten Module neu generiert. Dies kann zur Verbesserung der Laufzeit des Designs beitragen.

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Kapitel 3: Vorbereiten der Eingabe

Verwenden des inkrementellen Compilers

Einschränkungen
Der inkrementelle Compiler unterstützt nicht:
· Aufbau files, die entweder im Verilog- oder VHDL-Flow enthalten sind · Gemischte HDL-Flows · Designs mit Cross-Module-Referencing (XMR)

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Verwenden des strukturellen Verilog-Flows

Kapitel 3: Vorbereiten der Eingabe

Verwenden des strukturellen Verilog-Flows
Das Synthesetool akzeptiert strukturelle Verilog files als Input für Ihr Designprojekt. Der strukturelle Verilog-Compiler führt mithilfe seines leichtgewichtigen Parsers syntaxsemantische Prüfungen durch, um die Laufzeit zu verbessern. Dieser Compiler führt keine komplexen Hardware-Extraktionen oder RTL-Optimierungen durch, daher führt die Software eine schnelle Kompilierung des strukturellen Verilog durch. files. Die Software kann diese generierten strukturellen Verilog files, wenn sie enthalten:
· Instanziierungen von Technologieprimitiven
· Einfache Zuweisungsanweisungen
· In Verilog 2001 und älteren Formaten angegebene Attribute
· Alle Konstrukte, außer Attributen, müssen im Verilog 95-Format angegeben werden
So verwenden Sie strukturelle Verilog-Eingaben files:
1. Sie müssen die strukturelle Verilog angeben files in Ihr Design integrieren. Fügen Sie dazu die file zum Projekt mit einer der folgenden Methoden:
Projekt->Quelle hinzufügen File oder die Schaltfläche „Hinzufügen“ File Schaltfläche im Projekt view Tcl-Befehl: add_file -structver fileName
Dieser Flow kann nur strukturelles Verilog enthalten files oder gemischtes HDL files (Verilog/VHDL/EDF/SRS) zusammen mit struktureller Verilog-Netzliste files. Verilog/VHDL/EDF/SRS-Instanzen werden jedoch innerhalb eines strukturellen Verilog-Moduls nicht unterstützt.
2. Das strukturelle Verilog files werden zum Ordner Structural Verilog im Projekt hinzugefügt viewSie können auch hinzufügen files in dieses Verzeichnis, wenn Sie Folgendes ausführen:
Wählen Sie das strukturelle Verilog fileKlicken Sie mit der rechten Maustaste und wählen Sie File Optionen. Wählen Sie Structural Verilog aus dem File Dropdown-Menü „Typ“.
3. Führen Sie die Synthese aus.
Das Synthesetool generiert eine VM- oder EDF-Netzliste file abhängig von der angegebenen Technologie. Dieser Prozess ähnelt dem Standardsyntheseablauf.

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Kapitel 3: Vorbereiten der Eingabe

Verwenden des strukturellen Verilog-Flows

Einschränkungen
Einschränkungen des strukturellen Verilog-Flows: Folgendes wird nicht unterstützt:
· RTL-Instanzen für alle anderen file Typen · Hierarchisches Projektmanagement (HPM) · Komplexe Zuweisungen · Compilerspezifische Modi und Schalter

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Arbeiten mit Einschränkungen Files

Kapitel 3: Vorbereiten der Eingabe

Arbeiten mit Einschränkungen Files
Zwang files sind Text files, die automatisch von der SCOPE-Schnittstelle generiert werden (siehe Festlegen von SCOPE-Einschränkungen auf Seite 119) oder manuell mit einem Texteditor erstellt werden. Sie enthalten Tcl-Befehle oder Attribute, die den Syntheselauf einschränken. Alternativ können Sie Einschränkungen im Quellcode festlegen, dies ist jedoch nicht die empfohlene Methode.
Dieser Abschnitt enthält Informationen über
· Wann sollten Einschränkungen verwendet werden? Files über Quellcode, auf Seite 53
· Verwenden eines Texteditors zur Einschränkung Files (Legacy), auf Seite 54
· Tcl-Syntaxrichtlinien für Einschränkungen Files, auf Seite 55
· Überprüfung der Einschränkung Files, auf Seite 56
· Einzelheiten zu diesem Bericht finden Sie im Constraint Checking Report auf
Seite 270 des Referenzhandbuchs, Seite 56

Wann wird eine Einschränkung verwendet? Files über Quellcode
Sie können Einschränkungen in Einschränkung hinzufügen files (generiert durch die SCOPE-Schnittstelle oder eingegeben in einem Texteditor) oder im Quellcode. Im Allgemeinen ist es besser, Constraint files, da Sie nicht neu kompilieren müssen, damit die Einschränkungen wirksam werden. Dadurch wird Ihr Quellcode auch portabler. Weitere Informationen finden Sie unter „Verwenden des SCOPE-Editors“ auf Seite 112.
Wenn Sie jedoch Black-Box-Zeitbeschränkungen wie syn_tco, syn_tpd und syn_tsu haben, müssen Sie diese als Anweisungen im Quellcode eingeben. Im Gegensatz zu Attributen können Anweisungen nur zum Quellcode hinzugefügt werden, nicht zu Einschränkungen. files. Weitere Informationen zum Hinzufügen von Anweisungen zum Quellcode finden Sie unter „Angeben von Attributen und Anweisungen“ auf Seite 90.

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Kapitel 3: Vorbereiten der Eingabe

Arbeiten mit Einschränkungen Files

Verwenden eines Texteditors zur Einschränkung Files (Vermächtnis)
Sie können den Legacy SCOPE-Editor für die SDC-Einschränkung verwenden files erstellt vor Release-Version G-2012.09. Es wird jedoch empfohlen, dass Sie Ihre SDC files in FDC files, um die neueste Version des SCOPE-Editors zu aktivieren und die verbesserte Handhabung zeitlicher Einschränkungen im Tool zu nutzen.
Wenn Sie den alten SCOPE-Editor verwenden möchten, erfahren Sie in diesem Abschnitt, wie Sie manuell eine Tcl-Einschränkung erstellen. fileDie Software erstellt automatisch diese file wenn Sie den alten SCOPE-Editor zur Eingabe der Einschränkungen verwenden. Die Tcl-Einschränkung file enthält nur allgemeine Zeitbeschränkungen. Black-Box-Beschränkungen müssen im Quellcode eingegeben werden. Weitere Informationen finden Sie unter Wann sollten Beschränkungen verwendet werden? Files über Quellcode, auf Seite 53.
1. Öffnen Sie ein file zum Bearbeiten.
Stellen Sie sicher, dass Sie das SCOPE-Fenster geschlossen haben, sonst könnten Sie
vorherige Einschränkungen überschreiben.
Um ein neues file, wählen File->Neu, und wählen Sie die Einschränkung File
(SCOPE) Option. Geben Sie einen Namen für die file und klicken Sie auf „OK“.
So bearbeiten Sie eine vorhandene file, wählen File->Öffnen, einstellen Files vom Typ Filter zu
Zwang Files (sdc) und öffnen Sie die file Sie möchten.
2. Befolgen Sie die Syntaxrichtlinien in Tcl Syntax Guidelines for Constraint Files, auf Seite 55.
3. Geben Sie die benötigten Zeitbeschränkungen ein. Die Syntax finden Sie im Referenzhandbuch. Wenn Sie Blackbox-Zeitbeschränkungen haben, müssen Sie diese im Quellcode eingeben.
4. Sie können auch herstellerspezifische Attribute in der Einschränkung hinzufügen file mit define_attribute. Siehe Festlegen von Attributen in den Einschränkungen File, auf Seite 97 für weitere Informationen.
5. Speichern Sie die file.
6. Fügen Sie die file zum Projekt, wie unter „Änderungen an einem Projekt vornehmen“ auf Seite 62 beschrieben, und führen Sie die Synthese aus.

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Arbeiten mit Einschränkungen Files

Kapitel 3: Vorbereiten der Eingabe

Tcl-Syntaxrichtlinien für Einschränkungen Files
Dieser Abschnitt enthält allgemeine Richtlinien zur Verwendung von Tcl für Einschränkungen files:
· Tcl unterscheidet zwischen Groß- und Kleinschreibung.
· Zur Benennung von Objekten: Der Objektname muss mit dem Namen im HDL-Code übereinstimmen. Schließen Sie Instanz- und Portnamen in c ein.urly Klammern { }. Verwenden Sie keine Leerzeichen in Namen. Verwenden Sie den Punkt (.), um hierarchische Namen zu trennen. Verwenden Sie in Verilog-Modulen beispielsweise die folgende Syntax: Port und
Netznamen:
v:Zelle [Präfix:]Objektname
Dabei ist „Zelle“ der Name der Entwurfseinheit, „Präfix“ ein Präfix zur Identifizierung gleichnamiger Objekte und „Objektname“ ein Instanzpfad mit einem Punkt (.). Das Präfix kann eines der folgenden sein:

Präfix (Kleinbuchstaben) i: p: b: n:

Objekt Instanznamen Portnamen (gesamter Port) Bit-Slice eines Ports Netznamen

Verwenden Sie in VHDL-Modulen beispielsweise die folgende Syntax: Port und Net
Namen in VHDL-Modulen:
v:Zelle [.view] [Präfix:]Objektname
Wobei v: es als ein view Objekt, Lib ist der Name der Bibliothek, Zelle ist der Name der Design-Entität, view ist ein Name für die Architektur, Präfix ist ein Präfix zur Identifizierung von Objekten mit demselben Namen und objectName ist ein Instanzpfad mit dem Punkt (.) als Trennzeichen. View wird nur benötigt, wenn für das Design mehr als eine Architektur vorhanden ist. Die Präfixe der Objekte finden Sie in der obigen Tabelle.

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Kapitel 3: Vorbereiten der Eingabe

Arbeiten mit Einschränkungen Files

· Platzhalter für die Namensübereinstimmung sind * (Sternchen steht für eine beliebige Anzahl
Zeichen) und ? (Fragezeichen entspricht einem einzelnen Zeichen). Diese Zeichen entsprechen nicht Punkten, die als Hierarchietrennzeichen verwendet werden. Zum Beispielample, die folgende Zeichenfolge identifiziert alle Bits der Statereg-Instanz im Statemod-Modul:
i:statemod.statereg[*]

Überprüfung der Einschränkung Files
Sie können die Syntax und andere relevante Informationen zu Ihrer Einschränkung überprüfen files mit dem Befehl „Constraint Check“. So erstellen Sie einen Constraint-Bericht:
1. Erstellen Sie eine Einschränkung file und fügen Sie es Ihrem Projekt hinzu.
2. Wählen Sie „Ausführen“ -> „Einschränkungsprüfung“.
Dieser Befehl generiert einen Bericht, der die Syntax und Anwendbarkeit der zeitlichen Beschränkungen in der FPGA-Synthesebeschränkung überprüft. files für Ihr Projekt. Der Bericht wird in die Datei projectName_cck.rpt geschrieben file und listet die folgenden Informationen auf:
Nicht angewendete Einschränkungen Gültige und auf das Design anwendbare Einschränkungen Platzhaltererweiterung für die Einschränkungen Einschränkungen für nicht vorhandene Objekte
Einzelheiten zu diesem Bericht finden Sie im Abschnitt Constraint Checking Report auf Seite 270 des Referenzhandbuchs.

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KAPITEL 4
Einrichten eines Logiksyntheseprojekts
Wenn Sie ein Design mit den Synopsys FPGA-Synthesetools synthetisieren, müssen Sie ein Projekt für Ihr Design einrichten. Im Folgenden werden die Schritte zum Einrichten eines Projekts für die Logiksynthese beschrieben:
· Projekt einrichten Files, auf Seite 58 · Projektmanagement File Hierarchie, auf Seite 66 · Einrichten von Implementierungen, auf Seite 72 · Festlegen von Implementierungsoptionen für die Logiksynthese, auf Seite 75 · Festlegen von Attributen und Anweisungen, auf Seite 90 · Suchen Files, Seite 98 · Archivierung Files und Projekte, auf Seite 101

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projekt einrichten Files

Projekt einrichten Files
Dieser Abschnitt beschreibt die Grundlagen zum Einrichten und Verwalten eines Projekts file für Ihr Design, einschließlich der folgenden Informationen:
· Erstellen eines Projekts File, auf Seite 58 · Öffnen eines bestehenden Projekts File, auf Seite 61 · Änderungen an einem Projekt vornehmen, auf Seite 62 · Projekteinstellungen View Anzeigeeinstellungen, auf Seite 63 · Aktualisieren von Verilog-Include-Pfaden in älteren Projekten Files, auf Seite 65
Für ein bestimmtes Beispielample zum Einrichten eines Projekts file, lesen Sie das Tutorial für das von Ihnen verwendete Tool.

Erstellen eines Projekts File
Sie müssen ein Projekt einrichten file für jedes Projekt. Ein Projekt enthält die für ein bestimmtes Design benötigten Daten: die Liste der files, die Syntheseergebnisse fileund die Einstellungen Ihrer Geräteoptionen. Das folgende Verfahren zeigt Ihnen, wie Sie ein Projekt einrichten file mit einzelnen Befehlen.
1. Wählen Sie zunächst eine der folgenden Optionen aus: File->Projekt erstellen, File->Projekt öffnen oder das P-Symbol. Klicken Sie auf Neues Projekt.
Im Projektfenster wird ein neues Projekt angezeigt. Klicken Sie auf die Schaltfläche Hinzufügen File Klicken Sie auf die Schaltfläche, drücken Sie F4 oder wählen Sie Projekt->Quelle hinzufügen File Befehl. Der Befehl Hinzufügen FileDas Dialogfeld „s zum Projekt hinzufügen“ wird geöffnet.
2. Quelle hinzufügen files zum Projekt.
Stellen Sie sicher, dass das Feld Suchen in oben im Formular nach rechts zeigt
Verzeichnis. Das files sind im Feld aufgeführt. Wenn Sie nicht sehen, files, überprüfen Sie, ob die Files des Typfelds ist so eingestellt, dass die richtige file Wenn Sie gemischte Eingaben haben files, folgen Sie dem Verfahren, das unter Verwenden gemischter Sprachquellen beschrieben ist Files, auf Seite 44.

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Projekt einrichten Files

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Um alle hinzuzufügen files im Verzeichnis auf einmal, klicken Sie auf die Schaltfläche Alle hinzufügen auf
auf der rechten Seite des Formulars. Zum Hinzufügen files einzeln, klicken Sie auf die file in der Liste und klicken Sie dann auf die Schaltfläche Hinzufügen oder doppelklicken Sie auf die file Name.
Sie können alle files im Verzeichnis und entfernen Sie dann diejenigen, die Sie nicht benötigen, mit der Schaltfläche „Entfernen“.
Wenn Sie VHDL hinzufügen files, wählen Sie die entsprechende Bibliothek aus dem Popup-Menü VHDL-Bibliothek. Die ausgewählte Bibliothek wird auf alle VHDL- files, wenn Sie im Dialogfeld auf OK klicken.
Ihr Projektfenster zeigt ein neues Projekt fileWenn Sie auf das Pluszeichen neben dem Projekt klicken und es aufklappen, sehen Sie Folgendes:
Ein Ordner (zwei Ordner bei gemischtsprachigen Designs) mit der Quelle files.
Wenn Ihr files befinden sich nicht in einem Ordner unter dem Projektverzeichnis. Sie können diese Einstellung unter Optionen->Projekt festlegen. View Optionen und die Überprüfung der View Projekt files in Ordnern. Dies trennt eine Art von file von einem anderen im Projekt view indem Sie sie in separaten Ordnern ablegen.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projekt einrichten Files

Die Implementierung, standardmäßig rev_1 genannt. Implementierungen sind
Überarbeitungen Ihres Designs im Kontext der Synthesesoftware und ersetzen keine externe Quellcodeverwaltungssoftware und -prozesse. Mehrere Implementierungen ermöglichen die Anpassung von Geräte- und Syntheseoptionen, um Designoptionen zu erkunden. Sie können mehrere Implementierungen in Synplify Pro haben. Jede Implementierung verfügt über eigene Synthese- und Geräteoptionen sowie eigene projektbezogene files.

3. Fügen Sie alle benötigten Bibliotheken hinzu. Verwenden Sie dazu die im vorherigen Schritt beschriebene Methode zum Hinzufügen der Verilog- oder VHDL-Bibliothek. file.
Für herstellerspezifische Bibliotheken fügen Sie die entsprechende Bibliothek hinzu file zur
Projekt. Beachten Sie, dass für einige Familien die Bibliotheken automatisch geladen werden und Sie sie nicht explizit zum Projekt hinzufügen müssen file.
Um eine VHDL-Paketbibliothek eines Drittanbieters hinzuzufügen, fügen Sie die entsprechende .vhd hinzu file zum Entwurf, wie in Schritt 2 beschrieben. Klicken Sie mit der rechten Maustaste auf file im Projekt view und wählen Sie File Optionen oder wählen Sie Projekt-> VHDL-Bibliothek festlegen. Geben Sie einen Bibliotheksnamen an, der mit den Simulatoren kompatibel ist. Zum Beispielample, MYLIB. Stellen Sie sicher, dass diese Paketbibliothek vor dem Toplevel-Design in der Liste der files im Projekt view.
Informationen zum Einrichten von Verilog und VHDL file Optionen finden Sie unter Festlegen von Verilog- und VHDL-Optionen auf Seite 84. Sie können diese auch file Optionen später, bevor Sie die Synthese ausführen.
Weitere anbieterspezifische Informationen zur Verwendung von Makrobibliotheken und Black-BloOxes von Anbietern finden Sie unter „Optimierung für Microsemi-Designs“ auf Seite 487.
Für generische Technologiekomponenten können Sie entweder die
technologieunabhängige Verilog-Bibliothek, die mit der Software geliefert wird

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Projekt einrichten Files

Kapitel 4: Einrichten eines Logiksyntheseprojekts

(Installationsverzeichnis/lib/generic_technology/gtech.v) zu Ihrem Design hinzufügen oder Ihre eigene generische Komponentenbibliothek hinzufügen. Verwenden Sie nicht beides zusammen, da es zu Konflikten kommen kann.
4. Prüfen file Reihenfolge im Projekt view. File Reihenfolge ist besonders wichtig für VHDL files.
Für VHDL files können Sie automatisch bestellen die files durch
Wählen Sie Ausführen->VHDL anordnen Files. Alternativ können Sie die files im Projekt view. Paket files müssen zuerst in der Liste stehen, da sie vor ihrer Verwendung kompiliert werden. Wenn Sie Designblöcke über viele files, stellen Sie sicher, dass Sie über Folgendes verfügen file Reihenfolge: die file Die Entität muss zuerst enthalten sein, gefolgt von der Architektur fileund schließlich die file mit der Konfiguration.
Im Projekt view, überprüfen Sie, ob die letzte file im Projekt view ist das
Quelle der obersten Ebene fileAlternativ können Sie die oberste Ebene angeben file wenn Sie die Geräteoptionen einstellen.
5. Wählen Sie File->Speichern, geben Sie einen Namen für das Projekt ein und klicken Sie auf Speichern. Das Projektfenster zeigt Ihre Änderungen an.
6. So schließen Sie ein Projekt file, wählen Sie die Schaltfläche Projekt schließen oder File->Projekt schließen.

Öffnen eines vorhandenen Projekts File
Es gibt zwei Möglichkeiten, ein Projekt zu öffnen file: das offene Projekt und das generische File ->Befehl öffnen.
1. Wenn Sie kürzlich an dem Projekt gearbeitet haben, das Sie öffnen möchten, können Sie es direkt auswählen: File->Letzte Projekte-> Projektname.
2. Verwenden Sie eine der folgenden Methoden, um ein Projekt zu öffnen file:

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projekt einrichten Files

Befehl „Projekt öffnen“

File->Befehl öffnen

Wählen File-> Projekt öffnen, klicken Sie auf die Schaltfläche „Projekt öffnen“ auf der linken Seite des Projektfensters oder klicken Sie auf das P-Symbol.
Um ein aktuelles Projekt zu öffnen, doppelklicken Sie in der Liste der aktuellen Projekte darauf.
Andernfalls klicken Sie auf die Schaltfläche „Vorhandenes Projekt“, um das Dialogfeld „Öffnen“ zu öffnen und das Projekt auszuwählen.

Wählen File->Öffnen.
Geben Sie im Feld „Suchen in:“ das richtige Verzeichnis an.
Satz File vom Typ zum Projekt Files (*.prj). Das Feld listet das Projekt files.
Doppelklicken Sie auf das Projekt, das Sie öffnen möchten.

Das Projekt wird im Projektfenster geöffnet.

Änderungen an einem Projekt vornehmen
Normalerweise fügen Sie hinzu, löschen oder ersetzen files.
1. Quelle oder Einschränkung hinzufügen files zu einem Projekt hinzufügen, wählen Sie die Schaltfläche Hinzufügen Files-Schaltfläche oder Projekt->Quelle hinzufügen File , um das Menü „Auswahl“ zu öffnen Files zum Hinzufügen zum Projekt. Siehe Erstellen eines Projekts File, auf Seite 58 für weitere Einzelheiten.
2. Um a zu löschen file Klicken Sie in einem Projekt auf das file im Projektfenster und drücken Sie die Entf-Taste.
3. Um ein file in einem Projekt,
Wähle aus file Sie im Projektfenster ändern möchten.
Klicken Sie auf die Schaltfläche Ändern File oder wählen Sie Projekt->Ändern File.
In der Quelle File Wählen Sie im sich öffnenden Dialogfeld „Suchen in“ das Verzeichnis
wo die neuen file befindet. Die neue file muss vom gleichen Typ sein wie die file Sie ersetzen möchten.
Wenn Sie Ihre file Wählen Sie in der Liste den Typ des file Sie benötigen von
Die Files des Typfelds.
Doppelklicken Sie auf das fileDas neue file ersetzt das alte im Projekt
Liste. LO
4. Um festzulegen, wie das Projekt files im Projekt gespeichert sind, klicken Sie mit der rechten Maustaste auf ein file im Projekt view und wählen Sie File Optionen. Stellen Sie die Save File Option entweder „Relativ zum Projekt“ oder „Absoluter Pfad“.

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Projekt einrichten Files

Kapitel 4: Einrichten eines Logiksyntheseprojekts

5. Um die Zeit zu überprüfenamp auf einem file, klicken Sie mit der rechten Maustaste auf ein file im Projekt view und wählen Sie File Optionen. Überprüfen Sie die Zeit, zu der das file zuletzt geändert wurde. Klicken Sie auf „OK“.

Projekt einstellen View Anzeigeeinstellungen
Sie können die Organisation und Anzeige von Projekt files. 1. Wählen Sie Optionen->Projekt View Optionen. Das Projekt View Das Optionsformular wird geöffnet.

2. Um verschiedene Arten von Eingaben zu organisieren files in separaten Ordnern, überprüfen Sie View Projekt Files in Ordnern.
Wenn Sie diese Option aktivieren, werden separate Ordner im Projekt erstellt. view für Einschränkung files und Quelle files.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projekt einrichten Files

3. Kontrolle file Anzeige mit folgendem:
Automatische Anzeige aller files, indem Sie Projektbibliothek anzeigen aktivieren. Wenn
Ist dieses Kontrollkästchen deaktiviert, wird das Projekt view wird nicht angezeigt files, bis Sie auf das Plus-Symbol klicken und das files in einem Ordner.
Aktivieren Sie eines der Kontrollkästchen im Projekt File Abschnitt „Namensanzeige“ des
Formular, um zu bestimmen, wie fileNamen werden angezeigt. Sie können nur die fileName, der relative Pfad oder der absolute Pfad.
4. An view Projekt files in benutzerdefinierten benutzerdefinierten Ordnern, überprüfen Sie View Projekt Files in benutzerdefinierten Ordnern. Weitere Informationen finden Sie unter „Erstellen benutzerdefinierter Ordner“ auf Seite 66. Typordner werden nur angezeigt, wenn ein benutzerdefinierter Ordner mehrere Typen enthält.

Benutzerdefinierte Ordner
© 2014 Synopsys, Inc. 64

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Projekt einrichten Files

Kapitel 4: Einrichten eines Logiksyntheseprojekts

5. Um mehr als eine Implementierung im selben Projekt zu öffnen view, aktivieren Sie „Öffnen mehrerer Projekte zulassen“.
Projekt 1

Projekt 2

6. Steuern Sie die Ausgabe file Anzeige mit folgendem:
Aktivieren Sie das Kontrollkästchen Alle anzeigen Files im Feld „Ergebnisverzeichnis“, um alle Ausgabedaten anzuzeigen
files wird nach der Synthese generiert.
Ausgabe ändern file Organisation durch Klicken in eine der Kopfzeilen
in den Umsetzungsergebnissen viewSie können die files nach Typ oder sortieren Sie sie nach dem Datum der letzten Änderung.
7. An view file Informationen, wählen Sie die file im Projekt view, klicken Sie mit der rechten Maustaste und wählen Sie File Optionen. Zum Beispielample, können Sie das Datum überprüfen a file wurde modifiziert.
Aktualisieren von Verilog-Include-Pfaden in älteren Projekten Files
Wenn Sie ein Projekt haben file mit einer älteren Version der Software (vor 8.1) erstellt wurden, sind die Verilog-Include-Pfade in diesem file sind relativ zum Ergebnisverzeichnis oder zur Quelle file mit den `include-Anweisungen. In Versionen nach 8.1 wird das Projekt file `Include-Pfade sind relativ zum Projekt file nur. Die GUI in den neueren Versionen aktualisiert die ältere prj nicht automatisch files, um den neueren Regeln zu entsprechen. Um das alte Projekt zu aktualisieren und zu verwenden file, Führen Sie einen der folgenden Schritte aus:
· Manuelles Bearbeiten des PRJ file in einem Texteditor und fügen Sie Folgendes auf der
Zeile vor jedem set_option -include_path:
set_option -project_relative_includes 1
· Starten Sie ein neues Projekt mit einer neueren Version der Software und löschen Sie die
altes Projekt. Dadurch wird das neue prj file befolgen Sie die neue Regel, bei der Includes relativ zum prj sind file.

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Projektmanagement File Hierarchie

Projektmanagement File Hierarchie
In den folgenden Abschnitten wird beschrieben, wie Sie benutzerdefinierte Ordner erstellen und verwalten können und files im Projekt view:
· Erstellen von benutzerdefinierten Ordnern · Bearbeiten von benutzerdefinierten Projektordnern · Bearbeiten von benutzerdefinierten Files

Erstellen benutzerdefinierter Ordner
Sie können logische Ordner erstellen und anpassen files in verschiedenen Hierarchiegruppierungen innerhalb Ihres Projekts view. Diese Ordner können mit einem beliebigen Namen oder einer beliebigen Hierarchieebene angegeben werden. Zum Beispielample können Sie Ihr Betriebssystem beliebig anpassen file Struktur oder HDL-Logikhierarchie. Benutzerdefinierte Ordner sind durch ihre blaue Farbe gekennzeichnet.

Es gibt mehrere Möglichkeiten, benutzerdefinierte Ordner zu erstellen und dann hinzuzufügen files in einem Projekt. Verwenden Sie eine der folgenden Methoden:

1. Klicken Sie mit der rechten Maustaste auf ein Projekt file oder einen anderen benutzerdefinierten Ordner und wählen Sie Ordner hinzufügen aus dem Popup-Menü. Führen Sie dann einen der folgenden Schritte aus file Operationen:

Rechtsklick zeigt so

auf einem das

fyioleuoLcrOafnileesitahnedr

auswählen auswählen

In Ordner platzieren. Ein Untermenü einen vorhandenen Ordner oder erstellen

neuer Ordner.

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Projektmanagement File Hierarchie

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Beachten Sie, dass Sie den Ordner beliebig benennen können. Verwenden Sie jedoch nicht das Zeichen (/), da es sich hierbei um ein Hierarchietrennzeichen handelt.
Um einen Ordner umzubenennen, klicken Sie mit der rechten Maustaste auf den Ordner und wählen Sie Umbenennen aus
Das Dialogfeld „Ordner umbenennen“ wird angezeigt. Geben Sie einen neuen Namen ein.
2. Verwenden Sie die Schaltfläche Hinzufügen Files zum Projekt-Dialogfeld, um den gesamten Inhalt einer Ordnerhierarchie hinzuzufügen und optional files in benutzerdefinierte Ordner, die den im Dialogfeld angezeigten Betriebssystem-Ordnerhierarchien entsprechen.

Wählen Sie dazu die Schaltfläche Hinzufügen File Schaltfläche im Projekt view.
Wählen Sie im Dialogfeld die gewünschten Ordner wie z. B. dsp aus und
Klicken Sie auf die Schaltfläche Hinzufügen. Dadurch werden alle files aus der DSP-Hierarchie in den benutzerdefinierten Ordner, den Sie gerade erstellt haben.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projektmanagement File Hierarchie

Um die files in benutzerdefinierte Ordner entsprechend
Aktivieren Sie in der Ordnerhierarchie des Betriebssystems die Option „Hinzufügen“ Files zu benutzerdefinierten Ordnern im Dialogfeld.
Standardmäßig ist der benutzerdefinierte Ordnername derselbe wie der Ordner
enthaltend files oder Ordner, die dem Projekt hinzugefügt werden sollen. Sie können die Ordnerbenennung jedoch ändern, indem Sie auf die Schaltfläche „Ordneroptionen“ klicken. Das folgende Dialogfeld wird angezeigt.

Zur Verwendung:
Nur der Ordner mit files für den Ordnernamen, klicken Sie auf Betriebssystem verwenden
Ordnername.
Der Pfadname zum ausgewählten Ordner bestimmt die Ebene der
Hierarchie, die für den benutzerdefinierten Ordnerpfad widergespiegelt wird.

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Projektmanagement File Hierarchie

Kapitel 4: Einrichten eines Logiksyntheseprojekts

3. Sie können per Drag & Drop files und Ordner aus einer OS Explorer-Anwendung in das Projekt view. Diese Funktion ist auf Windows- und Linux-Desktops mit KDE verfügbar.
Wenn Sie per Drag & Drop eine file, wird es sofort zum Projekt hinzugefügt.
Wenn kein Projekt geöffnet ist, erstellt die Software ein Projekt.
Wenn Sie per Drag & Drop eine file über einen Ordner, wird es in diesem abgelegt
Ordner. Zunächst wird der Ordner Files zum Projekt wird angezeigt, in dem Sie aufgefordert werden, die files zum Projekt hinzugefügt werden. Sie können auf OK klicken, um die files. Wenn Sie Änderungen vornehmen möchten, können Sie auf die Schaltfläche „Alle entfernen“ klicken und einen neuen Filter oder eine neue Option angeben.

Hinweis: Um benutzerdefinierte Ordner im Projekt anzuzeigen view, wählen Sie Optionen->Projekt View Menü „Optionen“ und aktivieren/deaktivieren Sie dann das Kontrollkästchen für View Projekt Files in benutzerdefinierten Ordnern im Dialogfeld.

Bearbeiten benutzerdefinierter Projektordner
Im Folgenden wird beschrieben, wie Sie files aus Ordnern, Ordner löschen und die Ordnerhierarchie ändern.
1. Um a zu entfernen file aus einem benutzerdefinierten Ordner, entweder:
Ziehen Sie es per Drag & Drop in einen anderen Ordner oder in das Projekt. Markieren Sie file, klicken Sie mit der rechten Maustaste und wählen Sie Aus Ordner entfernen aus dem
Popup-Menü.
Verwenden Sie nicht die Entf-Taste (DEL), da diese die file aus dem Projekt.
2. Um einen benutzerdefinierten Ordner zu löschen, markieren Sie ihn, klicken Sie mit der rechten Maustaste darauf und wählen Sie im Kontextmenü „Löschen“ oder drücken Sie die ENTF-Taste. Beim Löschen eines Ordners haben Sie folgende Möglichkeiten:
Klicken Sie auf „Ja“, um den Ordner und die files im Ordner von
das Projekt.
Klicken Sie auf „Nein“, um den Ordner einfach zu löschen.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projektmanagement File Hierarchie

3. So ändern Sie die Hierarchie des benutzerdefinierten Ordners:
Ziehen Sie den Ordner per Drag & Drop in einen anderen Ordner, sodass er ein Unterordner ist.
Ordner oder über das Projekt, um es auf die oberste Ebene zu verschieben.
Um die oberste Hierarchieebene eines benutzerdefinierten Ordners zu entfernen, ziehen Sie per Drag & Drop
die gewünschte Unterebene der Hierarchie über dem Projekt. Löschen Sie anschließend das leere Stammverzeichnis des Ordners.
Zum Beispielample, wenn das vorhandene benutzerdefinierte Ordnerverzeichnis lautet:
/Examples/Verilog/RTL
Angenommen, Sie möchten nur eine einstufige RTL-Hierarchie, dann ziehen Sie RTL per Drag & Drop über das Projekt. Anschließend können Sie das /Ex löschen.amples/Verilog-Verzeichnis.

Benutzerdefinierte Manipulation Files
Darüber hinaus können Sie die folgenden Arten von benutzerdefinierten file Operationen:
1. Um die Anzeige von files in den Typordnern, klicken Sie mit der rechten Maustaste in das Projekt view und wählen Sie Projekt View Optionen oder wählen Sie Optionen->Projekt View Optionen. Deaktivieren Sie die Option View Projekt Files in Ordnertyp im Dialogfeld.
2. Zur Anzeige files in alphabetischer Reihenfolge statt in Projektreihenfolge, aktivieren Sie die Sortierfunktion Files-Schaltfläche im Projekt view Systemsteuerung. Klicken Sie auf den Abwärtspfeil in der unteren linken Ecke der Systemsteuerung, um die Systemsteuerung ein- und auszuschalten.

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Projektmanagement File Hierarchie

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Systemsteuerung umschalten
3. Um die Reihenfolge zu ändern files im Projekt:
Stellen Sie sicher, dass Sie benutzerdefinierte Ordner und Sortierungen deaktivieren files. Ziehen Sie per Drag & Drop eine file an die gewünschte Position in der Liste der files.
4. Um die zu ändern file Geben Sie den Typ ein und ziehen Sie ihn per Drag & Drop in den neuen Typordner. Die Software fordert Sie zur Bestätigung auf.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Einrichten von Implementierungen

Einrichten von Implementierungen
Eine Implementierung ist eine Version eines Projekts, die mit bestimmten Einschränkungen und anderen Einstellungen implementiert wird. Ein Projekt kann mehrere Implementierungen mit jeweils eigenen Einstellungen enthalten.

Arbeiten mit mehreren Implementierungen
Mit dem Tool Synplify Pro können Sie mehrere Implementierungen desselben Designs erstellen und die Ergebnisse vergleichen. So können Sie mit verschiedenen Einstellungen für dasselbe Design experimentieren. Implementierungen sind Überarbeitungen Ihres Designs im Kontext der Synthesesoftware und ersetzen keine externe Quellcodeverwaltungssoftware und -prozesse.
1. Klicken Sie auf die Schaltfläche Implementierung hinzufügen oder wählen Sie Projekt->Neue Implementierung und legen Sie neue Geräteoptionen (Registerkarte Gerät), neue Optionen (Registerkarte Optionen) oder eine neue Einschränkung fest file (Registerkarte „Einschränkungen“).
Die Software erstellt eine weitere Implementierung im Projekt viewDie neue Implementierung hat denselben Namen wie die vorherige, jedoch mit einem anderen Nummernsuffix. Die folgende Abbildung zeigt zwei Implementierungen, rev1 und rev2, wobei die aktuelle (aktive) Implementierung hervorgehoben ist.

Die neue Implementierung verwendet den gleichen Quellcode files, aber unterschiedliche Geräteoptionen und Einschränkungen. Es kopiert einige files aus der vorherigen Implementierung: das TLG-Protokoll file, die SRS RTL-Netzliste fileund die Datei design_fsm.sdc file vom FSM Explorer generiert. Die Software speichert einen wiederholbaren Verlauf der Syntheseläufe.

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Einrichten von Implementierungen

Kapitel 4: Einrichten eines Logiksyntheseprojekts

2. Führen Sie die Synthese mit den neuen Einstellungen erneut aus.
Um nur die aktuelle Implementierung auszuführen, klicken Sie auf „Ausführen“.
Um alle Implementierungen in einem Projekt auszuführen, wählen Sie Ausführen->Alle ausführen
Implementierungen.
Sie können mehrere Implementierungen verwenden, um einen anderen Teil auszuprobieren oder mit einer anderen Frequenz zu experimentieren. Informationen zum Festlegen von Optionen finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75.
Das Projekt view zeigt alle Implementierungen mit hervorgehobener aktiver Implementierung und der entsprechenden Ausgabe files, die für die aktive Implementierung generiert wurden und in den Implementierungsergebnissen angezeigt werden view rechts; das Ändern der aktiven Implementierung ändert die Ausgabe file Anzeige. Das Überwachungsfenster überwacht die aktive Implementierung. Wenn Sie dieses Fenster so konfigurieren, dass alle Implementierungen überwacht werden, wird die neue Implementierung automatisch im Fenster aktualisiert.
3. Vergleichen Sie die Ergebnisse.
Verwenden Sie das Überwachungsfenster, um ausgewählte Kriterien zu vergleichen. Stellen Sie sicher, dass
die Implementierungen, die Sie mit dem Befehl „Überwachung konfigurieren“ vergleichen möchten. Weitere Informationen finden Sie unter „Überwachungsfenster verwenden“ auf Seite 190.

Um Details zu vergleichen, vergleichen Sie das Protokoll file Ergebnisse.
4. Um eine Implementierung umzubenennen, klicken Sie mit der rechten Maustaste auf den Implementierungsnamen im Projekt view, wählen Sie im Popup-Menü „Implementierungsnamen ändern“ aus und geben Sie einen neuen Namen ein.
Beachten Sie, dass die aktuelle Benutzeroberfläche die Implementierung überschreibt. Versionen vor 9.0 behalten die umzubenennende Implementierung bei.
5. Um eine Implementierung zu kopieren, klicken Sie mit der rechten Maustaste auf den Implementierungsnamen im Projekt view, wählen Sie im Popup-Menü „Implementierung kopieren“ aus und geben Sie einen neuen Namen für die Kopie ein.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Einrichten von Implementierungen

6. Um eine Implementierung zu löschen, klicken Sie mit der rechten Maustaste auf den Implementierungsnamen im Projekt viewund wählen Sie „Implementierung entfernen“ aus dem Popup-Menü.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts
Festlegen von Implementierungsoptionen für die Logiksynthese
Sie können globale Optionen für Ihre Syntheseimplementierungen festlegen, einige davon technologiespezifisch. Dieser Abschnitt beschreibt, wie Sie globale Optionen wie Gerät, Optimierung und file Optionen mit dem Befehl „Implementierungsoptionen“. Informationen zum Festlegen von Einschränkungen für die Implementierung finden Sie unter „SCOPE-Einschränkungen festlegen“ auf Seite 119. Informationen zum Überschreiben globaler Einstellungen mit einzelnen Attributen oder Anweisungen finden Sie unter „Attribute und Anweisungen festlegen“ auf Seite 90.
In diesem Abschnitt werden die folgenden Themen behandelt:
· Geräteoptionen festlegen, auf Seite 75 · Optimierungsoptionen festlegen, auf Seite 78 · Globale Frequenz und Einschränkung festlegen Files, auf Seite 80 · Festlegen der Ergebnisoptionen, auf Seite 82 · Festlegen der Timing-Berichtsausgabe, auf Seite 84 · Festlegen von Verilog- und VHDL-Optionen, auf Seite 84
Festlegen der Geräteoptionen
Geräteoptionen sind Teil der globalen Optionen, die Sie für den Syntheselauf festlegen können. Dazu gehören die Teileauswahl (Technologie, Teile- und Geschwindigkeitsklasse) und Implementierungsoptionen (E/A-Einfügung und Fanouts). Die Optionen und deren Implementierung können je nach Technologie variieren. Informationen zu den Optionen Ihres Herstellers finden Sie in den Kapiteln zum Hersteller im Referenzhandbuch.
1. Öffnen Sie das Formular „Implementierungsoptionen“, indem Sie auf die Schaltfläche „Implementierungsoptionen“ klicken oder „Projekt“ -> „Implementierungsoptionen“ auswählen und oben auf die Registerkarte „Gerät“ klicken, falls diese nicht bereits ausgewählt ist.
2. Wählen Sie Technologie, Teil, Paket und Geschwindigkeit aus. Die verfügbaren Optionen variieren je nach gewählter Technologie.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
3. Legen Sie die Gerätezuordnungsoptionen fest. Die Optionen variieren je nach gewählter Technologie.
Wenn Sie nicht sicher sind, was eine Option bedeutet, klicken Sie auf die Option, um zu sehen
Eine Beschreibung finden Sie im Feld unten. Eine vollständige Beschreibung der Optionen erhalten Sie, indem Sie F1 drücken oder im entsprechenden Kapitel des Herstellers im Referenzhandbuch nachschlagen.
Um eine Option festzulegen, geben Sie den Wert ein oder aktivieren Sie das Kontrollkästchen, um sie zu aktivieren.
Weitere Informationen zum Festlegen von Fanout-Grenzwerten und zur Neutaktung finden Sie unter „Festlegen von Fanout-Grenzwerten“ auf Seite 348 bzw. „Neutaktung“ auf Seite 334. Einzelheiten zu anderen anbieterspezifischen Optionen finden Sie im entsprechenden Kapitel zum Anbieter und zur Technologiefamilie im Referenzhandbuch.

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Synplify Pro für Microsemi Edition – Benutzerhandbuch Oktober 2014

Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts

4. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der Auswahlmöglichkeiten finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“.
5. Klicken Sie auf „Ausführen“, um den Entwurf zu synthetisieren. Die Software kompiliert und bildet den Entwurf anhand der von Ihnen festgelegten Optionen ab.
6. Um Geräteoptionen mit einem Skript festzulegen, verwenden Sie den Tcl-Befehl „set_option“. Die folgende Tabelle enthält eine alphabetische Liste der Geräteoptionen auf der Registerkarte „Gerät“, die den entsprechenden Tcl-Befehlen zugeordnet sind. Da die Optionen technologie- und familienbasiert sind, sind möglicherweise nicht alle in der Tabelle aufgeführten Optionen für die ausgewählte Technologie verfügbar. Alle Befehle beginnen mit „set_option“, gefolgt von der in der Spalte angegebenen Syntax. Die umfassendste Liste der Optionen für Ihren Hersteller finden Sie im Referenzhandbuch.
Die folgende Tabelle zeigt einen Großteil der Geräteoptionen.

Option Kommentierte Eigenschaften für Analyst Disable I/O Insertion Fanout Guide

Tcl-Befehl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese

Option

Tcl-Befehl (set_option…)

Paket

-package Paketname

Teil

-part Teilename

Beheben Sie gemischte Treiber

-resolve_multiple_driver {1|0}

Geschwindigkeit

-speed_grade Geschwindigkeitsstufe

Technologie

-Technologie-Schlüsselwort

Kompilierpunkt-Timing-Daten aktualisieren -update_models_cp {0|1}

HDL Analyst-Datenbankgenerierung -hdl_qload {1|0}

Festlegen von Optimierungsoptionen
Optimierungsoptionen sind Teil der globalen Optionen, die Sie für die Implementierung festlegen können. In diesem Abschnitt erfahren Sie, wie Sie Optionen wie Häufigkeit und globale Optimierungsoptionen wie die Ressourcenfreigabe festlegen. Sie können einige dieser Optionen auch über die entsprechenden Schaltflächen in der Benutzeroberfläche festlegen.
1. Öffnen Sie das Formular „Implementierungsoptionen“, indem Sie auf die Schaltfläche „Implementierungsoptionen“ klicken oder „Projekt“ -> „Implementierungsoptionen“ auswählen und oben auf die Registerkarte „Optionen“ klicken.
2. Klicken Sie auf die gewünschten Optimierungsoptionen, entweder im Formular oder im Projekt viewDie Auswahlmöglichkeiten variieren je nach Technologie. Wenn eine Option für Ihre Technologie nicht verfügbar ist, ist sie ausgegraut. Wenn Sie die Option an einer Stelle aktivieren, wird sie automatisch an der anderen Stelle aktualisiert.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts

Projekt View

Optimierungsoptionen Implementierungsoptionen->Optionen

Einzelheiten zur Verwendung dieser Optimierungen finden Sie in den folgenden Abschnitten:

FSM-Compiler FSM-Explorer
Ressourcenfreigabe-Retiming

Optimieren von Zustandsautomaten, auf Seite 354
Ausführen des FSM Explorers, auf Seite 359 Hinweis: Nur einige Microsemi-Technologien unterstützen die Option FSM Explorer. Überprüfen Sie im Bereich „Projekt“ > „Implementierungsoptionen“ > „Optionen“, ob diese Option für das in Ihrem Tool angegebene Gerät unterstützt wird.
Ressourcen teilen, auf Seite 352
Retiming, auf Seite 334

Die entsprechenden Optionen des Tcl-Befehls set_option lauten wie folgt:

Option FSM-Compiler FSM-Explorer Ressourcenfreigabe Retiming

set_option Tcl-Befehlsoption -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der Auswahlmöglichkeiten finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
4. Klicken Sie auf die Schaltfläche „Ausführen“, um die Synthese auszuführen.
Die Software erstellt und bildet den Entwurf anhand der von Ihnen eingestellten Optionen ab.
Generierung der HDL Analyst-Datenbank
Standardmäßig liest die Software das gesamte Design, führt Logikoptimierungen und Timing-Propagation durch und schreibt die Ausgabe in eine einzelne Netzliste (SRS). Mit zunehmender Größe der Designs wird die Ausführung und Fehlerbehebung zeitaufwändiger.
Diese Option ermöglicht dem Compiler, das Design in mehrere Module vorzupartitionieren, die in separate Netzlisten geschrieben werden. files (srs). Um diese Option zu aktivieren, aktivieren Sie das Kontrollkästchen „HDL Analyst-Datenbankgenerierung“ auf der Registerkarte „Optionen“ des Dialogfelds „Implementierungsoptionen“. Diese Funktion verbessert die Speichernutzung bei großen Designs erheblich.
Diese Funktion kann auch über das Tcl-Skriptfenster mit dem folgenden Tcl-Befehl „set_option“ aktiviert werden:
set_option -hdl_qload 1
Sobald die Option „HDL Analyst-Datenbankgenerierung“ aktiviert ist, verwenden Sie die Option „Inkrementelles Schnellladen“ im HDL Analyst-Tool, um das Design entweder mit einer einzelnen Netzliste (srs) oder mehreren Netzlisten des RTL-Moduls der obersten Ebene (srs) anzuzeigen. Das Tool kann erweitertetage dieser Funktion, indem nur die betroffene Designhierarchie dynamisch geladen wird. Zum BeispielampDer Hierarchiebrowser kann bei Bedarf nur die untergeordnete Hierarchieebene für das schnelle Laden erweitern. Die Option „Inkrementelles Schnellladen“ befindet sich im Bereich „Allgemein“ des Dialogfelds „HDL Analyst-Optionen“. Siehe „Bereich „Allgemein“ auf Seite 304.

Festlegen globaler Häufigkeit und Einschränkung Files

Dieses Verfahren beschreibt, wie Sie die globale Frequenz festlegen und die Einschränkung angeben files für die Umsetzung.

1. Um eine globale Frequenz festzulegen, führen Sie einen der folgenden Schritte aus:

Geben Sie eine globale Frequenz in das Projekt ein view.

Öffnen Sie das Formular „Implementierungsoptionen“, indem Sie auf die Schaltfläche „Implementierung“ klicken.

Schaltfläche „Optionen“ Registerkarte „Einschränkungen“.

Auswahl

Projekt->Implementierung

Optionen,

Und

klicken

Die

Der entsprechende Tcl-Befehl „set_option“ lautet „-frequency frequencyValue“.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts
Sie können die globale Frequenz durch lokale Einschränkungen überschreiben, wie unter „SCOPE-Einschränkungen festlegen“ auf Seite 119 beschrieben. Im Tool Synplify Pro können Sie automatisch Taktbeschränkungen für Ihr Design generieren, anstatt eine globale Frequenz festzulegen. Weitere Informationen finden Sie unter „Automatische Einschränkungen verwenden“ auf Seite 291.
Globales Frequenz- und Einschränkungsprojekt View
Implementierungsoptionen->Einschränkungen

2. Um die Einschränkung anzugeben files für eine Implementierung, führen Sie einen der folgenden Schritte aus:
Wählen Sie Projekt->Implementierungsoptionen->Einschränkungen. Überprüfen Sie die Einschränkung
files, die Sie im Projekt verwenden möchten.
Im Bereich Implementierungsoptionen->Einschränkungen können Sie auch auf
eine Einschränkung hinzufügen file.
Wenn Sie die gewünschte Implementierung ausgewählt haben, klicken Sie auf Hinzufügen File im
Projekt viewund fügen Sie die Einschränkung hinzu files du brauchst.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
So erstellen Sie eine Einschränkung files, siehe Festlegen von SCOPE-Einschränkungen auf Seite 119.
3. Um Einschränkungen zu beseitigen files aus einer Implementierung, führen Sie einen der folgenden Schritte aus:
Wählen Sie Projekt->Implementierungsoptionen->Einschränkungen. Deaktivieren Sie das Kontrollkästchen
neben dem file Name.
Im Projekt view, klicken Sie mit der rechten Maustaste auf die Einschränkung file entfernt werden und
Wählen Sie „Aus Projekt entfernen“.
Dies beseitigt die Einschränkung file aus der Implementierung, löscht sie aber nicht.
4. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der Auswahlmöglichkeiten finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“.
Wenn Sie das Design synthetisieren, kompiliert und ordnet die Software das Design unter Verwendung der von Ihnen festgelegten Optionen zu.
Festlegen von Ergebnisoptionen
In diesem Abschnitt erfahren Sie, wie Sie Kriterien für die Ausgabe des Syntheselaufs festlegen.
1. Öffnen Sie das Formular „Implementierungsoptionen“, indem Sie auf die Schaltfläche „Implementierungsoptionen“ klicken oder „Projekt“ -> „Implementierungsoptionen“ auswählen und oben auf die Registerkarte „Implementierungsergebnisse“ klicken.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts

2. Geben Sie die Ausgabe an files, die Sie generieren möchten.
So generieren Sie eine zugeordnete Netzliste files, klicken Sie auf Write Mapped Verilog Netlist oder Write
Zugeordnete VHDL-Netzliste.
So generieren Sie eine herstellerspezifische Einschränkung file für Vorwärtskommentare,
Klicken Sie auf Lieferantenbeschränkung schreiben File. Weitere Informationen zu diesem Bericht finden Sie im Abschnitt „Constraint Checking Report“ auf Seite 270 des Referenzhandbuchs auf Seite 56.
3. Legen Sie das Verzeichnis fest, in das Sie die Ergebnisse schreiben möchten.
4. Legen Sie das Format für die Ausgabe fest file. Der entsprechende Tcl-Befehl für die Skripterstellung lautet project -result_format format.
Sie können auch Attribute zur Steuerung der Namenszuordnung festlegen. Weitere Informationen finden Sie im entsprechenden Kapitel des Herstellers im Referenzhandbuch.
5. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der Auswahlmöglichkeiten finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“.
Wenn Sie das Design synthetisieren, kompiliert und ordnet die Software das Design unter Verwendung der von Ihnen festgelegten Optionen zu.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
Festlegen der Timing-Berichtsausgabe
Sie können bestimmen, wie viel im Zeitbericht gemeldet wird, indem Sie die folgenden Optionen festlegen.
1. Wählen Sie „Projekt“ -> „Implementierungsoptionen“ und klicken Sie auf die Registerkarte „Zeitbericht“. 2. Legen Sie die Anzahl der kritischen Pfade fest, die die Software melden soll.

3. Geben Sie die Anzahl der Start- und Endpunkte an, die in den Abschnitten des kritischen Pfads angezeigt werden sollen.
4. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der verfügbaren Optionen finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“. Bei der Synthese des Entwurfs kompiliert und bildet die Software ihn mit den von Ihnen festgelegten Optionen ab.
Festlegen von Verilog- und VHDL-Optionen
Wenn Sie die Verilog- und VHDL-Quelle einrichten files in Ihrem Projekt können Sie auch bestimmte Compileroptionen angeben.
Verilog einstellen File Optionen
Sie setzen Verilog file Optionen, indem Sie entweder Projekt->Implementierungsoptionen->Verilog oder Optionen->Verilog-Compiler konfigurieren auswählen.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts

1. Geben Sie das zu verwendende Verilog-Format an.
Um den Compiler global für alle files im Projekt, wählen Sie
Projekt->Implementierungsoptionen->Verilog. Wenn Sie Verilog 2001 oder SystemVerilog verwenden, finden Sie im Referenzhandbuch Informationen zu unterstützten Konstrukten.
Um den Verilog-Compiler auf einer pro file Wählen Sie die file im
Projekt viewKlicken Sie mit der rechten Maustaste und wählen Sie File Optionen. Wählen Sie den entsprechenden Compiler. Der Standard-Verilog file Das Format für neue Projekte ist SystemVerilog.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
2. Geben Sie das Top-Level-Modul an, falls Sie dies nicht bereits im Projekt view.
3. Um Parameter aus dem Quellcode zu extrahieren, gehen Sie wie folgt vor:
Klicken Sie auf „Parameter extrahieren“. Um den Standardwert zu überschreiben, geben Sie einen neuen Wert für einen Parameter ein.
Die Software verwendet den neuen Wert nur für die aktuelle Implementierung. Beachten Sie, dass die Parameterextraktion für gemischte Designs nicht unterstützt wird.

4. Geben Sie die Direktive in Compiler-Direktiven ein und trennen Sie die Anweisungen durch Leerzeichen. Sie können Direktiven eingeben, die Sie normalerweise mit 'ifdef'- und 'define'-Anweisungen im Code eingeben würden. Zum Beispielample, ABC=30 führt dazu, dass die Software die folgenden Anweisungen in das Projekt schreibt file:
set_option -hdl_define -set „ABC=30“
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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts
5. Geben Sie in der Include Path Order die Suchpfade für die Include-Befehle für die Verilog files, die sich in Ihrem Projekt befinden. Verwenden Sie die Schaltflächen in der oberen rechten Ecke des Felds, um die Pfade hinzuzufügen, zu löschen oder neu anzuordnen.
6. Geben Sie in den Bibliotheksverzeichnissen den Pfad zum Verzeichnis an, das die Bibliothek enthält files für Ihr Projekt. Verwenden Sie die Schaltflächen in der oberen rechten Ecke des Felds, um die Pfade hinzuzufügen, zu löschen oder neu anzuordnen.
7. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der verfügbaren Optionen finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“. Bei der Synthese des Entwurfs kompiliert und bildet die Software ihn mit den von Ihnen festgelegten Optionen ab.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts Festlegen der Implementierungsoptionen für die Logiksynthese
VHDL einstellen File Optionen
Sie setzen VHDL file Optionen, indem Sie entweder Projekt->Implementierungsoptionen->VHDL oder Optionen->VHDL-Compiler konfigurieren auswählen.

Für die VHDL-Quelle können Sie die unten beschriebenen Optionen angeben.
1. Geben Sie das Top-Level-Modul an, falls Sie dies nicht bereits im Projekt view. Befindet sich das Modul der obersten Ebene nicht in der Standard-Arbeitsbibliothek, müssen Sie die Bibliothek angeben, in der der Compiler das Modul finden kann. Informationen hierzu finden Sie unter „VHDL-Panel“ auf Seite 200.
Sie können diese Option auch für Designs mit gemischten Sprachen verwenden oder wenn Sie ein Modul angeben möchten, das nicht die eigentliche Entität der obersten Ebene für die Anzeige durch HDL Analyst und LdOebugging im Schema ist. views. 2. Gehen Sie für eine benutzerdefinierte Zustandsmaschinenkodierung wie folgt vor:
Geben Sie die Art der Kodierung an, die Sie verwenden möchten.

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Festlegen von Implementierungsoptionen für die Logiksynthese Kapitel 4: Einrichten eines Logiksyntheseprojekts
Deaktivieren Sie den FSM-Compiler.
Beim Synthetisieren des Designs verwendet die Software die hier festgelegten Compilerdirektiven zum Kodieren der Zustandsmaschinen. Der FSM-Compiler wird nicht ausgeführt, da dieser die Compilerdirektiven überschreiben würde. Alternativ können Sie Zustandsmaschinen mit dem Attribut syn_encoding definieren, wie unter „Definieren von Zustandsmaschinen in VHDL“ auf Seite 308 beschrieben.
3. So extrahieren Sie Generika aus dem Quellcode:
Klicken Sie auf „Generische Konstanten extrahieren“. Um den Standardwert zu überschreiben, geben Sie einen neuen Wert für eine generische Konstante ein.
Die Software verwendet den neuen Wert nur für die aktuelle Implementierung. Beachten Sie, dass Sie bei einem Design mit gemischten Sprachen keine Generika extrahieren können.

4. Um Tristates über Prozess-/Blockgrenzen hinweg zu pushen, aktivieren Sie die Option „Push Tristates“. Weitere Informationen finden Sie im Referenzhandbuch unter „Push Tristates Option“ auf Seite 212.
5. Bestimmen Sie die Interpretation der Anweisungen synthesis_on und synthesis_off:
Damit der Compiler die Direktiven synthesis_on und synthesis_off interpretiert
Aktivieren Sie wie translate_on/translate_off die Option „Synthese Ein/Aus, implementiert als Übersetzen Ein/Aus“.
Um die Anweisungen synthesis_on und synthesis_off zu ignorieren, stellen Sie sicher, dass
Diese Option ist nicht aktiviert. Weitere Informationen finden Sie unter translate_off/translate_on auf Seite 226 im Referenzhandbuch.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Festlegen von Attributen und Anweisungen

6. Legen Sie bei Bedarf weitere Implementierungsoptionen fest (eine Liste der Auswahlmöglichkeiten finden Sie unter „Implementierungsoptionen für die Logiksynthese festlegen“ auf Seite 75). Klicken Sie auf „OK“.
Wenn Sie das Design synthetisieren, kompiliert und ordnet die Software das Design unter Verwendung der von Ihnen festgelegten Optionen zu.

Festlegen von Attributen und Anweisungen

Attribute und Anweisungen sind Spezifikationen, die Sie Designobjekten zuweisen, um die Art und Weise zu steuern, wie Ihr Design analysiert, optimiert und abgebildet wird.
Attribute steuern Mappingoptimierungen und Direktiven steuern Compileroptimierungen. Aufgrund dieses Unterschieds müssen Sie Direktiven im Quellcode angeben. In der folgenden Tabelle werden die verfügbaren Methoden zum Erstellen von Attribut- und Direktivenspezifikationen beschrieben:

Einschränkungen des VHDL Verilog SCOPE-Editors File

Attribute Ja Ja Ja Ja

Richtlinien Ja Ja Nein Nein

Es ist besser, Attribute im SCOPE-Editor oder in den Einschränkungen anzugeben file, da Sie den Entwurf nicht erst neu kompilieren müssen. Bei Direktiven müssen Sie den Entwurf kompilieren, damit sie wirksam werden.
Wenn SCOPE/Einschränkungen file und der HDL-Quellcode für ein Design angegeben sind, haben die Einschränkungen bei Konflikten Vorrang.
Weitere Einzelheiten finden Sie hier:
· Festlegen von Attributen und Direktiven in VHDL, auf Seite 91 · Festlegen von Attributen und Direktiven in Verilog, auf Seite 92 · Festlegen von Attributen mit dem SCOPE-Editor, auf Seite 93 · Festlegen von Attributen in den Constraints File, Seite 97

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Festlegen von Attributen und Anweisungen

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Festlegen von Attributen und Anweisungen in VHDL
Sie können Objekten auch andere Methoden zum Hinzufügen von Attributen verwenden, wie unter „Angeben von Attributen und Direktiven“ auf Seite 90 beschrieben. Direktiven können jedoch nur im Quellcode angegeben werden. Es gibt zwei Möglichkeiten, Attribute und Direktiven in VHDL zu definieren:
· Verwenden des vordefinierten Attributpakets
· Deklarieren Sie das Attribut bei jeder Verwendung
Einzelheiten zur VHDL-Attributsyntax finden Sie unter „VHDL-Attribut- und Direktivensyntax“ auf Seite 561 im Referenzhandbuch.

Verwenden des vordefinierten VHDL-Attributpakets
Der VorteiltagDer Vorteil der Verwendung des vordefinierten Pakets besteht darin, dass Sie die Attribute und Anweisungen nicht jedes Mal neu definieren müssen, wenn Sie sie in den Quellcode aufnehmen. Der NachteiltagDer Grund dafür ist, dass Ihr Quellcode weniger portierbar ist. Das Attributpaket befindet sich in installDirectory/lib/vhd/synattr.vhd.
1. Um das in der Softwarebibliothek enthaltene Paket vordefinierter Attribute zu verwenden, fügen Sie der Syntax diese Zeilen hinzu:
Bibliothek synplify; verwenden Sie synplify.attributes.all;
2. Fügen Sie nach der Design-Unit-Deklaration das gewünschte Attribut oder die gewünschte Direktive hinzu.
Deklarationen; Attribut Attributname von Objektname: Objekttyp ist Wert;
Zum Beispielampauf:
Entität simpledff ist Port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
Attribut syn_noclockbuf von clk: Signal ist wahr;
Einzelheiten zu den Syntaxkonventionen finden Sie unter „VHDL-Attribut- und Direktivensyntax“ auf Seite 561 im Referenzhandbuch.
3. Quelle hinzufügen file zum Projekt.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Festlegen von Attributen und Anweisungen

Deklarieren von VHDL-Attributen und -Direktiven
Wenn Sie das Attributpaket nicht verwenden, müssen Sie die Attribute jedes Mal neu definieren, wenn Sie sie in den Quellcode aufnehmen.
1. Jedes Mal, wenn Sie ein Attribut oder eine Direktive verwenden, definieren Sie es unmittelbar nach den Design-Unit-Deklarationen mit der folgenden Syntax:
Designeinheitsdeklaration; Attribut Attributname: Datentyp; Attribut Attributname von Objektname: Objekttyp ist Wert;
Zum Beispielampauf:
Entität simpledff ist Port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
Attribut syn_noclockbuf: Boolesch; Attribut syn_noclockbuf von clk:signal ist wahr;
2. Quelle hinzufügen file zum Projekt.

Festlegen von Attributen und Anweisungen in Verilog
Sie können Objekten auch andere Methoden zum Hinzufügen von Attributen verwenden, wie unter „Angeben von Attributen und Anweisungen“ auf Seite 90 beschrieben. Anweisungen können Sie jedoch nur im Quellcode angeben.
Verilog verfügt nicht über vordefinierte Syntheseattribute und -direktiven. Diese müssen daher als Kommentare hinzugefügt werden. Dem Attribut- oder Direktivennamen ist das Schlüsselwort „Synthese“ vorangestellt. Verilog files unterscheiden zwischen Groß- und Kleinschreibung. Attribute und Direktiven müssen daher genau gemäß ihrer Syntaxbeschreibung angegeben werden. Weitere Informationen zur Syntax finden Sie im Referenzhandbuch unter „Verilog-Attribut- und Direktivensyntax“ auf Seite 363.
1. Um ein Attribut oder eine Direktive in Verilog hinzuzufügen, verwenden Sie die Verilog-Zeilen- oder Blockkommentarsyntax (C-Stil) direkt nach dem Designobjekt. Blockkommentare müssen dem Semikolon (falls vorhanden) vorangestellt werden.
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Festlegen von Attributen und Anweisungen

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Syntax für Verilog-Blockkommentare
/* Syntheseattributname = Wert */ /* Syntheseverzeichnisname = Wert */

Syntax für Verilog-Zeilenkommentare
// Synthese Attributname = Wert // Synthese Verzeichnisname = Wert

Details zu den Syntaxregeln finden Sie unter Verilog Attribute and Directive Syntax auf Seite 363 im Referenzhandbuch. Die folgenden Beispiele sindamples:
Modul fifo(out, in) /* Synthese syn_hier = „hard“ */;
2. Um mehrere Attribute oder Anweisungen an dasselbe Objekt anzuhängen, trennen Sie die Attribute durch Leerzeichen, wiederholen Sie jedoch nicht das Schlüsselwort „Synthese“. Verwenden Sie keine Kommas. Zum Beispielampauf:
Fallstatus /* Synthese Vollfall Parallelfall */;
3. Wenn mehrere Register mit einer einzigen Verilog-Reg-Anweisung definiert werden und ein Attribut auf sie angewendet wird, wendet die Synthesesoftware nur das letzte deklarierte Register in der Reg-Anweisung an. Zum Beispielampauf:
reg [5:0] q, q_a, q_b, q_c, q_d /* Synthese syn_preserve=1 */;
Das Attribut syn_preserve wird nur auf q_d angewendet. Dies ist das erwartete Verhalten der Synthesetools. Um dieses Attribut auf alle Register anzuwenden, müssen Sie für jedes Register eine separate Verilog-Reg-Anweisung verwenden und das Attribut anwenden.

Festlegen von Attributen mit dem SCOPE-Editor
Das SCOPE-Fenster bietet eine benutzerfreundliche Oberfläche zum Hinzufügen beliebiger Attribute. Sie können es nicht zum Hinzufügen von Anweisungen verwenden, da diese der Quelle hinzugefügt werden müssen. files. (Siehe „Angeben von Attributen und Anweisungen in VHDL“ auf Seite 91 oder „Angeben von Attributen und Anweisungen in Verilog“ auf Seite 92.) Das folgende Verfahren zeigt, wie Sie ein Attribut direkt im SCOPE-Fenster hinzufügen.
1. Beginnen Sie mit einem kompilierten Design und öffnen Sie das Fenster SCOPE. Um die Attribute zu einer bestehenden Einschränkung hinzuzufügen file, öffnen Sie das Fenster SCOPE, indem Sie auf das vorhandene file im Projekt viewUm die Attribute zu einem neuen file, klicken Sie auf das SCOPE-Symbol und dann auf „Initialisieren“, um das SCOPE-Fenster zu öffnen.
2. Klicken Sie unten im SCOPE-Fenster auf die Registerkarte „Attribute“.

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Kapitel 4: Einrichten eines Logiksyntheseprojekts

Festlegen von Attributen und Anweisungen

Sie können entweder zuerst das Objekt (Schritt 3) oder zuerst das Attribut (Schritt 4) auswählen.

3. Um das Objekt anzugeben, führen Sie in der Spalte „Objekt“ einen der folgenden Schritte aus. Wenn Sie das Attribut bereits angegeben haben, werden in der Spalte „Objekt“ nur gültige Objektoptionen für dieses Attribut angezeigt.
Wählen Sie den Objekttyp in der Spalte Objektfilter aus und wählen Sie dann ein
Objekt aus der Auswahlliste in der Spalte „Objekt“. So stellen Sie sicher, dass Sie ein geeignetes Objekt mit der richtigen Syntax angeben.

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Festlegen von Attributen und Anweisungen

Kapitel 4: Einrichten eines Logiksyntheseprojekts

Ziehen Sie das Objekt, dem Sie das Attribut zuordnen möchten, aus dem
RTL oder Technologie views in die Spalte Objekt im Fenster SCOPE. Bei einigen Attributen kann es vorkommen, dass durch Ziehen und Ablegen nicht das richtige Objekt ausgewählt wird. Zum BeispielampWenn Sie syn_hier beispielsweise auf einem Modul oder einer Entität wie einem Und-Gatter festlegen möchten, müssen Sie es auf dem view für dieses Modul. Das Objekt hätte diese Syntax: v:Modulname in Verilog oder v:Bibliothek.Modulname in VHDL, wo Sie mehrere Bibliotheken haben können.
Geben Sie den Namen des Objekts in die Spalte Objekt ein. Wenn Sie ihn nicht kennen,
Um den Namen zu finden, verwenden Sie den Befehl Suchen oder die Spalte Objektfilter. Achten Sie darauf, das entsprechende Präfix für das Objekt an der gewünschten Stelle einzugeben. Zum Beispielample, um ein Attribut auf einem viewmüssen Sie dem Modul- oder Entitätsnamen das Präfix v: hinzufügen. Bei VHDL müssen Sie möglicherweise sowohl die Bibliothek als auch den Modulnamen angeben.
4. Wenn Sie zuerst das Objekt angegeben haben, können Sie nun das Attribut festlegen. Die Liste zeigt nur die gültigen Attribute für den ausgewählten Objekttyp an. Geben Sie das Attribut an, indem Sie in der Spalte Attribut die Maustaste gedrückt halten und ein Attribut aus der Liste auswählen.

Wenn Sie zuerst das Objekt ausgewählt haben, richten sich die verfügbaren Auswahlmöglichkeiten nach dem ausgewählten Objekt und der verwendeten Technologie. Wenn Sie zuerst das Attribut ausgewählt haben, richten sich die verfügbaren Auswahlmöglichkeiten nach der Technologie.
Wenn Sie ein Attribut auswählen, wird im Fenster „SCOPE“ angezeigt, welchen Wert Sie für dieses Attribut eingeben müssen, und es wird eine kurze Beschreibung des Attributs bereitgestellt. Wenn Sie das Attribut zuerst ausgewählt haben, müssen Sie zurückgehen und das Objekt angeben.
5. Geben Sie den Wert ein. Halten Sie die Maustaste in der Spalte „Wert“ gedrückt und wählen Sie aus der Liste aus. Sie können den Wert auch eintippen.

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Kapitel 4: Einrichten eines Logiksystems

Dokumente / Ressourcen

SYnOPSYS FPGA-Synthese Synplify Pro für Microsemi Edition [pdf] Benutzerhandbuch
FPGA-Synthese Synplify Pro für Microsemi Edition, Synthese Synplify Pro für Microsemi Edition, Synplify Pro für Microsemi Edition, Pro für Microsemi Edition, Microsemi Edition, Edition

Verweise

Bedienungsanleitung

SYnOPSYS FPGA-Synthese Synplify Pro für Microsemi Edition – Benutzerhandbuch

FPGA-Synthese Synplify Pro für Microsemi Edition

Technische Daten

Produktinformationen

Anweisungen zur Produktverwendung

Kapitel 1: Einführung

Umfang des Dokuments

Erste Schritte

Benutzeroberfläche vorbeiview

Kapitel 2: FPGA-Synthese-Design-Flows

Kapitel 3: Vorbereiten der Eingabe

Häufig gestellte Fragen

F: Kann ich Kopien der Dokumentation anfertigen?

F: Wie starte ich die Software?

F: An welche Zielgruppe richtet sich dieses Benutzerhandbuch?

Dokumente / Ressourcen

Verweise

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