SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition User Guide

Synopsys FPGA Synthesis - Synplify Pro kanggo Microsemi Edition
minangka alat lengkap kanggo implementasine FPGA karo macem-macem
fitur sing dirancang kanggo mbantu pangguna ing sintesis lan desain logika
mili.

Pandhuan Panggunaan Produk

Bab 1: Pambuka

Bab iki menehi liwatview saka Synopsys FPGA lan
Prototyping Products, FPGA Implementation Tools, lan Synopsys FPGA
Fitur Alat.

Lingkup Dokumen

Set dokumen kalebu informasi babagan fitur produk
lan dimaksudaké kanggo pangguna sing kasengsem ing sintesis lan desain FPGA
mili.

Miwiti

Kanggo miwiti nggunakake piranti lunak, bukak ing ngisor iki sing kasedhiya
instruksi lan waca pandhuan pangguna kanggo pitulung.

Antarmuka pangguna liwatview

Familiarize dhewe karo antarmuka panganggo kanggo irit
navigasi liwat fitur piranti lunak.

Bab 2: Aliran Desain Sintesis FPGA

Bab iki rinci babagan Aliran Desain Sintesis Logika kanggo FPGA
sintesis.

Bab 3: Nyiapake Input

Sinau carane nggunakake Sumber Basa Campuran Files lan Incremental
Compiler kanggo preparation input efisien.

Cathetan: Wigati babagan watesan sing ana gandhengane
kanthi nggunakake Incremental Compiler.

FAQ

P: Apa aku bisa nggawe salinan dokumentasi?

A: Ya, perjanjian lisensi ngidini nggawe salinan kanggo internal
nggunakake mung karo atribusi sing tepat.

P: Kepiye carane miwiti piranti lunak?

A: Waca bagean "Miwiti" ing Bab 1 saka
pandhuan pangguna kanggo instruksi rinci babagan miwiti piranti lunak.

P: Apa pamirsa sing dituju kanggo pandhuan pangguna iki?

A: Pandhuan pangguna ditujokake kanggo individu sing kasengsem ing FPGA
aliran sintesis lan desain.

View Fullscreen

Synopsys FPGA Synthesis
Synplify Pro kanggo Microsemi Edition
Pandhuan pangguna
Oktober 2014

Kabar Hak Cipta lan Informasi Kepemilikan
Hak cipta © 2014 Synopsys, Inc. Kabeh hak dilindhungi undhang-undhang. Piranti lunak lan dokumentasi iki ngemot informasi rahasia lan kepemilikan sing dadi properti Synopsys, Inc. Piranti lunak lan dokumentasi diwenehake miturut perjanjian lisensi lan bisa digunakake utawa disalin mung miturut syarat-syarat perjanjian lisensi. Ora ana bagean saka piranti lunak lan dokumentasi sing bisa diprodhuksi, ditularake, utawa diterjemahake, ing wangun apa wae utawa kanthi cara apa wae, elektronik, mekanik, manual, optik, utawa liya-liyane, tanpa ijin ditulis sadurunge saka Synopsys, Inc., utawa kanthi tegas diwenehake dening perjanjian lisensi.
Hak kanggo Nyalin Dokumentasi
Persetujuan lisensi karo Synopsys ngidini pemegang lisensi nggawe salinan dokumentasi mung kanggo panggunaan internal.
Saben salinan kudu kalebu kabeh hak cipta, merek dagang, tandha layanan, lan kabar hak kepemilikan, yen ana. Sing nduweni lisensi kudu menehi nomer urut kanggo kabeh salinan. Salinan kasebut bakal ngemot legenda ing ngisor iki ing kaca tutup:
"Dokumen iki diduplikasi kanthi ijin saka Synopsys, Inc., kanggo panggunaan eksklusif __________________________________________ lan karyawane. Iki nomer salinan __________."
Destination Control Statement
Kabeh data teknis sing ana ing publikasi iki tundhuk karo hukum kontrol ekspor ing Amerika Serikat. Pambocoran kanggo warga negara liya sing bertentangan karo hukum Amerika Serikat dilarang. Tanggung jawab pamaca kanggo nemtokake peraturan sing ditrapake lan netepi.
LO

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Penafian
SYNOPSYS, INC., lan LISENSI ITS ora nggawe JAMINAN saka sembarang jenis, EXPRESS UTAWA GRATIS, bab MATERIAL iki, kalebu, nanging ora winates kanggo, JAMINAN kasedhiya kanggo MERCHANTABILITY lan FITNESS FOR PARTICULAR PUSTAKA.
Merek Dagang Kadhaptar (®)
Sinopsi, AEON, AMPS, Astro, Teknologi Sintesis Ekstraksi Perilaku, Cadabra, CATS, Sertifikasi, CHIPit, CoMET, KODE V, Design Compiler, DesignWare, EMBED-IT!, Formalitas, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, METeols, MASTTools, MASTTools, MASTTools, LightTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, the Synplicity logo, Synplify, Synplify Pro, Synthesis Optimization, VRBMA Constraints Vera, lan YIELDdirector minangka merek dagang kadhaptar saka Synopsys, Inc.
Merek dagang (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDLpse, Discovery Designer, DirecterHDLpse, Discovery Designer Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Teknologi Optimasi Hierarkis, Sistem Prototipe ASIC Kinerja Tinggi, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, Jupiter-XT, JupiterXT-ASIC, Liberty, Library CompilerPassport, Macro, MacroPassport Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modul Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRecall, Star-RCXT, Star-SimRex, SystemCallurus TSUPREM-4, VCSi, VHDL Compiler, VMC, lan Worksheet Buffer minangka merek dagang Synopsys, Inc.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Tandha Layanan (sm)
MAP-in, SVP Café, lan TAP-in minangka tandha layanan Synopsys, Inc. SystemC minangka merek dagang saka Open SystemC Initiative lan digunakake miturut lisensi. ARM lan AMBA minangka merek dagang kadhaptar saka ARM Limited. Saber minangka merek dagang kadhaptar saka SabreMark Limited Partnership lan digunakake ing lisensi. Kabeh produk utawa jeneng perusahaan liyane bisa dadi merek dagang saka sing nduweni.
Dicetak ing AS Oktober 2014

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Isine

Bab 1: Pambuka
Synopsys FPGA lan Prototyping Products. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Piranti Implementasi FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Tool Fitur. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Lingkup Dokumen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Set Dokumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Pamirsa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Miwiti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Miwiti Piranti Lunak . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Njaluk Bantuan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Antarmuka pangguna liwatview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Bab 2: Aliran Desain Sintesis FPGA
Aliran Desain Sintesis Logika. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Bab 3: Nyiapake Input
Nyetel Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Nggawe Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Nggunakake Editor Bantuan Konteks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Priksa Sumber HDL Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Ngedit Sumber HDL Files karo Built-in Text Editor . . . . . . . . . . . . . . . . . . . . 35 Nyetel Preferensi Jendhela Editing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Nggunakake Editor Teks Eksternal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Nggunakake Ekstensi Pustaka kanggo Pustaka Verilog Files. . . . . . . . . . . . . . . . . . . . . . . 42
Nggunakake Sumber Campuran Basa Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Nggunakake Compiler Incremental. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Watesan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Nggunakake Aliran Verilog Struktural. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Watesan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggarap Konstrain Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Nalika Gunakake Watesan Files liwat Source Code. . . . . . . . . . . . . . . . . . . . . . . . 53 Nggunakake Editor Teks kanggo Watesan Files (Warisan). . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl Syntax Guidelines for Constraint Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Priksa Watesan Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Bab 4: Nggawe Proyek Sintesis Logika
Nggawe Proyek Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Nggawe Proyek File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Mbukak Proyek sing Ana File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Nggawe Owah-owahan ing Proyek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Setelan Project View Preferensi Tampilan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Nganyari Verilog Include Paths in Old Project Files. . . . . . . . . . . . . . . . . . . . 65
Managing Project File Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Nggawe Folder Kustom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulasi Folder Proyek Kustom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulasi Adat Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Setelan Implementasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Nggarap Multiple Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Setelan Pilihan Implementasi Sintesis Logika. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Nyetel Pilihan Piranti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Setelan Pilihan Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Nemtokake Frekuensi Global lan Watesan Files. . . . . . . . . . . . . . . . . . . . . . 80 Nemtokake Pilihan Asil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Nemtokake Output Laporan Wektu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Nyetel Pilihan Verilog lan VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Nemtokake Atribut lan Arah. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Nemtokake Atribut lan Arah ing VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Nemtokake Atribut lan Arah ing Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Nemtokake Atribut Nggunakake Editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 Nemtokake Atribut ing Watesan File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Nggoleki Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Ngenali Files kanggo Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Nyaring Files kanggo Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Miwiti Panelusuran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Hasil Panelusuran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Pengarsipan Files lan Proyek. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arsip Proyek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Mbusak Arsip Proyek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyalin Proyek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Bab 5: Nemtokake Watesan
Nggunakake Editor SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Nggawe Watesan ing Editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Nggawe Watesan Kanthi Komando Cithakan FDC. . . . . . . . . . . . . . . . 116
Nemtokake Watesan SCOPE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Ngetik lan Ngedit Watesan Lingkup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Nyetel Watesan Jam lan Jalur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Nemtokake Watesan Input lan Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Nemtokake Jinis Pad I/O Standar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Nggunakake TCL View saka SCOPE GUI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Pedoman Ngetik lan Ngedit Watesan . . . . . . . . . . . . . . . . . . . . . . . . 127
Nemtokake Pangecualian Wektu. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Nemtokake Saka/Menyang/Liwat Titik kanggo Pangecualian Wektu. . . . . . . . . . . . . . . . . 130 Nemtokake Path Multicycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Nemtokake Dalan Palsu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Nemokake Obyek karo Tcl golek lan nggedhekake . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Nemtokake Pola Panelusuran kanggo Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Nyaring Tcl Golek Asil karo -filter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Nggunakake Tcl Find Command kanggo Nemtokake Koleksi . . . . . . . . . . . . . . . . . . . . . 138 Nggunakake Tcl expand Command kanggo Nemtokake Koleksi . . . . . . . . . . . . . . . . . . 140 Priksa Tcl golek lan nggedhekake Asil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Nggunakake Tcl temokake lan nggedhekake ing Mode Batch. . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Nggunakake Koleksi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Perbandingan Metode kanggo Nemtokake Koleksi. . . . . . . . . . . . . . . . . . . . . . . 144 Nggawe lan Nggunakake Koleksi SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Nggawe Koleksi nggunakake Tcl Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing lan Manipulating Koleksi karo Tcl Commands. . . . . . . . . . . . . . . 150
Konvertiere SDC in FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Nggunakake Editor SCOPE (Warisan). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Ngetik lan Ngedit Watesan SKOP (Warisan) . . . . . . . . . . . . . . . . . . . . . 157 Nemtokake Cakupan Watesan Wektu (Warisan) . . . . . . . . . . . . . . . . . . . . . . . 159 Ngetik Watesan Default . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Nyetel Watesan Jam lan Jalur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Nemtokake Jam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Nemtokake Watesan Input lan Output (Warisan) . . . . . . . . . . . . . . . . . . . . . . . 169 Nemtokake Dalan Palsu (Warisan) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 6: Sintesis lan Nganalisis Asil
Sintesis Desain Sampeyan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Running Logic Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Nggunakake Priksa Up-to-date kanggo Manajemen Proyek. . . . . . . . . . . . . . . . . . . . . . 174
Priksa Log File Hasil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing lan Nggarap Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Ngakses Laporan Khusus kanthi Cepet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Ngakses asil saka adoh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Nganalisa Asil Nggunakake Log File Laporan . . . . . . . . . . . . . . . . . . . . . . . . . 189 Nggunakake Jendhela Watch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Priksa Panggunaan Sumber Daya . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Nangani Pesen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Priksa Asil ing Pesen Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Nyaring Pesen ing Pesen Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Nyaring Pesen saka Command Line . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Ngotomatisasi Filter Pesen nganggo Skrip Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Kontrol Pesen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Nangani Bebaya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Nggunakake Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Nggunakake Continue on Error kanggo Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
Bab 7: Analisis karo HDL Analyst lan FSM Viewer
Kerja ing Skema Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Mbedakake Antarane Analis HDL Views. . . . . . . . . . . . . . . . . . . . . . . . 209 Mbukak Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Properti Obyek. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Milih Obyek ing RTL/Teknologi Views. . . . . . . . . . . . . . . . . . . . . . . 215 Nggarap Skema Multisheet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Obah Antarane Views ing Window Skema. . . . . . . . . . . . . . . . . . . . . . . 218 Skema Setelan View Preferensi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Ngatur Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Njelajah Hierarki Desain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Nelusuri Hirarki Desain nganggo Browser Hierarki . . . . . . . . . . . . . . . . 222 Njelajah Hierarki Obyek kanthi Pushing/Popping . . . . . . . . . . . . . . . . . . . . . . . 223 Njelajah Obyek Hierarki saka Transparan Instance . . . . . . . . . . . . . . . . . . . 228
Nggoleki Obyek. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Browsing kanggo Golek Obyek ing HDL Analyst Views. . . . . . . . . . . . . . . . . . . . . . . 230 Nggunakake Golek kanggo Panelusuran Hierarkis lan Watesan . . . . . . . . . . . . . . . . . . . . 232 Nggunakake Wildcards karo Find Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggabungake Golek karo Nyaring kanggo Nyaring Panelusuran . . . . . . . . . . . . . . . . . . . . . . 240 Nggunakake Golek kanggo Nggoleki Output Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Crossprobing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing ing RTL / Teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing saka RTL / Teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing saka Jendela Editor Teks . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing saka Tcl Script Window. . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing saka FSM Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Nganalisa Kanthi Alat Analyst HDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewHierarki lan Konteks Desain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Skema Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Ngembangake Pin lan Logika Net. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Ngembangake lan Viewing Sambungan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Flattening Schematic Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Nyilikake Panggunaan Memori Nalika Nganalisis Desain . . . . . . . . . . . . . . . . . . . 267
Nggunakake FSM Viewer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Bab 8: Analisis Wektu
Analisis Wektu ing Skema Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewing Informasi Wektu. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Anotasi Informasi Wektu ing Skema Views. . . . . . . . . . . . . . . . . . 275 Nganalisis Wit Jam ing RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing Critical Paths. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Nangani Slack Negatif . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Ngasilake Laporan Wektu Kustom karo STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Nggunakake Watesan Desain Analisis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Skenario Nggunakake Watesan Desain Analisis. . . . . . . . . . . . . . . . . . . . . . 285 Nggawe ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Nggunakake Jeneng Obyek Bener ing adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Nggunakake Watesan Otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Asil Watesan Otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Bab 9: Nyimpulake Obyek Tingkat Dhuwur
Nemtokake Kothak Ireng kanggo Sintesis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiating Black Box lan I/Os ing Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . 298 Nggawe Kothak Ireng lan I/Os ing VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Nambahake Watesan Wektu Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Nambahake Atribut Black Box Liyane. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Mesin Negara kanggo Sintesis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Nemtokake Mesin Negara ing Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Nemtokake Mesin Negara ing VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Nemtokake FSM kanthi Atribut lan Arah . . . . . . . . . . . . . . . . . . . . . . . . 309
Nemtokake FSM Aman. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferensi RAM otomatis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Atribut RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Inferring Block RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Initializing RAMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initializing RAM ing Verilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initializing RAM ing VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Bab 10: Nemtokake Optimasi Tingkat Desain
Tips kanggo Optimization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Tip Optimasi Umum. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ngoptimalake kanggo Area. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Ngoptimalake Wektu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ngontrol Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Laporan Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Cara Ngatur Wektu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Ngreksa Obyek saka Kang Optimized Away . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Nggunakake syn_keep kanggo Pengawetan utawa Replikasi . . . . . . . . . . . . . . . . . . . . . . . 343 Kontrol Hirarki Flattening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Ngreksa Hirarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Ngoptimalake Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Nyetel Watesan Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Ngontrol Buffering lan Replikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Nuduhake Sumber Daya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Nglebokake I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Ngoptimalake Mesin Negara. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Nemtokake kapan Ngoptimalake Mesin Negara. . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Mlaku FSM Compiler LO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Nganggo FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Pasang Probe. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Probe ing Kode Sumber. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Nambahake Atribut Probe kanthi Interaktif . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Bab 11: Nggarap Poin Kompilasi
Kompilasi Titik Dasar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages saka Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Titik Kompilasi Manual. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nested Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Jinis Titik Kompilasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Dhasar Sintesis Titik Kompilasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompilasi Titik Watesan Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Model Logika Antarmuka. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Wektu Antarmuka kanggo Titik Kompilasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompilasi Titik Sintesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Incremental Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Maju-anotasi saka Compile Point Wektu Watesan . . . . . . . . . . . . . . . . 384
Sintesis Titik Kompilasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Alur Titik Kompilasi Manual. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Nggawe Watesan Tingkat Top File kanggo Compile Points. . . . . . . . . . . . . . . . 388 Nemtokake Titik Kompilasi Manual. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Nyetel Watesan ing Tingkat Kompilasi Titik. . . . . . . . . . . . . . . . . . . . . . . . 391 Nganalisis Asil Kompilasi Titik. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Nggunakake Titik Kompilasi karo Fitur Liyane. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Nggabungake Titik Kompilasi karo Multiprocessing . . . . . . . . . . . . . . . . . . . . . . . 396
Resynthesizing Incrementally . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resintesis Poin Kompilasi Secara Tambah. . . . . . . . . . . . . . . . . . . . . . . . . 397
Bab 12: Nggarap Input IP
Ngasilake IP nganggo SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nemtokake FIFO karo SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Nemtokake RAM karo SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Nemtokake Byte-Aktifake RAM karo SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Nemtokake ROM kanthi SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Nemtokake Adder/Subtractors karo SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Nemtokake Counter karo SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Aliran Enkripsi IP FPGA Synopsys. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Swaraview saka Synopsys FPGA IP Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Enkripsi lan Dekripsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Nggarap IP Enkripsi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Enkripsi IP Sampeyan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Ngenkripsi IP nganggo Script encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Ngenkripsi IP nganggo Skrip encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Nemtokake Metode Output Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Nyiapake Paket IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Nggunakake Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Nggunakake Hyper Source kanggo Prototyping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Nggunakake Hyper Source kanggo IP Designs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Sinyal Utas Liwat Hierarki Desain IP . . . . . . . . . . . . . . . 461
Bab 13: Ngoptimalake Proses kanggo Produktivitas
Nggunakake Mode Batch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Mlaku Mode Batch ing Proyek File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Running Batch Mode kanthi Tcl Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Lisensi antrian. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Nggarap Skrip lan Perintah Tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Nggunakake Tcl Commands and Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Nggawe Skrip Proyek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Setelan Jumlah Proyek Paralel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Nggawe Skrip Sintesis Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Nggunakake Variabel Tcl kanggo Nyoba Frekuensi Jam sing Beda. . . . . . . . . . . . . . . . . . 476 Nggunakake Variabel Tcl kanggo Nyoba Saperangan Teknologi Target. . . . . . . . . . . . . . . . . 478 Mlaku Sintesis Bottom-Up karo Skrip . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Ngotomatisasi Aliran karo synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Bab 14: Nggunakake Multiprocessing
Multiprocessing Kanthi Titik Kompilasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Nyetel Proyek Paralel Maksimal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisensi Panggunaan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Bab 15: Ngoptimalake kanggo Desain Microsemi
Ngoptimalake Desain Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Nggunakake Kothak Ireng Microsemi sing wis ditemtokake. . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Nggunakake Makro Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Nggarap Desain Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Nemtokake syn_radhardlevel ing Kode Sumber. . . . . . . . . . . . . . . . . . . . . . . 490 LO
Bab 16: Nggarap Output Sintesis
Ngirim Informasi menyang Alat P&R. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Lokasi Pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Nemtokake Lokasi kanggo Port Bus Microsemi. . . . . . . . . . . . . . . . . . . . . . . . . 495 Nemtokake Penempatan Makro lan Register. . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Ngasilake Output Khusus Vendor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Nargetake Output menyang Vendor Sampeyan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Kustomisasi Format Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Bab 17: Nglakokake Operasi Pasca Sintesis
Mlaku P&R Otomatis sawise Sintesis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Nggarap Alat Ngenali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Diluncurake saka Alat Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Nangani Masalah karo Launching Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Nggunakake Alat Ngenali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Nggunakake Titik Kompilasi nganggo Alat Identifikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulasi nganggo Alat VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

BAB 1
Pambuka
Pambuka kanggo piranti lunak Synplify Pro® iki nggambarake ing ngisor iki:
· Synopsys FPGA and Prototyping Products, ing kaca 16 · Cakupan Dokumen, ing kaca 21 · Miwiti, ing kaca 22 · Antarmuka Pangguna Overview, ing kaca 24

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 1: Pambuka

Synopsys FPGA lan Prototyping Products

Synopsys FPGA lan Prototyping Products
Tokoh ing ngisor iki nampilake kulawarga Synopsys FPGA lan Prototyping.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Synopsys FPGA lan Prototyping Products

Bab 1: Pambuka

Alat Implementasi FPGA
Produk Synplify Pro lan Synplify Premier minangka alat sintesis RTL sing dirancang khusus kanggo FPGA (array gerbang sing bisa diprogram lapangan) lan CPLD (piranti logika sing bisa diprogram rumit).

Synplify Pro Synthesis Software
Piranti lunak sintesis FPGA Synplify Pro minangka standar industri de facto kanggo ngasilake desain FPGA kanthi kinerja dhuwur lan biaya-efektif. Sawijining unik
Algoritma Behavior Extracting Synthesis Technology® (BEST), nindakake
optimasi tingkat dhuwur sadurunge sintesis kode RTL menyang logika FPGA tartamtu. Pendekatan iki ngidini optimasi unggul ing FPGA, runtime cepet, lan kemampuan kanggo nangani desain sing gedhe banget. Piranti lunak Synplify Pro ndhukung konstruksi basa VHDL lan Verilog paling anyar kalebu SystemVerilog lan VHDL 2008. Alat kasebut minangka teknologi independen sing ngidini retargeting cepet lan gampang antarane piranti FPGA lan vendor saka proyek desain siji.

Synplify Premier Synthesis Software
Fungsi Synplify Premier minangka superset saka alat Synplify Pro, nyedhiyakake implementasine FPGA lan lingkungan debug sing paling apik. Iki kalebu piranti lan teknologi lengkap kanggo desainer FPGA sing luwih maju, lan uga dadi mesin sintesis kanggo prototipe ASIC sing ngarahake prototipe basis FPGA tunggal.
Produk Synplify Premier nawakake desainer FPGA lan prototipe ASIC sing ngarahake FPGA tunggal kanthi metode implementasi desain lan debug sing paling efisien. Ing sisih implementasine desain, kalebu fungsi kanggo penutupan wektu, verifikasi logika, panggunaan IP, kompatibilitas ASIC, lan implementasi DSP, uga integrasi sing ketat karo piranti mburi mburi vendor FPGA. Ing sisih debug, nyedhiyakake verifikasi FPGA ing sistem sing nyepetake proses debug kanthi dramatis, lan uga kalebu metode sing cepet lan tambahan kanggo nemokake masalah desain sing angel dipahami.

Fitur Alat FPGA Synopsys
Tabel iki mbedakake antarane fungsi utama ing Synplify Pro, Synplify, Synplify Premier, lan Synplify Premier karo produk Design Planner.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 1: Pambuka

Synopsys FPGA lan Prototyping Products

Synplify Synplify Pro

Kinerja

Sintesis Ekstrak Perilaku

Teknologi® (BESTTM)

Vendor-Generated Core/IP

Dhukungan (teknologi tartamtu)

FSM Compiler

FSM Explorer

Konversi Jam Gated

Entri Watesan SCOPE®

Fitur linuwih dhuwur

Panggonan-lan-rute terpadu

Analisis

Analis HDL®

Pilihan

Wektu Analyzer

Titik-kanggo-titik

FSM Viewer

Crossprobing

Penciptaan Titik Probe

Identify® Instrumentor

Ngenali Debugger

Analisis daya (SAIF)

Desain Fisik

Rencana Desain File

Tugas Logika kanggo Wilayah

Synplify Premier
x
x
xxxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxxx
xx
xxxxxx
xx

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Synopsys FPGA lan Prototyping Products

Bab 1: Pambuka

Estimasi Area lan Kapasitas Wilayah Pin Assignment Optimasi Fisik Sintesis Fisik Analis Fisik Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Optimization Enhanced Synthesis Fast Synthesis Multiprocessing Compile ing Error Team Design Mixed Language Design Compile Points Hierarkis Design True Batch Mode (Lisensi Floating BatchR & Floating Mode) Back-anotasi saka P&R Data Verifikasi Formal

Synplify Synplify Pro

xxx

–

Ngenali Integrasi

winates

Synplify Premier
xxx
xxxxx
xxx
x
x Mode sintesis logika x

Synplify Premier DP
x
xxxxx
xxxxx
xxx
x
xx Mode sintesis logika
x

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 1: Pambuka

Synopsys FPGA lan Prototyping Products

Back-anotasi saka P&R Data Design Environment Text Editor View Watch Window Message Window Tcl Window Multiple Implementation Vendor Technology Support Prototyping Features Runtime Features Compile Points Gated Clock Conversion Compile on Error

Synplify Synplify Pro

Synplify Premier
xxxxx Dipilih
xxx

Synplify Premier DP
x
xxxxx Dipilih
xxx

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Lingkup Dokumen

Bab 1: Pambuka

Lingkup Dokumen
Ing ngisor iki nerangake ruang lingkup dokumen iki lan pamirsa sing dituju.

Set Dokumen
Pandhuan pangguna iki minangka bagéan saka set dokumen sing kalebu manual referensi lan tutorial. Iki dimaksudake kanggo digunakake karo dokumen liyane ing set kasebut. Iku concentrates ing njlentrehke carane nggunakake piranti lunak Synopsys FPGA kanggo ngrampungake tugas khas. Iki tegese ing ngisor iki:
· Pandhuan pangguna mung nerangake opsi sing dibutuhake kanggo nindakake tugas sing umum
diterangake ing manual. Ora nggambarake saben printah lan pilihan sing kasedhiya. Kanggo katrangan lengkap kabeh opsi printah lan sintaks, deleng User Interface Overview bab ing Synopsys FPGA Synthesis Reference Manual.
· Pandhuan pangguna ngemot informasi adhedhasar tugas. Kanggo risak saka
carane informasi diatur, deleng Njupuk Pitulung, ing kaca 22.

pamirsa
Piranti lunak Synplify Pro ditargetake kanggo pangembang sistem FPGA. Dianggep sampeyan ngerti babagan ing ngisor iki:
· Desain sintesis · RTL · FPGAs · Verilog/VHDL

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 1: Pambuka

Miwiti

Miwiti
Bagean iki nuduhake sampeyan carane miwiti piranti lunak sintesis FPGA Synopsys. Iki nggambarake topik ing ngisor iki, nanging ora ngganti informasi ing pandhuan instalasi babagan lisensi lan instalasi:
· Miwiti Piranti Lunak, ing kaca 22 · Njupuk Pitulung, ing kaca 22

Miwiti Piranti Lunak
1. Yen sampeyan durung nindakake, instal piranti lunak sintesis FPGA Synopsys miturut instruksi instalasi.
2. Miwiti piranti lunak.
Yen sampeyan nggarap platform Windows, pilih
Programs->Synopsys->versi produk saka tombol Start.
Yen sampeyan nggarap platform UNIX, ketik sing cocog
printah ing baris printah:
synplify_pro
· Printah miwiti alat sintesis, lan mbukak jendhela Project. Yen
sampeyan wis mbukak piranti lunak sadurunge, jendhela nampilake proyek sadurunge. Kanggo informasi luwih lengkap babagan antarmuka, ndeleng User Interface Overview bab Manual Referensi.

Njupuk Pitulung
Sadurunge nelpon Dhukungan Synopsys, deleng informasi sing didokumentasikake. Sampeyan bisa ngakses informasi online saka menu Bantuan, utawa deleng versi PDF. Tabel ing ngisor iki nuduhake sampeyan carane informasi diatur.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Miwiti
Kanggo bantuan karo… Nggunakake fitur piranti lunak Cara…
Informasi alur
Pesen kesalahan Atribut lan arahan Lisensi Fitur sintesis Basa lan sintaks Sintaks Tcl Perintah sintesis Tcl Nganyari produk

Bab 1: Pambuka
Waca… Pandhuan Panganggo Synthesis FPGA Synopsys Pandhuan Panganggo Synthesis FPGA Synopsys, cathetan aplikasi babagan dhukungan web situs Synopsys FPGA Synthesis User Guide, cathetan aplikasi ing support web situs Bantuan online (pilih Pitulung-> Pesen kesalahan) Synopsys SolvNet Websitus Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Bantuan online (pilih Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web menu perintah)

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 1: Pambuka

Antarmuka pangguna liwatview

Antarmuka pangguna liwatview
Antarmuka panganggo (UI) kasusun saka jendhela utama, disebut Project view, lan windows specialized utawa views kanggo tugas beda. Kanggo katrangan babagan saben fitur, deleng Bab 2, Antarmuka Panggunaview saka Synopsys FPGA Synthesis Reference Manual.

Antarmuka Pro Synplify

Panel Tombol

Proyek Toolbar view

Status

Asil Implementasine view

Tab kanggo ngakses views

Tcl Script/Pesen Window LO

Watch Window

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

BAB 2
Aliran Desain Sintesis FPGA
Bab iki nerangake Aliran Desain Sintesis Logika, ing kaca 26.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 2: Aliran Desain Sintesis FPGA

Aliran Desain Sintesis Logika

Piranti Synopsys FPGA nyintesis logika kanthi nglumpukake sumber RTL dhisik dadi struktur logika sing ora gumantung karo teknologi, banjur ngoptimalake lan pemetaan logika menyang sumber daya khusus teknologi. Sawise sintesis logika, alat kasebut ngasilake netlist lan kendala khusus vendor file sing bisa digunakake minangka input kanggo alat panggonan-lan-rute (P&R).
Gambar ing ngisor iki nuduhake fase lan alat sing digunakake kanggo sintesis logika lan sawetara input lan output utama. Sampeyan bisa nggunakake piranti lunak sintesis Synplify Pro kanggo aliran iki. Analisis wektu interaktif iku opsional. Senajan aliran nuduhake alangan vendor files minangka input langsung menyang alat P & R, sampeyan kudu nambah iki files menyang project sintesis kanggo wektu kothak ireng.

Synopsys FPGA Tool

RTL

Kompilasi RTL

FDC

Sintesis Logika

Netlist sing disintesis Watesan sintesis Watesan vendor
Alat Vendor
Panggonan & Rute

Prosedur Sintesis Logika

Kanggo aliran desain kanthi instruksi langkah-langkah adhedhasar desain tartamtu

data, download tutorial saka websitus. Langkah-langkah ing ngisor iki ringkesan

prosedur kanggo nyintesis desain, sing uga digambarake ing

tokoh sing nderek.

1. Nggawe proyek.

2. Tambah sumber files kanggo proyek.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Aliran Desain Sintesis Logika

Bab 2: Aliran Desain Sintesis FPGA

3. Setel atribut lan watesan kanggo desain.
4. Setel opsi kanggo implementasine ing kothak dialog Pilihan Implementasi.
5. Klik Run kanggo mbukak sintesis logika.
6. Analisis asil, nggunakake piranti kaya log file, Skema Analis HDL views, jendhela Pesen lan Jendhela Watch.
Sawise rampung desain, sampeyan bisa nggunakake output files kanggo mbukak panggonan-lan-rute karo alat vendor lan ngleksanakake FPGA.
Gambar ing ngisor iki nampilake langkah-langkah utama ing aliran:

Nggawe Proyek
Tambah Sumber Files
Setel Watesan
Setel Pilihan
Mbukak Software
Analisis Asil Ora Ana Gol?
Ya Panggonan lan Rute

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 2: Aliran Desain Sintesis FPGA

Aliran Desain Sintesis Logika

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

BAB 3
Nyiapake Input
Nalika sampeyan sintesis desain, sampeyan kudu nyiyapake rong jinis files: HDL files sing njlèntrèhaké desain, lan project files kanggo ngatur desain. Bab iki nerangake tata cara kanggo nyetel iki files lan proyek. Iki kalebu ing ngisor iki:
· Nyetel Sumber HDL Files, kaca 30 · Nggunakake Sumber Basa Campuran Files, ing kaca 44 · Nggunakake Incremental Compiler, ing kaca 49 · Nggunakake Structural Verilog Flow, ing kaca 51 · Nggarap Kendala Files, kaca 53

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

Nyetel Sumber HDL Files
Bagean iki nerangake carane nyiyapake sumber sampeyan files; proyek file persiyapan diterangake ing Nggawe Project Files, kaca 58. Sumber files bisa ing Verilog utawa VHDL. Kanggo informasi babagan struktur files kanggo sintesis, waca Manual Referensi. Bagian iki mbahas topik ing ngisor iki:
· Nggawe Sumber HDL Files, ing kaca 30 · Nggunakake Editor Bantuan Konteks, ing kaca 32 · Priksa Sumber HDL Files, ing kaca 34 · Nyunting Sumber HDL Files karo Editor Teks Dibangun, ing kaca 35 · Nggunakake Editor Teks Eksternal, ing kaca 41 · Nyetel Preferensi Jendela Editing, ing kaca 39 · Nggunakake Ekstensi Pustaka kanggo Pustaka Verilog Files, kaca 42

Nggawe Sumber HDL Files
Bagean iki nerangake carane nggunakake editor teks sing dibangun kanggo nggawe sumber files, nanging ora pindhah menyang rincian apa ing files ngemot. Kanggo rincian apa sampeyan bisa lan ora bisa kalebu, uga informasi vendor-tartamtu, ndeleng Reference Manual. Yen sampeyan wis duwe sumber files, sampeyan bisa nggunakake editor teks kanggo mriksa sintaks utawa ngowahi file (pirsani Priksa Sumber HDL Files, ing kaca 34 lan Ngedit Sumber HDL Files karo Editor Teks Dibangun, ing kaca 35).
Sampeyan bisa nggunakake Verilog utawa VHDL kanggo sumber files. Ing fileduwe v (Verilog) utawa vhd (VHDL) file ekstensi, mungguh. Sampeyan bisa nggunakake Verilog lan VHDL files ing desain padha. Kanggo informasi babagan nggunakake campuran Verilog lan input VHDL files, ndeleng Nggunakake Sumber Basa Campuran Files, kaca 44.
1. Kanggo nggawe sumber anyar file utawa klik HDL file lambang ( ) utawa tindakake ing ngisor iki:
Pilih File-> Anyar utawa pencet Ctrl-n.
Ing kothak dialog Anyar, pilih jinis sumber file sampeyan pengin nggawe,
Verilog utawa VHDL. NotLeOsing sampeyan bisa nggunakake Editor Bantuan Konteks kanggo desain Verilog sing ngemot konstruksi SystemVerilog ing sumber

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

file. Kanggo informasi luwih lengkap, waca Nggunakake Editor Bantuan Konteks, ing kaca 32.
Yen sampeyan nggunakake format Verilog 2001 utawa SystemVerilog, priksa manawa kanggo ngaktifake Verilog 2001 utawa System Verilog pilihan sadurunge sampeyan mbukak sintesis (Project-> Implementation Options-> Verilog tab). Default Verilog file format kanggo proyek anyar yaiku SystemVerilog.

Ketik jeneng lan lokasi kanggo file lan Klik OK. Suntingan kosong
jendhela mbukak karo nomer baris ing sisih kiwa.
2. Ketik informasi sumber ing jendhela, utawa potong lan tempel. Waca Ngedit Sumber HDL Files karo Editor Teks Dibangun, ing kaca 35 kanggo informasi luwih lengkap babagan nggarap jendhela Editing.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

Kanggo asil sintesis sing paling apik, priksa Manual Referensi lan priksa manawa sampeyan nggunakake konstruksi sing kasedhiya lan atribut lan arahan khusus vendor kanthi efektif.
3. Simpen ing file kanthi milih File->Simpen utawa lambang Simpen ( ).
Sawise sampeyan wis nggawe sumber file, sampeyan bisa mriksa manawa sampeyan duwe sintaks sing bener, kaya sing diterangake ing Priksa Sumber HDL Files, kaca 34.

Nggunakake Editor Bantuan Konteks
Nalika sampeyan nggawe utawa mbukak desain Verilog file, gunakake tombol Bantuan Konteks sing ditampilake ing sisih ngisor jendela kanggo mbantu kode karo konstruksi Verilog/SystemVerilog ing sumber file utawa perintah kendala Tcl menyang Tcl sampeyan file.
Kanggo nggunakake Editor Bantuan Konteks:
1. Klik tombol Bantuan Konteks kanggo nampilake editor teks iki.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

2. Nalika sampeyan milih mbangun ing sisih kiwa jendhela, katrangan bantuan online kanggo mbangun katampil. Yen konstruksi sing dipilih nduweni fitur iki, topik bantuan online ditampilake ing sisih ndhuwur jendhela lan kode umum utawa cithakan printah kanggo konstruksi kasebut ditampilake ing sisih ngisor.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

3. Tombol Sisipake Cithakan uga diaktifake. Nalika sampeyan ngeklik tombol Lebokake Cithakan, kode utawa printah sing ditampilake ing jendhela cithakan dilebokake menyang sampeyan file ing lokasi kursor. Iki ngidini sampeyan nglebokake kode utawa printah kanthi gampang lan ngowahi kanggo desain sing bakal disintesis.
4. Yen sampeyan pengin nyalin mung bagean saka cithakan, pilih kode utawa printah sing pengin dilebokake banjur klik Salin. Sampeyan banjur bisa nempel menyang file.

Priksa Sumber HDL Files

Piranti lunak kanthi otomatis mriksa sumber HDL sampeyan files nalika ngumpulake, nanging yen sampeyan pengin mriksa kode sumber sadurunge sintesis, gunakake prosedur ing ngisor iki. Ana rong jinis pamriksa sing sampeyan tindakake ing piranti lunak sintesis: sintaks lan sintesis.

1. Pilih sumber files sampeyan pengin mriksa.
Kanggo mriksa kabeh sumber files ing project, mbusak kabeh files ing
dhaftar project, lan priksa manawa ora ana ing files mbukak ing jendhela aktif. Yen sampeyan duwe sumber aktif file, piranti lunak mung mriksa aktif file.
Kanggo mriksa siji file, bukak file karo File-> Bukak utawa klik kaping pindho ing
file ing jendhela Project. Yen sampeyan duwe luwih saka siji file mbukak lan pengin mriksa mung siji, sijine kursor ing cocok file jendhela kanggo mesthekake yen iku jendhela aktif.

2. Kanggo mriksa sintaks, pilih Run-> Syntax Check utawa pencet Shift+F7.

Piranti lunak ndeteksi kesalahan sintaks kayata tembung kunci lan tanda baca sing salah lan nglaporake kesalahan ing log sing kapisah file (syntax.log). Yen ora ana kesalahan sing dideteksi, priksa sintaks sing sukses dilaporake ing sisih ngisor iki file.

3. Kanggo mbukak mriksa sintesis, pilih Run-> Synthesis Check utawa pencet Shift+F8.

Piranti lunak ndeteksi kesalahan sing ana gandhengane karo hardware kayata kode sing salah

flip-flops lan laporan kasalahan ing log kapisah file (syntax.log). Yen ana

ora ana kesalahan, priksa sintaksis sing sukses dilaporake ing sisih ngisor iki

file.

4. ngguyuview kesalahan kanthi mbukak syntax.log file nalika dijaluk lan gunakake Golek kanggo nemokake pesen kesalahan (nelusuri @E). Klik kaping pindho ing

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

5-karakter kode kesalahan utawa klik ing teks pesen lan push F1 kanggo nampilake bantuan pesen kesalahan online.
5. Goleki bagean kode sing tanggung jawab kanggo kesalahan kanthi ngeklik kaping pindho ing teks pesen ing syntax.log file. Jendhela Editor Teks mbukak sumber sing cocog file lan nyorot kode sing nyebabake kesalahan.
6. Baleni langkah 4 lan 5 nganti kabeh kesalahan sintaksis lan sintesis didandani.
Pesen bisa dikategorikake minangka kesalahan, peringatan, utawa cathetan. Review kabeh pesen lan mutusake masalah kesalahan. Bebaya kurang serius tinimbang kesalahan, nanging sampeyan kudu maca lan ngerti sanajan sampeyan ora ngrampungake kabeh. Cathetan informatif lan ora perlu dirampungake.

Ngedit Sumber HDL Files karo Built-in Text Editor
Editor teks sing dibangun nggampangake nggawe kode sumber HDL, view iku, utawa ngowahi nalika sampeyan kudu ndandani kasalahan. Yen sampeyan pengin nggunakake editor teks eksternal, deleng Nggunakake Editor Teks Eksternal, ing kaca 41.
1. Apa salah siji saka ing ngisor iki kanggo mbukak sumber file kanggo viewing utawa nyunting:
Kanggo mbukak kanthi otomatis pisanan file ing dhaptar kanthi kasalahan, penet F5.
Kanggo mbukak tartamtu file, klik kaping pindho ing file ing jendhela Project utawa
nggunakake File-> Bukak (Ctrl-o) lan nemtokake sumber file.
Jendhela Editor Teks mbukak lan nampilake sumber file. Garis dinomer. Tembung kunci ana warna biru, lan komentar nganggo warna ijo. Nilai string ana ing werna abang. Yen sampeyan pengin ngganti werna kasebut, deleng Setelan Preferensi Jendela Editing, ing kaca 39.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

2. Kanggo nyunting a file, ketik langsung ing jendhela.
Tabel iki ngringkes operasi panyuntingan umum sing bisa digunakake. Sampeyan uga bisa nggunakake trabasan keyboard tinimbang printah.

Kanggo…

Apa…

Cut, nyalin, lan nempel; Pilih printah saka popup (tahan batalaken, utawa gawe maneh tumindak tombol mouse tengen) utawa Sunting menu.

Pindhah menyang baris tartamtu

Pencet Ctrl-g utawa pilih Edit-> Go To, ketik nomer baris, banjur klik OK.

Golek teks

Pencet Ctrl-f utawa pilih Sunting -> Golek. Ketik teks sing pengin ditemokake, banjur klik OK.

Ganti teks

Pencet Ctrl-h utawa pilih Edit->Ganti. Ketik teks sing pengin ditemokake, lan teks sing pengin diganti. Klik OK.

Ngrampungake tembung kunci

Ketik karakter sing cukup kanggo ngenali tembung kunci kanthi unik, banjur pencet Esc.

Indent teks ing sisih tengen Pilih blok, banjur pencet Tab. Indent teks ing sisih kiwa LSOpilih blok, banjur pencet Shift-Tab.

Ganti huruf gedhe Pilih teks, banjur pilih Sunting-> Lanjut -> Huruf gedhe utawa pencet Ctrl-Shift-u.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

Kanggo… Ganti dadi huruf cilik Tambah blokir komentar
Sunting kolom

Apa…
Pilih teks, banjur pilih Sunting-> Lanjut -> Huruf cilik utawa pencet Ctrl-u.
Sijine kursor ing wiwitan teks komentar, banjur pilih Sunting-> Lanjut-> Kode Komentar utawa penet Alt-c.
Pencet Alt, lan gunakake tombol mouse kiwa kanggo milih kolom. Ing sawetara platform, sampeyan kudu nggunakake tombol ing ngendi fungsi Alt dipetakan, kayata tombol Meta utawa berlian.

3. Kanggo ngethok lan nempel bagean saka dokumen PDF, pilih lambang T-shaped Text Select, sorot teks sing dibutuhake banjur salin lan tempel menyang file. Ikon Pilih Teks ngidini sampeyan milih bagean saka dokumen.
4. Kanggo nggawe lan nggarap tetenger ing Panjenengan file, deleng tabel ing ngisor iki.
Tetenger minangka cara sing trep kanggo navigasi dawa files utawa kanggo mlumpat menyang TCTerms ing kode sing kerep deleng. Sampeyan bisa nggunakake lambang ing toolbar Sunting kanggo operasi iki. Yen sampeyan ora bisa ndeleng toolbar Sunting ing sisih tengen jendhela, ganti ukuran sawetara toolbar liyane.

Kanggo… Lebokake tetenger
Mbusak tetenger
Mbusak kabeh tetenger

Apa…
Klik ing ngendi wae ing baris sing pengin diwenehi tetenger. Pilih Sunting-> Toggle Bookmarks, penet Ctrl-F2, utawa pilih lambang pisanan ing toolbar Sunting. Nomer baris disorot kanggo nuduhake yen ana tetenger ing wiwitan baris kasebut.
Klik ing ngendi wae ing baris kanthi tetenger. Pilih Sunting-> Toggle Bookmarks, penet Ctrl-F2, utawa pilih lambang pisanan ing toolbar Sunting. Nomer baris ora disorot maneh sawise tetenger dibusak.
Pilih Sunting-> Busak kabeh Tetenger, penet Ctrl-Shift-F2, utawa pilih lambang pungkasan ing toolbar Sunting. Nomer baris ora disorot maneh sawise tetenger dibusak.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

Kanggo…
Navigasi a file nggunakake tetenger

Apa…
Gunakake tetenger Sabanjure (F2) lan Tetenger Sadurunge (Shift-F2) printah saka menu Sunting utawa lambang sing cocog saka toolbar Sunting kanggo navigasi menyang tetenger sing dikarepake.

5. Kanggo ndandani kasalahan utawa review bebaya ing kode sumber, tindakake ing ngisor iki:
Bukak HDL file kanthi kesalahan utawa bebaya kanthi ngeklik kaping pindho ing file
ing dhaptar proyek.
Pencet F5 kanggo pindhah menyang kesalahan pisanan, bebaya, utawa cathetan ing file. Ing
ngisor jendhela Editing, sampeyan ndeleng teks pesen.
Kanggo pindhah menyang kesalahan, bebaya, utawa cathetan sabanjure, pilih Run-> Next Error/Warning
utawa pencet F5. Yen ora ana pesen maneh ing file, sampeyan ndeleng pesen "Ora Ana Liyane Kasalahan / Warning / Cathetan" ing ngisor jendhela Editing. Pilih Run-> Next Error/Warning utawa pencet F5 kanggo pindhah menyang kesalahan, bebaya, utawa cathetan ing sabanjure file.
Kanggo bali menyang kesalahan, peringatan, utawa cathetan sadurunge, pilih
Run-> Error / Warning Sadurunge utawa pencet Shift-F5.
6. Kanggo mbukak bantuan pesen kesalahan kanggo katrangan lengkap babagan kesalahan, peringatan, utawa cathetan:
Bukak log format teks file (klik View Log) lan klik kaping pindho ing
kode kesalahan 5 karakter utawa klik ing teks pesen lan penet F1.
Bukak log HTML file lan klik ing kode kesalahan 5-karakter.
Ing jendhela Tcl, klik tab Pesen lan klik ing 5-karakter
kode kesalahan ing kolom ID.
7. Kanggo crossprobe saka jendhela kode sumber kanggo liyane views, mbukak view lan pilih potongan kode. Deleng Crossprobing saka Jendela Editor Teks, ing kaca 246 kanggo rincian.
8. Nalika sampeyan wis ndandani kabeh kasalahan, pilih File-> Simpen utawa klik lambang Simpen kanggo nyimpen file.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

Nyetel Preferensi Window Editing
Sampeyan bisa ngatur font lan werna sing digunakake ing jendhela Suntingan Teks.
1. Pilih Pilihan-> Pilihan Editor lan salah siji Synopsys Editor utawa Editor External. Kanggo informasi luwih lengkap babagan editor eksternal, deleng Nggunakake Editor Teks Eksternal, ing kaca 41.
2. Banjur gumantung ing jinis file sampeyan mbukak, sampeyan bisa nyetel latar mburi, pewarnaan sintaksis, lan pilihan font sing digunakake karo editor teks.

Cathetan: Sawisé iku, preferensi panyuntingan teks sing wis disetel kanggo iki file bakal ditrapake kanggo kabeh files iki file jinis.

Jendhela Suntingan Teks bisa digunakake kanggo nyetel preferensi kanggo proyek files, sumber files (Verilog/VHDL), log files, Tcl files, kendala files, utawa standar liyane files saka kothak dialog Pilihan Editor.
3. Sampeyan bisa nyetel werna sintaks kanggo sawetara opsi sintaks umum, kayata tembung kunci, senar, lan komentar. Kanggo example ing log file, bebaya lan kasalahan bisa werna-kode kanggo pangenalan gampang.
Klik ing lapangan Foreground utawa Background kanggo obyek sing cocog ing lapangan Syntax Coloring kanggo nampilake palet warna.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

Sampeyan bisa milih warna dhasar utawa nemtokake warna khusus lan ditambahake menyang palet warna khusus. Kanggo milih warna sing dikarepake klik OK.
4. Kanggo nyetel font lan ukuran font kanggo editor teks, gunakake menu tarik-mudhun.
5. Priksa Tab Keep kanggo ngaktifake setelan tab, banjur setel spasi tab nggunakake panah munggah utawa mudhun kanggo Ukuran Tab.

LO 6. Klik OK ing wangun Pilihan Editor.
© 2014 Synopsys, Inc. 40

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

Nggunakake Editor Teks Eksternal
Sampeyan bisa nggunakake editor teks eksternal kaya vi utawa emacs tinimbang editor teks sing dibangun. Tindakake ing ngisor iki kanggo ngaktifake editor teks eksternal. Kanggo informasi babagan nggunakake editor teks sing dibangun, deleng Ngowahi Sumber HDL Files karo Editor Teks Dibangun, ing kaca 35.
1. Pilih Pilihan-> Pilihan Editor lan nguripake pilihan Editor njaba.
2. Pilih editor eksternal, nggunakake metode sing cocog karo sistem operasi sampeyan.
Yen sampeyan lagi nggarap platform Windows, klik tombol ...(Browse).
lan pilih editor teks eksternal sing bisa dieksekusi.
Saka platform UNIX utawa Linux kanggo editor teks sing nggawe dhewe
jendhela, klik tombol ... Telusuri banjur pilih eksekusi editor teks eksternal.
Saka platform UNIX kanggo editor teks sing ora nggawe dhewe
jendhela, aja nggunakake tombol ... Telusuri. Nanging ketik xterm -e editor. Gambar ing ngisor iki nuduhake VI sing ditemtokake minangka editor eksternal.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nyetel Sumber HDL Files

Saka platform Linux, kanggo editor teks sing ora nggawe dhewe
jendhela, aja nggunakake tombol ... Telusuri. Nanging, ketik gnome-terminal -x editor. Kanggo nggunakake emacs kanggo example, ketik gnome-terminal -x emacs.
Piranti lunak wis diuji karo emacs lan editor teks vi.
3. Klik OK.

Nggunakake Ekstensi Pustaka kanggo Pustaka Verilog Files
Ekstensi perpustakaan bisa ditambahake menyang perpustakaan Verilog files klebu ing desain kanggo project. Nalika sampeyan nyedhiyani path panelusuran kanggo direktori sing ngemot perpustakaan Verilog files, sampeyan bisa nemtokake ekstensi perpustakaan anyar iki uga Verilog lan SystemVerilog (.v lan .sv) file ekstensi.
Kanggo nindakake iki:
1. Pilih tab Verilog saka panel Implementation Options.
2. Nemtokake lokasi Direktori Pustaka kanggo perpustakaan Verilog files kanggo kalebu ing desain kanggo project.
3. Nemtokake Ekstensi Pustaka.
Sembarang ekstensi perpustakaan bisa ditemtokake, kayata .av, .bv, .cv, .xxx, .va, .vas (ekstensi perpustakaan kapisah karo spasi).
Tokoh ing ngisor iki nuduhake sampeyan ngendi kanggo ngetik ekstensi perpustakaan ing kothak dialog.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nyetel Sumber HDL Files

Bab 3: Nyiapake Input

Tcl sing padha karo mantan ikiample minangka printah ing ngisor iki:
set_option -libext .av .bv .cv .dv .ev
Kanggo rincian, deleng libext, ing kaca 57 ing Referensi Command.
4. Sawise sampeyan ngumpulake desain, sampeyan bisa verifikasi ing log file bilih perpustakaan files karo ekstensi iki dimuat lan diwaca. Kanggo example:
@N: Running Verilog Compiler in SystemVerilog mode @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Loading file C:dirlib1sub1.av saka direktori perpustakaan sing ditemtokake C:dirlib1 @I::"C:dirlib1sub1.av" @N: CG1180 :"C:dirtop.v":10:0:10:3|Loading file C:dirlib2sub2.bv saka direktori perpustakaan sing ditemtokake C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Loading file

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggunakake Sumber Campuran Basa Files

C:dirlib3sub3.cv saka direktori perpustakaan sing ditemtokake C:dirlib3 @I::"C:dirlib3sub3.cv" @N: CG1180 :"C:dirtop.v":14:0:14:3|Muat file C:dirlib4sub4.dv saka direktori perpustakaan sing ditemtokake C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Loading file C:dirlib5sub5.ev saka direktori perpustakaan sing ditemtokake C:dirlib5 @I::"C:dirlib5sub5.ev" Verilog sintaks mriksa sukses!

Nggunakake Sumber Campuran Basa Files
Kanthi piranti lunak Synplify Pro, sampeyan bisa nggunakake campuran input VHDL lan Verilog files ing proyek sampeyan. Kanggo examples saka VHDL lan Verilog files, ndeleng Manual Referensi.
1. Elinga yen Verilog ora ndhukung port VHDL tanpa watesan lan nyiyapake desain basa campuran files miturut.
2. Yen sampeyan pengin ngatur Verilog lan VHDL files ing macem-macem folder, pilih Pilihan-> Proyek View Pilihan lan ngalih ing View Proyek Files ing pilihan Folder.
Nalika sampeyan nambahake files kanggo project, Verilog lan VHDL files ana ing folder kapisah ing Project view.
3. Nalika sampeyan mbukak proyek utawa nggawe anyar, nambah Verilog lan VHDL files minangka nderek:
Pilih Project-> Add Source File printah utawa klik Tambah File tombol. Ing wangun, nyetel Files saka Tipe kanggo HDL Files (*.vhd, *.vhdl, *.v). Pilih Verilog lan VHDL files sampeyan pengin lan nambah menyang Panjenengan
proyek. Klik OK. Kanggo rincian babagan nambah files menyang proyek, deleng Nggawe Owah-owahan ing Proyek, ing kaca 62.
LO

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggunakake Sumber Campuran Basa Files

Bab 3: Nyiapake Input

Ing files sing ditambahake ditampilake ing Project view. Tokoh iki nuduhake files disusun ing folder kapisah.
4. Nalika sampeyan nyetel opsi piranti (tombol Implementation Options), nemtokake modul ndhuwur-tingkat. Kanggo informasi luwih lengkap babagan nyetel opsi piranti, waca Nyetel Opsi Implementasi Sintesis Logika, ing kaca 75.
Yen modul tingkat paling dhuwur yaiku Verilog, klik tab Verilog banjur ketik
jeneng modul tingkat ndhuwur.
Yen modul tingkat paling dhuwur yaiku VHDL, klik tab VHDL banjur ketik jeneng kasebut
saka entitas tingkat paling dhuwur. Yen modul ndhuwur-tingkat ora dumunung ing perpustakaan karya standar, sampeyan kudu nemtokake perpustakaan ngendi compiler bisa nemokake modul. Kanggo informasi babagan carane nindakake iki, deleng Panel VHDL, ing kaca 200.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggunakake Sumber Campuran Basa Files

Sampeyan kudu kanthi tegas nemtokake modul tingkat paling dhuwur, amarga iku titik wiwitan saka mapper ngasilake netlist gabungan.
5. Pilih tab Asil Implementasi ing wangun sing padha lan pilih siji format HDL output kanggo output files kui dening piranti lunak. Kanggo informasi luwih lengkap babagan nyetel opsi piranti, waca Nyetel Opsi Implementasi Sintesis Logika, ing kaca 75.
Kanggo netlist output Verilog, pilih Tulis Verilog Netlist. Kanggo netlist output VHDL, pilih Write VHDL Netlist. Setel opsi piranti liyane lan klik OK.
Sampeyan saiki bisa nyintesis desain sampeyan. Piranti lunak maca ing format campuran saka sumber files lan ngasilake srs siji file sing digunakake kanggo sintesis.
6. Yen sampeyan nemoni masalah, deleng Ngatasi Masalah Desain Basa Campuran, ing kaca 47 kanggo informasi tambahan lan tips.
LO

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggunakake Sumber Campuran Basa Files

Bab 3: Nyiapake Input

Ngatasi Masalah Desain Basa Campuran
Bagean iki menehi tips babagan nangani kahanan tartamtu sing bisa teka karo desain basa campuran.

VHDL File dhawuh
Kanggo desain mung VHDL utawa desain campuran sing level paling dhuwur ora ditemtokake, alat sintesis FPGA kanthi otomatis ngatur maneh VHDL. files supaya paket VHDL dikompilasi ing urutan sing bener.
Nanging, yen sampeyan duwe desain campuran ing ngendi sampeyan wis nemtokake tingkat paling dhuwur, sampeyan kudu nemtokake VHDL. file pesen kanggo alat. Sampeyan mung kudu nindakake iki sapisan, kanthi milih Run-> Atur VHDL files dhawuh. Yen sampeyan ora nindakake iki, sampeyan bakal entuk pesen kesalahan.

Sinyal Global VHDL
Saiki, sampeyan ora bisa duwe sinyal global VHDL ing desain basa campuran, amarga alat kasebut mung ngetrapake sinyal kasebut ing desain mung VHDL.

Maringake VHDL Boolean Generics menyang Parameter Verilog
Alat kasebut nyimpulake kothak ireng kanggo komponen VHDL kanthi generik Boolean, yen komponen kasebut instantiated ing desain Verilog. Iki amarga Verilog ora ngerteni jinis data Boolean, mula nilai Boolean kudu diwakili kanthi bener. Yen nilai VHDL Boolean generik TRUE lan Verilog literal diwakili dening 1, Verilog compiler kokwaca iki minangka kothak ireng.
Supaya ora nyimpulake kothak ireng, literal Verilog kanggo VHDL Boolean generik disetel kanggo TRUE kudu 1'b1, ora 1. Kajaba iku, yen VHDL Boolean generik iku PALSU, Verilog literal sing cocog kudu 1'b0, ora 0.ample nuduhake carane makili generik Boolean supaya padha bener ngliwati wates VHDL-Verilog, tanpa inferring kothak ireng.

Pranyatan Entitas VHDL

Verilog Instantiation

Entitas abc iku Umum (
Number_Bits Divide_Bit );

: integer : boolean

:= 0; := Palsu;

abc #( .Nomer_Bit (16), .Divide_Bit (1'b0)
)

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggunakake Sumber Campuran Basa Files

Nglewati VHDL Generics Tanpa Inferring a Black Box
Ing kasus ing ngendi parameter komponen Verilog, (kanggo example [0:0] RSR = 1'b0) ora cocog karo ukuran komponen umum VHDL sing cocog (RSR: integer: = 0), alat kasebut nyimpulake kothak ireng.
Sampeyan bisa ngatasi iki kanthi mbusak notasi jembaré bus [0:0] ing Verilog files. Elinga yen sampeyan kudu nggunakake VHDL generik saka jinis integer amarga jinis liyane ora ngidini kanggo naleni tepat saka komponen Verilog.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggunakake Compiler Incremental

Bab 3: Nyiapake Input

Nggunakake Compiler Incremental
Gunakake aliran Compiler Incremental kanggo nyuda runtime compiler kanggo desain gedhe. Piranti lunak recompiles mung cocog files nalika owah-owahan desain digawe lan nggunakake maneh database compiler. Compiler ngasilake SRS file mung kanggo modul sing kena pengaruh lan modul induk langsung.
Kanggo nindakake aliran iki, tindakake ing ngisor iki:
1. Tambah Verilog utawa VHDL files kanggo desain.
2. Aktifake opsi Incremental Compile saka tab Verilog utawa VHDL saka panel Pilihan Implementasi.
SRS file digawe kanggo saben modul desain ing direktori synwork.

3. Mbukak compiler kanggo pisanan.
4. Yen owah-owahan desain digawe, mbukak maneh compiler.
Compiler nganalisa database lan nemtokake manawa SRS files up-to-date, banjur mung modul sing wis diganti lan modul induk langsung regenerated. Iki bisa mbantu nambah runtime kanggo desain.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggunakake Compiler Incremental

Watesan
Compiler tambahan ora ndhukung:
· Konfigurasi files kalebu ing aliran Verilog utawa VHDL · Aliran HDL campuran · Desain kanthi referensi modul silang (XMR)

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggunakake Aliran Verilog Struktural

Bab 3: Nyiapake Input

Nggunakake Aliran Verilog Struktural
Alat sintesis nampa Verilog struktural files minangka input kanggo proyek desain sampeyan. Compiler Verilog struktural nindakake pamriksan semantik sintaks nggunakake parser bobot entheng kanggo nambah runtime. Kompiler iki ora nindakake ekstraksi hardware sing rumit utawa operasi optimasi RTL, mula piranti lunak kasebut nggawe kompilasi kanthi cepet saka Verilog struktural. files. Piranti lunak bisa maca Verilog struktural sing digawe iki files, yen ngemot:
· Instantiations saka teknologi primitif
· Pranyatan menehi pratelan
· Atribut sing ditemtokake ing Verilog 2001 lan format sing luwih lawas
· Kabeh konstruksi, kajaba atribut kudu ditemtokake ing format Verilog 95
Kanggo nggunakake input Verilog struktural files:
1. Sampeyan kudu nemtokake Verilog struktural files kanggo kalebu ing desain Panjenengan. Kanggo nindakake iki, nambah file menyang proyek nggunakake salah siji saka cara ing ngisor iki:
Proyek-> Tambah Sumber File utawa Tambah File tombol ing Proyek view Perintah Tcl: add_file - structver filejeneng
Aliran iki bisa ngemot mung Verilog struktural files utawa HDL campuran files (Verilog/VHDL/EDF/SRS) bebarengan karo struktural Verilog netlist files. Nanging, Verilog / VHDL / EDF / SRS kedadean ora didhukung ing modul Verilog struktural.
2. Struktur Verilog files ditambahake menyang folder Structural Verilog ing Project view. Sampeyan uga bisa nambah filemenyang direktori iki, nalika sampeyan nindakake ing ngisor iki:
Pilih Verilog struktural file. Klik-tengen banjur pilih File Pilihan. Pilih Verilog Struktural saka File Ketik menu tarik-mudhun.
3. Run sintesis.
Alat sintesis ngasilake netlist vm utawa edf file gumantung ing teknologi sing ditemtokake. Proses iki padha karo aliran sintesis standar.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggunakake Aliran Verilog Struktural

Watesan
Watesan aliran Verilog struktural ora ndhukung ing ngisor iki:
· Kayata RTL kanggo liyane file jinis · Alur manajemen proyek hierarkis (HPM) · Tugas rumit · Mode lan switch khusus kompiler

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggarap Konstrain Files

Bab 3: Nyiapake Input

Nggarap Konstrain Files
Watesan files iku teks files sing digawe kanthi otomatis dening antarmuka SCOPE (pirsani Nemtokake Watesan SCOPE, ing kaca 119), utawa sing digawe kanthi manual nganggo editor teks. Dheweke ngemot perintah utawa atribut Tcl sing ngalangi sintesis. Utawa, sampeyan bisa nyetel watesan ing kode sumber, nanging iki dudu cara sing disenengi.
Bagian iki ngemot informasi babagan
· Nalika Gunakake Watesan Fileliwat Source Code, ing kaca 53
· Nggunakake Editor Teks kanggo Watesan Files (Warisan), kaca 54
· Tcl Syntax Guidelines for Constraint Files, kaca 55
· Priksa Watesan Files, kaca 56
· Kanggo rincian laporan iki, deleng Constraint Checking Report, ing
kaca 270. saka Reference Manual, kaca 56

Nalika Gunakake Constraint Files liwat Source Code
Sampeyan bisa nambah watesan ing watesan files (digawe dening antarmuka SCOPE utawa dilebokake ing editor teks) utawa ing kode sumber. Umumé, luwih becik nggunakake kendala files, amarga sampeyan ora kudu recompile kanggo alangan bisa ditrapake. Iku uga ndadekake kode sumber luwih portabel. Waca Nggunakake Editor SCOPE, ing kaca 112 kanggo informasi luwih lengkap.
Nanging, yen sampeyan duwe watesan wektu kothak ireng kaya syn_tco, syn_tpd, lan syn_tsu, sampeyan kudu ngetik minangka arahan ing kode sumber. Ora kaya atribut, arahan mung bisa ditambahake menyang kode sumber, ora kanggo kendala files. Waca Nemtokake Atribut lan Arah, ing kaca 90 kanggo informasi luwih lengkap babagan nambahake arahan menyang kode sumber.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggarap Konstrain Files

Nggunakake Editor Teks kanggo Konstrain Files (warisan)
Sampeyan bisa nggunakake editor SCOPE Warisan kanggo watesan SDC files digawe sadurunge release versi G-2012.09. Nanging, disaranake sampeyan nerjemahake SDC files kanggo FDC files kanggo ngaktifake versi paling anyar saka editor SCOPE lan nggunakke penanganan alangan wektu sing ditingkatake ing alat kasebut.
Yen sampeyan milih nggunakake editor SCOPE warisan, bagean iki nuduhake sampeyan carane nggawe kendala Tcl kanthi manual. file. Piranti lunak kanthi otomatis nggawe iki file yen sampeyan nggunakake editor SCOPE warisan kanggo ngetik kendala. Kendala Tcl file mung ngemot watesan wektu umum. Watesan kothak ireng kudu dilebokake ing kode sumber. Kanggo informasi tambahan, waca Nalika Gunakake Watesan Fileliwat Source Code, ing kaca 53.
1. Bukak a file kanggo nyunting.
Priksa manawa sampeyan wis nutup jendela SCOPE, utawa sampeyan bisa
nimpa alangan sadurungé.
Kanggo nggawe anyar file, pilih File-> New, banjur pilih Constraint File
(SKOP) pilihan. Ketik jeneng kanggo file lan klik OK.
Kanggo nyunting sing wis ana file, pilih File-> Bukak, atur Files saka Tipe Filter kanggo
Watesan Files (sdc) lan mbukak file sampeyan pengin.
2. Tindakake pedoman sintaks ing Tcl Syntax Guidelines for Constraint Files, kaca 55.
3. Ketik watesan wektu sing dibutuhake. Kanggo sintaks, deleng Manual Referensi. Yen sampeyan duwe watesan wektu kothak ireng, sampeyan kudu ngetik ing kode sumber.
4. Sampeyan uga bisa nambah atribut vendor-tartamtu ing alangan file nggunakake define_attribute. Waca Nemtokake Atribut ing Watesan File, ing kaca 97 kanggo informasi luwih lengkap.
5. Simpen ing file.
6. Tambah ing file menyang proyek kaya sing diterangake ing Nggawe Owah-owahan menyang Proyek, ing kaca 62, lan jalanake sintesis.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggarap Konstrain Files

Bab 3: Nyiapake Input

Tcl Syntax Guidelines for Constraint Files
Bagean iki nyakup pedoman umum kanggo nggunakake Tcl kanggo kendala files:
· Tcl sensitif huruf cilik.
· Kanggo menehi jeneng obyek: Jeneng obyek kudu cocog karo jeneng ing kode HDL. Lampirake conto lan jeneng port ing curly kurung {}. Aja nggunakake spasi ing jeneng. Gunakake titik (.) kanggo misahake jeneng hirarkis. Ing modul Verilog, gunakake sintaks ing ngisor iki contone, port, lan
jeneng net:
v:cell [awalan:]objectName
Ing ngendi sel minangka jeneng entitas desain, awalan minangka awalan kanggo ngenali obyek kanthi jeneng sing padha, objectName minangka path instance karo pemisah titik (.). Ater-ater bisa dadi salah siji saka ing ngisor iki:

Ater-ater (huruf cilik) i: p: b: n:

Jeneng Instance Obyek Jeneng port (kabeh port) Irisan bit saka port jeneng Net

Ing modul VHDL, gunakake sintaks ing ngisor iki kayata, port, lan net
jeneng ing modul VHDL:
v: sel [.view] [awalan:]objectName
Where v: ngenali minangka a view obyek, lib minangka jeneng perpustakaan, sel minangka jeneng entitas desain, view iku jeneng kanggo arsitektur, ater-ater minangka ater-ater kanggo ngenali obyek kanthi jeneng sing padha, lan objectName minangka path instance karo pemisah titik (.). View mung dibutuhake yen ana luwih saka siji arsitektur kanggo desain. Deleng tabel ing ndhuwur kanggo prefiks obyek.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 3: Nyiapake Input

Nggarap Konstrain Files

· Jeneng sing cocog karo wildcard yaiku * (tanda bintang cocog karo nomer apa wae
karakter) lan? (tandha pitakon cocog karo karakter siji). Karakter kasebut ora cocog karo titik sing digunakake minangka pemisah hirarki. Kanggo example, string ing ngisor iki ngenali kabeh bit saka conto statereg ing modul statemod:
i:statemod.statereg[*]

Priksa Watesan Files
Sampeyan bisa mriksa sintaks lan informasi liyane sing relevan babagan kendala sampeyan files nggunakake printah Constraint Priksa. Kanggo nggawe laporan kendala, tindakake ing ngisor iki:
1. Nggawe kendala file lan ditambahake menyang proyek sampeyan.
2. Pilih Run-> Constraint Check.
Printah iki ngasilake laporan sing mriksa sintaks lan aplikasi watesan wektu ing watesan sintesis FPGA files kanggo proyek sampeyan. Laporan kasebut ditulis ing projectName_cck.rpt file lan dhaptar informasi ing ngisor iki:
Watesan sing ora ditrapake Watesan sing sah lan ditrapake kanggo ekspansi Wildcard desain ing watesan Watesan ing obyek sing ora ana
Kanggo katrangan babagan laporan iki, deleng Laporan Pemeriksa Kendala, ing kaca 270. saka Manual Referensi

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

BAB 4
Nggawe Proyek Sintesis Logika
Nalika sampeyan sintesis desain karo Synopsys FPGA alat sintesis, sampeyan kudu nyiyapake project kanggo desain. Ing ngisor iki nerangake tata cara nyetel proyek kanggo sintesis logika:
· Nggawe Proyek Files, ing kaca 58 · Ngatur Proyek File Hierarki, ing kaca 66 · Nyiyapake Implementasi, ing kaca 72 · Nyetel Opsi Implementasi Sintesis Logika, ing kaca 75 · Nemtokake Atribut lan Arah, ing kaca 90 · Nggoleki Files, kaca 98 · Arsip Files lan Proyek, ing kaca 101

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nggawe Proyek Files

Nggawe Proyek Files
Bagean iki nerangake dhasar babagan carane nyiyapake lan ngatur proyek file kanggo desain sampeyan, kalebu informasi ing ngisor iki:
· Nggawe Proyek File, ing kaca 58 · Mbukak Proyek sing Wis Ana File, ing kaca 61 · Nggawe Owah-owahan menyang Proyek, ing kaca 62 · Nyetel Proyek View Preferensi Tampilan, ing kaca 63 · Nganyari Verilog Include Paths in Old Project Files, kaca 65
Kanggo ex tartamtuample ing nyetel proyek file, deleng tutorial kanggo alat sing sampeyan gunakake.

Nggawe Proyek File
Sampeyan kudu nyiyapake proyek file kanggo saben proyek. Proyek ngemot data sing dibutuhake kanggo desain tartamtu: dhaptar sumber files, asil sintesis file, lan setelan pilihan piranti sampeyan. Prosedur ing ngisor iki nuduhake sampeyan carane nyiyapake proyek file nggunakake printah individu.
1. Miwiti kanthi milih salah siji saka ing ngisor iki: File-> Proyek Pembangunan, File-> Open Project, utawa lambang P. Klik New Project.
Jendhela Project nuduhake proyek anyar. Klik Tambah File tombol, penet F4, utawa pilih Project-> Tambah Sumber File dhawuh. Ing Tambah Files kanggo Project kothak dialog mbukak.
2. Tambah sumber files kanggo proyek.
Priksa manawa kolom Deleng ing sisih ndhuwur formulir kasebut ing sisih tengen
direktori. Ing files kadhaptar ing kothak. Yen sampeyan ora weruh ing files, mriksa sing Files saka jinis lapangan disetel kanggo nampilake sing bener file jinis. Yen sampeyan duwe input campuran files, tindakake prosedur sing diterangake ing Nggunakake Sumber Basa Campuran Files, kaca 44.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggawe Proyek Files

Bab 4: Nggawe Proyek Sintesis Logika

Kanggo nambah kabeh files ing direktori bebarengan, klik Tambah Kabeh tombol ing
sisih tengen formulir. Kanggo nambah files individu, klik ing file ing dhaptar banjur klik tombol Tambah, utawa klik kaping pindho ing file jeneng.
Sampeyan bisa nambah kabeh files ing direktori banjur mbusak sing ora perlu karo tombol Copot.
Yen sampeyan nambahake VHDL files, pilih perpustakaan cocok saka menu popup VHDL Library. Pustaka sing sampeyan pilih ditrapake kanggo kabeh VHDL files nalika sampeyan klik OK ing kothak dialog.
Jendhela proyek sampeyan nampilake proyek anyar file. Yen sampeyan ngeklik tandha plus ing jejere proyek lan nggedhekake, sampeyan bakal weruh ing ngisor iki:
Folder (loro folder kanggo desain basa campuran) kanthi sumber files.
Yen sampeyan files ora ana ing folder ing direktori proyek, sampeyan bisa nyetel preferensi iki kanthi milih Options-> Project View Pilihan lan mriksa ing View proyek files ing kothak folder. Iki misahake siji jinis file saka liyane ing Project view kanthi nyelehake ing folder sing kapisah.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nggawe Proyek Files

Implementasine, jenenge rev_1 kanthi standar. Implementasine yaiku
revisi desain sampeyan ing konteks piranti lunak sintesis, lan ora ngganti piranti lunak kontrol lan pangolahan kode sumber eksternal. Multiple implementasi ngijini sampeyan ngowahi piranti lan opsi sintesis kanggo njelajah opsi desain. Sampeyan bisa duwe sawetara implementasine ing Synplify Pro. Saben implementasine nduweni opsi sintesis lan piranti dhewe lan sing gegandhengan karo proyek files.

3. Tambah perpustakaan apa wae sing dibutuhake, nggunakake cara sing diterangake ing langkah sadurunge kanggo nambah perpustakaan Verilog utawa VHDL file.
Kanggo perpustakaan khusus vendor, tambahake perpustakaan sing cocog file menyang
proyek. Elinga yen kanggo sawetara kulawarga, perpustakaan dimuat kanthi otomatis lan sampeyan ora perlu nambahake kanthi jelas menyang proyek kasebut. file.
Kanggo nambah perpustakaan paket VHDL pihak katelu, nambah .vhd cocok file kanggo desain, minangka diterangake ing langkah 2. Klik-tengen ing file ing Proyek view lan pilih File Pilihan, utawa pilih Project-> Setel perpustakaan VHDL. Nemtokake jeneng perpustakaan sing kompatibel karo simulator. Kanggo example, MYLIB. Priksa manawa perpustakaan paket iki sadurunge desain toplevel ing dhaptar files ing Project view.
Kanggo informasi babagan setelan Verilog lan VHDL file opsi, ndeleng Setelan Verilog lan VHDL Pilihan, ing kaca 84. Sampeyan uga bisa nyetel iki file opsi mengko, sadurunge mlaku sintesis.
Kanggo informasi khusus vendor tambahan babagan nggunakake perpustakaan makro vendor lan bLoOx ireng, deleng Ngoptimalake Desain Microsemi, ing kaca 487.
Kanggo komponen teknologi umum, sampeyan bisa nambah
perpustakaan Verilog teknologi-independen diwenehake karo piranti lunak

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggawe Proyek Files

Bab 4: Nggawe Proyek Sintesis Logika

(install_dir/lib/generic_ technology/gtech.v) kanggo desain, utawa nambah perpustakaan komponen umum dhewe. Aja nggunakake loro-lorone bebarengan amarga bisa uga ana konflik.
4. Priksa file pesenan ing Proyek view. File urutan utamané penting kanggo VHDL files.
Kanggo VHDL files, sampeyan bisa kanthi otomatis supaya ing files dening
pilih Run->Arrange VHDL Files. Utawa, mindhah kanthi manual files ing Project view. Paket files kudu dadi pisanan ing dhaptar amarga dikompilasi sadurunge digunakake. Yen sampeyan duwe pamblokiran desain nyebar liwat akeh files, priksa manawa sampeyan duwe ing ngisor iki file pesenan: ing file ngemot entitas kudu pisanan, ngiring dening arsitektur file, lan pungkasanipun ing file karo konfigurasi.
Ing Proyek view, mriksa sing pungkasan file ing Proyek view yaiku
sumber tingkat ndhuwur file. Utawa, sampeyan bisa nemtokake tingkat paling dhuwur file nalika sampeyan nyetel pilihan piranti.
5. Pilih File-> Simpen, ketik jeneng kanggo proyek, banjur klik Simpen. Jendhela Project nggambarake owah-owahan sampeyan.
6. Kanggo nutup proyek file, pilih tombol Tutup Proyek utawa File-> Tutup Proyek.

Mbukak Proyek sing Wis Ana File
Ana rong cara kanggo mbukak proyek file: Open Project lan umum File -> Mbukak printah.
1. Yen proyek sing arep dibukak minangka proyek sing lagi wae digarap, sampeyan bisa milih langsung: File->Proyek Anyar->ProjectName.
2. Gunakake salah siji saka cara ing ngisor iki kanggo mbukak proyek sembarang file:

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nggawe Proyek Files

Bukak Komando Proyek

File-> Bukak Command

Pilih File-> Open Project, klik tombol Open Project ing sisih kiwa jendela Project, utawa klik lambang P.
Kanggo mbukak proyek anyar, klik kaping pindho saka dhaptar proyek anyar.
Yen ora, klik tombol Proyek sing ana kanggo mbukak kothak dialog Mbukak banjur pilih proyek kasebut.

Pilih File-> Bukak.
Nemtokake direktori sing bener ing lapangan Deleng Ing:.
Set File saka Tipe kanggo Proyek Files (*.prj). Kothak kasebut nampilake proyek kasebut files.
Klik kaping pindho ing proyek sing pengin dibukak.

Proyek mbukak ing jendela Project.

Nggawe Owah-owahan menyang Proyek
Biasane, sampeyan nambah, mbusak, utawa ngganti files.
1. Kanggo nambah sumber utawa alangan files menyang proyek, pilih Tambah Filetombol s utawa Project-> Tambah Sumber File kanggo mbukak Pilih Files kanggo Tambah menyang kothak dialog Project. Waca Nggawe Proyek File, ing kaca 58 kanggo rincian.
2. Kanggo mbusak a file saka proyek, klik ing file ing jendhela Project, banjur pencet tombol Busak.
3. Kanggo ngganti a file ing proyek,
Pilih ing file sampeyan pengin ngganti ing jendhela Project.
Klik Ganti File tombol, utawa pilih Project-> Ganti File.
Ing Sumber File kothak dialog sing mbukak, setel Deleng Ing direktori
ngendi anyar file dumunung. Sing anyar file kudu saka jinis sing padha file sampeyan pengin ngganti.
Yen sampeyan ora ndeleng sampeyan file kadhaptar, pilih jinis file sampeyan kudu saka
ing Files saka jinis lapangan.
Klik kaping pindho ing file. Sing anyar file ngganti sing lawas ing project
dhaptar. LO
4. Kanggo nemtokake carane project files disimpen ing project, klik tengen ing a file ing Proyek view lan pilih File Pilihan. Setel Simpen File opsi kanggo salah siji Relatif kanggo Project utawa Path Absolute.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggawe Proyek Files

Bab 4: Nggawe Proyek Sintesis Logika

5. Kanggo mriksa wektu stamp ing a file, klik kanan a file ing Proyek view lan pilih File Pilihan. Priksa wektu sing file pungkasan diowahi. Klik OK.

Setelan Project View Preferensi Tampilan
Sampeyan bisa ngatur organisasi lan tampilan proyek files. 1. Pilih Pilihan->Proyek View Pilihan. Proyek kasebut View Formulir opsi mbukak.

2. Kanggo ngatur macem-macem input files ing folder kapisah, mriksa View Proyek Files ing Folder.
Priksa pilihan iki nggawe folder kapisah ing Project view kanggo alangan files lan sumber files.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nggawe Proyek Files

3. Kontrol file tampilan karo ing ngisor iki:
Tampilake kabeh kanthi otomatis files, kanthi mriksa Show Project Library. Yen
iki ora dicenthang, Project view ora nampilake files nganti sampeyan klik ing simbol plus lan nggedhekake files ing folder.
Priksa salah siji saka kothak ing Project File Jeneng Tampilan bagean saka
wangun kanggo nemtokake carane filejeneng ditampilake. Sampeyan bisa nampilake mung filejeneng, path relatif, utawa path absolut.
4. Kanggo view proyek files ing folder adat selaras, mriksa View Proyek Files ing Folder Custom. Kanggo informasi luwih lengkap, deleng Nggawe Folder Kustom, ing kaca 66. Tipe folder mung ditampilake yen ana macem-macem jinis ing folder khusus.

Folder khusus
© 2014 Synopsys, Inc. 64

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nggawe Proyek Files

Bab 4: Nggawe Proyek Sintesis Logika

5. Kanggo mbukak luwih saka siji implementasine ing Project padha view, priksa Allow Multiple Projects to be Opened.
Proyek 1

Proyek 2

6. Ngontrol output file tampilan karo ing ngisor iki:
Priksa Tampilake kabeh Files ing kothak Direktori Hasil kanggo nampilake kabeh output
files kui sawise sintesis.
Ngganti output file organisasi kanthi ngeklik salah sawijining bar header
ing Hasil Implementasi view. Sampeyan bisa klompok files miturut jinis utawa urut miturut tanggal pungkasan diowahi.
7. Kanggo view file informasi, pilih ing file ing Proyek view, klik-tengen, banjur pilih File Pilihan. Kanggo example, sampeyan bisa mriksa tanggal a file diowahi.
Nganyari Verilog Include Paths in Old Project Files
Yen sampeyan duwe proyek file digawe karo versi lawas saka piranti lunak (sadurunge 8.1), Verilog kalebu path ing iki file relatif marang direktori asil utawa sumber file karo `kalebu statements. Ing release sawise 8.1, project file `kalebu path sing relatif kanggo project file mung. GUI ing rilis sing luwih anyar ora nganyarke prj lawas kanthi otomatis files kanggo salaras karo aturan anyar. Kanggo nganyarke lan nggunakake proyek lawas file, tindakake salah siji saka ing ngisor iki:
· Ngowahi prj kanthi manual file ing editor teks lan nambah ing ngisor iki ing
baris sadurunge saben set_option -include_path:
set_option -project_relative_includes 1
· Miwiti proyek anyar kanthi versi piranti lunak sing luwih anyar lan mbusak
proyek lawas. Iki bakal nggawe prj anyar file manut paugeran anyar ngendi kalebu relatif kanggo prj ing file.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Managing Project File Hierarki

Managing Project File Hierarki
Bagean ing ngisor iki njlèntrèhaké carane sampeyan bisa nggawe lan ngatur folder selaras lan files ing Project view:
· Nggawe Custom Folder · Manipulasi Custom Project Folder · Manipulating Custom Files

Nggawe Folder Custom
Sampeyan bisa nggawe folder logis lan ngatur files ing macem-macem klompok hirarki ing Proyek sampeyan view. Folder kasebut bisa ditemtokake kanthi jeneng utawa tingkat hierarki. Kanggo example, sampeyan bisa sewenang-wenang cocog sistem operasi file struktur utawa hirarki logika HDL. Folder khusus dibedakake kanthi warna biru.

Ana sawetara cara kanggo nggawe folder khusus banjur nambah files kanggo wong-wong mau ing project. Gunakake salah siji saka cara ing ngisor iki:

1. Klik-tengen ing proyek file utawa folder khusus liyane banjur pilih Tambah Folder saka menu popup. Banjur nindakake samubarang ing ngisor iki file operasi:

Klik-tengen nampilake supaya

ing sing

fyioleuoLcrOafnileesitahnedr

pilih pilih

Selehake ing Folder. A sub-menu folder ana utawa nggawe

folder anyar.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Managing Project File Hierarki

Bab 4: Nggawe Proyek Sintesis Logika

Elinga yen sampeyan bisa kanthi sewenang-wenang menehi jeneng folder kasebut, nanging aja nggunakake karakter (/) amarga iki minangka simbol pemisah hirarki.
Kanggo ngganti jeneng folder, klik-tengen ing folder banjur pilih Ganti jeneng saka
menu popup. Kothak dialog Ganti jeneng Folder katon; nemtokake jeneng anyar.
2. Gunakake Tambah Files menyang kothak dialog Project kanggo nambah kabeh isi saka hirarki folder, lan pilihan Panggonan files menyang folder khusus sing cocog karo hierarki folder OS sing kadhaptar ing tampilan kothak dialog.

Kanggo nindakake iki, pilih Tambah File tombol ing Proyek view.
Pilih folder sing dijaluk kayata dsp saka kothak dialog, banjur
klik tombol Tambah. Iki panggonan kabeh files saka hirarki dsp menyang folder khusus sing lagi wae digawe.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Managing Project File Hierarki

Kanggo nyelehake kanthi otomatis files menyang folder khusus sing cocog karo
hierarki folder OS, priksa opsi sing diarani Tambah Files kanggo Custom Folder ing kothak dialog.
Kanthi gawan, jeneng folder khusus iku jeneng sing padha karo folder kasebut
ngemot files utawa folder sing bakal ditambahake menyang proyek kasebut. Nanging, sampeyan bisa ngowahi cara jeneng folder, kanthi ngeklik tombol Pilihan Folder. Kothak dialog ing ngisor iki ditampilake.

Kanggo nggunakake:
Mung folder sing ngemot files kanggo jeneng folder, klik ing Gunakake OS
Jeneng Folder.
Jeneng path menyang folder sing dipilih kanggo nemtokake tingkat
hierarki sing dibayangke kanggo path folder khusus.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Managing Project File Hierarki

Bab 4: Nggawe Proyek Sintesis Logika

3. Sampeyan bisa nyeret lan nyelehake files lan folder saka aplikasi OS Explorer menyang Project view. Fitur iki kasedhiya ing desktop Windows lan Linux sing nganggo KDE.
Nalika sampeyan nyeret lan nyelehake a file, langsung ditambahake menyang proyek kasebut.
Yen ora ana proyek sing mbukak, piranti lunak nggawe proyek.
Nalika sampeyan nyeret lan nyelehake a file liwat folder, iku bakal diselehake ing
folder. Kaping pisanan, Tambah Files menyang Project kothak dialog ditampilake takon sampeyan konfirmasi files kanggo ditambahake menyang project. Sampeyan bisa ngeklik OK kanggo nampa files. Yen sampeyan pengin nggawe pangowahan, sampeyan bisa ngeklik tombol Mbusak Kabeh lan nemtokake filter utawa pilihan anyar.

Cathetan: Kanggo nampilake folder khusus ing Project view, pilih Options->Project View Menu Pilihan, banjur aktifake / mateni kothak centhang kanggo View Proyek Files ing Custom Folder ing kothak dialog.

Manipulasi Folder Proyek Kustom
Prosedur ing ngisor iki nerangake carane sampeyan bisa mbusak files saka folder, mbusak folder, lan ngganti hirarki folder.
1. Kanggo mbusak a file saka folder khusus, salah siji:
Seret lan selehake menyang folder liyane utawa menyang proyek. Sorot ing file, klik-tengen banjur pilih Busak saka Folder saka
menu popup.
Aja nggunakake tombol Busak (DEL), amarga iki mbusak file saka proyek.
2. Kanggo mbusak folder adat, sorot banjur klik-tengen lan pilih Busak saka menu popup utawa pencet tombol DEL. Nalika mbusak folder, gawe salah siji saka pilihan ing ngisor iki:
Klik Ya kanggo mbusak folder lan folder kasebut files sing ana ing folder saka
proyek kasebut.
Klik Ora kanggo mbusak folder kasebut.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Managing Project File Hierarki

3. Kanggo ngganti hirarki folder khusus:
Seret lan selehake folder ing folder liyane supaya dadi sub-
folder utawa liwat proyek kanggo pindhah menyang tingkat ndhuwur.
Kanggo mbusak hirarki tingkat ndhuwur folder khusus, seret banjur selehake
sub-tingkat hirarki sing dikarepake ing proyek kasebut. Banjur mbusak direktori root kosong kanggo folder kasebut.
Kanggo example, yen direktori folder khusus sing ana yaiku:
/ Examples / Verilog / RTL
Upaminipun sampeyan pengin mung hirarki RTL tingkat siji, banjur seret lan selehake RTL liwat project. Sawisé iku, sampeyan bisa mbusak file /Exampdirektori les/Verilog.

Manipulasi Custom Files
Kajaba iku, sampeyan bisa nindakake jinis adat ing ngisor iki file operasi:
1. Kanggo nyuda tampilan saka files ing folder Type, klik-tengen ing Project view lan pilih Project View Pilihan utawa pilih Pilihan-> Proyek View Pilihan. Pateni pilihan View Proyek Files ing Ketik Folder ing kothak dialog.
2. Kanggo nampilake files ing urutan abjad tinimbang urutan project, mriksa Urut Filetombol s ing Project view panel kontrol. Klik tombol panah mudhun ing pojok kiwa ngisor panel kanggo nguripake lan mateni panel kontrol.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Managing Project File Hierarki

Bab 4: Nggawe Proyek Sintesis Logika

Kontrol Panel Toggle
3. Kanggo ngganti urutan saka files ing proyek:
Priksa manawa mateni folder khusus lan ngurutake files. Nyeret lan nyelehake a file menyang posisi sing dikarepake ing dhaptar files.
4. Kanggo ngganti file ketik, seret lan selehake menyang folder jinis anyar. Piranti lunak bakal njaluk sampeyan verifikasi.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Setting Up Implementasi

Setting Up Implementasi
Implementasi minangka versi proyek, diimplementasikake kanthi watesan tartamtu lan setelan liyane. Proyek bisa ngemot macem-macem implementasine, saben siji duwe setelan dhewe.

Nggarap Multiple Implementations
Alat Synplify Pro ngidini sampeyan nggawe macem-macem implementasi saka desain sing padha lan banjur mbandhingake asil. Iki ngidini sampeyan eksprimen karo setelan sing beda kanggo desain sing padha. Implementasi minangka revisi desain sampeyan ing konteks piranti lunak sintesis, lan ora ngganti piranti lunak lan proses kontrol kode sumber eksternal.
1. Klik tombol Tambah Implementasi utawa pilih Project-> New Implementation lan setel opsi piranti anyar (tab Piranti), opsi anyar (tab Pilihan), utawa kendala anyar file (Tab Kendala).
Piranti lunak nggawe implementasine liyane ing proyek kasebut view. Implementasi anyar nduweni jeneng sing padha karo sing sadurunge, nanging kanthi sufiks angka sing beda. Tokoh ing ngisor iki nuduhake rong implementasine, rev1 lan rev2, kanthi implementasine saiki (aktif) disorot.

Implementasi anyar nggunakake kode sumber sing padha files, nanging opsi piranti beda lan alangan. Iku nyalin sawetara files saka implementasine sadurunge: log tlg file, netlist srs RTL file, lan design_fsm.sdc file digawe dening FSM Explorer. Piranti lunak nyimpen riwayat sintesis sing bisa diulang.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setting Up Implementasi

Bab 4: Nggawe Proyek Sintesis Logika

2. Run sintesis maneh karo setelan anyar.
Kanggo mbukak mung implementasine saiki, klik Run.
Kanggo mbukak kabeh implementasi ing proyek, pilih Run-> Run All
Implementasine.
Sampeyan bisa nggunakake macem-macem implementasine kanggo nyoba bagean utawa eksperimen kanthi frekuensi sing beda. Waca Setelan Opsi Implementasi Sintesis Logika, ing kaca 75 kanggo informasi babagan opsi setelan.
Proyek kasebut view nuduhake kabeh implementasine kanthi implementasine aktif disorot lan output sing cocog files kui kanggo implementasine aktif ditampilake ing Asil Implementasi view ing sisih tengen; ngganti implementasine aktif ngganti output file tampilan. Jendhela Watch ngawasi implementasine aktif. Yen sampeyan ngatur jendhela iki kanggo nonton kabeh implementasine, implementasine anyar kanthi otomatis dianyari ing jendhela.
3. Mbandhingake asil.
Gunakake jendhela Watch kanggo mbandhingake kritéria sing dipilih. Priksa manawa kanggo nyetel
implementasine pengin mbandhingaké karo printah Ngatur Watch. Waca Nggunakake Jendela Watch, ing kaca 190 kanggo rincian.

Kanggo mbandhingake rincian, mbandhingake log file asil.
4. Kanggo ngganti jeneng implementasine, klik tombol mouse tengen ing jeneng implementasine ing project view, pilih Ganti Jeneng Implementasi saka menu popup, banjur ketik jeneng anyar.
Elinga yen UI saiki nimpa implementasine; rilis sadurunge 9.0 ngreksa implementasine kanggo diganti jeneng.
5. Kanggo nyalin implementasine, klik tombol mouse tengen ing jeneng implementasine ing project view, pilih Copy Implementation saka menu popup, banjur ketik jeneng anyar kanggo salinan kasebut.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Setting Up Implementasi

6. Kanggo mbusak implementasine, klik tombol mouse tengen ing jeneng implementasine ing project view, banjur pilih Mbusak Implementasi saka menu popup.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika
Setelan Pilihan Implementasi Sintesis Logika
Sampeyan bisa nyetel opsi global kanggo implementasi sintesis, sawetara khusus teknologi. Bagean iki nerangake carane nyetel opsi global kaya piranti, optimasi, lan file opsi karo printah Implementation Options. Kanggo informasi babagan nyetel kendala kanggo implementasine, deleng Nemtokake Watesan SKOP, ing kaca 119. Kanggo informasi babagan ngganti setelan global karo atribut utawa arahan individu, deleng Nemtokake Atribut lan Arah, ing kaca 90.
Bagian iki mbahas topik ing ngisor iki:
· Nyetel Pilihan Piranti, ing kaca 75 · Nyetel Pilihan Optimalisasi, ing kaca 78 · Nemtokake Frekuensi Global lan Kendala Files, ing kaca 80 · Nemtokake Pilihan Asil, ing kaca 82 · Nemtokake Output Laporan Wektu, ing kaca 84 · Nyetel Pilihan Verilog lan VHDL, ing kaca 84
Setelan Pilihan Piranti
Opsi piranti minangka bagean saka opsi global sing bisa disetel kanggo sintesis. Padha kalebu pilihan part (teknologi, part lan kelas kacepetan) lan opsi implementasine (I / O sisipan lan fanouts). Opsi lan implementasine opsi kasebut bisa beda-beda saka teknologi nganti teknologi, mula priksa bab vendor ing Manual Referensi kanggo informasi babagan opsi vendor sampeyan.
1. Bukak formulir Implementation Options kanthi ngeklik tombol Implementation Options utawa milih Project->Implementation Options, banjur klik tab Piranti ing sisih ndhuwur yen durung dipilih.
2. Pilih teknologi, bagean, paket, lan kacepetan. Opsi sing kasedhiya beda-beda, gumantung saka teknologi sing sampeyan pilih.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
3. Setel opsi pemetaan piranti. Opsi beda-beda, gumantung saka teknologi sing sampeyan pilih.
Yen sampeyan ora yakin apa tegese pilihan, klik ing pilihan kanggo ndeleng
katrangan ing kothak ngisor. Kanggo katrangan lengkap babagan opsi, klik F1 utawa deleng bab vendor sing cocog ing Manual Referensi.
Kanggo nyetel pilihan, ketik nilai kasebut utawa centhang kothak kanggo ngaktifake.
Kanggo informasi luwih lengkap babagan nyetel watesan fanout lan retiming, deleng Nyetel watesan Fanout, ing kaca 348, lan Retiming, ing kaca 334, mungguh. Kanggo katrangan bab pilihan vendor-tartamtu liyane, waca bab vendor cocok lan kulawarga teknologi ing Reference Manual.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika

4. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK.
5. Klik tombol Run kanggo sintesis desain. Piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.
6. Kanggo nyetel opsi piranti karo script, nggunakake set_option printah Tcl. Tabel ing ngisor iki ngemot dhaptar abjad saka opsi piranti ing tab Piranti sing dipetakan menyang printah Tcl sing padha. Amarga pilihan iku teknologi- lan kulawarga basis, kabeh opsi kadhaptar ing tabel bisa uga ora kasedhiya ing teknologi milih. Kabeh printah diwiwiti karo set_option, ngiring dening sintaks ing kolom minangka ditampilake. Priksa Manual Referensi kanggo dhaptar opsi paling lengkap kanggo vendor sampeyan.
Tabel ing ngisor iki nuduhake mayoritas pilihan piranti.

Properti sing dianotasi pilihan kanggo Analyst Pateni Panuntun Fanout Insertion I / O

Tcl Command (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika

Pilihan

Tcl Command (set_option…)

Paket

-paket pkg_name

Part

-part part_name

Ngrampungake Pembalap Campuran

-resolve_multiple_driver {1|0}

Kacepetan

-speed_grade speed_grade

Teknologi

- tembung kunci teknologi

Nganyari Data Wektu Titik Kompilasi -update_models_cp {0|1}

Generasi Basis Data Analis HDL -hdl_qload {1|0}

Setelan Pilihan Optimization
Opsi optimasi minangka bagean saka opsi global sing bisa disetel kanggo implementasine. Bagean iki ngandhani carane nyetel opsi kaya frekuensi lan opsi optimasi global kaya enggo bareng sumber daya. Sampeyan uga bisa nyetel sawetara opsi kasebut kanthi tombol sing cocog ing UI.
1. Bukak formulir Implementation Options kanthi ngeklik tombol Implementation Options utawa milih Project->Implementation Options, banjur klik tab Options ing sisih ndhuwur.
2. Klik opsi optimasi sing dikarepake, ing formulir utawa ing Project view. Pilihan sampeyan beda-beda, gumantung saka teknologi. Yen opsi ora kasedhiya kanggo teknologi sampeyan, iku bakal dadi abu-abu. Nyetel pilihan ing sak panggonan kanthi otomatis nganyari ing liyane.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika

Proyek View

Optimization Options Implementation Options->Options

Kanggo rincian babagan nggunakake optimasi iki, deleng bagean ing ngisor iki:

FSM Compiler FSM Explorer
Resource Sharing Retiming

Ngoptimalake Mesin Negara, ing kaca 354
Nganggo FSM Explorer, ing kaca 359 Cathetan: Mung subset saka teknologi Microsemi sing ndhukung pilihan FSM Explorer. Gunakake Project-> Implementation Options-> Options panel kanggo nemtokake manawa opsi iki didhukung kanggo piranti sing sampeyan nemtokake ing alat sampeyan.
Nuduhake Sumber Daya, ing kaca 352
Retiming, kaca 334

Opsi printah Tcl set_option sing padha kaya ing ngisor iki:

Pilihan FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
4. Klik tombol Run kanggo mbukak sintesis.
Piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.
Generasi Database Analis HDL
Kanthi gawan, piranti lunak maca kabeh desain, nindakake optimasi logika lan panyebaran wektu, lan nulis output menyang netlist tunggal (srs). Nalika desain saya gedhe, wektu kanggo mbukak lan debug desain dadi luwih tantangan.
Opsi iki ngidini compiler kanggo pre-partisi desain menyang sawetara modul sing ditulis kanggo misahake netlist files (srs). Kanggo ngaktifake pilihan iki, pilih kothak Generasi Database Analis HDL ing tab Pilihan ing kothak dialog Opsi Implementasi. Fitur iki nambah panggunaan memori kanthi signifikan kanggo desain gedhe.
Fitur iki uga bisa diaktifake saka jendhela Tcl Script nggunakake printah set_option Tcl ing ngisor iki:
set_option -hdl_qload 1
Sawise pilihan HDL Analyst Database Generation diaktifake, gunakake pilihan Incremental Quick Load ing alat Analyst HDL kanggo nampilake desain nggunakake netlist siji (srs) utawa sawetara netlist modul RTL tingkat ndhuwur (srs). Alat kasebut bisa njupuk advantage saka fitur iki dening mbosenke loading mung hirarki desain kena pengaruh. Kanggo exampNanging, browser hirarki mung bisa nggedhekake hirarki tingkat ngisor yen perlu kanggo mbukak cepet. Pilihan Beban Cepet Incremental dumunung ing panel Umum kothak dialog Pilihan Analyst HDL. Waca Panel Umum, ing kaca 304.

Nemtokake Frekuensi Global lan Watesan Files

Prosedur iki ngandhani carane nyetel frekuensi global lan nemtokake kendala files kanggo implementasine.

1. Kanggo nyetel frekuensi global, tindakake salah siji saka ing ngisor iki:

Ketik frekuensi global ing Proyek view.

Bukak formulir Opsi Implementasi kanthi ngeklik Implementasi

Tombol Pilihan tab Watesan.

seleLcOting

Proyek-> Implementasi

Pilihan,

lan

klik

ing

Printah Tcl set_option sing padha yaiku -frequency frequencyValue.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika
Sampeyan bisa ngatasi frekuensi global kanthi watesan lokal, kaya sing diterangake ing Nemtokake Watesan SCOPE, ing kaca 119. Ing alat Synplify Pro, sampeyan bisa kanthi otomatis ngasilake watesan jam kanggo desain sampeyan tinimbang nyetel frekuensi global. Waca Nggunakake Watesan Otomatis, ing kaca 291 kanggo rincian.
Proyek Frekuensi Global lan Watesan View
Pilihan Implementasi-> Kendala

2. Kanggo nemtokake watesan fileKanggo implementasine, tindakake salah siji saka ing ngisor iki:
Pilih Project->Implementation Options->Constraints. Priksa kendala
files sampeyan pengin digunakake ing project.
Saka Implementation Options-> Constraints panel, sampeyan uga bisa ngeklik
nambahi kendala file.
Kanthi implementasine sing pengin digunakake dipilih, klik Tambah File ing
Proyek view, lan nambah watesan files sampeyan kudu.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
Kanggo nggawe kendala files, deleng Nemtokake Watesan SKOP, ing kaca 119.
3. Kanggo mbusak alangan files saka implementasine, tindakake salah siji saka ing ngisor iki:
Pilih Project->Implementation Options->Constraints. Klik kothak centhang
jejere file jeneng.
Ing Proyek view, klik-tengen kendala file kanggo dibusak lan
pilih Busak saka Proyek.
Iki mbusak kendala file saka implementasine, nanging ora mbusak.
4. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK.
Nalika sampeyan nyintesis desain, piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.
Nemtokake Pilihan Hasil
Bagean iki nuduhake sampeyan carane nemtokake kritéria kanggo output sintesis roto.
1. Bukak formulir Implementation Options kanthi ngeklik tombol Implementation Options utawa milih Project->Implementation Options, banjur klik tab Implementation Results ing sisih ndhuwur.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika

2. Nemtokake output files sampeyan pengin generate.
Kanggo ngasilake netlist sing dipetakan files, klik Tulis Mapped Verilog Netlist utawa Tulis
Dipeta VHDL Netlist.
Kanggo ngasilake watesan khusus vendor file kanggo anotasi maju,
klik Write Vendor Constraint File. Waca Kanggo katrangan babagan laporan iki, deleng Laporan Pemeriksa Kendala, ing kaca 270. saka Manual Referensi, ing kaca 56 kanggo informasi luwih lengkap.
3. Setel direktori sing arep ditulis asil.
4. Setel format kanggo output file. Printah Tcl sing padha kanggo skrip yaiku format project -result_format.
Sampeyan bisa uga pengin nyetel atribut kanggo ngontrol pemetaan jeneng. Kanggo rincian, waca bab vendor cocok ing Reference Manual.
5. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK.
Nalika sampeyan nyintesis desain, piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
Nemtokake Output Laporan Wektu
Sampeyan bisa nemtokake jumlah sing dilaporake ing laporan wektu kanthi nyetel pilihan ing ngisor iki.
1. Pilih Project->Implementation Options, banjur klik tab Timing Report. 2. Setel nomer path kritis sampeyan pengin piranti lunak kanggo laporan.

3. Nemtokake nomer wiwitan lan pungkasan TCTerms sampeyan pengin ndeleng kacarita ing bagean path kritis.
4. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK. Nalika sampeyan nyintesis desain, piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.
Setelan Verilog lan VHDL Pilihan
Nalika sampeyan nyiyapake sumber Verilog lan VHDL files ing project, sampeyan uga bisa nemtokake opsi compiler tartamtu.
Setelan Verilog File Pilihan
Sampeyan nyetel Verilog file Pilihan kanthi milih Project-> Implementation Options-> Verilog, utawa Options-> Configure Verilog Compiler.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika

1. Nemtokake format Verilog kanggo nggunakake.
Kanggo nyetel compiler global kanggo kabeh files ing project, pilih
Project->Implementation Options->Verilog. Yen sampeyan nggunakake Verilog 2001 utawa SystemVerilog, priksa Manual Referensi kanggo konstruksi sing didhukung.
Kanggo nemtokake compiler Verilog ing saben file basis, pilih file ing
Proyek view. Klik-tengen banjur pilih File Pilihan. Pilih kompiler sing cocog. Default Verilog file format kanggo proyek anyar yaiku SystemVerilog.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
2. Nemtokake modul tingkat paling dhuwur yen sampeyan durung nindakake iki ing Project view.
3. Kanggo ngekstrak paramèter saka kode sumber, tindakake ing ngisor iki:
Klik Extract Parameters. Kanggo ngganti standar, ketik nilai anyar kanggo parameter.
Piranti lunak nggunakake nilai anyar mung kanggo implementasine saiki. Elinga yen ekstraksi parameter ora didhukung kanggo desain campuran.

4. Ketik arahan ing Compiler Directives, nggunakake spasi kanggo misahake statement. Sampeyan bisa ngetik arahan sing biasane sampeyan lebokake nganggo 'ifdef lan `define statements ing kode kasebut. Kanggo example, ABC = 30 asil lunak nulis statements ing ngisor iki kanggo project file:
set_option -hdl_define -set "ABC=30"
LO

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika
5. Ing Include Path Order, nemtokake path panelusuran kanggo kalebu printah kanggo Verilog files sing ing project. Gunakake tombol ing pojok tengen ndhuwur kothak kanggo nambah, mbusak, utawa ngatur maneh dalan.
6. Ing Direktori Pustaka, nemtokake path menyang direktori sing ngemot perpustakaan files kanggo proyek sampeyan. Gunakake tombol ing pojok tengen ndhuwur kothak kanggo nambah, mbusak, utawa ngatur maneh dalan.
7. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK. Nalika sampeyan nyintesis desain, piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika Setelan Pilihan Implementasi Sintesis Logika
Setelan VHDL File Pilihan
Sampeyan nyetel VHDL file Pilihan kanthi milih Project-> Implementation Options-> VHDL, utawa Options-> Configure VHDL Compiler.

Kanggo sumber VHDL, sampeyan bisa nemtokake pilihan sing diterangake ing ngisor iki.
1. Nemtokake modul tingkat paling dhuwur yen sampeyan durung nindakake iki ing Project view. Yen modul ndhuwur-tingkat ora dumunung ing perpustakaan karya standar, sampeyan kudu nemtokake perpustakaan ngendi compiler bisa nemokake modul. Kanggo informasi babagan carane nindakake iki, deleng Panel VHDL, ing kaca 200.
Sampeyan uga bisa nggunakake pilihan iki kanggo desain basa campuran utawa nalika sampeyan pengin nemtokake modul sing dudu entitas tingkat paling dhuwur kanggo HDL Analyst nampilake lan LdOebugging ing skema. views. 2. Kanggo enkoding mesin negara sing ditemtokake pangguna, tindakake ing ngisor iki:
Nemtokake jinis enkoding sing pengin digunakake.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Setelan Opsi Implementasi Sintesis Logika Bab 4: Nyetel Proyek Sintesis Logika
Pateni kompiler FSM.
Nalika sampeyan nyintesis desain, piranti lunak nggunakake arahan kompiler sing sampeyan setel ing kene kanggo ngodhe mesin negara lan ora mbukak kompiler FSM, sing bakal ngilangi arahan kompiler. Utawa, sampeyan bisa nemtokake mesin negara kanthi atribut syn_encoding, kaya sing diterangake ing Nemtokake Mesin Negara ing VHDL, ing kaca 308.
3. Kanggo ngekstrak generik saka kode sumber, tindakake iki:
Klik Extract Generic Constants. Kanggo ngganti standar, ketik nilai anyar kanggo umum.
Piranti lunak nggunakake nilai anyar mung kanggo implementasine saiki. Elinga yen sampeyan ora bisa ngekstrak generik yen sampeyan duwe desain basa campuran.

4. Kanggo push tristates liwat proses / pamblokiran wates, priksa manawa Push Tristates diaktifake. Kanggo rincian, deleng Opsi Push Tristates, ing kaca 212ing Manual Referensi.
5. Nemtokake interpretasi saka synthesis_on lan synthesis_off direktif:
Kanggo nggawe compiler nerjemahake synthesis_on lan synthesis_off direktif
kaya translate_on/translate_off, aktifake Synthesis On/Off Implemented as Translate On/Off pilihan.
Kanggo nglirwakake arahan synthesis_on lan synthesis_off, priksa manawa
pilihan iki ora dicenthang. Deleng translate_off/translate_on, ing kaca 226 ing Reference Manual kanggo informasi luwih lengkap.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nemtokake Atribut lan Arah

6. Setel opsi implementasine liyane yen perlu (ndeleng Setelan Pilihan Implementasi Sintesis Logika, ing kaca 75 kanggo dhaptar pilihan). Klik OK.
Nalika sampeyan nyintesis desain, piranti lunak nglumpukake lan nggawe peta desain nggunakake opsi sing sampeyan aturake.

Nemtokake Atribut lan Arah

Atribut lan arahan minangka spesifikasi sing sampeyan nemtokake kanggo ngrancang obyek kanggo ngontrol cara desain sampeyan dianalisis, dioptimalake, lan dipetakan.
Atribut ngontrol optimasi pemetaan lan arahan ngontrol optimasi kompiler. Amarga prabédan iki, sampeyan kudu nemtokake arahan ing kode sumber. Tabel iki nggambarake cara sing kasedhiya kanggo nggawe spesifikasi atribut lan arahan:

VHDL Verilog SCOPE Editor Watesan File

Atribut Ya Ya Ya Ya

Petunjuk Ya Ya Ora Ora

Luwih becik nemtokake atribut ing editor SCOPE utawa kendala file, amarga sampeyan ora kudu nyusun ulang desain dhisik. Kanggo arahan, sampeyan kudu nyusun desain supaya bisa ditrapake.
Yen LINGKUP / watesan file lan kode sumber HDL ditemtokake kanggo desain, watesan duwe prioritas nalika ana konflik.
Kanggo rincian liyane, waca ing ngisor iki:
· Nemtokake Atribut lan Arah ing VHDL, ing kaca 91 · Nemtokake Atribut lan Arah ing Verilog, ing kaca 92 · Nemtokake Atribut Kita Nggabungake Editor SCOPE, ing kaca 93 · Nemtokake Atribut ing Watesan File, ing kaca 97

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Atribut lan Arah

Bab 4: Nggawe Proyek Sintesis Logika

Nemtokake Atribut lan Arah ing VHDL
Sampeyan bisa nggunakake cara liya kanggo nambah atribut menyang obyek, kaya sing kadhaptar ing Nemtokake Atribut lan Arah, ing kaca 90. Nanging, sampeyan bisa nemtokake arahan mung ing kode sumber. Ana rong cara kanggo nemtokake atribut lan arahan ing VHDL:
· Nggunakake paket atribut sing wis ditemtokake
· Ngandharake atribut saben-saben digunakake
Kanggo rincian sintaks atribut VHDL, deleng Atribut VHDL lan Sintaks Direktif, ing kaca 561ing Manual Referensi.

Nggunakake Paket Atribut VHDL sing wis ditemtokake
AdvantagKanggo nggunakake paket sing wis ditemtokake yaiku supaya sampeyan ora nemtokake maneh atribut lan arahan saben-saben sampeyan kalebu ing kode sumber. The disadvantage iku kode sumber sampeyan kurang portabel. Paket atribut dumunung ing installDirectory/lib/vhd/synattr.vhd.
1. Kanggo nggunakake paket atribut sing wis ditemtokake sing kalebu ing perpustakaan piranti lunak, tambahake baris iki menyang sintaks:
perpustakaan synplify; nggunakake synplify.attributes.all;
2. Tambah atribut utawa arahan sing dikarepake sawise deklarasi unit desain.
pranyatan ; attribute attribute_name of objectName : objectType punika nilai ;
Kanggo example:
entitas simpledff iku port (q: metu bit_vector (7 mudhun kanggo 0); d: ing bit_vector (7 mudhun kanggo 0); clk: ing bit);
atribut syn_noclockbuf saka clk: sinyal bener;
Kanggo rincian konvensi sintaksis, deleng Atribut VHDL lan Sintaks Direktif, ing kaca 561 ing Manual Referensi.
3. Tambah sumber file menyang proyek.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nemtokake Atribut lan Arah

Nyatakake Atribut lan Arahan VHDL
Yen sampeyan ora nggunakake paket atribut, sampeyan kudu nemtokake maneh atribut kasebut saben sampeyan kalebu ing kode sumber.
1. Saben sampeyan nggunakake atribut utawa arahan, nemtokake langsung sawise deklarasi unit desain nggunakake sintaks ing ngisor iki:
design_unit_deklarasi ; atribut atributName : dataType ; atribut attributeName saka objectName: objectType punika nilai;
Kanggo example:
entitas simpledff iku port (q: metu bit_vector (7 mudhun kanggo 0); d: ing bit_vector (7 mudhun kanggo 0); clk: ing bit);
atribut syn_noclockbuf : boolean; atribut syn_noclockbuf saka clk: sinyal bener;
2. Tambah sumber file menyang proyek.

Nemtokake Atribut lan Arah ing Verilog
Sampeyan bisa nggunakake cara liya kanggo nambah atribut menyang obyek, kaya sing diterangake ing Nemtokake Atribut lan Arah, ing kaca 90. Nanging, sampeyan bisa nemtokake arahan mung ing kode sumber.
Verilog ora duwe atribut sintesis lan arahan sing wis ditemtokake, mula sampeyan kudu nambahake minangka komentar. Atribut utawa jeneng direktif didhisiki sintesis tembung kunci. Verilog files sensitif huruf cilik, mula atribut lan arahan kudu ditemtokake persis kaya sing ditampilake ing deskripsi sintaksis. Kanggo rincian sintaks, deleng Verilog Attribute and Directive Syntax, ing kaca 363ing Reference Manual.
1. Kanggo nambah atribut utawa arahan ing Verilog, nggunakake Verilog baris utawa pamblokiran komentar (C-gaya) sintaksis langsung ing ngisor iki obyek desain. Blok komentar kudu ndhisiki titik koma, yen ana.
LO

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Atribut lan Arah

Bab 4: Nggawe Proyek Sintesis Logika

Verilog Block Comment Syntax
/* atribut sintesisName = nilai */ /* direktori sintesisName = nilai */

Verilog Line Komentar Syntax
// Synthesis attributeName = nilai // sintesis direktoriName = nilai

Kanggo rincian aturan sintaksis, deleng Verilog Atribut lan Directive Syntax, ing kaca 363 ing Reference Manual. Ing ngisor iki sing examples:
modul fifo(metu, ing) /* sintesis syn_hier = “hard” */;
2. Kanggo masang sawetara atribut utawa arahan menyang obyek sing padha, misahake atribut kanthi spasi putih, nanging aja mbaleni tembung kunci sintesis. Aja nggunakake koma. Kanggo example:
case state /* sintesis full_case parallel_case */;
3. Yen sawetara ndhaftar ditetepake nggunakake statement Verilog reg siji lan ngubungake wis Applied kanggo wong-wong mau, banjur software sintesis mung ditrapake ndhaftar pungkasan ngumumaké ing statement reg. Kanggo example:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintesis syn_preserve=1 */;
Atribut syn_preserve mung ditrapake kanggo q_d. Iki minangka prilaku sing dikarepake kanggo alat sintesis. Kanggo aplikasi atribut iki kanggo kabeh register, sampeyan kudu nggunakake Verilog reg statement kapisah kanggo saben register lan aplikasi atribut.

Nemtokake Atribut Nggunakake Editor SCOPE
Jendhela SCOPE nyedhiyakake antarmuka sing gampang digunakake kanggo nambah atribut apa wae. Sampeyan ora bisa digunakake kanggo nambah arahan, amarga kudu ditambahake menyang sumber files. (Deleng Nemtokake Atribut lan Arah ing VHDL, ing kaca 91 utawa Nemtokake Atribut lan Arah ing Verilog, ing kaca 92). Prosedur ing ngisor iki nuduhake carane nambah atribut langsung ing jendhela SCOPE.
1. Miwiti kanthi desain sing dikompilasi lan bukak jendela SCOPE. Kanggo nambah atribut menyang kendala sing ana file, bukak jendela SCOPE kanthi ngeklik sing wis ana file ing Proyek view. Kanggo nambah atribut menyang anyar file, klik lambang SCOPE banjur klik Initialize kanggo mbukak jendela SCOPE.
2. Klik tab Atribut ing sisih ngisor jendela RUANG LINGKUP.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Proyek Sintesis Logika

Nemtokake Atribut lan Arah

Sampeyan bisa milih obyek dhisik (langkah 3) utawa atribut dhisik (langkah 4).

3. Kanggo nemtokake obyek, tindakake salah siji saka ing ngisor iki ing kolom Obyek. Yen sampeyan wis nemtokake atribut kasebut, kolom Obyek mung nampilake pilihan obyek sing bener kanggo atribut kasebut.
Pilih jinis obyek ing kolom Filter Obyek, banjur pilih
obyek saka dhaptar pilihan ing kolom Obyek. Iki minangka cara sing paling apik kanggo mesthekake yen sampeyan nemtokake obyek sing cocog, kanthi sintaks sing bener.

LO
Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Nemtokake Atribut lan Arah

Bab 4: Nggawe Proyek Sintesis Logika

Seret obyek sing pengin dilampirake atribut saka
RTL utawa Teknologi views menyang kolom Obyek ing jendhela SCOPE. Kanggo sawetara atribut, nyeret lan nyelehake bisa uga ora milih obyek sing bener. Kanggo example, yen sampeyan pengin nyetel syn_hier ing modul utawa entitas kaya lan gate, sampeyan kudu nyetel ing view kanggo modul kasebut. Obyek bakal duwe sintaks iki: v: modulName ing Verilog, utawa v: library.moduleName ing VHDL, ngendi sampeyan bisa duwe sawetara perpustakaan.
Ketik jeneng obyek ing kolom Obyek. Yen sampeyan ora ngerti
jeneng, nggunakake printah Golek utawa kolom Filter Obyek. Priksa manawa sampeyan ngetik awalan sing cocog kanggo obyek sing dibutuhake. Kanggo example, kanggo nyetel atribut ing a view, sampeyan kudu nambah v: ater-ater kanggo modul utawa jeneng entitas. Kanggo VHDL, sampeyan bisa uga kudu nemtokake perpustakaan uga jeneng modul.
4. Yen sampeyan nemtokake obyek dhisik, sampeyan saiki bisa nemtokake atribut kasebut. Dhaptar mung nuduhake atribut sing bener kanggo jinis obyek sing sampeyan pilih. Nemtokake atribut kanthi nahan tombol mouse ing kolom Atribut lan pilih atribut saka dhaptar.

Yen sampeyan milih obyek dhisik, pilihan sing kasedhiya ditemtokake dening obyek sing dipilih lan teknologi sing sampeyan gunakake. Yen sampeyan milih atribut kasebut dhisik, pilihan sing kasedhiya ditemtokake dening teknologi kasebut.
Nalika sampeyan milih atribut, jendhela SCOPE ngandhani jinis nilai sing kudu sampeyan lebokake kanggo atribut kasebut lan menehi katrangan ringkes babagan atribut kasebut. Yen sampeyan milih atribut dhisik, priksa manawa bali lan nemtokake obyek kasebut.
5. Isi metu Nilai. Tahan tombol mouse ing kolom Nilai, banjur pilih saka dhaptar. Sampeyan uga bisa ngetik nilai.

Synplify Pro kanggo Microsemi Edition Pandhuan pangguna Oktober 2014

Bab 4: Nggawe Logika Sy

Dokumen / Sumber Daya

SYnOPSYS FPGA Synthesis Synplify Pro kanggo Microsemi Edition [pdf] Pandhuan pangguna
FPGA Synthesis Synplify Pro kanggo Microsemi Edition, Synthesis Synplify Pro kanggo Microsemi Edition, Synplify Pro kanggo Microsemi Edition, Pro kanggo Microsemi Edition, Microsemi Edition, Edition

Referensi

Manual pangguna

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition User Guide

FPGA Synthesis Synplify Pro kanggo Microsemi Edition

Spesifikasi

Informasi produk

Pandhuan Panggunaan Produk

Bab 1: Pambuka

Lingkup Dokumen

Miwiti

Antarmuka pangguna liwatview

Bab 2: Aliran Desain Sintesis FPGA

Bab 3: Nyiapake Input

FAQ

P: Apa aku bisa nggawe salinan dokumentasi?

P: Kepiye carane miwiti piranti lunak?

P: Apa pamirsa sing dituju kanggo pandhuan pangguna iki?

Dokumen / Sumber Daya

Referensi

Ninggalake komentar

Batal balesan