„SYnOPSYS FPGA Synthesis Synplify Pro“, skirta „Microsemi Edition“, vartotojo vadovas

„Synopsys FPGA Synthesis“ – „Synplify Pro for Microsemi Edition“
yra išsami FPGA įgyvendinimo priemonė su įvairiais
funkcijos, skirtos padėti vartotojams sintezuoti ir projektuoti logiką
srautai.

Produkto naudojimo instrukcijos

1 skyrius: Įvadas

Šiame skyriuje pateikiama pabaigaview „Synopsys FPGA“ ir
Prototipų kūrimo produktai, FPGA įgyvendinimo įrankiai ir „Synopsys FPGA“
Įrankio savybės.

Dokumento apimtis

Dokumentų rinkinyje yra informacija apie produkto savybes
ir skirtas vartotojams, besidomintiems FPGA sinteze ir projektavimu
srautai.

Darbo pradžia

Norėdami pradėti naudoti programinę įrangą, paleiskite ją vadovaudamiesi pateiktomis instrukcijomis
instrukcijas ir pagalbos ieškokite naudotojo vadove.

Vartotojo sąsaja baigtaview

Susipažinkite su vartotojo sąsaja, kad galėtumėte efektyviai
naršyti po programinės įrangos funkcijas.

2 skyrius: FPGA sintezės projektavimo srautai

Šiame skyriuje išsamiai aprašomas FPGA loginės sintezės projektavimo srautas.
sintezė.

3 skyrius: Įvesties paruošimas

Sužinokite, kaip naudoti mišrios kalbos šaltinį Files ir prieauginis
Kompiliatorius efektyviam įvesties paruošimui.

Pastaba: Atkreipkite dėmesį į visus susijusius apribojimus
naudojant inkrementinį kompiliatorių.

DUK

K: Ar galiu pasidaryti dokumentų kopijas?

A: Taip, licencijos sutartis leidžia daryti kopijas vidaus reikmėms
naudoti tik su tinkamu priskyrimu.

K: Kaip paleisti programinę įrangą?

A: Žr. skyrių „Darbo pradžia“, esantį 1 skyriuje.
Išsamias instrukcijas, kaip paleisti programinę įrangą, rasite vartotojo vadove.

K: Kam skirtas šis naudotojo vadovas?

A: Naudotojo vadovas skirtas asmenims, besidomintiems FPGA
sintezės ir projektavimo srautai.

View Fullscreen

Synopsys FPGA sintezė
„Synplify Pro“, skirta „Microsemi Edition“.
Vartotojo vadovas
2014 m. spalio mėn

Pranešimas apie autorių teises ir nuosavybės teise saugoma informacija
Autorių teisės © 2014 „Synopsys, Inc.“ Visos teisės saugomos. Šioje programinėje įrangoje ir dokumentacijoje yra konfidencialios ir patentuotos informacijos, kuri yra „Synopsys, Inc.“ nuosavybė. Programinė įranga ir dokumentacija teikiamos pagal licencijos sutartį ir gali būti naudojamos ar kopijuojamos tik laikantis licencijos sutarties sąlygų. Jokia programinės įrangos ir dokumentacijos dalis negali būti atgaminta, perduodama ar verčiama jokia forma ar jokiomis priemonėmis, elektroninėmis, mechaninėmis, rankinėmis, optinėmis ar kitomis, be išankstinio raštiško „Synopsys, Inc.“ leidimo arba kaip aiškiai numatyta licencijos sutartyje.
Teisė kopijuoti dokumentaciją
Licencijos sutartis su „Synopsys“ leidžia licencijos turėtojui daryti dokumentacijos kopijas tik vidiniam naudojimui.
Kiekvienoje kopijoje turi būti nurodytos visos autorių teisių, prekių ženklų, paslaugų ženklų ir nuosavybės teisių pastabos, jei tokių yra. Licenciatas privalo visoms kopijoms priskirti eilės numerius. Šių kopijų viršelyje turi būti toks užrašas:
„Šis dokumentas yra kopijuojamas gavus „Synopsys, Inc.“ leidimą, ir skirtas išimtinai _______________________________________________ ir jos darbuotojams. Tai yra kopijos numeris ____________.“
Paskirties kontrolės pareiškimas
Visiems šiame leidinyje pateiktiems techniniams duomenims taikomi Jungtinių Amerikos Valstijų eksporto kontrolės įstatymai. Draudžiama atskleisti informaciją kitų šalių piliečiams, pažeidžiant Jungtinių Amerikos Valstijų įstatymus. Skaitytojo pareiga yra išsiaiškinti taikomus reglamentus ir jų laikytis.
LO

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Atsisakymas
„SYNOPSYS, INC.“ IR JOS LICENCIJOS DAVĖJAI NESUTEIKIA JOKIŲ GARANTIJŲ, IŠREIKŠTŲ AR NUMANOMŲ, DĖL ŠIOS MEDŽIAGOS, ĮSKAITANT, BET NEAPSIRIBOJANT, NUMANOMAS GARANTIJAS DĖL PERKAMUMO IR TINKAMUMO KONKREČIAM TIKSLUI.
Registruoti prekių ženklai (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity logotipas, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera ir YIELDirector yra registruotieji Synopsys, Inc. prekių ženklai.
Prekių ženklai (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Tiesioginė silicio prieiga, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL kompiliatorius, Hercules, Hierarchinio optimizavimo technologija, Didelio našumo ASIC prototipų kūrimo sistema, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Bibliotekos kompiliatorius, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modulių kompiliatorius, MultiPoint, ORAengineering, Fizinis analitikas, Planet, Planet-PL, Polaris, Power „Compiler“, „Raphael“, „RippledMixer“, „Saturn“, „Scirocco“, „Scirocco-i“, „SiWare“, „Star-RCXT“, „Star-SimXT“, „StarRC“, „System Compiler“, „System Designer“, „Taurus“, „TotalRecall“, „TSUPREM-4“, „VCSi“, „VHDL Compiler“, „VMC“ ir „Worksheet Buffer“ yra „Synopsys, Inc.“ prekių ženklai.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Aptarnavimo ženklai (sm)
„MAP-in“, „SVP Café“ ir „TAP-in“ yra „Synopsys, Inc.“ paslaugų ženklai. „SystemC“ yra „Open SystemC Initiative“ prekės ženklas ir naudojamas pagal licenciją. ARM ir AMBA yra registruotieji „ARM Limited“ prekių ženklai. „Saber“ yra registruotasis „SabreMark Limited Partnership“ prekės ženklas ir naudojamas pagal licenciją. Visi kiti produktų ar įmonių pavadinimai gali būti jų atitinkamų savininkų prekių ženklai.
Spausdinta JAV 2014 m. spalio mėn.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Turinys

1 skyrius: Įvadas
„Synopsys FPGA“ ir prototipų kūrimo produktai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA diegimo įrankiai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 „Synopsys FPGA“ įrankio funkcijos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Dokumento apimtis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Dokumentų rinkinys . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Pradžia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Pagalbos gavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Vartotojo sąsaja baigtaview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2 skyrius: FPGA sintezės projektavimo srautai
Loginės sintezės projektavimo srautas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3 skyrius: Įvesties paruošimas
HDL šaltinio nustatymas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL šaltinio kūrimas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Kontekstinės pagalbos redaktoriaus naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL šaltinio tikrinimas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL šaltinio redagavimas Filesu integruotu teksto redaktoriumi . . . . . . . . . . . . . . . . . . . . . . . 35 Redagavimo lango nuostatų nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Išorinio teksto redaktoriaus naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 „Verilog“ bibliotekos plėtinių naudojimas Files . . . . . . . . . . . . . . . . . . . . . . . . . 42
Naudojant mišrios kalbos šaltinį Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Naudojant prieauginį kompiliatorių . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Naudojant struktūrinį „Verilog“ srautą . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Apribojimai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Darbas su apribojimu Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Kada naudoti apribojimą Filevirš šaltinio kodo . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Teksto redaktoriaus naudojimas apribojimams Files (Palikta) . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl sintaksės apribojimų gairės Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Apribojimo tikrinimas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4 skyrius: Loginės sintezės projekto parengimas
Projekto nustatymas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Projekto kūrimas File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Esamo projekto atidarymas File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Projekto pakeitimų atlikimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projekto nustatymas View Rodymo nuostatos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 „Verilog“ įtraukimo kelių atnaujinimas senesniame projekte Files . . . . . . . . . . . . . . . . . . . . . . 65
Projekto valdymas File Hierarchija . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Pasirinktinių aplankų kūrimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Pasirinktinių projekto aplankų valdymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Papročių manipuliavimas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Įdiegimų nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Darbas su keliais įdiegimais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Loginės sintezės įgyvendinimo parinkčių nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Įrenginio parinkčių nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimizavimo parinkčių nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Visuotinio dažnio ir apribojimo nurodymas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Rezultatų parinkčių nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Laiko ataskaitos išvesties nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 „Verilog“ ir VHDL parinkčių nustatymas . . . . . . . . . . 84
Atributų ir direktyvų nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Atributų ir direktyvų nurodymas VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Atributų ir direktyvų nurodymas „Verilog“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Atributų nurodymas naudojant SCOPE redaktorių . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Atributų nurodymas apribojimuose File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 XNUMX
Ieškoma Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Nustatant Files paieškai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtravimas Files paieškai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Paieškos rezultatai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archyvavimas Fileir projektai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekto archyvavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekto išarchyvavimas . . . . . . . . . . . . . . . . . . . . . . . 104

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Kopijuoti projektą . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5 skyrius: Apribojimų nurodymas
Naudojant SCOPE redaktorių . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Apribojimų kūrimas SCOPE redaktoriuje . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Apribojimų kūrimas naudojant FDC šablono komandą . . . . . . . . . . . . . . . . . . 116
SCOPE apribojimų nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Taikymo srities apribojimų įvedimas ir redagavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Laikrodžio ir kelio apribojimų nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Įvesties ir išvesties apribojimų apibrėžimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Standartinių įvesties/išvesties klaviatūrų tipų nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL naudojimas View SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Apribojimų įvedimo ir redagavimo gairės . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Laiko išimčių nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Laiko išimčių taškų „iš/į/per“ apibrėžimas . . . . . . . . . . . . . . . . . . . . 130 Daugialypių takų apibrėžimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Klaidingų kelių apibrėžimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Objektų paieška naudojant „Tcl find“ ir „expand“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Paieškos šablonų nurodymas funkcijai „Tcl find“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 „Tcl Find“ rezultatų patikslinimas naudojant „-filter“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 „Tcl Find“ komandos naudojimas rinkiniams apibrėžti . . . . . . . . . . . . . . . . . . . . . . 138 „Tcl expand“ komandos naudojimas rinkiniams apibrėžti . . . . . . . . . . . . . . . . . . . . 140 „Tcl find“ ir „expand“ rezultatų tikrinimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 „Tcl find“ ir „expand“ naudojimas paketiniu režimu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Rinkinių naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Rinkinių apibrėžimo metodų palyginimas . . . . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE rinkinių kūrimas ir naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Kolekcijų kūrimas naudojant Tcl komandas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewKolekcijų kūrimas ir manipuliavimas naudojant Tcl komandas . . . . . . . . . . . . . . . . . 150
SDC konvertavimas į FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE redaktoriaus naudojimas („Legacy“) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE apribojimų įvedimas ir redagavimas („Legacy“) . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE laiko apribojimų nurodymas („Legacy“) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Numatytųjų apribojimų įvedimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Laikrodžių apibrėžimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Įvesties ir išvesties apribojimų apibrėžimas (senėjimas) . . . . . . . . . . . . . . . . . . . . . . . . . 162 Klaidingų kelių apibrėžimas (senėjimas) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

6 skyrius: Rezultatų sintezė ir analizė
Jūsų projekto sintezė . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Loginės sintezės vykdymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Atnaujintos patikros naudojimas užduočių valdymui . . . . . . . . . . . . . . . . . . . . . . . 174
Tikrinimo žurnalas File Rezultatai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewžurnalo įrašymas ir darbas su juo File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Greita prieiga prie konkrečių ataskaitų . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Nuotolinė prieiga prie rezultatų . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Rezultatų analizė naudojant žurnalą File Ataskaitos . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Stebėjimo lango naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Išteklių naudojimo tikrinimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Pranešimų tvarkymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Rezultatų tikrinimas pranešime Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Pranešimų filtravimas pranešimuose Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Pranešimų filtravimas iš komandinės eilutės . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Pranešimų filtravimo automatizavimas naudojant „Tcl“ scenarijų . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Žurnalas File Pranešimų valdikliai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Įspėjimai dėl naudojimo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Funkcijos „Tęsti“ naudojimas klaidos atveju . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Funkcijos „Tęsti“ naudojimas klaidos atveju . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
7 skyrius: Analizė naudojant HDL Analyst ir FSM Viewer
Darbas pagal schemą Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL analitiko skirtumai Views . . . . . . . . . . . . . . . . . . . . . . . . . 209 Atidarymas Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjekto ypatybių nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Objektų pasirinkimas RTL/Technology Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Darbas su daugialapėmis schemomis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Perėjimas tarp Viewschemos lange . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Schemos nustatymas View Nuostatos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 „Windows“ valdymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Projektavimo hierarchijos tyrinėjimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Projektavimo hierarchijos naršymas naudojant hierarchijos naršyklę . . . . . . . . . . . . . . . . . . 222 Objektų hierarchijos tyrinėjimas paspaudus/iššokant . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Skaidrių egzempliorių objektų hierarchijos tyrinėjimas . . . . . . . . . . . . . . . ...228
Objektų paieška . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Objektų paieška programoje HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Funkcijos „Rasti“ naudojimas hierarchinei ir ribotai paieškai . . . . . . . . . . . . . . . . . . . . . . . 232 Pakaitos simbolių naudojimas su komanda „Rasti“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Paieškų patikslinimas derinant paiešką su filtravimu . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Paieška išvesties tinklų sąraše naudojant paiešką . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Kryžminis zondavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Kryžminis zondavimas RTL/technologijoje View . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Kryžminis zondavimas iš RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Kryžminis zondavimas iš teksto redaktoriaus lango . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Kryžminis zondavimas iš „Tcl“ scenarijaus lango . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Kryžminis zondavimas iš FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analizė naudojant HDL Analyst įrankį . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewProjektavimo hierarchija ir kontekstas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtravimo schemos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Išplečiama kontaktų ir tinklo logika . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Plėtra ir ViewJungčių kūrimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Scheminės hierarchijos suplokštinimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Atminties naudojimo mažinimas analizuojant projektus . . . . . . . . . . . . . . . . . . . . . . 267
Naudojant FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
8 skyrius: Laiko analizė
Laiko analizė schemoje Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewLaiko informacijos pateikimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Laiko informacijos anotavimas schemoje Views . . . . . . . . . . . . . . . . . . . . 275 Laikrodžio medžių analizė RTL kalba View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 m ViewKritinių kelių kūrimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Neigiamo atsilikimo tvarkymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Pasirinktinių laiko ataskaitų generavimas naudojant STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analizės projektavimo apribojimų naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Analizės projektavimo apribojimų naudojimo scenarijai . . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC kūrimas File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Teisingas objektų pavadinimų naudojimas ADC File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automatinių apribojimų naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Automatinių apribojimų rezultatai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9 skyrius: Aukšto lygio objektų nustatymas
Juodųjų dėžių apibrėžimas sintezei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Juodųjų dėžių ir įvesties/išvesties egzempliorių kūrimas „Verilog“ kalba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Juodųjų dėžių ir įvesties/išvesties egzempliorių kūrimas VHDL kalba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Juodosios dėžės laiko apribojimų pridėjimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Kitų juodosios dėžės atributų pridėjimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Būsenų mašinų apibrėžimas sintezei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Būsenų mašinų apibrėžimas „Verilog“ kalba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Būsenų mašinų apibrėžimas VHDL kalba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM nurodymas su atributais ir direktyvomis . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Saugių FSM nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatinis RAM išvados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blokų RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM atributai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Blokinės RAM išvadų nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM inicijavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM inicijavimas naudojant „Verilog“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM inicijavimas naudojant VHDL . . . . . . . . . . . . . . . . . 324
10 skyrius: Projektavimo lygio optimizacijų nurodymas
Optimizavimo patarimai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Bendrieji optimizavimo patarimai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimizavimas pagal plotą . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Laiko optimizavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Pakartotinis laiko nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Pakartotinio laiko nustatymo valdymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Pakartotinio laiko nustatymo pavyzdysample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Laiko keitimo ataskaita . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kaip veikia laiko pakeitimas . . . . . . . . . . . . . . . . . . 338
Objektų apsauga nuo optimizavimo . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 „syn_keep“ naudojimas išsaugojimui arba replikacijai . . . . . . . . . . . . . . . . . . . . . . . . 343 Hierarchijos išlyginimo valdymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hierarchijos išsaugojimas . . . . . . . . . . . . . . . 346
Išplėtimo optimizavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Išplėtimo ribų nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Buferizavimo ir replikacijos valdymas . . . . . . . . . . . . . . . . 350
Išteklių bendrinimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Įvesties / išvesties įterpimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Būsenos mašinų optimizavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Sprendimas, kada optimizuoti būsenos mašinas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM kompiliatoriaus paleidimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM naršyklės paleidimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Zondų įdėjimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Zondų nurodymas šaltinio kode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Zondų atributų pridėjimas interaktyviai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11 skyrius: Darbas su kompiliavimo taškais
Kompiliavimo taškų pagrindai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 „Advan“tagKompiliavimo taškų projektavimo es . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Rankiniai kompiliavimo taškai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Įterptieji kompiliavimo taškai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Kompiliavimo taškų tipai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Kompiliavimo taško sintezės pagrindai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompiliavimo taško apribojimas Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Sąsajos loginiai modeliai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Sąsajos laikas kompiliavimo taškams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompiliavimo taško sintezė . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Prieauginė kompiliavimo taško sintezė . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Kompiliavimo taško laiko apribojimų išankstinis anotavimas . . . . . . . . . . . . . . . . . . 384
Kompiliavimo taškų sintezė . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Rankinio kompiliavimo taškų srautas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Aukščiausio lygio apribojimų kūrimas File Kompiliavimo taškams . . . . . . . . . . . . . . . . . . . 388 Rankinio kompiliavimo taškų apibrėžimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Apribojimų nustatymas kompiliavimo taško lygmenyje . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Kompiliavimo taško rezultatų analizė . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Kompiliavimo taškų naudojimas su kitomis funkcijomis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kompiliavimo taškų derinimas su daugiaprocesiu . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
Palaipsniui persintetinant . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Palaipsniui persintetinant kompiliavimo taškus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
12 skyrius: Darbas su IP įvestimi
IP generavimas naudojant „SYNCore“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO nurodymas naudojant „SYNCore“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM nurodymas naudojant „SYNCore“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Baitų įgalinamų RAM atmintinių nurodymas naudojant SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM atmintinių nurodymas naudojant SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Sumatorių / atimtukų nurodymas naudojant SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Skaitiklių nurodymas naudojant SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
„Synopsys FPGA IP“ šifravimo srautas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Viršview „Synopsys FPGA IP Flow“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Šifravimas ir iššifravimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Darbas su užšifruotu IP adresu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Jūsų IP šifravimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP šifravimas naudojant „encryptP1735.pl“ scenarijų . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 IP šifravimas naudojant „encryptIP“ scenarijų . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Scenarijaus išvesties metodo nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP paketo rengimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Naudojant „Hyper Source“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Naudojant „Hyper Source“ prototipų kūrimui . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Naudojant „Hyper Source“ IP dizainui . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Signalų gijų jungimas per IP projektavimo hierarchiją . . . . . . . . . . . . . . . . . 461
13 skyrius: Procesų optimizavimas produktyvumui didinti
Paketinio režimo naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Paketinio režimo paleidimas projekte File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Paketinio režimo vykdymas naudojant Tcl scenarijų . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Licencijų eilės sudarymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Darbas su „Tcl“ scenarijais ir komandomis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 „Tcl“ komandų ir scenarijų naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Darbo scenarijaus generavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Lygiagrečių užduočių skaičiaus nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 „Tcl“ sintezės scenarijaus kūrimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 „Tcl“ kintamųjų naudojimas norint išbandyti skirtingus laikrodžio dažnius . . . . . . . . . . . . . . . . . . . . 476 „Tcl“ kintamųjų naudojimas norint išbandyti kelias tikslines technologijas . . . . . . . . . . . . . . . . . . 478 Sintezės „iš apačios į viršų“ vykdymas naudojant scenarijų . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Srautų automatizavimas naudojant „synhooks.tcl“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
14 skyrius: Daugiaprocesinio apdorojimo naudojimas
Daugiafunkcis apdorojimas su kompiliavimo taškais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Maksimalaus lygiagrečių užduočių skaičiaus nustatymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Licencijos naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
15 skyrius: Optimizavimas „Microsemi“ projektams
„Microsemi“ projektavimo optimizavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Iš anksto apibrėžtų „Microsemi“ juodųjų dėžių naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 „Smartgen“ makrokomandų naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Darbas su „Radhard Designs“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 „syn_radhardlevel“ nurodymas šaltinio kode . . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
16 skyrius: Darbas su sintezės išvestimi
Informacijos perdavimas P&R įrankiams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Kaiščių vietų nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Mikropusiau magistralės prievadų vietų nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makrokomandų ir registrų vietos nurodymas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Tiekėjui būdingos išvesties generavimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Išvesties nukreipimas tiekėjui . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Tinklo sąrašo formatų tinkinimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
17 skyrius: Posintezės operacijų vykdymas
Automatinis P&R vykdymas po sintezės . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Darbas su „Identify Tools“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Paleidimas naudojant „Synplify Pro Tool“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Problemų, kylančių paleidžiant „Identify“, sprendimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 „Identify Tool“ naudojimas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Kompiliavimo taškų naudojimas su identifikavimo įrankiu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Modeliavimas naudojant VCS įrankį . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 SKYRIUS
Įvadas
Šiame „Synplify Pro®“ programinės įrangos įvade aprašoma:
· „Synopsys FPGA“ ir prototipų kūrimo produktai, 16 psl. · Dokumento apimtis, 21 psl. · Darbo pradžia, 22 psl. · Naudotojo sąsajos apžvalgaview, 24 puslapyje

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 skyrius: Įvadas

„Synopsys FPGA“ ir prototipų kūrimo produktai

„Synopsys FPGA“ ir prototipų kūrimo produktai
Šiame paveikslėlyje parodyta „Synopsys FPGA“ ir prototipų kūrimo produktų šeima.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

„Synopsys FPGA“ ir prototipų kūrimo produktai

1 skyrius: Įvadas

FPGA įgyvendinimo įrankiai
„Synplify Pro“ ir „Synplify Premier“ produktai yra RTL sintezės įrankiai, specialiai sukurti FPGA (lauko programuojamiems loginiams įrenginiams) ir CPLD (sudėtingiems programuojamiems loginiams įrenginiams).

„Synplify Pro“ sintezės programinė įranga
„Synplify Pro FPGA“ sintezės programinė įranga yra faktinis pramonės standartas, skirtas kurti aukštos kokybės ir ekonomiškus FPGA dizainus. Jos unikalumas...
Elgesio išgavimo sintezės technologijos® (BEST) algoritmai atlieka
aukšto lygio optimizavimas prieš sintezuojant RTL kodą į konkrečią FPGA logiką. Šis metodas leidžia atlikti puikius optimizavimus visoje FPGA, greitą veikimo laiką ir gebėjimą apdoroti labai didelius projektus. „Synplify Pro“ programinė įranga palaiko naujausias VHDL ir „Verilog“ kalbos konstrukcijas, įskaitant „SystemVerilog“ ir „VHDL 2008“. Įrankis yra technologiškai nepriklausomas, leidžiantis greitai ir lengvai nukreipti vartotojus tarp FPGA įrenginių ir tiekėjų iš vieno projektavimo projekto.

„Synplify Premier“ sintezės programinė įranga
„Synplify Premier“ funkcionalumas yra „Synplify Pro“ įrankio papildinys, užtikrinantis geriausią FPGA diegimo ir derinimo aplinką. Jis apima išsamų įrankių ir technologijų rinkinį pažengusiems FPGA projektuotojams ir taip pat tarnauja kaip sintezės variklis ASIC prototipų kūrėjams, orientuotiems į pavienius FPGA pagrindu sukurtus prototipus.
„Synplify Premier“ produktas siūlo tiek FPGA projektuotojams, tiek ASIC prototipų kūrėjams, orientuotiems į atskiras FPGA, efektyviausią projektavimo ir derinimo metodą. Projektavimo įgyvendinimo pusėje jis apima laiko uždarymo, logikos tikrinimo, IP naudojimo, ASIC suderinamumo ir DSP diegimo funkcijas, taip pat glaudų integravimą su FPGA tiekėjų vidinėmis priemonėmis. Derinimo pusėje jis numato FPGA patikrinimą sistemoje, kuris žymiai pagreitina derinimo procesą, taip pat apima greitą ir laipsnišką metodą sunkiai aptinkamoms projektavimo problemoms rasti.

„Synopsys FPGA“ įrankio funkcijos
Šioje lentelėje išskiriamos pagrindinės „Synplify Pro“, „Synplify“, „Synplify Premier“ ir „Synplify Premier with Design Planner“ produktų funkcijos.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 skyrius: Įvadas

„Synopsys FPGA“ ir prototipų kūrimo produktai

Synplify Synplify Pro

Spektaklis

Elgesio išskyrimo sintezė

Technology® (BEST™)

Pardavėjo sugeneruotas branduolys / IP

Palaikymas (tam tikros technologijos)

FSM kompiliatorius

FSM Explorer

Užrakto laikrodžio konversija

Registrų vamzdynų

Registro laiko nustatymas iš naujo

SCOPE® apribojimo įvedimas

Didelio patikimumo savybės

Integruota vietos ir maršruto analizė

Analizė

HDL Analyst®

Parinktis

Laiko analizatorius

Nuo taško iki taško

FSM Viewer

Kryžminis zondavimas

Zondavimo taško kūrimas

Identify® Instrumentor

Identifikuoti derintuvą

Galios analizė (SAIF)

Fizinis dizainas

Dizaino planas File

Loginis priskyrimas regionams

„Synplify Premier“
x
x
xxxxxxxx
xx
xxxxxx

„Synplify Premier DP“
x
x
xxxxxxxx
xx
xxxxxx
xx

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

„Synopsys FPGA“ ir prototipų kūrimo produktai

1 skyrius: Įvadas

Ploto įvertinimas ir regiono talpa Kontaktų priskyrimas Fizinis optimizavimas Fizinė sintezė Fizinis analitikas Synopsys DesignWare® Foundation Library Vykdymo laikas Hierarchinis projektavimas Patobulintas optimizavimas Greita sintezė Daugiaprocesis Kompiliavimas esant klaidai Komandinis projektavimas Mišrių kalbų projektavimas Kompiliavimo taškai Hierarchinis projektavimas Tikrasis paketinis režimas (tik kintamosios licencijos) GUI paketinis režimas (kintamosios licencijos) Paketinis režimas P&R P&R duomenų atgalinė anotacija Formalus patikrinimas

Synplify Synplify Pro

xxxx

–

Integracijos nustatymas

Ribotas

„Synplify Premier“
xxx
xxxxx
xxxx
x
Loginės sintezės režimas x

„Synplify Premier DP“
x
xxxxx
xxxxx
xxxx
x
xx Loginės sintezės režimas
x

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 skyrius: Įvadas

„Synopsys FPGA“ ir prototipų kūrimo produktai

P&R duomenų projektavimo aplinkos teksto redaktoriaus atgalinė anotacija View Stebėjimo langas Pranešimų langas Tcl langas Keli diegimai Tiekėjų technologijų palaikymas Prototipų kūrimas Funkcijos Vykdymo laiko funkcijos Kompiliavimo taškai Apribota laikrodžio konvertavimas Kompiliavimas klaidos atveju

Synplify Synplify Pro

„Synplify Premier“
xxxxx Pasirinkta
xxxx

„Synplify Premier DP“
x
xxxxx Pasirinkta
xxxx

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Dokumento apimtis

1 skyrius: Įvadas

Dokumento apimtis
Toliau paaiškinama šio dokumento apimtis ir tikslinė auditorija.

Dokumentų rinkinys
Šis naudotojo vadovas yra dokumentų rinkinio, kurį sudaro informacinis vadovas ir mokomoji medžiaga, dalis. Jis skirtas naudoti kartu su kitais rinkinio dokumentais. Jame daugiausia dėmesio skiriama tam, kaip naudoti „Synopsys FPGA“ programinę įrangą tipinėms užduotims atlikti. Tai reiškia:
· Naudotojo vadove paaiškinamos tik parinktys, reikalingos atlikti įprastas užduotis
aprašyta vadove. Jame neaprašomos visos galimos komandos ir parinktys. Išsamius visų komandų parinkčių ir sintaksės aprašymus žr. vartotojo sąsajos vadove.view skyrius „Synopsys FPGA sintezės žinyne“.
· Naudotojo vadove pateikiama informacija pagal užduotis. Sudėtingą informaciją rasite
Kaip tvarkyti informaciją, žr. skyrių „Pagalba“, 22 puslapyje.

Publika
„Synplify Pro“ programinės įrangos įrankis skirtas FPGA sistemų kūrėjams. Daroma prielaida, kad išmanote:
· Projektavimo sintezė · RTL · FPGA · Verilog/VHDL

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 skyrius: Įvadas

Darbo pradžia

Darbo pradžia
Šiame skyriuje parodyta, kaip pradėti naudoti „Synopsys FPGA“ sintezės programinę įrangą. Jame aprašomos šios temos, tačiau tai nepakeičia diegimo instrukcijose pateiktos informacijos apie licencijavimą ir diegimą:
· Programinės įrangos paleidimas, 22 psl. · Pagalbos gavimas, 22 psl.

Programinės įrangos paleidimas
1. Jei dar to nepadarėte, įdiekite „Synopsys FPGA“ sintezės programinę įrangą pagal diegimo instrukcijas.
2. Paleiskite programinę įrangą.
Jei dirbate su „Windows“ platforma, pasirinkite
Programos->Synopsys->produkto versija iš mygtuko Pradėti.
Jei dirbate UNIX platformoje, įveskite atitinkamą
komanda komandinėje eilutėje:
synplify_pro
· Komanda paleidžia sintezės įrankį ir atidaro projekto langą. Jei
Jei programinę įrangą jau paleidote anksčiau, lange rodomas ankstesnis projektas. Daugiau informacijos apie sąsają žr. Vartotojo sąsajos apžvalga.view informacinio vadovo skyrių.

Pagalbos gavimas
Prieš skambindami „Synopsys“ palaikymo tarnybai, peržiūrėkite dokumentuotą informaciją. Informaciją galite pasiekti internete per meniu „Pagalba“ arba PDF versiją. Šioje lentelėje parodyta, kaip suskirstyta informacija.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Darbo pradžia
Jei reikia pagalbos dėl… Programinės įrangos funkcijų naudojimas Kaip…
Srauto informacija
Klaidų pranešimai Licencijavimas Atributai ir direktyvos Sintezės funkcijos Kalba ir sintaksė Tcl sintaksė Tcl sintezės komandos Produkto atnaujinimai

1 skyrius: Įvadas
Žr.… „Synopsys FPGA Synthesis“ naudotojo vadovą „Synopsys FPGA Synthesis“ naudotojo vadovą, taikymo pastabas apie palaikymą web „Synopsys FPGA Synthesis“ naudotojo vadovas, taikymo pastabos apie palaikymą web svetainės internetinė pagalba (pasirinkite Pagalba->Klaidų pranešimai) „Synopsys SolvNet“ Websvetainė „Synopsys FPGA sintezės informacinis vadovas“ „Synopsys FPGA sintezės informacinis vadovas“ „Synopsys FPGA sintezės informacinis vadovas“ Pagalba internete (pasirinkite „Pagalba“ -> „Tcl“ pagalba) „Synopsys FPGA sintezės informacinis vadovas“ „Synopsys FPGA sintezės informacinis vadovas“ (Web meniu komandas)

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

1 skyrius: Įvadas

Vartotojo sąsaja baigtaview

Vartotojo sąsaja baigtaview
Vartotojo sąsają (UI) sudaro pagrindinis langas, vadinamas projektu viewir specializuotus langus arba viewskirtingoms užduotims. Išsamesnės informacijos apie kiekvieną funkciją žr. 2 skyriuje „Vartotojo sąsaja“view „Synopsys FPGA sintezės žinyno“.

„Synplify Pro“ sąsaja

Mygtukų skydelis

Įrankių juostų projektas view

Būsena

Įgyvendinimo rezultatai view

Prieigos skirtukai views

Tcl scenarijų/pranešimų langas LO

Stebėjimo langas

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

2 SKYRIUS
FPGA sintezės projektavimo srautai
Šiame skyriuje aprašomas loginės sintezės projektavimo srautas, esantis 26 puslapyje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

2 skyrius: FPGA sintezės projektavimo srautai

Loginės sintezės projektavimo srautas

„Synopsys FPGA“ įrankiai sintetina logiką pirmiausia kompiliuodami RTL šaltinį į technologiškai nepriklausomas logines struktūras, o tada optimizuodami ir susiedami logiką su technologiškai specifiniais ištekliais. Po logikos sintezės įrankis generuoja tiekėjui būdingą tinklo sąrašą ir apribojimą. file kuriuos galite naudoti kaip įvesties duomenis vietos ir maršruto (P&R) įrankyje.
Šiame paveikslėlyje parodytos loginės sintezės fazės ir įrankiai bei kai kurie pagrindiniai įėjimai ir išėjimai. Šiam srautui galite naudoti „Synplify Pro“ sintezės programinę įrangą. Interaktyvi laiko analizė yra neprivaloma. Nors sraute parodytas tiekėjo apribojimas filekaip tiesioginius P&R įvestį, turėtumėte pridėti šiuos duomenis files į laiko juodųjų dėžių sintezės projektą.

Synopsys FPGA įrankis

RTL

RTL kompiliacija

FDC

Loginė sintezė

Susintetintas tinklų sąrašas Sintezės apribojimai Tiekėjo apribojimai
Pardavėjo įrankis
Vieta ir maršrutas

Loginės sintezės procedūra

Projektavimo eigai su nuosekliomis instrukcijomis, pagrįstomis konkrečiu projektu

duomenis, atsisiųskite mokomąją medžiagą iš websvetainė. Šie veiksmai apibendrina

projekto sintezės procedūra, kuri taip pat iliustruota

toliau pateiktą paveikslą.

1. Sukurkite projektą.

2. Pridėkite šaltinį files į projektą.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės projektavimo srautas

2 skyrius: FPGA sintezės projektavimo srautai

3. Nustatykite projekto atributus ir apribojimus.
4. Dialogo lange „Įdiegimo parinktys“ nustatykite įgyvendinimo parinktis.
5. Spustelėkite „Vykdyti“, kad paleistumėte loginę sintezę.
6. Išanalizuokite rezultatus naudodami tokius įrankius kaip žurnalas file, HDL Analyst schema views, pranešimų langas ir stebėjimo langas.
Baigę dizainą, galite naudoti išvestį files paleisti vietos ir maršruto nustatymą su tiekėjo įrankiu ir įdiegti FPGA.
Šiame paveikslėlyje išvardyti pagrindiniai srauto etapai:

Sukurti projektą
Pridėti šaltinį Files
Nustatyti apribojimus
Nustatyti parinktis
Paleiskite programinę įrangą
Analizuokite rezultatus. Nebuvo pasiekta jokių tikslų?
Taip, vieta ir maršrutas

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

2 skyrius: FPGA sintezės projektavimo srautai

Loginės sintezės projektavimo srautas

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 SKYRIUS
Įvesties paruošimas
Kuriant dizainą, reikia nustatyti dviejų rūšių files: DTL files, apibūdinančius jūsų dizainą ir projektą files valdyti dizainą. Šiame skyriuje aprašomos procedūros, kaip jas nustatyti fileir projektą. Jis apima:
· HDL šaltinio nustatymas Files, 30 puslapyje · Mišrios kalbos šaltinio naudojimas Files, 44 psl. · Prieauginio kompiliatoriaus naudojimas, 49 psl. · Struktūrinio „Verilog“ srauto naudojimas, 51 psl. · Darbas su apribojimais Files, 53 puslapyje

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

HDL šaltinio nustatymas Files
Šiame skyriuje aprašoma, kaip nustatyti šaltinį files; projektas file sąranka aprašyta skyriuje „Projekto nustatymas“ Files, 58 psl. Šaltinis filegali būti Verilog arba VHDL formatu. Informacijos apie struktūrizavimą rasite fileSintezės aprašymą žr. informaciniame vadove. Šiame skyriuje aptariamos šios temos:
· HDL šaltinio kūrimas Files, 30 psl. · Kontekstinės pagalbos redaktoriaus naudojimas, 32 psl. · HDL šaltinio tikrinimas Files, 34 psl. · HDL šaltinio redagavimas Filesu integruotu teksto redaktoriumi, 35 psl. · Išorinio teksto redaktoriaus naudojimas, 41 psl. · Redagavimo lango nuostatų nustatymas, 39 psl. · Bibliotekos plėtinių naudojimas „Verilog“ bibliotekai Files, 42 puslapyje

Kuriamas HDL šaltinis Files
Šiame skyriuje aprašoma, kaip naudoti integruotą teksto redaktorių šaltinio kodui kurti. files, bet nesileidžia į detales, kas files yra. Išsamesnės informacijos apie tai, ką galite ir ko negalite įtraukti, taip pat informacijos apie tiekėją rasite informaciniame vadove. Jei jau turite šaltinį files, galite naudoti teksto redaktorių sintaksei patikrinti arba redaguoti file (žr. HDL šaltinio tikrinimas Files, 34 puslapyje ir HDL šaltinio redagavimas File(žr. „Daugiau informacijos rasite integruotame teksto redaktoriuje“ 35 puslapyje).
Kaip šaltinį galite naudoti „Verilog“ arba „VHDL“. files. The fileturi v (Verilog) arba vhd (VHDL) file plėtiniai atitinkamai. Galite naudoti „Verilog“ ir „VHDL“ filetame pačiame projekte. Informacijos apie „Verilog“ ir VHDL įvesties mišinio naudojimą files, žr. Mišrios kalbos šaltinio naudojimas Files, 44 puslapyje.
1. Norėdami sukurti naują šaltinį file arba spustelėkite HDL file piktogramą ( ) arba atlikite šiuos veiksmus:
Pasirinkite File->Naujas arba paspauskite Ctrl-n.
Dialogo lange „Naujas“ pasirinkite šaltinio tipą file norite kurti,
„Verilog“ arba „VHDL“. Neaišku, kad „Verilog“ projektams, kuriuose yra „SystemVerilog“ konstruktų šaltinio kalboje, galite naudoti kontekstinės pagalbos redaktorių.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

fileDaugiau informacijos žr. skyriuje „Kontekstinės pagalbos redaktoriaus naudojimas“, 32 puslapyje.
Jei naudojate „Verilog 2001“ arba „SystemVerilog“ formatą, prieš paleisdami sintezę būtinai įjunkite parinktį „Verilog 2001“ arba „System Verilog“ (skirtukas „Projektas->Įgyvendinimo parinktys->Verilog“). Numatytasis „Verilog“ file Naujų projektų formatas yra „SystemVerilog“.

Įveskite pavadinimą ir vietą file ir spustelėkite Gerai. Tuščias redagavimo langas
Atsidaro langas su eilučių numeriais kairėje pusėje.
2. Įveskite šaltinio informaciją lange arba iškirpkite ir įklijuokite ją. Žr. HDL šaltinio redagavimas. FileDaugiau informacijos apie darbą redagavimo lange rasite skyriuje „Darbas su integruotu teksto redaktoriumi“, 35 puslapyje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

Norėdami gauti geriausius sintezės rezultatus, peržiūrėkite informacinį vadovą ir įsitikinkite, kad efektyviai naudojate galimas konstrukcijas ir tiekėjui būdingus atributus bei direktyvas.
3. Išsaugokite file pasirinkdami File->Išsaugoti arba išsaugojimo piktogramą ( ).
Sukūrę šaltinį file, galite patikrinti, ar turite teisingą sintaksę, kaip aprašyta skyriuje „HDL šaltinio tikrinimas“ Files, 34 puslapyje.

Kontekstinės pagalbos redaktoriaus naudojimas
Kai kuriate arba atidarote „Verilog“ dizainą file, naudokite lango apačioje esantį kontekstinės pagalbos mygtuką, kuris padės jums koduoti su „Verilog“ / „SystemVerilog“ konstrukcijomis šaltinio kalboje. file arba Tcl apribojimų komandas į savo Tcl file.
Norėdami naudoti kontekstinės pagalbos redaktorių:
1. Spustelėkite mygtuką „Kontekstinė pagalba“, kad būtų rodomas šis teksto redaktorius.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

2. Kai lango kairėje pusėje pasirenkate konstrukciją, rodomas konstrukto internetinės pagalbos aprašymas. Jei pasirinktai konstrukcijai įjungta ši funkcija, lango viršuje rodoma internetinės pagalbos tema, o apačioje – bendrasis tos konstrukto kodas arba komandos šablonas.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

3. Mygtukas „Įterpti šabloną“ taip pat įjungtas. Spustelėjus mygtuką „Įterpti šabloną“, šablono lange rodomas kodas arba komanda įterpiama į jūsų šabloną. file žymeklio vietoje. Tai leidžia lengvai įterpti kodą arba komandą ir modifikuoti jį pagal sintetinamą dizainą.
4. Jei norite nukopijuoti tik šablono dalis, pasirinkite norimą įterpti kodą arba komandą ir spustelėkite „Kopijuoti“. Tada galite jį įklijuoti į savo file.

Tikrinamas HDL šaltinis Files

Programinė įranga automatiškai patikrina jūsų HDL šaltinį files, kai juos kompiliuoja, bet jei norite patikrinti savo šaltinio kodą prieš sintezę, atlikite šią procedūrą. Sintezės programinėje įrangoje atliekami dviejų rūšių patikrinimai: sintaksė ir sintezė.

1. Pasirinkite šaltinį filenorite patikrinti.
Norėdami patikrinti visus šaltinius fileprojekte, panaikinkite visų žymėjimą files
projektų sąrašą ir įsitikinkite, kad nė vienas iš jų fileyra atidaryti aktyviame lange. Jei turite aktyvų šaltinį fileprograminė įranga tikrina tik aktyvų file.
Norėdami patikrinti vieną file, atidarykite file su File-> Atidarykite arba dukart spustelėkite
file projekto lange. Jei turite daugiau nei vieną file atidarote ir norite patikrinti tik vieną iš jų, užveskite žymeklį ant atitinkamos vietos file langą, kad įsitikintumėte, jog tai aktyvus langas.

2. Norėdami patikrinti sintaksę, pasirinkite Vykdyti->Sintaksės tikrinimas arba paspauskite Shift+F7.

Programinė įranga aptinka sintaksės klaidas, tokias kaip neteisingi raktiniai žodžiai ir skyryba, ir praneša apie visas klaidas atskirame žurnale. file (sintaksė.log). Jei klaidų neaptikta, šio lango apačioje pateikiamas sėkmingas sintaksės patikrinimas. file.

3. Norėdami paleisti sintezės patikrinimą, pasirinkite Vykdyti->Sintezės patikrinimas arba paspauskite Shift+F8.

Programinė įranga aptinka su aparatine įranga susijusias klaidas, pvz., neteisingai užkoduotus

keičia klaidas ir praneša apie visas klaidas atskirame žurnale file (sintaksė.log). Jei yra

Jei nėra klaidų, apačioje pateikiamas sėkmingas sintaksės patikrinimas.

file.

4. Review klaidas atidarant syntax.log failą file kai būsite paraginti, naudokite „Find“, kad surastumėte klaidos pranešimą (ieškokite @E). Dukart spustelėkite

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

5 simbolių klaidos kodą arba spustelėkite pranešimo tekstą ir paspauskite F1, kad būtų rodoma internetinė klaidos pranešimo pagalba.
5. Dukart spustelėdami pranešimo tekstą sintaksės.log faile, raskite už klaidą atsakingą kodo dalį. fileTeksto redaktoriaus lange atidaromas atitinkamas šaltinis. file ir paryškina kodą, kuris sukėlė klaidą.
6. Kartokite 4 ir 5 veiksmus, kol ištaisysite visas sintaksės ir sintezės klaidas.
Pranešimus galima suskirstyti į klaidas, įspėjimus arba pastabas.view visus pranešimus ir ištaisyti visas klaidas. Įspėjimai yra mažiau rimti nei klaidos, tačiau privalote juos perskaityti ir suprasti, net jei ir neištaisysite visų klaidų. Pastabos yra informacinio pobūdžio ir jų nereikia išspręsti.

Redaguoti HDL šaltinį Filesu integruotu teksto redaktoriumi
Integruotas teksto redaktorius leidžia lengvai sukurti HDL šaltinio kodą, view arba redaguokite, kai reikia ištaisyti klaidas. Jei norite naudoti išorinį teksto redaktorių, žr. „Išorinio teksto redaktoriaus naudojimas“, 41 psl.
1. Norėdami atidaryti šaltinį, atlikite vieną iš šių veiksmų: file už viewdavimas arba redagavimas:
Norėdami automatiškai atidaryti pirmąjį file sąraše su klaidomis paspauskite F5.
Norėdami atidaryti konkretų file, dukart spustelėkite file projekto lange arba
naudoti File-> Atidaryti (Ctrl-o) ir nurodykite šaltinį file.
Atsidaro teksto redaktoriaus langas ir rodomas šaltinis fileEilutės sunumeruotos. Raktiniai žodžiai yra mėlyni, o komentarai – žali. Eilučių reikšmės yra raudonos. Jei norite pakeisti šias spalvas, žr. „Redagavimo lango nuostatų nustatymas“, 39 psl.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

2. Norėdami redaguoti file, rašykite tiesiai lange.
Šioje lentelėje apibendrintos dažniausiai naudojamos redagavimo operacijos. Vietoj komandų taip pat galite naudoti sparčiuosius klavišus.

Į…

Padaryti…

Iškirpti, kopijuoti ir įklijuoti; Pasirinkite komandą iššokančiajame lange (dešiniuoju pelės mygtuku laikykite nuspaudę „Anuliuoti“ arba „Atlikti veiksmą“) arba meniu „Redaguoti“.

Eiti į konkrečią eilutę

Paspauskite Ctrl-g arba pasirinkite Redaguoti->Eiti į, įveskite eilutės numerį ir spustelėkite Gerai.

Rasti tekstą

Paspauskite Ctrl-f arba pasirinkite Redaguoti ->Rasti. Įveskite norimą rasti tekstą ir spustelėkite Gerai.

Pakeisti tekstą

Paspauskite Ctrl-h arba pasirinkite Redaguoti->Keisti. Įveskite tekstą, kurį norite rasti, ir tekstą, kuriuo norite jį pakeisti. Spustelėkite Gerai.

Užbaikite raktinį žodį

Įveskite pakankamai simbolių, kad raktinis žodis būtų unikaliai identifikuojamas, ir paspauskite Esc.

Įtraukti tekstą į dešinę Pasirinkite bloką ir paspauskite Tab. Įtraukti tekstą į kairę Pasirinkite bloką ir paspauskite Shift-Tab.

Keisti į didžiąsias raides Pažymėkite tekstą ir pasirinkite Redaguoti->Išplėstiniai->Didžiosios raidės arba paspauskite Ctrl-Shift-u.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

Pakeisti į mažąsias raides Pridėti blokinius komentarus
Redaguoti stulpelius

Padaryti…
Pasirinkite tekstą ir pasirinkite Redaguoti->Išplėstiniai->Mažosios raidės arba paspauskite Ctrl-u.
Užveskite žymeklį komentaro teksto pradžioje ir pasirinkite Redaguoti->Išplėstiniai->Komentaro kodas arba paspauskite Alt-c.
Paspauskite Alt ir kairįjį pelės mygtuką pasirinkite stulpelį. Kai kuriose platformose turite naudoti klavišą, kuriam priskirta Alt funkcija, pvz., Meta arba deimanto klavišą.

3. Norėdami iškirpti ir įklijuoti PDF dokumento dalį, pasirinkite T formos teksto pasirinkimo piktogramą, pažymėkite reikiamą tekstą, nukopijuokite ir įklijuokite jį į savo fileTeksto pasirinkimo piktograma leidžia pasirinkti dokumento dalis.
4. Norėdami kurti ir dirbti su žymėmis savo file, žr. toliau pateiktą lentelę.
Žymės yra patogus būdas naršyti ilgą laiką files arba , jei norite pereiti prie dažnai naudojamų kodo taškų. Šioms operacijoms galite naudoti redagavimo įrankių juostos piktogramas. Jei lango dešinėje pusėje nematote redagavimo įrankių juostos, pakeiskite kai kurių kitų įrankių juostų dydį.

Norėdami… Įterpti žymę
Žymės ištrynimas
Ištrinti visas žymes

Padaryti…
Spustelėkite bet kurioje eilutės, kurią norite pažymėti žyme, vietoje. Pasirinkite „Redaguoti“ -> „Perjungti žymes“, paspauskite Ctrl-F2 arba redagavimo įrankių juostoje pasirinkite pirmąją piktogramą. Eilutės numeris yra paryškintas, kad būtų nurodyta, jog tos eilutės pradžioje yra žymė.
Spustelėkite bet kurioje eilutės, kurioje yra žymė, vietoje. Pasirinkite „Redaguoti“ -> „Perjungti žymes“, paspauskite Ctrl-F2 arba redagavimo įrankių juostoje pasirinkite pirmąją piktogramą. Ištrynus žymę, eilutės numeris nebeparyškinamas.
Pasirinkite Redaguoti->Ištrinti visas žymes, paspauskite Ctrl-Shift-F2 arba redagavimo įrankių juostoje pasirinkite paskutinę piktogramą. Ištrynus žymes, eilučių numeriai nebeparyškinami.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

Į…
Naviguoti file naudojant žymes

Padaryti…
Norėdami pereiti prie norimos žymės, naudokite komandas „Kita žymė“ (F2) ir „Ankstesnė žymė“ (Shift-F2) iš meniu „Redaguoti“ arba atitinkamas piktogramas įrankių juostoje „Redaguoti“.

5. Norėdami ištaisyti klaidas arba atnaujintiview įspėjimus šaltinio kode, atlikite šiuos veiksmus:
Atidarykite HDL file su klaida arba įspėjimu dukart spustelėdami file
projektų sąraše.
Paspauskite F5, kad pereitumėte prie pirmos klaidos, įspėjimo ar pastabos. file. Tuo metu
Redagavimo lango apačioje matysite pranešimo tekstą.
Norėdami pereiti prie kitos klaidos, įspėjimo ar pastabos, pasirinkite Vykdyti->Kita klaida / įspėjimas
arba paspauskite F5. Jei daugiau pranešimų nėra file, redagavimo lango apačioje matysite pranešimą „Daugiau klaidų / įspėjimų / pastabų nėra“. Pasirinkite Vykdyti->Kita klaida / įspėjimas arba paspauskite F5, kad pereitumėte prie klaidos, įspėjimo ar pastabos kitame lange. file.
Norėdami grįžti prie ankstesnės klaidos, įspėjimo ar pastabos, pasirinkite
Vykdyti->Ankstesnė klaida / įspėjimas arba paspauskite Shift-F5.
6. Norėdami iškviesti klaidos pranešimo pagalbą ir peržiūrėti išsamų klaidos, įspėjimo ar pastabos aprašymą:
Atidaryti teksto formato žurnalą file (spustelėkite View Žurnalas) ir dukart spustelėkite
5 simbolių klaidos kodą arba spustelėkite pranešimo tekstą ir paspauskite F1.
Atidaryti HTML žurnalą file ir spustelėkite 5 simbolių klaidos kodą.
„Tcl“ lange spustelėkite skirtuką „Žinutės“ ir spustelėkite 5 simbolių laukelį.
klaidos kodas ID stulpelyje.
7. Kryžminis bandymas iš šaltinio kodo lango į kitą views, atidarykite view ir pasirinkite kodo fragmentą. Išsamesnės informacijos žr. „Kryžminis zondavimas teksto redaktoriaus lange“, 246 psl.
8. Ištaisę visas klaidas, pasirinkite File->Išsaugoti arba spustelėkite išsaugojimo piktogramą, kad įrašytumėte file.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

Redagavimo lango nuostatų nustatymas
Galite tinkinti teksto redagavimo lange naudojamus šriftus ir spalvas.
1. Pasirinkite Parinktys->Redaktoriaus parinktys ir „Synopsys“ redaktorių arba Išorinį redaktorių. Daugiau informacijos apie išorinį redaktorių žr. skyriuje „Išorinio teksto redaktoriaus naudojimas“, 41 puslapyje.
2. Tada, priklausomai nuo tipo file Atidarę galite nustatyti teksto redaktoriuje naudojamą foną, sintaksės spalvą ir šrifto nuostatas.

Pastaba: vėliau teksto redagavimo nuostatos, kurias nustatėte šiam file bus taikoma visiems filešio file tipo.

Teksto redagavimo langą galima naudoti projekto nuostatoms nustatyti files, šaltinis files (Verilog/VHDL), žurnalas files, Tcl files, apribojimas files arba kitas numatytasis nustatymas files iš dialogo lango „Redaktoriaus parinktys“.
3. Galite nustatyti sintaksės spalvas kai kurioms įprastoms sintaksės parinktims, pvz., raktiniams žodžiams, eilutėms ir komentarams. Pavyzdžiui,ample žurnale file, įspėjimus ir klaidas galima koduoti spalvomis, kad būtų lengviau atpažinti.
Spustelėkite atitinkamo objekto lauką „Priekinis planas“ arba „Fonas“ lauke „Sintaksės spalvinimas“, kad būtų rodoma spalvų paletė.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

Galite pasirinkti pagrindines spalvas arba apibrėžti pasirinktines spalvas ir pridėti jas prie savo pasirinktinės spalvų paletės. Norėdami pasirinkti norimą spalvą, spustelėkite „Gerai“.
4. Norėdami nustatyti teksto redaktoriaus šriftą ir šrifto dydį, naudokite išskleidžiamuosius meniu.
5. Pažymėkite „Išlaikyti skirtukus“, kad įjungtumėte skirtukų nustatymus, tada nustatykite skirtuko tarpus naudodami rodyklę aukštyn arba žemyn, skirtą skirtuko dydžiui.

LO 6. Redaktoriaus parinkčių formoje spustelėkite Gerai.
© 2014 Synopsys, Inc. 40

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

Naudojant išorinį teksto redaktorių
Vietoj integruoto teksto redaktoriaus galite naudoti išorinį teksto redaktorių, pvz., „vi“ arba „emacs“. Norėdami įjungti išorinį teksto redaktorių, atlikite šiuos veiksmus. Informacijos apie integruoto teksto redaktoriaus naudojimą rasite skyriuje „HDL šaltinio redagavimas“. Filesu integruotu teksto redaktoriumi, 35 puslapyje.
1. Pasirinkite Parinktys->Redaktoriaus parinktys ir įjunkite parinktį Išorinis redaktorius.
2. Pasirinkite išorinį redaktorių, naudodami savo operacinei sistemai tinkamą metodą.
Jei dirbate su „Windows“ platforma, spustelėkite mygtuką „…“ (Naršyti)
ir pasirinkite išorinio teksto redaktoriaus vykdomąjį failą.
Iš UNIX arba Linux platformos, skirtos teksto redaktoriui, kuris sukuria savo
lange spustelėkite mygtuką „Naršyti“ ir pasirinkite išorinio teksto redaktoriaus vykdomąjį failą.
Iš UNIX platformos, skirtos teksto redaktoriui, kuris nekuria savo
lange nenaudokite mygtuko „… Browse“. Vietoj to įveskite „xterm -e editor“. Šiame paveikslėlyje parodyta, kad VI nurodytas kaip išorinis redaktorius.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

HDL šaltinio nustatymas Files

Iš „Linux“ platformos, skirta teksto redaktoriui, kuris nekuria savo
lange nenaudokite mygtuko „Naršyti“. Vietoj to įveskite gnome-terminal -x editor. Norėdami naudoti emacs, pvz.ample, įveskite gnome-terminal -x emacs.
Programinė įranga buvo išbandyta su „emacs“ ir „vi“ teksto redaktoriais.
3. Spustelėkite Gerai.

„Verilog“ bibliotekos plėtinių naudojimas Files
Bibliotekos plėtinius galima pridėti prie „Verilog“ bibliotekos fileįtrauktos į jūsų projekto dizainą. Pateikdami paieškos kelius į katalogus, kuriuose yra „Verilog“ biblioteka filegalite nurodyti šiuos naujus bibliotekos plėtinius, taip pat „Verilog“ ir „SystemVerilog“ (.v ir .sv) file plėtiniai.
Norėdami tai padaryti:
1. Įgyvendinimo parinkčių skydelyje pasirinkite skirtuką „Verilog“.
2. Nurodykite „Verilog“ bibliotekos bibliotekų katalogų vietas filebūti įtrauktiems į jūsų projekto dizainą.
3. Nurodykite bibliotekos plėtinius.
Galima nurodyti bet kokius bibliotekos plėtinius, pvz., .av, .bv, .cv, .xxx, .va, .vas (bibliotekos plėtinius atskirkite tarpu).
Šiame paveikslėlyje parodyta, kur dialogo lange įvesti bibliotekos plėtinius.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

HDL šaltinio nustatymas Files

3 skyrius: Įvesties paruošimas

Šio pavyzdžio Tcl atitikmuoample yra ši komanda:
set_option -libext .av .bv .cv .dv .ev
Išsamesnės informacijos ieškokite libext, komandų žinyno 57 puslapyje.
4. Sudarę projektą, galite jį patikrinti žurnale file kad biblioteka filesu šiais plėtiniais buvo įkelti ir nuskaityti. Pavyzdžiui,ampLe:
@N: „Verilog“ kompiliatoriaus paleidimas „SystemVerilog“ režimu @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Įkeliama file C:dirlib1sub1.av iš nurodyto bibliotekos katalogo C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Kraunama file C:dirlib2sub2.bv iš nurodyto bibliotekos katalogo C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Kraunama file

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Naudojant mišrios kalbos šaltinį Files

C:dirlib3sub3.cv iš nurodyto bibliotekos katalogo C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Kraunama file C:dirlib4sub4.dv iš nurodyto bibliotekos katalogo C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Kraunama file C:dirlib5sub5.ev iš nurodyto bibliotekos katalogo C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog sintaksės patikra sėkminga!

Naudojant mišrios kalbos šaltinį Files
Naudodami „Synplify Pro“ programinę įrangą, galite naudoti VHDL ir „Verilog“ įvesties mišinį filejūsų projekte. Pavyzdžiui,ampVHDL ir Verilog kalbos filežr. informacinį vadovą.
1. Atminkite, kad „Verilog“ nepalaiko neribotų VHDL prievadų ir nustatykite mišrios kalbos dizainą files atitinkamai.
2. Jei norite sutvarkyti „Verilog“ ir „VHDL“ fileskirtinguose aplankuose pasirinkite Parinktys->Projektas View Parinktys ir perjungimas View Projektas Files aplankų parinktyje.
Kai pridedate fileprojektui, „Verilog“ ir „VHDL“ fileyra atskiruose projekto aplankuose view.
3. Atidarę projektą arba sukūrę naują, pridėkite „Verilog“ ir „VHDL“ files taip:
Pasirinkite Projektas->Pridėti šaltinį File komandą arba spustelėkite „Pridėti“ File mygtukas. Formoje nustatykite FileTipo reikšmė HDL Files (*.vhd, *.vhdl, *.v). Pasirinkite „Verilog“ ir „VHDL“ fileko norite, ir pridėkite juos prie savo
projektą. Spustelėkite Gerai. Išsamesnės informacijos apie pridėjimą fileprojektui, žr. „Projekto pakeitimų atlikimas“, 62 psl.
LO

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Naudojant mišrios kalbos šaltinį Files

3 skyrius: Įvesties paruošimas

The filejūsų pridėti elementai rodomi projekte viewŠiame paveikslėlyje parodyta fileyra išdėstyti atskiruose aplankuose.
4. Nustatydami įrenginio parinktis (mygtukas „Įdiegimo parinktys“), nurodykite aukščiausio lygio modulį. Daugiau informacijos apie įrenginio parinkčių nustatymą žr. skyriuje „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 puslapyje.
Jei aukščiausio lygio modulis yra „Verilog“, spustelėkite skirtuką „Verilog“ ir įveskite
aukščiausio lygio modulio pavadinimas.
Jei aukščiausio lygio modulis yra VHDL, spustelėkite skirtuką VHDL ir įveskite pavadinimą.
aukščiausio lygio objekto. Jei aukščiausio lygio modulio nėra numatytojoje darbo bibliotekoje, turite nurodyti biblioteką, kurioje kompiliatorius gali rasti modulį. Informacijos, kaip tai padaryti, žr. VHDL skydelis, 200 puslapyje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Naudojant mišrios kalbos šaltinį Files

Turite aiškiai nurodyti aukščiausio lygio modulį, nes tai yra pradinis taškas, nuo kurio žemėlapių sudarytojas generuoja sujungtą tinklų sąrašą.
5. Toje pačioje formoje pasirinkite skirtuką „Įgyvendinimo rezultatai“ ir pasirinkite vieną išvesties HDL formatą. fileprograminės įrangos sugeneruoti. Daugiau informacijos apie įrenginio parinkčių nustatymą žr. skyriuje „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 puslapyje.
„Verilog“ išvesties tinklo sąrašui pasirinkite „Write Verilog Netlist“. VHDL išvesties tinklo sąrašui pasirinkite „Write VHDL Netlist“. Nustatykite visas kitas įrenginio parinktis ir spustelėkite „Gerai“.
Dabar galite susintetinti savo projektą. Programinė įranga skaito mišrius šaltinio formatus. files ir sukuria vieną srs file kuris naudojamas sintezei.
6. Jei kyla problemų, žr. skyrių „Mišrių kalbų dizaino trikčių šalinimas“, 47 psl., kuriame pateikiama papildomos informacijos ir patarimų.
LO

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Naudojant mišrios kalbos šaltinį Files

3 skyrius: Įvesties paruošimas

Mišrių kalbų dizaino trikčių šalinimas
Šiame skyriuje pateikiami patarimai, kaip elgtis konkrečiose situacijose, kai gali kilti mišrių kalbų dizainas.

VHDL File Užsakyti
VHDL pagrindu sukurtuose arba mišriuose projektuose, kuriuose nenurodytas aukščiausias lygis, FPGA sintezės įrankiai automatiškai pertvarko VHDL. filekad VHDL paketai būtų kompiliuojami teisinga tvarka.
Tačiau, jei turite mišrios kalbos projektą, kuriame nurodėte aukščiausią lygį, turite nurodyti VHDL. file užsakyti įrankį. Tai reikia padaryti tik vieną kartą, pasirinkus „Vykdyti->Išdėstyti VHDL“ files komandą. Jei to nepadarysite, gausite klaidos pranešimą.

VHDL pasauliniai signalai
Šiuo metu mišrių kalbų dizainuose negalima naudoti globalių VHDL signalų, nes įrankis šiuos signalus įgyvendina tik VHDL dizainuose.

VHDL loginių bendrinių parametrų perdavimas Verilog parametrams
Įrankis sukuria juodąją dėžę VHDL komponentui su loginėmis bendrinėmis reikšmėmis, jei tas komponentas yra sukurtas „Verilog“ projekte. Taip yra todėl, kad „Verilog“ neatpažįsta loginių duomenų tipų, todėl loginė reikšmė turi būti pateikta teisingai. Jei VHDL loginės bendrinės reikšmės reikšmė yra TRUE, o „Verilog“ literalas yra pavaizduotas skaičiumi 1, „Verilog“ kompiliatorius tai interpretuoja kaip juodąją dėžę.
Kad nebūtų daroma išvada apie juodąją dėžę, VHDL loginės bendrinės reikšmės Verilog literalas, nustatytas į TRUE, turi būti 1'b1, o ne 1. Panašiai, jei VHDL loginės bendrinės reikšmės vertė yra FALSE, atitinkamas Verilog literalas turi būti 1'b0, o ne 0. Šis pavyzdysampParodoma, kaip pateikti Būlio bendrinius terminus, kad jie teisingai peržengtų VHDL-Verilog ribą, nesukuriant juodosios dėžės.

VHDL objekto deklaracija

Verilog egzempliorius

Objektas abc yra bendrinis (
Bitų_skaičius = Bitų_padalinys);

: sveikasis skaičius : loginė reikšmė

:= 0; := Neteisinga;

abc #( .Bitų_skaičius (16), .Dalybos_bitas (1'b0)
)

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Naudojant mišrios kalbos šaltinį Files

VHDL bendrinių reikšmių perdavimas nedarant išvados dėl juodosios dėžės
Tuo atveju, kai „Verilog“ komponento parametras (pvz.ampJei [0:0] RSR = 1'b0) neatitinka atitinkamo VHDL komponento bendrojo dydžio (RSR : integer := 0), įrankis sukuria juodosios dėžės egzistavimą.
Galite tai išspręsti pašalindami magistralės pločio žymėjimą [0:0] „Verilog“ faile. files. Atkreipkite dėmesį, kad turite naudoti sveikojo skaičiaus tipo VHDL bendrinį kodą, nes kiti tipai neleidžia tinkamai susieti „Verilog“ komponento.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Naudojant inkrementinį kompiliatorių

3 skyrius: Įvesties paruošimas

Naudojant inkrementinį kompiliatorių
Naudokite inkrementinio kompiliatoriaus srautą, kad žymiai sutrumpintumėte kompiliatoriaus vykdymo laiką dideliems projektams. Programinė įranga perkompiliuoja tik atitinkamus elementus. filekai atliekamas projekto pakeitimas ir pakartotinai naudojama kompiliatoriaus duomenų bazė. Kompiliatorius iš naujo sukuria SRS file tik paveiktam moduliui ir tiesioginiam tėriniam moduliui.
Norėdami paleisti šį srautą, atlikite šiuos veiksmus:
1. Pridėkite „Verilog“ arba „VHDL“ files už dizainą.
2. Įgalinkite parinktį „Incremental Compile“ (papildomas kompiliavimas) skirtuke „Verilog“ arba „VHDL“, esančiame skydelyje „Implementation Options“ (įgyvendinimo parinktys).
SRS file yra sukurtas kiekvienam projektavimo moduliui „synwork“ kataloge.

3. Pirmą kartą paleiskite kompiliatorių.
4. Jei buvo atliktas projekto pakeitimas, paleiskite kompiliatorių iš naujo.
Kompiliatorius analizuoja duomenų bazę ir nustato, ar SRS fileyra atnaujinti, iš naujo generuojami tik pasikeitę moduliai ir artimiausi pirminiai moduliai. Tai gali padėti pagerinti projekto vykdymo laiką.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Naudojant inkrementinį kompiliatorių

Apribojimai
Inkrementinis kompiliatorius nepalaiko:
· Konfigūracija fileĮtraukti į „Verilog“ arba VHDL srautą · Mišrūs HDL srautai · Projektai su kryžminėmis modulių nuorodomis (XMR)

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Naudojant struktūrinį Verilog srautą

3 skyrius: Įvesties paruošimas

Naudojant struktūrinį Verilog srautą
Sintezės įrankis priima struktūrinį Verilog filekaip įvestis jūsų projektavimo projektui. Struktūrinis „Verilog“ kompiliatorius atlieka sintaksės semantinius patikrinimus naudodamas savo lengvą analizatorių, kad pagerintų vykdymo laiką. Šis kompiliatorius neatlieka sudėtingų aparatinės įrangos ištraukų ar RTL optimizavimo operacijų, todėl programinė įranga greitai kompiliuoja struktūrinį „Verilog“. files. Programinė įranga gali nuskaityti šiuos sugeneruotus struktūrinius „Verilog“ duomenis. files, jei juose yra:
· Technologijų primityvų egzemplioriai
· Paprasti priskyrimo sakiniai
· Atributai, nurodyti „Verilog 2001“ ir senesniuose formatuose
· Visos konstrukcijos, išskyrus atributus, turi būti nurodytos „Verilog 95“ formatu
Norint naudoti struktūrinę „Verilog“ įvestį files:
1. Turite nurodyti struktūrinį „Verilog“ kodą fileįtraukti į savo dizainą. Norėdami tai padaryti, pridėkite file projektui vienu iš šių būdų:
Projektas->Pridėti šaltinį File arba „Pridėti“ File mygtukas projekte view Tcl komanda: add_file -struktūra fileVardas
Šiame sraute gali būti tik struktūrinis „Verilog“ kodas. files arba mišrus DTL files (Verilog/VHDL/EDF/SRS) kartu su struktūriniu Verilog tinklo sąrašu files. Tačiau „Verilog“ / „VHDL“ / „EDF“ / „SRS“ egzemplioriai nėra palaikomi struktūriniame „Verilog“ modulyje.
2. Struktūrinis Verilog filepridedami prie „Structural Verilog“ aplanko projekte viewTaip pat galite pridėti fileį šį katalogą, kai atliekate šiuos veiksmus:
Pasirinkite struktūrinį „Verilog“ fileDešiniuoju pelės mygtuku spustelėkite ir pasirinkite File Parinktys. Iš sąrašo pasirinkite „Struktūrinis verilogas“ File Tipo išskleidžiamasis meniu.
3. Paleiskite sintezę.
Sintezės įrankis generuoja vm arba edf tinklo sąrašą file priklausomai nuo nurodytos technologijos. Šis procesas yra panašus į numatytąjį sintezės srautą.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Naudojant struktūrinį Verilog srautą

Apribojimai
Struktūrinio „Verilog“ srauto apribojimai nepalaiko šių funkcijų:
· RTL egzemplioriai bet kuriam kitam file tipai · Hierarchinio projektų valdymo (HPM) srautai · Sudėtingi priskyrimai · Kompiliatoriui būdingi režimai ir jungikliai

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Darbas su apribojimu Files

3 skyrius: Įvesties paruošimas

Darbas su apribojimu Files
Apribojimas files yra tekstas filekuriuos automatiškai generuoja SCOPE sąsaja (žr. „SCOPE apribojimų nurodymas“, 119 puslapyje) arba kuriuos kuriate rankiniu būdu naudodami teksto redaktorių. Juose yra Tcl komandos arba atributai, kurie riboja sintezės vykdymą. Arba galite nustatyti apribojimus šaltinio kode, tačiau tai nėra pageidaujamas metodas.
Šiame skyriuje pateikiama informacija apie
· Kada naudoti apribojimą Filevirš šaltinio kodo, 53 puslapyje
· Teksto redaktoriaus naudojimas apribojimams Files (Palikimas), 54 psl.
· Tcl sintaksės apribojimo gairės Files, 55 puslapyje
· Apribojimo tikrinimas Files, 56 puslapyje
· Išsamesnės informacijos apie šią ataskaitą žr. Apribojimų tikrinimo ataskaita, žr.
270 psl. informaciniame žinyne, 56 psl.

Kada naudoti apribojimą Filevirš šaltinio kodo
Galite pridėti apribojimus apribojimuose file(generuojami SCOPE sąsajos arba įvedami teksto redaktoriuje) arba šaltinio kode. Apskritai geriau naudoti apribojimą files, nes jums nereikia iš naujo kompiliuoti, kad apribojimai įsigaliotų. Tai taip pat leidžia lengviau perkeliaminti jūsų šaltinio kodą. Daugiau informacijos žr. „SCOPE redaktoriaus naudojimas“, 112 puslapyje.
Tačiau jei turite juodosios dėžės laiko apribojimus, tokius kaip syn_tco, syn_tpd ir syn_tsu, turite juos įvesti kaip direktyvas į šaltinio kodą. Skirtingai nuo atributų, direktyvas galima pridėti tik prie šaltinio kodo, o ne prie apribojimų. files. Daugiau informacijos apie direktyvų pridėjimą prie šaltinio kodo žr. skyriuje „Atributų ir direktyvų nurodymas“, 90 puslapyje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Darbas su apribojimu Files

Teksto redaktoriaus naudojimas apribojimams Files (Palikimas)
SDC apribojimui galite naudoti „Legacy SCOPE“ redaktorių. filesukurtos prieš G-2012.09 versiją. Tačiau rekomenduojama išversti SDC files į FDC files, kad būtų galima įjungti naujausią SCOPE redaktoriaus versiją ir naudoti patobulintą laiko apribojimų tvarkymą įrankyje.
Jei nuspręsite naudoti senąjį SCOPE redaktorių, šiame skyriuje parodysime, kaip rankiniu būdu sukurti Tcl apribojimą. filePrograminė įranga tai sukuria automatiškai. file jei apribojimams įvesti naudojate senąjį SCOPE redaktorių. Tcl apribojimas file apima tik bendrus laiko apribojimus. Juodosios dėžės apribojimai turi būti įvesti šaltinio kode. Daugiau informacijos žr. Kada naudoti apribojimą File„Pranešimas apie šaltinio kodą“, 53 puslapyje.
1. Atidarykite a file redagavimui.
Įsitikinkite, kad uždarėte langą SCOPE, kitaip galite
perrašyti ankstesnius apribojimus.
Norėdami sukurti naują file, pasirinkite File->Naujas ir pasirinkite Apribojimas File
(APIMTIS) parinktį. Įveskite pavadinimą file ir spustelėkite Gerai.
Norėdami redaguoti esamą file, pasirinkite File-> Atidarykite, nustatykite FileTipo filtras
Apribojimas Files (sdc) ir atidarykite file tu nori.
2. Vadovaukitės sintaksės gairėmis, pateiktomis Tcl sintaksės apribojimų gairėse Files, 55 puslapyje.
3. Įveskite reikiamus laiko apribojimus. Sintaksę žr. informaciniame žinyne. Jei turite juodosios dėžės laiko apribojimus, turite juos įvesti į šaltinio kodą.
4. Apribojime taip pat galite pridėti tiekėjui būdingus atributus file naudojant define_attribute. Žr. Atributų nurodymas apribojimuose File, 97 puslapyje, kur rasite daugiau informacijos.
5. Išsaugokite file.
6. Pridėkite file prie projekto, kaip aprašyta skyriuje „Projekto pakeitimų atlikimas“, 62 puslapyje, ir paleiskite sintezę.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Darbas su apribojimu Files

3 skyrius: Įvesties paruošimas

Tcl sintaksės apribojimo gairės Files
Šiame skyriuje pateikiamos bendrosios Tcl naudojimo apribojimams gairės. files:
· Tcl skiria didžiąsias ir mažąsias raides.
· Objektų pavadinimams: objekto pavadinimas turi sutapti su pavadinimu HDL kode. Įrašykite egzempliorių ir prievadų pavadinimus c viduje.urly skliaustai { }. Pavadinimuose nenaudokite tarpų. Hierarchinius pavadinimus atskirkite tašku (.). „Verilog“ moduliuose naudokite tokią sintaksę, pavyzdžiui, portas ir
tinklo pavadinimai:
v:cell [priesaga:]objektoPavadinimas
Kur langelis yra projektavimo objekto pavadinimas, prefiksas yra prefiksas, skirtas objektams su tuo pačiu pavadinimu identifikuoti, o objectName yra egzemplioriaus kelias su tašku (.) skiriamuoju ženklu. Prefiksas gali būti bet kuris iš šių:

Priešdėlis (mažosiomis raidėmis) i: p: b: n:

Objekto egzemplioriaus pavadinimai Prievadų pavadinimai (visas prievadas) Prievado bitų dalis Tinklo pavadinimai

VHDL moduliuose naudokite tokią sintaksę, pavyzdžiui, „port“ ir „net“:
VHDL modulių pavadinimai:
v:langelis [.view] [priesdėlis:]objektoPavadinimas
Kur v: nurodo jį kaip view objektas, lib yra bibliotekos pavadinimas, cell yra projektavimo objekto pavadinimas, view yra architektūros pavadinimas, prefix yra prefiksas, skirtas objektams su tuo pačiu pavadinimu identifikuoti, o objectName yra egzemplioriaus kelias su tašku (.) skiriamuoju ženklu. View reikalingas tik tuo atveju, jei projektui yra daugiau nei viena architektūra. Objektų prefiksus žr. aukščiau esančioje lentelėje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

3 skyrius: Įvesties paruošimas

Darbas su apribojimu Files

· Pavadinimą atitinkantys pakaitos simboliai yra * (žvaigždutė atitinka bet kokį skaičių)
simbolių) ir ? (klaustukas atitinka vieną simbolį). Šie simboliai neatitinka taškų, naudojamų kaip hierarchijos skirtukai. Pvz.ample, ši eilutė identifikuoja visus statemod modulio „statereg“ egzemplioriaus bitus:
i:statemod.statereg[*]

Apribojimo tikrinimas Files
Galite patikrinti sintaksę ir kitą svarbią informaciją apie savo apribojimą filenaudojant komandą „Apribojimų patikrinimas“. Norėdami sugeneruoti apribojimų ataskaitą, atlikite šiuos veiksmus:
1. Sukurkite apribojimą file ir pridėkite jį prie savo projekto.
2. Pasirinkite Vykdyti->Apribojimų tikrinimas.
Ši komanda sukuria ataskaitą, kurioje tikrinama FPGA sintezės apribojimo laiko apribojimų sintaksė ir pritaikomumas. files jūsų projektui. Ataskaita įrašoma į projektoName_cck.rpt failą file ir pateikia tokią informaciją:
Netaikomi apribojimai. Galiojantys ir projektui taikomi apribojimai. Apribojimų išplėtimas naudojant pakaitos simbolius. Apribojimai objektams, kurių nėra.
Išsamesnės informacijos apie šią ataskaitą žr. Apribojimų tikrinimo ataskaita, 270 psl. informaciniame žinyne.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 SKYRIUS
Loginės sintezės projekto nustatymas
Kai sintetinate projektą naudodami „Synopsys FPGA“ sintezės įrankius, turite sukurti savo projekto projektą. Toliau aprašomos logikos sintezės projekto nustatymo procedūros:
· Projekto nustatymas Files, 58 psl. · Projekto valdymas File Hierarchija, 66 psl. · Įgyvendinimo nustatymas, 72 psl. · Loginės sintezės įgyvendinimo parinkčių nustatymas, 75 psl. · Atributų ir direktyvų nurodymas, 90 psl. · Paieška Files, 98 puslapyje · Archyvavimas Fileir projektai, 101 puslapyje

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto nustatymas Files

Projekto nustatymas Files
Šiame skyriuje aprašomi pagrindiniai projekto nustatymo ir valdymo principai. file jūsų dizainui, įskaitant šią informaciją:
· Projekto kūrimas File, 58 puslapyje · Esamo projekto atidarymas File, 61 psl. · Projekto pakeitimai, 62 psl. · Projekto nustatymas View Rodymo nuostatos, 63 psl. · „Verilog“ įtraukimo kelių atnaujinimas senesniame projekte Files, 65 puslapyje
Dėl konkretaus buvusioample apie projekto sukūrimą file, žr. naudojamo įrankio mokymo programą.

Projekto kūrimas File
Turite sukurti projektą file kiekvienam projektui. Projekte yra konkrečiam projektui reikalingi duomenys: šaltinių sąrašas files, sintezės rezultatai fileir jūsų įrenginio parinkčių nustatymus. Ši procedūra parodys, kaip nustatyti projektą file naudojant individualias komandas.
1. Pradėkite pasirinkdami vieną iš šių parinkčių: File-> Sukurti projektą, File->Atidaryti projektą arba P piktogramą. Spustelėkite Naujas projektas.
Projekto lange rodomas naujas projektas. Spustelėkite „Pridėti“. File mygtuką, paspauskite F4 arba pasirinkite Projektas->Pridėti šaltinį File Komanda „Pridėti“ FileAtidaromas dialogo langas „perėjimas į projektą“.
2. Pridėkite šaltinį files į projektą.
Įsitikinkite, kad formos viršuje esantis laukas „Ieškoti“ yra nukreiptas į dešinę.
katalogas. The fileyra išvardyti langelyje. Jei nematote files, patikrinkite, ar FileTipo laukas nustatytas taip, kad būtų rodomas teisingas file tipo. Jei turite mišrią įvestį filelaikykitės procedūros, aprašytos skyriuje „Mišrios kalbos šaltinio naudojimas“. Files, 44 puslapyje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto nustatymas Files

4 skyrius: Loginės sintezės projekto parengimas

Norėdami pridėti visus fileNorėdami vienu metu pasiekti katalogą, spustelėkite mygtuką „Pridėti viską“
dešinėje formos pusėje. Norėdami pridėti fileatskirai, spustelėkite file sąraše ir spustelėkite mygtuką „Pridėti“ arba dukart spustelėkite file pavadinimas.
Galite pridėti visus files kataloge, o tada nereikalingus pašalinkite mygtuku „Pašalinti“.
Jei pridedate VHDL filetada išskleidžiamajame VHDL bibliotekos meniu pasirinkite atitinkamą biblioteką. Pasirinkta biblioteka bus taikoma visiems VHDL failams. filekai dialogo lange spustelėsite Gerai.
Jūsų projekto lange rodomas naujas projektas fileJei spustelėsite pliuso ženklą šalia projekto ir jį išskleisite, pamatysite:
Aplankas (du aplankai, jei dizainas skirtas mišrioms kalboms) su šaltiniu files.
Jei jūsų filenėra projekto katalogo aplanke, šią nuostatą galite nustatyti pasirinkdami Parinktys->Projektas View Parinktys ir jų patikrinimas View projektą fileaplankų lange. Tai atskiria vienos rūšies file iš kito projekto dalyvio view sudėjus juos į atskirus aplankus.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto nustatymas Files

Įgyvendinimas, pagal numatytuosius nustatymus pavadintas rev_1. Įgyvendinimas yra
jūsų projekto pataisymai sintezės programinės įrangos kontekste ir nepakeičia išorinės šaltinio kodo valdymo programinės įrangos ir procesų. Keli diegimai leidžia modifikuoti įrenginio ir sintezės parinktis, kad būtų galima ištirti projektavimo galimybes. „Synplify Pro“ galite turėti kelis diegimus. Kiekvienas diegimas turi savo sintezės ir įrenginio parinktis bei savo su projektu susijusią informaciją. files.

3. Pridėkite visas reikalingas bibliotekas, naudodami ankstesniame žingsnyje aprašytą metodą, kaip pridėti „Verilog“ arba „VHDL“ biblioteką. file.
Jei bibliotekos priklauso nuo tiekėjo, pridėkite atitinkamą biblioteką. file prie
projektas. Atkreipkite dėmesį, kad kai kurių šeimų bibliotekos įkeliamos automatiškai ir jums nereikia jų specialiai pridėti prie projekto. file.
Norėdami pridėti trečiosios šalies VHDL paketų biblioteką, pridėkite atitinkamą .vhd failą. file prie dizaino, kaip aprašyta 2 veiksme. Dešiniuoju pelės mygtuku spustelėkite file projekte view ir pasirinkite File Parinktys arba pasirinkite Projektas-> Nustatyti VHDL biblioteką. Nurodykite bibliotekos pavadinimą, kuris būtų suderinamas su simuliatoriais. Pvz.ample, MYLIB. Įsitikinkite, kad ši paketų biblioteka yra prieš aukščiausio lygio dizainą sąraše. fileprojekte view.
Informacijos apie „Verilog“ ir „VHDL“ nustatymus file parinktis žr. „Verilog ir VHDL parinkčių nustatymas“, 84 psl. Taip pat galite jas nustatyti file parinktys vėliau, prieš paleidžiant sintezę.
Daugiau informacijos apie tiekėjams būdingus makrokomandų bibliotekų ir „black bLoOx“ naudojimą žr. skyriuje „Optimizavimas „Microsemi Designs“, 487 puslapyje.
Bendrųjų technologijų komponentų atveju galite pridėti
technologiškai nepriklausoma „Verilog“ biblioteka, tiekiama kartu su programine įranga

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto nustatymas Files

4 skyrius: Loginės sintezės projekto parengimas

(install_dir/lib/generic_technology/gtech.v) prie savo projekto arba pridėkite savo bendrųjų komponentų biblioteką. Nenaudokite abiejų kartu, nes gali kilti konfliktų.
4. Patikrinkite file užsakymas projekte view. File tvarka yra ypač svarbi VHDL kalba files.
Skirta VHDL filegalite automatiškai užsisakyti files
pasirinkdami Vykdyti->Išdėstyti VHDL Files. Arba rankiniu būdu perkelkite fileprojekte viewPaketas fileturi būti pirmieji sąraše, nes jie yra kompiliuojami prieš juos naudojant. Jei turite projektavimo blokus, išsidėsčiusius per daug fileįsitikinkite, kad turite šiuos dalykus file tvarka: ta file kuriame yra objektas, turi būti pirmas, po to – architektūra file, ir galiausiai, file su konfigūracija.
Projekte view, patikrinkite, ar paskutinis file projekte view yra
aukščiausio lygio šaltinis fileArba galite nurodyti aukščiausio lygio file kai nustatote įrenginio parinktis.
5. Pasirinkite File->Įrašyti, įveskite projekto pavadinimą ir spustelėkite Įrašyti. Projekto lange matysite jūsų pakeitimus.
6. Projekto uždarymas file, pasirinkite mygtuką „Uždaryti projektą“ arba File-> Uždaryti projektą.

Esamo projekto atidarymas File
Yra du būdai atidaryti projektą file: atvirasis projektas ir bendrinis File -> Atidaryti komandą.
1. Jei norite atidaryti projektą, su kuriuo neseniai dirbote, galite jį pasirinkti tiesiogiai: File->Naujausi projektai-> projektoPavadinimas.
2. Norėdami atidaryti bet kurį projektą, naudokite vieną iš šių būdų file:

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto nustatymas Files

Atidaryti projekto komandą

File-> Atidaryti komandą

Pasirinkite File->Atidaryti projektą, spustelėkite mygtuką Atidaryti projektą, esantį kairėje projekto lango pusėje, arba spustelėkite piktogramą P.
Norėdami atidaryti neseniai naudotą projektą, dukart spustelėkite jį neseniai naudotų projektų sąraše.
Kitu atveju spustelėkite mygtuką Esamas projektas, kad atidarytumėte dialogo langą Atidaryti ir pasirinktumėte projektą.

Pasirinkite File-> Atidaryti.
Lauke „Ieškoti:“ nurodykite teisingą katalogą.
Nustatyti File Tipo projektui Files (*.prj). Langelyje pateikiamas projekto pavadinimas. files.
Dukart spustelėkite norimą atidaryti projektą.

Projektas atidaromas projekto lange.

Projekto pakeitimų atlikimas
Paprastai pridedate, ištrinate arba pakeičiate files.
1. Norėdami pridėti šaltinį arba apribojimą fileprie projekto pasirinkite „Pridėti“ Files mygtukas arba Projektas->Pridėti šaltinį File , kad atidarytumėte Pasirinkti File„Pridėti prie projekto“ dialogo langas. Žr. Projekto kūrimas File, 58 puslapyje, kur rasite daugiau informacijos.
2. Norėdami ištrinti a file iš projekto spustelėkite file Projekto lange ir paspauskite klavišą „Delete“.
3. Norėdami pakeisti file projekte
Pasirinkite file norite pakeisti projekto lange.
Spustelėkite „Keisti“ File mygtuką arba pasirinkite Projektas->Keisti File.
Šaltinyje File Atsidariusiame dialogo lange nustatykite „Look In“ į katalogą
kur naujas file yra įsikūręs. Naujasis file turi būti tokio paties tipo kaip ir file norite pakeisti.
Jei nematote savo file sąraše pasirinkite tipą file tau reikia iš
į FileTipo lauko reikšmės.
Dukart spustelėkite file. Naujasis file pakeičia senąjį projekte
sąrašas. LO
4. Nurodyti, kaip projektas fileišsaugomi projekte, dešiniuoju pelės mygtuku spustelėkite file projekte view ir pasirinkite File Parinktys. Nustatykite išsaugojimą File parinktį „Santykinis projekto atžvilgiu“ arba „Absoliutus kelias“.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto nustatymas Files

4 skyrius: Loginės sintezės projekto parengimas

5. Norėdami patikrinti laikąamp ant a file, dešiniuoju pelės mygtuku spustelėkite file projekte view ir pasirinkite File Parinktys. Patikrinkite laiką, kada file paskutinį kartą modifikuotas. Spustelėkite Gerai.

Projekto nustatymas View Ekrano nuostatos
Galite tinkinti projekto organizavimą ir rodymą files. 1. Pasirinkite Parinktys->Projektas View Galimybės. Projektas View Atidaroma parinkčių forma.

2. Tvarkyti skirtingų rūšių įvestį fileatskiruose aplankuose, patikrinkite View Projektas Files aplankuose.
Pažymėjus šią parinktį, projekte sukuriami atskiri aplankai view dėl apribojimo fileir šaltinis files.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto nustatymas Files

3. Valdymas file rodyti su šiais duomenimis:
Automatiškai rodyti visus files, pažymėdami „Rodyti projekto biblioteką“. Jei
tai nekontroliuojama, projektas view nerodomas filekol spustelėsite pliuso simbolį ir išskleisite files aplanke.
Pažymėkite vieną iš langelių projekte File Pavadinimo rodymo skiltis
formą, kaip nustatyti filerodomi vardai. Galite rodyti tik filepavadinimas, santykinis kelias arba absoliutus kelias.
4. Į view projektą filetinkintuose pasirinktiniuose aplankuose patikrinkite View Projektas Filepasirinktiniuose aplankuose. Daugiau informacijos žr. skyriuje „Pasirinktinių aplankų kūrimas“, 66 puslapyje. Tipų aplankai rodomi tik tuo atveju, jei pasirinktiniame aplanke yra keli tipai.

Pasirinktiniai aplankai
© 2014 Synopsys, Inc. 64

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto nustatymas Files

4 skyrius: Loginės sintezės projekto parengimas

5. Atidaryti daugiau nei vieną įgyvendinimą tame pačiame projekte view, pažymėkite Leisti atidaryti kelis projektus.
Projektas 1

Projektas 2

6. Valdykite išvestį file rodyti su šiais duomenimis:
Patikrinkite Rodyti viską Files rezultatų katalogo lauke, kad būtų rodomi visi rezultatai
filesusidaro po sintezės.
Keisti išvestį file organizaciją spustelėdami vieną iš antraščių juostų
įgyvendinimo rezultatuose viewGalite grupuoti filepagal tipą arba rūšiuokite juos pagal paskutinio pakeitimo datą.
7. Į view file informaciją, pasirinkite file projekte view, spustelėkite dešiniuoju pelės mygtuku ir pasirinkite File Parinktys. Pavyzdžiuiampna, datą galite patikrinti file buvo modifikuotas.
„Verilog“ įtraukimo kelių atnaujinimas senesniame projekte Files
Jei turite projektą file sukurta naudojant senesnę programinės įrangos versiją (anksčiau nei 8.1), „Verilog“ įtraukia kelius į šią file yra santykiniai rezultatų katalogo arba šaltinio atžvilgiu file su „include“ sakiniais. Versijose po 8.1 projekto file Įtraukti keliai yra santykiniai projekto atžvilgiu file tik. Naujesnių leidimų grafinė sąsaja automatiškai neatnaujina senesnės prj versijos. filekad atitiktų naujesnes taisykles. Atnaujinti ir naudoti senąjį projektą file, atlikite vieną iš šių veiksmų:
· Rankiniu būdu redaguoti prj file teksto redaktoriuje ir pridėkite šiuos dalykus
eilutė prieš kiekvieną set_option -include_path:
set_option -project_relative_includes 1
· Pradėkite naują projektą su naujesne programinės įrangos versija ir ištrinkite
senas projektas. Tai leis naujajam PRJ file laikytis naujos taisyklės, kur įtraukimai yra santykiniai prj atžvilgiu file.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto valdymas File Hierarchija

Projekto valdymas File Hierarchija
Šiuose skyriuose aprašoma, kaip galite kurti ir tvarkyti tinkintus aplankus ir fileprojekte view:
· Pasirinktinių aplankų kūrimas · Pasirinktinių projekto aplankų valdymas · Pasirinktinių aplankų valdymas Files

Pasirinktinių aplankų kūrimas
Galite kurti loginius aplankus ir juos pritaikyti fileįvairiose jūsų projekto hierarchijos grupėse viewŠiems aplankams galima nurodyti bet kokį pavadinimą arba hierarchijos lygį. Pavyzdžiui,ampt. y., galite savavališkai suderinti savo operacinę sistemą file struktūra arba HDL logikos hierarchija. Pasirinktiniai aplankai išsiskiria mėlyna spalva.

Yra keli būdai, kaip sukurti pasirinktinius aplankus ir tada juos pridėti filejiems projekte. Naudokite vieną iš šių metodų:

1. Dešiniuoju pelės mygtuku spustelėkite projektą file arba kitą pasirinktinį aplanką ir iškylančiajame meniu pasirinkite Pridėti aplanką. Tada atlikite bet kurį iš šių veiksmų file operacijos:

Dešiniuoju pelės mygtuku spustelėkite rodomus ekranus

ant to

fyioleuoLcrOafnileesitahnedr

pasirinkti pasirinkti

Įdėti į aplanką. Submeniu, įterpti į esamą aplanką arba sukurti

naujas aplankas.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto valdymas File Hierarchija

4 skyrius: Loginės sintezės projekto parengimas

Atminkite, kad aplanką galite pavadinti bet kokiu pavadinimu, tačiau nenaudokite simbolio (/), nes tai yra hierarchijos skiriamasis simbolis.
Norėdami pervardyti aplanką, spustelėkite jį dešiniuoju pelės mygtuku ir pasirinkite Pervardyti iš
iššokantįjį meniu. Atsiras dialogo langas „Pervadinti aplanką“; nurodykite naują pavadinimą.
2. Naudokite mygtuką „Pridėti“ File„s to Project“ dialogo lange, kad pridėtumėte visą aplankų hierarchijos turinį ir pasirinktinai įdėtumėte fileį pasirinktinius aplankus, atitinkančius dialogo lange išvardytas OS aplankų hierarchijas.

Norėdami tai padaryti, pasirinkite „Pridėti“ File mygtukas projekte view.
Dialogo lange pasirinkite bet kuriuos prašomus aplankus, pvz., dsp, tada
spustelėkite mygtuką „Pridėti“. Tai įdės visus fileiš dsp hierarchijos į ką tik sukurtą pasirinktinį aplanką.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto valdymas File Hierarchija

Norėdami automatiškai įdėti fileį pasirinktinius aplankus, atitinkančius
OS aplankų hierarchijoje pažymėkite parinktį „Pridėti“ Filedialogo lange pasirinkite „Pasirinktiniai aplankai“.
Pagal numatytuosius nustatymus pasirinktinio aplanko pavadinimas yra toks pat kaip ir aplanko pavadinimas
kuriuose yra filearba aplanką, kurį norite pridėti prie projekto. Tačiau galite keisti aplankų pavadinimų būdą spustelėdami mygtuką „Aplankų parinktis“. Rodomas toks dialogo langas.

Naudoti:
Tik aplankas, kuriame yra fileaplanko pavadinimui spustelėkite „Naudoti OS“
Aplanko pavadinimas.
Pasirinkto aplanko kelio pavadinimas, skirtas nustatyti lygį
hierarchija, atsispindinti pasirinktinio aplanko kelyje.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto valdymas File Hierarchija

4 skyrius: Loginės sintezės projekto parengimas

3. Galite vilkti ir mesti fileir aplankus iš OS Explorer programos į projektą viewŠi funkcija pasiekiama „Windows“ ir „Linux“ staliniuose kompiuteriuose, kuriuose veikia KDE.
Kai vilksite ir numesite file, jis iš karto pridedamas prie projekto.
Jei nėra atidaryto projekto, programinė įranga sukuria projektą.
Kai vilksite ir numesite file virš aplanko, jis bus patalpintas tame
aplanką. Iš pradžių mygtukas „Pridėti“ FileRodomas dialogo langas „s į projektą“, kuriame prašoma patvirtinti files bus pridėta prie projekto. Galite spustelėti Gerai, kad priimtumėte files. Jei norite atlikti pakeitimų, galite spustelėti mygtuką „Pašalinti viską“ ir nurodyti naują filtrą arba parinktį.

Pastaba: Norėdami projekte rodyti pasirinktinius aplankus view, pasirinkite Parinktys->Projektas View Parinkčių meniu, tada įjunkite / išjunkite žymimąjį langelį View Projektas Filedialogo lange esančiame skyriuje „Pasirinktiniai aplankai“.

Pasirinktinių projekto aplankų valdymas
Toliau pateiktoje procedūroje aprašoma, kaip galite pašalinti fileiš aplankų, ištrinti aplankus ir pakeisti aplankų hierarchiją.
1. Norėdami pašalinti a file iš pasirinktinio aplanko:
Nuvilkite jį į kitą aplanką arba projektą. Pažymėkite file, spustelėkite dešiniuoju pelės mygtuku ir pasirinkite Pašalinti iš aplanko
iššokantis meniu.
Nenaudokite klavišo „Delete“ (DEL), nes jis pašalina file iš projekto.
2. Norėdami ištrinti pasirinktinį aplanką, pažymėkite jį, tada spustelėkite dešiniuoju pelės mygtuku ir iškylančiajame meniu pasirinkite „Ištrinti“ arba paspauskite klavišą DEL. Ištrindami aplanką, atlikite vieną iš šių parinkčių:
Spustelėkite „Taip“, kad ištrintumėte aplanką ir files, esantys aplanke iš
projektas.
Spustelėkite „Ne“, jei norite tiesiog ištrinti aplanką.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Projekto valdymas File Hierarchija

3. Norėdami pakeisti pasirinktinio aplanko hierarchiją:
Nuvilkite aplanką į kitą aplanką, kad jis taptų poaplankiu
aplanką arba virš projekto, kad jį perkeltumėte į aukščiausio lygio aplanką.
Norėdami pašalinti aukščiausio lygio pasirinktinio aplanko hierarchiją, nuvilkite
norimą projekto hierarchijos žemesnįjį lygį. Tada ištrinkite tuščią aplanko šakninį katalogą.
Pavyzdžiui,ample, jei esamas pasirinktinio aplanko katalogas yra:
/Pvzamples/Verilog/RTL
Tarkime, kad norite tik vieno lygio RTL hierarchijos, tada nuvilkite RTL ant projekto. Po to galite ištrinti /Examples/Verilog kataloge.

Manipuliavimas papročiais Files
Be to, galite atlikti šių tipų pasirinktinius veiksmus file operacijos:
1. Norėdami slopinti rodymą fileTipo aplankuose dešiniuoju pelės mygtuku spustelėkite Projektas view ir pasirinkite Projektas View Parinktys arba pasirinkite Parinktys->Projektas View Parinktys. Išjungti parinktį View Projektas FileDialogo lange įveskite aplankus.
2. Rodyti fileabėcėlės tvarka, o ne projektų tvarka, pažymėkite Rūšiuoti Files mygtukas projekte view valdymo skydas. Norėdami įjungti arba išjungti valdymo skydą, spustelėkite rodyklės žemyn klavišą apatiniame kairiajame skydelio kampe.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Projekto valdymas File Hierarchija

4 skyrius: Loginės sintezės projekto parengimas

Valdymo skydo perjungimas
3. Norėdami pakeisti tvarką fileprojekte:
Būtinai išjunkite pasirinktinius aplankus ir rūšiavimą files. Nuvilkite a file į norimą vietą sąraše files.
4. Norėdami pakeisti file tipą, nuvilkite jį į naują tipo aplanką. Programinė įranga paragins jus patvirtinti.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Įdiegimų nustatymas

Įdiegimų nustatymas
Įgyvendinimas yra projekto versija, įdiegta su konkrečiu apribojimų ir kitų nustatymų rinkiniu. Projekte gali būti keli įgyvendinimai, kurių kiekvienas turi savo nustatymus.

Darbas su keliais diegimais
„Synplify Pro“ įrankis leidžia sukurti kelis to paties projekto įgyvendinimus ir palyginti rezultatus. Tai leidžia eksperimentuoti su skirtingais to paties projekto nustatymais. Įgyvendinimas yra jūsų projekto pataisymai sintezės programinės įrangos kontekste ir nepakeičia išorinės šaltinio kodo valdymo programinės įrangos ir procesų.
1. Spustelėkite mygtuką „Pridėti įgyvendinimą“ arba pasirinkite „Projektas->Naujas įgyvendinimas“ ir nustatykite naujas įrenginio parinktis (skirtukas „Įrenginys“), naujas parinktis (skirtukas „Parinktys“) arba naują apribojimą. file (Apribojimų skirtukas).
Programinė įranga sukuria dar vieną projekto įgyvendinimą viewNaujoji versija turi tokį patį pavadinimą kaip ir ankstesnė, bet su skirtinga skaičių priesaga. Šiame paveikslėlyje parodytos dvi versijos – rev1 ir rev2, kuriose paryškinta dabartinė (aktyvi) versija.

Naujasis įgyvendinimas naudoja tą patį šaltinio kodą files, bet skirtingos įrenginio parinktys ir apribojimai. Jis kopijuoja kai kuriuos fileiš ankstesnio įgyvendinimo: tlg žurnalas file, srs RTL tinklo sąrašas fileir design_fsm.sdc failą file Sugeneruota „FSM Explorer“. Programinė įranga saugo pasikartojančią sintezės procesų istoriją.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Įdiegimų nustatymas

4 skyrius: Loginės sintezės projekto parengimas

2. Dar kartą paleiskite sintezę su naujais nustatymais.
Norėdami paleisti tik dabartinę diegimo versiją, spustelėkite „Vykdyti“.
Norėdami paleisti visus projekto įgyvendinimus, pasirinkite Vykdyti->Vykdyti viską
Įgyvendinimas.
Galite naudoti kelis įgyvendinimus, kad išbandytumėte skirtingą dalį arba eksperimentuotumėte su skirtingu dažniu. Informacijos apie nustatymų parinktis žr. skyriuje „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 puslapyje.
Projektas view rodo visus įgyvendinimus, paryškinant aktyvų įgyvendinimą ir atitinkamą išvestį filesugeneruoti aktyviam įgyvendinimui, rodomiems įgyvendinimo rezultatuose view dešinėje; keičiant aktyvų įgyvendinimą, pasikeičia išvestis file rodyti. Stebėjimo langas stebi aktyvų įgyvendinimą. Jei sukonfigūruosite šį langą stebėti visus įgyvendinimus, naujas įgyvendinimas lange bus automatiškai atnaujinamas.
3. Palyginkite rezultatus.
Norėdami palyginti pasirinktus kriterijus, naudokite stebėjimo langą. Būtinai nustatykite
įgyvendinimus, kuriuos norite palyginti su komanda „Configure Watch“. Išsamesnės informacijos žr. skyriuje „Stebėjimo lango naudojimas“, 190 puslapyje.

Norėdami palyginti detales, palyginkite žurnalą file rezultatus.
4. Norėdami pervadinti diegimą, spustelėkite dešinįjį pelės mygtuką ant diegimo pavadinimo projekte. view, iššokančiajame meniu pasirinkite „Keisti įgyvendinimo pavadinimą“ ir įveskite naują pavadinimą.
Atkreipkite dėmesį, kad dabartinė vartotojo sąsaja perrašo įdiegimą; versijose, išleistose anksčiau nei 9.0, įdiegimas išsaugomas ir bus pervadintas.
5. Norėdami nukopijuoti įdiegimą, spustelėkite dešinįjį pelės mygtuką ant įdiegimo pavadinimo projekte. view, iššokančiajame meniu pasirinkite „Kopijuoti įgyvendinimą“ ir įveskite naują kopijos pavadinimą.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Įdiegimų nustatymas

6. Norėdami ištrinti įdiegimą, spustelėkite dešinįjį pelės mygtuką ant įdiegimo pavadinimo projekte. viewir iššokančiajame meniu pasirinkite „Pašalinti įdiegimą“.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas
Loginės sintezės įgyvendinimo parinkčių nustatymas
Galite nustatyti visuotines sintezės įgyvendinimo parinktis, kai kurios iš jų yra susijusios su konkrečia technologija. Šiame skyriuje aprašoma, kaip nustatyti visuotines parinktis, pvz., įrenginį, optimizavimą ir file parinktis su komanda „Įgyvendinimo parinktys“. Informacijos apie įgyvendinimo apribojimų nustatymą žr. skyriuje „SCOPE apribojimų nurodymas“, 119 puslapyje. Informacijos apie visuotinių nustatymų nepaisymą atskirais atributais arba direktyvomis žr. skyriuje „Atributų ir direktyvų nurodymas“, 90 puslapyje.
Šiame skyriuje aptariamos šios temos:
· Įrenginio parinkčių nustatymas, 75 psl. · Optimizavimo parinkčių nustatymas, 78 psl. · Visuotinio dažnio ir apribojimo nurodymas Files, 80 psl. · Rezultatų parinkčių nurodymas, 82 psl. · Laiko ataskaitos išvesties nurodymas, 84 psl. · „Verilog“ ir „VHDL“ parinkčių nustatymas, 84 psl.
Įrenginio parinkčių nustatymas
Įrenginio parinktys yra dalis visuotinių parinkčių, kurias galite nustatyti sintezės vykdymui. Jos apima detalės pasirinkimą (technologija, detalės ir greičio klasė) ir įgyvendinimo parinktis (įvesties / išvesties įterpimas ir išvesties lizdai). Parinktys ir jų įgyvendinimas gali skirtis priklausomai nuo technologijos, todėl informacijos apie tiekėjo parinktis ieškokite informaciniame žinyne, pateiktuose tiekėjų skyriuose.
1. Atidarykite formą „Įdiegimo parinktys“ spustelėdami mygtuką „Įdiegimo parinktys“ arba pasirinkdami „Projektas->Įdiegimo parinktys“ ir viršuje spustelėkite skirtuką „Įrenginys“, jei jis dar nepasirinktas.
2. Pasirinkite technologiją, dalį, paketą ir greitį. Galimos parinktys priklauso nuo pasirinktos technologijos.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
3. Nustatykite įrenginio susiejimo parinktis. Parinktys skiriasi priklausomai nuo pasirinktos technologijos.
Jei nesate tikri, ką reiškia parinktis, spustelėkite ją, kad pamatytumėte
aprašymą žemiau esančiame laukelyje. Norėdami pamatyti išsamius parinkčių aprašymus, spustelėkite F1 arba žr. atitinkamą tiekėjo skyrių informaciniame vadove.
Norėdami nustatyti parinktį, įveskite reikšmę arba pažymėkite langelį, kad ją įjungtumėte.
Daugiau informacijos apie išvesties ribų nustatymą ir pakartotinį laiko nustatymą žr. atitinkamai „Išvesties ribų nustatymas“, 348 psl., ir „Pakartotinis laiko nustatymas“, 334 psl. Išsamesnės informacijos apie kitas tiekėjui būdingas parinktis žr. atitinkamame tiekėjo skyriuje ir technologijų šeimoje informaciniame žinyne.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas

4. Jei reikia, nustatykite kitas įgyvendinimo parinktis (žr. „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“.
5. Spustelėkite mygtuką „Vykdyti“, kad susintetintumėte projektą. Programinė įranga sukompiliuoja ir susieja projektą naudodama jūsų nustatytas parinktis.
6. Norėdami nustatyti įrenginio parinktis naudodami scenarijų, naudokite komandą „set_option Tcl“. Šioje lentelėje pateikiamas abėcėlinis įrenginio parinkčių, esančių skirtuke „Įrenginys“, sąrašas, susietas su atitinkamomis „Tcl“ komandomis. Kadangi parinktys yra pagrįstos technologija ir šeima, visos lentelėje išvardytos parinktys gali būti nepasiekiamos pasirinktoje technologijoje. Visos komandos prasideda „set_option“, po kurios eina stulpelyje nurodyta sintaksė. Išsamiausią jūsų tiekėjo parinkčių sąrašą rasite informaciniame vadove.
Šioje lentelėje pateikiami dauguma įrenginių variantų.

Analyst I/O įterpimo išsklaidymo vadovo parinktys su anotuotomis savybėmis

Tcl komanda (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.

Parinktis

Tcl komanda (set_option…)

Paketas

-package_pkg_name

dalis

-part dalies_pavadinimas

Išspręskite mišrius tvarkykles

-resolve_multiple_driver {1|0}

Greitis

-speed_grade speed_grade

Technologijos

-technologijos raktinis žodis

Atnaujinti kompiliavimo taško laiko duomenis -update_models_cp {0|1}

HDL Analyst duomenų bazės generavimas -hdl_qload {1|0}

Optimizavimo parinkčių nustatymas
Optimizavimo parinktys yra dalis visuotinių parinkčių, kurias galite nustatyti diegimui. Šiame skyriuje paaiškinama, kaip nustatyti tokias parinktis kaip dažnis ir visuotinės optimizavimo parinktys, pvz., išteklių bendrinimas. Kai kurias iš šių parinkčių taip pat galite nustatyti naudodami atitinkamus mygtukus vartotojo sąsajoje.
1. Atidarykite formą „Įdiegimo parinktys“ spustelėdami mygtuką „Įdiegimo parinktys“ arba pasirinkdami „Projektas->Įdiegimo parinktys“ ir viršuje spustelėkite skirtuką „Parinktys“.
2. Spustelėkite norimas optimizavimo parinktis formoje arba projekte. viewJūsų pasirinkimai priklauso nuo technologijos. Jei parinktis jūsų technologijai nepasiekiama, ji yra pilka. Nustačius parinktį vienoje vietoje, ji automatiškai atnaujinama kitoje.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas

Projektas View

Optimizavimo parinktys Įgyvendinimo parinktys->Parinktys

Išsamesnės informacijos apie šių optimizavimų naudojimą rasite šiuose skyriuose:

FSM kompiliatorius FSM naršyklė
Išteklių bendrinimo laiko keitimas

Būsenos mašinų optimizavimas, 354 psl.
FSM Explorer paleidimas, 359 psl. Pastaba: tik dalis „Microsemi“ technologijų palaiko FSM Explorer parinktį. Norėdami nustatyti, ar ši parinktis palaikoma jūsų įrankyje nurodytam įrenginiui, naudokite skydelį Projektas->Įdiegimo parinktys->Parinktys.
Išteklių bendrinimas, 352 psl.
Laiko nustatymas iš naujo, 334 psl.

Lygiavertės Tcl set_option komandos parinktys yra šios:

Parinktis FSM kompiliatorius FSM naršyklė Išteklių bendrinimas Laiko keitimas

„set_option“ Tcl komandos parinktis -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Jei reikia, nustatykite kitas įgyvendinimo parinktis (žr. „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
4. Norėdami paleisti sintezę, spustelėkite mygtuką „Vykdyti“.
Programinė įranga surenka ir susieja dizainą naudodama jūsų nustatytas parinktis.
HDL analitiko duomenų bazės generavimas
Pagal numatytuosius nustatymus programinė įranga nuskaito visą projektą, atlieka loginį optimizavimą ir laiko nustatymą bei įrašo išvestį į vieną tinklo sąrašą (srs). Didėjant projektams, jų paleidimo ir derinimo laikas tampa vis sudėtingesnis.
Ši parinktis leidžia kompiliatoriui iš anksto suskaidyti projektą į kelis modulius, kurie įrašomi į atskirus tinklo sąrašus. files (srs). Norėdami įjungti šią parinktį, pažymėkite žymimąjį langelį „HDL Analyst“ duomenų bazės generavimas dialogo lange „Parinktys“ skirtuke „Įgyvendinimo parinktys“. Ši funkcija žymiai pagerina atminties naudojimą dideliems projektams.
Šią funkciją taip pat galima įjungti iš „Tcl Script“ lango naudojant šią „set_option Tcl“ komandą:
set_option -hdl_qload 1
Įjungus HDL Analyst duomenų bazės generavimo parinktį, naudokite HDL Analyst įrankio parinktį „Incremental Quick Load“, kad projektas būtų rodomas naudojant vieną tinklo sąrašą (srs) arba kelis aukščiausio lygio RTL modulio tinklo sąrašus (srs). Įrankis gali pasinaudoti šiais privalumais:tagšios funkcijos e dinamiškai įkeliant tik paveiktą projektavimo hierarchiją. Pavyzdžiui,ampTaigi, hierarchijos naršyklė gali išplėsti tik žemesnio lygio hierarchiją, jei reikia greitam įkėlimui. Parinktis „Didysis greitasis įkėlimas“ yra HDL Analyst parinkčių dialogo lango „Bendra“ skydelyje. Žr. „Bendra“ skydelis, 304 puslapyje.

Visuotinio dažnio ir apribojimo nurodymas Files

Ši procedūra nurodo, kaip nustatyti visuotinį dažnį ir nurodyti apribojimą files įgyvendinimui.

1. Norėdami nustatyti visuotinį dažnį, atlikite vieną iš šių veiksmų:

Įveskite visuotinį dažnį projekte view.

Atidarykite įgyvendinimo parinkčių formą spustelėdami mygtuką „Įdiegimas“.

Parinkčių mygtukas Apribojimų skirtukas.

selecLcOting

Projektas->Įgyvendinimas

Parinktys,

spustelėkite

Lygiavertė „Tcl set_option“ komanda yra „-frequency frequencyValue“.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas
Galite pakeisti visuotinį dažnį vietiniais apribojimais, kaip aprašyta skyriuje „SCOPE apribojimų nurodymas“, 119 puslapyje. „Synplify Pro“ įrankyje galite automatiškai generuoti laikrodžio apribojimus savo projektui, užuot nustatę visuotinį dažnį. Išsamesnės informacijos žr. skyriuje „Automatinių apribojimų naudojimas“, 291 puslapyje.
Pasaulinis dažnių ir apribojimų projektas View
Įgyvendinimo parinktys->Apribojimai

2. Apribojimo nurodymas fileĮdiegimui atlikite vieną iš šių veiksmų:
Pasirinkite Projektas->Įgyvendinimo parinktys->Apribojimai. Patikrinkite apribojimą.
filenorite naudoti projekte.
Skydelyje Įgyvendinimo parinktys->Apribojimai taip pat galite spustelėti, kad
pridėti apribojimą file.
Pasirinkę norimą naudoti diegimo būdą, spustelėkite „Pridėti“ File esančiame
Projektas viewir pridėkite apribojimą files tau reikia.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
Norėdami sukurti apribojimą filežr. „SCOPE apribojimų nurodymas“, 119 psl.
3. Pašalinti apribojimą fileiš įgyvendinimo, atlikite vieną iš šių veiksmų:
Pasirinkite Projektas->Įgyvendinimo parinktys->Apribojimai. Pažymėkite žymimąjį langelį.
šalia file pavadinimas.
Projekte view, dešiniuoju pelės mygtuku spustelėkite apribojimą file būti pašalintam ir
pasirinkite Pašalinti iš projekto.
Tai pašalina apribojimą file iš įgyvendinimo, bet jo neištrina.
4. Jei reikia, nustatykite kitas įgyvendinimo parinktis (žr. „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“.
Kai susintetinate projektą, programinė įranga jį sukompiliuoja ir susieja naudodama jūsų nustatytas parinktis.
Rezultatų parinkčių nurodymas
Šiame skyriuje parodyta, kaip nurodyti sintezės vykdymo išvesties kriterijus.
1. Atidarykite formą „Įdiegimo parinktys“ spustelėdami mygtuką „Įdiegimo parinktys“ arba pasirinkdami „Projektas->Įdiegimo parinktys“ ir viršuje spustelėkite skirtuką „Įdiegimo rezultatai“.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas

2. Nurodykite išvestį filenorite sugeneruoti.
Sukurti susietą tinklo sąrašą filespustelėkite „Įrašyti susietą Verilog tinklo sąrašą“ arba „Įrašyti“
Susietas VHDL tinklų sąrašas.
Norint sugeneruoti tiekėjui būdingą apribojimą file išankstiniam anotavimui
spustelėkite „Rašyti tiekėjo apribojimą“ FileIšsamesnės informacijos apie šią ataskaitą žr. skyriuje „Apribojimų tikrinimo ataskaita“, esančiame 270 puslapyje, informaciniame žinyne, 56 puslapyje.
3. Nustatykite katalogą, į kurį norite įrašyti rezultatus.
4. Nustatykite išvesties formatą fileLygiavertė „Tcl“ komanda scenarijams kurti yra „project -result_format“ formatas.
Taip pat galite nustatyti atributus, kad valdytumėte pavadinimų susiejimą. Išsamesnės informacijos ieškokite atitinkamame tiekėjo skyriuje informaciniame žinyne.
5. Jei reikia, nustatykite kitas įgyvendinimo parinktis (žr. „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“.
Kai susintetinate projektą, programinė įranga jį sukompiliuoja ir susieja naudodama jūsų nustatytas parinktis.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
Laiko ataskaitos išvesties nurodymas
Laiko ataskaitoje pateikiamą informaciją galite nustatyti nustatydami toliau nurodytas parinktis.
1. Pasirinkite Projektas->Įgyvendinimo parinktys ir spustelėkite skirtuką Laiko ataskaita. 2. Nustatykite kritinių kelių, apie kuriuos norite, kad programinė įranga pateiktų ataskaitas, skaičių.

3. Nurodykite pradžios ir pabaigos taškų, kuriuos norite matyti ataskaitose kritinio kelio atkarpose, skaičių.
4. Jei reikia, nustatykite kitas įgyvendinimo parinktis (pasirinkimų sąrašą žr. skyriuje „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“. Kai susintetinate projektą, programinė įranga jį sukompiliuoja ir susieja naudodama jūsų nustatytas parinktis.
Verilog ir VHDL parinkčių nustatymas
Kai nustatote „Verilog“ ir VHDL šaltinį fileSavo projekte taip pat galite nurodyti tam tikras kompiliatoriaus parinktis.
Verilog nustatymas File Parinktys
Jūs nustatėte „Verilog“ file parinktis pasirinkdami Projektas->Įgyvendinimo parinktys-> „Verilog“ arba Parinktys->Konfigūruoti „Verilog“ kompiliatorių.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas

1. Nurodykite naudotiną „Verilog“ formatą.
Norint nustatyti kompiliatorių globaliai visiems fileprojekte pasirinkite
Projektas->Įdiegimo parinktys->Verilog. Jei naudojate „Verilog 2001“ arba „SystemVerilog“, palaikomas konstrukcijas rasite informaciniame vadove.
Norėdami nurodyti „Verilog“ kompiliatorių kiekvienam file pagrindu, pasirinkite file esančiame
Projektas viewDešiniuoju pelės mygtuku spustelėkite ir pasirinkite File Parinktys. Pasirinkite tinkamą kompiliatorių. Numatytasis „Verilog“ file Naujų projektų formatas yra „SystemVerilog“.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
2. Nurodykite aukščiausio lygio modulį, jei to dar nepadarėte projekte view.
3. Norėdami išgauti parametrus iš šaltinio kodo, atlikite šiuos veiksmus:
Spustelėkite „Išskleisti parametrus“. Norėdami pakeisti numatytąją reikšmę, įveskite naują parametro reikšmę.
Programinė įranga naują reikšmę naudoja tik dabartiniam įgyvendinimui. Atkreipkite dėmesį, kad parametrų išskyrimas nepalaikomas mišriuose projektuose.

4. Įveskite direktyvą kompiliatoriaus direktyvose, atskirdami sakinius tarpais. Galite įvesti direktyvas, kurias paprastai įvesite su „ifdef“ ir „define“ sakiniais kode. Pvz.ampJei ABC=30, programinė įranga projektui įrašo šiuos teiginius: file:
set_option -hdl_define -set „ABC=30“
LO

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas
5. Įtraukimo kelio tvarkoje (Include Path Order) nurodykite paieškos kelius įtraukimo komandoms, skirtoms „Verilog“ filekurie yra jūsų projekte. Norėdami pridėti, ištrinti arba pertvarkyti kelius, naudokite mygtukus, esančius viršutiniame dešiniajame lango kampe.
6. Bibliotekos kataloguose nurodykite kelią į katalogą, kuriame yra biblioteka. files jūsų projektui. Norėdami pridėti, ištrinti arba pertvarkyti kelius, naudokite mygtukus, esančius viršutiniame dešiniajame lango kampe.
7. Jei reikia, nustatykite kitas įgyvendinimo parinktis (pasirinkimų sąrašą žr. skyriuje „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“. Kai susintetinate projektą, programinė įranga jį sukompiliuoja ir susieja naudodama jūsų nustatytas parinktis.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto nustatymas. Loginės sintezės įgyvendinimo parinkčių nustatymas.
VHDL nustatymas File Parinktys
Jūs nustatote VHDL file parinktis pasirinkdami Projektas->Įgyvendinimo parinktys->VHDL arba Parinktys->Konfigūruoti VHDL kompiliatorių.

VHDL šaltiniui galite nurodyti toliau aprašytas parinktis.
1. Nurodykite aukščiausio lygio modulį, jei to dar nepadarėte projekte viewJei aukščiausio lygio modulio nėra numatytojoje darbo bibliotekoje, turite nurodyti biblioteką, kurioje kompiliatorius gali rasti modulį. Informacijos, kaip tai padaryti, žr. VHDL skydelis, 200 puslapyje.
Šią parinktį taip pat galite naudoti mišrių kalbų projektams arba kai norite nurodyti modulį, kuris nėra tikrasis aukščiausio lygio objektas, skirtas HDL Analyst rodymui ir LdOebugging schemoje. views. 2. Norėdami naudoti naudotojo apibrėžtą būsenos mašinos kodavimą, atlikite šiuos veiksmus:
Nurodykite norimą naudoti kodavimo tipą.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Loginės sintezės įgyvendinimo parinkčių nustatymas 4 skyrius: Loginės sintezės projekto nustatymas
Išjunkite FSM kompiliatorių.
Kai sintetinate projektą, programinė įranga naudoja čia nustatytas kompiliatoriaus direktyvas būsenų mašinoms koduoti ir nevykdo FSM kompiliatoriaus, kuris pakeistų kompiliatoriaus direktyvas. Arba galite apibrėžti būsenų mašinas naudodami atributą „syn_encoding“, kaip aprašyta skyriuje „Būsenų mašinų apibrėžimas VHDL kalba“, 308 puslapyje.
3. Norėdami išgauti generinius terminus iš šaltinio kodo, atlikite šiuos veiksmus:
Spustelėkite „Išskleisti bendrąsias konstantas“. Norėdami pakeisti numatytąją reikšmę, įveskite naują bendrosios konstantos reikšmę.
Programinė įranga naują reikšmę naudoja tik dabartiniam įdiegimui. Atminkite, kad negalite išskirti bendrinių terminų, jei turite mišrios kalbos dizainą.

4. Norėdami perduoti tris būsenas per proceso / bloko ribas, patikrinkite, ar įjungta „Push Tristates“ (trijų būsenų persiuntimo) funkcija. Išsamesnės informacijos žr. skyriuje „Push Tristates“ parinktis, esančiame 212 puslapyje informaciniame žinyne.
5. Nustatykite synthesis_on ir synthesis_off direktyvų interpretaciją:
Kad kompiliatorius interpretuotų synthesis_on ir synthesis_off direktyvas
kaip ir translate_on/translate_off, įjunkite parinktį „Sintezė įjungta/išjungta“, įdiegtą kaip „Vertimas įjungtas/išjungtas“.
Norėdami ignoruoti synthesis_on ir synthesis_off direktyvas, įsitikinkite, kad
Ši parinktis nepažymėta. Daugiau informacijos žr. translate_off/translate_on, 226 puslapyje informaciniame žinyne.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Atributų ir direktyvų nurodymas

6. Jei reikia, nustatykite kitas įgyvendinimo parinktis (žr. „Loginės sintezės įgyvendinimo parinkčių nustatymas“, 75 psl.). Spustelėkite „Gerai“.
Kai susintetinate projektą, programinė įranga jį sukompiliuoja ir susieja naudodama jūsų nustatytas parinktis.

Atributų ir direktyvų nurodymas

Atributai ir direktyvos yra specifikacijos, kurias priskiriate projektavimo objektams, kad valdytumėte, kaip jūsų projektas analizuojamas, optimizuojamas ir atvaizduojamas.
Atributų valdymo atvaizdavimo optimizavimas, o direktyvų – kompiliatoriaus optimizavimas. Dėl šio skirtumo direktyvas turite nurodyti šaltinio kode. Šioje lentelėje aprašomi metodai, kuriuos galima naudoti atributų ir direktyvų specifikacijoms kurti:

VHDL „Verilog SCOPE“ redaktoriaus apribojimai File

Atributai Taip Taip Taip Taip

Direktyvos Taip Taip Ne Ne

Geriau nurodyti atributus SCOPE redaktoriuje arba apribojimuose. file, nes jums nereikia pirmiausia iš naujo kompiliuoti projekto. Direktyvų įsigaliojimui turite sukompiliuoti projektą.
Jei APIMTIS / apribojimai file ir HDL šaltinio kodas yra nurodyti projektui, apribojimai turi pirmenybę, kai yra konfliktų.
Daugiau informacijos rasite toliau nurodytuose dokumentuose:
· Atributų ir direktyvų nurodymas VHDL kalboje, 91 puslapyje · Atributų ir direktyvų nurodymas Verilog kalboje, 92 puslapyje · Atributų nurodymas naudojant SCOPE redaktorių, 93 puslapyje · Atributų nurodymas apribojimuose File, 97 puslapyje

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Atributų ir direktyvų nurodymas

4 skyrius: Loginės sintezės projekto parengimas

Atributų ir direktyvų nurodymas VHDL kalba
Galite naudoti kitus metodus, kad pridėtumėte atributus prie objektų, kaip nurodyta skyriuje „Atributų ir direktyvų nurodymas“, 90 puslapyje. Tačiau direktyvas galite nurodyti tik šaltinio kode. VHDL kalboje atributus ir direktyvas galima apibrėžti dviem būdais:
· Naudojant iš anksto apibrėžtų atributų paketą
· Atributo deklaravimas kiekvieną kartą, kai jis naudojamas
Išsamesnės informacijos apie VHDL atributų sintaksę žr. skyriuje „VHDL atributų ir direktyvų sintaksė“, 561 puslapyje, informaciniame žinyne.

Naudojant iš anksto apibrėžtų VHDL atributų paketą
AdvanastagIš anksto apibrėžto paketo naudojimo privalumas yra tas, kad nereikia iš naujo apibrėžti atributų ir direktyvų kiekvieną kartą, kai jas įtraukiate į šaltinio kodą. TrūkumastagProblema ta, kad jūsų šaltinio kodas yra mažiau perkeliamas. Atributų paketas yra aplanke installDirectory/lib/vhd/synattr.vhd.
1. Norėdami naudoti iš anksto apibrėžtų atributų paketą, esantį programinės įrangos bibliotekoje, į sintaksę įtraukite šias eilutes:
biblioteka synplify; naudokite synplify.attributes.all;
2. Po projektavimo vieneto deklaracijos pridėkite norimą atributą arba direktyvą.
deklaracijos; objekto „ObjectName“ atributo atributo_pavadinimas: objektoTipas yra reikšmė;
Pavyzdžiui,ampLe:
`entity simpledff` yra `port` (q: out bit_vector(7 žemyn 0); `d: in bit_vector(7 žemyn 0); `clk: in bit`);
clk atributas syn_noclockbuf: signalas yra teisingas;
Išsamesnės informacijos apie sintaksės konvencijas žr. VHDL atributų ir direktyvų sintaksė, 561 puslapyje, informaciniame žinyne.
3. Pridėkite šaltinį file prie projekto.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Atributų ir direktyvų nurodymas

VHDL atributų ir direktyvų deklaravimas
Jei nenaudojate atributų paketo, turite iš naujo apibrėžti atributus kiekvieną kartą, kai juos įtraukiate į šaltinio kodą.
1. Kiekvieną kartą naudodami atributą arba direktyvą, apibrėžkite jį iškart po projektavimo vieneto deklaracijų, naudodami šią sintaksę:
design_unit_declaration; atributo „atributoPavadinimas“: duomenųTipas; objekto „ObjectName“ atributo „atributoPavadinimas“: objektoTipas yra reikšmė;
Pavyzdžiui,ampLe:
`entity simpledff` yra `port` (q: out bit_vector(7 žemyn 0); `d: in bit_vector(7 žemyn 0); `clk: in bit`);
atributas syn_noclockbuf: loginė reikšmė; clk :signal atributas syn_noclockbuf yra „true“;
2. Pridėkite šaltinį file prie projekto.

Atributų ir direktyvų nurodymas „Verilog“ kalboje
Galite naudoti kitus metodus, kad pridėtumėte atributus prie objektų, kaip aprašyta skyriuje „Atributų ir direktyvų nurodymas“, 90 puslapyje. Tačiau direktyvas galite nurodyti tik šaltinio kode.
„Verilog“ neturi iš anksto apibrėžtų „synthesis“ atributų ir direktyvų, todėl juos turite pridėti kaip komentarus. Prieš atributo arba direktyvos pavadinimą rašomas raktinis žodis „synthesis“. file„s“ yra didžiųjų ir mažųjų raidžių jautrios, todėl atributai ir direktyvos turi būti nurodyti tiksliai taip, kaip pateikta jų sintaksės aprašymuose. Sintaksės detales žr. skyriuje „Verilog“ atributų ir direktyvų sintaksė, 363 puslapyje, informaciniame žinyne.
1. Norėdami pridėti atributą arba direktyvą „Verilog“ kalboje, naudokite „Verilog“ eilutės arba bloko komentaro (C stiliaus) sintaksę, einančią tiesiai po projektavimo objekto. Bloko komentarai turi būti prieš kabliataškį, jei toks yra.
LO

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Atributų ir direktyvų nurodymas

4 skyrius: Loginės sintezės projekto parengimas

Verilog bloko komentarų sintaksė
/* sintezės atributoPavadinimas = reikšmė */ /* sintezės katalogoPavadinimas = reikšmė */

Verilog eilutės komentaro sintaksė
// sintezės atributoPavadinimas = reikšmė // sintezės katalogoPavadinimas = reikšmė

Išsamesnės informacijos apie sintaksės taisykles žr. „Verilog“ atributų ir direktyvų sintaksė, 363 puslapyje, informaciniame žinyne. Toliau pateikiami pavyzdžiai.ampmažiau:
modulis fifo(išėjimas, įėjimas) /* sintezė syn_hier = „hard“ */;
2. Norėdami prie to paties objekto pridėti kelis atributus arba direktyvas, atskirkite atributus tarpais, bet nekartokite raktinio žodžio „synthesis“. Nenaudokite kablelių. Pvz.ampLe:
atvejo būsena /* sintezė pilnas_atvejis lygiagretus_atvejis */;
3. Jei naudojant vieną „Verilog“ reg sakinį apibrėžiami keli registrai ir jiems taikomas atributas, sintezės programinė įranga taiko tik paskutinį deklaruotą registrą reg sakinyje. Pavyzdžiui,ampLe:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintezė syn_preserve=1 */;
Atributas syn_preserve taikomas tik q_d. Tai yra numatomas sintezės įrankių veikimas. Norėdami pritaikyti šį atributą visiems registrams, kiekvienam registrui turite naudoti atskirą „Verilog“ registro sakinį ir pritaikyti atributą.

Atributų nurodymas naudojant SCOPE redaktorių
SCOPE lange yra paprasta naudoti sąsaja, skirta bet kokiam atributui pridėti. Jo negalima naudoti direktyvoms pridėti, nes jos turi būti pridėtos prie šaltinio. files. (Žr. „Atributų ir direktyvų nurodymas VHDL kalboje“, 91 puslapyje arba „Atributų ir direktyvų nurodymas Verilog kalboje“, 92 puslapyje). Ši procedūra parodo, kaip pridėti atributą tiesiogiai SCOPE lange.
1. Pradėkite nuo sukompiliuoto projekto ir atidarykite langą SCOPE. Norėdami pridėti atributus prie esamo apribojimo file, atidarykite langą APIMTIS spustelėdami esamą file projekte viewNorėdami pridėti atributus prie naujo file, spustelėkite piktogramą SCOPE ir spustelėkite Initialize, kad atidarytumėte langą SCOPE.
2. Spustelėkite skirtuką „Atributai“, esantį lango „APIMTIS“ apačioje.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sintezės projekto parengimas

Atributų ir direktyvų nurodymas

Galite pirmiausia pasirinkti objektą (3 veiksmas) arba pirmiausia atributą (4 veiksmas).

3. Norėdami nurodyti objektą, stulpelyje „Objektas“ atlikite vieną iš šių veiksmų. Jei atributą jau nurodėte, stulpelyje „Objektas“ pateikiami tik galiojantys to atributo objektų pasirinkimai.
Stulpelyje „Objektų filtras“ pasirinkite objekto tipą, tada pasirinkite
objektą iš stulpelio „Objektas“ parinkčių sąrašo. Tai geriausias būdas užtikrinti, kad nurodote tinkamą objektą su teisinga sintakse.

LO
„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

Atributų ir direktyvų nurodymas

4 skyrius: Loginės sintezės projekto parengimas

Nuvilkite objektą, prie kurio norite pridėti atributą, iš
RTL arba technologija viewį stulpelį „Objektas“ lange „APIMTIS“. Kai kuriems atributams vilkimas ir numetimas gali pasirinkti ne tinkamą objektą. Pavyzdžiui,ampPavyzdžiui, jei norite nustatyti syn_hier modulyje ar objekte, pvz., „and gate“, turite jį nustatyti view tam moduliui. Objekto sintaksė būtų tokia: v:moduleName „Verilog“ kalboje arba v:library.moduleName VHDL kalboje, kur galite turėti kelias bibliotekas.
Įveskite objekto pavadinimą stulpelyje „Objektas“. Jei nežinote
pavadinimo ieškokite komandoje „Rasti“ arba stulpelyje „Objekto filtras“. Būtinai įveskite tinkamą objekto prefiksą ten, kur jo reikia. Pvz.ample, norint nustatyti atributą view, prie modulio arba objekto pavadinimo turite pridėti priešdėlį „v:“. VHDL atveju gali tekti nurodyti biblioteką ir modulio pavadinimą.
4. Jei pirmiausia nurodėte objektą, dabar galite nurodyti atributą. Sąraše rodomi tik galiojantys pasirinkto objekto tipo atributai. Nurodykite atributą laikydami nuspaustą pelės mygtuką stulpelyje „Atributas“ ir pasirinkdami atributą iš sąrašo.

Jei pirmiausia pasirinkote objektą, galimi pasirinkimai priklauso nuo pasirinkto objekto ir naudojamos technologijos. Jei pirmiausia pasirinkote atributą, galimi pasirinkimai priklauso nuo technologijos.
Pasirinkus atributą, lange SCOPE nurodoma, kokią reikšmę turite įvesti tam atributui, ir pateikiamas trumpas atributo aprašymas. Jei pirmiausia pasirinkote atributą, būtinai grįžkite ir nurodykite objektą.
5. Įveskite reikšmę. Laikykite nuspaudę pelės mygtuką stulpelyje „Reikšmė“ ir pasirinkite iš sąrašo. Taip pat galite įvesti reikšmę.

„Synplify Pro for Microsemi“ versijos naudotojo vadovas, 2014 m. spalis

4 skyrius: Loginės sistemos nustatymas

Dokumentai / Ištekliai

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition [pdfVartotojo vadovas
FPGA Synthesis Synplify Pro for Microsemi Edition, Synthesis Synplify Pro for Microsemi Edition, Synplify Pro for Microsemi Edition, Pro for Microsemi Edition, Microsemi Edition, Edition

Nuorodos

Vartotojo vadovas

„SYnOPSYS FPGA Synthesis Synplify Pro“, skirta „Microsemi Edition“, vartotojo vadovas

„FPGA Synthesis Synplify Pro“, skirta „Microsemi Edition“.

Specifikacijos

Informacija apie produktą

Produkto naudojimo instrukcijos

1 skyrius: Įvadas

Dokumento apimtis

Darbo pradžia

Vartotojo sąsaja baigtaview

2 skyrius: FPGA sintezės projektavimo srautai

3 skyrius: Įvesties paruošimas

DUK

K: Ar galiu pasidaryti dokumentų kopijas?

K: Kaip paleisti programinę įrangą?

K: Kam skirtas šis naudotojo vadovas?

Dokumentai / Ištekliai

Nuorodos

Palikite komentarą

Atšaukti atsakymą