คู่มือผู้ใช้ Synplify Pro for Microsemi Edition สำหรับ FPGA Synthesis ของ SynOPSYS

Synopsys FPGA Synthesis – Synplify Pro สำหรับรุ่น Microsemi
เป็นเครื่องมือที่ครอบคลุมสำหรับการนำ FPGA ไปใช้งานด้วยหลากหลาย
คุณสมบัติที่ออกแบบมาเพื่อช่วยเหลือผู้ใช้ในการสังเคราะห์และออกแบบตรรกะ
การไหล

คำแนะนำการใช้ผลิตภัณฑ์

บทที่ 1: บทนำ

บทนี้ให้รายละเอียดเพิ่มเติมview ของ Synopsys FPGA และ
ผลิตภัณฑ์การสร้างต้นแบบ เครื่องมือการใช้งาน FPGA และ Synopsys FPGA
คุณสมบัติของเครื่องมือ

ขอบเขตของเอกสาร

ชุดเอกสารประกอบด้วยข้อมูลเกี่ยวกับคุณสมบัติของผลิตภัณฑ์
และมีไว้สำหรับผู้ใช้ที่สนใจในการสังเคราะห์และการออกแบบ FPGA
การไหล

การเริ่มต้น

ในการเริ่มใช้ซอฟต์แวร์ ให้เปิดใช้งานตามขั้นตอนที่ให้มา
คำแนะนำและดูคู่มือผู้ใช้เพื่อขอความช่วยเหลือ

ส่วนต่อประสานผู้ใช้มากกว่าview

ทำความคุ้นเคยกับอินเทอร์เฟซผู้ใช้เพื่อประสิทธิภาพ
นำทางผ่านคุณสมบัติของซอฟต์แวร์

บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA

บทนี้ให้รายละเอียดเกี่ยวกับการออกแบบกระบวนการสังเคราะห์ลอจิกสำหรับ FPGA
สังเคราะห์.

บทที่ 3: การเตรียมข้อมูลอินพุต

เรียนรู้วิธีใช้ Mixed Language Source Fileและส่วนเพิ่ม
คอมไพเลอร์สำหรับการเตรียมอินพุตที่มีประสิทธิภาพ

บันทึก: ระวังข้อจำกัดใด ๆ ที่เกี่ยวข้อง
ด้วยการใช้ Incremental Compiler

คำถามที่พบบ่อย

ถาม: ฉันสามารถทำสำเนาเอกสารได้หรือไม่?

A: ใช่ ข้อตกลงใบอนุญาตอนุญาตให้ทำสำเนาสำหรับภายใน
ใช้เฉพาะเมื่อระบุแหล่งที่มาให้ถูกต้องเท่านั้น

ถาม: ฉันจะเริ่มต้นซอฟต์แวร์ได้อย่างไร?

ก: ดูที่ส่วน “การเริ่มต้นใช้งาน” ในบทที่ 1 ของ
คู่มือผู้ใช้สำหรับคำแนะนำโดยละเอียดเกี่ยวกับการเริ่มต้นซอฟต์แวร์

ถาม: คู่มือผู้ใช้ฉบับนี้เหมาะกับกลุ่มเป้าหมายใด

A: คู่มือผู้ใช้มุ่งเป้าไปที่บุคคลที่สนใจ FPGA
การสังเคราะห์และการออกแบบกระแส

View Fullscreen

การสังเคราะห์ FPGA ของ Synopsys
Synplify Pro สำหรับรุ่น Microsemi
คู่มือการใช้งาน
ตุลาคม 2014

ประกาศลิขสิทธิ์และข้อมูลกรรมสิทธิ์
ลิขสิทธิ์ © 2014 Synopsys, Inc. สงวนลิขสิทธิ์ ซอฟต์แวร์และเอกสารประกอบนี้มีข้อมูลลับและเป็นกรรมสิทธิ์ซึ่งเป็นทรัพย์สินของ Synopsys, Inc. ซอฟต์แวร์และเอกสารประกอบจัดทำขึ้นภายใต้ข้อตกลงอนุญาตสิทธิ์การใช้งาน และสามารถใช้หรือคัดลอกได้เฉพาะตามเงื่อนไขของข้อตกลงอนุญาตสิทธิ์การใช้งานเท่านั้น ห้ามทำซ้ำ ส่งต่อ หรือแปลส่วนใดส่วนหนึ่งของซอฟต์แวร์และเอกสารประกอบในรูปแบบใดๆ หรือด้วยวิธีการใดๆ ไม่ว่าจะเป็นทางอิเล็กทรอนิกส์ เครื่องกล ด้วยมือ ออปติคัล หรือวิธีอื่นๆ โดยไม่ได้รับอนุญาตเป็นลายลักษณ์อักษรล่วงหน้าจาก Synopsys, Inc. หรือตามที่ระบุไว้โดยชัดแจ้งในข้อตกลงอนุญาตสิทธิ์การใช้งาน
สิทธิในการคัดลอกเอกสาร
ข้อตกลงอนุญาตสิทธิ์กับ Synopsys อนุญาตให้ผู้รับอนุญาตทำสำเนาเอกสารเพื่อใช้ภายในเท่านั้น
สำเนาแต่ละฉบับต้องมีลิขสิทธิ์ เครื่องหมายการค้า เครื่องหมายการบริการ และประกาศสิทธิ์ในทรัพย์สินทั้งหมด (ถ้ามี) ผู้รับอนุญาตต้องกำหนดหมายเลขลำดับให้กับสำเนาทั้งหมด สำเนาเหล่านี้จะต้องมีคำอธิบายต่อไปนี้บนหน้าปก:
“เอกสารนี้ทำซ้ำโดยได้รับอนุญาตจาก Synopsys, Inc. เพื่อการใช้งานเฉพาะของ __________________________________________ และพนักงานของบริษัทเท่านั้น นี่คือสำเนาหมายเลข __________”
คำชี้แจงการควบคุมปลายทาง
ข้อมูลทางเทคนิคทั้งหมดที่มีอยู่ในเอกสารนี้อยู่ภายใต้กฎหมายควบคุมการส่งออกของสหรัฐอเมริกา ห้ามเปิดเผยข้อมูลดังกล่าวต่อบุคคลสัญชาติอื่น ๆ ที่ขัดต่อกฎหมายของสหรัฐอเมริกา เป็นความรับผิดชอบของผู้อ่านในการกำหนดระเบียบข้อบังคับที่บังคับใช้และปฏิบัติตาม
LO

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การปฏิเสธความรับผิดชอบ
SYNOPSYS, INC. และผู้ให้ใบอนุญาตไม่รับประกันใดๆ ทั้งสิ้น ไม่ว่าโดยชัดแจ้งหรือโดยปริยาย เกี่ยวกับเอกสารนี้ รวมถึงแต่ไม่จำกัดเพียงการรับประกันโดยปริยายในด้านความสามารถในการขายและความเหมาะสมสำหรับจุดประสงค์เฉพาะ
เครื่องหมายการค้าจดทะเบียน (®)
ซินอปซิส อิออน AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, โลโก้ Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera และ YIELDirector เป็นเครื่องหมายการค้าจดทะเบียนของ Synopsys, Inc.
เครื่องหมายการค้า (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, เทคโนโลยีการเพิ่มประสิทธิภาพแบบลำดับชั้น, ระบบสร้างต้นแบบ ASIC ประสิทธิภาพสูง, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC และ Worksheet Buffer เป็นเครื่องหมายการค้าของ Synopsys, Inc.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

เครื่องหมายบริการ (sm)
MAP-in, SVP Café และ TAP-in เป็นเครื่องหมายบริการของ Synopsys, Inc. SystemC เป็นเครื่องหมายการค้าของ Open SystemC Initiative และใช้ภายใต้ใบอนุญาต ARM และ AMBA เป็นเครื่องหมายการค้าจดทะเบียนของ ARM Limited Saber เป็นเครื่องหมายการค้าจดทะเบียนของ SabreMark Limited Partnership และใช้ภายใต้ใบอนุญาต ชื่อผลิตภัณฑ์หรือบริษัทอื่นๆ ทั้งหมดอาจเป็นเครื่องหมายการค้าของเจ้าของที่เกี่ยวข้อง
พิมพ์ในสหรัฐอเมริกา ตุลาคม 2014

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

เนื้อหา

บทที่ 1: บทนำ
ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 เครื่องมือการใช้งาน FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 คุณสมบัติของเครื่องมือ FPGA ของ Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
ขอบเขตของเอกสาร . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ชุดเอกสาร . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ผู้เข้าร่วมฟัง . . . . . . . . . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 21
การเริ่มต้นใช้งาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 การเริ่มต้นซอฟต์แวร์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 การขอความช่วยเหลือ . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 22
ส่วนต่อประสานผู้ใช้มากกว่าview - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 24
บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA
การออกแบบกระบวนการสังเคราะห์เชิงตรรกะ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
บทที่ 3: การเตรียมข้อมูลอินพุต
การตั้งค่าแหล่ง HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 การสร้างแหล่ง HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 การใช้ตัวแก้ไขความช่วยเหลือบริบท . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 การตรวจสอบแหล่ง HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 การแก้ไขแหล่ง HDL Files ด้วยโปรแกรมแก้ไขข้อความในตัว . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 การตั้งค่าการกำหนดลักษณะหน้าต่างการแก้ไข . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 การใช้โปรแกรมแก้ไขข้อความภายนอก . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 การใช้ส่วนขยายไลบรารีสำหรับไลบรารี Verilog Fileส. . . . . . . . . . . . . . . . . . . . . . . . 42
การใช้แหล่งข้อมูลภาษาผสม Fileส. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
การใช้คอมไพเลอร์แบบเพิ่มหน่วย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 ข้อจำกัด . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
การใช้การไหลของ Verilog แบบโครงสร้าง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 ข้อจำกัด . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การทำงานกับข้อจำกัด Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 เมื่อใดจึงควรใช้ข้อจำกัด Files over Source Code . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 การใช้ Text Editor สำหรับข้อจำกัด Files (แบบเดิม) . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 แนวทางไวยากรณ์ Tcl สำหรับข้อจำกัด Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 การตรวจสอบข้อจำกัด Fileส. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
บทที่ 4: การตั้งค่าโครงการ Logic Synthesis
การตั้งค่าโครงการ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 การสร้างโครงการ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 การเปิดโครงการที่มีอยู่ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 การทำการเปลี่ยนแปลงโครงการ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 การตั้งค่าโครงการ View การตั้งค่าการแสดงผล . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 การอัปเดตเส้นทาง Verilog Include ในโครงการรุ่นเก่า Fileส. . . . . . . . . . . . . . . . . . . . . . . 65
การจัดการโครงการ File ลำดับชั้น . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 การสร้างโฟลเดอร์แบบกำหนดเอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 การจัดการโฟลเดอร์โครงการแบบกำหนดเอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 การจัดการตามประเพณี Fileส. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
การตั้งค่าการใช้งาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 การทำงานกับการใช้งานหลาย ๆ อย่าง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 การตั้งค่าตัวเลือกอุปกรณ์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 การตั้งค่าตัวเลือกการเพิ่มประสิทธิภาพ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 การระบุความถี่ทั่วโลกและข้อจำกัด Files . . . . . . . . . . . . . . . . . . . . . . . . . 80 การระบุตัวเลือกผลลัพธ์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 การระบุเอาต์พุตรายงานการกำหนดเวลา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 การตั้งค่าตัวเลือก Verilog และ VHDL . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - - - - - 84
การระบุคุณลักษณะและคำสั่ง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 การระบุคุณลักษณะและคำสั่งใน VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 การระบุคุณลักษณะและคำสั่งใน Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 การระบุคุณลักษณะโดยใช้ SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 การระบุคุณลักษณะในข้อจำกัด File - - - - - - - - - - - - - - - - - - - - - - - - - - - - 97
การค้นหา Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 การระบุตัวตน Fileในการค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 การกรอง Fileเพื่อค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 การเริ่มการค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 ผลลัพธ์การค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - 100 โล
การจัดเก็บถาวร Fileและโครงการ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 เก็บถาวรโครงการ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ยกเลิกการเก็บถาวรโครงการ . . . . . . . . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - 104

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

คัดลอกโครงการ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
บทที่ 5: การระบุข้อจำกัด
การใช้ SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 การสร้างข้อจำกัดใน SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 การสร้างข้อจำกัดด้วยคำสั่ง FDC Template . . . . . . . . . . . . . . . . . 116
การระบุข้อจำกัด SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 การป้อนและการแก้ไขข้อจำกัดของขอบเขต . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 การตั้งค่าข้อจำกัดของนาฬิกาและเส้นทาง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 การกำหนดข้อจำกัดอินพุตและเอาต์พุต . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 การระบุชนิดแผ่น I/O มาตรฐาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 การใช้ TCL View ของ SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 แนวทางการป้อนและการแก้ไขข้อจำกัด . . . . . . . . . . . . . . . . . . . . . . . . . . 127
การระบุข้อยกเว้นเรื่องเวลา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 การกำหนดจุดจาก/ถึง/ผ่านสำหรับข้อยกเว้นเรื่องเวลา . . . . . . . . . . . . . . . . . . . 130 การกำหนดเส้นทางหลายวงจร . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 การกำหนดเส้นทางเท็จ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
การค้นหาวัตถุด้วย Tcl ค้นหาและขยาย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 การระบุรูปแบบการค้นหาสำหรับ Tcl ค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 การปรับแต่งผลลัพธ์การค้นหาของ Tcl ด้วย -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 การใช้คำสั่ง Tcl Find เพื่อกำหนดคอลเลกชัน . . . . . . . . . . . . . . . . . . . . . . 138 การใช้คำสั่ง Tcl expand เพื่อกำหนดคอลเลกชัน . . . . . . . . . . . . . . . . . . . . . 140 การตรวจสอบผลลัพธ์ของ find และ expand ของ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 การใช้ Tcl find และ expand ในโหมดแบตช์ . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
การใช้คอลเลกชั่น . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 การเปรียบเทียบวิธีการกำหนดคอลเลกชั่น . . . . . . . . . . . . . . . . . . . . . . . . . 144 การสร้างและการใช้งานคอลเลกชั่น SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 การสร้างคอลเลกชั่นโดยใช้คำสั่ง Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewการสร้างและจัดการคอลเลกชั่นด้วยคำสั่ง Tcl . . . . . . . . . . . . . . . 150
การแปลง SDC เป็น FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
การใช้ SCOPE Editor (รุ่นเก่า) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 การป้อนและการแก้ไขข้อจำกัด SCOPE (รุ่นเก่า) . . . . . . . . . . . . . . . . . . . . . . . 157 การระบุข้อจำกัดเวลา SCOPE (รุ่นเก่า) . . . . . . . . . . . . . . . . . . . . . . . 159 การป้อนข้อจำกัดเริ่มต้น . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 การตั้งค่าข้อจำกัดของนาฬิกาและเส้นทาง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 การกำหนดนาฬิกา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 การกำหนดข้อจำกัดอินพุตและเอาต์พุต (แบบเดิม) . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 การกำหนดเส้นทางเท็จ (แบบเดิม) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 6 การสังเคราะห์และวิเคราะห์ผลลัพธ์
การสังเคราะห์การออกแบบของคุณ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 การสังเคราะห์ตรรกะที่ทำงานอยู่ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 การใช้การตรวจสอบล่าสุดสำหรับการจัดการงาน . . . . . . . . . . . . . . . . . . . . . . . 174
การตรวจสอบบันทึก File ผลลัพธ์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewการทำการและการทำงานด้วยบันทึก File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 การเข้าถึงรายงานเฉพาะอย่างรวดเร็ว . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 การเข้าถึงผลลัพธ์จากระยะไกล . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 การวิเคราะห์ผลลัพธ์โดยใช้ Log File รายงาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 การใช้หน้าต่างการเฝ้าระวัง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 การตรวจสอบการใช้ทรัพยากร . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
การจัดการข้อความ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 การตรวจสอบผลลัพธ์ในข้อความ Viewเอ่อ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 การกรองข้อความในข้อความ Viewเอ่อ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 การกรองข้อความจากบรรทัดคำสั่ง . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 การกรองข้อความอัตโนมัติด้วยสคริปต์ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . 198 บันทึก File การควบคุมข้อความ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 การจัดการคำเตือน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
การใช้ Continue on Error สำหรับการสังเคราะห์จุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
บทที่ 7: การวิเคราะห์ด้วย HDL Analyst และ FSM Viewer
การทำงานในแผนผัง Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 การแยกความแตกต่างระหว่างนักวิเคราะห์ HDL Views . . . . . . . . . . . . . . . . . . . . . . . . . . 209 การเปิด Viewส. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewการกำหนดคุณสมบัติของวัตถุ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 การเลือกวัตถุใน RTL/เทคโนโลยี Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 การทำงานกับแผนผังแบบหลายแผ่น . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 การย้ายระหว่าง Views ในหน้าต่าง Schematic . . . . . . . . . . . . . . . . . . . . . . . . . . 218 การตั้งค่า Schematic View การตั้งค่า . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 การจัดการ Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
การสำรวจลำดับชั้นของการออกแบบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 การสำรวจลำดับชั้นของวัตถุโดยการ Push/Pop . . . . . . . . . . . . . . . . . . . . . . . . . 222 การสำรวจลำดับชั้นของวัตถุของอินสแตนซ์แบบโปร่งใส . . . . . . . . . . . . . . . . . . 223
การค้นหาวัตถุ . . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 การเรียกดูเพื่อค้นหาวัตถุใน HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . 230 การใช้ Find ในการค้นหาแบบลำดับชั้นและแบบจำกัด . . . . . . . . . . . . . . . . . . . . . . . . . 232 การใช้ไวล์ดการ์ดกับคำสั่ง Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การรวมการค้นหาเข้ากับการกรองเพื่อปรับแต่งการค้นหา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 การใช้ Find เพื่อค้นหาในเน็ตลิสต์ผลลัพธ์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
การตรวจสอบแบบไขว้ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 การตรวจสอบแบบไขว้ภายใน RTL/เทคโนโลยี View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 การตรวจสอบแบบไขว้จาก RTL/เทคโนโลยี View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 การตรวจสอบแบบไขว้จากหน้าต่าง Text Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 การตรวจสอบแบบไขว้จากหน้าต่าง Tcl Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 การตรวจสอบแบบไขว้จาก FSM Viewเอ่อ - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 250
การวิเคราะห์ด้วยเครื่องมือ HDL Analyst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewการจัดลำดับชั้นและบริบทของการออกแบบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 แผนผังการกรอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 การขยายพินและตรรกะเครือข่าย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 การขยายและ Viewการเชื่อมต่อ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 การปรับลำดับชั้นของแผนผังให้เรียบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 การลดการใช้หน่วยความจำให้เหลือน้อยที่สุดขณะวิเคราะห์การออกแบบ . . . . . . . . . . . . . . . . . . . . . 267
การใช้ FSM Viewเอ่อ - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 267
บทที่ 8: การวิเคราะห์เวลา
การวิเคราะห์เวลาในแผนผัง Viewส . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewการใส่คำอธิบายประกอบข้อมูลเวลาในแผนผัง Views . . . . . . . . . . . . . . . . . . . . 275 การวิเคราะห์ Clock Tree ใน RTL View - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 277 Viewการสร้างเส้นทางวิกฤต . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 การจัดการกับ Negative Slack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
การสร้างรายงานกำหนดเวลาที่กำหนดเองด้วย STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
การใช้ข้อจำกัดในการออกแบบการวิเคราะห์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 สถานการณ์สำหรับการใช้ข้อจำกัดในการออกแบบการวิเคราะห์ . . . . . . . . . . . . . . . . . . . . . . . . . 285 การสร้าง ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 การใช้ชื่อวัตถุอย่างถูกต้องใน adec File - - - - - - - - - - - - - - - - - - - - - - - - - 290
การใช้ Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 ผลลัพธ์ของ Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
บทที่ 9: การอนุมานวัตถุระดับสูง
การกำหนด Black Boxes สำหรับการสังเคราะห์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 การสร้างตัวอย่าง Black Boxes และ I/O ใน Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 การสร้างตัวอย่าง Black Boxes และ I/O ใน VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 การเพิ่มข้อจำกัดเวลาของ Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 การเพิ่มแอตทริบิวต์ Black Box อื่นๆ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การกำหนดสเตตแมชชีนสำหรับการสังเคราะห์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 การกำหนดสเตตแมชชีนใน Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 การกำหนดสเตตแมชชีนใน VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 การระบุ FSM พร้อมคุณลักษณะและคำสั่ง . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
การระบุ FSM ที่ปลอดภัย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
การอนุมาน RAM อัตโนมัติ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 บล็อก RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 คุณสมบัติของ RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 การอนุมานบล็อก RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
การเริ่มต้นใช้งาน RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 การเริ่มต้นใช้งาน RAM ใน VHDL . . . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - 323
บทที่ 10: การระบุการเพิ่มประสิทธิภาพในระดับการออกแบบ
เคล็ดลับสำหรับการเพิ่มประสิทธิภาพ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 เคล็ดลับการเพิ่มประสิทธิภาพโดยทั่วไป . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 การเพิ่มประสิทธิภาพสำหรับพื้นที่ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 การเพิ่มประสิทธิภาพสำหรับการกำหนดเวลา . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
การกำหนดตารางเวลาใหม่ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 การควบคุมการกำหนดตารางเวลาใหม่ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 การกำหนดตารางเวลาใหม่ample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 รายงานการกำหนดตารางเวลาใหม่ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 การกำหนดตารางเวลาใหม่ทำงานอย่างไร . . . . . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - - - 338
การรักษาวัตถุไม่ให้ถูกปรับให้เหมาะสมออกไป . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 การใช้ syn_keep สำหรับการเก็บรักษาหรือการจำลองแบบ . . . . . . . . . . . . . . . . . . . . . . . . . . 343 การควบคุมการทำให้ลำดับชั้นแบนราบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 การรักษาลำดับชั้น . . . . . . . . . . - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 346
การเพิ่มประสิทธิภาพ Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 การตั้งค่าขีดจำกัด Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 การควบคุมการบัฟเฟอร์และการจำลองแบบ . . . . . . . . . . . . . . . - - - - - - - - - - - - - - - - - - 350
การแบ่งปันทรัพยากร . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
การแทรก I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
การเพิ่มประสิทธิภาพของ State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 การตัดสินใจว่าเมื่อใดจึงจะเพิ่มประสิทธิภาพของ State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 การรัน FSM Compiler LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 การเรียกใช้ FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
การใส่หัววัด . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การระบุ Probe ในโค้ดต้นฉบับ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 การเพิ่มแอตทริบิวต์ Probe แบบโต้ตอบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
บทที่ 11: การทำงานกับจุดคอมไพล์
พื้นฐานการคอมไพล์จุด . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantag366 จุดคอมไพล์ด้วยตนเอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 จุดคอมไพล์แบบซ้อนกัน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 ชนิดจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
พื้นฐานการสังเคราะห์จุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 ข้อจำกัดจุดคอมไพล์ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 โมเดลลอจิกของอินเทอร์เฟซ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 การจับเวลาของอินเทอร์เฟซสำหรับจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 การสังเคราะห์จุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 การสังเคราะห์จุดคอมไพล์แบบเพิ่มขึ้น . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 การใส่คำอธิบายประกอบล่วงหน้าของข้อจำกัดเวลาของจุดคอมไพล์ . . . . . . . . . . . . . . . . . 384
การสังเคราะห์จุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 โฟลว์จุดคอมไพล์ด้วยตนเอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 การสร้างข้อจำกัดระดับสูงสุด File สำหรับจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . 388 การกำหนดจุดคอมไพล์ด้วยตนเอง . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 การตั้งค่าข้อจำกัดที่ระดับจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . 391 การวิเคราะห์ผลลัพธ์ของจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
การใช้จุดคอมไพล์ร่วมกับฟีเจอร์อื่นๆ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 การรวมจุดคอมไพล์ด้วยการประมวลผลหลายตัว . . . . . . . . . . . . . . . . . . . . . . . . . 396
การสังเคราะห์ใหม่แบบเพิ่มขึ้นทีละน้อย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 การสังเคราะห์จุดคอมไพล์ใหม่แบบเพิ่มขึ้นทีละน้อย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
บทที่ 12: การทำงานกับอินพุต IP
การสร้าง IP ด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 การระบุ FIFO ด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 การระบุ RAM ด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 การระบุ RAM แบบเปิดใช้งานไบต์ด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 การระบุ ROM ด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 การระบุตัวบวก/ตัวลบด้วย SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 427 การระบุตัวนับด้วย SYNCore . . - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 434
กระแสการเข้ารหัส IP ของ FPGA Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 มากกว่าview ของ Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 การเข้ารหัสและการถอดรหัส . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
การทำงานกับ IP ที่เข้ารหัส . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การเข้ารหัส IP ของคุณ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 การเข้ารหัส IP ด้วยสคริปต์ encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . . 448 การเข้ารหัส IP ด้วยสคริปต์ encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 การระบุวิธีการส่งออกสคริปต์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 การเตรียมแพ็กเกจ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
การใช้ Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 การใช้ Hyper Source สำหรับการสร้างต้นแบบ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 การใช้ Hyper Source สำหรับการออกแบบ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 การร้อยสัญญาณผ่านลำดับชั้นการออกแบบของ IP . . . . . . . . . . . . . . . . 461
บทที่ 13: การเพิ่มประสิทธิภาพกระบวนการเพื่อผลผลิต
การใช้โหมดแบตช์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 การเรียกใช้โหมดแบตช์ในโปรเจ็กต์ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 การเรียกใช้โหมดแบตช์ด้วยสคริปต์ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 การจัดคิวใบอนุญาต . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
การทำงานกับสคริปต์และคำสั่งของ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 การใช้คำสั่งและสคริปต์ของ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 การสร้างสคริปต์งาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 การตั้งค่าจำนวนงานคู่ขนาน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 การสร้างสคริปต์การสังเคราะห์ Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 การใช้ตัวแปร Tcl เพื่อทดลองความถี่สัญญาณนาฬิกาที่ต่างกัน . . . . . . . . . . . . . . . . . . . . 476 การใช้ตัวแปร Tcl เพื่อทดลองเทคโนโลยีเป้าหมายหลายๆ รายการ . . . . . . . . . . . . . . . . . . 478 การรัน Bottom-up Synthesis ด้วยสคริปต์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
การทำให้โฟลว์ทำงานอัตโนมัติด้วย synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
บทที่ 14: การใช้การประมวลผลแบบหลายตัว
การประมวลผลแบบหลายตัวพร้อมจุดคอมไพล์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 การตั้งค่างานคู่ขนานสูงสุด . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 การใช้ใบอนุญาต . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
บทที่ 15: การเพิ่มประสิทธิภาพสำหรับการออกแบบ Microsemi
การเพิ่มประสิทธิภาพการออกแบบ Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 การใช้ Microsemi Black Boxes ที่กำหนดไว้ล่วงหน้า . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 การใช้แมโคร Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 การทำงานกับ Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 การระบุ syn_radhardlevel ในซอร์สโค้ด . . . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
บทที่ 16: การทำงานกับผลลัพธ์การสังเคราะห์
การส่งข้อมูลไปยังเครื่องมือ P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การระบุตำแหน่งพิน . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 การระบุตำแหน่งสำหรับพอร์ต Microsemi Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 การระบุตำแหน่งมาโครและรีจิสเตอร์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
การสร้างผลลัพธ์ที่เฉพาะสำหรับผู้ขาย . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 การกำหนดเป้าหมายผลลัพธ์สำหรับผู้ขายของคุณ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 การปรับแต่งรูปแบบ Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
บทที่ 17: การรันการดำเนินการหลังการสังเคราะห์
การรัน P&R โดยอัตโนมัติหลังการสังเคราะห์ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
การทำงานกับเครื่องมือ Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 การเปิดใช้งานจาก Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 การจัดการปัญหาในการเปิดใช้งาน Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 การใช้เครื่องมือ Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 การใช้จุดคอมไพล์ด้วยเครื่องมือระบุ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
การจำลองด้วยเครื่องมือ VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1
การแนะนำ
คำแนะนำเกี่ยวกับซอฟต์แวร์ Synplify Pro® นี้จะอธิบายสิ่งต่อไปนี้:
· ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys บนหน้า 16 · ขอบเขตของเอกสาร บนหน้า 21 · การเริ่มต้นใช้งาน บนหน้า 22 · อินเทอร์เฟซผู้ใช้view, ในหน้าที่ 24

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1: บทนำ

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys
รูปต่อไปนี้แสดงผลิตภัณฑ์กลุ่ม FPGA และ Prototyping ของ Synopsys

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys

บทที่ 1: บทนำ

เครื่องมือการใช้งาน FPGA
ผลิตภัณฑ์ Synplify Pro และ Synplify Premier เป็นเครื่องมือสังเคราะห์ RTL ที่ออกแบบมาโดยเฉพาะสำหรับ FPGA (field Programmable Gate Arrays) และ CPLD (อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ที่ซับซ้อน)

ซอฟต์แวร์สังเคราะห์ Synplify Pro
ซอฟต์แวร์สังเคราะห์ FPGA Synplify Pro ถือเป็นมาตรฐานอุตสาหกรรมโดยพฤตินัยสำหรับการผลิตการออกแบบ FPGA ที่มีประสิทธิภาพสูงและคุ้มต้นทุน ซอฟต์แวร์นี้มีเอกลักษณ์เฉพาะตัว
อัลกอริธึม Behavior Extracting Synthesis Technology® (BEST) ดำเนินการ
การเพิ่มประสิทธิภาพระดับสูงก่อนจะสังเคราะห์โค้ด RTL ลงในลอจิก FPGA เฉพาะ แนวทางนี้ช่วยให้เพิ่มประสิทธิภาพได้ดีกว่าใน FPGA รันไทม์ที่รวดเร็ว และความสามารถในการจัดการการออกแบบขนาดใหญ่ ซอฟต์แวร์ Synplify Pro รองรับโครงสร้างภาษา VHDL และ Verilog ล่าสุด รวมถึง SystemVerilog และ VHDL 2008 เครื่องมือนี้ไม่ขึ้นอยู่กับเทคโนโลยี ทำให้กำหนดเป้าหมายใหม่ระหว่างอุปกรณ์ FPGA และผู้จำหน่ายจากโครงการออกแบบเดียวได้อย่างรวดเร็วและง่ายดาย

ซอฟต์แวร์ Synthesis ระดับพรีเมียม Synplify
ฟังก์ชัน Synplify Premier เป็นซูเปอร์เซ็ตของเครื่องมือ Synplify Pro ซึ่งมอบสภาพแวดล้อมการใช้งานและแก้ไขข้อบกพร่องของ FPGA ขั้นสูง ฟังก์ชันนี้ประกอบด้วยชุดเครื่องมือและเทคโนโลยีที่ครอบคลุมสำหรับนักออกแบบ FPGA ขั้นสูง และยังทำหน้าที่เป็นกลไกการสังเคราะห์สำหรับผู้สร้างต้นแบบ ASIC ที่กำหนดเป้าหมายไปที่ต้นแบบที่ใช้ FPGA ตัวเดียว
ผลิตภัณฑ์ Synplify Premier นำเสนอทั้งนักออกแบบ FPGA และผู้สร้างต้นแบบ ASIC ที่กำหนดเป้าหมายที่ FPGA เดี่ยวด้วยวิธีการนำไปใช้งานการออกแบบและแก้ไขจุดบกพร่องที่มีประสิทธิภาพสูงสุด ในด้านการนำการออกแบบไปใช้งานจริง ผลิตภัณฑ์นี้มีฟังก์ชันการทำงานสำหรับการปิดเวลา การตรวจสอบตรรกะ การใช้ IP ความเข้ากันได้ของ ASIC และการนำ DSP ไปใช้ รวมถึงการผสานรวมอย่างแน่นหนากับเครื่องมือแบ็กเอนด์ของผู้จำหน่าย FPGA ในด้านการแก้ไขจุดบกพร่อง ผลิตภัณฑ์นี้มีการตรวจสอบ FPGA ในระบบ ซึ่งช่วยเร่งกระบวนการแก้ไขจุดบกพร่องได้อย่างมาก และยังรวมถึงวิธีการที่รวดเร็วและเพิ่มขึ้นเรื่อยๆ ในการค้นหาปัญหาการออกแบบที่ยากจะเข้าใจ

คุณสมบัติของเครื่องมือ FPGA ของ Synopsys
ตารางนี้แสดงความแตกต่างระหว่างฟังก์ชันการทำงานหลักในผลิตภัณฑ์ Synplify Pro, Synplify, Synplify Premier และ Synplify Premier พร้อม Design Planner

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1: บทนำ

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys

ซินพลิฟาย ซินพลิฟาย โปร

ผลงาน

การสังเคราะห์การสกัดพฤติกรรม

เทคโนโลยี® (BESTTM)

แกนหลัก/IP ที่สร้างโดยผู้ขาย

รองรับ (เทคโนโลยีบางประการ)

คอมไพเลอร์ FSM

เอฟเอสเอ็ม เอ็กซ์พลอเรอร์

การแปลงนาฬิกาแบบมีประตู

ลงทะเบียนการวางท่อ

ลงทะเบียนการกำหนดเวลาใหม่

การเข้าข้อจำกัด SCOPE®

คุณสมบัติความน่าเชื่อถือสูง

บูรณาการสถานที่และเส้นทาง

การวิเคราะห์

นักวิเคราะห์ HDL®

ตัวเลือก

เครื่องวิเคราะห์เวลา

จุดต่อจุด

เอฟเอสเอ็ม Viewer

การตรวจสอบแบบไขว้

การสร้างจุดตรวจสอบ

เครื่องมือ Identify®

ระบุตัวดีบักเกอร์

การวิเคราะห์กำลังไฟฟ้า (SAIF)

การออกแบบทางกายภาพ

แผนการออกแบบ File

การมอบหมายตรรกะให้กับภูมิภาค

ซินพลิฟายพรีเมียร์
x
x
xxxxxxxx
เอ็กซ์เอ็กซ์
xxxxxxxxx แปลว่า

ซินพลิฟาย พรีเมียร์ DP
x
x
xxxxxxxx
เอ็กซ์เอ็กซ์
xxxxxxxxx แปลว่า
เอ็กซ์เอ็กซ์

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys

บทที่ 1: บทนำ

การประมาณพื้นที่และการกำหนดพินความจุของภูมิภาค การเพิ่มประสิทธิภาพทางกายภาพ การสังเคราะห์ทางกายภาพ นักวิเคราะห์ทางกายภาพ Synopsys DesignWare® Foundation Library การออกแบบลำดับชั้นแบบรันไทม์ การเพิ่มประสิทธิภาพขั้นสูง การสังเคราะห์อย่างรวดเร็ว การประมวลผลหลายตัว คอมไพล์เมื่อมีข้อผิดพลาด การออกแบบทีม การออกแบบภาษาผสม จุดคอมไพล์ การออกแบบลำดับชั้น โหมดแบตช์จริง (เฉพาะใบอนุญาตแบบลอยตัว) โหมดแบตช์ GUI (ใบอนุญาตแบบลอยตัว) โหมดแบตช์ P&R การอธิบายประกอบย้อนหลังของข้อมูล P&R การตรวจสอบอย่างเป็นทางการ

ซินพลิฟาย ซินพลิฟาย โปร

3xxxx ครับ

–

ระบุการรวมระบบ

จำกัด

ซินพลิฟายพรีเมียร์
XXXXXXX. ...
xxxxxx แปลว่า
3xxxx ครับ
x
x โหมดการสังเคราะห์ลอจิก x

ซินพลิฟาย พรีเมียร์ DP
x
xxxxxx แปลว่า
xxxxxx แปลว่า
3xxxx ครับ
x
โหมดการสังเคราะห์ตรรกะ xx
x

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1: บทนำ

ผลิตภัณฑ์ FPGA และการสร้างต้นแบบของ Synopsys

การใส่คำอธิบายประกอบย้อนกลับของโปรแกรมแก้ไขข้อความสภาพแวดล้อมการออกแบบข้อมูล P&R View หน้าต่างข้อความหน้าต่างนาฬิกา หน้าต่าง Tcl การใช้งานหลาย ๆ อย่าง การสนับสนุนด้านเทคโนโลยีของผู้ขาย คุณสมบัติการสร้างต้นแบบ คุณสมบัติการรันไทม์ จุดคอมไพล์ การแปลงนาฬิกาแบบมีประตู คอมไพล์เมื่อมีข้อผิดพลาด

ซินพลิฟาย ซินพลิฟาย โปร

ซินพลิฟายพรีเมียร์
xxxxx เลือกแล้ว
3xxxx ครับ

ซินพลิฟาย พรีเมียร์ DP
x
xxxxx เลือกแล้ว
3xxxx ครับ

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

ขอบเขตของเอกสาร

บทที่ 1: บทนำ

ขอบเขตของเอกสาร
ต่อไปนี้จะอธิบายขอบเขตของเอกสารนี้และกลุ่มเป้าหมาย

ชุดเอกสาร
คู่มือผู้ใช้ฉบับนี้เป็นส่วนหนึ่งของชุดเอกสารซึ่งประกอบด้วยคู่มืออ้างอิงและบทช่วยสอน โดยมีวัตถุประสงค์เพื่อใช้ร่วมกับเอกสารอื่นๆ ในชุด โดยจะเน้นที่การอธิบายวิธีใช้ซอฟต์แวร์ Synopsys FPGA เพื่อทำงานทั่วไป ซึ่งหมายความว่า:
· คู่มือผู้ใช้จะอธิบายเฉพาะตัวเลือกที่จำเป็นในการทำงานทั่วไปเท่านั้น
อธิบายไว้ในคู่มือ แต่ไม่ได้อธิบายคำสั่งและตัวเลือกทั้งหมดที่มี สำหรับคำอธิบายที่สมบูรณ์ของตัวเลือกคำสั่งและรูปแบบคำสั่งทั้งหมด โปรดดูส่วนต่อประสานผู้ใช้ด้านบนview บทในคู่มืออ้างอิงการสังเคราะห์ FPGA Synopsys
· คู่มือผู้ใช้ประกอบด้วยข้อมูลตามงาน สำหรับการแยกย่อย
ข้อมูลถูกจัดระเบียบอย่างไร โปรดดูที่ การขอความช่วยเหลือ ที่หน้า 22

ผู้ชม
เครื่องมือซอฟต์แวร์ Synplify Pro ออกแบบมาเพื่อนักพัฒนาระบบ FPGA โดยเฉพาะ โดยถือว่าคุณมีความรู้เกี่ยวกับสิ่งต่อไปนี้:
· การสังเคราะห์การออกแบบ · RTL · FPGA · Verilog/VHDL

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1: บทนำ

การเริ่มต้น

การเริ่มต้น
หัวข้อนี้จะแสดงวิธีเริ่มต้นใช้งานซอฟต์แวร์สังเคราะห์ FPGA ของ Synopsys โดยจะอธิบายหัวข้อต่อไปนี้ แต่จะไม่แทนที่ข้อมูลในคำแนะนำการติดตั้งเกี่ยวกับใบอนุญาตและการติดตั้ง:
· การเริ่มต้นใช้งานซอฟต์แวร์ บนหน้า 22 · การขอความช่วยเหลือ บนหน้า 22

การเริ่มต้นซอฟต์แวร์
1. หากคุณยังไม่ได้ดำเนินการ ให้ติดตั้งซอฟต์แวร์สังเคราะห์ Synopsys FPGA ตามคำแนะนำในการติดตั้ง
2. เริ่มต้นซอฟต์แวร์
หากคุณกำลังทำงานบนแพลตฟอร์ม Windows ให้เลือก
โปรแกรม->Synopsys->เวอร์ชันผลิตภัณฑ์จากปุ่มเริ่ม
หากคุณกำลังทำงานบนแพลตฟอร์ม UNIX ให้พิมพ์คำที่เหมาะสม
คำสั่งที่บรรทัดคำสั่ง:
ซินพลิฟาย_โปร
· คำสั่งจะเริ่มเครื่องมือสังเคราะห์ และเปิดหน้าต่างโครงการ หาก
หากคุณได้รันซอฟต์แวร์มาก่อน หน้าต่างจะแสดงโปรเจ็กต์ก่อนหน้า สำหรับข้อมูลเพิ่มเติมเกี่ยวกับอินเทอร์เฟซ โปรดดูอินเทอร์เฟซผู้ใช้view บทของคู่มืออ้างอิง

การได้รับความช่วยเหลือ
ก่อนโทรติดต่อฝ่ายสนับสนุนของ Synopsys โปรดดูข้อมูลในเอกสารประกอบก่อน คุณสามารถเข้าถึงข้อมูลออนไลน์ได้จากเมนูวิธีใช้ หรือดูเวอร์ชัน PDF ตารางต่อไปนี้จะแสดงวิธีจัดระเบียบข้อมูล

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การเริ่มต้น
สำหรับความช่วยเหลือเกี่ยวกับ… การใช้คุณลักษณะของซอฟต์แวร์ วิธีการ…
ข้อมูลการไหล
ข้อความแสดงข้อผิดพลาด สิทธิ์การใช้งาน คุณลักษณะและคำสั่ง คุณลักษณะการสังเคราะห์ ภาษาและไวยากรณ์ ไวยากรณ์ Tcl คำสั่งการสังเคราะห์ Tcl การอัปเดตผลิตภัณฑ์

บทที่ 1: บทนำ
ดูที่… คู่มือผู้ใช้ Synopsys FPGA Synthesis คู่มือผู้ใช้ Synopsys FPGA Synthesis หมายเหตุการใช้งานเกี่ยวกับการสนับสนุน web ไซต์คู่มือผู้ใช้ Synopsys FPGA Synthesis หมายเหตุการใช้งานเกี่ยวกับการสนับสนุน web ไซต์ความช่วยเหลือออนไลน์ (เลือกวิธีใช้ -> ข้อความแสดงข้อผิดพลาด) Synopsys SolvNet Webเว็บไซต์ คู่มืออ้างอิง Synopsys FPGA Synthesis คู่มืออ้างอิง Synopsys FPGA Synthesis คู่มืออ้างอิง Synopsys FPGA Synthesis ความช่วยเหลือออนไลน์ (เลือก วิธีใช้ -> วิธีใช้ Tcl) คู่มืออ้างอิง Synopsys FPGA Synthesis คู่มืออ้างอิง Synopsys FPGA Synthesis (Web คำสั่งเมนู)

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 1: บทนำ

ส่วนต่อประสานผู้ใช้มากกว่าview

ส่วนต่อประสานผู้ใช้มากกว่าview
อินเทอร์เฟซผู้ใช้ (UI) ประกอบด้วยหน้าต่างหลักที่เรียกว่าโครงการ viewและหน้าต่างเฉพาะทางหรือ views สำหรับงานที่แตกต่างกัน สำหรับรายละเอียดเกี่ยวกับคุณลักษณะแต่ละอย่าง โปรดดูบทที่ 2 อินเทอร์เฟซผู้ใช้view ของคู่มืออ้างอิงการสังเคราะห์ FPGA Synopsys

อินเทอร์เฟซ Synplify Pro

แผงปุ่ม

โครงการแถบเครื่องมือ view

สถานะ

ผลการดำเนินการ view

แท็บเพื่อเข้าถึง views

หน้าต่างสคริปต์/ข้อความ Tcl LO

หน้าต่างนาฬิกา

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 2
การออกแบบกระบวนการสังเคราะห์ FPGA
บทนี้จะอธิบายเกี่ยวกับการออกแบบกระบวนการสังเคราะห์ตรรกะ ในหน้า 26

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA

การออกแบบกระบวนการสังเคราะห์เชิงตรรกะ

เครื่องมือ FPGA ของ Synopsys จะสังเคราะห์ตรรกะโดยการรวบรวมแหล่งข้อมูล RTL ลงในโครงสร้างตรรกะที่ไม่ขึ้นกับเทคโนโลยีก่อน จากนั้นจึงปรับแต่งและจับคู่ตรรกะกับทรัพยากรเฉพาะเทคโนโลยี หลังจากสังเคราะห์ตรรกะแล้ว เครื่องมือจะสร้างเน็ตลิสต์และข้อจำกัดเฉพาะของผู้จำหน่าย file ที่คุณสามารถใช้เป็นอินพุตในเครื่องมือวางและกำหนดเส้นทาง (P&R) ได้
รูปภาพต่อไปนี้แสดงเฟสและเครื่องมือที่ใช้สำหรับการสังเคราะห์ตรรกะ รวมถึงอินพุตและเอาต์พุตหลักบางส่วน คุณสามารถใช้ซอฟต์แวร์สังเคราะห์ Synplify Pro สำหรับโฟลว์นี้ได้ การวิเคราะห์เวลาแบบโต้ตอบเป็นทางเลือก แม้ว่าโฟลว์จะแสดงข้อจำกัดของผู้จำหน่าย fileเพื่อเป็นอินพุตโดยตรงไปยังเครื่องมือ P&R คุณควรเพิ่มสิ่งเหล่านี้ fileไปที่โครงการสังเคราะห์เพื่อกำหนดเวลากล่องดำ

เครื่องมือ FPGA ของ Synopsys

อาร์ทีแอล

การรวบรวม RTL

เอฟดีซี

การสังเคราะห์ตรรกะ

เน็ตลิสต์ที่สังเคราะห์ ข้อจำกัดการสังเคราะห์ ข้อจำกัดของผู้ขาย
เครื่องมือสำหรับผู้ขาย
สถานที่และเส้นทาง

ขั้นตอนการสังเคราะห์เชิงตรรกะ

สำหรับขั้นตอนการออกแบบพร้อมคำแนะนำทีละขั้นตอนตามการออกแบบเฉพาะ

ข้อมูลดาวน์โหลดบทช่วยสอนได้จาก webไซต์ ขั้นตอนต่อไปนี้สรุปได้

ขั้นตอนการสังเคราะห์การออกแบบซึ่งแสดงไว้ใน

รูปดังต่อไปนี้

1. สร้างโครงการ

2. เพิ่มแหล่งที่มา fileไปที่โครงการ

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การออกแบบกระบวนการสังเคราะห์เชิงตรรกะ

บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA

3. กำหนดคุณลักษณะและข้อจำกัดสำหรับการออกแบบ
4. ตั้งค่าตัวเลือกสำหรับการใช้งานในกล่องโต้ตอบตัวเลือกการใช้งาน
5. คลิก Run เพื่อรันการสังเคราะห์ตรรกะ
6. วิเคราะห์ผลลัพธ์โดยใช้เครื่องมือ เช่น บันทึก fileแผนผังของนักวิเคราะห์ HDL viewหน้าต่างข้อความและหน้าต่างการเฝ้าดู
หลังจากที่คุณเสร็จสิ้นการออกแบบแล้ว คุณสามารถใช้ผลลัพธ์ได้ fileในการรัน Place-and-Route ด้วยเครื่องมือของผู้จำหน่ายและนำ FPGA มาใช้
รูปต่อไปนี้จะแสดงขั้นตอนหลักในการไหล:

สร้างโครงการ
เพิ่มแหล่งที่มา Files
กำหนดข้อจำกัด
ตั้งค่าตัวเลือก
เรียกใช้ซอฟต์แวร์
วิเคราะห์ผลลัพธ์ ไม่บรรลุเป้าหมาย?
ใช่ สถานที่และเส้นทาง

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA

การออกแบบกระบวนการสังเคราะห์เชิงตรรกะ

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3
การเตรียมข้อมูลอินพุต
เมื่อคุณสังเคราะห์การออกแบบ คุณจำเป็นต้องตั้งค่าสองประเภท fileส: HDL fileที่อธิบายถึงการออกแบบและโครงการของคุณ fileในการจัดการการออกแบบ บทนี้จะอธิบายขั้นตอนในการตั้งค่าเหล่านี้ fileและโครงการ ครอบคลุมเรื่องต่อไปนี้:
· การตั้งค่าแหล่ง HDL Files, บนหน้า 30 · การใช้แหล่งข้อมูลภาษาผสม Files, หน้า 44 · การใช้คอมไพเลอร์แบบเพิ่มหน่วย, หน้า 49 · การใช้การไหลของ Verilog แบบโครงสร้าง, หน้า 51 · การทำงานกับข้อจำกัด Fileในหน้า 53

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

การตั้งค่าแหล่ง HDL Files
ส่วนนี้จะอธิบายวิธีการตั้งค่าแหล่งที่มาของคุณ fileส; โครงการ file การตั้งค่าอธิบายไว้ในการตั้งค่าโครงการ Fileส, หน้า 58 แหล่งที่มา files สามารถอยู่ใน Verilog หรือ VHDL สำหรับข้อมูลเกี่ยวกับการจัดโครงสร้าง fileสำหรับการสังเคราะห์ โปรดดูคู่มืออ้างอิง หัวข้อนี้จะกล่าวถึงหัวข้อต่อไปนี้:
· การสร้างแหล่ง HDL Files, บนหน้า 30 · การใช้ Context Help Editor, บนหน้า 32 · การตรวจสอบแหล่ง HDL Files, บนหน้า 34 · การแก้ไขแหล่ง HDL Fileการใช้โปรแกรมแก้ไขข้อความในตัว หน้า 35 · การใช้โปรแกรมแก้ไขข้อความภายนอก หน้า 41 · การตั้งค่าการกำหนดลักษณะหน้าต่างการแก้ไข หน้า 39 · การใช้ส่วนขยายไลบรารีสำหรับไลบรารี Verilog Fileในหน้า 42

การสร้างแหล่ง HDL Files
หัวข้อนี้จะอธิบายวิธีใช้ตัวแก้ไขข้อความในตัวเพื่อสร้างต้นฉบับ fileแต่ไม่ได้ลงรายละเอียดว่าเป็นอย่างไร files ประกอบด้วย สำหรับรายละเอียดเกี่ยวกับสิ่งที่คุณสามารถรวมและไม่สามารถรวมได้ รวมถึงข้อมูลเฉพาะของผู้จำหน่าย โปรดดูคู่มืออ้างอิง หากคุณมีแหล่งที่มาอยู่แล้ว fileคุณสามารถใช้โปรแกรมแก้ไขข้อความเพื่อตรวจสอบไวยากรณ์หรือแก้ไข file (ดู การตรวจสอบแหล่ง HDL Files, หน้า 34 และการแก้ไขแหล่ง HDL Fileด้วยตัวแก้ไขข้อความในตัว บนหน้า 35)
คุณสามารถใช้ Verilog หรือ VHDL เป็นแหล่งที่มาของคุณได้ fileส. การ files มี v (Verilog) หรือ vhd (VHDL) file ส่วนขยายตามลำดับ คุณสามารถใช้ Verilog และ VHDL ได้ files อยู่ในรูปแบบเดียวกัน สำหรับข้อมูลเกี่ยวกับการใช้ส่วนผสมของ Verilog และอินพุต VHDL fileโปรดดูการใช้แหล่งข้อมูลภาษาผสม Fileในหน้า 44.
1. เพื่อสร้างแหล่งใหม่ file คลิก HDL file ไอคอน ( ) หรือทำดังต่อไปนี้:
เลือก File->ใหม่ หรือ กด Ctrl-n
ในกล่องโต้ตอบใหม่ ให้เลือกชนิดของแหล่งที่มา file คุณต้องการสร้าง,
Verilog หรือ VHDL ไม่ว่าคุณจะใช้ Context Help Editor สำหรับการออกแบบ Verilog ที่มีโครงสร้าง SystemVerilog ในซอร์สโค้ด

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

fileสำหรับข้อมูลเพิ่มเติม โปรดดู การใช้ตัวแก้ไขความช่วยเหลือบริบท บนหน้า 32
หากคุณใช้รูปแบบ Verilog 2001 หรือ SystemVerilog โปรดแน่ใจว่าได้เปิดใช้งานตัวเลือก Verilog 2001 หรือ System Verilog ก่อนที่จะรัน synthesis (Project->Implementation Options->Verilog tab) Verilog เริ่มต้น file รูปแบบสำหรับโครงการใหม่คือ SystemVerilog

พิมพ์ชื่อและตำแหน่งสำหรับ file และคลิกตกลง การแก้ไขข้อมูลว่าง
หน้าต่างจะเปิดพร้อมหมายเลขบรรทัดทางด้านซ้าย
2. พิมพ์ข้อมูลต้นฉบับในหน้าต่าง หรือคัดลอกแล้ววาง ดู การแก้ไขข้อมูลต้นฉบับ HDL Fileโดยใช้ตัวแก้ไขข้อความในตัว ไปที่หน้า 35 เพื่อดูข้อมูลเพิ่มเติมเกี่ยวกับการทำงานในหน้าต่างการแก้ไข

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

สำหรับผลลัพธ์การสังเคราะห์ที่ดีที่สุด โปรดตรวจสอบคู่มืออ้างอิง และตรวจสอบให้แน่ใจว่าคุณใช้โครงสร้างที่มีอยู่ รวมถึงแอตทริบิวต์และคำสั่งเฉพาะของผู้จำหน่ายอย่างมีประสิทธิภาพ
3. บันทึกไฟล์ file โดยการเลือก File->บันทึกหรือไอคอนบันทึก ( )
เมื่อคุณได้สร้างแหล่งที่มาแล้ว fileคุณสามารถตรวจสอบได้ว่าคุณมีไวยากรณ์ที่ถูกต้องตามที่อธิบายไว้ในการตรวจสอบแหล่ง HDL Fileในหน้า 34.

การใช้ตัวแก้ไขความช่วยเหลือบริบท
เมื่อคุณสร้างหรือเปิดการออกแบบ Verilog fileใช้ปุ่มความช่วยเหลือบริบทที่แสดงที่ด้านล่างของหน้าต่างเพื่อช่วยคุณเขียนโค้ดด้วยโครงสร้าง Verilog/SystemVerilog ในซอร์สโค้ด file หรือคำสั่งจำกัด Tcl ใน Tcl ของคุณ file.
ในการใช้ตัวแก้ไขความช่วยเหลือบริบท:
1. คลิกที่ปุ่มวิธีใช้บริบทเพื่อแสดงโปรแกรมแก้ไขข้อความนี้

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

2. เมื่อคุณเลือกโครงสร้างทางด้านซ้ายของหน้าต่าง คำอธิบายวิธีใช้แบบออนไลน์สำหรับโครงสร้างนั้นจะปรากฏขึ้น หากโครงสร้างที่เลือกมีการเปิดใช้งานฟีเจอร์นี้ หัวข้อวิธีใช้แบบออนไลน์จะปรากฏที่ด้านบนของหน้าต่าง และโค้ดทั่วไปหรือเทมเพลตคำสั่งสำหรับโครงสร้างนั้นจะปรากฏที่ด้านล่าง

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

3. ปุ่มแทรกเทมเพลตยังเปิดใช้งานได้ เมื่อคุณคลิกปุ่มแทรกเทมเพลต รหัสหรือคำสั่งที่แสดงในหน้าต่างเทมเพลตจะถูกแทรกเข้าไปใน file ที่ตำแหน่งของเคอร์เซอร์ วิธีนี้ช่วยให้คุณแทรกโค้ดหรือคำสั่งได้อย่างง่ายดาย และปรับเปลี่ยนให้เข้ากับการออกแบบที่คุณต้องการสังเคราะห์
4. หากคุณต้องการคัดลอกเฉพาะบางส่วนของเทมเพลต ให้เลือกโค้ดหรือคำสั่งที่คุณต้องการแทรก และคลิกคัดลอก จากนั้นคุณสามารถวางลงในเทมเพลตของคุณได้ file.

การตรวจสอบแหล่งที่มาของ HDL Files

ซอฟต์แวร์จะตรวจสอบแหล่ง HDL ของคุณโดยอัตโนมัติ fileเมื่อคอมไพล์แล้ว แต่ถ้าคุณต้องการตรวจสอบโค้ดต้นฉบับก่อนทำการสังเคราะห์ ให้ใช้ขั้นตอนต่อไปนี้ มีการตรวจสอบสองประเภทที่คุณทำได้ในซอฟต์แวร์สังเคราะห์: ไวยากรณ์และการสังเคราะห์

1. เลือกแหล่งที่มา fileคุณต้องการตรวจสอบ
เพื่อตรวจสอบแหล่งที่มาทั้งหมด files ในโครงการ ยกเลิกการเลือกทั้งหมด fileสใน
รายการโครงการ และให้แน่ใจว่าไม่มีโครงการใด files จะเปิดในหน้าต่างที่ใช้งานอยู่ หากคุณมีแหล่งที่มาที่ใช้งานอยู่ fileซอฟต์แวร์จะตรวจสอบเฉพาะการใช้งานเท่านั้น file.
เพื่อตรวจสอบสิ่งเดียว file, เปิด file กับ File->เปิดหรือดับเบิลคลิก
file ในหน้าต่างโครงการ หากคุณมีมากกว่าหนึ่ง file เปิดและต้องการเลือกเพียงรายการใดรายการหนึ่ง ให้วางเคอร์เซอร์ในตำแหน่งที่เหมาะสม file หน้าต่างเพื่อให้แน่ใจว่าเป็นหน้าต่างที่ใช้งานอยู่

2. หากต้องการตรวจสอบไวยากรณ์ ให้เลือก เรียกใช้->ตรวจสอบไวยากรณ์ หรือ กด Shift+F7

ซอฟต์แวร์ตรวจจับข้อผิดพลาดทางไวยากรณ์ เช่น คำสำคัญและเครื่องหมายวรรคตอนที่ไม่ถูกต้อง และรายงานข้อผิดพลาดใดๆ ในบันทึกแยกต่างหาก file (syntax.log) หากไม่พบข้อผิดพลาด การตรวจสอบไวยากรณ์ที่ประสบความสำเร็จจะปรากฏที่ด้านล่างของนี้ file.

3. ในการเรียกใช้การตรวจสอบการสังเคราะห์ ให้เลือก เรียกใช้->การตรวจสอบการสังเคราะห์ หรือ กด Shift+F8

ซอฟต์แวร์ตรวจจับข้อผิดพลาดที่เกี่ยวข้องกับฮาร์ดแวร์ เช่น การเข้ารหัสไม่ถูกต้อง

ฟลิปฟล็อปและรายงานข้อผิดพลาดใด ๆ ในบันทึกแยกต่างหาก file (syntax.log) หากมี

ไม่มีข้อผิดพลาด การตรวจสอบไวยากรณ์ที่ประสบความสำเร็จจะรายงานที่ด้านล่างของนี้

file.

4. เรื่องview ข้อผิดพลาดโดยการเปิดไฟล์ syntax.log file เมื่อได้รับแจ้ง และใช้ Find เพื่อค้นหาข้อความแสดงข้อผิดพลาด (ค้นหา @E) คลิกสองครั้งบน

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

รหัสข้อผิดพลาด 5 อักขระหรือคลิกที่ข้อความและกด F1 เพื่อแสดงข้อความช่วยเหลือข้อผิดพลาดออนไลน์
5. ค้นหาส่วนของโค้ดที่รับผิดชอบต่อข้อผิดพลาดโดยดับเบิลคลิกที่ข้อความใน syntax.log fileหน้าต่าง Text Editor จะเปิดแหล่งข้อมูลที่เหมาะสม file และเน้นโค้ดที่ทำให้เกิดข้อผิดพลาด
6. ทำซ้ำขั้นตอนที่ 4 และ 5 จนกระทั่งข้อผิดพลาดด้านไวยากรณ์และการสังเคราะห์ทั้งหมดได้รับการแก้ไข
ข้อความสามารถแบ่งประเภทได้เป็นข้อผิดพลาด คำเตือน หรือหมายเหตุview ข้อความทั้งหมดและแก้ไขข้อผิดพลาดใดๆ คำเตือนนั้นไม่ร้ายแรงเท่ากับข้อผิดพลาด แต่คุณต้องอ่านและทำความเข้าใจแม้ว่าจะไม่สามารถแก้ไขทั้งหมดได้ก็ตาม หมายเหตุเป็นข้อมูลและไม่จำเป็นต้องแก้ไข

การแก้ไขแหล่งที่มาของ HDL Files ด้วยโปรแกรมแก้ไขข้อความในตัว
โปรแกรมแก้ไขข้อความในตัวช่วยให้คุณสร้างโค้ดต้นฉบับ HDL ได้อย่างง่ายดาย view หรือแก้ไขเมื่อคุณต้องการแก้ไขข้อผิดพลาด หากคุณต้องการใช้โปรแกรมแก้ไขข้อความภายนอก โปรดดู การใช้โปรแกรมแก้ไขข้อความภายนอก ที่หน้า 41
1. ดำเนินการอย่างใดอย่างหนึ่งต่อไปนี้เพื่อเปิดแหล่งที่มา file สำหรับ viewกำลังทำหรือแก้ไข:
เพื่อเปิดอัตโนมัติครั้งแรก file ในรายการที่มีข้อผิดพลาดให้กด F5
เพื่อเปิดเฉพาะ file, ดับเบิลคลิกที่ file ในหน้าต่างโครงการหรือ
ใช้ File->เปิด (Ctrl-o) และระบุแหล่งที่มา file.
หน้าต่าง Text Editor จะเปิดขึ้นและแสดงแหล่งที่มา fileบรรทัดต่างๆ จะถูกกำหนดหมายเลขไว้ คำสำคัญจะเป็นสีน้ำเงิน และคำอธิบายจะเป็นสีเขียว ค่าสตริงจะเป็นสีแดง หากคุณต้องการเปลี่ยนสีเหล่านี้ โปรดดูที่ การตั้งค่าการกำหนดลักษณะหน้าต่างการแก้ไข ที่หน้า 39

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

2. การแก้ไข fileพิมพ์ตรงลงในหน้าต่างได้เลย.
ตารางนี้สรุปการดำเนินการแก้ไขทั่วไปที่คุณอาจใช้ คุณสามารถใช้แป้นพิมพ์ลัดแทนคำสั่งได้

ถึง…

ทำ…

ตัด คัดลอก และวาง เลือกคำสั่งจากป๊อปอัป (กดปุ่มเมาส์ขวาค้างไว้เพื่อเลิกทำหรือทำซ้ำการกระทำ) หรือเมนูแก้ไข

ไปที่สายที่ระบุ

กด Ctrl-g หรือเลือกแก้ไข->ไปที่ พิมพ์หมายเลขบรรทัด แล้วคลิกตกลง

ค้นหาข้อความ

กด Ctrl-f หรือเลือก Edit -> Find พิมพ์ข้อความที่ต้องการค้นหา แล้วคลิก OK

แทนที่ข้อความ

กด Ctrl-h หรือเลือก Edit->Replace พิมพ์ข้อความที่คุณต้องการค้นหา และข้อความที่คุณต้องการแทนที่ คลิก OK

การกรอกคำสำคัญให้สมบูรณ์

พิมพ์อักขระให้เพียงพอเพื่อระบุคำหลักเฉพาะแล้วกด Esc

ย่อข้อความไปทางขวา เลือกบล็อกและกด Tab ย่อข้อความไปทางซ้าย LSO เลือกบล็อกและกด Shift-Tab

เปลี่ยนเป็นตัวพิมพ์ใหญ่ เลือกข้อความ จากนั้นเลือก แก้ไข->ขั้นสูง -> ตัวพิมพ์ใหญ่ หรือ กด Ctrl-Shift-u

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

เป็น… เปลี่ยนเป็นตัวพิมพ์เล็ก เพิ่มบล็อกความคิดเห็น
แก้ไขคอลัมน์

ทำ…
เลือกข้อความ จากนั้นเลือกแก้ไข->ขั้นสูง ->ตัวพิมพ์เล็ก หรือ กด Ctrl-u
วางเคอร์เซอร์ไว้ที่จุดเริ่มต้นของข้อความคำอธิบายประกอบ และเลือกแก้ไข->ขั้นสูง->รหัสคำอธิบายประกอบ หรือ กด Alt-c
กด Alt และใช้ปุ่มเมาส์ซ้ายเพื่อเลือกคอลัมน์ ในบางแพลตฟอร์ม คุณต้องใช้ปุ่มที่ฟังก์ชัน Alt ถูกกำหนดไว้ เช่น ปุ่ม Meta หรือปุ่มเพชร

3. ในการตัดและวางส่วนของเอกสาร PDF ให้เลือกไอคอนเลือกข้อความรูปตัว T ไฮไลต์ข้อความที่คุณต้องการ จากนั้นคัดลอกและวางลงใน fileไอคอนเลือกข้อความช่วยให้คุณสามารถเลือกส่วนต่างๆ ของเอกสารได้
4. การสร้างและทำงานกับบุ๊กมาร์กในของคุณ fileดูตารางต่อไปนี้
บุ๊กมาร์กเป็นวิธีที่สะดวกในการนำทางยาวๆ fileหรือเพื่อข้ามไปยังจุดในโค้ดที่คุณอ้างอิงบ่อยๆ คุณสามารถใช้ไอคอนในแถบเครื่องมือแก้ไขสำหรับการดำเนินการเหล่านี้ หากคุณไม่เห็นแถบเครื่องมือแก้ไขที่ด้านขวาสุดของหน้าต่าง ให้ปรับขนาดแถบเครื่องมืออื่นบางส่วน

การ… แทรกบุ๊คมาร์ค
ลบบุ๊กมาร์ก
ลบบุ๊คมาร์กทั้งหมด

ทำ…
คลิกที่ใดก็ได้ในบรรทัดที่คุณต้องการคั่นหน้า เลือก แก้ไข->สลับคั่นหน้า กด Ctrl-F2 หรือเลือกไอคอนแรกในแถบเครื่องมือแก้ไข หมายเลขบรรทัดจะถูกเน้นเพื่อระบุว่ามีคั่นหน้าอยู่ที่จุดเริ่มต้นของบรรทัดนั้น
คลิกที่ใดก็ได้ในบรรทัดที่มีบุ๊กมาร์ก เลือก แก้ไข->สลับบุ๊กมาร์ก กด Ctrl-F2 หรือเลือกไอคอนแรกในแถบเครื่องมือแก้ไข หมายเลขบรรทัดจะไม่ถูกเน้นอีกต่อไปหลังจากลบบุ๊กมาร์กแล้ว
เลือก แก้ไข->ลบบุ๊กมาร์กทั้งหมด กด Ctrl-Shift-F2 หรือเลือกไอคอนสุดท้ายในแถบเครื่องมือแก้ไข หมายเลขบรรทัดจะไม่ถูกเน้นอีกต่อไปหลังจากลบบุ๊กมาร์กแล้ว

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

ถึง…
นำทาง file การใช้บุ๊กมาร์ก

ทำ…
ใช้คำสั่งบุ๊กมาร์กถัดไป (F2) และบุ๊กมาร์กก่อนหน้า (Shift-F2) จากเมนูแก้ไขหรือไอคอนที่เกี่ยวข้องจากแถบเครื่องมือแก้ไขเพื่อนำทางไปยังบุ๊กมาร์กที่คุณต้องการ

5. เพื่อแก้ไขข้อผิดพลาดหรือแก้ไขview คำเตือนในโค้ดต้นฉบับ ให้ทำดังต่อไปนี้:
เปิด HDL file พร้อมแสดงข้อผิดพลาดหรือคำเตือนโดยดับเบิลคลิก file
ในรายการโครงการ
กด F5 เพื่อไปที่ข้อผิดพลาด คำเตือน หรือหมายเหตุแรกใน file. อยู่ที่
ด้านล่างของหน้าต่างการแก้ไข คุณจะเห็นข้อความ
หากต้องการไปที่ข้อผิดพลาด คำเตือน หรือหมายเหตุถัดไป ให้เลือก เรียกใช้->ข้อผิดพลาด/คำเตือนถัดไป
หรือกด F5 หากไม่มีข้อความใด ๆ อยู่ในระบบ fileคุณจะเห็นข้อความ “ไม่มีข้อผิดพลาด/คำเตือน/หมายเหตุเพิ่มเติม” ที่ด้านล่างของหน้าต่างการแก้ไข เลือก Run->Next Error/Warning หรือกด F5 เพื่อไปที่ข้อผิดพลาด คำเตือน หรือหมายเหตุในหน้าต่างถัดไป file.
หากต้องการย้อนกลับไปยังข้อผิดพลาด คำเตือน หรือหมายเหตุก่อนหน้า ให้เลือก
เรียกใช้->ข้อผิดพลาด/คำเตือนก่อนหน้า หรือ กด Shift-F5
6. เพื่อแสดงข้อความแสดงข้อผิดพลาด ให้ดูคำอธิบายแบบเต็มของข้อผิดพลาด คำเตือน หรือหมายเหตุ:
เปิดบันทึกรูปแบบข้อความ file (คลิก View Log) และดับเบิลคลิกที่
รหัสข้อผิดพลาด 5 อักขระหรือคลิกที่ข้อความและกด F1
เปิดบันทึก HTML file และคลิกที่รหัสข้อผิดพลาด 5 ตัวอักษร
ในหน้าต่าง Tcl คลิกแท็บข้อความและคลิกที่อักขระ 5 ตัว
รหัสข้อผิดพลาดในคอลัมน์ ID
7. การตรวจสอบข้ามจากหน้าต่างโค้ดต้นฉบับไปยังหน้าต่างอื่น viewส เปิดไฟล์ view และเลือกชิ้นส่วนของโค้ด ดูรายละเอียดเพิ่มเติมได้ที่ Crossprobing จากหน้าต่าง Text Editor ที่หน้า 246
8. เมื่อคุณแก้ไขข้อผิดพลาดทั้งหมดแล้ว ให้เลือก File->บันทึกหรือคลิกไอคอนบันทึกเพื่อบันทึก file.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าการกำหนดลักษณะหน้าต่างการแก้ไข
คุณสามารถปรับแต่งแบบอักษรและสีที่ใช้ในหน้าต่างแก้ไขข้อความได้
1. เลือกตัวเลือก -> ตัวเลือกของตัวแก้ไข และตัวแก้ไข Synopsys หรือตัวแก้ไขภายนอก สำหรับข้อมูลเพิ่มเติมเกี่ยวกับตัวแก้ไขภายนอก โปรดดู การใช้ตัวแก้ไขข้อความภายนอก ที่หน้า 41
2. จากนั้นก็ขึ้นอยู่กับประเภทของ file เมื่อคุณเปิด คุณสามารถตั้งค่าพื้นหลัง การลงสีไวยากรณ์ และการกำหนดลักษณะแบบอักษรที่จะใช้กับโปรแกรมแก้ไขข้อความได้

หมายเหตุ: จากนั้น กำหนดค่าการแก้ไขข้อความที่คุณตั้งค่าไว้สำหรับสิ่งนี้ file จะใช้ได้กับทุกคน fileของสิ่งนี้ file พิมพ์.

หน้าต่างแก้ไขข้อความสามารถใช้เพื่อตั้งค่าการกำหนดลักษณะสำหรับโครงการ fileแหล่งที่มา files (Verilog/VHDL), บันทึก fileเอส ทีซีแอล fileส, ข้อจำกัด files หรือค่าเริ่มต้นอื่น ๆ fileจากกล่องโต้ตอบตัวเลือกของตัวแก้ไข
3. คุณสามารถตั้งค่าสีไวยากรณ์สำหรับตัวเลือกไวยากรณ์ทั่วไปบางตัว เช่น คำสำคัญ สตริง และความคิดเห็น ตัวอย่างเช่นampเลในบันทึก fileคำเตือนและข้อผิดพลาดสามารถใช้รหัสสีเพื่อจดจำได้ง่าย
คลิกที่ช่องสีพื้นหน้าหรือพื้นหลังสำหรับวัตถุที่สอดคล้องในช่องสีไวยากรณ์เพื่อแสดงจานสี

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

คุณสามารถเลือกสีพื้นฐานหรือกำหนดสีที่กำหนดเองและเพิ่มลงในจานสีที่กำหนดเองได้ เมื่อต้องการเลือกสีที่ต้องการ ให้คลิกตกลง
4. ในการตั้งค่าแบบอักษรและขนาดแบบอักษรสำหรับโปรแกรมแก้ไขข้อความ ให้ใช้เมนูแบบดึงลง
5. เลือก Keep Tabs เพื่อเปิดใช้งานการตั้งค่าแท็บ จากนั้นตั้งค่าระยะห่างระหว่างแท็บโดยใช้ลูกศรขึ้นหรือลงสำหรับขนาดแท็บ

LO 6. คลิกตกลงบนแบบฟอร์มตัวเลือกตัวแก้ไข
© 2014 ซินอปซิส อิงค์ 40

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้โปรแกรมแก้ไขข้อความภายนอก
คุณสามารถใช้โปรแกรมแก้ไขข้อความภายนอก เช่น vi หรือ emacs แทนโปรแกรมแก้ไขข้อความในตัวได้ ทำตามขั้นตอนต่อไปนี้เพื่อเปิดใช้งานโปรแกรมแก้ไขข้อความภายนอก สำหรับข้อมูลเกี่ยวกับการใช้โปรแกรมแก้ไขข้อความในตัว โปรดดู การแก้ไขแหล่งข้อมูล HDL Fileด้วยตัวแก้ไขข้อความในตัว บนหน้า 35
1. เลือกตัวเลือก -> ตัวเลือกตัวแก้ไข และเปิดใช้งานตัวเลือกตัวแก้ไขภายนอก
2. เลือกตัวแก้ไขภายนอกโดยใช้วิธีการที่เหมาะสมกับระบบปฏิบัติการของคุณ
หากคุณกำลังทำงานบนแพลตฟอร์ม Windows ให้คลิกปุ่ม … (เรียกดู)
และเลือกไฟล์ปฏิบัติการของโปรแกรมแก้ไขข้อความภายนอก
จากแพลตฟอร์ม UNIX หรือ Linux สำหรับโปรแกรมแก้ไขข้อความที่สร้างของตัวเอง
หน้าต่าง คลิกปุ่ม Browse และเลือกไฟล์ปฏิบัติการของโปรแกรมแก้ไขข้อความภายนอก
จากแพลตฟอร์ม UNIX สำหรับโปรแกรมแก้ไขข้อความที่ไม่สร้างของตัวเอง
หน้าต่าง อย่าใช้ปุ่ม Browse ให้พิมพ์ xterm -e editor แทน รูปต่อไปนี้แสดง VI ที่ระบุเป็นตัวแก้ไขภายนอก

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การตั้งค่าแหล่ง HDL Files

จากแพลตฟอร์ม Linux สำหรับโปรแกรมแก้ไขข้อความที่ไม่สร้างของตัวเอง
หน้าต่าง อย่าใช้ปุ่ม Browse ให้พิมพ์ gnome-terminal -x editor แทน เพื่อใช้ emacs เช่นampให้พิมพ์ gnome-terminal -x emacs
ซอฟต์แวร์ได้รับการทดสอบด้วยโปรแกรมแก้ไขข้อความ emacs และ vi
3. คลิกตกลง

การใช้ส่วนขยายไลบรารีสำหรับไลบรารี Verilog Files
สามารถเพิ่มส่วนขยายไลบรารีลงในไลบรารี Verilog ได้ fileรวมอยู่ในแบบการออกแบบของคุณสำหรับโครงการ เมื่อคุณระบุเส้นทางการค้นหาไปยังไดเร็กทอรีที่มีไลบรารี Verilog files คุณสามารถระบุส่วนขยายไลบรารีใหม่เหล่านี้ได้เช่นเดียวกับ Verilog และ SystemVerilog (.v และ .sv) file ส่วนขยาย
วิธีการทำสิ่งนี้:
1. เลือกแท็บ Verilog ของแผงตัวเลือกการใช้งาน
2. ระบุตำแหน่งของไดเรกทอรีห้องสมุดสำหรับห้องสมุด Verilog fileที่จะรวมไว้ในการออกแบบโครงการของคุณ
3. ระบุนามสกุลของห้องสมุด
สามารถระบุนามสกุลไฟล์ไลบรารีใดๆ ได้ เช่น .av, .bv, .cv, .xxx, .va, .vas (คั่นนามสกุลไฟล์ไลบรารีด้วยช่องว่าง)
รูปต่อไปนี้จะแสดงตำแหน่งที่จะป้อนส่วนขยายของไลบรารีบนกล่องโต้ตอบ

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าแหล่ง HDL Files

บทที่ 3: การเตรียมข้อมูลอินพุต

ค่าเทียบเท่า Tcl สำหรับ ex นี้ample คือคำสั่งต่อไปนี้:
set_option -libext .av .bv .cv .dv .ev
สำหรับรายละเอียด โปรดดู libext ที่หน้า 57 ใน Command Reference
4. หลังจากที่คุณคอมไพล์การออกแบบแล้ว คุณสามารถตรวจสอบในบันทึกได้ file ห้องสมุดนั้น files ที่มีส่วนขยายเหล่านี้ถูกโหลดและอ่าน ตัวอย่างเช่นampเลอ:
@N: รันคอมไพเลอร์ Verilog ในโหมด SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|กำลังโหลด file C:dirlib1sub1.av จากไดเร็กทอรีไลบรารีที่ระบุ C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|กำลังโหลด file C:dirlib2sub2.bv จากไดเร็กทอรีไลบรารีที่ระบุ C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|กำลังโหลด file

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้แหล่งข้อมูลภาษาผสม Files

C:dirlib3sub3.cv จากไดเร็กทอรีไลบรารีที่ระบุ C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|กำลังโหลด file C:dirlib4sub4.dv จากไดเร็กทอรีไลบรารีที่ระบุ C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|กำลังโหลด file C:dirlib5sub5.ev จากไดเร็กทอรีไลบรารีที่ระบุ C:dirlib5 @I::”C:dirlib5sub5.ev” การตรวจสอบไวยากรณ์ Verilog สำเร็จ!

การใช้แหล่งข้อมูลภาษาผสม Files
ด้วยซอฟต์แวร์ Synplify Pro คุณสามารถใช้ส่วนผสมของอินพุต VHDL และ Verilog ได้ files ในโครงการของคุณ เช่นampของ VHDL และ Verilog fileโปรดดูคู่มืออ้างอิง
1. จำไว้ว่า Verilog ไม่รองรับพอร์ต VHDL ที่ไม่ถูกจำกัดและตั้งค่าการออกแบบภาษาผสม fileตามนั้นครับ
2. หากต้องการจัดระเบียบ Verilog และ VHDL fileในโฟลเดอร์ที่แตกต่างกัน เลือกตัวเลือก->โครงการ View ตัวเลือกและสลับเปิด View โครงการ Files ในตัวเลือกโฟลเดอร์
เมื่อคุณเพิ่ม fileไปที่โครงการ Verilog และ VHDL files อยู่ในโฟลเดอร์แยกต่างหากในโครงการ view.
3. เมื่อคุณเปิดโครงการหรือสร้างโครงการใหม่ ให้เพิ่ม Verilog และ VHDL fileดังต่อไปนี้:
เลือกโครงการ->เพิ่มแหล่งที่มา File คำสั่งหรือคลิกปุ่มเพิ่ม File ปุ่ม. บนฟอร์มตั้งค่า Files ของประเภทถึง HDL Files (*.vhd, *.vhdl, *.v) เลือก Verilog และ VHDL fileคุณต้องการและเพิ่มลงในของคุณ
โครงการ คลิกตกลง เพื่อดูรายละเอียดเกี่ยวกับการเพิ่ม fileหากต้องการข้อมูลเพิ่มเติมเกี่ยวกับโครงการ โปรดดู การทำการเปลี่ยนแปลงโครงการ ที่หน้า 62
LO

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การใช้แหล่งข้อมูลภาษาผสม Files

บทที่ 3: การเตรียมข้อมูลอินพุต

การ fileที่คุณเพิ่มจะแสดงอยู่ในโครงการ view. รูปนี้แสดงให้เห็นถึง fileถูกจัดเรียงไว้ในโฟลเดอร์ที่แยกจากกัน
4. เมื่อคุณตั้งค่าตัวเลือกอุปกรณ์ (ปุ่มตัวเลือกการใช้งาน) ให้ระบุโมดูลระดับบนสุด สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าตัวเลือกอุปกรณ์ โปรดดู การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บนหน้า 75
หากโมดูลระดับบนสุดคือ Verilog ให้คลิกแท็บ Verilog และพิมพ์
ชื่อของโมดูลระดับสูงสุด
หากโมดูลระดับบนสุดเป็น VHDL ให้คลิกแท็บ VHDL และพิมพ์ชื่อ
ของเอนทิตีระดับบนสุด หากโมดูลระดับบนสุดไม่ได้อยู่ในไลบรารีการทำงานเริ่มต้น คุณต้องระบุไลบรารีที่คอมไพเลอร์สามารถค้นหาโมดูลได้ สำหรับข้อมูลเกี่ยวกับวิธีการดำเนินการนี้ โปรดดูแผง VHDL บนหน้า 200

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้แหล่งข้อมูลภาษาผสม Files

คุณจะต้องระบุโมดูลระดับบนสุดอย่างชัดเจน เนื่องจากเป็นจุดเริ่มต้นที่แมปเปอร์ใช้สร้างเน็ตลิสต์แบบผสาน
5. เลือกแท็บผลลัพธ์การใช้งานบนแบบฟอร์มเดียวกัน และเลือกรูปแบบ HDL เอาต์พุตหนึ่งรูปแบบสำหรับเอาต์พุต files ที่สร้างโดยซอฟต์แวร์ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าตัวเลือกอุปกรณ์ โปรดดู การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บนหน้า 75
สำหรับเน็ตลิสต์เอาต์พุตของ Verilog ให้เลือก Write Verilog Netlist สำหรับเน็ตลิสต์เอาต์พุต VHDL ให้เลือก Write VHDL Netlist ตั้งค่าตัวเลือกอุปกรณ์อื่น ๆ และคลิก OK
ตอนนี้คุณสามารถสังเคราะห์การออกแบบของคุณได้แล้ว ซอฟต์แวร์จะอ่านไฟล์ในรูปแบบผสมของแหล่งที่มา files และสร้าง srs ตัวเดียว file ที่ใช้ในการสังเคราะห์
6. หากคุณประสบปัญหา โปรดดู การแก้ไขปัญหาการออกแบบภาษาผสม ที่หน้า 47 เพื่อดูข้อมูลและเคล็ดลับเพิ่มเติม
LO

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การใช้แหล่งข้อมูลภาษาผสม Files

บทที่ 3: การเตรียมข้อมูลอินพุต

การแก้ไขปัญหาการออกแบบภาษาผสม
หัวข้อนี้ให้คำแนะนำเกี่ยวกับการจัดการสถานการณ์เฉพาะที่อาจเกิดขึ้นกับการออกแบบภาษาแบบผสม

วีเอชดีแอล File คำสั่ง
สำหรับการออกแบบ VHDL เท่านั้นหรือการออกแบบแบบผสมที่ไม่ได้ระบุระดับสูงสุด เครื่องมือสังเคราะห์ FPGA จะจัดเรียง VHDL ใหม่โดยอัตโนมัติ fileเพื่อให้แพ็กเกจ VHDL ได้รับการคอมไพล์ตามลำดับที่ถูกต้อง
อย่างไรก็ตาม หากคุณมีการออกแบบแบบผสมภาษาที่คุณได้ระบุระดับสูงสุดแล้ว คุณจะต้องระบุ VHDL file สั่งซื้อเครื่องมือนี้ คุณต้องทำเพียงครั้งเดียว โดยเลือก Run->Arrange VHDL fileคำสั่ง s หากคุณไม่ทำเช่นนี้ คุณจะได้รับข้อความแสดงข้อผิดพลาด

สัญญาณ VHDL ทั่วโลก
ในปัจจุบัน คุณไม่สามารถมีสัญญาณทั่วโลก VHDL ในการออกแบบภาษาผสมได้ เนื่องจากเครื่องมือจะนำสัญญาณเหล่านี้ไปใช้เฉพาะในการออกแบบที่ใช้ VHDL เท่านั้น

การส่ง VHDL Boolean Generics ไปยังพารามิเตอร์ Verilog
เครื่องมือจะอนุมานกล่องสีดำสำหรับส่วนประกอบ VHDL ที่มีข้อมูลทั่วไปแบบบูลีน หากส่วนประกอบนั้นถูกสร้างอินสแตนซ์ในดีไซน์ Verilog ทั้งนี้เนื่องจาก Verilog ไม่รู้จักชนิดข้อมูลแบบบูลีน ดังนั้นค่าบูลีนจะต้องถูกแสดงอย่างถูกต้อง หากค่าของข้อมูลทั่วไปแบบบูลีนของ VHDL เป็น TRUE และค่าตัวอักษรของ Verilog แสดงด้วย 1 คอมไพเลอร์ของ Verilog จะตีความว่าเป็นกล่องสีดำ
เพื่อหลีกเลี่ยงการอนุมานกล่องดำ ค่าตัวอักษร Verilog สำหรับชุดค่าบูลีน VHDL แบบทั่วไปที่ตั้งค่าเป็น TRUE จะต้องเป็น 1'b1 ไม่ใช่ 1 ในทำนองเดียวกัน หากค่าบูลีน VHDL แบบทั่วไปเป็น FALSE ค่าตัวอักษร Verilog ที่สอดคล้องกันจะต้องเป็น 1'b0 ไม่ใช่ 0 ตัวอย่างต่อไปนี้ample แสดงให้เห็นวิธีการแสดงข้อมูลแบบบูลีนเจนเนอริกเพื่อให้ผ่านขอบเขต VHDL-Verilog ได้อย่างถูกต้อง โดยไม่จำเป็นต้องอนุมานกล่องดำ

การประกาศเอนทิตี้ VHDL

การสร้างอินสแตนซ์ Verilog

เอนทิตี้ abc เป็น Generic (
จำนวนบิต หารบิต );

: จำนวนเต็ม : บูลีน

:= 0; := เท็จ;

abc #( .จำนวนบิต (16), .แบ่งบิต (1'b0)
)

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้แหล่งข้อมูลภาษาผสม Files

การส่ง Generics VHDL โดยไม่ต้องอนุมานกล่องดำ
ในกรณีที่พารามิเตอร์ส่วนประกอบ Verilog (เช่นample [0:0] RSR = 1'b0) ไม่ตรงกับขนาดของส่วนประกอบ VHDL ทั่วไปที่สอดคล้องกัน (RSR: จำนวนเต็ม := 0) เครื่องมือจะอนุมานเป็นกล่องสีดำ
คุณสามารถหลีกเลี่ยงปัญหานี้ได้โดยลบรูปแบบความกว้างของบัส [0:0] ใน Verilog fileโปรดทราบว่าคุณต้องใช้ VHDL generic ของชนิด integer เนื่องจากชนิดอื่นไม่อนุญาตให้มีการผูกส่วนประกอบ Verilog อย่างถูกต้อง

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การใช้คอมไพเลอร์แบบเพิ่มหน่วย

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้คอมไพเลอร์แบบเพิ่มหน่วย
ใช้โฟลว์คอมไพเลอร์แบบเพิ่มหน่วยเพื่อลดระยะเวลาการทำงานของคอมไพเลอร์สำหรับการออกแบบขนาดใหญ่ลงอย่างมาก ซอฟต์แวร์จะคอมไพล์ใหม่เฉพาะส่วนที่เกี่ยวข้องเท่านั้น fileเมื่อมีการเปลี่ยนแปลงการออกแบบและนำฐานข้อมูลคอมไพเลอร์กลับมาใช้ใหม่ คอมไพเลอร์จะสร้าง SRS ขึ้นมาใหม่ file เฉพาะโมดูลที่ได้รับผลกระทบและโมดูลหลักโดยตรงเท่านั้น
ในการเรียกใช้โฟลว์นี้ ให้ดำเนินการดังต่อไปนี้:
1. เพิ่ม Verilog หรือ VHDL fileสำหรับการออกแบบ
2. เปิดใช้งานตัวเลือก Incremental Compile จากแท็บ Verilog หรือ VHDL ของแผง Implementation Options
ระบบ SRS file ถูกสร้างขึ้นสำหรับแต่ละโมดูลการออกแบบในไดเร็กทอรี synwork

3. รันคอมไพเลอร์เป็นครั้งแรก
4. หากมีการเปลี่ยนแปลงการออกแบบ ให้รันคอมไพเลอร์อีกครั้ง
คอมไพเลอร์วิเคราะห์ฐานข้อมูลและกำหนดว่า SRS fileหากเป็นข้อมูลล่าสุด เฉพาะโมดูลที่มีการเปลี่ยนแปลงเท่านั้น และโมดูลหลักโดยตรงเท่านั้นที่จะถูกสร้างใหม่ ซึ่งจะช่วยปรับปรุงรันไทม์สำหรับการออกแบบได้

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้คอมไพเลอร์แบบเพิ่มหน่วย

ข้อจำกัด
คอมไพเลอร์แบบเพิ่มหน่วยไม่รองรับ:
· การกำหนดค่า fileรวมอยู่ในโฟลว์ Verilog หรือ VHDL · โฟลว์ HDL แบบผสม · การออกแบบที่มีการอ้างอิงแบบครอสโมดูล (XMR)

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การใช้การไหลของ Verilog เชิงโครงสร้าง

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้การไหลของ Verilog เชิงโครงสร้าง
เครื่องมือสังเคราะห์ยอมรับโครงสร้าง Verilog files เป็นอินพุตสำหรับโครงการออกแบบของคุณ คอมไพเลอร์ Verilog แบบโครงสร้างจะดำเนินการตรวจสอบความหมายของไวยากรณ์โดยใช้ตัวแยกวิเคราะห์น้ำหนักเบาเพื่อปรับปรุงเวลาทำงาน คอมไพเลอร์นี้จะไม่ทำการแยกฮาร์ดแวร์ที่ซับซ้อนหรือการดำเนินการปรับแต่ง RTL ดังนั้นซอฟต์แวร์จึงสามารถคอมไพเลอร์ Verilog แบบโครงสร้างได้อย่างรวดเร็ว files. ซอฟต์แวร์สามารถอ่านโครงสร้าง Verilog ที่สร้างขึ้นเหล่านี้ได้ files หากมี:
· การสร้างตัวอย่างของเทคโนโลยีเบื้องต้น
· คำสั่งกำหนดค่าแบบง่าย
· คุณลักษณะที่ระบุในรูปแบบ Verilog 2001 และเวอร์ชันเก่ากว่า
· โครงสร้างทั้งหมด ยกเว้นแอตทริบิวต์ จะต้องระบุในรูปแบบ Verilog 95
การใช้งานอินพุต Verilog แบบโครงสร้าง files:
1. คุณจะต้องระบุโครงสร้าง Verilog files เพื่อรวมไว้ในการออกแบบของคุณ เมื่อต้องการทำเช่นนี้ ให้เพิ่ม file เข้าสู่โครงการโดยใช้วิธีใดวิธีหนึ่งดังต่อไปนี้:
โครงการ->เพิ่มแหล่งที่มา File หรือการเพิ่ม File ปุ่มในโครงการ view คำสั่ง Tcl: add_file -โครงสร้าง fileชื่อ
การไหลนี้สามารถมีเฉพาะโครงสร้าง Verilog เท่านั้น files หรือ HDL แบบผสม files (Verilog/VHDL/EDF/SRS) พร้อมกับรายการเน็ตเวิร์ก Verilog แบบโครงสร้าง fileอย่างไรก็ตาม อินสแตนซ์ Verilog/VHDL/EDF/SRS ไม่ได้รับการรองรับภายในโมดูล Verilog โครงสร้าง
2. โครงสร้าง Verilog files ถูกเพิ่มไปยังโฟลเดอร์ Structural Verilog ในโครงการ view. คุณยังสามารถเพิ่ม fileไปที่ไดเร็กทอรีนี้ เมื่อคุณดำเนินการดังต่อไปนี้:
เลือกโครงสร้าง Verilog file. คลิกขวาและเลือก File ตัวเลือก เลือก Structural Verilog จาก File พิมพ์เมนูแบบเลื่อนลง
3. ดำเนินการสังเคราะห์
เครื่องมือสังเคราะห์สร้างรายการเน็ตเวิร์ก vm หรือ edf file ขึ้นอยู่กับเทคโนโลยีที่ระบุ กระบวนการนี้จะคล้ายกับขั้นตอนการสังเคราะห์เริ่มต้น

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การใช้การไหลของ Verilog เชิงโครงสร้าง

ข้อจำกัด
ข้อจำกัดของการไหลของโครงสร้าง Verilog ไม่รองรับสิ่งต่อไปนี้:
· อินสแตนซ์ RTL สำหรับอื่น ๆ file ประเภท · กระแสการจัดการโครงการตามลำดับชั้น (HPM) · การกำหนดงานที่ซับซ้อน · โหมดและสวิตช์เฉพาะคอมไพเลอร์

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การทำงานกับข้อจำกัด Files

บทที่ 3: การเตรียมข้อมูลอินพุต

การทำงานกับข้อจำกัด Files
ข้อจำกัด files คือข้อความ files ที่สร้างโดยอัตโนมัติโดยอินเทอร์เฟซ SCOPE (ดู การระบุข้อจำกัดของ SCOPE ที่หน้า 119) หรือที่คุณสร้างด้วยตนเองโดยใช้โปรแกรมแก้ไขข้อความ s ประกอบด้วยคำสั่ง Tcl หรือแอตทริบิวต์ที่จำกัดการทำงานของการสังเคราะห์ อีกวิธีหนึ่ง คุณสามารถกำหนดข้อจำกัดในโค้ดต้นฉบับได้ แต่ไม่ใช่วิธีที่ต้องการ
ส่วนนี้มีข้อมูลเกี่ยวกับ
· เมื่อใดจึงควรใช้ข้อจำกัด Files over Source Code บนหน้า 53
· การใช้โปรแกรมแก้ไขข้อความสำหรับข้อจำกัด Files (Legacy) บนหน้า 54
· แนวทางไวยากรณ์ Tcl สำหรับข้อจำกัด Fileในหน้า 55
· การตรวจสอบข้อจำกัด Fileในหน้า 56
· สำหรับรายละเอียดเกี่ยวกับรายงานนี้ โปรดดูรายงานการตรวจสอบข้อจำกัด
หน้า 270 ของคู่มืออ้างอิง หน้า 56

เมื่อใดจึงควรใช้ข้อจำกัด Files อยู่เหนือรหัสต้นฉบับ
คุณสามารถเพิ่มข้อจำกัดในข้อจำกัดได้ file(สร้างโดยอินเทอร์เฟซ SCOPE หรือป้อนในโปรแกรมแก้ไขข้อความ) หรือในโค้ดต้นฉบับ โดยทั่วไปแล้ว ควรใช้ข้อจำกัด fileเนื่องจากคุณไม่จำเป็นต้องคอมไพล์ใหม่เพื่อให้ข้อจำกัดมีผล นอกจากนี้ยังทำให้โค้ดต้นฉบับของคุณพกพาสะดวกยิ่งขึ้น ดูข้อมูลเพิ่มเติมได้ที่ การใช้ SCOPE Editor บนหน้า 112
อย่างไรก็ตาม หากคุณมีข้อจำกัดเวลาของกล่องดำ เช่น syn_tco, syn_tpd และ syn_tsu คุณต้องป้อนเป็นไดเรกทิฟในโค้ดต้นฉบับ ซึ่งแตกต่างจากแอตทริบิวต์ ไดเรกทิฟสามารถเพิ่มลงในโค้ดต้นฉบับได้เท่านั้น ไม่สามารถเพิ่มลงในข้อจำกัดได้ fileโปรดดู การระบุคุณลักษณะและคำสั่ง ที่หน้า 90 สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการเพิ่มคำสั่งลงในโค้ดต้นฉบับ

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การทำงานกับข้อจำกัด Files

การใช้โปรแกรมแก้ไขข้อความสำหรับข้อจำกัด Fileส (มรดก)
คุณสามารถใช้ตัวแก้ไข SCOPE รุ่นเก่าสำหรับข้อจำกัด SDC ได้ files ถูกสร้างขึ้นก่อนเวอร์ชัน G-2012.09 ที่วางจำหน่าย อย่างไรก็ตาม ขอแนะนำให้คุณแปล SDC ของคุณ fileสถึง FDC fileเพื่อเปิดใช้งานเวอร์ชันล่าสุดของตัวแก้ไข SCOPE และใช้การจัดการข้อจำกัดเวลาที่ปรับปรุงแล้วในเครื่องมือ
หากคุณเลือกใช้ตัวแก้ไข SCOPE รุ่นเก่า ส่วนนี้จะแสดงวิธีการสร้างข้อจำกัด Tcl ด้วยตนเอง fileซอฟต์แวร์จะสร้างสิ่งนี้โดยอัตโนมัติ file หากคุณใช้ตัวแก้ไข SCOPE รุ่นเก่าเพื่อป้อนข้อจำกัด ข้อจำกัด Tcl file มีข้อจำกัดด้านเวลาทั่วไปเท่านั้น ข้อจำกัดของกล่องดำจะต้องถูกป้อนลงในโค้ดต้นฉบับ สำหรับข้อมูลเพิ่มเติม โปรดดูที่ เมื่อใดจึงจะใช้ข้อจำกัด Files over Source Code ในหน้า 53
1. เปิด file เพื่อแก้ไข
ตรวจสอบให้แน่ใจว่าคุณได้ปิดหน้าต่าง SCOPE แล้ว หรือคุณสามารถ
เขียนทับข้อจำกัดก่อนหน้า
เพื่อสร้างสิ่งใหม่ file, เลือก File->ใหม่ และเลือกข้อจำกัด File
ตัวเลือก (ขอบเขต) พิมพ์ชื่อสำหรับ file และคลิกตกลง.
การแก้ไขที่มีอยู่ file, เลือก File->เปิดตั้งค่า Files ของประเภทตัวกรอง
ข้อจำกัด Files (sdc) และเปิด file คุณต้องการ.
2. ปฏิบัติตามแนวทางไวยากรณ์ใน Tcl Syntax Guidelines for Constraint Fileในหน้า 55.
3. ป้อนข้อจำกัดเวลาที่คุณต้องการ สำหรับรูปแบบไวยากรณ์ โปรดดูคู่มืออ้างอิง หากคุณมีข้อจำกัดเวลาแบบกล่องดำ คุณต้องป้อนข้อจำกัดเหล่านี้ในโค้ดต้นฉบับ
4. คุณสามารถเพิ่มแอตทริบิวต์เฉพาะผู้ขายในข้อจำกัดได้ file โดยใช้ define_attribute ดูการระบุแอตทริบิวต์ในข้อจำกัด Fileเพื่อดูข้อมูลเพิ่มเติมได้ที่หน้า 97
5. บันทึกไฟล์ file.
6. เพิ่ม file ไปที่โครงการตามที่อธิบายไว้ในการทำการเปลี่ยนแปลงโครงการในหน้า 62 และรันการสังเคราะห์

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การทำงานกับข้อจำกัด Files

บทที่ 3: การเตรียมข้อมูลอินพุต

แนวทางไวยากรณ์ Tcl สำหรับข้อจำกัด Files
หัวข้อนี้ครอบคลุมแนวทางทั่วไปสำหรับการใช้ Tcl สำหรับการจำกัด files:
· Tcl คำนึงถึงตัวพิมพ์เล็ก/ใหญ่
· สำหรับการตั้งชื่อวัตถุ: ชื่อวัตถุจะต้องตรงกับชื่อในโค้ด HDL ใส่ชื่ออินสแตนซ์และพอร์ตไว้ใน curlวงเล็บปีกกา y { } ห้ามใช้ช่องว่างในชื่อ ใช้จุด (.) เพื่อคั่นชื่อตามลำดับชั้น ในโมดูล Verilog ให้ใช้รูปแบบต่อไปนี้ เช่น พอร์ต และ
ชื่อเน็ต:
v:cell [คำนำหน้า:] ชื่อวัตถุ
โดยที่ cell คือชื่อของเอนทิตีการออกแบบ prefix คือคำนำหน้าเพื่อระบุอ็อบเจ็กต์ที่มีชื่อเดียวกัน objectName คือเส้นทางอินสแตนซ์ที่มีตัวคั่นจุด (.) คำนำหน้าสามารถเป็นอะไรก็ได้ต่อไปนี้:

คำนำหน้า (ตัวพิมพ์เล็ก) i: p: b: n:

ชื่ออินสแตนซ์ของอ็อบเจ็กต์ ชื่อพอร์ต (พอร์ตทั้งหมด) บิตสไลซ์ของพอร์ต ชื่อเน็ต

ในโมดูล VHDL ให้ใช้รูปแบบต่อไปนี้ เช่น พอร์ต และเน็ต
ชื่อในโมดูล VHDL:
v:เซลล์ [.view] [คำนำหน้า:] ชื่อวัตถุ
โดยที่ v: ระบุว่าเป็น view วัตถุ lib คือชื่อของไลบรารี cell คือชื่อของเอนทิตีการออกแบบ view คือชื่อของสถาปัตยกรรม ส่วน prefix คือคำนำหน้าเพื่อระบุวัตถุที่มีชื่อเดียวกัน และ objectName คือเส้นทางอินสแตนซ์ที่มีเครื่องหมายจุด (.) คั่น View จำเป็นเฉพาะในกรณีที่มีสถาปัตยกรรมมากกว่าหนึ่งแบบสำหรับการออกแบบ ดูคำนำหน้าของวัตถุในตารางด้านบน

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 3: การเตรียมข้อมูลอินพุต

การทำงานกับข้อจำกัด Files

· ไวด์การ์ดที่ตรงกับชื่อคือ * (เครื่องหมายดอกจันจะตรงกับจำนวนใดก็ได้
อักขระ) และ ? (เครื่องหมายคำถามตรงกับอักขระตัวเดียว) อักขระเหล่านี้ไม่ตรงกับจุดที่ใช้เป็นตัวคั่นลำดับชั้น ตัวอย่างเช่นample สตริงต่อไปนี้ระบุบิตทั้งหมดของอินสแตนซ์ statereg ในโมดูล statemod:
ฉัน:statemod.statereg[*]

การตรวจสอบข้อจำกัด Files
คุณสามารถตรวจสอบไวยากรณ์และข้อมูลที่เกี่ยวข้องอื่น ๆ เกี่ยวกับข้อจำกัดของคุณได้ fileโดยใช้คำสั่งตรวจสอบข้อจำกัด เพื่อสร้างรายงานข้อจำกัด ให้ทำดังต่อไปนี้:
1. สร้างข้อจำกัด file และเพิ่มมันลงในโครงการของคุณ
2. เลือก Run->Constraint Check
คำสั่งนี้จะสร้างรายงานที่ตรวจสอบรูปแบบและความสามารถในการใช้งานของข้อจำกัดเวลาในข้อจำกัดการสังเคราะห์ FPGA files สำหรับโครงการของคุณ รายงานจะถูกเขียนลงในไฟล์ projectName_cck.rpt file และแสดงข้อมูลต่อไปนี้:
ข้อจำกัดที่ไม่ได้ใช้ ข้อจำกัดที่ถูกต้องและใช้ได้กับการออกแบบ การขยายไวด์การ์ดบนข้อจำกัด ข้อจำกัดของอ็อบเจ็กต์ที่ไม่มีอยู่
สำหรับรายละเอียดเพิ่มเติมเกี่ยวกับรายงานนี้ โปรดดูรายงานการตรวจสอบข้อจำกัดที่หน้า 270 ของคู่มืออ้างอิง

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4
การตั้งค่าโครงการการสังเคราะห์ตรรกะ
เมื่อคุณสังเคราะห์การออกแบบด้วยเครื่องมือสังเคราะห์ FPGA ของ Synopsys คุณต้องตั้งค่าโครงการสำหรับการออกแบบของคุณ ต่อไปนี้คือขั้นตอนในการตั้งค่าโครงการสำหรับการสังเคราะห์ตรรกะ:
· การตั้งค่าโครงการ Fileส, หน้า 58 · การจัดการโครงการ File ลำดับชั้น หน้า 66 · การตั้งค่าการใช้งาน หน้า 72 · การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ หน้า 75 · การระบุแอตทริบิวต์และคำสั่ง หน้า 90 · การค้นหา Files, บนหน้า 98 · การเก็บถาวร Fileและโครงการ หน้า 101

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าโครงการ Files

การตั้งค่าโครงการ Files
หัวข้อนี้จะอธิบายพื้นฐานเกี่ยวกับการตั้งค่าและจัดการโครงการ file สำหรับการออกแบบของคุณ รวมถึงข้อมูลต่อไปนี้:
· การสร้างโครงการ File, ในหน้า 58 · การเปิดโครงการที่มีอยู่ File, ในหน้า 61 · การทำการเปลี่ยนแปลงโครงการ ในหน้า 62 · การตั้งค่าโครงการ View การตั้งค่าการแสดงผล บนหน้า 63 · การอัปเดตเส้นทางรวม Verilog ในโครงการรุ่นเก่า Fileในหน้า 65
สำหรับอดีตที่เฉพาะเจาะจงampเลออนในการตั้งโครงการ file, ดูที่บทช่วยสอนสำหรับเครื่องมือที่คุณกำลังใช้

การสร้างโครงการ File
คุณจะต้องตั้งโครงการขึ้นมา file สำหรับแต่ละโครงการ โครงการประกอบด้วยข้อมูลที่จำเป็นสำหรับการออกแบบเฉพาะ: รายการแหล่งที่มา fileส,ผลการสังเคราะห์ fileและการตั้งค่าตัวเลือกอุปกรณ์ของคุณ ขั้นตอนต่อไปนี้จะแสดงวิธีการตั้งค่าโครงการ file โดยใช้คำสั่งเฉพาะบุคคล
1. เริ่มต้นด้วยการเลือกหนึ่งในสิ่งต่อไปนี้: File->สร้างโครงการ, File->เปิดโครงการ หรือไอคอน P คลิกโครงการใหม่
หน้าต่างโครงการจะแสดงโครงการใหม่ คลิกปุ่มเพิ่ม File ปุ่ม กด F4 หรือเลือก Project->Add Source File คำสั่ง เพิ่ม Fileกล่องโต้ตอบ s to Project จะเปิดขึ้น
2. เพิ่มแหล่งที่มา fileไปที่โครงการ
ตรวจสอบให้แน่ใจว่าช่องดูในแบบฟอร์มด้านบนชี้ไปทางขวา
ไดเรกทอรี. files อยู่ในรายการในกล่อง หากคุณไม่เห็น fileส. ตรวจสอบว่า Files ของฟิลด์ประเภทถูกตั้งค่าให้แสดงข้อมูลที่ถูกต้อง file ประเภท หากคุณมีอินพุตแบบผสม fileให้ทำตามขั้นตอนที่อธิบายไว้ใน การใช้แหล่งข้อมูลภาษาผสม Fileในหน้า 44.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าโครงการ Files

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

เพื่อเพิ่มทั้งหมด files ในไดเร็กทอรีทันที ให้คลิกปุ่มเพิ่มทั้งหมด
ทางด้านขวาของแบบฟอร์ม เพื่อเพิ่ม fileทีละรายการให้คลิกที่ file ในรายการแล้วคลิกปุ่มเพิ่มหรือดับเบิลคลิก file ชื่อ.
คุณสามารถเพิ่มทั้งหมดได้ files ในไดเร็กทอรี จากนั้นลบสิ่งที่คุณไม่ต้องการด้วยปุ่ม Remove
หากคุณกำลังเพิ่ม VHDL fileให้เลือกไลบรารีที่เหมาะสมจากเมนูแบบผุดขึ้นของไลบรารี VHDL ไลบรารีที่คุณเลือกจะถูกนำไปใช้กับ VHDL ทั้งหมด fileเมื่อคุณคลิกตกลงในกล่องโต้ตอบ
หน้าต่างโครงการของคุณจะแสดงโครงการใหม่ fileหากคุณคลิกเครื่องหมายบวกข้างๆ โครงการแล้วขยายออก คุณจะเห็นดังต่อไปนี้:
โฟลเดอร์ (2 โฟลเดอร์ สำหรับการออกแบบภาษาผสม) พร้อมแหล่งที่มา files.
หากคุณ files ไม่ได้อยู่ในโฟลเดอร์ภายใต้ไดเร็กทอรีโครงการ คุณสามารถตั้งค่าการกำหนดลักษณะนี้ได้โดยเลือกตัวเลือก->โครงการ View ตัวเลือกและการตรวจสอบ View โครงการ files ในกล่องโฟลเดอร์ นี่จะแยกประเภทหนึ่ง file จากอีกคนหนึ่งในโครงการ view โดยวางไว้ในโฟลเดอร์แยกต่างหาก

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าโครงการ Files

การใช้งานที่ตั้งชื่อไว้เป็น rev_1 ตามค่าเริ่มต้น การใช้งานมีดังนี้
การแก้ไขการออกแบบของคุณภายในบริบทของซอฟต์แวร์การสังเคราะห์ และไม่ได้แทนที่ซอฟต์แวร์ควบคุมโค้ดต้นฉบับภายนอกและกระบวนการ การนำไปใช้งานหลายแบบช่วยให้คุณปรับเปลี่ยนตัวเลือกอุปกรณ์และการสังเคราะห์เพื่อสำรวจตัวเลือกการออกแบบ คุณสามารถมีการนำไปใช้งานหลายแบบใน Synplify Pro การนำไปใช้งานแต่ละแบบมีตัวเลือกการสังเคราะห์และอุปกรณ์ของตัวเองและเกี่ยวข้องกับโครงการของตัวเอง files.

3. เพิ่มไลบรารีใดๆ ที่คุณต้องการโดยใช้วิธีที่อธิบายไว้ในขั้นตอนก่อนหน้าเพื่อเพิ่มไลบรารี Verilog หรือ VHDL file.
สำหรับไลบรารีเฉพาะผู้ขาย ให้เพิ่มไลบรารีที่เหมาะสม file ไปที่
โครงการ โปรดทราบว่าสำหรับครอบครัวบางครอบครัว ไลบรารีจะถูกโหลดโดยอัตโนมัติ และคุณไม่จำเป็นต้องเพิ่มไลบรารีเหล่านี้ลงในโครงการโดยชัดเจน file.
หากต้องการเพิ่มไลบรารีแพ็กเกจ VHDL ของบุคคลที่สาม ให้เพิ่ม .vhd ที่เหมาะสม file ตามการออกแบบดังที่อธิบายไว้ในขั้นตอนที่ 2 คลิกขวาที่ file ในโครงการ view และเลือก File ตัวเลือก หรือเลือก Project-> Set VHDL library ระบุชื่อไลบรารีที่เข้ากันได้กับโปรแกรมจำลอง เช่นample, MYLIB ตรวจสอบให้แน่ใจว่าไลบรารีแพ็คเกจนี้อยู่ก่อนการออกแบบระดับสูงสุดในรายการของ files ในโครงการ view.
สำหรับข้อมูลเกี่ยวกับการตั้งค่า Verilog และ VHDL file ตัวเลือก โปรดดูการตั้งค่าตัวเลือก Verilog และ VHDL ที่หน้า 84 คุณยังสามารถตั้งค่าตัวเลือกเหล่านี้ได้ file ตัวเลือกในภายหลังก่อนการรันการสังเคราะห์
สำหรับข้อมูลเฉพาะผู้จำหน่ายเพิ่มเติมเกี่ยวกับการใช้ไลบรารีแมโครผู้จำหน่ายและ black bLoOxes โปรดดู การปรับให้เหมาะสมสำหรับ Microsemi Designs ที่หน้า 487
สำหรับส่วนประกอบเทคโนโลยีทั่วไป คุณสามารถเพิ่ม
ไลบรารี Verilog อิสระทางเทคโนโลยีที่มาพร้อมซอฟต์แวร์

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าโครงการ Files

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

(install_dir/lib/generic_ technology/gtech.v) ลงในการออกแบบของคุณ หรือเพิ่มไลบรารีส่วนประกอบทั่วไปของคุณเอง อย่าใช้ทั้งสองอย่างร่วมกัน เพราะอาจเกิดข้อขัดแย้งได้
4. ตรวจสอบ file สั่งซื้อในโครงการ view. File ลำดับเป็นสิ่งสำคัญอย่างยิ่งสำหรับ VHDL files.
สำหรับ VHDL fileคุณสามารถสั่งการได้โดยอัตโนมัติ fileโดย
เลือก Run->Arrange VHDL Files. หรืออีกวิธีหนึ่งคือย้ายด้วยตนเอง files ในโครงการ view. บรรจุุภัณฑ์ files จะต้องอยู่อันดับแรกในรายการเนื่องจากจะต้องรวบรวมก่อนที่จะนำมาใช้ หากคุณมีบล็อกการออกแบบกระจายอยู่ในหลาย ๆ fileโปรดตรวจสอบให้แน่ใจว่าคุณมีสิ่งต่อไปนี้ file คำสั่ง: file ที่ประกอบด้วยเอนทิตี้จะต้องมาก่อนตามด้วยสถาปัตยกรรม fileและสุดท้ายนี้ file พร้อมการกำหนดค่า
ในโครงการ view, ตรวจสอบว่าครั้งสุดท้าย file ในโครงการ view เป็น
แหล่งข้อมูลระดับสูงสุด fileหรือคุณสามารถระบุระดับสูงสุดได้ file เมื่อคุณตั้งค่าตัวเลือกอุปกรณ์
5. เลือก File-> บันทึก พิมพ์ชื่อโครงการ และคลิก บันทึก หน้าต่างโครงการจะแสดงการเปลี่ยนแปลงของคุณ
6. การปิดโครงการ fileเลือกปุ่มปิดโครงการหรือ File->ปิดโครงการ

การเปิดโครงการที่มีอยู่ File
มีสองวิธีในการเปิดโครงการ file:โครงการเปิดและโครงการทั่วไป File ->คำสั่งเปิด
1. หากโครงการที่คุณต้องการเปิดเป็นโครงการที่คุณเพิ่งดำเนินการไป คุณสามารถเลือกได้โดยตรง: File->โครงการล่าสุด->ชื่อโครงการ
2. ใช้หนึ่งในวิธีต่อไปนี้เพื่อเปิดโครงการใดๆ file:

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าโครงการ Files

คำสั่งเปิดโครงการ

File->เปิดคำสั่ง

เลือก File-> เปิดโครงการ คลิกปุ่ม เปิดโครงการ ที่ด้านซ้ายของหน้าต่างโครงการ หรือคลิกไอคอน P
หากต้องการเปิดโครงการล่าสุด ให้ดับเบิลคลิกจากรายการโครงการล่าสุด
มิฉะนั้นให้คลิกปุ่มโครงการที่มีอยู่เพื่อเปิดกล่องโต้ตอบเปิดและเลือกโครงการ

เลือก File-> เปิด
ระบุไดเร็กทอรีที่ถูกต้องในช่องค้นหาใน:
ชุด File ประเภทของโปรเจ็กต์ Files (*.prj) กล่องรายการโครงการ files.
ดับเบิลคลิกที่โครงการที่คุณต้องการเปิด

โครงการเปิดขึ้นในหน้าต่างโครงการ

การทำการเปลี่ยนแปลงโครงการ
โดยปกติคุณจะเพิ่ม ลบ หรือแทนที่ files.
1. การเพิ่มแหล่งที่มาหรือข้อจำกัด fileไปที่โครงการ ให้เลือก เพิ่ม Fileปุ่ม s หรือ Project->Add Source File เพื่อเปิดการเลือก Files เพื่อเพิ่มลงในกล่องโต้ตอบโครงการ ดู การสร้างโครงการ Fileดูรายละเอียดเพิ่มเติมได้ที่หน้า 58
2. หากต้องการลบก file จากโครงการ ให้คลิก file ในหน้าต่างโครงการแล้วกดปุ่ม Delete
3. เพื่อทดแทน file ในโครงการ
เลือก file คุณต้องการเปลี่ยนแปลงในหน้าต่างโครงการ
คลิกการเปลี่ยนแปลง File ปุ่มหรือเลือก โปรเจ็กต์->เปลี่ยนแปลง File.
ในแหล่งที่มา File กล่องโต้ตอบที่เปิดขึ้น ให้ตั้งค่าดูในไดเร็กทอรี
ที่ไหนใหม่ file ตั้งอยู่. ที่ใหม่ file จะต้องเป็นประเภทเดียวกันกับ file คุณต้องการแทนที่
หากคุณไม่เห็นของคุณ file รายการให้เลือกประเภท file คุณต้องการจาก
เดอะ Files ของฟิลด์ชนิด
ดับเบิลคลิกที่ file. ใหม่ file ทดแทนของเดิมในโครงการ
รายการ.LO
4. เพื่อระบุวิธีการดำเนินโครงการ files จะถูกบันทึกไว้ในโครงการ คลิกขวาที่ file ในโครงการ view และเลือก File ตัวเลือก ตั้งค่าการบันทึก File ตัวเลือกที่สัมพันธ์กับโครงการหรือเส้นทางสัมบูรณ์

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าโครงการ Files

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

5. การตรวจสอบเวลาamp บน fileคลิกขวาที่ file ในโครงการ view และเลือก File ตัวเลือก ตรวจสอบเวลาที่ file ได้รับการแก้ไขล่าสุด คลิกตกลง

การตั้งโครงการ View การตั้งค่าการแสดงผล
คุณสามารถปรับแต่งการจัดระเบียบและการแสดงโครงการได้ files. 1. เลือกตัวเลือก->โครงการ View ตัวเลือก. โครงการ View แบบฟอร์มตัวเลือกจะเปิดขึ้น

2. เพื่อจัดระเบียบข้อมูลอินพุตประเภทต่างๆ files อยู่ในโฟลเดอร์แยกกัน ตรวจสอบ View โครงการ Files ในโฟลเดอร์
การเลือกตัวเลือกนี้จะสร้างโฟลเดอร์แยกต่างหากในโครงการ view เพื่อการจำกัด fileและแหล่งที่มา files.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าโครงการ Files

3. การควบคุม file แสดงผลด้วยสิ่งต่อไปนี้:
แสดงผลทั้งหมดโดยอัตโนมัติ fileโดยเลือก Show Project Library หาก
นี่ไม่ได้ตรวจสอบโครงการ view ไม่แสดง fileจนกว่าคุณจะคลิกที่เครื่องหมายบวกและขยาย fileอยู่ในโฟลเดอร์
ทำเครื่องหมายในช่องใดช่องหนึ่งในโครงการ File ส่วนแสดงชื่อของ
แบบฟอร์มเพื่อกำหนดวิธีการ fileชื่อจะแสดง คุณสามารถแสดงเพียงชื่อ fileชื่อ เส้นทางสัมพันธ์ หรือ เส้นทางสัมบูรณ์
4. ถึง view โครงการ files ในโฟลเดอร์ที่กำหนดเองที่กำหนดเอง ตรวจสอบ View โครงการ Files ในโฟลเดอร์ที่กำหนดเอง สำหรับข้อมูลเพิ่มเติม โปรดดู การสร้างโฟลเดอร์ที่กำหนดเอง บนหน้า 66 โฟลเดอร์ประเภทจะแสดงเฉพาะในกรณีที่มีหลายประเภทในโฟลเดอร์ที่กำหนดเองเท่านั้น

โฟลเดอร์ที่กำหนดเอง
© 2014 ซินอปซิส อิงค์ 64

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าโครงการ Files

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

5. การเปิดการใช้งานมากกว่า XNUMX รายการในโครงการเดียวกัน viewทำเครื่องหมายอนุญาตให้เปิดโครงการได้หลายโครงการ
โครงการที่ 1

โครงการที่ 2

6. ควบคุมเอาท์พุต file แสดงผลด้วยสิ่งต่อไปนี้:
ตรวจสอบแสดงทั้งหมด Files ในกล่องผลลัพธ์ไดเรกทอรีเพื่อแสดงผลลัพธ์ทั้งหมด
files เกิดขึ้นหลังจากการสังเคราะห์
การเปลี่ยนแปลงเอาท์พุต file การจัดระเบียบโดยการคลิกที่แถบส่วนหัวใดแถบหนึ่ง
ในผลการดำเนินการ view. คุณสามารถจัดกลุ่ม fileตามประเภทหรือเรียงลำดับตามวันที่ได้รับการแก้ไขล่าสุด
7. ถึง view file ข้อมูล เลือก file ในโครงการ viewคลิกขวาและเลือก File ตัวเลือก เช่นampเล คุณสามารถตรวจสอบวันที่ได้ file ถูกแก้ไข
การอัปเดตเส้นทางรวม Verilog ในโครงการรุ่นเก่า Files
หากคุณมีโครงการ file สร้างด้วยซอฟต์แวร์รุ่นเก่า (ก่อน 8.1) Verilog รวมเส้นทางในนี้ file สัมพันธ์กับไดเร็กทอรีผลลัพธ์หรือแหล่งที่มา file ด้วยคำสั่ง `include ในรุ่นหลัง 8.1 โปรเจ็กต์ file `รวมเส้นทางที่สัมพันธ์กับโครงการ file เท่านั้น GUI ในรุ่นล่าสุดจะไม่อัปเกรด prj รุ่นเก่าโดยอัตโนมัติ fileเพื่อให้สอดคล้องกับกฎเกณฑ์ใหม่ เพื่ออัปเกรดและใช้งานโครงการเก่า file, เลือกทำอย่างใดอย่างหนึ่งต่อไปนี้:
· แก้ไข prj ด้วยตนเอง file ในโปรแกรมแก้ไขข้อความและเพิ่มสิ่งต่อไปนี้
บรรทัดก่อนแต่ละ set_option -include_path:
set_option -project_relative_includes 1
· เริ่มโครงการใหม่ด้วยซอฟต์แวร์เวอร์ชันใหม่กว่าและลบ
โครงการเก่า จะทำให้ PRJ ใหม่ file ปฏิบัติตามกฎใหม่ซึ่งรวมไว้กับ prj file.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การจัดการโครงการ File ลำดับชั้น

การจัดการโครงการ File ลำดับชั้น
ส่วนต่อไปนี้จะอธิบายวิธีการสร้างและจัดการโฟลเดอร์ที่กำหนดเองและ files ในโครงการ view:
· การสร้างโฟลเดอร์แบบกำหนดเอง · การจัดการโฟลเดอร์โครงการแบบกำหนดเอง · การจัดการโฟลเดอร์โครงการแบบกำหนดเอง Files

การสร้างโฟลเดอร์ที่กำหนดเอง
คุณสามารถสร้างโฟลเดอร์ลอจิคัลและปรับแต่งได้ files ในกลุ่มลำดับชั้นต่างๆ ภายในโครงการของคุณ viewโฟลเดอร์เหล่านี้สามารถระบุด้วยชื่อหรือระดับลำดับชั้นใดก็ได้ ตัวอย่างเช่นampคุณสามารถจับคู่ระบบปฏิบัติการของคุณได้ตามต้องการ file โครงสร้างหรือลำดับชั้นตรรกะ HDL โฟลเดอร์ที่กำหนดเองจะแตกต่างกันด้วยสีน้ำเงิน

มีหลายวิธีในการสร้างโฟลเดอร์ที่กำหนดเองและเพิ่ม fileให้พวกเขาในโครงการ ใช้หนึ่งในวิธีต่อไปนี้:

1. คลิกขวาที่โครงการ file หรือโฟลเดอร์ที่กำหนดเองอื่น ๆ และเลือกเพิ่มโฟลเดอร์จากเมนูแบบป๊อปอัป จากนั้นดำเนินการอย่างใดอย่างหนึ่งต่อไปนี้ file การดำเนินงาน:

คลิกขวาจะแสดงดังนี้

บนนั้น

เฟยโอเลโอลโครเอโตลโอฟนิลีซิตาห์เนดร์

เลือก เลือก

วางในโฟลเดอร์ เมนูย่อยของโฟลเดอร์ที่มีอยู่หรือสร้าง

แฟ้มใหม่.

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การจัดการโครงการ File ลำดับชั้น

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

โปรดทราบว่าคุณสามารถตั้งชื่อโฟลเดอร์ได้ตามต้องการ แต่อย่าใช้เครื่องหมาย (/) เพราะเป็นสัญลักษณ์คั่นลำดับชั้น
หากต้องการเปลี่ยนชื่อโฟลเดอร์ ให้คลิกขวาที่โฟลเดอร์แล้วเลือกเปลี่ยนชื่อจาก
เมนูแบบป็อปอัป กล่องโต้ตอบเปลี่ยนชื่อโฟลเดอร์จะปรากฏขึ้น โปรดระบุชื่อใหม่
2. ใช้การเพิ่ม Files ไปที่กล่องโต้ตอบโครงการเพื่อเพิ่มเนื้อหาทั้งหมดของลำดับชั้นของโฟลเดอร์ และวางตามต้องการ fileเข้าไปในโฟลเดอร์ที่กำหนดเองซึ่งสอดคล้องกับลำดับชั้นของโฟลเดอร์ OS ที่แสดงไว้ในกล่องโต้ตอบ

ในการดำเนินการนี้ ให้เลือกเพิ่ม File ปุ่มในโครงการ view.
เลือกโฟลเดอร์ที่ร้องขอเช่น dsp จากกล่องโต้ตอบ จากนั้น
คลิกปุ่มเพิ่ม การทำเช่นนี้จะวางตำแหน่งทั้งหมด fileจากลำดับชั้น dsp ไปยังโฟลเดอร์ที่กำหนดเองที่คุณเพิ่งสร้างขึ้น

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การจัดการโครงการ File ลำดับชั้น

การวางตำแหน่งอัตโนมัติ files ลงในโฟลเดอร์ที่กำหนดเองที่สอดคล้องกับ
ลำดับชั้นของโฟลเดอร์ OS ให้เลือกตัวเลือกที่เรียกว่า เพิ่ม Fileไปที่โฟลเดอร์ที่กำหนดเองบนกล่องโต้ตอบ
โดยค่าเริ่มต้น ชื่อโฟลเดอร์ที่กำหนดเองจะเป็นชื่อเดียวกับโฟลเดอร์
มี fileหรือโฟลเดอร์ที่จะเพิ่มเข้าในโปรเจ็กต์ อย่างไรก็ตาม คุณสามารถแก้ไขชื่อโฟลเดอร์ได้ โดยคลิกที่ปุ่มตัวเลือกโฟลเดอร์ กล่องโต้ตอบต่อไปนี้จะปรากฏขึ้น

วิธีใช้:
เฉพาะโฟลเดอร์ที่มี fileสำหรับชื่อโฟลเดอร์ ให้คลิกที่ใช้ระบบปฏิบัติการ
ชื่อโฟลเดอร์
ชื่อเส้นทางไปยังโฟลเดอร์ที่เลือกเพื่อกำหนดระดับของ
ลำดับชั้นสะท้อนให้เห็นสำหรับเส้นทางโฟลเดอร์แบบกำหนดเอง

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การจัดการโครงการ File ลำดับชั้น

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

3. คุณสามารถลากและวางได้ fileและโฟลเดอร์จากแอปพลิเคชัน OS Explorer ลงในโครงการ viewคุณสมบัตินี้ใช้งานได้บนเดสก์ท็อป Windows และ Linux ที่ใช้ KDE
เมื่อคุณลากและวาง file, จะถูกเพิ่มเข้าในโครงการทันที
หากไม่มีโครงการเปิดอยู่ซอฟต์แวร์จะสร้างโครงการ
เมื่อคุณลากและวาง file ทับโฟลเดอร์ไว้จะวางไว้ตรงนั้น
โฟลเดอร์ ในตอนแรกให้เพิ่ม Fileกล่องโต้ตอบ s to Project จะปรากฏขึ้นเพื่อขอให้คุณยืนยัน files จะถูกเพิ่มเข้าในโครงการ คุณสามารถคลิกตกลงเพื่อยอมรับ fileหากต้องการเปลี่ยนแปลง ให้คลิกปุ่ม ลบทั้งหมด และระบุตัวกรองหรือตัวเลือกใหม่

หมายเหตุ: การแสดงโฟลเดอร์ที่กำหนดเองในโครงการ viewเลือกตัวเลือก->โครงการ View เมนูตัวเลือก จากนั้นเปิด/ปิดช่องกาเครื่องหมายสำหรับ View โครงการ Files ในโฟลเดอร์ที่กำหนดเองบนกล่องโต้ตอบ

การจัดการโฟลเดอร์โครงการที่กำหนดเอง
ขั้นตอนต่อไปนี้จะอธิบายวิธีการลบ fileจากโฟลเดอร์ ลบโฟลเดอร์ และเปลี่ยนลำดับชั้นของโฟลเดอร์
1. การลบ file จากโฟลเดอร์ที่กำหนดเอง:
ลากและวางลงในโฟลเดอร์อื่นหรือลงในโครงการ เน้นที่ fileคลิกขวาและเลือกลบออกจากโฟลเดอร์จาก
เมนูแบบป็อปอัพ
อย่าใช้ปุ่ม Delete (DEL) เพราะจะทำให้ file จากโครงการ
2. หากต้องการลบโฟลเดอร์ที่กำหนดเอง ให้ไฮไลต์โฟลเดอร์นั้น จากนั้นคลิกขวาและเลือก ลบ จากเมนูแบบผุดขึ้น หรือ กดปุ่ม DEL เมื่อคุณลบโฟลเดอร์ ให้เลือกหนึ่งในตัวเลือกต่อไปนี้:
คลิกใช่เพื่อลบโฟลเดอร์และ files อยู่ในโฟลเดอร์จาก
โครงการ
คลิกไม่เพื่อลบโฟลเดอร์เท่านั้น

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การจัดการโครงการ File ลำดับชั้น

3. การเปลี่ยนแปลงลำดับชั้นของโฟลเดอร์ที่กำหนดเอง:
ลากและวางโฟลเดอร์ภายในโฟลเดอร์อื่นเพื่อให้เป็นโฟลเดอร์ย่อย
โฟลเดอร์หรือเหนือโครงการเพื่อย้ายไปยังระดับบนสุด
หากต้องการลบลำดับชั้นระดับบนสุดของโฟลเดอร์ที่กำหนดเอง ให้ลากและวาง
ระดับย่อยที่ต้องการของลำดับชั้นเหนือโครงการ จากนั้นลบไดเรกทอรีรูทว่างสำหรับโฟลเดอร์นั้น
เช่นample ถ้าไดเร็กทอรีโฟลเดอร์ที่กำหนดเองที่มีอยู่คือ:
/อดีตampเลส/เวอริล็อก/RTL
สมมติว่าคุณต้องการลำดับชั้น RTL ระดับเดียวเท่านั้น จากนั้นลากและวาง RTL เหนือโครงการ จากนั้นคุณสามารถลบ /Exampไดเร็กทอรี les/Verilog

การจัดการแบบกำหนดเอง Files
นอกจากนี้คุณสามารถดำเนินการกำหนดเองประเภทต่อไปนี้ได้ file การดำเนินงาน:
1. เพื่อระงับการแสดงผลของ files ในโฟลเดอร์ Type คลิกขวาในโครงการ view และเลือกโครงการ View ตัวเลือกหรือเลือกตัวเลือก->โครงการ View ตัวเลือก ปิดใช้งานตัวเลือก View โครงการ Files ในกล่องโต้ตอบประเภทโฟลเดอร์
2. เพื่อแสดง files ตามลำดับตัวอักษรแทนลำดับโครงการ ตรวจสอบการเรียงลำดับ Fileปุ่ม s ในโครงการ view แผงควบคุม คลิกปุ่มลูกศรลงที่มุมซ้ายล่างของแผงควบคุมเพื่อเปิดและปิดแผงควบคุม

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การจัดการโครงการ File ลำดับชั้น

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

สลับแผงควบคุม
3. การเปลี่ยนแปลงลำดับของ files ในโครงการ:
อย่าลืมปิดใช้งานโฟลเดอร์ที่กำหนดเองและการเรียงลำดับ fileส. ลากและวาง file ไปยังตำแหน่งที่ต้องการในรายการ files.
4. หากต้องการเปลี่ยน file พิมพ์ ลากแล้ววางลงในโฟลเดอร์ประเภทใหม่ ซอฟต์แวร์จะแจ้งให้คุณตรวจสอบ

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าการใช้งาน

การตั้งค่าการใช้งาน
การนำไปใช้งานคือเวอร์ชันหนึ่งของโครงการ ซึ่งดำเนินการด้วยชุดข้อจำกัดเฉพาะและการตั้งค่าอื่นๆ โครงการสามารถมีการนำไปใช้งานหลายรายการ โดยแต่ละรายการจะมีการตั้งค่าของตัวเอง

การทำงานกับการใช้งานหลาย ๆ อย่าง
เครื่องมือ Synplify Pro ช่วยให้คุณสร้างการใช้งานหลาย ๆ แบบของการออกแบบเดียวกัน จากนั้นเปรียบเทียบผลลัพธ์ วิธีนี้ช่วยให้คุณทดลองใช้การตั้งค่าที่แตกต่างกันสำหรับการออกแบบเดียวกันได้ การใช้งานคือการแก้ไขการออกแบบของคุณภายในบริบทของซอฟต์แวร์สังเคราะห์ และจะไม่แทนที่ซอฟต์แวร์และกระบวนการควบคุมโค้ดต้นฉบับภายนอก
1. คลิกปุ่ม เพิ่มการใช้งาน หรือเลือก โปรเจ็กต์->การใช้งานใหม่ และตั้งค่าตัวเลือกอุปกรณ์ใหม่ (แท็บอุปกรณ์) ตัวเลือกใหม่ (แท็บตัวเลือก) หรือข้อจำกัดใหม่ file (แท็บข้อจำกัด)
ซอฟต์แวร์จะสร้างการใช้งานอื่นในโครงการ viewการใช้งานใหม่จะมีชื่อเดียวกับการใช้งานครั้งก่อน แต่มีหมายเลขต่อท้ายที่แตกต่างกัน รูปภาพต่อไปนี้แสดงการใช้งานสองแบบ คือ rev1 และ rev2 โดยเน้นที่การใช้งานปัจจุบัน (ที่ใช้งานอยู่)

การใช้งานใหม่ใช้โค้ดต้นฉบับเดียวกัน fileแต่มีตัวเลือกอุปกรณ์และข้อจำกัดที่แตกต่างกัน มันคัดลอกบางส่วน fileจากการใช้งานครั้งก่อน: บันทึก tlg file, รายชื่อเน็ตเวิร์ก SRS RTL fileและ design_fsm.sdc file สร้างโดย FSM Explorer ซอฟต์แวร์จะเก็บประวัติการสังเคราะห์ที่ทำซ้ำได้

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าการใช้งาน

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

2. เรียกใช้การสังเคราะห์อีกครั้งด้วยการตั้งค่าใหม่
หากต้องการรันเฉพาะการใช้งานปัจจุบันเท่านั้น ให้คลิก เรียกใช้
หากต้องการเรียกใช้การใช้งานทั้งหมดในโปรเจ็กต์ ให้เลือก เรียกใช้->เรียกใช้ทั้งหมด
การนำไปปฏิบัติ
คุณสามารถใช้การนำไปใช้งานหลายรูปแบบเพื่อลองใช้ส่วนอื่นหรือทดลองกับความถี่ที่แตกต่างกัน ดูข้อมูลเกี่ยวกับการตั้งค่าตัวเลือกการใช้งาน Logic Synthesis ที่หน้า 75
โครงการ view แสดงการใช้งานทั้งหมดโดยเน้นการใช้งานที่ใช้งานอยู่และเอาต์พุตที่สอดคล้องกัน files ที่สร้างขึ้นสำหรับการใช้งานจริงที่แสดงในผลลัพธ์การใช้งาน view ทางด้านขวา การเปลี่ยนแปลงการใช้งานจริงจะเปลี่ยนผลลัพธ์ file การแสดงผล หน้าต่าง Watch จะตรวจสอบการใช้งานที่ใช้งานอยู่ หากคุณตั้งค่าหน้าต่างนี้ให้เฝ้าดูการใช้งานทั้งหมด การใช้งานใหม่จะได้รับการอัปเดตในหน้าต่างโดยอัตโนมัติ
3. เปรียบเทียบผลลัพธ์
ใช้หน้าต่าง Watch เพื่อเปรียบเทียบเกณฑ์ที่เลือก ตรวจสอบให้แน่ใจว่าได้ตั้งค่า
การใช้งานที่คุณต้องการเปรียบเทียบกับคำสั่ง Configure Watch โปรดดูรายละเอียดที่ การใช้ Watch Window บนหน้า 190

เพื่อเปรียบเทียบรายละเอียด ให้เปรียบเทียบบันทึก file ผลลัพธ์.
4. หากต้องการเปลี่ยนชื่อการใช้งาน ให้คลิกปุ่มเมาส์ขวาบนชื่อการใช้งานในโครงการ viewเลือกเปลี่ยนชื่อการใช้งานจากเมนูแบบป็อปอัป และพิมพ์ชื่อใหม่
โปรดทราบว่า UI ปัจจุบันจะเขียนทับการใช้งาน รุ่นก่อน 9.0 จะรักษาการใช้งานไว้โดยจะเปลี่ยนชื่อใหม่
5. หากต้องการคัดลอกการใช้งาน ให้คลิกปุ่มเมาส์ขวาบนชื่อการใช้งานในโครงการ viewเลือกคัดลอกการใช้งานจากเมนูแบบป็อปอัป และพิมพ์ชื่อใหม่สำหรับสำเนา

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การตั้งค่าการใช้งาน

6. หากต้องการลบการใช้งาน ให้คลิกปุ่มเมาส์ขวาบนชื่อการใช้งานในโครงการ viewและเลือกลบการใช้งานจากเมนูแบบป็อปอัป

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis
การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ
คุณสามารถตั้งค่าตัวเลือกทั่วไปสำหรับการใช้งานการสังเคราะห์ของคุณได้ ซึ่งบางส่วนจะเฉพาะเจาะจงกับเทคโนโลยี หัวข้อนี้จะอธิบายวิธีการตั้งค่าตัวเลือกทั่วไป เช่น อุปกรณ์ การเพิ่มประสิทธิภาพ และ file ตัวเลือกต่างๆ ด้วยคำสั่ง Implementation Options สำหรับข้อมูลเกี่ยวกับการตั้งค่าข้อจำกัดสำหรับการใช้งาน โปรดดูที่ การระบุข้อจำกัด SCOPE บนหน้า 119 สำหรับข้อมูลเกี่ยวกับการแทนที่การตั้งค่าทั่วไปด้วยแอตทริบิวต์หรือคำสั่งแต่ละรายการ โปรดดูที่ การระบุแอตทริบิวต์และคำสั่ง บนหน้า 90
หัวข้อนี้จะกล่าวถึงหัวข้อต่อไปนี้:
· การตั้งค่าตัวเลือกอุปกรณ์ บนหน้า 75 · การตั้งค่าตัวเลือกการเพิ่มประสิทธิภาพ บนหน้า 78 · การระบุความถี่ทั่วโลกและข้อจำกัด Files, หน้า 80 · การระบุตัวเลือกผลลัพธ์, หน้า 82 · การระบุเอาท์พุตรายงานเวลา, หน้า 84 · การตั้งค่าตัวเลือก Verilog และ VHDL, หน้า 84
การตั้งค่าตัวเลือกอุปกรณ์
ตัวเลือกอุปกรณ์เป็นส่วนหนึ่งของตัวเลือกทั่วไปที่คุณสามารถตั้งค่าสำหรับการทำงานสังเคราะห์ ตัวเลือกเหล่านี้รวมถึงการเลือกชิ้นส่วน (เทคโนโลยี ระดับชิ้นส่วนและความเร็ว) และตัวเลือกการใช้งาน (การแทรก I/O และพัดลม) ตัวเลือกและการใช้งานตัวเลือกเหล่านี้อาจแตกต่างกันไปตามเทคโนโลยี ดังนั้นโปรดตรวจสอบบทเกี่ยวกับผู้จำหน่ายในคู่มืออ้างอิงเพื่อดูข้อมูลเกี่ยวกับตัวเลือกผู้จำหน่ายของคุณ
1. เปิดแบบฟอร์มตัวเลือกการใช้งานโดยการคลิกปุ่มตัวเลือกการใช้งานหรือเลือก โปรเจ็กต์->ตัวเลือกการใช้งาน แล้วคลิกแท็บอุปกรณ์ที่ด้านบนหากยังไม่ได้เลือก
2. เลือกเทคโนโลยี ชิ้นส่วน แพ็คเกจ และความเร็ว ตัวเลือกที่มีให้จะแตกต่างกันไป ขึ้นอยู่กับเทคโนโลยีที่คุณเลือก

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
3. ตั้งค่าตัวเลือกการจับคู่อุปกรณ์ ตัวเลือกจะแตกต่างกันไป ขึ้นอยู่กับเทคโนโลยีที่คุณเลือก
หากคุณไม่แน่ใจว่าตัวเลือกหมายถึงอะไร ให้คลิกที่ตัวเลือกเพื่อดู
คำอธิบายในกล่องด้านล่าง สำหรับคำอธิบายตัวเลือกทั้งหมด ให้คลิก F1 หรือดูบทที่เกี่ยวข้องกับผู้จำหน่ายในคู่มืออ้างอิง
หากต้องการตั้งค่าตัวเลือกให้พิมพ์ค่าหรือทำเครื่องหมายในช่องเพื่อเปิดใช้งาน
สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าขีดจำกัด Fanout และการกำหนดเวลาใหม่ โปรดดู การตั้งค่าขีดจำกัด Fanout ที่หน้า 348 และการกำหนดเวลาใหม่ ที่หน้า 334 ตามลำดับ สำหรับรายละเอียดเกี่ยวกับตัวเลือกเฉพาะของผู้จำหน่ายอื่นๆ โปรดดูบทผู้จำหน่ายที่เหมาะสมและกลุ่มเทคโนโลยีในคู่มืออ้างอิง

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

4. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดู การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ บนหน้า 75 สำหรับรายการตัวเลือก) คลิก ตกลง
5. คลิกปุ่ม Run เพื่อสังเคราะห์การออกแบบ ซอฟต์แวร์จะรวบรวมและแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่าไว้
6. หากต้องการตั้งค่าตัวเลือกอุปกรณ์ด้วยสคริปต์ ให้ใช้คำสั่ง set_option Tcl ตารางต่อไปนี้ประกอบด้วยรายการตัวเลือกอุปกรณ์ตามลำดับตัวอักษรบนแท็บอุปกรณ์ที่แมปกับคำสั่ง Tcl ที่เทียบเท่า เนื่องจากตัวเลือกเหล่านี้ขึ้นอยู่กับเทคโนโลยีและกลุ่มผลิตภัณฑ์ ตัวเลือกทั้งหมดที่แสดงอยู่ในตารางจึงอาจไม่พร้อมใช้งานในเทคโนโลยีที่เลือก คำสั่งทั้งหมดเริ่มต้นด้วย set_option ตามด้วยรูปแบบในคอลัมน์ดังที่แสดง ตรวจสอบคู่มืออ้างอิงเพื่อดูรายการตัวเลือกที่ครอบคลุมที่สุดสำหรับผู้จำหน่ายของคุณ
ตารางต่อไปนี้แสดงตัวเลือกอุปกรณ์ส่วนใหญ่

คำแนะนำคุณสมบัติพร้อมคำอธิบายตัวเลือกสำหรับนักวิเคราะห์ที่ปิดใช้งานการแทรก I/O แบบ Fanout

คำสั่ง Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis

ตัวเลือก

คำสั่ง Tcl (set_option…)

บรรจุุภัณฑ์

-ชื่อแพ็กเกจ pkg_name

ส่วนหนึ่ง

-ส่วนชื่อส่วน

แก้ไขปัญหาไดรเวอร์แบบผสม

-แก้ปัญหาไดรเวอร์หลายตัว {1|0}

ความเร็ว

-speed_grade เกรดความเร็ว

เทคโนโลยี

-คำสำคัญด้านเทคโนโลยี

อัปเดตข้อมูลการจับเวลาจุดคอมไพล์ -update_models_cp {0|1}

การสร้างฐานข้อมูลนักวิเคราะห์ HDL -hdl_qload {1|0}

การตั้งค่าตัวเลือกการเพิ่มประสิทธิภาพ
ตัวเลือกการเพิ่มประสิทธิภาพเป็นส่วนหนึ่งของตัวเลือกทั่วโลกที่คุณสามารถตั้งค่าสำหรับการใช้งานได้ ในส่วนนี้จะบอกคุณถึงวิธีการตั้งค่าตัวเลือกต่างๆ เช่น ความถี่และตัวเลือกการเพิ่มประสิทธิภาพทั่วโลก เช่น การแบ่งปันทรัพยากร นอกจากนี้ คุณยังสามารถตั้งค่าตัวเลือกบางส่วนเหล่านี้ได้ด้วยปุ่มที่เหมาะสมบน UI
1. เปิดแบบฟอร์มตัวเลือกการใช้งานโดยการคลิกปุ่มตัวเลือกการใช้งานหรือเลือกโครงการ->ตัวเลือกการใช้งาน แล้วคลิกแท็บตัวเลือกที่ด้านบน
2. คลิกตัวเลือกการเพิ่มประสิทธิภาพที่คุณต้องการ ไม่ว่าจะเป็นบนแบบฟอร์มหรือในโครงการ viewตัวเลือกของคุณแตกต่างกันไปขึ้นอยู่กับเทคโนโลยี หากไม่มีตัวเลือกสำหรับเทคโนโลยีของคุณ ตัวเลือกนั้นจะกลายเป็นสีเทา การตั้งค่าตัวเลือกในที่หนึ่งจะอัปเดตตัวเลือกในอีกที่หนึ่งโดยอัตโนมัติ

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

โครงการ View

ตัวเลือกการเพิ่มประสิทธิภาพ ตัวเลือกการใช้งาน->ตัวเลือก

สำหรับรายละเอียดเกี่ยวกับการใช้การเพิ่มประสิทธิภาพเหล่านี้ โปรดดูส่วนต่อไปนี้:

คอมไพเลอร์ FSM FSM Explorer
การแบ่งปันทรัพยากรกำหนดเวลาใหม่

การเพิ่มประสิทธิภาพของ State Machine บนหน้า 354
การเรียกใช้ FSM Explorer บนหน้า 359 หมายเหตุ: มีเพียงเทคโนโลยีย่อยของ Microsemi เท่านั้นที่รองรับตัวเลือก FSM Explorer ใช้แผง Project->Implementation Options->Options เพื่อพิจารณาว่าตัวเลือกนี้รองรับอุปกรณ์ที่คุณระบุในเครื่องมือของคุณหรือไม่
การแบ่งปันทรัพยากร หน้า 352
การกำหนดเวลาใหม่ หน้า 334

ตัวเลือกคำสั่ง Tcl set_option ที่เทียบเท่ามีดังต่อไปนี้:

ตัวเลือก FSM คอมไพเลอร์ FSM Explorer การแบ่งปันทรัพยากรการกำหนดเวลาใหม่

ตัวเลือกคำสั่ง set_option Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดู การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ บนหน้า 75 สำหรับรายการตัวเลือก) คลิก ตกลง

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
4. คลิกปุ่ม Run เพื่อรันการสังเคราะห์
ซอฟต์แวร์จะรวบรวมและแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า
การสร้างฐานข้อมูลนักวิเคราะห์ HDL
โดยค่าเริ่มต้น ซอฟต์แวร์จะอ่านการออกแบบทั้งหมด ดำเนินการปรับแต่งตรรกะและกำหนดเวลา และเขียนเอาต์พุตลงในเน็ตลิสต์ (srs) เดียว เมื่อการออกแบบมีขนาดใหญ่ขึ้น เวลาในการรันและแก้ไขข้อบกพร่องของการออกแบบก็จะท้าทายมากขึ้น
ตัวเลือกนี้ช่วยให้คอมไพเลอร์แบ่งการออกแบบออกเป็นโมดูลต่างๆ ล่วงหน้าและเขียนลงในเน็ตลิสต์แยกกัน files (srs) หากต้องการเปิดใช้งานตัวเลือกนี้ ให้เลือกกล่องกาเครื่องหมาย HDL Analyst Database Generation บนแท็บ Options ของกล่องโต้ตอบ Implementation Options คุณสมบัตินี้ช่วยปรับปรุงการใช้หน่วยความจำได้อย่างมากสำหรับการออกแบบขนาดใหญ่
นอกจากนี้ คุณยังสามารถเปิดใช้งานฟีเจอร์นี้ได้จากหน้าต่างสคริปต์ Tcl โดยใช้คำสั่ง set_option Tcl ต่อไปนี้:
ตั้งค่าตัวเลือก -hdl_qload 1
เมื่อเปิดใช้งานตัวเลือกการสร้างฐานข้อมูล HDL Analyst แล้ว ให้ใช้ตัวเลือกการโหลดด่วนแบบเพิ่มหน่วยในเครื่องมือ HDL Analyst เพื่อแสดงการออกแบบโดยใช้เน็ตลิสต์เดียว (srs) หรือเน็ตลิสต์โมดูล RTL ระดับบนสุดหลายรายการ (srs) เครื่องมือนี้สามารถเพิ่มประสิทธิภาพได้tage ของฟีเจอร์นี้โดยโหลดเฉพาะลำดับชั้นการออกแบบที่ได้รับผลกระทบแบบไดนามิก ตัวอย่างเช่นampเบราว์เซอร์ลำดับชั้นสามารถขยายได้เฉพาะลำดับชั้นระดับล่างตามความจำเป็นสำหรับการโหลดอย่างรวดเร็ว ตัวเลือกการโหลดอย่างรวดเร็วแบบเพิ่มหน่วยจะอยู่ในแผงทั่วไปของกล่องโต้ตอบตัวเลือก HDL Analyst โปรดดูแผงทั่วไปในหน้า 304

การระบุความถี่และข้อจำกัดทั่วโลก Files

ขั้นตอนนี้จะบอกคุณถึงวิธีการตั้งค่าความถี่ทั่วโลกและระบุข้อจำกัด files สำหรับการนำไปปฏิบัติ

1. หากต้องการตั้งค่าความถี่ทั่วโลก ให้ทำอย่างใดอย่างหนึ่งต่อไปนี้:

พิมพ์ความถี่ทั่วโลกในโครงการ view.

เปิดแบบฟอร์มตัวเลือกการใช้งานโดยคลิกที่ตัวเลือกการใช้งาน

ปุ่มตัวเลือก แท็บข้อจำกัด

เลือก LcOting

โครงการ->การนำไปปฏิบัติ

ตัวเลือก,

และ

คลิก

เดอะ

คำสั่ง Tcl set_option ที่เทียบเท่าคือ -frequency frequencyValue

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis
คุณสามารถแทนที่ความถี่ทั่วโลกด้วยข้อจำกัดในท้องถิ่นได้ ตามที่อธิบายไว้ใน การระบุข้อจำกัดขอบเขต บนหน้า 119 ในเครื่องมือ Synplify Pro คุณสามารถสร้างข้อจำกัดนาฬิกาสำหรับการออกแบบของคุณโดยอัตโนมัติแทนที่จะตั้งค่าความถี่ทั่วโลก ดูรายละเอียดใน การใช้ข้อจำกัดอัตโนมัติ บนหน้า 291
โครงการความถี่และข้อจำกัดทั่วโลก View
ตัวเลือกการใช้งาน->ข้อจำกัด

2. เพื่อระบุข้อจำกัด fileสำหรับการใช้งาน ให้ทำอย่างใดอย่างหนึ่งต่อไปนี้:
เลือก โปรเจ็กต์->ตัวเลือกการใช้งาน->ข้อจำกัด ตรวจสอบข้อจำกัด
fileที่คุณต้องการใช้ในโครงการ
จากแผงตัวเลือกการใช้งาน->ข้อจำกัด คุณยังสามารถคลิกเพื่อ
เพิ่มข้อจำกัด file.
เมื่อเลือกการใช้งานที่คุณต้องการใช้แล้ว ให้คลิกเพิ่ม File ใน
โครงการ viewและเพิ่มข้อจำกัด fileที่คุณต้องการ

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
เพื่อสร้างข้อจำกัด fileโปรดดู การระบุข้อจำกัดขอบเขต ที่หน้า 119
3. เพื่อลบข้อจำกัด fileจากการใช้งาน ให้ทำอย่างใดอย่างหนึ่งต่อไปนี้:
เลือก Project->Implementation Options->Constraints (โครงการ->ตัวเลือกการใช้งาน->ข้อจำกัด) คลิกออกจากช่องกาเครื่องหมาย
ข้างๆ file ชื่อ.
ในโครงการ viewคลิกขวาที่ข้อจำกัด file จะถูกเอาออกและ
เลือกลบออกจากโครงการ
นี่จะลบข้อจำกัด file จากการใช้งานแต่ไม่ได้ลบออก
4. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดู การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ บนหน้า 75 สำหรับรายการตัวเลือก) คลิก ตกลง
เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะรวบรวมและแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า
การระบุตัวเลือกผลลัพธ์
ในส่วนนี้จะแสดงวิธีการระบุเกณฑ์สำหรับผลลัพธ์ของการสังเคราะห์
1. เปิดแบบฟอร์มตัวเลือกการใช้งานโดยการคลิกปุ่มตัวเลือกการใช้งานหรือเลือก โปรเจ็กต์->ตัวเลือกการใช้งาน แล้วคลิกแท็บผลลัพธ์การใช้งานที่ด้านบน

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

2. ระบุผลลัพธ์ fileคุณต้องการสร้าง
เพื่อสร้างเน็ตลิสต์แบบแมป files คลิกเขียน Mapped Verilog Netlist หรือเขียน
แมป VHDL Netlist
เพื่อสร้างข้อจำกัดเฉพาะของผู้ขาย file สำหรับคำอธิบายประกอบไปข้างหน้า
คลิกเขียนข้อจำกัดผู้ขาย Fileดูรายละเอียดเพิ่มเติมเกี่ยวกับรายงานนี้ได้จาก รายงานการตรวจสอบข้อจำกัด ที่หน้า 270 ของคู่มืออ้างอิง ที่หน้า 56 เพื่อดูข้อมูลเพิ่มเติม
3. ตั้งค่าไดเร็กทอรีที่คุณต้องการเขียนผลลัพธ์
4. กำหนดรูปแบบการแสดงผล fileคำสั่ง Tcl ที่เทียบเท่าสำหรับการเขียนสคริปต์คือ project -result_format format
คุณอาจต้องการตั้งค่าแอตทริบิวต์เพื่อควบคุมการแมปชื่อ สำหรับรายละเอียด โปรดดูบทที่เกี่ยวข้องกับผู้จำหน่ายที่เกี่ยวข้องในคู่มืออ้างอิง
5. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดู การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ บนหน้า 75 สำหรับรายการตัวเลือก) คลิก ตกลง
เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะรวบรวมและแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
การระบุเอาท์พุตรายงานเวลา
คุณสามารถกำหนดได้ว่าจะมีการรายงานเท่าใดในรายงานระยะเวลาโดยตั้งค่าตัวเลือกต่อไปนี้
1. เลือก Project->Implementation Options แล้วคลิกแท็บ Timing Report 2. ตั้งค่าจำนวนเส้นทางวิกฤตที่คุณต้องการให้ซอฟต์แวร์รายงาน

3. ระบุจำนวนจุดเริ่มต้นและจุดสิ้นสุดที่คุณต้องการดูรายงานในส่วนเส้นทางวิกฤต
4. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดูรายการตัวเลือกการตั้งค่าการใช้งานการสังเคราะห์ตรรกะในหน้า 75) คลิกตกลง เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะคอมไพล์และแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า
การตั้งค่าตัวเลือก Verilog และ VHDL
เมื่อคุณตั้งค่าแหล่งที่มาของ Verilog และ VHDL fileในโครงการของคุณ คุณยังสามารถระบุตัวเลือกคอมไพเลอร์บางอย่างได้
การตั้งค่า Verilog File ตัวเลือก
คุณตั้งค่า Verilog file ตัวเลือกโดยเลือก โปรเจ็กต์-> ตัวเลือกการใช้งาน-> Verilog หรือ ตัวเลือก-> กำหนดค่าคอมไพเลอร์ Verilog

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

1. ระบุรูปแบบ Verilog ที่จะใช้
เพื่อตั้งค่าคอมไพเลอร์ให้ครอบคลุมทั่วโลกสำหรับทั้งหมด files ในโครงการ เลือก
โปรเจ็กต์->ตัวเลือกการใช้งาน->Verilog หากคุณใช้ Verilog 2001 หรือ SystemVerilog โปรดตรวจสอบคู่มืออ้างอิงสำหรับโครงสร้างที่รองรับ
เพื่อระบุคอมไพเลอร์ Verilog บนแต่ละ file พื้นฐาน เลือก file ใน
โครงการ view. คลิกขวาและเลือก File ตัวเลือก เลือกคอมไพเลอร์ที่เหมาะสม Verilog เริ่มต้น file รูปแบบสำหรับโครงการใหม่คือ SystemVerilog

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
2. ระบุโมดูลระดับสูงสุดหากคุณยังไม่ได้ดำเนินการนี้ในโครงการ view.
3. เพื่อแยกพารามิเตอร์จากโค้ดต้นฉบับ ให้ทำดังต่อไปนี้:
คลิกแยกพารามิเตอร์ หากต้องการแทนที่ค่าเริ่มต้น ให้ป้อนค่าใหม่สำหรับพารามิเตอร์
ซอฟต์แวร์จะใช้ค่าใหม่สำหรับการใช้งานปัจจุบันเท่านั้น โปรดทราบว่าการแยกพารามิเตอร์ไม่ได้รับการสนับสนุนสำหรับการออกแบบแบบผสม

4. พิมพ์คำสั่งใน Compiler Directives โดยใช้ช่องว่างเพื่อคั่นคำสั่ง คุณสามารถพิมพ์คำสั่งที่คุณมักจะป้อนด้วย 'ifdef' และ 'define' ในโค้ดได้ ตัวอย่างเช่นample, ABC=30 ส่งผลให้ซอฟต์แวร์เขียนคำสั่งต่อไปนี้ลงในโครงการ file:
set_option -hdl_define -ตั้งค่า “ABC=30”
LO

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis
5. ในลำดับเส้นทางรวม ให้ระบุเส้นทางการค้นหาสำหรับคำสั่งรวมสำหรับ Verilog fileที่อยู่ในโปรเจ็กต์ของคุณ ใช้ปุ่มที่มุมขวาบนของกล่องเพื่อเพิ่ม ลบ หรือเรียงลำดับเส้นทางใหม่
6. ในไดเรกทอรีห้องสมุด ให้ระบุเส้นทางไปยังไดเรกทอรีที่ประกอบด้วยห้องสมุด files สำหรับโครงการของคุณ ใช้ปุ่มที่มุมขวาบนของกล่องเพื่อเพิ่ม ลบ หรือเรียงลำดับเส้นทางใหม่
7. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดูรายการตัวเลือกการตั้งค่าการใช้งานการสังเคราะห์ตรรกะในหน้า 75) คลิกตกลง เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะคอมไพล์และแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis
การตั้งค่า VHDL File ตัวเลือก
คุณตั้งค่า VHDL file ตัวเลือกโดยเลือก โปรเจ็กต์->ตัวเลือกการใช้งาน->VHDL หรือ ตัวเลือก->กำหนดค่าคอมไพเลอร์ VHDL

สำหรับแหล่ง VHDL คุณสามารถระบุตัวเลือกที่อธิบายไว้ด้านล่างนี้ได้
1. ระบุโมดูลระดับสูงสุดหากคุณยังไม่ได้ดำเนินการนี้ในโครงการ viewหากโมดูลระดับบนสุดไม่ได้อยู่ในไลบรารีการทำงานเริ่มต้น คุณต้องระบุไลบรารีที่คอมไพเลอร์สามารถค้นหาโมดูลได้ สำหรับข้อมูลเกี่ยวกับวิธีการดำเนินการนี้ โปรดดูแผง VHDL บนหน้า 200
คุณสามารถใช้ตัวเลือกนี้สำหรับการออกแบบภาษาผสมหรือเมื่อคุณต้องการระบุโมดูลที่ไม่ใช่เอนทิตีระดับบนสุดจริงสำหรับการแสดง HDL Analyst และ LdOebugging ในแผนผัง views. 2. สำหรับการเข้ารหัสสถานะเครื่องจักรที่ผู้ใช้กำหนด ให้ทำดังต่อไปนี้:
ระบุชนิดการเข้ารหัสที่คุณต้องการใช้

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การตั้งค่าตัวเลือกการใช้งาน Logic Synthesis บทที่ 4: การตั้งค่าโครงการ Logic Synthesis
ปิดใช้งานคอมไพเลอร์ FSM
เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะใช้คำสั่งคอมไพเลอร์ที่คุณตั้งค่าไว้ที่นี่เพื่อเข้ารหัสเครื่องสถานะและจะไม่เรียกใช้คอมไพเลอร์ FSM ซึ่งจะแทนที่คำสั่งคอมไพเลอร์ หรือคุณสามารถกำหนดเครื่องสถานะด้วยแอตทริบิวต์ syn_encoding ตามที่อธิบายไว้ในการกำหนดเครื่องสถานะใน VHDL บนหน้า 308
3. เพื่อแยกข้อมูลเจเนอริกจากโค้ดต้นฉบับ ให้ทำดังนี้:
คลิกแยกค่าคงที่ทั่วไป หากต้องการแทนที่ค่าเริ่มต้น ให้ป้อนค่าใหม่สำหรับค่าคงที่ทั่วไป
ซอฟต์แวร์จะใช้ค่าใหม่สำหรับการใช้งานปัจจุบันเท่านั้น โปรดทราบว่าคุณไม่สามารถแยกข้อมูลทั่วไปได้หากคุณมีการออกแบบภาษาผสม

4. หากต้องการผลักไตรสเตทข้ามขอบเขตของกระบวนการ/บล็อก ให้ตรวจสอบว่าได้เปิดใช้งาน Push Tristates แล้ว สำหรับรายละเอียด โปรดดูตัวเลือก Push Tristates ที่หน้า 212 ในคู่มืออ้างอิง
5. กำหนดการตีความของคำสั่ง synthesis_on และ synthesis_off:
เพื่อให้คอมไพเลอร์ตีความคำสั่ง synthesis_on และ synthesis_off
เช่น translate_on/translate_off เปิดใช้งานตัวเลือก Synthesis On/Off Implemented เป็นตัวเลือก Translate On/Off
หากต้องการละเว้นคำสั่ง synthesis_on และ synthesis_off โปรดตรวจสอบให้แน่ใจว่า
ตัวเลือกนี้ไม่ได้ทำเครื่องหมายไว้ ดู translate_off/translate_on ที่หน้า 226 ในคู่มืออ้างอิงเพื่อดูข้อมูลเพิ่มเติม

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การระบุคุณลักษณะและคำสั่ง

6. ตั้งค่าตัวเลือกการใช้งานอื่น ๆ ตามต้องการ (ดู การตั้งค่าตัวเลือกการใช้งานการสังเคราะห์ตรรกะ บนหน้า 75 สำหรับรายการตัวเลือก) คลิก ตกลง
เมื่อคุณสังเคราะห์การออกแบบ ซอฟต์แวร์จะรวบรวมและแมปการออกแบบโดยใช้ตัวเลือกที่คุณตั้งค่า

การระบุคุณลักษณะและคำสั่ง

คุณลักษณะและคำสั่งคือข้อกำหนดที่คุณกำหนดให้กับวัตถุการออกแบบเพื่อควบคุมวิธีการวิเคราะห์ ปรับให้เหมาะสม และแมปการออกแบบของคุณ
แอตทริบิวต์ควบคุมการเพิ่มประสิทธิภาพการทำแผนที่และคำสั่งควบคุมการเพิ่มประสิทธิภาพคอมไพเลอร์ เนื่องจากความแตกต่างนี้ คุณจึงต้องระบุคำสั่งในโค้ดต้นฉบับ ตารางนี้จะอธิบายวิธีการที่ใช้ได้ในการสร้างข้อมูลจำเพาะแอตทริบิวต์และคำสั่ง:

ข้อจำกัดของตัวแก้ไข VHDL Verilog SCOPE File

คุณสมบัติ ใช่ ใช่ ใช่ ใช่

คำสั่ง ใช่ ใช่ ไม่ ไม่

ควรระบุแอตทริบิวต์ในตัวแก้ไข SCOPE หรือข้อจำกัด fileเพราะคุณไม่จำเป็นต้องคอมไพล์การออกแบบใหม่ก่อน สำหรับคำสั่ง คุณต้องคอมไพล์การออกแบบก่อนจึงจะมีผลใช้ได้
หากมีขอบเขต/ข้อจำกัด file และได้ระบุโค้ดต้นฉบับ HDL ไว้สำหรับการออกแบบ ข้อจำกัดจะมีความสำคัญเมื่อเกิดความขัดแย้ง
สำหรับรายละเอียดเพิ่มเติม โปรดดูต่อไปนี้:
· การระบุแอตทริบิวต์และคำสั่งใน VHDL บนหน้า 91 · การระบุแอตทริบิวต์และคำสั่งใน Verilog บนหน้า 92 · การระบุแอตทริบิวต์โดยใช้ SCOPE Editor บนหน้า 93 · การระบุแอตทริบิวต์ในข้อจำกัด File, ในหน้าที่ 97

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การระบุคุณลักษณะและคำสั่ง

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การระบุคุณลักษณะและคำสั่งใน VHDL
คุณสามารถใช้วิธีอื่นในการเพิ่มแอตทริบิวต์ให้กับอ็อบเจ็กต์ได้ ดังที่แสดงไว้ใน การระบุแอตทริบิวต์และคำสั่ง บนหน้า 90 อย่างไรก็ตาม คุณสามารถระบุคำสั่งได้เฉพาะในโค้ดต้นฉบับเท่านั้น มีสองวิธีในการกำหนดแอตทริบิวต์และคำสั่งใน VHDL:
· การใช้แพ็คเกจแอตทริบิวต์ที่กำหนดไว้ล่วงหน้า
· การประกาศแอตทริบิวต์ทุกครั้งที่มีการใช้งาน
สำหรับรายละเอียดของรูปแบบแอตทริบิวต์ VHDL โปรดดูรูปแบบแอตทริบิวต์และคำสั่ง VHDL ที่หน้า 561 ในคู่มืออ้างอิง

การใช้แพ็คเกจแอตทริบิวต์ VHDL ที่กำหนดไว้ล่วงหน้า
แอดแวนtagข้อดีของการใช้แพ็คเกจที่กำหนดไว้ล่วงหน้าคือคุณจะหลีกเลี่ยงการกำหนดแอตทริบิวต์และคำสั่งใหม่ทุกครั้งที่รวมไว้ในโค้ดต้นฉบับ ข้อเสียtage คือโค้ดต้นฉบับของคุณพกพาได้น้อยลง แพ็คเกจแอตทริบิวต์อยู่ใน installDirectory/lib/vhd/synattr.vhd
1. หากต้องการใช้แพ็คเกจแอตทริบิวต์ที่กำหนดไว้ล่วงหน้าซึ่งรวมอยู่ในไลบรารีซอฟต์แวร์ ให้เพิ่มบรรทัดเหล่านี้ในรูปแบบไวยากรณ์:
ไลบรารี synplify; ใช้ synplify.attributes.all;
2. เพิ่มแอตทริบิวต์หรือคำสั่งที่คุณต้องการหลังการประกาศหน่วยการออกแบบ
การประกาศ ; คุณลักษณะ attribute_name ของ objectName : objectType คือค่า ;
เช่นampเลอ:
เอนทิตี้ simpledff คือพอร์ต (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
แอตทริบิวต์ syn_noclockbuf ของ clk: สัญญาณเป็นจริง
สำหรับรายละเอียดของข้อตกลงทางวากยสัมพันธ์ โปรดดู VHDL Attribute and Directive Syntax ที่หน้า 561 ในคู่มืออ้างอิง
3. เพิ่มแหล่งที่มา file สู่โครงการ

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การระบุคุณลักษณะและคำสั่ง

การประกาศคุณลักษณะและคำสั่ง VHDL
หากคุณไม่ได้ใช้แพ็กเกจแอตทริบิวต์ คุณจะต้องกำหนดแอตทริบิวต์ใหม่ทุกครั้งที่รวมไว้ในโค้ดต้นฉบับ
1. ทุกครั้งที่คุณใช้แอตทริบิวต์หรือคำสั่ง ให้กำหนดทันทีหลังการประกาศหน่วยการออกแบบโดยใช้รูปแบบต่อไปนี้:
design_unit_declaration ; attribute attributeName : dataType ; attribute attributeName ของ objectName : objectType คือ ค่า ;
เช่นampเลอ:
เอนทิตี้ simpledff คือพอร์ต (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
แอตทริบิวต์ syn_noclockbuf : บูลีน; แอตทริบิวต์ syn_noclockbuf ของ clk :signal เป็นจริง;
2. เพิ่มแหล่งที่มา file สู่โครงการ

การระบุคุณลักษณะและคำสั่งใน Verilog
คุณสามารถใช้วิธีอื่นในการเพิ่มแอตทริบิวต์ให้กับวัตถุ ดังที่อธิบายไว้ใน การระบุแอตทริบิวต์และคำสั่ง บนหน้า 90 อย่างไรก็ตาม คุณสามารถระบุคำสั่งได้ในโค้ดต้นฉบับเท่านั้น
Verilog ไม่มีแอตทริบิวต์และคำสั่งการสังเคราะห์ที่กำหนดไว้ล่วงหน้า ดังนั้นคุณต้องเพิ่มแอตทริบิวต์และคำสั่งเหล่านี้เป็นความคิดเห็น ชื่อแอตทริบิวต์หรือคำสั่งจะขึ้นต้นด้วยคำสำคัญการสังเคราะห์ Verilog files เป็นตัวพิมพ์เล็ก-ใหญ่ ดังนั้นต้องระบุแอตทริบิวต์และไดเรกทิฟให้ตรงตามคำอธิบายไวยากรณ์ สำหรับรายละเอียดไวยากรณ์ โปรดดู Verilog Attribute and Directive Syntax ที่หน้า 363 ในคู่มืออ้างอิง
1. หากต้องการเพิ่มแอททริบิวต์หรือไดเรกทิฟใน Verilog ให้ใช้รูปแบบความคิดเห็นแบบบรรทัดหรือแบบบล็อก (สไตล์ C) ของ Verilog ที่ตามหลังวัตถุการออกแบบโดยตรง ความคิดเห็นแบบบล็อกต้องอยู่ก่อนเครื่องหมายเซมิโคลอน หากมี
LO

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การระบุคุณลักษณะและคำสั่ง

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

ไวยากรณ์ความคิดเห็นแบบบล็อก Verilog
/* ชื่อแอตทริบิวต์การสังเคราะห์ = ค่า */ /* ชื่อไดเร็กทอรีการสังเคราะห์ = ค่า */

ไวยากรณ์ความคิดเห็นบรรทัด Verilog
// การสังเคราะห์ attributeName = value // การสังเคราะห์ directoryName = value

สำหรับรายละเอียดของกฎไวยากรณ์ โปรดดู Verilog Attribute and Directive Syntax บนหน้า 363 ในคู่มืออ้างอิง ต่อไปนี้คือตัวอย่างampเลส:
โมดูล fifo(out, in) /* การสังเคราะห์ syn_hier = “hard” */;
2. หากต้องการแนบแอตทริบิวต์หรือคำสั่งหลายรายการกับอ็อบเจ็กต์เดียวกัน ให้คั่นแอตทริบิวต์ด้วยช่องว่าง แต่ไม่ต้องทำซ้ำคำสำคัญ synthesis อย่าใช้เครื่องหมายจุลภาค ตัวอย่างเช่นampเลอ:
สถานะกรณี /* การสังเคราะห์ full_case parallel_case */;
3. หากมีการกำหนดรีจิสเตอร์หลายตัวโดยใช้คำสั่ง reg ของ Verilog เพียงคำสั่งเดียว และมีการใช้แอตทริบิวต์กับรีจิสเตอร์เหล่านั้น ซอฟต์แวร์สังเคราะห์จะใช้รีจิสเตอร์ที่ประกาศไว้ล่าสุดในคำสั่ง reg เท่านั้น ตัวอย่างเช่นampเลอ:
reg [5:0] q, q_a, q_b, q_c, q_d /* การสังเคราะห์ syn_preserve=1 */;
แอตทริบิวต์ syn_preserve จะถูกใช้กับ q_d เท่านั้น นี่คือพฤติกรรมที่คาดหวังสำหรับเครื่องมือสังเคราะห์ หากต้องการใช้แอตทริบิวต์นี้กับรีจิสเตอร์ทั้งหมด คุณต้องใช้คำสั่ง reg ของ Verilog แยกต่างหากสำหรับแต่ละรีจิสเตอร์และใช้แอตทริบิวต์นั้น

การระบุคุณลักษณะโดยใช้ SCOPE Editor
หน้าต่าง SCOPE มอบอินเทอร์เฟซที่ใช้งานง่ายสำหรับการเพิ่มแอตทริบิวต์ใดๆ คุณไม่สามารถใช้เพื่อเพิ่มคำสั่งได้ เนื่องจากจะต้องเพิ่มคำสั่งเหล่านี้ลงในแหล่งที่มา fileขั้นตอนต่อไปนี้จะแสดงวิธีการเพิ่มแอตทริบิวต์โดยตรงในหน้าต่าง SCOPE (ดู การระบุคุณลักษณะและคำสั่งใน VHDL บนหน้า 91 หรือ การระบุคุณลักษณะและคำสั่งใน Verilog บนหน้า 92) ขั้นตอนต่อไปนี้จะแสดงวิธีการเพิ่มแอตทริบิวต์โดยตรงในหน้าต่าง SCOPE
1. เริ่มต้นด้วยการออกแบบที่รวบรวมแล้วและเปิดหน้าต่าง SCOPE เพื่อเพิ่มแอตทริบิวต์ลงในข้อจำกัดที่มีอยู่ fileเปิดหน้าต่าง SCOPE โดยการคลิกที่รายการที่มีอยู่ file ในโครงการ view. เพื่อเพิ่มคุณสมบัติให้กับใหม่ fileคลิกไอคอน SCOPE และคลิก Initialize เพื่อเปิดหน้าต่าง SCOPE
2. คลิกแท็บคุณลักษณะที่ด้านล่างของหน้าต่าง SCOPE

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

การระบุคุณลักษณะและคำสั่ง

คุณสามารถเลือกวัตถุก่อน (ขั้นตอนที่ 3) หรือแอตทริบิวต์ก่อน (ขั้นตอนที่ 4)

3. ในการระบุวัตถุ ให้ทำอย่างใดอย่างหนึ่งต่อไปนี้ในคอลัมน์วัตถุ หากคุณได้ระบุแอตทริบิวต์แล้ว คอลัมน์วัตถุจะแสดงเฉพาะตัวเลือกวัตถุที่ถูกต้องสำหรับแอตทริบิวต์นั้นเท่านั้น
เลือกประเภทของวัตถุในคอลัมน์ตัวกรองวัตถุ จากนั้นเลือก
วัตถุจากรายการตัวเลือกในคอลัมน์วัตถุ นี่เป็นวิธีที่ดีที่สุดเพื่อให้แน่ใจว่าคุณกำลังระบุวัตถุที่เหมาะสมด้วยรูปแบบที่ถูกต้อง

LO
คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

การระบุคุณลักษณะและคำสั่ง

บทที่ 4: การตั้งค่าโครงการ Logic Synthesis

ลากวัตถุที่คุณต้องการแนบแอตทริบิวต์จาก
RTL หรือ เทคโนโลยี viewไปที่คอลัมน์วัตถุในหน้าต่าง SCOPE สำหรับแอตทริบิวต์บางอย่าง การลากและวางอาจไม่เลือกวัตถุที่ถูกต้อง ตัวอย่างเช่นampหากคุณต้องการตั้งค่า syn_hier บนโมดูลหรือเอนทิตีเช่นเกตและคุณต้องตั้งค่าบน view สำหรับโมดูลนั้น อ็อบเจ็กต์จะมีรูปแบบต่อไปนี้: v:moduleName ใน Verilog หรือ v:library.moduleName ใน VHDL ซึ่งคุณสามารถมีไลบรารีได้หลายรายการ
พิมพ์ชื่อของวัตถุในคอลัมน์วัตถุ หากคุณไม่ทราบ
ชื่อ ให้ใช้คำสั่ง Find หรือคอลัมน์ Object Filter ตรวจสอบให้แน่ใจว่าพิมพ์คำนำหน้าที่ถูกต้องสำหรับวัตถุที่ต้องการ ตัวอย่างเช่นample เพื่อตั้งค่าแอททริบิวต์บน viewคุณต้องเพิ่มคำนำหน้า v: ลงในชื่อโมดูลหรือเอนทิตี สำหรับ VHDL คุณอาจต้องระบุไลบรารีและชื่อโมดูลด้วย
4. หากคุณระบุอ็อบเจ็กต์ก่อน ตอนนี้คุณก็สามารถระบุแอตทริบิวต์ได้แล้ว รายการจะแสดงเฉพาะแอตทริบิวต์ที่ถูกต้องสำหรับประเภทของอ็อบเจ็กต์ที่คุณเลือกเท่านั้น ระบุแอตทริบิวต์โดยกดปุ่มเมาส์ค้างไว้ในคอลัมน์แอตทริบิวต์ และเลือกแอตทริบิวต์จากรายการ

หากคุณเลือกอ็อบเจ็กต์ก่อน ตัวเลือกที่มีให้จะกำหนดโดยอ็อบเจ็กต์ที่เลือกและเทคโนโลยีที่คุณกำลังใช้ หากคุณเลือกแอตทริบิวต์ก่อน ตัวเลือกที่มีให้จะกำหนดโดยเทคโนโลยี
เมื่อคุณเลือกแอตทริบิวต์ หน้าต่าง SCOPE จะแจ้งให้คุณทราบว่าคุณต้องป้อนค่าประเภทใดสำหรับแอตทริบิวต์นั้น และให้คำอธิบายสั้นๆ เกี่ยวกับแอตทริบิวต์นั้น หากคุณเลือกแอตทริบิวต์ก่อน โปรดกลับไปและระบุอ็อบเจ็กต์
5. กรอกค่า กดปุ่มเมาส์ค้างไว้ในคอลัมน์ค่า และเลือกจากรายการ คุณสามารถพิมพ์ค่าลงไปได้เช่นกัน

คู่มือผู้ใช้ Synplify Pro สำหรับ Microsemi Edition ตุลาคม 2014

บทที่ 4: การตั้งค่าระบบลอจิก

เอกสาร / แหล่งข้อมูล

โปรแกรมสังเคราะห์ FPGA SYnOPSYS Synplify Pro สำหรับ Microsemi Edition [พีดีเอฟ] คู่มือการใช้งาน
FPGA Synthesis Synplify Pro สำหรับรุ่น Microsemi, Synthesis Synplify Pro สำหรับรุ่น Microsemi, Synplify Pro สำหรับรุ่น Microsemi, Pro สำหรับรุ่น Microsemi, รุ่น Microsemi, รุ่น

อ้างอิง

คู่มือการใช้งาน

คู่มือผู้ใช้ Synplify Pro for Microsemi Edition สำหรับ FPGA Synthesis ของ SynOPSYS

การสังเคราะห์ FPGA Synplify Pro สำหรับ Microsemi Edition

ข้อมูลจำเพาะ

ข้อมูลสินค้า

คำแนะนำการใช้ผลิตภัณฑ์

บทที่ 1: บทนำ

ขอบเขตของเอกสาร

การเริ่มต้น

ส่วนต่อประสานผู้ใช้มากกว่าview

บทที่ 2: การออกแบบกระบวนการสังเคราะห์ FPGA

บทที่ 3: การเตรียมข้อมูลอินพุต

คำถามที่พบบ่อย

ถาม: ฉันสามารถทำสำเนาเอกสารได้หรือไม่?

ถาม: ฉันจะเริ่มต้นซอฟต์แวร์ได้อย่างไร?

ถาม: คู่มือผู้ใช้ฉบับนี้เหมาะกับกลุ่มเป้าหมายใด

เอกสาร / แหล่งข้อมูล

อ้างอิง

ฝากความคิดเห็น

ยกเลิกการตอบ