SYnOPSYS FPGA sünteesi Synplify Pro jaoks Microsemi Editioni kasutusjuhend

Synopsys FPGA süntees – Synplify Pro Microsemi versioonile
on terviklik tööriist FPGA rakendamiseks mitmesuguste
funktsioonid, mis on loodud kasutajate abistamiseks loogika sünteesimisel ja kujundamisel
voolab.

Toote kasutusjuhised

1. peatükk: Sissejuhatus

See peatükk annab lõpuview Synopsys FPGA ja
Prototüüpimistooted, FPGA rakendusvahendid ja Synopsys FPGA
Tööriista omadused.

Dokumendi ulatus

Dokumentide komplekt sisaldab teavet toote omaduste kohta
ja on mõeldud kasutajatele, kes on huvitatud FPGA sünteesist ja disainist
voolab.

Alustamine

Tarkvara kasutamise alustamiseks käivitage see vastavalt antud juhistele
juhiseid ja abi saamiseks vaadake kasutusjuhendit.

Kasutajaliides läbiview

Tutvuge kasutajaliidesega, et saaksite tõhusalt kasutada
tarkvarafunktsioonide vahel navigeerimine.

2. peatükk: FPGA sünteesi disainivood

See peatükk kirjeldab FPGA loogikasünteesi kavandamise voogu.
süntees.

3. peatükk: Sisendi ettevalmistamine

Siit saate teada, kuidas kasutada segakeelset allikat Files ja inkrementaalne
Kompilaator sisendandmete tõhusaks ettevalmistamiseks.

Märkus. Olge teadlik kõigist piirangutest, mis on seotud
inkrementaalse kompilaatori kasutamisega.

KKK

K: Kas ma saan dokumentidest koopiaid teha?

V: Jah, litsentsileping lubab koopiate tegemist sisemiseks kasutamiseks.
kasutada ainult koos õige viitega.

K: Kuidas ma tarkvara käivitan?

A: Lisateavet leiate juhendi 1. peatüki jaotisest „Alustamine”.
Tarkvara käivitamise kohta leiate üksikasjalikke juhiseid kasutusjuhendist.

K: Kellele see kasutusjuhend on mõeldud?

A: Kasutusjuhend on suunatud FPGA-st huvitatud isikutele.
süntees ja disainivood.

View Fullscreen

Synopsys FPGA süntees
Synplify Pro Microsemi Editioni jaoks
Kasutusjuhend
oktoober 2014

Autoriõiguse teatis ja omandiõigusega kaitstud teave
Autoriõigus © 2014 Synopsys, Inc. Kõik õigused kaitstud. See tarkvara ja dokumentatsioon sisaldavad konfidentsiaalset ja omandiõigusega kaitstud teavet, mis on Synopsys, Inc. omand. Tarkvara ja dokumentatsioon on litsentsilepingu alusel ning neid võib kasutada või kopeerida ainult vastavalt litsentsilepingu tingimustele. Ühtegi osa tarkvarast ja dokumentatsioonist ei tohi ilma Synopsys, Inc. eelneva kirjaliku loata või litsentsilepingus sõnaselgelt sätestatud viisil reprodutseerida, edastada ega tõlkida mis tahes kujul või mis tahes vahenditega, olgu see siis elektrooniline, mehaaniline, käsitsi, optiline või muul viisil.
Õigus dokumentatsiooni kopeerida
Litsentsileping Synopsysega lubab litsentsisaajal teha dokumentatsioonist koopiaid ainult ettevõttesiseseks kasutamiseks.
Iga eksemplar peab sisaldama kõiki autoriõiguste, kaubamärkide, teenindusmärkide ja omandiõiguste teateid, kui neid on. Litsentsisaaja peab andma kõigile eksemplaridele järjekorranumbrid. Nende eksemplaride kaanelehel peab olema järgmine tekst:
„Käesolev dokument on paljundatud Synopsys, Inc. loal ja mõeldud ainult _______________________________________________ ja tema töötajatele. See on koopia number ___________.”
Sihtkoha kontrolllause
Kõik selles väljaandes sisalduvad tehnilised andmed kuuluvad Ameerika Ühendriikide ekspordikontrolli seaduste alla. Avalikustamine teiste riikide kodanikele vastuolus Ameerika Ühendriikide seadustega on keelatud. Lugeja kohustus on kindlaks teha kohaldatavad eeskirjad ja neid järgida.
LO

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Vastutusest loobumine
SYNOPSYS, INC. JA SELLE LITSENTSIANDJAD EI ANNA SELLE MATERJALI SUHTES MINGISUGUSEID GARANTIISID, OTSESEID EGA KAUDSEID, SEALHULGAS, KUID MITTE AINULT, KAUBASTATAVUSE JA KINDLAKS OTSTARBEKS SOBIVUSE KAUBASTATAVUSE JA KAUDSED GARANTIID.
Registreeritud kaubamärgid (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity logo, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera ja YIELDirector on Synopsys, Inc. registreeritud kaubamärgid.
Kaubamärgid (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL-i kompilaator, Hercules, hierarhilise optimeerimise tehnoloogia, suure jõudlusega ASIC-i prototüüpimissüsteem, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, teekikompilaator, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, moodulikompilaator, MultiPoint, ORAengineering, füüsiline analüütik, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC ja Worksheet Buffer on Synopsys, Inc. kaubamärgid.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Teenindusmärgid (sm)
MAP-in, SVP Café ja TAP-in on Synopsys, Inc. teenindusmärgid. SystemC on Open SystemC Initiative'i kaubamärk ja seda kasutatakse litsentsi alusel. ARM ja AMBA on ARM Limited'i registreeritud kaubamärgid. Saber on SabreMark Limited Partnershipi registreeritud kaubamärk ja seda kasutatakse litsentsi alusel. Kõik muud toote- või ettevõttenimed võivad olla nende vastavate omanike kaubamärgid.
Trükitud USAs oktoobris 2014

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Sisu

1. peatükk: Sissejuhatus
Synopsys FPGA ja prototüüpimise tooted . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA rakendustööriistad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA tööriista funktsioonid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Dokumendi ulatus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Dokumendikomplekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Sihtrühm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Alustamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Abi saamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Kasutajaliides läbiview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2. peatükk: FPGA sünteesi disainivood
Loogikasünteesi kavandamise voog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3. peatükk: Sisendi ettevalmistamine
HDL-allika seadistamine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL-allika loomine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Kontekstipõhise abi redaktori kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL-allika kontrollimine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL-allika redigeerimine Files sisseehitatud tekstiredaktoriga . . . . . . . . . . . . . . . . . . . . . . . . 35 Redigeerimisakna eelistuste määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Välise tekstiredaktori kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilogi teegi laienduste kasutamine Files . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Segakeelse allika kasutamine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Inkrementaalse kompilaatori kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Piirangud . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Struktuurse Verilog-voo kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Piirangud . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Piiranguga töötamine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Millal piirangut kasutada Files lähtekoodi kohal . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Tekstiredaktori kasutamine piirangute jaoks Files (Pärand) . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl süntaksi juhised piirangute jaoks Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Piirangu kontrollimine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4. peatükk: Loogilise sünteesi projekti seadistamine
Projekti seadistamine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Projekti loomine File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Olemasoleva projekti avamine File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Projekti muutmine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projekti seadistamine View Kuvamiseelistused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilogi kaasamisteede värskendamine vanemas projektis Files . . . . . . . . . . . . . . . . . . . . . . . 65
Projekti haldamine File Hierarhia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Kohandatud kaustade loomine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Kohandatud projektikaustade muutmine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Kohandatud manipuleerimine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Rakenduste seadistamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Mitme rakendusega töötamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Loogikasünteesi rakendusvalikute seadistamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Seadme valikute seadistamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimeerimisvalikute seadistamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Globaalse sageduse ja piirangu määramine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Tulemuste valikute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Ajastusaruande väljundi määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilogi ja VHDL-i valikute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Atribuutide ja direktiivide määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Atribuutide ja direktiivide määramine VHDL-is . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Atribuutide ja direktiivide määramine Verilogis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Atribuutide määramine SCOPE redaktori abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Atribuutide määramine piirangutes File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Otsimine Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Tuvastamine Files otsimiseks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtreerimine Files otsimiseks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Otsingutulemused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arhiveerimine Files ja projektid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekti arhiveerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projekti arhiivist eemaldamine . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti kopeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5. peatükk: Piirangute määramine
SCOPE redaktori kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Piirangute loomine SCOPE redaktoris . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Piirangute loomine FDC malli käsuga . . . . . . . . . . . . . . . . . . 116
SCOPE-piirangute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Ulatuspiirangute sisestamine ja muutmine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Kella ja tee piirangute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Sisend- ja väljundpiirangute määratlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Standardsete I/O-padja tüüpide määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL-i kasutamine View SCOPE GUI-st . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Piirangute sisestamise ja muutmise juhised . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Ajastuserandite määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Ajastuserandite lähte-/kuni-/läbipunktide määramine . . . . . . . . . . . . . . . . . . . . . 130 Mitmerattaliste teede määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Valede teede defineerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Objektide leidmine Tcl-i find ja expand abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Otsingumustrite määramine Tcl-i find jaoks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl-i otsingu tulemuste täpsustamine -filter abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl-i Find käsu kasutamine kollektsioonide defineerimiseks . . . . . . . . . . . . . . . . . . . . . . . 138 Kollektsioonide määratlemine käsuga Tcl expand . . . . . . . . . . . . . . . . . . . . . 140 Tcl Find and Expand tulemuste kontrollimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl Find and Expand kasutamine partiirežiimis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Kollektsioonide kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Kollektsioonide määratlemise meetodite võrdlus . . . . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE-kollektsioonide loomine ja kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Kollektsioonide loomine Tcl-käskude abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewKollektsioonide loomine ja manipuleerimine Tcl-käskudega . . . . . . . . . . . . . . . . . . 150
SDC teisendamine FDC-ks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE redaktori kasutamine (pärand) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE piirangute sisestamine ja muutmine (pärand) . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE ajastuspiirangute määramine (pärand) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Vaikimisi piirangute sisestamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Kella ja tee piirangute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Kellade defineerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Sisend- ja väljundpiirangute määratlemine (pärand) . . . . . . . . . . . . . . . . . . . . . . . . . 169 Valede radade määratlemine (pärand) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

6. peatükk: Tulemuste süntees ja analüüsimine
Oma kujunduse süntees . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Loogikasünteesi käivitamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Ajakohase kontrolli kasutamine tööde haldamiseks . . . . . . . . . . . . . . . . . . . . . . . 174
Kontrollimise logi File Tulemused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewLogimine ja sellega töötamine File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Kiire juurdepääs konkreetsetele aruannetele . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Tulemustele kaugjuurdepääs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Tulemuste analüüsimine logi abil File Aruanded . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Vaateakna kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Ressursside kasutamise kontrollimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Sõnumite käsitlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Tulemuste kontrollimine sõnumis Viewee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Sõnumite filtreerimine sõnumis Viewee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Sõnumite filtreerimine käsurealt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Sõnumite filtreerimise automatiseerimine Tcl-skripti abil . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 Logi File Sõnumite juhtnupud . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Käsitsemishoiatused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Jätkamise kasutamine vea korral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Jätkamise kasutamine vea korral kompileerimispunkti sünteesiks . . . . . . . . . . . . . . . . . . . . . . 203
7. peatükk: Analüüsimine HDL Analysti ja FSM-iga Viewer
Skeemil töötamine Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL-analüsaatori eristamine Views . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Avamine Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjekti omaduste muutmine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Objektide valimine RTL/tehnoloogia aknas Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Töötamine mitmeleheliste skeemidega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Liikumine erinevate lehtede vahel Views skeemiaknas . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Skeemi seadistamine View Eelistused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windowsi haldamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Disainihierarhia uurimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Disainihierarhia läbimine hierarhiabrauseriga . . . . . . . . . . . . . . . . . . . 222 Objektihierarhia uurimine vajutamise/hüppamise teel . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Läbipaistvate eksemplaride objektihierarhia uurimine . . . . . . . . . . . . . . . . . . . . 228
Objektide leidmine . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Objektide leidmine sirvides HDL Analystis Views . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Otsingu kasutamine hierarhiliste ja piiratud otsingute jaoks . . . . . . . . . . . . . . . . . . . . . . . 232 Metamärkide kasutamine otsingukäsuga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Otsingu kombineerimine filtreerimisega otsingu täpsustamiseks . . . . . . . . . . . . . . . . . . . . . . . . . . 240 Otsingu kasutamine väljundvõrgu loendi otsimiseks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Ristmõtlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Ristmõtlemine RTL/tehnoloogia sees View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Ristsondeerimine RTL/tehnoloogiast View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Ristsondeerimine tekstiredaktori aknast . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Ristsondeerimine Tcl skripti aknast . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Ristsondeerimine FSM-ist Viewee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analüüsimine HDL Analyst Tooli abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewProjekteerimishierarhia ja konteksti loomine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtreerimisskeemid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Laiendatav tihvt- ja võrguloogika . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Laiendamine ja ViewÜhenduste loomine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Skemaatilise hierarhia lamendamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Mälukasutuse minimeerimine disainide analüüsimisel . . . . . . . . . . . . . . . . . . . . . . 267
FSM-i kasutamine Viewee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
8. peatükk: Ajastuse analüüsimine
Ajastuse analüüs skemaatiliselt Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewAjastusteabe märkimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Ajastusteabe märkimine skeemil Views . . . . . . . . . . . . . . . . . . . . 275 Kellapuude analüüsimine RTL-is View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKriitiliste teede loomine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Negatiivse lõtku käsitlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Kohandatud ajastusaruannete genereerimine STA abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analüüsi kavandamise piirangute kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Analüüsi kavandamise piirangute kasutamise stsenaariumid . . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC loomine File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Objektinimede õige kasutamine ADC-s File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automaatsete piirangute kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Automaatsete piirangute tulemused . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9. peatükk: Kõrgetasemeliste objektide järeldamine
Mustade kastide defineerimine sünteesiks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Mustade kastide ja sisendite/väljundite eksemplaride loomine Verilogis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Mustade kastide ja sisendite/väljundite eksemplaride loomine VHDL-is . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Musta kasti ajastuspiirangute lisamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Muude musta kasti atribuutide lisamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Olekumasinate defineerimine sünteesiks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Olekumasinate defineerimine Verilogis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Olekumasinate defineerimine VHDL-is . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM-ide määramine atribuutide ja direktiivide abil . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Ohutute FSM-ide määratlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automaatne RAM-i järeldamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Plokk-RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-i atribuudid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Ploki-RAM-i järeldamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM-ide initsialiseerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ide initsialiseerimine Verilogis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-ide initsialiseerimine VHDL-is . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
10. peatükk: Projekteerimistaseme optimeerimiste täpsustamine
Optimeerimise näpunäited . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Üldised optimeerimise näpunäited . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Pindala optimeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Ajastuse optimeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Ümberajastamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ümberajastamise juhtimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ümberajastamine Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Ajastuse ümberjaotamise aruanne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kuidas ajastuse ümberjaotamine toimib . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Objektide kaitsmine optimeerimise eest . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Syn_keep kasutamine säilitamiseks või replikatsiooniks . . . . . . . . . . . . . . . . . . . . . . . . 343 Hierarhia lamendamise juhtimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hierarhia säilitamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Laienduse optimeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Laienduse piirangute määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Puhverdamise ja replikatsiooni juhtimine . . . . . . . . . . . . . . . . 350
Ressursside jagamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Sisendite/väljundite lisamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Olekumasinate optimeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Olekumasinate optimeerimise aja otsustamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM kompilaatori käivitamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Exploreri käivitamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Sondide sisestamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Sondimismeetodite määramine lähtekoodis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Sondimismeetodite atribuutide interaktiivne lisamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11. peatükk: Kompileerimispunktidega töötamine
Kompileerimispunkti põhitõed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagKompileerimispunktide kujundamise es . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Käsitsi kompileerimispunktid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Pesastatud kompileerimispunktid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Kompileerimispunktide tüübid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Kompileerimispunkti sünteesi põhitõed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompileerimispunkti piirang Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Liidese loogikamudelid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Liidese ajastus kompileerimispunktide jaoks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompileerimispunkti süntees . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Kompileerimispunkti inkrementaalne süntees . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Kompileerimispunkti ajastuse piirangute edasine annotatsioon . . . . . . . . . . . . . . . . . . 384
Kompileerimispunktide sünteesimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Käsitsi kompileerimispunktide voog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Tipptaseme piirangute loomine File Kompileerimispunktide jaoks . . . . . . . . . . . . . . . . . . . . 388 Käsitsi kompileerimispunktide määratlemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Piirangute seadmine kompileerimispunkti tasandil . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Kompileerimispunktide tulemuste analüüsimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Kompileerimispunktide kasutamine koos teiste funktsioonidega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kompileerimispunktide kombineerimine mitmeprotsessilise töötlemisega . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
Inkrementaalne resünteesimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Kompileerimispunktide inkrementaalne resünteesimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
12. peatükk: IP-sisendiga töötamine
IP genereerimine SYNCore'iga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO-de määramine SYNCore'iga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM-ide määramine SYNCore'iga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Baitil lubatud RAM-ide määramine SYNCore'i abil . . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM-ide määramine SYNCore'i abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Liitjate/lahutajate määramine SYNCore'i abil . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Loendurite määramine SYNCore'iga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP krüpteerimisvoog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Üleview Synopsys FPGA IP Flow'st . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Krüpteerimine ja dekrüpteerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Krüptitud IP-ga töötamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Teie IP krüpteerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP krüpteerimine skriptiga encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 IP krüpteerimine skriptiga encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Skripti väljundmeetodi määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP-paketi ettevalmistamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hüperallika kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hüperallika kasutamine prototüüpimiseks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hüperallika kasutamine intellektuaalomandi disainimiseks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Signaalide keermestamine läbi IP disainihierarhia . . . . . . . . . . . . . . . . . 461
13. peatükk: Protsesside optimeerimine tootlikkuse suurendamiseks
Pakktöötlusrežiimi kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Pakktöötlusrežiimi käivitamine projektil File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Partiirežiimi käivitamine Tcl-skriptiga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Litsentsi järjekorda panemine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Töö Tcl-i skriptide ja käskudega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl-i käskude ja skriptide kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tööskripti genereerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Paralleelsete tööde arvu määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl sünteesiskripti loomine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl muutujate kasutamine erinevate kellasageduste proovimiseks . . . . . . . . . . . . . . . . . . . . 476 Tcl muutujate kasutamine mitme sihttehnoloogia proovimiseks . . . . . . . . . . . . . . . . . . 478 Alt-üles sünteesi käivitamine skripti abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Voogude automatiseerimine synhooks.tcl abil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
14. peatükk: Mitmetöötluse kasutamine
Mitmeprotsessoriline töötlemine kompileerimispunktidega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Paralleelsete tööde maksimaalse arvu määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Litsentsi kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
15. peatükk: Microsemi disainide optimeerimine
Mikrosemi disainide optimeerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Eelnevalt määratletud mikrosemi mustade kastide kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 SmartGeni makrode kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Töö Radhard Designsiga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Syn_radhardlevel määramine lähtekoodis . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
16. peatükk: Sünteesi väljundiga töötamine
Teabe edastamine P&R tööriistadele . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Tihvtide asukohtade määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Mikrosemi-siiniportide asukohtade määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makro ja registri paigutuse määramine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Tarnijaspetsiifilise väljundi genereerimine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Väljundi suunamine tarnijale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Võrguloendi vormingute kohandamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
17. peatükk: Sünteesijärgsete toimingute käivitamine
P&R automaatne käivitamine pärast sünteesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Töötamine Identify tööriistadega . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Käivitamine Synplify Pro tööriistast . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Probleemide lahendamine Identify käivitamisel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Identify tööriista kasutamine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Kompileerimispunktide kasutamine tuvastamise tööriistaga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simuleerimine VCS-tööriistaga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. PEATÜKK
Sissejuhatus
See Synplify Pro® tarkvara tutvustus kirjeldab järgmist:
· Synopsys FPGA ja prototüüpimistooted, leheküljel 16 · Dokumendi ulatus, leheküljel 21 · Alustamine, leheküljel 22 · Kasutajaliidese ülevaadeview, leheküljel 24

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. peatükk: Sissejuhatus

Synopsys FPGA ja prototüüpimise tooted

Synopsys FPGA ja prototüüpimise tooted
Järgmisel joonisel on kujutatud Synopsys FPGA ja prototüüpimise tooteperekonda.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Synopsys FPGA ja prototüüpimise tooted

1. peatükk: Sissejuhatus

FPGA rakendustööriistad
Synplify Pro ja Synplify Premier tooted on RTL-sünteesi tööriistad, mis on spetsiaalselt loodud FPGA-de (programmeeritavate loogikaelementide) ja CPLD-de (keeruliste programmeeritavate loogikaelementide) jaoks.

Synplify Pro sünteesitarkvara
Synplify Pro FPGA sünteesitarkvara on sisuliselt tööstusstandard suure jõudlusega ja kulutõhusate FPGA-disainide loomiseks. Selle ainulaadne
Käitumise ekstraheerimise sünteesitehnoloogia (BEST) algoritmid teostavad
kõrgetasemelised optimeerimised enne RTL-koodi sünteesimist spetsiifiliseks FPGA loogikaks. See lähenemisviis võimaldab suurepäraseid optimeerimisi kogu FPGA ulatuses, kiiret käitusaega ja võimet käsitleda väga suuri kujundusi. Synplify Pro tarkvara toetab uusimaid VHDL- ja Verilog-keele konstruktsioone, sealhulgas SystemVerilogi ja VHDL 2008. Tööriist on tehnoloogiasõltumatu, võimaldades kiiret ja lihtsat sihtrühma suunamist FPGA-seadmete ja tarnijate vahel ühest kujundusprojektist.

Synplify Premier sünteesitarkvara
Synplify Premieri funktsionaalsus on Synplify Pro tööriista superkomplekt, mis pakub ülimat FPGA implementatsiooni ja silumiskeskkonda. See sisaldab ulatuslikku tööriistade ja tehnoloogiate komplekti edasijõudnutele FPGA disaineritele ning toimib ka sünteesimootorina ASIC prototüüpide tootjatele, kes on suunatud üksikutele FPGA-põhistele prototüüpidele.
Synplify Premier toode pakub nii FPGA disaineritele kui ka ASIC prototüüpide valmistajatele, kes keskenduvad üksikutele FPGA-dele, kõige tõhusamat meetodit disaini rakendamiseks ja silumiseks. Disaini rakendamise poolelt hõlmab see ajastuse sulgemise, loogika kontrollimise, IP kasutamise, ASIC-ühilduvuse ja DSP rakendamise funktsioone, samuti tihedat integratsiooni FPGA tootjate tausttööriistadega. Silumise poolelt pakub see FPGA-de süsteemisisest kontrollimist, mis kiirendab oluliselt silumisprotsessi, ning sisaldab ka kiiret ja järkjärgulist meetodit raskesti tabatavate disainiprobleemide leidmiseks.

Synopsys FPGA tööriista funktsioonid
See tabel eristab Synplify Pro, Synplify, Synplify Premieri ja Synplify Premier with Design Planner toodete peamisi funktsioone.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. peatükk: Sissejuhatus

Synopsys FPGA ja prototüüpimise tooted

Synplify Synplify Pro

Esitus

Käitumise ekstraheerimise süntees

Tehnoloogia® (BEST™)

Tarnija loodud tuum/IP

Tugi (teatud tehnoloogiad)

FSM-i kompilaator

Mikroneesia maadeavastaja

Väravaga kella konversioon

Registritorustik

Registri ümberajastamine

SCOPE® piirangu sisestamine

Kõrge töökindluse omadused

Integreeritud koha ja marsruudi analüüs

Analüüs

HDL-i analüütik®

Võimalus

Ajastusanalüsaator

Punkt-punkti

Mikroneesia Viewer

Ristsondeerimine

Sondipunkti loomine

Identify® Instrumentor

Siluri tuvastamine

Võimsusanalüüs (SAIF)

Füüsiline disain

Kujundusplaan File

Loogiline määramine piirkondadele

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Synopsys FPGA ja prototüüpimise tooted

1. peatükk: Sissejuhatus

Pindala hindamine ja piirkonna mahutavus Pingete määramine Füüsilised optimeerimised Füüsiline süntees Füüsiline analüütik Synopsys DesignWare® Foundationi teek Käitusaegne hierarhiline disain Täiustatud optimeerimine Kiire süntees Mitmeprotsessoriline kompileerimine vea korral Meeskonnatöö disain Segakeeleline disain Kompileerimispunktid Hierarhiline disain Tõeline partiirežiim (ainult ujuvlitsentsid) GUI Partiirežiim (ujuvlitsentsid) Partiirežiim P&R P&R-andmete tagasiulatuv annotatsioon Formaalne verifitseerimine

Synplify Synplify Pro

xxxx

–

Integratsiooni tuvastamine

Piiratud

Synplify Premier
xxx
xxxxx
xxxx
x
x Loogilise sünteesi režiim x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Loogilise sünteesi režiim
x

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. peatükk: Sissejuhatus

Synopsys FPGA ja prototüüpimise tooted

P&R andmekujunduskeskkonna tekstiredaktori tagasiulatuv annotatsioon View Jälgimisaken Sõnumiaken Tcl-aken Mitmed implementatsioonid Tarnija tehnoloogia tugi Prototüüpimise funktsioonid Käitusaja funktsioonid Kompileerimispunktid Väravkellkonversioon Kompileerimine vea korral

Synplify Synplify Pro

Synplify Premier
xxxxx Valitud
xxxx

Synplify Premier DP
x
xxxxx Valitud
xxxx

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Dokumendi ulatus

1. peatükk: Sissejuhatus

Dokumendi ulatus
Järgnevalt selgitatakse selle dokumendi ulatust ja sihtrühma.

Dokumentide komplekt
See kasutusjuhend on osa dokumendikomplektist, mis sisaldab teatmikku ja õpetust. See on mõeldud kasutamiseks koos komplekti teiste dokumentidega. See keskendub Synopsys FPGA tarkvara kasutamise kirjeldamisele tüüpiliste ülesannete täitmiseks. See hõlmab järgmist:
· Kasutusjuhend selgitab ainult tüüpiliste toimingute tegemiseks vajalikke valikuid
kirjeldatud käsiraamatus. See ei kirjelda kõiki saadaolevaid käske ja valikuid. Kõigi käskude valikute ja süntaksi täieliku kirjelduse leiate kasutajaliidese juhendist.view peatükk Synopsys FPGA sünteesi teatmikraamatus.
· Kasutusjuhend sisaldab ülesannetepõhist teavet. Jaotise saamiseks
Kuidas teavet korraldatakse, vaadake jaotist Abi saamine leheküljel 22.

Publik
Synplify Pro tarkvaratööriist on suunatud FPGA-süsteemide arendajatele. Eeldame, et olete kursis järgmisega:
· Disaini süntees · RTL · FPGA-d · Verilog/VHDL

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. peatükk: Sissejuhatus

Alustamine

Alustamine
See osa näitab, kuidas alustada Synopsys FPGA sünteesitarkvaraga. See kirjeldab järgmisi teemasid, kuid ei asenda litsentsimise ja installimise kohta käivat teavet installijuhistes:
· Tarkvara käivitamine, leheküljel 22 · Abi saamine, leheküljel 22

Tarkvara käivitamine
1. Kui te pole seda veel teinud, installige Synopsys FPGA sünteesitarkvara vastavalt installijuhistele.
2. Käivitage tarkvara.
Kui töötate Windowsi platvormil, valige
Programmid->Synopsys->toote versioon nupu Start alt.
Kui töötate UNIX-platvormil, tippige sobiv
käsk käsureal:
sünplify_pro
· Käsk käivitab sünteesitööriista ja avab projekti akna. Kui
Kui olete tarkvara varem käivitanud, kuvatakse aknas eelmine projekt. Lisateavet liidese kohta leiate jaotisest Kasutajaliides.view teatmiku peatükk.

Abi saamine
Enne Synopsysi toele helistamist tutvuge dokumenteeritud teabega. Teabele pääsete ligi veebis abimenüü kaudu või PDF-versioonist. Järgmises tabelis on näidatud, kuidas teave on korraldatud.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Alustamine
Abi saamiseks järgmiste toimingute kohta… Tarkvarafunktsioonide kasutamine Kuidas…
Vooluinfo
Veateated Litsentsimine Atribuudid ja direktiivid Sünteesi funktsioonid Keel ja süntaks Tcl süntaks Tcl sünteesi käsud Tootevärskendused

1. peatükk: Sissejuhatus
Vaadake… Synopsys FPGA sünteesi kasutusjuhendit Synopsys FPGA sünteesi kasutusjuhend, rakenduse märkmed toe kohta web Synopsys FPGA sünteesi kasutusjuhend, rakenduse märkused toe kohta web saidi veebipõhine abi (valige Abi->Veateated) Synopsys SolvNet Websait Synopsys FPGA sünteesi teatmik Synopsys FPGA sünteesi teatmik Synopsys FPGA sünteesi teatmik Synopsys FPGA sünteesi teatmik Veebipõhine abi (valige Abi->Tcl Abi) Synopsys FPGA sünteesi teatmik Synopsys FPGA sünteesi teatmik (Web menüükäsud)

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

1. peatükk: Sissejuhatus

Kasutajaliides läbiview

Kasutajaliides läbiview
Kasutajaliides (UI) koosneb peaaknast, mida nimetatakse projektiks. viewja spetsiaalsed aknad või viewerinevate ülesannete jaoks. Iga funktsiooni kohta leiate lisateavet 2. peatükist „Kasutajaliides”view Synopsys FPGA sünteesi teatmiku käsiraamatust.

Synplify Pro liides

Nuppude paneel

Tööriistaribade projekt view

Olek

Rakendamise tulemused view

Ligipääsetavad vahekaardid views

Tcl skripti/sõnumite aken LO

Vaata aken

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

2. PEATÜKK
FPGA sünteesi disainivood
See peatükk kirjeldab loogikasünteesi kavandamise voogu, lk 26.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

2. peatükk: FPGA sünteesi disainivood

Loogilise sünteesi disainivoog

Synopsys FPGA tööriistad sünteesivad loogikat, kompileerides esmalt RTL-allika tehnoloogiast sõltumatuteks loogikastruktuurideks ning seejärel optimeerides ja kaardistades loogika tehnoloogiapõhiste ressurssidega. Pärast loogikasünteesi genereerib tööriist tootjapõhise võrguloendi ja piirangu. file mida saate kasutada koha ja marsruudi (P&R) tööriista sisenditena.
Järgmisel joonisel on näidatud loogikasünteesi etapid ja tööriistad ning mõned peamised sisendid ja väljundid. Selle voo jaoks saate kasutada Synplify Pro sünteesitarkvara. Interaktiivne ajaanalüüs on valikuline. Kuigi voos on näidatud tarnija piirang fileotse sisenditena P&R tööriista, peaksite need lisama files mustade kastide ajastamise sünteesiprojektile.

Synopsys FPGA tööriist

RTL

RTL-kompilatsioon

FDC

Loogiline süntees

Sünteesitud võrguloend Sünteesi piirangud Tarnija piirangud
Müüja tööriist
Koht ja marsruut

Loogilise sünteesi protseduur

Samm-sammult juhistega disainivoo jaoks, mis põhineb konkreetsel disainil

andmete saamiseks laadige õpetus alla aadressilt websait. Järgmised sammud võtavad kokku

kavandi sünteesimise protseduur, mida on illustreeritud ka joonisel

järgnev joonis.

1. Loo projekt.

2. Lisage allikas files projektile.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi disainivoog

2. peatükk: FPGA sünteesi disainivood

3. Määrake kujundusele atribuudid ja piirangud.
4. Määrake rakendamise suvandid dialoogiboksis Rakendamise suvandid.
5. Loogikasünteesi käivitamiseks klõpsake nuppu „Käivita“.
6. Analüüsige tulemusi, kasutades selliseid tööriistu nagu logi file, HDL Analysti skeem views, sõnumiaken ja jälgimisaken.
Pärast kujunduse valmimist saate väljundit kasutada files koht-ja-marsruut meetodi käivitamiseks tarnija tööriistaga ning FPGA rakendamiseks.
Järgmisel joonisel on loetletud voo peamised sammud:

Loo projekt
Lisa allikas Files
Määra piirangud
Määra Valikud
Käivitage tarkvara
Analüüsi tulemusi Kas eesmärke pole saavutatud?
Jah, koht ja marsruut

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

2. peatükk: FPGA sünteesi disainivood

Loogilise sünteesi disainivoog

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. PEATÜKK
Sisendi ettevalmistamine
Kujunduse sünteesimisel peate seadistama kahte tüüpi files: HDL filemis kirjeldavad teie disaini ja projekti files disaini haldamiseks. Selles peatükis kirjeldatakse nende seadistamise protseduure. fileja projekti. See hõlmab järgmist:
· HDL-allika seadistamine Files, leheküljel 30 · Segakeelse allika kasutamine Files, leheküljel 44 · Inkrementaalse kompilaatori kasutamine, leheküljel 49 · Struktuurse Verilogi voo kasutamine, leheküljel 51 · Piirangutega töötamine Files, lk 53

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

HDL-allika seadistamine Files
Selles jaotises kirjeldatakse allika seadistamist files; projekt file Seadistamist on kirjeldatud jaotises Projekti seadistamine Files, leheküljel 58. Allikas files võib olla Verilogis või VHDL-is. Lisateavet struktureerimise kohta leiate fileSünteesi kohta vaadake teatmikjuhendit. Selles jaotises käsitletakse järgmisi teemasid:
· HDL-allika loomine Files, leheküljel 30 · Kontekstipõhise abi redaktori kasutamine, leheküljel 32 · HDL-allika kontrollimine Files, leheküljel 34 · HDL-allika redigeerimine FileSisseehitatud tekstiredaktori kasutamine, leheküljel 35 · Välise tekstiredaktori kasutamine, leheküljel 41 · Redigeerimisakna eelistuste määramine, leheküljel 39 · Verilogi teegi laienduste kasutamine Files, lk 42

HDL-allika loomine Files
Selles jaotises kirjeldatakse, kuidas kasutada sisseehitatud tekstiredaktorit lähtekoodi loomiseks. files, aga ei lähe üksikasjadesse selle kohta, mis files sisaldavad. Lisateavet selle kohta, mida saab ja mida ei tohi lisada, ning müüjapõhist teavet leiate teatmikjuhendist. Kui teil on juba allikas files, saate süntaksi kontrollimiseks või muutmiseks kasutada tekstiredaktorit file (vt. HDL-allika kontrollimine Files, leheküljel 34 ja HDL-allika redigeerimine Filesisseehitatud tekstiredaktoriga, lk 35).
Allika jaoks võite kasutada Verilogi või VHDL-i files. The files-il on v (Verilog) või VHD (VHDL) file vastavalt laiendusi. Võite kasutada Verilogi ja VHDL-i filesamas konstruktsioonis. Lisateavet Verilogi ja VHDL-i sisendi kombinatsiooni kasutamise kohta leiate siit. files, vaata Segakeelse allika kasutamine Files, lk 44.
1. Uue allika loomiseks file kas klõpsake HDL-il file ikooni ( ) või tehke järgmist.
Valige File->Uus või vajutage Ctrl-n.
Valige dialoogiboksis Uus allika tüüp. file sa tahad luua,
Verilog või VHDL. Mitte et saate kontekstiabi redaktorit kasutada Verilogi disainide jaoks, mis sisaldavad lähtekoodis SystemVerilogi konstruktsioone.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

fileLisateavet leiate jaotisest Kontekstipõhise abi redaktori kasutamine, lk 32.
Kui kasutate Verilog 2001 vormingut või SystemVerilogi, veenduge enne sünteesi käivitamist, et Verilog 2001 või System Verilog oleks lubatud (Projekt->Rakenduse valikud->Verilog vahekaart). Vaikimisi on Verilog file Uute projektide vorming on SystemVerilog.

Sisestage nimi ja asukoht file ja klõpsake nuppu OK. Tühi redigeerimisaken
Avaneb aken, kus vasakul on reanumbrid.
2. Tippige allikateave aknasse või lõigake ja kleepige see. Vaadake jaotist HDL-allika redigeerimine. FileLisateavet redigeerimisaknas töötamise kohta leiate jaotisest Sisseehitatud tekstiredaktori kasutamine leheküljel 35.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

Parima sünteesitulemuse saavutamiseks vaadake teatmikjuhendit ja veenduge, et kasutate saadaolevaid konstruktsioone ning müüjaspetsiifilisi atribuute ja direktiive tõhusalt.
3. Salvestage file valides File->Salvesta või salvesta ikooni ( ).
Kui olete allika loonud file, saate kontrollida, kas teil on õige süntaks, nagu on kirjeldatud jaotises HDL-i allika kontrollimine Files, lk 34.

Kontekstipõhise abi redaktori kasutamine
Verilogi kujunduse loomisel või avamisel file, kasutage akna allosas kuvatavat kontekstipõhise abi nuppu, mis aitab teil lähtekoodis Verilog/SystemVerilog konstruktidega kodeerida. file või Tcl-i piirangukäsud oma Tcl-i file.
Kontekstipõhise abi redaktori kasutamiseks:
1. Selle tekstiredaktori kuvamiseks klõpsake nupul Kontekstipõhine abi.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

2. Kui valite akna vasakus servas konstruktsiooni, kuvatakse konstruktsiooni veebipõhine abikirjeldus. Kui valitud konstruktsioonil on see funktsioon lubatud, kuvatakse akna ülaosas veebipõhine abiteema ja allosas selle konstruktsiooni üldine kood või käsu mall.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

3. Nupp „Lisa mall“ on samuti lubatud. Kui klõpsate nuppu „Lisa mall“, lisatakse malliaknas kuvatav kood või käsk teie malli. file kursori asukohas. See võimaldab teil koodi või käsu hõlpsalt sisestada ja seda sünteesitava kujunduse jaoks muuta.
4. Kui soovite kopeerida ainult malli osi, valige kood või käsk, mille soovite lisada, ja klõpsake nuppu „Kopeeri”. Seejärel saate selle oma malli kleepida. file.

HDL-i allika kontrollimine Files

Tarkvara kontrollib automaatselt teie HDL-allikat files kompileerimisel, aga kui soovite enne sünteesi oma lähtekoodi kontrollida, kasutage järgmist protseduuri. Sünteesitarkvaras tehakse kahte tüüpi kontrolle: süntaks ja süntees.

1. Valige allikas filesa tahad kontrollida.
Kõigi allikate kontrollimiseks fileprojektis tühistage kõigi valikud files
projektide nimekirja ja veenduge, et ükski neist fileon avatud aktiivses aknas. Kui teil on aktiivne allikas file, kontrollib tarkvara ainult aktiivseid file.
Ühe kontrollimiseks file, avage file koos File->Ava või topeltklõpsa
file projektiaknas. Kui teil on rohkem kui üks file avada ja soovid kontrollida ainult ühte neist, vii kursor sobivasse kohta file akent, et veenduda, kas see on aktiivne aken.

2. Süntaksi kontrollimiseks valige Käivita->Süntaksikontroll või vajutage klahvikombinatsiooni Shift+F7.

Tarkvara tuvastab süntaksivead, näiteks valed märksõnad ja kirjavahemärgid, ning annab kõikidest vigadest teada eraldi logis. file (syntax.log). Kui vigu ei tuvastata, kuvatakse selle aruande allosas eduka süntaksikontrolli tulemus. file.

3. Sünteesikontrolli käivitamiseks valige Käivita->Sünteesikontroll või vajutage klahvikombinatsiooni Shift+F8.

Tarkvara tuvastab riistvaraga seotud vead, näiteks valesti kodeeritud

flip-flopid ja annab kõikidest vigadest eraldi logis teada file (süntaks.log). Kui on olemas

Kui vigu pole, kuvatakse eduka süntaksikontrolli tulemused selle lehe allosas.

file.

4. Review vead, avades süntaksilogi file kui seda küsitakse, ja leidke veateade otsingu abil (otsige @E). Topeltklõpsake

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

5-tähemärgiline veakood või klõpsake teate tekstil ja vajutage F1, et kuvada veateate veebipõhine abi.
5. Leidke vea eest vastutav koodiosa, topeltklõpsates süntaksilogi failis oleval teate tekstil. fileTekstiredaktori aken avab sobiva lähtekoodi. file ja tõstab esile vea põhjustanud koodi.
6. Korrake samme 4 ja 5, kuni kõik süntaksi- ja sünteesivead on parandatud.
Sõnumeid saab liigitada vigadeks, hoiatusteks või märkusteks.view kõik teated ja lahendage kõik vead. Hoiatused on vähem tõsised kui vead, kuid peate need läbi lugema ja neist aru saama, isegi kui te neid kõiki ei lahenda. Märkused on informatiivsed ja neid ei ole vaja lahendada.

HDL-allika redigeerimine Filesisseehitatud tekstiredaktoriga
Sisseehitatud tekstiredaktor teeb HDL-lähtekoodi loomise lihtsaks. view seda või redigeeri seda, kui teil on vaja vigu parandada. Kui soovite kasutada välist tekstiredaktorit, vaadake jaotist Välise tekstiredaktori kasutamine, lk 41.
1. Allika avamiseks tehke ühte järgmistest file jaoks viewmine või redigeerimine:
Esimese automaatseks avamiseks file Vigadega loendis vajutage F5.
Konkreetse avamiseks file, topeltklõpsake file projekti aknas või
kasutada File->Ava (Ctrl-o) ja määra allikas file.
Tekstiredaktori aken avaneb ja kuvab lähtekoodi fileRead on nummerdatud. Märksõnad on sinised ja kommentaarid rohelised. Stringiväärtused on punased. Nende värvide muutmiseks vaadake jaotist Redigeerimisakna eelistuste määramine, lk 39.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

2. Redigeerimiseks file, tippige otse aknasse.
See tabel võtab kokku levinumad redigeerimistoimingud, mida võite kasutada. Käskude asemel võite kasutada ka kiirklahve.

Et…

Tee…

Lõika, kopeeri ja kleebi; vali käsk hüpikaknast (hoia all nuppu „Võta tagasi” või „Tee toiming uuesti” ja paremklõpsa sellel) või menüüst „Muuda”.

Mine kindlale reale

Vajuta Ctrl-g või vali Redigeeri->Mine, sisesta reanumber ja klõpsa OK.

Leia tekst

Vajuta Ctrl-f või vali Redigeeri ->Otsi. Tippige otsitav tekst ja klõpsake OK.

Asenda tekst

Vajuta Ctrl-h või vali Redigeeri->Asenda. Tippige tekst, mida soovite otsida, ja tekst, millega soovite selle asendada. Klõpsa OK.

Märksõna sisestamine

Tippige piisavalt märke, et märksõna unikaalselt tuvastada, ja vajutage Esc.

Teksti taane paremale Vali plokk ja vajuta Tab. Teksti taane vasakule LSO Vali plokk ja vajuta Shift-Tab.

Suurtähtedeks muutmine Valige tekst ja seejärel valige Redigeeri->Täpsemalt->Suurtähed või vajutage Ctrl-Shift-u.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

Et… Väiketähtedele üleminek Plokikommentaarite lisamine
Veergude muutmine

Tee…
Vali tekst ja seejärel vali Redigeeri->Täpsemalt->Väiketähed või vajuta Ctrl-u.
Vii kursor kommentaariteksti algusesse ja vali Redigeerimine->Täpsemalt->Kommentaari kood või vajuta Alt-c.
Vajutage Alt-klahvi ja valige veerg hiire vasaku nupuga. Mõnel platvormil peate kasutama klahvi, millele Alt-funktsioon on seotud, näiteks Meta- või teemantklahvi.

3. PDF-dokumendi osa lõikamiseks ja kleepimiseks valige T-kujuline teksti valimise ikoon, tõstke esile vajalik tekst ning kopeerige ja kleepige see oma fileTeksti valimise ikoon võimaldab teil valida dokumendi osi.
4. Järjehoidjate loomiseks ja nendega töötamiseks file, vaadake järgmist tabelit.
Järjehoidjad on mugav viis pikalt navigeerimiseks files või , et hüpata koodis sageli viidatud punktidesse. Nende toimingute jaoks saate kasutada redigeerimisriba ikoone. Kui te ei näe akna paremas servas redigeerimisriba, muutke mõne teise tööriistariba suurust.

Järjehoidja lisamiseks
Järjehoidja kustutamine
Kustuta kõik järjehoidjad

Tee…
Klõpsa real, kuhu soovid järjehoidja lisada. Vali Redigeeri->Lülita järjehoidjad sisse/välja, vajuta Ctrl-F2 või vali esimene ikoon redigeerimisribal. Reanumber on esile tõstetud, mis näitab, et rea alguses on järjehoidja.
Klõpsa järjehoidjaga real suvalises kohas. Vali Redigeeri->Lülita järjehoidjad sisse/välja, vajuta Ctrl-F2 või vali esimene ikoon redigeerimisribalt. Pärast järjehoidja kustutamist ei ole rea number enam esile tõstetud.
Vali Redigeeri->Kustuta kõik järjehoidjad, vajuta Ctrl-Shift-F2 või vali redigeerimisriba viimane ikoon. Pärast järjehoidjate kustutamist ei ole reanumbrid enam esile tõstetud.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

Et…
Navigeeri file järjehoidjate kasutamine

Tee…
Soovitud järjehoidjani navigeerimiseks kasutage menüü Redigeeri käske Järgmine järjehoidja (F2) ja Eelmine järjehoidja (Shift-F2) või vastavaid ikoone tööriistaribal Redigeeri.

5. Vigade parandamiseks või uuestiview lähtekoodis olevate hoiatuste korral tehke järgmist.
Ava HDL file vea või hoiatusega, topeltklõpsates file
projektide nimekirjas.
Esimese vea, hoiatuse või märkuse juurde liikumiseks vajutage klahvi F5. file. Kell
Redigeerimisakna allosas näete sõnumi teksti.
Järgmise vea, hoiatuse või märkuse juurde liikumiseks valige Käivita->Järgmine viga/hoiatus
või vajutage F5. Kui loendis pole rohkem teateid file, näete redigeerimisakna allosas teadet „Rohkem vigu/hoiatusi/märkusi pole”. Valige Käivita->Järgmine viga/hoiatus või vajutage F5, et minna järgmise vea, hoiatuse või märkuse juurde. file.
Eelmise vea, hoiatuse või märkuse juurde tagasi navigeerimiseks valige
Käivita->Eelmine viga/hoiatus või vajutage Shift-F5.
6. Veateate abi kuvamiseks, et näha vea, hoiatuse või märkuse täielikku kirjeldust, tehke järgmist.
Ava tekstivormingu logi file (klõpsake View Logi) ja topeltklõpsake
5-tähemärgilist veakoodi või klõpsake teate tekstil ja vajutage F1.
Ava HTML-logi file ja klõpsake 5-tähemärgilisel veakoodil.
Tcl aknas klõpsake vahekaarti Sõnumid ja seejärel 5-tähemärgilist klahvi.
ID-veeru veakood.
7. Lähtekoodi aknast teistesse aknasse ristsondeerimiseks views, avage view ja valige koodilõik. Üksikasju vaadake jaotisest „Ristsondeerimine tekstiredaktori aknast” leheküljel 246.
8. Kui olete kõik vead parandanud, valige File->Salvesta või klõpsa salvestamise ikoonil file.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

Redigeerimisakna eelistuste määramine
Tekstiredaktori aknas kasutatavaid fonte ja värve saab kohandada.
1. Valige Valikud->Redaktori valikud ja seejärel kas Synopsys Editor või External Editor. Lisateavet välise redaktori kohta leiate jaotisest Välise tekstiredaktori kasutamine, lk 41.
2. Seejärel olenevalt tüübist file avamisel saate määrata tekstiredaktoris kasutatava tausta, süntaksivärvi ja fondi eelistused.

Märkus. Pärast seda muutuvad teie määratud tekstiredaktori eelistused. file kehtib kõigile filesellest file tüüp.

Tekstiredaktori aknas saab määrata projekti eelistused. files, allikas files (Verilog/VHDL), log files, Tcl files, piirang files või muu vaikeväärtus files dialoogiboksist Redaktori valikud.
3. Saate määrata süntaksivärve mõnele levinud süntaksivalikule, näiteks märksõnadele, stringidele ja kommentaaridele. Näiteksample logis filehoiatusi ja vigu saab hõlpsaks äratundmiseks värvikoodidega esile tõsta.
Värvipaleti kuvamiseks klõpsake süntaksi värvimise väljal vastava objekti esiplaani või tausta väljal.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

Saate valida põhivärvid või määrata kohandatud värvid ja lisada need oma kohandatud värvipaletti. Soovitud värvi valimiseks klõpsake nuppu OK.
4. Tekstiredaktori fondi ja fondi suuruse määramiseks kasutage rippmenüüsid.
5. Märkige ruut Säilita vahekaardid, et lubada vahekaartide sätted, seejärel määrake vahekaartide vahekaart üles- või allanooleklahvi abil, et määrata vahekaartide suurus.

LO 6. Klõpsake vormil Redaktori valikud nuppu OK.
© 2014 Synopsys, Inc. 40

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

Välise tekstiredaktori kasutamine
Sisseehitatud tekstiredaktori asemel võite kasutada välist tekstiredaktorit, näiteks vi või emacs. Välise tekstiredaktori lubamiseks tehke järgmist. Sisseehitatud tekstiredaktori kasutamise kohta leiate teavet jaotisest HDL-allika redigeerimine. Filesisseehitatud tekstiredaktoriga, leheküljel 35.
1. Valige Valikud->Redaktori valikud ja lülitage sisse suvand Väline redaktor.
2. Valige väline redaktor, kasutades oma operatsioonisüsteemile sobivat meetodit.
Kui töötate Windowsi platvormil, klõpsake nuppu … (Sirvi)
ja valige välise tekstiredaktori käivitatav fail.
UNIX-i või Linuxi platvormilt tekstiredaktori jaoks, mis loob oma
aknas klõpsake nuppu … Sirvi ja valige välise tekstiredaktori käivitatav fail.
UNIX-i platvormilt tekstiredaktorile, mis ei loo oma teksti
aknas ärge kasutage nuppu … Sirvi. Selle asemel tippige xterm -e editor. Järgmisel joonisel on näidatud välise redaktorina määratud VI.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

HDL-allika seadistamine Files

Linuxi platvormilt tekstiredaktorile, mis ei loo oma teksti
aknas ärge kasutage nuppu … Sirvi. Selle asemel tippige gnome-terminal -x editor. Emacsi kasutamiseks näiteksampfail, tippige gnome-terminal -x emacs.
Tarkvara on testitud tekstiredaktoritega emacs ja vi.
3. Klõpsake nuppu OK.

Verilogi teegi laienduste kasutamine Files
Verilogi teeki saab lisada teeki laiendusi files on teie projekti kavandisse kaasatud. Kui annate otsinguteed kataloogidele, mis sisaldavad Verilogi teeki files saate määrata need uued teekide laiendused, samuti Verilogi ja SystemVerilogi (.v ja .sv) file laiendused.
Selleks tehke järgmist.
1. Valige rakendusvalikute paneelil vahekaart Verilog.
2. Määrake Verilogi teeki teekide kataloogide asukohad files, mis lisatakse teie projekti kavandisse.
3. Määrake teekide laiendused.
Määrata saab mis tahes teegi laiendusi, näiteks .av, .bv, .cv, .xxx, .va, .vas (eralda teegi laiendid tühikuga).
Järgmisel joonisel on näidatud, kuhu dialoogiboksis teegi laiendused sisestada.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

HDL-allika seadistamine Files

3. peatükk: Sisendi ettevalmistamine

Selle näite Tcl-i vasteample on järgmine käsk:
set_option -libext .av .bv .cv .dv .ev
Üksikasjade saamiseks vaadake libext'i, lk 57 käskude käsiraamatus.
4. Pärast kavandi koostamist saate seda logist kontrollida file et raamatukogu filenende laiendustega s laaditi ja loeti. Näiteksample:
@N: Verilogi kompilaatori käivitamine SystemVerilogi režiimis @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Laadimine file C:dirlib1sub1.av määratud teegikataloogist C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Laadimine file C:dirlib2sub2.bv määratud teegikataloogist C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Laadimine file

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Segakeelse allika kasutamine Files

C:dirlib3sub3.cv määratud teegikataloogist C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Laadimine file C:dirlib4sub4.dv määratud teegikataloogist C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Laadimine file C:dirlib5sub5.ev määratud teegikataloogist C:dirlib5 @I::”C:dirlib5sub5.ev” Verilogi süntaksi kontroll õnnestus!

Segakeelse allika kasutamine Files
Synplify Pro tarkvaraga saate kasutada nii VHDL-i kui ka Verilog-sisendit. fileteie projektis. NäiteksampVHDL-i ja Verilogi osad fileLisateavet leiate teatmikjuhendist.
1. Pea meeles, et Verilog ei toeta piiramatuid VHDL-porte ja seadista segakeele disain files vastavalt.
2. Kui soovite Verilogi ja VHDL-i korrastada fileerinevates kaustades valige Valikud->Projekt View Valikud ja lülitage sisse View Projekt Files kaustade valikus.
Kui lisate fileprojektile, Verilogile ja VHDL-ile fileasuvad projektis eraldi kaustades view.
3. Projekti avamisel või uue loomisel lisage Verilog ja VHDL files järgmiselt:
Valige Projekt -> Lisa allikas File käsku või klõpsake nuppu Lisa File nupp. Vormil määrake FileTüübi s HDL-iks Files (*.vhd, *.vhdl, *.v). Valige Verilog ja VHDL filemida soovite ja lisage need oma
projekt. Klõpsake nuppu OK. Lisamise kohta lisateabe saamiseks fileprojektile lisateabe saamiseks vaadake jaotist Projekti muutmine, lk 62.
LO

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Segakeelse allika kasutamine Files

3. peatükk: Sisendi ettevalmistamine

The fileLisatud failid kuvatakse projektis viewSee joonis näitab files on paigutatud eraldi kaustadesse.
4. Seadme valikute määramisel (nupp „Rakenduse valikud“) määrake ülemise taseme moodul. Lisateavet seadme valikute määramise kohta leiate jaotisest „Loogikasünteesi rakendusvalikute määramine“, lk 75.
Kui tipptasemel moodul on Verilog, klõpsake vahekaarti Verilog ja tippige
tipptasemel mooduli nimi.
Kui tipptasemel moodul on VHDL, klõpsake vahekaarti VHDL ja tippige nimi.
tipptaseme üksuse. Kui tipptaseme moodulit vaiketööteegis ei leidu, tuleb määrata teek, kust kompilaator mooduli leiab. Lisateavet selle kohta leiate jaotisest VHDL-paneel leheküljel 200.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Segakeelse allika kasutamine Files

Peate tipptaseme mooduli selgesõnaliselt määrama, sest see on lähtepunkt, millest kaardistaja genereerib ühendatud võrguloendi.
5. Valige samal vormil vahekaart „Rakenduse tulemused“ ja valige väljundiks üks HDL-vorming. fileTarkvara genereeritud. Lisateavet seadme valikute kohta leiate jaotisest Loogikasünteesi rakendusvalikute määramine, lk 75.
Verilogi väljundvõrguloendi jaoks valige „Write Verilog Netlist“. VHDL-i väljundvõrguloendi jaoks valige „Write VHDL Netlist“. Määrake kõik muud seadme valikud ja klõpsake nuppu OK.
Nüüd saate oma disaini sünteesida. Tarkvara loeb lähtekoodi segavorminguid. files ja genereerib ühe srs-i file mida kasutatakse sünteesiks.
6. Probleemide korral vaadake lisateavet ja näpunäiteid jaotisest Segakeelsete kujunduste tõrkeotsing leheküljel 47.
LO

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Segakeelse allika kasutamine Files

3. peatükk: Sisendi ettevalmistamine

Segakeelsete disainide tõrkeotsing
See jaotis annab näpunäiteid segakeelsete kujundustega seotud olukordade lahendamiseks.

VHDL File Telli
Ainult VHDL-i kasutavate disainide või segadisainide puhul, kus kõrgeimat taset pole täpsustatud, korraldavad FPGA sünteesitööriistad VHDL-i automaatselt ümber. files, et VHDL-paketid kompileeritaks õiges järjekorras.
Kui teil on segakeelne disain, kus olete määranud kõrgeima taseme, peate määrama VHDL-i. file tööriista tellimiseks. Seda on vaja teha ainult üks kord, valides Käivita->Korralda VHDL files käsk. Kui te seda ei tee, saate veateate.

VHDL globaalsed signaalid
Praegu ei saa segakeelsetes disainides VHDL-i globaalseid signaale kasutada, kuna tööriist rakendab neid signaale ainult VHDL-i sisaldavates disainides.

VHDL Boole'i üldväärtuste edastamine Verilogi parameetritele
Tööriist järeldab musta kasti VHDL-komponendi jaoks, millel on Boole'i geneerilised väärtused, kui see komponent on Verilogi disainis eksemplaritud. Selle põhjuseks on asjaolu, et Verilog ei tunne Boole'i andmetüüpe ära, seega tuleb Boole'i väärtus esitada õigesti. Kui VHDL-i Boole'i geneerilise väärtuse väärtus on TRUE ja Verilogi literaali tähistab 1, tõlgendab Verilogi kompilaator seda musta kastina.
Musta kasti olemasolu vältimiseks peab VHDL Boole'i üldväärtuse Verilog-literaal olema 1'b1, mitte 1. Samamoodi, kui VHDL Boole'i üldväärtus on FALSE, peab vastav Verilog-literaal olema 1'b0, mitte 0. Järgmine näideample näitab, kuidas esitada Boole'i geneerilisi operaatoreid nii, et need läbiksid korrektselt VHDL-Verilogi piiri ilma musta kasti olemasolu järeldamata.

VHDL-üksuse deklaratsioon

Verilogi eksemplar

Üksus abc on üldine (
Bittide_arv (jaga_bitt);

: täisarv : tõeväärtus

:= 0; := Vale;

abc #( .Bittide_arv(16), .Jaga_bitt(1'b0)
)

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Segakeelse allika kasutamine Files

VHDL-i geneeriliste koodide edastamine ilma musta kasti järeldamata
Verilogi komponendi parameetri puhul (näiteksampKui [0:0] RSR = 1'b0) ei vasta vastava VHDL-komponendi geneerilise suurusele (RSR : integer := 0), järeldab tööriist musta kasti olemasolu.
Selle probleemi lahendamiseks eemaldage Verilogist siini laiuse tähistus [0:0]. files. Pane tähele, et sa pead kasutama täisarvulise tüübiga VHDL-i geneerilist tüüpi, kuna teised tüübid ei võimalda Verilogi komponendi õiget sidumist.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Inkrementaalse kompilaatori kasutamine

3. peatükk: Sisendi ettevalmistamine

Inkrementaalse kompilaatori kasutamine
Suuremahuliste projektide puhul kompilaatori käitusaja oluliseks vähendamiseks kasutage inkrementaalse kompilaatori voogu. Tarkvara kompileerib uuesti ainult asjakohased files, kui tehakse disainimuudatus ja taaskasutatakse kompilaatori andmebaasi. Kompilaator genereerib SRS-i uuesti file ainult mõjutatud mooduli ja vahetu ülemmooduli jaoks.
Selle voo käivitamiseks tehke järgmist.
1. Lisage Verilog või VHDL files disaini jaoks.
2. Luba rakenduse valikute paneelil Verilog või VHDL vahekaardil astmelise kompileerimise valik.
SRS file luuakse iga Synworki kataloogis oleva disainimooduli jaoks.

3. Käivita kompilaator esimest korda.
4. Kui konstruktsioonis tehti muudatusi, käivitage kompilaator uuesti.
Kompilaator analüüsib andmebaasi ja teeb kindlaks, kas SRS fileKui moodulid on ajakohased, genereeritakse uuesti ainult muutunud moodulid ja vahetud ülemmoodulid. See aitab parandada disaini käitusaega.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Inkrementaalse kompilaatori kasutamine

Piirangud
Inkrementaalne kompilaator ei toeta:
· Konfiguratsioon files kuuluvad kas Verilogi või VHDL-i voogu · Segatud HDL-vood · Moodulitevahelise viitamisega (XMR) disainid

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Struktuurilise Verilogi voolu kasutamine

3. peatükk: Sisendi ettevalmistamine

Struktuurilise Verilogi voolu kasutamine
Sünteesitööriist aktsepteerib struktuurset Verilogi files sisendina teie disainiprojekti jaoks. Struktuurne Verilogi kompilaator teostab süntaksi-semantika kontrolle, kasutades oma kergekaalulist parserit, et parandada käitusaega. See kompilaator ei teosta keerulisi riistvaralisi ekstraktimisi ega RTL-i optimeerimistoiminguid, seetõttu kompileerib tarkvara struktuurse Verilogi kiiresti. fileTarkvara saab lugeda neid genereeritud struktuurseid Verilogi faile. files, kui need sisaldavad:
· Tehnoloogia primitiivide instantsid
· Lihtsad assign-laused
· Verilog 2001 ja vanemates vormingutes määratletud atribuudid
· Kõik konstruktsioonid, välja arvatud atribuudid, tuleb määrata Verilog 95 formaadis
Struktuurse Verilogi sisendi kasutamiseks files:
1. Peate määrama struktuurilise Verilogi files oma kujundusse lisada. Selleks lisage file projektile, kasutades ühte järgmistest meetoditest:
Projekt->Lisa lähtekood File või Lisa File nupp projektis view Tcl-käsk: add_file -struktuur fileNimi
See voog saab sisaldada ainult struktuurset Verilogi files või segatud HDL files (Verilog/VHDL/EDF/SRS) koos struktuurse Verilogi võrguloendiga files. Verilog/VHDL/EDF/SRS eksemplare aga struktuurses Verilog moodulis ei toetata.
2. Struktuurne Verilog filelisatakse projekti struktuurilise Verilogi kausta viewSamuti saate lisada files sellesse kataloogi, kui teete järgmist:
Valige struktuurne Verilog fileParemklõpsake ja valige File Valikud. Valige menüüst Struktuurne Verilog File Sisestage rippmenüü.
3. Käivita süntees.
Sünteesitööriist genereerib vm- või edf-võrguloendi file olenevalt täpsustatud tehnoloogiast. See protsess sarnaneb vaikesünteesivooga.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Struktuurilise Verilogi voolu kasutamine

Piirangud
Verilogi struktuurivoo piirangud ei toeta järgmist:
· RTL-instantsid mis tahes muu jaoks file tüübid · Hierarhilise projektijuhtimise (HPM) vood · Kompileeritud määramised · Kompilaatorispetsiifilised režiimid ja lülitid

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Piiranguga töötamine Files

3. peatükk: Sisendi ettevalmistamine

Piiranguga töötamine Files
Piirang files on tekst file, mis genereeritakse SCOPE-liidese poolt automaatselt (vt SCOPE-piirangute määramine, lk 119) või mille loote käsitsi tekstiredaktoriga. Need sisaldavad Tcl-käske või atribuute, mis piiravad sünteesi käitamist. Teise võimalusena saate piiranguid määrata lähtekoodis, kuid see pole eelistatud meetod.
See jaotis sisaldab teavet järgmise kohta:
· Millal piirangut kasutada Files üle lähtekoodi, leheküljel 53
· Tekstiredaktori kasutamine piirangute jaoks Files (Pärand), leheküljel 54
· Tcl süntaksi juhised piirangute kohta Files, lk 55
· Piirangu kontrollimine Files, lk 56
· Selle aruande kohta leiate lisateavet jaotisest Piirangute kontrollimise aruanne, lk
viitejuhendi lk 270, lk 56

Millal piirangut kasutada Files üle lähtekoodi
Saate piiranguid lisada piirangutesse files (genereeritud SCOPE liidese poolt või sisestatud tekstiredaktorisse) või lähtekoodis. Üldiselt on parem kasutada piirangut files, sest piirangute jõustumiseks ei pea uuesti kompileerima. See muudab teie lähtekoodi ka kaasaskantavamaks. Lisateavet leiate jaotisest SCOPE redaktori kasutamine, leheküljel 112.
Kui teil on aga musta kasti ajastuspiirangud nagu syn_tco, syn_tpd ja syn_tsu, peate need lähtekoodi sisestama direktiividena. Erinevalt atribuutidest saab direktiive lisada ainult lähtekoodi, mitte piirangule. files. Lisateavet direktiivide lisamise kohta lähtekoodile vt jaotisest Atribuutide ja direktiivide määramine, lk 90.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Piiranguga töötamine Files

Tekstiredaktori kasutamine piirangu jaoks Files (pärand)
SDC-piirangu jaoks saate kasutada pärand-SCOPE-redaktorit. files loodud enne versiooni G-2012.09. Siiski on soovitatav oma SDC tõlkida files FDC-le files SCOPE redaktori uusima versiooni lubamiseks ja tööriista täiustatud ajastuspiirangute käsitlemise kasutamiseks.
Kui otsustate kasutada pärand-SCOPE-redaktorit, näitab see jaotis teile, kuidas käsitsi Tcl-piirangut luua. fileTarkvara loob selle automaatselt. file kui kasutate piirangute sisestamiseks pärand SCOPE redaktorit. Tcl piirang file sisaldab ainult üldiseid ajastuspiiranguid. Musta kasti piirangud tuleb sisestada lähtekoodi. Lisateavet leiate jaotisest Piirangu kasutamine. Files lähtekoodi kohal, leheküljel 53.
1. Avage a file toimetamiseks.
Veenduge, et olete SCOPE akna sulgenud, vastasel juhul võite
kirjutage üle eelmised piirangud.
Uue loomiseks file, valige File->Uus ja valige piirang File
(ULATUS) valik. Tippige valiku nimi. file ja klõpsake nuppu OK.
Olemasoleva muutmiseks file, valige File->Ava, seadista FileTüübi filter
Piirang Files (sdc) ja avage file sa tahad.
2. Järgige süntaksijuhiseid jaotises Tcl süntaksijuhised piirangute kohta Files, lk 55.
3. Sisestage vajalikud ajastuspiirangud. Süntaksi kohta vaadake teatmikjuhendit. Musta kasti ajastuspiirangute korral peate need lähtekoodi sisestama.
4. Piirangusse saate lisada ka tarnijaspetsiifilisi atribuute file kasutades define_attribute'i. Vaata Atribuutide määramine piirangutes FileLisateavet leiate leheküljelt 97.
5. Salvestage file.
6. Lisage file projektile, nagu on kirjeldatud jaotises Projekti muutmine, lk 62, ja käivitage süntees.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Piiranguga töötamine Files

3. peatükk: Sisendi ettevalmistamine

Tcl süntaksi juhised piirangute kohta Files
See osa käsitleb üldiseid juhiseid Tcl-i kasutamiseks piirangute jaoks. files:
· Tcl on tõstutundlik.
· Objektide nimetamiseks: Objekti nimi peab ühtima HDL-koodis oleva nimega. Lisage eksemplari ja pordi nimed c-tähe sisse.urly-sulud { }. Ärge kasutage nimedes tühikuid. Kasutage hierarhiliste nimede eraldamiseks punkti (.). Verilogi moodulites kasutage järgmist süntaksit, näiteks port ja
võrgu nimed:
v:cell [eesliide:]objektiNimi
Kus cell on kujundusüksuse nimi, prefix on samanimeliste objektide tuvastamiseks mõeldud prefix ja objectName on punktiga (.) eraldajaga eksemplari tee. Prefix võib olla ükskõik milline järgmistest:

Eesliide (väiketähed) i: p: b: n:

Objekti eksemplari nimed Portide nimed (kogu port) Pordi bitilõik Võrgu nimed

VHDL-moodulites kasutage näiteks porti ja net jaoks järgmist süntaksit
nimed VHDL moodulites:
v:lahter [.view] [eesliide:]objektiNimi
Kus v: tähistab seda kui view objekt, lib on teegi nimi, cell on kujundusüksuse nimi, view on arhitektuuri nimi, prefix on samanimeliste objektide tuvastamiseks mõeldud prefix ja objectName on punktiga (.) eraldajaga eksemplari tee. View on vajalik ainult siis, kui kujunduse jaoks on rohkem kui üks arhitektuur. Objektide eesliidete kohta vaadake ülaltoodud tabelit.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

3. peatükk: Sisendi ettevalmistamine

Piiranguga töötamine Files

· Nimele vastavad metamärgid on * (tärn vastab mis tahes arvule)
tähemärki) ja ? (küsimärk vastab ühele tähemärgile). Need tähemärgid ei vasta hierarhia eraldajatena kasutatavatele punktidele. Näiteksample, järgmine string identifitseerib kõik statemod mooduli statemeg eksemplari bitid:
i:olekumoodul.olekureg[*]

Piirangu kontrollimine Files
Saate kontrollida oma piirangu süntaksit ja muud asjakohast teavet files käsu „Piirangu kontroll” abil. Piiranguaruande genereerimiseks tehke järgmist.
1. Loo piirang file ja lisa see oma projekti.
2. Valige Käivita->Piirangu kontroll.
See käsk genereerib aruande, mis kontrollib FPGA sünteesipiirangu ajastuspiirangute süntaksit ja rakendatavust. files teie projekti jaoks. Aruanne kirjutatakse faili projectName_cck.rpt file ja loetleb järgmise teabe:
Piirangud, mida ei rakendata. Kehtivad ja kavandile kohaldatavad piirangud. Piirangute metamärgi laiendus. Piirangud objektidele, mida ei eksisteeri.
Selle aruande kohta leiate lisateavet jaotisest Piirangute kontrollimise aruanne, lk 270 teatmikjuhendis.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. PEATÜKK
Loogilise sünteesi projekti seadistamine
Kui sünteesite Synopsys FPGA sünteesitööriistadega kavandi, peate oma kavandi jaoks projekti looma. Järgnevalt kirjeldatakse loogikasünteesi projekti seadistamise protseduure:
· Projekti seadistamine Files, leheküljel 58 · Projekti haldamine File Hierarhia, leheküljel 66 · Rakenduste seadistamine, leheküljel 72 · Loogikasünteesi rakendusvalikute määramine, leheküljel 75 · Atribuutide ja direktiivide määramine, leheküljel 90 · Otsimine Files, leheküljel 98 · Arhiveerimine Fileja projektid, lk 101

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti seadistamine Files

Projekti seadistamine Files
See osa kirjeldab projekti seadistamise ja haldamise põhitõdesid. file teie kujunduse jaoks, sealhulgas järgmine teave:
· Projekti loomine File, leheküljel 58 · Olemasoleva projekti avamine File, leheküljel 61 · Projekti muutmine, leheküljel 62 · Projekti seadistamine View Kuvamiseelistused, leheküljel 63 · Verilogi kaasamisteede värskendamine vanemas projektis Files, lk 65
Konkreetse endise jaoksampprojekti seadistamise kohta file, vaadake kasutatava tööriista õpetust.

Projekti loomine File
Peate projekti seadistama file iga projekti jaoks. Projekt sisaldab konkreetse disaini jaoks vajalikke andmeid: lähtekoodi loendit files, sünteesi tulemused fileja teie seadme seaded. Järgnev protseduur näitab teile, kuidas projekti seadistada file kasutades individuaalseid käske.
1. Alustage ühe järgmistest valikutest valimisega: File-> Ehitusprojekt, File->Ava projekt või P-ikoon. Klõpsa Uus projekt.
Projektiaknas kuvatakse uus projekt. Klõpsake nuppu Lisa. File nuppu, vajutage F4 või valige Projekt->Lisa allikas File käsk. Lisa FileAvaneb dialoogiboks „s projektiks“.
2. Lisage allikas files projektile.
Veenduge, et vormi ülaosas olev väli „Vaata“ osutab paremale.
kataloog. See fileon kastis loetletud. Kui te ei näe files, kontrollige, et FileTüübi väli on seatud kuvama õiget file tüüp. Kui teil on segasisend filejärgige protseduuri, mida on kirjeldatud jaotises Segakeelse allika kasutamine Files, lk 44.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti seadistamine Files

4. peatükk: Loogilise sünteesi projekti seadistamine

Kõigi lisamiseks filekataloogis korraga, klõpsake nuppu Lisa kõik
vormi paremal küljel. Lisamiseks fileükshaaval, klõpsake file loendis ja seejärel klõpsake nuppu Lisa või topeltklõpsake ikooni file nimi.
Saate lisada kõik filekataloogis ja seejärel eemaldage mittevajalikud nupuga „Eemalda”.
Kui lisate VHDL-i fileValige VHDL-i teegi hüpikmenüüst sobiv teek. Valitud teek rakendatakse kõigile VHDL-idele. filekui klõpsate dialoogiboksis nuppu OK.
Teie projektiaknas kuvatakse uus projekt fileKui klõpsate projekti kõrval oleval plussmärgil ja laiendate seda, näete järgmist:
Kaust (kaks kausta segakeelsete kujunduste puhul) koos lähtekoodiga files.
Kui teie filed ei asu projektikataloogi all olevas kaustas, saate selle eelistuse määrata, valides Valikud->Projekt View Valikud ja kontrollimine View projekt filekaustade kastis. See eraldab ühte tüüpi file teiselt projektis osalejalt view pannes need eraldi kaustadesse.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti seadistamine Files

Rakendus, mille nimi on vaikimisi rev_1. Rakendused on
teie disaini muudatused sünteesitarkvara kontekstis ega asenda välist lähtekoodi juhtimistarkvara ja protsesse. Mitmed implementatsioonid võimaldavad teil muuta seadme ja sünteesi valikuid, et uurida disainivõimalusi. Synplify Pro-s võib teil olla mitu implementatsiooni. Igal implementatsioonil on oma sünteesi ja seadme valikud ning oma projektiga seotud files.

3. Lisage kõik vajalikud teegid, kasutades eelmises etapis Verilogi või VHDL-i teegi lisamiseks kirjeldatud meetodit. file.
Tarnijapõhiste teekide puhul lisage sobiv teek file juurde
projekt. Pane tähele, et mõne perekonna puhul laaditakse teegid automaatselt ja sa ei pea neid projekti eraldi lisama. file.
Kolmanda osapoole VHDL-paketiteegi lisamiseks lisage sobiv .vhd-fail. file kujundusele, nagu 2. etapis kirjeldatud. Paremklõpsake file projektis view ja valige File Valikud või vali Projekt-> Määra VHDL teek. Määra simulaatoritega ühilduv teegi nimi. Näiteksample, MYLIB. Veenduge, et see paketikogu oleks loendis enne tipptasemel kujundust. fileprojektis view.
Lisateavet Verilogi ja VHDL-i seadistamise kohta leiate siit. file valikute kohta vaadake Verilogi ja VHDL-i valikute määramine, leheküljel 84. Saate neid ka seadistada file valikud hiljem, enne sünteesi käivitamist.
Lisateavet tarnijate makroteekide ja mustade bLoOxide kasutamise kohta leiate jaotisest Optimeerimine Microsemi disainide jaoks, lk 487.
Üldiste tehnoloogiakomponentide puhul saate lisada kas
tarkvaraga kaasasolev tehnoloogiasõltumatu Verilogi teek

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti seadistamine Files

4. peatükk: Loogilise sünteesi projekti seadistamine

(install_dir/lib/generic_technology/gtech.v) oma kujundusele või lisa omaenda üldiste komponentide teek. Ära kasuta mõlemat koos, kuna see võib põhjustada konflikte.
4. Kontrollige file tellimuse projektis view. File järjekord on VHDL-i puhul eriti oluline files.
VHDL-i jaoks files, saate automaatselt tellida files poolt
valides Käivita->Korralda VHDL Files. Teise võimalusena liigutage käsitsi fileprojektis viewPakett filepeavad olema nimekirjas esimesed, sest need kompileeritakse enne kasutamist. Kui teil on kujundusplokid, mis on jaotatud mitmesse ossa fileveenduge, et teil on olemas järgmised asjad file järjekord: see file esmalt peab olema entiteedi sisaldav kood, millele järgneb arhitektuur fileja lõpuks file koos konfiguratsiooniga.
Projektis view, kontrollige, et viimane file projektis view on
tipptasemel allikas fileTeise võimalusena saate määrata ülemise taseme file kui määrate seadme valikud.
5. Valige File->Salvesta, sisestage projekti nimi ja klõpsake nuppu Salvesta. Projektiaken kajastab teie muudatusi.
6. Projekti sulgemiseks file, valige nupp Sule projekt või File->Sulge projekt.

Olemasoleva projekti avamine File
Projekti avamiseks on kaks võimalust file: avatud projekt ja üldine File -> Ava käsk.
1. Kui soovite avada projekti, mille kallal olete hiljuti töötanud, saate selle otse valida: File->Hiljutised projektid-> projektiNimi.
2. Projekti avamiseks kasutage ühte järgmistest meetoditest file:

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti seadistamine Files

Ava projekti käsk

File->Ava käsk

Valige File->Ava projekt, klõpsa projektiakna vasakul küljel nupul Ava projekt või klõpsa P-ikoonil.
Hiljutise projekti avamiseks topeltklõpsake sellel hiljutiste projektide loendis.
Vastasel juhul klõpsake dialoogiboksi Ava avamiseks nuppu Olemasolev projekt ja valige projekt.

Valige File-> Ava.
Määrake väljale „Vaata:” õige kataloog.
Määra File Projekti tüübist Files (*.prj). Kastis on loetletud projekt files.
Topeltklõpsake projektil, mida soovite avada.

Projekt avaneb projektiaknas.

Projekti muutmine
Tavaliselt lisate, kustutate või asendate files.
1. Allika või piirangu lisamiseks fileprojektile lisamiseks valige Lisa Filenupp s või Projekt->Lisa allikas File et avada valik FileProjekti lisamise dialoogiboks. Vaata Projekti loomine File, lk 58, et saada lisateavet.
2. Kustutamiseks a file projektist klõpsake nuppu file projekti aknas ja vajutage kustutusklahvi (Delete).
3. Asendamiseks file projektis
Valige file mida soovite projektiaknas muuta.
Klõpsake nuppu Muuda File nuppu või valige Projekt->Muuda File.
Allikas File avanevas dialoogiboksis määrake otsimiseks kataloog
kus uus file asub. Uus file peab olema sama tüüpi kui file soovite asendada.
Kui te ei näe oma file loendis valige tüüp file sa vajad alates
a FileTüübi väli.
Topeltklõpsake file. Uus file asendab projektis vana
nimekiri. LO
4. Projekti viisi täpsustamiseks filed on projekti salvestatud, paremklõpsake a-l file projektis view ja valige File Valikud. Määrake salvestamine File valikuks kas Projekti suhtes suhteline või Absoluutne tee.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti seadistamine Files

4. peatükk: Loogilise sünteesi projekti seadistamine

5. Aja kontrollimiseksamp kohta a file, paremklõpsake a-l file projektis view ja valige File Valikud. Kontrollige aega, millal file viimati muudeti. Klõpsake OK.

Projekti seadistamine View Kuva eelistused
Saate projekti korraldust ja kuvamist kohandada files. 1. Valige Valikud->Projekt View Valikud. Projekt View Avaneb valikute vorm.

2. Erinevat tüüpi sisendite korraldamine files eraldi kaustades, kontrollige View Projekt Files kaustades.
Selle valiku märkimine loob projektis eraldi kaustad view piirangu jaoks files ja allikas files.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti seadistamine Files

3. Juhtimine file kuvada järgmisega:
Kuva automaatselt kõik files, märkides ära „Kuva projekti teeki”. Kui
see on kontrollimata, projekt view ei kuvata filekuni klõpsate plussmärgil ja laiendate files kaustas.
Märkige üks projekti ruutudest. File Nimi Kuva jaotis
vorm, et määrata, kuidas filenimed kuvatakse. Saate kuvada ainult filenimi, suhteline tee või absoluutne tee.
4. Et view projekt filekohandatud kaustades, märkige View Projekt Files kohandatud kaustades. Lisateavet leiate jaotisest Kohandatud kaustade loomine leheküljel 66. Tüübikaustu kuvatakse ainult siis, kui kohandatud kaustas on mitu tüüpi.

Kohandatud kaustad
© 2014 Synopsys, Inc. 64

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti seadistamine Files

4. peatükk: Loogilise sünteesi projekti seadistamine

5. Rohkem kui ühe rakenduse avamine samas projektis view, märkige ruut Luba mitme projekti avamine.
Projekt 1

Projekt 2

6. Väljundi juhtimine file kuvada järgmisega:
Märkige nupp „Kuva kõik” Files tulemuste kataloogi kastis, et kuvada kogu väljund
files tekivad pärast sünteesi.
Muuda väljundit file korralduse, klõpsates ühel päiseribal
rakendamise tulemustes viewSaate grupeerida filetüübi järgi või sortida neid viimase muutmise kuupäeva järgi.
7. Et view file teabe saamiseks valige file projektis view, paremklõpsake ja valige File Valikud. NäiteksampNäiteks saate kuupäeva kontrollida. file muudeti.
Verilogi kaasamise teede värskendamine vanemas projektis Files
Kui teil on projekt file Tarkvara vanema versiooniga (enne 8.1) loodud Verilog sisaldab selles sisalduvaid teid file on tulemuste kataloogi või allika suhtes suhtelised file koos `include` lausetega. Pärast versiooni 8.1 on projekt file `kaasamise teed on projekti suhtes suhtelised file ainult. Uuemate versioonide graafiline kasutajaliides ei uuenda vanemat prj-d automaatselt. files uuemate reeglitega vastavusse viimiseks. Vana projekti uuendamiseks ja kasutamiseks file, tehke ühte järgmistest:
· Prj käsitsi redigeerimine file tekstiredaktoris ja lisa sinna järgmine teave
rida enne iga set_option -include_path:
set_option -project_relative_included 1
· Alusta uut projekti tarkvara uuema versiooniga ja kustuta
vana projekt. See teeb uuest PRJ-st file järgige uut reeglit, kus kaasatud on prj suhtes suhtelised file.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti haldamine File Hierarhia

Projekti haldamine File Hierarhia
Järgmistes osades kirjeldatakse, kuidas saate luua ja hallata kohandatud kaustu ja fileprojektis view:
· Kohandatud kaustade loomine · Kohandatud projektikaustade muutmine · Kohandatud kaustade muutmine Files

Kohandatud kaustade loomine
Saate luua loogilisi kaustu ja neid kohandada fileteie projekti erinevates hierarhilistes rühmitustes viewNeid kaustu saab määrata mis tahes nime või hierarhiatasemega. NäiteksampNäiteks saate oma operatsioonisüsteemi meelevaldselt sobitada file struktuur või HDL-loogikahierarhia. Kohandatud kaustu eristab nende sinine värv.

Kohandatud kaustade loomiseks ja seejärel lisamiseks on mitu võimalust fileneile projektis. Kasutage ühte järgmistest meetoditest:

1. Paremklõpsake projektil file või mõni muu kohandatud kaust ja valige hüpikmenüüst Lisa kaust. Seejärel tehke ükskõik milline järgmistest toimingutest file toimingud:

Paremklõps kuvab nii

sellel

fyioleuoLcrOafnileesitahnedr

vali vali

Paiguta kausta. Alammenüüst saab olemasolevat kausta luua või

uus kaust.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti haldamine File Hierarhia

4. peatükk: Loogilise sünteesi projekti seadistamine

Pane tähele, et sa võid kaustale nime panna suvaliselt, aga ära kasuta märki (/), kuna see on hierarhia eraldusmärk.
Kausta ümbernimetamiseks paremklõpsake kaustal ja valige „Nimeta ümber”
hüpikmenüüst. Ilmub dialoogiboks Kausta ümbernimetamine; määrake uus nimi.
2. Kasutage nuppu Lisa Filedialoogiboksi „Projektile“, et lisada kogu kaustahierarhia sisu ja valikuliselt paigutada filekohandatud kaustadesse, mis vastavad dialoogiboksis loetletud operatsioonisüsteemi kaustahierarhiatele.

Selleks valige Lisa File nupp projektis view.
Valige dialoogiboksist kõik soovitud kaustad, näiteks dsp, seejärel
klõpsake nuppu Lisa. See asetab kõik files dsp hierarhiast äsja loodud kohandatud kausta.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti haldamine File Hierarhia

Automaatseks paigutamiseks filekohandatud kaustadesse, mis vastavad
OS-i kaustade hierarhias märkige valik nimega Lisa Files dialoogiboksis kohandatud kaustade juurde.
Vaikimisi on kohandatud kausta nimi sama, mis kausta nimi
sisaldavad files või kaust, mis projekti lisatakse. Kaustade nimetamist saab aga muuta, klõpsates nupul „Kaustade suvandid“. Kuvatakse järgmine dialoogiboks.

Kasutamiseks:
Ainult kaust, mis sisaldab filekausta nime jaoks klõpsake nuppu Kasuta operatsioonisüsteemi
Kausta nimi.
Valitud kausta tee nimi taseme määramiseks
kohandatud kausta tee puhul kajastuv hierarhia.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti haldamine File Hierarhia

4. peatükk: Loogilise sünteesi projekti seadistamine

3. Saate lohistada fileja kaustad OS Exploreri rakendusest projekti viewSee funktsioon on saadaval Windowsi ja Linuxi töölaudadel, kus töötab KDE.
Kui lohistate ja kukutate file, lisatakse see kohe projekti.
Kui ühtegi projekti pole avatud, loob tarkvara projekti.
Kui lohistate ja kukutate file kausta kohal, siis see paigutatakse sellesse
kaust. Algselt on Lisa FileKuvatakse dialoogiboks s projektiks, mis palub teil kinnitada files projekti lisamiseks. Kinnitamiseks võite klõpsata nuppu OK. files. Muudatuste tegemiseks võite klõpsata nupul Eemalda kõik ja määrata uue filtri või valiku.

Märkus: Kohandatud kaustade kuvamiseks projektis view, vali Valikud->Projekt View Valikud menüüs ja seejärel lubage/keelake märkeruut View Projekt Files dialoogiboksis Kohandatud kaustad.

Kohandatud projektikaustade manipuleerimine
Järgnev protseduur kirjeldab, kuidas eemaldada filekaustadest failide eemaldamine, kaustade kustutamine ja kaustade hierarhia muutmine.
1. A eemaldamiseks file kohandatud kaustast kas:
Lohistage see teise kausta või projekti peale. Tõstke esile file, paremklõpsake ja valige menüüst Eemalda kaustast
hüpikmenüü.
Ärge kasutage kustutusklahvi (DEL), kuna see eemaldab file projektist.
2. Kohandatud kausta kustutamiseks tõstke see esile, seejärel paremklõpsake ja valige hüpikmenüüst Kustuta või vajutage DEL-klahvi. Kausta kustutamisel tehke üks järgmistest valikutest:
Kausta kustutamiseks klõpsake nuppu Jah ja files sisalduvad kaustas alates
projekti.
Kausta kustutamiseks klõpsake nuppu Ei.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Projekti haldamine File Hierarhia

3. Kohandatud kausta hierarhia muutmiseks tehke järgmist.
Lohistage kaust teise kausta sisse, et see oleks alamkaust
kausta või projekti kohal, et see kõrgeimale tasemele teisaldada.
Kohandatud kausta ülemise taseme hierarhia eemaldamiseks lohistage
projekti hierarhia soovitud alamtasand. Seejärel kustutage kausta tühi juurkataloog.
Näiteksample, kui olemasolev kohandatud kaustakataloog on:
/Näideamples/Verilog/RTL
Oletame, et soovite ainult ühetasemelist RTL-hierarhiat, seejärel lohistage RTL projekti peale. Pärast seda saate kustutada /Examples/Verilog kataloog.

Kohandatud manipuleerimine Files
Lisaks saate teha järgmist tüüpi kohandatud toiminguid file toimingud:
1. Kuvamise peatamiseks fileType kaustades paremklõpsake Projectil view ja valige Projekt View Valikud või valige Valikud->Projekt View Valikud. Keela valik View Projekt Files dialoogiboksis Tippige kaustad.
2. Kuvamiseks filetähestikulises järjekorras projektide järjekorra asemel, märkige ruut „Sorteeri” Files nupp projektis view Juhtpaneel. Juhtpaneeli sisse- ja väljalülitamiseks klõpsake paneeli vasakus alanurgas olevat allanooleklahvi.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Projekti haldamine File Hierarhia

4. peatükk: Loogilise sünteesi projekti seadistamine

Juhtpaneeli lüliti
3. Järjekorra muutmiseks fileprojektis:
Keelake kindlasti kohandatud kaustad ja sortimine files. Lohistage ja asetage file soovitud positsioonile loendis files.
4. Et muuta file tüüp, lohista see uude tüübi kausta. Tarkvara küsib teilt kinnitust.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Rakenduste seadistamine

Rakenduste seadistamine
Rakendus on projekti versioon, mis on rakendatud kindla piirangute ja muude sätete komplektiga. Projekt võib sisaldada mitut rakendust, millel kõigil on oma sätted.

Mitme rakendusega töötamine
Synplify Pro tööriist võimaldab teil luua samast disainist mitu implementatsiooni ja seejärel tulemusi võrrelda. See võimaldab teil katsetada sama disaini erinevate sätetega. Implementatsioonid on teie disaini revideeringud sünteesitarkvara kontekstis ega asenda välist lähtekoodi haldustarkvara ja protsesse.
1. Klõpsake nuppu Lisa rakendus või valige Projekt->Uus rakendus ja määrake uued seadme valikud (vahekaart Seade), uued valikud (vahekaart Valikud) või uus piirang. file (Piirangute vahekaart).
Tarkvara loob projektis veel ühe implementatsiooni. viewUuel implementatsioonil on sama nimi mis eelmisel, aga teistsuguse numbrilise järelliitega. Järgmisel joonisel on näidatud kaks implementatsiooni, rev1 ja rev2, kus praegune (aktiivne) implementatsioon on esile tõstetud.

Uus implementatsioon kasutab sama lähtekoodi files, aga erinevad seadme valikud ja piirangud. See kopeerib mõned fileeelmisest rakendusest pärit s: tlg logi file, srs RTL võrguloend fileja design_fsm.sdc fail file FSM Exploreri loodud. Tarkvara salvestab sünteesitsüklite korduvat ajalugu.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Rakenduste seadistamine

4. peatükk: Loogilise sünteesi projekti seadistamine

2. Käivita süntees uute sätetega uuesti.
Ainult praeguse rakenduse käivitamiseks klõpsake nuppu Käivita.
Kõikide projekti implementatsioonide käivitamiseks valige Käivita->Käivita kõik
Rakendused.
Erineva osa proovimiseks või erineva sagedusega katsetamiseks võite kasutada mitut rakendust. Lisateavet seadete kohta leiate jaotisest Loogikasünteesi rakendusvalikute määramine, lk 75.
Projekt view näitab kõiki rakendusi, kusjuures aktiivne rakendus on esile tõstetud ja kuvatakse vastav väljund fileRakenduse tulemustes kuvatava aktiivse rakenduse jaoks genereeritud view paremal; aktiivse rakenduse muutmine muudab väljundit file kuva. Jälgimisaken jälgib aktiivset implementatsiooni. Kui konfigureerite selle akna jälgima kõiki implementatsioone, värskendatakse uut implementatsiooni aknas automaatselt.
3. Võrrelge tulemusi.
Valitud kriteeriumide võrdlemiseks kasutage vaatlusakent. Veenduge, et olete määranud
implementatsioonid, mida soovite võrrelda käsuga Configure Watch (Konfigureeri jälgimist). Lisateavet leiate jaotisest Watch Window kasutamine, lk 190.

Detailide võrdlemiseks võrrelge logi file tulemusi.
4. Rakenduse ümbernimetamiseks paremklõpsake projektis rakenduse nimel. view, valige hüpikmenüüst Muuda rakenduse nime ja tippige uus nimi.
Pane tähele, et praegune kasutajaliides kirjutab implementatsiooni üle; versioonist 9.0 varasemad versioonid säilitavad ümbernimetatud implementatsiooni.
5. Rakenduse kopeerimiseks paremklõpsake projektis rakenduse nimel. view, valige hüpikmenüüst Kopeeri rakendamine ja tippige koopiale uus nimi.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Rakenduste seadistamine

6. Rakenduse kustutamiseks paremklõpsake projektis rakenduse nimel. viewja valige hüpikmenüüst Eemalda rakendus.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine
Loogilise sünteesi rakendamise valikute määramine
Saate oma sünteesi rakenduste jaoks määrata globaalsed valikud, millest mõned on tehnoloogiapõhised. Selles jaotises kirjeldatakse, kuidas määrata globaalseid valikuid, nagu seade, optimeerimine ja file suvandid käsuga „Rakenduse suvandid“. Lisateavet rakenduse piirangute määramise kohta leiate jaotisest „SCOPE-piirangute määramine“, leheküljel 119. Lisateavet globaalsete sätete alistamise kohta üksikute atribuutide või direktiividega leiate jaotisest „Atribuutide ja direktiivide määramine“, leheküljel 90.
Selles jaotises käsitletakse järgmisi teemasid:
· Seadme valikute määramine, leheküljel 75 · Optimeerimisvalikute määramine, leheküljel 78 · Globaalse sageduse ja piirangu määramine Files, leheküljel 80 · Tulemuste valikute määramine, leheküljel 82 · Ajastusaruande väljundi määramine, leheküljel 84 · Verilogi ja VHDL-i valikute määramine, leheküljel 84
Seadme valikute määramine
Seadme valikud on osa sünteesi käivitamiseks määratavatest globaalsetest valikutest. Nende hulka kuuluvad detaili valik (tehnoloogia, detaili ja kiiruse klass) ning teostusvalikud (sisend-/väljundlisamine ja väljalasketorud). Valikud ja nende valikute teostus võivad tehnoloogiati erineda, seega vaadake oma tarnija valikute kohta lisateavet teatmiku tarnija peatükkidest.
1. Avage vorm Rakendusvalikud, klõpsates nuppu Rakendusvalikud või valides Projekt->Rakenduse valikud ja klõpsates ülaosas vahekaarti Seade, kui see pole veel valitud.
2. Valige tehnoloogia, osa, pakett ja kiirus. Saadaval olevad valikud varieeruvad olenevalt valitud tehnoloogiast.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
3. Määrake seadme kaardistamise valikud. Valikud varieeruvad olenevalt valitud tehnoloogiast.
Kui te pole kindel, mida mingi valik tähendab, klõpsake sellel, et seda näha
kirjeldus allolevas kastis. Valikute täieliku kirjelduse saamiseks klõpsake F1 või vaadake vastavat müüja peatükki teatmikjuhendis.
Valiku määramiseks tippige väärtus või märkige ruut selle lubamiseks.
Lisateavet ventilaatori väljalülituspiiride ja ajastuse muutmise kohta leiate vastavalt jaotisest „Ventilaatori väljalülituspiiride määramine” leheküljel 348 ja „Ajastuse muutmine” leheküljel 334. Lisateavet muude müüjapõhiste valikute kohta leiate teatmikraamatu vastavast müüja peatükist ja tehnoloogiaperekonnast.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine

4. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogilise sünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK.
5. Kujunduse sünteesimiseks klõpsake nuppu „Käivita“. Tarkvara koostab ja kaardistab kujunduse teie määratud suvandite abil.
6. Seadme valikute määramiseks skripti abil kasutage Tcl käsku set_option. Järgmises tabelis on tähestikulises järjekorras loend seadme valikutest vahekaardil Device, mis on seotud vastavate Tcl käskudega. Kuna valikud on tehnoloogia- ja perekonnapõhised, ei pruugi kõik tabelis loetletud valikud valitud tehnoloogias saadaval olla. Kõik käsud algavad set_option-iga, millele järgneb veerus olev süntaks, nagu näidatud. Oma tarnija valikute kõige põhjalikuma loendi leiate teatmikjuhendist.
Järgmises tabelis on näidatud enamik seadme valikuid.

Analysti I/O sisestamise keelamise juhendi valikulised märkustega omadused

Tcl käsk (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine

Võimalus

Tcl käsk (set_option…)

pakett

-paketi_nimi

osa

-part osa_nimi

Lahenda segatüüpi draiverid

-resolve_multiple_driver {1|0}

Kiirus

-speed_grade kiiruse_grade

Tehnoloogia

-tehnoloogia märksõna

Kompileerimispunkti ajastuse andmete värskendamine -update_models_cp {0|1}

HDL Analysti andmebaasi genereerimine -hdl_qload {1|0}

Optimeerimisvalikute määramine
Optimeerimisvalikud on osa globaalsetest valikutest, mida saate rakenduse jaoks määrata. Selles jaotises kirjeldatakse, kuidas määrata valikuid, näiteks sagedust ja globaalseid optimeerimisvalikuid, näiteks ressursside jagamist. Mõnda neist valikutest saate määrata ka kasutajaliidese vastavate nuppude abil.
1. Avage rakendusvalikute vorm, klõpsates nuppu Rakendusvalikud või valides Projekt->Rakenduse valikud ja klõpsates ülaosas vahekaarti Valikud.
2. Klõpsake soovitud optimeerimisvalikuid kas vormil või projektis. viewTeie valikud olenevad tehnoloogiast. Kui mõni valik pole teie tehnoloogia jaoks saadaval, on see hall. Valiku ühes kohas määramine värskendab seda automaatselt ka teises kohas.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine

Projekt View

Optimeerimisvalikud Rakendamisvalikud->Valikud

Nende optimeerimiste kasutamise kohta leiate lisateavet järgmistest jaotistest.

FSM kompilaator FSM Explorer
Ressursside jagamise ümberajastamine

Olekumasinate optimeerimine, leheküljel 354
FSM Exploreri käivitamine, leheküljel 359 Märkus: Ainult alamhulk Microsemi tehnoloogiatest toetab FSM Exploreri valikut. Kasutage paneeli Projekt->Rakenduse valikud->Valikud, et teha kindlaks, kas see valik on teie tööriistas määratud seadme jaoks toetatud.
Ressursside jagamine, leheküljel 352
Ajastuse muutmine, lk 334

Samaväärsed Tcl set_option käsuvalikud on järgmised:

Valik FSM kompilaator FSM Explorer Ressursside jagamine Ajastuse muutmine

set_option Tcl käsu valik -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogilise sünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
4. Sünteesi käivitamiseks klõpsake nuppu Käivita.
Tarkvara koostab ja kaardistab kujunduse teie määratud valikute abil.
HDL-i analüütiku andmebaasi genereerimine
Vaikimisi loeb tarkvara kogu projekti, teostab loogika optimeerimise ja ajastuse levitamise ning kirjutab väljundi ühte võrguloendisse (srs). Projektide suuremaks muutudes muutub nende käivitamiseks ja silumiseks kuluv aeg keerulisemaks.
See valik võimaldab kompilaatoril eelnevalt jagada disaini mitmeks mooduliks, mis kirjutatakse eraldi võrguloenditesse. files (srs). Selle valiku lubamiseks märkige dialoogiboksi Rakendusvalikud vahekaardil Valikud ruut HDL Analyst andmebaasi genereerimine. See funktsioon parandab suurte projektide puhul oluliselt mälukasutust.
Selle funktsiooni saab lubada ka Tcl skripti aknast, kasutades järgmist set_option Tcl käsku:
set_option -hdl_qload 1
Kui HDL Analysti andmebaasi genereerimise valik on lubatud, kasutage HDL Analysti tööriista valikut „Inkrementaalne kiirlaadimine“, et kuvada kujundus kas ühe võrguloendi (srs) või mitme tipptasemel RTL-mooduli võrguloendi (srs) abil. Tööriist saab ära kasutadatagselle funktsiooni rakendamine, laadides dünaamiliselt ainult mõjutatud kujundushierarhiat. NäiteksampNäiteks saab hierarhiabrauser kiireks laadimiseks vastavalt vajadusele laiendada ainult madalama taseme hierarhiat. Suvand „Lisakjärguline kiirlaadimine” asub dialoogiboksi HDL Analyst Options paneelil Üldine. Vt Üldine paneel, lk 304.

Globaalse sageduse ja piirangu määramine Files

See protseduur näitab teile, kuidas määrata globaalne sagedus ja määrata piirang. files rakendamiseks.

1. Globaalse sageduse määramiseks tehke ühte järgmistest.

Tippige projekti globaalne sagedus view.

Avage rakendusvalikute vorm, klõpsates nuppu Rakendamine

Valikud nupp Piirangute vahekaart.

Valimine

Projekt->Teostus

Valikud,

klõpsa

Samaväärne Tcl set_option käsk on -frequency frequencyValue.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine
Globaalse sageduse saab kohalike piirangutega tühistada, nagu on kirjeldatud jaotises SCOPE-piirangute määramine, lk 119. Synplify Pro tööriistas saate oma kujunduse jaoks automaatselt genereerida kellapiiranguid globaalse sageduse määramise asemel. Üksikasju vt jaotisest Automaatsete piirangute kasutamine, lk 291.
Globaalne sageduse ja piirangute projekt View
Rakendusvalikud->Piirangud

2. Piirangu määramiseks fileRakenduse jaoks tehke ühte järgmistest:
Valige Projekt->Rakenduse valikud->Piirangud. Kontrollige piirangut.
filemida sa projektis kasutada soovid.
Paneelil Rakendusvalikud->Piirangud saate klõpsata ka , et
lisa piirang file.
Kui soovitud rakendus on valitud, klõpsake nuppu Lisa File aastal
Projekt viewja lisage piirang files vajate.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
Piirangu loomiseks files, vaata SCOPE-piirangute määramine, lk 119.
3. Piirangu eemaldamiseks filerakendusest, tehke ühte järgmistest:
Valige Projekt->Rakenduse valikud->Piirangud. Klõpsake märkeruudul ära.
kõrval file nimi.
Projektis view, paremklõpsake piirangul file eemaldatavaks ja
valige Eemalda projektist.
See eemaldab piirangu file teostusest, aga ei kustuta seda.
4. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogilise sünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK.
Kujunduse sünteesimisel tarkvara koostab ja kaardistab kujunduse teie määratud valikute abil.
Tulemuste valikute määramine
Selles jaotises näidatakse, kuidas määrata sünteesi väljundi kriteeriume.
1. Avage rakendusvalikute vorm, klõpsates nuppu Rakendusvalikud või valides Projekt->Rakenduse valikud ja klõpsates ülaosas vahekaarti Rakenduse tulemused.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine

2. Määrake väljund filemida sa soovid genereerida.
Kaardistatud võrguloendi genereerimiseks files klõpsake nuppu „Kirjuta kaardistatud Verilogi võrguloend” või „Kirjuta”.
Kaardistatud VHDL-i võrguloend.
Tarnijapõhise piirangu loomiseks file edasiseks märkimiseks
klõpsa nupul „Kirjuta tarnija piirang” FileSelle aruande kohta leiate lisateavet jaotisest Piirangute kontrollimise aruanne lk 270 viitekäsiraamatus lk 56.
3. Määrake kataloog, kuhu soovite tulemused kirjutada.
4. Määrake väljundi vorming fileSkriptimise samaväärne Tcl-käsk on project -result_format format.
Samuti võite soovida määrata atribuute nimede kaardistamise juhtimiseks. Üksikasjade saamiseks vaadake vastavat müüja peatükki teatmikraamatus.
5. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogilise sünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK.
Kujunduse sünteesimisel tarkvara koostab ja kaardistab kujunduse teie määratud valikute abil.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
Ajastusaruande väljundi määramine
Saate määrata, kui palju ajastusaruandes kajastatakse, määrates järgmised suvandid.
1. Valige Projekt -> Rakendusvalikud ja klõpsake vahekaarti Ajastusaruanne. 2. Määrake kriitiliste teede arv, mille kohta soovite, et tarkvara aru annaks.

3. Määrake kriitilise tee lõikudes kuvatavate algus- ja lõpp-punktide arv.
4. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogikasünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK. Kavandi sünteesimisel kompileerib ja kaardistab tarkvara selle teie määratud valikute abil.
Verilogi ja VHDL-i valikute määramine
Verilogi ja VHDL-i allika seadistamisel fileOma projektis saate määrata ka teatud kompilaatori valikud.
Verilogi seadistamine File Valikud
Sa seadsid Verilogi file suvandeid, valides kas Projekt->Rakenduse suvandid-> Verilog või Suvandid->Verilogi kompilaatori seadistamine.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine

1. Määrake kasutatav Verilogi vorming.
Kompilaatori globaalseks määramiseks kõigi jaoks fileprojektis valige
Projekt->Rakenduse valikud->Verilog. Kui kasutate Verilog 2001 või SystemVerilogi, vaadake toetatud konstruktsioonide kohta teatmikjuhendit.
Verilogi kompilaatori määramiseks iga kord file alusel, valige file aastal
Projekt viewParemklõpsake ja valige File Valikud. Valige sobiv kompilaator. Vaikimisi on Verilog file Uute projektide vorming on SystemVerilog.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
2. Määrake tipptaseme moodul, kui te pole seda projektis juba teinud view.
3. Parameetrite eraldamiseks lähtekoodist tehke järgmist.
Klõpsake nuppu „Ekstrakti parameetrid“. Vaikimisi väärtuse tühistamiseks sisestage parameetrile uus väärtus.
Tarkvara kasutab uut väärtust ainult praeguse rakenduse jaoks. Pange tähele, et parameetrite ekstraheerimist segatüüpi disainide puhul ei toetata.

4. Tippige direktiiv kompilaatori direktiivide väljale, eraldades laused tühikutega. Saate sisestada direktiivid, mida tavaliselt sisestaksite koodi 'ifdef' ja 'define' lausetega. Näiteksample, ABC=30 tulemuseks on see, et tarkvara kirjutab projektile järgmised laused file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine
5. Määrake Verilogi kaasamiskäskude otsinguteed väljal Include Path Order. filemis on teie projektis. Kasutage teekondade lisamiseks, kustutamiseks või ümberjärjestamiseks kasti paremas ülanurgas olevaid nuppe.
6. Määrake teegikataloogides tee kataloogi, mis sisaldab teeki. files oma projekti jaoks. Kasutage teekondade lisamiseks, kustutamiseks või ümberjärjestamiseks kasti paremas ülanurgas olevaid nuppe.
7. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogikasünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK. Kavandi sünteesimisel kompileerib ja kaardistab tarkvara selle teie määratud valikute abil.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine Loogilise sünteesi rakendusvalikute määramine
VHDL-i seadistamine File Valikud
Sa seadistad VHDL-i file suvandeid, valides kas Projekt->Rakenduse suvandid->VHDL või Suvandid->VHDL kompilaatori seadistamine.

VHDL-allika puhul saate määrata allpool kirjeldatud valikud.
1. Määrake tipptaseme moodul, kui te pole seda projektis juba teinud viewKui tipptaseme moodulit vaiketööteegis ei asu, tuleb määrata teek, kust kompilaator mooduli leiab. Lisateavet selle kohta leiate VHDL-paneelilt leheküljel 200.
Seda valikut saab kasutada ka segakeelsete disainide puhul või kui soovite määrata mooduli, mis ei ole HDL Analysti kuvamise ja LdOebuggingi skeemil tegelik tipptaseme üksus. views. 2. Kasutaja määratletud olekumasina kodeerimiseks tehke järgmist.
Määrake soovitud kodeeringu tüüp.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Loogilise sünteesi rakendusvalikute määramine 4. peatükk: Loogilise sünteesi projekti seadistamine
Keela FSM-i kompilaator.
Kui te kavandit sünteesite, kasutab tarkvara olekumasinate kodeerimiseks siin määratud kompilaatori direktiive ega käivita FSM-kompilaatorit, mis tühistaks kompilaatori direktiivid. Teise võimalusena saate olekumasinad defineerida atribuudiga syn_encoding, nagu on kirjeldatud jaotises „Olekumasinate defineerimine VHDL-is”, leheküljel 308.
3. Lähtekoodist geneeriliste terminite eraldamiseks toimige järgmiselt.
Klõpsake nuppu Ekstrakti üldised konstandid. Vaikimisi väärtuse tühistamiseks sisestage üldise konstandiga seotud uus väärtus.
Tarkvara kasutab uut väärtust ainult praeguse rakenduse jaoks. Pange tähele, et segakeelse disaini korral ei saa geneerilisi väärtusi eraldada.

4. Kolme oleku edastamiseks protsessi/ploki piiride vahel kontrollige, kas valik „Kolme oleku edastamine” on lubatud. Üksikasju vaadake teatmikjuhendi jaotisest „Kolme oleku edastamise valik” leheküljel 212.
5. Määrake synthesis_on ja synthesis_off direktiivide tõlgendus:
Kompilaatori panemine tõlgendama synthesis_on ja synthesis_off direktiive
Nagu translate_on/translate_off puhul, luba ka siin valik „Süntees sees/väljas“, mis on rakendatud tõlke sees/väljas valikuna.
synthesis_on ja synthesis_off direktiivide ignoreerimiseks veenduge, et
See valik pole märgitud. Lisateavet leiate teatmikjuhendi leheküljel 226 jaotisest translate_off/translate_on.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Atribuutide ja direktiivide määramine

6. Vajadusel määrake muud rakendusvalikud (valikute loendi leiate jaotisest Loogilise sünteesi rakendusvalikute määramine, lk 75). Klõpsake nuppu OK.
Kujunduse sünteesimisel tarkvara koostab ja kaardistab kujunduse teie määratud valikute abil.

Atribuutide ja direktiivide määramine

Atribuudid ja direktiivid on spetsifikatsioonid, mille määrate disainiobjektidele, et kontrollida oma disaini analüüsimise, optimeerimise ja kaardistamise viisi.
Atribuudid kontrollivad kaardistamise optimeerimist ja direktiivid kontrollivad kompilaatori optimeerimist. Selle erinevuse tõttu peate lähtekoodis direktiivid määrama. See tabel kirjeldab meetodeid, mis on saadaval atribuutide ja direktiivide spetsifikatsioonide loomiseks:

VHDL Verilog SCOPE redaktori piirangud File

Atribuudid Jah Jah Jah Jah

Direktiivid Jah Jah Ei Ei

Atribuudid on parem määrata SCOPE redaktoris või piirangute abil. file, sest te ei pea disaini kõigepealt uuesti kompileerima. Direktiivide puhul peate disaini kompileerima, et need jõustuksid.
Kui ULATUS/piirangud file ja HDL lähtekood on disaini jaoks täpsustatud, on konfliktide korral piirangutel prioriteet.
Lisateabe saamiseks vaadake järgmist:
· Atribuutide ja direktiivide määramine VHDL-is, leheküljel 91 · Atribuutide ja direktiivide määramine Verilogis, leheküljel 92 · Atribuutide määramine SCOPE redaktori abil, leheküljel 93 · Atribuutide määramine piirangutes File, leheküljel 97

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Atribuutide ja direktiivide määramine

4. peatükk: Loogilise sünteesi projekti seadistamine

Atribuutide ja direktiivide määramine VHDL-is
Objektidele atribuutide lisamiseks võite kasutada ka teisi meetodeid, nagu on loetletud jaotises Atribuutide ja direktiivide määramine, leheküljel 90. Direktiive saab aga määrata ainult lähtekoodis. VHDL-is on atribuutide ja direktiivide defineerimiseks kaks võimalust:
· Eelnevalt määratletud atribuutide paketi kasutamine
· Atribuudi deklareerimine iga kord, kui seda kasutatakse
VHDL-i atribuutide süntaksi üksikasjade kohta vaata teatmikjuhendi jaotist „VHDL-i atribuutide ja direktiivide süntaks” leheküljel 561.

Eeldefineeritud VHDL-i atribuutide paketi kasutamine
AdvantagEelnevalt määratletud paketi kasutamise eeliseks on see, et väldite atribuutide ja direktiivide uuesti defineerimist iga kord, kui need lähtekoodi lisate. Puuduseks ontagProbleem on selles, et teie lähtekood on vähem kaasaskantav. Atribuutide pakett asub kataloogis installDirectory/lib/vhd/synattr.vhd.
1. Tarkvarateegis sisalduva eelmääratletud atribuutide paketi kasutamiseks lisage süntaksile järgmised read:
teeki synplify; kasuta synplify.attributes.all;
2. Lisa soovitud atribuut või direktiiv pärast disainüksuse deklaratsiooni.
deklaratsioonid; atribuudi atribuudi_nimi objektiNimi puhul: objektiTüüp on väärtus;
Näiteksample:
entity simpledff on port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
clk atribuut syn_noclockbuf: signaal on tõene;
Süntaksikonventsioonide üksikasjade kohta vaata teatmikjuhendi jaotist „VHDL-i atribuutide ja direktiivide süntaks” leheküljel 561.
3. Lisage allikas file projektile.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Atribuutide ja direktiivide määramine

VHDL-i atribuutide ja direktiivide deklareerimine
Kui te atribuutide paketti ei kasuta, peate atribuudid iga kord lähtekoodi lisamisel uuesti defineerima.
1. Iga kord, kui kasutate atribuuti või direktiivi, defineerige see kohe pärast kujundusüksuse deklaratsioone, kasutades järgmist süntaksit:
kujundusüksuse_deklaratsioon; atribuut atribuudiNimi: andmetüüp; objektiNimi atribuut atribuudiNimi: objektiTüüp on väärtus;
Näiteksample:
entity simpledff on port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
atribuut syn_noclockbuf: tõeväärtus; clk :signal atribuut syn_noclockbuf on tõene;
2. Lisage allikas file projektile.

Atribuutide ja direktiivide määramine Verilogis
Objektidele atribuutide lisamiseks võite kasutada ka teisi meetodeid, nagu on kirjeldatud jaotises Atribuutide ja direktiivide määramine, lk 90. Direktiive saate aga määrata ainult lähtekoodis.
Verilogil puuduvad eelnevalt määratletud sünteesi atribuudid ja direktiivid, seega tuleb need lisada kommentaaridena. Atribuudi või direktiivi nimele eelneb märksõna synthesis. files-id on tõstutundlikud, seega tuleb atribuudid ja direktiivid määrata täpselt nii, nagu nende süntaksikirjeldustes on esitatud. Süntaksi üksikasjade kohta vaadake teatmikjuhendi jaotist Verilogi atribuudi ja direktiivi süntaks, lk 363.
1. Atribuudi või direktiivi lisamiseks Verilogis kasutage Verilogi rea- või plokkkommentaari (C-stiilis) süntaksit, mis järgneb otse kujundusobjektile. Plokkommentaarid peavad eelnema semikoolonile, kui see on olemas.
LO

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Atribuutide ja direktiivide määramine

4. peatükk: Loogilise sünteesi projekti seadistamine

Verilogi ploki kommentaari süntaks
/* sünteesi atribuudiNimi = väärtus */ /* sünteesi kataloogiNimi = väärtus */

Verilogi rea kommentaari süntaks
// sünteesi atribuudiNimi = väärtus // sünteesi kataloogiNimi = väärtus

Süntaksireeglite üksikasjade kohta vaata teatmikjuhendi jaotist „Verilogi atribuutide ja direktiivide süntaks” leheküljel 363. Järgnevalt on toodud näitedampvähem:
moodul fifo(välja, sisse) /* süntees syn_hier = “hard” */;
2. Mitme atribuudi või direktiivi lisamiseks samale objektile eraldage atribuudid tühikutega, kuid ärge korrake märksõna synthesis. Ärge kasutage komasid. Näiteksample:
juhtumi olek /* süntees täisjuhtum paralleeljuhtum */;
3. Kui ühe Verilogi reg-lause abil on defineeritud mitu registrit ja neile rakendatakse atribuuti, siis rakendab sünteesitarkvara ainult reg-lauses viimast deklareeritud registrit. Näiteksample:
reg [5:0] q, q_a, q_b, q_c, q_d /* süntees syn_preserve=1 */;
Atribuuti syn_preserve rakendatakse ainult q_d-le. See on sünteesitööriistade oodatav käitumine. Selle atribuudi rakendamiseks kõigile registritele peate iga registri jaoks kasutama eraldi Verilogi registrilauset ja atribuuti rakendama.

Atribuutide määramine SCOPE redaktori abil
SCOPE aken pakub hõlpsasti kasutatavat liidest mis tahes atribuudi lisamiseks. Seda ei saa kasutada direktiivide lisamiseks, kuna need tuleb lisada lähtekoodile. files. (Vt Atribuutide ja direktiivide määramine VHDL-is, lk 91 või Atribuutide ja direktiivide määramine Verilogis, lk 92). Järgnev protseduur näitab, kuidas atribuuti otse SCOPE aknasse lisada.
1. Alusta kompileeritud kujundusega ja ava SCOPE aken. Atribuutide lisamiseks olemasolevale piirangule file, avage SCOPE aken, klõpsates olemasoleval file projektis viewAtribuutide lisamiseks uude file, klõpsake ikooni SCOPE ja seejärel nuppu Initsialiseeri, et avada SCOPE aken.
2. Klõpsake akna SCOPE allosas vahekaarti Atribuudid.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise sünteesi projekti seadistamine

Atribuutide ja direktiivide määramine

Saate valida kas esmalt objekti (3. samm) või esmalt atribuudi (4. samm).

3. Objekti määramiseks tehke veerus „Object“ ühte järgmistest. Kui olete atribuudi juba määranud, kuvab veerg „Object“ selle atribuudi jaoks ainult kehtivad objektivalikud.
Valige objekti tüüp veerus Objektifilter ja seejärel valige
objekt valikute loendist veerus „Object“ (Objekt). See on parim viis tagada, et määrate sobiva ja õige süntaksiga objekti.

LO
Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

Atribuutide ja direktiivide määramine

4. peatükk: Loogilise sünteesi projekti seadistamine

Lohistage objekt, millele soovite atribuudi lisada,
RTL või tehnoloogia views SCOPE aknas veergu Object. Mõne atribuudi puhul ei pruugi lohistamine õiget objekti valida. NäiteksampNäiteks, kui soovite määrata syn_hier moodulile või entiteedile, näiteks and gate'ile, peate selle määrama view selle mooduli jaoks. Objektil oleks järgmine süntaks: v:moduleName Verilogis või v:library.moduleName VHDL-is, kus sul võib olla mitu teeki.
Tippige objekti nimi veergu „Objekt“. Kui te ei tea
Nime otsimiseks kasutage käsku „Otsi” või veergu „Objektifilter”. Sisestage kindlasti objektile sobiv eesliide sinna, kuhu seda vaja on. Näiteksample, atribuudi määramiseks a-le view, peate mooduli või üksuse nimele lisama eesliite v:. VHDL-i puhul peate võib-olla määrama nii teegi kui ka mooduli nime.
4. Kui määrasite esmalt objekti, saate nüüd määrata atribuudi. Loend kuvab ainult valitud objektitüübi kehtivad atribuudid. Atribuudi määramiseks hoidke hiirenuppu all veerus „Atribuut“ ja valige loendist atribuut.

Kui valisite esmalt objekti, siis saadaolevad valikud sõltuvad valitud objektist ja kasutatavast tehnoloogiast. Kui valisite esmalt atribuudi, siis saadaolevad valikud sõltuvad tehnoloogiast.
Atribuudi valimisel kuvatakse aknas SCOPE (ULATUS), millist väärtust peate selle atribuudi jaoks sisestama, ja atribuudi lühikirjeldus. Kui valisite atribuudi esimesena, minge kindlasti tagasi ja määrake objekt.
5. Täitke väärtus. Hoidke hiirenuppu all veerus „Väärtus“ ja valige loendist. Võite väärtuse ka tippida.

Synplify Pro Microsemi väljaande kasutusjuhend, oktoober 2014

4. peatükk: Loogilise süsteemi seadistamine

Dokumendid / Ressursid

SYnOPSYS FPGA süntees Synplify Pro Microsemi väljaandele [pdfKasutusjuhend
FPGA Synthesis Synplify Pro Microsemi väljaande jaoks, Synthesis Synplify Pro Microsemi väljaande jaoks, Synplify Pro Microsemi väljaande jaoks, Pro Microsemi väljaande jaoks, Microsemi väljaanne, väljaanne

Viited

Kasutusjuhend

SYnOPSYS FPGA sünteesi Synplify Pro jaoks Microsemi Editioni kasutusjuhend

FPGA Synthesis Synplify Pro Microsemi Editioni jaoks

Tehnilised andmed

Tooteteave

Toote kasutusjuhised

1. peatükk: Sissejuhatus

Dokumendi ulatus

Alustamine

Kasutajaliides läbiview

2. peatükk: FPGA sünteesi disainivood

3. peatükk: Sisendi ettevalmistamine

KKK

K: Kas ma saan dokumentidest koopiaid teha?

K: Kuidas ma tarkvara käivitan?

K: Kellele see kasutusjuhend on mõeldud?

Dokumendid / Ressursid

Viited

Jäta kommentaar

Tühista vastus