SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Guida d'utilizatore

A Sintesi di Synopsys FPGA - Synplify Pro per l'Edizione Microsemi
hè un strumentu cumpletu per l'implementazione di FPGA cù diverse
funzioni cuncepite per aiutà l'utilizatori in a sintesi è a cuncepzione logica
flussi.

Istruzzioni per l'usu di u produttu

Capitulu 1: Introduzione

Stu capitulu furnisce un sopraview di u Synopsys FPGA è
Prodotti di prototipazione, strumenti di implementazione FPGA è Synopsys FPGA
Caratteristiche di u strumentu.

Scopu di u Documentu

U set di documenti include infurmazioni nantu à e caratteristiche di u pruduttu
è hè destinatu à l'utilizatori interessati à a sintesi è a cuncepzione di FPGA
flussi.

Cuminciatu

Per cumincià à aduprà u software, lanciatelu seguendu l'istruzzioni furnite
struzzioni è riferitevi à a guida di l'utente per assistenza.

Interfaccia User Overview

Familiarizatevi cù l'interfaccia d'utilizatore per esse efficace
navigà trà e funzioni di u software.

Capitulu 2: Flussi di cuncepimentu di sintesi FPGA

Stu capitulu detalla u flussu di cuncepimentu di a sintesi logica per FPGA
sintesi.

Capitulu 3: Preparazione di l'input

Amparate à aduprà a fonte in lingua mista Files è l'Incrementale
Compilatore per una preparazione efficiente di l'input.

Nota: Esse cuscenti di ogni limitazione assuciata
cù l'usu di u Cumpilatore Incrementale.

FAQ

D: Possu fà copie di a ducumentazione?

A: Iè, l'accordu di licenza permette di fà copie per interni
aduprà solu cù l'attribuzione curretta.

D: Cumu possu lancià u software?

A: Riferitevi à a sezzione "Primi passi" in u Capitulu 1 di u
guida di l'utente per struzzioni dettagliate nantu à cumu lancià u software.

D: À quale hè u publicu previstu di sta guida per l'utente?

A: A guida di l'utente hè destinata à e persone interessate à FPGA
flussi di sintesi è di cuncepimentu.

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Sintesi di FPGA Synopsys
Synplify Pro per Microsemi Edition
Guida d'usu
Ottobre 2014

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Copyright © 2014 Synopsys, Inc. Tutti i diritti riservati. Stu software è a documentazione cuntenenu informazioni cunfidenziali è pruprietarie chì sò pruprietà di Synopsys, Inc. U software è a documentazione sò furniti sottu un accordu di licenza è ponu esse aduprati o copiati solu in cunfurmità cù i termini di l'accordu di licenza. Nisuna parte di u software è di a documentazione pò esse riprudutta, trasmessa o tradutta, in alcuna forma o per qualsiasi mezzu, elettronicu, meccanicu, manuale, otticu o altrimenti, senza l'autorizazione scritta previa di Synopsys, Inc., o cum'è espressamente previstu da l'accordu di licenza.
Drittu di cupià a ducumentazione
L'accordu di licenza cù Synopsys permette à u licenziatariu di fà copie di a ducumentazione solu per u so usu internu.
Ogni copia deve include tutti i diritti d'autore, marchi cummerciali, marchi di serviziu è avvisi di diritti di pruprietà, se presenti. U licenziatariu deve assignà numeri sequenziali à tutte e copie. Queste copie devenu cuntene a legenda seguente nantu à a pagina di copertina:
"Stu documentu hè duplicatu cù l'autorizazione di Synopsys, Inc., per l'usu esclusivu di __________________________________________ è i so impiegati. Questa hè a copia numeru __________."
Dichjarazione di cuntrollu di destinazione
Tutti i dati tecnichi cuntenuti in questa publicazione sò sottumessi à e lege di cuntrollu di l'esportazione di i Stati Uniti d'America. A divulgazione à i citatini di altri paesi in cuntrariu à a lege di i Stati Uniti hè pruibita. Hè a rispunsabilità di u lettore di determinà e regulazioni applicabili è di rispettà elle.
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SYNOPSYS, INC., È I SOI LICENZIATARI ÙN FURNU ALCUNA GARANZIA DI ALCUN TIPU, ESPRESSA O IMPLICITA, IN RIGUARDO À QUESTU MATERIALE, INCLUSE, MA SENZA LIMITÀ À, E GARANZIE IMPLICITE DI COMMERCIABILITÀ È IDONEITÀ PER UN SCOPU PARTICOLARE.
Marchi registrati (®)
Synopsys, AEON, AMPS, Astro, Behavior Extraction Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, u logu Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera, è YIELDirector sò marchi registrati di Synopsys, Inc.
Marchi (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Accessu direttu à u siliciu, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, Compilatore HDL, Hercules, Tecnulugia di Ottimizazione Gerarchica, Sistema di Prototipazione ASIC à Alte Prestazioni, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Compilatore di Librerie, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Compilatore di Moduli, MultiPoint, ORAengineering, Analista Fisicu, Planet, Planet-PL, Polaris, Compilatore di Potenza, Raphael RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, è Worksheet Buffer sò marchi registrati di Synopsys, Inc.

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Marchi di serviziu (picculi)
MAP-in, SVP Café, è TAP-in sò marchi di serviziu di Synopsys, Inc. SystemC hè una marca cummerciale di l'Open SystemC Initiative è hè aduprata sottu licenza. ARM è AMBA sò marchi registrati di ARM Limited. Saber hè una marca cummerciale registrata di SabreMark Limited Partnership è hè aduprata sottu licenza. Tutti l'altri nomi di prudutti o cumpagnie ponu esse marchi di i so rispettivi pruprietarii.
Stampatu in i Stati Uniti uttrovi 2014

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Cuntenuti

Capitulu 1: Introduzione
Synopsys FPGA è prudutti di prototipazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Strumenti d'implementazione FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Caratteristiche di u strumentu Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Scopu di u Documentu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 L'Inseme di Documenti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publicu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Per principià . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Avvio di u software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Uttene aiutu . . . . . . . . . . . . . . . . ... 22
Interfaccia User Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Capitulu 2: Flussi di cuncepimentu di sintesi FPGA
Flussu di Cuncepimentu di a Sintesi Logica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Capitulu 3: Preparazione di l'input
Cunfigurazione di a fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Creazione di una fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Utilizendu l'editore di aiutu di cuntestu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Verificazione di a fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Mudificazione di a surghjente HDL Files cù l'editore di testu integratu . . . . . . . . . . . . . . . . . . . . . 35 Impostazione di e preferenze di a finestra di mudificazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Utilizendu un editore di testu esternu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Utilizendu l'estensioni di a libreria per a libreria Verilog Files . . . . . . . . . . . . . . . . . . . . . . . . 42
Utilizendu una fonte di lingua mista Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Utilizendu u Cumpilatore Incrementale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Limitazioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Utilizendu u Flussu di Verilog Strutturale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limitazioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Guida di l'utente di Synplify Pro per Microsemi Edition Ottobre 2014

Travaglià cù a restrizione Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Quandu aduprà a restrizione Files sopra u codice surghjente . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Utilizendu un editore di testu per a restrizione Files (Eredità) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Linee guida di sintassi Tcl per a restrizione Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Verificazione di a restrizione Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Capitulu 4: Creazione di un prughjettu di sintesi logica
Cunfigurazione di u prugettu Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Creazione di un prughjettu File 58 Apertura di un prughjettu esistente File 61 Fà cambiamenti à un prughjettu 62 Impostazione di u prughjettu View Preferenze di visualizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Aghjurnamentu di i percorsi d'inclusione Verilog in un prughjettu più vechju Files . . . . . . . . . . . . . . . . . . . . 65
Gestione di u prugettu File Gerarchia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Creazione di cartulari persunalizati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulazione di cartulari di prughjettu persunalizati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulà l'usu persunalizatu Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Configurazione di l'implementazioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Travaglià cù parechje implementazioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Impostazione di l'Opzioni d'Implementazione di a Sintesi Logica . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Impostazione di l'Opzioni di u Dispositivu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Impostazione di l'Opzioni d'Ottimizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Specificà a Frequenza Globale è a Vincolazione Files . . . . . . . . . . . . . . . . . . . . . . . 80 Specificazione di l'opzioni di risultatu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Specificazione di l'output di u rapportu di timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Impostazione di l'opzioni Verilog è VHDL . . . . . . . . 84
Specificazione di l'Attributi è di e Direttive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Specificazione di l'Attributi è di e Direttive in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Specificazione di l'Attributi è di e Direttive in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . 92 Specificazione di l'Attributi Utilizendu l'Editore SCOPE . . . . . . . . 93 Specificazione di l'attributi in i vincoli File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
A ricerca Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificà u Files per circà . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtraggio di u Files à a ricerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Inizià a ricerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Risultati di a ricerca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archiviazione Files è Prughjetti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Archivà un Prughjettu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Disarchivà un Prughjettu . . . . . . . . . . . . . . . . . . . . . . . . . 104

Guida di l'utente di Synplify Pro per Microsemi Edition Ottobre 2014

Cupià un prughjettu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Capitulu 5: Specificazione di i vincoli
Utilizendu l'editore SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creazione di vincoli in l'editore SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creazione di vincoli cù u cumandamentu di mudellu FDC . . . . . . . . . . . . . . . . 116
Specificazione di i vincoli SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Inserimentu è mudificazione di i vincoli di scopu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Impostazione di i vincoli di clock è di percorsu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definizione di i vincoli d'ingressu è d'uscita . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Specificazione di i tipi di pad I/O standard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Utilizendu u TCL View di SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Linee guida per l'inserimentu è a mudificazione di vincoli . . . . . . . . . . . . . . . . . . . . . . . . 127
Specificazione di eccezioni di timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definizione di punti da/à/attraversamentu per eccezioni di timing . . . . . . . . . . . . . . . . . 130 Definizione di percorsi multicicli . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definizione di falsi percorsi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Truvà oggetti cù Tcl find è expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Specificà i mudelli di ricerca per Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Raffinà i risultati di Tcl Find cù -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Utilizà u cumandamentu Tcl Find per definisce e cullezzione . . 138 Utilizendu u cumandamentu Tcl expand per definisce e cullezzione . . . . . . . . . . . . . . . . . . 140 Verificazione di i risultati di Tcl find è expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Utilizendu Tcl find è expand in modu batch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Utilizà e cullezzione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Paragone di i metudi per definisce e cullezzione . . . . . . . . . . . . . . . . . . . . . . . . 144 Creazione è usu di e cullezzione SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Creazione di cullezzione cù i cumandamenti Tcl . 147 ViewGestione è Manipulazione di e Cullizzioni cù i Cumandamenti Tcl . . . . . . . . . . . . . . . . 150
Cunversione di SDC in FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Utilizendu l'Editore SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Inserimentu è Mudificazione di Vincoli SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . 157 Specificazione di Vincoli di Timing SCOPE (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . 159 Inserimentu di Vincoli Predefiniti . . . . . . . . . . . . . . 159 Impostazione di i vincoli di l'orologio è di u percorsu 159 Definizione di l'orologi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definizione di vincoli d'ingressu è d'uscita (Eredità) . . . . . . . . . . . . . . . . . . . . . . . . 169 Definizione di falsi percorsi (Eredità) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Guida di l'utente di Synplify Pro per Microsemi Edition Ottobre 2014

Capitulu 6: Sintesi è analisi di i risultati
Sintetizà u vostru disignu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Esecuzione di a sintesi logica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Utilizà a verificazione aggiornata per a gestione di i travagli . . . . . . . . . . . . . . . . . . . . . . . 174
Verificazione di u registru File Risultati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing è travagliu cù u logu File 179 Accessu rapidu à rapporti specifici . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Accessu à i risultati à distanza . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Analizà i risultati cù u registru File Rapporti . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Utilizendu a finestra d'espressione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Verificazione di l'usu di e risorse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Gestione di i missaghji . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Verificazione di i risultati in u missaghju Viewehm . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrazione di i missaghji in u missaghju Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtraggio di i missaghji da a linea di cummandu . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatizazione di u filtraggio di i missaghji cù un script Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Cuntrolli di i missaghji . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Gestione di l'avvertimenti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Utilizendu Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Utilizendu Continue on Error per a Sintesi di Punti di Compilazione . . . . . . . . . . . . . . . . . . . . . 203
Capitulu 7: Analizà cù HDL Analyst è FSM Viewer
Travaglià in u Schema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Differenziazione trà l'analista HDL Views . . . . . . . . . . . . . . . . . . . . . . . . . 209 Apertura di u Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewPruprietà di l'ughjettu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Selezzione di l'ughjetti in RTL/Technology Views . . . . . . . . . . . . . . . . . . . . . . . . . 215 Travaglià cù schemi multisfogliu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Spustamentu trà Views in una finestra schematica . . . . . . . . . . . . . . . . . . . . . . . . . 218 Impostazione di u schema View Preferenze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Gestione di Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Esplorazione di a Ghjerarchia di Cuncepimentu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Attraversamentu di a Ghjerarchia di Cuncepimentu cù u Navigatore di Gerarchia . . . . . . . . . . . . . . . . 222 Esplorazione di a Ghjerarchia d'Uggetti per Spinghje/Scopre . . . . . . . . . . . . . . . . . . . . . . . . . . 223 Esplorazione di a Ghjerarchia d'Uggetti di Istanze Trasparenti . . . . . . . . . . . . . . . . . . . 228
Truvà ogetti . . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Navigazione per truvà ogetti in HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . 230 Utilizà a funzione Truvà per e ricerche gerarchiche è ristrette . . . . . . . . . . . . . . . . . . . . 232 Utilizà i caratteri jolly cù u cumandamentu Truvà . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

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Cumbinendu a funzione Truvà cù u Filtru per Raffinà e Ricerche . . . . . . . . . . . . . . . . . . . . . . . . 240 Utilizendu a funzione Truvà per Circà a Netlist di Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Sonda incruciata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Sonda incruciata in un RTL/Technology View 243 Sondaggio incruciatu da RTL/Technology View 244 Sonda incruciata da a finestra di l'Editore di testu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Sonda incruciata da a finestra di script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Sonda incruciata da l'FSM Viewehm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analizà cù u strumentu HDL Analyst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewGerarchia è Cuntestu di Cuncepimentu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Schemi di Filtru . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Espansione di a Logica di Pin è di Net . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Espansione è ViewCunnessione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Appiattimentu di a ghjerarchia schematica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimizazione di l'usu di a memoria durante l'analisi di i disinni . . . . . . . . . . . . . . . . . . . 267
Utilizà u FSM Viewehm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Capitulu 8: Analizà u Timing
Analizà u Timing in Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewInfurmazioni di timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Annotazione di l'infurmazioni di timing in u schema Views . . . . . . . . . . . . . . . . . . . 275 Analizà l'arburi di l'orologi in u RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewPercorsi Critichi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Gestione di u Slack Negativu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generazione di rapporti di timing persunalizati cù STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Utilizendu i vincoli di cuncepimentu di l'analisi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenari per l'usu di i vincoli di cuncepimentu di l'analisi . . . . . . . . . . . . . . . . . . . . . . . . . 285 Creazione di un ADC File 286 Aduprà currettamente i nomi di l'uggetti in l'adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Utilizendu i vincoli automatichi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Risultati di i vincoli automatichi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Capitulu 9: Deduzione di oggetti di altu livellu
Definizione di Scatole Nere per a Sintesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanziazione di Scatole Nere è I/O in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanziazione di Scatole Nere è I/O in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Aggiunta di Vincoli di Timing di Scatola Nera . . . . . . 302 Aghjunghjendu altri attributi di scatula nera 306

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Definizione di Macchine di Statu per a Sintesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definizione di Macchine di Statu in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definizione di Macchine di Statu in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Specificazione di FSM cù attributi è direttive . . . . . . . . . . . . . . . . . . . . . . . . . 309
Specificà FSM sicuri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferenza automatica di RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM a blocchi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Attributi di RAM . . . . . . . . . . . . . . . . . . 315 RAM à blocchi di deduzione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inizializazione di e RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inizializazione di e RAM in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inizializazione di e RAM in VHDL . . . . . . . . . . . . . . . . 324
Capitulu 10: Specificazione di l'ottimisazioni à livellu di cuncepimentu
Cunsiglii per l'ottimisazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Cunsiglii generali d'ottimisazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ottimizazione per l'area . . . . . . . . . . . . . . . . . . . . . . . . 331 Ottimizazione per u timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Risincronizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Cuntrollu di a risincronizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Risincronizazione Eserciziuample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Rapportu di risincronizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Cumu funziona a risincronizazione . . . . . . . . . . . . . . . . . . 338
Priservà l'oggetti da l'ottimizazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Utilizà syn_keep per a preservazione o a replicazione . . . . . . . . . . . . . . . . . . . . . . . 343 Cuntrollu di l'appiattimentu di a gerarchia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Priservà a gerarchia . . . . . . . . . . . . . . . . 346
Ottimizazione di u Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Impostazione di i limiti di Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Cuntrollu di u buffering è di a replicazione . . . . . . . . . . . . . . . . 350
Spartera di risorse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Inserimentu d'I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Ottimizazione di e Macchine di Statu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Decide quandu ottimizà e Macchine di Statu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Esecuzione di u Cumpilatore FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Esecuzione di l'Esploratore FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Inserimentu di sonde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

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Specificà e sonde in u codice surghjente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Aggiunta di attributi di sonda in modu interattivu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Capitulu 11: Travaglià cù i punti di compilazione
Nozioni di basa di i punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Avantages di Cuncepimentu di Punti di Cumpilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Punti di Cumpilazione Manuale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Punti di Cumpilazione Nidificati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Tipi di punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Basi di a Sintesi di Punti di Compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Vinculu di Punti di Compilazione Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Modelli Logichi d'Interfaccia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Timing di l'Interfaccia per i Punti di Compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Sintesi di punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Sintesi di punti di compilazione incrementale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Annotazione in avanti di i vincoli di timing di punti di compilazione . . . . . . . . . . . . . . . . 384
Sintesi di punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 U flussu di punti di compilazione manuale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Creazione di vincoli di livellu superiore File per i punti di compilazione . . . . . . . . . . . . . . . . 388 Definizione di punti di compilazione manuali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Impostazione di vincoli à u livellu di i punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . 391 Analizazione di i risultati di i punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Utilizà i punti di compilazione cù altre funzionalità . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Cumbinà i punti di compilazione cù u multiprocessamentu . . . . . . . . . . . . . . . . . . . . . . . 396
Risintesi incrementale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Risintesi di punti di compilazione incrementale . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Capitulu 12: Travaglià cù l'input IP
Generà IP cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specificà i FIFO cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specificà e RAM cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Specificazione di RAM Byte-Enable cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Specificazione di ROM cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Specificazione di Adder/Subtractors cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Specificazione di contatori cù SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
U flussu di crittografia IP Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Più diview di u flussu IP Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Crittografia è decrittografia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Travaglià cù l'IP criptatu. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

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Crittografia di u vostru IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Crittografia di l'IP cù u script encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Crittografia di l'IP cù u script encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Specificà u metudu di output di script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Preparazione di u pacchettu IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Utilizendu Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Utilizendu Hyper Source per a Prototipazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Utilizendu Hyper Source per i Disegni IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Filettatura di signali attraversu a ghjerarchia di cuncepimentu di un IP 461
Capitulu 13: Ottimizazione di i prucessi per a produttività
Utilizendu a modalità Batch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Esecuzione di a modalità Batch nant'à un prughjettu File 466 Esecuzione di a modalità Batch cù un script Tcl 467 Licenze in coda 469 Licenze in coda XNUMX
Travaglià cù script è cumandamenti Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Utilizà i cumandamenti è i script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generazione di un script di travagliu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Impostazione di u numeru di travaglii paralleli . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Creazione di un script di sintesi Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Usu di variabili Tcl per pruvà diverse frequenze di clock . . . . . . . . . . . . . . . . . . . 476 Usu di variabili Tcl per pruvà parechje tecnulugie di destinazione . . . . . 478 Esecuzione di a sintesi bottom-up cù un script 479
Automatizà i flussi cù synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Capitulu 14: Usendu u Multiprocessamentu
Multiprocessamentu cù punti di compilazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Impostazione di u numeru massimu di travaglii paralleli . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Utilizazione di a licenza . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Capitulu 15: Ottimizazione per i disinni Microsemi
Ottimizazione di i disinni Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Utilizendu scatule nere Microsemi predefinite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Utilizendu macro Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Travaglià cù i disinni Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Specificà syn_radhardlevel in u codice surghjente . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Capitulu 16: Travaglià cù l'output di sintesi
Trasmissione d'infurmazioni à l'arnesi P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

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Specificà i lochi di i pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Specificà i lochi per i porti di bus Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Specificà u piazzamentu di macro è di registri . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generazione di output specificu per u fornitore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Dirigendu l'output à u vostru fornitore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Persunalizazione di i furmati di netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Capitulu 17: Esecuzione di operazioni di post-sintesi
Esecuzione automatica di P&R dopu a sintesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Travaglià cù i strumenti d'identità . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Lanciu da u strumentu Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Gestione di i prublemi cù u lanciu di Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Utilizà u strumentu Identify . . . . . . 504 Utilizà i punti di cumpilazione cù u strumentu d'identificazione 506
Simulazione cù u strumentu VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Guida di l'utente di Synplify Pro per Microsemi Edition Ottobre 2014

LO
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CAPITOLU 1
Introduzione
Questa introduzione à u software Synplify Pro® descrive i seguenti punti:
· Synopsys FPGA è prudutti di prototipazione, à pagina 16 · Scopu di u documentu, à pagina 21 · Introduzione, à pagina 22 · Interfaccia utenteview, a pagina 24

Guida di l'utente di Synplify Pro per Microsemi Edition Ottobre 2014

Capitulu 1: Introduzione

Synopsys FPGA è prudutti di prototipazione

Synopsys FPGA è prudutti di prototipazione
A figura seguente mostra a famiglia di prudutti Synopsys FPGA è Prototyping.

LO
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Synopsys FPGA è prudutti di prototipazione

Capitulu 1: Introduzione

Strumenti d'implementazione FPGA
I prudutti Synplify Pro è Synplify Premier sò strumenti di sintesi RTL cuncepiti apposta per FPGA (array di porte programmabili in campu) è CPLD (dispositivi logichi programmabili cumplessi).

Software di Sintesi Synplify Pro
U software di sintesi FPGA Synplify Pro hè u standard industriale de facto per a pruduzzione di disinni FPGA d'altu rendimentu è à bon pattu. A so unica
L'algoritmi di tecnulugia di sintesi di l'estrazione di u cumpurtamentu (BEST), realizanu
Ottimizzazioni di altu livellu prima di sintetizà u codice RTL in una logica FPGA specifica. Questu approcciu permette ottimizzazioni superiori in tutta a FPGA, tempi d'esecuzione rapidi è a capacità di gestisce disinni assai grandi. U software Synplify Pro supporta i più recenti costrutti di linguaggi VHDL è Verilog, cumpresi SystemVerilog è VHDL 2008. U strumentu hè indipendente da a tecnulugia chì permette un retargeting rapidu è faciule trà dispositivi FPGA è fornitori da un unicu prughjettu di cuncepimentu.

Software di Sintesi Synplify Premier
A funziunalità Synplify Premier hè un superset di u strumentu Synplify Pro, chì furnisce l'ambiente di implementazione è debug FPGA perfettu. Include una suite cumpleta di strumenti è tecnulugie per i cuncettori FPGA avanzati, è serve ancu cum'è mutore di sintesi per i prototipatori ASIC chì miranu à prototipi basati nantu à FPGA singuli.
U pruduttu Synplify Premier offre à i cuncettori di FPGA è à i prototipatori di ASIC chì miranu à FPGA singuli u metudu u più efficiente di implementazione è debug di u cuncepimentu. Da u latu di l'implementazione di u cuncepimentu, include funzionalità per a chjusura di timing, a verificazione logica, l'usu di IP, a compatibilità ASIC è l'implementazione DSP, è ancu una stretta integrazione cù l'arnesi back-end di i venditori di FPGA. Da u latu di u debug, prevede a verificazione in sistema di FPGA chì accelera dramaticamente u prucessu di debug, è include ancu un metudu rapidu è incrementale per truvà prublemi di cuncepimentu sfuggenti.

Funzioni di u strumentu Synopsys FPGA
Questa tavula distingue trà e principali funzionalità in Synplify Pro, Synplify, Synplify Premier è Synplify Premier cù i prudutti Design Planner.

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Capitulu 1: Introduzione

Synopsys FPGA è prudutti di prototipazione

Synplify Synplify Pro

Prestazione

Sintesi di Estrazione di Cumportamentu

Tecnulugia® (BESTTM)

Core/IP generatu da u venditore

Supportu (certe tecnulugie)

Compilatore FSM

Esploratore FSM

Cunversione di l'orologio à cancello

Registru di Pipelining

Registrà u tempu di ritornu

Entrata di vincoli SCOPE®

Funzioni d'alta affidabilità

Locu è itinerariu integrati

Analisi

Analista HDL®

Opzione

Analizzatore di Timing

Puntu à puntu

FSM Viewer

Sondaggio incrociatu

Creazione di punti di sonda

Strumentatore Identify®

Identificà u Debugger

Analisi di putenza (SAIF)

Disegnu fisicu

Pianu di cuncepimentu File

Assegnazione Logica à e Regioni

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

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Synopsys FPGA è prudutti di prototipazione

Capitulu 1: Introduzione

Stima di l'Area è Assegnazione di i Pin di Capacità di a Regione Ottimizzazioni Fisiche Sintesi Fisica Analista Fisicu Synopsys DesignWare® Foundation Library Runtime Design Gerarchicu Ottimizazione Migliorata Sintesi Rapida Multiprocessamentu Compile on Error Design di Team Design in Linguaggi Misti Punti di Compile Design Gerarchicu Modalità Batch Vera (Solu licenze flottanti) GUI Modalità Batch (Licenze flottanti) Modalità Batch P&R Back-annotation di i Dati P&R Verifica Formale

Synplify Synplify Pro

xxxx

–

Identificà l'integrazione

Limitatu

Synplify Premier
xxx
xxxxx
xxxx
x
Modu di sintesi logica x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
Modu di sintesi logica xx
x

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Capitulu 1: Introduzione

Synopsys FPGA è prudutti di prototipazione

Annotazione retroattiva di l'editore di testu di l'ambiente di cuncepimentu di dati P&R View Finestra di cuntrollu Finestra di missaghju Finestra Tcl Implementazioni multiple Supportu tecnologicu di i fornitori Funzioni di prototipazione Funzioni di runtime Punti di compilazione Cunversione di clock gated Compilà in casu d'errore

Synplify Synplify Pro

Synplify Premier
xxxxx Selezziunatu
xxxx

Synplify Premier DP
x
xxxxx Selezziunatu
xxxx

LO
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Scopu di u Documentu

Capitulu 1: Introduzione

Scopu di u Documentu
Quì sottu hè spiegatu u scopu di stu documentu è u publicu previstu.

U Set di Documenti
Questa guida per l'utente face parte di un inseme di documenti chì include un manuale di riferimentu è un tutoriale. Hè destinata à esse aduprata cù l'altri documenti di l'inseme. Si cuncentra nantu à a descrizzione di cumu aduprà u software Synopsys FPGA per realizà i travaglii tipici. Questu implica i seguenti:
· A guida di l'utente spiega solu l'opzioni necessarie per fà i travaglii tipici
discrittu in u manuale. Ùn descrive micca tutti i cumandamenti è l'opzioni dispunibili. Per descrizzioni cumplette di tutte l'opzioni di cumandamenti è a sintassi, riferitevi à l'Interfaccia Utente Overview capitulu in u Manuale di Riferimentu di Sintesi FPGA Synopsys.
· A guida di l'utente cuntene infurmazioni basate nantu à i travaglii. Per una ripartizione di
cumu l'infurmazione hè urganizata, vede Uttene aiutu, à pagina 22.

Audience
U strumentu software Synplify Pro hè destinatu à u sviluppatore di sistemi FPGA. Si suppone chì avete cunniscenze di i seguenti:
· Sintesi di cuncepimentu · RTL · FPGA · Verilog/VHDL

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Capitulu 1: Introduzione

Cuminciatu

Cuminciatu
Questa sezione vi mostra cumu principià cù u software di sintesi Synopsys FPGA. Descrive i seguenti temi, ma ùn rimpiazza micca l'infurmazioni in l'istruzzioni d'installazione nantu à e licenze è l'installazione:
· Avvia u Software, à pagina 22 · Uttene aiutu, à pagina 22

Cumincià u Software
1. Sè ùn l'avete ancu fattu, installate u software di sintesi Synopsys FPGA secondu l'istruzzioni d'installazione.
2. Avvia u prugramma.
Sè vo travagliate nantu à una piattaforma Windows, selezziunate
Programmi->Synopsys->versione di u produttu da u buttone Start.
Sè vo travagliate nantu à una piattaforma UNIX, scrivite u codice apprupriatu
cumanda à a linea di cumanda:
synplify_pro
· U cumandamentu avvia u strumentu di sintesi, è apre a finestra di u prugettu. Sè
Avete digià eseguitu u prugramma, a finestra mostra u prugettu precedente. Per più infurmazioni nantu à l'interfaccia, vede l'Interfaccia Utente Overview capitulu di u Manuale di Riferimentu.

Ottene aiutu
Prima di chjamà l'assistenza Synopsys, verificate l'infurmazioni documentate. Pudete accede à l'infurmazioni in linea da u menu Aiutu, o riferitevi à a versione PDF. A seguente tavula vi mostra cumu sò urganizate l'infurmazioni.

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Cuminciatu
Per aiutu cù… Usendu e funzioni di u software Cumu…
Infurmazioni di flussu
Missaghji d'errore Licenza Attributi è direttive Funziunalità di sintesi Lingua è sintassi Sintassi Tcl Cumandamenti di sintesi Tcl Aghjurnamenti di u produttu

Capitulu 1: Introduzione
Vede a… Guida di l'utente di Synopsys FPGA Synthesis Guida di l'utente di Synopsys FPGA Synthesis, note d'applicazione nantu à u supportu web Guida di l'utente di Synopsys FPGA Synthesis, note d'applicazione nantu à u supportu web Aiutu in linea di u situ (selezziunate Aiutu->Messaggi d'errore) Synopsys SolvNet Websitu Manuale di riferimentu di sintesi Synopsys FPGA Manuale di riferimentu di sintesi Synopsys FPGA Manuale di riferimentu di sintesi Synopsys FPGA Aiutu in linea (selezziunate Aiutu->Aiutu Tcl) Manuale di riferimentu di sintesi Synopsys FPGA Manuale di riferimentu di sintesi Synopsys FPGAWeb cumandamenti di menu)

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Capitulu 1: Introduzione

Interfaccia User Overview

Interfaccia User Overview
L'interfaccia utente (UI) hè custituita da una finestra principale, chjamata Prughjettu view, è finestre spezializate o views per diverse attività. Per i dettagli nantu à ognuna di e funzioni, vede u Capitulu 2, Interfaccia Utente Overview di u Manuale di Riferimentu di Sintesi di FPGA Synopsys.

Interfaccia Synplify Pro

Pannellu di buttone

Prughjettu di Barre di Strumenti view

Status

Risultati di l'implementazione view

Tabulette per accede views

Finestra Tcl Script/Messages LO

Watch Window

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CAPITOLU 2
Flussi di cuncepimentu di sintesi FPGA
Stu capitulu descrive u Flussu di Cuncepimentu di a Sintesi Logica, à a pagina 26.

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Capitulu 2: Flussi di cuncepimentu di sintesi FPGA

Flussu di Cuncepimentu di Sintesi Logica

L'arnesi Synopsys FPGA sintetizanu a logica cumpilendu prima a fonte RTL in strutture logiche indipendenti da a tecnulugia, è dopu ottimizendu è mappendu a logica à risorse specifiche di a tecnulugia. Dopu a sintesi logica, u strumentu genera una netlist è una restrizione specifiche di u venditore. file chì pudete aduprà cum'è input per u strumentu place-and-route (P&R).
A figura seguente mostra e fasi è l'arnesi utilizati per a sintesi logica è alcuni di i principali ingressi è uscite. Pudete aduprà u software di sintesi Synplify Pro per questu flussu. L'analisi di timing interattiva hè facultativa. Ancu s'è u flussu mostra u vinculu di u venditore filecum'è input diretti à u strumentu P&R, duvete aghjunghje questi files à u prugettu di sintesi per a cronometrazione di e scatule nere.

Strumentu Synopsys FPGA

RTL

Compilazione RTL

FDC

Sintesi Logica

Netlist sintetizzata Vincoli di sintesi Vincoli di u venditore
Strumentu di u Venditore
Locu & Percorsu

Prucedura di Sintesi Logica

Per un flussu di cuncepimentu cù struzzioni passu à passu basate nantu à un cuncepimentu specificu

dati, scaricate u tutoriale da u websitu. I passi seguenti riassumenu

a prucedura per sintetizà u disignu, chì hè ancu illustrata in u

figura chì seguita.

1. Crea un prughjettu.

2. Aghjunghje a fonte files à u prugettu.

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Flussu di Cuncepimentu di Sintesi Logica

Capitulu 2: Flussi di cuncepimentu di sintesi FPGA

3. Definisce l'attributi è i vincoli per u disignu.
4. Definite l'opzioni per l'implementazione in a finestra di dialogu Opzioni d'implementazione.
5. Cliccate nant'à Eseguisce per eseguisce a sintesi logica.
6. Analizà i risultati, aduprendu strumenti cum'è u log file, u schema di HDL Analyst views, a finestra di u missaghju è a finestra di l'eserciziu.
Dopu avè finitu u disignu, pudete aduprà l'output files per eseguisce place-and-route cù u strumentu di u venditore è implementà a FPGA.
A figura seguente elenca i principali passi di u flussu:

Crià u prughjettu
Add Source Files
Definisce i vincoli
Set Opzioni
Eseguite u Software
Analizà i risultati Nisun scopu hè statu righjuntu ?
Iè Locu è Percorsu

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Capitulu 2: Flussi di cuncepimentu di sintesi FPGA

Flussu di Cuncepimentu di Sintesi Logica

LO
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CAPITOLU 3
Preparazione di l'input
Quandu si sintetizza un disignu, ci vole à mette in opera dui tipi di files: HDL filechì descrivenu u vostru cuncepimentu è u vostru prughjettu files per gestisce u disignu. Stu capitulu descrive e procedure per mette in opera questi files è u prugettu. Copre i seguenti:
· Configurazione di a fonte HDL Files, à pagina 30 · Usendu una fonte di lingua mista Files, à pagina 44 · Usendu u Cumpilatore Incrementale, à pagina 49 · Usendu u Flussu Verilog Strutturale, à pagina 51 · Travaglià cù i Vincoli Files, a pagina 53

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

Cunfigurazione di a fonte HDL Files
Questa sezione descrive cumu cunfigurà a vostra fonte files; prughjettu file A cunfigurazione hè descritta in a cunfigurazione di u prugettu Files, à pagina 58. Fonte files ponu esse in Verilog o VHDL. Per infurmazioni nantu à a strutturazione di u filePer a sintesi, riferitevi à u Manuale di Riferimentu. Questa sezione tratta i seguenti temi:
· Creazione di una fonte HDL Files, à pagina 30 · Usendu l'Editore d'Aiutu di Cuntestu, à pagina 32 · Verificazione di a Fonte HDL Files, à pagina 34 · Mudificazione di a fonte HDL Files cù l'Editore di Testu Integratu, à pagina 35 · Usendu un Editore di Testu Esternu, à pagina 41 · Impostazione di e Preferenze di a Finestra di Editing, à pagina 39 · Usendu l'Estensioni di a Libreria per a Libreria Verilog Files, a pagina 42

Creazione di una fonte HDL Files
Questa sezione descrive cumu aduprà l'editore di testu integratu per creà u codice surghjente files, ma ùn entra micca in dettagli di ciò chì files cuntenenu. Per i dettagli di ciò chì pudete è ùn pudete micca include, è ancu l'infurmazioni specifiche di u venditore, cunsultate u Manuale di Riferimentu. Sè vo avete digià u codice surghjente files, pudete aduprà l'editore di testu per verificà a sintassi o mudificà u file (vede Verificazione di a fonte HDL Files, à pagina 34 è Mudificazione di a fonte HDL Files cù l'Editore di Testu Integratu, à pagina 35).
Pudete aduprà Verilog o VHDL per a vostra fonte files. U fileanu v (Verilog) o vhd (VHDL) file estensioni, rispettivamente. Pudete aduprà Verilog è VHDL files in u listessu cuncepimentu. Per infurmazioni nantu à l'usu di una mistura di input Verilog è VHDL files, vede Usendu una fonte in lingua mista Files, a pagina 44.
1. Per creà una nova fonte file cliccate nant'à l'HDL file icona ( ) o fate cusì:
Selezziunà File->Novu o appughjà Ctrl-n.
In a finestra di dialogu Novu, selezziunate u tipu di fonte file vulete creà,
Verilog o VHDL. Micca chì pudete aduprà l'Editore di Aiutu di Cuntestu per i disinni Verilog chì cuntenenu custruzzioni SystemVerilog in a fonte

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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

filePer più infurmazione, vede Usendu l'editore d'aiutu di cuntestu, à pagina 32.
Sè vo aduprate u furmatu Verilog 2001 o SystemVerilog, assicuratevi di attivà l'opzione Verilog 2001 o System Verilog prima di eseguisce a sintesi (Prughjettu->Opzioni d'implementazione->scheda Verilog). U Verilog predefinitu file U furmatu per i novi prughjetti hè SystemVerilog.

Scrivite un nome è un locu per u file è cliccate OK. Una mudificazione bianca
A finestra si apre cù i numeri di linea à manca.
2. Scrivite l'infurmazioni di a fonte in a finestra, o tagliatele è incollatele. Vede Mudificazione di a fonte HDL Files cù l'Editore di testu integratu, à a pagina 35 per più infurmazioni nantu à u travagliu in a finestra di mudificazione.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

Per i migliori risultati di sintesi, verificate u Manuale di Riferimentu è assicuratevi di utilizà in modu efficace i custrutti dispunibili è l'attributi è e direttive specifiche di u venditore.
3. Salvà u file scegliendu File-> Salvà o l'icona Salvà ( ).
Una volta chì avete creatu una fonte file, pudete verificà chì avete a sintassi curretta, cum'è descrittu in Verificazione di a fonte HDL Files, a pagina 34.

Utilizendu l'Editore d'Aiutu di Cuntestu
Quandu create o aprite un disignu Verilog file, aduprate u buttone Aiutu di Cuntestu visualizatu in fondu à a finestra per aiutà vi à codificà cù e custruzzioni Verilog/SystemVerilog in a surghjente file o cumandamenti di restrizione Tcl in u vostru Tcl file.
Per aduprà l'Editore d'Aiutu di Cuntestu:
1. Cliccate nant'à u buttone Aiutu di u Cuntestu per vede stu editore di testu.

LO
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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

2. Quandu selezziunate una custruzzione in u latu sinistro di a finestra, a descrizzione di l'aiutu in linea per a custruzzione hè visualizata. Se a custruzzione selezziunata hà sta funzione attivata, l'argomentu di l'aiutu in linea hè visualizatu in cima à a finestra è un codice genericu o un mudellu di cumanda per quella custruzzione hè visualizatu in fondu.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

3. U buttone Inserisci mudellu hè ancu attivatu. Quandu cliccate nant'à u buttone Inserisci mudellu, u codice o u cumandamentu mostratu in a finestra di mudellu hè inseritu in u vostru file à a pusizione di u cursore. Questu vi permette d'inserisce facilmente u codice o u cumandamentu è di mudificallu per u disignu chì avete da sintetizà.
4. Sè vo vulete copià solu parte di u mudellu, selezziunate u codice o u cumandamentu chì vulete inserisce è cliccate nant'à Copia. Pudete tandu incollà lu in u vostru file.

Verificazione di a fonte HDL Files

U software verifica automaticamente a vostra fonte HDL filequandu li compila, ma sè vulete verificà u vostru codice surghjente prima di a sintesi, aduprate a prucedura seguente. Ci sò dui tipi di verifiche chì fate in u software di sintesi: sintassi è sintesi.

1. Selezziunate a fonte files vulete verificà.
Per verificà tutte e fonti files in un prughjettu, deselezziunate tuttu files in u
lista di prughjetti, è assicuratevi chì nimu di i filesò aperti in una finestra attiva. Sè vo avete una fonte attiva file, u software verifica solu l'attivu file.
Per verificà un solu file, apre u file cun File->Aprite o fate un doppiu clicu nantu à u
file in a finestra di u prugettu. Sè vo avete più di unu file apertu è vulete verificà solu unu di elli, mette u cursore in u locu apprupriatu file finestra per assicurassi chì sia a finestra attiva.

2. Per verificà a sintassi, selezziunate Eseguisce->Verifica di sintassi o appughjà Shift+F7.

U software rileva errori di sintassi cum'è parole chjave è puntuazione sbagliate è segnala qualsiasi errore in un registru separatu. file (syntax.log). S'ellu ùn si detectanu errori, una verificazione di sintassi riescita hè signalata in fondu à questu file.

3. Per eseguisce una verificazione di sintesi, selezziunate Eseguisce->Verifica di sintesi o appughjà Shift+F8.

U software rileva errori ligati à l'hardware cum'è codificati in modu incorrectu

flip-flops è segnala qualsiasi errore in un registru separatu file (sintassi.log). S'ellu ci hè

s'ellu ùn ci sò micca errori, una verificazione di sintassi riescita hè signalata in fondu à questu

file.

4. Riview l'errori aprendu u syntax.log file quandu vi hè dumandatu è aduprate Truvà per localizà u missaghju d'errore (cercate @E). Doppiu cliccà nant'à

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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

Codice d'errore di 5 caratteri o cliccate nant'à u testu di u messagiu è appughjate F1 per vede l'aiutu in linea di i messagi d'errore.
5. Truvate a parte di codice rispunsevule di l'errore clicchendu duie volte nantu à u testu di u messagiu in u syntax.log fileA finestra di l'Editore di Testu apre a fonte adatta. file è mette in risaltu u codice chì hà causatu l'errore.
6. Ripetite i passi 4 è 5 finu à chì tutti l'errori di sintassi è di sintesi sianu curretti.
I missaghji ponu esse classificati cum'è errori, avvirtimenti o note.view tutti i missaghji è risolve qualsiasi errore. L'avvertimenti sò menu serii chè l'errori, ma duvete leghjeli è capisceli ancu s'è vo ùn li risolvete micca tutti. E note sò informative è ùn anu micca bisognu d'esse risolte.

Mudificazione di a fonte HDL Files cù l'editore di testu integratu
L'editore di testu integratu facilita a creazione di u vostru codice surghjente HDL, view o mudificà lu quandu avete bisognu di curregge l'errori. Sè vo vulete aduprà un editore di testu esternu, vede Usendu un Editore di Testu Esternu, à a pagina 41.
1. Fate una di e seguenti azioni per apre una fonte file per viewing o mudificazione:
Per apre automaticamente u primu file In a lista cù errori, appughjà F5.
Per apre un specificu file, cliccate doppiu file in a finestra di u prugettu o
usu File->Apri (Ctrl-o) è specificà a fonte file.
A finestra di l'Editore di Testu si apre è mostra a fonte fileE linee sò numerate. E parolle chjave sò in turchinu, è i cummenti in verde. I valori di e stringhe sò in rossu. Sè vo vulete cambià sti culori, vede Impostazione di e Preferenze di a Finestra di Editazione, à a pagina 39.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

2. Per mudificà un file, scrivite direttamente in a finestra.
Questa tavula riassume l'operazioni di mudificazione cumuni chì pudete aduprà. Pudete ancu aduprà e scorciatoie di tastiera invece di i cumandamenti.

À…

Fate…

Tagliate, copiate è incollate; Selezziunate u cumandamentu da u popup (tene premutu Annulla, o rifate una azzione cù u buttone drittu di u mouse) o u menu Edit.

Andà à una linea specifica

Appughjà Ctrl-g o selezziunate Edit->Go To, scrivite u numeru di linea è cliccate OK.

Truvà testu

Appughjà Ctrl-f o selezziunate Edit ->Truvà. Scrivite u testu chì vulete truvà, è cliccate OK.

Rimpiazzà u testu

Appughjà Ctrl-h o selezziunate Edit->Replace. Scrivite u testu chì vulete truvà, è u testu chì vulete rimpiazzallu. Cliccate OK.

Cumplete una parola chjave

Scrivite abbastanza caratteri per identificà in modu unicu a parola chjave, è appughjà Esc.

Indentà u testu à diritta Selezziunate u bloccu è appughjà Tab. Indentà u testu à manca Selezziunate u bloccu è appughjà Shift-Tab.

Cambià in maiuscule Selezziunate u testu, è dopu selezziunate Edit->Advanced ->Uppercase o appughjà Ctrl-Shift-u.

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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

À… Cambià in minuscule Aggiungi cummenti in bloccu
Mudificà e colonne

Fate…
Selezziunate u testu, è dopu selezziunate Edit->Advanced ->Lowercase o appughjà Ctrl-u.
Pone u cursore à l'iniziu di u testu di u cummentariu, è selezziunate Edit->Advanced->Comment Code o appughjà Alt-c.
Appughjà Alt, è aduprate u buttone sinistro di u mouse per selezziunà a colonna. Nantu à certe piattaforme, duvete aduprà a chjave à a quale hè mappata a funzionalità Alt, cum'è a chjave Meta o di diamanti.

3. Per taglià è incollà una sezione di un documentu PDF, selezziunate l'icona di selezzione di testu in forma di T, evidenziate u testu chì avete bisognu è copiate è incollatelu in u vostru fileL'icona Selezzione di Testu vi permette di selezziunà parti di u documentu.
4. Per creà è travaglià cù i segnalibri in u vostru file, vede a tavula seguente.
I segnalibri sò un modu convenientu per navigà longu files o per saltà à i punti in u codice chì riferite spessu. Pudete aduprà l'icone in a barra di strumenti Edit per queste operazioni. Sè ùn pudete micca vede a barra di strumenti Edit à l'estrema diritta di a vostra finestra, ridimensionate alcune di l'altre barre di strumenti.

À… Inserisce un segnalibru
Sguassà un segnalibru
Sguassà tutti i segnalibri

Fate…
Cliccate in ogni locu di a linea chì vulete mette in segnalibru. Selezziunate Edit->Toggle Bookmarks, appughjate Ctrl-F2, o selezziunate a prima icona in a barra di strumenti Edit. U numeru di linea hè evidenziatu per indicà chì ci hè un segnalibru à l'iniziu di quella linea.
Cliccate in ogni locu di a linea cù u segnalibru. Selezziunate Edit->Toggle Bookmarks, appughjate Ctrl-F2, o selezziunate a prima icona in a barra di strumenti Edit. U numeru di linea ùn hè più evidenziatu dopu chì u segnalibru hè statu sguassatu.
Selezziunate Mudificà->Eliminà tutti i segnalibri, appughjà Ctrl-Shift-F2, o selezziunate l'ultima icona in a barra di strumenti Mudificà. I numeri di linea ùn sò più evidenziati dopu chì i segnalibri sò stati sguassati.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

À…
Navigate un file aduprendu i segnalibri

Fate…
Aduprate i cumandamenti Segnalibru prossimu (F2) è Segnalibru precedente (Shift-F2) da u menu Edit o l'icone currispondenti da a barra di strumenti Edit per navigà finu à u segnalibru desideratu.

5. Per curregge errori o riview avvirtimenti in u codice surghjente, fate cusì:
Apri l'HDL file cù l'errore o l'avvertimentu clicchendu duie volte nantu à file
in a lista di prughjetti.
Appughjà F5 per andà à u primu errore, avvisu o nota in u fileÀ u
In fondu di a finestra di mudificazione, si vede u testu di u missaghju.
Per andà à u prossimu errore, avvisu o nota, selezziunate Eseguisce->Prossimu errore/avvisu
o appughjà F5. S'ellu ùn ci sò più missaghji in u file, vi vede u missaghju "Nisun altru errore / avvisu / nota" in fondu à a finestra di mudificazione. Selezziunate Eseguisce-> Prossimu errore / avvisu o appughjà F5 per andà à l'errore, avvisu o nota in u prossimu file.
Per navigà torna à un errore, un avvisu o una nota precedente, selezziunate
Eseguisce->Errore/Avvisu precedente o appughjà Shift-F5.
6. Per apre l'aiutu di u missaghju d'errore per una descrizzione cumpleta di l'errore, l'avvertimentu o a nota:
Apri u registru in furmatu testuale file (cliccate View Log) è fate un doppiu clic nant'à
u codice d'errore di 5 caratteri o cliccate nant'à u testu di u messagiu è appughjà F1.
Apri u log HTML file è cliccate nant'à u codice d'errore di 5 caratteri.
In a finestra Tcl, cliccate nant'à a tabulazione Missaghji è cliccate nant'à u codice di 5 caratteri.
codice d'errore in a colonna ID.
7. Per fà una prova incruciata da a finestra di u codice surghjente à l'altra views, apre u view è selezziunate u pezzu di codice. Vede Crossprobing da a finestra di l'editore di testu, à pagina 246 per i dettagli.
8. Quandu avete currettu tutti l'errori, selezziunate File-> Salvà o cliccate nant'à l'icona Salvà per salvà u file.

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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

Impostazione di e Preferenze di a Finestra di Modifica
Pudete persunalizà i caratteri è i culori utilizati in una finestra di mudificazione di testu.
1. Selezziunate Opzioni->Opzioni di l'editore è sia Editore Synopsys sia Editore esternu. Per più infurmazioni nantu à l'editore esternu, vede Usu di un editore di testu esternu, à pagina 41.
2. Dopu, secondu u tipu di file Quandu apre, pudete definisce u sfondate, u culore di a sintassi è e preferenze di caratteri da aduprà cù l'editore di testu.

Nota: In seguitu, e preferenze di edizione di testu chì avete stabilitu per questu file s'applicherà à tutti files di questu file tipu.

A finestra di mudificazione di testu pò esse aduprata per definisce e preferenze per u prugettu files, fonte files (Verilog/VHDL), log files, Tcl files, vinculu files, o altri difetti files da a finestra di dialogu Opzioni di l'editore.
3. Pudete definisce i culori di sintassi per alcune opzioni di sintassi cumuni, cum'è parole chjave, stringhe è cummenti. Per esempiuample in u logu file, l'avvertimenti è l'errori ponu esse codificati per culore per un facile ricunniscenza.
Cliccate in u campu Primu pianu o Sfondu per l'ughjettu currispundente in u campu Culorazione di a sintassi per vede a paleta di culori.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

Pudete selezziunà culori basi o definisce culori persunalizati è aghjunghjeli à a vostra paleta di culori persunalizata. Per selezziunà u culore desideratu, cliccate OK.
4. Per definisce u carattere è a dimensione di u carattere per l'editore di testu, aduprate i menu a tendina.
5. Verificate Mantene e Tabulature per attivà i paràmetri di tabulazione, dopu impostate a spaziatura di e tabulazioni cù a freccia in su o in giù per a Dimensione di e Tabulazioni.

LO 6. Cliccate OK in u furmulariu Opzioni di l'editore.
© 2014 Synopsys, Inc. 40

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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

Utilizendu un Editore di Testu Esternu
Pudete aduprà un editore di testu esternu cum'è vi o emacs invece di l'editore di testu integratu. Fate cusì per attivà un editore di testu esternu. Per infurmazioni nantu à l'usu di l'editore di testu integratu, vede Mudificà a fonte HDL. Files cù l'Editore di testu integratu, à pagina 35.
1. Selezziunate Opzioni->Opzioni di l'editore è attivate l'opzione Editore esternu.
2. Selezziunate l'editore esternu, aduprendu u metudu adattatu à u vostru sistema operativu.
Sè vo travagliate nantu à una piattaforma Windows, cliccate nant'à u buttone … (Browse)
è selezziunate l'eseguibile di l'editore di testu esternu.
Da una piattaforma UNIX o Linux per un editore di testu chì crea u so propiu
finestra, cliccate nant'à u buttone … Sfoglia è selezziunate l'eseguibile di l'editore di testu esternu.
Da una piattaforma UNIX per un editore di testu chì ùn crea micca u so propiu
finestra, ùn aduprate micca u buttone ... Sfoglia. Scrivite invece xterm -e editor. A figura seguente mostra VI specificatu cum'è editore esternu.

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Capitulu 3: Preparazione di l'input

Cunfigurazione di a fonte HDL Files

Da una piattaforma Linux, per un editore di testu chì ùn crea micca u so propiu
finestra, ùn aduprate micca u buttone ... Sfoglia. Invece, scrivite gnome-terminal -x editor. Per aduprà emacs per esempiuample, scrivite gnome-terminal -x emacs.
U prugramma hè statu testatu cù l'editori di testu emacs è vi.
3. Cliccate OK.

Utilizendu l'estensioni di a biblioteca per a biblioteca Verilog Files
L'estensioni di a biblioteca ponu esse aghjunte à a biblioteca Verilog filehè inclusu in u vostru cuncepimentu per u prugettu. Quandu furnite percorsi di ricerca à i cartulari chì cuntenenu a biblioteca Verilog files, pudete specificà queste nuove estensioni di biblioteca è ancu Verilog è SystemVerilog (.v è .sv) file estensioni.
Per fà questu:
1. Selezziunate a tabulazione Verilog di u pannellu Opzioni d'implementazione.
2. Specificà i lochi di i Directory di a Libreria per a libreria Verilog files da include in u vostru cuncepimentu per u prugettu.
3. Specificà l'estensioni di a biblioteca.
Ogni estensione di biblioteca pò esse specificata, cum'è .av, .bv, .cv, .xxx, .va, .vas (separate l'estensioni di biblioteca cù un spaziu).
A figura seguente vi mostra induve inserisce l'estensioni di a biblioteca in a finestra di dialogu.

LO
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Cunfigurazione di a fonte HDL Files

Capitulu 3: Preparazione di l'input

L'equivalente Tcl per questu example hè u cumandamentu seguente:
set_option -libext .av .bv .cv .dv .ev
Per i dettagli, vede libext, à pagina 57 in u Command Reference.
4. Dopu avè compilatu u disignu, pudete verificà in u log file chì a biblioteca fileI fugliali cù queste estensioni sò stati caricati è letti. Per esempiuampLe:
@N: Esecuzione di u cumpilatore Verilog in modu SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Caricamentu in corsu file C:dirlib1sub1.av da u cartulare di biblioteca specificatu C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Caricamentu in corsu file C:dirlib2sub2.bv da u cartulare di a biblioteca specificatu C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Caricamentu in corsu file

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Capitulu 3: Preparazione di l'input

Utilizendu una fonte di lingua mista Files

C:dirlib3sub3.cv da u cartulare di biblioteca specificatu C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Caricamentu in corsu file C:dirlib4sub4.dv da u cartulare di biblioteca specificatu C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Caricamentu in corsu file C:dirlib5sub5.ev da u cartulare di biblioteca specificatu C:dirlib5 @I::”C:dirlib5sub5.ev” Verificazione di a sintassi Verilog riescita!

Utilizendu una fonte di lingua mista Files
Cù u software Synplify Pro, pudete aduprà una mistura di input VHDL è Verilog. files in u vostru prugettu. Per esempiuample di VHDL è Verilog files, vede u Manuale di Riferimentu.
1. Ricurdatevi chì Verilog ùn supporta micca i porti VHDL senza restrizioni è cunfigurate u disignu di lingua mista files dunque.
2. Sè vo vulete urganizà u Verilog è u VHDL files in diverse cartelle, selezziunate Opzioni->Prughjettu View Opzioni è attivate View Prughjettu Files in l'opzione Cartulare.
Quandu aghjunghjite u files à u prugettu, u Verilog è u VHDL fileI sò in cartulari separati in u Prughjettu view.
3. Quandu aprite un prughjettu o ne create unu novu, aghjunghjite Verilog è VHDL files cusì:
Selezziunate u Prughjettu->Aghjunghje una Fonte File cumanda o cliccate nant'à Aggiungi File buttone. Nantu à u furmulariu, impostate Files di Tipu à HDL Files (*.vhd, *.vhdl, *.v). Selezziunate Verilog è VHDL filechì vulete è aghjunghjeli à u vostru
prughjettu. Cliccate OK. Per i dettagli nantu à l'aghjunta files à un prughjettu, vede Apportà cambiamenti à un prughjettu, à pagina 62.
LO

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Utilizendu una fonte di lingua mista Files

Capitulu 3: Preparazione di l'input

U fileI dati chì avete aghjuntu sò visualizati in u Prughjettu viewQuesta figura mostra u files disposti in cartulari separati.
4. Quandu definite l'opzioni di u dispusitivu (buttone Opzioni d'implementazione), specificate u modulu di livellu superiore. Per più infurmazioni nantu à a definizione di l'opzioni di u dispusitivu, vede Definizione di l'opzioni d'implementazione di a sintesi logica, à a pagina 75.
Sè u modulu di livellu superiore hè Verilog, cliccate nantu à a tabulazione Verilog è scrivite u
nome di u modulu di livellu superiore.
Sè u modulu di livellu superiore hè VHDL, cliccate nantu à a tabulazione VHDL è scrivite u nome
di l'entità di livellu superiore. Sè u modulu di livellu superiore ùn si trova micca in a biblioteca di travagliu predefinita, duvete specificà a biblioteca induve u compilatore pò truvà u modulu. Per infurmazioni nantu à cumu fà questu, vede Pannellu VHDL, à pagina 200.

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Capitulu 3: Preparazione di l'input

Utilizendu una fonte di lingua mista Files

Duvete specificà esplicitamente u modulu di livellu superiore, perchè hè u puntu di partenza da u quale u mapper genera una netlist fusionata.
5. Selezziunate a tabulazione Risultati di l'implementazione nantu à u listessu furmulariu è selezziunate un furmatu HDL di output per l'output. filegenerati da u software. Per più infurmazioni nantu à l'impostazione di l'opzioni di u dispusitivu, vede Impostazione di l'opzioni di implementazione di a sintesi logica, à pagina 75.
Per una netlist di output Verilog, selezziunate Write Verilog Netlist. Per una netlist di output VHDL, selezziunate Write VHDL Netlist. Impostate qualsiasi altra opzione di u dispusitivu è cliccate OK.
Avà pudete sintetizà u vostru disignu. U software leghje in i furmati misti di a fonte. files è genera un unicu srs file chì hè adupratu per a sintesi.
6. Sè avete prublemi, vede Risoluzione di i prublemi di disinni di lingue miste, à pagina 47 per più infurmazioni è cunsiglii.
LO

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Utilizendu una fonte di lingua mista Files

Capitulu 3: Preparazione di l'input

Risoluzione di i prublemi di cuncepimentu di lingue miste
Questa sezione furnisce cunsiglii nantu à a gestione di situazioni specifiche chì puderanu nasce cù disinni di lingue miste.

VHDL File Ordine
Per i disinni solu VHDL o i disinni misti induve u livellu superiore ùn hè micca specificatu, l'arnesi di sintesi FPGA riorganizzanu automaticamente u VHDL. files in modu chì i pacchetti VHDL sianu compilati in l'ordine currettu.
Tuttavia, sè avete un cuncepimentu in lingua mista induve avete specificatu u livellu superiore, duvete specificà u VHDL. file ordine per u strumentu. Basta à fà questu una volta, selezziunendu Eseguisce->Organizza VHDL filecumanda s. Sè ùn fate micca questu, riceverete un missaghju d'errore.

Signali Globali VHDL
Attualmente, ùn pudete micca avè signali glubali VHDL in disinni di lingue miste, perchè u strumentu implementa questi signali solu in disinni solu VHDL.

Passà i generici booleani VHDL à i parametri Verilog
U strumentu deduce una scatula nera per un cumpunente VHDL cù generici booleani, se quellu cumpunente hè istanziatu in un disignu Verilog. Questu hè perchè Verilog ùn ricunnosce micca i tipi di dati booleani, dunque u valore booleanu deve esse rapprisintatu currettamente. Se u valore di u genericu booleanu VHDL hè TRUE è u literale Verilog hè rapprisintatu da un 1, u compilatore Verilog interpreta questu cum'è una scatula nera.
Per evità di deduce una scatula nera, u litterale Verilog per u genericu booleanu VHDL impostu à TRUE deve esse 1'b1, micca 1. In listessu modu, se u genericu booleanu VHDL hè FALSE, u litterale Verilog currispundente deve esse 1'b0, micca 0. L'esempiu seguenteample mostra cumu rapprisintà i generici booleani in modu chì passanu currettamente u cunfine VHDL-Verilog, senza deduce una scatula nera.

Dichjarazione di l'entità VHDL

Instantiazione di Verilog

L'entità abc hè Generica (
Numeru_Bits Divide_Bit );

: interu : booleanu

:= 0; := Falsu;

abc #( .Numeru_Bits (16), .Divide_Bit (1'b0)
)

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Capitulu 3: Preparazione di l'input

Utilizendu una fonte di lingua mista Files

Passà Generici VHDL Senza Deduce una Scatola Nera
In u casu induve un parametru di cumpunente Verilog, (per esempiuampSe [0:0] RSR = 1'b0) ùn currisponde micca à a dimensione di u cumpunente VHDL genericu currispundente (RSR : integer := 0), u strumentu deduce una scatula nera.
Pudete aggirà questu prublema eliminendu a notazione di larghezza di u bus di [0:0] in u Verilog. files. Nutate bè chì duvete aduprà un genericu VHDL di tipu integer perchè l'altri tipi ùn permettenu micca u ligame currettu di u cumpunente Verilog.

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Usendu u Cumpilatore Incrementale

Capitulu 3: Preparazione di l'input

Usendu u Cumpilatore Incrementale
Aduprate u flussu di u Compilatore Incrementale per riduce significativamente u tempu d'esecuzione di u compilatore per i disinni di grande dimensione. U software ricompila solu i dati pertinenti. filequandu si face una mudificazione di cuncepimentu è riutiliza a basa di dati di u compilatore. U compilatore rigenera l'SRS file solu per u modulu affettatu è u modulu parente immediatu.
Per eseguisce stu flussu, eseguite i seguenti passi:
1. Aghjunghjite u Verilog o VHDL files per u disignu.
2. Attivate l'opzione Compilazione Incrementale da a tabulazione Verilog o VHDL di u pannellu Opzioni di Implementazione.
Un SRS file hè creatu per ogni modulu di cuncepimentu in u cartulare synwork.

3. Eseguite u compilatore per a prima volta.
4. S'ellu hè statu fattu un cambiamentu di cuncepimentu, eseguite di novu u compilatore.
U compilatore analizeghja a basa di dati è determina se u SRS fileS'elli sò aggiornati, allora solu i moduli chì sò stati cambiati è i moduli parenti immediati sò rigenerati. Questu pò aiutà à migliurà u tempu d'esecuzione per u disignu.

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Capitulu 3: Preparazione di l'input

Usendu u Cumpilatore Incrementale

Limitazioni
U cumpilatore incrementale ùn supporta micca:
· Cunfigurazione files inclusi in u flussu Verilog o VHDL · Flussi HDL misti · Disegni cù riferimenti incrociati à i moduli (XMR)

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Usendu u Flussu Verilog Strutturale

Capitulu 3: Preparazione di l'input

Usendu u Flussu Verilog Strutturale
U strumentu di sintesi accetta Verilog strutturale files cum'è input per u vostru prughjettu di cuncepimentu. U compilatore Verilog strutturale esegue cuntrolli semantichi di sintassi aduprendu u so parser ligeru per migliurà u tempu d'esecuzione. Stu compilatore ùn esegue micca estrazioni hardware cumplesse o operazioni d'ottimisazione RTL, dunque, u software esegue una compilazione rapida di u Verilog strutturale. files. U software pò leghje sti Verilog strutturali generati files, s'elli cuntenenu:
· Instanziazioni di primitive tecnologiche
· Dichjarazioni d'assignazione simplici
· Attributi specificati in Verilog 2001 è furmati più vechji
Tutti i custrutti, eccettu l'attributi, devenu esse specificati in furmatu Verilog 95
Per aduprà l'input strutturale di Verilog files:
1. Duvete specificà u Verilog strutturale files da include in u vostru disignu. Per fà questu, aghjunghjite u file à u prugettu aduprendu unu di i seguenti metudi:
Prughjettu->Aghjunghje una fonte File o l'aghjunta File buttone in u Prughjettu view Cumanda Tcl: add_file -structver fileNome
Stu flussu pò cuntene solu Verilog strutturale files o HDL mistu files (Verilog/VHDL/EDF/SRS) inseme cù a netlist strutturale Verilog files. Tuttavia, l'istanze Verilog/VHDL/EDF/SRS ùn sò micca supportate in un modulu Verilog strutturale.
2. U Verilog strutturale fileI schedari sò aghjunti à u cartulare Structural Verilog in u Prughjettu. viewPudete ancu aghjunghje files in questu cartulare, quandu eseguite u seguente:
Selezziunate u Verilog strutturale fileCliccate cù u dirittu è selezziunate File Opzioni. Sceglite Verilog strutturale da u File Type menu a discesa.
3. Eseguisce a sintesi.
U strumentu di sintesi genera una netlist vm o edf file secondu a tecnulugia specificata. Stu prucessu hè simile à u flussu di sintesi predefinitu.

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Capitulu 3: Preparazione di l'input

Usendu u Flussu Verilog Strutturale

Limitazioni
I limiti di u flussu strutturale di Verilog ùn supportanu micca i seguenti:
· Istanze RTL per qualsiasi altru file tipi · Flussi di gestione gerarchica di prughjetti (HPM) · Assignazioni cumplesse · Modi è interruttori specifichi di u compilatore

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Travaglià cù a restrizione Files

Capitulu 3: Preparazione di l'input

Travaglià cù a restrizione Files
Custrizzione files sò testu filechì sò generati automaticamente da l'interfaccia SCOPE (vede Specificazione di i vincoli SCOPE, à pagina 119), o chì create manualmente cù un editore di testu. Contenenu cumandamenti o attributi Tcl chì vincolanu l'esecuzione di a sintesi. In alternativa, pudete stabilisce vincoli in u codice surghjente, ma questu ùn hè micca u metudu preferitu.
Questa sezione cuntene infurmazioni nantu à
· Quandu aduprà a restrizione Files sopra u Codice Surghjente, à pagina 53
· Utilizendu un Editore di Testu per a Restrizione Files (Eredità), à pagina 54
· Linee guida di sintassi Tcl per a restrizione Files, a pagina 55
· Verificazione di a restrizione Files, a pagina 56
· Per i dettagli nantu à stu rapportu, vede u Rapportu di Verifica di Vincoli, in
pagina 270 di u Manuale di Riferimentu, à pagina 56

Quandu aduprà a restrizione Files sopra u codice surghjente
Pudete aghjunghje restrizioni in restrizioni files (generatu da l'interfaccia SCOPE o inseritu in un editore di testu) o in u codice surghjente. In generale, hè megliu aduprà vincoli files, perchè ùn avete micca bisognu di ricompilà per chì e restrizioni sianu effettive. Rende ancu u vostru codice surghjente più purtabile. Vede Usendu l'editore SCOPE, à a pagina 112 per più infurmazioni.
Tuttavia, sè avete vincoli di timing di scatula nera cum'è syn_tco, syn_tpd è syn_tsu, duvete inserisceli cum'è direttive in u codice surghjente. À u cuntrariu di l'attributi, e direttive ponu esse aghjunte solu à u codice surghjente, micca à u vinculu. files. Vede Specificazione di attributi è direttive, à pagina 90 per più infurmazioni nantu à l'aghjunta di direttive à u codice surghjente.

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Capitulu 3: Preparazione di l'input

Travaglià cù a restrizione Files

Usendu un Editore di Testu per a Restrizione Files (Eredità)
Pudete aduprà l'editore Legacy SCOPE per a restrizione SDC. files creatu prima di a versione di liberazione G-2012.09. Tuttavia, hè cunsigliatu di traduce u vostru SDC files à FDC files per attivà l'ultima versione di l'editore SCOPE è per utilizà a gestione mejorata di i vincoli di timing in u strumentu.
Sè vo sceglite d'utilizà l'editore SCOPE legacy, sta sezione vi mostra cumu creà manualmente una restrizione Tcl. fileU software crea questu automaticamente. file sè utilizate l'editore SCOPE legacy per inserisce i vincoli. U vinculu Tcl file cuntene solu vincoli di tempu generale. I vincoli di scatula nera devenu esse inseriti in u codice surghjente. Per più infurmazioni, vede Quandu aduprà u vinculu Files sopra u Codice Surghjente, à pagina 53.
1. Aprite a file per edità.
Assicuratevi d'avè chjusu a finestra SCOPE, o pudete
sovrascrive i vincoli precedenti.
Per creà un novu file, selezziunà File-> Novu, è selezziunate a Restrizione File
Opzione (SCOPE). Scrivite un nome per u file è cliccate OK.
Per mudificà un esistente file, selezziunà File->Apri, imposta u Files di filtru di tipu à
Custrizzione Files (sdc) è apre u file voli.
2. Segui e linee guida di sintassi in Linee guida di sintassi Tcl per a restrizione Files, a pagina 55.
3. Inserite i vincoli di tempu chì avete bisognu. Per a sintassi, cunsultate u Manuale di Riferimentu. Sè avete vincoli di tempu di scatula nera, duvete inserisceli in u codice surghjente.
4. Pudete ancu aghjunghje attributi specifichi di u venditore in a restrizione file aduprendu define_attribute. Vede Specificà l'attributi in i vincoli File, à pagina 97 per più infurmazione.
5. Salvà u file.
6. Aghjunghjite u file à u prugettu cum'è descrittu in Applicà cambiamenti à un prugettu, à pagina 62, è eseguisce a sintesi.

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Travaglià cù a restrizione Files

Capitulu 3: Preparazione di l'input

Linee guida di sintassi Tcl per a restrizione Files
Questa sezione copre e linee guida generali per l'usu di Tcl per e restrizioni files:
· Tcl hè sensibile à e maiuscule è minuscule.
· Per dà un nome à l'uggetti: U nome di l'ughjettu deve currisponde à u nome in u codice HDL. Includite i nomi di l'istanza è di i porti in curlparentesi { }. Ùn aduprate micca spazii in i nomi. Aduprate u puntu (.) per separà i nomi gerarchichi. In i moduli Verilog, aduprate a sintassi seguente per esempiu, portu, è
nomi di rete:
v:cella [prefissu:]oggettuNome
Induve cellula hè u nome di l'entità di cuncepimentu, prefissu hè un prefissu per identificà l'uggetti cù u listessu nome, objectName hè un percorsu d'istanza cù u separatore puntu (.). U prefissu pò esse unu di i seguenti:

Prefissu (Minusculu) i: p: b: n:

Nomi di l'istanza di l'ughjettu Nomi di e porte (intera porta) Fetta di bit di una porta Nomi di rete

In i moduli VHDL, aduprate a sintassi seguente per esempiu, port, è net
nomi in i moduli VHDL:
v:cellula [.view] [prefissu:] nome d'ughjettu
Induve v: l'identifica cum'è un view ughjettu, lib hè u nome di a biblioteca, cell hè u nome di l'entità di cuncepimentu, view hè un nome per l'architettura, prefix hè un prefissu per identificà l'uggetti cù u listessu nome, è objectName hè un percorsu d'istanza cù u separatore puntu (.). View hè necessariu solu s'ellu ci hè più di una architettura per u disignu. Vede a tavula sopra per i prefissi di l'uggetti.

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Capitulu 3: Preparazione di l'input

Travaglià cù a restrizione Files

· I caratteri joker chì currispondenu à u nome sò * (l'asteriscu currisponde à qualsiasi numeru di
caratteri) è ? (u puntu interrogativu currisponde à un solu caratteru). Quessi caratteri ùn currispondenu micca à i punti usati cum'è separatori di gerarchia. Per esempiuample, a stringa seguente identifica tutti i bit di l'istanza statereg in u modulu statemod:
i:statemod.statereg[*]

Verificazione di a restrizione Files
Pudete verificà a sintassi è altre informazioni pertinenti nantu à a vostra restrizione files aduprendu u cumandamentu Verifica di e Vincoli. Per generà un rapportu di vincoli, fate cusì:
1. Crea una restrizione file è aghjunghje lu à u vostru prugettu.
2. Selezziunate Eseguisce->Verifica di Vincoli.
Stu cumandamentu genera un rapportu chì verifica a sintassi è l'applicabilità di i vincoli di timing in u vinculu di sintesi FPGA. files per u vostru prugettu. U rapportu hè scrittu in u projectName_cck.rpt file è elenca l'infurmazioni seguenti:
Vincoli chì ùn sò micca applicati Vincoli chì sò validi è applicabili à u disignu Espansione Wildcard nantu à i vincoli Vincoli nantu à l'uggetti chì ùn esistenu micca
Per i dettagli nantu à questu rapportu, vede u Rapportu di Verifica di Vincoli, à a pagina 270 di u Manuale di Riferimentu.

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CAPITOLU 4
Creazione di un prughjettu di sintesi logica
Quandu si sintetizza un cuncepimentu cù l'arnesi di sintesi Synopsys FPGA, ci vole à cunfigurà un prughjettu per u vostru cuncepimentu. Quì sottu si descrivenu e procedure per cunfigurà un prughjettu per a sintesi logica:
· Cunfigurazione di u prugettu Files, à pagina 58 · Gestione di u prugettu File Ierarchia, à pagina 66 · Configurazione di l'implementazioni, à pagina 72 · Impostazione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 · Specificazione di attributi è direttive, à pagina 90 · Ricerca Files, à pagina 98 · Archiviazione Files è Prughjetti, à pagina 101

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di u prugettu Files

Cunfigurazione di u prugettu Files
Questa sezione descrive i principii basi di cumu cunfigurà è gestisce un prughjettu file per u vostru disignu, cumprese l'infurmazioni seguenti:
· Creazione di un prughjettu File, à pagina 58 · Apertura di un prughjettu esistente File, à pagina 61 · Apportà cambiamenti à un prughjettu, à pagina 62 · Impostazione di u prughjettu View Preferenze di visualizazione, à pagina 63 · Aghjurnamentu di i percorsi d'inclusione di Verilog in u prughjettu più vechju Files, a pagina 65
Per un ex specificuampnantu à a creazione di un prughjettu file, riferitevi à u tutoriale per u strumentu chì utilizate.

Crià un Prughjettu File
Duvete mette in opera un prughjettu file per ogni prugettu. Un prugettu cuntene i dati necessarii per un disignu particulare: a lista di e fonti files, i risultati di sintesi file, è i paràmetri di l'opzioni di u vostru dispositivu. A prucedura seguente vi mostra cumu cunfigurà un prughjettu file aduprendu cumandamenti individuali.
1. Cuminciate selezziunendu unu di i seguenti: File-> Custruisce u prugettu, File->Aprite u Prughjettu, o l'icona P. Cliccate Novu Prughjettu.
A finestra di u prugettu mostra un novu prugettu. Cliccate nant'à Aggiungi File buttone, appughjà F4, o selezziunate u Prughjettu->Aghjunghje Fonte File cumanda. U Aggiungi FileA finestra di dialogu s à u prughjettu si apre.
2. Aghjunghje a fonte files à u prugettu.
Assicuratevi chì u campu Cerca in cima à u furmulariu punti à diritta
annuariu. U fileI sò listati in a casella. Sè ùn vede micca u files, verificate chì u Files di u campu Tipu hè impostu per visualizà u currettu file tipu. Sè vo avete input mischiatu files, seguitate a prucedura descritta in Usendu una fonte in lingua mista Files, a pagina 44.

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Cunfigurazione di u prugettu Files

Capitulu 4: Creazione di un prughjettu di sintesi logica

Per aghjunghje tutti i files in u cartulare à tempu, cliccate nant'à u buttone Aggiungi Tuttu
u latu drittu di u furmulariu. Per aghjunghje files individualmente, cliccate nant'à u file in a lista è dopu cliccate nant'à u buttone Aggiungi, o fate un doppiu clic nant'à file nomu.
Pudete aghjunghje tutti i files in u cartulare è dopu caccià quelli chì ùn avete micca bisognu cù u buttone Eliminà.
Sè vo aghjunghjite VHDL files, selezziunate a biblioteca adatta da u menu popup Biblioteca VHDL. A biblioteca chì selezziunate hè applicata à tutti i VHDL filequandu cliccate OK in a finestra di dialogu.
A finestra di u vostru prugettu mostra un novu prugettu fileSè cliccate nant'à u segnu più accantu à u prugettu è l'espandite, viderete u seguente:
Una cartella (duie cartelle per i disinni in lingue miste) cù a fonte files.
Se u vostru fileI schedari ùn sò micca in un cartulare sottu à u cartulare di u prugettu, pudete definisce sta preferenza selezziunendu Opzioni->Prughjettu View Opzioni è verificazione di u View prughjettu files in a scatula di cartulari. Questu separa un tipu di file da un altru in u Prughjettu view mettenduli in cartulari separati.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di u prugettu Files

L'implementazione, chjamata rev_1 per difettu. L'implementazioni sò
revisioni di u vostru cuncepimentu in u cuntestu di u software di sintesi, è ùn rimpiazzanu micca u software è i prucessi di cuntrollu di u codice surghjente esternu. Implementazioni multiple vi permettenu di mudificà l'opzioni di u dispusitivu è di a sintesi per esplorà l'opzioni di cuncepimentu. Pudete avè parechje implementazioni in Synplify Pro. Ogni implementazione hà e so opzioni di sintesi è di dispusitivu è e so opzioni relative à u prughjettu. files.

3. Aghjunghjite tutte e biblioteche chì avete bisognu, aduprendu u metudu discrittu in u passu precedente per aghjunghje a biblioteca Verilog o VHDL. file.
Per e biblioteche specifiche di u venditore, aghjunghjite a biblioteca adatta file à u
prughjettu. Nutate bè chì per certe famiglie, e biblioteche sò caricate automaticamente è ùn avete micca bisognu di aghjunghje li esplicitamente à u prughjettu. file.
Per aghjunghje una biblioteca di pacchetti VHDL di terze parti, aghjunghje u .vhd apprupriatu. file à u disignu, cum'è descrittu in u passu 2. Cliccate cù u dirittu file in u Prughjettu view è selezziunate File Opzioni, o selezziunate Prughjettu-> Imposta a biblioteca VHDL. Specificate un nome di biblioteca chì sia cumpatibile cù i simulatori. Per esempiuample, MYLIB. Assicuratevi chì sta biblioteca di pacchetti sia prima di u disignu di primu livellu in a lista di files in u Prughjettu view.
Per infurmazioni nantu à a cunfigurazione di Verilog è VHDL file opzioni, vede Impostazione di l'opzioni Verilog è VHDL, à pagina 84. Pudete ancu stabilisce queste file opzioni più tardi, prima di eseguisce a sintesi.
Per infurmazioni supplementari specifiche di u venditore nantu à l'usu di e biblioteche di macro di u venditore è di i bLoOxes neri, vede Ottimizazione per i disinni Microsemi, à pagina 487.
Per i cumpunenti tecnologichi generichi, pudete aghjunghje
biblioteca Verilog indipendente da a tecnulugia furnita cù u software

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Cunfigurazione di u prugettu Files

Capitulu 4: Creazione di un prughjettu di sintesi logica

(install_dir/lib/generic_technology/gtech.v) à u vostru disignu, o aghjunghje a vostra propria biblioteca di cumpunenti generici. Ùn aduprate micca tramindui inseme perchè ci ponu esse cunflitti.
4. Verificate file ordine in u prugettu view. File L'ordine hè particularmente impurtante per VHDL files.
Per VHDL files, pudete urdinà automaticamente u files da
selezziunendu Eseguisce->Organizza VHDL Files. In alternativa, spustate manualmente u files in u Prughjettu viewPacchettu fileI blocchi di cuncepimentu devenu esse i primi in a lista perchè sò cumpilati prima di esse aduprati. Sè vo avete blocchi di cuncepimentu spargugliati in parechji files, assicuratevi di avè i seguenti file ordine: u file chì cuntene l'entità deve esse prima, seguitata da l'architettura file, è infine u file cù a cunfigurazione.
In u Prughjettu view, verificate chì l'ultimu file in u Prughjettu view hè u
fonte di livellu superiore fileIn alternativa, pudete specificà u livellu superiore file quandu avete cunfiguratu l'opzioni di u dispusitivu.
5. Selezziunà File-> Salvà, scrivite un nome per u prugettu, è cliccate Salvà. A finestra di u prugettu riflette i vostri cambiamenti.
6. Per chjude un prugettu file, selezziunate u buttone Chiudi Prughjettu o File-> Chjude u prugettu.

Apertura di un prughjettu esistente File
Ci sò dui modi per apre un prughjettu file: u Prughjettu Apertu è u genericu File ->Apri u cumandamentu.
1. Sè u prugettu chì vulete apre hè quellu nantu à u quale avete travagliatu pocu fà, pudete selezziunallu direttamente: File->Prughjetti Recenti-> Nome di u prugettu.
2. Aduprate unu di i seguenti metudi per apre qualsiasi prughjettu file:

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di u prugettu Files

Cumandamentu Apri Prughjettu

File->Apri u cumandamentu

Selezziunà File->Aprite u Prughjettu, cliccate nant'à u buttone Aprite u Prughjettu à manca di a finestra di u Prughjettu, o cliccate nant'à l'icona P.
Per apre un prughjettu recente, fate un doppiu cliccà sopra da a lista di prughjetti recenti.
Altrimenti, cliccate nant'à u buttone Prughjettu Esistente per apre a finestra di dialogu Apri è selezziunate u prugettu.

Selezziunà File-> Apertu.
Specificà u cartulare currettu in u campu Cerca in:.
Set File di Tipu à Prughjettu Files (*.prj). A casella elenca u prugettu files.
Fate un doppiu clic nant'à u prugettu chì vulete apre.

U prugettu si apre in a finestra di u prugettu.

Fà cambiamenti à un prughjettu
Tipicamente, aghjunghjite, cancellate o rimpiazzate files.
1. Per aghjunghje una fonte o una restrizione files à un prughjettu, selezziunate Aggiungi Filebuttone s o Prughjettu->Aghjunghje Fonte File per apre a selezzione Files per aghjunghje à a finestra di dialogu Prughjettu. Vede Creazione di un Prughjettu File, à pagina 58 per i dettagli.
2. Per sguassà a file da un prugettu, cliccate nant'à file in a finestra di u prugettu, è appughjà u tastu Elimina.
3. Per rimpiazzà un file in un prugettu,
Selezziunà u file vulete cambià in a finestra di u prugettu.
Cliccate nant'à Cambià File buttone, o selezziunate Prughjettu-> Cambia File.
In a Fonte File finestra di dialogu chì si apre, impostate Cerca in u cartulare
induve u novu file si trova. U novu file deve esse di u listessu tipu chè u file vulete rimpiazzà.
Sè ùn vedi micca u vostru file elencati, selezziunate u tipu di file avete bisognu da
lu Files di u campu Tipu.
Doppiu cliccà nant'à file. U novu file rimpiazza quellu vechju in u prugettu
lista. LO
4. Per specificà cumu u prugettu filesò salvati in u prugettu, cliccate cù u dirittu nantu à un file in u Prughjettu view è selezziunate File Opzioni. Impostate u Salvate File opzione trà Relativu à u Prughjettu o Percorsu Assolutu.

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Cunfigurazione di u prugettu Files

Capitulu 4: Creazione di un prughjettu di sintesi logica

5. Per verificà u tempuamp nantu à a file, cliccate cù u dirittu nantu à un file in u Prughjettu view è selezziunate File Opzioni. Verificate l'ora chì u file hè statu mudificatu l'ultima volta. Cliccate OK.

Prughjettu di cunfigurazione View Preferenze di visualizazione
Pudete persunalizà l'urganizazione è a visualizazione di u prugettu files. 1. Selezziunate Opzioni->Prughjettu View Opzioni. U Prughjettu View U furmulariu d'opzioni si apre.

2. Per urganizà diversi tipi d'input files in cartulari separati, verificate View Prughjettu Files in Cartulare.
Spuntendu sta opzione si creanu cartulari separati in u Prughjettu view per vinculu files è fonte files.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di u prugettu Files

3. Cuntrolla file visualizazione cù i seguenti:
Visualizà automaticamente tutti i files, verificendu Mostra a biblioteca di u prugettu. Sè
questu ùn hè micca verificatu, u Prughjettu view ùn mostra micca filefinu à chì cliccate nantu à u simbulu più è espandite u files in un cartulare.
Verificate una di e caselle in u Prughjettu File Sezzione di visualizazione di u nome di u
furmulariu per determinà cumu filei nomi sò visualizati. Pudete visualizà solu u filenome, u percorsu relativu o u percorsu assolutu.
4. À view prughjettu files in cartulari persunalizati, verificate View Prughjettu Files in Cartulare persunalizate. Per più infurmazioni, vede Creazione di cartulari persunalizate, à pagina 66. I cartulari di tipu sò visualizati solu s'ellu ci sò parechji tipi in un cartulare persunalizatu.

Cartulare persunalizate
© 2014 Synopsys, Inc. 64

LO
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Cunfigurazione di u prugettu Files

Capitulu 4: Creazione di un prughjettu di sintesi logica

5. Per apre più di una implementazione in u listessu Prughjettu view, verificate Permette l'apertura di parechji prughjetti.
Prughjettu 1

Prughjettu 2

6. Cuntrolla a pruduzzione file visualizazione cù i seguenti:
Verificate Mostra tuttu Files in a casella di u Repertoriu di i Risultati per visualizà tutti l'output
files generati dopu a sintesi.
Cambià a pruduzzione file urganizazione clicchendu in una di e barre d'intestazione
in i Risultati di l'Implementazione viewPudete raggruppà u files per tipu o urdinali secondu a data di l'ultima mudificazione.
7. À view file infurmazione, selezziunate u file in u Prughjettu view, cliccate cù u dirittu è selezziunate File Opzioni. Per esempiuample, pudete verificà a data a file hè statu mudificatu.
Aghjurnamentu di i percorsi d'inclusione di Verilog in u prughjettu più vechju Files
Sè vo avete un prughjettu file creatu cù una versione più vechja di u software (prima di 8.1), u Verilog include percorsi in questu file sò relativi à u cartulare di risultati o à a fonte file cù l'istruzzioni `include. In e versioni dopu à 8.1, u prugettu file `I percorsi inclusi sò relativi à u prugettu file solu. L'interfaccia grafica in e versioni più recenti ùn aghjurnà micca automaticamente u vechju prj files per cunfurmà si à e regule più recenti. Per aghjurnà è aduprà u vechju prughjettu file, fate unu di i seguenti:
· Mudificà manualmente u prj file in un editore di testu è aghjunghje u seguente
linea prima di ogni set_option -include_path:
set_option -project_relative_includes 1
· Principià un novu prughjettu cù una versione più recente di u software è sguassate u
vechju prughjettu. Questu farà u novu prj file ubbidisce à a nova regula induve l'inclusioni sò relative à u prj file.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Gestione di u prugettu File Gerarchia

Gestione di u prugettu File Gerarchia
E sezzioni seguenti descrivenu cumu pudete creà è gestisce cartulari persunalizati è files in u Prughjettu view:
· Creazione di cartulari persunalizati · Manipulazione di cartulari di prughjetti persunalizati · Manipulazione di cartulari persunalizati Files

Creazione di Cartulare Persunalizate
Pudete creà cartulari logichi è persunalizà files in diversi gruppi gerarchichi in u vostru prughjettu viewQueste cartelle ponu esse specificate cù qualsiasi nome o livellu di gerarchia. Per esempiuample, pudete abbinà arbitrariamente u vostru sistema operativu file struttura o ghjerarchia logica HDL. I cartulari persunalizati sò distinti da u so culore turchinu.

Ci sò parechji modi per creà cartulari persunalizati è dopu aghjunghje files à elli in un prughjettu. Aduprate unu di i seguenti metudi:

1. Cliccate cù u dirittu nantu à un prughjettu file o un altru cartulare persunalizatu è selezziunate Aggiungi Cartulare da u menu popup. Dopu eseguite una di e seguenti azioni file operazioni:

Cliccà cù u dirittu si mostra cusì

nantu à quellu

fyioleuoLcrOafnileesitahnedr

selezziunà selezziunà

Pone in u cartulare. Un sottumenu un cartulare esistente o creà

novu cartulare.

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Gestione di u prugettu File Gerarchia

Capitulu 4: Creazione di un prughjettu di sintesi logica

Nutate chì pudete chjamà arbitrariamente u cartulare, ma ùn aduprate micca u caratteru (/) perchè questu hè un simbulu separatore di gerarchia.
Per rinominà una cartella, cliccate cù u dirittu nantu à a cartella è selezziunate Rinominà da
u menù popup. Apparisce a finestra di dialogu Rinominà a cartella; specificate un novu nome.
2. Aduprate l'aghjunta Files à a finestra di dialogu Prughjettu per aghjunghje tuttu u cuntenutu di una ghjerarchia di cartelle, è opcionalmente piazzà filein cartulari persunalizati currispondenti à e ierarchie di cartulari di u sistema operativu elencate in a finestra di dialogu.

Per fà questu, selezziunate Aggiungi File buttone in u Prughjettu view.
Selezziunate qualsiasi cartulare dumandatu cum'è dsp da a finestra di dialogu, dopu
cliccate nant'à u buttone Aggiungi. Questu mette tutti i files da a ierarchia dsp in u cartulare persunalizatu chì avete appena creatu.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Gestione di u prugettu File Gerarchia

Per piazzà automaticamente u files in cartulari persunalizati currispondenti à
a ghjerarchia di e cartelle di u sistema operativu, verificate l'opzione chjamata Aggiungi Files à Cartulari persunalizati in a finestra di dialogu.
Per difettu, u nome di u cartulare persunalizatu hè u listessu nome chè u cartulare
cuntenendu files o cartulare da aghjunghje à u prugettu. Tuttavia, pudete mudificà u modu in cui i cartulari sò numinati, clicchendu nantu à u buttone Opzione Cartulari. A finestra di dialogu seguente hè visualizata.

Per aduprà:
Solu u cartulare chì cuntene files per u nome di u cartulare, cliccate nant'à Aduprà u sistema operativu
Nome di u cartulare.
U nome di u percorsu versu u cartulare sceltu per determinà u livellu di
Ierarchia riflessa per u percorsu di u cartulare persunalizatu.

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Gestione di u prugettu File Gerarchia

Capitulu 4: Creazione di un prughjettu di sintesi logica

3. Pudete trascinà è lascià cascà files è cartulari da una applicazione OS Explorer in u Prughjettu viewQuesta funzione hè dispunibule nantu à l'urdinatori Windows è Linux chì utilizanu KDE.
Quandu trascinate è lasciate cascà un file, hè aghjuntu subitu à u prugettu.
S'ellu ùn ci hè micca un prughjettu apertu, u software ne crea un prughjettu.
Quandu trascinate è lasciate cascà un file sopra una cartella, serà piazzata in quella
cartulare. Inizialmente, u Aggiungi FileA finestra di dialogu s à u prugettu hè visualizata chì vi dumanda di cunfirmà files da aghjunghje à u prugettu. Pudete cliccà OK per accettà u fileSè vo vulete fà cambiamenti, pudete cliccà u buttone Eliminà tuttu è specificà un novu filtru o opzione.

Nota: Per visualizà i cartulari persunalizati in u Prughjettu view, selezziunate Opzioni->Prughjettu View Menu Opzioni, dopu attivate/disattivate a casella di cuntrollu per View Prughjettu Files in Cartulare persunalizate in a finestra di dialogu.

Manipulazione di Cartulari di Prughjetti Persunalizati
A prucedura seguente descrive cumu pudete caccià files da i cartulari, sguassà i cartulari è cambià a ghjerarchia di i cartulari.
1. Per sguassà a file da una cartella persunalizata, sia:
Trascinate è lasciate lu cascà in un'altra cartella o in u prugettu. Evidenziate u file, cliccate cù u dirittu è selezziunate Eliminà da a cartella da u
menu popup.
Ùn aduprate micca a chjave Delete (DEL), perchè questu elimina u file da u prugettu.
2. Per sguassà una cartella persunalizata, mette in risaltu a cartella, poi cliccate cù u dirittu è selezziunate Sguassà da u menu popup o appughjà u tastu DEL. Quandu sguassate una cartella, fate una di e scelte seguenti:
Cliccate Iè per sguassà u cartulare è u files cuntenutu in u cartulare da
u prugettu.
Cliccate Innò per sguassà solu u cartulare.

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Gestione di u prugettu File Gerarchia

3. Per cambià a ghjerarchia di a cartella persunalizata:
Trascinate è lasciate cascà u cartulare in un altru cartulare in modu chì sia un sub-
cartulare o sopra u prugettu per spustallu à u livellu superiore.
Per rimuovere a ghjerarchia di livellu superiore di una cartella persunalizata, trascinate è rilasciate
u sottulivellu desideratu di gerarchia sopra u prugettu. Dopu, sguassate u cartulare radice viotu per a cartella.
Per esample, se u cartulare di cartulare persunalizatu esistente hè:
/ Esample/Verilog/RTL
Supponemu chì vulete solu una ierarchia RTL à un solu livellu, poi trascinate è lasciate RTL sopra u prugettu. Dopu, pudete sguassà /Exampu cartulare les/Verilog.

Manipulà l'usu Files
Inoltre, pudete fà i seguenti tipi di persunalizazioni file operazioni:
1. Per supprimà a visualizazione di files in i cartulari Tipu, cliccate cù u dirittu in u Prughjettu view è selezziunate Prughjettu View Opzioni o selezziunate Opzioni->Prughjettu View Opzioni. Disattivate l'opzione View Prughjettu Files in Tipu di cartulari in a finestra di dialogu.
2. Per mustrà files in ordine alfabeticu invece di l'ordine di u prugettu, verificate Sort Filebuttone s in u Prughjettu view pannellu di cuntrollu. Cliccate nant'à a freccia in giù in l'angulu in fondu à manca di u pannellu per attivà è disattivà u pannellu di cuntrollu.

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Gestione di u prugettu File Gerarchia

Capitulu 4: Creazione di un prughjettu di sintesi logica

Attivà/disattivà u pannellu di cuntrollu
3. Per cambià l'ordine di files in u prugettu:
Assicuratevi di disattivà i cartulari persunalizati è l'urdinamentu files. Trascinate è lasciate cascà un file à a pusizione desiderata in a lista di files.
4. Per cambià u file scrivite, trascinate è lasciate cascà in u novu cartulare di tipu. U software vi dumanderà una verificazione.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di l'implementazioni

Cunfigurazione di l'implementazioni
Una implementazione hè una versione di un prughjettu, implementata cù un inseme specificu di vincoli è altri paràmetri. Un prughjettu pò cuntene parechje implementazioni, ognuna cù i so propri paràmetri.

Travaglià cù parechje implementazioni
U strumentu Synplify Pro vi permette di creà parechje implementazioni di u listessu cuncepimentu è dopu paragunà i risultati. Questu vi permette di sperimentà cù diverse impostazioni per u listessu cuncepimentu. L'implementazioni sò revisioni di u vostru cuncepimentu in u cuntestu di u software di sintesi, è ùn rimpiazzanu micca u software è i prucessi di cuntrollu di u codice surghjente esternu.
1. Cliccate nant'à u buttone Aggiungi Implementazione o selezziunate Prughjettu->Nova Implementazione è impostate e nuove opzioni di u dispusitivu (scheda Dispositivu), e nuove opzioni (scheda Opzioni), o una nova restrizione. file (Scheda Vincoli).
U software crea un'altra implementazione in u prugettu viewA nova implementazione hà u listessu nome chè a precedente, ma cù un suffissu numericu differente. A figura seguente mostra duie implementazioni, rev1 è rev2, cù l'implementazione attuale (attiva) evidenziata.

A nova implementazione usa u listessu codice surghjente files, ma diverse opzioni di dispositivi è vincoli. Copia alcuni files da l'implementazione precedente: u log tlg file, a lista di rete srs RTL file, è u design_fsm.sdc file generatu da FSM Explorer. U software mantene una storia ripetibile di e sintesi.

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Cunfigurazione di l'implementazioni

Capitulu 4: Creazione di un prughjettu di sintesi logica

2. Eseguite torna a sintesi cù i novi paràmetri.
Per eseguisce solu l'implementazione attuale, cliccate nant'à Eseguisce.
Per eseguisce tutte l'implementazioni in un prughjettu, selezziunate Eseguisce->Eseguisce tuttu
Implementazioni.
Pudete aduprà parechje implementazioni per pruvà una parte diversa o sperimentà cù una frequenza diversa. Vede Impostazione di l'opzioni di implementazione di a sintesi logica, à a pagina 75 per infurmazioni nantu à l'impostazione di l'opzioni.
U Prughjettu view mostra tutte l'implementazioni cù l'implementazione attiva evidenziata è l'output currispundente files generati per l'implementazione attiva visualizata in i Risultati di l'Implementazione view à diritta; cambià l'implementazione attiva cambia l'output file visualizazione. A finestra Watch surveglia l'implementazione attiva. Sè cunfigurate sta finestra per surveglià tutte l'implementazioni, a nova implementazione hè aghjurnata automaticamente in a finestra.
3. Paragunate i risultati.
Aduprate a finestra Watch per paragunà i criteri selezziunati. Assicuratevi di definisce
L'implementazioni chì vulete paragunà cù u cumandamentu Configure Watch. Vede Using the Watch Window, à pagina 190 per i dettagli.

Per paragunà i dettagli, paragunate u log file risultati.
4. Per rinominà una implementazione, cliccate cù u buttone drittu di u mouse nantu à u nome di l'implementazione in u prugettu. view, selezziunate Cambià u nome di l'implementazione da u menu popup è scrivite un novu nome.
Nutate bè chì l'interfaccia d'utilizatore attuale sovrascrive l'implementazione; e versioni precedenti à a 9.0 cunservanu l'implementazione per esse rinominata.
5. Per copià una implementazione, cliccate cù u buttone drittu di u mouse nantu à u nome di l'implementazione in u prugettu. view, selezziunate Copia Implementazione da u menu popup, è scrivite un novu nome per a copia.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Cunfigurazione di l'implementazioni

6. Per sguassà una implementazione, cliccate cù u buttone drittu di u mouse nantu à u nome di l'implementazione in u prugettu. view, è selezziunate Eliminà l'implementazione da u menù popup.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica
Impostazione di l'opzioni di implementazione di a sintesi logica
Pudete definisce opzioni glubali per e vostre implementazioni di sintesi, alcune di elle specifiche di a tecnulugia. Questa sezione descrive cumu definisce opzioni glubali cum'è u dispusitivu, l'ottimisazione è file opzioni cù u cumandamentu Opzioni d'implementazione. Per infurmazioni nantu à l'impostazione di vincoli per l'implementazione, vede Specificazione di vincoli SCOPE, à pagina 119. Per infurmazioni nantu à a sovrascrizione di i paràmetri glubali cù attributi o direttive individuali, vede Specificazione di attributi è direttive, à pagina 90.
Questa sezione tratta i seguenti temi:
· Impostazione di l'opzioni di u dispositivu, à pagina 75 · Impostazione di l'opzioni di ottimizazione, à pagina 78 · Specificazione di a frequenza globale è di a restrizione Files, à pagina 80 · Specificà l'opzioni di risultati, à pagina 82 · Specificà l'output di u rapportu di timing, à pagina 84 · Impostazione di l'opzioni Verilog è VHDL, à pagina 84
Impostazione di l'opzioni di u dispositivu
L'opzioni di u dispusitivu facenu parte di l'opzioni glubali chì pudete definisce per a sintesi. Includenu a selezzione di e parte (tecnologia, parte è gradu di velocità) è l'opzioni d'implementazione (inserzione I/O è fanout). L'opzioni è l'implementazione di queste opzioni ponu varià da tecnulugia à tecnulugia, dunque verificate i capituli di u venditore di u Manuale di Riferimentu per infurmazioni nantu à l'opzioni di u vostru venditore.
1. Aprite u furmulariu Opzioni d'implementazione clicchendu u buttone Opzioni d'implementazione o selezziunendu Prughjettu->Opzioni d'implementazione, è cliccate a tabulazione Dispositivu in cima s'ella ùn hè micca digià selezziunata.
2. Selezziunate a tecnulugia, a parte, u pacchettu è a velocità. L'opzioni dispunibili varianu secondu a tecnulugia chì sceglite.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
3. Impostate l'opzioni di mappatura di u dispusitivu. L'opzioni varianu, secondu a tecnulugia chì sceglite.
Sè ùn site micca sicuru di ciò chì significa una opzione, cliccate nantu à l'opzione per vede
una descrizzione in a casella quì sottu. Per descrizzioni cumplette di l'opzioni, cliccate F1 o riferitevi à u capitulu di u venditore apprupriatu in u Manuale di Riferimentu.
Per definisce una opzione, scrivite u valore o marcate a casella per attivalla.
Per più infurmazioni nantu à l'impostazione di i limiti di fanout è a risincronizzazione, vede Impostazione di i limiti di fanout, à pagina 348, è Risincronizzazione, à pagina 334, rispettivamente. Per dettagli nantu à altre opzioni specifiche di u fornitore, riferitevi à u capitulu di u fornitore è a famiglia di tecnulugia apprupriati in u Manuale di Riferimentu.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica

4. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK.
5. Cliccate nant'à u buttone Eseguisce per sintetizà u disignu. U prugramma compila è mappa u disignu aduprendu l'opzioni chì avete definitu.
6. Per definisce l'opzioni di u dispusitivu cù un script, aduprate u cumandamentu set_option Tcl. A tavula seguente cuntene una lista alfabetica di l'opzioni di u dispusitivu in a tabulazione Dispositivu mappate à i cumandamenti Tcl equivalenti. Siccomu l'opzioni sò basate nantu à a tecnulugia è a famiglia, tutte l'opzioni elencate in a tavula ùn ponu micca esse dispunibili in a tecnulugia selezziunata. Tutti i cumandamenti cumincianu cù set_option, seguitati da a sintassi in a colonna cum'è mostrata. Verificate u Manuale di Riferimentu per a lista più cumpleta di opzioni per u vostru venditore.
A tavula seguente mostra a maiò parte di l'opzioni di u dispusitivu.

Opzione Proprietà annotate per Analyst Disable I/O Insertion Fanout Guide

Cumanda Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica

Opzione

Cumanda Tcl (set_option…)

Pacchettu

-package nome_pkg

Part

-part nome_parte

Risolve i Driver Misti

-resolve_multiple_driver {1|0}

Velocità

-gradu_di_velocità gradu_di_velocità

Tecnulugia

-tecnologia parolla chjave

Aghjurnamentu di i dati di timing di u puntu di compilazione -update_models_cp {0|1}

Generazione di basa di dati HDL Analyst -hdl_qload {1|0}

Impostazione di l'opzioni di ottimizazione
L'opzioni d'ottimisazione facenu parte di l'opzioni glubali chì pudete definisce per l'implementazione. Sta sezione vi spiega cumu definisce opzioni cum'è a frequenza è opzioni d'ottimisazione glubale cum'è a spartera di risorse. Pudete ancu definisce alcune di queste opzioni cù i buttoni adatti nantu à l'interfaccia utente.
1. Aprite u furmulariu Opzioni d'implementazione clicchendu u buttone Opzioni d'implementazione o selezziunendu Prughjettu->Opzioni d'implementazione, è cliccate a tabulazione Opzioni in cima.
2. Cliccate nantu à l'opzioni d'ottimisazione chì vulete, sia in u furmulariu sia in u Prughjettu viewE vostre scelte varianu, secondu a tecnulugia. S'è una opzione ùn hè micca dispunibile per a vostra tecnulugia, hè grisgia. Stabiliscendu l'opzione in un locu, l'aghjurnà automaticamente in l'altru.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica

Prughjettu View

Opzioni di ottimizazione Opzioni di implementazione->Opzioni

Per i dettagli nantu à l'usu di queste ottimizzazioni, riferitevi à e seguenti sezioni:

Compilatore FSM Esploratore FSM
Riprogrammazione di a spartera di risorse

Ottimizazione di e macchine di statu, à pagina 354
Esecuzione di FSM Explorer, à pagina 359 Nota: Solu un sottoinsieme di e tecnulugie Microsemi supportanu l'opzione FSM Explorer. Aduprate u pannellu Prughjettu->Opzioni d'implementazione->Opzioni per determinà se sta opzione hè supportata per u dispusitivu chì specificate in u vostru strumentu.
Spartera di risorse, à pagina 352
Riprogrammazione di u tempu, à a pagina 334

L'opzioni equivalenti di u cumandamentu Tcl set_option sò e seguenti:

Compilatore FSM di l'opzione Esploratore FSM Spartera di risorse Risincronizazione

set_option Opzione di cumanda Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
4. Cliccate nant'à u buttone Eseguisce per eseguisce a sintesi.
U software compila è mappa u disignu aduprendu l'opzioni chì avete definitu.
Generazione di basa di dati di l'analista HDL
Per difettu, u software leghje tuttu u disignu, esegue ottimisazioni logiche è propagazione di timing, è scrive l'output in una sola netlist (srs). À misura chì i disinni diventanu più grandi, u tempu per eseguisce è debugà u disignu diventa più difficiule.
Questa opzione permette à u compilatore di pre-partizione di u disignu in parechji moduli chì sò scritti in netlist separati. files (srs). Per attivà sta opzione, selezziunate a casella Generazione di a basa di dati di l'analista HDL in a tabulazione Opzioni di a finestra di dialogu Opzioni di implementazione. Sta funzione migliora significativamente l'usu di a memoria per i disinni di grande dimensione.
Questa funzione pò ancu esse attivata da a finestra Tcl Script aduprendu u cumandamentu set_option Tcl seguente:
set_option -hdl_qload 1
Una volta chì l'opzione di Generazione di a Base di Dati HDL Analyst hè attivata, aduprate l'opzione di Caricamentu Rapidu Incrementale in u strumentu HDL Analyst per visualizà u disignu aduprendu una sola netlist (srs) o parechje netlist di moduli RTL di livellu superiore (srs). U strumentu pò piglià vantaghji.tage di sta funzione caricendu dinamicamente solu a ghjerarchia di cuncepimentu affettata. Per esempiuampie, u navigatore di a ghjerarchia pò espande solu a ghjerarchia di livellu inferiore cum'è necessariu per un caricamentu rapidu. L'opzione Caricamentu Rapidu Incrementale si trova in u pannellu Generale di a finestra di dialogu Opzioni di l'Analista HDL. Vede Pannellu Generale, à a pagina 304.

Specificà a Frequenza Globale è a Vincolazione Files

Questa prucedura vi dice cumu definisce a frequenza globale è specificà a restrizione files per l'implementazione.

1. Per definisce una frequenza globale, fate una di e seguenti azioni:

Scrivite una frequenza glubale in u Prughjettu view.

Aprite u furmulariu Opzioni d'implementazione clicchendu nant'à l'icona Implementazione.

Pulsante Opzioni scheda Vincoli.

selezzione

Prughjettu->Implementazione

Opzioni,

cliccate

U cumandamentu equivalente di Tcl set_option hè -frequency frequencyValue.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica
Pudete rimpiazzà a frequenza glubale cù vincoli lucali, cum'è descrittu in Specificazione di vincoli SCOPE, à pagina 119. In u strumentu Synplify Pro, pudete generà automaticamente vincoli di clock per u vostru disignu invece di definisce una frequenza glubale. Vede Usu di vincoli automatichi, à pagina 291 per i dettagli.
Prughjettu Globale di Frequenza è Vincoli View
Opzioni d'implementazione->Vincoli

2. Per specificà a restrizione fileper una implementazione, fate una di e seguenti azioni:
Selezziunate Prughjettu->Opzioni d'implementazione->Vincoli. Verificate u vinculu.
files chì vulete aduprà in u prugettu.
Da u pannellu Opzioni d'implementazione->Vincoli, pudete ancu cliccà per
aghjunghje una restrizione file.
Cù l'implementazione chì vulete aduprà selezziunata, cliccate Aggiungi File in u
Prughjettu view, è aghjunghje a restrizione files avete bisognu.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
Per creà una restrizione files, vede Specificazione di i vincoli SCOPE, à pagina 119.
3. Per caccià a restrizione files da una implementazione, fate una di e seguenti azioni:
Selezziunate Prughjettu->Opzioni d'implementazione->Vincoli. Cliccate nantu à a casella di cuntrollu.
accantu à u file nomu.
In u Prughjettu view, cliccate cù u dirittu nantu à a restrizione file per esse eliminatu è
selezziunate Eliminà da u prugettu.
Questu elimina a restrizione file da l'implementazione, ma ùn a cancella micca.
4. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK.
Quandu sintetizate u disignu, u software compila è mappa u disignu aduprendu l'opzioni chì avete definitu.
Specificà l'opzioni di risultati
Questa sezione vi mostra cumu specificà i criteri per l'output di a sintesi.
1. Aprite u furmulariu Opzioni d'implementazione clicchendu u buttone Opzioni d'implementazione o selezziunendu Prughjettu->Opzioni d'implementazione, è cliccate a tabulazione Risultati d'implementazione in cima.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica

2. Specificà l'output files chì vulete generà.
Per generà una netlist mappata files, cliccate nant'à Scrivite Netlist Verilog mappata o Scrivite
Netlist VHDL mappata.
Per generà una restrizione specifica di u venditore file per l'annotazione in avanti,
cliccate Scrivite u vinculu di u venditore FileVede Per i dettagli nantu à stu rapportu, vede Rapportu di Verifica di Vincoli, à pagina 270 di u Manuale di Riferimentu, à pagina 56 per più infurmazioni.
3. Definite u cartulare in u quale vulete scrive i risultati.
4. Definisce u furmatu per l'output fileU cumandamentu Tcl equivalente per i scripting hè project -result_format format.
Pudete ancu vulè definisce attributi per cuntrullà a mappatura di nomi. Per i dettagli, riferitevi à u capitulu di u venditore apprupriatu in u Manuale di Riferimentu.
5. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK.
Quandu sintetizate u disignu, u software compila è mappa u disignu aduprendu l'opzioni chì avete definitu.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
Specificà l'output di u rapportu di tempu
Pudete determinà quantu hè riportatu in u rapportu di tempu impostendu e seguenti opzioni.
1. Selezziunate Prughjettu->Opzioni d'implementazione, è cliccate nant'à a tabulazione Rapportu di tempu. 2. Definite u numeru di percorsi critichi chì vulete chì u software segnali.

3. Specificate u numeru di punti di partenza è di fine chì vulete vede signalati in e sezzioni di u percorsu criticu.
4. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK. Quandu sintetizate u disignu, u software compila è mappa u disignu utilizendu l'opzioni chì avete definitu.
Impostazione di l'opzioni Verilog è VHDL
Quandu avete cunfiguratu a fonte Verilog è VHDL files in u vostru prughjettu, pudete ancu specificà certe opzioni di compilatore.
Impostazione di Verilog File Opzioni
Avete messu Verilog file opzioni selezziunendu Prughjettu->Opzioni d'implementazione-> Verilog, o Opzioni->Configurà u compilatore Verilog.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica

1. Specificà u furmatu Verilog da aduprà.
Per definisce u compilatore globalmente per tutti i files in u prugettu, selezziunate
Prughjettu->Opzioni d'implementazione->Verilog. Sè vo aduprate Verilog 2001 o SystemVerilog, verificate u Manuale di riferimentu per i custrutti supportati.
Per specificà u compilatore Verilog per file basa, selezziunate u file in u
Prughjettu viewCliccate cù u dirittu è selezziunate File Opzioni. Selezziunate u cumpilatore adattatu. U Verilog predefinitu file U furmatu per i novi prughjetti hè SystemVerilog.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
2. Specificate u modulu di livellu superiore s'ellu ùn l'avete micca digià fattu in u Prughjettu view.
3. Per estrarre i parametri da u codice surghjente, fate cusì:
Cliccate nant'à Estrai i Parametri. Per annullà u valore predefinitu, inserite un novu valore per un parametru.
U software usa u novu valore solu per l'implementazione attuale. Nutate bè chì l'estrazione di parametri ùn hè micca supportata per i disinni misti.

4. Scrivite a direttiva in Direttive di u compilatore, aduprendu spazii per separà l'istruzzioni. Pudete scrive direttive chì nurmalmente inserite cù l'istruzzioni 'ifdef' è 'define' in u codice. Per esempiuampvale à dì, ABC=30 hà cum'è risultatu chì u software scrive e seguenti dichjarazioni à u prugettu file:
set_option -hdl_define -set “ABC=30”
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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica
5. In l'Ordine di u Percorsu Includitu, specificate i percorsi di ricerca per i cumandamenti d'inclusione per Verilog. filechì sò in u vostru prugettu. Aduprate i buttoni in l'angulu in cima à diritta di a casella per aghjunghje, sguassà o riordinà i percorsi.
6. In i Directori di a Biblioteca, specificate u percorsu versu u directory chì cuntene a biblioteca. files per u vostru prughjettu. Aduprate i buttoni in l'angulu in cima à diritta di a casella per aghjunghje, sguassà o riordinà i percorsi.
7. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK. Quandu sintetizate u disignu, u software compila è mappa u disignu utilizendu l'opzioni chì avete definitu.

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Capitulu 4: Configurazione di un prughjettu di sintesi logica Impostazione di l'opzioni di implementazione di a sintesi logica
Impostazione di VHDL File Opzioni
Avete stabilitu VHDL file opzioni selezziunendu Prughjettu->Opzioni d'implementazione->VHDL, o Opzioni->Configurà u compilatore VHDL.

Per a fonte VHDL, pudete specificà l'opzioni descritte quì sottu.
1. Specificate u modulu di livellu superiore s'ellu ùn l'avete micca digià fattu in u Prughjettu viewSè u modulu di livellu superiore ùn si trova micca in a biblioteca di travagliu predefinita, duvete specificà a biblioteca induve u compilatore pò truvà u modulu. Per infurmazioni nantu à cumu fà questu, vede Pannellu VHDL, à pagina 200.
Pudete ancu aduprà sta opzione per i disinni di lingue miste o quandu vulete specificà un modulu chì ùn hè micca l'entità di livellu superiore attuale per a visualizazione è u bugging LdOe di HDL Analyst in u schema. views. 2. Per a codifica di a macchina à stati definita da l'utente, fate cusì:
Specificate u tipu di codificazione chì vulete aduprà.

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Definizione di l'Opzioni di Implementazione di a Sintesi Logica Capitulu 4: Configurazione di un Prughjettu di Sintesi Logica
Disattivate u compilatore FSM.
Quandu si sintetizza u disignu, u software usa e direttive di u compilatore chì avete definitu quì per codificà e macchine di statu è ùn esegue micca u compilatore FSM, chì avaria annullatu e direttive di u compilatore. In alternativa, pudete definisce macchine di statu cù l'attributu syn_encoding, cum'è descrittu in Definizione di Macchine di Statu in VHDL, à pagina 308.
3. Per estrarre i generici da u codice surghjente, fate questu:
Cliccate nant'à Estrae Custanti Generiche. Per annullà u valore predefinitu, inserite un novu valore per un genericu.
U software usa u novu valore solu per l'implementazione attuale. Nutate bè chì ùn pudete micca estrae generichi s'è vo avete un cuncepimentu di lingue miste.

4. Per spinghje i tristate attraversu i limiti di u prucessu/bloccu, verificate chì Push Tristates sia attivatu. Per i dettagli, vede l'opzione Push Tristates, à a pagina 212 in u Manuale di Riferimentu.
5. Determinate l'interpretazione di e direttive synthesis_on è synthesis_off:
Per fà chì u compilatore interpreti e direttive synthesis_on è synthesis_off
cum'è translate_on/translate_off, attivate l'opzione Sintesi On/Off Implementata cum'è Traduzione On/Off.
Per ignurà e direttive synthesis_on è synthesis_off, assicuratevi chì
Questa opzione ùn hè micca verificata. Vede translate_off/translate_on, à pagina 226 in u Manuale di Riferimentu per più infurmazioni.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Specificà l'attributi è e direttive

6. Definite altre opzioni d'implementazione secondu i bisogni (vede Definizione di l'opzioni d'implementazione di a sintesi logica, à pagina 75 per una lista di scelte). Cliccate OK.
Quandu sintetizate u disignu, u software compila è mappa u disignu aduprendu l'opzioni chì avete definitu.

Specificà l'attributi è e direttive

L'attributi è e direttive sò specificazioni chì assignate à l'uggetti di cuncepimentu per cuntrullà u modu in cui u vostru cuncepimentu hè analizatu, ottimizatu è mappatu.
L'attributi cuntrolanu l'ottimisazioni di mappatura è e direttive cuntrolanu l'ottimisazioni di u compilatore. Per via di sta differenza, duvete specificà e direttive in u codice surghjente. Questa tavula descrive i metudi dispunibili per creà specificazioni di attributi è direttive:

Vincoli di l'editore VHDL Verilog SCOPE File

Attributi Iè Iè Iè Iè

Direttive Iè Iè Innò Innò

Hè megliu specificà l'attributi in l'editore SCOPE o in i vincoli file, perchè ùn avete micca bisognu di ricompilà u disignu prima. Per e direttive, duvete compilà u disignu per ch'elle sianu effettive.
Sè SCOPE/vincoli file è u codice surghjente HDL sò specificati per un disignu, i vincoli anu priorità quandu ci sò cunflitti.
Per più dettagli, riferitevi à i seguenti:
· Specificà l'attributi è e direttive in VHDL, à pagina 91 · Specificà l'attributi è e direttive in Verilog, à pagina 92 · Specificà l'attributi cù l'editore SCOPE, à pagina 93 · Specificà l'attributi in i vincoli File, a pagina 97

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Specificà l'attributi è e direttive

Capitulu 4: Creazione di un prughjettu di sintesi logica

Specificà l'attributi è e direttive in VHDL
Pudete aduprà altri metudi per aghjunghje attributi à l'uggetti, cum'è elencatu in Specificazione di Attributi è Direttive, à pagina 90. Tuttavia, pudete specificà direttive solu in u codice surghjente. Ci sò dui modi per definisce attributi è direttive in VHDL:
· Utilizendu u pacchettu d'attributi predefiniti
· Dichjarà l'attributu ogni volta ch'ellu hè adupratu
Per i dettagli di a sintassi di l'attributi VHDL, vede Sintassi di l'attributi è di e direttive VHDL, à pagina 561 in u Manuale di riferimentu.

Utilizendu u Pacchettu d'Attributi VHDL Predefiniti
L'avantitagL'ughjettivu di l'usu di u pacchettu predefinitu hè chì evitate di ridefinì l'attributi è e direttive ogni volta chì l'includite in u codice surghjente. U svantaghjutage hè chì u vostru codice surghjente hè menu purtabile. U pacchettu di attributi si trova in installDirectory/lib/vhd/synattr.vhd.
1. Per aduprà u pacchettu d'attributi predefiniti inclusu in a biblioteca di software, aghjunghjite queste linee à a sintassi:
biblioteca synplify; aduprà synplify.attributes.all;
2. Aghjunghjite l'attributu o a direttiva chì vulete dopu à dichjarazione di l'unità di cuncepimentu.
dichjarazioni; attributu nome_attributu di objectName: objectType hè valore;
Per esampLe:
L'entità simpledff hè u portu (q: out bit_vector(7 finu à 0); d: in bit_vector(7 finu à 0); clk: in bit);
attributu syn_noclockbuf di clk: u signale hè veru;
Per i dettagli di e cunvenzioni di sintassi, vede Sintassi di l'attributi è di e direttive VHDL, à pagina 561 in u Manuale di riferimentu.
3. Aghjunghje a fonte file à u prugettu.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Specificà l'attributi è e direttive

Dichjarazione di attributi è direttive VHDL
Sè ùn aduprate micca u pacchettu d'attributi, duvete ridefinisce l'attributi ogni volta chì l'includite in u codice surghjente.
1. Ogni volta chì aduprate un attributu o una direttiva, definitelu subitu dopu à e dichjarazioni di l'unità di cuncepimentu aduprendu a sintassi seguente:
dichjarazione_unit_dichjarazione; attributu attributeName: dataType; attributu attributeName di objectName: objectType hè valore;
Per esampLe:
L'entità simpledff hè u portu (q: out bit_vector(7 finu à 0); d: in bit_vector(7 finu à 0); clk: in bit);
attributu syn_noclockbuf: booleanu; attributu syn_noclockbuf di clk: u signale hè veru;
2. Aghjunghje a fonte file à u prugettu.

Specificà l'attributi è e direttive in Verilog
Pudete aduprà altri metudi per aghjunghje attributi à l'uggetti, cum'è descrittu in Specificazione di Attributi è Direttive, à pagina 90. Tuttavia, pudete specificà direttive solu in u codice surghjente.
Verilog ùn hà micca attributi è direttive di sintesi predefinite, dunque duvete aghjunghjeli cum'è cummenti. U nome di l'attributu o di a direttiva hè precedutu da a parola chiave sintesi. Verilog fileI caratteri s sò sensibili à e maiuscule è minuscule, dunque l'attributi è e direttive devenu esse specificati esattamente cum'è presentati in e so descrizzioni di sintassi. Per i dettagli di sintassi, vede Verilog Attribute and Directive Syntax, à a pagina 363 in u Manuale di Riferimentu.
1. Per aghjunghje un attributu o una direttiva in Verilog, aduprate a sintassi di cummenti di linea o di bloccu Verilog (stile C) direttamente dopu à l'ughjettu di cuncepimentu. I cummenti di bloccu devenu precede u puntu è virgula, s'ellu ci n'hè unu.
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Specificà l'attributi è e direttive

Capitulu 4: Creazione di un prughjettu di sintesi logica

Sintassi di cumenti di blocchi Verilog
/* sintesi attributeName = valore */ /* sintesi directoryName = valore */

Sintassi di cummenti di linea Verilog
// sintesi attributeName = valore // sintesi directoryName = valore

Per i dettagli di e regule di sintassi, vede Verilog Attribute and Directive Syntax, à pagina 363 in u Manuale di Riferimentu. I seguenti sò esempi.amples:
modulu fifo(out, in) /* sintesi syn_hier = “hard” */;
2. Per attaccà parechji attributi o direttive à u listessu ughjettu, separate l'attributi cù spazii bianchi, ma ùn ripetite micca a parola chjave synthesis. Ùn aduprate micca virgule. Per esempiuampLe:
statu di u casu /* sintesi casu_fullcase_parallel */;
3. Sè parechji registri sò definiti aduprendu una sola dichjarazione reg Verilog è un attributu hè applicatu à elli, allora u software di sintesi applica solu l'ultimu registru dichjaratu in a dichjarazione reg. Per esempiuampLe:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintesi syn_preserve=1 */;
L'attributu syn_preserve hè applicatu solu à q_d. Questu hè u cumpurtamentu previstu per i strumenti di sintesi. Per applicà questu attributu à tutti i registri, duvete aduprà una dichjarazione Verilog reg separata per ogni registru è applicà l'attributu.

Specificà l'attributi cù l'editore SCOPE
A finestra SCOPE furnisce una interfaccia faciule d'utilizà per aghjunghje qualsiasi attributu. Ùn pudete micca aduprà per aghjunghje direttive, perchè devenu esse aghjunte à a fonte. files. (Vede Specificazione di attributi è direttive in VHDL, à pagina 91 o Specificazione di attributi è direttive in Verilog, à pagina 92). A prucedura seguente mostra cumu aghjunghje un attributu direttamente in a finestra SCOPE.
1. Cuminciate cù un disignu compilatu è aprite a finestra SCOPE. Per aghjunghje l'attributi à una restrizione esistente file, apre a finestra SCOPE clicchendu nantu à l'esistente file in u Prughjettu viewPer aghjunghje l'attributi à un novu file, cliccate nant'à l'icona SCOPE è cliccate nant'à Inizializà per apre a finestra SCOPE.
2. Cliccate nant'à a tabulazione Attributi in fondu à a finestra SCOPE.

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Capitulu 4: Creazione di un prughjettu di sintesi logica

Specificà l'attributi è e direttive

Pudete selezziunà prima l'ughjettu (passu 3) o prima l'attributu (passu 4).

3. Per specificà l'ughjettu, fate una di e seguenti azzioni in a colonna Ughjettu. Sè avete digià specificatu l'attributu, a colonna Ughjettu elenca solu e scelte d'ughjettu valide per quellu attributu.
Selezziunate u tipu d'ughjettu in a colonna Filtru d'ughjettu, è dopu selezziunate un
ughjettu da a lista di scelte in a colonna Ughjettu. Questu hè u megliu modu per assicurà chì specificate un ughjettu adattatu, cù a sintassi curretta.

LO
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Specificà l'attributi è e direttive

Capitulu 4: Creazione di un prughjettu di sintesi logica

Trascinate l'ughjettu à u quale vulete attaccà l'attributu da u
RTL o Tecnulugia views à a colonna di l'Oggettu in a finestra SCOPE. Per certi attributi, u trascinamentu è a rilasciu ùn pò micca selezziunà l'ughjettu ghjustu. Per esempiuampvale à dì, sè vo vulete mette syn_hier nant'à un modulu o entità cum'è una porta, duvete mette lu nant'à u view per quellu modulu. L'ughjettu averebbe sta sintassi: v:moduleName in Verilog, o v:library.moduleName in VHDL, induve pudete avè parechje biblioteche.
Scrivite u nome di l'ughjettu in a colonna Ughjettu. Sè ùn u sapete micca
u nome, aduprate u cumandamentu Truvà o a colonna Filtru d'ughjettu. Assicuratevi di scrive u prefissu adattatu per l'ughjettu induve hè necessariu. Per esempiuampper esempiu, per definisce un attributu nantu à un view, duvete aghjunghje u prefissu v: à u nome di u modulu o di l'entità. Per VHDL, pudete avè bisognu di specificà a biblioteca è ancu u nome di u modulu.
4. Sè vo avete specificatu prima l'ughjettu, pudete avà specificà l'attributu. A lista mostra solu l'attributi validi per u tipu d'ughjettu chì avete sceltu. Specificate l'attributu tenendu premutu u buttone di u mouse in a colonna Attributu è selezziunendu un attributu da a lista.

Sè avete sceltu prima l'ughjettu, e scelte dispunibili sò determinate da l'ughjettu sceltu è da a tecnulugia chì utilizate. Sè avete sceltu prima l'attributu, e scelte dispunibili sò determinate da a tecnulugia.
Quandu selezziunate un attributu, a finestra SCOPE vi dice u tipu di valore chì duvete inserisce per quellu attributu è furnisce una breve descrizzione di l'attributu. Sè avete prima selezziunatu l'attributu, assicuratevi di vultà in daretu è specificà l'ughjettu.
5. Inserite u valore. Mantene premutu u buttone di u mouse in a colonna Valore, è selezziunate da a lista. Pudete ancu scrive un valore.

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Capitulu 4: Configurazione di un sistema logicu

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Referenze

Manuale d'usu

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Guida d'utilizatore

FPGA Synthesis Synplify Pro per Microsemi Edition

Specificazioni

Informazione di u produttu

Istruzzioni per l'usu di u produttu

Capitulu 1: Introduzione

Scopu di u Documentu

Cuminciatu

Interfaccia User Overview

Capitulu 2: Flussi di cuncepimentu di sintesi FPGA

Capitulu 3: Preparazione di l'input

FAQ

D: Possu fà copie di a ducumentazione?

D: Cumu possu lancià u software?

D: À quale hè u publicu previstu di sta guida per l'utente?

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