SYnOPSYS FPGA Synthesis Synplify Pro para sa Microsemi Edition User Guide

Ang Synopsys FPGA Synthesis – Synplify Pro para sa Microsemi Edition
ay isang komprehensibong kasangkapan para sa pagpapatupad ng FPGA na may iba't ibang
mga feature na idinisenyo upang tulungan ang mga user sa logic synthesis at disenyo
dumadaloy.

Mga Tagubilin sa Paggamit ng Produkto

Kabanata 1: Panimula

Ang kabanatang ito ay nagbibigay ng taposview ng Synopsys FPGA at
Prototyping Products, FPGA Implementation Tools, at Synopsys FPGA
Mga Tampok ng Tool.

Saklaw ng Dokumento

Kasama sa set ng dokumento ang impormasyon sa mga feature ng produkto
at nilayon para sa mga user na interesado sa synthesis at disenyo ng FPGA
dumadaloy.

Pagsisimula

Upang simulan ang paggamit ng software, ilunsad ito kasunod ng ibinigay
mga tagubilin at sumangguni sa gabay sa gumagamit para sa tulong.

User Interface Overview

Maging pamilyar sa user interface sa mahusay na paraan
mag-navigate sa pamamagitan ng mga tampok ng software.

Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA

Ang kabanatang ito ay nagdedetalye ng Logic Synthesis Design Flow para sa FPGA
synthesis.

Kabanata 3: Paghahanda ng Input

Matutunan kung paano gamitin ang Pinagmulan ng Pinaghalong Wika Files at ang Incremental
Compiler para sa mahusay na paghahanda ng input.

Tandaan: Magkaroon ng kamalayan sa anumang mga limitasyong nauugnay
gamit ang Incremental Compiler.

FAQ

T: Maaari ba akong gumawa ng mga kopya ng dokumentasyon?

A: Oo, pinahihintulutan ng kasunduan sa lisensya ang paggawa ng mga kopya para sa panloob
gamitin lamang nang may wastong pagpapatungkol.

Q: Paano ko sisimulan ang software?

A: Sumangguni sa seksyong "Pagsisimula" sa Kabanata 1 ng
gabay ng gumagamit para sa mga detalyadong tagubilin sa pagsisimula ng software.

T: Ano ang nilalayong madla para sa gabay sa gumagamit na ito?

A: Ang gabay sa gumagamit ay naglalayon sa mga indibidwal na interesado sa FPGA
mga daloy ng synthesis at disenyo.

View Fullscreen

Synopsys FPGA Synthesis
Synplify Pro para sa Microsemi Edition
Gabay sa Gumagamit
Oktubre 2014

Paunawa sa Copyright at Impormasyon sa Pagmamay-ari
Copyright © 2014 Synopsys, Inc. Lahat ng karapatan ay nakalaan. Ang software at dokumentasyong ito ay naglalaman ng kumpidensyal at pagmamay-ari na impormasyon na pag-aari ng Synopsys, Inc. Ang software at dokumentasyon ay ibinigay sa ilalim ng isang kasunduan sa lisensya at maaaring gamitin o kopyahin lamang alinsunod sa mga tuntunin ng kasunduan sa lisensya. Walang bahagi ng software at dokumentasyon ang maaaring kopyahin, ipadala, o isalin, sa anumang anyo o sa anumang paraan, electronic, mechanical, manual, optical, o kung hindi man, nang walang paunang nakasulat na pahintulot ng Synopsys, Inc., o bilang tahasang ibinigay ng kasunduan sa lisensya.
Karapatan na Kopyahin ang Dokumentasyon
Ang kasunduan sa lisensya sa Synopsys ay nagpapahintulot sa may lisensya na gumawa ng mga kopya ng dokumentasyon para lamang sa panloob na paggamit nito.
Dapat kasama sa bawat kopya ang lahat ng copyright, trademark, marka ng serbisyo, at mga abiso sa pagmamay-ari, kung mayroon man. Ang Licensee ay dapat magtalaga ng mga sequential number sa lahat ng kopya. Ang mga kopyang ito ay dapat maglaman ng sumusunod na alamat sa pahina ng pabalat:
"Ang dokumentong ito ay nadoble nang may pahintulot ng Synopsys, Inc., para sa eksklusibong paggamit ng __________________________________________ at ng mga empleyado nito. Ito ay numero ng kopya __________."
Pahayag ng Destination Control
Ang lahat ng teknikal na data na nilalaman sa publikasyong ito ay napapailalim sa mga batas sa pagkontrol sa pag-export ng United States of America. Ipinagbabawal ang pagsisiwalat sa mga mamamayan ng ibang mga bansa na salungat sa batas ng Estados Unidos. Responsibilidad ng mambabasa na tukuyin ang mga naaangkop na regulasyon at sumunod sa mga ito.
LO

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Disclaimer
ANG SYNOPSYS, INC., AT ANG MGA LISENSOR NITO AY WALANG GUMAGAWA NG WARRANTY NG ANUMANG URI, IPINAHAYAG O IPINAHIWATIG, TUNGKOL SA MATERYAL NA ITO, KASAMA, PERO HINDI LIMITADO SA, ANG MGA IPINAHIWATIT NA WARRANTY NG KAKAYAHAN AT KAANGKUPAN PARA SA ISANG PARTIKULAR NA KALOOBAN.
Mga Rehistradong Trademark (®)
Synopsy, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, METeols Lector, MASTTools, MASTTools, MASTTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Mas Mabuting Resulta, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, ang Synplicity na logo, Synplify, Synplify Pro, Synthesis Optimization Environment, TetraX ng Optimization, VCS na Constrai Si Vera, at YIELDdirector ay mga rehistradong trademark ng Synopsys, Inc.
Mga Trademark (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDLpse, Discovery Design, DirecterHDLpse, DiscoveryPool Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport ng Library Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimRex, SystemCallurus Ang TSUPREM-4, VCSi, VHDL Compiler, VMC, at Worksheet Buffer ay mga trademark ng Synopsys, Inc.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Mga Marka ng Serbisyo (sm)
Ang MAP-in, SVP Café, at TAP-in ay mga marka ng serbisyo ng Synopsys, Inc. Ang SystemC ay isang trademark ng Open SystemC Initiative at ginagamit sa ilalim ng lisensya. Ang ARM at AMBA ay mga rehistradong trademark ng ARM Limited. Ang Sabre ay isang rehistradong trademark ng SabreMark Limited Partnership at ginagamit sa ilalim ng lisensya. Ang lahat ng iba pang pangalan ng produkto o kumpanya ay maaaring mga trademark ng kani-kanilang mga may-ari.
Nakalimbag sa USA Oktubre 2014

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Mga nilalaman

Kabanata 1: Panimula
Synopsys FPGA at Prototyping Products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Mga Tool sa Pagpapatupad ng FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Mga Tampok ng Synopsys FPGA Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Saklaw ng Dokumento. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Ang Set ng Dokumento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Madla . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Pagsisimula . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Pagsisimula ng Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Pagkuha ng Tulong . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
User Interface Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA
Daloy ng Disenyo ng Logic Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Kabanata 3: Paghahanda ng Input
Pag-set Up ng HDL Source Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Paglikha ng HDL Source Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Paggamit ng Context Help Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Sinusuri ang Pinagmulan ng HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Pag-edit ng HDL Source Files gamit ang Built-in na Text Editor . . . . . . . . . . . . . . . . . . . . 35 Pagtatakda sa Pag-edit ng Mga Kagustuhan sa Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Paggamit ng Panlabas na Text Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Paggamit ng Mga Extension ng Aklatan para sa Aklatan ng Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Gamit ang Pinagmulan ng Pinaghalong Wika Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Gamit ang Incremental Compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Mga Limitasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Gamit ang Structural Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Mga Limitasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Paggawa gamit ang Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Kailan Gagamitin ang Constraint Files higit sa Source Code. . . . . . . . . . . . . . . . . . . . . . . . 53 Paggamit ng Text Editor para sa Constraint Files (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl Syntax Guidelines para sa Pagpipilit Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Pagsusuri ng Limitasyon Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Kabanata 4: Pag-set up ng Logic Synthesis Project
Pag-set Up ng Proyekto Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Paglikha ng Proyekto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Pagbubukas ng Umiiral na Proyekto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Paggawa ng mga Pagbabago sa isang Proyekto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Pagtatakda ng Proyekto View Mga Kagustuhan sa Display. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Pag-update ng Verilog Include Paths in Older Project Files . . . . . . . . . . . . . . . . . . . . 65
Pamamahala ng Proyekto File Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Paglikha ng Mga Custom na Folder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Pagmamanipula ng Mga Custom na Folder ng Proyekto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulating Custom Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Pagse-set Up ng Mga Pagpapatupad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Paggawa gamit ang Maramihang Pagpapatupad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Pagtatakda ng Mga Opsyon sa Pagpapatupad ng Logic Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Pagtatakda ng Mga Opsyon sa Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Pagtatakda ng Mga Opsyon sa Pag-optimize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Pagtukoy sa Pandaigdigang Dalas at Paghihigpit Files . . . . . . . . . . . . . . . . . . . . . . 80 Pagtukoy sa Mga Opsyon sa Resulta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Pagtukoy sa Output ng Ulat sa Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Setting ng Verilog at VHDL Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Pagtukoy sa Mga Katangian at Direktiba . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Pagtukoy sa Mga Katangian at Direktiba sa VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Pagtukoy sa Mga Katangian at Direktiba sa Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Pagtukoy sa Mga Katangian Gamit ang SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . 93 Pagtukoy sa Mga Katangian sa Mga Limitasyon File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Naghahanap Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Pagkilala sa Files upang Maghanap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Pagsala sa Files upang Maghanap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Pagsisimula ng Paghahanap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Resulta ng Paghahanap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Pag-archive Files at Mga Proyekto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 I-archive ang isang Proyekto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Alisin ang Pag-archive ng Proyekto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kopyahin ang isang Proyekto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Kabanata 5: Pagtukoy ng mga Limitasyon
Gamit ang SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Paglikha ng mga Limitasyon sa SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Paglikha ng Mga Limitasyon Gamit ang FDC Template Command . . . . . . . . . . . . . . . . 116
Pagtukoy sa SCOPE Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Pagpasok at Pag-edit ng Saklaw na Mga Limitasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Pagtatakda ng Mga Limitasyon sa Orasan at Landas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Pagtukoy sa Input at Output Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Pagtukoy sa Mga Karaniwang Uri ng I/O Pad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Gamit ang TCL View ng SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Mga Alituntunin para sa Pagpasok at Pag-edit ng mga Limitasyon . . . . . . . . . . . . . . . . . . . . . . . . 127
Pagtukoy sa Timing Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Pagtukoy Mula/Hanggang/Sa pamamagitan ng Mga Punto para sa Mga Pagbubukod sa Timing . . . . . . . . . . . . . . . . . 130 Pagtukoy sa Mga Multicycle Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Pagtukoy sa mga Maling Landas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Paghahanap ng mga Bagay gamit ang Tcl find and expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Pagtukoy ng Mga Pattern ng Paghahanap para sa Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Pagpino sa Tcl Maghanap ng mga Resulta gamit ang -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Paggamit ng Tcl Find Command upang Tukuyin ang Mga Koleksyon . . . . . . . . . . . . . . . . . . . . . 138 Gamit ang Tcl expand Command para Tukuyin ang Mga Koleksyon . . . . . . . . . . . . . . . . . . 140 Pagsusuri sa Tcl hanapin at palawakin ang Mga Resulta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Paggamit ng Tcl find at expand sa Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Paggamit ng Mga Koleksyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Paghahambing ng Mga Paraan para sa Pagtukoy sa Mga Koleksyon . . . . . . . . . . . . . . . . . . . . . . . 144 Paglikha at Paggamit ng SCOPE Collections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Paglikha ng Mga Koleksyon gamit ang Tcl Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing at Manipulating Collections gamit ang Tcl Commands . . . . . . . . . . . . . . . 150
Pag-convert ng SDC sa FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Gamit ang SCOPE Editor (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Pagpasok at Pag-edit ng SCOPE Constraints (Legacy) . . . . . . . . . . . . . . . . . . . . . 157 Pagtukoy sa SCOPE Timing Constraints (Legacy) . . . . . . . . . . . . . . . . . . . . . . . 159 Pagpasok ng Default Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Pagtatakda ng Mga Limitasyon sa Orasan at Landas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Pagtukoy sa mga Orasan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Pagtukoy sa Input at Output Constraints (Legacy) . . . . . . . . . . . . . . . . . . . . . . . 169 Pagtukoy sa Mga Maling Landas (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 6: Sintesis at Pagsusuri ng mga Resulta
Pag-synthesize ng Iyong Disenyo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Running Logic Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Paggamit ng Up-to-date na Pagsusuri para sa Pamamahala ng Trabaho . . . . . . . . . . . . . . . . . . . . . . 174
Pagsusuri ng Log File Mga resulta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing at Paggawa Gamit ang Log File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Mabilis na Pag-access sa Mga Tukoy na Ulat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Pag-access sa Mga Resulta nang Malayo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Pagsusuri ng mga Resulta Gamit ang Log File Mga ulat. . . . . . . . . . . . . . . . . . . . . . . . . 189 Paggamit ng Watch Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Pagsusuri sa Paggamit ng Resource . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Pangangasiwa ng mga Mensahe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Pagsusuri ng mga Resulta sa Mensahe Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Pag-filter ng Mga Mensahe sa Mensahe Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Pag-filter ng Mga Mensahe mula sa Command Line . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Pag-automate ng Pag-filter ng Mensahe gamit ang Tcl Script . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Mga Kontrol ng Mensahe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Mga Babala sa Pangangasiwa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Paggamit ng Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Paggamit ng Continue on Error para sa Compile Point Synthesis . . . . . . . . . . . . . . . . . . . 203
Kabanata 7: Pagsusuri gamit ang HDL Analyst at FSM Viewer
Nagtatrabaho sa Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Pagkakaiba sa Pagitan ng HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Pagbubukas ng Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Object Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Pagpili ng mga Bagay sa RTL/Teknolohiya Views . . . . . . . . . . . . . . . . . . . . . . . 215 Paggawa gamit ang Multisheet Schematics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Paglipat sa Pagitan Views sa isang Schematic Window . . . . . . . . . . . . . . . . . . . . . . . 218 Setting Schematic View Mga Kagustuhan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Pamamahala ng Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Paggalugad ng Hierarchy ng Disenyo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Traversing Design Hierarchy gamit ang Hierarchy Browser . . . . . . . . . . . . . . . . 222 Paggalugad ng Object Hierarchy sa pamamagitan ng Pushing/Popping . . . . . . . . . . . . . . . . . . . . . . . 223 Paggalugad ng Hierarchy ng Bagay ng Mga Transparent na Pagkakataon . . . . . . . . . . . . . . . . . . . 228
Paghahanap ng mga Bagay . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Pagba-browse upang Maghanap ng mga Bagay sa HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Paggamit ng Find para sa Hierarchical at Restricted Searches . . . . . . . . . . . . . . . . . . . . 232 Paggamit ng Mga Wildcard na may Find Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagsasama-sama ng Paghahanap sa Pag-filter upang Pinuhin ang Mga Paghahanap . . . . . . . . . . . . . . . . . . . . . . 240 Paggamit ng Find para Maghanap sa Output Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Crossprobing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing sa loob ng isang RTL/Teknolohiya View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing mula sa RTL/Teknolohiya View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing mula sa Text Editor Window . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing mula sa Tcl Script Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing mula sa FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Pagsusuri Gamit ang HDL Analyst Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewHierarchy at Konteksto ng Disenyo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtering Schematics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pagpapalawak ng Pin at Net Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Pagpapalawak at Viewsa Mga Koneksyon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Pag-flattening Schematic Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Pag-minimize ng Paggamit ng Memory Habang Sinusuri ang Mga Disenyo . . . . . . . . . . . . . . . . . . . 267
Gamit ang FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Kabanata 8: Pagsusuri sa Oras
Pagsusuri ng Timing sa Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewImpormasyon sa Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Pag-annotate ng Impormasyon sa Timing sa Schematic Views . . . . . . . . . . . . . . . . . . 275 Pagsusuri sa Mga Puno ng Orasan sa RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewMga Kritikal na Landas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Pangangasiwa sa Negatibong Slack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Pagbuo ng Mga Custom na Ulat sa Timing kasama ang STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Paggamit ng Pagsusuri sa Disenyo ng mga Limitasyon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Mga Sitwasyon para sa Paggamit ng Mga Paghihigpit sa Disenyo ng Pagsusuri . . . . . . . . . . . . . . . . . . . . . . 285 Paglikha ng ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Wastong Paggamit ng mga Pangalan ng Bagay sa adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Paggamit ng Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Mga Resulta ng Auto Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Kabanata 9: Paghihinuha ng mga Mataas na Antas na Bagay
Pagtukoy sa mga Black Box para sa Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiating Black Boxes at I/Os sa Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiating Black Boxes at I/Os sa VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Pagdaragdag ng Black Box Timing Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Pagdaragdag ng Iba Pang Mga Katangian ng Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Makina ng Estado para sa Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Pagtukoy sa Mga Makina ng Estado sa Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Pagtukoy sa Mga Makina ng Estado sa VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Pagtukoy sa mga FSM na may Mga Katangian at Direktiba . . . . . . . . . . . . . . . . . . . . . . . . 309
Pagtukoy sa Mga Ligtas na FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Awtomatikong RAM Inference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 I-block ang RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Mga Katangian ng 314 RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Inferring Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Pagsisimula ng mga RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Pagsisimula ng mga RAM sa Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Pagsisimula ng mga RAM sa VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Kabanata 10: Pagtukoy sa Mga Pag-optimize sa Antas ng Disenyo
Mga Tip para sa Pag-optimize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Pangkalahatang Mga Tip sa Pag-optimize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Pag-optimize para sa Lugar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Pag-optimize para sa Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Pagreretiro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Pagkontrol sa Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Pagreretiro Halample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Ulat sa Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Paano Gumagana ang Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Pagpapanatili ng Mga Bagay mula sa Pagiging Optimize Away . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Paggamit ng syn_keep para sa Preservation o Replication . . . . . . . . . . . . . . . . . . . . . . . 343 Controlling Hierarchy Flattening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Pagpapanatili ng Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Pag-optimize ng Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Pagtatakda ng Mga Limitasyon sa Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Pagkontrol sa Buffering at Replication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Pagbabahagi ng Mga Mapagkukunan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Paglalagay ng I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Pag-optimize ng Mga Makina ng Estado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Pagpapasya kung kailan I-optimize ang State Machines . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Pagpapatakbo ng FSM Compiler LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Pagpapatakbo ng FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Pagpasok ng mga Probe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Probe sa Source Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Pagdaragdag ng Probe Attribute Interactively . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Kabanata 11: Paggawa gamit ang Compile Points
Compile Point Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages ng Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manual Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nested Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Compile Point Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Compile Point Synthesis Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compile Point Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Interface Logic Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interface Timing para sa Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Incremental Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Forward-annotation ng Compile Point Timing Constraints . . . . . . . . . . . . . . . . 384
Synthesizing Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Ang Manu-manong Compile Point Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Paglikha ng Nangungunang Antas na Mga Paghihigpit File para sa Compile Points . . . . . . . . . . . . . . . . 388 Pagtukoy sa Manu-manong Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Pagtatakda ng Mga Limitasyon sa Antas ng Compile Point . . . . . . . . . . . . . . . . . . . . . . . . 391 Pagsusuri sa Mga Resulta ng Compile Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Paggamit ng Compile Points na may Iba Pang Mga Tampok . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Pagsasama-sama ng Compile Points sa Multiprocessing . . . . . . . . . . . . . . . . . . . . . . . 396
Paunti-unting nag-resynthesize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Paunti-unting Pag-synthesize ng Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . 397
Kabanata 12: Paggawa gamit ang IP Input
Pagbuo ng IP gamit ang SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Pagtukoy sa mga FIFO na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Pagtukoy sa mga RAM na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Pagtukoy sa Byte-Enable RAMs na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Pagtukoy sa mga ROM na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Pagtukoy sa Adder/Subtractor na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Pagtukoy ng mga Counter na may SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Ang Synopsys FPGA IP Encryption Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Tapos naview ng Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Encryption at Decryption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Paggawa gamit ang Naka-encrypt na IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-encrypt ng Iyong IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Pag-encrypt ng IP gamit ang encryptP1735.pl Script . . . . . . . . . . . . . . . . . . . . . . . . . 448 Pag-encrypt ng IP gamit ang encryptIP Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Pagtukoy sa Paraan ng Output ng Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Paghahanda ng IP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Paggamit ng Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Paggamit ng Hyper Source para sa Prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Paggamit ng Hyper Source para sa IP Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Threading Signals Sa pamamagitan ng Design Hierarchy ng isang IP . . . . . . . . . . . . . . . 461
Kabanata 13: Pag-optimize ng Mga Proseso para sa Produktibidad
Gamit ang Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Running Batch Mode sa isang Project File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Running Batch Mode na may Tcl Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Mga Lisensya sa Pagpila . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Paggawa gamit ang Tcl Scripts and Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Paggamit ng Tcl Commands and Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Pagbuo ng Iskrip ng Trabaho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Pagtatakda ng Bilang ng Mga Parallel na Trabaho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Paglikha ng Tcl Synthesis Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Paggamit ng Tcl Variable para Subukan ang Iba't Ibang Dalas ng Orasan . . . . . . . . . . . . . . . . . . 476 Paggamit ng Tcl Variable para Subukan ang Ilang Target na Teknolohiya . . . . . . . . . . . . . . . . . 478 Tumatakbo sa Bottom-up Synthesis na may Script . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automating Flows gamit ang synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Kabanata 14: Paggamit ng Multiprocessing
Multiprocessing Gamit ang Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Pagtatakda ng Pinakamataas na Parallel na Trabaho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Paggamit ng Lisensya . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Kabanata 15: Pag-optimize para sa Microsemi Designs
Pag-optimize ng Microsemi Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Paggamit ng Predefined Microsemi Black Boxes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Paggamit ng Smartgen Macros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Paggawa sa Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Pagtukoy sa syn_radhardlevel sa Source Code . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Kabanata 16: Paggawa gamit ang Synthesis Output
Pagpasa ng Impormasyon sa P&R Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Lokasyon ng Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Pagtukoy ng mga Lokasyon para sa Microsemi Bus Ports . . . . . . . . . . . . . . . . . . . . . . . . . 495 Tinutukoy ang Macro at Register Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Pagbuo ng Output na Partikular sa Vendor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Pag-target ng Output sa Iyong Vendor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Pag-customize ng Mga Format ng Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Kabanata 17: Pagpapatakbo ng Post-Synthesis Operations
Awtomatikong Pagpapatakbo ng P&R pagkatapos ng Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Paggawa gamit ang Identify Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Paglulunsad mula sa Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Paghawak ng mga Problema sa Paglulunsad ng Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Gamit ang Identify Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Paggamit ng Compile Points gamit ang Identify Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Paggaya gamit ang VCS Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

KABANATA 1
Panimula
Ang pagpapakilalang ito sa Synplify Pro® software ay naglalarawan sa mga sumusunod:
· Synopsys FPGA at Prototyping Products, sa pahina 16 · Saklaw ng Dokumento, sa pahina 21 · Pagsisimula, sa pahina 22 · User Interface Overview, sa pahina 24

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 1: Panimula

Synopsys FPGA at Prototyping Products

Synopsys FPGA at Prototyping Products
Ang sumusunod na figure ay nagpapakita ng Synopsys FPGA at Prototyping na pamilya ng mga produkto.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Synopsys FPGA at Prototyping Products

Kabanata 1: Panimula

Mga Tool sa Pagpapatupad ng FPGA
Ang mga produkto ng Synplify Pro at Synplify Premier ay mga tool sa synthesis ng RTL na partikular na idinisenyo para sa mga FPGA (field programmable gate arrays) at CPLDs (complex programmable logic device).

Synplify Pro Synthesis Software
Ang Synplify Pro FPGA synthesis software ay ang de facto na pamantayan ng industriya para sa paggawa ng mataas na pagganap, cost-effective na mga disenyo ng FPGA. Kakaiba nito
Mga algorithm ng Behavior Extracting Synthesis Technology® (BEST), gumanap
mataas na antas ng pag-optimize bago i-synthesize ang RTL code sa partikular na FPGA logic. Ang diskarte na ito ay nagbibigay-daan para sa higit na mahusay na pag-optimize sa buong FPGA, mabilis na runtime, at ang kakayahang pangasiwaan ang napakalaking disenyo. Sinusuportahan ng Synplify Pro software ang pinakabagong VHDL at Verilog language constructs kabilang ang SystemVerilog at VHDL 2008. Ang tool ay independiyenteng teknolohiya na nagpapahintulot sa mabilis at madaling muling pag-target sa pagitan ng mga FPGA device at vendor mula sa isang proyektong disenyo.

Synplify Premier Synthesis Software
Ang Synplify Premier functionality ay isang superset ng Synplify Pro tool, na nagbibigay ng pinakahuling pagpapatupad ng FPGA at debug na kapaligiran. Kabilang dito ang isang komprehensibong hanay ng mga tool at teknolohiya para sa mga advanced na taga-disenyo ng FPGA, at nagsisilbi rin bilang synthesis engine para sa mga ASIC prototyper na nagta-target ng mga solong FPGA-based na prototype.
Ang produkto ng Synplify Premier ay nag-aalok ng parehong mga FPGA designer at ASIC prototyper na nagta-target sa mga solong FPGA na may pinakamabisang paraan ng pagpapatupad ng disenyo at pag-debug. Sa panig ng pagpapatupad ng disenyo, kabilang dito ang functionality para sa pagsasara ng timing, pag-verify ng logic, paggamit ng IP, pagiging tugma ng ASIC, at pagpapatupad ng DSP, pati na rin ang mahigpit na pagsasama sa mga back-end na tool ng vendor ng FPGA. Sa panig ng pag-debug, nagbibigay ito ng in-system na pag-verify ng mga FPGA na kapansin-pansing nagpapabilis sa proseso ng pag-debug, at kasama rin ang mabilis at incremental na paraan para sa paghahanap ng mga mailap na problema sa disenyo.

Mga Tampok ng Synopsys FPGA Tool
Tinutukoy ng talahanayang ito ang pangunahing functionality sa Synplify Pro, Synplify, Synplify Premier, at Synplify Premier na may mga produkto ng Design Planner.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 1: Panimula

Synopsys FPGA at Prototyping Products

Synplify Synplify Pro

Pagganap

Pag-uugali ng Pag-extract ng Synthesis

Technology® (BESTTM)

Core/IP na Binuo ng Vendor

Suporta (ilang mga teknolohiya)

FSM Compiler

FSM Explorer

Conversion ng Gated Clock

Magrehistro ng Pipelining

Magrehistro Retiming

SCOPE® Constraint Entry

Mataas na pagiging maaasahan ng mga tampok

Pinagsanib na lugar-at-ruta

Pagsusuri

HDL Analyst®

Pagpipilian

Timing Analyzer

Point-to-point

FSM Viewer

Crossprobing

Paglikha ng Probe Point

Identify® Instrumentor

Kilalanin ang Debugger

Power analysis (SAIF)

Disenyo ng Pisikal

Plano ng Disenyo File

Logic Assignment sa mga Rehiyon

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Synopsys FPGA at Prototyping Products

Kabanata 1: Panimula

Area Estimation at Rehiyon Capacity Pin Assignment Mga Physical Optimizations Physical Synthesis Physical Analyst Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Pinahusay na Optimization Mabilis na Synthesis Multiprocessing Compile sa Error Team Design Mixed Language Design Compile Points Hierarchical Design True Batch Mode (Floating Batch Mode lang) Gloating Batch Mode (Floating Batch Mode lang) Gloating Batch Mode Back-annotation ng P&R Data Formal Verification

Synplify Synplify Pro

xxxx

–

Tukuyin ang Integrasyon

Limitado

Synplify Premier
xxx
xxxxx
xxxx
x
x Logic synthesis mode x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logic synthesis mode
x

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 1: Panimula

Synopsys FPGA at Prototyping Products

Back-annotation ng P&R Data Design Environment Text Editor View Panoorin Window Message Window Tcl Window Maramihang Pagpapatupad ng Vendor Technology Support Prototyping Features Runtime feature Compile Points Gated Clock Conversion Compile on Error

Synplify Synplify Pro

Synplify Premier
xxxxx Napili
xxxx

Synplify Premier DP
x
xxxxx Napili
xxxx

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Saklaw ng Dokumento

Kabanata 1: Panimula

Saklaw ng Dokumento
Ipinapaliwanag ng mga sumusunod ang saklaw ng dokumentong ito at ang nilalayong madla.

Ang Set ng Dokumento
Ang gabay sa gumagamit na ito ay bahagi ng isang set ng dokumento na may kasamang reference manual at isang tutorial. Ito ay inilaan para sa paggamit sa iba pang mga dokumento sa set. Nakatuon ito sa paglalarawan kung paano gamitin ang Synopsys FPGA software upang magawa ang mga karaniwang gawain. Ito ay nagpapahiwatig ng sumusunod:
· Ipinapaliwanag lamang ng gabay sa gumagamit ang mga opsyon na kailangan para gawin ang mga karaniwang gawain
inilarawan sa manwal. Hindi nito inilalarawan ang bawat magagamit na command at opsyon. Para sa kumpletong paglalarawan ng lahat ng mga opsyon sa command at syntax, sumangguni sa User Interface Overview kabanata sa Synopsys FPGA Synthesis Reference Manual.
· Ang gabay sa gumagamit ay naglalaman ng impormasyong nakabatay sa gawain. Para sa isang breakdown ng
kung paano inaayos ang impormasyon, tingnan ang Pagkuha ng Tulong, sa pahina 22.

Madla
Ang Synplify Pro software tool ay naka-target sa FPGA system developer. Ipinapalagay na ikaw ay may kaalaman tungkol sa mga sumusunod:
· Design synthesis · RTL · FPGAs · Verilog/VHDL

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 1: Panimula

Pagsisimula

Pagsisimula
Ipinapakita sa iyo ng seksyong ito kung paano magsimula sa Synopsys FPGA synthesis software. Inilalarawan nito ang mga sumusunod na paksa, ngunit hindi pinapalitan ang impormasyon sa mga tagubilin sa pag-install tungkol sa paglilisensya at pag-install:
· Pagsisimula ng Software, sa pahina 22 · Pagkuha ng Tulong, sa pahina 22

Pagsisimula ng Software
1. Kung hindi mo pa nagagawa, i-install ang Synopsys FPGA synthesis software ayon sa mga tagubilin sa pag-install.
2. Simulan ang software.
Kung nagtatrabaho ka sa isang Windows platform, piliin
Mga Programa->Synopsys->bersyon ng produkto mula sa Start button.
Kung nagtatrabaho ka sa isang platform ng UNIX, i-type ang naaangkop
command sa command line:
synplify_pro
· Sinisimulan ng command ang synthesis tool, at binubuksan ang Project window. Kung
napatakbo mo na ang software dati, ipinapakita ng window ang nakaraang proyekto. Para sa higit pang impormasyon tungkol sa interface, tingnan ang User Interface Overview kabanata ng Reference Manual.

Pagkuha ng Tulong
Bago ka tumawag sa Synopsys Support, tingnan ang dokumentadong impormasyon. Maa-access mo ang impormasyon online mula sa menu ng Tulong, o sumangguni sa bersyong PDF. Ipinapakita sa iyo ng sumusunod na talahanayan kung paano nakaayos ang impormasyon.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagsisimula
Para sa tulong sa… Paggamit ng mga feature ng software Paano…
Impormasyon sa daloy
Mga mensahe ng error Paglilisensya Mga katangian at direktiba Mga tampok ng synthesis Wika at syntax Tcl syntax Mga utos ng synthesis ng Tcl Mga update sa produkto

Kabanata 1: Panimula
Sumangguni sa… Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, mga tala ng application sa suporta web site Synopsys FPGA Synthesis User Guide, mga tala ng application sa suporta web site Online na tulong (piliin ang Help->Error Messages) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online na tulong (piliin ang Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web mga utos ng menu)

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 1: Panimula

User Interface Overview

User Interface Overview
Ang user interface (UI) ay binubuo ng isang pangunahing window, na tinatawag na Project view, at mga espesyal na bintana o viewpara sa iba't ibang gawain. Para sa mga detalye tungkol sa bawat isa sa mga tampok, tingnan ang Kabanata 2, User Interface Overview ng Synopsys FPGA Synthesis Reference Manual.

Synplify Pro Interface

Panel ng Pindutan

Proyekto ng Toolbars view

Katayuan

Resulta ng Pagpapatupad view

Mga tab na i-access views

Tcl Script/Mensahe Window LO

Panoorin ang Window

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

KABANATA 2
Mga Daloy ng Disenyo ng Synthesis ng FPGA
Inilalarawan ng kabanatang ito ang Logic Synthesis Design Flow, sa pahina 26.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA

Daloy ng Disenyo ng Logic Synthesis

Ang mga tool ng Synopsys FPGA ay synthesize ang logic sa pamamagitan ng unang pag-compile ng RTL source sa teknolohiya-independent logic structures, at pagkatapos ay pag-optimize at pagmamapa ng logic sa mga resources na partikular sa teknolohiya. Pagkatapos ng logic synthesis, bumubuo ang tool ng netlist na partikular sa vendor at hadlang file na magagamit mo bilang mga input sa place-and-ruta (P&R) tool.
Ipinapakita ng sumusunod na figure ang mga phase at ang mga tool na ginagamit para sa logic synthesis at ilan sa mga pangunahing input at output. Maaari mong gamitin ang Synplify Pro synthesis software para sa daloy na ito. Opsyonal ang interactive na pagsusuri sa timing. Bagama't ang daloy ay nagpapakita ng pagpilit ng vendor fileBilang mga direktang input sa tool ng P&R, dapat mong idagdag ang mga ito files sa synthesis project para sa timing black boxes.

Synopsys FPGA Tool

RTL

RTL Compilation

FDC

Logic Synthesis

Synthesized netlist Synthesis constraints Mga hadlang sa vendor
Tool ng Vendor
Lugar at Ruta

Pamamaraan ng Logic Synthesis

Para sa daloy ng disenyo na may sunud-sunod na mga tagubilin batay sa partikular na disenyo

data, i-download ang tutorial mula sa website. Ang mga sumusunod na hakbang ay nagbubuod

ang pamamaraan para sa pag-synthesize ng disenyo, na inilalarawan din sa

figure na sumusunod.

1. Gumawa ng proyekto.

2. Idagdag ang pinagmulan files sa proyekto.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Daloy ng Disenyo ng Logic Synthesis

Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA

3. Magtakda ng mga katangian at mga hadlang para sa disenyo.
4. Itakda ang mga opsyon para sa pagpapatupad sa dialog box ng Mga Opsyon sa Pagpapatupad.
5. I-click ang Run upang patakbuhin ang logic synthesis.
6. Suriin ang mga resulta, gamit ang mga tool tulad ng log file, ang eskematiko ng HDL Analyst views, ang Message window at ang Watch Window.
Pagkatapos mong makumpleto ang disenyo, maaari mong gamitin ang output files upang patakbuhin ang lugar-at-ruta gamit ang tool ng vendor at ipatupad ang FPGA.
Ang sumusunod na figure ay naglilista ng mga pangunahing hakbang sa daloy:

Lumikha ng Proyekto
Magdagdag ng Pinagmulan Files
Itakda ang mga hadlang
Itakda ang Opsyon
Patakbuhin ang Software
Suriin ang Mga Resulta na Walang Naabot na Layunin?
Oo Lugar at Ruta

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA

Daloy ng Disenyo ng Logic Synthesis

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

KABANATA 3
Paghahanda ng Input
Kapag nag-synthesize ka ng isang disenyo, kailangan mong mag-set up ng dalawang uri ng files: HDL files na naglalarawan sa iyong disenyo, at proyekto files upang pamahalaan ang disenyo. Inilalarawan ng kabanatang ito ang mga pamamaraan para i-set up ang mga ito files at ang proyekto. Sinasaklaw nito ang mga sumusunod:
· Pagse-set Up ng HDL Source Files, sa pahina 30 · Paggamit ng Pinagmulan ng Pinaghalong Wika Files, sa pahina 44 · Paggamit ng Incremental Compiler, sa pahina 49 · Paggamit ng Structural Verilog Flow, sa pahina 51 · Paggawa nang may Pagpipilit Files, sa pahina 53

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

Pag-set Up ng HDL Source Files
Inilalarawan ng seksyong ito kung paano i-set up ang iyong pinagmulan files; proyekto file setup ay inilarawan sa Pag-set Up ng Proyekto Files, sa pahina 58. Pinagmulan files ay maaaring nasa Verilog o VHDL. Para sa impormasyon tungkol sa pagbubuo ng files para sa synthesis, sumangguni sa Reference Manual. Tinatalakay ng seksyong ito ang mga sumusunod na paksa:
· Paglikha ng HDL Source Files, sa pahina 30 · Gamit ang Context Help Editor, sa pahina 32 · Sinusuri ang HDL Source Files, sa pahina 34 · Pag-edit ng HDL Source Files gamit ang Built-in na Text Editor, sa pahina 35 · Paggamit ng External Text Editor, sa pahina 41 · Pagse-set ng Editing Window Preferences, sa pahina 39 · Paggamit ng Library Extensions para sa Verilog Library Files, sa pahina 42

Paglikha ng HDL Source Files
Inilalarawan ng seksyong ito kung paano gamitin ang built-in na text editor upang lumikha ng pinagmulan files, ngunit hindi pumunta sa mga detalye ng kung ano ang files naglalaman. Para sa mga detalye ng kung ano ang maaari at hindi mo maaaring isama, pati na rin ang impormasyong partikular sa vendor, tingnan ang Reference Manual. Kung may source ka na files, maaari mong gamitin ang text editor upang suriin ang syntax o i-edit ang file (tingnan ang Pagsusuri sa Pinagmulan ng HDL Files, sa pahina 34 at Pag-edit ng Pinagmulan ng HDL Files gamit ang Built-in na Text Editor, sa pahina 35).
Maaari mong gamitin ang Verilog o VHDL para sa iyong source files. Ang filemay v (Verilog) o vhd (VHDL) file mga extension, ayon sa pagkakabanggit. Maaari mong gamitin ang Verilog at VHDL files sa parehong disenyo. Para sa impormasyon tungkol sa paggamit ng pinaghalong Verilog at VHDL input files, tingnan ang Paggamit ng Pinagmulan ng Pinaghalong Wika Files, sa pahina 44.
1. Para gumawa ng bagong source file i-click ang HDL file icon ( ) o gawin ang sumusunod:
Pumili File-> Bago o pindutin ang Ctrl-n.
Sa Bagong dialog box, piliin ang uri ng pinagmulan file gusto mong likhain,
Verilog o VHDL. NotLeOna maaari mong gamitin ang Context Help Editor para sa mga disenyo ng Verilog na naglalaman ng SystemVerilog construct sa source

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

file. Para sa higit pang impormasyon, tingnan ang Paggamit ng Context Help Editor, sa pahina 32.
Kung gumagamit ka ng Verilog 2001 na format o SystemVerilog, tiyaking paganahin ang Verilog 2001 o System Verilog na opsyon bago ka magpatakbo ng synthesis (Project->Implementation Options->Verilog tab). Ang default na Verilog file Ang format para sa mga bagong proyekto ay SystemVerilog.

Mag-type ng pangalan at lokasyon para sa file at I-click ang OK. Isang blangkong pag-edit
bubukas ang window na may mga numero ng linya sa kaliwa.
2. I-type ang source na impormasyon sa window, o i-cut at i-paste ito. Tingnan ang Pag-edit ng Pinagmulan ng HDL Files kasama ang Built-in na Text Editor, sa pahina 35 para sa higit pang impormasyon sa pagtatrabaho sa window ng Pag-edit.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

Para sa pinakamahusay na resulta ng synthesis, tingnan ang Reference Manual at tiyaking epektibo mong ginagamit ang mga available na construct at mga attribute at direktiba na partikular sa vendor.
3. I-save ang file sa pamamagitan ng pagpili File->I-save o ang icon na I-save ( ).
Kapag nakagawa ka na ng source file, maaari mong suriin kung mayroon kang tamang syntax, tulad ng inilarawan sa Pagsusuri sa Pinagmulan ng HDL Files, sa pahina 34.

Gamit ang Context Help Editor
Kapag gumawa ka o nagbukas ng disenyo ng Verilog file, gamitin ang button ng Tulong sa Konteksto na ipinapakita sa ibaba ng window upang matulungan kang mag-code gamit ang mga Verilog/SystemVerilog construct sa source file o Tcl constraint command sa iyong Tcl file.
Para gamitin ang Context Help Editor:
1. Mag-click sa pindutan ng Tulong sa Konteksto upang ipakita ang text editor na ito.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

2. Kapag pumili ka ng construct sa kaliwang bahagi ng window, ipapakita ang online na paglalarawan ng tulong para sa construct. Kung ang napiling construct ay pinagana ang feature na ito, ang online na paksa ng tulong ay ipinapakita sa itaas ng window at isang generic na code o command template para sa construct na iyon ay ipinapakita sa ibaba.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

3. Ang pindutan ng Insert Template ay pinagana din. Kapag na-click mo ang pindutan ng Insert Template, ang code o command na ipinapakita sa template window ay ipinapasok sa iyong file sa lokasyon ng cursor. Ito ay nagbibigay-daan sa iyo upang madaling ipasok ang code o command at baguhin ito para sa disenyo na iyong i-synthesize.
4. Kung gusto mong kopyahin lamang ang mga bahagi ng template, piliin ang code o command na gusto mong ipasok at i-click ang Kopyahin. Maaari mo itong i-paste sa iyong file.

Sinusuri ang Pinagmulan ng HDL Files

Awtomatikong sinusuri ng software ang iyong pinagmulan ng HDL files kapag pinagsama-sama ang mga ito, ngunit kung gusto mong suriin ang iyong source code bago ang synthesis, gamitin ang sumusunod na pamamaraan. Mayroong dalawang uri ng mga pagsusuri na ginagawa mo sa synthesis software: syntax at synthesis.

1. Piliin ang pinagmulan files gusto mong suriin.
Upang suriin ang lahat ng pinagmulan files sa isang proyekto, alisin sa pagkakapili ang lahat files sa
listahan ng proyekto, at siguraduhing wala sa files ay bukas sa isang aktibong window. Kung mayroon kang aktibong mapagkukunan file, sinusuri lamang ng software ang aktibo file.
Upang suriin ang isang solong file, buksan ang file kasama File->Buksan o i-double click ang
file sa window ng Project. Kung mayroon kang higit sa isa file buksan at gusto mong suriin ang isa lamang sa kanila, ilagay ang iyong cursor sa naaangkop file window upang matiyak na ito ang aktibong window.

2. Upang suriin ang syntax, piliin ang Run->Syntax Check o pindutin ang Shift+F7.

Nakikita ng software ang mga error sa syntax gaya ng mga maling keyword at bantas at nag-uulat ng anumang mga error sa isang hiwalay na log file (syntax.log). Kung walang nakitang mga error, isang matagumpay na pagsusuri ng syntax ang iuulat sa ibaba nito file.

3. Para magpatakbo ng synthesis check, piliin ang Run->Synthesis Check o pindutin ang Shift+F8.

Nakikita ng software ang mga error na nauugnay sa hardware gaya ng maling pagkaka-code

flip-flops at nag-uulat ng anumang mga error sa isang hiwalay na log file (syntax.log). Kung meron

ay walang mga error, isang matagumpay na pagsusuri ng syntax ay iniulat sa ibaba nito

file.

4. Review ang mga error sa pamamagitan ng pagbubukas ng syntax.log file kapag sinenyasan at gamitin ang Find upang mahanap ang mensahe ng error (hanapin ang @E). Mag-double click sa

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

5-character na error code o mag-click sa text ng mensahe at itulak ang F1 upang ipakita ang online na tulong sa mensahe ng error.
5. Hanapin ang bahagi ng code na responsable para sa error sa pamamagitan ng pag-double click sa text ng mensahe sa syntax.log file. Binubuksan ng window ng Text Editor ang naaangkop na pinagmulan file at hina-highlight ang code na naging sanhi ng error.
6. Ulitin ang hakbang 4 at 5 hanggang sa maitama ang lahat ng syntax at synthesis error.
Ang mga mensahe ay maaaring ikategorya bilang mga error, babala, o tala. Review lahat ng mensahe at lutasin ang anumang mga error. Ang mga babala ay hindi gaanong seryoso kaysa sa mga pagkakamali, ngunit dapat mong basahin at unawain ang mga ito kahit na hindi mo malutas ang lahat ng ito. Ang mga tala ay nagbibigay-kaalaman at hindi kailangang lutasin.

Pag-edit ng HDL Source Files gamit ang Built-in na Text Editor
Pinapadali ng built-in na text editor ang paggawa ng iyong HDL source code, view ito, o i-edit ito kapag kailangan mong ayusin ang mga error. Kung gusto mong gumamit ng external na text editor, tingnan ang Paggamit ng External Text Editor, sa pahina 41.
1. Gawin ang isa sa mga sumusunod para magbukas ng source file para sa viewpag-edit o pag-edit:
Upang awtomatikong buksan ang una file sa listahan na may mga error, pindutin ang F5.
Upang buksan ang isang tiyak file, i-double click ang file sa Project window o
gamitin File->Buksan (Ctrl-o) at tukuyin ang pinagmulan file.
Ang window ng Text Editor ay bubukas at ipinapakita ang pinagmulan file. Ang mga linya ay binibilang. Ang mga keyword ay nasa asul, at ang mga komento ay nasa berde. Ang mga halaga ng string ay pula. Kung gusto mong palitan ang mga kulay na ito, tingnan ang Setting Editing Window Preferences, sa pahina 39.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

2. Upang i-edit a file, i-type nang direkta sa window.
Binubuod ng talahanayang ito ang mga karaniwang operasyon sa pag-edit na maaari mong gamitin. Maaari mo ring gamitin ang mga keyboard shortcut sa halip na ang mga command.

Upang…

gawin…

Gupitin, kopyahin, at i-paste; Piliin ang command mula sa popup (idiin nang matagal ang undo, o gawing muli ang isang aksyon gamit ang kanang pindutan ng mouse) o I-edit ang menu.

Pumunta sa isang partikular na linya

Pindutin ang Ctrl-g o piliin ang Edit->Go To, i-type ang numero ng linya, at i-click ang OK.

Maghanap ng text

Pindutin ang Ctrl-f o piliin ang I-edit -> Hanapin. I-type ang text na gusto mong hanapin, at i-click ang OK.

Palitan ang text

Pindutin ang Ctrl-h o piliin ang I-edit->Palitan. I-type ang text na gusto mong hanapin, at ang text na gusto mong palitan ito. I-click ang OK.

Kumpletuhin ang isang keyword

Mag-type ng sapat na mga character upang natatanging makilala ang keyword, at pindutin ang Esc.

I-indent ang text sa kanan Piliin ang block, at pindutin ang Tab. I-indent ang text sa kaliwa LSO piliin ang block, at pindutin ang Shift-Tab.

Baguhin sa uppercase Piliin ang text, at pagkatapos ay piliin ang Edit->Advanced ->Uppercase o pindutin ang Ctrl-Shift-u.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

Upang... Baguhin sa maliit na titik Magdagdag ng mga komento sa pag-block
I-edit ang mga column

gawin…
Piliin ang teksto, at pagkatapos ay piliin ang I-edit->Advanced ->Lowercase o pindutin ang Ctrl-u.
Ilagay ang cursor sa simula ng text ng komento, at piliin ang Edit->Advanced->Comment Code o pindutin ang Alt-c.
Pindutin ang Alt, at gamitin ang kaliwang pindutan ng mouse upang piliin ang column. Sa ilang platform, kailangan mong gamitin ang susi kung saan namamapa ang Alt functionality, tulad ng Meta o diamond key.

3. Upang i-cut at i-paste ang isang seksyon ng isang PDF na dokumento, piliin ang T-shaped na Text Select icon, i-highlight ang text na kailangan mo at kopyahin at i-paste ito sa iyong file. Hinahayaan ka ng icon ng Text Select na pumili ng mga bahagi ng dokumento.
4. Upang gumawa at gumawa ng mga bookmark sa iyong file, tingnan ang sumusunod na talahanayan.
Ang mga bookmark ay isang maginhawang paraan upang mag-navigate nang mahaba files o upang tumalon sa mga punto sa code na madalas mong tinutukoy. Maaari mong gamitin ang mga icon sa Edit toolbar para sa mga operasyong ito. Kung hindi mo makita ang Edit toolbar sa dulong kanan ng iyong window, baguhin ang laki ng ilan sa iba pang mga toolbar.

Upang... Maglagay ng bookmark
Magtanggal ng bookmark
Tanggalin ang lahat ng mga bookmark

gawin…
Mag-click saanman sa linyang gusto mong i-bookmark. Piliin ang Edit->Toggle Bookmarks, pindutin ang Ctrl-F2, o piliin ang unang icon sa Edit toolbar. Ang numero ng linya ay naka-highlight upang ipahiwatig na mayroong isang bookmark sa simula ng linyang iyon.
Mag-click saanman sa linya na may bookmark. Piliin ang Edit->Toggle Bookmarks, pindutin ang Ctrl-F2, o piliin ang unang icon sa Edit toolbar. Ang numero ng linya ay hindi na naka-highlight pagkatapos matanggal ang bookmark.
Piliin ang Edit->Delete all Bookmarks, pindutin ang Ctrl-Shift-F2, o piliin ang huling icon sa Edit toolbar. Ang mga numero ng linya ay hindi na naka-highlight pagkatapos matanggal ang mga bookmark.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

Upang…
Mag-navigate a file gamit ang mga bookmark

gawin…
Gamitin ang Susunod na Bookmark (F2) at Nakaraang Bookmark (Shift-F2) na mga utos mula sa Edit menu o ang kaukulang mga icon mula sa Edit toolbar upang mag-navigate sa bookmark na gusto mo.

5. Upang ayusin ang mga error o mulingview mga babala sa source code, gawin ang sumusunod:
Buksan ang HDL file na may error o babala sa pamamagitan ng pag-double click sa file
sa listahan ng proyekto.
Pindutin ang F5 upang pumunta sa unang error, babala, o tala sa file. Sa
ibaba ng window ng Pag-edit, makikita mo ang text ng mensahe.
Upang pumunta sa susunod na error, babala, o tala, piliin ang Run->Next Error/Warning
o pindutin ang F5. Kung wala nang mga mensahe sa file, makikita mo ang mensaheng "Wala nang Mga Error/Babala/Mga Tala" sa ibaba ng window ng Pag-edit. Piliin ang Run->Next Error/Warning o pindutin ang F5 para pumunta sa error, babala, o tala sa susunod file.
Upang mag-navigate pabalik sa isang nakaraang error, babala, o tala, piliin
Run->Previous Error/Warning o pindutin ang Shift-F5.
6. Upang ilabas ang tulong sa mensahe ng error para sa buong paglalarawan ng error, babala, o tala:
Buksan ang log ng text-format file (i-click View Log) at mag-double click sa
ang 5-character na error code o i-click ang text ng mensahe at pindutin ang F1.
Buksan ang HTML log file at mag-click sa 5-character na error code.
Sa Tcl window, i-click ang tab na Mga Mensahe at mag-click sa 5-character
error code sa column ng ID.
7. Upang i-crossprobe mula sa window ng source code patungo sa iba views, buksan ang view at piliin ang piraso ng code. Tingnan ang Crossprobing mula sa Text Editor Window, sa pahina 246 para sa mga detalye.
8. Kapag naayos mo na ang lahat ng mga error, piliin File->I-save o i-click ang icon na I-save upang i-save ang file.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

Pagtatakda ng Mga Kagustuhan sa Window sa Pag-edit
Maaari mong i-customize ang mga font at kulay na ginamit sa isang window ng Pag-edit ng Teksto.
1. Piliin ang Opsyon->Mga Opsyon sa Editor at alinman sa Synopsys Editor o External Editor. Para sa karagdagang impormasyon tungkol sa panlabas na editor, tingnan ang Paggamit ng Panlabas na Text Editor, sa pahina 41.
2. Pagkatapos ay depende sa uri ng file kapag binuksan mo, maaari mong itakda ang background, pangkulay ng syntax, at mga kagustuhan sa font na gagamitin sa text editor.

Tandaan: Pagkatapos nito, itinakda mo ang mga kagustuhan sa pag-edit ng teksto para dito file ilalapat sa lahat files nito file uri.

Maaaring gamitin ang window ng Pag-edit ng Teksto upang magtakda ng mga kagustuhan para sa proyekto files, pinagmulan files (Verilog/VHDL), log files, Tcl files, paghihigpit files, o iba pang default filemula sa dialog box ng Editor Options.
3. Maaari kang magtakda ng mga kulay ng syntax para sa ilang karaniwang opsyon sa syntax, gaya ng mga keyword, string, at komento. Para kay example sa log file, ang mga babala at error ay maaaring color-coded para sa madaling pagkilala.
Mag-click sa Foreground o Background na field para sa kaukulang bagay sa Syntax Coloring field upang ipakita ang color palette.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

Maaari kang pumili ng mga pangunahing kulay o tukuyin ang mga custom na kulay at idagdag ang mga ito sa iyong custom na paleta ng kulay. Upang piliin ang iyong nais na kulay i-click ang OK.
4. Upang itakda ang font at laki ng font para sa text editor, gamitin ang mga pull-down na menu.
5. Lagyan ng check ang Keep Tabs upang paganahin ang mga setting ng tab, pagkatapos ay itakda ang spacing ng tab gamit ang pataas o pababang arrow para sa Laki ng Tab.

LO 6. I-click ang OK sa Editor Options form.
© 2014 Synopsys, Inc. 40

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

Paggamit ng Panlabas na Text Editor
Maaari kang gumamit ng panlabas na text editor tulad ng vi o emacs sa halip na ang built-in na text editor. Gawin ang sumusunod upang paganahin ang isang panlabas na text editor. Para sa impormasyon tungkol sa paggamit ng built-in na text editor, tingnan ang Pag-edit ng HDL Source Files gamit ang Built-in na Text Editor, sa pahina 35.
1. Piliin ang Opsyon->Mga Opsyon sa Editor at i-on ang opsyong Panlabas na Editor.
2. Piliin ang panlabas na editor, gamit ang paraang naaangkop sa iyong operating system.
Kung nagtatrabaho ka sa isang Windows platform, i-click ang …(Browse) na button
at piliin ang panlabas na text editor na maipapatupad.
Mula sa isang UNIX o Linux platform para sa isang text editor na gumagawa ng sarili nitong
window, i-click ang ... Browse button at piliin ang external na text editor na maipapatupad.
Mula sa isang UNIX platform para sa isang text editor na hindi gumagawa ng sarili nitong
window, huwag gamitin ang … Browse button. Sa halip, i-type ang xterm -e editor. Ang sumusunod na figure ay nagpapakita ng VI na tinukoy bilang panlabas na editor.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Pag-set Up ng HDL Source Files

Mula sa isang Linux platform, para sa isang text editor na hindi gumagawa ng sarili nitong
window, huwag gamitin ang … Browse button. Sa halip, i-type ang gnome-terminal -x editor. Upang gumamit ng emacs para sa example, i-type ang gnome-terminal -x emacs.
Ang software ay nasubok sa mga emac at vi text editor.
3. Mag-click sa OK.

Paggamit ng Mga Extension ng Library para sa Verilog Library Files
Maaaring idagdag ang mga extension ng library sa library ng Verilog files kasama sa iyong disenyo para sa proyekto. Kapag nagbigay ka ng mga path sa paghahanap sa mga direktoryo na naglalaman ng library ng Verilog files, maaari mong tukuyin ang mga bagong extension ng library na ito pati na rin ang Verilog at SystemVerilog (.v at .sv) file mga extension.
Upang gawin ito:
1. Piliin ang tab na Verilog ng panel ng Mga Pagpipilian sa Pagpapatupad.
2. Tukuyin ang mga lokasyon ng Library Directories para sa Verilog library files na isasama sa iyong disenyo para sa proyekto.
3. Tukuyin ang Mga Extension ng Aklatan.
Maaaring tukuyin ang anumang mga extension ng library, tulad ng .av, .bv, .cv, .xxx, .va, .vas (mga hiwalay na extension ng library na may espasyo).
Ipinapakita sa iyo ng sumusunod na figure kung saan ilalagay ang mga extension ng library sa dialog box.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng HDL Source Files

Kabanata 3: Paghahanda ng Input

Ang katumbas ng Tcl para sa ex na itoample ay ang sumusunod na utos:
set_option -libext .av .bv .cv .dv .ev
Para sa mga detalye, tingnan ang libext, sa pahina 57 sa Command Reference.
4. Pagkatapos mong i-compile ang disenyo, maaari mong i-verify sa log file na ang aklatan files na may mga extension na ito ay na-load at binasa. Para kay example:
@N: Tumatakbo ang Verilog Compiler sa SystemVerilog mode @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Naglo-load file C:dirlib1sub1.av mula sa tinukoy na direktoryo ng library C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Naglo-load file C:dirlib2sub2.bv mula sa tinukoy na direktoryo ng library C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Naglo-load file

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Gamit ang Pinagmulan ng Pinaghalong Wika Files

C:dirlib3sub3.cv mula sa tinukoy na direktoryo ng library C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Naglo-load file C:dirlib4sub4.dv mula sa tinukoy na direktoryo ng library C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Naglo-load file C:dirlib5sub5.ev mula sa tinukoy na direktoryo ng library C:dirlib5 @I::”C:dirlib5sub5.ev” Matagumpay ang pagsusuri sa syntax ng Verilog!

Gamit ang Pinagmulan ng Pinaghalong Wika Files
Gamit ang Synplify Pro software, maaari kang gumamit ng pinaghalong VHDL at Verilog input files sa iyong proyekto. Para kay examples ng VHDL at Verilog files, tingnan ang Reference Manual.
1. Tandaan na hindi sinusuportahan ng Verilog ang mga walang limitasyong VHDL port at i-set up ang pinaghalong disenyo ng wika files naaayon.
2. Kung gusto mong ayusin ang Verilog at VHDL files sa iba't ibang folder, piliin ang Opsyon->Proyekto View Mga opsyon at i-toggle sa View Proyekto Files sa opsyon ng Mga Folder.
Kapag idinagdag mo ang files sa proyekto, ang Verilog at VHDL files ay nasa magkahiwalay na mga folder sa Project view.
3. Kapag nagbukas ka ng proyekto o gumawa ng bago, idagdag ang Verilog at VHDL files tulad ng sumusunod:
Piliin ang Project->Add Source File command o i-click ang Add File pindutan. Sa form, itakda Files ng Uri hanggang HDL Files (*.vhd, *.vhdl, *.v). Piliin ang Verilog at VHDL files gusto mo at idagdag ang mga ito sa iyong
proyekto. I-click ang OK. Para sa mga detalye tungkol sa pagdaragdag files sa isang proyekto, tingnan ang Paggawa ng mga Pagbabago sa isang Proyekto, sa pahina 62.
LO

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Gamit ang Pinagmulan ng Pinaghalong Wika Files

Kabanata 3: Paghahanda ng Input

Ang files iyong idinagdag ay ipinapakita sa Project view. Ipinapakita ng figure na ito ang files ay nakaayos sa magkahiwalay na mga folder.
4. Kapag nagtakda ka ng mga opsyon sa device (button na Mga Opsyon sa Pagpapatupad), tukuyin ang nangungunang antas na module. Para sa karagdagang impormasyon tungkol sa pagtatakda ng mga opsyon sa device, tingnan ang Setting ng Logic Synthesis Implementation Options, sa pahina 75.
Kung ang nangungunang antas ng module ay Verilog, i-click ang tab na Verilog at i-type ang
pangalan ng top-level na module.
Kung ang nangungunang antas ng module ay VHDL, i-click ang tab na VHDL at i-type ang pangalan
ng pinakamataas na antas ng entity. Kung ang top-level na module ay hindi matatagpuan sa default na work library, dapat mong tukuyin ang library kung saan mahahanap ng compiler ang module. Para sa impormasyon kung paano ito gawin, tingnan ang VHDL Panel, sa pahina 200.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Gamit ang Pinagmulan ng Pinaghalong Wika Files

Dapat mong tahasan na tukuyin ang top-level na module, dahil ito ang panimulang punto kung saan ang mapper ay bumubuo ng isang pinagsamang netlist.
5. Piliin ang tab na Resulta ng Pagpapatupad sa parehong form at pumili ng isang format na HDL na output para sa output files nabuo ng software. Para sa karagdagang impormasyon tungkol sa pagtatakda ng mga opsyon sa device, tingnan ang Setting ng Logic Synthesis Implementation Options, sa pahina 75.
Para sa isang Verilog output netlist, piliin ang Sumulat ng Verilog Netlist. Para sa isang VHDL output netlist, piliin ang Sumulat ng VHDL Netlist. Itakda ang anumang iba pang mga opsyon sa device at i-click ang OK.
Maaari mo na ngayong i-synthesize ang iyong disenyo. Ang software ay nagbabasa sa halo-halong mga format ng pinagmulan files at bumubuo ng isang solong srs file na ginagamit para sa synthesis.
6. Kung magkakaroon ka ng mga problema, tingnan ang Pag-troubleshoot ng Mixed Language Designs, sa pahina 47 para sa karagdagang impormasyon at mga tip.
LO

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Gamit ang Pinagmulan ng Pinaghalong Wika Files

Kabanata 3: Paghahanda ng Input

Pag-troubleshoot ng Mixed Language Designs
Ang seksyong ito ay nagbibigay ng mga tip sa paghawak ng mga partikular na sitwasyon na maaaring magkaroon ng magkahalong disenyo ng wika.

VHDL File Umorder
Para sa VHDL-only na mga disenyo o mixed designs kung saan ang pinakamataas na antas ay hindi tinukoy, ang FPGA synthesis tools ay awtomatikong muling ayusin ang VHDL files upang ang mga pakete ng VHDL ay pinagsama-sama sa tamang pagkakasunud-sunod.
Gayunpaman, kung mayroon kang isang mixed-language na disenyo kung saan tinukoy mo ang pinakamataas na antas, dapat mong tukuyin ang VHDL file order para sa tool. Kailangan mo lang gawin ito nang isang beses, sa pamamagitan ng pagpili sa Run->Arrange VHDL files utos. Kung hindi mo ito gagawin, makakatanggap ka ng mensahe ng error.

Mga Global Signal ng VHDL
Sa kasalukuyan, hindi ka maaaring magkaroon ng mga pandaigdigang signal ng VHDL sa magkahalong disenyo ng wika, dahil ipinapatupad lang ng tool ang mga signal na ito sa mga disenyong VHDL-only.

Pagpasa ng VHDL Boolean Generics sa Verilog Parameters
Ang tool ay naghihinuha ng isang itim na kahon para sa isang bahagi ng VHDL na may mga generic na Boolean, kung ang bahaging iyon ay na-instantiate sa isang disenyo ng Verilog. Ito ay dahil hindi kinikilala ng Verilog ang mga uri ng data ng Boolean, kaya ang halaga ng Boolean ay dapat na kinakatawan ng tama. Kung ang halaga ng VHDL Boolean generic ay TRUE at ang Verilog literal ay kinakatawan ng isang 1, ang Verilog compiler ay binibigyang kahulugan ito bilang isang itim na kahon.
Upang maiwasan ang paghihinuha ng isang itim na kahon, ang literal na Verilog para sa VHDL Boolean generic na nakatakda sa TRUE ay dapat na 1'b1, hindi 1. Katulad nito, kung ang VHDL Boolean generic ay FALSE, ang katumbas na Verilog literal ay dapat na 1'b0, hindi 0. Ang sumusunod na exampIpinapakita nito kung paano kumatawan sa mga generic ng Boolean upang maipasa nila nang tama ang hangganan ng VHDL-Verilog, nang hindi naghihinuha ng isang itim na kahon.

Pahayag ng Entity ng VHDL

Verilog Instantiation

Ang entity abc ay Generic (
Number_Bits Divide_Bit );

: integer : boolean

:= 0; := Mali;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Gamit ang Pinagmulan ng Pinaghalong Wika Files

Pagpasa ng VHDL Generics Nang Hindi Naghihinuha ng Black Box
Sa kaso kung saan ang isang Verilog component parameter, (para sa halample [0:0] RSR = 1'b0) ay hindi tumutugma sa laki ng kaukulang VHDL component generic (RSR : integer := 0), ang tool ay naghihinuha ng isang itim na kahon.
Magagawa mo ito sa pamamagitan ng pag-alis ng notasyon sa lapad ng bus na [0:0] sa Verilog files. Tandaan na dapat kang gumamit ng VHDL generic ng uri ng integer dahil ang iba pang mga uri ay hindi pinapayagan ang wastong pagbubuklod ng bahagi ng Verilog.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Gamit ang Incremental Compiler

Kabanata 3: Paghahanda ng Input

Gamit ang Incremental Compiler
Gamitin ang daloy ng Incremental Compiler upang makabuluhang bawasan ang runtime ng compiler para sa malalaking disenyo. Ang software ay nagre-recompile lamang ng may kaugnayan files kapag ang isang pagbabago sa disenyo ay ginawa at muling ginagamit ang database ng compiler. Binabago ng compiler ang SRS file para lamang sa apektadong module at immediate parent module.
Upang patakbuhin ang daloy na ito, gawin ang sumusunod:
1. Idagdag ang Verilog o VHDL filepara sa disenyo.
2. Paganahin ang opsyong Incremental Compile mula sa tab na Verilog o VHDL ng panel ng Mga Opsyon sa Pagpapatupad.
Isang SRS file ay nilikha para sa bawat module ng disenyo sa direktoryo ng synwork.

3. Patakbuhin ang compiler sa unang pagkakataon.
4. Kung may ginawang pagbabago sa disenyo, muling patakbuhin ang compiler.
Sinusuri ng compiler ang database at tinutukoy kung ang SRS files ay napapanahon, pagkatapos ay ang mga module lamang na nagbago at ang mga agarang magulang na module ay muling nabuo. Makakatulong ito na mapabuti ang runtime para sa disenyo.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Gamit ang Incremental Compiler

Mga Limitasyon
Hindi sinusuportahan ng incremental compiler ang:
· Configuration files kasama sa alinman sa Verilog o VHDL flow · Mixed HDL flow · Mga disenyo na may cross module referencing (XMR)

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Gamit ang Structural Verilog Flow

Kabanata 3: Paghahanda ng Input

Gamit ang Structural Verilog Flow
Ang synthesis tool ay tumatanggap ng structural Verilog filebilang input para sa iyong proyekto sa disenyo. Ang structural Verilog compiler ay nagsasagawa ng syntax semantic checks gamit ang light-weight parser nito upang mapabuti ang runtime. Ang compiler na ito ay hindi nagsasagawa ng mga kumplikadong hardware extraction o RTL optimization operations, samakatuwid, ang software ay nagpapatakbo ng mabilis na compilation ng structural Verilog files. Mababasa ng software ang mga nabuong istrukturang Verilog na ito files, kung naglalaman ang mga ito ng:
· Instantiations ng teknolohiya primitives
· Simpleng magtalaga ng mga pahayag
· Mga katangiang tinukoy sa Verilog 2001 at mas lumang mga format
· Lahat ng mga konstruksyon, maliban sa mga katangian ay dapat na tinukoy sa Verilog 95 na format
Upang gamitin ang structural Verilog input files:
1. Dapat mong tukuyin ang istrukturang Verilog files upang isama sa iyong disenyo. Upang gawin ito, idagdag ang file sa proyekto gamit ang isa sa mga sumusunod na pamamaraan:
Project->Add Source File o ang Add File button sa Project view Tcl command: add_file -structver filePangalan
Ang daloy na ito ay maaaring maglaman lamang ng istrukturang Verilog files o pinaghalong HDL files (Verilog/VHDL/EDF/SRS) kasama ng structural Verilog netlist files. Gayunpaman, ang mga pagkakataon ng Verilog/VHDL/EDF/SRS ay hindi sinusuportahan sa loob ng isang istrukturang Verilog module.
2. Ang istrukturang Verilog files ay idinagdag sa Structural Verilog folder sa Project view. Maaari ka ring magdagdag files sa direktoryong ito, kapag ginawa mo ang sumusunod:
Piliin ang structural Verilog file. I-right-click at piliin File Mga pagpipilian. Piliin ang Structural Verilog mula sa File I-type ang drop-down na menu.
3. Patakbuhin ang synthesis.
Ang synthesis tool ay bumubuo ng isang vm o edf netlist file depende sa teknolohiyang tinukoy. Ang prosesong ito ay katulad ng default na daloy ng synthesis.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Gamit ang Structural Verilog Flow

Mga Limitasyon
Ang mga limitasyon ng istrukturang daloy ng Verilog ay hindi sumusuporta sa mga sumusunod:
· RTL mga pagkakataon para sa anumang iba pa file mga uri · Mga daloy ng hierarchical project management (HPM) · Mga kumplikadong assignment · Mga mode at switch na partikular sa compiler

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Paggawa gamit ang Constraint Files

Kabanata 3: Paghahanda ng Input

Paggawa gamit ang Constraint Files
Pagpigil files ay teksto files na awtomatikong nabubuo ng interface ng SCOPE (tingnan ang Pagtukoy sa mga SCOPE Constraints, sa pahina 119), o na ginawa mo nang manu-mano gamit ang isang text editor. Naglalaman ang mga ito ng mga Tcl command o attribute na pumipigil sa synthesis run. Bilang kahalili, maaari kang magtakda ng mga hadlang sa source code, ngunit hindi ito ang gustong paraan.
Ang seksyong ito ay naglalaman ng impormasyon tungkol sa
· Kailan Gamitin ang Constraint Filesa Source Code, sa pahina 53
· Paggamit ng Text Editor para sa Constraint Files (Legacy), sa pahina 54
· Mga Alituntunin ng Tcl Syntax para sa Constraint Files, sa pahina 55
· Pagsusuri ng Constraint Files, sa pahina 56
· Para sa mga detalye sa ulat na ito, tingnan ang Ulat sa Pagsusuri ng Constraint, sa
pahina 270. ng Reference Manual, sa pahina 56

Kailan Gagamitin ang Constraint Files higit sa Source Code
Maaari kang magdagdag ng mga hadlang sa hadlang files (binuo ng interface ng SCOPE o inilagay sa isang text editor) o sa source code. Sa pangkalahatan, mas mahusay na gumamit ng pagpilit files, dahil hindi mo kailangang muling mag-compile para magkabisa ang mga hadlang. Ginagawa rin nitong mas portable ang iyong source code. Tingnan ang Paggamit ng SCOPE Editor, sa pahina 112 para sa karagdagang impormasyon.
Gayunpaman, kung mayroon kang black box timing constraints tulad ng syn_tco, syn_tpd, at syn_tsu, dapat mong ilagay ang mga ito bilang mga direktiba sa source code. Hindi tulad ng mga katangian, ang mga direktiba ay maaari lamang idagdag sa source code, hindi sa pagpilit files. Tingnan ang Pagtukoy sa Mga Katangian at Direktiba, sa pahina 90 para sa karagdagang impormasyon sa pagdaragdag ng mga direktiba sa source code.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Paggawa gamit ang Constraint Files

Paggamit ng Text Editor para sa Constraint Files (Legacy)
Maaari mong gamitin ang editor ng Legacy SCOPE para sa limitasyon ng SDC files nilikha bago ang release na bersyon G-2012.09. Gayunpaman, inirerekomenda na isalin mo ang iyong SDC files sa FDC files upang paganahin ang pinakabagong bersyon ng editor ng SCOPE at upang magamit ang pinahusay na paghawak ng hadlang sa timing sa tool.
Kung pipiliin mong gamitin ang legacy na SCOPE editor, ipinapakita sa iyo ng seksyong ito kung paano manu-manong gumawa ng Tcl constraint file. Awtomatikong nililikha ito ng software file kung gagamitin mo ang legacy na SCOPE editor para ilagay ang mga hadlang. Ang pagpilit ng Tcl file naglalaman lamang ng mga pangkalahatang limitasyon sa oras. Ang mga hadlang sa black box ay dapat ilagay sa source code. Para sa karagdagang impormasyon, tingnan ang Kailan Gumamit ng Constraint Filesa Source Code, sa pahina 53.
1. Buksan a file para sa pag-edit.
Tiyaking isinara mo ang window ng SCOPE, o kaya mo
i-overwrite ang mga naunang hadlang.
Upang lumikha ng bago file, piliin File->Bago, at piliin ang Constraint File
(SAKLAW) opsyon. Mag-type ng pangalan para sa file at i-click ang OK.
Upang i-edit ang isang umiiral na file, piliin File->Buksan, itakda ang Files ng Uri ng filter sa
Pagpigil Files (sdc) at buksan ang file gusto mo.
2. Sundin ang mga alituntunin ng syntax sa Tcl Syntax Guidelines for Constraint Files, sa pahina 55.
3. Ilagay ang timing constraints na kailangan mo. Para sa syntax, tingnan ang Reference Manual. Kung mayroon kang black box timing constraints, dapat mong ilagay ang mga ito sa source code.
4. Maaari ka ring magdagdag ng mga katangiang partikular sa vendor sa pagpilit file gamit ang define_attribute. Tingnan ang Pagtukoy ng Mga Katangian sa Mga Limitasyon File, sa pahina 97 para sa karagdagang impormasyon.
5. I-save ang file.
6. Idagdag ang file sa proyekto tulad ng inilarawan sa Paggawa ng Mga Pagbabago sa isang Proyekto, sa pahina 62, at magpatakbo ng synthesis.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Paggawa gamit ang Constraint Files

Kabanata 3: Paghahanda ng Input

Mga Alituntunin ng Tcl Syntax para sa Constraint Files
Sinasaklaw ng seksyong ito ang mga pangkalahatang alituntunin para sa paggamit ng Tcl para sa pagpilit files:
· Ang Tcl ay case-sensitive.
· Para sa pagbibigay ng pangalan sa mga bagay: Ang pangalan ng bagay ay dapat tumugma sa pangalan sa HDL code. Ilakip ang mga pangalan ng instance at port sa loob ng curly braces { }. Huwag gumamit ng mga puwang sa mga pangalan. Gamitin ang tuldok (.) upang paghiwalayin ang mga hierarchical na pangalan. Sa mga module ng Verilog, gamitin ang sumusunod na syntax halimbawa, port, at
mga pangalan ng net:
v:cell [prefix:]objectName
Kung ang cell ay ang pangalan ng entity ng disenyo, ang prefix ay isang prefix upang matukoy ang mga bagay na may parehong pangalan, ang objectName ay isang instance path na may tuldok (.) separator. Ang prefix ay maaaring alinman sa mga sumusunod:

Prefix (Lower-case) i: p: b: n:

Mga pangalan ng Instance ng Bagay Mga pangalan ng port (buong port) Bit slice ng isang port Mga pangalan ng net

Sa mga VHDL module, gamitin ang sumusunod na syntax halimbawa, port, at net
mga pangalan sa VHDL modules:
v:cell [.view] [prefix:]objectName
Kung saan ang v: ay kinikilala ito bilang a view object, lib ang pangalan ng library, cell ang pangalan ng design entity, view ay isang pangalan para sa arkitektura, ang prefix ay isang prefix upang makilala ang mga bagay na may parehong pangalan, at ang objectName ay isang instance path na may tuldok (.) separator. View ay kailangan lamang kung mayroong higit sa isang arkitektura para sa disenyo. Tingnan ang talahanayan sa itaas para sa mga prefix ng mga bagay.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 3: Paghahanda ng Input

Paggawa gamit ang Constraint Files

· Ang mga wildcard na tumutugma sa pangalan ay * (tumutugma ang asterisk sa anumang bilang ng
mga karakter) at ? (Ang tandang pananong ay tumutugma sa isang karakter). Ang mga character na ito ay hindi tumutugma sa mga tuldok na ginamit bilang hierarchy separator. Para kay example, ang sumusunod na string ay kinikilala ang lahat ng mga piraso ng statereg instance sa statemod module:
i:statemod.statereg[*]

Pagsusuri ng Constraint Files
Maaari mong suriin ang syntax at iba pang nauugnay na impormasyon sa iyong pagpilit files gamit ang utos ng Constraint Check. Upang makabuo ng ulat ng hadlang, gawin ang sumusunod:
1. Gumawa ng hadlang file at idagdag ito sa iyong proyekto.
2. Piliin ang Run->Constraint Check.
Ang command na ito ay bumubuo ng isang ulat na sumusuri sa syntax at applicability ng timing constraints sa FPGA synthesis constraint filepara sa iyong proyekto. Ang ulat ay isinulat sa projectName_cck.rpt file at inilista ang sumusunod na impormasyon:
Mga hadlang na hindi inilapat Mga hadlang na wasto at naaangkop sa disenyo ng pagpapalawak ng Wildcard sa mga hadlang Mga hadlang sa mga bagay na wala
Para sa mga detalye sa ulat na ito, tingnan ang Constraint Checking Report, sa pahina 270. ng Reference Manual

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

KABANATA 4
Pagse-set up ng Logic Synthesis Project
Kapag nag-synthesize ka ng disenyo gamit ang Synopsys FPGA synthesis tool, dapat kang mag-set up ng proyekto para sa iyong disenyo. Ang sumusunod ay naglalarawan ng mga pamamaraan para sa pag-set up ng isang proyekto para sa logic synthesis:
· Pag-set Up ng Proyekto Files, sa pahina 58 · Pamamahala ng Proyekto File Hierarchy, sa pahina 66 · Pag-set Up ng Mga Pagpapatupad, sa pahina 72 · Pagtatakda ng Mga Opsyon sa Pagpapatupad ng Logic Synthesis, sa pahina 75 · Pagtukoy sa Mga Katangian at Direktiba, sa pahina 90 · Paghahanap Files, sa pahina 98 · Pag-archive Files at Mga Proyekto, sa pahina 101

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Proyekto Files

Pag-set Up ng Proyekto Files
Inilalarawan ng seksyong ito ang mga pangunahing kaalaman sa kung paano mag-set up at mamahala ng isang proyekto file para sa iyong disenyo, kasama ang sumusunod na impormasyon:
· Paglikha ng isang Proyekto File, sa pahina 58 · Pagbubukas ng Umiiral na Proyekto File, sa pahina 61 · Paggawa ng mga Pagbabago sa isang Proyekto, sa pahina 62 · Pagtatakda ng Proyekto View Mga Kagustuhan sa Display, sa pahina 63 · Pag-update ng Verilog Include Paths in Older Project Files, sa pahina 65
Para sa isang tiyak na exampsa pagse-set up ng isang proyekto file, sumangguni sa tutorial para sa tool na iyong ginagamit.

Paglikha ng isang Proyekto File
Dapat kang mag-set up ng isang proyekto file para sa bawat proyekto. Ang isang proyekto ay naglalaman ng data na kailangan para sa isang partikular na disenyo: ang listahan ng pinagmulan files, ang mga resulta ng synthesis file, at mga setting ng opsyon ng iyong device. Ang sumusunod na pamamaraan ay nagpapakita sa iyo kung paano mag-set up ng isang proyekto file gamit ang mga indibidwal na utos.
1. Magsimula sa pamamagitan ng pagpili ng isa sa mga sumusunod: File->Bumuo ng Proyekto, File->Buksan ang Proyekto, o ang P icon. I-click ang Bagong Proyekto.
Ang window ng Project ay nagpapakita ng isang bagong proyekto. I-click ang Add File button, pindutin ang F4, o piliin ang Project->Add Source File utos. Ang Add Files sa Project dialog box ay bubukas.
2. Idagdag ang pinagmulan files sa proyekto.
Siguraduhin na ang Look sa field sa tuktok ng form ay tumuturo sa kanan
direktoryo. Ang files ay nakalista sa kahon. Kung hindi mo makita ang files, suriin na ang Files ng Uri ng field ay nakatakda upang ipakita ang tama file uri. Kung mayroon kang mixed input files, sundin ang pamamaraang inilarawan sa Paggamit ng Pinagmulan ng Pinaghalong Wika Files, sa pahina 44.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng Proyekto Files

Kabanata 4: Pag-set up ng Logic Synthesis Project

Upang idagdag ang lahat ng files sa direktoryo nang sabay-sabay, i-click ang Add All button sa
kanang bahagi ng form. Upang magdagdag files indibidwal, i-click ang file sa listahan at pagkatapos ay i-click ang Add button, o i-double click ang file pangalan.
Maaari mong idagdag ang lahat ng files sa direktoryo at pagkatapos ay alisin ang mga hindi mo kailangan gamit ang pindutan ng Alisin.
Kung nagdadagdag ka ng VHDL files, piliin ang naaangkop na library mula sa popup menu ng VHDL Library. Ang library na iyong pinili ay inilapat sa lahat ng VHDL files kapag na-click mo ang OK sa dialog box.
Ang window ng iyong proyekto ay nagpapakita ng isang bagong proyekto file. Kung mag-click ka sa plus sign sa tabi ng proyekto at palawakin ito, makikita mo ang sumusunod:
Isang folder (dalawang folder para sa magkahalong disenyo ng wika) na may pinagmulan files.
Kung ang iyong files ay wala sa isang folder sa ilalim ng direktoryo ng proyekto, maaari mong itakda ang kagustuhang ito sa pamamagitan ng pagpili sa Opsyon->Proyekto View Mga pagpipilian at pagsuri sa View proyekto files sa kahon ng mga folder. Ito ay naghihiwalay sa isang uri ng file mula sa isa pa sa Proyekto view sa pamamagitan ng paglalagay ng mga ito sa magkahiwalay na folder.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Proyekto Files

Ang pagpapatupad, na pinangalanang rev_1 bilang default. Ang mga pagpapatupad ay
mga rebisyon ng iyong disenyo sa loob ng konteksto ng synthesis software, at huwag palitan ang panlabas na source code control software at mga proseso. Hinahayaan ka ng maraming pagpapatupad na baguhin ang mga opsyon sa device at synthesis para i-explore ang mga opsyon sa disenyo. Maaari kang magkaroon ng maraming pagpapatupad sa Synplify Pro. Ang bawat pagpapatupad ay may sariling synthesis at mga opsyon sa device at sarili nitong may kaugnayan sa proyekto files.

3. Magdagdag ng anumang mga aklatan na kailangan mo, gamit ang paraang inilarawan sa nakaraang hakbang upang idagdag ang Verilog o VHDL library file.
Para sa mga library na partikular sa vendor, idagdag ang naaangkop na library file sa
proyekto. Tandaan na para sa ilang pamilya, awtomatikong na-load ang mga aklatan at hindi mo kailangang tahasang idagdag ang mga ito sa proyekto file.
Para magdagdag ng third-party na VHDL package library, idagdag ang naaangkop na .vhd file sa disenyo, tulad ng inilarawan sa hakbang 2. I-right click ang file sa Proyekto view at piliin File Opsyon, o piliin ang Project-> Itakda ang VHDL library. Tumukoy ng pangalan ng library na tugma sa mga simulator. Para kay example, MYLIB. Siguraduhin na ang package library na ito ay bago ang toplevel na disenyo sa listahan ng files sa Proyekto view.
Para sa impormasyon tungkol sa pagtatakda ng Verilog at VHDL file mga opsyon, tingnan ang Setting ng Verilog at VHDL Options, sa pahina 84. Maaari mo ring itakda ang mga ito file mga opsyon sa ibang pagkakataon, bago patakbuhin ang synthesis.
Para sa karagdagang impormasyong partikular sa vendor tungkol sa paggamit ng mga macro library ng vendor at mga itim na bLoOx, tingnan ang Pag-optimize para sa Microsemi Designs, sa pahina 487.
Para sa mga generic na bahagi ng teknolohiya, maaari mong idagdag ang
teknolohiya-independiyenteng Verilog library na ibinigay kasama ng software

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng Proyekto Files

Kabanata 4: Pag-set up ng Logic Synthesis Project

(install_dir/lib/generic_ technology/gtech.v) sa iyong disenyo, o magdagdag ng sarili mong generic component library. Huwag gamitin ang dalawa nang magkasama dahil maaaring may mga salungatan.
4. Suriin file order sa Project view. File Ang order ay lalong mahalaga para sa VHDL files.
Para sa VHDL files, maaari mong awtomatikong i-order ang files sa pamamagitan ng
pagpili sa Run->Arrange VHDL Files. Bilang kahalili, manu-manong ilipat ang files sa Proyekto view. Package files ay dapat na mauna sa listahan dahil sila ay pinagsama-sama bago sila gamitin. Kung mayroon kang mga bloke ng disenyo na nakakalat sa marami files, siguraduhing mayroon kang sumusunod file order: ang file na naglalaman ng entity ay dapat mauna, na sinusundan ng arkitektura file, at panghuli ang file kasama ang pagsasaayos.
Sa Proyekto view, suriin na ang huli file sa Proyekto view ay ang
top-level na pinagmulan file. Bilang kahalili, maaari mong tukuyin ang pinakamataas na antas file kapag itinakda mo ang mga opsyon sa device.
5. Pumili File->I-save, mag-type ng pangalan para sa proyekto, at i-click ang I-save. Ipinapakita ng Project window ang iyong mga pagbabago.
6. Upang isara ang isang proyekto file, piliin ang button na Isara ang Proyekto o File->Isara ang Proyekto.

Pagbubukas ng Umiiral na Proyekto File
Mayroong dalawang paraan upang buksan ang isang proyekto file: ang Open Project at ang generic File -> Buksan ang utos.
1. Kung ang proyektong gusto mong buksan ay ang iyong pinaghirapan kamakailan, maaari mo itong piliin nang direkta: File->Mga Kamakailang Proyekto-> Pangalan ng proyekto.
2. Gumamit ng isa sa mga sumusunod na paraan upang buksan ang anumang proyekto file:

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Proyekto Files

Buksan ang Project Command

File-> Buksan ang Command

Pumili File->Open Project, i-click ang Open Project button sa kaliwang bahagi ng Project window, o i-click ang P icon.
Upang buksan ang isang kamakailang proyekto, i-doubleclick ito mula sa listahan ng mga kamakailang proyekto.
Kung hindi, i-click ang pindutan ng Umiiral na Proyekto upang buksan ang Buksan ang dialog box at piliin ang proyekto.

Pumili File->Buksan.
Tukuyin ang tamang direktoryo sa Look In: field.
Itakda File ng Uri sa Proyekto Files (*.prj). Ang kahon ay naglilista ng proyekto files.
Mag-double click sa proyektong gusto mong buksan.

Magbubukas ang proyekto sa window ng Project.

Paggawa ng mga Pagbabago sa isang Proyekto
Kadalasan, nagdaragdag ka, nagtanggal, o nagpapalit files.
1. Upang magdagdag ng pinagmulan o pagpilit files sa isang proyekto, piliin ang Add Files button o Project->Add Source File upang buksan ang Piliin Files sa Idagdag sa dialog box ng Project. Tingnan ang Paglikha ng Proyekto File, sa pahina 58 para sa mga detalye.
2. Upang tanggalin ang a file mula sa isang proyekto, i-click ang file sa window ng Project, at pindutin ang Delete key.
3. Upang palitan ang a file sa isang proyekto,
Piliin ang file gusto mong baguhin sa window ng Project.
I-click ang Change File button, o piliin ang Project->Change File.
Sa Pinagmulan File dialog box na bubukas, itakda ang Look In sa direktoryo
kung saan ang bago file ay matatagpuan. Ang bago file dapat na kapareho ng uri ng file gusto mong palitan.
Kung hindi mo nakikita ang iyong file nakalista, piliin ang uri ng file kailangan mo mula sa
ang Files ng Uri ng field.
I-double click ang file. Ang bago file pinapalitan ang luma sa proyekto
listahan. LO
4. Upang tukuyin kung paano proyekto files ay naka-save sa proyekto, i-right click sa a file sa Proyekto view at piliin File Mga pagpipilian. Itakda ang Save File opsyon sa alinman sa Relative to Project o Absolute Path.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng Proyekto Files

Kabanata 4: Pag-set up ng Logic Synthesis Project

5. Upang suriin ang oras stamp sa a file, i-right click sa a file sa Proyekto view at piliin File Mga pagpipilian. Suriin ang oras na ang file huling binago. I-click ang OK.

Pagtatakda ng Proyekto View Mga Kagustuhan sa Display
Maaari mong i-customize ang organisasyon at pagpapakita ng proyekto files. 1. Piliin ang Opsyon->Proyekto View Mga pagpipilian. Ang Proyekto View Magbubukas ang Options form.

2. Upang ayusin ang iba't ibang uri ng input files sa magkahiwalay na mga folder, suriin View Proyekto Files sa Mga Folder.
Ang pagsuri sa opsyong ito ay lumilikha ng hiwalay na mga folder sa Project view para sa pagpilit files at pinagmulan files.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Proyekto Files

3. Kontrol file ipakita na may sumusunod:
Awtomatikong ipakita ang lahat ng files, sa pamamagitan ng pagsuri sa Show Project Library. Kung
ito ay walang check, ang Project view hindi nagpapakita files hanggang sa mag-click ka sa plus na simbolo at palawakin ang files sa isang folder.
Lagyan ng tsek ang isa sa mga kahon sa Proyekto File Pangalan Display seksyon ng
form upang matukoy kung paano fileipinapakita ang mga pangalan. Maaari mong ipakita lamang ang filepangalan, ang kamag-anak na landas, o ang ganap na landas.
4. Upang view proyekto filesa mga customized na custom na folder, suriin View Proyekto Files sa Mga Custom na Folder. Para sa karagdagang impormasyon, tingnan ang Paglikha ng Mga Custom na Folder, sa pahina 66. Ang mga uri ng folder ay ipinapakita lamang kung mayroong maraming uri sa isang custom na folder.

Mga Custom na Folder
© 2014 Synopsys, Inc. 64

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng Proyekto Files

Kabanata 4: Pag-set up ng Logic Synthesis Project

5. Upang magbukas ng higit sa isang pagpapatupad sa parehong Proyekto view, lagyan ng check ang Payagan ang Maramihang Mga Proyekto na Mabuksan.
Proyekto 1

Proyekto 2

6. Kontrolin ang output file ipakita na may sumusunod:
Suriin ang Ipakita ang lahat Files sa kahon ng Direktoryo ng Mga Resulta upang ipakita ang lahat ng output
files nabuo pagkatapos ng synthesis.
Baguhin ang output file organisasyon sa pamamagitan ng pag-click sa isa sa mga header bar
sa Mga Resulta ng Pagpapatupad view. Maaari mong pangkatin ang files ayon sa uri o pag-uri-uriin ang mga ito ayon sa petsa kung kailan sila huling binago.
7. Upang view file impormasyon, piliin ang file sa Proyekto view, i-right-click, at piliin File Mga pagpipilian. Para kay example, maaari mong suriin ang petsa a file ay binago.
Pag-update ng Verilog Include Paths in Older Project Files
Kung may project ka file nilikha gamit ang isang mas lumang bersyon ng software (bago ang 8.1), ang Verilog ay nagsasama ng mga landas dito file ay nauugnay sa direktoryo ng mga resulta o pinagmulan file na may mga `isama ang mga pahayag. Sa mga release pagkatapos ng 8.1, ang proyekto file `Isama ang mga landas ay nauugnay sa proyekto file lamang. Ang GUI sa mga pinakahuling release ay hindi awtomatikong nag-a-upgrade sa mas lumang prj files upang sumunod sa mas bagong mga patakaran. Upang mag-upgrade at gamitin ang lumang proyekto file, gawin ang isa sa mga sumusunod:
· Manu-manong i-edit ang prj file sa isang text editor at idagdag ang sumusunod sa
linya bago ang bawat set_option -include_path:
set_option -project_relative_includes 1
· Magsimula ng bagong proyekto gamit ang mas bagong bersyon ng software at tanggalin ang
lumang proyekto. Gagawin nito ang bagong prj file sundin ang bagong tuntunin kung saan ang mga kasama ay may kaugnayan sa prj file.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pamamahala ng Proyekto File Hierarchy

Pamamahala ng Proyekto File Hierarchy
Inilalarawan ng mga sumusunod na seksyon kung paano ka makakagawa at makakapamahala ng mga naka-customize na folder at files sa Proyekto view:
· Paglikha ng Mga Custom na Folder · Pagmamanipula ng Mga Custom na Folder ng Proyekto · Pagmamanipula ng Custom Files

Paglikha ng Mga Custom na Folder
Maaari kang lumikha ng mga lohikal na folder at i-customize files sa iba't ibang pangkat ng hierarchy sa loob ng iyong Proyekto view. Maaaring tukuyin ang mga folder na ito gamit ang anumang pangalan o antas ng hierarchy. Para kay exampOo, maaari mong itugma ang iyong operating system nang walang kabuluhan file istraktura o HDL logic hierarchy. Ang mga custom na folder ay nakikilala sa pamamagitan ng kanilang asul na kulay.

Mayroong ilang mga paraan upang lumikha ng mga custom na folder at pagkatapos ay magdagdag files sa kanila sa isang proyekto. Gumamit ng isa sa mga sumusunod na pamamaraan:

1. Mag-right-click sa isang proyekto file o isa pang custom na folder at piliin ang Magdagdag ng Folder mula sa popup menu. Pagkatapos ay gawin ang alinman sa mga sumusunod file mga operasyon:

I-right-click ang ipinapakita nito

sa isang iyon

fyioleuoLcrOafnileesitahnedr

piliin piliin

Ilagay sa Folder. Isang sub-menu na isang umiiral na folder o gumawa

bagong folder.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pamamahala ng Proyekto File Hierarchy

Kabanata 4: Pag-set up ng Logic Synthesis Project

Tandaan na maaari mong arbitraryong pangalanan ang folder, gayunpaman, huwag gamitin ang character (/) dahil isa itong simbolo ng hierarchy separator.
Upang palitan ang pangalan ng isang folder, mag-right click sa folder at piliin ang Palitan ang pangalan mula sa
ang popup menu. Ang Rename Folder dialog box ay lilitaw; tukuyin ang isang bagong pangalan.
2. Gamitin ang Add Files sa Project dialog box upang idagdag ang buong nilalaman ng isang hierarchy ng folder, at opsyonal na ilagay files sa mga custom na folder na tumutugma sa mga hierarchies ng OS folder na nakalista sa display ng dialog box.

Upang gawin ito, piliin ang Add File button sa Project view.
Piliin ang anumang hiniling na mga folder tulad ng dsp mula sa dialog box, pagkatapos
i-click ang Add button. Ito ay naglalagay ng lahat ng files mula sa hierarchy ng dsp papunta sa custom na folder na nilikha mo lang.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pamamahala ng Proyekto File Hierarchy

Upang awtomatikong ilagay ang files sa mga custom na folder na naaayon sa
ang hierarchy ng folder ng OS, suriin ang opsyong tinatawag na Add Files sa Mga Custom na Folder sa dialog box.
Bilang default, ang pangalan ng custom na folder ay kapareho ng pangalan ng folder
naglalaman ng files o folder na idaragdag sa proyekto. Gayunpaman, maaari mong baguhin kung paano pinangalanan ang mga folder, sa pamamagitan ng pag-click sa pindutan ng Mga Folder Option. Ang sumusunod na dialog box ay ipinapakita.

Upang gamitin:
Tanging ang folder na naglalaman files para sa pangalan ng folder, i-click ang Gamitin ang OS
Pangalan ng Folder.
Ang pangalan ng path sa napiling folder upang matukoy ang antas ng
makikita ang hierarchy para sa custom na path ng folder.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pamamahala ng Proyekto File Hierarchy

Kabanata 4: Pag-set up ng Logic Synthesis Project

3. Maaari mong i-drag at i-drop files at mga folder mula sa isang OS Explorer application papunta sa Project view. Ang tampok na ito ay magagamit sa Windows at Linux desktop na nagpapatakbo ng KDE.
Kapag nag-drag at drop ka a file, agad itong idinagdag sa proyekto.
Kung walang bukas na proyekto, gagawa ang software ng proyekto.
Kapag nag-drag at drop ka a file sa isang folder, ito ay ilalagay doon
folder. Sa una, ang Add Files to Project dialog box ay ipinapakita na humihiling sa iyo na kumpirmahin ang files na idadagdag sa proyekto. Maaari mong i-click ang OK upang tanggapin ang files. Kung gusto mong gumawa ng mga pagbabago, maaari mong i-click ang button na Alisin Lahat at tumukoy ng bagong filter o opsyon.

Tandaan: Upang ipakita ang mga custom na folder sa Project view, piliin ang Opsyon->Proyekto View Menu ng mga opsyon, pagkatapos ay paganahin/huwag paganahin ang check box para sa View Proyekto Files sa Mga Custom na Folder sa dialog box.

Pagmamanipula ng Mga Custom na Folder ng Proyekto
Ang sumusunod na pamamaraan ay naglalarawan kung paano mo maaalis files mula sa mga folder, tanggalin ang mga folder, at baguhin ang hierarchy ng folder.
1. Upang alisin ang a file mula sa isang pasadyang folder, alinman sa:
I-drag at i-drop ito sa isa pang folder o sa proyekto. I-highlight ang file, i-right-click at piliin ang Alisin mula sa Folder mula sa
popup menu.
Huwag gamitin ang Delete (DEL) key, dahil inaalis nito ang file mula sa proyekto.
2. Upang magtanggal ng custom na folder, i-highlight ito pagkatapos ay i-right-click at piliin ang Tanggalin mula sa popup menu o pindutin ang DEL key. Kapag nagtanggal ka ng folder, gawin ang isa sa mga sumusunod na pagpipilian:
I-click ang Oo upang tanggalin ang folder at ang files na nakapaloob sa folder mula sa
ang proyekto.
I-click ang Hindi para tanggalin lang ang folder.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pamamahala ng Proyekto File Hierarchy

3. Upang baguhin ang hierarchy ng custom na folder:
I-drag at i-drop ang folder sa loob ng isa pang folder upang ito ay isang sub-
folder o sa ibabaw ng proyekto upang ilipat ito sa pinakamataas na antas.
Upang alisin ang pinakamataas na antas ng hierarchy ng isang custom na folder, i-drag at i-drop
ang gustong sub-level ng hierarchy sa proyekto. Pagkatapos ay tanggalin ang walang laman na direktoryo ng ugat para sa folder.
Para kay example, kung ang umiiral nang custom na direktoryo ng folder ay:
/ Halamples/Verilog/RTL
Ipagpalagay na gusto mo ng isang antas ng RTL hierarchy lamang, pagkatapos ay i-drag at i-drop ang RTL sa ibabaw ng proyekto. Pagkatapos noon, maaari mong tanggalin ang /Examples/Verilog na direktoryo.

Pagmamanipula ng Custom Files
Bukod pa rito, maaari mong gawin ang mga sumusunod na uri ng custom file mga operasyon:
1. Upang sugpuin ang pagpapakita ng files sa Uri ng mga folder, i-right-click sa Project view at piliin ang Project View Opsyon o piliin ang Opsyon->Proyekto View Mga pagpipilian. Huwag paganahin ang opsyon View Proyekto Files sa Uri ng Mga Folder sa dialog box.
2. Upang ipakita files sa alphabetical order sa halip na project order, lagyan ng check ang Sort Files button sa Project view control panel. I-click ang pababang arrow key sa ibabang kaliwang sulok ng panel upang i-on at i-off ang control panel.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pamamahala ng Proyekto File Hierarchy

Kabanata 4: Pag-set up ng Logic Synthesis Project

I-toggle ang Control Panel
3. Upang baguhin ang pagkakasunud-sunod ng files sa proyekto:
Tiyaking i-disable ang mga custom na folder at pag-uuri files. I-drag at i-drop a file sa nais na posisyon sa listahan ng files.
4. Upang baguhin ang file i-type, i-drag at i-drop ito sa bagong uri ng folder. Ipo-prompt ka ng software para sa pag-verify.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Mga Implementasyon

Pag-set Up ng Mga Implementasyon
Ang pagpapatupad ay isang bersyon ng isang proyekto, na ipinatupad na may partikular na hanay ng mga hadlang at iba pang mga setting. Ang isang proyekto ay maaaring maglaman ng maraming pagpapatupad, bawat isa ay may sariling mga setting.

Paggawa gamit ang Maramihang Pagpapatupad
Hinahayaan ka ng Synplify Pro tool na lumikha ng maraming pagpapatupad ng parehong disenyo at pagkatapos ay ihambing ang mga resulta. Hinahayaan ka nitong mag-eksperimento sa iba't ibang mga setting para sa parehong disenyo. Ang mga pagpapatupad ay mga rebisyon ng iyong disenyo sa loob ng konteksto ng synthesis software, at hindi pinapalitan ang panlabas na source code control software at mga proseso.
1. I-click ang button na Magdagdag ng Pagpapatupad o piliin ang Project->Bagong Pagpapatupad at magtakda ng mga bagong opsyon sa device (tab ng Device), mga bagong opsyon (tab na Mga Opsyon), o isang bagong hadlang file (Tab ng mga hadlang).
Lumilikha ang software ng isa pang pagpapatupad sa proyekto view. Ang bagong pagpapatupad ay may parehong pangalan tulad ng nauna, ngunit may ibang numero ng suffix. Ang sumusunod na figure ay nagpapakita ng dalawang pagpapatupad, rev1 at rev2, na ang kasalukuyang (aktibo) na pagpapatupad ay naka-highlight.

Ang bagong pagpapatupad ay gumagamit ng parehong source code files, ngunit iba't ibang mga opsyon at hadlang sa device. Kinopya nito ang ilan files mula sa nakaraang pagpapatupad: ang tlg log file, ang srs RTL netlist file, at ang design_fsm.sdc file binuo ng FSM Explorer. Ang software ay nagpapanatili ng isang paulit-ulit na kasaysayan ng pagtakbo ng synthesis.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pag-set Up ng Mga Implementasyon

Kabanata 4: Pag-set up ng Logic Synthesis Project

2. Patakbuhin muli ang synthesis gamit ang mga bagong setting.
Upang patakbuhin ang kasalukuyang pagpapatupad lamang, i-click ang Run.
Upang patakbuhin ang lahat ng pagpapatupad sa isang proyekto, piliin ang Run->Run All
Mga pagpapatupad.
Maaari kang gumamit ng maraming pagpapatupad upang subukan ang ibang bahagi o mag-eksperimento na may ibang dalas. Tingnan ang Setting ng Logic Synthesis Implementation Options, sa pahina 75 para sa impormasyon tungkol sa setting ng mga opsyon.
Ang Proyekto view ipinapakita ang lahat ng mga pagpapatupad na may naka-highlight na aktibong pagpapatupad at ang kaukulang output files nabuo para sa aktibong pagpapatupad na ipinapakita sa Mga Resulta ng Pagpapatupad view sa kanan; ang pagbabago ng aktibong pagpapatupad ay nagbabago sa output file display. Sinusubaybayan ng window ng Panoorin ang aktibong pagpapatupad. Kung iko-configure mo ang window na ito upang panoorin ang lahat ng mga pagpapatupad, ang bagong pagpapatupad ay awtomatikong ina-update sa window.
3. Ihambing ang mga resulta.
Gamitin ang window ng Panoorin upang ihambing ang mga napiling pamantayan. Siguraduhing itakda
ang mga pagpapatupad na gusto mong ihambing sa utos na I-configure ang Panoorin. Tingnan ang Paggamit ng Watch Window, sa pahina 190 para sa mga detalye.

Upang ihambing ang mga detalye, ihambing ang log file resulta.
4. Upang palitan ang pangalan ng isang pagpapatupad, i-click ang kanang pindutan ng mouse sa pangalan ng pagpapatupad sa proyekto view, piliin ang Baguhin ang Pangalan ng Pagpapatupad mula sa popup menu, at mag-type ng bagong pangalan.
Tandaan na ang kasalukuyang UI ay ino-overwrite ang pagpapatupad; Ang mga release bago ang 9.0 ay panatilihin ang pagpapatupad na palitan ang pangalan.
5. Upang kopyahin ang isang pagpapatupad, i-click ang kanang pindutan ng mouse sa pangalan ng pagpapatupad sa proyekto view, piliin ang Copy Implementation mula sa popup menu, at mag-type ng bagong pangalan para sa kopya.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pag-set Up ng Mga Implementasyon

6. Upang tanggalin ang isang pagpapatupad, i-click ang kanang pindutan ng mouse sa pangalan ng pagpapatupad sa proyekto view, at piliin ang Alisin ang Pagpapatupad mula sa popup menu.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project
Pagtatakda ng Mga Opsyon sa Pagpapatupad ng Logic Synthesis
Maaari kang magtakda ng mga pandaigdigang opsyon para sa iyong mga pagpapatupad ng synthesis, ang ilan sa mga ito ay partikular sa teknolohiya. Inilalarawan ng seksyong ito kung paano magtakda ng mga pandaigdigang opsyon tulad ng device, pag-optimize, at file mga opsyon na may utos na Mga Opsyon sa Pagpapatupad. Para sa impormasyon tungkol sa pagtatakda ng mga hadlang para sa pagpapatupad, tingnan ang Pagtukoy sa Mga Saklaw na Limitasyon, sa pahina 119. Para sa impormasyon tungkol sa pag-override ng mga pandaigdigang setting na may mga indibidwal na katangian o mga direktiba, tingnan ang Pagtukoy sa Mga Katangian at Direktiba, sa pahina 90.
Tinatalakay ng seksyong ito ang mga sumusunod na paksa:
· Setting ng Device Options, sa pahina 75 · Setting Optimization Options, sa pahina 78 · Pagtukoy sa Global Frequency at Constraint Files, sa pahina 80 · Pagtukoy sa Mga Opsyon sa Resulta, sa pahina 82 · Pagtukoy sa Output ng Ulat sa Timing, sa pahina 84 · Pagse-set ng Verilog at VHDL Options, sa pahina 84
Pagtatakda ng Mga Opsyon sa Device
Ang mga opsyon sa device ay bahagi ng mga pandaigdigang opsyon na maaari mong itakda para sa synthesis run. Kasama sa mga ito ang pagpili ng bahagi (teknolohiya, bahagi at grado ng bilis) at mga opsyon sa pagpapatupad (I/O insertion at fanouts). Ang mga opsyon at ang pagpapatupad ng mga opsyong ito ay maaaring mag-iba mula sa teknolohiya hanggang sa teknolohiya, kaya tingnan ang mga kabanata ng vendor ng Reference Manual para sa impormasyon tungkol sa iyong mga opsyon sa vendor.
1. Buksan ang form ng Implementation Options sa pamamagitan ng pag-click sa Implementation Options button o pagpili sa Project->Implementation Options, at i-click ang Device tab sa itaas kung hindi pa ito napili.
2. Piliin ang teknolohiya, bahagi, pakete, at bilis. Iba-iba ang mga available na opsyon, depende sa teknolohiyang pipiliin mo.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
3. Itakda ang mga opsyon sa pagmamapa ng device. Iba-iba ang mga opsyon, depende sa teknolohiyang pipiliin mo.
Kung hindi ka sigurado kung ano ang ibig sabihin ng isang opsyon, mag-click sa opsyon upang makita
isang paglalarawan sa kahon sa ibaba. Para sa buong paglalarawan ng mga opsyon, i-click ang F1 o sumangguni sa naaangkop na kabanata ng vendor sa Reference Manual.
Para magtakda ng opsyon, i-type ang value o lagyan ng check ang kahon para paganahin ito.
Para sa higit pang impormasyon tungkol sa pagtatakda ng mga limitasyon ng fanout at pag-retiming, tingnan ang Pagtatakda ng Mga Limitasyon ng Fanout, sa pahina 348, at Pag-retim, sa pahina 334, ayon sa pagkakabanggit. Para sa mga detalye tungkol sa iba pang mga opsyon na partikular sa vendor, sumangguni sa naaangkop na kabanata ng vendor at pamilya ng teknolohiya sa Reference Manual.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project

4. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK.
5. I-click ang Run button para i-synthesize ang disenyo. Ang software ay nag-compile at nagmamapa ng disenyo gamit ang mga opsyon na iyong itinakda.
6. Upang magtakda ng mga opsyon sa device gamit ang isang script, gamitin ang set_option Tcl command. Ang sumusunod na talahanayan ay naglalaman ng alpabetikong listahan ng mga opsyon sa device sa tab na Device na naka-map sa katumbas na Tcl command. Dahil ang mga opsyon ay nakabatay sa teknolohiya at nakabatay sa pamilya, ang lahat ng mga opsyon na nakalista sa talahanayan ay maaaring hindi magagamit sa napiling teknolohiya. Ang lahat ng mga command ay nagsisimula sa set_option, na sinusundan ng syntax sa column tulad ng ipinapakita. Tingnan ang Reference Manual para sa pinakakomprehensibong listahan ng mga opsyon para sa iyong vendor.
Ipinapakita ng sumusunod na talahanayan ang karamihan sa mga opsyon ng device.

Opsyon Mga Annotated Properties para sa Analyst I-disable ang I/O Insertion Fanout Guide

Tcl Command (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options

Pagpipilian

Tcl Command (set_option…)

Package

-package pkg_name

Bahagi

-bahagi bahagi_pangalan

Resolve Mixed Drivers

-resolve_multiple_driver {1|0}

Bilis

-speed_grade bilis_grade

Teknolohiya

-teknolohiya keyword

I-update ang Compile Point Timing Data -update_models_cp {0|1}

HDL Analyst Database Generation -hdl_qload {1|0}

Pagtatakda ng Mga Opsyon sa Pag-optimize
Ang mga opsyon sa pag-optimize ay bahagi ng mga pandaigdigang opsyon na maaari mong itakda para sa pagpapatupad. Sinasabi sa iyo ng seksyong ito kung paano magtakda ng mga opsyon tulad ng dalas at mga opsyon sa pandaigdigang pag-optimize tulad ng pagbabahagi ng mapagkukunan. Maaari mo ring itakda ang ilan sa mga opsyong ito gamit ang mga naaangkop na button sa UI.
1. Buksan ang form ng Implementation Options sa pamamagitan ng pag-click sa Implementation Options button o pagpili sa Project->Implementation Options, at i-click ang Options tab sa itaas.
2. I-click ang mga opsyon sa pag-optimize na gusto mo, alinman sa form o sa Project view. Iba-iba ang iyong mga pagpipilian, depende sa teknolohiya. Kung ang isang opsyon ay hindi magagamit para sa iyong teknolohiya, ito ay naka-gray out. Ang pagtatakda ng opsyon sa isang lugar ay awtomatikong ina-update ito sa isa pa.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project

Proyekto View

Mga Opsyon sa Pag-optimize Mga Opsyon sa Pagpapatupad->Mga Opsyon

Para sa mga detalye tungkol sa paggamit ng mga pag-optimize na ito sumangguni sa mga sumusunod na seksyon:

FSM Compiler FSM Explorer
Pag-retim ng Pagbabahagi ng Resource

Pag-optimize ng State Machines, sa pahina 354
Pagpapatakbo ng FSM Explorer, sa pahina 359 Tandaan: Isang subset lamang ng mga teknolohiyang Microsemi ang sumusuporta sa opsyong FSM Explorer. Gamitin ang Project->Implementation Options->Options panel upang matukoy kung sinusuportahan ang opsyong ito para sa device na iyong tinukoy sa iyong tool.
Pagbabahagi ng Mga Mapagkukunan, sa pahina 352
Retiming, sa pahina 334

Ang katumbas na Tcl set_option command options ay ang mga sumusunod:

Opsyon FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
4. I-click ang Run button upang patakbuhin ang synthesis.
Ang software ay nag-compile at nagmamapa ng disenyo gamit ang mga opsyon na iyong itinakda.
Pagbuo ng Database ng HDL Analyst
Bilang default, binabasa ng software ang buong disenyo, nagsasagawa ng logic optimizations at timing propagation, at nagsusulat ng output sa isang netlist (srs). Habang lumalaki ang mga disenyo, nagiging mas mahirap ang oras para patakbuhin at i-debug ang disenyo.
Ang mga opsyon na ito ay nagbibigay-daan sa compiler na i-pre-partition ang disenyo sa maramihang mga module na isinulat sa hiwalay na netlist files (srs). Upang paganahin ang opsyong ito, piliin ang checkbox ng Pagbuo ng Database ng HDL Analyst sa tab na Mga Opsyon ng dialog box ng Mga Opsyon sa Pagpapatupad. Ang tampok na ito ay makabuluhang nagpapabuti sa paggamit ng memorya para sa malalaking disenyo.
Ang tampok na ito ay maaari ding paganahin mula sa Tcl Script window gamit ang sumusunod na set_option Tcl command:
set_option -hdl_qload 1
Kapag na-enable na ang opsyon sa Pagbuo ng Database ng HDL Analyst, gamitin ang opsyong Incremental Quick Load sa tool ng HDL Analyst para ipakita ang disenyo gamit ang alinman sa isang netlist (srs) o maramihang top-level RTL module netlists (srs). Ang tool ay maaaring tumagal ng advantage ng tampok na ito sa pamamagitan ng dynamic na paglo-load lamang ng apektadong hierarchy ng disenyo. Para kay exampSa gayon, ang hierarchy browser ay maaari lamang palawakin ang lowerlevel hierarchy kung kinakailangan para sa mabilis na pag-load. Ang opsyong Incremental Quick Load ay matatagpuan sa General panel ng HDL Analyst Options dialog box. Tingnan ang General Panel, sa pahina 304.

Tinutukoy ang Global Frequency at Constraint Files

Sinasabi sa iyo ng pamamaraang ito kung paano itakda ang pandaigdigang dalas at tukuyin ang hadlang files para sa pagpapatupad.

1. Upang magtakda ng pandaigdigang dalas, gawin ang isa sa mga sumusunod:

Mag-type ng global frequency sa Project view.

Buksan ang form na Mga Pagpipilian sa Pagpapatupad sa pamamagitan ng pag-click sa Pagpapatupad

Pindutan ng Mga Pagpipilian Tab na Mga hadlang.

selLcOting

Proyekto->Pagpapatupad

Mga pagpipilian,

i-click

ang

Ang katumbas na Tcl set_option command ay -frequency frequencyValue.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project
Maaari mong i-override ang pandaigdigang dalas gamit ang mga lokal na hadlang, tulad ng inilarawan sa Pagtukoy sa Mga Harang sa SAKLAW, sa pahina 119. Sa tool na Synplify Pro, maaari kang awtomatikong bumuo ng mga hadlang sa orasan para sa iyong disenyo sa halip na magtakda ng pandaigdigang dalas. Tingnan ang Paggamit ng Auto Constraints, sa pahina 291 para sa mga detalye.
Global Frequency at Constraints Project View
Mga Pagpipilian sa Pagpapatupad->Mga Limitasyon

2. Upang tukuyin ang hadlang files para sa isang pagpapatupad, gawin ang isa sa mga sumusunod:
Piliin ang Project->Implementation Options->Constraints. Suriin ang hadlang
files gusto mong gamitin sa proyekto.
Mula sa Implementation Options->Constraints panel, maaari ka ring mag-click sa
magdagdag ng hadlang file.
Sa napiling pagpapatupad na gusto mong gamitin, i-click ang Magdagdag File sa
Proyekto view, at idagdag ang pagpilit filekailangan mo.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
Upang lumikha ng hadlang files, tingnan ang Pagtukoy sa mga SCOPE Constraints, sa pahina 119.
3. Upang alisin ang hadlang files mula sa isang pagpapatupad, gawin ang isa sa mga sumusunod:
Piliin ang Project->Implementation Options->Constraints. Mag-click sa checkbox
sa tabi ng file pangalan.
Sa Proyekto view, i-right-click ang hadlang file aalisin at
piliin ang Alisin mula sa Proyekto.
Tinatanggal nito ang hadlang file mula sa pagpapatupad, ngunit hindi ito tinatanggal.
4. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK.
Kapag na-synthesize mo ang disenyo, kino-compile at imamapa ng software ang disenyo gamit ang mga opsyon na iyong itinakda.
Tinutukoy ang Mga Opsyon sa Resulta
Ipinapakita sa iyo ng seksyong ito kung paano tukuyin ang pamantayan para sa output ng synthesis run.
1. Buksan ang form ng Implementation Options sa pamamagitan ng pag-click sa Implementation Options button o pagpili sa Project->Implementation Options, at i-click ang Implementation Results tab sa itaas.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project

2. Tukuyin ang output files gusto mong bumuo.
Upang makabuo ng nakamapang netlist files, i-click ang Write Mapped Verilog Netlist o Write
Nakamapang VHDL Netlist.
Upang makabuo ng limitasyong partikular sa vendor file para sa pasulong na anotasyon,
i-click ang Write Vendor Constraint File. Tingnan ang Para sa mga detalye sa ulat na ito, tingnan ang Ulat sa Pagsusuri ng Constraint, sa pahina 270. ng Reference Manual, sa pahina 56 para sa karagdagang impormasyon.
3. Itakda ang direktoryo kung saan mo gustong isulat ang mga resulta.
4. Itakda ang format para sa output file. Ang katumbas na Tcl command para sa scripting ay project -result_format format.
Baka gusto mo ring magtakda ng mga attribute para makontrol ang name-mapping. Para sa mga detalye, sumangguni sa naaangkop na kabanata ng vendor sa Reference Manual.
5. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK.
Kapag na-synthesize mo ang disenyo, kino-compile at imamapa ng software ang disenyo gamit ang mga opsyon na iyong itinakda.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
Pagtukoy sa Output ng Ulat sa Timing
Maaari mong matukoy kung gaano karami ang naiulat sa ulat ng timing sa pamamagitan ng pagtatakda ng mga sumusunod na opsyon.
1. Pagpili ng Proyekto->Mga Opsyon sa Pagpapatupad, at i-click ang tab na Ulat sa Timing. 2. Itakda ang bilang ng mga kritikal na landas na gusto mong iulat ng software.

3. Tukuyin ang bilang ng mga punto ng pagsisimula at pagtatapos na gusto mong makitang naiulat sa mga seksyon ng kritikal na landas.
4. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK. Kapag na-synthesize mo ang disenyo, kino-compile at imamapa ng software ang disenyo gamit ang mga opsyon na iyong itinakda.
Pagtatakda ng Verilog at VHDL Options
Kapag na-set up mo ang pinagmulan ng Verilog at VHDL files sa iyong proyekto, maaari mo ring tukuyin ang ilang mga opsyon sa compiler.
Pagtatakda ng Verilog File Mga pagpipilian
Itinakda mo ang Verilog file mga opsyon sa pamamagitan ng pagpili sa Project->Implementation Options-> Verilog, o Options->Configure Verilog Compiler.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project

1. Tukuyin ang format ng Verilog na gagamitin.
Upang itakda ang compiler sa buong mundo para sa lahat ng files sa proyekto, piliin
Project->Implementation Options->Verilog. Kung gumagamit ka ng Verilog 2001 o SystemVerilog, tingnan ang Reference Manual para sa mga sinusuportahang construct.
Upang tukuyin ang Verilog compiler sa isang per file batayan, piliin ang file sa
Proyekto view. I-right-click at piliin File Mga pagpipilian. Piliin ang naaangkop na compiler. Ang default na Verilog file Ang format para sa mga bagong proyekto ay SystemVerilog.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
2. Tukuyin ang top-level na module kung hindi mo pa ito nagawa sa Project view.
3. Upang kunin ang mga parameter mula sa source code, gawin ang sumusunod:
I-click ang Extract Parameters. Upang i-override ang default, maglagay ng bagong value para sa isang parameter.
Ginagamit ng software ang bagong halaga para sa kasalukuyang pagpapatupad lamang. Tandaan na ang pagkuha ng parameter ay hindi suportado para sa magkahalong disenyo.

4. I-type ang direktiba sa Compiler Directives, gamit ang mga puwang upang paghiwalayin ang mga pahayag. Maaari kang mag-type ng mga direktiba na karaniwan mong ilalagay gamit ang 'ifdef at `define statement sa code. Para kay example, ABC=30 ay nagreresulta sa pagsulat ng software ng mga sumusunod na pahayag sa proyekto file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project
5. Sa Include Path Order, tukuyin ang mga path ng paghahanap para sa mga include command para sa Verilog files na nasa iyong proyekto. Gamitin ang mga button sa kanang sulok sa itaas ng kahon upang magdagdag, magtanggal, o muling ayusin ang mga path.
6. Sa Mga Direktoryo ng Aklatan, tukuyin ang landas patungo sa direktoryo na naglalaman ng aklatan filepara sa iyong proyekto. Gamitin ang mga button sa kanang sulok sa itaas ng kahon upang magdagdag, magtanggal, o muling ayusin ang mga path.
7. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK. Kapag na-synthesize mo ang disenyo, kino-compile at imamapa ng software ang disenyo gamit ang mga opsyon na iyong itinakda.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project Setting ng Logic Synthesis Implementation Options
Pagtatakda ng VHDL File Mga pagpipilian
Nagtakda ka ng VHDL file mga opsyon sa pamamagitan ng pagpili sa Project->Implementation Options->VHDL, o Options->Configure VHDL Compiler.

Para sa VHDL source, maaari mong tukuyin ang mga opsyon na inilarawan sa ibaba.
1. Tukuyin ang top-level na module kung hindi mo pa ito nagawa sa Project view. Kung ang top-level na module ay hindi matatagpuan sa default na work library, dapat mong tukuyin ang library kung saan mahahanap ng compiler ang module. Para sa impormasyon kung paano ito gawin, tingnan ang VHDL Panel, sa pahina 200.
Magagamit mo rin ang opsyong ito para sa magkahalong disenyo ng wika o kapag gusto mong tukuyin ang isang module na hindi ang aktwal na top-level na entity para sa HDL Analyst na nagpapakita at LdOebugging sa schematic views. 2. Para sa user-defined state machine encoding, gawin ang sumusunod:
Tukuyin ang uri ng pag-encode na gusto mong gamitin.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Setting ng Logic Synthesis Implementation Options Kabanata 4: Pag-set up ng Logic Synthesis Project
Huwag paganahin ang FSM compiler.
Kapag na-synthesize mo ang disenyo, ginagamit ng software ang mga direktiba ng compiler na itinakda mo dito upang i-encode ang mga makina ng estado at hindi pinapatakbo ang FSM compiler, na mag-o-override sa mga direktiba ng compiler. Bilang kahalili, maaari mong tukuyin ang mga state machine na may katangiang syn_encoding, tulad ng inilarawan sa Defining State Machines sa VHDL, sa pahina 308.
3. Upang kunin ang mga generic mula sa source code, gawin ito:
I-click ang Extract Generic Constants. Upang i-override ang default, maglagay ng bagong value para sa isang generic.
Ginagamit ng software ang bagong halaga para sa kasalukuyang pagpapatupad lamang. Tandaan na hindi ka makakapag-extract ng mga generic kung mayroon kang pinaghalong disenyo ng wika.

4. Upang itulak ang mga tristate sa mga hangganan ng proseso/harang, tingnan kung pinagana ang Push Tristates. Para sa mga detalye, tingnan ang Push Tristates Option, sa pahina 212sa Reference Manual.
5. Tukuyin ang interpretasyon ng synthesis_on at synthesis_off na mga direktiba:
Upang gawing interpretasyon ng compiler ang synthesis_on at synthesis_off na mga direktiba
tulad ng translate_on/translate_off, paganahin ang Synthesis On/Off na Ipinatupad bilang Translate On/Off na opsyon.
Upang huwag pansinin ang synthesis_on at synthesis_off na mga direktiba, tiyaking iyon
hindi naka-check ang opsyong ito. Tingnan ang translate_off/translate_on, sa pahina 226 sa Reference Manual para sa higit pang impormasyon.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pagtukoy sa Mga Katangian at Direktiba

6. Itakda ang iba pang mga opsyon sa pagpapatupad kung kinakailangan (tingnan ang Setting Logic Synthesis Implementation Options, sa pahina 75 para sa listahan ng mga pagpipilian). I-click ang OK.
Kapag na-synthesize mo ang disenyo, kino-compile at imamapa ng software ang disenyo gamit ang mga opsyon na iyong itinakda.

Pagtukoy sa Mga Katangian at Direktiba

Ang mga katangian at direktiba ay mga pagtutukoy na itinatalaga mo sa mga bagay sa disenyo upang makontrol ang paraan ng pagsusuri, pag-optimize, at pagmamapa ng iyong disenyo.
Kinokontrol ng mga katangian ang mga pag-optimize sa pagmamapa at kinokontrol ng mga direktiba ang mga pag-optimize ng compiler. Dahil sa pagkakaibang ito, dapat mong tukuyin ang mga direktiba sa source code. Inilalarawan ng talahanayang ito ang mga paraan na magagamit upang lumikha ng mga detalye ng katangian at direktiba:

VHDL Verilog SCOPE Editor Constraints File

Mga Katangian Oo Oo Oo Oo

Mga Direktiba Oo Oo Hindi Hindi

Mas mainam na tukuyin ang mga katangian sa editor ng SCOPE o sa mga hadlang file, dahil hindi mo kailangang i-recompile muna ang disenyo. Para sa mga direktiba, dapat mong i-compile ang disenyo para magkabisa ang mga ito.
Kung SCOPE/constraints file at ang HDL source code ay tinukoy para sa isang disenyo, ang mga hadlang ay may priyoridad kapag may mga salungatan.
Para sa karagdagang detalye, sumangguni sa mga sumusunod:
· Pagtukoy sa Mga Katangian at Direktiba sa VHDL, sa pahina 91 · Pagtukoy sa Mga Katangian at Direktiba sa Verilog, sa pahina 92 · Pagtukoy sa Mga Katangian sa Amin sa SCOPE Editor, sa pahina 93 · Pagtukoy sa Mga Katangian sa Mga Limitasyon File, sa pahina 97

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Katangian at Direktiba

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pagtukoy sa Mga Katangian at Direktiba sa VHDL
Maaari kang gumamit ng iba pang mga pamamaraan upang magdagdag ng mga katangian sa mga bagay, tulad ng nakalista sa Pagtukoy sa Mga Katangian at Direktiba, sa pahina 90. Gayunpaman, maaari kang tumukoy ng mga direktiba lamang sa source code. Mayroong dalawang paraan ng pagtukoy ng mga katangian at direktiba sa VHDL:
· Gamit ang paunang natukoy na package ng mga katangian
· Pagpapahayag ng katangian sa tuwing ito ay ginagamit
Para sa mga detalye ng VHDL attribute syntax, tingnan ang VHDL Attribute at Directive Syntax, sa pahina 561sa Reference Manual.

Gamit ang Predefined VHDL Attributes Package
Ang advantage sa paggamit ng paunang natukoy na pakete ay ang pag-iwas sa muling pagtukoy sa mga katangian at direktiba sa tuwing isasama mo ang mga ito sa source code. Ang disadvantage ang iyong source code ay hindi gaanong portable. Ang package ng mga katangian ay matatagpuan sa installDirectory/lib/vhd/synattr.vhd.
1. Upang magamit ang paunang natukoy na package ng mga katangian na kasama sa library ng software, idagdag ang mga linyang ito sa syntax:
library synplify; gumamit ng synplify.attributes.all;
2. Idagdag ang attribute o direktiba na gusto mo pagkatapos ng deklarasyon ng unit ng disenyo.
mga deklarasyon; attribute attribute_name ng objectName : objectType ay value ;
Para kay example:
ang entity simpledff ay port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
attribute syn_noclockbuf ng clk : ang signal ay totoo;
Para sa mga detalye ng mga syntax convention, tingnan ang VHDL Attribute at Directive Syntax, sa pahina 561 sa Reference Manual.
3. Idagdag ang pinagmulan file sa proyekto.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pagtukoy sa Mga Katangian at Direktiba

Pagdedeklara ng Mga Katangian at Direktiba ng VHDL
Kung hindi mo gagamitin ang package ng mga katangian, dapat mong tukuyin muli ang mga katangian sa tuwing isasama mo ang mga ito sa source code.
1. Sa tuwing gagamit ka ng attribute o direktiba, tukuyin ito kaagad pagkatapos ng mga deklarasyon ng unit ng disenyo gamit ang sumusunod na syntax:
design_unit_declaration ; attribute attributeName : dataType ; attribute attributeName ng objectName : objectType ay value ;
Para kay example:
ang entity simpledff ay port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
attribute syn_noclockbuf : boolean; attribute syn_noclockbuf ng clk :signal ay totoo;
2. Idagdag ang pinagmulan file sa proyekto.

Pagtukoy sa Mga Katangian at Direktiba sa Verilog
Maaari kang gumamit ng iba pang mga pamamaraan upang magdagdag ng mga katangian sa mga bagay, tulad ng inilarawan sa Pagtukoy sa Mga Katangian at Direktiba, sa pahina 90. Gayunpaman, maaari kang tumukoy ng mga direktiba lamang sa source code.
Ang Verilog ay walang paunang natukoy na mga katangian at direktiba ng synthesis, kaya dapat mong idagdag ang mga ito bilang mga komento. Ang katangian o pangalan ng direktiba ay nauuna sa synthesis ng keyword. Verilog fileAng mga s ay case sensitive, kaya ang mga katangian at direktiba ay dapat na tukuyin nang eksakto tulad ng ipinakita sa kanilang mga paglalarawan ng syntax. Para sa mga detalye ng syntax, tingnan ang Verilog Attribute at Directive Syntax, sa pahina 363sa Reference Manual.
1. Upang magdagdag ng attribute o direktiba sa Verilog, gamitin ang linya ng Verilog o i-block ang comment (C-style) syntax na direktang sumusunod sa disenyong object. Dapat na mauna ang mga komento sa pag-block sa semicolon, kung mayroon man.
LO

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Katangian at Direktiba

Kabanata 4: Pag-set up ng Logic Synthesis Project

Verilog Block Comment Syntax
/* synthesis attributeName = value */ /* synthesis directoryName = value */

Syntax ng Komento sa Linya ng Verilog
// synthesis attributeName = value // synthesis directoryName = value

Para sa mga detalye ng mga panuntunan sa syntax, tingnan ang Verilog Attribute at Directive Syntax, sa pahina 363 sa Reference Manual. Ang mga sumusunod ay examples:
module fifo(out, in) /* synthesis syn_hier = “hard” */;
2. Upang mag-attach ng maraming attribute o direktiba sa parehong bagay, paghiwalayin ang mga attribute na may mga puting espasyo, ngunit huwag ulitin ang synthesis keyword. Huwag gumamit ng mga kuwit. Para kay example:
case state /* synthesis full_case parallel_case */;
3. Kung maramihang mga rehistro ay tinukoy gamit ang isang Verilog reg statement at isang katangian ay inilapat sa kanila, pagkatapos ay ang synthesis software ay nalalapat lamang ang huling ipinahayag na rehistro sa reg statement. Para kay example:
reg [5:0] q, q_a, q_b, q_c, q_d /* synthesis syn_preserve=1 */;
Ang attribute na syn_preserve ay inilalapat lamang sa q_d. Ito ang inaasahang pag-uugali para sa mga tool sa synthesis. Upang mailapat ang katangiang ito sa lahat ng mga rehistro, dapat kang gumamit ng isang hiwalay na pahayag ng Verilog reg para sa bawat rehistro at ilapat ang katangian.

Pagtukoy sa Mga Katangian Gamit ang SCOPE Editor
Ang SCOPE window ay nagbibigay ng madaling gamitin na interface upang magdagdag ng anumang katangian. Hindi mo ito magagamit para sa pagdaragdag ng mga direktiba, dahil dapat silang idagdag sa pinagmulan files. (Tingnan ang Pagtukoy sa Mga Katangian at Direktiba sa VHDL, sa pahina 91 o Pagtukoy sa Mga Katangian at Direktiba sa Verilog, sa pahina 92). Ipinapakita ng sumusunod na pamamaraan kung paano magdagdag ng attribute nang direkta sa window ng SCOPE.
1. Magsimula sa isang pinagsama-samang disenyo at buksan ang SCOPE window. Upang idagdag ang mga katangian sa isang umiiral na hadlang file, buksan ang SCOPE window sa pamamagitan ng pag-click sa umiiral na file sa Proyekto view. Upang idagdag ang mga katangian sa isang bago file, i-click ang icon ng SCOPE at i-click ang Initialize upang buksan ang window ng SCOPE.
2. I-click ang tab na Mga Katangian sa ibaba ng window ng SCOPE.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Synthesis Project

Pagtukoy sa Mga Katangian at Direktiba

Maaari mong piliin muna ang bagay (hakbang 3) o ang katangian muna (hakbang 4).

3. Upang tukuyin ang bagay, gawin ang isa sa mga sumusunod sa hanay ng Bagay. Kung tinukoy mo na ang attribute, ang column na Object ay naglilista lamang ng mga wastong pagpipilian sa object para sa attribute na iyon.
Piliin ang uri ng bagay sa column na Filter ng Bagay, at pagkatapos ay pumili ng isang
bagay mula sa listahan ng mga pagpipilian sa hanay ng Bagay. Ito ang pinakamahusay na paraan upang matiyak na tumutukoy ka ng isang bagay na naaangkop, na may tamang syntax.

LO
Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Pagtukoy sa Mga Katangian at Direktiba

Kabanata 4: Pag-set up ng Logic Synthesis Project

I-drag ang object kung saan mo gustong ilakip ang attribute mula sa
RTL o Teknolohiya views sa Object column sa SCOPE window. Para sa ilang mga katangian, ang pag-drag at pag-drop ay maaaring hindi piliin ang tamang bagay. Para kay example, kung gusto mong itakda ang syn_hier sa isang module o entity tulad ng an and gate, dapat mong itakda ito sa view para sa modyul na iyon. Ang object ay magkakaroon ng ganitong syntax: v:moduleName sa Verilog, o v:library.moduleName sa VHDL, kung saan maaari kang magkaroon ng maraming library.
I-type ang pangalan ng object sa Object column. Kung hindi mo alam
ang pangalan, gamitin ang Find command o ang Object Filter column. Tiyaking i-type ang naaangkop na prefix para sa bagay kung saan ito kinakailangan. Para kay example, upang magtakda ng isang katangian sa a view, dapat mong idagdag ang v: prefix sa module o pangalan ng entity. Para sa VHDL, maaaring kailanganin mong tukuyin ang library pati na rin ang pangalan ng module.
4. Kung tinukoy mo muna ang bagay, maaari mo na ngayong tukuyin ang katangian. Ang listahan ay nagpapakita lamang ng mga wastong katangian para sa uri ng bagay na iyong pinili. Tukuyin ang attribute sa pamamagitan ng pagpindot sa pindutan ng mouse sa column na Attribute at pagpili ng attribute mula sa listahan.

Kung pinili mo muna ang bagay, ang mga magagamit na pagpipilian ay tinutukoy ng napiling bagay at ng teknolohiyang iyong ginagamit. Kung pinili mo muna ang katangian, ang mga magagamit na pagpipilian ay tinutukoy ng teknolohiya.
Kapag pumili ka ng attribute, sasabihin sa iyo ng window ng SCOPE ang uri ng value na dapat mong ilagay para sa attribute na iyon at nagbibigay ng maikling paglalarawan ng attribute. Kung pinili mo muna ang attribute, siguraduhing bumalik at tukuyin ang object.
5. Punan ang halaga. Pindutin nang matagal ang pindutan ng mouse sa column ng Value, at pumili mula sa listahan. Maaari ka ring mag-type ng isang halaga.

Synplify Pro para sa Microsemi Edition User Guide Oktubre 2014

Kabanata 4: Pag-set up ng Logic Sy

Mga Dokumento / Mga Mapagkukunan

SYnOPSYS FPGA Synthesis Synplify Pro para sa Microsemi Edition [pdf] Gabay sa Gumagamit
FPGA Synthesis Synplify Pro para sa Microsemi Edition, Synthesis Synplify Pro para sa Microsemi Edition, Synplify Pro para sa Microsemi Edition, Pro para sa Microsemi Edition, Microsemi Edition, Edition

Mga sanggunian

User Manual

SYnOPSYS FPGA Synthesis Synplify Pro para sa Microsemi Edition User Guide

FPGA Synthesis Synplify Pro para sa Microsemi Edition

Mga pagtutukoy

Impormasyon ng Produkto

Mga Tagubilin sa Paggamit ng Produkto

Kabanata 1: Panimula

Saklaw ng Dokumento

Pagsisimula

User Interface Overview

Kabanata 2: Mga Daloy ng Disenyo ng Synthesis ng FPGA

Kabanata 3: Paghahanda ng Input

FAQ

T: Maaari ba akong gumawa ng mga kopya ng dokumentasyon?

Q: Paano ko sisimulan ang software?

T: Ano ang nilalayong madla para sa gabay sa gumagamit na ito?

Mga Dokumento / Mga Mapagkukunan

Mga sanggunian

Mag-iwan ng komento

Kanselahin ang tugon