Ръководство за потребителя на SYnOPSYS FPGA Synthesis Synplify Pro за Microsemi Edition

Synopsys FPGA Synthesis – Synplify Pro за Microsemi Edition
е цялостен инструмент за внедряване на FPGA с различни
функции, предназначени да подпомагат потребителите при логически синтез и дизайн
потоци.

Инструкции за употреба на продукта

Глава 1: Въведение

Тази глава предоставя надview на Synopsys FPGA и
Продукти за прототипиране, инструменти за внедряване на FPGA и Synopsys FPGA
Характеристики на инструмента.

Обхват на документа

Комплектът документи включва информация за характеристиките на продукта
и е предназначен за потребители, интересуващи се от синтез и дизайн на FPGA
потоци.

Първи стъпки

За да започнете да използвате софтуера, стартирайте го, като следвате предоставените
инструкции и вижте ръководството за потребителя за помощ.

Потребителският интерфейс приключиview

Запознайте се с потребителския интерфейс за ефективно
навигирайте през функциите на софтуера.

Глава 2: Потоци на проектиране на синтез на FPGA

Тази глава описва подробно потока на проектиране на логическия синтез за FPGA
синтез.

Глава 3: Подготовка на входа

Научете как да използвате Mixed Language Source Files и инкременталния
Компилатор за ефективна подготовка на входа.

Забележка: Имайте предвид всички свързани ограничения
с помощта на инкременталния компилатор.

ЧЗВ

Въпрос: Мога ли да направя копия на документацията?

О: Да, лицензионното споразумение позволява правенето на копия за вътрешни
използвайте само с правилно посочване.

Въпрос: Как да стартирам софтуера?

О: Вижте раздела „Първи стъпки“ в Глава 1 на
ръководство за потребителя за подробни инструкции за стартиране на софтуера.

Въпрос: Каква е предназначената аудитория за това ръководство за потребителя?

О: Ръководството за потребителя е насочено към хора, които се интересуват от FPGA
потоци на синтез и проектиране.

View Fullscreen

Synopsys FPGA синтез
Synplify Pro за Microsemi Edition
Ръководство за потребителя
октомври 2014 г

Известие за авторски права и информация за собственост
Copyright © 2014 Synopsys, Inc. Всички права запазени. Този софтуер и документация съдържат поверителна и частна информация, която е собственост на Synopsys, Inc. Софтуерът и документацията се предоставят съгласно лицензионно споразумение и могат да бъдат използвани или копирани само в съответствие с условията на лицензионното споразумение. Никаква част от софтуера и документацията не може да бъде възпроизвеждана, предавана или превеждана под каквато и да е форма или по каквито и да било средства, електронни, механични, ръчни, оптични или по друг начин, без предварителното писмено разрешение на Synopsys, Inc., или както е изрично предвидено в лицензионното споразумение.
Право на копиране на документация
Лицензионното споразумение със Synopsys позволява на лицензополучателя да прави копия на документацията само за своя вътрешна употреба.
Всяко копие включва всички авторски права, търговски марки, марки за услуги и бележки за права на собственост, ако има такива. Лицензополучателят трябва да присвои поредни номера на всички копия. Тези копия съдържат следната легенда на заглавната страница:
"Този документ е дублиран с разрешението на Synopsys, Inc., за изключително използване от _______________________________________ и неговите служители. Това е копие номер __________."
Декларация за контрол на местоназначението
Всички технически данни, съдържащи се в тази публикация, са предмет на законите за контрол на износа на Съединените американски щати. Разкриването пред граждани на други държави, което противоречи на законодателството на Съединените щати, е забранено. Отговорност на читателя е да определи приложимите разпоредби и да ги спазва.
LO

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Отказ от отговорност
SYNOPSYS, INC. И НЕГОВИТЕ ЛИЦЕНЗОДАТЕЛИ НЕ ДАВАТ НИКАКВИ ГАРАНЦИИ, ИЗРИЧНИ ИЛИ КОСВЕНИ, ПО ОТНОШЕНИЕ НА ТОЗИ МАТЕРИАЛ, ВКЛЮЧИТЕЛНО, НО НЕ САМО, КОСВЕНИ ГАРАНЦИИ ЗА ПРОДАВАЕМОСТ И ГОДНОСТ ЗА ОПРЕДЕЛЕНА ЦЕЛ.
Регистрирани търговски марки (®)
Синопсис, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, логото на Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera и YIELDirector са регистрирани търговски марки на Synopsys, Inc.
Търговски марки (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL компилатор, Hercules, технология за йерархична оптимизация, високопроизводителна ASIC прототипна система, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC и Worksheet Buffer са търговски марки на Synopsys, Inc.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Сервизни марки (sm)
MAP-in, SVP Café и TAP-in са марки за услуги на Synopsys, Inc. SystemC е търговска марка на Open SystemC Initiative и се използва с лиценз. ARM и AMBA са регистрирани търговски марки на ARM Limited. Sabre е регистрирана търговска марка на SabreMark Limited Partnership и се използва с лиценз. Всички други имена на продукти или компании може да са търговски марки на съответните им собственици.
Отпечатано в САЩ октомври 2014 г

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Съдържание

Глава 1: Въведение
Synopsys FPGA и продукти за създаване на прототипи. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Инструменти за внедряване на FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Функции на инструмента Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Обхват на документа. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Комплектът документи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Публика . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Първи стъпки. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Стартиране на софтуера . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Получаване на помощ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Потребителският интерфейс приключиview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Глава 2: Потоци на проектиране на синтез на FPGA
Поток на проектиране на логическия синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Глава 3: Подготовка на входа
Настройка на HDL източник Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Създаване на HDL източник Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Използване на редактора на контекстна помощ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Проверка на HDL източник Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Редактиране на HDL източник Files с вградения текстов редактор. . . . . . . . . . . . . . . . . . . . 35 Задаване на предпочитания за редактиране на прозорец . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Използване на външен текстов редактор . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Използване на библиотечни разширения за Verilog Library Files . . . . . . . . . . . . . . . . . . . . . . . 42
Използване на смесен езиков източник Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Използване на инкременталния компилатор. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Ограничения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Използване на Structural Verilog Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Ограничения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Работа с ограничение Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Кога да използвате ограничение Files над изходния код. . . . . . . . . . . . . . . . . . . . . . . . 53 Използване на текстов редактор за ограничение Files (Наследство) . . . . . . . . . . . . . . . . . . . . . . . . 54 Указания за синтаксис на Tcl за ограничение Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Проверка на ограничението Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Глава 4: Създаване на проект за логически синтез
Настройка на проекта Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Създаване на проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Отваряне на съществуващ проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Правене на промени в проект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Настройка на проекта View Предпочитания за показване. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Актуализиране на Verilog Include Paths в по-стар проект Files . . . . . . . . . . . . . . . . . . . . 65
Управление на проекта File Йерархия . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Създаване на персонализирани папки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Манипулиране на персонализирани папки на проекти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Манипулиране на потребителски Fileс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Настройване на реализации . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Работа с множество реализации . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Задаване на опции за изпълнение на логическия синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Задаване на опции на устройството . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Задаване на опции за оптимизация . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Определяне на глобална честота и ограничение Files . . . . . . . . . . . . . . . . . . . . . . 80 Задаване на опции за резултат . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Определяне на изходен отчет за времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Задаване на опции за Verilog и VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Указване на атрибути и директиви. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Указване на атрибути и директиви във VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Указване на атрибути и директиви във Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Указване на атрибути с помощта на SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . 93 Указване на атрибути в ограниченията File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Търсене Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Идентифициране на Files за търсене. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Филтриране на Files за търсене. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Започване на търсенето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 резултата от търсенето. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Архивиране Files и проекти. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Архивиране на проект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Деархивиране на проект . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Копиране на проект. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Глава 5: Определяне на ограничения
Използване на SCOPE Editor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Създаване на ограничения в SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Създаване на ограничения с командата FDC Template . . . . . . . . . . . . . . . . 116
Определяне на ограничения на ОБХВАТ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Въвеждане и редактиране на ограничения за обхват . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Задаване на ограничения на часовника и пътя . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Дефиниране на входни и изходни ограничения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Определяне на типове стандартни I/O подложки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Използване на TCL View на SCOPE GUI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Указания за въвеждане и редактиране на ограничения . . . . . . . . . . . . . . . . . . . . . . . . 127
Указване на изключения от времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Определяне на точки от/до/през за изключения във времето . . . . . . . . . . . . . . . . . 130 Дефиниране на многоциклови пътеки . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Дефиниране на фалшиви пътища . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Намиране на обекти с Tcl find и expand. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Задаване на модели за търсене за Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Прецизиране на Tcl Намиране на резултати с -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Използване на командата Tcl Find за дефиниране на колекции . . . . . . . . . . . . . . . . . . . . . 138 Използване на командата Tcl expand за дефиниране на колекции . . . . . . . . . . . . . . . . . . 140 Проверка на Tcl намиране и разширяване на резултатите . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Използване на Tcl намиране и разширяване в пакетен режим . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Използване на колекции. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Сравнение на методите за дефиниране на колекции . . . . . . . . . . . . . . . . . . . . . . . 144 Създаване и използване на колекции SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Създаване на колекции с помощта на Tcl команди . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewСъздаване и манипулиране на колекции с Tcl команди. . . . . . . . . . . . . . . 150
Преобразуване на SDC в FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Използване на SCOPE Editor (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Въвеждане и редактиране на ограничения на SCOPE (наследени) . . . . . . . . . . . . . . . . . . . . . 157 Указване на времеви ограничения на SCOPE (наследени) . . . . . . . . . . . . . . . . . . . . . . . 159 Въвеждане на ограничения по подразбиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Задаване на ограничения на часовника и пътя . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Дефиниране на часовници . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Дефиниране на входни и изходни ограничения (наследени) . . . . . . . . . . . . . . . . . . . . . . . 169 Дефиниране на фалшиви пътища (наследство) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 6: Синтезиране и анализиране на резултатите
Синтезиране на вашия дизайн. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Изпълнение на логическия синтез . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Използване на актуална проверка за управление на задачи . . . . . . . . . . . . . . . . . . . . . . 174
Проверка на дневника File Резултати. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewзаписване и работа с дневника File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Бърз достъп до конкретни отчети . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Достъп до резултатите от разстояние . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Анализиране на резултатите с помощта на дневника File Доклади. . . . . . . . . . . . . . . . . . . . . . . . . 189 Използване на прозореца за наблюдение . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Проверка на използването на ресурси . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Работа със съобщения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Проверка на резултатите в съобщението Viewъъъъ . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Филтриране на съобщения в съобщението Viewъъъъ . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Филтриране на съобщения от командния ред . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Автоматизиране на филтриране на съобщения с Tcl скрипт . . . . . . . . . . . . . . . . . . . . . . . . 198 Дневник File Контроли за съобщения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Предупреждения за работа . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Използване на Продължи при грешка. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Използване на Продължаване при грешка за синтез на точка на компилиране . . . . . . . . . . . . . . . . . . . 203
Глава 7: Анализиране с HDL Analyst и FSM Viewer
Работа в схемата Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Разграничаване между HDL анализатора Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Отваряне на Viewс . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing свойства на обекта. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Избиране на обекти в RTL/Технология Views . . . . . . . . . . . . . . . . . . . . . . . 215 Работа с многолистови схеми . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Преместване между Views в схематичен прозорец. . . . . . . . . . . . . . . . . . . . . . . 218 Схема на настройката View Предпочитания. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Управление на Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Проучване на йерархията на дизайна. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Обхождане на йерархията на дизайна с йерархичния браузър . . . . . . . . . . . . . . . . 222 Изследване на йерархията на обекти чрез натискане/изскачане . . . . . . . . . . . . . . . . . . . . . . . 223 Изследване на йерархията на обекти на прозрачни екземпляри . . . . . . . . . . . . . . . . . . . 228
Намиране на предмети. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Преглед за намиране на обекти в HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Използване на Find за йерархично и ограничено търсене . . . . . . . . . . . . . . . . . . . . 232 Използване на заместващи символи с командата Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Комбиниране на търсене с филтриране за прецизиране на търсенията. . . . . . . . . . . . . . . . . . . . . . 240 Използване на Find за търсене в изходния Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Кръстосано сондиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Кръстосано изследване в RTL/технология View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing от RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Кръстосано изследване от прозореца на текстовия редактор . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Кръстосано изследване от прозореца на Tcl скрипт . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Кръстосано изследване от FSM Viewъъъъ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Анализиране с HDL Analyst Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewПроектиране на йерархия и контекст. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Схеми на филтриране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Разширяване на Pin и Net Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Разширяване и ViewИнсталиране на връзки. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Изравняване на схематична йерархия . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Минимизиране на използването на паметта при анализ на дизайни . . . . . . . . . . . . . . . . . . . 267
Използване на FSM Viewъъъъ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Глава 8: Анализиране на времето
Анализиране на времето в схематично Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewИнформация за времето . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Анотиране на информация за времето в схемата Views . . . . . . . . . . . . . . . . . . 275 Анализиране на часовникови дървета в RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewнамиране на критични пътища. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Боравене с отрицателен застой . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Генериране на персонализирани отчети за времето със STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Използване на ограниченията на дизайна на анализа . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Сценарии за използване на ограниченията на дизайна на анализа . . . . . . . . . . . . . . . . . . . . . . 285 Създаване на ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Използване на имена на обекти правилно в adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Използване на автоматични ограничения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Резултати от автоматичните ограничения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Глава 9: Извеждане на обекти от високо ниво
Дефиниране на черни кутии за синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Създаване на черни кутии и I/O във Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Създаване на черни кутии и I/O във VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Добавяне на времеви ограничения на черната кутия . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Добавяне на други атрибути на черна кутия . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Дефиниране на държавни машини за синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Дефиниране на държавни машини във Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Дефиниране на държавни машини във VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Специфициране на FSM с атрибути и директиви . . . . . . . . . . . . . . . . . . . . . . . . 309
Специфициране на безопасни FSMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Автоматичен извод за RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Блокиране на RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM атрибути . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Извеждане на блок RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Инициализиране на RAM памети. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Инициализиране на RAM във Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Инициализиране на RAM памети във VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Глава 10: Специфициране на оптимизации на ниво дизайн
Съвети за оптимизация. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Общи съвети за оптимизация . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Оптимизиране за площ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Оптимизиране за време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Повторно време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Контролиране на повторно време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Доклад за повторно време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Как работи повторното време . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Предпазване на обекти от оптимизиране. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Използване на syn_keep за съхранение или репликация . . . . . . . . . . . . . . . . . . . . . . . 343 Контролиране на изравняването на йерархията . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Запазване на йерархията . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Оптимизиране на Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Задаване на граници на разклоненията . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Контролиране на буферирането и репликацията . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Споделяне на ресурси. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Вмъкване на I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Оптимизиране на държавни машини. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Вземане на решение кога да се оптимизират държавни машини . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Изпълнение на FSM компилатора LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Изпълнение на FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Поставяне на сонди. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Указване на сонди в изходния код. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Интерактивно добавяне на атрибути на сонда . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Глава 11: Работа с точки за компилиране
Компилирайте основите на точките. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Адванtages на Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Точки за ръчно компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Вложени точки за компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Типове точки за компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Компилирайте основите на точковия синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Ограничение за точка на компилиране Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Интерфейсни логически модели . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Време на интерфейса за точки за компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Компилиране на точков синтез . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Инкрементален синтез на точка на компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Анотация напред на времеви ограничения за точка на компилиране . . . . . . . . . . . . . . . . 384
Синтезиране на точки за компилиране. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Потокът от точки за ръчно компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Създаване на ограничения от най-високо ниво File за точки за компилиране. . . . . . . . . . . . . . . . 388 Дефиниране на точки за ръчно компилиране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Задаване на ограничения на ниво точка на компилиране . . . . . . . . . . . . . . . . . . . . . . . . 391 Анализиране на резултатите от Compile Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Използване на Compile Points с други функции. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Комбиниране на точки за компилиране с мултипроцесиране . . . . . . . . . . . . . . . . . . . . . . . 396
Ресинтезиране постепенно. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Ресинтезиране на компилиращи точки постепенно . . . . . . . . . . . . . . . . . . . . . . . . . 397
Глава 12: Работа с IP вход
Генериране на IP със SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Указване на FIFO със SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Указване на RAM с SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Определяне на RAM памети с активиране на байтове със SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Указване на ROM с SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Указване на суматори/изваждачи със SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Указване на броячи със SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Потокът за IP криптиране на FPGA на Synopsys. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Крайview на Synopsys FPGA IP Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Шифроване и дешифриране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Работа с криптиран IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Шифроване на вашия IP адрес. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Шифроване на IP със скрипта encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Шифроване на IP с encryptIP скрипта . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Задаване на метода за извеждане на скрипта . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Подготовка на IP пакета . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Използване на Hyper Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Използване на Hyper Source за създаване на прототипи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Използване на Hyper Source за IP проекти . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Прокарване на сигнали през йерархията на проектиране на IP . . . . . . . . . . . . . . . 461
Глава 13: Оптимизиране на процеси за продуктивност
Използване на пакетен режим. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Изпълнение на пакетен режим на проект File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Изпълнение на пакетен режим с Tcl скрипт . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Лицензи на опашка . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Работа с Tcl скриптове и команди. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Използване на Tcl команди и скриптове . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Генериране на скрипт за работа . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Задаване на брой паралелни задачи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Създаване на Tcl синтезиращ скрипт . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Използване на Tcl променливи за изпробване на различни тактови честоти . . . . . . . . . . . . . . . . . . 476 Използване на Tcl променливи за изпробване на няколко целеви технологии . . . . . . . . . . . . . . . . . 478 Изпълнение на синтез отдолу нагоре със скрипт . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Автоматизиране на потоци със synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Глава 14: Използване на многопроцесорна обработка
Многопроцесорна обработка с точки за компилиране. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Задаване на максимални паралелни задачи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Използване на лиценза . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Глава 15: Оптимизиране за дизайни на Microsemi
Оптимизиране на Microsemi дизайни. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Използване на предварително дефинирани черни кутии Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Използване на Smartgen макроси . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Работа с Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Указване на syn_radhardlevel в изходния код . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Глава 16: Работа с изхода на синтеза
Предаване на информация към P&R инструментите. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Указване на местоположения на ПИН . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Определяне на местоположения за автобусни портове Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . 495 Задаване на разположение на макроси и регистър . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Генериране на изход, специфичен за доставчика. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Насочване на продукция към вашия доставчик . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Персонализиране на форматите на Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Глава 17: Изпълнение на операции след синтез
Изпълнение на P&R автоматично след синтез. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Работа с инструментите за идентифициране. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Стартиране от Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Справяне с проблеми при стартиране на Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Използване на инструмента за идентифициране . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Използване на Compile Points с инструмента за идентифициране . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Симулиране с инструмента VCS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

ГЛАВА 1
Въведение
Това въведение към софтуера Synplify Pro® описва следното:
· Synopsys FPGA и прототипни продукти, на страница 16 · Обхват на документа, на страница 21 · Първи стъпки, на страница 22 · Потребителски интерфейс Надview, на страница 24

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 1: Въведение

Synopsys FPGA и продукти за създаване на прототипи

Synopsys FPGA и продукти за създаване на прототипи
Следващата фигура показва фамилията продукти Synopsys FPGA и Prototyping.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Synopsys FPGA и продукти за създаване на прототипи

Глава 1: Въведение

Инструменти за внедряване на FPGA
Продуктите Synplify Pro и Synplify Premier са инструменти за синтез на RTL, специално проектирани за FPGA (програмируеми полеви масиви от портове) и CPLD (сложни програмируеми логически устройства).

Synplify Pro софтуер за синтез
Софтуерът за синтез на Synplify Pro FPGA е де факто индустриалният стандарт за производство на високопроизводителни, рентабилни FPGA проекти. Неговият уникален
Алгоритми Behavior Extracting Synthesis Technology® (BEST) изпълняват
оптимизации на високо ниво преди синтезиране на RTL кода в специфична FPGA логика. Този подход позволява превъзходни оптимизации в FPGA, бързи времена на изпълнение и възможност за работа с много големи проекти. Софтуерът Synplify Pro поддържа най-новите VHDL и Verilog езикови конструкции, включително SystemVerilog и VHDL 2008. Инструментът е технологично независим, позволявайки бързо и лесно пренасочване между FPGA устройства и доставчици от един проект.

Synplify Premier софтуер за синтез
Функционалността Synplify Premier е суперкомплект на инструмента Synplify Pro, осигуряващ най-добрата среда за внедряване на FPGA и отстраняване на грешки. Той включва цялостен набор от инструменти и технологии за напреднали дизайнери на FPGA и също така служи като двигател за синтез за прототипи на ASIC, насочени към единични базирани на FPGA прототипи.
Продуктът Synplify Premier предлага както дизайнери на FPGA, така и прототипи на ASIC, насочени към единични FPGA с най-ефективния метод за внедряване на дизайн и отстраняване на грешки. От страна на изпълнението на дизайна, той включва функционалност за затваряне на времето, проверка на логиката, използване на IP, съвместимост на ASIC и внедряване на DSP, както и тясна интеграция с бек-енд инструменти на доставчици на FPGA. От страна на отстраняването на грешки, той осигурява вътрешносистемна проверка на FPGA, което драстично ускорява процеса на отстраняване на грешки и също така включва бърз и поетапен метод за намиране на неуловими проблеми с дизайна.

Функции на инструмента Synopsys FPGA
Тази таблица прави разлика между основната функционалност в продуктите Synplify Pro, Synplify, Synplify Premier и Synplify Premier с Design Planner.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 1: Въведение

Synopsys FPGA и продукти за създаване на прототипи

Synplify Synplify Pro

Изпълнение

Синтез за извличане на поведение

Technology® (BESTTM)

Генерирано от доставчика ядро/IP

Поддръжка (определени технологии)

FSM компилатор

FSM Explorer

Gated Clock Conversion

Регистрирайте конвейерна обработка

Регистрирайте повторно време

SCOPE® Constraint Entry

Характеристики с висока надеждност

Интегрирано място и маршрут

Анализ

HDL Analyst®

опция

Времеви анализатор

От точка до точка

FSM Viewer

Кръстосано сондиране

Създаване на точка на сонда

Identify® Instrumentor

Идентифицирайте Debugger

Анализ на мощността (SAIF)

Физически дизайн

План за проектиране File

Логическо присвояване на региони

Synplify Premier
x
x
хххххххх
xx
xxxxxx

Synplify Premier DP
x
x
хххххххх
xx
xxxxxx
xx

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Synopsys FPGA и продукти за създаване на прототипи

Глава 1: Въведение

Оценка на площ и капацитет на регион Присвояване на щифтове Физически оптимизации Физически синтез Физически анализатор Synopsys DesignWare® Foundation Library Runtime Йерархичен дизайн Подобрена оптимизация Бърз синтез Мултипроцесорна компилация при грешка Дизайн на екип Смесен езиков дизайн Точки за компилиране Йерархичен дизайн Истински пакетен режим (само за плаващи лицензи) GUI Пакетен режим (плаващи лицензи) Пакетен режим P&R Обратна анотация на формална проверка на P&R данни

Synplify Synplify Pro

xxxx

–

Идентифицирайте интеграцията

Ограничен

Synplify Premier
xxx
ххххх
xxxx
x
x Режим на логически синтез x

Synplify Premier DP
x
ххххх
ххххх
xxxx
x
xx Режим на логически синтез
x

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 1: Въведение

Synopsys FPGA и продукти за създаване на прототипи

Задна анотация на P&R Data Design Environment Text Editor View Прозорец за съобщения Прозорец за наблюдение Tcl Прозорец Множество реализации Поддръжка на технология на доставчика Функции за прототипиране Функции по време на изпълнение Компилиране на точки Преобразуване на ограничен часовник Компилиране при грешка

Synplify Synplify Pro

Synplify Premier
xxxxx избрано
xxxx

Synplify Premier DP
x
xxxxx избрано
xxxx

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Обхват на документа

Глава 1: Въведение

Обхват на документа
Следното обяснява обхвата на този документ и предназначената аудитория.

Комплектът документи
Това ръководство за потребителя е част от комплект документи, който включва справочно ръководство и самоучител. Предназначен е за използване с останалите документи от комплекта. Той се концентрира върху описанието как да използвате софтуера Synopsys FPGA за изпълнение на типични задачи. Това предполага следното:
· Ръководството за потребителя обяснява само опциите, необходими за изпълнение на типичните задачи
описан в ръководството. Той не описва всяка налична команда и опция. За пълни описания на всички командни опции и синтаксис вижте потребителския интерфейсview глава в Справочното ръководство за синтез на FPGA на Synopsys.
· Ръководството за потребителя съдържа информация, базирана на задачи. За разбивка на
как е организирана информацията, вижте Получаване на помощ, на страница 22.

Публика
Софтуерният инструмент Synplify Pro е насочен към разработчика на FPGA системи. Предполага се, че сте запознати със следното:
· Синтез на дизайн · RTL · FPGAs · Verilog/VHDL

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 1: Въведение

Първи стъпки

Първи стъпки
Този раздел ви показва как да започнете със софтуера за синтез на FPGA Synopsys. Той описва следните теми, но не отменя информацията в инструкциите за инсталиране относно лицензирането и инсталирането:
· Стартиране на софтуера, на страница 22 · Получаване на помощ, на страница 22

Стартиране на софтуера
1. Ако още не сте го направили, инсталирайте софтуера за синтез на Synopsys FPGA според инструкциите за инсталиране.
2. Стартирайте софтуера.
Ако работите на платформа Windows, изберете
Програми->Synopsys->версия на продукта от бутона Старт.
Ако работите на UNIX платформа, въведете подходящото
команда в командния ред:
synplify_pro
· Командата стартира инструмента за синтез и отваря прозореца на проекта. Ако
сте стартирали софтуера преди, прозорецът показва предишния проект. За повече информация относно интерфейса вижте потребителския интерфейсview глава от Справочното ръководство.

Получаване на помощ
Преди да се обадите на поддръжката на Synopsys, прегледайте документираната информация. Можете да получите достъп до информацията онлайн от менюто Помощ или да прегледате PDF версията. Следващата таблица ви показва как е организирана информацията.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Първи стъпки
За помощ с... Използване на софтуерни функции Как да...
Информация за потока
Съобщения за грешка Лицензиране Атрибути и директиви Функции за синтез Език и синтаксис Синтаксис на Tcl Команди за синтез на Tcl Актуализации на продукта

Глава 1: Въведение
Вижте… Ръководство за потребителя на Synopsys FPGA Synthesis Ръководство на потребителя на Synopsys FPGA Synthesis, бележки за приложението относно поддръжката web сайт Synopsys FPGA Synthesis Ръководство за потребителя, бележки за приложението относно поддръжката web сайт Онлайн помощ (изберете Помощ->Съобщения за грешка) Synopsys SolvNet Webсайт Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Онлайн помощ (изберете Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web команди от менюто)

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 1: Въведение

Потребителският интерфейс приключиview

Потребителският интерфейс приключиview
Потребителският интерфейс (UI) се състои от основен прозорец, наречен Project view, и специализирани прозорци или views за различни задачи. За подробности относно всяка от функциите вижте Глава 2, Потребителски интерфейсview от Справочното ръководство за синтез на FPGA на Synopsys.

Synplify Pro интерфейс

Панел с бутони

Проект за ленти с инструменти view

Статус

Резултати от изпълнението view

Раздели за достъп views

Tcl скрипт/прозорец за съобщения LO

Прозорец за гледане

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

ГЛАВА 2
Потоци на проектиране на синтез на FPGA
Тази глава описва потока на проектиране на логическия синтез, на страница 26.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 2: Потоци на проектиране на синтез на FPGA

Поток на проектиране на логическия синтез

Инструментите на Synopsys FPGA синтезират логиката, като първо компилират RTL източника в технологично независими логически структури и след това оптимизират и картографират логиката към специфични за технологията ресурси. След логическия синтез инструментът генерира специфичен за доставчика netlist и ограничение file които можете да използвате като входни данни за инструмента за място и маршрут (P&R).
Следващата фигура показва фазите и инструментите, използвани за логически синтез и някои от основните входове и изходи. Можете да използвате софтуера за синтез Synplify Pro за този поток. Интерактивният анализ на времето не е задължителен. Въпреки че потокът показва ограничението на доставчика fileкато директни входове към инструмента P&R, трябва да ги добавите files към проекта за синтез за синхронизиране на черни кутии.

Synopsys FPGA инструмент

RTL

RTL компилация

FDC

Логически синтез

Синтезиран списък с мрежи. Ограничения за синтез. Ограничения на доставчика
Инструмент за доставчик
Място и маршрут

Процедура за логически синтез

За проектен поток с инструкции стъпка по стъпка, базирани на конкретен дизайн

данни, изтеглете урока от webсайт. Следващите стъпки обобщават

процедурата за синтезиране на дизайна, която също е илюстрирана в

фигура, която следва.

1. Създайте проект.

2. Добавете източника files към проекта.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Поток на проектиране на логическия синтез

Глава 2: Потоци на проектиране на синтез на FPGA

3. Задайте атрибути и ограничения за дизайна.
4. Задайте опции за изпълнение в диалоговия прозорец Опции за изпълнение.
5. Щракнете върху Изпълнение, за да стартирате логическия синтез.
6. Анализирайте резултатите, като използвате инструменти като дневника file, схемата на HDL Analyst views, прозореца за съобщения и прозореца за наблюдение.
След като завършите дизайна, можете да използвате изхода files за изпълнение на place-and-route с инструмента на доставчика и внедряване на FPGA.
Следващата фигура изброява основните стъпки в потока:

Създаване на проект
Добавяне на източник Files
Задайте ограничения
Задайте опции
Стартирайте Софтуера
Анализирайте резултатите Няма постигнати цели?
Да Място и маршрут

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 2: Потоци на проектиране на синтез на FPGA

Поток на проектиране на логическия синтез

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

ГЛАВА 3
Подготовка на входа
Когато синтезирате дизайн, трябва да настроите два вида files: HDL fileкоито описват вашия дизайн и проект files за управление на дизайна. Тази глава описва процедурите за тяхното настройване files и проекта. Тя обхваща следното:
· Настройка на HDL източник Files, на страница 30 · Използване на смесен езиков източник Files, на страница 44 · Използване на инкременталния компилатор, на страница 49 · Използване на Structural Verilog Flow, на страница 51 · Работа с ограничение Files, на страница 53

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

Настройка на HDL източник Files
Този раздел описва как да настроите вашия източник files; проект file настройката е описана в Настройка на проект Files, на стр. 58. Източник files може да бъде във Verilog или VHDL. За информация относно структурирането на files за синтез вижте Справочното ръководство. Този раздел обсъжда следните теми:
· Създаване на HDL източник Files, на страница 30 · Използване на редактора на контекстна помощ, на страница 32 · Проверка на източника на HDL Files, на страница 34 · Редактиране на HDL източник Files с вградения текстов редактор, на страница 35 · Използване на външен текстов редактор, на страница 41 · Задаване на предпочитания за редактиране на прозорец, на страница 39 · Използване на разширения на библиотека за Verilog Library Files, на страница 42

Създаване на HDL източник Files
Този раздел описва как да използвате вградения текстов редактор за създаване на източник files, но не навлиза в подробности какво е files съдържат. За подробности какво можете и какво не можете да включите, както и специфична информация за доставчика, вижте Справочното ръководство. Ако вече имате източник files, можете да използвате текстовия редактор, за да проверите синтаксиса или да редактирате file (вижте Проверка на HDL източник Files, на страница 34 и Редактиране на HDL източник Files с вградения текстов редактор, на страница 35).
Можете да използвате Verilog или VHDL за вашия източник files. The fileимат v (Verilog) или vhd (VHDL) file разширения, съответно. Можете да използвате Verilog и VHDL fileв същия дизайн. За информация относно използването на смес от Verilog и VHDL вход files, вижте Използване на смесен езиков източник Files, на страница 44.
1. Да създадете нов източник file или щракнете върху HDL file икона ( ) или направете следното:
Изберете File->Ново или натиснете Ctrl-n.
В диалоговия прозорец Нов изберете вида на източника file искате да създадете,
Verilog или VHDL. NotLeO, че можете да използвате редактора на контекстна помощ за дизайни на Verilog, които съдържат SystemVerilog конструкции в източника

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

file. За повече информация вижте Използване на редактора на контекстна помощ, на страница 32.
Ако използвате формат Verilog 2001 или SystemVerilog, не забравяйте да разрешите опцията Verilog 2001 или System Verilog, преди да стартирате синтез (Проект->Опции за изпълнение->раздел Verilog). Verilog по подразбиране file форматът за нови проекти е SystemVerilog.

Въведете име и местоположение за file и щракнете върху OK. Празна редакция
отваря се прозорец с номера на редове отляво.
2. Въведете информацията за източника в прозореца или я изрежете и поставете. Вижте Редактиране на HDL източник Files с вградения текстов редактор, на страница 35 за повече информация относно работата в прозореца за редактиране.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

За най-добри резултати от синтеза проверете Справочното ръководство и се уверете, че използвате ефективно наличните конструкции и специфични за доставчика атрибути и директиви.
3. Запазете file като изберете File->Запазване или иконата Запазване ( ).
След като сте създали източник file, можете да проверите дали имате правилния синтаксис, както е описано в Проверка на HDL източник Files, на страница 34.

Използване на редактора на контекстна помощ
Когато създавате или отваряте дизайн на Verilog file, използвайте бутона за контекстна помощ, показан в долната част на прозореца, за да ви помогне да кодирате с Verilog/SystemVerilog конструкции в източника file или команди за ограничаване на Tcl във вашия Tcl file.
За да използвате редактора на контекстна помощ:
1. Щракнете върху бутона Контекстна помощ, за да покажете този текстов редактор.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

2. Когато изберете конструкция в лявата част на прозореца, се показва описанието на онлайн помощ за конструкцията. Ако избраната конструкция има активирана тази функция, темата за онлайн помощ се показва в горната част на прозореца, а общ код или команден шаблон за тази конструкция се показва в долната част.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

3. Бутонът Вмъкване на шаблон също е активиран. Когато щракнете върху бутона Вмъкване на шаблон, кодът или командата, показани в прозореца на шаблона, се вмъкват във вашия file на мястото на курсора. Това ви позволява лесно да вмъкнете кода или командата и да ги промените за дизайна, който ще синтезирате.
4. Ако искате да копирате само части от шаблона, изберете кода или командата, които искате да вмъкнете, и щракнете върху Копиране. След това можете да го поставите във вашия file.

Проверка на HDL източник Files

Софтуерът автоматично проверява вашия HDL източник files, когато ги компилира, но ако искате да проверите своя изходен код преди синтез, използвайте следната процедура. Има два вида проверки, които правите в софтуера за синтез: синтаксис и синтез.

1. Изберете източника fileискате да проверите.
За да проверите всички източници files в проект, премахнете избора от всички files в
списък с проекти и се уверете, че никой от fileса отворени в активен прозорец. Ако имате активен източник file, софтуерът проверява само активните file.
За проверка на единична file, отворете file с File-> Отворете или щракнете двукратно върху
file в прозореца на проекта. Ако имате повече от един file отворите и искате да отметнете само един от тях, поставете курсора в подходящото file прозорец, за да се уверите, че това е активният прозорец.

2. За да проверите синтаксиса, изберете Run->Syntax Check или натиснете Shift+F7.

Софтуерът открива синтактични грешки като неправилни ключови думи и пунктуация и отчита всички грешки в отделен дневник file (syntax.log). Ако не бъдат открити грешки, в края на това се съобщава за успешна проверка на синтаксиса file.

3. За да стартирате проверка на синтез, изберете Изпълнение->Проверка на синтез или натиснете Shift+F8.

Софтуерът открива грешки, свързани с хардуера, като например неправилно кодиран

джапанки и отчита всички грешки в отделен дневник file (syntax.log). Ако има

няма грешки, в края на това се съобщава за успешна проверка на синтаксиса

file.

4. Отновоview грешките, като отворите syntax.log file когато бъдете подканени, и използвайте Find, за да намерите съобщението за грешка (потърсете @E). Щракнете двукратно върху

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

5-знаков код за грешка или щракнете върху текста на съобщението и натиснете F1, за да се покаже онлайн помощ за съобщение за грешка.
5. Намерете частта от кода, отговорна за грешката, като щракнете двукратно върху текста на съобщението в syntax.log file. Прозорецът на текстовия редактор отваря съответния източник file и подчертава кода, причинил грешката.
6. Повторете стъпки 4 и 5, докато всички грешки в синтаксиса и синтеза бъдат коригирани.
Съобщенията могат да бъдат категоризирани като грешки, предупреждения или бележки. Review всички съобщения и разрешаване на всички грешки. Предупрежденията са по-малко сериозни от грешките, но трябва да ги прочетете и разберете дори и да не разрешите всички от тях. Бележките са информативни и не се нуждаят от разрешаване.

Редактиране на HDL източник Files с вградения текстов редактор
Вграденият текстов редактор улеснява създаването на вашия HDL изходен код, view или го редактирайте, когато трябва да поправите грешки. Ако искате да използвате външен текстов редактор, вижте Използване на външен текстов редактор, на страница 41.
1. Направете едно от следните, за да отворите източник file за viewинж. или редактиране:
За автоматично отваряне на първия file в списъка с грешки натиснете F5.
За да отворите конкретна file, щракнете двукратно върху file в прозореца на проекта или
използване File->Отворете (Ctrl-o) и посочете източника file.
Прозорецът на текстовия редактор се отваря и показва източника file. Редовете са номерирани. Ключовите думи са в синьо, а коментарите в зелено. Стойностите на низовете са в червено. Ако искате да промените тези цветове, вижте Задаване на предпочитания за редактиране на прозорец, на страница 39.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

2. За да редактирате a file, въведете директно в прозореца.
Тази таблица обобщава обичайните операции за редактиране, които можете да използвате. Можете също да използвате клавишните комбинации вместо командите.

до...

направете...

Изрязване, копиране и поставяне; Изберете командата от изскачащия прозорец (задръжте отмяна или повторете действие с десния бутон на мишката) или менюто Редактиране.

Отидете на конкретен ред

Натиснете Ctrl-g или изберете Edit->Go To, въведете номера на реда и щракнете върху OK.

Намерете текст

Натиснете Ctrl-f или изберете Редактиране -> Намиране. Въведете текста, който искате да намерите, и щракнете върху OK.

Замяна на текст

Натиснете Ctrl-h или изберете Редактиране->Замяна. Въведете текста, който искате да намерите, и текста, с който искате да го замените. Натиснете OK.

Попълнете ключова дума

Въведете достатъчно знаци, за да идентифицирате уникално ключовата дума, и натиснете Esc.

Отстъп на текста отдясно Изберете блока и натиснете Tab. Отстъп на текста отляво LSOизберете блока и натиснете Shift-Tab.

Промяна на главни букви Изберете текста и след това изберете Редактиране->Разширени ->Голки букви или натиснете Ctrl-Shift-u.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

За… Промяна на малки букви Добавяне на блокирани коментари
Редактиране на колони

направете...
Изберете текста и след това изберете Редактиране->Разширени ->Малки букви или натиснете Ctrl-u.
Поставете курсора в началото на текста на коментара и изберете Редактиране->Разширени->Код на коментара или натиснете Alt-c.
Натиснете Alt и използвайте левия бутон на мишката, за да изберете колоната. На някои платформи трябва да използвате ключа, към който е съпоставена функционалността Alt, като мета или диамантен ключ.

3. За да изрежете и поставите раздел от PDF документ, изберете Т-образната икона за избор на текст, маркирайте текста, от който се нуждаете, и го копирайте и поставете във вашия file. Иконата за избор на текст ви позволява да избирате части от документа.
4. За създаване и работа с отметки във вашия file, вижте следната таблица.
Отметките са удобен начин за дълга навигация files или за преминаване към точки в кода, които често препращате. Можете да използвате иконите в лентата с инструменти за редактиране за тези операции. Ако не можете да видите лентата с инструменти за редактиране най-вдясно на вашия прозорец, преоразмерете някои от другите ленти с инструменти.

До... Поставете отметка
Изтриване на отметка
Изтрийте всички отметки

направете...
Щракнете навсякъде в реда, който искате да маркирате. Изберете Edit->Toggle Bookmarks, натиснете Ctrl-F2 или изберете първата икона в лентата с инструменти за редактиране. Номерът на реда е маркиран, за да покаже, че има отметка в началото на този ред.
Щракнете където и да е в реда с отметката. Изберете Edit->Toggle Bookmarks, натиснете Ctrl-F2 или изберете първата икона в лентата с инструменти за редактиране. Номерът на реда вече не се маркира, след като отметката бъде изтрита.
Изберете Редактиране->Изтриване на всички отметки, натиснете Ctrl-Shift-F2 или изберете последната икона в лентата с инструменти Редактиране. Номерата на редовете вече не се маркират след изтриването на отметките.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

до...
Навигирайте a file използване на отметки

направете...
Използвайте командите Следваща отметка (F2) и Предишна отметка (Shift-F2) от менюто Редактиране или съответните икони от лентата с инструменти Редактиране, за да отидете до желаната отметка.

5. За коригиране на грешки или повторноview предупреждения в изходния код, направете следното:
Отворете HDL file с грешката или предупреждението, като щракнете двукратно върху file
в списъка с проекти.
Натиснете F5, за да отидете на първата грешка, предупреждение или бележка в file. В
в долната част на прозореца за редактиране виждате текста на съобщението.
За да преминете към следващата грешка, предупреждение или бележка, изберете Изпълнение->Следваща грешка/предупреждение
или натиснете F5. Ако няма повече съобщения в file, ще видите съобщението „Няма повече грешки/предупреждения/бележки“ в долната част на прозореца за редактиране. Изберете Run->Next Error/Warning или натиснете F5, за да отидете на грешката, предупреждението или бележката в следващия file.
За да се върнете към предишна грешка, предупреждение или бележка, изберете
Изпълнение->Предишна грешка/предупреждение или натиснете Shift-F5.
6. За да изведете помощ за съобщение за грешка за пълно описание на грешката, предупреждение или бележка:
Отворете дневника с текстов формат file (щракнете View Log) и щракнете два пъти върху
5-знаковия код за грешка или щракнете върху текста на съобщението и натиснете F1.
Отворете HTML журнала file и щракнете върху 5-знаковия код за грешка.
В прозореца Tcl щракнете върху раздела Съобщения и щракнете върху 5-знака
код за грешка в колоната ID.
7. Да преминете от прозореца на изходния код към друг views, отворете view и изберете частта от кода. Вижте Кръстосано изследване от прозореца на текстовия редактор, на страница 246 за подробности.
8. Когато поправите всички грешки, изберете File->Запазване или щракнете върху иконата Запазване, за да запазите file.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

Задаване на предпочитания за редактиране на прозорец
Можете да персонализирате шрифтовете и цветовете, използвани в прозорец за редактиране на текст.
1. Изберете Опции->Опции на редактора и Редактор на Synopsys или Външен редактор. За повече информация относно външния редактор вижте Използване на външен текстов редактор, на страница 41.
2. След това в зависимост от вида на file отворите, можете да зададете фона, оцветяването на синтаксиса и предпочитанията за шрифт, които да използвате с текстовия редактор.

Забележка: След това предпочитанията за редактиране на текст, които сте задали за това file ще важи за всички files от това file тип.

Прозорецът за редактиране на текст може да се използва за задаване на предпочитания за проекта files, източник files (Verilog/VHDL), лог files, Tcl files, ограничение files или друго по подразбиране files от диалоговия прозорец Опции на редактора.
3. Можете да зададете синтактични цветове за някои общи синтактични опции, като ключови думи, низове и коментари. Напримерample в дневника file, предупрежденията и грешките могат да бъдат цветно кодирани за лесно разпознаване.
Щракнете в полето Foreground или Background за съответния обект в полето Syntax Coloring, за да се покаже цветовата палитра.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

Можете да изберете основни цветове или да дефинирате персонализирани цветове и да ги добавите към вашата персонализирана цветова палитра. За да изберете желания цвят, щракнете върху OK.
4. За да зададете шрифт и размер на шрифта за текстовия редактор, използвайте падащите менюта.
5. Поставете отметка на Keep Tabs, за да активирате настройките на разделите, след което задайте разстоянието между разделите, като използвате стрелката нагоре или надолу за Tab Size.

LO 6. Щракнете върху OK във формуляра за опции на редактора.
© 2014 Synopsys, Inc. 40

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

Използване на външен текстов редактор
Можете да използвате външен текстов редактор като vi или emacs вместо вградения текстов редактор. Направете следното, за да активирате външен текстов редактор. За информация относно използването на вградения текстов редактор вижте Редактиране на HDL източник Files с вградения текстов редактор, на страница 35.
1. Изберете Опции->Опции на редактора и включете опцията Външен редактор.
2. Изберете външния редактор, като използвате метода, подходящ за вашата операционна система.
Ако работите на платформа Windows, щракнете върху бутона … (Преглед).
и изберете изпълнимия файл на външния текстов редактор.
От UNIX или Linux платформа за текстов редактор, който създава свой собствен
прозорец, щракнете върху бутона … Преглед и изберете изпълнимия файл на външния текстов редактор.
От UNIX платформа за текстов редактор, който не създава свой собствен
прозорец, не използвайте бутона … Преглед. Вместо това въведете xterm -e editor. Следващата фигура показва VI, определен като външен редактор.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Настройка на HDL източник Files

От Linux платформа, за текстов редактор, който не създава свой собствен
прозорец, не използвайте бутона … Преглед. Вместо това въведете gnome-terminal -x editor. За да използвате emacs за напрample, въведете gnome-terminal -x emacs.
Софтуерът е тестван с текстовите редактори emacs и vi.
3. Щракнете върху OK.

Използване на библиотечни разширения за Verilog Library Files
Разширенията на библиотеката могат да се добавят към библиотеката на Verilog fileса включени във вашия дизайн за проекта. Когато предоставите пътища за търсене към директориите, които съдържат библиотеката Verilog files, можете да посочите тези нови библиотечни разширения, както и Verilog и SystemVerilog (.v и .sv) file разширения.
За да направите това:
1. Изберете раздела Verilog от панела с опции за внедряване.
2. Посочете местоположенията на библиотечните директории за библиотеката Verilog fileда бъдат включени във вашия дизайн за проекта.
3. Посочете разширенията на библиотеката.
Могат да бъдат посочени всякакви разширения на библиотеката, като .av, .bv, .cv, .xxx, .va, .vas (отделете разширенията на библиотеката с интервал).
Следващата фигура ви показва къде да въведете разширенията на библиотеката в диалоговия прозорец.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на HDL източник Files

Глава 3: Подготовка на входа

Tcl еквивалентът за този примерample е следната команда:
set_option -libext .av .bv .cv .dv .ev
За подробности вижте libext, на страница 57 в Справочник на командите.
4. След като компилирате дизайна, можете да проверите в дневника file че библиотеката files с тези разширения бяха заредени и прочетени. Напримерampле:
@N: Изпълнение на Verilog Compiler в режим SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Зареждане file C:dirlib1sub1.av от посочена директория на библиотека C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Зареждане file C:dirlib2sub2.bv от посочена директория на библиотека C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Зареждане file

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Използване на смесен езиков източник Files

C:dirlib3sub3.cv от посочена директория на библиотека C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Зареждане file C:dirlib4sub4.dv от посочена директория на библиотека C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Зареждане file C:dirlib5sub5.ev от посочена библиотечна директория C:dirlib5 @I::”C:dirlib5sub5.ev” Успешна проверка на синтаксиса на Verilog!

Използване на смесен езиков източник Files
Със софтуера Synplify Pro можете да използвате смес от VHDL и Verilog вход fileе във вашия проект. Напримерampфайлове на VHDL и Verilog files, вижте Справочното ръководство.
1. Не забравяйте, че Verilog не поддържа неограничени VHDL портове и настройте смесения езиков дизайн files съответно.
2. Ако искате да организирате Verilog и VHDL files в различни папки, изберете Опции->Проект View Опции и включете View Проект Files в опцията Папки.
Когато добавите files към проекта, Verilog и VHDL files са в отделни папки в проекта view.
3. Когато отворите проект или създадете нов, добавете Verilog и VHDL files както следва:
Изберете Проект->Добавяне на източник File или щракнете върху Добавяне File бутон. На формата, задайте Files от тип към HDL Files (*.vhd, *.vhdl, *.v). Изберете Verilog и VHDL fileискате и ги добавете към вашите
проект. Натиснете OK. За подробности относно добавянето files към проект, вижте Правене на промени в проект, на страница 62.
LO

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Използване на смесен езиков източник Files

Глава 3: Подготовка на входа

The fileдобавените от вас се показват в проекта view. Тази фигура показва fileса подредени в отделни папки.
4. Когато задавате опции на устройството (бутон Опции за внедряване), посочете модула от най-високо ниво. За повече информация относно настройката на опциите на устройството вижте Настройка на опциите за внедряване на логическия синтез, на страница 75.
Ако модулът от най-високо ниво е Verilog, щракнете върху раздела Verilog и въведете
име на модула от най-високо ниво.
Ако модулът от най-високо ниво е VHDL, щракнете върху раздела VHDL и въведете името
на субекта от най-високо ниво. Ако модулът от най-високо ниво не се намира в работната библиотека по подразбиране, трябва да посочите библиотеката, където компилаторът може да намери модула. За информация как да направите това вижте VHDL панел, на страница 200.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Използване на смесен езиков източник Files

Трябва изрично да посочите модула от най-високо ниво, защото той е началната точка, от която картографът генерира обединен списък с мрежи.
5. Изберете раздела Резултати от внедряването в същия формуляр и изберете един изходен HDL формат за изхода fileгенерирани от софтуера. За повече информация относно настройката на опциите на устройството вижте Настройка на опциите за внедряване на логическия синтез, на страница 75.
За списък с изходни мрежи на Verilog изберете Write Verilog Netlist. За VHDL изходен списък с мрежи изберете Write VHDL Netlist. Задайте други опции на устройството и щракнете върху OK.
Вече можете да синтезирате своя дизайн. Софтуерът чете в смесените формати на източника files и генерира един srs file който се използва за синтез.
6. Ако се сблъскате с проблеми, вижте Отстраняване на неизправности при смесен езиков дизайн, на страница 47 за допълнителна информация и съвети.
LO

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Използване на смесен езиков източник Files

Глава 3: Подготовка на входа

Отстраняване на неизправности при дизайни на смесени езици
Този раздел предоставя съвети за справяне с конкретни ситуации, които могат да доведат до смесен езиков дизайн.

VHDL File ред
За проекти само за VHDL или смесени проекти, където най-високото ниво не е посочено, инструментите за синтез на FPGA автоматично пренареждат VHDL files така че VHDL пакетите да се компилират в правилния ред.
Въпреки това, ако имате смесен езиков дизайн, където сте посочили най-високото ниво, трябва да посочите VHDL file поръчка за инструмента. Трябва да направите това само веднъж, като изберете Run->Arrange VHDL files команда. Ако не направите това, ще получите съобщение за грешка.

VHDL глобални сигнали
Понастоящем не можете да имате VHDL глобални сигнали в смесени езикови дизайни, тъй като инструментът прилага тези сигнали само в VHDL дизайни.

Предаване на VHDL Boolean Generics към параметрите на Verilog
Инструментът извежда черна кутия за VHDL компонент с булеви генерични данни, ако този компонент е инстанциран в дизайн на Verilog. Това е така, защото Verilog не разпознава булеви типове данни, така че булевата стойност трябва да бъде представена правилно. Ако стойността на VHDL Boolean generic е TRUE и литералът на Verilog е представен от 1, компилаторът на Verilog интерпретира това като черна кутия.
За да се избегне извеждането на черна кутия, Verilog литералът за VHDL Boolean generic, зададен на TRUE, трябва да бъде 1'b1, а не 1. По същия начин, ако VHDL Boolean generic е FALSE, съответният Verilog литерал трябва да бъде 1'b0, а не 0. Следният примерample показва как да се представят булеви генерични кодове, така че да преминават правилно границата VHDL-Verilog, без да се изведе черна кутия.

Декларация на VHDL обект

Инстанция на Verilog

Обектът abc е общ (
Number_Bits Divide_Bit );

: цяло число : булево

:= 0; := Невярно;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Използване на смесен езиков източник Files

Предаване на VHDL Generics без извеждане на черна кутия
В случай, че параметър на компонент на Verilog (напрample [0:0] RSR = 1'b0) не съвпада с размера на съответния генеричен VHDL компонент (RSR : цяло число := 0), инструментът извежда черна кутия.
Можете да заобиколите това, като премахнете обозначението за широчина на шината [0:0] във Verilog files. Обърнете внимание, че трябва да използвате генеричен VHDL тип integer, защото другите типове не позволяват правилното свързване на компонента Verilog.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Използване на инкременталния компилатор

Глава 3: Подготовка на входа

Използване на инкременталния компилатор
Използвайте потока на инкременталния компилатор, за да намалите значително времето за изпълнение на компилатора за големи проекти. Софтуерът прекомпилира само релевантни files когато се направи промяна в дизайна и използва повторно базата данни на компилатора. Компилаторът регенерира SRS file само за засегнатия модул и непосредствения родителски модул.
За да стартирате този поток, изпълнете следното:
1. Добавете Verilog или VHDL files за дизайна.
2. Активирайте опцията за инкрементално компилиране от раздела Verilog или VHDL на панела с опции за внедряване.
СРС file се създава за всеки дизайнерски модул в директорията на synwork.

3. Стартирайте компилатора за първи път.
4. Ако е направена промяна в дизайна, стартирайте отново компилатора.
Компилаторът анализира базата данни и определя дали SRS files са актуални, тогава само модулите, които са се променили, и непосредствените родителски модули се генерират отново. Това може да помогне за подобряване на времето за изпълнение на дизайна.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Използване на инкременталния компилатор

Ограничения
Инкременталният компилатор не поддържа:
· Конфигурация fileвключени в потока Verilog или VHDL · Смесени HDL потоци · Дизайни с кръстосано препращане на модули (XMR)

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Използване на Structural Verilog Flow

Глава 3: Подготовка на входа

Използване на Structural Verilog Flow
Инструментът за синтез приема структурен Verilog files като вход за вашия дизайнерски проект. Структурният компилатор на Verilog извършва семантични проверки на синтаксиса, използвайки своя лек анализатор за подобряване на времето за изпълнение. Този компилатор не извършва сложни хардуерни извличания или RTL оптимизационни операции, следователно софтуерът изпълнява бързо компилиране на структурния Verilog files. Софтуерът може да чете тези генерирани структурни Verilog files, ако съдържат:
· Инстанции на технологични примитиви
· Прости оператори за присвояване
· Атрибути, посочени във Verilog 2001 и по-стари формати
· Всички конструкции, с изключение на атрибутите, трябва да бъдат посочени във формат Verilog 95
За използване на структурен вход на Verilog files:
1. Трябва да посочите структурния Verilog fileда включите във вашия дизайн. За да направите това, добавете file към проекта, като използвате един от следните методи:
Проект->Добавяне на източник File или Добавяне File бутон в проекта view Tcl команда: add_file -структуратор fileИме
Този поток може да съдържа само структурен Verilog files или смесен HDL files (Verilog/VHDL/EDF/SRS) заедно със структурен Verilog netlist files. Въпреки това екземплярите на Verilog/VHDL/EDF/SRS не се поддържат в рамките на структурен модул Verilog.
2. Структурният Verilog fileсе добавят към папката Structural Verilog в проекта view. Можете също да добавите files към тази директория, когато извършите следното:
Изберете структурния Verilog file. Щракнете с десния бутон и изберете File Опции. Изберете Structural Verilog от File Тип падащо меню.
3. Стартирайте синтеза.
Инструментът за синтез генерира vm или edf netlist file в зависимост от определената технология. Този процес е подобен на потока на синтез по подразбиране.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Използване на Structural Verilog Flow

Ограничения
Ограничения на структурния поток Verilog не поддържа следното:
· RTL екземпляри за всеки друг file типове · Потоци за йерархично управление на проекти (HPM) · Сложни присвоявания · Специфични за компилатора режими и превключватели

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Работа с ограничение Files

Глава 3: Подготовка на входа

Работа с ограничение Files
Ограничение files са текст fileкоито се генерират автоматично от интерфейса SCOPE (вижте Определяне на ограничения на SCOPE, на страница 119), или които създавате ръчно с текстов редактор. Те съдържат Tcl команди или атрибути, които ограничават изпълнението на синтеза. Като алтернатива можете да зададете ограничения в изходния код, но това не е предпочитаният метод.
Този раздел съдържа информация за
· Кога да използвате ограничение Files над Изходния код, на страница 53
· Използване на текстов редактор за ограничение Files (Наследство), на страница 54
· Указания за синтаксис на Tcl за ограничение Files, на страница 55
· Проверка на ограничението Files, на страница 56
· За подробности относно този отчет вижте Constraint Checking Report, on
страница 270.от Ръководството за справка, на страница 56

Кога да използвате ограничение Files над изходния код
Можете да добавите ограничения в ограничение files (генерирани от интерфейса SCOPE или въведени в текстов редактор) или в изходния код. По принцип е по-добре да използвате ограничение files, защото не е необходимо да компилирате отново, за да влязат в сила ограниченията. Освен това прави вашия изходен код по-преносим. Вижте Използване на SCOPE Editor, на страница 112 за повече информация.
Ако обаче имате времеви ограничения на черната кутия като syn_tco, syn_tpd и syn_tsu, трябва да ги въведете като директиви в изходния код. За разлика от атрибутите, директивите могат да се добавят само към изходния код, а не към ограничение files. Вижте Указване на атрибути и директиви, на страница 90 за повече информация относно добавянето на директиви към изходния код.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Работа с ограничение Files

Използване на текстов редактор за ограничение Files (наследство)
Можете да използвате редактора Legacy SCOPE за SDC ограничението fileе създадена преди версия G-2012.09. Въпреки това се препоръчва да преведете своя SDC files към FDC files за активиране на най-новата версия на редактора SCOPE и за използване на подобрената обработка на времеви ограничения в инструмента.
Ако изберете да използвате наследения редактор на SCOPE, този раздел ви показва как ръчно да създадете Tcl ограничение file. Софтуерът автоматично създава това file ако използвате наследения редактор SCOPE, за да въведете ограниченията. Ограничението Tcl file съдържа само общи времеви ограничения. Ограниченията на черната кутия трябва да бъдат въведени в изходния код. За допълнителна информация вижте Кога да използвате ограничение Files над Изходния код, на страница 53.
1. Отворете a file за редактиране.
Уверете се, че сте затворили прозореца SCOPE или бихте могли
презапишете предишни ограничения.
За създаване на нов file, изберете File->Ново и изберете ограничението File
(ОБХВАТ) опция. Въведете име за file и щракнете върху OK.
За да редактирате съществуващ file, изберете File-> Отворете, задайте Files от Тип филтър към
Ограничение Files (sdc) и отворете file искате.
2. Следвайте указанията за синтаксис в Tcl Syntax Guidelines for Constraint Files, на страница 55.
3. Въведете нужните времеви ограничения. За синтаксиса вижте Справочното ръководство. Ако имате времеви ограничения на черната кутия, трябва да ги въведете в изходния код.
4. Можете също така да добавите специфични за доставчика атрибути в ограничението file използвайки define_attribute. Вижте Указване на атрибути в ограниченията File, на страница 97 за повече информация.
5. Запазете file.
6. Добавете file към проекта, както е описано в Правене на промени в проект, на страница 62, и стартирайте синтеза.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Работа с ограничение Files

Глава 3: Подготовка на входа

Указания за синтаксис на Tcl за ограничение Files
Този раздел обхваща общи насоки за използване на Tcl за ограничение files:
· Tcl е чувствителен към главни и малки букви.
· За именуване на обекти: Името на обекта трябва да съвпада с името в HDL кода. Оградете имената на екземпляри и портове в curly скоби {}. Не използвайте интервали в имената. Използвайте точката (.), за да разделите йерархичните имена. В модулите на Verilog използвайте следния синтаксис за пример, порт и
нетни имена:
v:клетка [префикс:]име на обект
Където cell е името на обекта на дизайна, prefix е префикс за идентифициране на обекти със същото име, objectName е път на екземпляр с разделител точка (.). Префиксът може да бъде всеки от следните:

Префикс (малки букви) i: p: b: n:

Имена на екземпляри на обект Имена на портове (цял порт) Битов отрязък от порт Имена на мрежи

Във VHDL модули използвайте следния синтаксис за пример, порт и мрежа
имена във VHDL модули:
v:клетка [.view] [префикс:]име на обект
Където v: го идентифицира като a view обект, lib е името на библиотеката, клетката е името на обекта на дизайна, view е име за архитектурата, prefix е префикс за идентифициране на обекти със същото име, а objectName е път на екземпляр с разделител точка (.). View е необходим само ако има повече от една архитектура за дизайна. Вижте таблицата по-горе за префиксите на обектите.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 3: Подготовка на входа

Работа с ограничение Files

· Заместващите символи за съвпадение на имена са * (звездичката съответства на произволен брой
знаци) и ? (въпросителната съвпада с един знак). Тези знаци не съответстват на точките, използвани като йерархични разделители. Напримерample, следният низ идентифицира всички битове на екземпляра statereg в модула statemod:
i:statemod.statereg[*]

Проверка на ограничението Files
Можете да проверите синтаксиса и друга уместна информация за вашето ограничение fileс помощта на командата Constraint Check. За да генерирате отчет за ограничения, направете следното:
1. Създайте ограничение file и го добавете към вашия проект.
2. Изберете Run->Constraint Check.
Тази команда генерира отчет, който проверява синтаксиса и приложимостта на времевите ограничения в ограничението за синтез на FPGA files за вашия проект. Отчетът се записва в projectName_cck.rpt file и изброява следната информация:
Ограничения, които не са приложени Ограничения, които са валидни и приложими към дизайна Разширяване на заместващия знак върху ограниченията Ограничения върху обекти, които не съществуват
За подробности относно този отчет вижте Доклад за проверка на ограниченията, на страница 270. от Справочното ръководство

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

ГЛАВА 4
Създаване на проект за логически синтез
Когато синтезирате дизайн с инструментите за синтез на Synopsys FPGA, трябва да настроите проект за вашия дизайн. По-долу са описани процедурите за създаване на проект за логически синтез:
· Създаване на проект Files, на страница 58 · Управление на проект File Йерархия, на страница 66 · Настройка на реализации, на страница 72 · Задаване на опции за внедряване на логическия синтез, на страница 75 · Указване на атрибути и директиви, на страница 90 · Търсене Files, на страница 98 · Архивиране Files и проекти, на страница 101

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройка на проекта Files

Настройка на проекта Files
Този раздел описва основите на това как да настроите и управлявате проект file за вашия дизайн, включително следната информация:
· Създаване на проект File, на страница 58 · Отваряне на съществуващ проект File, на страница 61 · Правене на промени в проект, на страница 62 · Настройка на проект View Предпочитания за показване, на страница 63 · Актуализиране на Verilog Include Paths в по-стар проект Files, на страница 65
За конкретен прample за създаване на проект file, вижте урока за инструмента, който използвате.

Създаване на проект File
Трябва да създадете проект file за всеки проект. Проектът съдържа данните, необходими за конкретен дизайн: списък с източници files, резултатите от синтеза fileи настройките на опциите на вашето устройство. Следващата процедура ви показва как да настроите проект file използване на отделни команди.
1. Започнете, като изберете едно от следните: File-> Изграждане на проект, File-> Отворете проекта или иконата P. Щракнете върху Нов проект.
Прозорецът на проекта показва нов проект. Щракнете върху Добавяне File натиснете F4 или изберете Project->Add Source File команда. Добавянето FileОтваря се диалогов прозорец s to Project.
2. Добавете източника files към проекта.
Уверете се, че полето Търсене в горната част на формуляра сочи надясно
указател. The fileса изброени в полето. Ако не виждате files, проверете дали Files of Type полето е настроено да показва правилното file тип. Ако имате смесен вход files, следвайте процедурата, описана в Използване на смесен езиков източник Files, на страница 44.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на проекта Files

Глава 4: Създаване на проект за логически синтез

За да добавите всички files в директорията наведнъж, щракнете върху бутона Добавяне на всички
дясната страна на формуляра. За добавяне files поотделно, щракнете върху file в списъка и след това щракнете върху бутона Добавяне или щракнете двукратно върху file име.
Можете да добавите всички files в директорията и след това премахнете тези, от които не се нуждаете, с бутона Премахване.
Ако добавяте VHDL files, изберете подходящата библиотека от изскачащото меню VHDL библиотека. Избраната от вас библиотека се прилага към всички VHDL files, когато щракнете върху OK в диалоговия прозорец.
Прозорецът на вашия проект показва нов проект file. Ако щракнете върху знака плюс до проекта и го разгънете, ще видите следното:
Папка (две папки за смесен езиков дизайн) с източника files.
Ако вашият files не са в папка под директорията на проекта, можете да зададете това предпочитание, като изберете Опции->Проект View Опции и проверка на View проект files в полето за папки. Това разделя един вид file от друг в проекта view като ги поставите в отделни папки.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройка на проекта Files

Реализацията, наречена rev_1 по подразбиране. Реализациите са
ревизии на вашия дизайн в контекста на софтуера за синтез и не замествайте външния софтуер и процеси за контрол на изходния код. Множество реализации ви позволяват да модифицирате опциите за устройство и синтез, за да изследвате опциите за дизайн. Можете да имате множество реализации в Synplify Pro. Всяко изпълнение има свой собствен синтез и опции за устройство и свой собствен проект, свързан files.

3. Добавете всички библиотеки, от които се нуждаете, като използвате метода, описан в предишната стъпка, за да добавите библиотеката Verilog или VHDL file.
За библиотеки, специфични за доставчика, добавете подходящата библиотека file към
проект. Имайте предвид, че за някои семейства библиотеките се зареждат автоматично и не е необходимо изрично да ги добавяте към проекта file.
За да добавите VHDL пакетна библиотека на трета страна, добавете подходящия .vhd file към дизайна, както е описано в стъпка 2. Щракнете с десния бутон върху file в Проекта view и изберете File Опции или изберете Проект-> Задаване на VHDL библиотека. Посочете име на библиотека, което е съвместимо със симулаторите. Напримерample, MYLIB. Уверете се, че тази библиотека с пакети е преди дизайна от най-високо ниво в списъка с files в проекта view.
За информация относно настройката на Verilog и VHDL file опции, вижте Настройка на Verilog и VHDL опции, на страница 84. Можете също да ги зададете file опции по-късно, преди да стартирате синтеза.
За допълнителна информация, специфична за доставчика относно използването на макробиблиотеки на доставчика и черни bLoOx, вижте Оптимизиране за дизайни на Microsemi, на страница 487.
За общи технологични компоненти можете или да добавите
технологично независима библиотека Verilog, доставена със софтуера

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на проекта Files

Глава 4: Създаване на проект за логически синтез

(install_dir/lib/generic_ technology/gtech.v) към вашия дизайн или добавете своя собствена обща библиотека с компоненти. Не използвайте и двете заедно, тъй като може да има конфликти.
4. Проверка file ред в проекта view. File редът е особено важен за VHDL files.
За VHDL files, можете автоматично да поръчате files от
избиране на Run->Arrange VHDL Files. Като алтернатива преместете ръчно files в проекта view. Пакет files трябва да са първи в списъка, защото се компилират преди да бъдат използвани. Ако имате дизайнерски блокове, разпределени в много files, уверете се, че имате следното file поръчка: на file съдържащ обекта трябва да бъде първи, последван от архитектурата file, и накрая на file с конфигурацията.
В проекта view, проверете, че последното file в Проекта view е
източник от най-високо ниво file. Като алтернатива можете да посочите най-високото ниво file когато зададете опциите на устройството.
5. Изберете File->Запазване, въведете име за проекта и щракнете върху Запазване. Прозорецът на проекта отразява вашите промени.
6. Да затворите проект file, изберете бутона Затваряне на проекта или File-> Затваряне на проекта.

Отваряне на съществуващ проект File
Има два начина за отваряне на проект file: Отвореният проект и генеричният File -> Команда за отваряне.
1. Ако проектът, който искате да отворите, е този, по който сте работили наскоро, можете да го изберете директно: File->Последни проекти->име на проект.
2. Използвайте един от следните методи, за да отворите всеки проект file:

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройка на проекта Files

Отворете Project Command

File-> Отворете командата

Изберете File-> Отворете проект, щракнете върху бутона Отвори проект от лявата страна на прозореца на проекта или щракнете върху иконата P.
За да отворите скорошен проект, щракнете двукратно върху него от списъка със скорошни проекти.
В противен случай щракнете върху бутона Съществуващ проект, за да отворите диалоговия прозорец Отваряне и изберете проекта.

Изберете File-> Отворете.
Посочете правилната директория в полето Look In:.
Комплект File от тип към проект Files (*.prj). Кутията изброява проекта files.
Щракнете двукратно върху проекта, който искате да отворите.

Проектът се отваря в прозореца на проекта.

Правене на промени в проект
Обикновено добавяте, изтривате или заменяте files.
1. За да добавите източник или ограничение files към проект, изберете Добавяне Files бутон или Проект->Добавяне на източник File за да отворите Избор Files за диалогов прозорец Добавяне към проекта. Вижте Създаване на проект File, на страница 58 за подробности.
2. За да изтриете a file от проект щракнете върху file в прозореца на проекта и натиснете клавиша Delete.
3. За замяна на a file в проект,
Изберете file искате да промените в прозореца на проекта.
Щракнете върху Промяна File бутон или изберете Проект->Промяна File.
В Извора File диалоговия прозорец, който се отваря, задайте Look In на директорията
където новото file се намира. Новият file трябва да е от същия тип като file искате да замените.
Ако не виждате своя file в списъка, изберете типа на file имате нужда от
на Files на полето Тип.
Щракнете двукратно върху file. Новият file заменя стария в проекта
списък. LO
4. Да уточните как проект files се записват в проекта, щракнете с десния бутон върху a file в Проекта view и изберете File Опции. Задайте Save File опция или за Относително спрямо проекта, или за Абсолютен път.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на проекта Files

Глава 4: Създаване на проект за логически синтез

5. За проверка на времето стamp на а file, щракнете с десния бутон върху a file в Проекта view и изберете File Опции. Проверете времето, което file беше последно модифициран. Натиснете OK.

Настройка на проекта View Предпочитания за показване
Можете да персонализирате организацията и показването на проекта files. 1. Изберете Опции->Проект View Опции. Проектът View Отваря се формата за опции.

2. Да организира различни видове въвеждане files в отделни папки, проверете View Проект Files в Папки.
Маркирането на тази опция създава отделни папки в проекта view за ограничение files и източник files.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройка на проекта Files

3. Контрол file дисплей със следното:
Автоматично показване на всички files, като отметнете Show Project Library. Ако
това не е отметнато, Проектът view не се показва files, докато щракнете върху символа плюс и разгънете files в папка.
Поставете отметка в едно от квадратчетата в проекта File Име Показва раздел на
форма, за да определите как fileимена се показват. Можете да покажете само fileиме, относителния път или абсолютния път.
4. Към view проект files в персонализирани персонализирани папки, проверете View Проект Files в Персонализирани папки. За повече информация вижте Създаване на персонализирани папки, на страница 66. Типовите папки се показват само ако има няколко типа в потребителска папка.

Персонализирани папки
© 2014 Synopsys, Inc. 64

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройка на проекта Files

Глава 4: Създаване на проект за логически синтез

5. Да отворите повече от една реализация в един и същи проект view, отметнете Разрешаване на отваряне на множество проекти.
Проект 1

Проект 2

6. Контролирайте изхода file дисплей със следното:
Поставете отметка в Покажи всички Files в полето Results Directory, за да покажете целия резултат
fileгенерирани след синтез.
Промяна на изхода file организация, като щракнете върху една от заглавните ленти
в Резултатите от изпълнението view. Можете да групирате files по тип или ги сортирайте според датата на последната им промяна.
7. Към view file информация, изберете file в Проекта view, щракнете с десния бутон и изберете File Опции. Напримерample, можете да проверите датата a file беше модифициран.
Актуализиране на пътища за включване на Verilog в по-стар проект Files
Ако имате проект file създаден с по-стара версия на софтуера (преди 8.1), Verilog включва пътища в това file са относителни спрямо директорията с резултати или източника file с операторите `include. В изданията след 8.1 проектът file `include пътищата са относителни към проекта file само. GUI в по-новите издания не надгражда автоматично по-стария prj files да отговарят на по-новите правила. За надграждане и използване на стария проект file, направете едно от следните неща:
· Ръчно редактиране на prj file в текстов редактор и добавете следното към
ред преди всеки set_option -include_path:
set_option -project_relative_includes 1
· Започнете нов проект с по-нова версия на софтуера и изтрийте
стар проект. Това ще направи новия prj file спазвайте новото правило, където включванията са относителни към prj file.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Управление на проекта File Йерархия

Управление на проекта File Йерархия
Следващите раздели описват как можете да създавате и управлявате персонализирани папки и files в проекта view:
· Създаване на персонализирани папки · Манипулиране на персонализирани папки на проекти · Манипулиране на персонализирани Files

Създаване на персонализирани папки
Можете да създавате логически папки и да персонализирате files в различни йерархични групи във вашия проект view. Тези папки могат да бъдат зададени с всяко име или ниво на йерархия. Напримерample, можете произволно да съпоставите вашата операционна система file структура или HDL логическа йерархия. Персонализираните папки се отличават със своя син цвят.

Има няколко начина за създаване на персонализирани папки и след това добавяне files към тях в проект. Използвайте един от следните методи:

1. Щракнете с десния бутон върху проект file или друга персонализирана папка и изберете Добавяне на папка от изскачащото меню. След това изпълнете някое от следните file операции:

Щракването с десния бутон показва така

на това

fyioleuoLcrOafnileesitahnedr

изберете изберете

Поставете в папка. Подменю съществуваща папка или създаване

нова папка.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Управление на проекта File Йерархия

Глава 4: Създаване на проект за логически синтез

Имайте предвид, че можете произволно да наименувате папката, но не използвайте знака (/), защото това е йерархичен разделителен символ.
За да преименувате папка, щракнете с десния бутон върху папката и изберете Преименуване от
изскачащото меню. Появява се диалоговият прозорец Преименуване на папка; посочете ново име.
2. Използвайте Add Files към диалоговия прозорец на проекта, за да добавите цялото съдържание на йерархия на папка и по избор място files в персонализирани папки, съответстващи на йерархиите на папките на OS, изброени в дисплея на диалоговия прозорец.

За да направите това, изберете Добавяне File бутон в проекта view.
След това изберете всички поискани папки като dsp от диалоговия прозорец
щракнете върху бутона Добавяне. Това поставя всички files от йерархията на dsp в потребителската папка, която току-що създадохте.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Управление на проекта File Йерархия

За автоматично поставяне на files в персонализирани папки, съответстващи на
йерархията на папките на OS, проверете опцията, наречена Add Files към Персонализирани папки в диалоговия прозорец.
По подразбиране името на персонализираната папка е същото име като папката
съдържащи files или папка, която да се добави към проекта. Можете обаче да промените начина, по който папките са именувани, като щракнете върху бутона Опция за папки. Показва се следният диалогов прозорец.

За да използвате:
Само папката, съдържаща files за името на папката щракнете върху Използване на ОС
Име на папка.
Името на пътя до избраната папка, за да се определи нивото на
йерархия, отразена за пътя на потребителската папка.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Управление на проекта File Йерархия

Глава 4: Създаване на проект за логически синтез

3. Можете да плъзгате и пускате files и папки от приложение на OS Explorer в проекта view. Тази функция е налична на настолни компютри с Windows и Linux, работещи с KDE.
Когато плъзнете и пуснете a file, веднага се добавя към проекта.
Ако няма отворен проект, софтуерът създава проект.
Когато плъзнете и пуснете a file върху папка, то ще бъде поставено в нея
папка. Първоначално Доп Files to Project се показва диалоговият прозорец с молба да потвърдите fileще бъдат добавени към проекта. Можете да щракнете върху OK, за да приемете files. Ако искате да направите промени, можете да щракнете върху бутона Премахни всички и да посочите нов филтър или опция.

Забележка: За показване на персонализирани папки в проекта view, изберете Опции->Проект View Меню с опции, след което активирайте/деактивирайте квадратчето за отметка за View Проект Files в Персонализирани папки в диалоговия прозорец.

Манипулиране на персонализирани папки на проекти
Следната процедура описва как можете да премахнете files от папки, изтриване на папки и промяна на йерархията на папките.
1. За да премахнете a file от персонализирана папка или:
Плъзнете и пуснете го в друга папка или върху проекта. Маркирайте file, щракнете с десния бутон и изберете Премахване от папка от
изскачащо меню.
Не използвайте клавиша Delete (DEL), тъй като това премахва file от проекта.
2. За да изтриете персонализирана папка, маркирайте я, след това щракнете с десния бутон и изберете Изтриване от изскачащото меню или натиснете клавиша DEL. Когато изтриете папка, направете един от следните избори:
Щракнете върху Да, за да изтриете папката и fileсе съдържа в папката от
проекта.
Щракнете върху Не, за да изтриете папката.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Управление на проекта File Йерархия

3. За да промените йерархията на персонализираната папка:
Плъзнете и пуснете папката в друга папка, така че да е под-
папка или над проекта, за да го преместите на най-високо ниво.
За да премахнете йерархията от най-високо ниво на персонализирана папка, плъзнете и пуснете
желаното подниво на йерархия над проекта. След това изтрийте празната основна директория за папката.
Напримерample, ако съществуващата персонализирана папка е:
/Прamples/Verilog/RTL
Да предположим, че искате само RTL йерархия на едно ниво, след което плъзнете и пуснете RTL върху проекта. След това можете да изтриете /Exampдиректория les/Verilog.

Манипулиране по поръчка Files
Освен това можете да извършвате следните видове персонализирани file операции:
1. За да потиснете показването на files в папките Type, щракнете с десния бутон върху Project view и изберете Проект View Опции или изберете Опции->Проект View Опции. Деактивирайте опцията View Проект Files в „Тип папки“ в диалоговия прозорец.
2. За показване files по азбучен ред вместо по ред на проекти, проверете Сортиране Fileбутон s в проекта view контролен панел. Щракнете върху клавиша със стрелка надолу в долния ляв ъгъл на панела, за да включите и изключите контролния панел.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Управление на проекта File Йерархия

Глава 4: Създаване на проект за логически синтез

Превключване на контролния панел
3. За да промените реда на files в проекта:
Уверете се, че сте деактивирали персонализирани папки и сортиране files. Плъзнете и пуснете a file до желаната позиция в списъка на files.
4. За да промените file въведете, плъзнете го и го пуснете в новата папка с типове. Софтуерът ще ви подкани за потвърждение.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройване на реализации

Настройване на реализации
Внедряването е версия на проект, реализиран със специфичен набор от ограничения и други настройки. Един проект може да съдържа множество реализации, всяка със собствени настройки.

Работа с множество реализации
Инструментът Synplify Pro ви позволява да създавате множество реализации на един и същ дизайн и след това да сравнявате резултатите. Това ви позволява да експериментирате с различни настройки за един и същ дизайн. Реализациите са ревизии на вашия дизайн в контекста на софтуера за синтез и не заместват външния софтуер и процеси за контрол на изходния код.
1. Щракнете върху бутона Добавяне на изпълнение или изберете Проект->Ново изпълнение и задайте нови опции за устройство (раздел Устройство), нови опции (раздел Опции) или ново ограничение file (Раздел Ограничения).
Софтуерът създава друга реализация в проекта viewНовата имплементация има същото име като предишната, но с различен суфикс на числото. Следващата фигура показва две имплементации, rev1 и rev2, като текущата (активна) имплементация е маркирана.

Новата реализация използва същия изходен код files, но различни опции и ограничения на устройството. Копира някои files от предишната реализация: tlg log file, srs RTL netlist fileи design_fsm.sdc file генериран от FSM Explorer. Софтуерът поддържа повторяема история на изпълненията на синтез.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Настройване на реализации

Глава 4: Създаване на проект за логически синтез

2. Стартирайте синтеза отново с новите настройки.
За да стартирате само текущата реализация, щракнете върху Изпълнение.
За да стартирате всички реализации в проект, изберете Изпълнение->Изпълнение на всички
Внедрявания.
Можете да използвате множество реализации, за да опитате различна част или да експериментирате с различна честота. Вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за информация относно опциите за настройка.
Проектът view показва всички реализации с маркирана активна реализация и съответния изход fileгенерирани за активното внедряване, показано в резултатите от внедряването view отдясно; промяната на активното изпълнение променя изхода file дисплей. Прозорецът за наблюдение наблюдава активното внедряване. Ако конфигурирате този прозорец да наблюдава всички реализации, новата реализация се актуализира автоматично в прозореца.
3. Сравнете резултатите.
Използвайте прозореца за наблюдение, за да сравните избраните критерии. Уверете се, че сте задали
реализациите, които искате да сравните с командата Configure Watch. Вижте Използване на прозореца за наблюдение, на страница 190 за подробности.

За да сравните подробности, сравнете дневника file резултати.
4. За да преименувате изпълнение, щракнете с десния бутон на мишката върху името на изпълнението в проекта view, изберете Промяна на името на изпълнението от изскачащото меню и въведете ново име.
Имайте предвид, че текущият потребителски интерфейс презаписва изпълнението; изданията преди 9.0 запазват изпълнението, което трябва да бъде преименувано.
5. За да копирате изпълнение, щракнете с десния бутон на мишката върху името на изпълнението в проекта view, изберете „Копиране на имплементация“ от изскачащото меню и въведете ново име за копието.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Настройване на реализации

6. За да изтриете изпълнение, щракнете с десния бутон на мишката върху името на изпълнението в проекта viewи изберете Премахване на внедряването от изскачащото меню.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез
Задаване на опции за изпълнение на логическия синтез
Можете да зададете глобални опции за вашите реализации на синтез, някои от тях специфични за технологията. Този раздел описва как да зададете глобални опции като устройство, оптимизация и file опции с командата Implementation Options. За информация относно задаването на ограничения за имплементацията вижте „Задаване на ограничения на SCOPE“, на страница 119. За информация относно презаписването на глобални настройки с отделни атрибути или директиви вижте „Задаване на атрибути и директиви“, на страница 90.
Този раздел разглежда следните теми:
· Задаване на опции на устройството, на страница 75 · Задаване на опции за оптимизация, на страница 78 · Задаване на глобална честота и ограничение Files, на страница 80 · Задаване на опции за резултат, на страница 82 · Задаване на изходен отчет за синхронизация, на страница 84 · Задаване на опции за Verilog и VHDL, на страница 84
Настройка на опциите на устройството
Опциите на устройството са част от глобалните опции, които можете да зададете за изпълнението на синтеза. Те включват избор на част (технология, степен на част и скорост) и опции за внедряване (вмъкване на I/O и разклонения). Опциите и изпълнението на тези опции могат да варират от технология до технология, така че проверете главите на доставчика на Справочното ръководство за информация относно опциите на вашия доставчик.
1. Отворете формуляра Опции за внедряване, като щракнете върху бутона Опции за внедряване или изберете Проект->Опции за внедряване и щракнете върху раздела Устройство в горната част, ако вече не е избран.
2. Изберете технология, част, пакет и скорост. Наличните опции варират в зависимост от избраната от вас технология.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
3. Задайте опциите за картографиране на устройството. Опциите варират в зависимост от избраната от вас технология.
Ако не сте сигурни какво означава дадена опция, щракнете върху опцията, за да видите
описание в полето по-долу. За пълно описание на опциите щракнете върху F1 или вижте съответната глава на доставчика в Справочното ръководство.
За да зададете опция, въведете стойността или поставете отметка в квадратчето, за да я активирате.
За повече информация относно задаването на ограничения за разклоняване и пренастройването на времето вижте съответно „Задаване на ограничения за разклоняване“ на страница 348 и „Пренастройване на времето“ на страница 334. За подробности относно други опции, специфични за производителя, вижте съответната глава за производителя и технологичното семейство в Справочника.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез

4. Задайте други опции за внедряване според нуждите (вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за списък с възможности за избор). Натиснете OK.
5. Щракнете върху бутона Изпълнение, за да синтезирате дизайна. Софтуерът компилира и картографира дизайна, като използва опциите, които сте задали.
6. За да зададете опции на устройството със скрипт, използвайте командата set_option Tcl. Следващата таблица съдържа азбучен списък на опциите на устройството в раздела Устройство, съпоставени с еквивалентните Tcl команди. Тъй като опциите са базирани на технология и семейство, всички опции, изброени в таблицата, може да не са налични в избраната технология. Всички команди започват с set_option, последвано от синтаксиса в колоната, както е показано. Проверете Справочното ръководство за най-изчерпателния списък с опции за вашия доставчик.
Таблицата по-долу показва повечето от опциите на устройството.

Опция Анотирани свойства за Analyst Деактивиране на I/O Insertion Fanout Guide

Tcl команда (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.

опция

Tcl команда (set_option…)

Пакет

-пакет pkg_name

Част

-част име_на част

Разрешаване на смесени драйвери

-resolve_multiple_driver {1|0}

Скорост

-speed_grade speed_grade

технология

- ключова дума за технологии

Актуализиране на данните за времето на компилиране -update_models_cp {0|1}

Генериране на база данни HDL Analyst -hdl_qload {1|0}

Настройване на опции за оптимизация
Опциите за оптимизация са част от глобалните опции, които можете да зададете за внедряването. Този раздел ви казва как да зададете опции като честота и опции за глобална оптимизация като споделяне на ресурси. Можете също да зададете някои от тези опции със съответните бутони в потребителския интерфейс.
1. Отворете формуляра Опции за внедряване, като щракнете върху бутона Опции за внедряване или изберете Проект->Опции за внедряване и щракнете върху раздела Опции в горната част.
2. Щракнете върху желаните опции за оптимизация, или във формуляра, или в проекта view. Вашият избор варира в зависимост от технологията. Ако дадена опция не е налична за вашата технология, тя е сива. Задаването на опцията на едно място автоматично я актуализира на другото.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез

Проект View

Опции за оптимизация Опции за внедряване->Опции

За подробности относно използването на тези оптимизации вижте следните раздели:

FSM компилатор FSM Explorer
Повторно време за споделяне на ресурси

Оптимизиране на държавни машини, на страница 354
Изпълнение на FSM Explorer, на страница 359 Забележка: Само част от технологиите на Microsemi поддържат опцията FSM Explorer. Използвайте панела Project->Implementation Options->Options, за да определите дали тази опция се поддържа за устройството, което посочите във вашия инструмент.
Споделяне на ресурси, на страница 352
Повторно време, на страница 334

Еквивалентните опции на командата Tcl set_option са следните:

Опция FSM компилатор FSM Explorer Resource Sharing Retiming

set_option Tcl Command Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Задайте други опции за внедряване според нуждите (вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за списък с възможности за избор). Натиснете OK.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
4. Щракнете върху бутона „Стартирай“, за да стартирате синтеза.
Софтуерът компилира и картографира дизайна, използвайки зададените от вас опции.
HDL Analyst Генериране на база данни
По подразбиране софтуерът чете целия дизайн, извършва логически оптимизации и разпространение на времето и записва изход в единичен списък на мрежи (srs). Тъй като дизайните стават по-големи, времето за изпълнение и отстраняване на грешки в дизайна става по-предизвикателно.
Тази опция позволява на компилатора предварително да раздели дизайна на множество модули, които се записват в отделен списък на мрежи files (srs). За да активирате тази опция, отметнете квадратчето за отметка „Генериране на база данни HDL Analyst“ в раздела „Опции“ на диалоговия прозорец „Опции за внедряване“. Тази функция значително подобрява използването на памет за големи проекти.
Тази функция може да бъде активирана и от прозореца на Tcl скрипта, като се използва следната Tcl команда set_option:
set_option -hdl_qload 1
След като опцията HDL Analyst Generation Database Generation е активирана, използвайте опцията Incremental Quick Load в инструмента HDL Analyst, за да покажете дизайна, като използвате или един списък с мрежи (srs), или множество списъци с мрежи на RTL модул от най-високо ниво (srs). Инструментът може да вземе напредtage на тази функция чрез динамично зареждане само на засегнатата йерархия на дизайна. Напримерampт.е., браузърът на йерархията може да разшири само йерархията на по-ниско ниво, ако е необходимо за бързо зареждане. Опцията за постепенно бързо зареждане се намира в панела „Общи“ на диалоговия прозорец „Опции на HDL Analyst“. Вижте „Общ панел“ на страница 304.

Задаване на глобална честота и ограничение Files

Тази процедура ви показва как да зададете глобалната честота и да укажете ограничението files за изпълнението.

1. За да зададете глобална честота, направете едно от следните неща:

Въведете глобална честота в проекта view.

Отворете формуляра Опции за внедряване, като щракнете върху Внедряване

Бутон Опции Раздел Ограничения.

избиране

Проект->Внедряване

Опции,

щракнете

на

Еквивалентната команда Tcl set_option е -frequency frequencyValue.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез
Можете да замените глобалната честота с локални ограничения, както е описано в „Задаване на ограничения на SCOPE“ на страница 119. В инструмента Synplify Pro можете автоматично да генерирате ограничения на тактовата честота за вашия дизайн, вместо да задавате глобална честота. Вижте „Използване на автоматични ограничения“ на страница 291 за подробности.
Проект за глобална честота и ограничения View
Опции за внедряване -> Ограничения

2. Да се уточни ограничение files за изпълнение, направете едно от следните:
Изберете Проект->Опции за внедряване->Ограничения. Проверете ограничението
files, които искате да използвате в проекта.
От панела Опции за изпълнение->Ограничения можете също да щракнете върху
добавете ограничение file.
С избраната реализация, която искате да използвате, щракнете върху Добавяне File в
Проект viewи добавете ограничението fileимате нужда.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
За създаване на ограничение files, вижте Определяне на ограничения на ОБХВАТ, на страница 119.
3. Премахване на ограничението files от изпълнение, направете едно от следните:
Изберете Проект->Опции за внедряване->Ограничения. Щракнете върху квадратчето за отметка
до file име.
В проекта view, щракнете с десния бутон върху ограничението file да бъдат премахнати и
изберете Премахване от проекта.
Това премахва ограничението file от имплементацията, но не я изтрива.
4. Задайте други опции за внедряване според нуждите (вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за списък с възможности за избор). Натиснете OK.
Когато синтезирате дизайна, софтуерът компилира и картографира дизайна, като използва опциите, които сте задали.
Задаване на опции за резултат
Този раздел ви показва как да зададете критерии за изхода от изпълнението на синтеза.
1. Отворете формуляра Опции за внедряване, като щракнете върху бутона Опции за внедряване или изберете Проект->Опции за внедряване и щракнете върху раздела Резултати от внедряването в горната част.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез

2. Определете изхода fileкоито искате да генерирате.
За генериране на картографиран netlist files, щракнете върху Write Mapped Verilog Netlist или Write
Картографиран VHDL Netlist.
За генериране на специфично за доставчика ограничение file за анотация напред,
щракнете върху Записване на ограничение на доставчика File. Вижте За подробности относно този отчет, вижте Отчет за проверка на ограниченията, на страница 270. от Ръководството за справка, на страница 56 за повече информация.
3. Задайте директорията, в която искате да запишете резултатите.
4. Задайте формата за изхода file. Еквивалентната команда Tcl за скриптове е формат на project -result_format.
Може също да искате да зададете атрибути, за да контролирате картографирането на имена. За подробности вижте съответната глава на доставчика в Справочното ръководство.
5. Задайте други опции за внедряване според нуждите (вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за списък с възможности за избор). Натиснете OK.
Когато синтезирате дизайна, софтуерът компилира и картографира дизайна, като използва опциите, които сте задали.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
Указване на изходния отчет за времето
Можете да определите колко се отчита в отчета за времето, като зададете следните опции.
1. Изберете Проект->Опции за внедряване и щракнете върху раздела Отчет за времето. 2. Задайте броя на критичните пътища, които искате софтуерът да докладва.

3. Посочете броя на началните и крайните точки, които искате да видите докладвани в секциите на критичния път.
4. Задайте други опции за внедряване, ако е необходимо (вижте „Задаване на опции за внедряване на логически синтез“, на страница 75 за списък с опции). Щракнете върху OK. Когато синтезирате дизайна, софтуерът го компилира и картографира, използвайки зададените от вас опции.
Задаване на опции за Verilog и VHDL
Когато настроите Verilog и VHDL източника fileвъв вашия проект, можете също да зададете определени опции на компилатора.
Настройка на Verilog File Опции
Задавате Verilog file опции, като изберете или Project->Implementation Options->Verilog, или Options->Configure Verilog Compiler.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез

1. Посочете формата Verilog, който да използвате.
За да настроите компилатора глобално за всички files в проекта, изберете
Проект->Опции за имплементация->Verilog. Ако използвате Verilog 2001 или SystemVerilog, проверете Справочника за поддържани конструкции.
За да укажете компилатора Verilog на file основа, изберете file в
Проект view. Щракнете с десния бутон и изберете File Опции. Изберете подходящия компилатор. Verilog по подразбиране file форматът за нови проекти е SystemVerilog.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
2. Посочете модула от най-високо ниво, ако все още не сте го направили в проекта view.
3. За да извлечете параметри от изходния код, направете следното:
Щракнете върху „Извличане на параметри“. За да отмените стойността по подразбиране, въведете нова стойност за параметър.
Софтуерът използва новата стойност само за текущата реализация. Имайте предвид, че извличането на параметри не се поддържа за смесени дизайни.

4. Въведете директивата в Compiler Directives, като използвате интервали за разделяне на изразите. Можете да въвеждате директиви, които обикновено бихте въвели с изразите 'ifdef и `define в кода. Напримерample, ABC=30 води до това, че софтуерът записва следните изрази към проекта file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез
5. В Include Path Order посочете пътищата за търсене за включващите команди за Verilog fileкоито са във вашия проект. Използвайте бутоните в горния десен ъгъл на полето, за да добавяте, изтривате или пренареждате пътищата.
6. В директориите на библиотеката посочете пътя до директорията, която съдържа библиотеката fileза вашия проект. Използвайте бутоните в горния десен ъгъл на полето, за да добавяте, изтривате или пренареждате пътищата.
7. Задайте други опции за внедряване, ако е необходимо (вижте „Задаване на опции за внедряване на логически синтез“, на страница 75 за списък с опции). Щракнете върху OK. Когато синтезирате дизайна, софтуерът го компилира и картографира, използвайки зададените от вас опции.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез. Задаване на опции за внедряване на логически синтез.
Настройка на VHDL File Опции
Задавате VHDL file опции, като изберете или Проект->Опции за изпълнение->VHDL, или Опции->Конфигуриране на VHDL компилатор.

За VHDL източник можете да посочите опциите, описани по-долу.
1. Посочете модула от най-високо ниво, ако все още не сте го направили в проекта viewАко модулът от най-високо ниво не се намира в работната библиотека по подразбиране, трябва да укажете библиотеката, където компилаторът може да намери модула. За информация как да направите това вижте VHDL панел, на страница 200.
Можете също да използвате тази опция за дизайни на смесени езици или когато искате да посочите модул, който не е действителният обект от най-високо ниво за показване на HDL Analyst и LdOebugging в схемата views. 2. За дефинирано от потребителя кодиране на държавна машина направете следното:
Посочете вида кодиране, което искате да използвате.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Задаване на опции за имплементация на логически синтез Глава 4: Създаване на проект за логически синтез
Деактивирайте FSM компилатора.
Когато синтезирате дизайна, софтуерът използва директивите на компилатора, които сте задали тук, за да кодира държавните машини и не изпълнява FSM компилатора, който би заменил директивите на компилатора. Като алтернатива можете да дефинирате държавни машини с атрибута syn_encoding, както е описано в Дефиниране на държавни машини във VHDL, на страница 308.
3. За да извлечете генерични кодове от изходния код, направете следното:
Щракнете върху Извличане на общи константи. За да замените стойността по подразбиране, въведете нова стойност за генерично.
Софтуерът използва новата стойност само за текущата имплементация. Обърнете внимание, че не можете да извличате генерични кодове, ако имате смесен езиков дизайн.

4. За да прехвърлите три състояния през границите на процесите/блоковете, проверете дали „Прехвърляне на три състояния“ е активирано. За подробности вижте „Опция за прехвърляне на три състояния“ на страница 212 в Справочника.
5. Определете интерпретацията на директивите synthesis_on и synthesis_off:
За да накарате компилатора да интерпретира директивите synthesis_on и synthesis_off
подобно на translate_on/translate_off, активирайте опцията за включване/изключване на синтеза, внедрено като включване/изключване на превода.
За да игнорирате директивите synthesis_on и synthesis_off, уверете се, че
тази опция не е отметната. Вижте translate_off/translate_on, на страница 226 в Справочното ръководство за повече информация.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Специфициране на атрибути и директиви

6. Задайте други опции за внедряване според нуждите (вижте Задаване на опции за изпълнение на логическия синтез, на страница 75 за списък с възможности за избор). Натиснете OK.
Когато синтезирате дизайна, софтуерът компилира и картографира дизайна, като използва опциите, които сте задали.

Специфициране на атрибути и директиви

Атрибутите и директивите са спецификации, които присвоявате на дизайнерски обекти, за да контролирате начина, по който вашият дизайн се анализира, оптимизира и картографира.
Атрибутите контролират оптимизациите на картографирането, а директивите контролират оптимизациите на компилатора. Поради тази разлика, трябва да посочите директиви в изходния код. Тази таблица описва методите, които са налични за създаване на спецификации на атрибути и директиви:

Ограничения на редактора на VHDL Verilog SCOPE File

Атрибути Да Да Да Да

Директиви Да Да Не Не

По-добре е да посочите атрибути в редактора SCOPE или ограниченията file, защото не е нужно първо да компилирате отново дизайна. За директиви трябва да компилирате дизайна, за да влязат в сила.
Ако ОБХВАТ/ограничения file и HDL изходният код са посочени за даден дизайн, ограниченията имат приоритет, когато има конфликти.
За повече подробности вижте следното:
· Задаване на атрибути и директиви във VHDL, на страница 91 · Задаване на атрибути и директиви във Verilog, на страница 92 · Задаване на атрибути с помощта на редактора SCOPE, на страница 93 · Задаване на атрибути в ограниченията File, на страница 97

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Специфициране на атрибути и директиви

Глава 4: Създаване на проект за логически синтез

Задаване на атрибути и директиви във VHDL
Можете да използвате други методи за добавяне на атрибути към обекти, както е посочено в „Задаване на атрибути и директиви“ на страница 90. Можете обаче да зададете директиви само в изходния код. Има два начина за дефиниране на атрибути и директиви във VHDL:
· Използване на пакета с предварително зададени атрибути
· Деклариране на атрибута всеки път, когато се използва
За подробности относно синтаксиса на атрибути на VHDL вижте Синтаксис на атрибути и директиви на VHDL, на страница 561 в Справочното ръководство.

Използване на пакета с предварително зададени VHDL атрибути
НапредъкътtagИзползването на предварително дефинирания пакет е, че избягвате предефинирането на атрибутите и директивите всеки път, когато ги включвате в изходния код. НедостатъкътtagПроблемът е, че вашият изходен код е по-малко преносим. Пакетът с атрибути се намира в installDirectory/lib/vhd/synattr.vhd.
1. За да използвате пакета с предварително дефинирани атрибути, включен в софтуерната библиотека, добавете тези редове към синтаксиса:
библиотека synplify; използвайте synplify.attributes.all;
2. Добавете желания атрибут или директива след декларацията на дизайнерската единица.
декларации ; атрибут attribute_name на objectName: objectType е стойност;
Напримерampле:
обект simpledff е порт (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
атрибут syn_noclockbuf на clk: сигналът е верен;
За подробности относно синтактичните конвенции вижте Синтаксис на атрибути и директиви на VHDL, на страница 561 в Справочника.
3. Добавете източника file към проекта.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Специфициране на атрибути и директиви

Деклариране на VHDL атрибути и директиви
Ако не използвате пакета с атрибути, трябва да предефинирате атрибутите всеки път, когато ги включвате в изходния код.
1. Всеки път, когато използвате атрибут или директива, дефинирайте го веднага след декларациите на дизайнерските единици, използвайки следния синтаксис:
декларация_дизайн_единица; атрибут attributeName: dataType; атрибут attributeName на objectName: objectType е стойност;
Напримерampле:
обект simpledff е порт (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
атрибут syn_noclockbuf: булев; атрибут syn_noclockbuf на clk :сигнал е верен;
2. Добавете източника file към проекта.

Указване на атрибути и директиви във Verilog
Можете да използвате други методи за добавяне на атрибути към обекти, както е описано в Указване на атрибути и директиви, на страница 90. Въпреки това, можете да посочите директиви само в изходния код.
Verilog няма предварително дефинирани атрибути и директиви за синтез, така че трябва да ги добавите като коментари. Името на атрибута или директивата се предхожда от ключовата дума synthesis. Verilog files са чувствителни към главни и малки букви, така че атрибутите и директивите трябва да бъдат посочени точно както са представени в техните синтактични описания. За подробности относно синтаксиса вижте Verilog Attribute and Directive Syntax, на страница 363 в Справочното ръководство.
1. За да добавите атрибут или директива във Verilog, използвайте синтаксиса на Verilog за редови или блокови коментари (в стил C), който се поставя директно след обекта на дизайна. Блоковите коментари трябва да предшестват точката и запетаята, ако има такава.
LO

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Специфициране на атрибути и директиви

Глава 4: Създаване на проект за логически синтез

Синтаксис на коментар на Verilog Block
/* synthesis attributeName = стойност */ /* synthesis directoryName = стойност */

Синтаксис на коментар за ред на Verilog
// synthesis attributeName = стойност // synthesis directoryName = стойност

За подробности относно синтактичните правила вижте Синтаксис на атрибути и директиви на Verilog, на страница 363 в Справочника. Следните са примериampлес:
модул fifo(out, in) /* синтез syn_hier = “hard” */;
2. За да прикачите множество атрибути или директиви към един и същ обект, разделете атрибутите с интервали, но не повтаряйте ключовата дума synthesis. Не използвайте запетаи. Напримерampле:
case state /* синтез пълен_case parallel_case */;
3. Ако множество регистъри са дефинирани с помощта на един reg оператор на Verilog и към тях е приложен атрибут, тогава софтуерът за синтез прилага само последния деклариран регистър в reg оператора. Напримерampле:
reg [5:0] q, q_a, q_b, q_c, q_d /* синтез syn_preserve=1 */;
Атрибутът syn_preserve се прилага само към q_d. Това е очакваното поведение за инструментите за синтез. За да приложите този атрибут към всички регистри, трябва да използвате отделен reg оператор на Verilog за всеки регистър и да приложите атрибута.

Задаване на атрибути с помощта на редактора SCOPE
Прозорецът SCOPE предоставя лесен за използване интерфейс за добавяне на всеки атрибут. Не можете да го използвате за добавяне на директиви, защото те трябва да бъдат добавени към източника files. (Вижте Указване на атрибути и директиви във VHDL, на страница 91 или Указване на атрибути и директиви във Verilog, на страница 92). Следната процедура показва как да добавите атрибут директно в прозореца SCOPE.
1. Започнете с компилиран дизайн и отворете прозореца SCOPE. За да добавите атрибутите към съществуващо ограничение file, отворете прозореца SCOPE, като щракнете върху съществуващия file в Проекта view. За да добавите атрибутите към нов file, щракнете върху иконата SCOPE и щракнете върху Initialize, за да отворите прозореца SCOPE.
2. Щракнете върху раздела Атрибути в долната част на прозореца ОБХВАТ.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Създаване на проект за логически синтез

Специфициране на атрибути и директиви

Можете да изберете първо обекта (стъпка 3) или първо атрибута (стъпка 4).

3. За да посочите обекта, направете едно от следните в колоната Обект. Ако вече сте посочили атрибута, колоната Обект изброява само валидни избори на обекти за този атрибут.
Изберете типа обект в колоната Филтър за обекти и след това изберете
обект от списъка с възможности за избор в колоната Обект. Това е най-добрият начин да се уверите, че посочвате обект, който е подходящ, с правилния синтаксис.

LO
Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Специфициране на атрибути и директиви

Глава 4: Създаване на проект за логически синтез

Плъзнете обекта, към който искате да прикачите атрибута, от
RTL или технология viewкъм колоната Обект в прозореца SCOPE. За някои атрибути, плъзгането и пускането може да не избере правилния обект. Напримерample, ако искате да зададете syn_hier на модул или обект като and gate, трябва да го зададете на view за този модул. Обектът ще има следния синтаксис: v:moduleName във Verilog или v:library.moduleName във VHDL, където можете да имате множество библиотеки.
Въведете името на обекта в колоната Обект. Ако не знаете
името, използвайте командата „Търсене“ или колоната „Филтър на обекти“. Уверете се, че сте въвели подходящия префикс за обекта, където е необходим. Напримерampле, за да зададете атрибут на view, трябва да добавите префикса v: към името на модула или обекта. За VHDL може да се наложи да посочите библиотеката, както и името на модула.
4. Ако първо сте посочили обекта, сега можете да посочите атрибута. Списъкът показва само валидните атрибути за типа обект, който сте избрали. Посочете атрибута, като задържите бутона на мишката в колоната Атрибут и изберете атрибут от списъка.

Ако първо сте избрали обекта, наличните възможности за избор се определят от избрания обект и технологията, която използвате. Ако първо сте избрали атрибута, наличните възможности за избор се определят от технологията.
Когато изберете атрибут, прозорецът SCOPE ви показва вида стойност, която трябва да въведете за този атрибут, и предоставя кратко описание на атрибута. Ако първо сте избрали атрибута, не забравяйте да се върнете и да укажете обекта.
5. Попълнете стойността. Задръжте натиснат бутона на мишката в колоната Стойност и изберете от списъка. Можете също да въведете стойност.

Synplify Pro за Microsemi Edition Ръководство за потребителя октомври 2014 г

Глава 4: Настройване на Logic Sy

Документи / Ресурси

SYnOPSYS FPGA Synthesis Synplify Pro за Microsemi Edition [pdf] Ръководство за потребителя
FPGA Synthesis Synplify Pro за Microsemi Edition, Synthesis Synplify Pro за Microsemi Edition, Synplify Pro за Microsemi Edition, Pro за Microsemi Edition, Microsemi Edition, Edition

Референции

Ръководство за потребителя

FPGA синтез Synplify Pro за Microsemi Edition

Спецификации

Информация за продукта

Инструкции за употреба на продукта

Глава 1: Въведение

Обхват на документа

Първи стъпки

Потребителският интерфейс приключиview

Глава 2: Потоци на проектиране на синтез на FPGA

Глава 3: Подготовка на входа

ЧЗВ

Въпрос: Мога ли да направя копия на документацията?

Въпрос: Как да стартирам софтуера?

Въпрос: Каква е предназначената аудитория за това ръководство за потребителя?

Документи / Ресурси

Референции

Оставете коментар

Отказ от отговор