Microsemi Edition အသုံးပြုသူလမ်းညွှန်အတွက် SYnOPSYS FPGA Synthesis Synplify Pro

Synopsys FPGA Synthesis – Microsemi Edition အတွက် Synplify Pro
FPGA အကောင်အထည်ဖော်မှုအတွက် ပြီးပြည့်စုံသောကိရိယာတစ်ခုဖြစ်သည်။
ယုတ္တိဗေဒပေါင်းစပ်မှုနှင့် ဒီဇိုင်းတွင် အသုံးပြုသူများကို အထောက်အကူပြုရန် ဒီဇိုင်းထုတ်ထားသည့် အင်္ဂါရပ်များ
စီးဆင်းသည်။

ထုတ်ကုန်အသုံးပြုမှု ညွှန်ကြားချက်များ

အခန်း 1- နိဒါန်း

ဒီအခန်းက ပြီးသွားပါပြီ။view Synopsys FPGA နှင့်
ပုံတူရိုက်ခြင်း ထုတ်ကုန်များ၊ FPGA အကောင်အထည်ဖော်ရေး ကိရိယာများနှင့် Synopsys FPGA
ကိရိယာအင်္ဂါရပ်များ။

စာရွက်စာတမ်း၏အတိုင်းအတာ

စာရွက်စာတမ်းအစုံတွင် ထုတ်ကုန်အင်္ဂါရပ်ဆိုင်ရာ အချက်အလက်များ ပါဝင်သည်။
FPGA ပေါင်းစပ်မှုနှင့် ဒီဇိုင်းကို စိတ်ဝင်စားသော သုံးစွဲသူများအတွက် ရည်ရွယ်ပါသည်။
စီးဆင်းသည်။

စတင်အသုံးပြုခြင်း

ဆော့ဖ်ဝဲကို စတင်အသုံးပြုရန် ပေးထားသည့်အတိုင်း စတင်ပါ။
ညွှန်ကြားချက်များနှင့် အကူအညီအတွက် အသုံးပြုသူလမ်းညွှန်ကို ကိုးကားပါ။

User Interface ကျော်သွားပါပြီ။view

ထိထိရောက်ရောက်အသုံးပြုရန် interface ကိုသင်ကိုယ်တိုင်ရင်းနှီးပါ။
ဆော့ဖ်ဝဲလ်အင်္ဂါရပ်များမှတဆင့် လမ်းညွှန်ပါ။

အခန်း 2- FPGA Synthesis Design Flows

ဤအခန်းတွင် FPGA အတွက် Logic Synthesis Design Flow ကို အသေးစိတ်ဖော်ပြထားသည်။
ပေါင်းစပ်မှု။

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ရောနှောဘာသာစကားအရင်းအမြစ်ကို အသုံးပြုနည်းကို လေ့လာပါ။ Files နှင့် Incremental
ထိရောက်သောထည့်သွင်းပြင်ဆင်မှုအတွက် Compiler ။

မှတ်ချက် - ဆက်စပ်ကန့်သတ်ချက်တစ်ခုခုကို သတိထားပါ။
Incremental Compiler ကို အသုံးပြု၍

အမြဲမေးလေ့ရှိသောမေးခွန်းများ

မေး- စာရွက်စာတမ်းမိတ္တူတွေ လုပ်လို့ရလား။

A- ဟုတ်ကဲ့၊ လိုင်စင်သဘောတူညီချက်သည် အတွင်းပိုင်းအတွက် မိတ္တူများပြုလုပ်ခြင်းကို ခွင့်ပြုပါသည်။
သင့်လျော်သော ရည်ညွှန်းချက်ဖြင့်သာ အသုံးပြုပါ။

မေး- ဆော့ဖ်ဝဲကို ဘယ်လိုစရမလဲ။

A- အခန်း 1 ရှိ “စတင်ခြင်း” ကဏ္ဍကို ကိုးကားပါ။
ဆော့ဖ်ဝဲလ်စတင်ခြင်းအတွက် အသေးစိတ်လမ်းညွှန်ချက်များအတွက် သုံးစွဲသူလမ်းညွှန်။

မေး- ဤအသုံးပြုသူလမ်းညွှန်အတွက် ရည်ရွယ်ထားသော ပရိသတ်ကား အဘယ်နည်း။

A- အသုံးပြုသူလမ်းညွှန်သည် FPGA ကို စိတ်ဝင်စားသူတိုင်းအတွက် ရည်ရွယ်ပါသည်။
ပေါင်းစပ်ခြင်းနှင့် ဒီဇိုင်းစီးဆင်းမှု။

View Fullscreen

Synopsys FPGA Synthesis
Microsemi Edition အတွက် Synplify Pro
အသုံးပြုသူလမ်းညွှန်
အောက်တိုဘာလ 2014

မူပိုင်ခွင့်သတိပေးချက်နှင့် မူပိုင်ခွင့်အချက်အလက်
မူပိုင်ခွင့် © 2014 Synopsys, Inc. အခွင့်အရေးများ လက်ဝယ်ရှိသည်။ ဤဆော့ဖ်ဝဲလ်နှင့် စာရွက်စာတမ်းများတွင် Synopsys, Inc ၏ ပိုင်ဆိုင်မှုဖြစ်သည့် လျှို့ဝှက်နှင့် မူပိုင်အချက်အလက်များ ပါဝင်ပါသည်။ ဆော့ဖ်ဝဲနှင့် စာရွက်စာတမ်းများကို လိုင်စင်သဘောတူညီချက်အောက်တွင် ထည့်သွင်းထားပြီး လိုင်စင်သဘောတူညီချက်၏ စည်းကမ်းချက်များနှင့်အညီသာ အသုံးပြုခြင်း သို့မဟုတ် ကူးယူနိုင်ပါသည်။ Synopsys, Inc. ၏ ကြိုတင်ရေးသားခွင့်ပြုချက်မရှိဘဲ Synopsys, Inc., သို့မဟုတ် လိုင်စင်သဘောတူညီချက်မှ အတိအလင်း ပေးထားသည့်အတိုင်း ဆော့ဖ်ဝဲလ်နှင့် စာရွက်စာတမ်းများ၏ တစ်စိတ်တစ်ပိုင်းကို မည်သည့်ပုံစံဖြင့် သို့မဟုတ် မည်သည့်နည်းလမ်းဖြင့် သို့မဟုတ် မည်သည့်နည်းဖြင့်မဆို၊ အီလက်ထရွန်းနစ်၊ စက်ပိုင်းဆိုင်ရာ၊ လက်စွဲစာအုပ်၊
စာရွက်စာတမ်း ကူးယူပိုင်ခွင့်
Synopsys နှင့် လိုင်စင်သဘောတူညီချက်သည် လိုင်စင်ရရှိသူကို ၎င်း၏အတွင်းပိုင်းအသုံးပြုမှုအတွက်သာ စာရွက်စာတမ်းမိတ္တူကူးယူခွင့်ပြုသည်။
မိတ္တူတစ်ခုစီတွင် မူပိုင်ခွင့်များ၊ ကုန်အမှတ်တံဆိပ်များ၊ ဝန်ဆောင်မှုအမှတ်အသားများနှင့် တစ်ဦးတည်းပိုင်အခွင့်အရေးဆိုင်ရာ သတိပေးချက်များ ရှိပါက ပါဝင်ရမည်။ လိုင်စင်ရရှိသူသည် မိတ္တူအားလုံးအတွက် နံပါတ်စဉ်အလိုက် သတ်မှတ်ပေးရပါမည်။ ဤမိတ္တူများတွင် မျက်နှာဖုံးစာမျက်နှာတွင် အောက်ပါဒဏ္ဍာရီပါ၀င်သည်-
"ဤစာရွက်စာတမ်းသည် __________________________________________ နှင့် ၎င်း၏ဝန်ထမ်းများကို သီးသန့်အသုံးပြုရန်အတွက် Synopsys, Inc. ၏ခွင့်ပြုချက်ဖြင့် မိတ္တူပွားထားပါသည်။ ၎င်းမှာ နံပါတ် __________ ဖြစ်သည်။"
Destination Control ထုတ်ပြန်ချက်
ဤထုတ်ဝေမှုတွင်ပါရှိသော နည်းပညာဆိုင်ရာ အချက်အလက်အားလုံးသည် United States of America ၏ ပို့ကုန်ထိန်းချုပ်ရေးဥပဒေများနှင့် သက်ဆိုင်ပါသည်။ အမေရိကန်ပြည်ထောင်စုဥပဒေနှင့် ဆန့်ကျင်သော အခြားနိုင်ငံများ၏ နိုင်ငံသားများအား ထုတ်ဖော်ခြင်းကို တားမြစ်ထားသည်။ သက်ဆိုင်ရာ စည်းမျဉ်းများကို ဆုံးဖြတ်ရန်နှင့် ၎င်းတို့ကို လိုက်နာရန် စာဖတ်သူ၏ တာဝန်ဖြစ်သည်။
LO

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ရှင်းလင်းချက်
SYNOPSYS, INC. နှင့် ၎င်း၏ လိုင်စင်ထုတ်ပေးသူများသည် မည်သည့်အမျိုးအစား၊ ထုတ်ဖော်ပြောဆိုမှု သို့မဟုတ် အဓိပ္ပာယ်ဖွင့်ဆိုထားသည်ကို အာမခံမပေးဘဲ ဤပစ္စည်းအပါအဝင်၊ သို့သော် အကန့်အသတ်မရှိ၊ အာမခံချက်ရှိသော အစိတ်အပိုင်းများအပါအဝင် အဓိပ္ပာယ်ဖွင့်ဆိုချက်များ၊ ရည်ရွယ်ချက်။
မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များ (®)
Synopsys, AEON၊ AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, MSPICEs, Light, I ModelTools၊ NanoSim၊ NOVeA၊ OpenVera၊ ORA၊ PathMill၊ Physical Compiler၊ PrimeTime၊ SCOPE၊ ရိုးရှင်းစွာ ပိုမိုကောင်းမွန်သော ရလဒ်များ၊ SiVL၊ SNUG၊ SolvNet၊ Sonic Focus၊ STAR Memory စနစ်၊ စုဖွဲ့ထားသော၊ Synplicity၊ Synplicity လိုဂို၊ Synplify၊ Teesis ပေါင်းစပ်ခြင်း Pro၊ ပေါင်းစပ်မှုများ၊ UMRBus၊ VCS၊ Vera နှင့် YIELDirector များသည် Synopsys, Inc ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။
ကုန်အမှတ်တံဆိပ် (TM)
AFGen၊ Apollo၊ ARC၊ ASAP၊ Astro-Rail၊ Astro-Xtalk၊ Aurora၊ AvanWaves၊ အကောင်းဆုံး၊ Columbia၊ Columbia-CE၊ Cosmos၊ CosmosLE၊ CosmosScope၊ CRITIC၊ CustomExplorer၊ CustomSim၊ DC ကျွမ်းကျင်သူ၊ DC ဒီဇိုင်းပညာရှင်၊ Ultraly DesignerHDL၊ DesignPower၊ DFTMAX၊ Direct Silicon Access၊ Discovery၊ Eclypse၊ Encore၊ EPIC၊ Galaxy၊ HANEX၊ HDL Compiler၊ Hercules၊ Hierarchical Optimization Technology၊ High-performance ASIC Prototyping System၊ HSIplus၊ i-Virtual Stepper၊ Jupiter၊ IICE၊ Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Planet, Physical Analyst, Raphael၊ RippledMixer၊ Saturn၊ Scirocco၊ Scirocco-i၊ SiWare၊ Star-RCXT၊ Star-SimXT၊ StarRC၊ System Compiler၊ System Designer၊ Taurus၊ TotalRecall၊ TSUPREM-4၊ VCSi၊ VHDL Compiler၊ VMC နှင့် Worksheet Buffer တို့သည် Synopsys ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ဝန်ဆောင်မှုအမှတ်များ (sm)
MAP-in၊ SVP Café နှင့် TAP-in တို့သည် Synopsys, Inc. ၏ ဝန်ဆောင်မှုအမှတ်အသားဖြစ်ပါသည်။ SystemC သည် Open SystemC Initiative ၏ ကုန်အမှတ်တံဆိပ်တစ်ခုဖြစ်ပြီး လိုင်စင်အောက်တွင် အသုံးပြုပါသည်။ ARM နှင့် AMBA များသည် ARM Limited ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ Saber သည် SabreMark Limited Partnership ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်တစ်ခုဖြစ်ပြီး လိုင်စင်အောက်တွင် အသုံးပြုထားသည်။ အခြားထုတ်ကုန် သို့မဟုတ် ကုမ္ပဏီအမည်များအားလုံးသည် ၎င်းတို့၏ သက်ဆိုင်ရာပိုင်ရှင်များ၏ ကုန်အမှတ်တံဆိပ်များ ဖြစ်နိုင်ပါသည်။
USA တွင် အောက်တိုဘာလ 2014 တွင် ပုံနှိပ်ခဲ့သည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

မာတိကာ

အခန်း 1- နိဒါန်း
Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA အကောင်အထည်ဖော်ရေး ကိရိယာများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA ကိရိယာ၏အင်္ဂါရပ်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၇
စာရွက်စာတမ်း၏အတိုင်းအတာ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 စာရွက်စာတမ်းအစုံ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ပရိသတ် ၂၁။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၁
စတင်အသုံးပြုခြင်း ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 ဆော့ဖ်ဝဲလ်ကို စတင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 အကူအညီရယူခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၂
User Interface ကျော်သွားပါပြီ။view . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀
အခန်း 2- FPGA Synthesis Design Flows
Logic Synthesis Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၆
အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။
HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL အရင်းအမြစ်ကို ဖန်တီးခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 အကြောင်းအရာအကူအညီတည်းဖြတ်မှုကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL အရင်းအမြစ်ကို စစ်ဆေးခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်း။ FileBuilt-in Text Editor ဖြင့် . . . . . . . . . . . . . . . . . . . . 35 တည်းဖြတ်ခြင်း Window Preferences များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 ပြင်ပ စာသားတည်းဖြတ်မှုကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog စာကြည့်တိုက်အတွက် စာကြည့်တိုက် တိုးချဲ့မှုများကို အသုံးပြုခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . ၄၂
ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၄
Incremental Compiler ကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 ကန့်သတ်ချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၅၀
Structural Verilog Flow ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 ကန့်သတ်ချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၅၂

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 ကန့်သတ်ချက်ကို ဘယ်အချိန်မှာ အသုံးပြုမလဲ။ FileSource Code ကို ကျော်သွားပါပြီ။ . . . . . . . . . . . . . . . . . . . . . . . 53 ကန့်သတ်မှုအတွက် စာသားတည်းဖြတ်မှုကို အသုံးပြုခြင်း။ File၎ (အမွေ)။ . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl အတားအဆီးအတွက် အထားအသိုလမ်းညွှန်ချက်များ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 ကန့်သတ်ချက်ကို စစ်ဆေးခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀၀
အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။
ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 ပရောဂျက်တစ်ခုဖန်တီးခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 လက်ရှိပရောဂျက်တစ်ခုကို ဖွင့်လှစ်ခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 ပရောဂျက်တစ်ခုသို့ ပြောင်းလဲမှုများ ပြုလုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 စီမံကိန်း သတ်မှတ်ခြင်း။ View ပြသမှု ဦးစားပေးများ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog ကို အပ်ဒိတ်လုပ်ခြင်း အဟောင်းပရောဂျက်တွင် လမ်းကြောင်းများ ပါဝင်သည်။ Files . . . . . . . . . . . . . . . . . . . . ၆၅
စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက် . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 စိတ်ကြိုက်ဖိုင်တွဲများ ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 စိတ်ကြိုက်ပရောဂျက်ဖိုင်တွဲများကို ကိုင်တွယ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 စိတ်ကြိုက်ခြယ်လှယ်ခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀၀
အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 လုပ်ဆောင်ချက်များစွာဖြင့် လုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၇၂
Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . 75 စက်ပစ္စည်း ရွေးချယ်မှုများ သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း ရွေးချယ်စရာများ ဆက်တင်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းနှင့် ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ Files . . . . . . . . . . . . . . . . . . . . . . 80 သတ်မှတ်ခြင်း ရလဒ်ရွေးချယ်မှုများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 အချိန်သတ်မှတ်ခြင်း အစီရင်ခံစာ ထွက်ရှိမှု။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog နှင့် VHDL ရွေးစရာများကို ဆက်တင်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၈၄
အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL တွင် သတ်မှတ်အရည်အချင်းများနှင့် ညွှန်ကြားချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilog တွင် သတ်မှတ်အရည်အချင်းများနှင့် ညွှန်ကြားချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE တည်းဖြတ်မှုကို အသုံးပြု၍ အရည်အချင်းများကို သတ်မှတ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . 93 ကန့်သတ်ချက်များရှိ အရည်အချင်းများကို သတ်မှတ်ခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀၃
ရှာဖွေနေပါသည်။ Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 ခွဲခြားသတ်မှတ်ခြင်း။ Fileရှာဖွေရန်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 စီစစ်ခြင်း။ Fileရှာဖွေရန်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 ရှာဖွေမှု စတင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ရှာဖွေမှုရလဒ်များ 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
သိမ်းဆည်းခြင်း။ Files နှင့် ပရောဂျက်များ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ပရောဂျက်တစ်ခုကို သိမ်းဆည်းပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ပရောဂျက်တစ်ခုကို သိမ်းဆည်းခြင်းမှ ဖြုတ်ပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀၄

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက်တစ်ခုကို ကူးယူပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၀၇
အခန်း ၅- ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။
SCOPE Editor ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 SCOPE တည်းဖြတ်မှုတွင် ကန့်သတ်ချက်များ ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 FDC Template Command ဖြင့် ကန့်သတ်ချက်များကို ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . ၁၁၆
SCOPE ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 ကန့်သတ်ချက်များကို ထည့်သွင်းခြင်းနှင့် တည်းဖြတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 နာရီနှင့် လမ်းကြောင်း ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 အဝင်နှင့်အထွက် ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Standard I/O Pad အမျိုးအစားများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL ကိုအသုံးပြုခြင်း။ View SCOPE GUI ၏ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 ကန့်သတ်ချက်များကို ထည့်သွင်းခြင်းနှင့် တည်းဖြတ်ခြင်းအတွက် လမ်းညွှန်ချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . ၁၂၇
အချိန်ကိုက်ခြွင်းချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . အချိန်ကိုက်ခြွင်းချက်များအတွက် 130 မှ/သို့/မှတဆင့် အမှတ်များ သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . 130 စက်ဘီးလမ်းကြောင်းများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 မှားယွင်းသောလမ်းကြောင်းများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၃၅
Tcl ဖြင့် အရာဝတ္ထုများကို ရှာဖွေခြင်းနှင့် ချဲ့ထွင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl ရှာဖွေမှုအတွက် ရှာဖွေမှုပုံစံများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Refining Tcl ကို -filter ဖြင့် ရှာဖွေပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 စုစည်းမှုများကို သတ်မှတ်ရန် Tcl Find Command ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . 138 စုစည်းမှုများကို သတ်မှတ်ရန် Tcl ကို ချဲ့ထွင်ရန် Command ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . 140 Tcl စစ်ဆေးခြင်း ရလဒ်များကို ရှာဖွေပြီး ချဲ့ထွင်ပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl ကိုအသုံးပြု၍ Batch မုဒ်တွင် ရှာဖွေချဲ့ထွင်ပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၄၂
စုစည်းမှုများကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 စုဆောင်းမှုများကို သတ်မှတ်ခြင်းအတွက် နည်းလမ်းများ နှိုင်းယှဉ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE စုစည်းမှုများကို ဖန်တီးခြင်းနှင့် အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Tcl Commands များကို အသုံးပြု၍ စုစည်းမှုများကို ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၄၇ ViewTcl Commands များဖြင့် စုစည်းမှုများကို ထိန်းချုပ်ခြင်းနှင့် ကိုင်တွယ်ခြင်း။ . . . . . . . . . . . . . . ၁၅၀
SDC ကို FDC သို့ပြောင်းလဲခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၅၄
SCOPE Editor (Legacy) ကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE ကန့်သတ်ချက်များ (အမွေအနှစ်) ကို ထည့်သွင်းခြင်းနှင့် တည်းဖြတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . 157 သတ်မှတ်ခြင်း SCOPE Timing Constraints (Legacy)။ . . . . . . . . . . . . . . . . . . . . . . 159 ပုံသေကန့်သတ်ချက်များကို ထည့်သွင်းခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 နာရီနှင့် လမ်းကြောင်း ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 နာရီများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 အဝင်နှင့်အထွက် ကန့်သတ်ချက်များ (အမွေအနှစ်) ကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . 169 မှားယွင်းသောလမ်းများကို သတ်မှတ်ခြင်း (အမွေ)။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၇၀

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 6- ရလဒ်များကို ပေါင်းစပ်ခြင်းနှင့် ခွဲခြမ်းစိတ်ဖြာခြင်း။
သင်၏ဒီဇိုင်းကိုပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 လော့ဂျစ်ပေါင်းစပ်မှု လုပ်ဆောင်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 အလုပ်စီမံခန့်ခွဲမှုအတွက် နောက်ဆုံးပေါ်စစ်ဆေးခြင်းကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . ၁၇၄
မှတ်တမ်းစစ်ဆေးခြင်း။ File ရလဒ်များ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၇၉ ViewLog နှင့်အလုပ်လုပ်ခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 တိကျသောအစီရင်ခံစာများကို လျင်မြန်စွာရယူခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 အဝေးမှ ရလဒ်များကို ရယူခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 မှတ်တမ်းကို အသုံးပြု၍ ရလဒ်များကို ပိုင်းခြားစိတ်ဖြာခြင်း။ File အစီရင်ခံစာများ . . . . . . . . . . . . . . . . . . . . . . . . 189 နာရီဝင်းဒိုးကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 အရင်းအမြစ်အသုံးပြုမှုကို စစ်ဆေးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၉၁
မက်ဆေ့ချ်များကို ကိုင်တွယ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 မက်ဆေ့ဂျ်တွင် ရလဒ်များကို စစ်ဆေးခြင်း။ Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 မက်ဆေ့ချ်တွင် မက်ဆေ့ချ်များကို စစ်ထုတ်ခြင်း။ Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Command Line မှ မက်ဆေ့ချ်များကို စစ်ထုတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . 197 Tcl Script ဖြင့် အလိုအလျောက် မက်ဆေ့ချ် စစ်ထုတ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . 198 မှတ်တမ်း File မက်ဆေ့ချ် ထိန်းချုပ်မှုများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ကိုင်တွယ်ရန် သတိပေးချက်များ 200 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၀၃
Error တွင် Continue ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Compile Point Synthesis အတွက် Error အပေါ် Continue ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . ၂၀၃
အခန်း 7- HDL Analyst နှင့် FSM ဖြင့် ခွဲခြမ်းစိတ်ဖြာခြင်း။ Viewer
Schematic တွင်အလုပ်လုပ်သည်။ Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL လေ့လာသူအကြား ကွဲပြားခြင်း။ Views . . . . . . . . . . . . . . . . . . . . . . . . 209 ဖွင့်လှစ်ခြင်း။ Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၁၂ ViewObject Properties များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 RTL/Technology ရှိ အရာဝတ္ထုများကို ရွေးချယ်ခြင်း။ Views . . . . . . . . . . . . . . . . . . . . . . . 215 Multisheet Schematics ဖြင့် လုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 အကြားရွေ့လျားခြင်း။ ViewSchematic Window တွင် . . . . . . . . . . . . . . . . . . . . . . 218 ဇယားကွက် သတ်မှတ်ခြင်း View ဦးစားပေးများ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows ကို စီမံခန့်ခွဲခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၂၁
Design Hierarchy စူးစမ်းခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Hierarchy Browser ဖြင့် ဖြတ်သွားခြင်း ဒီဇိုင်း Hierarchy . . . . . . . . . . . . . . . 222 တွန်း/ဖွင့်ခြင်းဖြင့် အရာဝတ္တု အဆင့်ဆင့်ကို စူးစမ်းခြင်း။ . . . . . . . . . . . . . . . . . . . . . . 223 ဖောက်ထွင်းမြင်ရသော သာဓကများ၏ အထက်အောက် စူးစမ်းလေ့လာခြင်း။ . . . . . . . . . . . . . . . . . . ၂၂၈
အရာဝတ္ထုများရှာဖွေခြင်း။ . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 HDL ခွဲခြမ်းစိတ်ဖြာသူရှိ အရာဝတ္ထုများကို ရှာဖွေရန် ရှာဖွေခြင်း။ Views . . . . . . . . . . . . . . . . . . . . . . . 230 Hierarchical နှင့် ကန့်သတ်ထားသော ရှာဖွေမှုများကို Find ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . 232 Find Command ဖြင့် Wildcards ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၃၅

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ရှာဖွေမှုများကို စစ်ထုတ်ခြင်း နှင့် Find ပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . 240 Output Netlist ကိုရှာဖွေရန် Find ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၄၀
ဖြတ်ကျော်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/နည်းပညာတစ်ခုအတွင်း ဖြတ်ကျော်စစ်ဆေးခြင်း။ View . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/နည်းပညာမှ ဖြတ်ကျော်စစ်ဆေးခြင်း။ View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Text Editor Window မှ ဖြတ်ကျော်စစ်ဆေးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl Script Window မှ ဖြတ်ကျော်စစ်ဆေးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM မှ ဖြတ်ကျော်စစ်ဆေးခြင်း။ Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၅၀
HDL Analyst Tool ဖြင့် ခွဲခြမ်းစိတ်ဖြာခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၅၁ Viewဒီဇိုင်းအဆင့်နှင့် ဆက်စပ်မှု။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtering Schematics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pin နှင့် Net Logic ကို ချဲ့ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 တိုးချဲ့ခြင်းနှင့် Viewချိတ်ဆက်မှုများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Flatning Schematic Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 ဒီဇိုင်းများကို ခွဲခြမ်းစိတ်ဖြာနေစဉ် မမ်မိုရီအသုံးပြုမှုကို လျှော့ချခြင်း။ . . . . . . . . . . . . . . . . . . ၂၆၇
FSM ကိုအသုံးပြုခြင်း။ Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၆၇
အခန်း ၈- အချိန်ကို ပိုင်းခြားစိတ်ဖြာခြင်း။
အချိန်ဇယားကို ခွဲခြမ်းစိတ်ဖြာခြင်း။ Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၇၄ Viewအချိန်ကိုက်အချက်အလက်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ဇယားကွက်တွင် အချိန်ဆွဲခြင်း အချက်အလက်ကို မှတ်သားခြင်း။ Views . . . . . . . . . . . . . . . . . . 275 RTL ရှိ နာရီသစ်ပင်များကို ပိုင်းခြားစိတ်ဖြာခြင်း။ View မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ မရ။ ၅၈ Viewအရေးပါသောလမ်းကြောင်းများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Negative Slack ကို ကိုင်တွယ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၈၀
STA ဖြင့် စိတ်ကြိုက်အချိန်ကိုက်အစီရင်ခံစာများ ထုတ်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၈၁
ခွဲခြမ်းစိတ်ဖြာမှုဒီဇိုင်း ကန့်သတ်ချက်များကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 ခွဲခြမ်းစိတ်ဖြာမှုဒီဇိုင်း ကန့်သတ်ချက်များကို အသုံးပြုခြင်းအတွက် ဇာတ်လမ်းများ။ . . . . . . . . . . . . . . . . . . . . . 285 ADC ဖန်တီးခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 adc တွင် အရာဝတ္ထုအမည်များကို မှန်ကန်စွာအသုံးပြုခြင်း။ File . . . . . . . . . . . . . . . . . . . . . . . . . ၃၆
အလိုအလျောက်ကန့်သတ်ချက်များကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 အလိုအလျောက်ကန့်သတ်ချက်များ၏ရလဒ်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၂၉၃
အခန်း ၉- အဆင့်မြင့်အရာဝတ္ထုများကို ကိုးကားခြင်း။
Synthesis အတွက် Black Boxes ကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog တွင် Intantiating Black Box နှင့် I/Os များ။ . . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL တွင် ချက်ချင်းလက်ငင်းပြနေသော Black Box နှင့် I/Os များ။ . . . . . . . . . . . . . . . . . . . . . . . . . 300 Black Box Timing ကန့်သတ်ချက်များ ပေါင်းထည့်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 အခြား Black Box ရည်ညွှန်းချက်များကို ပေါင်းထည့်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၀၆

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Synthesis အတွက် State Machines များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Verilog တွင် ပြည်နယ်စက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 VHDL တွင် ပြည်နယ်စက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 အရည်အချင်းများနှင့် ညွှန်ကြားချက်များဖြင့် FSM များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . ၃၀၉
လုံခြုံသော FSM များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၁၁
အလိုအလျောက် RAM အဆုံးအဖြတ်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM ပိတ်ဆို့ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM အရည်အချင်းများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 ပိတ်ဆို့ခြင်း RAM ကို ရည်ညွှန်းခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၁၇
RAM များကို စတင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Verilog တွင် RAM များကို စတင်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 VHDL တွင် RAM များကို စတင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၂၄
အခန်း 10- ဒီဇိုင်း-အဆင့် ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းများကို သတ်မှတ်ခြင်း။
ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ရန် အကြံပြုချက်များ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 အထွေထွေ ပိုမိုကောင်းမွန်အောင် အကြံပြုချက်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 ဧရိယာအတွက် အကောင်းဆုံးလုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 အချိန်ကိုက်ခြင်းအတွက် အကောင်းဆုံးပြင်ဆင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၃၂
အနားယူခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 အနားယူခြင်းကို ထိန်းချုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 အနားယူခြင်း Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 အနားယူခြင်း အစီရင်ခံစာ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Retimeing အလုပ်လုပ်ပုံ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၃၈
အရာဝတ္တုများကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းမှ ကာကွယ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . 342 ထိန်းသိမ်းခြင်း သို့မဟုတ် ကူးယူခြင်းအတွက် syn_keep ကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . 343 အထက်အောက် ချောမွေ့အောင် ထိန်းချုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 အထက်အောက် ထိန်းသိမ်းစောင့်ရှောက်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၄၆
Fanout ကို အကောင်းဆုံးဖြစ်အောင်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Fanout ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Buffering နှင့် ထပ်တူပြုခြင်းကို ထိန်းချုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၅၀
အရင်းအမြစ်များမျှဝေခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၅၂
I/Os ထည့်သွင်းခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၅၃
ပြည်နယ်စက်များကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 ပြည်နယ်စက်များကို အကောင်းဆုံးဖြစ်အောင် မည်သည့်အချိန်တွင် ဆုံးဖြတ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM Compiler LO ကို လုပ်ဆောင်နေပါသည်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorer ကို လုပ်ဆောင်နေပါသည်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၅၉
Probes ထည့်သွင်းခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၆၂

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အရင်းအမြစ်ကုဒ်တွင် Probes ကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Probe Attributes များကို အပြန်အလှန်အကျိုးသက်ရောက်စွာ ပေါင်းထည့်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၆၃
အခန်း 11- Compile Points များဖြင့် လုပ်ဆောင်ခြင်း။
အမှတ်အခြေခံများကို စုစည်းပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagCompile Point Design ၏ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manual Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nested Compile Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Compile Point အမျိုးအစားများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၇၀
Compile Point Synthesis အခြေခံများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compile Point Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 အင်တာဖေ့စ် လော့ဂျစ်မော်ဒယ်များ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Compile Points အတွက် 378 Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Incremental Compile Point Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Compile Point Timing Constraints ၏ ရှေ့သို့-မှတ်ချက်။ . . . . . . . . . . . . . . . ၃၈၄
Compile Points များကို ပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Manual Compile Point Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 ထိပ်တန်းအဆင့် ကန့်သတ်ချက်များကို ဖန်တီးခြင်း။ File Compile Points အတွက် . . . . . . . . . . . . . . . 388 Manual Compile Points သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Compile Point အဆင့်တွင် ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . 391 Compile Point ရလဒ်များကို ပိုင်းခြားစိတ်ဖြာခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၃၉၃
အခြားအင်္ဂါရပ်များနှင့်အတူ Compile Points ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Compile Points များကို Multiprocessing ဖြင့် ပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . ၃၉၆
တိုး၍ပြန်လည်ပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Compile Points များကို ဖြည်းဖြည်းချင်း ပြန်လည်ပေါင်းစပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . ၃၉၇
အခန်း 12- IP ထည့်သွင်းမှုဖြင့် လုပ်ဆောင်ခြင်း။
SYNCore ဖြင့် IP ကိုထုတ်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ဖြင့် FIFO များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore ဖြင့် RAM များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Byte-Enable RAM များကို SYNCore ဖြင့် သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore ဖြင့် ROM များကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 SYNCore ဖြင့် Adder/Subtractors သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . 427 SYNCore ဖြင့် သတ်မှတ်ကောင်တာများ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၃၄
Synopsys FPGA IP Encryption Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 ကျော်view Synopsys FPGA IP စီးဆင်းမှု။ . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 စာဝှက်ခြင်းနှင့် ကုဒ်ဝှက်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၄၂
ကုဒ်ဝှက်ထားသော IP ဖြင့် အလုပ်လုပ်သည်။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၄၆

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

သင်၏ IP ကို ကုဒ်ဝှက်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 လျှို့ဝှက်ကုဒ်P1735.pl Script ဖြင့် IP ကို ကုဒ်ဝှက်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . 448 စာဝှက် IP Script ဖြင့် IP ကို ကုဒ်ဝှက်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Script Output Method ကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP Package ကို ပြင်ဆင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၅၆
Hyper Source ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ပုံတူရိုက်ခြင်းအတွက် 460 Hyper Source ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP ဒီဇိုင်းများအတွက် Hyper Source ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP တစ်ခု၏ ဒီဇိုင်းအဆင့်မှ တစ်ဆင့် Threading Signals များ။ . . . . . . . . . . . . . . ၄၆၁
အခန်း 13- ကုန်ထုတ်စွမ်းအားအတွက် အကောင်းဆုံးလုပ်ငန်းစဉ်များ
Batch Mode ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 ပရောဂျက်တစ်ခုတွင် Batch မုဒ်ကို လုပ်ဆောင်နေသည်။ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl Script တစ်ခုဖြင့် Batch Mode ကို လုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 တန်းစီခြင်းလိုင်စင်များ။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၆၉
Tcl Scripts နှင့် Commands များဖြင့် အလုပ်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl Commands များနှင့် Scripts များကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Job Script တစ်ခု ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Parallel Jobs အရေအတွက် သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl Synthesis Script တစ်ခုကို ဖန်တီးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 မတူညီသော နာရီကြိမ်နှုန်းများကို စမ်းကြည့်ရန် Tcl Variables များကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . 476 ပစ်မှတ်နည်းပညာများစွာကို စမ်းသပ်ရန် Tcl ကိန်းရှင်များကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . 478 Script တစ်ခုဖြင့် Bottom-up Synthesis ကို လုပ်ဆောင်နေသည်။ . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၇၉
synhooks.tcl ဖြင့် အလိုအလျောက်စီးဆင်းမှု။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၇၉
အခန်း 14- Multiprocessing ကိုအသုံးပြုခြင်း။
Compile Points များဖြင့် Multiprocessing ပြုလုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 အများဆုံး အပြိုင်အလုပ်များ သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 လိုင်စင်အသုံးပြုမှု။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၈၅
အခန်း 15- Microsemi Designs အတွက် အကောင်းဆုံးဖြစ်အောင်
Microsemi ဒီဇိုင်းများကို အကောင်းဆုံးဖြစ်အောင်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 ကြိုတင်သတ်မှတ်ထားသော Microsemi Black Boxes ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen Macros ကို အသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Radhard Designs ဖြင့် လုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 အရင်းအမြစ်ကုဒ်တွင် syn_radhard အဆင့်ကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . 490 LO
အခန်း 16- Synthesis Output ဖြင့် လုပ်ဆောင်ခြင်း။
P&R Tools များသို့ အချက်အလက်များ ပေးပို့ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၉၄

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Pin တည်နေရာများကို သတ်မှတ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Microsemi Bus Ports အတွက် တည်နေရာ သတ်မှတ်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . 495 Macro သတ်မှတ်ခြင်းနှင့် မှတ်ပုံတင်ခြင်းနေရာ။ . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၉၅
ရောင်းချသူ-သတ်သတ်မှတ်မှတ် ထုတ်ပေးမှုကို ထုတ်ပေးခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 သင့်ရောင်းချသူထံ ထုတ်ပေးမှုကို ပစ်မှတ်ထားခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlist ဖော်မတ်များကို စိတ်ကြိုက်ပြင်ဆင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၄၉၇
အခန်း 17- ပေါင်းစပ်မှုလွန်လုပ်ဆောင်မှုများကို လုပ်ဆောင်ခြင်း။
Synthesis ပြီးနောက် P&R ကို အလိုအလျောက် လုပ်ဆောင်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၅၀၀
Identify Tools နှင့် အလုပ်လုပ်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Synplify Pro Tool မှ စတင်ခြင်း . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 စတင်ခြင်းနှင့်အတူ ပြဿနာများကို ကိုင်တွယ်ဖြေရှင်းခြင်းအား ခွဲခြားသတ်မှတ်ပါ။ . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Identify Tool ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Identify Tool ဖြင့် Compile Points ကိုအသုံးပြုခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . ၅၀၆
VCS Tool ဖြင့် ပုံဖော်ခြင်း။ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ၅၀၈

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၂
နိဒါန်း
Synplify Pro® ဆော့ဖ်ဝဲအတွက် ဤနိဒါန်းတွင် အောက်ပါတို့ကို ဖော်ပြထားပါသည်။
· စာမျက်နှာ 16 တွင် Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ · စာမျက်နှာ 21 ရှိ စာရွက်စာတမ်း၏ အတိုင်းအတာ · စတင်ခြင်း စာမျက်နှာ 22 · အသုံးပြုသူမျက်နှာပြင် ကျော်လွန်သွားသည်viewစာမျက်နှာ ၇

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 1- နိဒါန်း

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ
အောက်ပါပုံသည် ထုတ်ကုန်များ၏ Synopsys FPGA နှင့် Prototyping မိသားစုကို ပြသထားသည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ

အခန်း 1- နိဒါန်း

FPGA အကောင်အထည်ဖော်ရေး ကိရိယာများ
Synplify Pro နှင့် Synplify Premier ထုတ်ကုန်များသည် FPGAs (field programmable gate arrays) နှင့် CPLDs (ရှုပ်ထွေးသော ပရိုဂရမ်မာဂျစ်ကိရိယာများ) အတွက် အထူးထုတ်လုပ်ထားသည့် RTL ပေါင်းစပ်ကိရိယာများဖြစ်သည်။

Synplify Pro Synthesis ဆော့ဖ်ဝဲ
Synplify Pro FPGA ပေါင်းစပ်ဆော့ဖ်ဝဲသည် စွမ်းဆောင်ရည်မြင့်မားပြီး ကုန်ကျစရိတ်သက်သာသော FPGA ဒီဇိုင်းများကို ထုတ်လုပ်ရန်အတွက် လက်တွေ့ကျသော စက်မှုလုပ်ငန်းစံဖြစ်သည်။ ၎င်း၏ထူးခြားသည်။
Behavior Extracting Synthesis Technology® (BEST) algorithms၊ လုပ်ဆောင်ပါ။
RTL ကုဒ်ကို သီးခြား FPGA ယုတ္တိဗေဒအဖြစ် မပေါင်းစပ်မီ အဆင့်မြင့်သော ပိုမိုကောင်းမွန်အောင်ပြုလုပ်မှုများ။ ဤချဉ်းကပ်မှုသည် FPGA တစ်လျှောက် သာလွန်ကောင်းမွန်အောင်လုပ်ဆောင်မှုများ၊ မြန်ဆန်သောပြေးချိန်များနှင့် အလွန်ကြီးမားသောဒီဇိုင်းများကို ကိုင်တွယ်နိုင်မှုတို့ကို ခွင့်ပြုပေးပါသည်။ Synplify Pro ဆော့ဖ်ဝဲလ်သည် SystemVerilog နှင့် VHDL 2008 အပါအဝင် နောက်ဆုံးပေါ် VHDL နှင့် Verilog ဘာသာစကားတည်ဆောက်မှုများကို ပံ့ပိုးပေးပါသည်။ အဆိုပါကိရိယာသည် FPGA စက်များနှင့် ရောင်းချသူများကြား ဒီဇိုင်းပရောဂျက်တစ်ခုမှ အမြန်နှင့် လွယ်ကူသော ပြန်လည်ပစ်မှတ်ကို ခွင့်ပြုပေးသော ကိရိယာဖြစ်သည်။

Synplify Premier Synthesis ဆော့ဖ်ဝဲ
Synplify Premier လုပ်ဆောင်ချက်သည် အဆုံးစွန် FPGA အကောင်အထည်ဖော်မှုနှင့် အမှားရှာပြင်ပတ်ဝန်းကျင်ကို ပံ့ပိုးပေးသည့် Synplify Pro ကိရိယာ၏ စူပါအစုံဖြစ်သည်။ ၎င်းတွင် အဆင့်မြင့် FPGA ဒီဇိုင်နာများအတွက် ပြီးပြည့်စုံသော ကိရိယာများနှင့် နည်းပညာများ ပါဝင်ပြီး FPGA အခြေပြု ရှေ့ပြေးပုံစံများကို ပစ်မှတ်ထားသည့် ASIC ရှေ့ပြေးပုံစံများအတွက် ပေါင်းစပ်အင်ဂျင်အဖြစ်လည်း ဆောင်ရွက်ပါသည်။
Synplify Premier ထုတ်ကုန်သည် FPGA ဒီဇိုင်နာများနှင့် ASIC ရှေ့ပြေးပုံစံနှစ်မျိုးလုံးအား FPGA တစ်ခုတည်းကို ပစ်မှတ်ထားကာ ဒီဇိုင်းအကောင်အထည်ဖော်ခြင်းနှင့် အမှားရှာပြင်ခြင်းအတွက် အထိရောက်ဆုံးနည်းလမ်းဖြင့် ပံ့ပိုးပေးပါသည်။ ဒီဇိုင်းအကောင်အထည်ဖော်မှုဘက်တွင်၊ အချိန်ကိုက်ပိတ်ခြင်း၊ ယုတ္တိဗေဒအတည်ပြုခြင်း၊ IP အသုံးပြုမှု၊ ASIC လိုက်ဖက်ညီမှုနှင့် DSP အကောင်အထည်ဖော်မှုတို့အပြင် FPGA ရောင်းချသူနောက်ကျောကိရိယာများနှင့် တင်းကျပ်စွာပေါင်းစပ်မှုတို့ ပါဝင်ပါသည်။ အမှားရှာပြင်ဘက်တွင်၊ ၎င်းသည် အမှားရှာပြင်ခြင်းလုပ်ငန်းစဉ်ကို သိသိသာသာ အရှိန်မြှင့်ပေးသည့် FPGAs ၏စနစ်အတွင်း အတည်ပြုခြင်းအတွက် ပံ့ပိုးပေးသည့်အပြင် တွေ့ရခဲသော ဒီဇိုင်းပြဿနာများကို ရှာဖွေရန်အတွက် လျင်မြန်ပြီး တိုးမြင့်သည့်နည်းလမ်းလည်း ပါဝင်သည်။

Synopsys FPGA ကိရိယာ၏အင်္ဂါရပ်များ
ဤဇယားသည် Synplify Pro၊ Synplify၊ Synplify Premier နှင့် Design Planner ထုတ်ကုန်များဖြင့် Synplify Premier တို့တွင် အဓိကလုပ်ဆောင်နိုင်စွမ်းကို ပိုင်းခြားထားသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 1- နိဒါန်း

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ

Synplify Synplify Pro

စွမ်းဆောင်ရည်

Behavior Extracting Synthesis

နည်းပညာ® (BESTTM)

ရောင်းချသူ-ထုတ်ပေးသော Core/IP

ပံ့ပိုးမှု (အချို့သောနည်းပညာများ)

FSM Compiler

FSM Explorer

Gated Clock ပြောင်းလဲခြင်း။

ပိုက်လိုင်းကို မှတ်ပုံတင်ပါ။

Retimeing မှတ်ပုံတင်ပါ။

SCOPE® ကန့်သတ်ထည့်သွင်းမှု

မြင့်မားသောယုံကြည်စိတ်ချရသောအင်္ဂါရပ်များ

နေရာနှင့်လမ်းကြောင်း ပေါင်းစပ်ထားသည်။

ခွဲခြမ်းစိတ်ဖြာခြင်း။

HDL Analyst®

ရွေးချယ်မှု

Timing Analyzer

ပွိုင့်

FSM Viewer

ဖြတ်ကျော်ခြင်း

Probe Point ဖန်တီးခြင်း။

Identify® ကိရိယာတန်ဆာပလာ

Debugger ကိုခွဲခြားသတ်မှတ်ပါ။

ဓာတ်အားခွဲခြမ်းစိတ်ဖြာခြင်း (SAIF)

ရုပ်ပိုင်းဆိုင်ရာဒီဇိုင်း

ဒီဇိုင်းအစီအစဥ် File

ဒေသများသို့ လော့ဂျစ်သတ်မှတ်ခြင်း။

Premier ကို ထပ်တူပြုပါ။
x
x
xxxxxxxx
xx
xxxxxx

Premier DP ကို ထပ်တူပြုပါ။
x
x
xxxxxxxx
xx
xxxxxx
xx

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ

အခန်း 1- နိဒါန်း

ဧရိယာ ခန့်မှန်းချက် နှင့် ဒေသ စွမ်းဆောင်ရည် ပင်ထိုး တာဝန် ပိုင်းဆိုင်ရာ ပိုမိုကောင်းမွန်အောင် လုပ်ဆောင်မှုများ ရူပဗေဒ ပေါင်းစပ်မှု ရူပဗေဒ လေ့လာသူ Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Enhanced Optimization Fast Synthesis Multiprocessing Compile on Error Team Design Mixed Language Design Compile Points Hierarchical Design True Batch Mode (Floating Batch လိုင်စင်များသာ) (Floating Batch လိုင်စင်များသာ) P&R ဒေတာ တရားဝင်အတည်ပြုခြင်း၏ နောက်ကျော-မှတ်ချက်

Synplify Synplify Pro

xxxx

–

ပေါင်းစည်းမှုကို ခွဲခြားသတ်မှတ်ပါ။

ကန့်သတ်ချက်

Premier ကို ထပ်တူပြုပါ။
xxx
xxxxx
xxxx
x
x ယုတ္တိဗေဒပေါင်းစပ်မှုမုဒ် x

Premier DP ကို ထပ်တူပြုပါ။
x
xxxxx
xxxxx
xxxx
x
xx လော့ဂျစ်ပေါင်းစပ်မှုမုဒ်
x

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 1- နိဒါန်း

Synopsys FPGA နှင့် Prototyping ထုတ်ကုန်များ

P&R Data Design Environment Text Editor ၏ နောက်ကျော-မှတ်ချက် View Window Message Window Tcl Window Multiple Implementations Vendor Technology Support Prototyping Features Runtime အင်္ဂါရပ်များ Compile Points Gated Clock Conversion Compile Error ရှိ၊

Synplify Synplify Pro

Premier ကို ထပ်တူပြုပါ။
xxxxx ရွေးချယ်ထားသည်။
xxxx

Premier DP ကို ထပ်တူပြုပါ။
x
xxxxx ရွေးချယ်ထားသည်။
xxxx

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

စာရွက်စာတမ်း၏အတိုင်းအတာ

အခန်း 1- နိဒါန်း

စာရွက်စာတမ်း၏အတိုင်းအတာ
အောက်ပါတို့သည် ဤစာတမ်း၏ နယ်ပယ်နှင့် ရည်ရွယ်ထားသော ပရိသတ်ကို ရှင်းပြသည်။

စာရွက်စာတမ်းအစုံ
ဤအသုံးပြုသူလမ်းညွှန်သည် ကိုးကားချက်လက်စွဲနှင့် သင်ခန်းစာတစ်ခုပါဝင်သည့် စာရွက်စာတမ်းအစုံ၏ တစ်စိတ်တစ်ပိုင်းဖြစ်သည်။ ၎င်းကို set အတွင်းရှိအခြားစာရွက်စာတမ်းများနှင့်အသုံးပြုရန်ရည်ရွယ်သည်။ ပုံမှန်အလုပ်များပြီးမြောက်ရန် Synopsys FPGA ဆော့ဖ်ဝဲကို အသုံးပြုနည်းကို ဖော်ပြခြင်းတွင် ၎င်းသည် အဓိကလုပ်ဆောင်သည်။ ၎င်းသည် အောက်ပါတို့ကို ဆိုလိုသည်-
· အသုံးပြုသူလမ်းညွှန်သည် ပုံမှန်အလုပ်များကိုလုပ်ဆောင်ရန် လိုအပ်သောရွေးချယ်စရာများကိုသာ ရှင်းပြသည်။
manual တွင်ဖော်ပြထားသည်။ ရရှိနိုင်သော command နှင့် option တိုင်းကို ဖော်ပြမထားပေ။ အမိန့်ပေးရွေးချယ်မှုများနှင့် အထားအသိုအားလုံး၏ အပြည့်အစုံဖော်ပြချက်များအတွက်၊ User Interface Over ကို ကိုးကားပါ။view Synopsys FPGA Synthesis Reference Manual ရှိ အခန်း။
· အသုံးပြုသူလမ်းညွှန်တွင် လုပ်ငန်းဆောင်တာအခြေခံအချက်အလက်ပါရှိသည်။ ပျက်ပြားဘို့
အချက်အလက်များကို မည်သို့ဖွဲ့စည်းပုံ၊ အကူအညီရယူခြင်း စာမျက်နှာ 22 တွင် ကြည့်ပါ။

ပရိသတ်
Synplify Pro ဆော့ဖ်ဝဲတူးလ်ကို FPGA စနစ်တီထွင်သူထံ ဦးတည်သည်။ အောက်ပါတို့ကို တတ်ကျွမ်းနားလည်သည်ဟု ယူဆပါသည်။
· ဒီဇိုင်းပေါင်းစပ်ခြင်း · RTL · FPGAs · Verilog/VHDL

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 1- နိဒါန်း

စတင်အသုံးပြုခြင်း

စတင်အသုံးပြုခြင်း
ဤအပိုင်းသည် Synopsys FPGA ပေါင်းစပ်ဆော့ဖ်ဝဲကို မည်သို့စတင်ရမည်ကို ပြသထားသည်။ ၎င်းသည် အောက်ပါအကြောင်းအရာများကို ဖော်ပြသော်လည်း လိုင်စင်နှင့် တပ်ဆင်ခြင်းဆိုင်ရာ တပ်ဆင်ခြင်းဆိုင်ရာ ညွှန်ကြားချက်များတွင် အချက်အလက်ကို အစားထိုးခြင်းမရှိပါ။
· စာမျက်နှာ 22 တွင် ဆော့ဖ်ဝဲလ်ကို စတင်ခြင်း · အကူအညီရယူခြင်း စာမျက်နှာ 22 တွင်

Software ကိုစတင်ခြင်း။
1. ထိုသို့မလုပ်ဆောင်ရသေးပါက၊ တပ်ဆင်မှုညွှန်ကြားချက်များနှင့်အညီ Synopsys FPGA ပေါင်းစပ်ဆော့ဖ်ဝဲကို ထည့်သွင်းပါ။
2. ဆော့ဖ်ဝဲကို စတင်ပါ။
သင်သည် Windows ပလပ်ဖောင်းပေါ်တွင် အလုပ်လုပ်နေပါက၊ ရွေးချယ်ပါ။
Programs->Synopsys->စတင်ခလုတ်မှ ထုတ်ကုန်ဗားရှင်း။
သင်သည် UNIX ပလပ်ဖောင်းပေါ်တွင် အလုပ်လုပ်နေပါက၊ သင့်လျော်သောပုံစံကို ရိုက်ထည့်ပါ။
command line မှာ command
synplify_pro
· အမိန့်သည် ပေါင်းစပ်ကိရိယာကို စတင်ပြီး ပရောဂျက်ဝင်းဒိုးကို ဖွင့်သည်။ အကယ်လို့
သင် ယခင်က ဆော့ဖ်ဝဲကို run ထားပြီး၊ window သည် ယခင် ပရောဂျက်ကို ပြသသည်။ အင်တာဖေ့စ်အကြောင်း နောက်ထပ်အချက်အလက်များအတွက်၊ User Interface Over ကိုကြည့်ပါ။view အကိုးအကားလက်စွဲစာအုပ် အခန်း။

အကူအညီရယူခြင်း။
Synopsys Support ကို မခေါ်ဆိုမီ၊ မှတ်တမ်းတင်ထားသော အချက်အလက်များကို ကြည့်ရှုပါ။ အကူအညီမီနူးမှ အွန်လိုင်းအချက်အလက်ကို သင်ဝင်ရောက်ကြည့်ရှုနိုင်သည်၊ သို့မဟုတ် PDF ဗားရှင်းကို ကိုးကားနိုင်သည်။ အောက်ပါဇယားသည် သင့်အား အချက်အလက်များကို မည်သို့စီစဉ်ထားကြောင်း ပြသသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

စတင်အသုံးပြုခြင်း
အကူအညီအတွက်… ဆော့ဖ်ဝဲအင်္ဂါရပ်များကို အသုံးပြုနည်း…
စီးဆင်းမှုအချက်အလက်
အမှားအယွင်းစာတိုများ လိုင်စင်ထုတ်ပေးခြင်း အရည်အချင်းများနှင့် လမ်းညွှန်ချက်များ ပေါင်းစပ်ခြင်း အင်္ဂါရပ်များ ဘာသာစကားနှင့် အစီအမံ Tcl အစီအမံ Tcl ပေါင်းစပ်မှုဆိုင်ရာ အမိန့်ပေးချက်များ ထုတ်ကုန်အပ်ဒိတ်များ

အခန်း 1- နိဒါန်း
... Synopsys FPGA Synthesis အသုံးပြုသူလမ်းညွှန် Synopsys FPGA Synthesis အသုံးပြုသူလမ်းညွှန်၊ ပံ့ပိုးမှုဆိုင်ရာ လျှောက်လွှာမှတ်စုများကို ကိုးကားပါ။ web site Synopsys FPGA Synthesis အသုံးပြုသူလမ်းညွှန်၊ ပံ့ပိုးမှုအပေါ် အပလီကေးရှင်းမှတ်စုများ web ဆိုက်အွန်လိုင်းအကူအညီ (Help->Error Messages) Synopsys SolvNet ကိုရွေးချယ်ပါ။ Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual အွန်လိုင်းအကူအညီ (Help->Tcl Help ကိုရွေးချယ်ပါ) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web မီနူးအမိန့်များ)

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 1- နိဒါန်း

User Interface ကျော်သွားပါပြီ။view

User Interface ကျော်သွားပါပြီ။view
အသုံးပြုသူ အင်တာဖေ့စ် (UI) တွင် ပရောဂျက်ဟုခေါ်သော ပင်မဝင်းဒိုးတစ်ခု ပါဝင်သည်။ viewနှင့် အထူးပြုပြတင်းပေါက်များ သို့မဟုတ် views ကွဲပြားခြားနားသောအလုပ်များအတွက်။ အင်္ဂါရပ်တစ်ခုစီ၏အသေးစိတ်အချက်အလက်များအတွက် အခန်း 2၊ User Interface Over ကိုကြည့်ပါ။view Synopsys FPGA Synthesis ကိုးကားချက်လက်စွဲ။

Pro Interface ကို ပေါင်းစပ်ပါ။

ခလုတ်ဘောင်

Toolbars ပရောဂျက် view

အဆင့်အတန်း

အကောင်အထည်ဖော်မှုရလဒ်များ view

ဝင်ရောက်ရန် တဘ်များ views

Tcl Script/Messages Window LO

Window ကိုကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၂
FPGA Synthesis Design Flows
ဤအခန်းတွင် စာမျက်နှာ 26 တွင် Logic Synthesis Design Flow ကို ဖော်ပြထားသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 2- FPGA Synthesis Design Flows

Logic Synthesis Design Flow

Synopsys FPGA ကိရိယာများသည် RTL ရင်းမြစ်ကို နည်းပညာ-အမှီအခိုကင်းသော ယုတ္တိဗေဒဖွဲ့စည်းပုံများအဖြစ် ဦးစွာစုစည်းခြင်းဖြင့် ယုတ္တိဗေဒကို ပေါင်းစပ်ပြီး ယုတ္တိဗေဒကို နည်းပညာဆိုင်ရာ သီးခြားအရင်းအမြစ်များထံ အကောင်းဆုံးဖြစ်အောင် ပုံဖော်ပေးသည်။ လော့ဂျစ်ပေါင်းစပ်မှုပြီးနောက်၊ ကိရိယာသည် ရောင်းချသူ-သီးသန့် netlist နှင့် ကန့်သတ်ချက်တစ်ခုထုတ်ပေးသည်။ file place-and-route (P&R) tool တွင် inputs အဖြစ်သုံးနိုင်သည်။
အောက်ပါပုံသည် အဆင့်များနှင့် ယုတ္တိဗေဒပေါင်းစပ်မှုအတွက် အသုံးပြုသည့် ကိရိယာများနှင့် အဓိက သွင်းအားစုများနှင့် အထွက်အချို့ကို ပြသထားသည်။ ဤစီးဆင်းမှုအတွက် Synplify Pro ပေါင်းစပ်ဆော့ဖ်ဝဲကို သင်သုံးနိုင်သည်။ အပြန်အလှန်အကျိုးသက်ရောက်သော အချိန်ပိုင်းခွဲခြမ်းစိတ်ဖြာမှုသည် စိတ်ကြိုက်ရွေးချယ်နိုင်သည်။ စီးဆင်းနေသော်လည်း ရောင်းချသူ၏ ကန့်သတ်ချက်ကို ပြသသည်။ files သည် P&R ကိရိယာသို့ တိုက်ရိုက်ထည့်သွင်းမှုများအဖြစ်၊ သင်သည် ၎င်းတို့ကို ထည့်သင့်သည်။ files ကို အချိန်ကိုက် black boxes အတွက် ပေါင်းစပ်မှု ပရောဂျက်။

Synopsys FPGA ကိရိယာ

RTL

RTL စုစည်းမှု

FDC

ယုတ္တိဗေဒပေါင်းစပ်မှု

Synthesized netlist Synthesis constraints Vendor ကန့်သတ်ချက်များ
ရောင်းသူတူးလ်
နေရာနှင့်လမ်းကြောင်း

Logic Synthesis Procedure

သတ်မှတ်ထားသော ဒီဇိုင်းအပေါ် အခြေခံ၍ အဆင့်ဆင့် ညွှန်ကြားချက်များဖြင့် ဒီဇိုင်းစီးဆင်းမှုတစ်ခုအတွက်

ဒေတာ၊ သင်ခန်းစာကို ဒေါင်းလုဒ်လုပ်ပါ။ website. အောက်ပါအဆင့်များကို အကျဉ်းချုပ်ဖော်ပြသည်။

ဒီဇိုင်းကို ပေါင်းစပ်ခြင်းအတွက် လုပ်ထုံးလုပ်နည်းကို ပုံတွင်ဖော်ပြထားသည်။

အောက်ပါပုံ။

1. ပရောဂျက်တစ်ခုဖန်တီးပါ။

2. အရင်းအမြစ်ကိုထည့်ပါ။ files ပရောဂျက်ဆီသို့။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis Design Flow

အခန်း 2- FPGA Synthesis Design Flows

3. ဒီဇိုင်းအတွက် အရည်အချင်းများနှင့် ကန့်သတ်ချက်များကို သတ်မှတ်ပါ။
4. Implementation Options dialog box တွင် အကောင်အထည်ဖော်မှုအတွက် ရွေးချယ်စရာများကို သတ်မှတ်ပါ။
5. ယုတ္တိဗေဒပေါင်းစပ်မှုကိုလုပ်ဆောင်ရန် Run ကိုနှိပ်ပါ။
6. မှတ်တမ်းကဲ့သို့ ကိရိယာများကို အသုံးပြု၍ ရလဒ်များကို ပိုင်းခြားစိတ်ဖြာပါ။ fileHDL ခွဲခြမ်းစိတ်ဖြာသူ schematic views၊ Message window နှင့် Watch Window။
ဒီဇိုင်း ပြီးသွားရင်တော့ output ကို သုံးနိုင်ပါတယ်။ files ကိုရောင်းချသူကိရိယာဖြင့်နေရာနှင့်လမ်းကြောင်းကိုလည်ပတ်ရန်နှင့် FPGA ကိုအကောင်အထည်ဖော်ရန်။
အောက်ပါပုံသည် စီးဆင်းမှုတွင် အဓိကအဆင့်များကို စာရင်းပြုစုထားသည်။

ပရောဂျက်ဖန်တီးပါ။
အရင်းအမြစ်ထည့်ပါ။ Files
ကန့်သတ်ချက်များ သတ်မှတ်ပါ။
Options ကိုသတ်မှတ်ပါ
Software ကို Run လိုက်ပါ။
ရည်မှန်းချက်များ မပြည့်မီသော ရလဒ်များကို ပိုင်းခြားစိတ်ဖြာပါ။
ဟုတ်တယ် နေရာနဲ့ လမ်းကြောင်း

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 2- FPGA Synthesis Design Flows

Logic Synthesis Design Flow

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၂
ထည့်သွင်းပြင်ဆင်ခြင်း။
ဒီဇိုင်းတစ်ခုကို ပေါင်းစပ်သောအခါတွင် အမျိုးအစားနှစ်မျိုးကို တပ်ဆင်ရန် လိုအပ်သည်။ files: HDL fileသင်၏ ဒီဇိုင်း၊ ပရောဂျက်ကို ဖော်ပြသော files ဒီဇိုင်းကိုစီမံခန့်ခွဲရန်။ ဤအခန်းတွင် ဤအရာများကို သတ်မှတ်ရန် လုပ်ထုံးလုပ်နည်းများကို ဖော်ပြထားပါသည်။ files နှင့်စီမံကိန်း။ ၎င်းသည် အောက်ပါတို့ကို အကျုံးဝင်သည်-
· HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files၊ စာမျက်နှာ 30 · ရောနှောဘာသာစကားအရင်းအမြစ်ကို အသုံးပြုခြင်း။ Files၊ စာမျက်နှာ 44 တွင် · စာမျက်နှာ 49 မှ Incremental Compiler ကို အသုံးပြုခြင်း · စာမျက်နှာ 51 ရှိ Structural Verilog Flow ကို အသုံးပြုခြင်း · ကန့်သတ်မှုဖြင့် လုပ်ဆောင်ခြင်း Files စာမျက်နှာ 53 တွင်

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files
ဤကဏ္ဍတွင် သင့်အရင်းအမြစ်ကို မည်သို့သတ်မှတ်ရမည်ကို ဖော်ပြထားပါသည်။ files; ပရောဂျက် file Setup ကို Setting Up Project တွင် ဖော်ပြထားပါသည်။ Files, on page 58. Source files ကို Verilog သို့မဟုတ် VHDL တွင်ရှိနိုင်သည်။ ဖွဲ့စည်းတည်ဆောက်ပုံဆိုင်ရာ အချက်အလက်များအတွက် files ပေါင်းစပ်မှုအတွက်၊ ကိုးကားချက်လက်စွဲကို ကိုးကားပါ။ ဤကဏ္ဍတွင် အောက်ပါအကြောင်းအရာများကို ဆွေးနွေးထားပါသည်။
· HDL အရင်းအမြစ်ကိုဖန်တီးခြင်း။ Files၊ စာမျက်နှာ 30 တွင် · စာမျက်နှာ 32 ရှိ အကြောင်းအရာအကူအညီတည်းဖြတ်သူကို အသုံးပြုခြင်း · HDL အရင်းအမြစ်ကို စစ်ဆေးခြင်း။ Files၊ စာမျက်နှာ 34 · HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်း။ Fileစာမျက်နှာ 35 ရှိ Built-in Text Editor ဖြင့် · စာမျက်နှာ 41 တွင် ပြင်ပစာသားတည်းဖြတ်သူကို အသုံးပြုခြင်း · စာမျက်နှာ 39 ရှိ Window Preferences များကို တည်းဖြတ်ခြင်း သတ်မှတ်ခြင်း · Verilog စာကြည့်တိုက်အတွက် Library Extensions ကိုအသုံးပြုခြင်း Files စာမျက်နှာ 42 တွင်

HDL အရင်းအမြစ်ကိုဖန်တီးခြင်း။ Files
အရင်းအမြစ်ဖန်တီးရန် ဤကဏ္ဍတွင် ပါ၀င်သော စာသားတည်းဖြတ်သူကို အသုံးပြုနည်းကို ဖော်ပြထားပါသည်။ files, ဒါပေမယ့်ဘာကိုအသေးစိတ်သို့မသွားပါဘူး။ files ဆံ့။ သင်ပါဝင်နိုင်သည့်အရာများနှင့် မပါဝင်နိုင်သည့်အသေးစိတ်အချက်အလက်များအပြင် ရောင်းချသူ၏ သီးခြားအချက်အလက်များအတွက်၊ ကိုးကားချက်လက်စွဲကို ကြည့်ပါ။ အရင်းရှိပြီးသားဆိုရင်တော့ files၊ သင်သည် syntax ကိုစစ်ဆေးရန် သို့မဟုတ် တည်းဖြတ်ရန် text editor ကိုသုံးနိုင်သည်။ file (HDL အရင်းအမြစ်ကို စစ်ဆေးခြင်းကို ကြည့်ပါ။ Files၊ စာမျက်နှာ ၃၄ တွင် HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်း။ Fileစာမျက်နှာ 35 တွင် Built-in Text Editor ဖြင့်။
သင်၏ရင်းမြစ်အတွက် Verilog သို့မဟုတ် VHDL ကိုသုံးနိုင်သည်။ file၎။ ဟိ filev (Verilog) သို့မဟုတ် vhd (VHDL) ရှိသည် file extensions များကို တွေ့ရ၏။ Verilog နှင့် VHDL ကိုသုံးနိုင်သည်။ files တူညီသောဒီဇိုင်း။ Verilog နှင့် VHDL ထည့်သွင်းမှု ရောနှောအသုံးပြုခြင်းအကြောင်း အချက်အလက်အတွက် files၊ Mixed Language Source ကိုကြည့်ပါ။ Files စာမျက်နှာ 44 တွင်။
1. အရင်းအမြစ်အသစ်ဖန်တီးရန် file HDL ကို နှိပ်ပါ။ file အိုင်ကွန် ( ) သို့မဟုတ် အောက်ပါတို့ကို ပြုလုပ်ပါ။
ရွေးချယ်ပါ။ File->New သို့မဟုတ် Ctrl-n ကိုနှိပ်ပါ။
New dialog box တွင် အရင်းအမြစ်အမျိုးအစားကို ရွေးချယ်ပါ။ file ဖန်တီးချင်တယ်၊
Verilog သို့မဟုတ် VHDL။ NotLeOthat သင်သည် အရင်းအမြစ်ရှိ SystemVerilog တည်ဆောက်မှုများပါရှိသော Verilog ဒီဇိုင်းများအတွက် Context Help Editor ကို အသုံးပြုနိုင်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

file. ပိုမိုသိရှိလိုပါက၊ စာမျက်နှာ 32 ရှိ အကြောင်းအရာအကူအညီတည်းဖြတ်မှုကို အသုံးပြုခြင်းကို ကြည့်ပါ။
အကယ်၍ သင်သည် Verilog 2001 ဖော်မတ် သို့မဟုတ် SystemVerilog ကို အသုံးပြုနေပါက၊ သင်ပေါင်းစပ်မှုကို မလုပ်ဆောင်မီ Verilog 2001 သို့မဟုတ် System Verilog ရွေးချယ်မှုကို ဖွင့်ထားကြောင်း သေချာပါစေ။ မူရင်း Verilog file ပရောဂျက်အသစ်များအတွက် ဖော်မတ်သည် SystemVerilog ဖြစ်သည်။

အမည်နှင့် တည်နေရာကို ရိုက်ထည့်ပါ။ file ပြီးလျှင် OK ကိုနှိပ်ပါ။ အလွတ်တည်းဖြတ်ခြင်း။
ဘယ်ဘက်တွင် လိုင်းနံပါတ်များဖြင့် ဝင်းဒိုးပွင့်သည်။
2. ဝင်းဒိုးတွင် အရင်းအမြစ်အချက်အလက်ကို ရိုက်ထည့်ပါ၊ သို့မဟုတ် ၎င်းကိုဖြတ်၍ ကူးထည့်ပါ။ HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်းကို ကြည့်ပါ။ Fileတည်းဖြတ်ခြင်းဝင်းဒိုးတွင် လုပ်ဆောင်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 35 တွင် Built-in Text Editor ဖြင့်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အကောင်းဆုံးပေါင်းစပ်မှုရလဒ်များအတွက်၊ အကိုးအကားလက်စွဲကိုစစ်ဆေးပြီး ရရှိနိုင်သောတည်ဆောက်မှုများနှင့် ရောင်းချသူ-သတ်မှတ်ထားသော အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို ထိထိရောက်ရောက်အသုံးပြုကြောင်း သေချာပါစေ။
၄။ သိမ်းဆည်းပါ file ရွေးချယ်ခြင်းဖြင့် File-> Save သို့မဟုတ် Save icon ( ) ။
အရင်းအမြစ်တစ်ခုဖန်တီးပြီးသည်နှင့် fileChecking HDL Source တွင်ဖော်ပြထားသည့်အတိုင်း သင့်တွင် မှန်ကန်သော syntax ရှိမရှိ စစ်ဆေးနိုင်ပါသည်။ Files စာမျက်နှာ 34 တွင်။

Context Help Editor ကို အသုံးပြုခြင်း။
Verilog ဒီဇိုင်းကို သင်ဖန်တီးသည့်အခါ သို့မဟုတ် ဖွင့်သည့်အခါ fileအရင်းအမြစ်ရှိ Verilog/SystemVerilog constructs ဖြင့် သင့်ကုဒ်ကိုကူညီရန် ဝင်းဒိုးအောက်ခြေတွင်ပြသထားသော ဆက်စပ်အကူအညီခလုတ်ကို အသုံးပြုပါ။ file သို့မဟုတ် သင်၏ Tcl တွင် Tcl ကန့်သတ်ချက်အမိန့်များ file.
Context Help Editor ကိုအသုံးပြုရန်-
1. ဤစာသားတည်းဖြတ်မှုကိုပြသရန် ဆက်စပ်အကူအညီခလုတ်ကို နှိပ်ပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

2. ဝင်းဒိုး၏ဘယ်ဘက်ခြမ်းရှိ တည်ဆောက်မှုကို သင်ရွေးချယ်သောအခါ၊ တည်ဆောက်မှုအတွက် အွန်လိုင်းအကူအညီဖော်ပြချက်ကို ပြသမည်ဖြစ်သည်။ ရွေးချယ်ထားသော တည်ဆောက်မှုတွင် ဤအင်္ဂါရပ်ကို ဖွင့်ထားပါက၊ အွန်လိုင်းအကူအညီခေါင်းစဉ်ကို ဝင်းဒိုး၏ထိပ်တွင် ပြသမည်ဖြစ်ပြီး ထိုတည်ဆောက်မှုအတွက် ယေဘုယျကုဒ် သို့မဟုတ် အမိန့်ပေးပုံစံကို အောက်ခြေတွင် ပြသမည်ဖြစ်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

3. Insert Template ခလုတ်ကိုလည်း ဖွင့်ထားသည်။ Insert Template ခလုတ်ကို နှိပ်လိုက်သောအခါ၊ template window တွင် ပြသထားသော ကုဒ် သို့မဟုတ် အမိန့်ကို သင့်ထဲသို့ ထည့်သွင်းပါသည်။ file cursor ၏တည်နေရာတွင်။ ၎င်းသည် သင်သည် ကုဒ် သို့မဟုတ် အမိန့်ကို အလွယ်တကူ ထည့်သွင်းနိုင်ပြီး သင်ပေါင်းစပ်လုပ်ဆောင်မည့် ဒီဇိုင်းအတွက် ၎င်းကို ပြင်ဆင်နိုင်စေမည်ဖြစ်သည်။
4. နမူနာပုံစံ၏ အစိတ်အပိုင်းများကိုသာ ကူးယူလိုပါက၊ ထည့်သွင်းလိုသော ကုဒ် သို့မဟုတ် အမိန့်ကို ရွေးချယ်ပြီး ကော်ပီကို နှိပ်ပါ။ ပြီးရင် မင်းရဲ့ထဲကို paste လုပ်လို့ရတယ်။ file.

HDL အရင်းအမြစ်ကို စစ်ဆေးခြင်း။ Files

ဆော့ဖ်ဝဲသည် သင်၏ HDL အရင်းအမြစ်ကို အလိုအလျောက် စစ်ဆေးသည်။ files ၎င်းတို့ကို compile လုပ်သောအခါ၊ သို့သော် ပေါင်းစပ်ခြင်းမပြုမီ သင်၏အရင်းအမြစ်ကုဒ်ကို စစ်ဆေးလိုပါက အောက်ပါလုပ်ငန်းစဉ်ကို အသုံးပြုပါ။ ပေါင်းစပ်ဆော့ဖ်ဝဲလ်တွင် သင်ပြုလုပ်သည့် စစ်ဆေးချက် နှစ်မျိုးရှိသည်- အစည်းအရုံးနှင့် ပေါင်းစပ်မှု။

1. အရင်းအမြစ်ကို ရွေးပါ။ fileသင်စစ်ဆေးလိုပါသလား။
အရင်းအမြစ်အားလုံးကို စစ်ဆေးရန် fileပရောဂျက်တစ်ခုတွင်၊ အားလုံးကို ရွေးချယ်မှုဖြုတ်ပါ။ files ၌
ပရောဂျက်စာရင်း၊ အဘယ်သူမျှမကြောင်းသေချာပါစေ။ files ကို အသက်ဝင်သောဝင်းဒိုးတွင် ဖွင့်ထားသည်။ သင့်တွင် တက်ကြွသောအရင်းအမြစ်တစ်ခုရှိလျှင် fileဆော့ဖ်ဝဲသည် တက်ကြွမှုကိုသာ စစ်ဆေးသည်။ file.
တစ်ခုတည်းစစ်ဆေးရန် file၊ ဖွင့်ပါ။ file အတူ File-> ဖွင့်ပါ သို့မဟုတ် နှစ်ချက်နှိပ်ပါ။
file Project window တွင်။ တစ်ခုထက်ပိုရင် file ဖွင့်ပြီး ၎င်းတို့ထဲမှ တစ်ခုကိုသာ စစ်ဆေးလိုပါက သင့် cursor ကို သင့်လျော်သောနေရာတွင် ထည့်ပါ။ file ၎င်းသည် တက်ကြွသောဝင်းဒိုးဖြစ်ကြောင်း သေချာစေရန်ဝင်းဒိုး။

2. အထားအသိုကိုစစ်ဆေးရန် Run->Syntax Check သို့မဟုတ် Shift+F7 ကိုနှိပ်ပါ။

ဆော့ဖ်ဝဲသည် မမှန်သောသော့ချက်စာလုံးများနှင့် သတ်ပုံသတ်ပုံများကဲ့သို့သော အထားအသိုအမှားများကို ရှာဖွေတွေ့ရှိပြီး သီးခြားမှတ်တမ်းတစ်ခုတွင် မည်သည့်အမှားအယွင်းများကိုမဆို အစီရင်ခံသည် file (syntax.log)။ အမှားအယွင်းများမတွေ့ပါက၊ အောင်မြင်သော syntax စစ်ဆေးမှုကို ဤအောက်ခြေတွင် အစီရင်ခံပါမည်။ file.

3. ပေါင်းစပ်စစ်ဆေးမှုကို လုပ်ဆောင်ရန်၊ Run->Synthesis Check ကိုရွေးချယ်ပါ သို့မဟုတ် Shift+F8 ကိုနှိပ်ပါ။

ဆော့ဖ်ဝဲလ်သည် မှားယွင်းစွာကုဒ်လုပ်ထားခြင်းကဲ့သို့သော ဟာ့ဒ်ဝဲနှင့်ပတ်သက်သည့် အမှားအယွင်းများကို ရှာဖွေတွေ့ရှိသည်။

flip-flops သည် သီးခြားမှတ်တမ်းတစ်ခုတွင် မည်သည့်အမှားအယွင်းများကိုမဆို အစီရင်ခံသည်။ file (syntax.log)။ အဲ

အမှားအယွင်းများမရှိပါ၊ အောင်မြင်သော syntax စစ်ဆေးမှုကို ဤအောက်ခြေတွင် အစီရင်ခံပါသည်။

file.

၂view syntax.log ကိုဖွင့်ခြင်းဖြင့်အမှားများ file အချက်ပြပြီး အမှားအယွင်း မက်ဆေ့ချ်ကို ရှာဖွေရန် Find ကို အသုံးပြုပါ (@E ကို ရှာဖွေပါ)။ ပေါ်တွင် နှစ်ချက်နှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

စာလုံး 5 လုံး အမှားအယွင်း ကုဒ် သို့မဟုတ် မက်ဆေ့ခ်ျ စာသားကို နှိပ်ပြီး အွန်လိုင်း အမှား မက်ဆေ့ချ် အကူအညီကို ပြသရန် F1 ကို နှိပ်ပါ။
5. syntax.log ရှိ မက်ဆေ့ချ်စာသားပေါ်တွင် နှစ်ချက်နှိပ်ခြင်းဖြင့် အမှားအတွက် တာဝန်ရှိသော ကုဒ်အပိုင်းကို ရှာဖွေပါ။ file. Text Editor ဝင်းဒိုးသည် သင့်လျော်သောအရင်းအမြစ်ကို ဖွင့်ပေးသည်။ file အမှားဖြစ်စေသောကုဒ်ကို မီးမောင်းထိုးပြပါ။
6. အထားအသို နှင့် ပေါင်းစပ်မှု အမှားများအားလုံးကို ပြုပြင်မွမ်းမံသည်အထိ အဆင့် 4 နှင့် 5 ကို ပြန်လုပ်ပါ။
မက်ဆေ့ဂျ်များကို အမှားအယွင်းများ၊ သတိပေးချက်များ သို့မဟုတ် မှတ်စုများအဖြစ် အမျိုးအစားခွဲခြားနိုင်သည်။ ပအို့ဝ်view မက်ဆေ့ဂျ်များအားလုံးနှင့် အမှားအယွင်းများကို ဖြေရှင်းပါ။ သတိပေးချက်များသည် အမှားများထက် လေးနက်မှုနည်းသော်လည်း ၎င်းတို့အားလုံးကို သင်မဖြေရှင်းနိုင်လျှင်ပင် ၎င်းတို့ကို ဖတ်ပြီး နားလည်ရပါမည်။ မှတ်စုများသည် သတင်းအချက်အလတ်ဖြစ်ပြီး ဖြေရှင်းရန်မလိုအပ်ပါ။

HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်း။ FileBuilt-in Text Editor ဖြင့်
built-in စာသားတည်းဖြတ်သူသည်သင်၏ HDL အရင်းအမြစ်ကုဒ်ကိုဖန်တီးရန်လွယ်ကူစေသည်။ view သို့မဟုတ် အမှားများကို ပြင်ဆင်ရန် လိုအပ်သည့်အခါ ၎င်းကို တည်းဖြတ်ပါ။ ပြင်ပစာသားတည်းဖြတ်သူအား အသုံးပြုလိုပါက စာမျက်နှာ 41 တွင် ပြင်ပစာသားတည်းဖြတ်မှုအသုံးပြုခြင်းကို ကြည့်ပါ။
1. အရင်းအမြစ်တစ်ခုဖွင့်ရန် အောက်ပါအချက်များထဲမှ တစ်ခုကို ပြုလုပ်ပါ။ file အတွက် viewထည့်သွင်းခြင်း သို့မဟုတ် တည်းဖြတ်ခြင်း-
အလိုအလျောက်ဖွင့်ရန် file အမှားများပါရှိသောစာရင်းတွင် F5 ကိုနှိပ်ပါ။
သီးခြားဖွင့်ရန် fileကို နှစ်ချက်နှိပ်ပါ။ file Project window တွင် သို့မဟုတ်
အသုံးပြု File-> (Ctrl-o) ကိုဖွင့်ပြီး အရင်းအမြစ်ကို သတ်မှတ်ပါ။ file.
Text Editor ဝင်းဒိုးသည် ဖွင့်ပြီး အရင်းအမြစ်ကို ပြသသည်။ file. လိုင်းများကို နံပါတ်တပ်ထားသည်။ သော့ချက်စာလုံးများသည် အပြာရောင်ဖြစ်ပြီး အစိမ်းရောင်ဖြင့် မှတ်ချက်များရှိသည်။ စာတန်းတန်ဖိုးများသည် အနီရောင်ဖြစ်သည်။ ဤအရောင်များကို ပြောင်းလဲလိုပါက၊ စာမျက်နှာ 39 ရှိ Setting Editing Window Preferences ကို ကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

2. တည်းဖြတ်ရန် fileဝင်းဒိုးတွင် တိုက်ရိုက်ရိုက်ထည့်ပါ။
ဤဇယားသည် သင်အသုံးပြုရနိုင်သော ဘုံတည်းဖြတ်ခြင်းလုပ်ငန်းဆောင်တာများကို အကျဉ်းချုပ်ဖော်ပြပါသည်။ အမိန့်များအစား ကီးဘုတ်ဖြတ်လမ်းများကိုလည်း သုံးနိုင်သည်။

သို့…

လုပ်ပါ...

ဖြတ်၊ ကူးယူ၊ ကူးထည့်ပါ။ ပေါ့ပ်အပ်မှ အမိန့်ကို ရွေးပါ (နောက်ပြန်ဆုတ်ထားပါ သို့မဟုတ် ညာဘက်မောက်စ်ခလုတ်ကို ပြန်လုပ်ပါ) သို့မဟုတ် တည်းဖြတ်မီနူးကို ရွေးပါ။

သတ်မှတ်ထားသော လိုင်းသို့သွားပါ။

Ctrl-g ကိုနှိပ်ပါ သို့မဟုတ် Edit->Go To ကိုရွေးပါ၊ လိုင်းနံပါတ်ကိုရိုက်ပြီး OK ကိုနှိပ်ပါ။

စာသားကိုရှာပါ။

Ctrl-f ကိုနှိပ်ပါ သို့မဟုတ် Edit -> Find ကိုရွေးချယ်ပါ။ သင်ရှာလိုသော စာသားကို ရိုက်ထည့်ပြီး OK ကိုနှိပ်ပါ။

စာသားကို အစားထိုးပါ။

Ctrl-h ကိုနှိပ်ပါ သို့မဟုတ် Edit->Replace ကိုရွေးချယ်ပါ။ သင်ရှာလိုသော စာသားကို ရိုက်ထည့်ပြီး ၎င်းကို အစားထိုးလိုသော စာသားကို ရိုက်ထည့်ပါ။ OK ကိုနှိပ်ပါ။

သော့ချက်စာလုံးကို ဖြည့်ပါ။

သော့ချက်စာလုံးကို သီးခြားခွဲခြားသတ်မှတ်ရန် လုံလောက်သော စာလုံးများကို ရိုက်ထည့်ပြီး Esc ကို နှိပ်ပါ။

ညာဘက်ရှိ စာသားကို အင်တင်းဆွဲပါ ဘလောက်ကို ရွေးပြီး တက်ဘ်ကို နှိပ်ပါ။ ဘယ်ဘက်ရှိ LSO မှ စာသားကို အင်တင်းလုပ်ကာ ဘလောက်ကိုရွေးချယ်ပြီး Shift-Tab ကိုနှိပ်ပါ။

စာလုံးအကြီးသို့ပြောင်းရန် စာသားကိုရွေးချယ်ပါ၊ ထို့နောက် Edit->Advanced ->Uppercase သို့မဟုတ် Ctrl-Shift-u ကိုနှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

သို့… စာလုံးအသေးသို့ ပြောင်းရန် ပိတ်ဆို့မှတ်ချက်များ ထည့်ပါ။
ကော်လံများကို တည်းဖြတ်ပါ။

လုပ်ပါ...
စာသားကိုရွေးချယ်ပါ၊ ထို့နောက် Edit->Advanced ->Lowercase သို့မဟုတ် Ctrl-u ကိုနှိပ်ပါ။
မှတ်ချက်စာသား၏အစတွင် ကာဆာကိုထည့်ကာ Edit->Advanced->Comment Code သို့မဟုတ် Alt-c ကိုနှိပ်ပါ။
Alt ကိုနှိပ်ပြီး ကော်လံကိုရွေးချယ်ရန် ဘယ်မောက်ခလုတ်ကို အသုံးပြုပါ။ အချို့သောပလပ်ဖောင်းများတွင်၊ Meta သို့မဟုတ် diamond key ကဲ့သို့ Alt လုပ်ဆောင်နိုင်စွမ်းကို မြေပုံဆွဲထားသည့်သော့ကို သင်အသုံးပြုရပါမည်။

3. PDF စာရွက်စာတမ်း၏ အပိုင်းတစ်ခုကို ဖြတ်ပြီး ကူးထည့်ရန်၊ T-shaped Text Select အိုင်ကွန်ကို ရွေးပါ၊ သင်လိုအပ်သော စာသားကို မီးမောင်းထိုးပြပြီး ၎င်းကို ကော်ပီကူးပြီး သင့်ထဲသို့ ကူးထည့်ပါ။ file. Text Select icon သည် စာရွက်စာတမ်း၏ အစိတ်အပိုင်းများကို ရွေးချယ်နိုင်စေပါသည်။
4. သင့်ရှိ bookmarks များဖြင့် ဖန်တီးပြီး လုပ်ဆောင်ရန် fileအောက်ပါဇယားကိုကြည့်ပါ။
စာညှပ်များသည် ရှည်လျားစွာသွားလာရန် အဆင်ပြေသောနည်းလမ်းတစ်ခုဖြစ်သည်။ files သို့မဟုတ် သင်မကြာခဏရည်ညွှန်းသော ကုဒ်ရှိ အမှတ်များသို့ ခုန်ရန်။ ဤလုပ်ဆောင်ချက်များအတွက် တည်းဖြတ်ကိရိယာဘားရှိ အိုင်ကွန်များကို သင်သုံးနိုင်သည်။ သင့်ဝင်းဒိုး၏ညာဘက်အစွန်ရှိ တည်းဖြတ်ကိရိယာဘားကို သင်မမြင်နိုင်ပါက၊ အခြားကိရိယာဘားအချို့ကို အရွယ်အစားပြောင်းပါ။

သို့... စာညှပ်တစ်ခုထည့်ပါ။
စာညှပ်တစ်ခုကို ဖျက်ပါ။
စာညှပ်များအားလုံးကို ဖျက်ပါ။

လုပ်ပါ...
မှတ်သားလိုသော မျဉ်းရှိ မည်သည့်နေရာတွင်မဆို နှိပ်ပါ။ တည်းဖြတ်ခြင်း->စာညှပ်များပြောင်းရန်၊ Ctrl-F2 ကိုနှိပ်ပါ၊ သို့မဟုတ် တည်းဖြတ်ကိရိယာဘားရှိ ပထမဆုံးအိုင်ကွန်ကို ရွေးပါ။ ထိုစာကြောင်း၏အစတွင် စာညှပ်တစ်ခုရှိနေကြောင်း ညွှန်ပြရန် စာကြောင်းနံပါတ်ကို မီးမောင်းထိုးထားသည်။
စာညှပ်ဖြင့် မျဉ်းကြောင်းရှိ မည်သည့်နေရာကိုမဆို နှိပ်ပါ။ တည်းဖြတ်ခြင်း->စာညှပ်များပြောင်းရန်၊ Ctrl-F2 ကိုနှိပ်ပါ၊ သို့မဟုတ် တည်းဖြတ်ကိရိယာဘားရှိ ပထမဆုံးအိုင်ကွန်ကို ရွေးပါ။ လိပ်စာကို ဖျက်ပြီးနောက် လိုင်းနံပါတ်ကို မီးမောင်းထိုးပြတော့မည် မဟုတ်ပါ။
တည်းဖြတ်ခြင်း->စာညှပ်များအားလုံးကိုဖျက်ပါ၊ Ctrl-Shift-F2 ကိုနှိပ်ပါ၊ သို့မဟုတ် တည်းဖြတ်ကိရိယာဘားရှိ နောက်ဆုံးသင်္ကေတကို ရွေးပါ။ လိပ်စာများကို ဖျက်ပြီးနောက် လိုင်းနံပါတ်များကို မီးမောင်းထိုးပြတော့မည်မဟုတ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

သို့…
လမ်းကြောင်းတစ်ခု file bookmarks များကိုအသုံးပြုခြင်း။

လုပ်ပါ...
တည်းဖြတ်မီနူးမှ Next Bookmark (F2) နှင့် ယခင် Bookmark (Shift-F2) ညွှန်ကြားချက်များကို အသုံးပြုပါ သို့မဟုတ် သင်အလိုရှိသော စာညှပ်သို့သွားရန်အတွက် တည်းဖြတ်ကိရိယာဘားမှ သက်ဆိုင်ရာ အိုင်ကွန်များကို အသုံးပြုပါ။

5. အမှားများကိုပြင်ရန် သို့မဟုတ် ပြန်လည်ပြင်ဆင်ပါ။view အရင်းအမြစ်ကုဒ်ရှိ သတိပေးချက်များ၊ အောက်ပါတို့ကို လုပ်ဆောင်ပါ။
HDL ကိုဖွင့်ပါ။ file အမှား သို့မဟုတ် သတိပေးချက်နှင့်အတူ အဆိုပါကို နှစ်ချက်နှိပ်ပါ။ file
ပရောဂျက်စာရင်းထဲမှာ။
ပထမအမှား၊ သတိပေးချက် သို့မဟုတ် မှတ်သားရန် F5 ကိုနှိပ်ပါ။ file. မှာ
Editing window ၏အောက်ခြေတွင် မက်ဆေ့ချ်စာသားကို သင်တွေ့မြင်ရသည်။
နောက်ထပ် အမှားအယွင်း၊ သတိပေးချက် သို့မဟုတ် မှတ်စုသို့ သွားရန်၊ Run->Next Error/Warning ကို ရွေးပါ။
သို့မဟုတ် F5 ကိုနှိပ်ပါ။ အထဲမှာ မက်ဆေ့ချ်တွေ မရှိတော့ရင် fileတည်းဖြတ်ခြင်းဝင်းဒိုး၏အောက်ခြေတွင် “အမှားများမရှိပါ/သတိပေးချက်များ/မှတ်စုများ” ဟူသော မက်ဆေ့ချ်ကို သင်တွေ့ရပါမည်။ Run->Next Error/Warning ကိုရွေးချယ်ပါ သို့မဟုတ် F5 ကိုနှိပ်ပြီး နောက်တစ်ခုရှိ error၊ သတိပေးချက် သို့မဟုတ် မှတ်စုသို့သွားပါ။ file.
ယခင်အမှား၊ သတိပေးချက် သို့မဟုတ် မှတ်စုသို့ ပြန်သွားရန် ရွေးချယ်ပါ။
Run->ယခင်အမှား/သတိပေးချက် သို့မဟုတ် Shift-F5 ကိုနှိပ်ပါ။
6. အမှားအယွင်း၊ သတိပေးချက်၊ သို့မဟုတ် မှတ်စု၏ အပြည့်အစုံဖော်ပြချက်အတွက် အမှားအယွင်း မက်ဆေ့ချ်အကူအညီကို ပေးပို့ရန်-
စာသားဖော်မတ်မှတ်တမ်းကို ဖွင့်ပါ။ file (နှိပ်ပါ။ View Log) ပေါ်တွင် နှစ်ချက်နှိပ်၍သော်လည်းကောင်း၊
စာလုံး 5 လုံး အမှားကုဒ် သို့မဟုတ် မက်ဆေ့ခ်ျ စာသားကို နှိပ်ပြီး F1 ကို နှိပ်ပါ။
HTML မှတ်တမ်းကိုဖွင့်ပါ။ file 5 စာလုံးအမှားကုဒ်ကိုနှိပ်ပါ။
Tcl ဝင်းဒိုးတွင် Messages တက်ဘ်ကို နှိပ်ပြီး စာလုံး 5 လုံးကို နှိပ်ပါ။
ID ကော်လံရှိ အမှားကုဒ်။
7. source code window မှ အခြားသို့ crossprobe လုပ်ရန် views ကိုဖွင့်ပါ။ view ကုဒ်အပိုင်းအစကို ရွေးပါ။ အသေးစိတ်အတွက် စာမျက်နှာ 246 ရှိ Text Editor Window မှ Crossprobing ကို ကြည့်ပါ။
8. အမှားများအားလုံးကို ပြင်ဆင်ပြီးသောအခါ၊ ရွေးချယ်ပါ။ File-> သိမ်းဆည်းရန် သို့မဟုတ် သိမ်းဆည်းရန် အိုင်ကွန်ကို နှိပ်ပါ။ file.

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Editing Window Preferences ကို ဆက်တင်
စာသားတည်းဖြတ်ခြင်းဝင်းဒိုးတွင် အသုံးပြုထားသော ဖောင့်များနှင့် အရောင်များကို စိတ်ကြိုက်ပြင်ဆင်နိုင်ပါသည်။
1. Options->Editor Options နှင့် Synopsys Editor သို့မဟုတ် External Editor ကိုရွေးချယ်ပါ။ ပြင်ပစာတည်းဖြတ်သူနှင့်ပတ်သက်သည့် နောက်ထပ်အချက်အလက်များအတွက်၊ စာမျက်နှာ 41 ရှိ ပြင်ပစာသားတည်းဖြတ်မှုကို အသုံးပြုခြင်းကို ကြည့်ပါ။
2. ထို့နောက်အမျိုးအစားပေါ် မူတည် file သင်ဖွင့်သည်၊ စာသားတည်းဖြတ်သူနှင့်အတူအသုံးပြုရန်နောက်ခံ၊ အထားအသိုအရောင်နှင့်ဖောင့်စိတ်ကြိုက်များကိုသတ်မှတ်နိုင်သည်။

မှတ်ချက်- ၎င်းအတွက် သင်သတ်မှတ်ထားသော စာသားတည်းဖြတ်ခြင်းဆိုင်ရာ စိတ်ကြိုက်ရွေးချယ်မှုများ file အားလုံးနဲ့သက်ဆိုင်ပါလိမ့်မယ်။ files ဤ file အမျိုးအစား။

ပရောဂျက်အတွက် ရွေးချယ်မှုများကို သတ်မှတ်ရန် စာသားတည်းဖြတ်ခြင်း ဝင်းဒိုးကို အသုံးပြုနိုင်သည်။ files၊အရင်းအမြစ် files (Verilog/VHDL)၊ မှတ်တမ်း files, Tcl files၊ ကန့်သတ်ချက် files သို့မဟုတ် အခြား ပုံသေ files Editor Options dialog box မှ။
3. အဓိကစကားလုံးများ၊ စာတန်းများနှင့် မှတ်ချက်များကဲ့သို့သော ဘုံအထားအသိုရွေးချယ်စရာအချို့အတွက် အထားအသိုအရောင်များကို သင်သတ်မှတ်နိုင်သည်။ ဟောင်းအတွက်amplog ထဲမှာ le file၊ သတိပေးချက်များနှင့် အမှားအယွင်းများကို လွယ်ကူစွာမှတ်သားနိုင်စေရန် အရောင်-ကုဒ်ဖြင့် ပြုလုပ်နိုင်သည်။
အရောင် palette ကိုပြသရန် Syntax Coloring အကွက်ရှိ သက်ဆိုင်ရာ အရာဝတ္ထုအတွက် Foreground သို့မဟုတ် Background အကွက်ကို နှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခြေခံအရောင်များကို သင်ရွေးချယ်နိုင်သည် သို့မဟုတ် စိတ်ကြိုက်အရောင်များကို သတ်မှတ်နိုင်ပြီး ၎င်းတို့ကို သင့်စိတ်ကြိုက်အရောင် palette တွင် ထည့်သွင်းနိုင်သည်။ လိုချင်သောအရောင်ကိုရွေးချယ်ရန် OK ကိုနှိပ်ပါ။
4. စာသားတည်းဖြတ်မှုအတွက် ဖောင့်နှင့် ဖောင့်အရွယ်အစားကို သတ်မှတ်ရန်၊ ဆွဲချမီနူးများကို အသုံးပြုပါ။
5. တက်ဘ်ဆက်တင်များကိုဖွင့်ရန် Keep Tabs ကိုစစ်ဆေးပါ၊ ထို့နောက် တက်ဘ်အရွယ်အစားအတွက် အပေါ် သို့မဟုတ် အောက်မြှားကို အသုံးပြု၍ တက်ဘ်အကွာအဝေးကို သတ်မှတ်ပါ။

LO 6. Editor Options ဖောင်ပေါ်တွင် OK ကိုနှိပ်ပါ။
© 2014 Synopsys, Inc. ၂

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

External Text Editor ကိုအသုံးပြုခြင်း။
built-in စာသားတည်းဖြတ်ခြင်းအစား vi သို့မဟုတ် emacs ကဲ့သို့သော ပြင်ပစာသားတည်းဖြတ်သူအား သင်အသုံးပြုနိုင်ပါသည်။ ပြင်ပ စာသားတည်းဖြတ်မှုကို ဖွင့်ရန် အောက်ပါတို့ကို လုပ်ဆောင်ပါ။ Built-in စာသားတည်းဖြတ်မှုကို အသုံးပြုခြင်းဆိုင်ရာ အချက်အလက်အတွက် HDL အရင်းအမြစ်ကို တည်းဖြတ်ခြင်းကို ကြည့်ပါ။ Fileစာမျက်နှာ 35 တွင် Built-in Text Editor ဖြင့်။
1. Options->Editor Options ကိုရွေးချယ်ပြီး External Editor ရွေးချယ်မှုကို ဖွင့်ပါ။
2. သင့်လည်ပတ်မှုစနစ်အတွက် သင့်လျော်သောနည်းလမ်းကို အသုံးပြု၍ ပြင်ပတည်းဖြတ်သူကို ရွေးချယ်ပါ။
အကယ်၍ သင်သည် Windows ပလပ်ဖောင်းပေါ်တွင် အလုပ်လုပ်နေပါက … (Browse) ခလုတ်ကို နှိပ်ပါ။
အကောင်အထည်ဖော်နိုင်သော ပြင်ပစာသားတည်းဖြတ်သူကို ရွေးချယ်ပါ။
၎င်း၏ကိုယ်ပိုင်ဖန်တီးသော စာသားတည်းဖြတ်သူအတွက် UNIX သို့မဟုတ် Linux ပလပ်ဖောင်းမှ
ဝင်းဒိုး၊ … Browse ခလုတ်ကို နှိပ်ပြီး အကောင်အထည်ဖော်နိုင်သော ပြင်ပ စာသားတည်းဖြတ်သူကို ရွေးချယ်ပါ။
၎င်း၏ကိုယ်ပိုင်ဖန်တီးခြင်းမရှိသော စာသားတည်းဖြတ်သူအတွက် UNIX ပလပ်ဖောင်းမှ
ဝင်းဒိုး၊ … Browse ခလုတ်ကို မသုံးပါနှင့်။ အဲဒီအစား xterm -e editor ကိုရိုက်ထည့်ပါ။ အောက်ပါပုံသည် ပြင်ပတည်းဖြတ်သူအဖြစ် သတ်မှတ်ထားသော VI ကို ပြသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

Linux ပလပ်ဖောင်းတစ်ခုမှ၊ ၎င်း၏ကိုယ်ပိုင်ဖန်တီးခြင်းမရှိသော စာသားတည်းဖြတ်သူအတွက်
ဝင်းဒိုး၊ … Browse ခလုတ်ကို မသုံးပါနှင့်။ ယင်းအစား gnome-terminal -x editor ကို ရိုက်ထည့်ပါ။ ex အတွက် emacs ကိုသုံးရန်ample၊ gnome-terminal -x emacs ကို ရိုက်ထည့်ပါ။
ဆော့ဖ်ဝဲလ်ကို emacs နှင့် vi စာသားတည်းဖြတ်သူများဖြင့် စမ်းသပ်ထားသည်။
၂၊ OK ကိုိံပ်ြပ။ ။

Verilog Library အတွက် Library Extensions ကို အသုံးပြုခြင်း။ Files
စာကြည့်တိုက် တိုးချဲ့မှုများကို Verilog စာကြည့်တိုက်သို့ ထည့်နိုင်သည်။ fileပရောဂျက်အတွက် သင့်ဒီဇိုင်းတွင် ပါ၀င်ပါသည်။ Verilog ဒစ်ဂျစ်တိုက်ပါရှိသော လမ်းကြောင်းများကို သင်ရှာဖွေသောအခါတွင် files၊ သင်သည် ဤစာကြည့်တိုက် တိုးချဲ့မှုများအပြင် Verilog နှင့် SystemVerilog (.v နှင့် .sv) ကို သတ်မှတ်နိုင်သည်။ file တိုးချဲ့မှုများ။
ဒီလိုလုပ်ဖို့-
1. Implementation Options panel ၏ Verilog tab ကို ရွေးပါ။
2. Verilog စာကြည့်တိုက်အတွက် Library Directories ၏တည်နေရာများကို သတ်မှတ်ပါ။ fileပရောဂျက်အတွက် သင်၏ ဒီဇိုင်းတွင် ထည့်သွင်းရန်။
3. စာကြည့်တိုက် တိုးချဲ့မှုများကို သတ်မှတ်ပါ။
.av၊ .bv, .cv, .xxx, .va, .vas (နေရာလွတ်ဖြင့် သီးခြား စာကြည့်တိုက် တိုးချဲ့မှုများ) ကဲ့သို့သော မည်သည့် စာကြည့်တိုက် တိုးချဲ့မှုများကိုမဆို သတ်မှတ်နိုင်ပါသည်။
အောက်ဖော်ပြပါပုံသည် ဒိုင်ယာလော့ဘောက်စ်ရှိ စာကြည့်တိုက်အဆက်များထည့်ရမည့်နေရာကို ပြပေးသည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

HDL အရင်းအမြစ်ကို သတ်မှတ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ဤ ex အတွက် Tcl နှင့်ညီမျှသည်။ample သည် အောက်ပါ command ဖြစ်သည်
set_option -libext .av .bv .cv .dv .ev
အသေးစိတ်အတွက်၊ Command Reference ရှိ စာမျက်နှာ 57 ရှိ libext ကို ကြည့်ပါ။
4. သင်သည် ဒီဇိုင်းကို စုစည်းပြီးနောက်၊ မှတ်တမ်းတွင် သင်သည် အတည်ပြုနိုင်သည်။ file အဲဒါ စာကြည့်တိုက် files ဤ extensions များနှင့်အတူ loaded နှင့်ဖတ်ရှုခဲ့ကြသည်။ ဟောင်းအတွက်ample-
@N- SystemVerilog မုဒ်တွင် Verilog Compiler ကို လုပ်ဆောင်နေသည် @I::"C:dirtop.v" @N: CG1180 :"C:dirtop.v":8:0:8:3|ဖွင့်နေသည် file သတ်မှတ်ထားသော စာကြည့်တိုက် လမ်းညွှန်မှ C:dirlib1sub1.av C:dirlib1 @I::"C:dirlib1sub1.av" @N: CG1180 :"C:dirtop.v":10:0:10:3|ဖွင့်နေသည် file သတ်မှတ်ထားသော စာကြည့်တိုက် လမ်းညွှန်မှ C:dirlib2sub2.bv C:dirlib2 @I::"C:dirlib2sub2.bv" @N: CG1180 :"C:dirtop.v":12:0:12:3|ဖွင့်နေသည် file

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files

သတ်မှတ်ထားသော စာကြည့်တိုက် လမ်းညွှန်မှ C:dirlib3sub3.cv C:dirlib3 @I::"C:dirlib3sub3.cv" @N: CG1180 :"C:dirtop.v":14:0:14:3|ဖွင့်နေသည် file သတ်မှတ်ထားသော စာကြည့်တိုက်လမ်းညွှန်မှ C:dirlib4sub4.dv C:dirlib4 @I::"C:dirlib4sub4.dv" @N: CG1180 :"C:dirtop.v":16:0:16:3|ဖွင့်နေသည် file သတ်မှတ်ထားသော စာကြည့်တိုက်လမ်းညွှန်မှ C:dirlib5sub5.ev C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog syntax စစ်ဆေးပြီးပါပြီ။

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files
Synplify Pro ဆော့ဖ်ဝဲလ်ဖြင့်၊ သင်သည် VHDL နှင့် Verilog ထည့်သွင်းမှုတို့ကို ရောနှောအသုံးပြုနိုင်ပါသည်။ fileသင့်ပရောဂျက်တွင် s ရှိသည်။ ဟောင်းအတွက်ampVHDL နှင့် Verilog ၏ les files၊အကိုးအကားလက်စွဲကိုကြည့်ပါ။
1. Verilog သည် အတားအဆီးမရှိသော VHDL အပေါက်များကို ပံ့ပိုးမပေးဘဲ ရောစပ်ထားသော ဘာသာစကားဒီဇိုင်းကို စနစ်ထည့်သွင်းကြောင်း သတိရပါ။ file၎။
2. Verilog နှင့် VHDL ကိုစုစည်းလိုပါက fileမတူညီသောဖိုင်တွဲများတွင် Options->Project ကိုရွေးချယ်ပါ။ View ရွေးချယ်စရာများနှင့်ခလုတ်ကိုနှိပ်ပါ။ View ပရောဂျက် FileFolders option တွင် s။
ထည့်တဲ့အခါ files ပရောဂျက်အတွက် Verilog နှင့် VHDL files သည် ပရောဂျက်ရှိ သီးခြားဖိုင်တွဲများတွင် ရှိနေသည်။ view.
3. ပရောဂျက်တစ်ခုဖွင့်သောအခါ သို့မဟုတ် အသစ်တစ်ခုဖန်တီးသောအခါ၊ Verilog နှင့် VHDL ကိုထည့်ပါ။ files အောက်ပါအတိုင်း
Project->Add Source ကိုရွေးပါ။ File command သို့မဟုတ် Add ကိုနှိပ်ပါ။ File ခလုတ် ဖောင်ပေါ်တွင် သတ်မှတ်ပါ။ Files ၏ Type to HDL Files (*.vhd, *.vhdl, *.v)။ Verilog နှင့် VHDL ကိုရွေးချယ်ပါ။ fileလိုချင်တဲ့ ဟာတွေကို မင်းရဲ့ ထဲကို ထည့်လိုက်ပါ။
စီမံကိန်း။ OK ကိုနှိပ်ပါ။ ထည့်သွင်းခြင်းအကြောင်းအသေးစိတ်အတွက် fileပရောဂျက်တစ်ခုသို့၊ စာမျက်နှာ 62 ရှိ ပရောဂျက်တစ်ခုသို့ အပြောင်းအလဲများပြုလုပ်ခြင်းကို ကြည့်ပါ။
LO

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ဟိ fileသင်ထည့်သွင်းထားသော s ကို Project တွင်ပြသထားသည်။ view. ဤပုံသည် ဖော်ပြသည်။ files ကိုသီးခြားဖိုင်တွဲများတွင်စီစဉ်ထားသည်။
4. သင်စက်ပစ္စည်းရွေးချယ်စရာများ (အကောင်အထည်ဖော်မှုရွေးချယ်စရာများခလုတ်များ) ကို သတ်မှတ်သောအခါ၊ ထိပ်တန်းအဆင့် module ကိုသတ်မှတ်ပါ။ စက်ရွေးချယ်မှုများ ဆက်တင်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက်၊ စာမျက်နှာ 75 တွင် လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ဆက်တင်ကို ကြည့်ပါ။
ထိပ်တန်းအဆင့် module သည် Verilog ဖြစ်ပါက Verilog တက်ဘ်ကို နှိပ်ပြီး ၎င်းကို ရိုက်ထည့်ပါ။
ထိပ်တန်းအဆင့် module ၏အမည်။
ထိပ်တန်းအဆင့် module သည် VHDL ဖြစ်ပါက VHDL တက်ဘ်ကို နှိပ်ပြီး အမည်ကို ရိုက်ထည့်ပါ။
ထိပ်တန်းအဖွဲ့အစည်း၏ ထိပ်တန်းအဆင့် မော်ဂျူးသည် ပုံသေအလုပ်ဒစ်ဂျစ်တိုက်တွင် မတည်ရှိပါက၊ စုစည်းသူသည် မော်ဂျူးကို ရှာဖွေနိုင်သည့် စာကြည့်တိုက်ကို သတ်မှတ်ရပါမည်။ ၎င်းကိုပြုလုပ်နည်းဆိုင်ရာ အချက်အလက်အတွက် စာမျက်နှာ 200 ရှိ VHDL Panel ကို ကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files

မြေပုံဆွဲသူက ပေါင်းစည်းထားသော netlist ကိုထုတ်ပေးသည့် အစမှတ်ဖြစ်သောကြောင့် ထိပ်တန်းအဆင့် မော်ဂျူးကို သင် အတိအလင်း သတ်မှတ်ရပါမည်။
5. တူညီသောပုံစံပေါ်ရှိ အကောင်အထည်ဖော်မှုရလဒ်များတက်ဘ်ကို ရွေးချယ်ပြီး အထွက်အတွက် HDL ဖော်မတ်တစ်ခုကို ရွေးချယ်ပါ။ files ကို software မှထုတ်လုပ်သည်။ စက်ရွေးချယ်မှုများ ဆက်တင်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက်၊ စာမျက်နှာ 75 တွင် လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ဆက်တင်ကို ကြည့်ပါ။
Verilog output netlist အတွက်၊ Write Verilog Netlist ကို ရွေးပါ။ VHDL အထွက်အသားတင်စာရင်းအတွက်၊ VHDL Netlist ရေးပါ ကိုရွေးချယ်ပါ။ အခြားမည်သည့်စက်ပစ္စည်းရွေးချယ်စရာများကိုမဆို သတ်မှတ်ပြီး OK ကိုနှိပ်ပါ။
ယခု သင့်ဒီဇိုင်းကို ပေါင်းစပ်နိုင်ပါပြီ။ ဆော့ဖ်ဝဲလ်သည် အရင်းအမြစ်၏ ရောစပ်ဖော်မတ်များဖြင့် ဖတ်သည်။ files နှင့် srs တစ်ခုတည်းကိုထုတ်ပေးသည်။ file ပေါင်းစပ်မှုအတွက် အသုံးပြုသည်။
6. ပြဿနာများကြုံလာပါက၊ စာမျက်နှာ 47 ရှိ ပေါင်းစပ်ဘာသာစကားဒီဇိုင်းများကို ပြဿနာဖြေရှင်းခြင်းဆိုင်ရာ စာမျက်နှာ XNUMX တွင် ကြည့်ပါ။
LO

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ရောနှောဘာသာစကားဒီဇိုင်းများကို ပြဿနာဖြေရှင်းခြင်း။
ဤကဏ္ဍသည် ဘာသာစကား ရောစပ်ထားသော ပုံစံများဖြင့် ဖြစ်ပေါ်လာနိုင်သည့် သီးခြားအခြေအနေများကို ကိုင်တွယ်ခြင်းဆိုင်ရာ အကြံပြုချက်များကို ပေးပါသည်။

VHDL File အော်
VHDL သီးသန့်ဒီဇိုင်းများ သို့မဟုတ် ထိပ်တန်းအဆင့်မသတ်မှတ်ထားသော ရောစပ်ထားသောဒီဇိုင်းများအတွက် FPGA ပေါင်းစပ်မှုကိရိယာများသည် VHDL ကို အလိုအလျောက်ပြန်လည်စီစဉ်ပေးသည် files သို့မှသာ VHDL ပက်ကေ့ဂျ်များကို မှန်ကန်သောအစီအစဥ်ဖြင့် စုစည်းထားပါသည်။
သို့သော်၊ သင်သည် ထိပ်တန်းအဆင့်ကို သတ်မှတ်သည့် ဘာသာစကား ရောနှောထားသော ဒီဇိုင်းတစ်ခု ရှိပါက၊ VHDL ကို သတ်မှတ်ရပါမည်။ file tool အတွက်အမိန့်။ Run->Arrange VHDL ကို ရွေးခြင်းဖြင့် တစ်ကြိမ်သာ ပြုလုပ်ရန် လိုအပ်ပါသည်။ files အမိန့်။ ဒီလိုမလုပ်ရင် error message တစ်ခုရပါလိမ့်မယ်။

VHDL ကမ္ဘာလုံးဆိုင်ရာ အချက်ပြမှုများ
လောလောဆယ်တွင်၊ ကိရိယာသည် ဤအချက်ပြမှုများကို VHDL သီးသန့်ဒီဇိုင်းများတွင်သာ လုပ်ဆောင်ပေးသောကြောင့် သင်သည် ဘာသာစကား ရောစပ်ထားသော ဒီဇိုင်းများတွင် VHDL ဂလိုဘယ်အချက်ပြမှုများကို မရရှိနိုင်ပါ။

VHDL Boolean Generics ကို Verilog Parameters သို့ ဖြတ်သန်းခြင်း။
၎င်းအစိတ်အပိုင်းသည် Verilog ဒီဇိုင်းတွင် ချက်ခြင်းလုပ်ဆောင်မည်ဆိုပါက ကိရိယာသည် Boolean generics ပါဝင်သော VHDL အစိတ်အပိုင်းအတွက် အနက်ရောင်သေတ္တာကို ရည်ညွှန်းသည်။ အဘယ်ကြောင့်ဆိုသော် Verilog သည် Boolean ဒေတာအမျိုးအစားများကို အသိအမှတ်မပြုသောကြောင့် Boolean တန်ဖိုးကို မှန်ကန်စွာကိုယ်စားပြုရပါမည်။ VHDL Boolean ယေဘူယျတန်ဖိုးသည် မှန်ကန်ပြီး Verilog ပကတိကို 1 ဖြင့်ကိုယ်စားပြုပါက Verilog compiler က ၎င်းကို black box အဖြစ် ဘာသာပြန်ပါသည်။
အနက်ရောင်သေတ္တာတစ်ခုကို ကောက်ချက်မချမိစေရန်၊ VHDL Boolean ယေဘူယျအတွက် Verilog ပကတိအတိုင်း TRUE သည် 1'b1 မဟုတ်ဘဲ 1 ဖြစ်ရပါမည်။ အလားတူပင်၊ VHDL Boolean generic သည် မှားပါက၊ သက်ဆိုင်သော Verilog literal သည် 1'b0 ဖြစ်ရမည်၊ 0 မဟုတ်ပါ။ အောက်ပါ example သည် အနက်ရောင်သေတ္တာကို ကောက်ချက်မချဘဲ VHDL-Verilog နယ်နိမိတ်ကို မှန်ကန်စွာဖြတ်သန်းနိုင်ရန် Boolean generics များကို မည်သို့ကိုယ်စားပြုရမည်ကို ပြသထားသည်။

VHDL Entity ကြေငြာချက်

Verilog Instantation

Entity abc သည် ယေဘူယျ (
Number_Bits Divide_Bit );

: integer : ဘူလီယံ

:= 0; := မှား;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ရောနှောဘာသာစကားအရင်းအမြစ်ကိုအသုံးပြုခြင်း။ Files

Black Box ကို ရည်ညွှန်းခြင်းမရှိဘဲ VHDL Generics ကိုဖြတ်သန်းခြင်း။
Verilog အစိတ်အပိုင်း parameter တစ်ခုပါသည့် ကိစ္စတွင်၊ (ဥပမာample [0:0] RSR = 1'b0) သည် သက်ဆိုင်ရာ VHDL အစိတ်အပိုင်း ယေဘူယျ (RSR : integer := 0) ၏ အရွယ်အစားနှင့် မကိုက်ညီပါ။ ကိရိယာသည် အနက်ရောင်သေတ္တာကို ရည်ညွှန်းသည်။
Verilog တွင် [0:0] ၏ ဘတ်စ်ကား အကျယ်အမှတ်အသားကို ဖယ်ရှားခြင်းဖြင့် ၎င်းကို လုပ်ဆောင်နိုင်သည်။ file၎။ အခြားအမျိုးအစားများသည် Verilog အစိတ်အပိုင်း၏ သင့်လျော်သောပေါင်းစပ်မှုကို ခွင့်မပြုသောကြောင့် သင်သည် အမျိုးအစား ကိန်းပြည့် VHDL ၏ ယေဘုယျပုံစံကို အသုံးပြုရမည်ဖြစ်ကြောင်း သတိပြုပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Incremental Compiler ကိုအသုံးပြုခြင်း။

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Incremental Compiler ကိုအသုံးပြုခြင်း။
ကြီးမားသောဒီဇိုင်းများအတွက် compiler runtime ကိုသိသိသာသာလျှော့ချရန် Incremental Compiler flow ကိုသုံးပါ။ ဆော့ဖ်ဝဲလ်သည် သက်ဆိုင်ရာများကိုသာ ပြန်လည်စုစည်းသည်။ files ဒီဇိုင်းပြောင်းလဲမှုပြုလုပ်ပြီး compiler database ကို ပြန်လည်အသုံးပြုသည့်အခါ။ compiler သည် SRS ကို ပြန်လည်ထုတ်ပေးသည်။ file သက်ရောက်မှုရှိသော module နှင့် ချက်ချင်းမိဘ module အတွက်သာ။
ဤစီးဆင်းမှုကို လုပ်ဆောင်ရန်၊ အောက်ပါတို့ကို လုပ်ဆောင်ပါ။
1. Verilog သို့မဟုတ် VHDL ကိုထည့်ပါ။ files ဒီဇိုင်းအတွက်။
2. အကောင်အထည်ဖော်မှုရွေးချယ်မှုများအကန့်၏ Verilog သို့မဟုတ် VHDL တက်ဘ်မှ တိုးမြင့်စုစည်းမှုရွေးချယ်မှုကို ဖွင့်ပါ။
SRS တစ်ခု file synwork directory ရှိ ဒီဇိုင်း module တစ်ခုစီအတွက် ဖန်တီးထားသည်။

3. ပထမအကြိမ် compiler ကို run ပါ။
4. ဒီဇိုင်းပြောင်းလဲပါက compiler ကို ပြန်လည်လုပ်ဆောင်ပါ။
compiler သည် database ကိုခွဲခြမ်းစိတ်ဖြာပြီး SRS ရှိမရှိဆုံးဖြတ်သည်။ files သည် နောက်ဆုံးပေါ်ဖြစ်ပြီး၊ ထို့နောက် ပြောင်းလဲထားသော module များသာဖြစ်ပြီး ချက်ချင်းပင် parent module များကို ပြန်လည်ထုတ်ပေးပါသည်။ ၎င်းသည် ဒီဇိုင်းအတွက် runtime ကို ပိုမိုကောင်းမွန်အောင် ကူညီပေးနိုင်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Incremental Compiler ကိုအသုံးပြုခြင်း။

ကန့်သတ်ချက်များ
တိုးမြင့်ရေးဖွဲ့မှုအား ပံ့ပိုးမထားပါ။
·ဖွဲ့စည်းမှု fileVerilog သို့မဟုတ် VHDL စီးဆင်းမှုတွင် ပါဝင်သော · ရောစပ် HDL စီးဆင်းမှုများ · ကွန်ပြူတာ ကိုးကားခြင်း (XMR) ဖြင့် ဒီဇိုင်းများ

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Structural Verilog Flow ကိုအသုံးပြုခြင်း။

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Structural Verilog Flow ကိုအသုံးပြုခြင်း။
ပေါင်းစပ်ကိရိယာသည် တည်ဆောက်ပုံဆိုင်ရာ Verilog ကို လက်ခံသည်။ fileသင်၏ ဒီဇိုင်းပရောဂျက်အတွက် ထည့်သွင်းမှုအဖြစ်။ ဖွဲ့စည်းတည်ဆောက်ပုံ Verilog compiler သည် runtime ပိုကောင်းစေရန် ၎င်း၏ light-weight parser ကို အသုံးပြု၍ syntax semantic စစ်ဆေးမှုများကို လုပ်ဆောင်သည်။ ဤ compiler သည် ရှုပ်ထွေးသော ဟာ့ဒ်ဝဲ ထုတ်ယူမှုများ သို့မဟုတ် RTL ပိုမိုကောင်းမွန်အောင် လုပ်ဆောင်ခြင်းများကို လုပ်ဆောင်ခြင်း မပြုသောကြောင့်၊ ဆော့ဖ်ဝဲသည် တည်ဆောက်ပုံဆိုင်ရာ Verilog ၏ အမြန်စုစည်းမှုကို လုပ်ဆောင်သည် file၎။ ဆော့ဖ်ဝဲသည် ဤထုတ်လုပ်လိုက်သော တည်ဆောက်ပုံဆိုင်ရာ Verilog ကို ဖတ်နိုင်သည်။ files၊ ၎င်းတို့တွင်-
· နည်းပညာဆိုင်ရာ နိမိတ်လက္ခဏာများ
· ရိုးရှင်းသော သတ်မှတ်ထုတ်ပြန်ချက်များ
· Verilog 2001 နှင့် အထက်ဖော်မတ်များတွင် သတ်မှတ်ထားသည့် အရည်အချင်းများ
· ရည်ညွှန်းချက်များမှလွဲ၍ တည်ဆောက်မှုအားလုံးကို Verilog 95 ဖော်မတ်တွင် သတ်မှတ်ထားရပါမည်။
တည်ဆောက်ပုံဆိုင်ရာ Verilog ထည့်သွင်းမှုကို အသုံးပြုရန် files:
1. တည်ဆောက်ပုံဆိုင်ရာ Verilog ကို သတ်မှတ်ရပါမည်။ fileသင်၏ ဒီဇိုင်းတွင် ထည့်သွင်းရန်။ ဒီလိုလုပ်ဖို့၊ ကိုထည့်ပါ။ file အောက်ပါနည်းလမ်းများထဲမှ တစ်ခုကို အသုံးပြု၍ ပရောဂျက်သို့
ပရောဂျက်->ရင်းမြစ်ကို ထည့်ပါ။ File သို့မဟုတ် Add File Project တွင်ခလုတ် view Tcl အမိန့်- add_file -structver fileနာမည်
ဤစီးဆင်းမှုတွင် တည်ဆောက်ပုံဆိုင်ရာ Verilog သာ ပါဝင်နိုင်သည်။ files သို့မဟုတ် HDL ရောစပ်သည်။ files (Verilog/VHDL/EDF/SRS) တည်ဆောက်ပုံဆိုင်ရာ Verilog netlist နှင့်အတူ file၎။ သို့သော်၊ Verilog/VHDL/EDF/SRS စံနမူနာများကို တည်ဆောက်ပုံဆိုင်ရာ Verilog module တစ်ခုအတွင်း ပံ့ပိုးမထားပါ။
2. ဖွဲ့စည်းတည်ဆောက်ပုံ Verilog files ကို Project ရှိ Structural Verilog ဖိုဒါသို့ ပေါင်းထည့်သည်။ view. ထည့်လို့လည်းရပါတယ်။ fileအောက်ပါတို့ကို လုပ်ဆောင်သောအခါ၊
ဖွဲ့စည်းတည်ဆောက်ပုံ Verilog ကိုရွေးချယ်ပါ။ file. Right Click နှိပ်ပြီး ရွေးချယ်ပါ။ File ရွေးချယ်မှုများ။ Structural Verilog ကို ရွေးပါ။ File drop-down menu ကိုရိုက်ပါ။
3. ပေါင်းစပ်မှုကို လုပ်ဆောင်ပါ။
ပေါင်းစပ်မှုတူးလ်သည် vm သို့မဟုတ် edf netlist ကိုထုတ်ပေးသည်။ file သတ်မှတ်ထားသောနည်းပညာပေါ် မူတည်. ဤလုပ်ငန်းစဉ်သည် default synthesis flow နှင့် ဆင်တူသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Structural Verilog Flow ကိုအသုံးပြုခြင်း။

ကန့်သတ်ချက်များ
တည်ဆောက်ပုံဆိုင်ရာ Verilog စီးဆင်းမှု၏ ကန့်သတ်ချက်များသည် အောက်ပါတို့ကို မပံ့ပိုးနိုင်ပါ။
· အခြားမည်သည့်အရာအတွက် RTL ဖြစ်ရပ်များ file အမျိုးအစားများ · အထက်အောက် ပရောဂျက်စီမံခန့်ခွဲမှု (HPM) စီးဆင်းမှုများ · ရှုပ်ထွေးသော တာဝန်များ · စုစည်းမှု-သတ်မှတ်မုဒ်များနှင့် ခလုတ်များ

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files
ကန့်သတ်ချက် files သည် စာသားဖြစ်သည်။ files ကို SCOPE အင်တာဖေ့စ်မှ အလိုအလျောက်ထုတ်ပေးသည် (စာမျက်နှာ 119 တွင် သတ်မှတ်ခြင်းကန့်သတ်ချက်များကို ကြည့်ပါ) သို့မဟုတ် စာသားတည်းဖြတ်ခြင်းဖြင့် သင်ကိုယ်တိုင်ဖန်တီးသည့် s ကို။ ၎င်းတို့တွင် ပေါင်းစပ်လုပ်ဆောင်မှုကို ကန့်သတ်သည့် Tcl ညွှန်ကြားချက်များ သို့မဟုတ် အရည်အချင်းများ ပါဝင်သည်။ တနည်းအားဖြင့် သင်သည် အရင်းအမြစ်ကုဒ်တွင် ကန့်သတ်ချက်များကို သတ်မှတ်နိုင်သော်လည်း ၎င်းသည် နှစ်သက်သည့်နည်းလမ်းမဟုတ်ပါ။
ဤကဏ္ဍတွင် အကြောင်းအချက်များ ပါရှိသည်။
· ကန့်သတ်ချက်ကို ဘယ်အချိန်မှာ သုံးမလဲ။ Fileစာမျက်နှာ 53 တွင် Source Code ကိုကျော်ပါ။
· ကန့်သတ်မှုအတွက် Text Editor ကို အသုံးပြုခြင်း။ Files (Legacy) စာမျက်နှာ ၅၄
· အတားအဆီးအတွက် Tcl Syntax လမ်းညွှန်ချက်များ Files စာမျက်နှာ 55 တွင်
· ကန့်သတ်ချက်ကို စစ်ဆေးခြင်း။ Files စာမျက်နှာ 56 တွင်
· ဤအစီရင်ခံစာပါအသေးစိတ်အချက်အလက်များအတွက်၊ ကန့်သတ်စစ်ဆေးခြင်းအစီရင်ခံစာ၊ တွင် ကြည့်ပါ။
စာမျက်နှာ 270. of the Reference Manual, စာမျက်နှာ 56

ဘယ်အချိန်မှာ Constraint ကိုသုံးမလဲ။ Files ကိုကျော်က Source Code ကို
ကန့်သတ်ချက်များတွင် ကန့်သတ်ချက်များ ထည့်နိုင်သည်။ files (SCOPE အင်တာဖေ့စ်မှ ထုတ်လုပ်သည် သို့မဟုတ် စာသားတည်းဖြတ်မှုတွင် ထည့်သွင်းသည်) သို့မဟုတ် အရင်းအမြစ်ကုဒ်တွင်။ ယေဘုယျအားဖြင့်တော့ ကန့်သတ်ချက်တွေကို သုံးတာက ပိုကောင်းပါတယ်။ files၊ အဘယ်ကြောင့်ဆိုသော် အသက်ဝင်စေရန် ကန့်သတ်ချက်များကို ပြန်လည်ပေါင်းစည်းရန် မလိုအပ်ပါ။ ၎င်းသည် သင့်အရင်းအမြစ်ကုဒ်ကို ပိုမိုသယ်ဆောင်ရလွယ်ကူစေသည်။ နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 112 ရှိ SCOPE Editor ကိုအသုံးပြုခြင်းကို ကြည့်ပါ။
သို့သော်၊ သင့်တွင် syn_tco၊ syn_tpd နှင့် syn_tsu ကဲ့သို့သော black box အချိန်ကန့်သတ်ချက်များရှိပါက၊ ၎င်းတို့ကို အရင်းအမြစ်ကုဒ်တွင် ညွှန်ကြားချက်များအဖြစ် ထည့်သွင်းရပါမည်။ အရည်အချင်းများနှင့်မတူဘဲ၊ ညွှန်ကြားချက်များကို ကန့်သတ်ရန်မဟုတ်ဘဲ အရင်းအမြစ်ကုဒ်တွင်သာ ထည့်သွင်းနိုင်သည်။ file၎။ အရင်းအမြစ်ကုဒ်သို့ ညွှန်ကြားချက်များထည့်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 90 တွင် သတ်မှတ်ဂုဏ်ရည်များနှင့် ညွှန်ကြားချက်များကို ကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files

ကန့်သတ်မှုအတွက် Text Editor ကိုအသုံးပြုခြင်း။ File၎ (အမွေ)
SDC ကန့်သတ်ချက်အတွက် Legacy SCOPE တည်းဖြတ်သူကို သင်သုံးနိုင်သည်။ fileဗားရှင်း G-2012.09 မထွက်မီ ဖန်တီးထားသည်။ သို့သော် သင်၏ SDC ကို ဘာသာပြန်ရန် အကြံပြုထားသည်။ files FDC သို့ files သည် SCOPE တည်းဖြတ်သူ၏ နောက်ဆုံးဗားရှင်းကို ဖွင့်ရန်နှင့် ကိရိယာတွင် မြှင့်တင်ထားသော အချိန်ကန့်သတ်ချက်များကို ကိုင်တွယ်အသုံးပြုရန်။
အမွေအနှစ် SCOPE တည်းဖြတ်သူကို အသုံးပြုရန် သင်ရွေးချယ်ပါက၊ ဤကဏ္ဍသည် သင့်အား Tcl ကန့်သတ်ချက်ကို ကိုယ်တိုင်ဖန်တီးနည်းကို ပြသသည် file. ဆော့ဖ်ဝဲသည် ၎င်းကို အလိုအလျောက် ဖန်တီးပေးသည်။ file အကယ်၍ သင်သည် ကန့်သတ်ချက်များကို ထည့်သွင်းရန် အမွေအနှစ် SCOPE တည်းဖြတ်သူကို အသုံးပြုပါက၊ Tcl ကန့်သတ်ချက် file ယေဘူယျ အချိန်ကန့်သတ်ချက်များသာ ပါရှိသည်။ Black Box ကန့်သတ်ချက်များကို အရင်းအမြစ်ကုဒ်တွင် ထည့်သွင်းရပါမည်။ အပိုဆောင်းအချက်အလက်များအတွက်၊ မည်သည့်အချိန်တွင်အသုံးပြုရမည်နည်း။ Fileစာမျက်နှာ 53 တွင် Source Code ကိုကျော်ပါ။
1. a ကိုဖွင့်ပါ။ file တည်းဖြတ်ရန်။
သင်သည် SCOPE ဝင်းဒိုးကို ပိတ်ထားကြောင်း သေချာပါစေ။ သို့မဟုတ် သင်လုပ်နိုင်သည်
ယခင်ကန့်သတ်ချက်များကို ထပ်ရေးပါ။
အသစ်ဖန်တီးရန် fileရွေးချယ်ပါ။ File-> အသစ်၊ ကန့်သတ်ချက်ကို ရွေးပါ။ File
(SCOPE) ရွေးချယ်မှု။ ဟူသော အမည်ကို ရိုက်ထည့်ပါ။ file OK ကိုနှိပ်ပါ။
ရှိပြီးသားတစ်ခုကို တည်းဖြတ်ရန် fileရွေးချယ်ပါ။ File-> ဖွင့်ပါ၊ သတ်မှတ်ပါ။ Files ၏ Type filter to
ကန့်သတ်ချက် Files (sdc) ကိုဖွင့်ပါ။ file လိုချင်တယ်။
2. အတားအဆီးအတွက် Tcl Syntax Guidelines တွင် syntax လမ်းညွှန်ချက်များကို လိုက်နာပါ။ Files စာမျက်နှာ 55 တွင်။
3. သင်လိုအပ်သော အချိန်ကန့်သတ်ချက်များကို ထည့်သွင်းပါ။ အထားအသိုအတွက်၊ အကိုးအကားလက်စွဲကို ကြည့်ပါ။ သင့်တွင် black box အချိန်ကန့်သတ်ချက်များရှိပါက၊ ၎င်းတို့ကို အရင်းအမြစ်ကုဒ်တွင် ထည့်သွင်းရပါမည်။
4. သင်သည် ကန့်သတ်ချက်ထဲတွင် ရောင်းချသူ-သီးသန့် ရည်ညွှန်းချက်များကိုလည်း ထည့်နိုင်သည်။ file define_attribute ကို အသုံးပြု. ကန့်သတ်ချက်များရှိ Specifying Attributes ကို ကြည့်ပါ။ Fileအသေးစိတ်အချက်အလက်များအတွက် စာမျက်နှာ 97 တွင်၊
၄။ သိမ်းဆည်းပါ file.
6. ကိုထည့်ပါ။ file စာမျက်နှာ 62 တွင် ပရောဂျက်တစ်ခုသို့ ပြောင်းလဲမှုများပြုလုပ်ခြင်းတွင် ဖော်ပြထားသည့်အတိုင်း ပရောဂျက်သို့ ပေါင်းစပ်ဖွဲ့စည်းမှုကို လုပ်ဆောင်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

ကန့်သတ်မှုအတွက် Tcl Syntax လမ်းညွှန်ချက်များ Files
ဤအပိုင်းတွင် Tcl အသုံးပြုခြင်းအတွက် ယေဘုယျလမ်းညွှန်ချက်များကို ကန့်သတ်ထားပါသည်။ files:
· Tcl သည် case-sensitive ဖြစ်သည်။
· အရာဝတ္ထုများကို အမည်ပေးခြင်းအတွက်- အရာဝတ္ထုအမည်သည် HDL ကုဒ်ရှိ အမည်နှင့် ကိုက်ညီရပါမည်။ c အတွင်းရှိ instance နှင့် port အမည်များကို ထည့်သွင်းပါ။urly braces { } ။ နာမည်တွေမှာ နေရာလွတ်တွေ မသုံးပါနဲ့။ အထက်အောက် အမည်များကို ခွဲခြားရန် အစက် (.) ကို သုံးပါ။ Verilog modules တွင်၊ ဥပမာ၊ port နှင့် အောက်ပါ syntax ကိုသုံးပါ။
အသားတင်အမည်များ
v:cell [prefix:]objectName
ဆဲလ်သည် ဒီဇိုင်းအဖွဲ့အစည်း၏ အမည်နေရာတွင်၊ ရှေ့ဆက်သည် အမည်တူ အရာဝတ္ထုများကို ခွဲခြားသတ်မှတ်ရန် ရှေ့ဆက်တစ်ခုဖြစ်ပြီး၊ objectName သည် အစက် (.) ခြားနားသည့် စံလမ်းကြောင်းတစ်ခုဖြစ်သည်။ ရှေ့ဆက်သည် အောက်ပါတို့အနက်မှ တစ်ခုခုဖြစ်နိုင်သည်-

ရှေ့စာလုံး (စာလုံးသေး) i:p:b:n:

Object Instance အမည်များ ဆိပ်ကမ်းအမည်များ (ဆိပ်ကမ်းတခုလုံး) ဆိပ်ကမ်းတစ်ခု၏ ဘစ်အချပ်များ Net အမည်များ

VHDL module များတွင်၊ ဥပမာ၊ port နှင့် net ကို အောက်ပါ syntax ကိုသုံးပါ။
VHDL modules များတွင်အမည်များ-
v:ဆဲလ် [.view] [prefix:]objectName
ဘယ်မှာ v : a အဖြစ် သတ်မှတ်သည်။ view object, lib သည် library ၏အမည်ဖြစ်ပြီး cell သည် design entity ၏အမည်၊ view ဗိသုကာပညာအတွက် နာမည်တစ်ခုဖြစ်ပြီး၊ ရှေ့ဆက်သည် အမည်တူ အရာဝတ္ထုများကို ခွဲခြားသတ်မှတ်ရန် ရှေ့ဆက်တစ်ခုဖြစ်ပြီး objectName သည် dot (.) ခြားနားသည့် instance path တစ်ခုဖြစ်သည်။ View ဒီဇိုင်းအတွက် ဗိသုကာတစ်ခုထက်ပို၍သာ လိုအပ်ပါသည်။ အရာဝတ္ထုများ၏ ရှေ့ဆက်များအတွက် အထက်ဇယားကို ကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

Constraint ဖြင့်အလုပ်လုပ်ခြင်း။ Files

· လိုက်ဖက်သော အမည်သင်္ကေတများသည် * (ခရေပွင့်နံပါတ်များနှင့် ကိုက်ညီပါသည်။
ဇာတ်ကောင်များ) နှင့် ? (မေးခွန်းအမှတ်အသားသည် စာလုံးတစ်လုံးတည်းနှင့် ကိုက်ညီသည်)။ ဤအက္ခရာများသည် အထက်အောက် ခွဲခြားသတ်မှတ်မှုများအဖြစ် အသုံးပြုထားသော အစက်များနှင့် ကိုက်ညီမှုမရှိပါ။ ဟောင်းအတွက်ample၊ အောက်ပါ string သည် statemod module ရှိ statereg instance ၏ bits အားလုံးကို ခွဲခြားသတ်မှတ်သည်-
i:statemod.statereg[*]

ကန့်သတ်ချက်ကို စစ်ဆေးခြင်း။ Files
သင့်ကန့်သတ်ချက်ရှိ အထားအသိုနှင့် အခြားသက်ဆိုင်သော အချက်အလက်များကို သင်စစ်ဆေးနိုင်သည်။ fileConstraint Check command ကို အသုံးပြု. ကန့်သတ်ချက်အစီရင်ခံစာတစ်ခု ဖန်တီးရန်၊ အောက်ပါတို့ကို လုပ်ဆောင်ပါ။
1. ကန့်သတ်ချက်တစ်ခုဖန်တီးပါ။ file ၎င်းကို သင့်ပရောဂျက်တွင် ထည့်ပါ။
2. Run->Constraint Check ကိုရွေးချယ်ပါ။
ဤအမိန့်သည် FPGA ပေါင်းစပ်မှုကန့်သတ်ချက်ရှိ အချိန်ကိုက်ကန့်သတ်ချက်များ၏ အစီအမံနှင့် အသုံးချမှုကို စစ်ဆေးသည့် အစီရင်ခံစာကို ထုတ်ပေးသည် files သင့်ပရောဂျက်အတွက်။ အစီရင်ခံစာကို projectName_cck.rpt တွင် ရေးသားထားသည်။ file နှင့် အောက်ပါ အချက်အလက်များကို စာရင်းပြုစုသည်-
အသုံးမပြုနိုင်သော ကန့်သတ်ချက်များ ကန့်သတ်ချက်များ ရှိမနေသောအရာများအပေါ် ကန့်သတ်ချက်များအပေါ် ဒီဇိုင်း Wildcard ချဲ့ထွင်ခြင်းအတွက် အကျုံးဝင်သော ကန့်သတ်ချက်များ
ဤအစီရင်ခံစာပါအသေးစိတ်အချက်အလက်များအတွက်၊ ကိုးကားချက်လက်စွဲ စာမျက်နှာ 270 ရှိ ကန့်သတ်စစ်ဆေးခြင်းအစီရင်ခံစာကို ကြည့်ပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း ၂
Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။
ဒီဇိုင်းတစ်ခုကို Synopsys FPGA ပေါင်းစပ်မှုကိရိယာများဖြင့် ပေါင်းစပ်သောအခါ၊ သင့်ဒီဇိုင်းအတွက် ပရောဂျက်တစ်ခုကို တည်ဆောက်ရပါမည်။ အောက်ဖော်ပြပါတွင် ယုတ္တိဗေဒပေါင်းစပ်မှုဆိုင်ရာ ပရောဂျက်တစ်ခုတည်ဆောက်ခြင်းအတွက် လုပ်ထုံးလုပ်နည်းများကို ဖော်ပြထားပါသည်။
· ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files၊ စာမျက်နှာ 58 · စီမံအုပ်ချုပ်မှု ပရောဂျက် File စာမျက်နှာ 66 ရှိ အထက်တန်းအဆင့် · စာမျက်နှာ 72 တွင် အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း · စာမျက်နှာ 75 တွင် Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း · စာမျက်နှာ 90 ရှိ ဂုဏ်တော်များနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း · ရှာဖွေခြင်း Files၊ စာမျက်နှာ 98 · သိမ်းဆည်းခြင်း။ Fileစာမျက်နှာ 101 တွင် s နှင့် Projects

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files
ဤကဏ္ဍတွင် ပရောဂျက်တစ်ခုကို စတင်တည်ဆောက်ပုံနှင့် စီမံခန့်ခွဲနည်း၏ အခြေခံများကို ဖော်ပြထားပါသည်။ file အောက်ပါအချက်အလက်များအပါအဝင် သင့်ဒီဇိုင်းအတွက်၊
· ပရောဂျက်တစ်ခု ဖန်တီးခြင်း။ Fileစာမျက်နှာ 58 · လက်ရှိပရောဂျက်တစ်ခုကို ဖွင့်လှစ်ခြင်း။ Fileစာမျက်နှာ 61 · စာမျက်နှာ 62 ရှိ ပရောဂျက်တစ်ခုသို့ ပြောင်းလဲမှုများ ပြုလုပ်ခြင်း · ပရောဂျက်ကို သတ်မှတ်ခြင်း။ View စာမျက်နှာ 63 ရှိ စိတ်ကြိုက်ရွေးချယ်မှုများ · Verilog ကို အပ်ဒိတ်လုပ်ခြင်း အဟောင်းပရောဂျက်တွင် လမ်းကြောင်းများ ပါဝင်သည်။ Files စာမျက်နှာ 65 တွင်
အတိအကျ ရည်းစားဟောင်းအတွက်ampပရောဂျက်တစ်ခု ထူထောင်ပါ။ fileသင်အသုံးပြုနေသောကိရိယာအတွက် ကျူတိုရီရယ်ကို ကိုးကားပါ။

ပရောဂျက်တစ်ခုဖန်တီးခြင်း။ File
ပရောဂျက်တစ်ခု တည်ဆောက်ရမည်။ file ပရောဂျက်တစ်ခုစီအတွက်။ ပရောဂျက်တစ်ခုတွင် ဒီဇိုင်းတစ်ခုအတွက် လိုအပ်သောဒေတာပါရှိသည်- အရင်းအမြစ်စာရင်း files၊ပေါင်းစပ်မှုရလဒ်များ fileနှင့် သင့်စက်ပစ္စည်းရွေးချယ်မှု ဆက်တင်များ။ အောက်ပါလုပ်ထုံးလုပ်နည်းသည် သင့်အား ပရောဂျက်တစ်ခုတည်ဆောက်ပုံကိုပြသသည်။ file တစ်ဦးချင်းစီ commands တွေကို အသုံးပြု.
1. အောက်ပါတို့ထဲမှ တစ်ခုကို ရွေးချယ်ခြင်းဖြင့် စတင်ပါ- File-> စီမံကိန်းတည်ဆောက်ခြင်း၊ File-> ပရောဂျက်ကိုဖွင့်ပါ၊ သို့မဟုတ် P အိုင်ကွန်။ New Project ကိုနှိပ်ပါ။
ပရောဂျက်ဝင်းဒိုးသည် ပရောဂျက်အသစ်ကို ပြသသည်။ Add ကိုနှိပ်ပါ။ File ခလုတ်၊ F4 ကို နှိပ်ပါ၊ သို့မဟုတ် Project->Add Source ကို ရွေးပါ။ File အမိန့်။ Add Files to Project dialog box ပွင့်လာသည်။
2. အရင်းအမြစ်ကိုထည့်ပါ။ files ပရောဂျက်ဆီသို့။
ဖောင်၏ထိပ်ရှိ Look in အကွက်သည် ညာဘက်သို့ညွှန်ကြောင်း သေချာပါစေ။
လမ်းညွှန်။ ဟိ files ကို box တွင်ဖော်ပြထားသည်။ မမြင်ရရင် files၊ စစ်ဆေးပါ။ Files ၏ Type အကွက်သည် မှန်ကန်ကြောင်းပြသရန် သတ်မှတ်ထားသည်။ file အမျိုးအစား။ ရောနှောထည့်သွင်းမှုရှိပါက files၊ ရောနှောဘာသာစကားရင်းမြစ်ကို အသုံးပြုခြင်းတွင် ဖော်ပြထားသည့် လုပ်ထုံးလုပ်နည်းကို လိုက်နာပါ။ Files စာမျက်နှာ 44 တွင်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အားလုံးထည့်ဖို့ files directory ထဲတွင် တစ်ခါတည်း Add All ခလုတ်ကို နှိပ်ပါ။
ပုံစံ၏ညာဘက်ခြမ်း။ ထည့်ရန် files ကိုတစ်ဦးချင်းစီကလစ်နှိပ်ပါ။ file စာရင်းထဲတွင် ထည့်ပြီး ခလုတ်ကို နှိပ်ပါ၊ သို့မဟုတ် ၎င်းကို နှစ်ချက်နှိပ်ပါ။ file နာမည်။
အားလုံးကို ထည့်လို့ရပါတယ်။ files ကို directory ထဲမှာ လုပ်ပြီး Remove ခလုတ်နဲ့ မလိုအပ်တာတွေကို ဖယ်ရှားလိုက်ပါ။
VHDL ထည့်ရင် files၊ VHDL Library ပေါ့ပ်အပ်မီနူးမှ သင့်လျော်သော စာကြည့်တိုက်ကို ရွေးချယ်ပါ။ သင်ရွေးချယ်ထားသည့် ဒစ်ဂျစ်တိုက်သည် VHDL အားလုံးတွင် သက်ရောက်သည်။ files သည် dialog box တွင် OK ကိုနှိပ်သောအခါ။
သင့်ပရောဂျက်ဝင်းဒိုးသည် ပရောဂျက်အသစ်တစ်ခုကို ပြသသည်။ file. ပရောဂျက်ဘေးရှိ အပေါင်းလက္ခဏာကို နှိပ်ပြီး ချဲ့ပါက၊ အောက်ပါတို့ကို သင်တွေ့မြင်ရမည်-
အရင်းအမြစ်နှင့်အတူ ဖိုင်တွဲတစ်ခု (ဘာသာစကား ရောစပ်ထားသော ဒီဇိုင်းများအတွက် ဖိုင်တွဲနှစ်ခု) files.
မင်းရဲ့ files သည် ပရောဂျက်လမ်းညွှန်အောက်ရှိ ဖိုဒါတစ်ခုတွင်မရှိပါ၊ သင်သည် Options->Project ကိုရွေးချယ်ခြင်းဖြင့် ဤဦးစားပေးကို သတ်မှတ်နိုင်သည်။ View Options များနှင့်စစ်ဆေးခြင်း။ View ပရောဂျက် files ကို folders box ထဲမှာ။ ဒါက တစ်မျိုးကို ခွဲခြားထားတယ်။ file Project တစ်ခုမှ view သီးခြား folders များတွင်ထားခြင်းဖြင့်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

အကောင်အထည်ဖော်မှုကို မူရင်းအားဖြင့် rev_1 ဟု အမည်ပေးထားသည်။ အကောင်အထည်ဖော်တာတွေ
ပေါင်းစပ်ဆော့ဖ်ဝဲလ်၏အကြောင်းအရာအတွင်း သင့်ဒီဇိုင်းကို ပြန်လည်ပြင်ဆင်မှုများ၊ ပြင်ပအရင်းအမြစ်ကုဒ်ထိန်းချုပ်သည့်ဆော့ဖ်ဝဲနှင့် လုပ်ငန်းစဉ်များကို အစားမထိုးပါ။ များစွာသော အကောင်အထည်ဖော်မှုများသည် ဒီဇိုင်းရွေးချယ်မှုများကို ရှာဖွေရန် စက်ပစ္စည်းနှင့် ပေါင်းစပ်မှုဆိုင်ရာ ရွေးချယ်မှုများကို ပြင်ဆင်နိုင်စေပါသည်။ Synplify Pro တွင် အကောင်အထည်ဖော်မှုများစွာကို သင်ရနိုင်သည်။ အကောင်အထည်ဖော်မှုတစ်ခုစီတွင် ၎င်း၏ကိုယ်ပိုင်ပေါင်းစပ်မှုနှင့် စက်ပစ္စည်းရွေးချယ်မှုများနှင့် ၎င်း၏ကိုယ်ပိုင်ပရောဂျက်နှင့်ပတ်သက်သည့် ရွေးချယ်မှုများရှိသည်။ files.

3. Verilog သို့မဟုတ် VHDL စာကြည့်တိုက်ကို ထည့်ရန် ယခင်အဆင့်တွင် ဖော်ပြထားသည့် နည်းလမ်းကို အသုံးပြု၍ သင်လိုအပ်သည့် မည်သည့်စာကြည့်တိုက်ကိုမဆို ထည့်ပါ။ file.
ရောင်းချသူ သီးသန့်စာကြည့်တိုက်များအတွက် သင့်လျော်သောစာကြည့်တိုက်ကို ထည့်ပါ။ file သို့
စီမံကိန်း။ အချို့သောမိသားစုများအတွက်၊ စာကြည့်တိုက်များသည် အလိုအလျောက်တင်ပြီး ၎င်းတို့ကို ပရောဂျက်တွင် ရှင်းရှင်းလင်းလင်းထည့်ရန် မလိုအပ်ကြောင်း သတိပြုပါ။ file.
ပြင်ပကုမ္ပဏီ VHDL ပက်ကေ့ဂျ်ကို ထည့်ရန် သင့်လျော်သော .vhd ကို ထည့်ပါ။ file အဆင့် 2 တွင်ဖော်ပြထားသည့်အတိုင်း ဒီဇိုင်းကို Right Click နှိပ်ပါ။ file Project ထဲမှာ view ရွေးချယ်ပါ။ File ရွေးချယ်စရာများ သို့မဟုတ် Project-> VHDL စာကြည့်တိုက်ကို သတ်မှတ်မည်ကို ရွေးချယ်ပါ။ Simulators များနှင့် တွဲဖက်အသုံးပြုနိုင်သော စာကြည့်တိုက်အမည်ကို သတ်မှတ်ပါ။ ဟောင်းအတွက်ample၊ MYLIB ဤပက်ကေ့ဂျ်ဒစ်ဂျစ်တိုက်သည် စာရင်းရှိ ထိပ်တန်းအဆင့်ဒီဇိုင်းရှေ့တွင် ရှိနေကြောင်း သေချာပါစေ။ fileProject ထဲမှာ s ပါ။ view.
Verilog နှင့် VHDL သတ်မှတ်ခြင်းဆိုင်ရာ အချက်အလက်များအတွက် file ရွေးချယ်မှုများ၊ စာမျက်နှာ 84 ရှိ Setting Verilog နှင့် VHDL ရွေးချယ်မှုများကို ကြည့်ပါ။ ၎င်းတို့ကိုလည်း သင်သတ်မှတ်နိုင်သည်။ file ပေါင်းစပ်မှုမလုပ်ဆောင်မီ နောက်ပိုင်းတွင် ရွေးချယ်မှုများ။
ရောင်းချသူ မက်ခရိုစာကြည့်တိုက်များနှင့် အနက်ရောင် bLoOxes အသုံးပြုခြင်းအကြောင်း အပိုရောင်းချသူ-တိကျသော အချက်အလက်အတွက်၊ စာမျက်နှာ 487 ရှိ Microsemi Designs အတွက် ပိုမိုကောင်းမွန်အောင် ကြည့်ပါ။
ယေဘူယျနည်းပညာဆိုင်ရာ အစိတ်အပိုင်းများအတွက်၊ သင်ထည့်သွင်းနိုင်သည်။
နည်းပညာ-အမှီအခိုကင်းသော Verilog စာကြည့်တိုက်သည် ဆော့ဖ်ဝဲလ်ဖြင့် ပံ့ပိုးထားသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

သင့်ဒီဇိုင်းတွင် (install_dir/lib/generic_ technology/gtech.v) သို့မဟုတ် သင့်ကိုယ်ပိုင် ယေဘုယျအစိတ်အပိုင်း ဒစ်ဂျစ်တိုက်ကို ထည့်ပါ။ ပဋိပက္ခဖြစ်နိုင်တာကြောင့် နှစ်ခုလုံးကို တွဲမသုံးပါနဲ့။
4. စစ်ဆေးပါ။ file ပရောဂျက်တွင် မှာယူမှု view. File မှာယူမှုသည် VHDL အတွက် အထူးအရေးကြီးပါသည်။ files.
VHDL အတွက် files၊ သင်အလိုအလျောက်အမိန့်ပေးနိုင်သည်။ files မှ
Run->Arrange VHDL ကို ရွေးပါ။ File၎။ တနည်းအားဖြင့် ၎င်းကို ကိုယ်တိုင်ရွှေ့ပါ။ fileProject ထဲမှာ s ပါ။ view. အထုပ် file၎င်းတို့ကို အသုံးမပြုမီ စုစည်းထားသောကြောင့် s သည် စာရင်းတွင် ပထမဆုံးဖြစ်ရပါမည်။ ဒီဇိုင်းလုပ်ကွက်များရှိပါက ဖြန့်ကြက်ထားသည်။ files၊ သင့်တွင် အောက်ပါတို့ကို သေချာပါစေ။ file အမှာစာ: အဆိုပါ file ပါဝင်သော entity သည် ပထမ၊ နောက်တွင် ဗိသုကာပညာဖြင့် ဖြစ်ရမည်။ file, နှင့်နောက်ဆုံး file configuration နှင့်အတူ။
Project ထဲမှာ view၊ နောက်ဆုံးစစ်ဆေးပါ။ file Project ထဲမှာ view သည်
ထိပ်တန်းအရင်းအမြစ် file. တနည်းအားဖြင့် သင်သည် ထိပ်တန်းအဆင့်ကို သတ်မှတ်နိုင်သည်။ file စက်ပစ္စည်းရွေးချယ်မှုများကို သင်သတ်မှတ်သောအခါ။
5. ရွေးပါ။ File->Save၊ ပရောဂျက်အတွက် နာမည်တစ်ခုရိုက်ပြီး Save ကိုနှိပ်ပါ။ ပရောဂျက်ဝင်းဒိုးသည် သင်၏ပြောင်းလဲမှုများကို ရောင်ပြန်ဟပ်သည်။
6. ပရောဂျက်တစ်ခုပိတ်ရန် fileClose Project ခလုတ်ကို ရွေးပါ သို့မဟုတ် File-> ပရောဂျက်ကို ပိတ်ပါ။

လက်ရှိ ပရောဂျက်တစ်ခုဖွင့်ခြင်း။ File
ပရောဂျက်တစ်ခုဖွင့်ရန် နည်းလမ်းနှစ်ခုရှိသည်။ file: Open Project နှင့် ယေဘူယျ File -> အမိန့်ကိုဖွင့်ပါ။
1. သင်ဖွင့်လိုသော ပရောဂျက်သည် မကြာသေးမီက သင်လုပ်ဆောင်ခဲ့သော ပရောဂျက်တစ်ခုဖြစ်ပါက၊ သင်သည် ၎င်းကို တိုက်ရိုက်ရွေးချယ်နိုင်သည်- File-> လတ်တလော ပရောဂျက်များ-> ပရောဂျက်အမည်။
2. မည်သည့်ပရောဂျက်ကိုဖွင့်ရန် အောက်ပါနည်းလမ်းများထဲမှ တစ်ခုကို အသုံးပြုပါ။ file:

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

Project Command ကိုဖွင့်ပါ။

File-> Command ကိုဖွင့်ပါ။

ရွေးချယ်ပါ။ File-> Project ကိုဖွင့်ပါ၊ Project window ၏ဘယ်ဘက်ခြမ်းရှိ Open Project ခလုတ်ကိုနှိပ်ပါ၊ သို့မဟုတ် P အိုင်ကွန်ကိုနှိပ်ပါ။
မကြာသေးမီက ပရောဂျက်တစ်ခုကို ဖွင့်ရန် မကြာသေးမီက ပရောဂျက်များစာရင်းမှ ၎င်းကို နှစ်ချက်နှိပ်ပါ။
မဟုတ်ပါက၊ Open dialog box ကိုဖွင့်ပြီး ပရောဂျက်ကို ရွေးချယ်ရန် လက်ရှိ ပရောဂျက်ခလုတ်ကို နှိပ်ပါ။

ရွေးချယ်ပါ။ File-> ဖွင့်ပါ။
Look In: အကွက်တွင် မှန်ကန်သောလမ်းညွှန်ကို သတ်မှတ်ပါ။
သတ်မှတ် File ပရောဂျက်မှ အမျိုးအစား Files (*.prj)။ အကွက်တွင် ပရောဂျက်ကို စာရင်းပေးသည်။ files.
သင်ဖွင့်လိုသော ပရောဂျက်ကို နှစ်ချက်နှိပ်ပါ။

ပရောဂျက်သည် ပရောဂျက်ဝင်းဒိုးတွင် ဖွင့်သည်။

ပရောဂျက်တစ်ခုသို့ ပြောင်းလဲမှုများ ပြုလုပ်ခြင်း။
ပုံမှန်အားဖြင့်၊ သင်ထည့်၊ ဖျက်၊ သို့မဟုတ် အစားထိုးပါ။ files.
1. အရင်းအမြစ် သို့မဟုတ် ကန့်သတ်ချက်ကို ထည့်ရန် files ပရောဂျက်တစ်ခုသို့ Add ကိုရွေးချယ်ပါ။ Files ခလုတ် သို့မဟုတ် Project->ရင်းမြစ်ထည့်ပါ။ File Select ကိုဖွင့်ရန် Files ကို Add to Project dialog box ။ ပရောဂျက်တစ်ခုဖန်တီးခြင်းကို ကြည့်ပါ။ Fileအသေးစိတ်အတွက် စာမျက်နှာ 58 တွင်
2. a ဖျက်ရန် file ပရောဂျက်တစ်ခုမှ ခလုတ်ကိုနှိပ်ပါ။ file Project window တွင် Delete key ကိုနှိပ်ပါ။
3. a အစားထိုးရန် file ပရောဂျက်တစ်ခုတွင်၊
ကိုရွေးချယ်ပါ။ file ပရောဂျက်ဝင်းဒိုးတွင် သင်ပြောင်းလိုပါသလား။
Change ကိုနှိပ်ပါ။ File ခလုတ် သို့မဟုတ် Project->Change ကိုရွေးချယ်ပါ။ File.
အရင်းအမြစ်ထဲမှာ File ပွင့်လာသော ဒိုင်ယာလော့ဂ်ဘောက်စ်ကို လမ်းညွှန်သို့ ကြည့်ပါ။
အသစ်ဘယ်မှာလဲ။ file တည်ရှိသည် ။ အသစ် file အမျိုးအစားတူဖြစ်ရမည်။ file အစားထိုးချင်တာလား။
မမြင်သင့်ဘူး ဆိုရင် file အမျိုးအစားကိုရွေးချယ်ပါ။ file သင်ထံမှလိုအပ်သည်။
အဆိုပါ Files အမျိုးအစားအကွက်။
ကိုနှစ်ချက်နှိပ်ပါ။ file. အသစ် file ပရောဂျက်ရှိ အဟောင်းကို အစားထိုးပါ။
စာရင်း။ အကယ်
4. ပရောဂျက်ကို ဘယ်လိုသတ်မှတ်မလဲ။ files ကို ပရောဂျက်တွင် သိမ်းဆည်းထားပြီး a ပေါ်တွင် right click နှိပ်ပါ။ file Project ထဲမှာ view ရွေးချယ်ပါ။ File ရွေးချယ်မှုများ။ Save ကို သတ်မှတ်ပါ။ File Project to Relative သို့မဟုတ် Absolute Path အတွက် ရွေးချယ်မှု။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

5. အချိန်ကိုစစ်ဆေးရန် stamp on တစ်ခု filea ပေါ်တွင် right click နှိပ်ပါ။ file Project ထဲမှာ view ရွေးချယ်ပါ။ File ရွေးချယ်မှုများ။ အချိန်ကို စစ်ဆေးပါ။ file နောက်ဆုံးပြင်ဆင်ခဲ့သည်။ OK ကိုနှိပ်ပါ။

Project သတ်မှတ်ခြင်း။ View နှစ်သက်ရာများကို ပြသပါ။
အဖွဲ့အစည်းနှင့် ပရောဂျက်၏ပြသမှုကို စိတ်ကြိုက်ပြင်ဆင်နိုင်သည်။ file၎။ 1. ရွေးချယ်မှုများ->ပရောဂျက်ကို ရွေးချယ်ပါ။ View ရွေးချယ်မှုများ။ ပရောဂျက် View ရွေးချယ်စရာဖောင်များ ဖွင့်သည်။

2. မတူညီသောထည့်သွင်းမှုအမျိုးအစားများကိုစုစည်းရန် files ကိုသီးခြားဖိုင်တွဲများတွင်စစ်ဆေးပါ။ View ပရောဂျက် Files ဖိုင်တွဲများ။
ဤရွေးချယ်မှုကို စစ်ဆေးခြင်းဖြင့် ပရောဂျက်တွင် သီးခြားဖိုင်တွဲများကို ဖန်တီးပေးသည်။ view ကန့်သတ်ချက်အတွက် files နှင့်အရင်းအမြစ် files.

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

3. ထိန်းချုပ်ပါ။ file အောက်ပါတို့နှင့်ပြသသည်-
အားလုံးကို အလိုအလျောက် ပြသပေးသည်။ files၊ Show Project Library ကို အမှန်ခြစ်ပေးပါ။ အကယ်လို့
Project ကို ဖြုတ်လိုက်ပါ။ view မဖော်ပြပါ။ files အပေါင်းသင်္ကေတကိုနှိပ်ပြီး ချဲ့ထွင်သည်အထိ files ကို folder တစ်ခုထဲမှာ။
Project အတွင်းရှိ အကွက်များထဲမှ တစ်ခုကို စစ်ဆေးပါ။ File အမည်ဖော်ပြမှုအပိုင်း
ဘယ်လိုပုံစံနဲ့ ဆုံးဖြတ်မလဲ။ fileအမည်များကိုပြသထားသည်။ သင်ရုံကိုပြသနိုင်သည်။ fileအမည်၊ ဆွေမျိုးလမ်းကြောင်း သို့မဟုတ် ပကတိလမ်းကြောင်း။
၁ view ပရောဂျက် files စိတ်ကြိုက်စိတ်ကြိုက်ဖိုင်တွဲများတွင်စစ်ဆေးပါ။ View ပရောဂျက် Files စိတ်ကြိုက်ဖိုင်တွဲများ။ ပိုမိုသိရှိလိုပါက၊ စာမျက်နှာ 66 ရှိ စိတ်ကြိုက်ဖိုင်တွဲများဖန်တီးခြင်းကို ကြည့်ပါ။ စိတ်ကြိုက်ဖိုင်တွဲတစ်ခုတွင် အမျိုးအစားများစွာရှိမှသာ ဖိုင်တွဲများကို ရိုက်ထည့်ခြင်းကို ပြသမည်ဖြစ်သည်။

စိတ်ကြိုက်ဖိုင်တွဲများ
© 2014 Synopsys, Inc. ၂

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက်ကို သတ်မှတ်ခြင်း။ Files

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

5. တူညီသောပရောဂျက်တွင် အကောင်အထည်ဖော်မှုတစ်ခုထက်ပို၍ဖွင့်ရန် view၊ Allow Multiple Projects to be opened ကိုစစ်ဆေးပါ။
စီမံကိန်း 1

စီမံကိန်း 2

6. အထွက်ကိုထိန်းချုပ်ပါ။ file အောက်ပါတို့နှင့်ပြသသည်-
Show all ကိုစစ်ဆေးပါ။ Files သည် output အားလုံးကိုပြသရန် Results Directory box တွင်
files ကိုပေါင်းစပ်ပြီးနောက်ထုတ်လုပ်သည်။
အထွက်ကို ပြောင်းပါ။ file ခေါင်းစီးဘားများထဲမှ တစ်ခုကို နှိပ်ခြင်းဖြင့် အဖွဲ့အစည်း
အကောင်အထည်ဖော်မှုရလဒ်များတွင် view. အဖွဲ့လိုက်လုပ်လို့ရတယ်။ files အမျိုးအစားအလိုက် သို့မဟုတ် ၎င်းတို့ကို နောက်ဆုံးမွမ်းမံထားသော ရက်စွဲအလိုက် စီပါ။
၁ view file အချက်အလက်ကို ရွေးချယ်ပါ။ file Project ထဲမှာ viewညာဘက်ကလစ်နှိပ်ပြီး ရွေးချယ်ပါ။ File ရွေးချယ်မှုများ။ ဟောင်းအတွက်ample၊ ရက်စွဲ a ကို စစ်ဆေးနိုင်ပါသည်။ file ပြုပြင်ခဲ့သည်။
Verilog ကို အပ်ဒိတ်လုပ်ခြင်း အဟောင်းပရောဂျက်တွင် လမ်းကြောင်းများ ပါဝင်သည်။ Files
ပရောဂျက်တစ်ခုရှိလျှင် file ဆော့ဖ်ဝဲ၏ ဗားရှင်းအဟောင်း (8.1 မတိုင်မီ) ဖြင့် ဖန်တီးထားသည့် Verilog တွင် ဤအရာများတွင် လမ်းကြောင်းများ ပါဝင်သည်။ file ရလဒ်လမ်းညွှန် သို့မဟုတ် အရင်းအမြစ်နှင့် ဆက်စပ်မှုရှိသည်။ file `ဖော်ပြချက်များ ပါ၀င်သည်နှင့်။ 8.1 ပြီးနောက်ထွက်ရှိထားသောပရောဂျက် file `ပရောဂျက်နဲ့ ဆက်စပ်နေတဲ့ လမ်းကြောင်းတွေ ပါဝင်ပါတယ်။ file အားလုံးအတွက် မကြာမီထွက်ရှိထားသော GUI သည် prj အဟောင်းကို အလိုအလျောက် အဆင့်မြှင့်မည်မဟုတ်ပါ။ fileစည်းမျဉ်းအသစ်များကို လိုက်နာရန်။ ပရောဂျက်ဟောင်းကို အဆင့်မြှင့်ပြီး အသုံးပြုရန် fileအောက်ပါတို့မှ တစ်ခုကို ပြုလုပ်ပါ-
· prj ကို ကိုယ်တိုင် တည်းဖြတ်ပါ။ file text editor တွင် အောက်ပါတို့ကို ထည့်ပါ။
set_option တစ်ခုစီရှေ့တွင် စာကြောင်း -include_path:
set_option -project_relative_ပါဝင်သည် 1
· ပရောဂျက်အသစ်တစ်ခုကို ဆော့ဖ်ဝဲလ်ဗားရှင်းအသစ်ဖြင့် စတင်ပြီး ဖျက်လိုက်ပါ။
စီမံကိန်းဟောင်း။ ဒါက prj အသစ်ကိုလုပ်လိမ့်မယ်။ file prj နှင့် ပတ်သက်သည့် စည်းမျဉ်းအသစ်ကို လိုက်နာပါ။ file.

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်
အောက်ဖော်ပြပါ ကဏ္ဍများသည် စိတ်ကြိုက်ဖိုင်တွဲများကို သင်ဖန်တီးပြီး စီမံခန့်ခွဲနိုင်ပုံကို ဖော်ပြထားပါသည်။ fileProject ထဲမှာ s ပါ။ view:
· စိတ်ကြိုက်ဖိုင်တွဲများဖန်တီးခြင်း · စိတ်ကြိုက်ပရောဂျက်ဖိုင်တွဲများကို ကိုင်တွယ်ခြင်း · စိတ်ကြိုက်စီမံခြင်း Files

စိတ်ကြိုက်ဖိုင်တွဲများ ဖန်တီးခြင်း။
သင်သည် ယုတ္တိရှိသောဖိုင်တွဲများကို ဖန်တီးပြီး စိတ်ကြိုက်ပြင်ဆင်နိုင်သည်။ files သင့်ပရောဂျက်အတွင်း အမျိုးမျိုးသော အထက်တန်းအုပ်စုများ view. ဤဖိုင်တွဲများကို မည်သည့်အမည် သို့မဟုတ် အထက်တန်းအဆင့်ဖြင့် သတ်မှတ်နိုင်ပါသည်။ ဟောင်းအတွက်ampထို့ကြောင့်၊ သင်သည် သင်၏လည်ပတ်မှုစနစ်အား မထင်သလို ယှဉ်နိုင်သည်။ file ဖွဲ့စည်းပုံ သို့မဟုတ် HDL လော့ဂျစ် အထက်အောက် စိတ်ကြိုက်ဖိုင်တွဲများကို ၎င်းတို့၏ အပြာရောင်ဖြင့် ခွဲခြားထားသည်။

စိတ်ကြိုက်ဖိုင်တွဲများကို ဖန်တီးပြီးနောက် ထည့်သွင်းရန် နည်းလမ်းများစွာရှိသည်။ fileပရောဂျက်တစ်ခုတွင် ၎င်းတို့အား အောက်ပါနည်းလမ်းများထဲမှ တစ်ခုကို အသုံးပြုပါ။

1. ပရောဂျက်တစ်ခုပေါ်တွင် ညာကလစ်နှိပ်ပါ။ file သို့မဟုတ် အခြားသော စိတ်ကြိုက်ဖိုင်တွဲကို ပေါ့ပ်အပ်မီနူးမှ Add Folder ကိုရွေးချယ်ပါ။ ထို့နောက် အောက်ပါတို့မှ တစ်ခုခုကို လုပ်ဆောင်ပါ။ file လုပ်ဆောင်ချက်များ-

Right-click နှိပ်လိုက်တာနဲ့ ပြပေးပါတယ်။

အဲဒါတစ်ခုပေါ်မှာ

fyioleuoLcrOafniileesitahnedr

select ရွေးပါ။

Folder တွင် နေရာချပါ။ ရှိပြီးသားဖိုင်တွဲတစ်ခု သို့မဟုတ် မီနူးခွဲတစ်ခုကို ဖန်တီးပါ။

ဖိုင်တွဲအသစ်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

ဖိုင်တွဲကို သင်ထင်သလို နာမည်ပေးနိုင်ပါတယ်၊ သို့သော် ၎င်းသည် အထက်အောက် ခွဲထွက်သင်္ကေတဖြစ်သောကြောင့် စာလုံး (/) ကို အသုံးမပြုပါနှင့်။
ဖိုင်တွဲတစ်ခုအား အမည်ပြောင်းရန်၊ ဖိုင်တွဲပေါ်တွင် ညာဖက်ကလစ်နှိပ်ပြီး အမည်ပြောင်းရန်ကို ရွေးချယ်ပါ။
ပေါ့ပ်အပ်မီနူး။ Rename Folder dialog box ပေါ်လာသည်၊ နာမည်အသစ်တစ်ခုသတ်မှတ်ပါ။
2. Add ကိုသုံးပါ။ Files ကို ဖိုဒါတစ်ခု၏ အထက်အောက် အဆင့်တစ်ခု၏ အကြောင်းအရာ တစ်ခုလုံးကို ထည့်ရန် ပရောဂျက် ဒိုင်ယာလော့ခ် ဘောက်စ်သို့၊ files ကို ဒိုင်ယာလော့ဘောက်စ်တွင် ဖော်ပြထားသော OS ဖိုဒါ၏ အထက်တန်းအဆင့်များနှင့် သက်ဆိုင်သည့် စိတ်ကြိုက်ဖိုင်တွဲများထဲသို့ ရောက်သွားပါသည်။

ဒီလိုလုပ်ဖို့ Add ကိုရွေးပါ။ File Project တွင်ခလုတ် view.
ထို့နောက် ဒိုင်ယာလော့ဘောက်စ်မှ dsp ကဲ့သို့သော တောင်းဆိုထားသည့် ဖိုင်တွဲများကို ရွေးပါ။
Add ခလုတ်ကိုနှိပ်ပါ။ ဒီနေရာတွေအကုန်လုံး files ကို dsp hierarchy မှ သင်ခုလေးတင်ဖန်တီးထားသော စိတ်ကြိုက်ဖိုဒါသို့။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

အလိုအလျောက်နေရာချရန် files နှင့်သက်ဆိုင်သော စိတ်ကြိုက်ဖိုင်တွဲများထဲသို့
OS ဖိုဒါ၏ အထက်အောက်၊ Add ဟုခေါ်သော ရွေးချယ်မှုကို စစ်ဆေးပါ။ Files ကို ဒိုင်ယာလော့ဘောက်စ်ရှိ စိတ်ကြိုက်ဖိုင်တွဲများဆီသို့။
မူရင်းအားဖြင့်၊ စိတ်ကြိုက်ဖိုင်တွဲအမည်သည် ဖိုင်တွဲနှင့်တူသောအမည်ဖြစ်သည်။
ပါဝင်သော fileပရောဂျက်သို့ထည့်ရမည့် s သို့မဟုတ် ဖိုင်တွဲ။ သို့သော်၊ Folders Option ခလုတ်ကိုနှိပ်ခြင်းဖြင့် ဖိုင်တွဲများကို အမည်မည်ကဲ့သို့ ပြင်ဆင်နိုင်သည်။ အောက်ပါ dialog box ကိုပြသထားသည်။

အသုံးပြုရန်-
ဖိုဒါများသာ ပါဝင်သည်။ files ဖိုဒါအမည်အတွက် Use OS ကိုနှိပ်ပါ။
ဖိုဒါအမည်။
အဆင့်ကိုဆုံးဖြတ်ရန်ရွေးချယ်ထားသောဖိုင်တွဲသို့လမ်းကြောင်းအမည်
စိတ်ကြိုက်ဖိုင်တွဲလမ်းကြောင်းအတွက် အထက်တန်းပြထားသည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

3. သင်ဆွဲယူ၍ချနိုင်သည်။ fileOS Explorer အပလီကေးရှင်းမှ ပရောဂျက်ထဲသို့ s နှင့် ဖိုင်တွဲများ view. ဤအင်္ဂါရပ်ကို KDE အသုံးပြုနေသော Windows နှင့် Linux ဒက်စတော့များတွင် ရနိုင်ပါသည်။
ဆွဲချလိုက်တဲ့အခါ file၎င်းကို ပရောဂျက်တွင် ချက်ခြင်းထည့်သွင်းထားသည်။
ပရောဂျက်မဖွင့်ပါက ဆော့ဖ်ဝဲသည် ပရောဂျက်တစ်ခုကို ဖန်တီးသည်။
ဆွဲချလိုက်တဲ့အခါ file Folder တစ်ခုပေါ်တွင်၎င်းကိုထည့်သွင်းထားသည်။
ဖိုင်တွဲ။ အစကတော့ Add Files to Project dialog box သည် သင့်အား အတည်ပြုရန် တောင်းဆိုသည်ကို ပြသထားသည်။ files ကို ပရောဂျက်တွင် ထည့်သွင်းရန်။ လက်ခံရန် OK ကိုနှိပ်နိုင်ပါသည်။ file၎။ ပြောင်းလဲမှုများ ပြုလုပ်လိုပါက၊ အားလုံးကို ဖယ်ရှားရန် ခလုတ်ကို နှိပ်ပြီး စစ်ထုတ်မှု သို့မဟုတ် ရွေးချယ်မှုအသစ်ကို သတ်မှတ်နိုင်ပါသည်။

မှတ်ချက်- ပရောဂျက်ရှိ စိတ်ကြိုက်ဖိုင်တွဲများကို ပြသရန် viewOptions->Project ကို ရွေးပါ။ View ရွေးချယ်စရာများ မီနူး၊ ထို့နောက် စစ်ဆေးရန် အကွက်ကို ဖွင့်/ပိတ်ပါ။ View ပရောဂျက် Files သည် dialog box ပေါ်ရှိ Custom Folders များဖြစ်သည်။

စိတ်ကြိုက်ပရောဂျက်ဖိုင်တွဲများကို ကြိုးကိုင်ခြင်း။
အောက်ပါလုပ်ထုံးလုပ်နည်းသည် သင်ဖယ်ရှားနိုင်ပုံကို ဖော်ပြသည်။ files ဖိုဒါများမှ၊ ဖိုင်တွဲများကို ဖျက်ပါ၊ နှင့် ဖိုဒါ၏ အထက်အောက်ကို ပြောင်းပါ။
1. a ကိုဖယ်ရှားရန် file စိတ်ကြိုက်ဖိုင်တွဲတစ်ခုမှ၊
၎င်းကို အခြားဖိုင်တွဲတစ်ခုသို့ ဆွဲယူပါ သို့မဟုတ် ပရောဂျက်ပေါ်သို့ ဆွဲချပါ။ မီးမောင်းထိုးပြပါ။ fileright-click နှိပ်ပြီး Remove from Folder ကိုရွေးချယ်ပါ။
ပေါ့ပ်အပ်မီနူး။
၎င်းသည် ဖယ်ရှားပေးသောကြောင့် ဖျက်ရန် (DEL) သော့ကို မသုံးပါနှင့် file စီမံကိန်းမှ။
2. စိတ်ကြိုက်ဖိုင်တွဲတစ်ခုကို ဖျက်ရန်၊ ၎င်းကို မီးမောင်းထိုးပြပြီးနောက် ညာဖက်ကလစ်နှိပ်ပြီး ပေါ့ပ်အပ်မီနူးမှ ဖျက်မည်ကို ရွေးချယ်ပါ သို့မဟုတ် DEL ခလုတ်ကို နှိပ်ပါ။ ဖိုင်တွဲတစ်ခုကို ဖျက်သောအခါ၊ အောက်ပါရွေးချယ်မှုများထဲမှ တစ်ခုကို ပြုလုပ်ပါ-
Folder ကို ဖျက်ရန် Yes ကိုနှိပ်ပါ။ files ကို folder ထဲမှာပါရှိသောထံမှ
ပရောဂျက်။
ဖိုဒါကို ဖျက်ရန် No ကိုနှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

3. စိတ်ကြိုက်ဖိုင်တွဲ၏ အထက်တန်းကို ပြောင်းရန်-
ဖိုဒါကို အခြားဖိုဒါတစ်ခုအတွင်း ဆွဲယူကာ ချလိုက်ပါ၊
၎င်းကို ထိပ်တန်းအဆင့်သို့ရွှေ့ရန် ဖိုင်တွဲ သို့မဟုတ် ပရောဂျက်ကိုကျော်ပါ။
စိတ်ကြိုက်ဖိုင်တွဲတစ်ခု၏ ထိပ်တန်းအဆင့် အထက်တန်းအဆင့်ကို ဖယ်ရှားရန် ဆွဲယူ၍ ချလိုက်ပါ။
ပရောဂျက်အပေါ် လိုချင်သော အထက်အောက် အဆင့်ခွဲ။ ထို့နောက် ဖိုဒါအတွက် အချည်းနှီးသော root directory ကို ဖျက်ပါ။
ဟောင်းအတွက်ampအကယ်၍ ရှိပြီးသား စိတ်ကြိုက် ဖိုဒါ လမ်းညွှန်သည်-
/examples/Verilog/RTL
သင်သည် အဆင့်တစ် RTL အထက်အောက် တစ်ခုတည်းကိုသာ လိုချင်သည်ဆိုပါစို့၊ ထို့နောက် RTL ကို ပရောဂျက်ပေါ်တွင် ဆွဲချပြီး ချပေးလိုက်ပါ။ ပြီးရင် /Ex ကို ဖျက်နိုင်ပါတယ်။amples/Verilog လမ်းညွှန်။

စိတ်ကြိုက်ခြယ်လှယ်ခြင်း။ Files
ထို့အပြင်၊ သင်သည် အောက်ပါ စိတ်ကြိုက်အမျိုးအစားများကို လုပ်ဆောင်နိုင်သည်။ file လုပ်ဆောင်ချက်များ-
1. ၏ပြသမှုကိုဖိနှိပ်ရန် files Type folders မှာရှိတဲ့ Project ထဲမှာ right-click နှိပ်ပါ။ view Project ကိုရွေးပါ။ View ရွေးချယ်မှုများ သို့မဟုတ် Options->ပရောဂျက်ကို ရွေးချယ်ပါ။ View ရွေးချယ်မှုများ။ ရွေးချယ်ခွင့်ကို ပိတ်ပါ။ View ပရောဂျက် Files တွင် dialog box မှ Folders ကိုရိုက်ထည့်ပါ။
2. ပြသရန် fileပရောဂျက်အစီအစဥ်အစား အက္ခရာစဉ်အလိုက် s ကို Sort ကိုစစ်ဆေးပါ။ FileProject ထဲမှာ s ကို နှိပ်လိုက်ပါ။ view ထိန်းချုပ်ရာနေရာ။ ထိန်းချုပ်အကန့်ကို အဖွင့်အပိတ်လုပ်ရန် အကန့်၏ဘယ်ဘက်အောက်ခြေထောင့်ရှိ အောက်မြှားခလုတ်ကို နှိပ်ပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

စီမံခန့်ခွဲရေးပရောဂျက် File အထက်အောက်

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

Control Panel Toggle
3. ၏အမိန့်ကိုပြောင်းလဲရန် fileပရောဂျက်တွင် s-
စိတ်ကြိုက်ဖိုင်တွဲများကို ပိတ်ရန်နှင့် အမျိုးအစားခွဲရန် သေချာပါစေ။ file၎။ ဆွဲယူချလိုက်ပါ။ file စာရင်းထဲက လိုချင်တဲ့ အနေအထားကို ရောက်သွားတယ်။ files.
4. ပြောင်းလဲရန် file ရိုက်ထည့်ပါ၊ ဆွဲယူပြီး ဖိုင်အသစ်ကို ရိုက်ထည့်လိုက်ပါ။ ဆော့ဖ်ဝဲလ်သည် သင့်အား စစ်ဆေးအတည်ပြုရန် အချက်ပြလိမ့်မည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း။

အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း။
အကောင်အထည်ဖော်မှုသည် ကန့်သတ်ချက်များနှင့် အခြားဆက်တင်များနှင့်အတူ အကောင်အထည်ဖော်သည့် ပရောဂျက်တစ်ခု၏ဗားရှင်းတစ်ခုဖြစ်သည်။ ပရောဂျက်တစ်ခုတွင် အကောင်အထည်ဖော်မှုများစွာပါဝင်နိုင်ပြီး တစ်ခုစီတွင် ၎င်း၏ကိုယ်ပိုင်ဆက်တင်များရှိသည်။

များစွာသော အကောင်အထည်ဖော်မှုများဖြင့် လုပ်ဆောင်ခြင်း။
Synplify Pro ကိရိယာသည် တူညီသောဒီဇိုင်းကို အကောင်အထည်ဖော်မှုများစွာကို ဖန်တီးနိုင်ပြီး ရလဒ်များကို နှိုင်းယှဉ်နိုင်သည်။ ၎င်းသည် တူညီသောဒီဇိုင်းအတွက် မတူညီသောဆက်တင်များဖြင့် စမ်းသပ်နိုင်စေပါသည်။ အကောင်အထည်ဖော်မှုများသည် ပေါင်းစပ်ဆော့ဖ်ဝဲလ်၏အကြောင်းအရာအတွင်း သင့်ဒီဇိုင်းကို ပြန်လည်ပြင်ဆင်မှုများဖြစ်ပြီး ပြင်ပအရင်းအမြစ်ကုဒ်ထိန်းချုပ်သည့်ဆော့ဖ်ဝဲနှင့် လုပ်ငန်းစဉ်များကို အစားမထိုးပါ။
1. Add Implementation ခလုတ်ကို နှိပ်ပါ သို့မဟုတ် Project->Implementation အသစ်ကို ရွေးချယ်ပြီး စက်ပစ္စည်းရွေးချယ်မှုများ (Device တက်ဘ်)၊ ရွေးချယ်စရာအသစ်များ (Options tab) သို့မဟုတ် ကန့်သတ်ချက်အသစ်တစ်ခုကို သတ်မှတ်ပါ။ file (ကန့်သတ်ချက်များ တက်ဘ်)။
ဆော့ဖ်ဝဲသည် ပရောဂျက်တွင် အခြားအကောင်အထည်ဖော်မှုကို ဖန်တီးပေးသည်။ view. အကောင်အထည်ဖော်မှုအသစ်တွင် ယခင်အမည်နှင့် တူညီသော်လည်း အခြားနံပါတ် နောက်ဆက်တွဲပါရှိသည်။ အောက်ဖော်ပြပါပုံသည် လက်ရှိ (တက်ကြွသော) အကောင်အထည်ဖော်မှုကို မီးမောင်းထိုးပြထားသည့် အကောင်အထည်ဖော်မှုနှစ်ခုဖြစ်သည့် rev1 နှင့် rev2 ကို ပြသထားသည်။

အကောင်အထည်ဖော်မှုအသစ်သည် တူညီသောအရင်းအမြစ်ကုဒ်ကို အသုံးပြုသည်။ files၊ သို့သော် မတူညီသော စက်ရွေးချယ်မှုများနှင့် ကန့်သတ်ချက်များ။ တချို့က ကော်ပီကူးတယ်။ fileယခင်အကောင်အထည်ဖော်မှုမှ s- tlg မှတ်တမ်း filesrs RTL netlist fileနှင့် design_fsm.sdc file FSM Explorer မှထုတ်လုပ်သည်။ ဆော့ဖ်ဝဲသည် ပေါင်းစပ်လုပ်ဆောင်ခြင်း၏ ထပ်ခါတလဲလဲမှတ်တမ်းကို သိမ်းဆည်းထားသည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း။

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

2. ဆက်တင်အသစ်များဖြင့် ပေါင်းစပ်ပေါင်းစပ်မှုကို ထပ်မံလုပ်ဆောင်ပါ။
လက်ရှိအကောင်အထည်ဖော်မှုကိုသာ လုပ်ဆောင်ရန်၊ Run ကိုနှိပ်ပါ။
ပရောဂျက်တစ်ခုတွင် အကောင်အထည်ဖော်မှုအားလုံးကို လုပ်ဆောင်ရန်၊ Run->Run All ကို ရွေးပါ။
အကောင်အထည်ဖော်မှုများ။
မတူညီသော အပိုင်းကို စမ်းကြည့်ရန် သို့မဟုတ် မတူညီသော ကြိမ်နှုန်းဖြင့် စမ်းသပ်ရန် များစွာသော အကောင်အထည်ဖော်မှုများကို သင်အသုံးပြုနိုင်ပါသည်။ ဆက်တင်ရွေးချယ်မှုများအကြောင်း အချက်အလက်အတွက် စာမျက်နှာ 75 တွင် လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ဆက်တင်ကို ကြည့်ပါ။
ပရောဂျက် view တက်ကြွသော အကောင်အထည်ဖော်မှုကို မီးမောင်းထိုးပြထားသည့် အကောင်အထည်ဖော်မှုများနှင့် သက်ဆိုင်ရာ ရလဒ်များကို ပြသသည်။ fileImplementation Results တွင် ပြသထားသော တက်ကြွသော အကောင်အထည်ဖော်မှုအတွက် ထုတ်ပေးပါသည်။ view ညာဘက်တွင်; တက်ကြွသောအကောင်အထည်ဖော်မှုကိုပြောင်းလဲခြင်းသည် output ကိုပြောင်းလဲစေသည်။ file ပြသခြင်း။ Watch window သည် တက်ကြွသော အကောင်အထည်ဖော်မှုကို စောင့်ကြည့်သည်။ အကောင်အထည်ဖော်မှုအားလုံးကို ကြည့်ရှုရန် ဤဝင်းဒိုးကို သင်စီစဉ်သတ်မှတ်ပါက၊ အကောင်အထည်ဖော်မှုအသစ်ကို ဝင်းဒိုးတွင် အလိုအလျောက် အပ်ဒိတ်လုပ်မည်ဖြစ်သည်။
3. ရလဒ်များကို နှိုင်းယှဉ်ပါ။
ရွေးချယ်ထားသော စံနှုန်းများကို နှိုင်းယှဉ်ရန် Watch window ကို အသုံးပြုပါ။ သေချာသတ်မှတ်ပါ။
Configure Watch command နှင့် နှိုင်းယှဉ်လိုသော အကောင်အထည်ဖော်မှုများ။ အသေးစိတ်အတွက် စာမျက်နှာ 190 ရှိ Watch Window ကိုအသုံးပြုခြင်းကို ကြည့်ပါ။

အသေးစိတ်ကို နှိုင်းယှဉ်ရန်၊ မှတ်တမ်းကို နှိုင်းယှဉ်ပါ။ file ရလဒ်များ။
4. အကောင်အထည်ဖော်မှုအမည်ပြောင်းရန် ပရောဂျက်ရှိအကောင်အထည်ဖော်မှုအမည်ပေါ်ရှိ ညာဘက်မောက်စ်ခလုတ်ကို နှိပ်ပါ။ viewပေါ့ပ်အပ်မီနူးမှ Change Implementation Name ကိုရွေးချယ်ပြီး အမည်အသစ်ကို ရိုက်ထည့်ပါ။
လက်ရှိ UI သည် အကောင်အထည်ဖော်မှုကို ထပ်ရေးထားကြောင်း သတိပြုပါ။ 9.0 မတိုင်မီ ထုတ်ပြန်ချက်များသည် အကောင်အထည်ဖော်မှုကို အမည်ပြောင်းရန် ထိန်းသိမ်းထားသည်။
5. အကောင်အထည်ဖော်မှုတစ်ခုကို ကူးယူရန် ပရောဂျက်ရှိ အကောင်အထည်ဖော်မှုအမည်ပေါ်ရှိ ညာဘက်မောက်စ်ခလုတ်ကို နှိပ်ပါ။ viewပေါ့ပ်အပ်မီနူးမှ ကော်ပီ အကောင်အထည်ဖော်ခြင်းကို ရွေးချယ်ပြီး ကော်ပီအတွက် အမည်အသစ်ကို ရိုက်ထည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အကောင်အထည်ဖော်မှုများကို သတ်မှတ်ခြင်း။

6. အကောင်အထည်ဖော်မှုတစ်ခုကိုဖျက်ရန်၊ ပရောဂျက်ရှိအကောင်အထည်ဖော်မှုအမည်ပေါ်ရှိ ညာဘက်မောက်စ်ခလုတ်ကို နှိပ်ပါ။ viewနှင့် ပေါ့ပ်အပ်မီနူးမှ အကောင်အထည်ဖော်မှုကို ဖယ်ရှားရန် ရွေးချယ်ပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis ကို သတ်မှတ်ခြင်း အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း
Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း။
သင်၏ပေါင်းစပ်အကောင်အထည်ဖော်မှုများအတွက် ကမ္ဘာလုံးဆိုင်ရာရွေးချယ်မှုများကို သင်သတ်မှတ်နိုင်သည်၊ ၎င်းတို့ထဲမှအချို့သည် နည်းပညာဆိုင်ရာသီးသန့်ဖြစ်သည်။ ဤကဏ္ဍသည် စက်ကိရိယာ၊ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း နှင့် ကဲ့သို့သော ကမ္ဘာလုံးဆိုင်ရာရွေးချယ်စရာများကို မည်သို့သတ်မှတ်ရမည်ကို ဖော်ပြထားပါသည်။ file Implementation Options command ဖြင့် ရွေးချယ်မှုများ။ အကောင်အထည်ဖော်မှုအတွက် ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်းဆိုင်ရာ အချက်အလက်အတွက်၊ စာမျက်နှာ 119 တွင် ကန့်သတ်ချက်များ သတ်မှတ်ခြင်းကို ကြည့်ပါ။ စာမျက်နှာ 90 တွင် ကမ္ဘာလုံးဆိုင်ရာ ဆက်တင်များကို တစ်ဦးချင်း အရည်အချင်း သို့မဟုတ် ညွှန်ကြားချက်များဖြင့် လွှမ်းမိုးထားခြင်းဆိုင်ရာ အချက်အလက်အတွက်၊ စာမျက်နှာ XNUMX တွင် သတ်မှတ်အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို ကြည့်ပါ။
ဤကဏ္ဍတွင် အောက်ပါအကြောင်းအရာများကို ဆွေးနွေးထားပါသည်။
· စာမျက်နှာ 75 တွင် စက်ပစ္စည်းရွေးချယ်စရာများကို သတ်မှတ်ခြင်း · စာမျက်နှာ 78 ရှိ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း ရွေးချယ်စရာများ သတ်မှတ်ခြင်း · ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းနှင့် ကန့်သတ်ချက်များကို သတ်မှတ်ခြင်း Files၊ စာမျက်နှာ 80 တွင် · စာမျက်နှာ 82 ရှိ ရလဒ်ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း · စာမျက်နှာ 84 တွင် အချိန်သတ်မှတ်ခြင်း အစီရင်ခံစာ ထုတ်ပေးမှုကို သတ်မှတ်ခြင်း · စာမျက်နှာ 84 တွင် Verilog နှင့် VHDL ရွေးချယ်မှုများကို သတ်မှတ်ခြင်း၊
စက်ပစ္စည်း ရွေးချယ်မှုများ သတ်မှတ်ခြင်း။
စက်ပစ္စည်းရွေးချယ်မှုများသည် ပေါင်းစပ်လုပ်ဆောင်မှုအတွက် သင်သတ်မှတ်နိုင်သည့် ကမ္ဘာလုံးဆိုင်ရာရွေးချယ်မှုများ၏ တစ်စိတ်တစ်ပိုင်းဖြစ်သည်။ ၎င်းတို့တွင် အပိုင်းရွေးချယ်မှု (နည်းပညာ၊ အပိုင်းနှင့် မြန်နှုန်းအဆင့်) နှင့် အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ (I/O ထည့်သွင်းခြင်းနှင့် ဝါသနာရှင်များ) ပါဝင်သည်။ ရွေးချယ်မှုများနှင့် အဆိုပါရွေးချယ်မှုများ၏ အကောင်အထည်ဖော်မှုသည် နည်းပညာတစ်ခုမှတစ်ခုသို့ ကွဲပြားနိုင်သည်၊ ထို့ကြောင့် သင့်ရောင်းချသူရွေးချယ်စရာများအကြောင်း အချက်အလက်များအတွက် ကိုးကားလက်စွဲစာအုပ်၏ ရောင်းချသူအခန်းများကို စစ်ဆေးပါ။
1. အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ခလုတ်ကို နှိပ်ခြင်းဖြင့် သို့မဟုတ် Project->Implementation Options ကိုရွေးချယ်ခြင်းဖြင့် အကောင်အထည်ဖော်မှုရွေးချယ်စရာများဖောင်ကိုဖွင့်ပြီး ၎င်းကိုမရွေးချယ်ရသေးပါက ထိပ်ရှိ စက်ပစ္စည်း tab ကိုနှိပ်ပါ။
2. နည်းပညာ၊ အစိတ်အပိုင်း၊ ပက်ကေ့ခ်ျနှင့် မြန်နှုန်းတို့ကို ရွေးချယ်ပါ။ သင်ရွေးချယ်သည့်နည်းပညာပေါ်မူတည်၍ ရရှိနိုင်သောရွေးချယ်မှုများ ကွဲပြားသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
3. စက်ပစ္စည်းမြေပုံဆွဲခြင်း ရွေးချယ်စရာများကို သတ်မှတ်ပါ။ သင်ရွေးချယ်သောနည်းပညာပေါ်မူတည်၍ ရွေးချယ်မှုများကွဲပြားသည်။
ရွေးချယ်မှုတစ်ခု၏ အဓိပ္ပါယ်ကို သင်မသေချာပါက ကြည့်ရှုရန် ရွေးချယ်မှုကို နှိပ်ပါ။
အောက်ပါအကွက်တွင် ဖော်ပြချက်တစ်ခု။ ရွေးချယ်စရာများ၏ ဖော်ပြချက်အပြည့်အစုံအတွက် F1 ကိုနှိပ်ပါ သို့မဟုတ် ကိုးကားချက်လက်စွဲရှိ သင့်လျော်သောရောင်းချသူအခန်းကို ကိုးကားပါ။
ရွေးချယ်မှုတစ်ခုသတ်မှတ်ရန်၊ တန်ဖိုးကိုရိုက်ထည့်ပါ သို့မဟုတ် ၎င်းကိုဖွင့်ရန်အကွက်ကို အမှန်ခြစ်ပါ။
fanout ကန့်သတ်ချက်များ သတ်မှတ်ခြင်းနှင့် ပြန်လည်ချိန်ညှိခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက်၊ စာမျက်နှာ 348 ရှိ ပရိသတ်ကန့်သတ်ချက်များ သတ်မှတ်ခြင်းနှင့် စာမျက်နှာ 334 တွင် အသီးသီး ထားရှိခြင်းကို ကြည့်ပါ။ အခြားရောင်းချသူ-သတ်သတ်မှတ်မှတ်ရွေးချယ်စရာများအကြောင်းအသေးစိတ်အချက်အလက်များအတွက် ကိုးကားချက်လက်စွဲရှိ သင့်လျော်သောရောင်းချသူအခန်းနှင့် နည်းပညာမိသားစုကို ကိုးကားပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis ကို သတ်မှတ်ခြင်း အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း

4. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။
5. ဒီဇိုင်းကိုပေါင်းစပ်ရန် Run ခလုတ်ကို နှိပ်ပါ။ ဆော့ဖ်ဝဲလ်သည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြု၍ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲပါ။
6. စက်ပစ္စည်းရွေးချယ်မှုများကို script တစ်ခုဖြင့် သတ်မှတ်ရန် set_option Tcl အမိန့်ကို အသုံးပြုပါ။ အောက်ပါဇယားတွင် ညီမျှသော Tcl ညွှန်ကြားချက်များနှင့် ပုံဖော်ထားသည့် စက်ပစ္စည်းတက်ဘ်ရှိ စက်ရွေးချယ်စရာများ၏ အက္ခရာစဉ်များပါရှိသည်။ ရွေးချယ်စရာများသည် နည်းပညာနှင့် မိသားစုအခြေခံဖြစ်သောကြောင့်၊ ဇယားတွင်ဖော်ပြထားသော ရွေးချယ်စရာများအားလုံးကို ရွေးချယ်ထားသည့်နည်းပညာတွင် မရရှိနိုင်ပါ။ ညွှန်ကြားချက်များအားလုံးသည် set_option ဖြင့်စတင်ပြီး၊ ပြထားသည့်အတိုင်း ကော်လံရှိ syntax ဖြင့် နောက်တွင်။ သင့်ရောင်းချသူအတွက် အပြည့်စုံဆုံးရွေးချယ်စရာများစာရင်းအတွက် အကိုးအကားလက်စွဲကို စစ်ဆေးပါ။
အောက်ပါဇယားသည် စက်ရွေးချယ်စရာအများစုကို ပြသသည်။

ခွဲခြမ်းစိတ်ဖြာသူအတွက် ရွေးချယ်စရာ မှတ်သားထားသော ဂုဏ်သတ္တိများ I/O ထည့်သွင်းခြင်း Fanout လမ်းညွှန်

Tcl Command (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း

ရွေးချယ်မှု

Tcl Command (set_option…)

အထုပ်

-package pkg_name

အပိုင်း

-part part_name

ရောနှောထားသော Drivers ကိုဖြေရှင်းပါ။

-resolve_multiple_driver {1|0}

အရှိန်

-speed_grade speed_grade

နည်းပညာ

-နည်းပညာသော့ချက်စာလုံး

Compile Point Timing Data -update_models_cp {0|1} ကို အပ်ဒိတ်လုပ်ပါ။

HDL လေ့လာသူ ဒေတာဘေ့စ် မျိုးဆက် -hdl_qload {1|0}

Optimization ရွေးစရာများ ဆက်တင်
ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းရွေးချယ်စရာများသည် အကောင်အထည်ဖော်မှုအတွက် သင်သတ်မှတ်နိုင်သည့် ကမ္ဘာလုံးဆိုင်ရာရွေးချယ်မှုများ၏ တစ်စိတ်တစ်ပိုင်းဖြစ်သည်။ ဤကဏ္ဍတွင် အရင်းအမြစ်မျှဝေခြင်းကဲ့သို့ ကြိမ်နှုန်းနှင့် ကမ္ဘာလုံးဆိုင်ရာ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း ရွေးချယ်စရာများကဲ့သို့သော ရွေးချယ်မှုများကို သတ်မှတ်နည်းကို သင့်အား ပြောပြသည်။ UI ပေါ်ရှိ သင့်လျော်သောခလုတ်များဖြင့် ဤရွေးချယ်စရာအချို့ကိုလည်း သင်သတ်မှတ်နိုင်သည်။
1. အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ခလုတ်ကို နှိပ်ခြင်းဖြင့် သို့မဟုတ် ပရောဂျက်-> အကောင်အထည်ဖော်မှု ရွေးစရာများကို ရွေးချယ်ခြင်းဖြင့် အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ဖောင်ပုံစံကို ဖွင့်ပြီး ထိပ်ရှိ ရွေးစရာများ တက်ဘ်ကို နှိပ်ပါ။
2. ဖောင်ပေါ်တွင်ဖြစ်စေ ပရောဂျက်တွင်ဖြစ်စေ သင်အလိုရှိသော ပိုမိုကောင်းမွန်အောင်ပြင်ဆင်မှုရွေးချယ်စရာများကို နှိပ်ပါ။ view. နည်းပညာပေါ်မူတည်ပြီး သင့်ရွေးချယ်မှုများ ကွဲပြားသည်။ သင့်နည်းပညာအတွက် ရွေးချယ်ခွင့်တစ်ခု မရရှိနိုင်ပါက၊ ၎င်းသည် မီးခိုးရောင်ဖြစ်နေသည်။ ရွေးချယ်ခွင့်ကို တစ်နေရာတည်းတွင် သတ်မှတ်ခြင်းသည် ၎င်းကို အခြားတစ်ခုတွင် အလိုအလျောက် အပ်ဒိတ်လုပ်သည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

ပရောဂျက် View

ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း ရွေးချယ်မှုများ အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ->ရွေးချယ်မှုများ

ဤ optimizations ကိုအသုံးပြုခြင်းနှင့်ပတ်သက်သောအသေးစိတ်အချက်အလက်များအတွက်အောက်ပါကဏ္ဍများကိုကြည့်ရှုပါ-

FSM Compiler FSM Explorer
အရင်းအမြစ်ခွဲဝေမှု Retimeing

စာမျက်နှာ ၃၅၄ တွင် နိုင်ငံတော်စက်များကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း။
စာမျက်နှာ 359 တွင် FSM Explorer ကိုအသုံးပြုခြင်း မှတ်ချက်- Microsemi နည်းပညာများ၏ အပိုင်းတစ်ခုသာလျှင် FSM Explorer ရွေးချယ်မှုကို ပံ့ပိုးပေးသည်။ Project->Implementation Options->Options panel ကို အသုံးပြု၍ သင့်ကိရိယာတွင် သင်သတ်မှတ်ပေးထားသည့် စက်ပစ္စည်းအတွက် ဤရွေးချယ်မှုကို ပံ့ပိုးမထားကြောင်း ဆုံးဖြတ်ရန်။
စာမျက်နှာ ၃၅၂ တွင် အရင်းအမြစ်များ မျှဝေခြင်း။
စာမျက်နှာ ၃၃၄ တွင် အငြိမ်းစားယူခြင်း။

တူညီသော Tcl set_option အမိန့်ပေးရွေးချယ်စရာများမှာ အောက်ပါအတိုင်းဖြစ်သည်-

ရွေးချယ်စရာ FSM Compiler FSM Explorer Resource Sharing Retimeing

set_option Tcl Command ရွေးချယ်မှု -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
4. ပေါင်းစပ်မှုကို လုပ်ဆောင်ရန် Run ခလုတ်ကို နှိပ်ပါ။
ဆော့ဖ်ဝဲလ်သည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြု၍ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲပါ။
HDL Analyst Database မျိုးဆက်
ပုံမှန်အားဖြင့်၊ ဆော့ဖ်ဝဲသည် ဒီဇိုင်းတစ်ခုလုံးကို ဖတ်ပြသည်၊ ယုတ္တိပိုကောင်းအောင်ပြုလုပ်ခြင်းနှင့် အချိန်ကိုက်ပျံ့နှံ့ခြင်းကို လုပ်ဆောင်ပြီး netlist (srs) တစ်ခုတည်းသို့ အထွက်ကို ရေးသားသည်။ ဒီဇိုင်းများ ပိုကြီးလာသည်နှင့်အမျှ ဒီဇိုင်းကို run ရန်နှင့် debug လုပ်ရန် အချိန်က ပို၍ စိန်ခေါ်မှုဖြစ်လာပါသည်။
ဤရွေးချယ်မှုများသည် compiler အား netlist ကိုခွဲခြားရန် ရေးထားသော module အများအပြားတွင် ဒီဇိုင်းကို ကြိုတင်ခွဲခြမ်းနိုင်စေပါသည်။ files (srs)။ ဤရွေးချယ်မှုကို ဖွင့်ရန်၊ အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ ဒိုင်ယာလော့အကွက်၏ ရွေးစရာများ တက်ဘ်ရှိ HDL ခွဲခြမ်းစိတ်ဖြာသူ ဒေတာဘေ့စ် မျိုးဆက်ကို အမှတ်ခြစ်ရန် ရွေးပါ။ ဤအင်္ဂါရပ်သည် ကြီးမားသောဒီဇိုင်းများအတွက် မှတ်ဉာဏ်အသုံးပြုမှုကို သိသိသာသာ တိုးတက်စေသည်။
အောက်ပါ set_option Tcl အမိန့်ကို အသုံးပြု၍ ဤအင်္ဂါရပ်ကို Tcl Script ဝင်းဒိုးမှလည်း ဖွင့်နိုင်သည်။
set_option -hdl_qload ၁
HDL Analyst Database Generation option ကိုဖွင့်ပြီးသည်နှင့်၊ netlist (srs) သို့မဟုတ် ထိပ်တန်းအဆင့် RTL module အများအပြား netlists (srs) ကိုအသုံးပြု၍ ဒီဇိုင်းကိုပြသရန် HDL Analyst tool တွင် Incremental Quick Load option ကိုသုံးပါ။ ကိရိယာသည် advan ကိုယူနိုင်သည်။tage သည် သက်ရောက်မှုရှိသော ဒီဇိုင်းဆိုင်ရာ အထက်တန်းအဆင့်ကိုသာ ဒိုင်းနမစ်ဖြင့် တင်ခြင်းဖြင့် ဤအင်္ဂါရပ်၏ ဟောင်းအတွက်ampအထက်အောက် ဘရောက်ဆာသည် အမြန်တင်ရန်အတွက် လိုအပ်သလို အောက်အဆင့် အထက်အောက် အဆင့်ကိုသာ ချဲ့နိုင်သည်။ Incremental Quick Load option သည် HDL Analyst Options dialog box ၏ အထွေထွေအကန့်ပေါ်တွင် တည်ရှိသည်။ စာမျက်နှာ 304 တွင် General Panel ကို ကြည့်ပါ။

Global Frequency နှင့် Constraint ကို သတ်မှတ်ခြင်း။ Files

ဤလုပ်ထုံးလုပ်နည်းသည် သင့်အား ကမ္ဘာလုံးဆိုင်ရာကြိမ်နှုန်းကို သတ်မှတ်ရန်နှင့် ကန့်သတ်ချက်ကို သတ်မှတ်နည်းကို ပြောပြသည်။ files ကိုအကောင်အထည်ဖော်ရန်။

1. ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းကို သတ်မှတ်ရန်၊ အောက်ပါတို့မှ တစ်ခုကို လုပ်ဆောင်ပါ-

ပရောဂျက်တွင် ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းကို ရိုက်ထည့်ပါ။ view.

Implementation ကိုနှိပ်ခြင်းဖြင့် Implementation Options form ကိုဖွင့်ပါ။

ရွေးချယ်မှုများ ခလုတ် ကန့်သတ်ချက်များ တက်ဘ်။

seleLcOting

ပရောဂျက်-> အကောင်အထည်ဖော်ခြင်း။

ရွေးချယ်စရာများ၊

နှင့်

နှိပ်ပါ။

အဆိုပါ

တူညီသော Tcl set_option command သည် -frequency frequencyValue ဖြစ်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis ကို သတ်မှတ်ခြင်း အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း
စာမျက်နှာ 119 တွင် ဖော်ပြထားသည့် Specifying SCOPE ကန့်သတ်ချက်များတွင် ဖော်ပြထားသည့်အတိုင်း ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းကို ဒေသကန့်သတ်ချက်များဖြင့် အစားထိုးနိုင်သည်။ Synplify Pro ကိရိယာတွင်၊ ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းကို သတ်မှတ်မည့်အစား သင့်ဒီဇိုင်းအတွက် နာရီကန့်သတ်ချက်များကို အလိုအလျောက်ထုတ်ပေးနိုင်သည်။ အသေးစိတ်အတွက် စာမျက်နှာ 291 တွင် Auto Constraints ကိုအသုံးပြုခြင်းကို ကြည့်ပါ။
ကမ္ဘာလုံးဆိုင်ရာ ကြိမ်နှုန်းနှင့် ကန့်သတ်ချက်များ ပရောဂျက် View
အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ->ကန့်သတ်ချက်များ

2. ကန့်သတ်ချက်ကို သတ်မှတ်ရန် files ကို အကောင်အထည်ဖော်ရန်အတွက် အောက်ပါတို့မှ တစ်ခုကို လုပ်ဆောင်ပါ-
Project->Implementation Options->Constraints ကို ရွေးပါ။ ကန့်သတ်ချက်ကို စစ်ဆေးပါ။
fileပရောဂျက်တွင် သင်အသုံးပြုလိုပါသလား။
Implementation Options->Constraints panel မှ၊ သင်လည်း နှိပ်နိုင်ပါသည်။
ကန့်သတ်ချက်တစ်ခုထည့်ပါ။ file.
သင်ရွေးချယ်အသုံးပြုလိုသော အကောင်အထည်ဖော်မှုဖြင့် Add ကိုနှိပ်ပါ။ File ၌
ပရောဂျက် view၊ ကန့်သတ်ချက်ထည့်ပါ။ fileမင်းလိုတယ်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
ချုပ်ချယ်မှုဖန်တီးရန် files၊ စာမျက်နှာ 119 ရှိ ကန့်သတ်ချက်များ သတ်မှတ်ခြင်းကို ကြည့်ပါ။
3. ကန့်သတ်ချက်များကိုဖယ်ရှားရန် fileအကောင်အထည်ဖော်မှုတစ်ခုမှ၊ အောက်ပါတို့ထဲမှတစ်ခုကိုလုပ်ပါ။
Project->Implementation Options->Constraints ကို ရွေးပါ။ checkbox ကို နှိပ်ပါ။
ဘေးမှာ file နာမည်။
Project ထဲမှာ viewကန့်သတ်ချက်ကို ညာကလစ်နှိပ်ပါ။ file ဖယ်ရှားရန်နှင့်
Project from Remove ကိုရွေးပါ။
ဒါက ကန့်သတ်ချက်ကို ဖယ်ရှားပေးတယ်။ file အကောင်အထည်ဖော်မှုမှ၊ သို့သော်၎င်းကိုမဖျက်ပါ။
4. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။
ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲသည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြုကာ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲသည်။
ရလဒ်ရွေးချယ်မှုများကို သတ်မှတ်ခြင်း။
ဤကဏ္ဍသည် ပေါင်းစပ်လုပ်ဆောင်မှု၏ရလဒ်အတွက် စံနှုန်းများကို သတ်မှတ်နည်းကို သင့်အား ပြသထားသည်။
1. Implementation Options ခလုတ်ကို နှိပ်ခြင်းဖြင့် သို့မဟုတ် Project->Implementation Options ကိုရွေးချယ်ခြင်းဖြင့် အကောင်အထည်ဖော်မှုရွေးချယ်စရာများဖောင်ကိုဖွင့်ပြီး အပေါ်ဘက်ရှိ အကောင်အထည်ဖော်မှုရလဒ်များ tab ကိုနှိပ်ပါ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

2. အထွက်ကို သတ်မှတ်ပါ။ fileသင်ထုတ်လုပ်လိုသော။
မြေပုံဆွဲထားသော netlist ကိုထုတ်လုပ်ရန် files၊ Write Mapped Verilog Netlist သို့မဟုတ် Write ကိုနှိပ်ပါ။
VHDL Netlist ကို ပုံဖော်ထားသည်။
ရောင်းချသူ၏ သီးခြားကန့်သတ်ချက်တစ်ခု ဖန်တီးရန် file forward မှတ်ချက်အတွက်၊
Write Vendor Constraint ကိုနှိပ်ပါ။ File. ဤအစီရင်ခံစာပါ အသေးစိတ်အချက်အလက်များအတွက် စာမျက်နှာ 270 ရှိ ကိုးကားချက်လက်စွဲ၏ စာမျက်နှာ 56 တွင် ကန့်သတ်စစ်ဆေးခြင်းအစီရင်ခံစာကို ကြည့်ပါ။
3. ရလဒ်များကို သင်ရေးသားလိုသည့် လမ်းညွှန်ကို သတ်မှတ်ပါ။
4. အထွက်အတွက် ဖော်မတ်ကို သတ်မှတ်ပါ။ file. Scripting အတွက် တူညီသော Tcl အမိန့်မှာ ပရောဂျက် -result_format ဖော်မတ်ဖြစ်သည်။
အမည်ဖော်ခြင်းအား ထိန်းချုပ်ရန် ရည်ညွှန်းချက်များကို သင် သတ်မှတ်လိုပေမည်။ အသေးစိတ်အတွက်၊ ကိုးကားချက်လက်စွဲရှိ သင့်လျော်သော ရောင်းချသူအခန်းကို ကိုးကားပါ။
5. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။
ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲသည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြုကာ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
Timing Report Output ကို သတ်မှတ်ခြင်း။
အောက်ပါရွေးချယ်စရာများကို သတ်မှတ်ခြင်းဖြင့် အချိန်ကိုက်အစီရင်ခံစာတွင် မည်မျှအစီရင်ခံသည်ကို သင်ဆုံးဖြတ်နိုင်သည်။
1. Project->Implementation Options ကိုရွေးချယ်ပြီး Timing Report tab ကို နှိပ်ပါ။ 2. ဆော့ဖ်ဝဲကို သတင်းပို့လိုသော အရေးကြီးသောလမ်းကြောင်းများ အရေအတွက်ကို သတ်မှတ်ပါ။

3. အရေးကြီးသောလမ်းကြောင်းအပိုင်းများတွင် အစီရင်ခံတင်ပြလိုသော အစနှင့်အဆုံး အမှတ်အရေအတွက်ကို သတ်မှတ်ပါ။
4. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။ ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲသည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြုကာ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲသည်။
Verilog နှင့် VHDL ရွေးချယ်မှုများကို သတ်မှတ်ခြင်း။
Verilog နှင့် VHDL အရင်းအမြစ်ကို သင်သတ်မှတ်သောအခါ files သင့်ပရောဂျက်တွင်၊ အချို့သော compiler ရွေးချယ်မှုများကိုလည်း သင်သတ်မှတ်နိုင်သည်။
Verilog သတ်မှတ်ခြင်း။ File ရွေးချယ်စရာများ
Verilog ကို သင်သတ်မှတ်ထားသည်။ file Project->Implementation Options-> Verilog, or Options->Configure Verilog Compiler ကိုရွေးချယ်ခြင်းဖြင့် ရွေးချယ်မှုများ။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

1. အသုံးပြုရန် Verilog ဖော်မတ်ကို သတ်မှတ်ပါ။
အားလုံးအတွက် compiler ကို globally သတ်မှတ်ရန် fileပရောဂျက်ထဲမှာ s ကိုရွေးပါ။
ပရောဂျက်->အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ-> Verilog။ အကယ်၍ သင်သည် Verilog 2001 သို့မဟုတ် SystemVerilog ကိုအသုံးပြုနေပါက၊ ပံ့ပိုးထားသောတည်ဆောက်မှုများအတွက် အကိုးအကားလက်စွဲကိုစစ်ဆေးပါ။
နှုန်းဖြင့် Verilog compiler ကို သတ်မှတ်ရန် file အခြေခံကိုရွေးချယ်ပါ။ file ၌
ပရောဂျက် view. Right Click နှိပ်ပြီး ရွေးချယ်ပါ။ File ရွေးချယ်စရာများ။ သင့်လျော်သော compiler ကိုရွေးချယ်ပါ။ မူရင်း Verilog file ပရောဂျက်အသစ်များအတွက် ဖော်မတ်သည် SystemVerilog ဖြစ်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
2. ပရောဂျက်တွင် ၎င်းကို သင်မလုပ်ဆောင်ရသေးပါက ထိပ်တန်းအဆင့် module ကို သတ်မှတ်ပါ။ view.
3. အရင်းအမြစ်ကုဒ်မှ ပါရာမီတာများကို ထုတ်ယူရန် အောက်ပါတို့ကို လုပ်ဆောင်ပါ-
Extract Parameters ကိုနှိပ်ပါ။ မူရင်းကို အစားထိုးရန်၊ ကန့်သတ်ချက်တစ်ခုအတွက် တန်ဖိုးအသစ်တစ်ခု ထည့်ပါ။
ဆော့ဖ်ဝဲသည် လက်ရှိအကောင်အထည်ဖော်မှုအတွက်သာ တန်ဖိုးအသစ်ကို အသုံးပြုသည်။ ရောစပ်ထားသော ဒီဇိုင်းများအတွက် ပါရာမီတာထုတ်ယူခြင်းကို ပံ့ပိုးမထားကြောင်း သတိပြုပါ။

4. ထုတ်ပြန်ချက်များကိုခွဲထုတ်ရန် space များကိုအသုံးပြု၍ Compiler Directives တွင် ညွှန်ကြားချက်ကို ရိုက်ထည့်ပါ။ သင်သည် ပုံမှန်အားဖြင့် 'ifdef' နှင့် `ကုဒ်တွင် ဖော်ပြချက်များအား သတ်မှတ်သတ်မှတ်ခြင်းတို့ဖြင့် ထည့်သွင်းလိုသော ညွှန်ကြားချက်များကို ရိုက်ထည့်နိုင်သည်။ ဟောင်းအတွက်ample၊ ABC=30 သည် ပရောဂျက်အတွက် အောက်ပါထုတ်ပြန်ချက်များကို ရေးသားသည့်ဆော့ဖ်ဝဲမှ ရလဒ်များဖြစ်သည်။ file:
set_option -hdl_define -set “ABC=30”
LO

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis ကို သတ်မှတ်ခြင်း အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း
5. Include Path Order တွင် Verilog အတွက် ပါဝင်သော commands များအတွက် ရှာဖွေမှုလမ်းကြောင်းများကို သတ်မှတ်ပါ။ fileသင့်ပရောဂျက်တွင်ပါရှိသည်။ လမ်းကြောင်းများကို ထည့်ရန်၊ ဖျက်ရန် သို့မဟုတ် ပြန်စီရန် အကွက်၏ အပေါ်ညာဘက်ထောင့်ရှိ ခလုတ်များကို အသုံးပြုပါ။
6. Library Directories တွင်၊ စာကြည့်တိုက်ပါ၀င်သော လမ်းကြောင်းကို သတ်မှတ်ပါ။ files သင့်ပရောဂျက်အတွက်။ လမ်းကြောင်းများကို ထည့်ရန်၊ ဖျက်ရန် သို့မဟုတ် ပြန်စီရန် အကွက်၏ အပေါ်ညာဘက်ထောင့်ရှိ ခလုတ်များကို အသုံးပြုပါ။
7. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။ ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲသည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြုကာ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲသည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု သတ်မှတ်ခြင်း Logic Synthesis အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ သတ်မှတ်ခြင်း
VHDL သတ်မှတ်ခြင်း။ File ရွေးချယ်စရာများ
VHDL ကို သင်သတ်မှတ်ထားသည်။ file Project->Implementation Options->VHDL, or Options->Configure VHDL Compiler ကို ရွေးခြင်းဖြင့် ရွေးချယ်မှုများ။

VHDL အရင်းအမြစ်အတွက်၊ သင်သည် အောက်တွင်ဖော်ပြထားသော ရွေးချယ်စရာများကို သတ်မှတ်နိုင်ပါသည်။
1. ပရောဂျက်တွင် ၎င်းကို သင်မလုပ်ဆောင်ရသေးပါက ထိပ်တန်းအဆင့် module ကို သတ်မှတ်ပါ။ view. ထိပ်တန်းအဆင့် module သည် ပုံသေအလုပ်ဒစ်ဂျစ်တိုက်တွင်မတည်ရှိပါက၊ စုစည်းသူသည် module ကိုရှာဖွေနိုင်သည့်စာကြည့်တိုက်ကို သတ်မှတ်ရပါမည်။ ၎င်းကိုပြုလုပ်နည်းဆိုင်ရာ အချက်အလက်အတွက် စာမျက်နှာ 200 ရှိ VHDL Panel ကို ကြည့်ပါ။
ရောစပ်သောဘာသာစကားဒီဇိုင်းများအတွက် သို့မဟုတ် HDL ခွဲခြမ်းစိတ်ဖြာဖော်ပြခြင်းအတွက် အမှန်တကယ်ထိပ်တန်းအဆင့်မဟုတ်သော module တစ်ခုကို သတ်မှတ်လိုသည့်အခါတွင် သင်သည် ဤရွေးချယ်မှုကိုလည်း အသုံးပြုနိုင်ပါသည်။ view၎။ 2. အသုံးပြုသူသတ်မှတ်ထားသော စက်ကုဒ်သွင်းခြင်းအတွက်၊ အောက်ပါတို့ကို လုပ်ဆောင်ပါ-
သင်အသုံးပြုလိုသော ကုဒ်နံပါတ်အမျိုးအစားကို သတ်မှတ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

Logic Synthesis ကို သတ်မှတ်ခြင်း အကောင်အထည်ဖော်မှု ရွေးချယ်စရာများ အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း
FSM compiler ကို ပိတ်ပါ။
ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲလ်သည် ပြည်နယ်စက်များကို ကုဒ်ဝှက်ရန်အတွက် ဤနေရာတွင် သတ်မှတ်ထားသော ကွန်ပလီယာလမ်းညွှန်ချက်များကို အသုံးပြုကာ FSM ကွန်ပီလာကို မလည်ပတ်စေဘဲ၊ ၎င်းသည် compiler ညွှန်ကြားချက်များကို ကျော်လွန်သွားမည်ဖြစ်သည်။ တနည်းအားဖြင့် သင်သည် VHDL ရှိ Defining State Machines တွင် ဖော်ပြထားသည့်အတိုင်း စာမျက်နှာ 308 တွင် ဖော်ပြထားသည့် syn_encoding attribute ဖြင့် ပြည်နယ်စက်များကို သတ်မှတ်နိုင်သည်။
3. အရင်းအမြစ်ကုဒ်မှ generics များကို ထုတ်ယူရန်၊ ဤအရာကို လုပ်ဆောင်ပါ-
Extract Generic Constants ကိုနှိပ်ပါ။ မူရင်းကို အစားထိုးရန်၊ ယေဘုယျအတွက် တန်ဖိုးအသစ်တစ်ခု ထည့်ပါ။
ဆော့ဖ်ဝဲသည် လက်ရှိအကောင်အထည်ဖော်မှုအတွက်သာ တန်ဖိုးအသစ်ကို အသုံးပြုသည်။ သင့်တွင် ဘာသာစကား ရောစပ်ထားသော ဒီဇိုင်းတစ်ခုရှိပါက generic များကို ထုတ်ယူ၍မရကြောင်း သတိပြုပါ။

4. လုပ်ငန်းစဉ်/ပိတ်ဆို့သည့်နယ်နိမိတ်များကိုဖြတ်ကျော်ရန် tristates ကိုတွန်းရန်၊ Push Tristates ကိုဖွင့်ထားကြောင်းစစ်ဆေးပါ။ အသေးစိတ်အတွက်၊ ကိုးကားချက်လက်စွဲ စာမျက်နှာ 212 ရှိ Push Tristates Option ကို ကြည့်ပါ။
5. synthesis_on နှင့် synthesis_off လမ်းညွှန်ချက်များ၏ အနက်အဓိပ္ပါယ်ကို ဆုံးဖြတ်ပါ-
compiler သည် synthesis_on နှင့် synthesis_off ညွှန်ကြားချက်များကို အနက်ဖွင့်ရန်
translate_on/translate_off ကဲ့သို့၊ ဘာသာပြန်ဖွင့်/ပိတ် ရွေးချယ်မှုအဖြစ် Synthesis On/Off Implemented ကို ဖွင့်ပါ။
synthesis_on နှင့် synthesis_off ညွှန်ကြားချက်များကို လျစ်လျူရှုရန်၊ ၎င်းကို သေချာအောင်လုပ်ပါ။
ဤရွေးချယ်မှုကို မစစ်ဆေးပါ။ နောက်ထပ်အချက်အလက်များအတွက် ကိုးကားချက်လက်စွဲ စာမျက်နှာ 226 တွင် translate_off/translate_on တွင် ကြည့်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

6. လိုအပ်သလို အခြားသော အကောင်အထည်ဖော်မှုရွေးချယ်စရာများကို သတ်မှတ်ပါ (ရွေးချယ်မှုများစာရင်းအတွက် စာမျက်နှာ 75 ရှိ လော့ဂျစ်ပေါင်းစပ်မှု အကောင်အထည်ဖော်မှုရွေးချယ်စရာများ သတ်မှတ်ခြင်းကို ကြည့်ပါ)။ OK ကိုနှိပ်ပါ။
ဒီဇိုင်းကို ပေါင်းစပ်လိုက်သောအခါ၊ ဆော့ဖ်ဝဲသည် သင်သတ်မှတ်ထားသော ရွေးချယ်မှုများကို အသုံးပြုကာ ဒီဇိုင်းကို စုစည်းပြီး မြေပုံဆွဲသည်။

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

ရည်ညွှန်းချက်များနှင့် လမ်းညွှန်ချက်များသည် သင့်ဒီဇိုင်းကို ခွဲခြမ်းစိတ်ဖြာခြင်း၊ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းနှင့် မြေပုံပြုလုပ်ခြင်းတို့ကို ထိန်းချုပ်ရန်အတွက် အရာဝတ္ထုများကို ဒီဇိုင်းရေးဆွဲရန် သင်သတ်မှတ်ပေးသည့် သတ်မှတ်ချက်များဖြစ်သည်။
ရည်ညွှန်းချက်များသည် မြေပုံဆွဲခြင်း ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းများကို ထိန်းချုပ်ခြင်းနှင့် လမ်းညွှန်ချက်များသည် စုစည်းမှု ပိုမိုကောင်းမွန်အောင်လုပ်ဆောင်မှုများကို ထိန်းချုပ်သည်။ ဤကွာခြားချက်ကြောင့် သင်သည် အရင်းအမြစ်ကုဒ်တွင် ညွှန်ကြားချက်များကို သတ်မှတ်ရပါမည်။ ဤဇယားတွင် attribute နှင့် directive specifications များကို ဖန်တီးရန် ရရှိနိုင်သော နည်းလမ်းများကို ဖော်ပြသည်-

VHDL Verilog SCOPE တည်းဖြတ်မှု ကန့်သတ်ချက်များ File

ဂုဏ်တော် ဟုတ်ကဲ့ ဟုတ်ကဲ့ ဟုတ်ကဲ့

ညွှန်ကြားချက်များ Yes Yes No No

SCOPE တည်းဖြတ်သူ သို့မဟုတ် ကန့်သတ်ချက်များရှိ အရည်အချင်းများကို သတ်မှတ်ခြင်းသည် ပိုကောင်းသည်။ fileဘာကြောင့်လဲ ဆိုတော့ ဒီဇိုင်းကို အရင်ပြင်ဖို့ မလိုပါဘူး။ ညွှန်ကြားချက်များအတွက်၊ ၎င်းတို့အတွက် ဒီဇိုင်းကို စုစည်းရပါမည်။
SCOPE/ကန့်သတ်ချက်များရှိလျှင် file နှင့် HDL အရင်းအမြစ်ကုဒ်ကို ဒီဇိုင်းတစ်ခုအတွက် သတ်မှတ်ထားသည်၊ ကွဲလွဲမှုများရှိလာသောအခါ ကန့်သတ်ချက်များသည် ဦးစားပေးဖြစ်သည်။
နောက်ထပ်အသေးစိတ်အချက်အလက်များအတွက်၊ အောက်ပါတို့ကို ကိုးကားပါ-
· စာမျက်နှာ 91 ရှိ VHDL တွင် သတ်မှတ်ထားသော အရည်အချင်းများနှင့် ညွှန်ကြားချက်များ · Verilog တွင် သတ်မှတ်အရည်အချင်းများနှင့် ညွှန်ကြားချက်များ စာမျက်နှာ 92 တွင် · သတ်မှတ်အရည်အချင်းများ သတ်မှတ်ခြင်း UsLiOng စာမျက်နှာ 93 ရှိ SCOPE တည်းဖြတ်သူ · ကန့်သတ်ချက်များရှိ အရည်အချင်းများကို သတ်မှတ်ခြင်း Fileစာမျက်နှာ ၇

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

VHDL တွင် အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။
စာမျက်နှာ 90 တွင်ဖော်ပြထားသည့် Specifying Attributes and Directives တွင်ဖော်ပြထားသည့်အတိုင်း အရာဝတ္ထုများသို့ attribute များထည့်ရန် အခြားနည်းလမ်းများကို သင်အသုံးပြုနိုင်ပါသည်။ သို့သော်၊ အရင်းအမြစ်ကုဒ်တွင်သာ ညွှန်ကြားချက်များကို သင်သတ်မှတ်နိုင်ပါသည်။ VHDL တွင် အရည်အချင်းများနှင့် လမ်းညွှန်ချက်များကို သတ်မှတ်ရန် နည်းလမ်းနှစ်ခုရှိသည်။
· ကြိုတင်သတ်မှတ်ထားသော attribute အစုံအလင်ကို အသုံးပြုခြင်း။
· အသုံးပြုသည့်အခါတိုင်း attribute ကိုကြေငြာခြင်း။
VHDL attribute syntax ၏အသေးစိတ်အချက်အလက်များအတွက်၊ စာမျက်နှာ 561 ရှိ VHDL Attribute and Directive Syntax ကို ကြည့်ပါ။

ကြိုတင်သတ်မှတ်ထားသော VHDL Attributes Package ကို အသုံးပြုခြင်း။
အာဗန်tage ကြိုတင်သတ်မှတ်ထားသော ပက်ကေ့ချ်ကို အသုံးပြုရခြင်းမှာ သင်သည် ၎င်းတို့အား အရင်းအမြစ်ကုဒ်တွင် ထည့်သွင်းသည့်အခါတိုင်း ရည်ညွှန်းချက်များနှင့် လမ်းညွှန်ချက်များကို ပြန်လည်သတ်မှတ်ခြင်းမှ ရှောင်ကြဉ်ခြင်းဖြစ်သည်။ အယုတ်တမာtage က မင်းရဲ့ source code က portable နည်းတယ်။ ရည်ညွှန်းချက်များ ပက်ကေ့ဂျ်သည် installDirectory/lib/vhd/synattr.vhd တွင် တည်ရှိသည်။
1. ဆော့ဖ်ဝဲဒစ်ဂျစ်တိုက်တွင် ပါဝင်သော ကြိုတင်သတ်မှတ်ထားသော အရည်အချင်းများ ပက်ကေ့ဂျ်ကို အသုံးပြုရန်၊ ဤစာကြောင်းများကို အထားအသိုသို့ ထည့်ပါ-
စာကြည့်တိုက်ကို စုစည်းဖော်ပြပါ synplify.attributes.all ကိုသုံးပါ။
2. ဒီဇိုင်းယူနစ်ကြေငြာပြီးနောက် သင်အလိုရှိသော အရည်အချင်း သို့မဟုတ် ညွှန်ကြားချက်ကို ထည့်ပါ။
ကြေငြာချက်များ ; attribute attribute_name of objectName : objectType သည် တန်ဖိုး ;
ဟောင်းအတွက်ample-
entity simpledff သည် port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
clk ၏ ရည်ညွှန်းချက် syn_noclockbuf : signal သည် မှန်ပါသည်။
အထားအသိုသဘောတူညီချက်များအသေးစိတ်အတွက်၊ အကိုးအကားလက်စွဲစာအုပ် စာမျက်နှာ 561 ရှိ VHDL Attribute နှင့် Directive Syntax ကို ကြည့်ပါ။
3. အရင်းအမြစ်ကိုထည့်ပါ။ file ပရောဂျက်သို့။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

VHDL အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို ကြေညာခြင်း။
အကယ်၍ သင်သည် attributes ပက်ကေ့ဂျ်ကို အသုံးမပြုပါက၊ ၎င်းတို့ကို အရင်းအမြစ်ကုဒ်တွင် ထည့်သွင်းသည့်အခါတိုင်း အရည်အချင်းများကို ပြန်လည်သတ်မှတ်ရပါမည်။
1. ရည်ညွှန်းချက်တစ်ခု သို့မဟုတ် ညွှန်ကြားချက်ကို သင်အသုံးပြုသည့်အခါတိုင်း၊ အောက်ပါ syntax ကိုအသုံးပြု၍ ဒီဇိုင်းယူနစ်ကြေငြာချက်များကို ချက်ချင်းသတ်မှတ်ပြီးနောက် ၎င်းကို သတ်မှတ်ပါ-
ဒီဇိုင်း_ယူနစ်_ကြေငြာချက် ; attribute attributeName : dataType ; attribute attributeName of objectName : objectType သည် တန်ဖိုး ;
ဟောင်းအတွက်ample-
entity simpledff သည် port (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
ရည်ညွှန်းချက် syn_noclockbuf : boolean; clk ၏ syn_noclockbuf :signal သည် မှန်ပါသည်။
2. အရင်းအမြစ်ကိုထည့်ပါ။ file ပရောဂျက်သို့။

Verilog တွင် အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။
စာမျက်နှာ 90 တွင် ဖော်ပြထားသည့် Specifying Attributes and Directives တွင် ဖော်ပြထားသည့်အတိုင်း အရာဝတ္ထုများသို့ attribute များထည့်ရန် အခြားနည်းလမ်းများကို သင်အသုံးပြုနိုင်ပါသည်။ သို့သော်၊ အရင်းအမြစ်ကုဒ်တွင်သာ ညွှန်ကြားချက်များကို သင်သတ်မှတ်နိုင်ပါသည်။
Verilog တွင် ကြိုတင်သတ်မှတ်ထားသော ပေါင်းစပ်ဖွဲ့စည်းမှုအရည်အသွေးများနှင့် ညွှန်ကြားချက်များ မပါရှိသောကြောင့် ၎င်းတို့ကို မှတ်ချက်များအဖြစ် ထည့်သွင်းရပါမည်။ ရည်ညွှန်းချက် သို့မဟုတ် ညွှန်ကြားချက်အမည်သည် သော့ချက်စကားလုံးပေါင်းစပ်မှု၏ ရှေ့တွင်ဖြစ်သည်။ Verilog files သည် case sensitive ဖြစ်သည့်အတွက် ရည်ညွှန်းချက်များနှင့် လမ်းညွှန်ချက်များကို ၎င်းတို့၏ syntax ဖော်ပြချက်များတွင် ဖော်ပြထားသည့်အတိုင်း တိတိကျကျ သတ်မှတ်ရပါမည်။ အထားအသိုအသေးစိတ်အချက်အလက်များအတွက်၊ ကိုးကားချက်လက်စွဲ စာမျက်နှာ 363 ရှိ Verilog Attribute နှင့် လမ်းညွှန်ချက်အထားအသိုကို ကြည့်ပါ။
1. Verilog တွင် attribute သို့မဟုတ် ညွှန်ကြားချက်တစ်ခုထည့်ရန်၊ ဒီဇိုင်းအရာဝတ္တုကို တိုက်ရိုက်အသုံးပြုပြီးနောက် Verilog လိုင်း သို့မဟုတ် မှတ်ချက် (C-style) syntax ကို ပိတ်ဆို့ပါ။ ပိတ်ဆို့မှတ်ချက်များသည် တစ်ခုရှိလျှင် semicolon ရှေ့တွင်ရှိရပါမည်။
LO

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

Verilog Block Comment Syntax
/* synthesis attributeName = တန်ဖိုး */ /* synthesis directoryName = တန်ဖိုး */

Verilog Line Comment Syntax
// synthesis attributeName = တန်ဖိုး // synthesis directoryName = တန်ဖိုး

အထားအသိုစည်းမျဉ်းများ၏အသေးစိတ်အချက်အလက်များအတွက်၊ အကိုးအကားလက်စွဲစာအုပ် စာမျက်နှာ 363 ရှိ Verilog Attribute နှင့် လမ်းညွှန်ချက်အထားအသိုကို ကြည့်ပါ။ အောက်ပါတို့သည် examples-
module fifo(out, in) /* synthesis syn_hier = "hard" */;
2. တူညီသောအရာဝတ္တုတွင် ရည်ညွှန်းချက်အများအပြား သို့မဟုတ် ညွှန်ကြားချက်များကို ပူးတွဲရန်၊ ဂုဏ်ရည်တော်များကို အဖြူရောင်နေရာလွတ်များဖြင့် ပိုင်းခြားထားသော်လည်း ပေါင်းစပ်သော့ချက်စကားလုံးကို ထပ်မထပ်ပါနှင့်။ ကော်မာ မသုံးပါနှင့်။ ဟောင်းအတွက်ample-
case state /* synthesis full_case parallel_case */;
3. မှတ်ပုံတင်အများအပြားကို Verilog reg ကြေညာချက်တစ်ခုတည်းကို အသုံးပြု၍ သတ်မှတ်ပြီး ၎င်းတို့အတွက် ရည်ညွှန်းချက်တစ်ခုအသုံးပြုပါက၊ ပေါင်းစပ်ဆော့ဖ်ဝဲလ်သည် reg ထုတ်ပြန်ချက်တွင် နောက်ဆုံးကြေညာထားသော မှတ်ပုံတင်ခြင်းကိုသာ သက်ဆိုင်ပါသည်။ ဟောင်းအတွက်ample-
reg [5:0] q၊ q_a၊ q_b၊ q_c၊ q_d /* ပေါင်းစပ်မှု syn_preserve=1 */;
syn_preserve ရည်ညွှန်းချက်သည် q_d အတွက်သာ သက်ရောက်သည်။ ဤအရာသည် ပေါင်းစပ်ကိရိယာများအတွက် မျှော်လင့်ထားသည့် အပြုအမူဖြစ်သည်။ မှတ်ပုံတင်အားလုံးတွင် ဤအရည်အချင်းကို အသုံးချရန်၊ မှတ်ပုံတင်တစ်ခုစီအတွက် သီးခြား Verilog reg ကြေညာချက်ကို အသုံးပြုပြီး ရည်ညွှန်းချက်ကို အသုံးပြုရပါမည်။

SCOPE တည်းဖြတ်မှုကို အသုံးပြု၍ အရည်အချင်းများကို သတ်မှတ်ခြင်း။
မည်သည့် attribute ကိုမဆိုထည့်ရန် SCOPE ဝင်းဒိုးသည် အသုံးပြုရလွယ်ကူသော အင်တာဖေ့စ်ကို ပံ့ပိုးပေးသည်။ လမ်းညွှန်ချက်များကို အရင်းအမြစ်သို့ ထည့်ရမည်ဖြစ်သောကြောင့် ၎င်းကို သင်ထည့်သွင်းရန် အသုံးပြု၍မရပါ။ file၎။ (စာမျက်နှာ 91 တွင် VHDL တွင် သတ်မှတ်ဂုဏ်ရည်များနှင့် ညွှန်ကြားချက်များကို ကြည့်ပါ သို့မဟုတ် Verilog တွင် သတ်မှတ်ထားသော အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို စာမျက်နှာ 92 တွင်ကြည့်ပါ)။ အောက်ပါလုပ်ထုံးလုပ်နည်းသည် SCOPE ဝင်းဒိုးတွင် အရည်အချင်းတစ်ခုအား တိုက်ရိုက်ထည့်နည်းကို ပြသသည်။
1. စုစည်းထားသော ဒီဇိုင်းဖြင့် စတင်ပြီး SCOPE ဝင်းဒိုးကို ဖွင့်ပါ။ ရှိပြီးသား ကန့်သတ်ချက်တစ်ခုသို့ အရည်အချင်းများကို ထည့်ရန် fileရှိပြီးသားကိုနှိပ်ခြင်းဖြင့် SCOPE window ကိုဖွင့်ပါ။ file Project ထဲမှာ view. အသစ်တစ်ခုသို့ attribute များထည့်ရန် file၊ SCOPE အိုင်ကွန်ကို နှိပ်ပြီး SCOPE ဝင်းဒိုးကို ဖွင့်ရန် Initialize ကို နှိပ်ပါ။
2. SCOPE ဝင်းဒိုးအောက်ခြေရှိ Attributes တက်ဘ်ကို နှိပ်ပါ။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

သင်သည် အရာဝတ္တုကို ဦးစွာ (အဆင့် 3) သို့မဟုတ် ရည်ညွှန်းချက် ပထမ (အဆင့် 4) ကို ရွေးချယ်နိုင်သည်။

3. အရာဝတ္တုကို သတ်မှတ်ရန်၊ Object ကော်လံတွင် အောက်ပါတို့မှ တစ်ခုကို ပြုလုပ်ပါ။ အကယ်၍ သင်သည် အရည်အချင်းကို သတ်မှတ်ပြီးပါက၊ Object ကော်လံသည် ထို attribute အတွက် မှန်ကန်သော အရာဝတ္ထု ရွေးချယ်မှုများကိုသာ ဖော်ပြပါသည်။
Object Filter ကော်လံရှိ အရာဝတ္ထုအမျိုးအစားကို ရွေးပါ၊ ထို့နောက် တစ်ခုရွေးပါ။
Object ကော်လံရှိ ရွေးချယ်မှုစာရင်းမှ အရာဝတ္ထု။ ဤသည်မှာ မှန်ကန်သော syntax ဖြင့် သင့်လျော်သော အရာဝတ္ထုတစ်ခုကို သတ်မှတ်ကြောင်း သေချာစေရန် အကောင်းဆုံးနည်းလမ်းဖြစ်သည်။

LO
Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အရည်အချင်းများနှင့် ညွှန်ကြားချက်များကို သတ်မှတ်ခြင်း။

အခန်း 4- Logic Synthesis ပရောဂျက်တစ်ခု တည်ဆောက်ခြင်း။

attribute မှ သင် ပူးတွဲလိုသော အရာအား ဆွဲယူပါ။
RTL သို့မဟုတ် နည်းပညာ views သည် SCOPE ဝင်းဒိုးရှိ အရာဝတ္ထုကော်လံဆီသို့။ အချို့သော attribute များအတွက်၊ ဆွဲချခြင်းနှင့် ချခြင်းများသည် မှန်ကန်သည့်အရာဝတ္ထုကို ရွေးချယ်မည်မဟုတ်ပါ။ ဟောင်းအတွက်ample၊ အကယ်၍ သင်သည် syn_hier ကို module သို့မဟုတ် an and gate ကဲ့သို့ entity တစ်ခုပေါ်တွင် သတ်မှတ်လိုပါက၊ ၎င်းကို ၎င်းကို သတ်မှတ်ရပါမည်။ view အဲဒီ module အတွက် အရာဝတ္တုတွင် ဤ syntax ပါလိမ့်မည်- Verilog တွင် v:moduleName သို့မဟုတ် VHDL တွင် v:library.moduleName၊ စာကြည့်တိုက်များစွာရှိနိုင်သည်။
Object ကော်လံတွင် အရာဝတ္ထုအမည်ကို ရိုက်ထည့်ပါ။ မသိလျှင်
အမည်၊ Find command သို့မဟုတ် Object Filter ကော်လံကို အသုံးပြုပါ။ လိုအပ်သည့်အရာဝတ္ထုအတွက် သင့်လျော်သောရှေ့ဆက်ကို သေချာစွာရိုက်ပါ။ ဟောင်းအတွက်ample၊ a ပေါ်တွင် attribute တစ်ခုသတ်မှတ်ရန် view၊ module သို့မဟုတ် entity အမည်တွင် v: ရှေ့ဆက်ကို ထည့်ရပါမည်။ VHDL အတွက်၊ သင်သည် စာကြည့်တိုက်နှင့် မော်ဂျူးအမည်ကို သတ်မှတ်ရပေမည်။
4. သင်အရာဝတ္တုကို ဦးစွာသတ်မှတ်ထားပါက၊ သင်သည် ယခု attribute ကို သတ်မှတ်နိုင်ပါပြီ။ စာရင်းတွင် သင်ရွေးချယ်ထားသော အရာဝတ္ထုအမျိုးအစားအတွက် မှန်ကန်သော အရည်အချင်းများကိုသာ ပြသသည်။ Attribute ကော်လံရှိ မောက်စ်ခလုတ်ကို ဖိထားပြီး စာရင်းမှ အရည်အချင်းတစ်ခုကို ရွေးချယ်ခြင်းဖြင့် အရည်အချင်းကို သတ်မှတ်ပါ။

အကယ်၍ သင်သည် အရာဝတ္တုကို ဦးစွာရွေးချယ်ပါက၊ ရရှိနိုင်သော ရွေးချယ်မှုများကို ရွေးချယ်ထားသော အရာဝတ္ထုနှင့် သင်အသုံးပြုနေသည့် နည်းပညာဖြင့် ဆုံးဖြတ်မည်ဖြစ်သည်။ အရည်အချင်းကို ဦးစွာရွေးချယ်ပါက၊ ရရှိနိုင်သောရွေးချယ်မှုများကို နည်းပညာဖြင့် ဆုံးဖြတ်သည်။
သင် attribute တစ်ခုကို ရွေးချယ်သောအခါ၊ SCOPE window သည် ထို attribute အတွက် သင်ထည့်သွင်းရမည့် တန်ဖိုးအမျိုးအစားကို ပြောပြပြီး attribute ၏ အကျဉ်းချုပ်ဖော်ပြချက်ကို ပေးပါသည်။ အကယ်၍ သင်သည် attribute ကို ဦးစွာရွေးချယ်ပါက၊ ပြန်သွားပြီး အရာဝတ္တုကို သတ်မှတ်ပေးရန် သေချာပါစေ။
5. တန်ဖိုးကိုဖြည့်ပါ။ Value ကော်လံရှိ မောက်စ်ခလုတ်ကို ဖိထားပြီး စာရင်းထဲမှ ရွေးချယ်ပါ။ တန်ဖိုးကိုလည်း ရိုက်ထည့်နိုင်သည်။

Microsemi Edition အသုံးပြုသူလမ်းညွှန် အောက်တိုဘာလ 2014 အတွက် Synplify Pro

အခန်း 4- Logic Sy ကို သတ်မှတ်ခြင်း။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

Microsemi Edition အတွက် SYnOPSYS FPGA Synthesis Synplify Pro [pdf] အသုံးပြုသူလမ်းညွှန်
Microsemi Edition အတွက် FPGA Synthesis Synplify Pro၊ Microsemi Edition အတွက် Synthesis Synplify Pro၊ Microsemi Edition အတွက် Synplify Pro၊ Microsemi Edition အတွက် Pro၊ Microsemi Edition၊ ထုတ်ဝေမှု

ကိုးကား

အသုံးပြုသူလက်စွဲ

Microsemi Edition အတွက် FPGA Synthesis Synplify Pro

သတ်မှတ်ချက်များ

ထုတ်ကုန်အချက်အလက်

ထုတ်ကုန်အသုံးပြုမှု ညွှန်ကြားချက်များ

အခန်း 1- နိဒါန်း

စာရွက်စာတမ်း၏အတိုင်းအတာ

စတင်အသုံးပြုခြင်း

User Interface ကျော်သွားပါပြီ။view

အခန်း 2- FPGA Synthesis Design Flows

အခန်း ၃- ထည့်သွင်းမှုကို ပြင်ဆင်ခြင်း။

အမြဲမေးလေ့ရှိသောမေးခွန်းများ

မေး- စာရွက်စာတမ်းမိတ္တူတွေ လုပ်လို့ရလား။

မေး- ဆော့ဖ်ဝဲကို ဘယ်လိုစရမလဲ။

မေး- ဤအသုံးပြုသူလမ်းညွှန်အတွက် ရည်ရွယ်ထားသော ပရိသတ်ကား အဘယ်နည်း။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

ကိုးကား

မှတ်ချက်တစ်ခုချန်ထားပါ။

ပြန်ကြားချက်ကို ပယ်ဖျက်ပါ။