SYnOPSYS FPGA Synthesis Synplify Pro pentru Microsemi Edition Ghid de utilizare

Synopsys FPGA Synthesis – Synplify Pro pentru Microsemi Edition
este un instrument cuprinzător pentru implementarea FPGA cu diverse
caracteristici concepute pentru a ajuta utilizatorii în sinteza și proiectarea logicii
curge.

Instrucțiuni de utilizare a produsului

Capitolul 1: Introducere

Acest capitol oferă un overview a Synopsys FPGA și
Produse de prototipare, instrumente de implementare FPGA și Synopsys FPGA
Caracteristicile instrumentului.

Domeniul de aplicare al documentului

Setul de documente include informații despre caracteristicile produsului
și este destinat utilizatorilor interesați de sinteza și designul FPGA
curge.

Noțiuni de bază

Pentru a începe să utilizați software-ul, lansați-l urmând instrucțiunile furnizate
instrucțiuni și consultați ghidul utilizatorului pentru asistență.

S-a terminat interfața cu utilizatorulview

Familiarizați-vă cu interfața cu utilizatorul în mod eficient
navigați prin funcțiile software.

Capitolul 2: Fluxuri de proiectare de sinteză FPGA

Acest capitol detaliază fluxul de proiectare a sintezei logice pentru FPGA
sinteză.

Capitolul 3: Pregătirea intrării

Aflați cum să utilizați sursa de limbă mixtă Files și cel incremental
Compilator pentru pregătirea eficientă a intrărilor.

Nota: Fiți conștienți de orice limitări asociate
cu utilizarea compilatorului incremental.

FAQ

Î: Pot face copii ale documentației?

R: Da, acordul de licență permite realizarea de copii pentru intern
utilizați numai cu atribuirea corespunzătoare.

Î: Cum pornesc software-ul?

R: Consultați secțiunea „Noțiuni introductive” din Capitolul 1 al
ghid de utilizare pentru instrucțiuni detaliate despre pornirea software-ului.

Î: Care este publicul vizat pentru acest ghid al utilizatorului?

R: Ghidul utilizatorului se adresează persoanelor interesate de FPGA
fluxuri de sinteză și proiectare.

View Fullscreen

Sinopsys FPGA Sinteză
Synplify Pro pentru Microsemi Edition
Ghidul utilizatorului
octombrie 2014

Notificare privind drepturile de autor și informații de proprietate
Copyright © 2014 Synopsys, Inc. Toate drepturile rezervate. Acest software și documentația conțin informații confidențiale și de proprietate care sunt proprietatea Synopsys, Inc. Software-ul și documentația sunt furnizate în baza unui acord de licență și pot fi utilizate sau copiate numai în conformitate cu termenii acordului de licență. Nicio parte a software-ului și a documentației nu poate fi reprodusă, transmisă sau tradusă, sub nicio formă sau prin orice mijloace, electronice, mecanice, manuale, optice sau de altă natură, fără permisiunea prealabilă scrisă a Synopsys, Inc. sau așa cum este prevăzut în mod expres de acordul de licență.
Dreptul la copierea documentației
Acordul de licență cu Synopsys permite titularului licenței să facă copii ale documentației numai pentru uz intern.
Fiecare copie va include toate drepturile de autor, mărcile comerciale, mărcile de serviciu și notificările privind drepturile de proprietate, dacă există. Titularul de licență trebuie să atribuie numere secvențiale tuturor copiilor. Aceste copii vor conține următoarea legendă pe pagina de copertă:
"Acest document este duplicat cu permisiunea Synopsys, Inc., pentru uzul exclusiv al __________________________________________ și al angajaților săi. Acesta este numărul de copie __________."
Declarație de control al destinației
Toate datele tehnice cuprinse în această publicație sunt supuse legilor privind controlul exporturilor din Statele Unite ale Americii. Dezvăluirea către cetățenii altor țări contrar legii Statelor Unite este interzisă. Este responsabilitatea cititorului să determine reglementările aplicabile și să le respecte.
LO

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Disclaimer
SYNOPSYS, INC. ȘI LICENȚIATORII SĂI NU OFERĂ NICIUN FEL DE GARANȚIE, EXPRESĂ SAU IMPLICITĂ, CU PRIVIRE LA ACEST MATERIAL, INCLUSIV, DAR FĂRĂ A SE LIMITĂ LA, GARANȚIILE IMPLICITE DE VANTABILITATE ȘI ADECVENȚĂ PENTRU UN ANUMIT SCOP.
Mărci înregistrate (®)
Sinopsis, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda,, LightTools, Leda,, LightTools NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, logo-ul Synplicity, Synplify, Synplify Pro, Synthesis Constraints, TetraMAX, Optimization, VerRBus, MAX VCS, Environment, Verbus YIELDirector sunt mărci comerciale înregistrate ale Synopsys, Inc.
Mărci comerciale (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, Designer, Silicon, Discovery, DLFT Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Tehnologie de optimizare ierarhică, Sistem de prototipare ASIC de înaltă performanță, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, Biblioteca JupiterXT, Jupiter-SICA-Pa Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, Sirocco-S-RC System, StarXT, StarW Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC și Worksheet Buffer sunt mărci comerciale ale Synopsys, Inc.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Mărci de serviciu (sm)
MAP-in, SVP Café și TAP-in sunt mărci de serviciu ale Synopsys, Inc. SystemC este o marcă comercială a Open SystemC Initiative și este utilizată sub licență. ARM și AMBA sunt mărci comerciale înregistrate ale ARM Limited. Sabre este o marcă înregistrată a SabreMark Limited Partnership și este utilizată sub licență. Toate celelalte nume de produse sau companii pot fi mărci comerciale ale proprietarilor respectivi.
Tipărit în SUA octombrie 2014

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Cuprins

Capitolul 1: Introducere
Synopsys FPGA și produse de prototipare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Instrumente de implementare FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Caracteristicile instrumentului Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Domeniul de aplicare al documentului. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Setul de documente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publicul . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Noțiuni de bază . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Pornirea software-ului . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Obținerea de ajutor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
S-a terminat interfața cu utilizatorulview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Capitolul 2: Fluxuri de proiectare de sinteză FPGA
Fluxul de proiectare a sintezei logice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Capitolul 3: Pregătirea intrării
Configurarea sursei HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Crearea sursei HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Utilizarea Editorului de ajutor context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Verificarea sursei HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Editarea sursei HDL Files cu Editorul de text încorporat. . . . . . . . . . . . . . . . . . . . 35 Setarea preferințelor ferestrei de editare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Utilizarea unui editor de text extern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Utilizarea extensiilor de bibliotecă pentru biblioteca Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Utilizarea sursei de limbă mixtă Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Utilizarea compilatorului incremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Limitări . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Utilizarea fluxului Verilog structural . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limitări . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Lucrul cu Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Când să folosiți constrângerea Files peste Codul sursă. . . . . . . . . . . . . . . . . . . . . . . . 53 Utilizarea unui editor de text pentru constrângere Files (Moștenire) . . . . . . . . . . . . . . . . . . . . . . . . 54 Ghid de sintaxă Tcl pentru constrângere Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Verificarea constrângerii Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Capitolul 4: Configurarea unui proiect de sinteză logică
Configurarea proiectului Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Crearea unui proiect File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Deschiderea unui proiect existent File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Efectuarea modificărilor unui proiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Setarea proiectului View Preferințe de afișare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Actualizarea Verilog Includeți căile în proiectul mai vechi Files . . . . . . . . . . . . . . . . . . . . 65
Managementul Proiectului File Ierarhie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Crearea dosarelor personalizate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipularea folderelor personalizate de proiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipularea personalizării Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Configurarea implementărilor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Lucrul cu implementări multiple . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Setarea opțiunilor de implementare a sintezei logice . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Setarea opțiunilor dispozitivului . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Setarea opțiunilor de optimizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Specificarea frecvenței și constrângerii globale Files . . . . . . . . . . . . . . . . . . . . . . 80 Specificarea opțiunilor de rezultat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Specificarea ieșirii raportului de sincronizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Setarea opțiunilor Verilog și VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Specificarea atributelor și directivelor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Specificarea atributelor și directivelor în VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Specificarea atributelor și directivelor în Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Specificarea atributelor utilizând Editorul SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 Specificarea atributelor în Constrângeri File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Căutând Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificarea Files pentru a căuta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtrarea Files pentru a căuta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Inițierea căutării . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Rezultatele căutării . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arhivare Files și Proiecte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arhivarea unui proiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Anularea arhivării unui proiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Copiați un proiect. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Capitolul 5: Specificarea constrângerilor
Utilizarea Editorului SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Crearea de constrângeri în Editorul SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Crearea de constrângeri cu comanda FDC Template . . . . . . . . . . . . . . . . 116
Specificarea constrângerilor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Introducerea și editarea constrângerilor de domeniu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Setarea constrângerilor de ceas și cale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definirea constrângerilor de intrare și de ieșire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Specificarea tipurilor standard I/O Pad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Utilizarea TCL View de SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Instrucțiuni pentru introducerea și editarea constrângerilor . . . . . . . . . . . . . . . . . . . . . . . . 127
Specificarea excepțiilor de sincronizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definirea punctelor de la/la/trece pentru excepțiile de sincronizare . . . . . . . . . . . . . . . . . 130 Definirea traseelor multiciclu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definirea căilor false . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Găsirea obiectelor cu Tcl găsiți și extindeți . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Specificarea modelelor de căutare pentru Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Rafinarea Tcl Găsiți rezultate cu -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Utilizarea comenzii Tcl Find pentru a defini colecțiile . . . . . . . . . . . . . . . . . . . . . 138 Utilizarea comenzii Tcl expand pentru a defini colecțiile . . . . . . . . . . . . . . . . . . 140 Verificarea Tcl găsiți și extindeți Rezultatele . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Utilizarea Tcl găsiți și extindeți în modul Batch . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Utilizarea colecțiilor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Compararea metodelor de definire a colecţiilor . . . . . . . . . . . . . . . . . . . . . . . 144 Crearea și utilizarea colecțiilor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Crearea colecțiilor utilizând comenzi Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing și manipularea colecțiilor cu comenzi Tcl . . . . . . . . . . . . . . . 150
Conversia SDC în FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Utilizarea Editorului SCOPE (moștenire) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Introducerea și editarea constrângerilor SCOPE (moștenire) . . . . . . . . . . . . . . . . . . . . . 157 Specificarea constrângerilor de sincronizare SCOPE (moștenire) . . . . . . . . . . . . . . . . . . . . . . . 159 Introducerea constrângerilor implicite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Setarea constrângerilor de ceas și cale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definirea ceasurilor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definirea constrângerilor de intrare și de ieșire (moștenire) . . . . . . . . . . . . . . . . . . . . . . . 169 Definirea căilor false (moștenire) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 6: Sintetizarea și analizarea rezultatelor
Sintetizând designul dvs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Rularea sintezei logice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Utilizarea verificării actualizate pentru gestionarea lucrărilor . . . . . . . . . . . . . . . . . . . . . . 174
Verificarea jurnalului File Rezultate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing și lucrul cu jurnalul File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Accesarea rapidă a unor rapoarte specifice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Accesarea rezultatelor de la distanță . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Analizarea rezultatelor utilizând jurnalul File Rapoarte . . . . . . . . . . . . . . . . . . . . . . . . . 189 Utilizarea ferestrei de ceas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Verificarea utilizării resurselor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Gestionarea mesajelor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Verificarea rezultatelor în mesaj Viewea . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrarea mesajelor din mesaj Viewea . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtrarea mesajelor din linia de comandă . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatizarea filtrarii mesajelor cu un script Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Jurnal File Controale pentru mesaje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Avertismente de manipulare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Folosind Continuare la eroare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Utilizarea Continuare la Eroare pentru Sinteza Punctului de Compilare . . . . . . . . . . . . . . . . . . . 203
Capitolul 7: Analiza cu HDL Analyst și FSM Viewer
Lucrul în Schematic Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Diferențierea dintre analistul HDL Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Deschiderea Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Proprietăţi obiect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Selectarea obiectelor în RTL/Tehnologie Views . . . . . . . . . . . . . . . . . . . . . . . 215 Lucrul cu scheme multiple . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Deplasarea între Views într-o fereastră schematică. . . . . . . . . . . . . . . . . . . . . . . 218 Schema de setare View Preferințe. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Gestionarea Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Explorarea ierarhiei designului. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Parcurgerea ierarhiei de design cu browserul Hierarchy . . . . . . . . . . . . . . . . 222 Explorarea ierarhiei obiectelor prin împingere/popping . . . . . . . . . . . . . . . . . . . . . . . 223 Explorarea ierarhiei obiectelor instanelor transparente . . . . . . . . . . . . . . . . . . . 228
Găsirea obiectelor. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Navigarea pentru a găsi obiecte în HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Utilizarea Căutării pentru căutări ierarhice și restricționate . . . . . . . . . . . . . . . . . . . . 232 Utilizarea caracterelor metalice cu comanda Găsire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Combinarea Căutării cu Filtrarea pentru a rafina căutările . . . . . . . . . . . . . . . . . . . . . . 240 Utilizarea Căutare pentru a căuta în lista de ieșire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Probă încrucișată. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Probă încrucișată într-un RTL/tehnologie View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Probă încrucișată din RTL/Tehnologie View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Probă încrucișată din fereastra Editor de text . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Probă încrucișată din fereastra Script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Probă încrucișată din FSM Viewea . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analizarea cu instrumentul HDL Analyst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewIerarhia de proiectare și contextul . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Scheme de filtrare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Extinderea logicii pin și rețea . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Extindere și Viewing Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Aplatizarea ierarhiei schematice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimizarea utilizării memoriei în timpul analizării designurilor . . . . . . . . . . . . . . . . . . . 267
Folosind FSM Viewea . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Capitolul 8: Analiza timpului
Analizarea timpului în schema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewInformații de sincronizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Adnotarea informațiilor de sincronizare în schema Views . . . . . . . . . . . . . . . . . . 275 Analizarea arborilor de ceas în RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing Căi critice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Gestionarea slăbiciunii negative . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generarea de rapoarte personalizate de sincronizare cu STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Utilizarea constrângerilor de proiectare a analizei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenarii pentru utilizarea constrângerilor de proiectare a analizei . . . . . . . . . . . . . . . . . . . . . . 285 Crearea unui ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Utilizarea corectă a numelor obiectelor în adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Utilizarea constrângerilor automate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Rezultatele constrângerilor automate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Capitolul 9: Deducerea obiectelor de nivel înalt
Definirea cutiilor negre pentru sinteză . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanțierea cutiilor negre și a I/O-urilor în Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanțierea cutiilor negre și a I/O-urilor în VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Adăugarea de constrângeri de sincronizare a casetei negre . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Adăugarea altor atribute Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Definirea mașinilor de stări pentru sinteză . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definirea mașinilor de stări în Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definirea mașinilor de stări în VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Specificarea FSM-urilor cu atribute și directive . . . . . . . . . . . . . . . . . . . . . . . . 309
Specificarea FSM-urilor sigure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferență RAM automată. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blocare RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Atribute RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Deducerea blocului RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inițializarea RAM-urilor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inițializarea RAM-urilor în Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inițializarea RAM-urilor în VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Capitolul 10: Specificarea optimizărilor la nivel de proiectare
Sfaturi pentru optimizare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Sfaturi generale de optimizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimizarea pentru zonă . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimizarea pentru sincronizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retiring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Controlul retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retemporalizarea Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Raport de retimizare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Cum funcționează Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Păstrarea obiectelor de a fi optimizate. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Utilizarea syn_keep pentru conservare sau replicare . . . . . . . . . . . . . . . . . . . . . . . 343 Controlul aplatizării ierarhiei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Păstrarea ierarhiei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimizarea Fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Setarea limitelor fanout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Controlul stocării tampon și al replicării . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Partajarea resurselor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Inserarea I/O-urilor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimizarea mașinilor de stări. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Decizia când să optimizați mașinile de stări . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Rularea compilatorului FSM LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Rularea FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Introducerea sondelor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Specificarea sondelor în codul sursă . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Adăugarea interactivă a atributelor sondei . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Capitolul 11: Lucrul cu puncte de compilare
Elementele de bază ale punctului de compilare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantage de Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Puncte de compilare manuală . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Puncte de compilare imbricate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Tipuri de puncte de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Noțiuni de bază pentru sinteza punctului de compilare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compilare constrângere de punct Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Modele logice de interfață . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Timpul interfeței pentru punctele de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Sinteza punctului de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Sinteza punctului de compilare incremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Adnotarea directă a constrângerilor de sincronizare a punctului de compilare . . . . . . . . . . . . . . . . 384
Sintetizarea punctelor de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Fluxul punctului de compilare manuală . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Crearea unei constrângeri de nivel superior File pentru Puncte de compilare. . . . . . . . . . . . . . . . 388 Definirea punctelor de compilare manuală . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Stabilirea constrângerilor la nivel de punct de compilare . . . . . . . . . . . . . . . . . . . . . . . . 391 Analizarea rezultatelor punctului de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Utilizarea punctelor de compilare cu alte caracteristici. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Combinarea punctelor de compilare cu multiprocesare . . . . . . . . . . . . . . . . . . . . . . . 396
Resintetizând progresiv. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resintetizarea punctelor de compilare incremental . . . . . . . . . . . . . . . . . . . . . . . . . 397
Capitolul 12: Lucrul cu intrarea IP
Generarea IP cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specificarea FIFO-urilor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specificarea RAM-urilor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Specificarea RAM-urilor de activare a octetilor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Specificarea ROM-urilor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Specificarea sumătorilor/scăzătoarelor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Specificarea contoarelor cu SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Fluxul de criptare IP Synopsys FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Pesteview din Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Criptare și decriptare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Lucrul cu IP criptat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Criptarea IP-ului dvs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Criptarea IP cu Scriptul encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Criptarea IP cu scriptul encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Specificarea metodei de ieșire a scriptului . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Pregătirea pachetului IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Utilizarea Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Utilizarea Hyper Source pentru prototipuri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Utilizarea Hyper Source pentru proiecte IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Subiectarea semnalelor prin ierarhia de proiectare a unui IP . . . . . . . . . . . . . . . 461
Capitolul 13: Optimizarea proceselor pentru productivitate
Utilizarea modului lot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Rularea modului lot pe un proiect File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Rularea modului lot cu un script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Punerea în aşteptare a licenţelor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Lucrul cu scripturi și comenzi Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Utilizarea comenzilor și scripturilor Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generarea unui script de job . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Setarea numărului de lucrări paralele . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Crearea unui script de sinteză Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Utilizarea variabilelor Tcl pentru a încerca diferite frecvențe de ceas . . . . . . . . . . . . . . . . . . 476 Utilizarea variabilelor Tcl pentru a încerca mai multe tehnologii țintă . . . . . . . . . . . . . . . . . 478 Rularea sintezei de jos în sus cu un script . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatizarea fluxurilor cu synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Capitolul 14: Utilizarea multiprocesării
Multiprocesare cu puncte de compilare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Setarea sarcinilor paralele maxime . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Utilizarea licenței . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Capitolul 15: Optimizarea pentru proiecte microsemi
Optimizarea modelelor microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Utilizarea cutiilor negre microsemi predefinite . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Utilizarea macrocomenzilor Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Lucrul cu Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Specificarea syn_radhardlevel în Codul sursă . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Capitolul 16: Lucrul cu ieșirea de sinteză
Transmiterea de informații către instrumentele P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Specificarea locațiilor PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Specificarea locațiilor pentru porturile Microsemi Bus . . . . . . . . . . . . . . . . . . . . . . . . . 495 Specificarea macrocomenzii și plasarea înregistrării . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generarea rezultatelor specifice furnizorului . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Direcţionarea rezultatelor către furnizorul dvs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Personalizarea formatelor Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Capitolul 17: Efectuarea operațiilor post-sinteză
Rularea automată a P&R după sinteză. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Lucrul cu instrumentele de identificare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Lansarea din Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Gestionarea problemelor la lansare Identificare . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Utilizarea instrumentului de identificare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Utilizarea punctelor de compilare cu instrumentul de identificare . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simularea cu instrumentul VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

CAPITOLUL 1
Introducere
Această introducere în software-ul Synplify Pro® descrie următoarele:
· Synopsys FPGA și produse de prototipare, la pagina 16 · Domeniul de aplicare al documentului, la pagina 21 · Noțiuni introductive, la pagina 22 · Interfața utilizatoruluiview, la pagina 24

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 1: Introducere

Synopsys FPGA și produse de prototipare

Synopsys FPGA și produse de prototipare
Figura următoare prezintă familia de produse Synopsys FPGA și Prototyping.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Synopsys FPGA și produse de prototipare

Capitolul 1: Introducere

Instrumente de implementare FPGA
Produsele Synplify Pro și Synplify Premier sunt instrumente de sinteză RTL special concepute pentru FPGA (matrice de porți programabile în câmp) și CPLD (dispozitive logice programabile complexe).

Software-ul Synplify Pro Synthesis
Software-ul de sinteză Synplify Pro FPGA este standardul de facto al industriei pentru producerea de modele FPGA de înaltă performanță, rentabile. Este unic
Algoritmi Behavior Extracting Synthesis Technology® (BEST), executați
optimizări la nivel înalt înainte de a sintetiza codul RTL într-o logică FPGA specifică. Această abordare permite optimizări superioare la nivelul FPGA, durate rapide de rulare și capacitatea de a gestiona proiecte foarte mari. Software-ul Synplify Pro acceptă cele mai recente construcții de limbaj VHDL și Verilog, inclusiv SystemVerilog și VHDL 2008. Instrumentul este independent de tehnologie, permițând retargerea rapidă și ușoară între dispozitive FPGA și furnizori dintr-un singur proiect de design.

Synplify Premier Synthesis Software
Funcționalitatea Synplify Premier este un superset al instrumentului Synplify Pro, oferind cel mai bun mediu de implementare și depanare FPGA. Include o suită cuprinzătoare de instrumente și tehnologii pentru designerii avansați de FPGA și servește, de asemenea, drept motor de sinteză pentru prototipatorii ASIC care vizează prototipuri unice bazate pe FPGA.
Produsul Synplify Premier oferă atât designeri FPGA, cât și prototipori ASIC care vizează FPGA-uri individuale cu cea mai eficientă metodă de implementare a designului și depanare. În ceea ce privește implementarea proiectării, include funcționalități pentru închiderea temporizării, verificarea logicii, utilizarea IP, compatibilitatea ASIC și implementarea DSP, precum și o integrare strânsă cu instrumentele back-end ale furnizorului FPGA. Pe partea de depanare, oferă verificarea în sistem a FPGA-urilor, ceea ce accelerează dramatic procesul de depanare și include, de asemenea, o metodă rapidă și incrementală pentru găsirea problemelor de proiectare evazive.

Caracteristicile instrumentului Synopsys FPGA
Acest tabel face distincție între funcționalitățile majore din produsele Synplify Pro, Synplify, Synplify Premier și Synplify Premier cu Design Planner.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 1: Introducere

Synopsys FPGA și produse de prototipare

Synplify Synplify Pro

Performanţă

Sinteza de extragere a comportamentului

Technology® (BESTTM)

Core/IP generat de furnizor

Suport (anumite tehnologii)

Compilatorul FSM

FSM Explorer

Gated Ceas Conversie

Înregistrați pipelining

Înregistrare Retiring

Intrarea constrângerii SCOPE®

Caracteristici de înaltă fiabilitate

Loc și traseu integrat

Analiză

HDL Analyst®

Opţiune

Analizor de sincronizare

Punct la punct

FSM Viewer

Probă încrucișată

Crearea punctului de sondare

Identify® Instrumentor

Identificați Debugger

Analiza puterii (SAIF)

Proiectare fizică

Planul de proiectare File

Atribuire logică către regiuni

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Synopsys FPGA și produse de prototipare

Capitolul 1: Introducere

Estimarea zonei și capacitatea regiunii Alocarea PIN Optimizări fizice Sinteză fizică Analist fizic Synopsys Biblioteca DesignWare® Foundation Runtime Design ierarhic Optimizare îmbunătățită Sinteză rapidă Multiprocesare Compilare la eroare Proiectare în echipă Proiectare în limbă mixtă Puncte de compilare Proiectare ierarhică Modul lot adevărat (numai licențe flotante) Mod Batch-Floating R de verificare formală a datelor P&R

Synplify Synplify Pro

xxxx

–

Identificați integrarea

Limitat

Synplify Premier
xxx
xxxxx
xxxx
x
x Mod de sinteză logică x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Mod de sinteză logică
x

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 1: Introducere

Synopsys FPGA și produse de prototipare

Adnotare din spate a Editorului de text pentru mediul de proiectare a datelor P&R View Fereastra de vizionare Fereastra de mesaje Fereastra Tcl Implementări multiple Furnizor Tehnologie Suport Funcții de prototipare Caracteristici de rulare Puncte de compilare Conversie de ceas cu blocare Compilare la eroare

Synplify Synplify Pro

Synplify Premier
xxxxx Selectat
xxxx

Synplify Premier DP
x
xxxxx Selectat
xxxx

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Domeniul de aplicare al documentului

Capitolul 1: Introducere

Domeniul de aplicare al documentului
Următoarele explică domeniul de aplicare al acestui document și publicul vizat.

Setul de documente
Acest ghid de utilizare face parte dintr-un set de documente care include un manual de referință și un tutorial. Este destinat utilizării cu celelalte documente din set. Se concentrează pe descrierea modului de utilizare a software-ului Synopsys FPGA pentru a îndeplini sarcinile tipice. Aceasta implică următoarele:
· Ghidul utilizatorului explică doar opțiunile necesare pentru a efectua sarcinile tipice
descrise în manual. Nu descrie fiecare comandă și opțiune disponibilă. Pentru descrieri complete ale tuturor opțiunilor și sintaxei comenzii, consultați Interfața utilizatoruluiview capitol din Manualul de referință pentru sinteza Synopsys FPGA.
· Ghidul utilizatorului conţine informaţii bazate pe sarcini. Pentru o defalcare a
cum sunt organizate informațiile, consultați Obținerea de ajutor, la pagina 22.

Public
Instrumentul software Synplify Pro este destinat dezvoltatorului de sisteme FPGA. Se presupune că aveți cunoștințe despre următoarele:
· Sinteză design · RTL · FPGA · Verilog/VHDL

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 1: Introducere

Noțiuni de bază

Noțiuni de bază
Această secțiune vă arată cum să începeți cu software-ul de sinteză Synopsys FPGA. Descrie următoarele subiecte, dar nu înlocuiește informațiile din instrucțiunile de instalare despre licențiere și instalare:
· Pornirea software-ului, la pagina 22 · Obținerea de ajutor, la pagina 22

Pornirea software-ului
1. Dacă nu ați făcut deja acest lucru, instalați software-ul de sinteză Synopsys FPGA conform instrucțiunilor de instalare.
2. Porniți software-ul.
Dacă lucrați pe o platformă Windows, selectați
Programe->Synopsys->versiunea produsului din butonul Start.
Dacă lucrați pe o platformă UNIX, introduceți codul corespunzător
comandă la linia de comandă:
synplify_pro
· Comanda pornește instrumentul de sinteză și deschide fereastra Proiect. Dacă
ați rulat software-ul înainte, fereastra afișează proiectul anterior. Pentru mai multe informații despre interfață, consultați Interfața utilizator Overview capitolul manualului de referință.

Obține ajutor
Înainte de a apela asistența Synopsys, consultați informațiile documentate. Puteți accesa informațiile online din meniul Ajutor sau puteți consulta versiunea PDF. Următorul tabel vă arată cum sunt organizate informațiile.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Noțiuni de bază
Pentru ajutor cu... Utilizarea caracteristicilor software Cum să...
Informații despre flux
Mesaje de eroare Atribute și directive de licențiere Caracteristici de sinteză Limbă și sintaxă Sintaxa Tcl Comenzi de sinteză Tcl Actualizări de produs

Capitolul 1: Introducere
Consultați... Ghidul utilizatorului Synopsys FPGA Synthesis Ghidul utilizatorului Synopsys FPGA Synthesis, note despre aplicație despre suport web site-ul Synopsys FPGA Synthesis User Guide, note de aplicație cu privire la suport web site Ajutor online (selectați Ajutor->Mesaje de eroare) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Ajutor online (selectați Ajutor->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Manual de referință (Web comenzi de meniu)

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 1: Introducere

S-a terminat interfața cu utilizatorulview

S-a terminat interfața cu utilizatorulview
Interfața cu utilizatorul (UI) constă dintr-o fereastră principală, numită Proiect view, si ferestre specializate sau views pentru diferite sarcini. Pentru detalii despre fiecare dintre caracteristici, consultați Capitolul 2, Interfața utilizatoruluiview din Manualul de referință pentru sinteza Synopsys FPGA.

Interfață Synplify Pro

Panoul de butoane

Proiectul Barelor de instrumente view

Stare

Rezultate de implementare view

File pentru a accesa views

Fereastra Tcl Script/Messages LO

Fereastra de ceas

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

CAPITOLUL 2
Fluxuri de proiectare de sinteză FPGA
Acest capitol descrie Fluxul de proiectare a sintezei logice, la pagina 26.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 2: Fluxuri de proiectare de sinteză FPGA

Fluxul de proiectare a sintezei logice

Instrumentele Synopsys FPGA sintetizează logica prin compilarea mai întâi a sursei RTL în structuri logice independente de tehnologie, apoi prin optimizarea și maparea logicii la resursele specifice tehnologiei. După sinteza logică, instrumentul generează o listă de net și o constrângere specifică furnizorului file pe care le puteți utiliza ca intrări în instrumentul de locație și traseu (P&R).
Următoarea figură prezintă fazele și instrumentele utilizate pentru sinteza logică și unele dintre principalele intrări și ieșiri. Puteți utiliza software-ul de sinteză Synplify Pro pentru acest flux. Analiza interactivă a timpului este opțională. Deși fluxul arată constrângerea furnizorului fileCa intrări directe la instrumentul P&R, ar trebui să le adăugați files la proiectul de sinteză pentru sincronizarea cutiilor negre.

Instrumentul Synopsys FPGA

RTL

Compilare RTL

FDC

Sinteza logica

Netlist sintetizat Constrângeri de sinteză Constrângeri de furnizor
Instrumentul furnizorului
Locul și traseul

Procedura de sinteză logică

Pentru un flux de proiectare cu instrucțiuni pas cu pas bazate pe design specific

date, descărcați tutorialul din website-ul. Următorii pași rezumă

procedura de sintetizare a designului, care este ilustrată și în

figura care urmează.

1. Creați un proiect.

2. Adăugați sursa files la proiect.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Fluxul de proiectare a sintezei logice

Capitolul 2: Fluxuri de proiectare de sinteză FPGA

3. Setați atribute și constrângeri pentru proiectare.
4. Setați opțiunile pentru implementare în caseta de dialog Opțiuni de implementare.
5. Faceţi clic pe Run pentru a rula sinteza logică.
6. Analizați rezultatele, folosind instrumente precum jurnalul file, schema HDL Analyst views, fereastra Mesaj și Fereastra Watch.
După ce ați finalizat designul, puteți utiliza rezultatul files să ruleze place-and-route cu instrumentul furnizor și să implementeze FPGA.
Următoarea figură prezintă pașii principali ai fluxului:

Creați proiect
Adăugați sursa Files
Setați constrângeri
Setați Opțiuni
Rulați software-ul
Analizați rezultatele Niciun obiectiv atins?
Da Locul și traseul

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 2: Fluxuri de proiectare de sinteză FPGA

Fluxul de proiectare a sintezei logice

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

CAPITOLUL 3
Pregătirea intrării
Când sintetizați un design, trebuie să configurați două tipuri de files: HDL filecare descriu designul și proiectul dvs files să gestioneze designul. Acest capitol descrie procedurile de configurare a acestora files și proiectul. Acesta acoperă următoarele:
· Configurarea sursei HDL Files, la pagina 30 · Utilizarea sursei de limbi mixte Files, la pagina 44 · Utilizarea compilatorului incremental, la pagina 49 · Utilizarea fluxului Verilog structural, la pagina 51 · Lucrul cu constrângeri Files, la pagina 53

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

Configurarea sursei HDL Files
Această secțiune descrie cum să vă configurați sursa files; proiect file configurarea este descrisă în Configurarea proiectului Files, la pagina 58. Sursa files pot fi în Verilog sau VHDL. Pentru informații despre structurarea filePentru sinteză, consultați Manualul de referință. Această secțiune discută următoarele subiecte:
· Crearea sursei HDL Files, la pagina 30 · Utilizarea Editorului de ajutor context, la pagina 32 · Verificarea sursei HDL Files, la pagina 34 · Editarea sursei HDL Files cu Editorul de text încorporat, la pagina 35 · Utilizarea unui editor de text extern, la pagina 41 · Setarea preferințelor ferestrei de editare, la pagina 39 · Utilizarea extensiilor de bibliotecă pentru biblioteca Verilog Files, la pagina 42

Crearea sursei HDL Files
Această secțiune descrie cum să utilizați editorul de text încorporat pentru a crea sursa files, dar nu intră în detalii despre ceea ce files conţin. Pentru detalii despre ceea ce puteți și nu includeți, precum și informații specifice furnizorului, consultați Manualul de referință. Dacă aveți deja sursa files, puteți utiliza editorul de text pentru a verifica sintaxa sau pentru a edita file (consultați Verificarea sursei HDL Files, la pagina 34 și Editarea sursei HDL Files cu Editorul de text încorporat, la pagina 35).
Puteți utiliza Verilog sau VHDL pentru sursa dvs files. The fileau v (Verilog) sau vhd (VHDL) file respectiv extensii. Puteți utiliza Verilog și VHDL files în același design. Pentru informații despre utilizarea unui amestec de intrare Verilog și VHDL files, consultați Utilizarea sursei de limbă mixtă Files, la pagina 44.
1. Pentru a crea o nouă sursă file fie faceți clic pe HDL file pictograma ( ) sau faceți următoarele:
Selectați File->Nou sau apăsați Ctrl-n.
În caseta de dialog Nou, selectați tipul de sursă file vrei sa creezi,
Verilog sau VHDL. Nu, că puteți utiliza Editorul de ajutor context pentru modelele Verilog care conțin constructe SystemVerilog în sursă

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

file. Pentru mai multe informații, consultați Utilizarea Editorului de ajutor context, la pagina 32.
Dacă utilizați formatul Verilog 2001 sau SystemVerilog, asigurați-vă că activați opțiunea Verilog 2001 sau System Verilog înainte de a rula sinteza (Proiect->Opțiuni de implementare->fila Verilog). Verilog implicit file formatul pentru proiecte noi este SystemVerilog.

Introduceți un nume și o locație pentru file și faceți clic pe OK. O editare goală
fereastra se deschide cu numerele de rând în stânga.
2. Introduceți informațiile sursă în fereastră sau tăiați și lipiți-le. Consultați Editarea sursei HDL Files cu Editorul de text încorporat, la pagina 35 pentru mai multe informații despre lucrul în fereastra Editare.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

Pentru cele mai bune rezultate de sinteză, verificați Manualul de referință și asigurați-vă că utilizați în mod eficient constructele disponibile și atributele și directivele specifice furnizorului.
3. Salvați file prin selectare File->Salvare sau pictograma Salvare ( ).
Odată ce ați creat o sursă file, puteți verifica dacă aveți sintaxa corectă, așa cum este descris în Verificarea sursei HDL Files, la pagina 34.

Utilizarea Editorului de ajutor context
Când creați sau deschideți un design Verilog file, utilizați butonul Ajutor context afișat în partea de jos a ferestrei pentru a vă ajuta să codificați cu constructele Verilog/SystemVerilog în sursă file sau comenzi de constrângere Tcl în Tcl file.
Pentru a utiliza Editorul de ajutor context:
1. Faceți clic pe butonul Ajutor context pentru a afișa acest editor de text.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

2. Când selectați un construct în partea stângă a ferestrei, este afișată descrierea de ajutor online pentru construcție. Dacă construcția selectată are această caracteristică activată, subiectul de ajutor online este afișat în partea de sus a ferestrei și un cod generic sau șablon de comandă pentru acel construct este afișat în partea de jos.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

3. Butonul Inserare șablon este de asemenea activat. Când faceți clic pe butonul Inserați șablon, codul sau comanda afișată în fereastra șablonului este inserată în dvs file la locația cursorului. Acest lucru vă permite să introduceți cu ușurință codul sau comanda și să o modificați pentru designul pe care urmează să îl sintetizați.
4. Dacă doriți să copiați numai părți ale șablonului, selectați codul sau comanda pe care doriți să o introduceți și faceți clic pe Copiere. Apoi îl puteți lipi în dvs file.

Se verifică sursa HDL Files

Software-ul verifică automat sursa HDL files când le compilează, dar dacă doriți să verificați codul sursă înainte de sinteză, utilizați următoarea procedură. Există două tipuri de verificări pe care le faceți în software-ul de sinteză: sintaxă și sinteza.

1. Selectați sursa filee vrei să verifici.
Pentru a verifica toată sursa files într-un proiect, deselectați tot files în
lista de proiecte și asigurați-vă că niciunul dintre filesunt deschise într-o fereastră activă. Dacă aveți o sursă activă file, software-ul verifică doar activul file.
Pentru a verifica unul singur file, deschideți file cu File-> Deschideți sau faceți dublu clic pe
file în fereastra Proiect. Dacă ai mai mult de unul file deschideți și doriți să verificați doar unul dintre ele, puneți cursorul în locul corespunzător file fereastra pentru a vă asigura că este fereastra activă.

2. Pentru a verifica sintaxa, selectați Run->Syntax Check sau apăsați Shift+F7.

Software-ul detectează erori de sintaxă, cum ar fi cuvintele cheie și semnele de punctuație incorecte și raportează orice erori într-un jurnal separat file (sintaxă.log). Dacă nu sunt detectate erori, o verificare reușită a sintaxei este raportată în partea de jos a acesteia file.

3. Pentru a executa o verificare a sintezei, selectați Run->Synthesis Check sau apăsați Shift+F8.

Software-ul detectează erori legate de hardware, cum ar fi codificarea incorect

flip-flops și raportează orice erori într-un jurnal separat file (sintaxă.log). Dacă acolo

nu există erori, o verificare reușită a sintaxei este raportată în partea de jos a acesteia

file.

4. Regeleview erorile prin deschiderea sintaxei.log file când vi se solicită și utilizați Găsiți pentru a localiza mesajul de eroare (căutați @E). Faceți dublu clic pe

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

Cod de eroare din 5 caractere sau faceți clic pe textul mesajului și apăsați F1 pentru a afișa ajutorul online pentru mesajele de eroare.
5. Localizați porțiunea de cod responsabilă pentru eroare făcând dublu clic pe textul mesajului din syntax.log file. Fereastra Editor de text deschide sursa corespunzătoare file și evidențiază codul care a cauzat eroarea.
6. Repetați pașii 4 și 5 până când toate erorile de sintaxă și de sinteză sunt corectate.
Mesajele pot fi clasificate ca erori, avertismente sau note. Review toate mesajele și rezolvați orice erori. Avertismentele sunt mai puțin grave decât erorile, dar trebuie să le citiți și să le înțelegeți chiar dacă nu le rezolvați pe toate. Notele sunt informative și nu trebuie rezolvate.

Editarea sursei HDL Files cu Editorul de text încorporat
Editorul de text încorporat facilitează crearea codului sursă HDL, view sau editați-l când trebuie să remediați erorile. Dacă doriți să utilizați un editor de text extern, consultați Utilizarea unui editor de text extern, la pagina 41.
1. Efectuați una dintre următoarele pentru a deschide o sursă file pentru vieweditare sau editare:
Pentru a deschide automat primul file în lista cu erori, apăsați F5.
Pentru a deschide un anume file, faceți dublu clic pe file în fereastra Proiect sau
utilizare File-> Deschide (Ctrl-o) și specifica sursa file.
Se deschide fereastra Editor de text și afișează sursa file. Liniile sunt numerotate. Cuvintele cheie sunt în albastru, iar comentariile în verde. Valorile șirurilor sunt în roșu. Dacă doriți să schimbați aceste culori, consultați Setarea preferințelor ferestrei de editare, la pagina 39.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

2. Pentru a edita a file, tastați direct în fereastră.
Acest tabel rezumă operațiunile obișnuite de editare pe care le puteți utiliza. De asemenea, puteți utiliza comenzile rapide de la tastatură în loc de comenzi.

La…

Do…

Tăiați, copiați și lipiți; Selectați comanda din fereastra pop-up (ține apăsat anulare sau reface o acțiune cu butonul din dreapta al mouse-ului) sau meniul Editare.

Accesați o anumită linie

Apăsați Ctrl-g sau selectați Editare->Go To, introduceți numărul liniei și faceți clic pe OK.

Găsiți text

Apăsați Ctrl-f sau selectați Editare ->Găsiți. Tastați textul pe care doriți să îl găsiți și faceți clic pe OK.

Înlocuiește textul

Apăsați Ctrl-h sau selectați Editare->Înlocuire. Tastați textul pe care doriți să îl găsiți și textul cu care doriți să îl înlocuiți. Faceți clic pe OK.

Completați un cuvânt cheie

Introduceți suficiente caractere pentru a identifica în mod unic cuvântul cheie și apăsați Esc.

Indentați textul la dreapta Selectați blocul și apăsați Tab. Indentați textul la stânga LSOelectați blocul și apăsați Shift-Tab.

Schimbați la majuscule Selectați textul, apoi selectați Editare->Avansat ->Majuscule sau apăsați Ctrl-Shift-u.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

Pentru... Schimbați în minuscule Adăugați comentarii blocate
Editați coloanele

Do…
Selectați textul, apoi selectați Editare->Avansat ->Minuscule sau apăsați Ctrl-u.
Puneți cursorul la începutul textului comentariului și selectați Editare->Avansat->Cod comentariu sau apăsați Alt-c.
Apăsați Alt și utilizați butonul stâng al mouse-ului pentru a selecta coloana. Pe unele platforme, trebuie să utilizați cheia la care este mapată funcționalitatea Alt, cum ar fi tasta Meta sau diamant.

3. Pentru a tăia și a lipi o secțiune a unui document PDF, selectați pictograma Selectare text în formă de T, evidențiați textul de care aveți nevoie și copiați și inserați-l în file. Pictograma Selectare text vă permite să selectați părți ale documentului.
4. Pentru a crea și a lucra cu marcaje în dvs file, vezi următorul tabel.
Marcajele sunt o modalitate convenabilă de a naviga lung files sau pentru a sări la punctele din cod la care te referi des. Puteți utiliza pictogramele din bara de instrumente Editare pentru aceste operațiuni. Dacă nu puteți vedea bara de instrumente Editare în extrema dreaptă a ferestrei dvs., redimensionați unele dintre celelalte bare de instrumente.

Pentru... Introduceți un marcaj
Ștergeți un marcaj
Ștergeți toate marcajele

Do…
Faceți clic oriunde în linia pe care doriți să o marcați. Selectați Editare->Comutare marcaje, apăsați Ctrl-F2 sau selectați prima pictogramă din bara de instrumente Editare. Numărul rândului este evidențiat pentru a indica faptul că există un marcaj la începutul acelei linii.
Faceți clic oriunde în linia cu marcajul. Selectați Editare->Comutare marcaje, apăsați Ctrl-F2 sau selectați prima pictogramă din bara de instrumente Editare. Numărul rândului nu mai este evidențiat după ștergerea marcajului.
Selectați Editare->Ștergeți toate marcajele, apăsați Ctrl-Shift-F2 sau selectați ultima pictogramă din bara de instrumente Editare. Numerele liniilor nu mai sunt evidențiate după ce marcajele sunt șterse.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

La…
Navigați a file folosind marcaje

Do…
Utilizați comenzile Următorul marcaj (F2) și Previous Bookmark (Shift-F2) din meniul Editare sau pictogramele corespunzătoare din bara de instrumente Editare pentru a naviga la marcajul dorit.

5. Pentru a remedia erori sau review avertismentele din codul sursă, procedați în felul următor:
Deschide HDL file cu eroarea sau avertismentul făcând dublu clic pe file
în lista de proiecte.
Apăsați F5 pentru a merge la prima eroare, avertisment sau notă din file. La
în partea de jos a ferestrei Editare, vedeți textul mesajului.
Pentru a trece la următoarea eroare, avertisment sau notă, selectați Run->Next Error/Warning
sau apăsați F5. Dacă nu mai există mesaje în file, vedeți mesajul „Fără erori/Avertismente/Note” în partea de jos a ferestrei de editare. Selectați Run->Next Error/Warning sau apăsați F5 pentru a merge la eroarea, avertismentul sau nota din următoarea file.
Pentru a naviga înapoi la o eroare, avertisment sau notă anterioară, selectați
Run->Previous Error/Warning sau apăsați Shift-F5.
6. Pentru a afișa mesajul de ajutor pentru o descriere completă a erorii, avertismentului sau notă:
Deschideți jurnalul în format text file (clic View Log) și fie dați dublu clic pe
codul de eroare din 5 caractere sau faceți clic pe textul mesajului și apăsați F1.
Deschideți jurnalul HTML file și faceți clic pe codul de eroare din 5 caractere.
În fereastra Tcl, faceți clic pe fila Mesaje și faceți clic pe cele 5 caractere
codul de eroare din coloana ID.
7. Pentru a analiza încrucișat din fereastra codului sursă la alta views, deschideți view și selectați fragmentul de cod. Consultați Proba încrucișată din fereastra Editor de text, la pagina 246 pentru detalii.
8. Când ați remediat toate erorile, selectați File->Salvați sau faceți clic pe pictograma Salvare pentru a salva file.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

Setarea preferințelor ferestrei de editare
Puteți personaliza fonturile și culorile utilizate într-o fereastră de editare a textului.
1. Selectați Opțiuni->Opțiuni editor și fie Editor Synopsys, fie Editor extern. Pentru mai multe informații despre editorul extern, consultați Utilizarea unui editor de text extern, la pagina 41.
2. Apoi in functie de tipul de file deschideți, puteți seta fundalul, colorarea sintaxelor și preferințele de font pentru a le utiliza cu editorul de text.

Notă: După aceea, preferințele de editare a textului pe care le-ați setat pentru aceasta file se va aplica tuturor files din aceasta file tip.

Fereastra Editare text poate fi folosită pentru a seta preferințele pentru proiect files, sursa files (Verilog/VHDL), jurnal files, Tcl files, constrângere files, sau alt implicit files din caseta de dialog Opțiuni editor.
3. Puteți seta culorile de sintaxă pentru unele opțiuni comune de sintaxă, cum ar fi cuvintele cheie, șirurile de caractere și comentariile. De example în jurnal file, avertismentele și erorile pot fi codificate cu culori pentru o recunoaștere ușoară.
Faceți clic în câmpul Prim-plan sau Fundal pentru obiectul corespunzător din câmpul Colorare sintaxă pentru a afișa paleta de culori.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

Puteți selecta culori de bază sau puteți defini culori personalizate și să le adăugați la paleta dvs. personalizată de culori. Pentru a selecta culoarea dorită, faceți clic pe OK.
4. Pentru a seta fontul și dimensiunea fontului pentru editorul de text, utilizați meniurile derulante.
5. Bifați Păstrați filele pentru a activa setările pentru file, apoi setați spațierea dintre file folosind săgeata sus sau jos pentru Dimensiunea filelor.

LO 6. Faceți clic pe OK în formularul Opțiuni editor.
© 2014 Synopsys, Inc. 40

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

Utilizarea unui editor de text extern
Puteți utiliza un editor de text extern, cum ar fi vi sau emacs, în locul editorului de text încorporat. Faceți următoarele pentru a activa un editor de text extern. Pentru informații despre utilizarea editorului de text încorporat, consultați Editarea sursei HDL Files cu Editorul de text încorporat, la pagina 35.
1. Selectați Opțiuni->Opțiuni editor și activați opțiunea Editor extern.
2. Selectați editorul extern, utilizând metoda adecvată sistemului dumneavoastră de operare.
Dacă lucrați pe o platformă Windows, faceți clic pe butonul … (Răsfoiți).
și selectați executabilul editorului de text extern.
De pe o platformă UNIX sau Linux pentru un editor de text care își creează propriul său editor
fereastra, faceți clic pe... butonul Răsfoire și selectați executabilul editorului de text extern.
De pe o platformă UNIX pentru un editor de text care nu își creează propriul
fereastra, nu folosiți butonul... Browse. În schimb tastați xterm -e editor. Următoarea figură arată VI-ul specificat ca editor extern.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Configurarea sursei HDL Files

De pe o platformă Linux, pentru un editor de text care nu își creează propriul
fereastra, nu folosiți butonul... Browse. În schimb, tastați gnome-terminal -x editor. Pentru a folosi emacs de example, tastați gnome-terminal -x emacs.
Software-ul a fost testat cu editorii de text emacs și vi.
3. Faceți clic pe OK.

Utilizarea extensiilor de bibliotecă pentru biblioteca Verilog Files
Extensiile de bibliotecă pot fi adăugate la biblioteca Verilog filesunt incluse în designul dumneavoastră pentru proiect. Când furnizați căi de căutare către directoarele care conțin biblioteca Verilog files, puteți specifica aceste noi extensii de bibliotecă, precum și Verilog și SystemVerilog (.v și .sv) file extensii.
Pentru a face acest lucru:
1. Selectați fila Verilog din panoul Opțiuni de implementare.
2. Specificați locațiile directoarelor bibliotecii pentru biblioteca Verilog filesă fie incluse în designul dumneavoastră pentru proiect.
3. Specificați extensiile bibliotecii.
Poate fi specificată orice extensie de bibliotecă, cum ar fi .av, .bv, .cv, .xxx, .va, .vas (extensii de bibliotecă separate cu un spațiu).
Figura următoare vă arată unde să introduceți extensiile bibliotecii în caseta de dialog.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea sursei HDL Files

Capitolul 3: Pregătirea intrării

Echivalentul Tcl pentru acest example este următoarea comandă:
set_option -libext .av .bv .cv .dv .ev
Pentru detalii, consultați libext, la pagina 57 din Referința comenzilor.
4. După ce ați compilat designul, puteți verifica în jurnal file că biblioteca fileE-urile cu aceste extensii au fost încărcate și citite. De examppe:
@N: Rulează compilatorul Verilog în modul SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Se încarcă file C:dirlib1sub1.av din directorul bibliotecii specificat C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Se încarcă file C:dirlib2sub2.bv din directorul bibliotecii specificat C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Se încarcă file

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Utilizarea sursei de limbă mixtă Files

C:dirlib3sub3.cv din directorul bibliotecii specificat C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Se încarcă file C:dirlib4sub4.dv din directorul bibliotecii specificat C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Se încarcă file C:dirlib5sub5.ev din directorul de bibliotecă specificat C:dirlib5 @I::”C:dirlib5sub5.ev” Verificarea sintaxei Verilog a reușit!

Utilizarea sursei de limbă mixtă Files
Cu software-ul Synplify Pro, puteți utiliza un amestec de intrare VHDL și Verilog files în proiectul tău. De exampfișierele VHDL și Verilog files, consultați Manualul de referință.
1. Amintiți-vă că Verilog nu acceptă porturi VHDL neconstrânse și configurați designul în limbaj mixt files în consecință.
2. Dacă doriți să organizați Verilog și VHDL files în foldere diferite, selectați Opțiuni->Proiect View Opțiuni și comutați pe View Proiect Files în opțiunea Folders.
Când adăugați files la proiect, Verilog și VHDL filesunt în foldere separate în proiect view.
3. Când deschideți un proiect sau creați unul nou, adăugați Verilog și VHDL fileeste după cum urmează:
Selectați Proiect->Adăugați sursă File comanda sau faceți clic pe Adăugare File buton. Pe formular, setați Files de tip la HDL Files (*.vhd, *.vhdl, *.v). Selectați Verilog și VHDL filece doriți și adăugați-le la dvs
proiect. Faceți clic pe OK. Pentru detalii despre adăugare files la un proiect, consultați Efectuarea modificărilor unui proiect, la pagina 62.
LO

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Utilizarea sursei de limbă mixtă Files

Capitolul 3: Pregătirea intrării

The fileCele adăugate sunt afișate în Proiect view. Această figură arată filesunt aranjate în dosare separate.
4. Când setați opțiunile dispozitivului (butonul Opțiuni de implementare), specificați modulul de nivel superior. Pentru mai multe informații despre setarea opțiunilor dispozitivului, consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75.
Dacă modulul de nivel superior este Verilog, faceți clic pe fila Verilog și tastați
numele modulului de nivel superior.
Dacă modulul de nivel superior este VHDL, faceți clic pe fila VHDL și introduceți numele
a entității de nivel superior. Dacă modulul de nivel superior nu se află în biblioteca de lucru implicită, trebuie să specificați biblioteca în care compilatorul poate găsi modulul. Pentru informații despre cum să faceți acest lucru, consultați Panoul VHDL, la pagina 200.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Utilizarea sursei de limbă mixtă Files

Trebuie să specificați în mod explicit modulul de nivel superior, deoarece este punctul de plecare de la care mapatorul generează o listă de net îmbinată.
5. Selectați fila Rezultate implementare din același formular și selectați un format HDL de ieșire pentru ieșire filesunt generate de software. Pentru mai multe informații despre setarea opțiunilor dispozitivului, consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75.
Pentru un netlist de ieșire Verilog, selectați Write Verilog Netlist. Pentru o listă de ieșire VHDL, selectați Scrieți lista de net VHDL. Setați orice alte opțiuni de dispozitiv și faceți clic pe OK.
Acum vă puteți sintetiza designul. Software-ul citește în formatele mixte ale sursei files și generează un singur srs file care este folosit pentru sinteza.
6. Dacă întâmpinați probleme, consultați Depanarea modelelor de limbi mixte, la pagina 47 pentru informații și sfaturi suplimentare.
LO

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Utilizarea sursei de limbă mixtă Files

Capitolul 3: Pregătirea intrării

Depanarea modelelor de limbi mixte
Această secțiune oferă sfaturi despre gestionarea situațiilor specifice care ar putea veni cu modele de limbi mixte.

VHDL File Comanda
Pentru modelele exclusiv VHDL sau modelele mixte în care nivelul superior nu este specificat, instrumentele de sinteză FPGA rearanjează automat VHDL files astfel încât pachetele VHDL să fie compilate în ordinea corectă.
Cu toate acestea, dacă aveți un design cu limbi mixte în care ați specificat nivelul superior, trebuie să specificați VHDL file comanda pentru unealta. Trebuie să faceți acest lucru o singură dată, selectând Run->Arrange VHDL filecomanda lui. Dacă nu faceți acest lucru, veți primi un mesaj de eroare.

Semnale globale VHDL
În prezent, nu puteți avea semnale globale VHDL în modele cu limbi mixte, deoarece instrumentul implementează aceste semnale numai în modele numai VHDL.

Transmiterea genericelor booleene VHDL la parametrii Verilog
Instrumentul deduce o cutie neagră pentru o componentă VHDL cu generice booleene, dacă acea componentă este instanțiată într-un design Verilog. Acest lucru se datorează faptului că Verilog nu recunoaște tipurile de date booleene, deci valoarea booleană trebuie reprezentată corect. Dacă valoarea genericului boolean VHDL este TRUE și literalul Verilog este reprezentat de un 1, compilatorul Verilog interpretează acest lucru ca o cutie neagră.
Pentru a evita deducerea unei casete negre, literalul Verilog pentru genericul boolean VHDL setat la TRUE trebuie să fie 1'b1, nu 1. În mod similar, dacă genericul boolean VHDL este FALS, literalul Verilog corespunzător trebuie să fie 1'b0, nu 0. Următoarele ex.ampfișierul arată cum să reprezinte genericele booleene astfel încât acestea să treacă corect limita VHDL-Verilog, fără a deduce o cutie neagră.

Declarație de entitate VHDL

Instanciare Verilog

Entitatea abc este generică (
Number_Bits Divide_Bit );

: întreg : boolean

:= 0; := Fals;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Utilizarea sursei de limbă mixtă Files

Trecerea genericelor VHDL fără a deduce o cutie neagră
În cazul în care un parametru de componentă Verilog, (de example [0:0] RSR = 1'b0) nu se potrivește cu dimensiunea genericului componentei VHDL corespunzătoare (RSR : integer := 0), instrumentul deduce o cutie neagră.
Puteți rezolva acest lucru eliminând notația pentru lățimea magistralei [0:0] din Verilog files. Rețineți că trebuie să utilizați un generic VHDL de tip întreg, deoarece celelalte tipuri nu permit legarea corectă a componentei Verilog.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Utilizarea compilatorului incremental

Capitolul 3: Pregătirea intrării

Utilizarea compilatorului incremental
Utilizați fluxul compilatorului incremental pentru a reduce semnificativ timpul de execuție al compilatorului pentru proiecte mari. Software-ul recompilează numai relevant files atunci când se face o modificare de design și reutiliza baza de date a compilatorului. Compilatorul regenerează SRS file numai pentru modulul afectat și modulul părinte imediat.
Pentru a rula acest flux, efectuați următoarele:
1. Adăugați Verilog sau VHDL files pentru design.
2. Activați opțiunea Compilare incrementală din fila Verilog sau VHDL din panoul Opțiuni de implementare.
Un SRS file este creat pentru fiecare modul de proiectare din directorul synwork.

3. Rulați compilatorul pentru prima dată.
4. Dacă a fost făcută o modificare a designului, rulați din nou compilatorul.
Compilatorul analizează baza de date și determină dacă SRS filesunt actualizate, apoi numai modulele care s-au schimbat și modulele părinte imediate sunt regenerate. Acest lucru poate ajuta la îmbunătățirea timpului de rulare pentru proiectare.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Utilizarea compilatorului incremental

Limitări
Compilatorul incremental nu acceptă:
· Configurare filesunt incluse fie în fluxul Verilog, fie în fluxul VHDL · Fluxuri HDL mixte · Proiecte cu referire încrucișată a modulelor (XMR)

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Utilizarea fluxului Verilog structural

Capitolul 3: Pregătirea intrării

Utilizarea fluxului Verilog structural
Instrumentul de sinteză acceptă Verilog structural files ca intrare pentru proiectul dvs. de design. Compilatorul structural Verilog efectuează verificări semantice de sintaxă folosind analizatorul său ușor pentru a îmbunătăți timpul de execuție. Acest compilator nu efectuează extrageri hardware complexe sau operațiuni de optimizare RTL, prin urmare, software-ul rulează o compilare rapidă a Verilog-ului structural files. Software-ul poate citi aceste Verilog structurale generate files, dacă conțin:
· Instanciari ale primitivelor tehnologiei
· Declarații de atribuire simple
· Atribute specificate în Verilog 2001 și în formate mai vechi
· Toate constructele, cu excepția atributelor, trebuie specificate în format Verilog 95
Pentru a utiliza intrarea structurală Verilog files:
1. Trebuie să specificați Verilog-ul structural fileeste de inclus în designul dvs. Pentru a face acest lucru, adăugați file la proiect folosind una dintre următoarele metode:
Proiect->Adaugă sursă File sau Adăugați File butonul din Proiect view Comanda Tcl: add_file -structor fileNume
Acest flux poate conține doar Verilog structural files sau HDL mixt files (Verilog/VHDL/EDF/SRS) împreună cu netlist structural Verilog files. Cu toate acestea, instanțele Verilog/VHDL/EDF/SRS nu sunt acceptate într-un modul structural Verilog.
2. Verilogul structural filesunt adăugate în folderul Structural Verilog din Proiect view. De asemenea, puteți adăuga files în acest director, atunci când efectuați următoarele:
Selectați Verilog structural file. Faceți clic dreapta și selectați File Opțiuni. Alegeți Structural Verilog din File Tastați meniul derulant.
3. Rulați sinteza.
Instrumentul de sinteză generează un netlist vm sau edf file in functie de tehnologia specificata. Acest proces este similar cu fluxul de sinteză implicit.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Utilizarea fluxului Verilog structural

Limitări
Limitările fluxului structural Verilog nu acceptă următoarele:
· Instanțe RTL pentru orice altele file tipuri · Fluxuri de management ierarhic de proiect (HPM) · Atribuții complexe · Moduri și comutatoare specifice compilatorului

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Lucrul cu Constraint Files

Capitolul 3: Pregătirea intrării

Lucrul cu Constraint Files
Constrângere files sunt text files care sunt generate automat de interfața SCOPE (consultați Specificarea constrângerilor SCOPE, la pagina 119) sau pe care le creați manual cu un editor de text. Acestea conțin comenzi Tcl sau atribute care constrâng rularea sintezei. Alternativ, puteți seta constrângeri în codul sursă, dar aceasta nu este metoda preferată.
Această secțiune conține informații despre
· Când să utilizați constrângerea Files peste Codul sursă, la pagina 53
· Utilizarea unui editor de text pentru constrângere Files (Moștenire), la pagina 54
· Ghid de sintaxă Tcl pentru constrângere Files, la pagina 55
· Verificarea constrângerii Files, la pagina 56
· Pentru detalii despre acest raport, consultați Raportul de verificare a constrângerilor, pe
pagina 270.din Manualul de referință, la pagina 56

Când să folosiți constrângerea Files peste Codul sursă
Puteți adăuga constrângeri în constrângere files (generat de interfața SCOPE sau introdus într-un editor de text) sau în codul sursă. În general, este mai bine să folosiți constrângerile files, deoarece nu trebuie să recompilați pentru ca constrângerile să aibă efect. De asemenea, vă face codul sursă mai portabil. Consultați Utilizarea Editorului SCOPE, la pagina 112 pentru mai multe informații.
Cu toate acestea, dacă aveți constrângeri de sincronizare cutie neagră, cum ar fi syn_tco, syn_tpd și syn_tsu, trebuie să le introduceți ca directive în codul sursă. Spre deosebire de atribute, directivele pot fi adăugate doar la codul sursă, nu la constrângere files. Consultați Specificarea atributelor și directivelor, la pagina 90 pentru mai multe informații despre adăugarea de directive la codul sursă.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Lucrul cu Constraint Files

Utilizarea unui editor de text pentru constrângere Files (moștenire)
Puteți utiliza editorul Legacy SCOPE pentru constrângerea SDC filesunt create înainte de lansarea versiunii G-2012.09. Cu toate acestea, este recomandat să traduceți SDC files la FDC files pentru a activa cea mai recentă versiune a editorului SCOPE și pentru a utiliza gestionarea îmbunătățită a constrângerilor de sincronizare în instrument.
Dacă alegeți să utilizați editorul SCOPE vechi, această secțiune vă arată cum să creați manual o constrângere Tcl file. Software-ul creează automat acest lucru file dacă utilizați editorul SCOPE vechi pentru a introduce constrângerile. Constrângerea Tcl file conține doar constrângeri generale de sincronizare. Constrângerile cutiei negre trebuie introduse în codul sursă. Pentru informații suplimentare, consultați Când să utilizați constrângerile Files peste Codul sursă, la pagina 53.
1. Deschideți a file pentru editare.
Asigurați-vă că ați închis fereastra SCOPE sau ați putea
suprascrie constrângerile anterioare.
Pentru a crea un nou file, selectați File->Nou și selectați Constrângerea File
opțiunea (SCOPE). Introduceți un nume pentru file și faceți clic pe OK.
Pentru a edita un existent file, selectați File-> Deschide, setează Files de Type filter to
Constrângere Files (sdc) și deschideți file vrei tu.
2. Urmați instrucțiunile de sintaxă din Tcl Syntax Guidelines for Constraint Files, la pagina 55.
3. Introduceți constrângerile de timp de care aveți nevoie. Pentru sintaxă, consultați Manualul de referință. Dacă aveți constrângeri de sincronizare în caseta neagră, trebuie să le introduceți în codul sursă.
4. Puteți adăuga, de asemenea, atribute specifice furnizorului în constrângere file folosind define_attribute. Consultați Specificarea atributelor în Constrângeri File, la pagina 97 pentru mai multe informații.
5. Salvați file.
6. Adăugați file la proiect, așa cum este descris în Efectuarea modificărilor unui proiect, la pagina 62, și rulați sinteza.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Lucrul cu Constraint Files

Capitolul 3: Pregătirea intrării

Ghid de sintaxă Tcl pentru constrângere Files
Această secțiune acoperă liniile directoare generale pentru utilizarea Tcl pentru constrângere files:
· Tcl este sensibil la majuscule.
· Pentru denumirea obiectelor: Numele obiectului trebuie să se potrivească cu numele din codul HDL. Includeți numele instanțelor și portului în curly bretele { }. Nu folosiți spații în nume. Utilizați punctul (.) pentru a separa numele ierarhice. În modulele Verilog, utilizați următoarea sintaxă, de exemplu, port și
nume de net:
v:celulă [prefix:]objectName
Unde celulă este numele entității de proiectare, prefixul este un prefix pentru a identifica obiectele cu același nume, objectName este o cale de instanță cu separatorul punct (.). Prefixul poate fi oricare dintre următoarele:

Prefix (minuscule) i: p: b: n:

Nume de instanțe de obiect Nume de porturi (portul întreg) Secțiune de biți a unui port Nume de rețea

În modulele VHDL, utilizați următoarea sintaxă, de exemplu, port și net
nume în modulele VHDL:
v:celulă [.view] [prefix:]objectName
Unde v: îl identifică ca a view obiect, lib este numele bibliotecii, celula este numele entității de proiectare, view este un nume pentru arhitectură, prefix este un prefix pentru a identifica obiectele cu același nume și objectName este o cale de instanță cu separatorul punct (.). View este necesar doar dacă există mai mult de o arhitectură pentru proiectare. Consultați tabelul de mai sus pentru prefixele obiectelor.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 3: Pregătirea intrării

Lucrul cu Constraint Files

· Caracterele jokere care se potrivesc nume sunt * (asteriscul se potrivește cu orice număr de
personaje) și ? (semnul de întrebare se potrivește cu un singur caracter). Aceste caractere nu se potrivesc cu punctele utilizate ca separatori de ierarhie. De example, următorul șir identifică toți biții instanței statereg din modulul statemod:
i:statemod.statereg[*]

Verificarea constrângerii Files
Puteți verifica sintaxa și alte informații pertinente privind constrângerea dvs files folosind comanda Constraint Check. Pentru a genera un raport de constrângere, procedați în felul următor:
1. Creați o constrângere file și adaugă-l în proiectul tău.
2. Selectați Run->Constraint Check.
Această comandă generează un raport care verifică sintaxa și aplicabilitatea constrângerilor de sincronizare în constrângerea de sinteză FPGA files pentru proiectul dvs. Raportul este scris în projectName_cck.rpt file și listează următoarele informații:
Constrângeri care nu sunt aplicate Constrângeri care sunt valide și aplicabile pentru proiectare Extinderea Wildcard asupra constrângerilor Constrângeri asupra obiectelor care nu există
Pentru detalii despre acest raport, consultați Raportul de verificare a constrângerilor, la pagina 270 din Manualul de referință

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

CAPITOLUL 4
Configurarea unui proiect de sinteză logică
Când sintetizați un design cu instrumentele de sinteză Synopsys FPGA, trebuie să configurați un proiect pentru designul dvs. Următoarele descriu procedurile de configurare a unui proiect pentru sinteza logică:
· Configurarea proiectului Files, la pagina 58 · Gestionarea proiectului File Ierarhie, la pagina 66 · Configurarea implementărilor, la pagina 72 · Setarea opțiunilor de implementare a sintezei logice, la pagina 75 · Specificarea atributelor și directivelor, la pagina 90 · Căutarea Files, la pagina 98 · Arhivare Files și Proiecte, la pagina 101

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea proiectului Files

Configurarea proiectului Files
Această secțiune descrie elementele de bază despre configurarea și gestionarea unui proiect file pentru designul dvs., inclusiv următoarele informații:
· Crearea unui proiect File, la pagina 58 · Deschiderea unui proiect existent File, la pagina 61 · Efectuarea modificărilor unui proiect, la pagina 62 · Setarea proiectului View Preferințe de afișare, la pagina 63 · Actualizarea Verilog Include Paths in Older Project Files, la pagina 65
Pentru un anumit example cu privire la crearea unui proiect file, consultați tutorialul pentru instrumentul pe care îl utilizați.

Crearea unui proiect File
Trebuie să configurați un proiect file pentru fiecare proiect. Un proiect conține datele necesare unui anumit design: lista surselor files, rezultă sinteza file, și setările opțiunilor dispozitivului dvs. Următoarea procedură vă arată cum să configurați un proiect file folosind comenzi individuale.
1. Începeți prin a selecta una dintre următoarele: File-> Construire proiect, File-> Deschide Proiect sau pictograma P. Faceți clic pe Proiect nou.
Fereastra Proiect arată un proiect nou. Faceți clic pe Adăugare File butonul, apăsați F4 sau selectați Proiect->Adăugați sursă File comanda. Adăugarea FileSe deschide caseta de dialog s to Project.
2. Adăugați sursa files la proiect.
Asigurați-vă că câmpul Look in din partea de sus a formularului este orientat spre dreapta
director. The filesunt listate în casetă. Dacă nu vedeți files, verificați dacă Files din câmpul Tip este setat să afișeze corect file tip. Dacă aveți intrare mixtă files, urmați procedura descrisă în Utilizarea sursei de limbi mixte Files, la pagina 44.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea proiectului Files

Capitolul 4: Configurarea unui proiect de sinteză logică

Pentru a adăuga toate files în director simultan, faceți clic pe butonul Adăugați tot
partea dreaptă a formularului. Pentru a adăuga files individual, faceți clic pe file din listă și apoi faceți clic pe butonul Adăugați sau faceți dublu clic pe file nume.
Puteți adăuga toate files în director și apoi eliminați-le pe cele de care nu aveți nevoie cu butonul Eliminare.
Dacă adăugați VHDL files, selectați biblioteca corespunzătoare din meniul pop-up Biblioteca VHDL. Biblioteca pe care o selectați este aplicată tuturor VHDL files când faceți clic pe OK în caseta de dialog.
Fereastra de proiect afișează un proiect nou file. Dacă faceți clic pe semnul plus de lângă proiect și îl extindeți, vedeți următoarele:
Un folder (două dosare pentru modele în limbi mixte) cu sursa files.
Dacă dvs fileNu se află într-un folder din directorul proiectului, puteți seta această preferință selectând Opțiuni->Proiect View Opțiuni și verificarea View proiect files în caseta folderelor. Acest lucru separă un fel de file de la altul din Proiect view punându-le în foldere separate.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea proiectului Files

Implementarea, denumită implicit rev_1. Implementările sunt
revizuiri ale designului dvs. în contextul software-ului de sinteză și nu înlocuiți software-ul și procesele externe de control al codului sursă. Implementările multiple vă permit să modificați dispozitivul și opțiunile de sinteză pentru a explora opțiunile de proiectare. Puteți avea mai multe implementări în Synplify Pro. Fiecare implementare are propria sa sinteză și opțiuni de dispozitiv și propriile sale legate de proiect files.

3. Adăugați orice biblioteci de care aveți nevoie, folosind metoda descrisă în pasul anterior pentru a adăuga biblioteca Verilog sau VHDL file.
Pentru bibliotecile specifice furnizorului, adăugați biblioteca corespunzătoare file la
proiect. Rețineți că pentru unele familii, bibliotecile sunt încărcate automat și nu trebuie să le adăugați în mod explicit la proiect file.
Pentru a adăuga o bibliotecă de pachete VHDL terță parte, adăugați .vhd corespunzător file la design, așa cum este descris la pasul 2. Faceți clic dreapta pe file în Proiect view și selectați File Opțiuni sau selectați Proiect-> Setați biblioteca VHDL. Specificați un nume de bibliotecă compatibil cu simulatoarele. De example, MYLIB. Asigurați-vă că această bibliotecă de pachete este înaintea designului de nivel superior în lista de files în Proiect view.
Pentru informații despre setarea Verilog și VHDL file opțiuni, consultați Setarea opțiunilor Verilog și VHDL, la pagina 84. De asemenea, le puteți seta file opțiuni mai târziu, înainte de a rula sinteza.
Pentru informații suplimentare specifice furnizorului despre utilizarea bibliotecilor macro și a bLoOxurilor negre ale furnizorului, consultați Optimizarea pentru modele microsemi, la pagina 487.
Pentru componentele tehnologice generice, puteți fie să adăugați
bibliotecă Verilog independentă de tehnologie furnizată împreună cu software-ul

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea proiectului Files

Capitolul 4: Configurarea unui proiect de sinteză logică

(install_dir/lib/generic_ technology/gtech.v) la designul dvs. sau adăugați propria bibliotecă de componente generice. Nu folosiți ambele împreună, deoarece pot apărea conflicte.
4. Verificați file ordine în proiect view. File ordinea este deosebit de importantă pentru VHDL files.
Pentru VHDL files, puteți comanda automat files prin
selectând Run->Arrange VHDL Files. Alternativ, mutați manual files în Proiect view. Pachet files trebuie să fie primul pe listă deoarece sunt compilate înainte de a fi utilizate. Dacă aveți blocuri de design răspândite pe mai multe files, asigurați-vă că aveți următoarele file ordine: cel file care conține entitatea trebuie să fie primul, urmat de arhitectură file, și în cele din urmă file cu configuratia.
În Proiect view, verificați că ultima file în Proiect view este
sursă de nivel superior file. Alternativ, puteți specifica nivelul superior file când setați opțiunile dispozitivului.
5. Selectați File->Salvați, introduceți un nume pentru proiect și faceți clic pe Salvare. Fereastra Proiect reflectă modificările dvs.
6. Pentru a închide un proiect file, selectați butonul Închide proiect sau File-> Închide proiectul.

Deschiderea unui proiect existent File
Există două moduri de a deschide un proiect file: proiectul deschis și genericul File -> Deschide comanda.
1. Dacă proiectul pe care doriți să-l deschideți este unul la care ați lucrat recent, îl puteți selecta direct: File->Proiecte recente-> projectName.
2. Utilizați una dintre următoarele metode pentru a deschide orice proiect file:

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea proiectului Files

Deschideți Comanda Proiect

File-> Deschide comanda

Selecta File-> Deschide Proiect, faceți clic pe butonul Deschide Proiect din partea stângă a ferestrei Proiect sau faceți clic pe pictograma P.
Pentru a deschide un proiect recent, faceți dublu clic pe el din lista proiectelor recente.
În caz contrar, faceți clic pe butonul Proiect existent pentru a deschide caseta de dialog Deschidere și selectați proiectul.

Selecta File-> Deschide.
Specificați directorul corect în câmpul Look In:.
Set File de tip pentru proiect Files (*.prj). Caseta listează proiectul files.
Faceți dublu clic pe proiectul pe care doriți să îl deschideți.

Proiectul se deschide în fereastra Proiect.

Efectuarea modificărilor unui proiect
De obicei, adăugați, ștergeți sau înlocuiți files.
1. Pentru a adăuga sursă sau constrângere files la un proiect, selectați Adăugare Filebutonul s sau Proiect->Adăugare sursă File pentru a deschide Select Files la caseta de dialog Adaugă la proiect. Consultați Crearea unui proiect File, la pagina 58 pentru detalii.
2. Pentru a șterge un file dintr-un proiect, faceți clic pe file în fereastra Proiect și apăsați tasta Ștergere.
3. Pentru a înlocui a file într-un proiect,
Selectați file doriți să modificați în fereastra Proiect.
Faceți clic pe Modificare File butonul sau selectați Proiect->Modificare File.
În Sursă File caseta de dialog care se deschide, setați Căutați în director
unde noul file este situat. Noul file trebuie să fie de același tip ca și file doriți să înlocuiți.
Dacă nu vă vedeți file listate, selectați tipul de file ai nevoie de la
cel Files din câmpul Tip.
Faceți dublu clic pe file. Noul file îl înlocuiește pe cel vechi din proiect
listă. LO
4. Pentru a specifica modul de proiect filesunt salvate în proiect, faceți clic dreapta pe a file în Proiect view și selectați File Opțiuni. Setați Salvarea File opțiunea fie Relativ la proiect, fie Calea absolută.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea proiectului Files

Capitolul 4: Configurarea unui proiect de sinteză logică

5. Pentru a verifica ora stamp pe a file, faceți clic dreapta pe a file în Proiect view și selectați File Opțiuni. Verificați ora la care file a fost modificat ultima dată. Faceți clic pe OK.

Setarea proiectului View Preferințe de afișare
Puteți personaliza organizarea și afișarea proiectului files. 1. Selectați Opțiuni->Proiect View Opțiuni. Proiectul View Se deschide formularul de opțiuni.

2. Pentru a organiza diferite tipuri de intrare files în foldere separate, verificați View Proiect Files în foldere.
Bifarea acestei opțiuni creează foldere separate în proiect view pentru constrângere files și sursa files.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea proiectului Files

3. Control file afișare cu următoarele:
Afișează automat toate files, bifând Afișare biblioteca de proiect. Dacă
acest lucru este nebifat, Proiectul view nu se afișează files până când faceți clic pe simbolul plus și extindeți files într-un folder.
Bifați una dintre casetele din proiect File Secțiunea de afișare a numelui
formular pentru a determina cum filesunt afișate numele. Puteți afișa doar filenume, calea relativă sau calea absolută.
4. Pentru a view proiect files în foldere personalizate personalizate, verificați View Proiect Files în foldere personalizate. Pentru mai multe informații, consultați Crearea folderelor personalizate, la pagina 66. Folderele de tip sunt afișate numai dacă există mai multe tipuri într-un folder personalizat.

Foldere personalizate
© 2014 Synopsys, Inc. 64

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea proiectului Files

Capitolul 4: Configurarea unui proiect de sinteză logică

5. Pentru a deschide mai mult de o implementare în același Proiect view, bifați Permite deschiderea mai multor proiecte.
Proiectul 1

Proiectul 2

6. Controlați ieșirea file afișare cu următoarele:
Verificați Afișați tot Files în caseta Directory Results pentru a afișa toate rezultatele
files generate după sinteză.
Schimbați ieșirea file organizare făcând clic pe una dintre barele de antet
în Rezultatele implementării view. Puteți grupa files după tip sau sortați-le în funcție de data ultimei modificări.
7. Pentru a view file informații, selectați file în Proiect view, faceți clic dreapta și selectați File Opțiuni. De example, puteți verifica data a file a fost modificat.
Actualizarea Verilog Include căile în proiectul mai vechi Files
Daca ai un proiect file creat cu o versiune mai veche a software-ului (înainte de 8.1), Verilog include căi în aceasta file sunt relativ la directorul de rezultate sau la sursă file cu instrucțiunile `include. În versiunile după 8.1, proiectul file `caile de includere sunt relative la proiect file numai. GUI din versiunile mai recente nu actualizează automat versiunea mai veche a prj files să se conformeze regulilor mai noi. Pentru a face upgrade și a utiliza vechiul proiect file, FĂ una din urmĂtoarele:
· Editați manual prj file într-un editor de text și adăugați următoarele pe
rând înainte de fiecare set_option -include_path:
set_option -project_relative_includes 1
· Începeți un nou proiect cu o versiune mai nouă a software-ului și ștergeți
proiect vechi. Acest lucru va face ca noul prj file respectă noua regulă unde includes sunt relativ la prj file.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Managementul Proiectului File Ierarhie

Managementul Proiectului File Ierarhie
Următoarele secțiuni descriu cum puteți crea și gestiona foldere personalizate și files în Proiect view:
· Crearea folderelor personalizate · Manipularea folderelor personalizate de proiect · Manipularea personalizate Files

Crearea folderelor personalizate
Puteți crea foldere logice și personalizați files în diferite grupări ierarhice din cadrul Proiectului dvs view. Aceste foldere pot fi specificate cu orice nume sau nivel de ierarhie. De example, puteți potrivi în mod arbitrar sistemul dvs. de operare file structura sau ierarhia logică HDL. Dosarele personalizate se disting prin culoarea albastră.

Există mai multe moduri de a crea foldere personalizate și apoi de a adăuga files la ei într-un proiect. Utilizați una dintre următoarele metode:

1. Faceți clic dreapta pe un proiect file sau alt folder personalizat și selectați Adăugare folder din meniul pop-up. Apoi efectuați oricare dintre următoarele file operatii:

Faceți clic dreapta se afișează astfel

pe acela

fyoleuoLcrOafnileesitahnedr

selectați selectați

Plasați în dosar. Un submeniu un folder existent sau creați

dosar nou.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Managementul Proiectului File Ierarhie

Capitolul 4: Configurarea unui proiect de sinteză logică

Rețineți că puteți denumi în mod arbitrar folderul, dar nu utilizați caracterul (/) deoarece acesta este un simbol de separare a ierarhiei.
Pentru a redenumi un folder, faceți clic dreapta pe folder și selectați Redenumire din
meniul pop-up. Apare caseta de dialog Redenumire folder; specificați un nume nou.
2. Folosiți Adăugare Files la caseta de dialog Proiect pentru a adăuga întregul conținut al unei ierarhii de foldere și opțional plasați files în foldere personalizate corespunzătoare ierarhiilor de foldere ale sistemului de operare listate în afișarea casetei de dialog.

Pentru a face acest lucru, selectați Adăugare File butonul din Proiect view.
Apoi selectați orice foldere solicitate, cum ar fi dsp, din caseta de dialog
faceți clic pe butonul Adăugați. Aceasta plasează toate files din ierarhia dsp în folderul personalizat pe care tocmai l-ați creat.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Managementul Proiectului File Ierarhie

Pentru a plasa automat files în foldere personalizate corespunzătoare
ierarhia folderelor OS, bifați opțiunea numită Adăugare Files la Foldere personalizate din caseta de dialog.
În mod implicit, numele folderului personalizat este același nume ca și folderul
conţinând files sau folderul care urmează să fie adăugat la proiect. Cu toate acestea, puteți modifica modul în care folderele sunt denumite, făcând clic pe butonul Folders Option. Este afișată următoarea casetă de dialog.

Pentru a utiliza:
Doar folderul care conține files pentru numele folderului, faceți clic pe Use OS
Numele dosarului.
Numele căii către folderul selectat pentru a determina nivelul
ierarhie reflectată pentru calea folderului personalizat.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Managementul Proiectului File Ierarhie

Capitolul 4: Configurarea unui proiect de sinteză logică

3. Puteți să glisați și să plasați files și foldere dintr-o aplicație OS Explorer în proiect view. Această caracteristică este disponibilă pe desktop-uri Windows și Linux care rulează KDE.
Când trageți și plasați un file, se adaugă imediat la proiect.
Dacă nu este deschis niciun proiect, software-ul creează un proiect.
Când trageți și plasați un file peste un folder, acesta va fi plasat în acesta
pliant. Inițial, Add FileSe afișează caseta de dialog s to Project care vă solicită să confirmați files să fie adăugat la proiect. Puteți face clic pe OK pentru a accepta files. Dacă doriți să faceți modificări, puteți face clic pe butonul Eliminați tot și puteți specifica un nou filtru sau opțiune.

Notă: Pentru a afișa foldere personalizate în proiect view, selectați Opțiuni->Proiect View meniul Opțiuni, apoi activați/dezactivați caseta de validare pentru View Proiect Files în Foldere personalizate din caseta de dialog.

Manipularea folderelor personalizate de proiect
Următoarea procedură descrie cum puteți elimina files din foldere, ștergeți foldere și modificați ierarhia folderelor.
1. Pentru a elimina un file dintr-un folder personalizat, fie:
Glisați-l și plasați-l într-un alt folder sau pe proiect. Evidențiați file, faceți clic dreapta și selectați Eliminare din folder din
meniu pop-up.
Nu utilizați tasta Delete (DEL), deoarece aceasta elimină file din proiect.
2. Pentru a șterge un folder personalizat, evidențiați-l, apoi faceți clic dreapta și selectați Ștergere din meniul pop-up sau apăsați tasta DEL. Când ștergeți un folder, faceți una dintre următoarele alegeri:
Faceți clic pe Da pentru a șterge folderul și filesunt conținute în folderul din
proiectul.
Faceți clic pe Nu pentru a șterge folderul.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Managementul Proiectului File Ierarhie

3. Pentru a schimba ierarhia folderului personalizat:
Trageți și plasați folderul într-un alt folder, astfel încât să fie un sub-
folder sau peste proiect pentru a-l muta la nivelul superior.
Pentru a elimina ierarhia de nivel superior a unui folder personalizat, trageți și plasați
subnivelul dorit de ierarhie asupra proiectului. Apoi ștergeți directorul rădăcină gol pentru folder.
De exampli, dacă directorul de foldere personalizate existent este:
/ Examples/Verilog/RTL
Să presupunem că doriți doar o ierarhie RTL cu un singur nivel, apoi trageți și plasați RTL peste proiect. După aceea, puteți șterge /Exampdirectorul les/Verilog.

Manipularea personalizării Files
În plus, puteți efectua următoarele tipuri de personalizare file operatii:
1. Pentru a suprima afișarea files în folderele Type, faceți clic dreapta în Proiect view și selectați Proiect View Opțiuni sau selectați Opțiuni->Proiect View Opțiuni. Dezactivați opțiunea View Proiect Files în Type Folders din caseta de dialog.
2. Pentru a afișa files în ordine alfabetică în loc de ordinea proiectului, bifați Sortare Filebutonul s din Proiect view panoul de control. Faceți clic pe tasta săgeată în jos din colțul din stânga jos al panoului pentru a activa și dezactiva panoul de control.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Managementul Proiectului File Ierarhie

Capitolul 4: Configurarea unui proiect de sinteză logică

Comutare panou de control
3. Pentru a schimba ordinea files din proiect:
Asigurați-vă că dezactivați folderele personalizate și sortarea files. Trageți și plasați a file la poziția dorită în lista de files.
4. Pentru a schimba file tastați, trageți și plasați-l în noul folder de tip. Software-ul vă va solicita verificarea.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea implementărilor

Configurarea implementărilor
O implementare este o versiune a unui proiect, implementată cu un set specific de constrângeri și alte setări. Un proiect poate conține mai multe implementări, fiecare având propriile setări.

Lucrul cu implementări multiple
Instrumentul Synplify Pro vă permite să creați mai multe implementări ale aceluiași design și apoi să comparați rezultatele. Acest lucru vă permite să experimentați cu setări diferite pentru același design. Implementările sunt revizuiri ale designului dumneavoastră în contextul software-ului de sinteză și nu înlocuiesc software-ul și procesele externe de control al codului sursă.
1. Faceți clic pe butonul Adăugare implementare sau selectați Proiect->Implementare nouă și setați noi opțiuni de dispozitiv (fila Dispozitiv), opțiuni noi (fila Opțiuni) sau o nouă constrângere file (fila Constrângeri).
Software-ul creează o altă implementare în proiect view. Noua implementare are același nume ca și cea anterioară, dar cu un sufix de număr diferit. Figura următoare prezintă două implementări, rev1 și rev2, cu implementarea curentă (activă) evidențiată.

Noua implementare folosește același cod sursă files, dar diferite opțiuni și constrângeri ale dispozitivului. Copiază unele files din implementarea anterioară: jurnalul tlg file, netlistul srs RTL file, și design_fsm.sdc file generat de FSM Explorer. Software-ul păstrează un istoric repetabil al executărilor de sinteză.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Configurarea implementărilor

Capitolul 4: Configurarea unui proiect de sinteză logică

2. Rulați din nou sinteza cu noile setări.
Pentru a rula numai implementarea curentă, faceți clic pe Executare.
Pentru a rula toate implementările dintr-un proiect, selectați Run->Run All
Implementări.
Puteți folosi mai multe implementări pentru a încerca o altă parte sau pentru a experimenta cu o frecvență diferită. Consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru informații despre setarea opțiunilor.
Proiectul view arată toate implementările cu implementarea activă evidențiată și rezultatul corespunzător files generate pentru implementarea activă afișată în Rezultatele implementării view pe dreapta; modificarea implementării active modifică rezultatul file afişa. Fereastra Watch monitorizează implementarea activă. Dacă configurați această fereastră pentru a urmări toate implementările, noua implementare este actualizată automat în fereastră.
3. Comparați rezultatele.
Utilizați fereastra Watch pentru a compara criteriile selectate. Asigurați-vă că setați
implementările pe care doriți să le comparați cu comanda Configure Watch. Consultați Utilizarea ferestrei de ceas, la pagina 190 pentru detalii.

Pentru a compara detalii, comparați jurnalul file rezultate.
4. Pentru a redenumi o implementare, faceți clic cu butonul din dreapta al mouse-ului pe numele implementării din proiect view, selectați Schimbați numele implementării din meniul pop-up și introduceți un nume nou.
Rețineți că interfața de utilizare actuală suprascrie implementarea; versiunile anterioare versiunii 9.0 păstrează implementarea pentru a fi redenumită.
5. Pentru a copia o implementare, faceți clic dreapta pe numele implementării din proiect view, selectați Copiere implementare din meniul pop-up și introduceți un nume nou pentru copie.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Configurarea implementărilor

6. Pentru a șterge o implementare, faceți clic dreapta pe numele implementării din proiect viewși selectați Eliminați implementarea din meniul pop-up.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică
Setarea opțiunilor de implementare a sintezei logice
Puteți seta opțiuni globale pentru implementările dvs. de sinteză, unele dintre ele specifice tehnologiei. Această secțiune descrie cum să setați opțiuni globale, cum ar fi dispozitivul, optimizarea și file opțiuni cu comanda Opțiuni de implementare. Pentru informații despre setarea constrângerilor pentru implementare, consultați Specificarea constrângerilor SCOPE, la pagina 119. Pentru informații despre înlocuirea setărilor globale cu atribute sau directive individuale, consultați Specificarea atributelor și directivelor, la pagina 90.
Această secțiune discută următoarele subiecte:
· Setarea opțiunilor dispozitivului, la pagina 75 · Setarea opțiunilor de optimizare, la pagina 78 · Specificarea frecvenței și constrângerii globale Files, la pagina 80 · Specificarea opțiunilor de rezultat, la pagina 82 · Specificarea ieșirii raportului de sincronizare, la pagina 84 · Setarea opțiunilor Verilog și VHDL, la pagina 84
Setarea opțiunilor dispozitivului
Opțiunile dispozitivului fac parte din opțiunile globale pe care le puteți seta pentru rularea de sinteză. Acestea includ selecția pieselor (tehnologie, calitatea piesei și a vitezei) și opțiunile de implementare (inserție I/O și fanouts). Opțiunile și implementarea acestor opțiuni pot varia de la tehnologie la tehnologie, deci verificați capitolele despre furnizori din Manualul de referință pentru informații despre opțiunile furnizorului dvs.
1. Deschideți formularul Opțiuni de implementare făcând clic pe butonul Opțiuni de implementare sau selectând Proiect->Opțiuni de implementare și faceți clic pe fila Dispozitiv din partea de sus dacă nu este deja selectată.
2. Selectați tehnologia, piesa, pachetul și viteza. Opțiunile disponibile variază, în funcție de tehnologia pe care o alegeți.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
3. Setați opțiunile de mapare a dispozitivului. Opțiunile variază, în funcție de tehnologia pe care o alegeți.
Dacă nu sunteți sigur ce înseamnă o opțiune, faceți clic pe opțiune pentru a vedea
o descriere în caseta de mai jos. Pentru descrieri complete ale opțiunilor, faceți clic pe F1 sau consultați capitolul corespunzător despre furnizor din Manualul de referință.
Pentru a seta o opțiune, introduceți valoarea sau bifați caseta pentru ao activa.
Pentru mai multe informații despre setarea limitelor fanout și retiming, consultați Setarea limitelor Fanout, la pagina 348 și, respectiv, Retiming, la pagina 334. Pentru detalii despre alte opțiuni specifice furnizorului, consultați capitolul corespunzător furnizorului și familia de tehnologie din Manualul de referință.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică

4. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK.
5. Faceți clic pe butonul Run pentru a sintetiza designul. Software-ul compilează și mapează designul utilizând opțiunile pe care le setați.
6. Pentru a seta opțiunile dispozitivului cu un script, utilizați comanda set_option Tcl. Următorul tabel conține o listă alfabetică a opțiunilor dispozitivului din fila Dispozitiv mapate la comenzile Tcl echivalente. Deoarece opțiunile sunt bazate pe tehnologie și familie, este posibil ca toate opțiunile enumerate în tabel să nu fie disponibile în tehnologia selectată. Toate comenzile încep cu set_option, urmată de sintaxa din coloană, așa cum se arată. Consultați manualul de referință pentru cea mai cuprinzătoare listă de opțiuni pentru furnizorul dvs.
Următorul tabel prezintă majoritatea opțiunilor dispozitivului.

Opțiunea Proprietăți adnotate pentru Analyst Disable I/O Insertion Fanout Guide

Comanda Tcl (set_option...) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice

Opţiune

Comanda Tcl (set_option...)

Pachet

-pachet pachet_nume

Parte

-part_part_name

Rezolvați driverele mixte

-resolve_multiple_driver {1|0}

Viteză

-speed_grade speed_grade

Tehnologie

-cuvânt cheie tehnologie

Actualizați datele de sincronizare a punctului de compilare -update_models_cp {0|1}

Generarea bazei de date analiști HDL -hdl_qload {1|0}

Setarea opțiunilor de optimizare
Opțiunile de optimizare fac parte din opțiunile globale pe care le puteți seta pentru implementare. Această secțiune vă arată cum să setați opțiuni precum frecvența și opțiunile de optimizare globală, cum ar fi partajarea resurselor. De asemenea, puteți seta unele dintre aceste opțiuni cu butoanele corespunzătoare din interfața de utilizare.
1. Deschideți formularul Opțiuni de implementare făcând clic pe butonul Opțiuni de implementare sau selectând Proiect->Opțiuni de implementare și faceți clic pe fila Opțiuni din partea de sus.
2. Faceți clic pe opțiunile de optimizare dorite, fie în formular, fie în Proiect view. Alegerile dvs. variază, în funcție de tehnologie. Dacă o opțiune nu este disponibilă pentru tehnologia dvs., aceasta este inactivă. Setarea opțiunii într-un loc o actualizează automat în celălalt.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică

Proiect View

Opțiuni de optimizare Opțiuni de implementare->Opțiuni

Pentru detalii despre utilizarea acestor optimizări, consultați următoarele secțiuni:

FSM Compiler FSM Explorer
Retiring partajarea resurselor

Optimizarea mașinilor de stări, la pagina 354
Rularea FSM Explorer, la pagina 359 Notă: Doar un subset de tehnologii Microsemi acceptă opțiunea FSM Explorer. Utilizați panoul Proiect->Opțiuni de implementare->Opțiuni pentru a determina dacă această opțiune este acceptată pentru dispozitivul pe care îl specificați în instrument.
Partajarea resurselor, la pagina 352
Retiring, la pagina 334

Opțiunile echivalente ale comenzii Tcl set_option sunt după cum urmează:

Opțiune FSM Compiler FSM Explorer Partajare resurse Retiming

set_option Opțiune de comandă Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
4. Faceți clic pe butonul Run pentru a rula sinteza.
Software-ul compilează și mapează designul utilizând opțiunile pe care le setați.
Generarea bazei de date HDL Analyst
În mod implicit, software-ul citește întregul design, efectuează optimizări logice și propagare în timp și scrie rezultate într-o singură netlist (srs). Pe măsură ce design-urile devin mai mari, timpul de rulare și depanare a designului devine mai dificil.
Această opțiune permite compilatorului să pre-partiționeze designul în mai multe module care sunt scrise în netlist separat files (srs). Pentru a activa această opțiune, bifați caseta de selectare HDL Analyst Database Generation din fila Opțiuni din caseta de dialog Opțiuni de implementare. Această caracteristică îmbunătățește semnificativ utilizarea memoriei pentru modelele mari.
Această caracteristică poate fi activată și din fereastra Tcl Script folosind următoarea comandă set_option Tcl:
set_option -hdl_qload 1
Odată ce opțiunea HDL Analyst Database Generation este activată, utilizați opțiunea Incremental Quick Load din instrumentul HDL Analyst pentru a afișa designul folosind fie o singură netlist (srs), fie mai multe netlist-uri de module RTL de nivel superior (srs). Instrumentul poate lua avanstage a acestei caracteristici prin încărcarea dinamică numai a ierarhiei de proiectare afectată. De example, browserul ierarhiei poate extinde numai ierarhia de nivel inferior după cum este necesar pentru încărcare rapidă. Opțiunea Incremental Quick Load se află în panoul General al casetei de dialog HDL Analyst Options. Consultați Panoul general, la pagina 304.

Specificarea frecvenței și constrângerii globale Files

Această procedură vă spune cum să setați frecvența globală și să specificați constrângerea files pentru implementare.

1. Pentru a seta o frecvență globală, efectuați una dintre următoarele:

Introduceți o frecvență globală în proiect view.

Deschideți formularul Opțiuni de implementare făcând clic pe Implementare

Butonul Opțiuni fila Constrângeri.

selecOting

Proiect->Implementare

Opțiuni,

şi

clic

cel

Comanda echivalentă Tcl set_option este -frequency frequencyValue.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică
Puteți suprascrie frecvența globală cu constrângeri locale, așa cum este descris în Specificarea constrângerilor SCOPE, la pagina 119. În instrumentul Synplify Pro, puteți genera automat constrângeri de ceas pentru proiectarea dvs. în loc să setați o frecvență globală. Consultați Utilizarea constrângerilor automate, la pagina 291 pentru detalii.
Proiectul Global Frecvență și Constrângeri View
Opțiuni de implementare->Constrângeri

2. Pentru a specifica constrângerea filePentru o implementare, efectuați una dintre următoarele:
Selectați Proiect->Opțiuni de implementare->Constrângeri. Verificați constrângerea
filepe care doriți să le utilizați în proiect.
Din panoul Opțiuni de implementare->Constrângeri, puteți, de asemenea, să faceți clic pe
adăugați o constrângere file.
Cu implementarea pe care doriți să o utilizați selectată, faceți clic pe Adăugare File în
Proiect view, și adăugați constrângerea fileai nevoie.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
Pentru a crea constrângere files, consultați Specificarea constrângerilor SCOPE, la pagina 119.
3. Pentru a elimina constrângerea filedintr-o implementare, efectuați una dintre următoarele:
Selectați Proiect->Opțiuni de implementare->Constrângeri. Faceți clic pe caseta de selectare
lângă file nume.
În Proiect view, faceți clic dreapta pe constrângere file să fie înlăturat şi
selectați Eliminare din proiect.
Acest lucru înlătură constrângerea file din implementare, dar nu îl șterge.
4. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK.
Când sintetizați designul, software-ul compilează și mapează designul utilizând opțiunile pe care le setați.
Specificarea opțiunilor de rezultat
Această secțiune vă arată cum să specificați criteriile pentru ieșirea rulării de sinteză.
1. Deschideți formularul Opțiuni de implementare făcând clic pe butonul Opțiuni de implementare sau selectând Proiect->Opțiuni de implementare și faceți clic pe fila Rezultate implementare din partea de sus.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică

2. Specificați rezultatul files pe care doriți să le generați.
Pentru a genera netlist mapat files, faceți clic pe Write Mapped Verilog Netlist sau Write
Lista de net VHDL mapată.
Pentru a genera o constrângere specifică furnizorului file pentru adnotare înainte,
faceți clic pe Scriere constrângere de furnizor File. Consultați Pentru detalii despre acest raport, consultați Raport de verificare a constrângerilor, la pagina 270. din Manualul de referință, la pagina 56 pentru mai multe informații.
3. Setați directorul în care doriți să scrieți rezultatele.
4. Setați formatul pentru ieșire file. Comanda Tcl echivalentă pentru scriptare este formatul proiect -result_format.
De asemenea, ați putea dori să setați atribute pentru a controla maparea numelor. Pentru detalii, consultați capitolul corespunzător furnizorului din Manualul de referință.
5. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK.
Când sintetizați designul, software-ul compilează și mapează designul utilizând opțiunile pe care le setați.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
Specificarea ieșirii raportului de sincronizare
Puteți determina cât este raportat în raportul de sincronizare setând următoarele opțiuni.
1. Selectați Proiect->Opțiuni de implementare și faceți clic pe fila Raport de timp. 2. Setați numărul de căi critice pe care doriți să le raporteze software-ul.

3. Specificați numărul de puncte de început și de sfârșit pe care doriți să le vedeți raportate în secțiunile de cale critică.
4. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK. Când sintetizați designul, software-ul compilează și mapează designul utilizând opțiunile pe care le setați.
Setarea opțiunilor Verilog și VHDL
Când configurați sursa Verilog și VHDL files în proiectul dvs., puteți specifica și anumite opțiuni ale compilatorului.
Setarea Verilog File Opțiuni
Ai setat Verilog file opțiuni selectând fie Proiect->Opțiuni de implementare-> Verilog, fie Opțiuni->Configurare compilator Verilog.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică

1. Specificați formatul Verilog de utilizat.
Pentru a seta compilatorul la nivel global pentru toate files în proiect, selectați
Proiect->Opțiuni de implementare->Verilog. Dacă utilizați Verilog 2001 sau SystemVerilog, verificați manualul de referință pentru constructele acceptate.
Pentru a specifica compilatorul Verilog pe un per file baza, selectați file în
Proiect view. Faceți clic dreapta și selectați File Opțiuni. Selectați compilatorul potrivit. Verilog implicit file formatul pentru proiecte noi este SystemVerilog.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
2. Specificați modulul de nivel superior dacă nu ați făcut deja acest lucru în proiect view.
3. Pentru a extrage parametrii din codul sursă, procedați în felul următor:
Faceți clic pe Extract Parameters. Pentru a înlocui valoarea implicită, introduceți o nouă valoare pentru un parametru.
Software-ul folosește noua valoare numai pentru implementarea curentă. Rețineți că extragerea parametrilor nu este acceptată pentru modelele mixte.

4. Introduceți directiva în Directivele compilatorului, folosind spații pentru a separa instrucțiunile. Puteți introduce directive pe care le-ați introduce în mod normal cu instrucțiunile 'ifdef și `define în cod. De example, ABC=30 are ca rezultat software-ul care scrie următoarele declarații în proiect file:
set_option -hdl_define -set „ABC=30”
LO

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică
5. În Include Path Order, specificați căile de căutare pentru comenzile include pentru Verilog filecele care sunt în proiectul dvs. Utilizați butoanele din colțul din dreapta sus al casetei pentru a adăuga, șterge sau reordona căile.
6. În directoarele bibliotecii, specificați calea către directorul care conține biblioteca files pentru proiectul dvs. Utilizați butoanele din colțul din dreapta sus al casetei pentru a adăuga, șterge sau reordona căile.
7. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK. Când sintetizați designul, software-ul compilează și mapează designul utilizând opțiunile pe care le setați.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică Setarea opțiunilor de implementare a sintezei logice
Setarea VHDL File Opțiuni
Ai setat VHDL file opțiuni selectând fie Proiect->Opțiuni de implementare->VHDL, fie Opțiuni->Configurare compilator VHDL.

Pentru sursa VHDL, puteți specifica opțiunile descrise mai jos.
1. Specificați modulul de nivel superior dacă nu ați făcut deja acest lucru în proiect view. Dacă modulul de nivel superior nu se află în biblioteca de lucru implicită, trebuie să specificați biblioteca în care compilatorul poate găsi modulul. Pentru informații despre cum să faceți acest lucru, consultați Panoul VHDL, la pagina 200.
De asemenea, puteți utiliza această opțiune pentru modele de limbi mixte sau când doriți să specificați un modul care nu este entitatea de nivel superior real pentru afișarea HDL Analyst și LdOebugging în schematică views. 2. Pentru codificarea mașinii cu stări definită de utilizator, procedați după cum urmează:
Specificați tipul de codificare pe care doriți să îl utilizați.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Setarea opțiunilor de implementare a sintezei logice Capitolul 4: Configurarea unui proiect de sinteză logică
Dezactivați compilatorul FSM.
Când sintetizați designul, software-ul folosește directivele compilatorului pe care le-ați setat aici pentru a codifica mașinile de stări și nu rulează compilatorul FSM, care ar suprascrie directivele compilatorului. Alternativ, puteți defini mașini de stări cu atributul syn_encoding, așa cum este descris în Definirea mașinilor de stări în VHDL, la pagina 308.
3. Pentru a extrage generice din codul sursă, procedați astfel:
Faceți clic pe Extrage constantele generice. Pentru a înlocui valoarea implicită, introduceți o nouă valoare pentru un generic.
Software-ul folosește noua valoare numai pentru implementarea curentă. Rețineți că nu puteți extrage generice dacă aveți un design cu limbi mixte.

4. Pentru a împinge tristate peste granițele de proces/bloc, verificați dacă Push Tristates este activat. Pentru detalii, consultați Opțiunea Push Tristates, la pagina 212 din Manualul de referință.
5. Determinați interpretarea directivelor synthesis_on și synthesis_off:
Pentru a face compilatorul să interpreteze directivele synthesis_on și synthesis_off
ca translate_on/translate_off, activați opțiunea Sinteză activată/dezactivată implementată ca opțiunea traducere activată/dezactivată.
Pentru a ignora directivele synthesis_on și synthesis_off, asigurați-vă că
această opțiune nu este bifată. Consultați translate_off/translate_on, la pagina 226 din Manualul de referință pentru mai multe informații.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Specificarea atributelor și directivelor

6. Setați alte opțiuni de implementare după cum este necesar (consultați Setarea opțiunilor de implementare a sintezei logice, la pagina 75 pentru o listă de opțiuni). Faceți clic pe OK.
Când sintetizați designul, software-ul compilează și mapează designul utilizând opțiunile pe care le setați.

Specificarea atributelor și directivelor

Atributele și directivele sunt specificații pe care le atribuiți obiectelor de proiectare pentru a controla modul în care este analizat, optimizat și mapat designul dvs.
Atributele controlează optimizările mapării și directivele controlează optimizările compilatorului. Din cauza acestei diferențe, trebuie să specificați directive în codul sursă. Acest tabel descrie metodele disponibile pentru a crea specificații de atribute și directive:

VHDL Verilog SCOPE Editor Constrângeri File

Atribute Da Da Da Da

Directive Da Da Nu Nu

Este mai bine să specificați atributele în editorul SCOPE sau constrângerile file, deoarece nu trebuie să recompilați mai întâi designul. Pentru directive, trebuie să compilați designul pentru ca acestea să intre în vigoare.
Dacă SCOPE/constrângeri file și codul sursă HDL sunt specificate pentru un design, constrângerile au prioritate atunci când există conflicte.
Pentru mai multe detalii, consultați următoarele:
· Specificarea atributelor și directivelor în VHDL, la pagina 91 · Specificarea atributelor și directivelor în Verilog, la pagina 92 · Specificarea atributelor utilizând Editorul SCOPE, la pagina 93 · Specificarea atributelor în constrângeri File, la pagina 97

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Specificarea atributelor și directivelor

Capitolul 4: Configurarea unui proiect de sinteză logică

Specificarea atributelor și directivelor în VHDL
Puteți utiliza alte metode pentru a adăuga atribute la obiecte, așa cum este listat în Specificarea atributelor și directivelor, la pagina 90. Totuși, puteți specifica directive numai în codul sursă. Există două moduri de a defini atributele și directivele în VHDL:
· Utilizarea pachetului de atribute predefinite
· Declararea atributului de fiecare dată când este utilizat
Pentru detalii despre sintaxa atributelor VHDL, consultați Sintaxa atributelor și directivelor VHDL, la pagina 561 din Manualul de referință.

Utilizarea pachetului de atribute VHDL predefinite
AdvanultagUtilizarea pachetului predefinit este că evitați redefinirea atributelor și directivelor de fiecare dată când le includeți în codul sursă. DezavantajultagEste că codul sursă este mai puțin portabil. Pachetul de atribute se află în installDirectory/lib/vhd/synattr.vhd.
1. Pentru a utiliza pachetul de atribute predefinite inclus în biblioteca software, adăugați aceste linii la sintaxă:
sincronizare bibliotecă; utilizați synplify.attributes.all;
2. Adăugați atributul sau directiva dorită după declarația unității de proiectare.
declarații; atribut nume_atribut al numelui obiectului: tipul obiectului este valoare;
De examppe:
entitatea simpledff este port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
atributul syn_noclockbuf al clk: semnalul este adevărat;
Pentru detalii despre convențiile de sintaxă, consultați Atributul VHDL și Sintaxa directivei, la pagina 561 din Manualul de referință.
3. Adăugați sursa file la proiect.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Specificarea atributelor și directivelor

Declararea atributelor și directivelor VHDL
Dacă nu utilizați pachetul de atribute, trebuie să redefiniți atributele de fiecare dată când le includeți în codul sursă.
1. De fiecare dată când utilizați un atribut sau o directivă, definiți-o imediat după declarațiile unității de proiectare folosind următoarea sintaxă:
design_unit_declaration ; atribut attributeName : dataType ; atribut attributeName of objectName : objectType este valoare ;
De examppe:
entitatea simpledff este port (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk: in bit);
atribut syn_noclockbuf : boolean; atributul syn_noclockbuf al clk :signal este adevărat;
2. Adăugați sursa file la proiect.

Specificarea atributelor și directivelor în Verilog
Puteți folosi alte metode pentru a adăuga atribute la obiecte, așa cum este descris în Specificarea atributelor și directivelor, la pagina 90. Totuși, puteți specifica directive numai în codul sursă.
Verilog nu are atribute de sinteză și directive predefinite, așa că trebuie să le adăugați ca comentarii. Numele atributului sau al directivei este precedat de cuvântul cheie sinteza. Verilog fileE-urile sunt sensibile la majuscule și minuscule, astfel încât atributele și directivele trebuie specificate exact așa cum sunt prezentate în descrierile lor de sintaxă. Pentru detalii despre sintaxă, consultați Atributul Verilog și Sintaxa directivei, la pagina 363 din Manualul de referință.
1. Pentru a adăuga un atribut sau o directivă în Verilog, utilizați sintaxa de linie Verilog sau comentariu de bloc (stil C) direct după obiectul de design. Comentariile de bloc trebuie să precedă punctul și virgulă, dacă există.
LO

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Specificarea atributelor și directivelor

Capitolul 4: Configurarea unui proiect de sinteză logică

Sintaxa Comentariului Verilog Block
/* sinteza attributeName = valoare */ /* sinteza directoryName = valoare */

Sintaxa Comentariului de linie Verilog
// sinteza attributeName = valoare // sinteza directoryName = valoare

Pentru detalii despre regulile de sintaxă, consultați Atributul Verilog și Sintaxa Directivei, la pagina 363 din Manualul de referință. Următoarele sunt examples:
module fifo(out, in) /* synthesis syn_hier = „hard” */;
2. Pentru a atașa mai multe atribute sau directive la același obiect, separați atributele cu spații albe, dar nu repetați cuvântul cheie de sinteză. Nu folosiți virgule. De examppe:
starea cazului /* sinteză caz_întreg caz_paralel */;
3. Dacă mai multe registre sunt definite folosind o singură instrucțiune Verilog reg și li se aplică un atribut, atunci software-ul de sinteză aplică doar ultimul registru declarat în instrucțiunea reg. De examppe:
reg [5:0] q, q_a, q_b, q_c, q_d /* sinteza syn_preserve=1 */;
Atributul syn_preserve este aplicat numai la q_d. Acesta este comportamentul așteptat pentru instrumentele de sinteză. Pentru a aplica acest atribut tuturor registrelor, trebuie să utilizați o instrucțiune de regulă Verilog separată pentru fiecare registru și să aplicați atributul.

Specificarea atributelor utilizând Editorul SCOPE
Fereastra SCOPE oferă o interfață ușor de utilizat pentru a adăuga orice atribut. Nu îl puteți folosi pentru adăugarea de directive, deoarece acestea trebuie adăugate la sursă files. (Consultați Specificarea atributelor și directivelor în VHDL, la pagina 91 sau Specificarea atributelor și directivelor în Verilog, la pagina 92). Următoarea procedură arată cum să adăugați un atribut direct în fereastra SCOPE.
1. Începeți cu un design compilat și deschideți fereastra SCOPE. Pentru a adăuga atributele unei constrângeri existente file, deschideți fereastra SCOPE făcând clic pe cea existentă file în Proiect view. Pentru a adăuga atributele unui nou file, faceți clic pe pictograma SCOPE și faceți clic pe Inițializare pentru a deschide fereastra SCOPE.
2. Faceți clic pe fila Atribute din partea de jos a ferestrei SCOPE.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui proiect de sinteză logică

Specificarea atributelor și directivelor

Puteți selecta mai întâi obiectul (pasul 3) sau mai întâi atributul (pasul 4).

3. Pentru a specifica obiectul, efectuați una dintre următoarele acțiuni în coloana Obiect. Dacă ați specificat deja atributul, coloana Obiect listează numai opțiuni de obiect valide pentru acel atribut.
Selectați tipul de obiect în coloana Filtru obiect, apoi selectați un
obiect din lista de opțiuni din coloana Obiect. Acesta este cel mai bun mod de a vă asigura că specificați un obiect adecvat, cu sintaxa corectă.

LO
Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Specificarea atributelor și directivelor

Capitolul 4: Configurarea unui proiect de sinteză logică

Trageți obiectul la care doriți să atașați atributul din
RTL sau tehnologie views la coloana Object din fereastra SCOPE. Pentru unele atribute, tragerea și plasarea poate să nu selecteze obiectul potrivit. De example, dacă doriți să setați syn_hier pe un modul sau o entitate precum și o poartă, trebuie să îl setați pe view pentru modulul respectiv. Obiectul ar avea această sintaxă: v:moduleName în Verilog sau v:library.moduleName în VHDL, unde puteți avea mai multe biblioteci.
Introduceți numele obiectului în coloana Obiect. Daca nu stii
numele, utilizați comanda Find sau coloana Object Filter. Asigurați-vă că introduceți prefixul adecvat pentru obiectul în care este necesar. De example, pentru a seta un atribut pe a view, trebuie să adăugați prefixul v: la numele modulului sau al entității. Pentru VHDL, poate fi necesar să specificați biblioteca, precum și numele modulului.
4. Dacă ați specificat mai întâi obiectul, acum puteți specifica atributul. Lista arată numai atributele valide pentru tipul de obiect pe care l-ați selectat. Specificați atributul ținând apăsat butonul mouse-ului în coloana Atribut și selectând un atribut din listă.

Dacă ați selectat mai întâi obiectul, opțiunile disponibile sunt determinate de obiectul selectat și de tehnologia pe care o utilizați. Dacă ați selectat mai întâi atributul, opțiunile disponibile sunt determinate de tehnologie.
Când selectați un atribut, fereastra SCOPE vă indică tipul de valoare pe care trebuie să o introduceți pentru acel atribut și oferă o scurtă descriere a atributului. Dacă ați selectat mai întâi atributul, asigurați-vă că vă întoarceți și specificați obiectul.
5. Completați valoarea. Țineți apăsat butonul mouse-ului în coloana Valoare și selectați din listă. De asemenea, puteți introduce o valoare.

Ghidul utilizatorului Synplify Pro for Microsemi Edition octombrie 2014

Capitolul 4: Configurarea unui sistem logic

Documente/Resurse

SYnOPSYS FPGA Synthesis Synplify Pro pentru Microsemi Edition [pdfGhid de utilizare
FPGA Synthesis Synplify Pro pentru Microsemi Edition, Synthesis Synplify Pro pentru Microsemi Edition, Synplify Pro pentru Microsemi Edition, Pro pentru Microsemi Edition, Microsemi Edition, Edition

Referințe

Manual de utilizare

SYnOPSYS FPGA Synthesis Synplify Pro pentru Microsemi Edition Ghid de utilizare

FPGA Synthesis Synplify Pro pentru Microsemi Edition

Specificații

Informații despre produs

Instrucțiuni de utilizare a produsului

Capitolul 1: Introducere

Domeniul de aplicare al documentului

Noțiuni de bază

S-a terminat interfața cu utilizatorulview

Capitolul 2: Fluxuri de proiectare de sinteză FPGA

Capitolul 3: Pregătirea intrării

FAQ

Î: Pot face copii ale documentației?

Î: Cum pornesc software-ul?

Î: Care este publicul vizat pentru acest ghid al utilizatorului?

Documente/Resurse

Referințe

Lasă un comentariu

Anulează răspunsul