SYnOPSYS FPGA 합성 Microsemi Edition 사용자 가이드를 위한 Synplify Pro

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Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

부인 성명
SYNOPSYS, INC.와 해당 라이센스 제공자는 상품성과 특정 목적에의 적합성에 대한 묵시적 보증을 포함하되 이에 국한되지 않고, 본 자료와 관련하여 명시적이든 묵시적이든 어떠한 종류의 보증도 하지 않습니다.
등록 상표(®)
시놉시스, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity 로고, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera 및 YIELDirector는 Synopsys, Inc.의 등록 상표입니다.
상표(TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL 컴파일러, Hercules, 계층적 최적화 기술, 고성능 ASIC 프로토타입 시스템, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, 라이브러리 컴파일러, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC 및 Worksheet Buffer는 Synopsys, Inc.의 상표입니다.

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서비스 마크(sm)
MAP-in, SVP Café, TAP-in은 Synopsys, Inc.의 서비스 상표입니다. SystemC는 Open SystemC Initiative의 상표이며 라이선스에 따라 사용됩니다. ARM 및 AMBA는 ARM Limited의 등록 상표입니다. Saber는 SabreMark Limited Partnership의 등록 상표이며 라이선스에 따라 사용됩니다. 다른 모든 제품 또는 회사 이름은 해당 소유자의 상표일 수 있습니다.
2014년 XNUMX월 미국에서 인쇄됨

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내용물

1장: 서론
Synopsys FPGA 및 프로토타입 제품 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA 구현 도구 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA 도구 기능 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
문서의 범위 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 문서 세트 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 대상 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
시작하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 소프트웨어 시작 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 도움말 받기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
사용자 인터페이스view . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2장: FPGA 합성 설계 흐름
논리 합성 설계 흐름 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3장: 입력 준비
HDL 소스 설정 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL 소스 생성 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 컨텍스트 도움말 편집기 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL 소스 확인 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL 소스 편집 File내장된 텍스트 편집기를 사용한 s . . . . . . . . . . . . . . . . . . . . . 35 편집 창 기본 설정 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 외부 텍스트 편집기 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog 라이브러리용 라이브러리 확장 사용 File.. . . . . . . . . . . . . . . . . . . . . . 42
혼합 언어 소스 사용 File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
증분형 컴파일러 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 제한 사항 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
구조적 Verilog 흐름 사용하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 제한 사항 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

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제약 조건으로 작업하기 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 제약 조건을 사용하는 경우 File소스 코드에 대한 s . . . . . . . . . . . . . . . . . . . . . . . . . 53 제약 조건을 위한 텍스트 편집기 사용 Files (레거시) . . . . . . . . . . . . . . . . . . . . . . . . . 54 제약 조건에 대한 Tcl 구문 지침 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 검사 제약 조건 File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4장: 논리 합성 프로젝트 설정
프로젝트 설정 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 프로젝트 생성 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 기존 프로젝트 열기 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 프로젝트 변경하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 프로젝트 설정하기 View 디스플레이 기본 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 이전 프로젝트의 Verilog 포함 경로 업데이트 File.. . . . . . . . . . . . . . . . . . 65
프로젝트 관리 File 계층 구조 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 사용자 정의 폴더 만들기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 사용자 정의 프로젝트 폴더 조작 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 사용자 정의 조작 File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
구현 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 여러 구현으로 작업하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
논리 합성 구현 옵션 설정 . . . . . . . . . . . . . . . . . . . . . . . . . 75 장치 옵션 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 최적화 옵션 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 글로벌 주파수 및 제약 지정 Files . . . . . . . . . . . . . . . . . . . . 80 결과 옵션 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 타이밍 보고서 출력 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog 및 VHDL 옵션 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
속성 및 지시어 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 VHDL에서 속성 및 지시어 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Verilog에서 속성 및 지시어 지정 . . . . . . . . . . . . . . . . . . . . . . . . . 92 SCOPE 편집기를 사용하여 속성 지정 . . . . . . . . . . . . . . . . . . . . . . . . 93 제약조건에서 속성 지정 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
수색 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 식별하기 File검색하려면 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 필터링 Files 검색 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 검색 시작 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100개의 검색 결과 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100LO
보관 Files 및 프로젝트 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 프로젝트 보관 취소 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 프로젝트 보관 취소 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

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프로젝트 복사 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5장: 제약 조건 지정
SCOPE 편집기 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 SCOPE 편집기에서 제약 조건 만들기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 FDC 템플릿 명령으로 제약 조건 만들기 . . . . . . . . . . . . . . . . 116
범위 제약 조건 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 범위 제약 조건 입력 및 편집 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 클록 및 경로 제약 조건 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 입력 및 출력 제약 조건 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 표준 I/O 패드 유형 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL 사용 View SCOPE GUI의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 제약 조건 입력 및 편집 지침 . . . . . . . . . . . . . . . . . . . . . . . . . . 127
타이밍 예외 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 타이밍 예외에 대한 시작/종료/종료 지점 정의 . . . . . . . . . . . . . . . . . . . . 130 다중 사이클 경로 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 거짓 경로 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Tcl find 및 expand를 사용하여 객체 찾기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl find에 대한 검색 패턴 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 -filter를 사용하여 Tcl Find 결과 구체화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find 명령을 사용하여 컬렉션 정의하기 . . . . . . . . . . . . . . . . . . . . . 138 Tcl expand 명령을 사용하여 컬렉션 정의하기 . . . . . . . . . . . . . . . . . . . . 140 Tcl find 및 expand 결과 확인하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 일괄 처리 모드에서 Tcl find 및 expand 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
컬렉션 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 컬렉션 정의를 위한 방법 비교 . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE 컬렉션 만들기 및 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Tcl 명령을 사용하여 컬렉션 만들기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewTcl 명령어를 사용한 컬렉션 작성 및 조작 . . . . . . . . . . . . . . . . . 150
SDC를 FDC로 변환 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE 편집기 사용(레거시) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE 제약 조건 입력 및 편집(레거시) . . . . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE 타이밍 제약 조건 지정(레거시) . . . . . . . . . . . . . . . . . . . . . . . . 159 기본 제약 조건 입력 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 클록 및 경로 제약 조건 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 클록 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 입력 및 출력 제약 조건 정의(레거시) . . . . . . . . . . . . . . . . . . . . . . . . . 169 잘못된 경로 정의(레거시) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

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6장: 결과의 종합 및 분석
설계 합성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 논리 합성 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 작업 관리를 위한 최신 검사 사용 . . . . . . . . . . . . . . . . . . . . . 174
로그 확인 중 File 결과 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 View로그 작성 및 작업 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 특정 보고서에 빠르게 액세스하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 원격으로 결과에 액세스하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 로그를 사용하여 결과 분석하기 File 보고서 . . . . . . . . . . . . . . . . . . . . . . . . . 189 감시 창 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 리소스 사용 확인 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
메시지 처리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 메시지에서 결과 확인 Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 메시지에서 메시지 필터링 Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 명령줄에서 메시지 필터링 . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Tcl 스크립트를 사용하여 메시지 필터링 자동화 . . . . . . . . . . . . . . . . . . . . . . . . . 198 로그 File 메시지 제어 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 경고 처리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
오류 발생 시 Continue 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 컴파일 지점 합성을 위해 오류 발생 시 Continue 사용 . . . . . . . . . . . . . . . . . . . . . 203
7장: HDL Analyst 및 FSM을 사용한 분석 Viewer
회로도에서 작업하기 Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL 분석가와의 차이점 Views . . . . . . . . . . . . . . . . . . . . . . . . . . 209 열기 View에스. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewRTL/기술에서 객체 선택하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Views . . . . . . . . . . . . . . . . . . . . . . . . 215 다중 시트 회로도 작업 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 사이를 이동 ViewSchematic Window에서의 s . . . . . . . . . . . . . . . . . . . . . . . . . 218 Schematic 설정 View 환경 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 창 관리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
디자인 계층 구조 탐색 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 계층 브라우저로 디자인 계층 구조 탐색 . . . . . . . . . . . . . . . . . . 222 푸시/팝으로 객체 계층 구조 탐색 . . . . . . . . . . . . . . . . . . . . . . . . 223 투명 인스턴스의 객체 계층 구조 탐색 . . . . . . . . . . . . . . . . . . 228
HDL Analyst에서 객체를 찾기 위한 탐색 Views . . . . . . . . . . . . . . . . . . . . . . 230 계층적 및 제한된 검색에 찾기 사용 . . . . . . . . . . . . . . . . . . . . . . 232 찾기 명령에 와일드카드 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

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검색을 필터링과 결합하여 검색 세분화 . . . . . . . . . . . . . . . . . . . . . . . . 240 Find를 사용하여 출력 넷리스트 검색 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
RTL/기술 내의 크로스프로빙 View . . . . . . . . . . . . . . . . . . . . . . . . . . 243 RTL/기술에서의 크로스프로빙 View . . . . . . . . . . . . . . . . . . . . . . 244 텍스트 편집기 창에서 교차 프로빙 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Tcl 스크립트 창에서 교차 프로빙 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 FSM에서 교차 프로빙 View어. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
HDL Analyst 도구를 사용한 분석 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 View설계 계층 및 컨텍스트 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 필터링 회로도 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 핀 및 넷 논리 확장 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 확장 및 View연결 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 평면화 도식 계층 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 설계 분석 시 메모리 사용 최소화 . . . . . . . . . . . . . . . . . . . 267
FSM 사용 View어. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
8장: 타이밍 분석
Schematic에서 타이밍 분석 View.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 View타이밍 정보 주석 달기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 회로도에서 타이밍 정보 주석 달기 Views . . . . . . . . . . . . . . . . . . 275 RTL에서 클록 트리 분석 View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 View중요 경로 처리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 부정적 여유 처리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
STA를 사용하여 사용자 정의 타이밍 보고서 생성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
해석 설계 제약 조건 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 해석 설계 제약 조건 사용을 위한 시나리오 . . . . . . . . . . . . . . . . . . . . . . . . 285 ADC 생성 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 adc에서 객체 이름을 올바르게 사용하기 File . . . . . . . . . . . . . . . . . . . . . . . . . 290
자동 제약 조건 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 자동 제약 조건의 결과 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9장: 상위 수준 객체 추론
합성을 위한 블랙 박스 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Verilog에서 블랙 박스와 I/O 인스턴스화 . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 VHDL에서 블랙 박스와 I/O 인스턴스화 . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 블랙 박스 타이밍 제약 조건 추가 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 다른 블랙박스 속성 추가 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

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합성을 위한 상태 머신 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Verilog에서 상태 머신 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 VHDL에서 상태 머신 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 속성 및 지시어를 사용하여 FSM 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
안전한 FSM 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
자동 RAM 추론 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 블록 RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM 속성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 블록 RAM 추론 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM 초기화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Verilog에서 RAM 초기화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 VHDL에서 RAM 초기화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
10장: 설계 수준 최적화 지정
최적화를 위한 팁 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 일반 최적화 팁 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 면적 최적화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 타이밍 최적화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
리타이밍 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 리타이밍 Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 리타이밍 보고서 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 리타이밍 작동 방식 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
객체가 최적화되지 않도록 보존 . . . . . . . . . . . . . . . . . . . . . . . . . . 342 보존 또는 복제를 위해 syn_keep 사용 . . . . . . . . . . . . . . . . . . . . . . . . 343 계층 구조 평면화 제어 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 계층 구조 보존 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
팬아웃 최적화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 팬아웃 한도 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 버퍼링 및 복제 제어 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
리소스 공유 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O 삽입 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
상태 머신 최적화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 상태 머신을 최적화할 시기 결정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM 컴파일러 실행 LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorer 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
프로브 삽입 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

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소스 코드에서 프로브 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 대화형으로 프로브 속성 추가 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11장: 컴파일 포인트 작업
컴파일 포인트 기본 사항 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantag컴파일 지점 디자인의 구성 요소 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 수동 컴파일 지점 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 중첩 컴파일 지점 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 컴파일 지점 유형 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
컴파일 지점 합성 기본 사항 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 컴파일 지점 제약 조건 Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 인터페이스 논리 모델 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 컴파일 지점에 대한 인터페이스 타이밍 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 컴파일 지점 합성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 증분 컴파일 지점 합성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 컴파일 지점 타이밍 제약 조건의 전방 주석 . . . . . . . . . . . . . . . . 384
컴파일 지점 합성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 수동 컴파일 지점 흐름 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 최상위 제약 조건 생성 File 컴파일 지점의 경우 . . . . . . . . . . . . . . . . . 388 수동 컴파일 지점 정의 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 컴파일 지점 수준에서 제약 조건 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 컴파일 지점 결과 분석 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
다른 기능과 함께 컴파일 포인트 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 멀티프로세싱과 컴파일 포인트 결합 . . . . . . . . . . . . . . . . . . . . . . . 396
증분적으로 재합성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 컴파일 지점 증분적으로 재합성 . . . . . . . . . . . . . . . . . . . . . . . . . . 397
12장: IP 입력 작업
SYNCore를 사용하여 IP 생성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore를 사용하여 FIFO 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 SYNCore를 사용하여 RAM 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 SYNCore를 사용하여 바이트 활성화 RAM 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . 416 SYNCore를 사용하여 ROM 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 SYNCore를 사용하여 더하기/빼기 지정 . . . . . . . . . . . . . . . . . . . . . . . . 427 SYNCore를 사용하여 카운터 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP 암호화 흐름 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 이상view Synopsys FPGA IP 흐름 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 암호화 및 복호화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
암호화된 IP로 작업하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

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IP 암호화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 encryptP1735.pl 스크립트를 사용하여 IP 암호화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 encryptIP 스크립트를 사용하여 IP 암호화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 스크립트 출력 방법 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP 패키지 준비 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hyper Source 사용하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hyper Source를 사용하여 프로토타입 만들기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP 설계를 위해 Hyper Source 사용하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 IP의 설계 계층을 통한 신호 스레딩 . . . . . . . . . . . . . . . 461
제13장: 생산성을 위한 프로세스 최적화
배치 모드 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 프로젝트에서 배치 모드 실행 File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Tcl 스크립트를 사용하여 배치 모드 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 라이센스 대기열 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Tcl 스크립트 및 명령어로 작업하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl 명령어 및 스크립트 사용하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 작업 스크립트 생성하기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 병렬 작업 개수 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl 합성 스크립트 만들기 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl 변수를 사용하여 다양한 클록 주파수 시도 . . . . . . . . . . . . . . . . . . . 476 Tcl 변수를 사용하여 여러 대상 기술 시도 . . . . . . . . . . . . . . . 478 스크립트를 사용하여 하향식 합성 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
synhooks.tcl을 사용하여 흐름 자동화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
14장: 멀티프로세싱 사용
컴파일 지점을 사용한 멀티 프로세싱 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 최대 병렬 작업 설정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 라이센스 활용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
15장: Microsemi 설계 최적화
Microsemi 설계 최적화 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 미리 정의된 Microsemi 블랙 박스 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen 매크로 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Radhard Designs 작업 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 소스 코드에서 syn_radhardlevel 지정 . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
16장: 합성 출력 작업
P&R 도구에 정보 전달 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

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핀 위치 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Microsemi 버스 포트의 위치 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . 495 매크로 및 레지스터 배치 지정 . . . . . . . . . . . . . . . . . . . . . . . . 495
공급업체별 출력 생성 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 공급업체에 맞춰 출력 타겟팅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 넷리스트 형식 사용자 지정 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
17장: 합성 후 작업 실행
합성 후 P&R을 자동으로 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Identify 도구 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Synplify Pro 도구에서 실행 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Identify 실행 시 발생하는 문제 처리 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Identify 도구 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 식별 도구로 컴파일 지점 사용 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
VCS 도구를 사용한 시뮬레이션 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

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LO
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제1장
소개
Synplify Pro® 소프트웨어에 대한 이 소개에서는 다음 내용을 설명합니다.
· Synopsys FPGA 및 프로토타입 제품, 16페이지 · 문서 범위, 21페이지 · 시작하기, 22페이지 · 사용자 인터페이스view, 24페이지

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1장: 서론

Synopsys FPGA 및 프로토타입 제품

Synopsys FPGA 및 프로토타입 제품
다음 그림은 Synopsys FPGA 및 프로토타입 제품군을 보여줍니다.

LO
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Synopsys FPGA 및 프로토타입 제품

1장: 서론

FPGA 구현 도구
Synplify Pro와 Synplify Premier 제품은 FPGA(필드 프로그래머블 게이트 어레이) 및 CPLD(복합 프로그래머블 논리 소자)를 위해 특별히 설계된 RTL 합성 도구입니다.

Synplify Pro 합성 소프트웨어
Synplify Pro FPGA 합성 소프트웨어는 고성능, 비용 효율적인 FPGA 설계를 생산하기 위한 사실상의 산업 표준입니다. 고유한
BEST(Behavior Extracting Synthesis Technology®) 알고리즘을 수행합니다.
RTL 코드를 특정 FPGA 로직으로 합성하기 전에 고수준 최적화를 수행합니다. 이 접근 방식은 FPGA 전반에 걸친 뛰어난 최적화, 빠른 런타임 및 매우 큰 디자인을 처리하는 기능을 제공합니다. Synplify Pro 소프트웨어는 SystemVerilog 및 VHDL 2008을 포함한 최신 VHDL 및 Verilog 언어 구조를 지원합니다. 이 도구는 기술에 독립적이어서 단일 디자인 프로젝트에서 FPGA 장치와 공급업체 간에 빠르고 쉽게 리타겟팅할 수 있습니다.

Synplify Premier 합성 소프트웨어
Synplify Premier 기능은 Synplify Pro 도구의 슈퍼셋으로, 궁극의 FPGA 구현 및 디버그 환경을 제공합니다. 여기에는 고급 FPGA 설계자를 위한 포괄적인 도구 및 기술 모음이 포함되어 있으며, 단일 FPGA 기반 프로토타입을 타겟으로 하는 ASIC 프로토타이퍼를 위한 합성 엔진 역할도 합니다.
Synplify Premier 제품은 단일 FPGA를 타겟으로 하는 FPGA 설계자와 ASIC 프로토타입 제작자에게 가장 효율적인 설계 구현 및 디버그 방법을 제공합니다. 설계 구현 측면에서는 타이밍 클로저, 로직 검증, IP 사용, ASIC 호환성 및 DSP 구현을 위한 기능과 FPGA 공급업체 백엔드 도구와의 긴밀한 통합이 포함됩니다. 디버그 측면에서는 디버그 프로세스를 획기적으로 가속화하는 FPGA의 시스템 내 검증을 제공하며, 찾기 힘든 설계 문제를 찾기 위한 빠르고 점진적인 방법도 포함합니다.

Synopsys FPGA 도구 기능
이 표는 Synplify Pro, Synplify, Synplify Premier 및 Synplify Premier와 Design Planner 제품의 주요 기능을 구분한 것입니다.

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

1장: 서론

Synopsys FPGA 및 프로토타입 제품

신플리파이 신플리파이 프로

성능

행동 추출 합성

기술® (BESTTM)

공급업체가 생성한 코어/IP

지원(특정 기술)

FSM 컴파일러

FSM 탐색기

게이트 클록 변환

파이프라이닝 등록

등록 리타이밍

SCOPE® 제약 항목

높은 신뢰성 기능

통합된 장소 및 경로

분석

HDL 분석가®

옵션

타이밍 분석기

지점 간

FSM Viewer

교차 탐색

프로브 포인트 생성

Identify® 악기

디버거 식별

전력 분석(SAIF)

물리적 디자인

디자인 계획 File

지역에 대한 논리 할당

신플리파이 프리미어
x
x
xxxxxxxx
더블 엑스
xxxxxx

신플리파이 프리미어 DP
x
x
xxxxxxxx
더블 엑스
xxxxxx
더블 엑스

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

Synopsys FPGA 및 프로토타입 제품

1장: 서론

영역 추정 및 지역 용량 핀 할당 물리적 최적화 물리적 합성 물리적 분석 Synopsys DesignWare® Foundation Library 런타임 계층적 설계 향상된 최적화 빠른 합성 멀티프로세싱 오류 시 컴파일 팀 설계 혼합 언어 설계 컴파일 지점 계층적 설계 진정한 배치 모드(플로팅 라이센스만 해당) GUI 배치 모드(플로팅 라이센스) 배치 모드 P&R P&R 데이터의 백어노테이션 형식적 검증

신플리파이 신플리파이 프로

xxxxx ...

–

통합 식별

제한된

신플리파이 프리미어
트리플 엑스
xxxxx xxxxx
xxxxx ...
x
x 논리 합성 모드 x

신플리파이 프리미어 DP
x
xxxxx xxxxx
xxxxx xxxxx
xxxxx ...
x
xx 논리 합성 모드
x

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

1장: 서론

Synopsys FPGA 및 프로토타입 제품

P&R 데이터 디자인 환경 텍스트 편집기의 백어노테이션 View 감시 창 메시지 창 Tcl 창 다중 구현 공급업체 기술 지원 프로토타입 기능 런타임 기능 컴파일 지점 게이트 클록 변환 오류 발생 시 컴파일

신플리파이 신플리파이 프로

신플리파이 프리미어
xxxxx 선택됨
xxxxx ...

신플리파이 프리미어 DP
x
xxxxx 선택됨
xxxxx ...

LO
Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

문서의 범위

1장: 서론

문서의 범위
다음은 본 문서의 범위와 대상 독자에 대한 설명입니다.

문서 세트
이 사용자 가이드는 참조 설명서와 튜토리얼을 포함하는 문서 세트의 일부입니다. 이 세트의 다른 문서와 함께 사용하도록 의도되었습니다. 이 가이드는 Synopsys FPGA 소프트웨어를 사용하여 일반적인 작업을 수행하는 방법을 설명하는 데 중점을 둡니다. 이는 다음을 의미합니다.
· 사용자 가이드는 일반적인 작업을 수행하는 데 필요한 옵션만 설명합니다.
설명서에 설명되어 있습니다. 사용 가능한 모든 명령과 옵션을 설명하는 것은 아닙니다. 모든 명령 옵션과 구문에 대한 전체 설명은 사용자 인터페이스 Over를 참조하세요.view Synopsys FPGA 합성 참조 매뉴얼의 장.
· 사용자 가이드에는 작업 기반 정보가 포함되어 있습니다. 세부 정보는 다음과 같습니다.
정보가 어떻게 구성되는지 알아보려면 22페이지의 도움말 받기를 참조하세요.

청중
Synplify Pro 소프트웨어 도구는 FPGA 시스템 개발자를 대상으로 합니다. 다음 사항에 대해 잘 알고 있다고 가정합니다.
· 설계 합성 · RTL · FPGA · Verilog/VHDL

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

1장: 서론

시작하기

시작하기
이 섹션에서는 Synopsys FPGA 합성 소프트웨어를 시작하는 방법을 보여줍니다. 다음 주제를 설명하지만, 라이센싱 및 설치에 대한 설치 지침의 정보를 대체하지는 않습니다.
· 소프트웨어 시작, 22페이지 · 도움말 얻기, 22페이지

소프트웨어 시작
1. 아직 설치하지 않았다면 설치 지침에 따라 Synopsys FPGA 합성 소프트웨어를 설치하세요.
2. 소프트웨어를 시작합니다.
Windows 플랫폼에서 작업하는 경우 다음을 선택하세요.
시작 버튼에서 프로그램->Synopsys->제품 버전을 선택합니다.
UNIX 플랫폼에서 작업하는 경우 적절한 것을 입력하십시오.
명령줄에서 명령:
신플리파이_프로
· 이 명령은 합성 도구를 시작하고 프로젝트 창을 엽니다.
이전에 소프트웨어를 실행한 적이 있으면 창에 이전 프로젝트가 표시됩니다. 인터페이스에 대한 자세한 내용은 사용자 인터페이스 오버를 참조하세요.view 참조 설명서의 장.

도움 받기
Synopsys 지원팀에 전화하기 전에 문서화된 정보를 살펴보세요. 도움말 메뉴에서 온라인으로 정보에 액세스하거나 PDF 버전을 참조할 수 있습니다. 다음 표는 정보가 어떻게 구성되어 있는지 보여줍니다.

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

시작하기
도움이 필요하면… 소프트웨어 기능 사용 방법…
흐름 정보
오류 메시지 라이선싱 속성 및 지시어 합성 기능 언어 및 구문 Tcl 구문 Tcl 합성 명령 제품 업데이트

1장: 서론
...Synopsys FPGA Synthesis 사용자 가이드 Synopsys FPGA Synthesis 사용자 가이드, 지원에 대한 애플리케이션 노트를 참조하세요. web 사이트 Synopsys FPGA 합성 사용자 가이드, 지원에 대한 애플리케이션 노트 web 사이트 온라인 도움말(도움말->오류 메시지 선택) Synopsys SolvNet Web사이트 Synopsys FPGA 합성 참조 설명서 Synopsys FPGA 합성 참조 설명서 Synopsys FPGA 합성 참조 설명서 온라인 도움말(도움말->Tcl 도움말 선택) Synopsys FPGA 합성 참조 설명서 Synopsys FPGA 합성 참조 설명서(Web 메뉴 명령)

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1장: 서론

사용자 인터페이스view

사용자 인터페이스view
사용자 인터페이스(UI)는 Project라고 하는 주 창으로 구성됩니다. view, 그리고 특수 창문 또는 view다양한 작업에 대한 s입니다. 각 기능에 대한 자세한 내용은 2장, 사용자 인터페이스를 참조하세요.view Synopsys FPGA 합성 참조 매뉴얼.

Synplify Pro 인터페이스

버튼 패널

툴바 프로젝트 view

상태

구현 결과 view

접근할 수 있는 탭 views

Tcl 스크립트/메시지 창 LO

감시 창

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제2장
FPGA 합성 설계 흐름
이 장에서는 26페이지의 논리 합성 설계 흐름에 대해 설명합니다.

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2장: FPGA 합성 설계 흐름

논리 합성 설계 흐름

Synopsys FPGA 도구는 먼저 RTL 소스를 기술에 독립적인 논리 구조로 컴파일한 다음 논리를 기술별 리소스에 최적화하고 매핑하여 논리를 합성합니다. 논리 합성 후 도구는 공급업체별 넷리스트와 제약 조건을 생성합니다. file 배치 및 경로(P&R) 도구의 입력으로 사용할 수 있습니다.
다음 그림은 논리 합성에 사용되는 단계와 도구, 그리고 주요 입력 및 출력을 보여줍니다. 이 흐름에는 Synplify Pro 합성 소프트웨어를 사용할 수 있습니다. 대화형 타이밍 분석은 선택 사항입니다. 흐름에는 공급업체 제약 조건이 표시되지만 fileP&R 도구에 직접 입력하는 경우 다음을 추가해야 합니다. file블랙박스 타이밍을 위한 합성 프로젝트에 대한 내용입니다.

Synopsys FPGA 도구

실시간

RTL 컴파일

FDC

논리 합성

합성된 넷리스트 합성 제약 사항 공급업체 제약 사항
공급업체 도구
장소 및 경로

논리 합성 절차

특정 디자인을 기반으로 한 단계별 지침이 포함된 디자인 흐름의 경우

데이터, 튜토리얼을 다운로드하세요 web사이트. 다음 단계는 요약합니다.

디자인을 합성하는 절차는 다음에서도 설명됩니다.

다음 그림과 같습니다.

1. 프로젝트를 생성합니다.

2. 소스 추가 file프로젝트에 s.

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논리 합성 설계 흐름

2장: FPGA 합성 설계 흐름

3. 디자인에 대한 속성과 제약조건을 설정합니다.
4. 구현 옵션 대화 상자에서 구현에 대한 옵션을 설정합니다.
5. 실행을 클릭하여 논리 합성을 실행합니다.
6. 로그와 같은 도구를 사용하여 결과 분석 file, HDL Analyst 개략도 view메시지 창과 감시 창이 있습니다.
디자인을 완성한 후에는 출력을 사용할 수 있습니다. file공급업체 도구로 배치 및 라우팅을 실행하고 FPGA를 구현합니다.
다음 그림은 흐름의 주요 단계를 나열한 것입니다.

프로젝트 생성
소스 추가 Files
제약조건 설정
옵션 설정
소프트웨어 실행
결과 분석 목표를 달성하지 못했습니까?
예 장소 및 경로

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2장: FPGA 합성 설계 흐름

논리 합성 설계 흐름

LO
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제3장
입력 준비
디자인을 합성할 때는 두 가지 종류의 설정을 해야 합니다. file: HDL file귀하의 디자인과 프로젝트를 설명하는 내용 file디자인을 관리하기 위한 s. 이 장에서는 이러한 설정 절차를 설명합니다. files 및 프로젝트. 다음을 포함합니다.
· HDL 소스 설정 Files, 30페이지 · 혼합 언어 소스 사용 Files, 44페이지 · 증분형 컴파일러 사용, 49페이지 · 구조적 Verilog 흐름 사용, 51페이지 · 제약 조건 작업 File53페이지

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3장: 입력 준비

HDL 소스 설정 Files

HDL 소스 설정 Files
이 섹션에서는 소스를 설정하는 방법을 설명합니다. files; 프로젝트 file 설정은 프로젝트 설정에 설명되어 있습니다. Files, 58페이지. 출처 files는 Verilog 또는 VHDL일 수 있습니다. 구조화에 대한 정보는 file합성에 대한 s는 참조 설명서를 참조하세요. 이 섹션에서는 다음 주제를 논의합니다.
· HDL 소스 생성 Files, 30페이지 · Context Help Editor 사용, 32페이지 · HDL 소스 확인 Files, 34페이지 · HDL 소스 편집 File내장 텍스트 편집기를 사용한 s, 35페이지 · 외부 텍스트 편집기 사용, 41페이지 · 편집 창 기본 설정 지정, 39페이지 · Verilog 라이브러리용 라이브러리 확장 사용 File42페이지

HDL 소스 생성 Files
이 섹션에서는 내장된 텍스트 편집기를 사용하여 소스를 만드는 방법을 설명합니다. files이지만, 그것이 무엇인지에 대한 세부 사항은 다루지 않습니다. files에는 포함되어 있습니다. 포함할 수 있는 것과 포함할 수 없는 것에 대한 세부 정보와 공급업체별 정보는 참조 설명서를 참조하세요. 이미 소스가 있는 경우 files, 텍스트 편집기를 사용하여 구문을 확인하거나 편집할 수 있습니다. file (HDL 소스 확인 참조) Files, 34페이지 및 HDL 소스 편집 File(35페이지의 내장 텍스트 편집기를 사용하여)
소스에 Verilog 또는 VHDL을 사용할 수 있습니다. file씨. files에는 v(Verilog) 또는 vhd(VHDL)가 있습니다. file 각각 확장자를 사용할 수 있습니다. Verilog와 VHDL을 사용할 수 있습니다. file동일한 디자인의 s. Verilog와 VHDL 입력을 혼합하여 사용하는 것에 대한 정보 files, 혼합 언어 소스 사용을 참조하세요 File44페이지.
1. 새로운 소스를 생성하려면 file HDL을 클릭하거나 file 아이콘( )을 클릭하거나 다음을 수행합니다.
고르다 File->새로 만들기 또는 Ctrl-n을 누르세요.
새로 만들기 대화 상자에서 소스 종류를 선택하세요 file 당신은 만들고 싶어,
Verilog 또는 VHDL. 소스에 SystemVerilog 구성 요소가 포함된 Verilog 설계에 대해 Context Help Editor를 사용할 수 있다는 것은 아닙니다.

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HDL 소스 설정 Files

3장: 입력 준비

file자세한 내용은 32페이지의 컨텍스트 도움말 편집기 사용을 참조하세요.
Verilog 2001 형식 또는 SystemVerilog를 사용하는 경우 합성을 실행하기 전에 Verilog 2001 또는 System Verilog 옵션을 활성화해야 합니다(프로젝트->구현 옵션->Verilog 탭). 기본 Verilog file 새로운 프로젝트에는 SystemVerilog 형식이 사용됩니다.

이름과 위치를 입력하세요. file 그리고 확인을 클릭합니다. 빈 편집
왼쪽에 줄 번호가 있는 창이 열립니다.
2. 창에 소스 정보를 입력하거나 잘라내어 붙여넣습니다. HDL 소스 편집 참조 File편집 창에서 작업하는 방법에 대한 자세한 내용은 35페이지의 내장 텍스트 편집기를 사용하는 방법을 참조하세요.

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3장: 입력 준비

HDL 소스 설정 Files

최상의 합성 결과를 얻으려면 참조 매뉴얼을 확인하고 사용 가능한 구성 요소와 공급업체별 속성 및 지침을 효과적으로 사용하고 있는지 확인하세요.
3. 저장 file 선택하여 File->저장 또는 저장 아이콘( ).
소스를 생성한 후 file, HDL 소스 확인에 설명된 대로 올바른 구문을 사용하고 있는지 확인할 수 있습니다. File34페이지.

컨텍스트 도움말 편집기 사용
Verilog 디자인을 생성하거나 열 때 file창 하단에 표시된 컨텍스트 도움말 버튼을 사용하면 소스에서 Verilog/SystemVerilog 구성 요소를 사용하여 코드를 작성할 수 있습니다. file 또는 Tcl 제약 명령을 Tcl로 file.
컨텍스트 도움말 편집기를 사용하려면:
1. 컨텍스트 도움말 버튼을 클릭하여 텍스트 편집기를 표시합니다.

LO
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HDL 소스 설정 Files

3장: 입력 준비

2. 창의 왼쪽에서 구성을 선택하면 구성에 대한 온라인 도움말 설명이 표시됩니다. 선택한 구성에 이 기능이 활성화되어 있으면 온라인 도움말 토픽이 창의 맨 위에 표시되고 해당 구성에 대한 일반 코드 또는 명령 템플릿이 맨 아래에 표시됩니다.

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3장: 입력 준비

HDL 소스 설정 Files

3. 템플릿 삽입 버튼도 활성화됩니다. 템플릿 삽입 버튼을 클릭하면 템플릿 창에 표시된 코드나 명령이 템플릿에 삽입됩니다. file 커서 위치에 있습니다. 이를 통해 코드나 명령을 쉽게 삽입하고 합성하려는 디자인에 맞게 수정할 수 있습니다.
4. 템플릿의 일부만 복사하려면 삽입하려는 코드나 명령을 선택하고 복사를 클릭합니다. 그런 다음 템플릿을 붙여넣을 수 있습니다. file.

HDL 소스 확인 Files

소프트웨어는 자동으로 HDL 소스를 확인합니다. files를 컴파일할 때 사용하지만, 합성 전에 소스 코드를 검사하려면 다음 절차를 사용하십시오. 합성 소프트웨어에서 수행하는 검사에는 구문과 합성의 두 가지 종류가 있습니다.

1. 소스를 선택하세요 file확인하고 싶은 것이 있나요?
모든 소스를 확인하려면 file프로젝트에 있는 s를 모두 선택 취소합니다. file에있다
프로젝트 목록을 확인하고 다음 중 어떤 것도 확인하지 마십시오. files는 활성 창에서 열립니다. 활성 소스가 있는 경우 file, 소프트웨어는 활성 상태만 확인합니다. file.
단일을 확인하려면 file, 열어 file ~와 함께 File->열거나 더블클릭하세요
file 프로젝트 창에서. 두 개 이상이 있는 경우 file 열려 있고 그 중 하나만 체크하고 싶다면 커서를 적절한 곳에 두세요. file 창을 열어 활성 창인지 확인하세요.

2. 구문을 확인하려면 실행->구문 검사를 선택하거나 Shift+F7을 누르세요.

소프트웨어는 잘못된 키워드 및 구두점과 같은 구문 오류를 감지하고 별도의 로그에 오류를 보고합니다. file (syntax.log). 오류가 감지되지 않으면 이 파일의 맨 아래에 성공적인 구문 검사가 보고됩니다. file.

3. 합성 검사를 실행하려면 실행->합성 검사를 선택하거나 Shift+F8을 누르세요.

소프트웨어는 잘못 코딩된 것과 같은 하드웨어 관련 오류를 감지합니다.

플립플롭을 사용하고 별도의 로그에 오류를 보고합니다. file (syntax.log). 만약

오류가 없으며 성공적인 구문 검사가 이 페이지의 맨 아래에 보고됩니다.

file.

4. 다시view syntax.log를 열어서 오류를 확인하세요 file 메시지가 표시되면 찾기를 사용하여 오류 메시지를 찾습니다(@E 검색).

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HDL 소스 설정 Files

3장: 입력 준비

5자리 오류 코드를 입력하거나 메시지 텍스트를 클릭하고 F1을 눌러 온라인 오류 메시지 도움말을 표시하세요.
5. syntax.log에서 메시지 텍스트를 두 번 클릭하여 오류를 담당하는 코드 부분을 찾습니다. file. 텍스트 편집기 창은 적절한 소스를 엽니다. file 오류를 일으킨 코드를 강조 표시합니다.
6. 모든 구문 및 합성 오류가 수정될 때까지 4단계와 5단계를 반복합니다.
메시지는 오류, 경고 또는 메모로 분류될 수 있습니다.view 모든 메시지를 확인하고 오류를 해결합니다. 경고는 오류보다 심각하지 않지만, 모든 경고를 해결하지 못하더라도 경고를 읽고 이해해야 합니다. 메모는 정보 제공용이므로 해결할 필요가 없습니다.

HDL 소스 편집 File내장된 텍스트 편집기를 사용하여
내장된 텍스트 편집기를 사용하면 HDL 소스 코드를 쉽게 만들 수 있습니다. view 이를 사용하거나 오류를 수정해야 할 때 편집합니다. 외부 텍스트 편집기를 사용하려면 41페이지의 외부 텍스트 편집기 사용을 참조하세요.
1. 다음 중 하나를 수행하여 소스를 엽니다. file ~을 위한 viewing 또는 편집:
첫 번째를 자동으로 열려면 file 오류가 있는 목록에서 F5를 누르세요.
특정한 것을 열려면 file, 두 번 클릭 file 프로젝트 창에서 또는
사용 File->열기(Ctrl-o) 및 소스 지정 file.
텍스트 편집기 창이 열리고 소스가 표시됩니다. file. 줄에는 번호가 매겨집니다. 키워드는 파란색이고, 주석은 녹색입니다. 문자열 값은 빨간색입니다. 이러한 색상을 변경하려면 39페이지의 편집 창 기본 설정 지정을 참조하세요.

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3장: 입력 준비

HDL 소스 설정 Files

2. 편집하려면 file창에 직접 입력하세요.
이 표는 여러분이 사용할 수 있는 일반적인 편집 작업을 요약한 것입니다. 명령 대신 키보드 단축키를 사용할 수도 있습니다.

에게…

하다…

잘라내기, 복사, 붙여넣기; 팝업에서 명령을 선택하세요(마우스 오른쪽 버튼을 눌러 실행 취소, 다시 실행) 또는 편집 메뉴에서 명령을 선택하세요.

특정 라인으로 이동

Ctrl-g를 누르거나 편집->이동을 선택하고 줄 번호를 입력한 후 확인을 클릭합니다.

텍스트 찾기

Ctrl-f를 누르거나 편집 -> 찾기를 선택합니다. 찾으려는 텍스트를 입력하고 확인을 클릭합니다.

텍스트 바꾸기

Ctrl-h를 누르거나 편집->바꾸기를 선택합니다. 찾으려는 텍스트와 바꾸고 싶은 텍스트를 입력합니다. 확인을 클릭합니다.

키워드를 완성하세요

키워드를 고유하게 식별할 수 있는 문자를 입력하고 Esc를 누르세요.

오른쪽으로 텍스트 들여쓰기 블록을 선택하고 Tab을 누릅니다. 왼쪽으로 텍스트 들여쓰기 LSO 블록을 선택하고 Shift-Tab을 누릅니다.

대문자로 변경 텍스트를 선택한 다음 편집->고급->대문자를 선택하거나 Ctrl-Shift-u를 누릅니다.

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HDL 소스 설정 Files

3장: 입력 준비

To… 소문자로 변경 블록 주석 추가
열 편집

하다…
텍스트를 선택한 다음 편집->고급->소문자를 선택하거나 Ctrl-u를 누릅니다.
주석 텍스트의 시작 부분에 커서를 놓고 편집->고급->주석 코드를 선택하거나 Alt-c를 누릅니다.
Alt를 누르고 마우스 왼쪽 버튼을 사용하여 열을 선택합니다. 일부 플랫폼에서는 Alt 기능이 매핑된 키(예: Meta 또는 다이아몬드 키)를 사용해야 합니다.

3. PDF 문서의 일부를 잘라내어 붙여넣으려면 T자 모양의 텍스트 선택 아이콘을 선택하고 필요한 텍스트를 강조 표시한 다음 복사하여 붙여넣습니다. file텍스트 선택 아이콘을 사용하면 문서의 일부를 선택할 수 있습니다.
4. 북마크를 만들고 작업하려면 file다음 표를 참조하세요.
북마크는 긴 탐색을 위한 편리한 방법입니다. files 또는 자주 참조하는 코드의 지점으로 이동합니다. 이러한 작업에는 편집 도구 모음의 아이콘을 사용할 수 있습니다. 창의 가장 오른쪽에 편집 도구 모음이 보이지 않으면 다른 도구 모음 중 일부의 크기를 조정합니다.

에… 북마크를 삽입합니다
북마크 삭제
모든 북마크 삭제

하다…
북마크를 지정할 줄의 아무 곳이나 클릭합니다. 편집->북마크 토글을 선택하거나 Ctrl-F2를 누르거나 편집 도구 모음에서 첫 번째 아이콘을 선택합니다. 줄 번호가 강조 표시되어 해당 줄의 시작 부분에 북마크가 있음을 나타냅니다.
북마크가 있는 줄의 아무 곳이나 클릭합니다. 편집->북마크 토글을 선택하거나 Ctrl-F2를 누르거나 편집 도구 모음에서 첫 번째 아이콘을 선택합니다. 북마크가 삭제된 후에는 줄 번호가 더 이상 강조 표시되지 않습니다.
편집->모든 북마크 삭제를 선택하고 Ctrl-Shift-F2를 누르거나 편집 도구 모음에서 마지막 아이콘을 선택합니다. 북마크가 삭제된 후에는 줄 번호가 더 이상 강조 표시되지 않습니다.

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3장: 입력 준비

HDL 소스 설정 Files

에게…
탐색 file 북마크를 사용하여

하다…
편집 메뉴에서 다음 책갈피(F2) 및 이전 책갈피(Shift-F2) 명령을 사용하거나 편집 도구 모음에서 해당 아이콘을 사용하여 원하는 책갈피로 이동합니다.

5. 오류를 수정하거나 다시view 소스 코드에 경고가 표시되면 다음을 수행합니다.
HDL을 엽니다 file 오류 또는 경고가 있는 경우 더블클릭하여 file
프로젝트 목록에서.
F5를 눌러 첫 번째 오류, 경고 또는 참고 사항으로 이동하세요. file. 에서
편집 창 하단에서 메시지 텍스트를 볼 수 있습니다.
다음 오류, 경고 또는 메모로 이동하려면 실행->다음 오류/경고를 선택하세요.
또는 F5를 누르세요. 더 이상 메시지가 없으면 file, 편집 창 하단에 "더 이상 오류/경고/참고 사항 없음"이라는 메시지가 표시됩니다. 실행->다음 오류/경고를 선택하거나 F5를 눌러 다음 오류, 경고 또는 참고 사항으로 이동합니다. file.
이전 오류, 경고 또는 메모로 돌아가려면 다음을 선택하세요.
실행->이전 오류/경고 또는 Shift-F5를 누르세요.
6. 오류, 경고 또는 참고 사항에 대한 전체 설명을 보려면 오류 메시지 도움말을 표시하려면 다음을 수행합니다.
텍스트 형식 로그 열기 file (딸깍 하는 소리 View 로그)를 더블클릭하거나
5자리 오류 코드를 입력하거나 메시지 텍스트를 클릭하고 F1을 누르세요.
HTML 로그를 엽니다 file 5자리 오류 코드를 클릭하세요.
Tcl 창에서 메시지 탭을 클릭하고 5자리를 클릭하세요.
ID 열에 오류 코드가 있습니다.
7. 소스 코드 창에서 다른 곳으로 교차 탐색하려면 view아, 열어봐 view 그리고 코드 조각을 선택합니다. 자세한 내용은 246페이지의 텍스트 편집기 창에서 교차 탐색을 참조하세요.
8. 모든 오류를 수정했으면 다음을 선택하세요. File->저장 또는 저장 아이콘을 클릭하여 저장하세요. file.

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

HDL 소스 설정 Files

3장: 입력 준비

편집 창 환경 설정
텍스트 편집 창에서 사용되는 글꼴과 색상을 사용자 정의할 수 있습니다.
1. 옵션->편집기 옵션과 Synopsys 편집기 또는 외부 편집기를 선택합니다. 외부 편집기에 대한 자세한 내용은 41페이지의 외부 텍스트 편집기 사용을 참조하세요.
2. 그 다음에는 종류에 따라 file 텍스트 편집기를 열면 배경, 구문 색상 지정, 글꼴 기본 설정 등을 설정하여 사용할 수 있습니다.

참고: 그 이후에는 이 작업에 대해 설정한 텍스트 편집 기본 설정이 적용됩니다. file 모든 사람에게 적용됩니다 file이것의 s file 유형.

텍스트 편집 창을 사용하여 프로젝트에 대한 기본 설정을 지정할 수 있습니다. files, 출처 files (Verilog/VHDL), 로그 file에스, 티씨엘 files, 제약 files 또는 기타 기본값 file편집기 옵션 대화 상자에서.
3. 키워드, 문자열, 주석과 같은 일반적인 구문 옵션에 대해 구문 색상을 설정할 수 있습니다. 예를 들어amp로그의 르 file, 경고 및 오류는 쉽게 알아볼 수 있도록 색상으로 구분할 수 있습니다.
구문 색상 필드에서 해당 개체의 전경 또는 배경 필드를 클릭하면 색상 팔레트가 표시됩니다.

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3장: 입력 준비

HDL 소스 설정 Files

기본 색상을 선택하거나 사용자 정의 색상을 정의하여 사용자 정의 색상 팔레트에 추가할 수 있습니다. 원하는 색상을 선택하려면 확인을 클릭합니다.
4. 텍스트 편집기의 글꼴과 글꼴 크기를 설정하려면 풀다운 메뉴를 사용하세요.
5. 탭 설정을 활성화하려면 탭 유지를 선택한 다음 탭 크기의 위쪽 또는 아래쪽 화살표를 사용하여 탭 간격을 설정합니다.

LO 6. 편집기 옵션 양식에서 확인을 클릭합니다.
© 2014 시놉시스, 주식회사 40

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HDL 소스 설정 Files

3장: 입력 준비

외부 텍스트 편집기 사용
내장 텍스트 편집기 대신 vi나 emacs와 같은 외부 텍스트 편집기를 사용할 수 있습니다. 외부 텍스트 편집기를 활성화하려면 다음을 수행합니다. 내장 텍스트 편집기 사용에 대한 자세한 내용은 HDL 소스 편집을 참조하세요. File내장된 텍스트 편집기를 사용하는 방법은 35페이지를 참조하세요.
1. 옵션->편집기 옵션을 선택하고 외부 편집기 옵션을 켭니다.
2. 운영 체제에 적합한 방법을 사용하여 외부 편집기를 선택하세요.
Windows 플랫폼에서 작업하는 경우 …(찾아보기) 버튼을 클릭하세요.
외부 텍스트 편집기 실행 파일을 선택합니다.
자체 텍스트 편집기를 위한 UNIX 또는 Linux 플랫폼에서
창에서 … 찾아보기 버튼을 클릭하고 외부 텍스트 편집기 실행 파일을 선택합니다.
자체적으로 생성하지 않는 텍스트 편집기용 UNIX 플랫폼에서
창에서 … 찾아보기 버튼을 사용하지 마십시오. 대신 xterm -e editor를 입력하십시오. 다음 그림은 외부 편집기로 지정된 VI를 보여줍니다.

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3장: 입력 준비

HDL 소스 설정 Files

Linux 플랫폼에서 자체적으로 생성하지 않는 텍스트 편집기의 경우
창에서 … 찾아보기 버튼을 사용하지 마십시오. 대신 gnome-terminal -x editor를 입력하십시오. ex에 emacs를 사용하려면ampgnome-terminal -x emacs를 입력하세요.
이 소프트웨어는 emacs와 vi 텍스트 편집기에서 테스트되었습니다.
3. 확인을 클릭하십시오.

Verilog 라이브러리에 대한 라이브러리 확장 사용 Files
Verilog 라이브러리에 라이브러리 확장을 추가할 수 있습니다. file프로젝트에 대한 디자인에 포함된 s. Verilog 라이브러리가 포함된 디렉토리에 대한 검색 경로를 제공할 때 files에서는 이러한 새로운 라이브러리 확장과 Verilog 및 SystemVerilog(.v 및 .sv)를 지정할 수 있습니다. file 확장자.
이렇게 하려면:
1. 구현 옵션 패널의 Verilog 탭을 선택합니다.
2. Verilog 라이브러리의 라이브러리 디렉토리 위치를 지정합니다. file프로젝트 디자인에 포함되어야 합니다.
3. 라이브러리 확장을 지정합니다.
.av, .bv, .cv, .xxx, .va, .vas 등 모든 라이브러리 확장자를 지정할 수 있습니다(라이브러리 확장자는 공백으로 구분).
다음 그림은 대화 상자에서 라이브러리 확장명을 입력하는 위치를 보여줍니다.

LO
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HDL 소스 설정 Files

3장: 입력 준비

이 ex에 대한 Tcl 동등물ample는 다음 명령입니다:
set_option -libext .av .bv .cv .dv .ev
자세한 내용은 명령 참조서 57페이지의 libext를 참조하세요.
4. 설계를 컴파일한 후 로그에서 확인할 수 있습니다. file 그 도서관 file이러한 확장자를 가진 s가 로드되어 읽혔습니다. 예를 들어amp르 :
@N: SystemVerilog 모드에서 Verilog 컴파일러 실행 @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|로딩 중 file 지정된 라이브러리 디렉토리 C:dirlib1sub1.av에서 C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|로딩 중 file 지정된 라이브러리 디렉토리 C:dirlib2sub2.bv에서 C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|로딩 중 file

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3장: 입력 준비

혼합 언어 소스 사용 Files

지정된 라이브러리 디렉토리 C:dirlib3sub3.cv에서 C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|로딩 중 file 지정된 라이브러리 디렉토리 C:dirlib4sub4.dv에서 C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|로딩 중 file 지정된 라이브러리 디렉토리 C:dirlib5sub5.ev에서 C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog 구문 검사에 성공했습니다!

혼합 언어 소스 사용 Files
Synplify Pro 소프트웨어를 사용하면 VHDL과 Verilog 입력을 혼합하여 사용할 수 있습니다. file프로젝트에 s가 있습니다. 예를 들어ampVHDL과 Verilog의 les file자세한 내용은 참조 설명서를 참조하세요.
1. Verilog는 제약 없는 VHDL 포트를 지원하지 않으며 혼합 언어 디자인을 설정한다는 점을 기억하세요. file따라서 그렇습니다.
2. Verilog와 VHDL을 정리하고 싶다면 file다른 폴더에 있는 경우 옵션->프로젝트를 선택하세요. View 옵션 및 토글 켜기 View 프로젝트 File폴더 옵션에 s가 있습니다.
추가하면 file프로젝트에 대한 Verilog 및 VHDL files는 프로젝트의 별도 폴더에 있습니다. view.
3. 프로젝트를 열거나 새 프로젝트를 생성할 때 Verilog 및 VHDL을 추가합니다. files는 다음과 같습니다:
프로젝트->소스 추가를 선택하세요 File 명령 또는 추가를 클릭하세요 File 버튼. 폼에서 설정 FileHDL 유형의 s Files (*.vhd, *.vhdl, *.v). Verilog 및 VHDL을 선택합니다. file원하는 것을 선택하고 추가하세요
프로젝트. 확인을 클릭합니다. 추가에 대한 자세한 내용은 file프로젝트에 대한 자세한 내용은 62페이지의 프로젝트 변경하기를 참조하세요.
LO

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혼합 언어 소스 사용 Files

3장: 입력 준비

그만큼 file추가한 s는 프로젝트에 표시됩니다. view. 이 그림은 다음을 보여줍니다. file별도 폴더에 정리했습니다.
4. 장치 옵션(구현 옵션 버튼)을 설정할 때 최상위 모듈을 지정합니다. 장치 옵션 설정에 대한 자세한 내용은 75페이지의 논리 합성 구현 옵션 설정을 참조하십시오.
최상위 모듈이 Verilog인 경우 Verilog 탭을 클릭하고 다음을 입력하십시오.
최상위 모듈의 이름.
최상위 모듈이 VHDL인 경우 VHDL 탭을 클릭하고 이름을 입력합니다.
최상위 엔터티의. 최상위 모듈이 기본 작업 라이브러리에 없는 경우 컴파일러가 모듈을 찾을 수 있는 라이브러리를 지정해야 합니다. 이를 수행하는 방법에 대한 자세한 내용은 200페이지의 VHDL 패널을 참조하세요.

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3장: 입력 준비

혼합 언어 소스 사용 Files

매퍼가 병합된 넷리스트를 생성하는 시작점이므로 최상위 모듈을 명시적으로 지정해야 합니다.
5. 동일한 양식에서 구현 결과 탭을 선택하고 출력에 대한 하나의 출력 HDL 형식을 선택합니다. file소프트웨어에서 생성된 s. 장치 옵션 설정에 대한 자세한 내용은 75페이지의 논리 합성 구현 옵션 설정을 참조하세요.
Verilog 출력 넷리스트의 경우 Write Verilog Netlist를 선택합니다. VHDL 출력 넷리스트의 경우 Write VHDL Netlist를 선택합니다. 다른 장치 옵션을 설정하고 OK를 클릭합니다.
이제 디자인을 합성할 수 있습니다. 소프트웨어는 소스의 혼합된 형식으로 읽습니다. files 및 단일 srs 생성 file 합성에 사용되는 것입니다.
6. 문제가 발생하면 47페이지의 혼합 언어 디자인 문제 해결에서 추가 정보와 팁을 참조하세요.
LO

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혼합 언어 소스 사용 Files

3장: 입력 준비

혼합 언어 디자인 문제 해결
이 섹션에서는 혼합된 언어 디자인이 나타날 수 있는 특정 상황을 처리하는 방법에 대한 팁을 제공합니다.

한국어: File 주문하다
VHDL 전용 설계 또는 최상위 레벨이 지정되지 않은 혼합 설계의 경우 FPGA 합성 도구는 VHDL을 자동으로 재정렬합니다. file이렇게 하면 VHDL 패키지가 올바른 순서로 컴파일됩니다.
그러나 최상위 수준을 지정한 혼합 언어 디자인이 있는 경우 VHDL을 지정해야 합니다. file 도구 주문. Run->Arrange VHDL을 선택하여 한 번만 하면 됩니다. files 명령입니다. 이렇게 하지 않으면 오류 메시지가 나타납니다.

VHDL 글로벌 신호
현재로서는 혼합 언어 설계에서는 VHDL 글로벌 신호를 사용할 수 없습니다. 해당 도구는 VHDL 전용 설계에서만 이러한 신호를 구현하기 때문입니다.

VHDL Boolean Generics를 Verilog 매개변수로 전달
이 도구는 Boolean generics가 있는 VHDL 구성 요소에 대해 블랙 박스를 추론합니다. 해당 구성 요소가 Verilog 디자인에서 인스턴스화된 경우입니다. 이는 Verilog가 Boolean 데이터 유형을 인식하지 못하기 때문에 Boolean 값을 올바르게 표현해야 하기 때문입니다. VHDL Boolean generic의 값이 TRUE이고 Verilog 리터럴이 1로 표현된 경우 Verilog 컴파일러는 이를 블랙 박스로 해석합니다.
블랙박스를 유추하지 않으려면 VHDL Boolean generic set에 대한 Verilog 리터럴은 1이 아니라 1'b1이어야 합니다. 마찬가지로 VHDL Boolean generic이 FALSE이면 해당 Verilog 리터럴은 1이 아니라 0'b0이어야 합니다. 다음 예제ample는 블랙박스를 유추하지 않고 VHDL-Verilog 경계를 올바르게 통과하도록 부울 제네릭을 표현하는 방법을 보여줍니다.

VHDL 엔터티 선언

Verilog 인스턴스화

엔티티 abc는 일반적입니다(
숫자 비트 나누기 비트 );

: 정수 : 부울

:= 0; := 거짓;

abc #( .숫자_비트(16), .나누기_비트(1'b0)
)

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3장: 입력 준비

혼합 언어 소스 사용 Files

블랙박스를 유추하지 않고 VHDL 제네릭 전달
Verilog 구성 요소 매개변수의 경우(예:ample [0:0] RSR = 1'b0)이 해당 VHDL 구성 요소 일반(RSR : 정수 := 0)의 크기와 일치하지 않으면 도구는 검은 상자를 유추합니다.
Verilog에서 [0:0]의 버스 폭 표기법을 제거하면 이 문제를 해결할 수 있습니다. files. 다른 유형은 Verilog 구성 요소의 적절한 바인딩을 허용하지 않으므로 정수 유형의 VHDL 일반을 사용해야 합니다.

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증분 컴파일러 사용

3장: 입력 준비

증분 컴파일러 사용
증분 컴파일러 흐름을 사용하여 대규모 디자인의 컴파일러 런타임을 크게 줄입니다. 소프트웨어는 관련 항목만 다시 컴파일합니다. file설계 변경이 이루어지고 컴파일러 데이터베이스를 재사용할 때 s. 컴파일러는 SRS를 재생성합니다. file 영향을 받은 모듈 및 직접적인 부모 모듈에만 해당됩니다.
이 흐름을 실행하려면 다음을 수행하세요.
1. Verilog 또는 VHDL 추가 file디자인을 위한 s.
2. 구현 옵션 패널의 Verilog 또는 VHDL 탭에서 증분 컴파일 옵션을 활성화합니다.
SRS file synwork 디렉토리의 각 디자인 모듈에 대해 생성됩니다.

3. 처음으로 컴파일러를 실행합니다.
4. 디자인이 변경된 경우 컴파일러를 다시 실행합니다.
컴파일러는 데이터베이스를 분석하고 SRS를 판별합니다. files가 최신 상태이면 변경된 모듈과 바로 위의 부모 모듈만 재생성됩니다. 이렇게 하면 디자인의 런타임을 개선하는 데 도움이 될 수 있습니다.

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3장: 입력 준비

증분 컴파일러 사용

제한 사항
증분형 컴파일러는 다음을 지원하지 않습니다.
· 구성 fileVerilog 또는 VHDL 흐름에 포함된 s · 혼합 HDL 흐름 · 교차 모듈 참조(XMR)가 있는 설계

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구조적 Verilog 흐름 사용

3장: 입력 준비

구조적 Verilog 흐름 사용
합성 도구는 구조적 Verilog를 허용합니다. files를 설계 프로젝트의 입력으로 사용합니다. 구조적 Verilog 컴파일러는 가벼운 파서를 사용하여 구문 의미 검사를 수행하여 런타임을 개선합니다. 이 컴파일러는 복잡한 하드웨어 추출이나 RTL 최적화 작업을 수행하지 않으므로 소프트웨어는 구조적 Verilog의 빠른 컴파일을 실행합니다. files. 소프트웨어는 생성된 구조적 Verilog를 읽을 수 있습니다. files, 다음이 포함된 경우:
· 기술 기본 요소의 인스턴스화
· 간단한 할당 문
· Verilog 2001 및 이전 형식에 지정된 속성
· 속성을 제외한 모든 구성 요소는 Verilog 95 형식으로 지정해야 합니다.
구조적 Verilog 입력을 사용하려면 files:
1. 구조적 Verilog를 지정해야 합니다. file디자인에 포함할 s. 이를 위해 다음을 추가합니다. file 다음 방법 중 하나를 사용하여 프로젝트에 추가합니다.
프로젝트->소스 추가 File 또는 추가 File 프로젝트의 버튼 view Tcl 명령어: add_file -구조체 file이름
이 흐름에는 구조적 Verilog만 포함될 수 있습니다. files 또는 혼합 HDL file구조적 Verilog 넷리스트와 함께 s(Verilog/VHDL/EDF/SRS) files. 그러나 Verilog/VHDL/EDF/SRS 인스턴스는 구조적 Verilog 모듈 내에서 지원되지 않습니다.
2. 구조적 Verilog files는 프로젝트의 Structural Verilog 폴더에 추가됩니다. view. 또한 추가할 수도 있습니다 file다음을 수행할 때 이 디렉토리로 이동합니다.
구조적 Verilog를 선택하세요 file. 마우스 오른쪽 버튼을 클릭하고 선택하세요 File 옵션. Structural Verilog를 선택하세요. File 유형 드롭다운 메뉴.
3. 합성을 실행합니다.
합성 도구는 VM 또는 EDF 넷리스트를 생성합니다. file 지정된 기술에 따라 다릅니다. 이 프로세스는 기본 합성 흐름과 유사합니다.

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구조적 Verilog 흐름 사용

제한 사항
구조적 Verilog 흐름의 제한 사항은 다음을 지원하지 않습니다.
· 기타 모든 RTL 인스턴스 file 유형 · 계층적 프로젝트 관리(HPM) 흐름 · 복잡한 할당 · 컴파일러별 모드 및 스위치

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제약 조건으로 작업하기 Files

3장: 입력 준비

제약 조건으로 작업하기 Files
강제 files는 텍스트입니다 fileSCOPE 인터페이스에서 자동으로 생성되는 s(119페이지의 SCOPE 제약 지정 참조) 또는 텍스트 편집기로 수동으로 생성하는 s. 여기에는 합성 실행을 제약하는 Tcl 명령이나 속성이 포함됩니다. 또는 소스 코드에서 제약을 설정할 수 있지만 이는 선호되는 방법이 아닙니다.
이 섹션에는 다음에 대한 정보가 포함되어 있습니다.
· 제약 조건을 사용하는 경우 File소스 코드에 대한 자세한 내용은 53페이지를 참조하세요.
· 제약을 위한 텍스트 편집기 사용 Files (유산), 54페이지
· 제약에 대한 Tcl 구문 지침 File55페이지
· 제약 조건 확인 File56페이지
· 이 보고서에 대한 자세한 내용은 제약 조건 확인 보고서를 참조하세요.
참조 설명서 270페이지, 56페이지

제약조건을 사용하는 경우 File소스 코드에 대한 설명
제약조건에 제약조건을 추가할 수 있습니다. files(SCOPE 인터페이스에서 생성되거나 텍스트 편집기에서 입력됨) 또는 소스 코드에서. 일반적으로 제약 조건을 사용하는 것이 좋습니다. files, 제약 조건을 적용하기 위해 다시 컴파일할 필요가 없기 때문입니다. 또한 소스 코드를 더 이식 가능하게 만듭니다. 자세한 내용은 112페이지의 SCOPE 편집기 사용을 참조하세요.
그러나 syn_tco, syn_tpd, syn_tsu와 같은 블랙박스 타이밍 제약 조건이 있는 경우 소스 코드에 지시문으로 입력해야 합니다. 속성과 달리 지시문은 제약 조건이 아닌 소스 코드에만 추가할 수 있습니다. files. 소스 코드에 지시문을 추가하는 것에 대한 자세한 내용은 90페이지의 속성 및 지시문 지정을 참조하십시오.

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3장: 입력 준비

제약 조건으로 작업하기 Files

제약을 위한 텍스트 편집기 사용 Files (레거시)
SDC 제약 조건에 대해 레거시 SCOPE 편집기를 사용할 수 있습니다. file릴리스 버전 G-2012.09 이전에 생성되었습니다. 그러나 SDC를 번역하는 것이 좋습니다. files에서 FDC로 fileSCOPE 편집기의 최신 버전을 활성화하고 도구에서 향상된 타이밍 제약 처리 기능을 활용합니다.
레거시 SCOPE 편집기를 사용하도록 선택한 경우 이 섹션에서는 Tcl 제약 조건을 수동으로 생성하는 방법을 보여줍니다. file. 소프트웨어가 자동으로 이것을 생성합니다. file 레거시 SCOPE 편집기를 사용하여 제약 조건을 입력하는 경우 Tcl 제약 조건 file 일반 타이밍 제약 조건만 포함합니다. 블랙박스 제약 조건은 소스 코드에 입력해야 합니다. 자세한 내용은 제약 조건을 사용해야 하는 경우를 참조하세요. File소스 코드에 대한 자세한 내용은 53페이지를 참조하세요.
1. 열기 file 편집을 위해.
SCOPE 창을 닫았는지 확인하세요. 그렇지 않으면
이전 제약조건을 덮어씁니다.
새로운 것을 만들려면 file, 선택하다 File->새로 만들기, 제약조건 선택 File
(범위) 옵션. 이름을 입력하십시오. file 확인을 클릭합니다.
기존 항목을 편집하려면 file, 선택하다 File->열기, 설정 Files의 유형 필터
강제 Files (sdc)를 열고 file 당신이 원하는 것.
2. Tcl Constraint 구문 지침의 구문 지침을 따르세요. File55페이지.
3. 필요한 타이밍 제약을 입력합니다. 구문은 참조 설명서를 참조하세요. 블랙박스 타이밍 제약이 있는 경우 소스 코드에 입력해야 합니다.
4. 제약조건에 공급업체별 속성을 추가할 수도 있습니다. file define_attribute 사용. 제약조건에서 속성 지정 참조 File자세한 내용은 97페이지를 참조하세요.
5. 저장 file.
6. 추가하세요 file 62페이지의 프로젝트 변경 사항에 설명된 대로 프로젝트에 맞게 변경하고 합성을 실행합니다.

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제약 조건으로 작업하기 Files

3장: 입력 준비

제약에 대한 Tcl 구문 지침 Files
이 섹션에서는 제약 조건에 Tcl을 사용하기 위한 일반적인 지침을 다룹니다. files:
· Tcl은 대소문자를 구분합니다.
· 객체 이름 지정: 객체 이름은 HDL 코드의 이름과 일치해야 합니다. 인스턴스 및 포트 이름은 c로 묶습니다.urly 중괄호 { }. 이름에 공백을 사용하지 마십시오. 점(.)을 사용하여 계층적 이름을 구분하십시오. Verilog 모듈에서 인스턴스, 포트 및 다음과 같은 구문을 사용하십시오.
네트 이름:
v:cell [접두사:]객체 이름
여기서 cell은 디자인 엔티티의 이름이고, prefix는 같은 이름의 객체를 식별하는 접두사이며, objectName은 점(.) 구분 기호가 있는 인스턴스 경로입니다. 접두사는 다음 중 하나일 수 있습니다.

접두사(소문자) i: p: b: n:

객체 인스턴스 이름 포트 이름(전체 포트) 포트의 비트 슬라이스 넷 이름

VHDL 모듈에서 인스턴스, 포트, 넷에 대해 다음 구문을 사용합니다.
VHDL 모듈의 이름:
v:셀 [.view] [접두사:]객체 이름
여기서 v:는 이를 다음과 같이 식별합니다. view object, lib는 라이브러리의 이름이고, cell은 디자인 엔티티의 이름입니다. view 은 아키텍처의 이름이고, prefix는 같은 이름을 가진 객체를 식별하는 접두사이며, objectName은 점(.) 구분 기호가 있는 인스턴스 경로입니다. View 설계에 대한 아키텍처가 두 개 이상인 경우에만 필요합니다. 객체의 접두사는 위의 표를 참조하세요.

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3장: 입력 준비

제약 조건으로 작업하기 Files

· 이름 일치 와일드카드는 *(별표는 임의의 수의 이름 일치)입니다.
문자) 및 ? (물음표는 단일 문자와 일치). 이러한 문자는 계층 구분 기호로 사용되는 점과 일치하지 않습니다. 예를 들어ample, 다음 문자열은 statemod 모듈의 statereg 인스턴스의 모든 비트를 식별합니다.
나:statemod.statereg[*]

제약 조건 확인 Files
제약 조건에 대한 구문 및 기타 관련 정보를 확인할 수 있습니다. file제약 조건 검사 명령을 사용합니다. 제약 조건 보고서를 생성하려면 다음을 수행합니다.
1. 제약조건을 생성하세요 file 프로젝트에 추가하세요.
2. 실행->제약 조건 검사를 선택하세요.
이 명령은 FPGA 합성 제약 조건의 구문과 적용성을 확인하는 보고서를 생성합니다. file귀하의 프로젝트에 대한 s입니다. 보고서는 projectName_cck.rpt에 작성됩니다. file 다음 정보가 나열되어 있습니다.
적용되지 않는 제약 조건 설계에 유효하고 적용 가능한 제약 조건 제약 조건에 대한 와일드카드 확장 존재하지 않는 객체에 대한 제약 조건
이 보고서에 대한 자세한 내용은 참조 매뉴얼 270페이지의 제약 조건 확인 보고서를 참조하십시오.

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제4장
논리 합성 프로젝트 설정
Synopsys FPGA 합성 도구로 설계를 합성할 때 설계에 대한 프로젝트를 설정해야 합니다. 다음은 논리 합성을 위한 프로젝트를 설정하는 절차를 설명합니다.
· 프로젝트 설정 Files, 58페이지 · 프로젝트 관리 File 66페이지의 계층 구조 · 72페이지의 구현 설정 · 75페이지의 논리 합성 구현 옵션 설정 · 90페이지의 속성 및 지시문 지정 · 검색 Files, 98페이지 · 보관 Files 및 프로젝트, 101페이지

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4장: 논리 합성 프로젝트 설정

프로젝트 설정 Files

프로젝트 설정 Files
이 섹션에서는 프로젝트를 설정하고 관리하는 방법의 기본 사항을 설명합니다. file 귀하의 디자인을 위해 다음 정보를 포함하세요:
· 프로젝트 생성 File, 58페이지 · 기존 프로젝트 열기 File, 61페이지 · 프로젝트 변경하기, 62페이지 · 프로젝트 설정 View 63페이지의 디스플레이 기본 설정 · 이전 프로젝트의 Verilog 포함 경로 업데이트 File65페이지
특정한 전직에 대해서amp프로젝트 설정에 대한 le file, 사용하는 도구에 대한 튜토리얼을 참조하세요.

프로젝트 생성 File
프로젝트를 설정해야 합니다. file 각 프로젝트에 대해. 프로젝트에는 특정 설계에 필요한 데이터, 즉 소스 목록이 포함됩니다. files, 합성 결과 file, 그리고 장치 옵션 설정. 다음 절차는 프로젝트를 설정하는 방법을 보여줍니다. file 개별 명령을 사용합니다.
1. 다음 중 하나를 선택하여 시작하세요. File->프로젝트 빌드, File->프로젝트 열기 또는 P 아이콘. 새 프로젝트를 클릭합니다.
프로젝트 창에 새 프로젝트가 표시됩니다. 추가를 클릭합니다. File 버튼을 클릭하고 F4를 누르거나 프로젝트->소스 추가를 선택하세요. File 명령. 추가 File프로젝트 대화 상자가 열립니다.
2. 소스 추가 file프로젝트에 s.
양식 상단의 찾는 위치 필드가 오른쪽을 가리키는지 확인하세요.
디렉토리. files는 상자에 나열되어 있습니다. 보이지 않으면 files, 확인 FileType 필드의 s가 올바른 것을 표시하도록 설정되어 있습니다. file 유형. 혼합된 입력이 있는 경우 files, 혼합 언어 소스 사용에 설명된 절차를 따르세요. File44페이지.

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프로젝트 설정 Files

4장: 논리 합성 프로젝트 설정

모든 것을 추가하려면 file디렉토리에 한꺼번에 추가하려면 모두 추가 버튼을 클릭하세요.
양식의 오른쪽. 추가하려면 file개별적으로 클릭하려면 file 목록에서 추가 버튼을 클릭하거나 두 번 클릭합니다. file 이름.
모든 것을 추가할 수 있습니다 file디렉토리에 있는 파일을 선택한 후, 제거 버튼을 눌러 필요 없는 파일을 제거하세요.
VHDL을 추가하는 경우 files, VHDL 라이브러리 팝업 메뉴에서 적절한 라이브러리를 선택합니다. 선택한 라이브러리는 모든 VHDL에 적용됩니다. file대화 상자에서 확인을 클릭하면 됩니다.
프로젝트 창에 새 프로젝트가 표시됩니다. file. 프로젝트 옆에 있는 더하기 기호를 클릭하고 확장하면 다음이 표시됩니다.
소스가 포함된 폴더(혼합 언어 디자인을 위한 두 개의 폴더) files.
만약 당신의 file프로젝트 디렉토리 아래의 폴더에 s가 없는 경우 옵션->프로젝트를 선택하여 이 기본 설정을 지정할 수 있습니다. View 옵션 및 확인 View 프로젝트 file폴더 상자에 s가 있습니다. 이것은 한 종류의 것을 분리합니다. file 프로젝트의 다른 사람으로부터 view 별도의 폴더에 넣어두면 됩니다.

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4장: 논리 합성 프로젝트 설정

프로젝트 설정 Files

기본적으로 rev_1이라는 구현입니다. 구현은 다음과 같습니다.
합성 소프트웨어의 맥락 내에서 설계를 수정하고 외부 소스 코드 제어 소프트웨어 및 프로세스를 대체하지 않습니다. 여러 구현을 통해 장치 및 합성 옵션을 수정하여 설계 옵션을 탐색할 수 있습니다. Synplify Pro에서 여러 구현을 가질 수 있습니다. 각 구현에는 고유한 합성 및 장치 옵션과 고유한 프로젝트 관련 files.

3. 이전 단계에서 설명한 방법을 사용하여 Verilog 또는 VHDL 라이브러리를 추가하여 필요한 라이브러리를 추가합니다. file.
공급업체별 라이브러리의 경우 적절한 라이브러리를 추가하세요. file 에게
프로젝트. 일부 패밀리의 경우 라이브러리가 자동으로 로드되므로 프로젝트에 명시적으로 추가할 필요가 없습니다. file.
타사 VHDL 패키지 라이브러리를 추가하려면 적절한 .vhd를 추가하세요. file 2단계에서 설명한 대로 디자인에 맞게 마우스 오른쪽 버튼을 클릭합니다. file 프로젝트에서 view 그리고 선택하세요 File 옵션 또는 프로젝트->VHDL 라이브러리 설정을 선택합니다. 시뮬레이터와 호환되는 라이브러리 이름을 지정합니다. 예를 들어ample, MYLIB. 이 패키지 라이브러리가 목록에서 최상위 디자인보다 앞에 있는지 확인하십시오. file프로젝트의 s view.
Verilog 및 VHDL 설정에 대한 정보 file 옵션은 84페이지의 Verilog 및 VHDL 옵션 설정을 참조하세요. 또한 이러한 옵션을 설정할 수도 있습니다. file 합성을 실행하기 전에 나중에 옵션을 선택하세요.
공급업체별 매크로 라이브러리와 블랙 bLoOx 사용에 대한 추가 공급업체별 정보는 487페이지의 Microsemi 디자인 최적화를 참조하세요.
일반 기술 구성 요소의 경우 다음을 추가할 수 있습니다.
소프트웨어와 함께 제공되는 기술 독립적인 Verilog 라이브러리

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4장: 논리 합성 프로젝트 설정

(install_dir/lib/generic_ technology/gtech.v)를 디자인에 추가하거나, 고유한 일반 구성 요소 라이브러리를 추가합니다. 충돌이 있을 수 있으므로 둘 다 함께 사용하지 마십시오.
4. 확인 file 프로젝트에서 주문 view. File 특히 VHDL의 경우 순서가 중요합니다. files.
VHDL의 경우 files, 당신은 자동으로 주문할 수 있습니다 file~에 의해
실행->VHDL 정렬 선택 Files. 또는 수동으로 이동합니다. file프로젝트의 s view. 패키지 files는 사용되기 전에 컴파일되므로 목록에서 가장 먼저 나와야 합니다. 여러 곳에 디자인 블록이 분산되어 있는 경우 files, 다음 사항이 있는지 확인하세요. file 주문: file 엔터티를 포함하는 것이 먼저 나와야 하며 그 다음에 아키텍처가 나와야 합니다. file, 그리고 마지막으로 file 구성을 사용하여.
프로젝트에서 view, 마지막을 확인하세요 file 프로젝트에서 view 이다
최상위 소스 file. 또는 최상위 수준을 지정할 수 있습니다. file 장치 옵션을 설정할 때.
5. 선택 File->저장, 프로젝트 이름을 입력하고 저장을 클릭합니다. 프로젝트 창에 변경 사항이 반영됩니다.
6. 프로젝트를 닫으려면 file, 프로젝트 닫기 버튼을 선택하거나 File->프로젝트 닫기.

기존 프로젝트 열기 File
프로젝트를 여는 방법은 두 가지가 있습니다 file: 오픈 프로젝트와 일반 File ->열기 명령.
1. 열려는 프로젝트가 최근에 작업한 프로젝트인 경우 직접 선택할 수 있습니다. File->최근 프로젝트-> 프로젝트 이름.
2. 다음 방법 중 하나를 사용하여 프로젝트를 엽니다. file:

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프로젝트 설정 Files

프로젝트 열기 명령

File->명령 열기

선택하다 File->프로젝트 열기, 프로젝트 창의 왼쪽에 있는 프로젝트 열기 버튼을 클릭하거나, P 아이콘을 클릭하세요.
최근 프로젝트를 열려면 최근 프로젝트 목록에서 해당 프로젝트를 두 번 클릭하세요.
그렇지 않은 경우 기존 프로젝트 버튼을 클릭하여 열기 대화 상자를 열고 프로젝트를 선택합니다.

선택하다 File->열기.
찾는 위치: 필드에 올바른 디렉토리를 지정하세요.
세트 File 프로젝트 유형의 Files (*.prj). 상자에는 프로젝트가 나열됩니다. files.
열려는 프로젝트를 두 번 클릭하세요.

프로젝트가 프로젝트 창에서 열립니다.

프로젝트 변경하기
일반적으로 추가, 삭제 또는 교체합니다. files.
1. 소스 또는 제약조건을 추가하려면 file프로젝트에 추가하려면 추가를 선택하세요. Files 버튼 또는 프로젝트->소스 추가 File 선택을 열려면 Files 프로젝트에 추가 대화 상자. 프로젝트 만들기 참조 File자세한 내용은 58페이지를 참조하세요.
2. 삭제하려면 file 프로젝트에서 다음을 클릭하세요 file 프로젝트 창에서 Delete 키를 누릅니다.
3. 교체하려면 file 프로젝트에서,
선택하세요 file 프로젝트 창에서 변경하고 싶은 사항입니다.
변경을 클릭하세요 File 버튼을 클릭하거나 프로젝트->변경을 선택하세요 File.
소스에서 File 열리는 대화 상자에서 찾는 위치를 디렉토리로 설정합니다.
새로운 곳 file 위치하고 있습니다. 새로운 file 동일한 유형이어야 합니다. file 교체하고 싶습니다.
당신이 보이지 않는 경우 file 나열된 유형을 선택하십시오 file 당신은에서 필요합니다
그만큼 FileType 필드의 s입니다.
더블클릭하세요 file. 새로운 file 프로젝트에서 이전 것을 대체합니다
목록.LO
4. 프로젝트 방법을 지정하려면 file프로젝트에 저장하려면 마우스 오른쪽 버튼을 클릭하세요. file 프로젝트에서 view 그리고 선택하세요 File 옵션. 저장 설정 File 프로젝트 기준 또는 절대 경로 중에서 선택할 수 있습니다.

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5. 시간을 확인하려면amp 에 file, 마우스 오른쪽 버튼을 클릭하세요 file 프로젝트에서 view 그리고 선택하세요 File 옵션. 시간을 확인하세요 file 마지막으로 수정되었습니다. 확인을 클릭하세요.

프로젝트 설정 View 디스플레이 환경 설정
프로젝트의 구성 및 표시를 사용자 정의할 수 있습니다. files. 1. 옵션->프로젝트를 선택하세요. View 옵션. 프로젝트 View 옵션 양식이 열립니다.

2. 다양한 종류의 입력을 구성하려면 file별도의 폴더에 있는지 확인하세요 View 프로젝트 File폴더에 있는 s입니다.
이 옵션을 선택하면 프로젝트에 별도의 폴더가 생성됩니다. view 제약을 위해 files 및 출처 files.

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3. 제어 file 다음이 표시됩니다.
모든 것을 자동으로 표시합니다 files, 프로젝트 라이브러리 표시를 체크하여.
이것은 체크되지 않았습니다, 프로젝트 view 표시되지 않습니다 file더하기 기호를 클릭하고 확장할 때까지 file폴더에 있어요.
프로젝트의 상자 중 하나를 선택하세요 File 이름 표시 섹션
결정하기 위한 형태 file이름이 표시됩니다. 이름만 표시할 수 있습니다. file이름, 상대 경로 또는 절대 경로.
4. 에게 view 프로젝트 file사용자 정의 폴더에 있는 s를 확인하세요. View 프로젝트 File사용자 정의 폴더의 s. 자세한 내용은 66페이지의 사용자 정의 폴더 만들기를 참조하세요. 유형 폴더는 사용자 정의 폴더에 여러 유형이 있는 경우에만 표시됩니다.

사용자 정의 폴더
© 2014 시놉시스, 주식회사 64

LO
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5. 동일한 프로젝트에서 두 개 이상의 구현을 열려면 view, 여러 프로젝트 열기 허용을 체크하세요.
프로젝트 1

프로젝트 2

6. 출력 제어 file 다음이 표시됩니다.
모두 보기를 확인하세요 File결과 디렉토리 상자에 s를 입력하여 모든 출력을 표시합니다.
file합성 후 생성된 s입니다.
출력 변경 file 헤더 바 중 하나를 클릭하여 구성
구현 결과에서 view. 그룹화할 수 있습니다 file유형별로 검색하거나, 마지막 수정 날짜에 따라 정렬할 수 있습니다.
7. 에게 view file 정보를 선택하세요 file 프로젝트에서 view, 마우스 오른쪽 버튼을 클릭하고 선택하세요 File 옵션. 예를 들어ample, 날짜를 확인할 수 있어요 file 수정되었습니다.
이전 프로젝트의 Verilog 포함 경로 업데이트 Files
프로젝트가 있는 경우 file 이전 버전의 소프트웨어(8.1 이전)로 생성된 경우 Verilog에는 이 경로가 포함됩니다. file 결과 디렉토리 또는 소스에 상대적입니다. file `include 문과 함께. 8.1 이후 릴리스에서는 프로젝트 file `include 경로는 프로젝트에 상대적입니다. file 단지. 최신 릴리스의 GUI는 이전 prj를 자동으로 업그레이드하지 않습니다. files는 새로운 규칙을 준수합니다. 이전 프로젝트를 업그레이드하고 사용하려면 file, 다음 중 하나를 수행합니다.
· PRJ를 수동으로 편집합니다. file 텍스트 편집기에서 다음을 추가합니다.
각 set_option -include_path 앞의 줄:
set_option -프로젝트_상대_포함 1
· 최신 버전의 소프트웨어로 새 프로젝트를 시작하고 다음을 삭제합니다.
오래된 프로젝트입니다. 이렇게 하면 새 prj가 만들어집니다. file include가 prj에 상대적인 새로운 규칙을 준수합니다. file.

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프로젝트 관리 File 계층

프로젝트 관리 File 계층
다음 섹션에서는 사용자 정의 폴더를 만들고 관리하는 방법을 설명합니다. file프로젝트의 s view:
· 사용자 정의 폴더 생성 · 사용자 정의 프로젝트 폴더 조작 · 사용자 정의 Files

사용자 정의 폴더 생성
논리적 폴더를 생성하고 사용자 정의할 수 있습니다. file프로젝트 내의 다양한 계층 그룹으로 view. 이러한 폴더는 어떤 이름이나 계층 수준으로든 지정할 수 있습니다. 예를 들어ample, 당신은 임의로 운영 체제를 일치시킬 수 있습니다 file 구조 또는 HDL 논리 계층 구조. 사용자 지정 폴더는 파란색으로 구분됩니다.

사용자 정의 폴더를 생성한 다음 추가하는 방법에는 여러 가지가 있습니다. file프로젝트에서 그들에게 s를 제공합니다. 다음 방법 중 하나를 사용하세요.

1. 프로젝트를 마우스 오른쪽 버튼으로 클릭하세요. file 또는 다른 사용자 지정 폴더를 선택하고 팝업 메뉴에서 폴더 추가를 선택합니다. 그런 다음 다음 중 하나를 수행합니다. file 운영:

마우스 오른쪽 버튼을 클릭하면 다음과 같이 표시됩니다.

그것에 대하여

피이올레우오엘크르오프닐리시타네드르

선택 선택

폴더에 배치. 기존 폴더의 하위 메뉴 또는 생성

새로운 폴더.

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프로젝트 관리 File 계층

4장: 논리 합성 프로젝트 설정

폴더 이름은 임의로 지정할 수 있지만, 계층 구분 기호인 (/) 문자는 사용하지 마세요.
폴더 이름을 바꾸려면 폴더를 마우스 오른쪽 버튼으로 클릭하고 이름 바꾸기를 선택하세요.
팝업 메뉴. 폴더 이름 바꾸기 대화 상자가 나타납니다. 새 이름을 지정하세요.
2. 추가를 사용하세요 File폴더 계층의 전체 내용을 추가하고 선택적으로 배치하려면 프로젝트 대화 상자를 사용합니다. file대화 상자 표시에 나열된 OS 폴더 계층 구조에 해당하는 사용자 정의 폴더로 s를 넣습니다.

이렇게 하려면 추가를 선택하세요 File 프로젝트의 버튼 view.
대화 상자에서 dsp와 같은 요청된 폴더를 선택한 다음
추가 버튼을 클릭하세요. 이렇게 하면 모든 것이 배치됩니다. filedsp 계층 구조에서 방금 만든 사용자 정의 폴더로 s를 넣습니다.

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프로젝트 관리 File 계층

자동으로 배치하려면 file사용자 정의 폴더에 해당
OS 폴더 계층에서 추가라는 옵션을 확인하세요. File대화 상자에서 사용자 지정 폴더를 선택합니다.
기본적으로 사용자 정의 폴더 이름은 폴더 이름과 동일합니다.
포함하는 file프로젝트에 추가할 s 또는 폴더. 그러나 폴더 옵션 버튼을 클릭하여 폴더 이름을 수정할 수 있습니다. 다음 대화 상자가 표시됩니다.

사용하려면:
폴더만 포함 file폴더 이름을 입력하려면 OS 사용을 클릭하세요.
폴더 이름.
선택된 폴더의 경로 이름을 통해 수준을 결정합니다.
사용자 정의 폴더 경로에 반영된 계층 구조입니다.

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3. 드래그 앤 드롭이 가능합니다. fileOS Explorer 애플리케이션에서 프로젝트로 s 및 폴더 view이 기능은 KDE를 실행하는 Windows 및 Linux 데스크톱에서 사용할 수 있습니다.
드래그 앤 드롭할 때 file, 프로젝트에 즉시 추가됩니다.
열려 있는 프로젝트가 없으면 소프트웨어가 프로젝트를 만듭니다.
드래그 앤 드롭할 때 file 폴더 위에 놓이면 그 안에 놓이게 됩니다
폴더. 처음에는 추가 File프로젝트 대화 상자가 표시되어 확인을 요청합니다. file프로젝트에 추가할 s입니다. 확인을 클릭하여 수락할 수 있습니다. files. 변경하고 싶은 경우 모두 제거 버튼을 클릭하고 새 필터나 옵션을 지정할 수 있습니다.

참고: 프로젝트에서 사용자 정의 폴더를 표시하려면 view, 옵션->프로젝트를 선택하세요 View 옵션 메뉴에서 확인란을 활성화/비활성화합니다. View 프로젝트 File대화 상자에서 사용자 지정 폴더에 s를 추가합니다.

사용자 정의 프로젝트 폴더 조작
다음 절차에서는 제거 방법을 설명합니다. file폴더에서 s를 제거하고, 폴더를 삭제하고, 폴더 계층 구조를 변경합니다.
1. 제거하려면 file 사용자 정의 폴더에서 다음 중 하나를 선택하세요.
다른 폴더나 프로젝트로 끌어다 놓으세요. 강조 표시 file, 마우스 오른쪽 버튼을 클릭하고 폴더에서 제거를 선택하세요.
팝업 메뉴.
Delete(DEL) 키를 사용하지 마십시오. file 프로젝트에서.
2. 사용자 지정 폴더를 삭제하려면 해당 폴더를 강조 표시한 다음 마우스 오른쪽 버튼을 클릭하고 팝업 메뉴에서 삭제를 선택하거나 DEL 키를 누릅니다. 폴더를 삭제할 때 다음 선택 사항 중 하나를 선택합니다.
예를 클릭하면 폴더가 삭제됩니다. file폴더에 포함되어 있습니다
프로젝트.
폴더를 삭제하려면 '아니요'를 클릭하세요.

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프로젝트 관리 File 계층

3. 사용자 정의 폴더의 계층 구조를 변경하려면:
다른 폴더 내에서 폴더를 끌어서 놓아 하위 폴더로 만듭니다.
폴더나 프로젝트를 클릭해서 최상위로 이동하세요.
사용자 정의 폴더의 최상위 계층을 제거하려면 끌어서 놓으세요.
프로젝트 위의 원하는 하위 계층. 그런 다음 폴더의 빈 루트 디렉토리를 삭제합니다.
예를 들어amp기존 사용자 정의 폴더 디렉토리가 다음과 같은 경우:
/전amples/Verilog/RTL
단일 레벨 RTL 계층 구조만 원한다고 가정하고, 프로젝트 위로 RTL을 끌어다 놓습니다. 그런 다음 /Ex를 삭제할 수 있습니다.amples/Verilog 디렉토리.

사용자 정의 조작 Files
또한, 다음 유형의 사용자 정의를 수행할 수 있습니다. file 운영:
1. 표시를 억제하려면 file유형 폴더에서 프로젝트를 마우스 오른쪽 버튼으로 클릭합니다. view 그리고 프로젝트를 선택하세요 View 옵션 또는 옵션->프로젝트 선택 View 옵션. 옵션을 비활성화합니다. View 프로젝트 File대화 상자에서 폴더 유형을 선택합니다.
2. 표시하려면 file프로젝트 순서 대신 알파벳순으로 정렬하려면 정렬을 선택하세요. File프로젝트의 s 버튼 view 제어판. 제어판의 왼쪽 하단에 있는 아래쪽 화살표 키를 클릭하여 제어판을 켜고 끕니다.

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프로젝트 관리 File 계층

4장: 논리 합성 프로젝트 설정

제어판 토글
3. 순서를 변경하려면 file프로젝트의 s:
사용자 정의 폴더 및 정렬을 비활성화해야 합니다. files. 드래그 앤 드롭 file 목록에서 원하는 위치로 files.
4. 변경하려면 file 유형, 끌어서 새 유형 폴더로 놓습니다. 소프트웨어가 확인을 요청합니다.

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4장: 논리 합성 프로젝트 설정

구현 설정

구현 설정
구현은 특정 제약 조건 및 기타 설정으로 구현된 프로젝트의 버전입니다. 프로젝트는 각각 고유한 설정을 가진 여러 구현을 포함할 수 있습니다.

여러 구현을 사용하여 작업
Synplify Pro 도구를 사용하면 동일한 디자인의 여러 구현을 만든 다음 결과를 비교할 수 있습니다. 이를 통해 동일한 디자인에 대해 다양한 설정을 실험할 수 있습니다. 구현은 합성 소프트웨어 컨텍스트 내에서 디자인을 수정한 것이며 외부 소스 코드 제어 소프트웨어 및 프로세스를 대체하지 않습니다.
1. 구현 추가 버튼을 클릭하거나 프로젝트->새 구현을 선택하고 새 장치 옵션(장치 탭), 새 옵션(옵션 탭) 또는 새 제약 조건을 설정합니다. file (제약조건 탭).
소프트웨어는 프로젝트에서 또 다른 구현을 생성합니다. view. 새로운 구현은 이전 구현과 동일한 이름을 갖지만 숫자 접미사가 다릅니다. 다음 그림은 현재(활성) 구현이 강조 표시된 두 구현인 rev1과 rev2를 보여줍니다.

새로운 구현에서는 동일한 소스 코드를 사용합니다. files, 하지만 다른 장치 옵션과 제약이 있습니다. 일부를 복사합니다. file이전 구현의 s: tlg 로그 file, srs RTL 넷리스트 file, 그리고 design_fsm.sdc file FSM Explorer에서 생성. 소프트웨어는 합성 실행의 반복 가능한 기록을 보관합니다.

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구현 설정

4장: 논리 합성 프로젝트 설정

2. 새로운 설정으로 합성을 다시 실행합니다.
현재 구현만 실행하려면 '실행'을 클릭하세요.
프로젝트의 모든 구현을 실행하려면 실행->모두 실행을 선택하세요.
구현.
여러 구현을 사용하여 다른 부분을 시도하거나 다른 주파수로 실험할 수 있습니다. 옵션 설정에 대한 정보는 75페이지의 논리 합성 구현 옵션 설정을 참조하세요.
프로젝트 view 활성 구현이 강조 표시되고 해당 출력이 포함된 모든 구현을 표시합니다. file구현 결과에 표시된 활성 구현에 대해 생성된 s view 오른쪽에; 활성 구현을 변경하면 출력이 변경됩니다. file 디스플레이. Watch 창은 활성 구현을 모니터링합니다. 이 창을 모든 구현을 감시하도록 구성하면 새 구현이 창에서 자동으로 업데이트됩니다.
3. 결과를 비교해보세요.
선택한 기준을 비교하려면 Watch 창을 사용하세요. 반드시 설정하세요.
Configure Watch 명령과 비교하려는 구현. 자세한 내용은 190페이지의 Watch 창 사용을 참조하세요.

세부 사항을 비교하려면 로그를 비교하세요. file 결과.
4. 구현의 이름을 바꾸려면 프로젝트에서 구현 이름에서 마우스 오른쪽 버튼을 클릭합니다. view, 팝업 메뉴에서 구현 이름 변경을 선택하고 새 이름을 입력합니다.
현재 UI가 구현을 덮어씁니다. 9.0 이전 릴리스에서는 구현이 보존되어 이름이 변경됩니다.
5. 구현을 복사하려면 프로젝트의 구현 이름에서 마우스 오른쪽 버튼을 클릭합니다. view, 팝업 메뉴에서 구현 복사를 선택하고 복사본의 새 이름을 입력합니다.

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4장: 논리 합성 프로젝트 설정

구현 설정

6. 구현을 삭제하려면 프로젝트에서 구현 이름에서 마우스 오른쪽 버튼을 클릭합니다. view을 클릭하고 팝업 메뉴에서 구현 제거를 선택합니다.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정
논리 합성 구현 옵션 설정
합성 구현에 대한 글로벌 옵션을 설정할 수 있으며, 그 중 일부는 기술에 따라 다릅니다. 이 섹션에서는 장치, 최적화 및 file 구현 옵션 명령으로 옵션을 지정합니다. 구현에 대한 제약 조건을 설정하는 방법에 대한 자세한 내용은 119페이지의 SCOPE 제약 조건 지정을 참조하십시오. 개별 속성 또는 지시문으로 글로벌 설정을 재정의하는 방법에 대한 자세한 내용은 90페이지의 속성 및 지시문 지정을 참조하십시오.
이 섹션에서는 다음 주제에 대해 설명합니다.
· 75페이지의 장치 옵션 설정 · 78페이지의 최적화 옵션 설정 · 글로벌 주파수 및 제약 조건 지정 Files, 80페이지 · 결과 옵션 지정, 82페이지 · 타이밍 보고서 출력 지정, 84페이지 · Verilog 및 VHDL 옵션 설정, 84페이지
장치 옵션 설정
장치 옵션은 합성 실행에 대해 설정할 수 있는 글로벌 옵션의 일부입니다. 여기에는 부품 선택(기술, 부품 및 속도 등급)과 구현 옵션(I/O 삽입 및 팬아웃)이 포함됩니다. 옵션과 이러한 옵션의 구현은 기술마다 다를 수 있으므로 공급업체 옵션에 대한 정보는 참조 설명서의 공급업체 장을 확인하세요.
1. 구현 옵션 버튼을 클릭하거나 프로젝트->구현 옵션을 선택하여 구현 옵션 양식을 열고, 아직 선택되지 않았다면 위쪽의 장치 탭을 클릭합니다.
2. 기술, 부품, 패키지, 속도를 선택합니다. 사용 가능한 옵션은 선택한 기술에 따라 다릅니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
3. 장치 매핑 옵션을 설정합니다. 옵션은 선택한 기술에 따라 다릅니다.
옵션의 의미가 확실하지 않으면 옵션을 클릭하여 확인하세요.
아래 상자에 설명이 있습니다. 옵션에 대한 전체 설명은 F1을 클릭하거나 참조 설명서의 해당 공급업체 장을 참조하십시오.
옵션을 설정하려면 값을 입력하거나 상자를 선택하여 활성화하세요.
팬아웃 제한 설정 및 리타이밍에 대한 자세한 내용은 348페이지의 팬아웃 제한 설정 및 334페이지의 리타이밍을 참조하세요. 다른 공급업체별 옵션에 대한 자세한 내용은 참조 설명서에서 해당 공급업체 장과 기술 제품군을 참조하세요.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정

4. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 논리 합성 구현 옵션 설정 참조). 확인을 클릭합니다.
5. 실행 버튼을 클릭하여 디자인을 합성합니다. 소프트웨어는 사용자가 설정한 옵션을 사용하여 디자인을 컴파일하고 매핑합니다.
6. 스크립트로 장치 옵션을 설정하려면 set_option Tcl 명령을 사용합니다. 다음 표에는 동등한 Tcl 명령에 매핑된 Device 탭의 장치 옵션의 알파벳순 목록이 포함되어 있습니다. 옵션은 기술 및 제품군 기반이므로 표에 나열된 모든 옵션이 선택한 기술에서 사용할 수 없을 수 있습니다. 모든 명령은 set_option으로 시작하고, 그 뒤에 표시된 대로 열의 구문이 옵니다. 공급업체의 가장 포괄적인 옵션 목록은 참조 설명서를 확인하십시오.
다음 표는 대부분의 장치 옵션을 보여줍니다.

분석가 비활성화 I/O 삽입 팬아웃 가이드에 대한 주석이 달린 속성 옵션

Tcl 명령어(set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit 팬아웃 값

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정

옵션

Tcl 명령어(set_option…)

패키지

-패키지 패키지 이름

부분

-부분 부분 이름

혼합 드라이버 해결

-여러 드라이버 해결 {1|0}

속도

-속도등급 속도등급

기술

-기술 키워드

컴파일 지점 타이밍 데이터 업데이트 -update_models_cp {0|1}

HDL Analyst 데이터베이스 생성 -hdl_qload {1|0}

최적화 옵션 설정
최적화 옵션은 구현에 대해 설정할 수 있는 글로벌 옵션의 일부입니다. 이 섹션에서는 빈도와 같은 옵션과 리소스 공유와 같은 글로벌 최적화 옵션을 설정하는 방법을 설명합니다. UI의 적절한 버튼으로 이러한 옵션 중 일부를 설정할 수도 있습니다.
1. 구현 옵션 버튼을 클릭하거나 프로젝트->구현 옵션을 선택하여 구현 옵션 양식을 열고, 맨 위에 있는 옵션 탭을 클릭합니다.
2. 양식이나 프로젝트에서 원하는 최적화 옵션을 클릭합니다. view. 선택 사항은 기술에 따라 다릅니다. 기술에 사용할 수 없는 옵션은 회색으로 표시됩니다. 한 곳에서 옵션을 설정하면 다른 곳에서 자동으로 업데이트됩니다.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정

프로젝트 View

최적화 옵션 구현 옵션->옵션

이러한 최적화 사용에 대한 자세한 내용은 다음 섹션을 참조하세요.

FSM 컴파일러 FSM 탐색기
리소스 공유 리타이밍

354페이지의 상태 머신 최적화
FSM Explorer 실행, 359페이지 참고: Microsemi 기술의 하위 집합만 FSM Explorer 옵션을 지원합니다. 프로젝트->구현 옵션->옵션 패널을 사용하여 도구에서 지정한 장치에 대해 이 옵션이 지원되는지 확인합니다.
리소스 공유, 352페이지
334페이지의 리타이밍

동등한 Tcl set_option 명령 옵션은 다음과 같습니다.

옵션 FSM 컴파일러 FSM 탐색기 리소스 공유 리타이밍

set_option Tcl 명령 옵션 -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 논리 합성 구현 옵션 설정 참조). 확인을 클릭합니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
4. 실행 버튼을 클릭하여 합성을 실행하세요.
소프트웨어는 사용자가 설정한 옵션을 사용하여 디자인을 편집하고 매핑합니다.
HDL 분석 데이터베이스 생성
기본적으로 소프트웨어는 전체 설계를 읽고, 논리 최적화 및 타이밍 전파를 수행하고, 단일 넷리스트(SRS)에 출력을 씁니다. 설계가 커질수록 설계를 실행하고 디버깅하는 시간이 더 어려워집니다.
이 옵션을 사용하면 컴파일러가 설계를 여러 모듈로 미리 분할하여 별도의 넷리스트에 기록할 수 있습니다. files(srs). 이 옵션을 활성화하려면 구현 옵션 대화 상자의 옵션 탭에서 HDL Analyst 데이터베이스 생성 확인란을 선택합니다. 이 기능은 대규모 디자인의 메모리 사용량을 크게 개선합니다.
다음의 set_option Tcl 명령을 사용하여 Tcl 스크립트 창에서 이 기능을 활성화할 수도 있습니다.
설정_옵션 -hdl_q로드 1
HDL Analyst Database Generation 옵션이 활성화되면 HDL Analyst 도구의 Incremental Quick Load 옵션을 사용하여 단일 넷리스트(srs) 또는 여러 최상위 RTL 모듈 넷리스트(srs)를 사용하여 설계를 표시합니다. 이 도구는 다음과 같은 이점을 얻을 수 있습니다.tag이 기능의 e는 영향을 받는 디자인 계층만 동적으로 로드하여 가능합니다. 예를 들어ample, 계층 브라우저는 빠른 로드를 위해 필요에 따라 하위 계층만 확장할 수 있습니다. Incremental Quick Load 옵션은 HDL Analyst 옵션 대화 상자의 일반 패널에 있습니다. 304페이지의 일반 패널을 참조하세요.

전역 주파수 및 제약 조건 지정 Files

이 절차에서는 전역 주파수를 설정하고 제약 조건을 지정하는 방법을 설명합니다. file구현을 위한 s입니다.

1. 글로벌 주파수를 설정하려면 다음 중 하나를 수행하세요.

프로젝트에 글로벌 주파수를 입력하세요 view.

구현을 클릭하여 구현 옵션 양식을 엽니다.

옵션 버튼 제약 조건 탭.

선택하기

프로젝트->구현

옵션,

그리고

딸깍 하는 소리

그만큼

동등한 Tcl set_option 명령은 -frequency frequencyValue입니다.

Synplify Pro for Microsemi Edition 사용자 가이드 2014년 XNUMX월

논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정
119페이지의 SCOPE 제약 지정에서 설명한 대로 글로벌 주파수를 로컬 제약으로 재정의할 수 있습니다. Synplify Pro 도구에서 글로벌 주파수를 설정하는 대신 디자인에 대한 클록 제약을 자동으로 생성할 수 있습니다. 자세한 내용은 291페이지의 자동 제약 사용을 참조하세요.
글로벌 주파수 및 제약 프로젝트 View
구현 옵션->제약 조건

2. 제약조건을 지정하려면 file구현을 위해서는 다음 중 하나를 수행하세요.
프로젝트->구현 옵션->제약조건을 선택합니다. 제약조건을 확인합니다.
file프로젝트에서 사용하고 싶은 s.
구현 옵션->제약 조건 패널에서 다음을 클릭할 수도 있습니다.
제약조건을 추가하다 file.
사용하려는 구현을 선택한 후 추가를 클릭합니다. File 에서
프로젝트 view, 제약조건을 추가합니다. file당신이 필요합니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
제약조건을 생성하려면 file자세한 내용은 119페이지의 SCOPE 제약 조건 지정을 참조하세요.
3. 제약조건을 제거하려면 file구현에서 다음 중 하나를 수행합니다.
프로젝트->구현 옵션->제약조건을 선택합니다. 체크박스를 클릭합니다.
옆에 file 이름.
프로젝트에서 view, 제약조건을 마우스 오른쪽 버튼으로 클릭합니다. file 제거해야 하며
프로젝트에서 제거를 선택합니다.
이렇게 하면 제약 조건이 제거됩니다. file 구현에서 삭제하지는 않지만.
4. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 논리 합성 구현 옵션 설정 참조). 확인을 클릭합니다.
디자인을 합성하면 소프트웨어가 사용자가 설정한 옵션을 사용하여 디자인을 컴파일하고 매핑합니다.
결과 옵션 지정
이 섹션에서는 합성 실행의 출력에 대한 기준을 지정하는 방법을 보여줍니다.
1. 구현 옵션 버튼을 클릭하거나 프로젝트->구현 옵션을 선택하여 구현 옵션 양식을 열고, 맨 위에 있는 구현 결과 탭을 클릭합니다.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정

2. 출력을 지정하세요 file생성하려는 s.
매핑된 넷리스트를 생성하려면 files, Write Mapped Verilog Netlist 또는 Write를 클릭하세요.
매핑된 VHDL 넷리스트.
공급업체별 제약 조건을 생성하려면 file 앞으로 주석을 달기 위해,
공급업체 제약 조건 작성을 클릭하세요 File. 이 보고서에 대한 자세한 내용은 참조 매뉴얼 270페이지의 제약 조건 검사 보고서(56페이지)를 참조하세요.
3. 결과를 쓸 디렉토리를 설정합니다.
4. 출력 형식 설정 file스크립팅을 위한 동등한 Tcl 명령어는 project -result_format 형식입니다.
또한 이름 매핑을 제어하기 위해 속성을 설정할 수도 있습니다. 자세한 내용은 참조 설명서의 해당 공급업체 장을 참조하십시오.
5. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 논리 합성 구현 옵션 설정 참조). 확인을 클릭합니다.
디자인을 합성하면 소프트웨어가 사용자가 설정한 옵션을 사용하여 디자인을 컴파일하고 매핑합니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
타이밍 보고서 출력 지정
다음 옵션을 설정하여 타이밍 보고서에 얼마나 많은 내용이 보고되는지 결정할 수 있습니다.
1. 프로젝트->구현 옵션을 선택하고 타이밍 보고서 탭을 클릭합니다. 2. 소프트웨어에서 보고할 중요 경로의 수를 설정합니다.

3. 중요 경로 섹션에 보고하려는 시작점과 종료점의 수를 지정합니다.
4. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 로직 합성 구현 옵션 설정 참조). 확인을 클릭합니다. 설계를 합성하면 소프트웨어가 사용자가 설정한 옵션을 사용하여 설계를 컴파일하고 매핑합니다.
Verilog 및 VHDL 옵션 설정
Verilog 및 VHDL 소스를 설정할 때 file프로젝트에 s를 추가하면 특정 컴파일러 옵션도 지정할 수 있습니다.
Verilog 설정 File 옵션
Verilog를 설정했습니다 file 프로젝트->구현 옵션->Verilog 또는 옵션->Verilog 컴파일러 구성을 선택하여 옵션을 설정합니다.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정

1. 사용할 Verilog 형식을 지정하세요.
모든 컴파일러를 전역적으로 설정하려면 file프로젝트에서 s를 선택하세요
프로젝트->구현 옵션->Verilog. Verilog 2001 또는 SystemVerilog를 사용하는 경우 지원되는 구성 요소에 대한 참조 설명서를 확인하세요.
Verilog 컴파일러를 지정하려면 file 기준으로 선택하세요 file 에서
프로젝트 view. 마우스 오른쪽 버튼을 클릭하고 선택하세요 File 옵션. 적절한 컴파일러를 선택하세요. 기본 Verilog file 새로운 프로젝트에는 SystemVerilog 형식이 사용됩니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
2. 프로젝트에서 아직 수행하지 않은 경우 최상위 모듈을 지정합니다. view.
3. 소스 코드에서 매개변수를 추출하려면 다음을 수행합니다.
매개변수 추출을 클릭합니다. 기본값을 재정의하려면 매개변수에 대한 새 값을 입력합니다.
소프트웨어는 현재 구현에만 새 값을 사용합니다. 혼합 설계에는 매개변수 추출이 지원되지 않는다는 점에 유의하세요.

4. 컴파일러 지시문에 지시문을 입력하고, 공백을 사용하여 문장을 구분합니다. 일반적으로 코드에서 'ifdef 및 `define 문장으로 입력하는 지시문을 입력할 수 있습니다. 예를 들어ample, ABC=30은 소프트웨어가 프로젝트에 다음 문장을 쓰게 합니다. file:
set_option -hdl_define -set “ABC=30”
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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정
5. 포함 경로 순서에서 Verilog에 대한 포함 명령의 검색 경로를 지정합니다. file프로젝트에 있는 s. 상자의 오른쪽 위 모서리에 있는 버튼을 사용하여 경로를 추가, 삭제 또는 재정렬합니다.
6. 라이브러리 디렉토리에서 라이브러리가 포함된 디렉토리 경로를 지정합니다. file프로젝트에 대한 s. 상자의 오른쪽 위 모서리에 있는 버튼을 사용하여 경로를 추가, 삭제 또는 재정렬합니다.
7. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 로직 합성 구현 옵션 설정 참조). 확인을 클릭합니다. 설계를 합성하면 소프트웨어가 사용자가 설정한 옵션을 사용하여 설계를 컴파일하고 매핑합니다.

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4장: 논리 합성 프로젝트 설정 논리 합성 구현 옵션 설정
VHDL 설정 File 옵션
VHDL을 설정했습니다 file 프로젝트->구현 옵션->VHDL 또는 옵션->VHDL 컴파일러 구성을 선택하여 옵션을 선택합니다.

VHDL 소스의 경우 아래 설명된 옵션을 지정할 수 있습니다.
1. 프로젝트에서 아직 수행하지 않은 경우 최상위 모듈을 지정합니다. view. 최상위 모듈이 기본 작업 라이브러리에 없는 경우 컴파일러가 모듈을 찾을 수 있는 라이브러리를 지정해야 합니다. 이를 수행하는 방법에 대한 자세한 내용은 200페이지의 VHDL 패널을 참조하세요.
또한 이 옵션은 혼합 언어 설계에 사용할 수도 있고, HDL Analyst 표시 및 회로도에서 LdOebugging을 위한 실제 최상위 엔터티가 아닌 모듈을 지정하려는 경우에도 사용할 수 있습니다. views. 2. 사용자 정의 상태 머신 인코딩의 경우 다음을 수행합니다.
사용하고 싶은 인코딩 종류를 지정하세요.

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논리 합성 구현 옵션 설정 4장: 논리 합성 프로젝트 설정
FSM 컴파일러를 비활성화합니다.
설계를 합성할 때 소프트웨어는 여기에서 설정한 컴파일러 지시문을 사용하여 상태 머신을 인코딩하고 컴파일러 지시문을 재정의하는 FSM 컴파일러를 실행하지 않습니다. 또는 308페이지의 VHDL에서 상태 머신 정의에 설명된 대로 syn_encoding 속성으로 상태 머신을 정의할 수 있습니다.
3. 소스 코드에서 제네릭을 추출하려면 다음을 수행합니다.
제네릭 상수 추출을 클릭합니다. 기본값을 재정의하려면 제네릭에 대한 새 값을 입력합니다.
소프트웨어는 현재 구현에 대해서만 새 값을 사용합니다. 혼합 언어 디자인이 있는 경우 제네릭을 추출할 수 없다는 점에 유의하세요.

4. 프로세스/블록 경계를 넘어 tristates를 푸시하려면 Push Tristates가 활성화되어 있는지 확인하십시오. 자세한 내용은 참조 설명서 212페이지의 Push Tristates 옵션을 참조하십시오.
5. synthesis_on 및 synthesis_off 지시문의 해석을 결정합니다.
컴파일러가 synthesis_on 및 synthesis_off 지시문을 해석하도록 하려면
translate_on/translate_off와 같이 합성 켜기/끄기 옵션을 Translate On/Off로 구현했습니다.
synthesis_on 및 synthesis_off 지시문을 무시하려면 다음을 확인하세요.
이 옵션은 체크되지 않았습니다. 자세한 내용은 참조 설명서 226페이지의 translate_off/translate_on을 참조하세요.

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4장: 논리 합성 프로젝트 설정

속성 및 지시어 지정

6. 필요에 따라 다른 구현 옵션을 설정합니다(선택 사항 목록은 75페이지의 논리 합성 구현 옵션 설정 참조). 확인을 클릭합니다.
디자인을 합성하면 소프트웨어가 사용자가 설정한 옵션을 사용하여 디자인을 컴파일하고 매핑합니다.

속성 및 지시어 지정

속성과 지침은 디자인이 분석, 최적화, 매핑되는 방식을 제어하기 위해 디자인 개체에 지정하는 사양입니다.
속성은 매핑 최적화를 제어하고 지시문은 컴파일러 최적화를 제어합니다. 이러한 차이로 인해 소스 코드에서 지시문을 지정해야 합니다. 이 표에서는 속성 및 지시문 사양을 만드는 데 사용할 수 있는 방법을 설명합니다.

VHDL Verilog SCOPE 편집기 제약 File

속성 예 예 예 예

지시사항 예 예 아니오 아니오

SCOPE 편집기나 제약조건에서 속성을 지정하는 것이 더 좋습니다. file, 디자인을 먼저 다시 컴파일할 필요가 없기 때문입니다. 지시문의 경우, 디자인을 컴파일해야 효과가 있습니다.
범위/제약조건이 있는 경우 file 그리고 HDL 소스 코드가 설계에 지정되면, 충돌이 있을 경우 제약 조건이 우선합니다.
자세한 내용은 다음을 참조하세요.
· VHDL에서 속성 및 지시어 지정, 91페이지 · Verilog에서 속성 및 지시어 지정, 92페이지 · SCOPE 편집기를 사용하여 속성 지정, 93페이지 · 제약 조건에서 속성 지정 File, 97페이지

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속성 및 지시어 지정

4장: 논리 합성 프로젝트 설정

VHDL에서 속성 및 지시어 지정
90페이지의 속성 및 지시문 지정에 나열된 대로 다른 방법을 사용하여 개체에 속성을 추가할 수 있습니다. 그러나 소스 코드에서만 지시문을 지정할 수 있습니다. VHDL에서 속성과 지시문을 정의하는 방법은 두 가지가 있습니다.
· 미리 정의된 속성 패키지 사용
· 속성을 사용할 때마다 선언
VHDL 속성 구문에 대한 자세한 내용은 참조 설명서 561페이지의 VHDL 속성 및 지시어 구문을 참조하세요.

미리 정의된 VHDL 속성 패키지 사용
이점tag미리 정의된 패키지를 사용하는 것의 장점은 소스 코드에 포함할 때마다 속성과 지시문을 다시 정의하지 않아도 된다는 것입니다. 단점tage는 소스 코드가 덜 이식성이 있다는 것입니다. 속성 패키지는 installDirectory/lib/vhd/synattr.vhd에 있습니다.
1. 소프트웨어 라이브러리에 포함된 미리 정의된 속성 패키지를 사용하려면 구문에 다음 줄을 추가합니다.
라이브러리 synplify; synplify.attributes.all을 사용하세요.
2. 디자인 단위 선언 뒤에 원하는 속성이나 지침을 추가합니다.
선언 ; 속성 objectName의 속성_이름 : objectType은 값입니다.
예를 들어amp르 :
엔티티 simpledff는 포트(q: out bit_vector(7에서 0으로); d : in bit_vector(7에서 0으로); clk : in bit)입니다.
clk의 syn_noclockbuf 속성: 신호는 참입니다.
구문 규칙에 대한 자세한 내용은 참조 매뉴얼 561페이지의 VHDL 속성 및 지시어 구문을 참조하세요.
3. 소스 추가 file 프로젝트에.

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4장: 논리 합성 프로젝트 설정

속성 및 지시어 지정

VHDL 속성 및 지시문 선언
속성 패키지를 사용하지 않으면 소스 코드에 속성을 포함할 때마다 속성을 다시 정의해야 합니다.
1. 속성이나 지시어를 사용할 때마다 다음 구문을 사용하여 디자인 단위 선언 바로 뒤에 정의합니다.
design_unit_declaration ; 속성 속성 이름 : 데이터 유형 ; 속성 객체의 속성 이름 이름 : 객체 유형은 값입니다.
예를 들어amp르 :
엔티티 simpledff는 포트(q: out bit_vector(7에서 0으로); d : in bit_vector(7에서 0으로); clk : in bit)입니다.
속성 syn_noclockbuf : boolean; clk :signal의 속성 syn_noclockbuf는 참입니다.
2. 소스 추가 file 프로젝트에.

Verilog에서 속성 및 지시어 지정
90페이지의 속성 및 지시문 지정에 설명된 대로 다른 방법을 사용하여 개체에 속성을 추가할 수 있습니다. 그러나 지시문은 소스 코드에서만 지정할 수 있습니다.
Verilog에는 미리 정의된 합성 속성과 지시어가 없으므로 주석으로 추가해야 합니다. 속성 또는 지시어 이름 앞에는 키워드 합성이 옵니다. Verilog files는 대소문자를 구분하므로 속성과 지시어는 구문 설명에 제시된 대로 정확하게 지정해야 합니다. 구문 세부 정보는 참조 설명서의 363페이지에 있는 Verilog 속성 및 지시어 구문을 참조하십시오.
1. Verilog에서 속성이나 지시어를 추가하려면 Verilog 라인 또는 블록 주석(C 스타일) 구문을 디자인 객체 바로 뒤에 사용합니다. 블록 주석은 세미콜론이 있는 경우 세미콜론 앞에 있어야 합니다.
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속성 및 지시어 지정

4장: 논리 합성 프로젝트 설정

Verilog 블록 주석 구문
/* 합성 속성 이름 = 값 */ /* 합성 디렉토리 이름 = 값 */

Verilog 라인 주석 구문
// 합성 속성 이름 = 값 // 합성 디렉토리 이름 = 값

구문 규칙에 대한 자세한 내용은 참조 설명서 363페이지의 Verilog 속성 및 지시문 구문을 참조하십시오. 다음은 예입니다.amp레:
모듈 fifo(out, in) /* 합성 syn_hier = “hard” */;
2. 동일한 객체에 여러 속성 또는 지시문을 첨부하려면 속성을 공백으로 구분하지만 합성 키워드를 반복하지 마십시오. 쉼표를 사용하지 마십시오. 예를 들어amp르 :
케이스 상태 /* 합성 전체 케이스 병렬 케이스 */;
3. 단일 Verilog reg 문을 사용하여 여러 레지스터를 정의하고 속성을 적용하면 합성 소프트웨어는 reg 문에서 마지막으로 선언된 레지스터만 적용합니다. 예를 들어amp르 :
reg [5:0] q, q_a, q_b, q_c, q_d /* 합성 syn_preserve=1 */;
syn_preserve 속성은 q_d에만 적용됩니다. 이는 합성 도구에 대한 예상 동작입니다. 이 속성을 모든 레지스터에 적용하려면 각 레지스터에 대해 별도의 Verilog reg 문을 사용하고 속성을 적용해야 합니다.

SCOPE 편집기를 사용하여 속성 지정
SCOPE 창은 모든 속성을 추가하기 위한 사용하기 쉬운 인터페이스를 제공합니다. 소스에 추가해야 하기 때문에 지시문을 추가하는 데 사용할 수 없습니다. files. (91페이지의 VHDL에서 속성 및 지시어 지정 또는 92페이지의 Verilog에서 속성 및 지시어 지정 참조). 다음 절차는 SCOPE 창에 직접 속성을 추가하는 방법을 보여줍니다.
1. 컴파일된 디자인으로 시작하고 SCOPE 창을 엽니다. 기존 제약 조건에 속성을 추가하려면 file, 기존을 클릭하여 SCOPE 창을 엽니다. file 프로젝트에서 view. 새 속성을 추가하려면 file, SCOPE 아이콘을 클릭하고 초기화를 클릭하여 SCOPE 창을 엽니다.
2. SCOPE 창 하단에 있는 속성 탭을 클릭합니다.

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4장: 논리 합성 프로젝트 설정

속성 및 지시어 지정

먼저 객체를 선택(3단계)하거나 먼저 속성을 선택(4단계)할 수 있습니다.

3. 객체를 지정하려면 Object 열에서 다음 중 하나를 수행합니다. 이미 속성을 지정한 경우 Object 열에는 해당 속성에 대한 유효한 객체 선택만 나열됩니다.
개체 필터 열에서 개체 유형을 선택한 다음 다음을 선택합니다.
Object 열의 선택 목록에서 object를 선택합니다. 이는 적절한 객체를 올바른 구문으로 지정하고 있는지 확인하는 가장 좋은 방법입니다.

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속성 및 지시어 지정

4장: 논리 합성 프로젝트 설정

속성을 첨부할 객체를 드래그합니다.
RTL 또는 기술 viewSCOPE 창의 Object 열에 s를 추가합니다. 일부 속성의 경우 끌어서 놓기로 올바른 객체를 선택하지 못할 수 있습니다. 예를 들어ample, 모듈이나 and gate와 같은 엔티티에 syn_hier를 설정하려면 이를 설정해야 합니다. view 해당 모듈에 대해. 객체는 이 구문을 가집니다: Verilog에서는 v:moduleName, VHDL에서는 v:library.moduleName, 여기서는 여러 라이브러리를 가질 수 있습니다.
개체 열에 개체 이름을 입력합니다. 모르는 경우
이름을 입력하려면 찾기 명령이나 개체 필터 열을 사용합니다. 필요한 경우 개체에 대한 적절한 접두사를 입력해야 합니다. 예를 들어ample, 속성을 설정하려면 view, 모듈 또는 엔티티 이름에 v: 접두사를 추가해야 합니다. VHDL의 경우 라이브러리와 모듈 이름을 지정해야 할 수도 있습니다.
4. 먼저 객체를 지정한 경우 이제 속성을 지정할 수 있습니다. 목록에는 선택한 객체 유형에 대한 유효한 속성만 표시됩니다. 속성 열에서 마우스 버튼을 누른 채로 목록에서 속성을 선택하여 속성을 지정합니다.

먼저 객체를 선택한 경우 사용 가능한 선택 사항은 선택한 객체와 사용 중인 기술에 따라 결정됩니다. 먼저 속성을 선택한 경우 사용 가능한 선택 사항은 기술에 따라 결정됩니다.
속성을 선택하면 SCOPE 창은 해당 속성에 대해 입력해야 하는 값의 종류를 알려주고 속성에 대한 간략한 설명을 제공합니다. 속성을 먼저 선택한 경우 돌아가서 객체를 지정해야 합니다.
5. 값을 채웁니다. 값 열에서 마우스 버튼을 누른 채로 목록에서 선택합니다. 값을 입력할 수도 있습니다.

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4장: 논리 시스템 설정

문서 / 리소스

SYnOPSYS FPGA 합성 Microsemi Edition용 Synplify Pro [PDF 파일] 사용자 가이드
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참고문헌

사용자 설명서

SYnOPSYS FPGA 합성 Microsemi Edition 사용자 가이드를 위한 Synplify Pro

FPGA 합성 Microsemi Edition용 Synplify Pro

명세서

제품 정보

제품 사용 지침

1장: 서론

문서의 범위

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2장: FPGA 합성 설계 흐름

3장: 입력 준비

자주 묻는 질문

질문: 서류 사본을 만들 수 있나요?

질문: 소프트웨어를 어떻게 시작하나요?

질문: 이 사용자 가이드는 누구를 대상으로 합니까?

문서 / 리소스

참고문헌

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