SYnOPSYS FPGA Synthesis Synplify Pro voor Microsemi Edition Gebruikershandleiding

De Synopsys FPGA-synthese – Synplify Pro voor Microsemi-editie
is een uitgebreide tool voor FPGA-implementatie met verschillende
functies die zijn ontworpen om gebruikers te helpen bij logische synthese en ontwerp
stromen.

Instructies voor productgebruik

Hoofdstuk 1: Inleiding

Dit hoofdstuk biedt een overzichtview van de Synopsys FPGA en
Prototypingproducten, FPGA-implementatietools en Synopsys FPGA
Gereedschapskenmerken.

Toepassingsgebied van het document

De documentenset bevat informatie over de productkenmerken
en is bedoeld voor gebruikers die geïnteresseerd zijn in FPGA-synthese en -ontwerp
stromen.

Aan de slag

Om de software te gaan gebruiken, start u deze volgens de meegeleverde instructies.
instructies en raadpleeg de gebruikershandleiding voor hulp.

Gebruikersinterface voorbijview

Maak uzelf vertrouwd met de gebruikersinterface om efficiënt te kunnen werken
door de softwarefuncties navigeren.

Hoofdstuk 2: FPGA-syntheseontwerpstromen

In dit hoofdstuk wordt de Logic Synthesis Design Flow voor FPGA's beschreven
synthese.

Hoofdstuk 3: De invoer voorbereiden

Leer hoe u Mixed Language Source kunt gebruiken Files en de incrementele
Compiler voor efficiënte invoervoorbereiding.

Opmerking: Wees u bewust van eventuele beperkingen die hiermee gepaard gaan
met behulp van de incrementele compiler.

Veelgestelde vragen

V: Mag ik kopieën maken van de documentatie?

A: Ja, de licentieovereenkomst staat het maken van kopieën voor intern gebruik toe.
Alleen gebruiken met de juiste bronvermelding.

V: Hoe start ik de software?

A: Raadpleeg het gedeelte ‘Aan de slag’ in hoofdstuk 1 van de
gebruikershandleiding voor gedetailleerde instructies over het starten van de software.

V: Voor welk publiek is deze gebruikershandleiding bedoeld?

A: De gebruikershandleiding is bedoeld voor personen die geïnteresseerd zijn in FPGA
synthese- en ontwerpstromen.

View Fullscreen

Synopsys FPGA-synthese
Synplify Pro voor Microsemi Edition
Gebruikershandleiding
Oktober 2014

Copyright-kennisgeving en eigendomsinformatie
Copyright © 2014 Synopsys, Inc. Alle rechten voorbehouden. Deze software en documentatie bevatten vertrouwelijke en bedrijfseigen informatie die eigendom is van Synopsys, Inc. De software en documentatie worden geleverd onder een licentieovereenkomst en mogen uitsluitend worden gebruikt of gekopieerd in overeenstemming met de voorwaarden van de licentieovereenkomst. Geen enkel deel van de software en documentatie mag worden gereproduceerd, verzonden of vertaald, in welke vorm of op welke wijze dan ook, elektronisch, mechanisch, handmatig, optisch of anderszins, zonder voorafgaande schriftelijke toestemming van Synopsys, Inc. of zoals uitdrukkelijk bepaald in de licentieovereenkomst.
Recht om documentatie te kopiëren
De licentieovereenkomst met Synopsys staat de licentiehouder toe kopieën van de documentatie te maken, uitsluitend voor intern gebruik.
Elk exemplaar dient alle auteursrechten, handelsmerken, dienstmerken en eventuele eigendomsrechten te bevatten. De licentiehouder dient alle exemplaren een volgnummer te geven. Deze exemplaren dienen de volgende tekst op de omslagpagina te bevatten:
"Dit document is gedupliceerd met toestemming van Synopsys, Inc., voor exclusief gebruik door __________________________________________ en haar medewerkers. Dit is kopienummer __________."
Bestemmingscontroleverklaring
Alle technische gegevens in deze publicatie zijn onderworpen aan de exportwetten van de Verenigde Staten. Openbaarmaking aan staatsburgers van andere landen in strijd met de Amerikaanse wetgeving is verboden. Het is de verantwoordelijkheid van de lezer om de toepasselijke regelgeving te achterhalen en na te leven.
LO

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Vrijwaring
SYNOPSYS, INC. EN HAAR LICENTIEGEVERS GEVEN GEEN ENKELE GARANTIE, EXPLICIET OF IMPLICIET, MET BETREKKING TOT DIT MATERIAAL, MET INBEGRIP VAN, MAAR NIET BEPERKT TOT, DE IMPLICIETE GARANTIES VAN VERKOOPBAARHEID EN GESCHIKTHEID VOOR EEN BEPAALD DOEL.
Geregistreerde handelsmerken (®)
Samenvattingen, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, het Synplicity-logo, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera en YIELDirector zijn geregistreerde handelsmerken van Synopsys, Inc.
Handelsmerken (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hiërarchische Optimalisatietechnologie, Hoogwaardig ASIC Prototyping Systeem, HSIMplus, i-Virtual Stepper, IICE, In-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Bibliotheekcompiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modulecompiler, MultiPoint ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC en Worksheet Buffer zijn handelsmerken van Synopsys, Inc.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Dienstmerken (sm)
MAP-in, SVP Café en TAP-in zijn servicemerken van Synopsys, Inc. SystemC is een handelsmerk van het Open SystemC Initiative en wordt onder licentie gebruikt. ARM en AMBA zijn geregistreerde handelsmerken van ARM Limited. Saber is een geregistreerd handelsmerk van SabreMark Limited Partnership en wordt onder licentie gebruikt. Alle andere product- of bedrijfsnamen kunnen handelsmerken zijn van hun respectievelijke eigenaren.
Gedrukt in de VS oktober 2014

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Inhoud

Hoofdstuk 1: Inleiding
Synopsys FPGA en prototypingproducten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA-implementatietools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Functies van Synopsys FPGA-tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Reikwijdte van het document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 De documentenset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Doelgroep . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Aan de slag . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Gebruikersinterface voorbijview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Hoofdstuk 2: FPGA-syntheseontwerpstromen
Logische synthese ontwerpstroom . ...
Hoofdstuk 3: De invoer voorbereiden
HDL-bron instellen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL-bron maken Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 De contextuele help-editor gebruiken . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL-bron bewerken Files met de ingebouwde teksteditor . . . . . . . . . . . . . . . . . . . . . 35 Voorkeuren voor het bewerkingsvenster instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Een externe teksteditor gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Bibliotheekuitbreidingen gebruiken voor de Verilog-bibliotheek Files . . . . . . . . . . . . . . . . . . . . . . . 42
Gebruik van gemengde taalbron Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
De incrementele compiler gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Beperkingen . ...
Het gebruik van de structurele Verilog-stroom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Beperkingen . ...

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Werken met beperkingen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Wanneer beperking gebruiken Files over Broncode . . . . . . . . . . . . . . . . . . . . . . . . . 53 Een teksteditor gebruiken voor beperkingen Files (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl-syntaxisrichtlijnen voor beperkingen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Controlebeperking FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Hoofdstuk 4: Een logisch syntheseproject opzetten
Project opzetten Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Een project maken File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Een bestaand project openen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Wijzigingen aanbrengen in een project . ... View Weergavevoorkeuren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog-inclusiepaden in oudere projecten bijwerken Files . . . . . . . . . . . . . . . . . . . 65
Projectbeheer File Hiërarchie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Aangepaste mappen maken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Aangepaste projectmappen manipuleren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipuleren van gewoontes FileS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Implementaties instellen . ...
Implementatieopties voor logische synthese instellen . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Apparaatopties instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimalisatieopties instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Globale frequentie en beperking specificeren Files . . . . . . . . . . . . . . . . . . . . . . . . 80 Resultaatopties specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Timingrapportuitvoer specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog- en VHDL-opties instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Attributen en richtlijnen specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Attributen en richtlijnen specificeren in VHDL . . . . . . . . . . . . . . . . . . . . . . . . 91 Attributen en richtlijnen specificeren in Verilog . . . . . . . . . . . . . . . . . . . . . . . . 92 Attributen specificeren met behulp van de SCOPE-editor . . . . . . . . . . . . . . . . . . . . . . . 93 Attributen in de beperkingen specificeren File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Zoeken Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificatie van de Files om te zoeken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filteren van de Files om te zoeken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Het zoeken starten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Zoekresultaten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Archiveren Files en projecten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Een project archiveren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Een project dearchiveren . ... . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Een project kopiëren . ...
Hoofdstuk 5: Beperkingen specificeren
De SCOPE-editor gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Beperkingen maken in de SCOPE-editor . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Beperkingen maken met de opdracht FDC-sjabloon . . . . . . . . . . . . . . . . 116
SCOPE-beperkingen opgeven . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Scope-beperkingen invoeren en bewerken . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Klok- en padbeperkingen instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Invoer- en uitvoerbeperkingen definiëren . ... View van SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Richtlijnen voor het invoeren en bewerken van beperkingen . . . . . . . . . . . . . . . . . . . . . . . 127
Timinguitzonderingen specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Van-/naar-/doorpunten definiëren voor timinguitzonderingen . . . . . . . . . . . . . . . . . 130 Multifietspaden definiëren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Het definiëren van valse paden . ...
Objecten zoeken met Tcl find en expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Zoekpatronen voor Tcl find specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find-resultaten verfijnen met -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 De Tcl Find-opdracht gebruiken om verzamelingen te definiëren . . . . . . . . . . . . . . . . . . . . . 138 De Tcl-opdracht 'uitvouwen' gebruiken om verzamelingen te definiëren . . . . . . . . . . . . . . . . . . 140 Resultaten van Tcl-zoeken en -uitvouwen controleren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl-zoeken en -uitvouwen gebruiken in batchmodus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Collecties gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Vergelijking van methoden voor het definiëren van collecties . . . . . . . . . . . . . . . . . . . . . 144 SCOPE-collecties maken en gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Verzamelingen maken met behulp van Tcl-opdrachten . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewVerzamelingen manipuleren en bewerken met Tcl-opdrachten . . . . . . . . . . . . . . . 150
SDC naar FDC converteren . ...
De SCOPE-editor gebruiken (verouderd) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE-beperkingen invoeren en bewerken (verouderd) . . . . . . . . . . . . . . . . . . . 157 SCOPE-timingbeperkingen opgeven (verouderd) . . . . . . . . . . . . . . . . . . . . 159 Standaardbeperkingen invoeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Klok- en padbeperkingen instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Klokken definiëren . ... 162 Invoer- en uitvoerbeperkingen definiëren (verouderd) . . . . . . . . . . . . . . . . . . . . . . 169 Valse paden definiëren (verouderd) . ...

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 6: Synthetiseren en analyseren van de resultaten
Uw ontwerp synthetiseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Logische synthese uitvoeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Up-to-date controle gebruiken voor taakbeheer . . . . . . . . . . . . . . . . . . . . . . . . . 174
Logboek controleren File Resultaten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewWerken met het logboek File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Snel toegang tot specifieke rapporten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Op afstand toegang tot resultaten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Resultaten analyseren met behulp van het logboek File Rapporten . . . . . . . . . . . . . . . . . . . . . . . . . . 189 Het Watch-venster gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Resourcegebruik controleren . ...
Berichten verwerken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Resultaten in het bericht controleren Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Berichten in het bericht filteren Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Berichten filteren vanaf de opdrachtregel . . . . . . . . . . . . . . . . . . . . . . . . . 197 Berichten filteren automatiseren met een Tcl-script . . . . . . . . . . . . . . . . . . . . . . . . . 198 Logboek File Berichtbedieningen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Waarschuwingen afhandelen . ...
Doorgaan bij fouten gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Doorgaan bij fouten gebruiken voor compilatiepuntsynthese . . . . . . . . . . . . . . . . . 203
Hoofdstuk 7: Analyseren met HDL Analyst en FSM Viewer
Werken in het schema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Onderscheid maken tussen de HDL-analist Views . . . . . . . . . . . . . . . . . . . . . . . . . 209 Het openen van de ViewS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjecteigenschappen selecteren . ... Views . . . . . . . . . . . . . . . . . . . . . . . . 215 Werken met schema's met meerdere bladen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Bewegen tussen Views in een schematisch venster . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Schema instellen View Voorkeuren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows beheren . ...
Ontwerphiërarchie verkennen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Ontwerphiërarchie doorkruisen met de hiërarchiebrowser . . . . . . . . . . . . . . . 222 Objecthiërarchie verkennen door te pushen/poppen . . . . . . . . . . . . . . . . . . . . 223 Objecthiërarchie van transparante instanties verkennen . . . . . . . . . . . . . . . . . . . . 228
Objecten zoeken . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Bladeren om objecten te zoeken in HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . 230 Zoeken gebruiken voor hiërarchische en beperkte zoekopdrachten . . . . . . . . . . . . . . . . . . . 232 Jokertekens gebruiken bij de opdracht Zoeken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Combineren van Zoeken met Filteren om Zoekopdrachten te Verfijnen . . . . . . . . . . . . . . . . . . . . . . 240 Zoeken gebruiken om de uitvoernetlijst te doorzoeken . ...
Kruisonderzoek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Kruisonderzoek binnen een RTL/Technologie View . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing van de RTL/Technologie View . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing vanuit het tekstbewerkingsvenster . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing vanuit het Tcl Script-venster . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing vanuit de FSM Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analyseren met de HDL-analysetool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewOntwerphiërarchie en -context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Schema's filteren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pin- en netlogica uitbreiden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Uitbreiden en ViewVerbindingen maken . ...
Gebruik van de FSM Vieweh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Hoofdstuk 8: Timing analyseren
Timing analyseren in schema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewTiminginformatie toevoegen . ... Views . . . . . . . . . . . . . . . . . . 275 Klokkenbomen analyseren in de RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKritieke paden bepalen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Omgaan met negatieve speling . ...
Aangepaste timingrapporten genereren met STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analyseontwerpbeperkingen gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenario's voor het gebruik van analyseontwerpbeperkingen . . . . . . . . . . . . . . . . . . . . . 285 Een ADC maken File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Objectnamen correct gebruiken in de adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automatische beperkingen gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Resultaten van automatische beperkingen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Hoofdstuk 9: Het afleiden van objecten van hoog niveau
Black Boxes definiëren voor synthese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Black Boxes en I/O's instantiëren in Verilog . . . . . . . . . . . . . . . . . . . . . . . 298 Black Boxes en I/O's instantiëren in VHDL . . . . . . . . . . . . . . . . . . . . . . . 300 Black Box-timingbeperkingen toevoegen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Andere Black Box-attributen toevoegen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Toestandsautomaten voor synthese definiëren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Toestandsautomaten in Verilog definiëren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Toestandsautomaten in VHDL definiëren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM's specificeren met kenmerken en richtlijnen . ...
Veilige FSM's specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatische RAM-inferentie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok-RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-kenmerken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Afleiden van blok-RAM . ...
RAM's initialiseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM's initialiseren in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM's initialiseren in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Hoofdstuk 10: Specificeren van optimalisaties op ontwerpniveau
Tips voor optimalisatie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Algemene optimalisatietips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimaliseren voor oppervlakte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimaliseren voor timing . ...
Hertiming . ...ample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Hertimingrapport . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Hoe hertiming werkt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Objecten beschermen tegen optimalisatie . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Syn_keep gebruiken voor behoud of replicatie . . . . . . . . . . . . . . . . . . . . . . . 343 Hiërarchieafvlakking beheren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hiërarchie behouden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanout optimaliseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Fanout-limieten instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Buffering en replicatie beheren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Bronnen delen . ...
I/O's invoegen . ...
State Machines optimaliseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Bepalen wanneer state machines geoptimaliseerd moeten worden . . . . . . . . . . . . . . . . . . . . . . . . . . 354 De FSM-compiler uitvoeren LO . ... . . 355 De FSM Explorer uitvoeren . ...
Sondes invoegen . ...

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Probes in de broncode specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Interactief probe-attributen toevoegen . ...
Hoofdstuk 11: Werken met compilatiepunten
Basisprincipes van compileerpunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagToepassingen van compileerpuntontwerp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Handmatige compileerpunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Geneste compileerpunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Compilatiepunttypen . ...
Basisprincipes van compilatiepuntsynthese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compileerpuntbeperking Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Logische interfacemodellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interfacetiming voor compilatiepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Compileerpuntsynthese . ...
Compileerpunten synthetiseren . ... File voor compileerpunten . . . . . . . . . . . . . . . . 388 Handmatige compileerpunten definiëren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Beperkingen instellen op compileerpuntniveau . . . . . . . . . . . . . . . . . . . . . . 391 Compileerpuntresultaten analyseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Compilatiepunten gebruiken met andere functies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Compilatiepunten combineren met multiprocessing . . . . . . . . . . . . . . . . . . . . . . 396
Incrementeel opnieuw synthetiseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Compileerpunten incrementeel opnieuw synthetiseren . . . . . . . . . . . . . . . . . . . . . . . . 397
Hoofdstuk 12: Werken met IP-invoer
IP genereren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO's specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM's specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Byte-Enable RAM's specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM's specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Optellers/aftrekkers specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Tellers specificeren met SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
De Synopsys FPGA IP-encryptiestroom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Meer danview van de Synopsys FPGA IP-stroom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Versleuteling en ontsleuteling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Werken met gecodeerde IP-adressen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Uw IP versleutelen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP versleutelen met het encryptP1735.pl-script . . . . . . . . . . . . . . . . . . . . . . . 448 IP versleutelen met het encryptIP-script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 De uitvoermethode voor scripts specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Het IP-pakket voorbereiden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hypersource gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hypersource gebruiken voor prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hypersource gebruiken voor IP-ontwerpen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Signalen door de ontwerp-hiërarchie van een IP leiden . . . . . . . . . . . . . . . . 461
Hoofdstuk 13: Processen optimaliseren voor productiviteit
Batchmodus gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Batchmodus uitvoeren op een project File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Batchmodus uitvoeren met een Tcl-script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Licenties in de wachtrij plaatsen . ... 469
Werken met Tcl-scripts en -opdrachten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl-opdrachten en -scripts gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Een taakscript genereren . ... . . . 473 Het aantal parallelle taken instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Een Tcl-synthesescript maken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl-variabelen gebruiken om verschillende klokfrequenties te proberen . . . . . . . . . . . . . . . . 476 Tcl-variabelen gebruiken om verschillende doeltechnologieën te proberen . . . . . . . . . . . . . . . . . 478 Bottom-up synthese uitvoeren met een script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Flows automatiseren met synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Hoofdstuk 14: Multiprocessing gebruiken
Multiprocessing met compileerpunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Maximum aantal parallelle taken instellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Licentiegebruik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Hoofdstuk 15: Optimaliseren voor microsemi-ontwerpen
Microsemi-ontwerpen optimaliseren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Vooraf gedefinieerde microsemi-zwarte vakken gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen-macro's gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Werken met Radhard-ontwerpen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Syn_radhardlevel specificeren in de broncode . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Hoofdstuk 16: Werken met synthese-uitvoer
Informatie doorgeven aan de P&R-tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Pinlocaties specificeren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Locaties voor Microsemi-buspoorten specificeren . . . . . . . . . . . . . . . . . . . . . . . . 495 Macro- en registerplaatsing specificeren . . . . . . . . . . . . . . . . . . . . . . . . 495
Leverancierspecifieke uitvoer genereren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Uitvoer richten op uw leverancier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlijstformaten aanpassen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Hoofdstuk 17: Post-synthesebewerkingen uitvoeren
P&R automatisch uitvoeren na synthese . ...
Werken met de identificatiehulpmiddelen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Starten vanuit de Synplify Pro-tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Problemen met het starten van Identificeren oplossen . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Het identificatiehulpmiddel gebruiken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Compilatiepunten gebruiken met het identificatiegereedschap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simuleren met de VCS-tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HOOFDSTUK 1
Invoering
In deze introductie tot de Synplify Pro®-software wordt het volgende beschreven:
· Synopsys FPGA en prototypingproducten, op pagina 16 · Omvang van het document, op pagina 21 · Aan de slag, op pagina 22 · Gebruikersinterfaceview, op pagina 24

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 1: Inleiding

Synopsys FPGA en prototypingproducten

Synopsys FPGA en prototypingproducten
De onderstaande afbeelding toont de Synopsys FPGA- en Prototyping-productfamilie.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Synopsys FPGA en prototypingproducten

Hoofdstuk 1: Inleiding

FPGA-implementatietools
De producten Synplify Pro en Synplify Premier zijn RTL-synthesetools die speciaal zijn ontworpen voor FPGA's (field programmable gate arrays) en CPLD's (complex programmable logic devices).

Synplify Pro Synthese Software
De Synplify Pro FPGA-synthesesoftware is de facto de industriestandaard voor het produceren van hoogwaardige, kosteneffectieve FPGA-ontwerpen. De unieke
Behavior Extracting Synthesis Technology® (BEST)-algoritmen voeren
Optimalisaties op hoog niveau voordat de RTL-code wordt gesynthetiseerd tot specifieke FPGA-logica. Deze aanpak zorgt voor superieure optimalisaties binnen de FPGA, snelle runtimes en de mogelijkheid om zeer grote ontwerpen te verwerken. De Synplify Pro-software ondersteunt de nieuwste VHDL- en Verilog-taalconstructies, waaronder SystemVerilog en VHDL 2008. De tool is technologieonafhankelijk, waardoor snelle en eenvoudige retargeting tussen FPGA-apparaten en leveranciers vanuit één ontwerpproject mogelijk is.

Synplify Premier Synthese Software
De Synplify Premier-functionaliteit is een superset van de Synplify Pro-tool en biedt de ultieme FPGA-implementatie- en debugomgeving. Het omvat een uitgebreide reeks tools en technologieën voor geavanceerde FPGA-ontwerpers en dient tevens als synthese-engine voor ASIC-prototypebouwers die zich richten op enkelvoudige FPGA-gebaseerde prototypes.
Synplify Premier biedt zowel FPGA-ontwerpers als ASIC-prototypebouwers die zich richten op individuele FPGA's de meest efficiënte methode voor ontwerpimplementatie en debuggen. Wat betreft ontwerpimplementatie omvat het functionaliteit voor timing closure, logische verificatie, IP-gebruik, ASIC-compatibiliteit en DSP-implementatie, evenals een nauwe integratie met back-endtools van FPGA-leveranciers. Wat betreft debuggen biedt het in-system verificatie van FPGA's, wat het debugproces aanzienlijk versnelt, en omvat het tevens een snelle en incrementele methode voor het vinden van ongrijpbare ontwerpproblemen.

Functies van de Synopsys FPGA-tool
In deze tabel wordt onderscheid gemaakt tussen de belangrijkste functionaliteiten in Synplify Pro, Synplify, Synplify Premier en Synplify Premier met Design Planner-producten.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 1: Inleiding

Synopsys FPGA en prototypingproducten

Synplify Synplify Pro

Prestatie

Gedragsextractiesynthese

Technologie® (BESTTM)

Door de leverancier gegenereerde kern/IP

Ondersteuning (bepaalde technologieën)

FSM-compiler

FSM-verkenner

Gated Clock-conversie

Registreer hertiming

SCOPE® Beperkingsinvoer

Hoge betrouwbaarheidsfuncties

Geïntegreerde plaats-en-route

Analyse

HDL-analist®

Optie

Timinganalysator

Punt-tot-punt

FSM Viewer

Kruisonderzoek

Creatie van meetpunten

Identificeer® Instrumentor

Identificatie Debugger

Vermogensanalyse (SAIF)

Fysiek ontwerp

Ontwerpplan File

Logische toewijzing aan regio's

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxxx
xx

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Synopsys FPGA en prototypingproducten

Hoofdstuk 1: Inleiding

Gebiedsschatting en regiocapaciteit Pintoewijzing Fysieke optimalisaties Fysieke synthese Fysieke analist Synopsys DesignWare® Foundation-bibliotheek Runtime Hiërarchisch ontwerp Verbeterde optimalisatie Snelle synthese Multiprocessing Compileren op fouten Teamontwerp Gemengd taalontwerp Compilatiepunten Hiërarchisch ontwerp Echte batchmodus (alleen zwevende licenties) GUI-batchmodus (zwevende licenties) Batchmodus P&R Back-annotatie van P&R-gegevens Formele verificatie

Synplify Synplify Pro

xxxxxx

–

Integratie identificeren

Beperkt

Synplify Premier
xxx
xxxxxxx
xxxxxx
x
x Logische synthesemodus x

Synplify Premier DP
x
xxxxxxx
xxxxxxx
xxxxxx
x
xx Logische synthesemodus
x

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 1: Inleiding

Synopsys FPGA en prototypingproducten

Achterannotatie van P&R Data Design Environment-teksteditor View Bekijk venster Berichtenvenster Tcl-venster Meerdere implementaties Leverancierstechnologie Ondersteuning Prototypingfuncties Runtime-functies Compileerpunten Gated Clock-conversie Compileren bij fouten

Synplify Synplify Pro

Synplify Premier
xxxxx Geselecteerd
xxxxxx

Synplify Premier DP
x
xxxxx Geselecteerd
xxxxxx

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Toepassingsgebied van het document

Hoofdstuk 1: Inleiding

Toepassingsgebied van het document
Hieronder worden de reikwijdte van dit document en het beoogde publiek toegelicht.

De documentenset
Deze gebruikershandleiding maakt deel uit van een documentenset met een naslaghandleiding en een tutorial. Deze is bedoeld voor gebruik in combinatie met de andere documenten in de set. De handleiding beschrijft hoe u de Synopsys FPGA-software kunt gebruiken om typische taken uit te voeren. Dit houdt het volgende in:
· De gebruikershandleiding legt alleen de opties uit die nodig zijn om de typische taken uit te voeren
beschreven in de handleiding. Deze beschrijft niet alle beschikbare opdrachten en opties. Raadpleeg de gebruikersinterface op de volgende pagina voor een volledige beschrijving van alle opdrachtopties en syntaxis.view hoofdstuk in de Synopsys FPGA Synthesis Reference Manual.
· De gebruikershandleiding bevat taakgerichte informatie. Voor een overzicht van
Zie Hulp krijgen op pagina 22 voor meer informatie over hoe informatie is georganiseerd.

Publiek
De Synplify Pro-softwaretool is gericht op FPGA-systeemontwikkelaars. Er wordt van u verwacht dat u kennis heeft van het volgende:
· Ontwerpsynthese · RTL · FPGA's · Verilog/VHDL

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 1: Inleiding

Aan de slag

Aan de slag
In dit gedeelte leert u hoe u aan de slag gaat met de Synopsys FPGA-synthesesoftware. Het behandelt de volgende onderwerpen, maar vervangt de informatie in de installatie-instructies over licenties en installatie niet:
· De software starten, op pagina 22 · Hulp krijgen, op pagina 22

De software starten
1. Installeer de Synopsys FPGA-synthesesoftware volgens de installatie-instructies, indien u dit nog niet hebt gedaan.
2. Start de software.
Als u op een Windows-platform werkt, selecteert u
Programma's->Synopsis->Productversie via de Startknop.
Als u op een UNIX-platform werkt, typt u de juiste
opdracht op de opdrachtregel:
synplify_pro
· De opdracht start de synthesetool en opent het projectvenster. Als
Als u de software al eerder hebt uitgevoerd, toont het venster het vorige project. Zie de gebruikersinterface op pagina 10 voor meer informatie over de interface.view hoofdstuk van de Referentiehandleiding.

Hulp krijgen
Voordat u contact opneemt met Synopsys Support, dient u de gedocumenteerde informatie door te nemen. U kunt de informatie online raadplegen via het Help-menu of de PDF-versie raadplegen. De volgende tabel laat zien hoe de informatie is georganiseerd.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Aan de slag
Voor hulp met… Softwarefuncties gebruiken Hoe…
Stroominformatie
Foutmeldingen Licentieverlening Attributen en richtlijnen Synthesefuncties Taal en syntaxis Tcl-syntaxis Tcl-syntheseopdrachten Productupdates

Hoofdstuk 1: Inleiding
Raadpleeg de… Synopsys FPGA Synthesis-gebruikershandleiding Synopsys FPGA Synthesis-gebruikershandleiding, toepassingsnotities over de ondersteuning web site Synopsys FPGA Synthesis Gebruikershandleiding, toepassingsnotities over de ondersteuning web site Online help (selecteer Help->Foutmeldingen) Synopsys SolvNet Website Synopsys FPGA Synthese Referentiehandleiding Synopsys FPGA Synthese Referentiehandleiding Synopsys FPGA Synthese Referentiehandleiding Online help (selecteer Help->Tcl Help) Synopsys FPGA Synthese Referentiehandleiding Synopsys FPGA Synthese Referentiehandleiding (Web menuopdrachten)

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 1: Inleiding

Gebruikersinterface voorbijview

Gebruikersinterface voorbijview
De gebruikersinterface (UI) bestaat uit een hoofdvenster, het Project view, en gespecialiseerde vensters of views voor verschillende taken. Zie Hoofdstuk 2, Gebruikersinterface over verschillende functies, voor meer informatie over elk van de functies.view van de Synopsys FPGA Synthesis Reference Manual.

Synplify Pro-interface

Knoppenpaneel

Werkbalkenproject view

Staat

Implementatieresultaten view

Tabbladen voor toegang views

Tcl Script/Berichten Venster LO

Kijkvenster

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HOOFDSTUK 2
FPGA-syntheseontwerpstromen
In dit hoofdstuk wordt de Logic Synthesis Design Flow beschreven, op pagina 26.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 2: FPGA-syntheseontwerpstromen

Logische synthese ontwerpstroom

De Synopsys FPGA-tools synthetiseren logica door eerst de RTL-bron te compileren in technologie-onafhankelijke logische structuren, en vervolgens de logica te optimaliseren en te mappen naar technologiespecifieke resources. Na de logische synthese genereert de tool een leverancierspecifieke netlijst en beperking. file die u kunt gebruiken als invoer voor de plaats-en-route (P&R) tool.
De volgende afbeelding toont de fasen en de tools die worden gebruikt voor logische synthese en enkele van de belangrijkste in- en uitvoer. U kunt de Synplify Pro-synthesesoftware voor deze flow gebruiken. De interactieve timinganalyse is optioneel. Hoewel de flow de leveranciersbeperkingen laat zien, fileAls directe invoer voor de P&R-tool moet u deze toevoegen filenaar het syntheseproject voor timing van zwarte dozen.

Synopsys FPGA-tool

RTL

RTL-compilatie

FDC

Logische synthese

Gesynthetiseerde netlijst Synthesebeperkingen Leveranciersbeperkingen
Leverancierstool
Plaats & Route

Logische syntheseprocedure

Voor een ontwerpstroom met stapsgewijze instructies op basis van een specifiek ontwerp

gegevens, download de tutorial van de website. De volgende stappen vatten samen

de procedure voor het synthetiseren van het ontwerp, die ook wordt geïllustreerd in de

figuur die volgt.

1. Maak een project.

2. Voeg de bron toe files naar het project.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Logische synthese ontwerpstroom

Hoofdstuk 2: FPGA-syntheseontwerpstromen

3. Stel kenmerken en beperkingen in voor het ontwerp.
4. Stel opties in voor de implementatie in het dialoogvenster Implementatieopties.
5. Klik op Uitvoeren om de logische synthese uit te voeren.
6. Analyseer de resultaten met behulp van hulpmiddelen zoals het logboek file, het HDL Analyst-schema views, het Berichtenvenster en het Watch-venster.
Nadat u het ontwerp hebt voltooid, kunt u de uitvoer gebruiken fileom place-and-route uit te voeren met de leverancierstool en de FPGA te implementeren.
De volgende afbeelding geeft de belangrijkste stappen in de stroom weer:

Project maken
Bron toevoegen Files
Beperkingen instellen
Stel opties in
Voer de software uit
Resultaten analyseren Geen doelen behaald?
Ja Plaats en Route

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 2: FPGA-syntheseontwerpstromen

Logische synthese ontwerpstroom

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HOOFDSTUK 3
De invoer voorbereiden
Wanneer u een ontwerp synthetiseert, moet u twee soorten files: HDL files die uw ontwerp en project beschrijven files om het ontwerp te beheren. Dit hoofdstuk beschrijft de procedures voor het opzetten van deze files en het project. Het omvat het volgende:
· HDL-bron instellen Files, op pagina 30 · Gebruik van gemengde taalbronnen Files, op pagina 44 · De incrementele compiler gebruiken, op pagina 49 · De structurele Verilog-stroom gebruiken, op pagina 51 · Werken met beperkingen Files, op pagina 53

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

HDL-bron instellen Files
In dit gedeelte wordt beschreven hoe u uw bron instelt files; project file De installatie wordt beschreven in Project instellen Files, op pagina 58. Bron files kunnen in Verilog of VHDL zijn. Voor informatie over het structureren van de fileRaadpleeg de referentiehandleiding voor synthese. In deze sectie worden de volgende onderwerpen besproken:
· HDL-bron maken Files, op pagina 30 · De contextuele help-editor gebruiken, op pagina 32 · HDL-bron controleren Files, op pagina 34 · HDL-bron bewerken Files met de ingebouwde teksteditor, op pagina 35 · Een externe teksteditor gebruiken, op pagina 41 · Voorkeuren voor het bewerkingsvenster instellen, op pagina 39 · Bibliotheekuitbreidingen gebruiken voor de Verilog-bibliotheek Files, op pagina 42

HDL-bron maken Files
In dit gedeelte wordt beschreven hoe u de ingebouwde teksteditor gebruikt om bronbestanden te maken files, maar gaat niet in op details over wat de files bevatten. Raadpleeg de referentiehandleiding voor details over wat u wel en niet mag opnemen, evenals leverancierspecifieke informatie. Als u al broncode hebt, files, u kunt de teksteditor gebruiken om de syntaxis te controleren of de file (zie HDL-bron controleren Files, op pagina 34 en HDL-bron bewerken File(zie pagina 35) met de ingebouwde teksteditor.
U kunt Verilog of VHDL gebruiken voor uw bron files. De filehebben v (Verilog) of vhd (VHDL) file extensies. U kunt Verilog en VHDL gebruiken. files in hetzelfde ontwerp. Voor informatie over het gebruik van een combinatie van Verilog- en VHDL-invoer files, zie Gebruik van gemengde taalbron Files, op pagina 44.
1. Een nieuwe bron creëren file klik op de HDL file pictogram ( ) of doe het volgende:
Selecteer File->Nieuw of druk op Ctrl-n.
Selecteer in het dialoogvenster Nieuw het type bron file je wilt creëren,
Verilog of VHDL. NotLeOdat u de Context Help Editor kunt gebruiken voor Verilog-ontwerpen die SystemVerilog-constructies in de bron bevatten.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

fileZie De contextuele help-editor gebruiken op pagina 32 voor meer informatie.
Als u de Verilog 2001-indeling of SystemVerilog gebruikt, zorg er dan voor dat u de optie Verilog 2001 of SystemVerilog inschakelt voordat u de synthese uitvoert (Project->Implementatieopties->tabblad Verilog). De standaard Verilog file Het standaardformaat voor nieuwe projecten is SystemVerilog.

Typ een naam en locatie voor de file en klik op OK. Een lege bewerking
venster wordt geopend met de regelnummers aan de linkerkant.
2. Typ de broninformatie in het venster of knip en plak deze. Zie HDL-bron bewerken Files met de ingebouwde teksteditor, op pagina 35 voor meer informatie over het werken in het bewerkingsvenster.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

Voor de beste syntheseresultaten raadpleegt u de Referentiehandleiding en zorgt u ervoor dat u de beschikbare constructies en leverancierspecifieke kenmerken en richtlijnen effectief gebruikt.
3. Sla de file door te selecteren File->Opslaan of het Opslaan-pictogram ( ).
Zodra u een bron hebt gemaakt file, kunt u controleren of u de juiste syntaxis hebt, zoals beschreven in HDL-bron controleren Files, op pagina 34.

De contextuele help-editor gebruiken
Wanneer u een Verilog-ontwerp maakt of opent fileGebruik de knop Context Help die onder aan het venster wordt weergegeven om u te helpen bij het coderen met Verilog/SystemVerilog-constructies in de broncode. file of Tcl-beperkingsopdrachten in uw Tcl file.
Om de Context Help Editor te gebruiken:
1. Klik op de knop Context Help om deze teksteditor te openen.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

2. Wanneer u een constructie selecteert aan de linkerkant van het venster, wordt de online helpbeschrijving voor de constructie weergegeven. Als deze functie is ingeschakeld voor de geselecteerde constructie, wordt het online helponderwerp bovenaan het venster weergegeven en wordt onderaan een generieke code of opdrachtsjabloon voor die constructie weergegeven.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

3. De knop Sjabloon invoegen is ook ingeschakeld. Wanneer u op de knop Sjabloon invoegen klikt, wordt de code of opdracht die in het sjabloonvenster wordt weergegeven, ingevoegd in uw file op de locatie van de cursor. Hierdoor kunt u eenvoudig de code of opdracht invoegen en aanpassen voor het ontwerp dat u gaat synthetiseren.
4. Als u slechts delen van de sjabloon wilt kopiëren, selecteert u de code of opdracht die u wilt invoegen en klikt u op Kopiëren. U kunt deze vervolgens in uw file.

HDL-bron controleren Files

De software controleert automatisch uw HDL-bron files wanneer ze worden gecompileerd, maar als u uw broncode vóór de synthese wilt controleren, gebruik dan de volgende procedure. Er zijn twee soorten controles die u in de synthesesoftware uitvoert: syntaxis en synthese.

1. Selecteer de bron fileals je het wilt controleren.
Om alle bronnen te controleren files in een project, deselecteer alles files in de
projectlijst en zorg ervoor dat geen van de files zijn geopend in een actief venster. Als u een actieve bron hebt file, de software controleert alleen de actieve file.
Om een enkele te controleren file, open de file met File->Open of dubbelklik op de
file in het projectvenster. Als u meer dan één file open en wil je er maar één aanvinken, plaats dan je cursor in de juiste file venster om er zeker van te zijn dat dit het actieve venster is.

2. Om de syntaxis te controleren, selecteert u Uitvoeren->Syntaxiscontrole of drukt u op Shift+F7.

De software detecteert syntaxisfouten zoals onjuiste trefwoorden en leestekens en rapporteert eventuele fouten in een apart logboek file (syntax.log). Als er geen fouten worden gevonden, wordt onderaan dit bericht een succesvolle syntaxiscontrole weergegeven. file.

3. Om een synthesecontrole uit te voeren, selecteert u Uitvoeren->Synthesecontrole of drukt u op Shift+F8.

De software detecteert hardwaregerelateerde fouten zoals onjuist gecodeerde

flip-flops en rapporteert eventuele fouten in een apart logboek file (syntax.log). Als er

zijn er geen fouten, een succesvolle syntaxiscontrole wordt onderaan dit bericht gerapporteerd

file.

4. Overview de fouten door het openen van de syntax.log file wanneer daarom wordt gevraagd en gebruik Zoeken om het foutbericht te vinden (zoek naar @E). Dubbelklik op de

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

Foutcode van 5 tekens of klik op de berichttekst en druk op F1 om de online helpfunctie voor foutmeldingen weer te geven.
5. Zoek het codegedeelte dat verantwoordelijk is voor de fout door te dubbelklikken op de berichttekst in het syntax.log file. Het venster Teksteditor opent de juiste bron file en markeert de code die de fout heeft veroorzaakt.
6. Herhaal stap 4 en 5 totdat alle syntaxis- en synthesefouten zijn gecorrigeerd.
Berichten kunnen worden gecategoriseerd als fouten, waarschuwingen of opmerkingen.view Alle berichten en los eventuele fouten op. Waarschuwingen zijn minder ernstig dan fouten, maar u moet ze wel lezen en begrijpen, zelfs als u ze niet allemaal oplost. Opmerkingen zijn informatief en hoeven niet te worden opgelost.

HDL-bron bewerken Files met de ingebouwde teksteditor
Met de ingebouwde teksteditor kunt u eenvoudig uw HDL-broncode maken, view U kunt het ook bewerken wanneer u fouten moet herstellen. Als u een externe teksteditor wilt gebruiken, zie Een externe teksteditor gebruiken op pagina 41.
1. Voer een van de volgende handelingen uit om een bron te openen file voor viewbewerken of bewerken:
Om automatisch de eerste te openen file in de lijst met fouten, druk op F5.
Om een specifieke te openen file, dubbelklik op de file in het projectvenster of
gebruik File->Open (Ctrl-o) en geef de bron op file.
Het venster Teksteditor wordt geopend en geeft de bron weer fileRegels zijn genummerd. Trefwoorden zijn blauw en opmerkingen groen. Stringwaarden zijn rood. Zie Voorkeuren voor het bewerkingsvenster instellen op pagina 39 als u deze kleuren wilt wijzigen.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

2. Om een file, typ rechtstreeks in het venster.
Deze tabel geeft een overzicht van veelvoorkomende bewerkingen die u mogelijk gebruikt. U kunt ook sneltoetsen gebruiken in plaats van de opdrachten.

Naar…

Doen…

Knippen, kopiëren en plakken. Selecteer de opdracht in het pop-upvenster (houd de rechtermuisknop ingedrukt om ongedaan te maken of voer een actie opnieuw uit) of in het menu Bewerken.

Ga naar een specifieke regel

Druk op Ctrl-g of selecteer Bewerken->Ga naar, typ het regelnummer en klik op OK.

Tekst zoeken

Druk op Ctrl-f of selecteer Bewerken -> Zoeken. Typ de tekst die u wilt zoeken en klik op OK.

Tekst vervangen

Druk op Ctrl-h of selecteer Bewerken->Vervangen. Typ de tekst die u wilt zoeken en de tekst waarmee u deze wilt vervangen. Klik op OK.

Vul een trefwoord in

Typ voldoende tekens om het trefwoord eenduidig te identificeren en druk op Esc.

Tekst naar rechts laten inspringen Selecteer het blok en druk op Tab. Tekst naar links laten inspringen Selecteer het blok en druk op Shift-Tab.

Naar hoofdletters overschakelen Selecteer de tekst en selecteer vervolgens Bewerken->Geavanceerd->Hoofdletters of druk op Ctrl-Shift-u.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

Naar… Wijzigen naar kleine letters Blokcommentaar toevoegen
Kolommen bewerken

Doen…
Selecteer de tekst en kies vervolgens Bewerken->Geavanceerd->Kleine letters of druk op Ctrl-u.
Plaats de cursor aan het begin van de opmerkingtekst en selecteer Bewerken->Geavanceerd->Opmerkingcode of druk op Alt-c.
Houd Alt ingedrukt en gebruik de linkermuisknop om de kolom te selecteren. Op sommige platforms moet je de toets gebruiken waaraan de Alt-functionaliteit is gekoppeld, zoals de Meta- of Diamond-toets.

3. Om een gedeelte van een PDF-document te knippen en te plakken, selecteert u het T-vormige pictogram Tekst selecteren, markeert u de tekst die u nodig hebt en kopieert en plakt u deze in uw fileMet het pictogram Tekst selecteren kunt u delen van het document selecteren.
4. Om bladwijzers in uw browser te maken en ermee te werken, file, zie de volgende tabel.
Bladwijzers zijn een handige manier om door lange pagina's te navigeren. files of om naar punten in de code te springen waarnaar u vaak verwijst. U kunt hiervoor de pictogrammen in de werkbalk Bewerken gebruiken. Als u de werkbalk Bewerken helemaal rechts in uw venster niet ziet, kunt u de grootte van enkele andere werkbalken aanpassen.

Om… een bladwijzer in te voegen
Een bladwijzer verwijderen
Verwijder alle bladwijzers

Doen…
Klik ergens in de regel die u wilt markeren. Selecteer Bewerken->Bladwijzers in-/uitschakelen, druk op Ctrl-F2 of selecteer het eerste pictogram in de werkbalk Bewerken. Het regelnummer wordt gemarkeerd om aan te geven dat er een bladwijzer aan het begin van die regel staat.
Klik ergens in de regel met de bladwijzer. Selecteer Bewerken->Bladwijzers in-/uitschakelen, druk op Ctrl-F2 of selecteer het eerste pictogram in de werkbalk Bewerken. Het regelnummer is niet meer gemarkeerd nadat de bladwijzer is verwijderd.
Selecteer Bewerken->Alle bladwijzers verwijderen, druk op Ctrl-Shift-F2 of selecteer het laatste pictogram in de werkbalk Bewerken. De regelnummers zijn niet meer gemarkeerd nadat de bladwijzers zijn verwijderd.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

Naar…
Navigeer een file bladwijzers gebruiken

Doen…
Gebruik de opdrachten Volgende bladwijzer (F2) en Vorige bladwijzer (Shift-F2) in het menu Bewerken of de overeenkomstige pictogrammen op de werkbalk Bewerken om naar de gewenste bladwijzer te navigeren.

5. Om fouten te herstellen of opnieuw te installerenview waarschuwingen in de broncode, doe het volgende:
Open de HDL file met de fout of waarschuwing door dubbel te klikken op de file
in de projectlijst.
Druk op F5 om naar de eerste fout, waarschuwing of opmerking in de file. Bij de
onderaan het bewerkingsvenster ziet u de berichttekst.
Om naar de volgende fout, waarschuwing of notitie te gaan, selecteert u Uitvoeren->Volgende fout/waarschuwing
of druk op F5. Als er geen berichten meer in de file, ziet u het bericht "Geen fouten/waarschuwingen/notities meer" onderaan het bewerkingsvenster. Selecteer Uitvoeren->Volgende fout/waarschuwing of druk op F5 om naar de fout, waarschuwing of notitie in de volgende sectie te gaan. file.
Om terug te navigeren naar een eerdere fout, waarschuwing of notitie, selecteert u
Uitvoeren->Vorige fout/waarschuwing of druk op Shift-F5.
6. Om de helpfunctie voor foutmeldingen op te roepen voor een volledige beschrijving van de fout, waarschuwing of opmerking:
Open het tekstopmaaklogboek file (klik View Log) en dubbelklik op
de foutcode van 5 tekens in of klik op de berichttekst en druk op F1.
Open het HTML-logboek file en klik op de foutcode van 5 tekens.
Klik in het Tcl-venster op het tabblad Berichten en klik op het 5-cijferige pictogram
foutcode in de ID-kolom.
7. Om vanuit het broncodevenster naar andere vensters te kruisen views, open de view en selecteer het stukje code. Zie Crossprobing vanuit het teksteditorvenster, op pagina 246 voor details.
8. Wanneer u alle fouten hebt opgelost, selecteert u File->Opslaan of klik op het Opslaan-pictogram om de file.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

Voorkeuren voor het bewerkingsvenster instellen
U kunt de lettertypen en kleuren aanpassen die in een tekstbewerkingsvenster worden gebruikt.
1. Selecteer Opties->Editoropties en vervolgens Synopsys-editor of Externe editor. Zie Een externe teksteditor gebruiken op pagina 41 voor meer informatie over de externe editor.
2. Afhankelijk van het type file U kunt bij het openen de achtergrond, syntaxiskleur en lettertypevoorkeuren voor de teksteditor instellen.

Let op: Hierna kunt u de tekstbewerkingsvoorkeuren instellen voor deze file zal op iedereen van toepassing zijn files hiervan file type.

Het venster Tekstbewerking kan worden gebruikt om voorkeuren voor projecten in te stellen files, bron files (Verilog/VHDL), log files, Tcl files, beperking files, of andere standaard files uit het dialoogvenster Editoropties.
3. U kunt syntaxiskleuren instellen voor een aantal veelgebruikte syntaxisopties, zoals trefwoorden, strings en opmerkingen. Bijvoorbeeldampl in het logboek fileWaarschuwingen en fouten kunnen van een kleurcode worden voorzien, zodat ze gemakkelijk te herkennen zijn.
Klik in het veld Voorgrond of Achtergrond voor het overeenkomstige object in het veld Syntaxiskleuring om het kleurenpalet weer te geven.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

U kunt basiskleuren selecteren of aangepaste kleuren definiëren en deze toevoegen aan uw aangepaste kleurenpalet. Klik op OK om de gewenste kleur te selecteren.
4. Gebruik de pulldownmenu's om het lettertype en de lettergrootte voor de teksteditor in te stellen.
5. Schakel Tabbladen behouden in om tabbladinstellingen in te schakelen en stel vervolgens de tabbladafstand in met de pijl omhoog of omlaag voor Tabbladgrootte.

LO 6. Klik op OK op het formulier Editoropties.
© 2014 Synopsys, Inc. 40

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

Een externe teksteditor gebruiken
U kunt een externe teksteditor zoals VI of Emacs gebruiken in plaats van de ingebouwde teksteditor. Ga als volgt te werk om een externe teksteditor in te schakelen. Zie HDL-bron bewerken voor informatie over het gebruik van de ingebouwde teksteditor. Files met de ingebouwde teksteditor, op pagina 35.
1. Selecteer Opties->Editoropties en schakel de optie Externe editor in.
2. Selecteer de externe editor met behulp van de methode die geschikt is voor uw besturingssysteem.
Als u op een Windows-platform werkt, klikt u op de knop …(Bladeren)
en selecteer het uitvoerbare bestand van de externe teksteditor.
Van een UNIX- of Linux-platform naar een teksteditor die zijn eigen
venster, klik op de knop … Bladeren en selecteer het uitvoerbare bestand van de externe teksteditor.
Van een UNIX-platform naar een teksteditor die geen eigen
Gebruik in het venster niet de knop … Bladeren. Typ in plaats daarvan xterm -e editor. De volgende afbeelding toont VI als externe editor.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

HDL-bron instellen Files

Vanaf een Linux-platform, voor een teksteditor die geen eigen
Gebruik in het venster niet de knop … Bladeren. Typ in plaats daarvan gnome-terminal -x editor. Om emacs te gebruiken voor bijv.ample, typ gnome-terminal -x emacs.
De software is getest met de teksteditors emacs en vi.
3. Klik op OK.

Bibliotheekuitbreidingen gebruiken voor de Verilog-bibliotheek Files
Bibliotheekuitbreidingen kunnen worden toegevoegd aan de Verilog-bibliotheek files opgenomen in uw ontwerp voor het project. Wanneer u zoekpaden opgeeft naar de mappen die de Verilog-bibliotheek bevatten fileU kunt deze nieuwe bibliotheekuitbreidingen opgeven, evenals Verilog en SystemVerilog (.v en .sv) file extensies.
Om dit te doen:
1. Selecteer het tabblad Verilog van het paneel Implementatieopties.
2. Geef de locaties van de bibliotheekmappen voor de Verilog-bibliotheek op filedie in uw ontwerp voor het project moeten worden opgenomen.
3. Geef de bibliotheekextensies op.
Elke bibliotheekextensie kan worden opgegeven, bijvoorbeeld .av, .bv, .cv, .xxx, .va, .vas (scheid bibliotheekextensies met een spatie).
De onderstaande afbeelding laat zien waar u de bibliotheekuitbreidingen in het dialoogvenster kunt invoeren.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HDL-bron instellen Files

Hoofdstuk 3: De invoer voorbereiden

Het Tcl-equivalent voor deze example is de volgende opdracht:
set_option -libext .av .bv .cv .dv .ev
Zie libext op pagina 57 van de Command Reference voor meer informatie.
4. Nadat u het ontwerp hebt gecompileerd, kunt u dit in het logboek verifiëren file dat de bibliotheek files met deze extensies werden geladen en gelezen. Bijvoorbeeldampon:
@N: Verilog-compiler uitvoeren in SystemVerilog-modus @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Laden file C:dirlib1sub1.av uit de opgegeven bibliotheekdirectory C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Laden file C:dirlib2sub2.bv uit de opgegeven bibliotheekdirectory C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Laden file

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Gebruik van gemengde taalbron Files

C:dirlib3sub3.cv vanuit de opgegeven bibliotheekdirectory C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Laden file C:dirlib4sub4.dv vanuit de opgegeven bibliotheekdirectory C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Laden file C:dirlib5sub5.ev vanuit de opgegeven bibliotheekdirectory C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-syntaxiscontrole geslaagd!

Gebruik van gemengde taalbron Files
Met de Synplify Pro-software kunt u een combinatie van VHDL- en Verilog-invoer gebruiken files in uw project. Bijvoorbeeldamples van de VHDL en Verilog files, zie de Referentiehandleiding.
1. Houd er rekening mee dat Verilog geen onbeperkte VHDL-poorten ondersteunt en stel het gemengde taalontwerp in files dienovereenkomstig.
2. Als u Verilog en VHDL wilt organiseren files in verschillende mappen, selecteer Opties->Project View Opties en schakelaar op de View Project Files in Mappen optie.
Wanneer je de files aan het project, de Verilog en VHDL files bevinden zich in aparte mappen in het project view.
3. Wanneer u een project opent of een nieuw project aanmaakt, voegt u Verilog en VHDL toe fileis als volgt:
Selecteer het project -> Bron toevoegen File opdracht of klik op Toevoegen File knop. Op het formulier, stel in Files van Type naar HDL Files (*.vhd, *.vhdl, *.v). Selecteer Verilog en VHDL fileals je wilt en voeg ze toe aan je
project. Klik op OK. Voor meer informatie over het toevoegen fileZie Wijzigingen aanbrengen in een project op pagina 62.
LO

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Gebruik van gemengde taalbron Files

Hoofdstuk 3: De invoer voorbereiden

De fileDe bestanden die u hebt toegevoegd, worden weergegeven in het project viewDeze figuur toont de fileworden in aparte mappen gerangschikt.
4. Wanneer u apparaatopties instelt (knop Implementatieopties), geeft u de module op het hoogste niveau op. Zie Implementatieopties voor Logische Synthese instellen op pagina 75 voor meer informatie over het instellen van apparaatopties.
Als de module op het hoogste niveau Verilog is, klikt u op het tabblad Verilog en typt u de
naam van de hoofdmodule.
Als de module op het hoogste niveau VHDL is, klikt u op het tabblad VHDL en typt u de naam
van de entiteit op het hoogste niveau. Als de module op het hoogste niveau zich niet in de standaardwerkbibliotheek bevindt, moet u de bibliotheek opgeven waar de compiler de module kan vinden. Zie VHDL-paneel op pagina 200 voor meer informatie over hoe u dit kunt doen.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Gebruik van gemengde taalbron Files

U moet de module op het hoogste niveau expliciet opgeven, omdat dit het startpunt is van waaruit de mapper een samengevoegde netlijst genereert.
5. Selecteer het tabblad Implementatieresultaten op hetzelfde formulier en selecteer één HDL-uitvoerformaat voor de uitvoer fileWordt gegenereerd door de software. Zie Implementatieopties voor logische synthese instellen op pagina 75 voor meer informatie over het instellen van apparaatopties.
Selecteer 'Verilog-netlijst schrijven' voor een Verilog-uitvoernetlijst. Selecteer 'VHDL-netlijst schrijven' voor een VHDL-uitvoernetlijst. Stel eventuele andere apparaatopties in en klik op OK.
U kunt nu uw ontwerp synthetiseren. De software leest de gemengde formaten van de bron in. files en genereert een enkele srs file dat gebruikt wordt voor synthese.
6. Als u problemen ondervindt, raadpleegt u Problemen met gemengde taalontwerpen oplossen op pagina 47 voor aanvullende informatie en tips.
LO

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Gebruik van gemengde taalbron Files

Hoofdstuk 3: De invoer voorbereiden

Problemen met gemengde taalontwerpen oplossen
In dit gedeelte vindt u tips voor het omgaan met specifieke situaties waarin sprake kan zijn van gemengde taalontwerpen.

VHDL File Volgorde
Voor ontwerpen die alleen VHDL bevatten of gemengde ontwerpen waarbij het hoogste niveau niet is gespecificeerd, ordenen de FPGA-synthesetools de VHDL automatisch opnieuw filezodat de VHDL-pakketten in de juiste volgorde worden gecompileerd.
Als u echter een ontwerp met meerdere talen hebt waarbij u het hoogste niveau hebt opgegeven, moet u de VHDL opgeven file voor de tool. U hoeft dit slechts één keer te doen door Run->Arrange VHDL te selecteren. files-opdracht. Als u dit niet doet, krijgt u een foutmelding.

VHDL Globale Signalen
Momenteel is het niet mogelijk om globale VHDL-signalen te gebruiken in ontwerpen met gemengde talen, omdat de tool deze signalen alleen implementeert in ontwerpen die alleen VHDL bevatten.

VHDL Booleaanse generieken doorgeven aan Verilog-parameters
De tool leidt een black box af voor een VHDL-component met Booleaanse generics, als die component geïnstantieerd is in een Verilog-ontwerp. Dit komt doordat Verilog geen Booleaanse gegevenstypen herkent, dus de Booleaanse waarde moet correct worden weergegeven. Als de waarde van de VHDL Booleaanse generics TRUE is en de Verilog-literal wordt weergegeven als een 1, interpreteert de Verilog-compiler dit als een black box.
Om te voorkomen dat er een black box wordt afgeleid, moet de Verilog-literaal voor de VHDL Booleaanse generieke waarde ingesteld op TRUE 1'b1 zijn, niet 1. Op dezelfde manier moet, als de VHDL Booleaanse generieke waarde FALSE is, de overeenkomstige Verilog-literaal 1'b0 zijn, niet 0. Het volgende voorbeeldample laat zien hoe Booleaanse generics zo kunnen worden weergegeven dat ze de VHDL-Verilog-grens correct passeren, zonder dat er een black box ontstaat.

VHDL-entiteitsverklaring

Verilog-instantiëring

Entiteit abc is Generiek (
Aantal_Bits Delen_Bit );

: geheel getal : booleaans

:= 0; := Onwaar;

abc #(.Aantal_Bits (16), .Deel_Bit (1'b0)
)

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Gebruik van gemengde taalbron Files

VHDL-generieken doorgeven zonder een black box af te leiden
In het geval dat een Verilog-componentparameter (bijvoorbeeldample [0:0] RSR = 1'b0) niet overeenkomt met de grootte van het overeenkomstige generieke VHDL-onderdeel (RSR : integer := 0), leidt de tool een black box af.
U kunt dit omzeilen door de busbreedtenotatie van [0:0] in de Verilog te verwijderen. files. Houd er rekening mee dat u een generieke VHDL-waarde van het type integer moet gebruiken, omdat de andere typen geen correcte binding van het Verilog-onderdeel toestaan.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

De incrementele compiler gebruiken

Hoofdstuk 3: De invoer voorbereiden

De incrementele compiler gebruiken
Gebruik de incrementele compilerflow om de compilerruntime voor grote ontwerpen aanzienlijk te verkorten. De software hercompileert alleen relevante files wanneer een ontwerpwijziging wordt aangebracht en de compilerdatabase opnieuw wordt gebruikt. De compiler genereert de SRS opnieuw. file alleen voor de betrokken module en de directe bovenliggende module.
Om deze flow uit te voeren, voert u de volgende handelingen uit:
1. Voeg Verilog of VHDL toe files voor het ontwerp.
2. Schakel de optie Incrementeel compileren in op het tabblad Verilog of VHDL van het paneel Implementatieopties.
Een SRS file wordt voor elke ontwerpmodule in de synwork-directory gemaakt.

3. Voer de compiler voor de eerste keer uit.
4. Als er een ontwerpwijziging is gemaakt, voer dan de compiler opnieuw uit.
De compiler analyseert de database en bepaalt of de SRS fileAls de modules up-to-date zijn, worden alleen de gewijzigde modules en de direct bovenliggende modules opnieuw gegenereerd. Dit kan de looptijd van het ontwerp verbeteren.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

De incrementele compiler gebruiken

Beperkingen
De incrementele compiler biedt geen ondersteuning voor:
· Configuratie files opgenomen in de Verilog- of VHDL-stroom · Gemengde HDL-stromen · Ontwerpen met cross-module referencering (XMR)

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Het gebruik van de structurele Verilog-stroom

Hoofdstuk 3: De invoer voorbereiden

Het gebruik van de structurele Verilog-stroom
De synthesetool accepteert structurele Verilog files als input voor uw ontwerpproject. De structurele Verilog-compiler voert syntaxis-semantische controles uit met behulp van zijn lichtgewicht parser om de runtime te verbeteren. Deze compiler voert geen complexe hardware-extracties of RTL-optimalisatiebewerkingen uit, waardoor de software de structurele Verilog snel compileert. files. De software kan deze gegenereerde structurele Verilog lezen files, indien ze bevatten:
· Instantiaties van technologische primitieven
· Eenvoudige toewijzingsinstructies
· Attributen gespecificeerd in Verilog 2001 en oudere formaten
· Alle constructies, met uitzondering van kenmerken, moeten worden gespecificeerd in Verilog 95-formaat
Om structurele Verilog-invoer te gebruiken files:
1. U moet de structurele Verilog opgeven files om in uw ontwerp op te nemen. Voeg hiervoor de file aan het project toevoegen met behulp van een van de volgende methoden:
Project->Bron toevoegen File of de Add File knop in het project view Tcl-opdracht: add_file -structuur fileNaam
Deze stroom kan alleen structurele Verilog bevatten files of gemengde HDL files (Verilog/VHDL/EDF/SRS) samen met structurele Verilog-netlijst files. Verilog/VHDL/EDF/SRS-instanties worden echter niet ondersteund binnen een structurele Verilog-module.
2. De structurele Verilog files worden toegevoegd aan de Structural Verilog-map in het project view. Je kunt ook toevoegen filenaar deze directory wanneer u het volgende uitvoert:
Selecteer de structurele Verilog fileKlik met de rechtermuisknop en selecteer File Opties. Kies Structureel Verilog uit de File Typ vervolgkeuzemenu.
3. Voer de synthese uit.
De synthesetool genereert een vm- of edf-netlijst file Afhankelijk van de gespecificeerde technologie. Dit proces is vergelijkbaar met de standaard synthesestroom.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Het gebruik van de structurele Verilog-stroom

Beperkingen
Beperkingen van de structurele Verilog-stroom ondersteunen het volgende niet:
· RTL-instanties voor alle andere file typen · Hiërarchische projectmanagement (HPM) stromen · Complexe toewijzingen · Compiler-specifieke modi en schakelaars

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Werken met beperkingen Files

Hoofdstuk 3: De invoer voorbereiden

Werken met beperkingen Files
Beperking files zijn tekst files die automatisch worden gegenereerd door de SCOPE-interface (zie SCOPE-beperkingen opgeven, op pagina 119) of die u handmatig maakt met een teksteditor. Ze bevatten Tcl-opdrachten of -kenmerken die de syntheserun beperken. U kunt ook beperkingen instellen in de broncode, maar dit is niet de voorkeursmethode.
Dit gedeelte bevat informatie over
· Wanneer beperking gebruiken Files over Broncode, op pagina 53
· Een teksteditor gebruiken voor beperkingen Files (Legacy), op pagina 54
· Tcl-syntaxisrichtlijnen voor beperkingen Files, op pagina 55
· Controlebeperking Files, op pagina 56
· Voor meer informatie over dit rapport, zie het Constraint Checking Report, op
pagina 270 van de Referentiehandleiding, op pagina 56

Wanneer beperking gebruiken Files over Broncode
U kunt beperkingen toevoegen in beperking files (gegenereerd door de SCOPE-interface of ingevoerd in een teksteditor) of in de broncode. Over het algemeen is het beter om constraints te gebruiken. files, omdat u niet opnieuw hoeft te compileren om de beperkingen van kracht te laten worden. Het maakt uw broncode ook draagbaarder. Zie De SCOPE-editor gebruiken, op pagina 112 voor meer informatie.
Als u echter black box-timingbeperkingen hebt zoals syn_tco, syn_tpd en syn_tsu, moet u deze als richtlijnen in de broncode invoeren. In tegenstelling tot attributen kunnen richtlijnen alleen aan de broncode worden toegevoegd, niet aan beperkingen. files. Zie Attributen en richtlijnen specificeren op pagina 90 voor meer informatie over het toevoegen van richtlijnen aan broncode.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Werken met beperkingen Files

Een teksteditor gebruiken voor beperkingen Files (Legacy)
U kunt de Legacy SCOPE-editor gebruiken voor de SDC-beperking files gemaakt vóór releaseversie G-2012.09. Het is echter aan te raden uw SDC te vertalen. files naar FDC fileom de nieuwste versie van de SCOPE-editor in te schakelen en gebruik te maken van de verbeterde verwerking van timingbeperkingen in de tool.
Als u ervoor kiest om de oude SCOPE-editor te gebruiken, wordt in deze sectie uitgelegd hoe u handmatig een Tcl-beperking kunt maken fileDe software maakt dit automatisch aan file als u de oude SCOPE-editor gebruikt om de beperkingen in te voeren. De Tcl-beperking file Bevat alleen algemene timingbeperkingen. Black-boxbeperkingen moeten in de broncode worden opgenomen. Zie 'Wanneer een beperking gebruiken' voor meer informatie. FileZie Broncode, op pagina 53.
1. Open een file om te bewerken.
Zorg ervoor dat u het SCOPE-venster hebt gesloten, anders kunt u
vorige beperkingen overschrijven.
Om een nieuwe te creëren file, selecteer File->Nieuw en selecteer de beperking File
(SCOPE) optie. Typ een naam voor de file en klik op OK.
Om een bestaande te bewerken file, selecteer File->Open, stel de Files van Type filter naar
Beperking Files (sdc) en open de file jij wilt.
2. Volg de syntaxisrichtlijnen in Tcl Syntaxisrichtlijnen voor beperkingen Files, op pagina 55.
3. Voer de benodigde timingbeperkingen in. Zie de referentiehandleiding voor de syntaxis. Als u black-box timingbeperkingen hebt, moet u deze in de broncode invoeren.
4. U kunt ook leverancierspecifieke kenmerken toevoegen aan de beperking file met define_attribute. Zie Attributen specificeren in de beperkingen File, op pagina 97 voor meer informatie.
5. Sla de file.
6. Voeg de file aan het project zoals beschreven in Wijzigingen aanbrengen in een project op pagina 62 en synthese uitvoeren.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Werken met beperkingen Files

Hoofdstuk 3: De invoer voorbereiden

Tcl-syntaxisrichtlijnen voor beperkingen Files
In dit gedeelte worden algemene richtlijnen gegeven voor het gebruik van Tcl voor beperkingen. files:
· Tcl is hoofdlettergevoelig.
· Voor het benoemen van objecten: De objectnaam moet overeenkomen met de naam in de HDL-code. Sluit de instance- en poortnamen in binnen curlY-accolades { }. Gebruik geen spaties in namen. Gebruik de punt (.) om hiërarchische namen te scheiden. Gebruik in Verilog-modules de volgende syntaxis, bijvoorbeeld: poort en
netnamen:
v:cel [voorvoegsel:]objectnaam
Waarbij cel de naam van de ontwerpentiteit is, prefix een prefix is om objecten met dezelfde naam te identificeren, en objectName een instantiepad met een punt (.) als scheidingsteken. Het prefix kan een van de volgende zijn:

Voorvoegsel (kleine letter) i: p: b: n:

Object Instantienamen Poortnamen (gehele poort) Bitslice van een poort Netwerknamen

Gebruik in VHDL-modules bijvoorbeeld de volgende syntaxis: poort en net
namen in VHDL-modules:
v:cel [.view] [prefix:]objectnaam
Waar v: het identificeert als een view object, lib is de naam van de bibliotheek, cell is de naam van de ontwerpentiteit, view is een naam voor de architectuur, prefix is een prefix om objecten met dezelfde naam te identificeren en objectName is een instantiepad met een punt (.) als scheidingsteken. View Is alleen nodig als er meer dan één architectuur voor het ontwerp is. Zie de bovenstaande tabel voor de voorvoegsels van objecten.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 3: De invoer voorbereiden

Werken met beperkingen Files

· Naam-matching wildcards zijn * (asterisk komt overeen met een willekeurig aantal
tekens) en ? (vraagteken komt overeen met één enkel teken). Deze tekens komen niet overeen met punten die als hiërarchiescheidingstekens worden gebruikt. Bijvoorbeeldample, de volgende tekenreeks identificeert alle bits van het statereg-exemplaar in de statemod-module:
i:statemod.statereg[*]

Controlebeperking Files
U kunt de syntaxis en andere relevante informatie over uw beperking controleren files met behulp van de opdracht Constraint Check. Om een constraintrapport te genereren, doet u het volgende:
1. Creëer een beperking file en voeg het toe aan uw project.
2. Selecteer Uitvoeren->Beperkingscontrole.
Met deze opdracht wordt een rapport gegenereerd dat de syntaxis en toepasbaarheid van de timingbeperkingen in de FPGA-synthesebeperking controleert files voor uw project. Het rapport wordt geschreven naar de projectName_cck.rpt file en vermeldt de volgende informatie:
Beperkingen die niet worden toegepast Beperkingen die geldig en van toepassing zijn op het ontwerp Wildcard-uitbreiding op de beperkingen Beperkingen op objecten die niet bestaan
Voor meer informatie over dit rapport, zie het Constraint Checking Report, op pagina 270 van de Referentiehandleiding

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

HOOFDSTUK 4
Een logisch syntheseproject opzetten
Wanneer u een ontwerp synthetiseert met de Synopsys FPGA-synthesetools, moet u een project voor uw ontwerp opzetten. Hieronder worden de procedures voor het opzetten van een project voor logische synthese beschreven:
· Project opzetten Files, op pagina 58 · Projectbeheer File Hiërarchie, op pagina 66 · Implementaties instellen, op pagina 72 · Implementatieopties voor logische synthese instellen, op pagina 75 · Attributen en richtlijnen specificeren, op pagina 90 · Zoeken Files, op pagina 98 · Archivering Files en Projecten, op pagina 101

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Project opzetten Files

Project opzetten Files
In dit gedeelte worden de basisprincipes beschreven voor het opzetten en beheren van een project. file voor uw ontwerp, met inbegrip van de volgende informatie:
· Een project maken File, op pagina 58 · Een bestaand project openen File, op pagina 61 · Wijzigingen aanbrengen in een project, op pagina 62 · Project instellen View Weergavevoorkeuren, op pagina 63 · Verilog-inclusiepaden bijwerken in oudere projecten Files, op pagina 65
Voor een specifieke example over het opzetten van een project file, raadpleeg de tutorial voor de tool die u gebruikt.

Een project maken File
Je moet een project opzetten file voor elk project. Een project bevat de gegevens die nodig zijn voor een bepaald ontwerp: de lijst met bronnen files, de syntheseresultaten fileen de instellingen van uw apparaatopties. De volgende procedure laat zien hoe u een project instelt file met behulp van individuele opdrachten.
1. Begin met het selecteren van een van de volgende opties: File->Bouwproject, File-> Open Project, of het P-pictogram. Klik op Nieuw project.
Het projectvenster toont een nieuw project. Klik op de knop Toevoegen File knop, druk op F4 of selecteer Project->Bron toevoegen File commando. De Add FileHet dialoogvenster 'Toevoegen aan project' wordt geopend.
2. Voeg de bron toe files naar het project.
Zorg ervoor dat het veld 'Zoeken in' bovenaan het formulier naar rechts wijst
directory. De fileDe opties staan in het kader vermeld. Als u de files, controleer of de FileHet veld Type is ingesteld om de juiste waarden weer te geven file type. Als u gemengde invoer hebt files, volg de procedure beschreven in Gebruik van gemengde taalbron Files, op pagina 44.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Project opzetten Files

Hoofdstuk 4: Een logisch syntheseproject opzetten

Om alle fileAls u de bestanden in de map wilt toevoegen, klikt u meteen op de knop Alles toevoegen.
de rechterkant van het formulier. Om toe te voegen fileindividueel, klik op de file in de lijst en klik vervolgens op de knop Toevoegen, of dubbelklik op de file naam.
Je kunt alle files in de map en verwijder vervolgens de bestanden die u niet nodig hebt met de knop Verwijderen.
Als u VHDL toevoegt fileSelecteer de juiste bibliotheek in het pop-upmenu VHDL-bibliotheek. De bibliotheek die u selecteert, wordt toegepast op alle VHDL-bestanden. filewanneer u op OK klikt in het dialoogvenster.
In uw projectvenster wordt een nieuw project weergegeven fileAls u op het plusteken naast het project klikt en het uitvouwt, ziet u het volgende:
Een map (twee mappen voor gemengde taalontwerpen) met de bron files.
Als je fileAls de bestanden niet in een map onder de projectdirectory staan, kunt u deze voorkeur instellen door Opties->Project te selecteren View Opties en controle van de View project files in mappen. Dit scheidt één soort file van een ander in het project view door ze in aparte mappen te plaatsen.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Project opzetten Files

De implementatie, standaard rev_1 genoemd. Implementaties zijn
Revisies van uw ontwerp binnen de context van de synthesesoftware en vervangen geen externe software en processen voor broncodebeheer. Met meerdere implementaties kunt u apparaat- en syntheseopties aanpassen om ontwerpopties te verkennen. U kunt meerdere implementaties in Synplify Pro hebben. Elke implementatie heeft zijn eigen synthese- en apparaatopties en zijn eigen projectgerelateerde opties. files.

3. Voeg alle bibliotheken toe die u nodig hebt, met behulp van de methode die in de vorige stap is beschreven om de Verilog- of VHDL-bibliotheek toe te voegen file.
Voor leverancierspecifieke bibliotheken voegt u de juiste bibliotheek toe file naar de
project. Houd er rekening mee dat voor sommige families de bibliotheken automatisch worden geladen en dat u ze niet expliciet aan het project hoeft toe te voegen file.
Om een VHDL-pakketbibliotheek van derden toe te voegen, voegt u de juiste .vhd toe file naar het ontwerp, zoals beschreven in stap 2. Klik met de rechtermuisknop op de file in het project view en selecteer File Opties, of selecteer Project->VHDL-bibliotheek instellen. Geef een bibliotheeknaam op die compatibel is met de simulatoren. Bijvoorbeeldample, MYLIB. Zorg ervoor dat deze pakketbibliotheek vóór het toplevelontwerp in de lijst staat. files in het project view.
Voor informatie over het instellen van Verilog en VHDL file Zie Verilog- en VHDL-opties instellen op pagina 84. U kunt deze opties ook instellen file opties later, voordat de synthese wordt uitgevoerd.
Zie Optimaliseren voor microsemi-ontwerpen, op pagina 487, voor aanvullende leverancierspecifieke informatie over het gebruik van macrobibliotheken van leveranciers en black bLoOxes.
Voor generieke technologiecomponenten kunt u de volgende onderdelen toevoegen:
technologie-onafhankelijke Verilog-bibliotheek meegeleverd met de software

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Project opzetten Files

Hoofdstuk 4: Een logisch syntheseproject opzetten

(install_dir/lib/generic_technology/gtech.v) aan je ontwerp toevoegen, of je eigen generieke componentenbibliotheek toevoegen. Gebruik beide niet tegelijk, omdat er conflicten kunnen ontstaan.
4. Controleren file bestelling in het project view. File volgorde is vooral belangrijk voor VHDL files.
Voor VHDL files, kunt u automatisch de files by
Selecteer Run->Arrange VHDL Files. U kunt ook handmatig de files in het project view. Pakket files moeten bovenaan de lijst staan, omdat ze worden gecompileerd voordat ze worden gebruikt. Als je ontwerpblokken over meerdere pagina's verspreid hebt, files, zorg ervoor dat u het volgende heeft file bestelling: de file het bestand dat de entiteit bevat, moet eerst worden toegevoegd, gevolgd door de architectuur file, en tenslotte de file met de configuratie.
In het project view, controleer of de laatste file in het project view is de
bron op het hoogste niveau fileAls alternatief kunt u het hoogste niveau opgeven file wanneer u de apparaatopties instelt.
5. Selecteer File-> Opslaan, typ een naam voor het project en klik op Opslaan. Het projectvenster toont uw wijzigingen.
6. Een project afsluiten file, selecteer de knop Project sluiten of File->Project sluiten.

Een bestaand project openen File
Er zijn twee manieren om een project te openen file: het Open Project en de generieke File ->Open commando.
1. Als het project dat u wilt openen een project is waaraan u onlangs hebt gewerkt, kunt u het rechtstreeks selecteren: File->Recente projecten-> projectnaam.
2. Gebruik een van de volgende methoden om een project te openen file:

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Project opzetten Files

Open Project Command

File->Open Command

Selecteer File-> Project openen, klik op de knop Project openen aan de linkerkant van het projectvenster of klik op het pictogram P.
Om een recent project te openen, dubbelklikt u erop in de lijst met recente projecten.
Anders klikt u op de knop Bestaand project om het dialoogvenster Openen te openen en selecteert u het project.

Selecteer File->Openen.
Geef de juiste directory op in het veld Zoeken in:.
Set File van Type naar Project Files (*.prj). In het vak wordt het project vermeld files.
Dubbelklik op het project dat u wilt openen.

Het project wordt geopend in het Project-venster.

Wijzigingen aanbrengen in een project
Normaal gesproken voegt u toe, verwijdert u of vervangt u files.
1. Om een bron of beperking toe te voegen fileAls u een project wilt toevoegen, selecteert u Toevoegen Files-knop of Project->Bron toevoegen File om de selectie te openen Files om aan project toe te voegen. Zie Een project maken. File, op pagina 58 voor details.
2. Om een file Klik vanuit een project op de file in het Project-venster en druk op de Delete-toets.
3. Om een file in een project,
Selecteer de file die u wilt wijzigen in het Projectvenster.
Klik op Wijzigen File knop, of selecteer Project->Wijzigen File.
In de Bron File dialoogvenster dat wordt geopend, stelt u Zoeken in in op de map
waar de nieuwe file is gelegen. De nieuwe file moet van hetzelfde type zijn als de file u wilt vervangen.
Als u uw file vermeld, selecteer het type van file je hebt nodig van
de Files van het veld Type.
Dubbelklik op de file. De nieuwe file vervangt de oude in het project
lijst. LO
4. Om te specificeren hoe het project moet worden uitgevoerd files worden opgeslagen in het project, klik met de rechtermuisknop op een file in het project view en selecteer File Opties. Stel de Opslaan in File optie: Relatief ten opzichte van project of Absoluut pad.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Project opzetten Files

Hoofdstuk 4: Een logisch syntheseproject opzetten

5. Om de tijd te controlerenamp op een file, klik met de rechtermuisknop op een file in het project view en selecteer File Opties. Controleer de tijd dat de file is voor het laatst gewijzigd. Klik op OK.

Project instellen View Weergavevoorkeuren
U kunt de organisatie en weergave van projecten aanpassen files. 1. Selecteer Opties->Project View Opties. Het project View Het optieformulier wordt geopend.

2. Om verschillende soorten invoer te organiseren files in aparte mappen, controleer View Project Files in Mappen.
Als u deze optie aanvinkt, worden er aparte mappen in het project gemaakt view voor beperking files en bron files.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Project opzetten Files

3. Controle file weergeven met het volgende:
Automatisch alle weergeven files, door Projectbibliotheek weergeven aan te vinken. Als
dit is niet gecontroleerd, het Project view wordt niet weergegeven filetotdat u op het plus-symbool klikt en de files in een map.
Vink één van de vakjes in het Project aan File Naam Weergave sectie van de
formulier om te bepalen hoe filenamen worden weergegeven. U kunt alleen de filenaam, het relatieve pad of het absolute pad.
4. Aan view project files in aangepaste aangepaste mappen, controleer View Project Files in aangepaste mappen. Zie Aangepaste mappen maken op pagina 66 voor meer informatie. Typemappen worden alleen weergegeven als er meerdere typen in een aangepaste map staan.

Aangepaste mappen
© 2014 Synopsys, Inc. 64

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Project opzetten Files

Hoofdstuk 4: Een logisch syntheseproject opzetten

5. Om meer dan één implementatie in hetzelfde project te openen view, vink het vakje Meerdere projecten openen toestaan aan.
Project 1

Project 2

6. Controleer de output file weergeven met het volgende:
Controleer de Toon alles Files in het Resultatenmap-vak om alle uitvoer weer te geven
filewordt gegenereerd na synthese.
Uitvoer wijzigen file organisatie door op een van de headerbalken te klikken
in de implementatieresultaten viewJe kunt de fileSorteer ze op type of op de datum waarop ze voor het laatst zijn gewijzigd.
7. Aan view file informatie, selecteer de file in het project view, klik met de rechtermuisknop en selecteer File Opties. Bijvoorbeeldample, je kunt de datum controleren a file is gewijzigd.
Verilog-inclusiepaden bijwerken in oudere projecten Files
Als u een project heeft file gemaakt met een oudere versie van de software (vóór 8.1), de Verilog include-paden in dit file zijn relatief ten opzichte van de resultatenmap of de bron file met de 'include'-instructies. In releases na 8.1 heeft het project file `include paden zijn relatief ten opzichte van het project file alleen. De GUI in de recentere releases upgradet de oudere prj niet automatisch files om te voldoen aan de nieuwere regels. Om het oude project te upgraden en te gebruiken file, Doe een van de volgende dingen:
· Bewerk de prj handmatig file in een teksteditor en voeg het volgende toe aan de
regel vóór elke set_option -include_path:
set_option -project_relative_includes 1
· Start een nieuw project met een nieuwere versie van de software en verwijder de
oud project. Dit zal de nieuwe prj maken file gehoorzaam de nieuwe regel waarbij includes relatief zijn ten opzichte van de prj file.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Projectbeheer File Hiërarchie

Projectbeheer File Hiërarchie
In de volgende secties wordt beschreven hoe u aangepaste mappen kunt maken en beheren en files in het project view:
· Aangepaste mappen maken · Aangepaste projectmappen bewerken · Aangepaste projectmappen bewerken Files

Aangepaste mappen maken
U kunt logische mappen maken en aanpassen files in verschillende hiërarchische groeperingen binnen uw project viewDeze mappen kunnen worden gespecificeerd met elke naam of hiërarchieniveau. Bijvoorbeeldample, u kunt uw besturingssysteem willekeurig aanpassen file structuur of HDL-logicahiërarchie. Aangepaste mappen zijn te herkennen aan hun blauwe kleur.

Er zijn verschillende manieren om aangepaste mappen te maken en deze vervolgens toe te voegen files aan hen in een project. Gebruik een van de volgende methoden:

1. Klik met de rechtermuisknop op een project file of een andere aangepaste map en selecteer Map toevoegen in het pop-upmenu. Voer vervolgens een van de volgende handelingen uit: file operaties:

Met de rechtermuisknop wordt het weergegeven

op een dat

fyioleuoLcrOafnileesitahnedr

selecteren selecteren

Plaats in map. Een submenu, een bestaande map of maak een nieuwe map.

nieuwe map.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Projectbeheer File Hiërarchie

Hoofdstuk 4: Een logisch syntheseproject opzetten

Houd er rekening mee dat u de map een willekeurige naam kunt geven, maar gebruik niet het teken (/) omdat dit een hiërarchiescheidingsteken is.
Om een map te hernoemen, klikt u met de rechtermuisknop op de map en selecteert u Naam wijzigen van
Het pop-upmenu. Het dialoogvenster Map hernoemen verschijnt; geef een nieuwe naam op.
2. Gebruik de knop Toevoegen Files naar het Project-dialoogvenster om de volledige inhoud van een maphiërarchie toe te voegen en optioneel te plaatsen fileworden opgeslagen in aangepaste mappen die overeenkomen met de maphiërarchieën van het besturingssysteem die in het dialoogvenster worden weergegeven.

Om dit te doen, selecteert u de knop Toevoegen File knop in het project view.
Selecteer de gevraagde mappen, zoals dsp, in het dialoogvenster en klik vervolgens op
Klik op de knop Toevoegen. Hiermee worden alle files vanuit de dsp-hiërarchie naar de aangepaste map die u zojuist hebt gemaakt.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Projectbeheer File Hiërarchie

Om de files in aangepaste mappen die overeenkomen met
de OS-maphiërarchie, vink de optie Toevoegen aan FileSelecteer 'Aangepaste mappen' in het dialoogvenster.
Standaard is de aangepaste mapnaam dezelfde naam als de map
bevattend files of map die aan het project moet worden toegevoegd. U kunt echter de naamgeving van mappen wijzigen door op de knop Mappenoptie te klikken. Het volgende dialoogvenster wordt weergegeven.

Gebruik:
Alleen de map met fileVoor de mapnaam klikt u op Gebruik OS
Mapnaam.
De padnaam naar de geselecteerde map om het niveau van
hiërarchie weergegeven voor het aangepaste mappad.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Projectbeheer File Hiërarchie

Hoofdstuk 4: Een logisch syntheseproject opzetten

3. Je kunt slepen en neerzetten fileen mappen van een OS Explorer-applicatie naar het project viewDeze functie is beschikbaar op Windows- en Linux-desktops met KDE.
Wanneer u een bestand sleept en neerzet, file, wordt het onmiddellijk aan het project toegevoegd.
Als er geen project geopend is, maakt de software een project aan.
Wanneer u een bestand sleept en neerzet, file over een map, wordt het daarin geplaatst
map. Aanvankelijk de Add FileHet dialoogvenster 's naar Project' wordt weergegeven en u wordt gevraagd de filemoeten aan het project worden toegevoegd. U kunt op OK klikken om de files. Als u wijzigingen wilt aanbrengen, kunt u op de knop Alles verwijderen klikken en een nieuw filter of een nieuwe optie opgeven.

Opmerking: om aangepaste mappen in het project weer te geven view, selecteer Opties->Project View Opties-menu, schakel vervolgens het selectievakje in of uit voor View Project Files in Aangepaste mappen in het dialoogvenster.

Aangepaste projectmappen manipuleren
De volgende procedure beschrijft hoe u kunt verwijderen files uit mappen, mappen verwijderen en de mappenhiërarchie wijzigen.
1. Om een te verwijderen file vanuit een aangepaste map, ofwel:
Sleep het naar een andere map of naar het project. Markeer de file, klik met de rechtermuisknop en selecteer Verwijderen uit map in de
pop-upmenu.
Gebruik de Delete-toets (DEL) niet, omdat hiermee de file van het project.
2. Om een aangepaste map te verwijderen, markeert u deze, klikt u er met de rechtermuisknop op en selecteert u Verwijderen in het pop-upmenu of drukt u op de DEL-toets. Wanneer u een map verwijdert, kunt u een van de volgende opties kiezen:
Klik op Ja om de map te verwijderen en de files opgenomen in de map van
het project.
Klik op Nee om de map alleen te verwijderen.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Projectbeheer File Hiërarchie

3. Om de hiërarchie van de aangepaste map te wijzigen:
Versleep de map binnen een andere map, zodat het een submap wordt.
map of over het project om het naar het hoogste niveau te verplaatsen.
Om de bovenste hiërarchie van een aangepaste map te verwijderen, sleept en zet u de map neer
het gewenste subniveau van de hiërarchie binnen het project. Verwijder vervolgens de lege hoofdmap voor de map.
Bijvoorbeeldample, als de bestaande aangepaste map directory is:
/Examples/Verilog/RTL
Stel dat u slechts één RTL-hiërarchie op één niveau wilt, sleep dan RTL over het project. Daarna kunt u de /Ex verwijderen.amples/Verilog-map.

Manipuleren van aangepaste Files
Bovendien kunt u de volgende typen aangepaste bewerkingen uitvoeren file operaties:
1. Om de weergave van fileKlik met de rechtermuisknop in de mappen Type in het Project view en selecteer Project View Opties of selecteer Opties->Project View Opties. Schakel de optie uit View Project Files in Type Folders in het dialoogvenster.
2. Weergeven files in alfabetische volgorde in plaats van projectvolgorde, controleer de Sorteer Files-knop in het project view Configuratiescherm. Klik op de pijl-omlaag in de linkerbenedenhoek van het paneel om het configuratiescherm in of uit te schakelen.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Projectbeheer File Hiërarchie

Hoofdstuk 4: Een logisch syntheseproject opzetten

Bedieningspaneel wisselen
3. Om de volgorde van files in het project:
Zorg ervoor dat u aangepaste mappen en sortering uitschakelt files. Sleep en zet een file naar de gewenste positie in de lijst van files.
4. Om de file Typ het, sleep het naar de nieuwe typemap en zet het daar neer. De software vraagt u om verificatie.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Implementaties opzetten

Implementaties opzetten
Een implementatie is een versie van een project, geïmplementeerd met een specifieke set beperkingen en andere instellingen. Een project kan meerdere implementaties bevatten, elk met zijn eigen instellingen.

Werken met meerdere implementaties
Met de Synplify Pro-tool kunt u meerdere implementaties van hetzelfde ontwerp maken en vervolgens de resultaten vergelijken. Zo kunt u experimenteren met verschillende instellingen voor hetzelfde ontwerp. Implementaties zijn revisies van uw ontwerp binnen de context van de synthesesoftware en vervangen geen externe software en processen voor broncodebeheer.
1. Klik op de knop Implementatie toevoegen of selecteer Project->Nieuwe implementatie en stel nieuwe apparaatopties in (tabblad Apparaat), nieuwe opties (tabblad Opties) of een nieuwe beperking file (Tabblad Beperkingen).
De software creëert een andere implementatie in het project viewDe nieuwe implementatie heeft dezelfde naam als de vorige, maar met een ander nummerachtervoegsel. De volgende afbeelding toont twee implementaties, rev1 en rev2, waarbij de huidige (actieve) implementatie is gemarkeerd.

De nieuwe implementatie gebruikt dezelfde broncode files, maar verschillende apparaatopties en beperkingen. Het kopieert sommige files van de vorige implementatie: het tlg-logboek file, de srs RTL netlijst file, en de design_fsm.sdc file gegenereerd door FSM Explorer. De software houdt een herhaalbare geschiedenis bij van de syntheseruns.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Implementaties opzetten

Hoofdstuk 4: Een logisch syntheseproject opzetten

2. Voer de synthese opnieuw uit met de nieuwe instellingen.
Als u alleen de huidige implementatie wilt uitvoeren, klikt u op Uitvoeren.
Om alle implementaties in een project uit te voeren, selecteert u Run->Run All
Implementaties.
U kunt meerdere implementaties gebruiken om een ander onderdeel te proberen of te experimenteren met een andere frequentie. Zie Implementatieopties voor logische synthese instellen op pagina 75 voor informatie over het instellen van opties.
Het project view toont alle implementaties met de actieve implementatie gemarkeerd en de bijbehorende uitvoer filegegenereerd voor de actieve implementatie weergegeven in de Implementatieresultaten view rechts; het veranderen van de actieve implementatie verandert de uitvoer file Weergave. Het venster 'Bewaken' bewaakt de actieve implementatie. Als u dit venster zo instelt dat alle implementaties worden bewaakt, wordt de nieuwe implementatie automatisch in het venster bijgewerkt.
3. Vergelijk de resultaten.
Gebruik het Watch-venster om geselecteerde criteria te vergelijken. Zorg ervoor dat u
De implementaties die u wilt vergelijken met de opdracht Watch configureren. Zie Het Watch-venster gebruiken, op pagina 190 voor meer informatie.

Om details te vergelijken, vergelijk het logboek file resultaten.
4. Om een implementatie te hernoemen, klikt u met de rechtermuisknop op de implementatienaam in het project view, selecteer Implementatienaam wijzigen in het pop-upmenu en typ een nieuwe naam.
Houd er rekening mee dat de huidige gebruikersinterface de implementatie overschrijft. Releases vóór versie 9.0 behouden de implementatie die hernoemd kan worden.
5. Om een implementatie te kopiëren, klikt u met de rechtermuisknop op de implementatienaam in het project view, selecteer Implementatie kopiëren in het pop-upmenu en typ een nieuwe naam voor de kopie.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Implementaties opzetten

6. Om een implementatie te verwijderen, klikt u met de rechtermuisknop op de implementatienaam in het project viewen selecteer Implementatie verwijderen in het pop-upmenu.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen
Opties voor implementatie van logische synthese instellen
U kunt globale opties instellen voor uw synthese-implementaties, waarvan sommige technologiespecifiek zijn. In deze sectie wordt beschreven hoe u globale opties instelt, zoals apparaat, optimalisatie en file Opties met de opdracht Implementatieopties. Zie SCOPE-beperkingen opgeven op pagina 119 voor informatie over het instellen van beperkingen voor de implementatie. Zie Attributen en richtlijnen opgeven op pagina 90 voor informatie over het overschrijven van globale instellingen met afzonderlijke kenmerken of richtlijnen.
In dit gedeelte worden de volgende onderwerpen besproken:
· Apparaatopties instellen, op pagina 75 · Optimalisatieopties instellen, op pagina 78 · Globale frequentie en beperking opgeven Files, op pagina 80 · Resultaatopties specificeren, op pagina 82 · De uitvoer van het timingrapport specificeren, op pagina 84 · Verilog- en VHDL-opties instellen, op pagina 84
Apparaatopties instellen
Apparaatopties maken deel uit van de algemene opties die u kunt instellen voor de syntheserun. Deze omvatten de onderdeelselectie (technologie, onderdeel en snelheidsklasse) en implementatieopties (I/O-invoeging en fanouts). De opties en de implementatie van deze opties kunnen per technologie verschillen. Raadpleeg daarom de hoofdstukken van de leveranciers in de referentiehandleiding voor informatie over uw leveranciersopties.
1. Open het formulier Implementatieopties door op de knop Implementatieopties te klikken of door Project->Implementatieopties te selecteren en klik bovenaan op het tabblad Apparaat als dit nog niet is geselecteerd.
2. Selecteer de technologie, het onderdeel, het pakket en de snelheid. De beschikbare opties variëren, afhankelijk van de technologie die u kiest.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
3. Stel de toewijzingsopties voor het apparaat in. De opties variëren afhankelijk van de technologie die u kiest.
Als u niet zeker weet wat een optie betekent, klikt u op de optie om de betekenis ervan te zien.
Een beschrijving in het onderstaande vak. Voor een volledige beschrijving van de opties klikt u op F1 of raadpleegt u het hoofdstuk van de betreffende leverancier in de referentiehandleiding.
Om een optie in te stellen, typt u de waarde of vinkt u het vakje aan om de optie in te schakelen.
Zie Fanout-limieten instellen op pagina 348 en Retiming op pagina 334 voor meer informatie over het instellen van fanout-limieten en retiming. Raadpleeg het hoofdstuk en de technologiefamilie van de betreffende leverancier in de Referentiehandleiding voor meer informatie over andere leverancierspecifieke opties.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen

4. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK.
5. Klik op de knop Uitvoeren om het ontwerp te synthetiseren. De software compileert en mapt het ontwerp met behulp van de door u ingestelde opties.
6. Om apparaatopties in te stellen met een script, gebruikt u de Tcl-opdracht set_option. De volgende tabel bevat een alfabetische lijst van de apparaatopties op het tabblad Apparaat, gekoppeld aan de equivalente Tcl-opdrachten. Omdat de opties technologie- en familiegebaseerd zijn, zijn mogelijk niet alle opties in de tabel beschikbaar in de geselecteerde technologie. Alle opdrachten beginnen met set_option, gevolgd door de syntaxis in de kolom zoals weergegeven. Raadpleeg de referentiehandleiding voor de meest complete lijst met opties voor uw leverancier.
In de onderstaande tabel worden de meeste apparaatopties weergegeven.

Optie Geannoteerde Eigenschappen voor Analist Uitschakelen I/O Invoeging Fanout Gids

Tcl-opdracht (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen

Optie

Tcl-opdracht (set_option…)

Pakket

-pakket pakketnaam

Deel

-onderdeel onderdeelnaam

Gemengde drivers oplossen

-resolve_multiple_driver {1|0}

Snelheid

-snelheidsgraad snelheidsgraad

Technologie

-technologie trefwoord

Update compilatiepunttiminggegevens -update_models_cp {0|1}

HDL-analistdatabasegeneratie -hdl_qload {1|0}

Optimalisatieopties instellen
Optimalisatieopties maken deel uit van de globale opties die u voor de implementatie kunt instellen. In deze sectie leest u hoe u opties zoals frequentie en globale optimalisatieopties zoals resourcedeling instelt. Sommige van deze opties kunt u ook instellen met de juiste knoppen in de gebruikersinterface.
1. Open het formulier Implementatieopties door op de knop Implementatieopties te klikken of door Project->Implementatieopties te selecteren en bovenaan op het tabblad Opties te klikken.
2. Klik op de gewenste optimalisatieopties, op het formulier of in het project viewUw keuzes variëren afhankelijk van de technologie. Als een optie niet beschikbaar is voor uw technologie, is deze grijs weergegeven. Als u de optie op één plek instelt, wordt deze automatisch bijgewerkt op de andere plek.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen

Project View

Optimalisatieopties Implementatieopties->Opties

Raadpleeg de volgende secties voor meer informatie over het gebruik van deze optimalisaties:

FSM-compiler FSM-verkenner
Herziening van de timing van het delen van bronnen

Optimaliseren van toestandsmachines, op pagina 354
FSM Explorer uitvoeren, op pagina 359. Opmerking: Slechts een deel van de Microsemi-technologieën ondersteunt de FSM Explorer-optie. Gebruik het paneel Project->Implementatieopties->Opties om te bepalen of deze optie wordt ondersteund voor het apparaat dat u in uw tool opgeeft.
Bronnen delen, op pagina 352
Hertiming, op pagina 334

De equivalente Tcl set_option-opdrachtopties zijn als volgt:

Optie FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl-opdracht Optie -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
4. Klik op de knop Uitvoeren om de synthese uit te voeren.
De software compileert en brengt het ontwerp in kaart op basis van de opties die u instelt.
HDL-analistendatabasegeneratie
Standaard leest de software het volledige ontwerp, voert logische optimalisaties en timingpropagatie uit en schrijft de uitvoer naar één netlijst (srs). Naarmate ontwerpen groter worden, wordt de tijd die nodig is om ze uit te voeren en te debuggen, steeds groter.
Met deze optie kan de compiler het ontwerp vooraf partitioneren in meerdere modules die naar aparte netlijsten worden geschreven. files (srs). Om deze optie in te schakelen, selecteert u het selectievakje HDL Analyst Database Generation op het tabblad Opties van het dialoogvenster Implementatieopties. Deze functie verbetert het geheugengebruik aanzienlijk voor grote ontwerpen.
Deze functie kan ook worden ingeschakeld vanuit het Tcl Script-venster met behulp van de volgende set_option Tcl-opdracht:
set_option -hdl_qload 1
Zodra de optie HDL Analyst Database Generation is ingeschakeld, kunt u de optie Incrementeel snel laden in de HDL Analyst-tool gebruiken om het ontwerp weer te geven met behulp van een enkele netlijst (srs) of meerdere RTL-modulenetlijsten (srs) op het hoogste niveau. De tool kan geavanceerde functies bieden.tage van deze functie door alleen de betrokken ontwerp-hiërarchie dynamisch te laden. BijvoorbeeldampDe hiërarchiebrowser kan, indien nodig, alleen de hiërarchie op een lager niveau uitbreiden voor snel laden. De optie Incrementeel snel laden bevindt zich in het paneel Algemeen van het dialoogvenster HDL-analistopties. Zie Paneel Algemeen, op pagina 304.

Globale frequentie en beperking specificeren Files

Met deze procedure leert u hoe u de globale frequentie instelt en de beperking opgeeft files voor de implementatie.

1. Om een globale frequentie in te stellen, doet u het volgende:

Typ een globale frequentie in het project view.

Open het formulier Implementatieopties door op de knop Implementatie te klikken

Knop Opties Tabblad Beperkingen.

selecteren

Project->Implementatie

Opties,

klik

De equivalente Tcl set_option-opdracht is -frequency frequencyValue.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen
U kunt de globale frequentie overschrijven met lokale beperkingen, zoals beschreven in SCOPE-beperkingen opgeven op pagina 119. In de Synplify Pro-tool kunt u automatisch klokbeperkingen voor uw ontwerp genereren in plaats van een globale frequentie in te stellen. Zie Automatische beperkingen gebruiken op pagina 291 voor meer informatie.
Wereldwijd frequentie- en beperkingenproject View
Implementatieopties->Beperkingen

2. Om een beperking te specificeren fileVoor een implementatie voert u een van de volgende handelingen uit:
Selecteer Project->Implementatieopties->Beperkingen. Controleer de beperking.
filedie u in het project wilt gebruiken.
Vanuit het paneel Implementatieopties->Beperkingen kunt u ook klikken om
een beperking toevoegen file.
Selecteer de implementatie die u wilt gebruiken en klik op Toevoegen File in de
Project viewen voeg de beperking toe files je nodig hebt.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
Om beperkingen te creëren files, zie SCOPE-beperkingen specificeren, op pagina 119.
3. Om de beperking weg te nemen fileAls u vanuit een implementatie een van de volgende handelingen wilt uitvoeren:
Selecteer Project->Implementatieopties->Beperkingen. Schakel het selectievakje uit.
naast de file naam.
In het project viewKlik met de rechtermuisknop op de beperking file verwijderd worden en
Selecteer Verwijderen uit project.
Hiermee wordt de beperking weggenomen file uit de implementatie, maar verwijdert deze niet.
4. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK.
Wanneer u het ontwerp synthetiseert, compileert en brengt de software het ontwerp in kaart op basis van de door u ingestelde opties.
Resultaatopties specificeren
In dit gedeelte wordt uitgelegd hoe u criteria voor de uitvoer van de syntheserun kunt opgeven.
1. Open het formulier Implementatieopties door op de knop Implementatieopties te klikken of door Project->Implementatieopties te selecteren en bovenaan op het tabblad Implementatieresultaten te klikken.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen

2. Specificeer de uitvoer filedie u wilt genereren.
Om een toegewezen netlijst te genereren files, klik op Schrijf toegewezen Verilog-netlijst of Schrijf
Toegewezen VHDL-netlijst.
Om een leverancierspecifieke beperking te genereren file voor voorwaartse annotatie,
Klik op Schrijf leveranciersbeperking FileZie het Constraint Checking Report op pagina 270 van de Referentiehandleiding voor meer informatie over dit rapport.
3. Stel de directory in waarnaar u de resultaten wilt schrijven.
4. Stel het formaat voor de uitvoer in fileDe equivalente Tcl-opdracht voor scripting is project -result_format format.
Mogelijk wilt u ook kenmerken instellen om naamtoewijzing te beheren. Raadpleeg voor meer informatie het hoofdstuk van de betreffende leverancier in de referentiehandleiding.
5. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK.
Wanneer u het ontwerp synthetiseert, compileert en brengt de software het ontwerp in kaart op basis van de door u ingestelde opties.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
Specificeren van de uitvoer van het timingrapport
U kunt bepalen hoeveel er in het timingrapport wordt gerapporteerd door de volgende opties in te stellen.
1. Selecteer Project->Implementatieopties en klik op het tabblad Timingrapport. 2. Stel het aantal kritieke paden in dat u wilt dat de software rapporteert.

3. Geef het aantal start- en eindpunten op dat u in de secties met het kritieke pad wilt zien gerapporteerd.
4. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK. Wanneer u het ontwerp synthetiseert, compileert en mapt de software het ontwerp met behulp van de door u ingestelde opties.
Verilog- en VHDL-opties instellen
Wanneer u de Verilog- en VHDL-bron instelt fileIn uw project kunt u ook bepaalde compileropties opgeven.
Verilog instellen File Opties
Je stelt Verilog in file U kunt de opties configureren door Project->Implementatieopties->Verilog of Opties->Verilog-compiler configureren te selecteren.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen

1. Geef aan welk Verilog-formaat u wilt gebruiken.
Om de compiler globaal in te stellen voor alle files in het project, selecteer
Project->Implementatieopties->Verilog. Als u Verilog 2001 of SystemVerilog gebruikt, raadpleeg dan de referentiehandleiding voor ondersteunde constructies.
Om de Verilog-compiler op een per te specificeren file basis, selecteer de file in de
Project viewKlik met de rechtermuisknop en selecteer File Opties. Selecteer de juiste compiler. De standaard Verilog file Het standaardformaat voor nieuwe projecten is SystemVerilog.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
2. Geef de module op het hoogste niveau op als u dit nog niet in het project hebt gedaan view.
3. Om parameters uit de broncode te halen, doet u het volgende:
Klik op Parameters extraheren. Om de standaardwaarde te overschrijven, voert u een nieuwe waarde voor een parameter in.
De software gebruikt de nieuwe waarde alleen voor de huidige implementatie. Let op: parameterextractie wordt niet ondersteund voor gemengde ontwerpen.

4. Typ de richtlijn in Compiler Directives en gebruik spaties om de statements te scheiden. Je kunt richtlijnen die je normaal gesproken met 'ifdef'- en 'define'-statements in de code zou invoeren, intypen. Bijvoorbeeld:ample, ABC=30 resulteert erin dat de software de volgende statements naar het project schrijft file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen
5. Geef in de Include Path Order de zoekpaden op voor de include-opdrachten voor de Verilog filedie zich in uw project bevinden. Gebruik de knoppen in de rechterbovenhoek van het vak om paden toe te voegen, te verwijderen of opnieuw te ordenen.
6. Geef in de Bibliotheekmappen het pad op naar de map waarin de bibliotheek zich bevindt files voor uw project. Gebruik de knoppen in de rechterbovenhoek van het vak om paden toe te voegen, te verwijderen of opnieuw te ordenen.
7. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK. Wanneer u het ontwerp synthetiseert, compileert en mapt de software het ontwerp met behulp van de door u ingestelde opties.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een project voor logische synthese opzetten Implementatieopties voor logische synthese instellen
VHDL instellen File Opties
Je stelt VHDL in file U kunt de opties configureren door Project->Implementatieopties->VHDL of Opties->VHDL-compiler configureren te selecteren.

Voor de VHDL-bron kunt u de hieronder beschreven opties opgeven.
1. Geef de module op het hoogste niveau op als u dit nog niet in het project hebt gedaan viewAls de module op het hoogste niveau zich niet in de standaardwerkbibliotheek bevindt, moet u de bibliotheek opgeven waar de compiler de module kan vinden. Zie VHDL-paneel op pagina 200 voor meer informatie over hoe u dit kunt doen.
U kunt deze optie ook gebruiken voor ontwerpen met gemengde talen of wanneer u een module wilt opgeven die niet de werkelijke entiteit op het hoogste niveau is voor HDL Analyst-weergave en LdOebugging in het schema views. 2. Voor door de gebruiker gedefinieerde toestandsmachinecodering doet u het volgende:
Geef aan welk type codering u wilt gebruiken.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Opties voor de implementatie van logische synthese instellen Hoofdstuk 4: Een project voor logische synthese instellen
Schakel de FSM-compiler uit.
Wanneer u het ontwerp synthetiseert, gebruikt de software de compilerrichtlijnen die u hier instelt om de toestandsmachines te coderen en voert de FSM-compiler niet uit, omdat deze de compilerrichtlijnen zou overschrijven. U kunt ook toestandsmachines definiëren met het kenmerk syn_encoding, zoals beschreven in Toestandsmachines definiëren in VHDL, op pagina 308.
3. Om generieke codes uit de broncode te halen, doet u het volgende:
Klik op Generieke constanten extraheren. Om de standaardwaarde te overschrijven, voert u een nieuwe waarde in voor een generieke waarde.
De software gebruikt de nieuwe waarde alleen voor de huidige implementatie. Houd er rekening mee dat u geen generieke waarden kunt extraheren als u een gemengd taalontwerp hebt.

4. Om tristates over proces-/blokgrenzen heen te pushen, controleert u of Push Tristates is ingeschakeld. Zie de optie Push Tristates op pagina 212 in de Referentiehandleiding voor meer informatie.
5. Bepaal de interpretatie van de synthesis_on en synthesis_off richtlijnen:
Om de compiler synthesis_on en synthesis_off richtlijnen te laten interpreteren
Schakel, net als translate_on/translate_off, de optie Synthese Aan/Uit geïmplementeerd als Vertalen Aan/Uit in.
Om de synthesis_on en synthesis_off richtlijnen te negeren, moet u ervoor zorgen dat:
Deze optie is niet aangevinkt. Zie translate_off/translate_on op pagina 226 in de Referentiehandleiding voor meer informatie.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Attributen en richtlijnen specificeren

6. Stel indien nodig andere implementatieopties in (zie Implementatieopties voor logische synthese instellen op pagina 75 voor een lijst met opties). Klik op OK.
Wanneer u het ontwerp synthetiseert, compileert en brengt de software het ontwerp in kaart op basis van de door u ingestelde opties.

Attributen en richtlijnen specificeren

Attributen en richtlijnen zijn specificaties die u aan ontwerpobjecten toewijst om te bepalen hoe uw ontwerp wordt geanalyseerd, geoptimaliseerd en toegewezen.
Attributen bepalen mappingoptimalisaties en directives bepalen compileroptimalisaties. Vanwege dit verschil moet u directives in de broncode specificeren. Deze tabel beschrijft de methoden die beschikbaar zijn om attribuut- en directivespecificaties te maken:

Beperkingen van de VHDL Verilog SCOPE-editor File

Attributen Ja Ja Ja Ja

Richtlijnen Ja Ja Nee Nee

Het is beter om kenmerken in de SCOPE-editor of de beperkingen op te geven file, omdat u het ontwerp niet eerst opnieuw hoeft te compileren. Voor richtlijnen moet u het ontwerp compileren om ze van kracht te laten worden.
Als SCOPE/beperkingen file en de HDL-broncode voor een ontwerp zijn gespecificeerd, hebben de beperkingen voorrang wanneer er conflicten zijn.
Voor meer informatie, zie:
· Attributen en richtlijnen specificeren in VHDL, op pagina 91 · Attributen en richtlijnen specificeren in Verilog, op pagina 92 · Attributen specificeren met behulp van de SCOPE-editor, op pagina 93 · Attributen specificeren in de beperkingen File, op pagina 97

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Attributen en richtlijnen specificeren

Hoofdstuk 4: Een logisch syntheseproject opzetten

Kenmerken en richtlijnen specificeren in VHDL
U kunt andere methoden gebruiken om kenmerken aan objecten toe te voegen, zoals beschreven in Kenmerken en richtlijnen specificeren op pagina 90. U kunt richtlijnen echter alleen in de broncode specificeren. Er zijn twee manieren om kenmerken en richtlijnen in VHDL te definiëren:
· Gebruik van het vooraf gedefinieerde kenmerkenpakket
· Het attribuut elke keer dat het wordt gebruikt declareren
Zie VHDL Attribute and Directive Syntax op pagina 561 in de Referentiehandleiding voor meer informatie over de VHDL-kenmerksyntaxis.

Het vooraf gedefinieerde VHDL-kenmerkenpakket gebruiken
De voortagHet voordeel van het gebruik van het vooraf gedefinieerde pakket is dat u de kenmerken en richtlijnen niet telkens opnieuw hoeft te definiëren wanneer u ze in de broncode opneemt.tagHet probleem is dat uw broncode minder overdraagbaar is. Het attributenpakket bevindt zich in installDirectory/lib/vhd/synattr.vhd.
1. Om het vooraf gedefinieerde kenmerkenpakket in de softwarebibliotheek te gebruiken, voegt u de volgende regels toe aan de syntaxis:
bibliotheek synplify; gebruik synplify.attributes.all;
2. Voeg het gewenste kenmerk of de gewenste richtlijn toe na de ontwerp-eenheidsdeclaratie.
declaraties ; kenmerk kenmerk_naam van objectName : objectType is waarde;
Bijvoorbeeldampon:
entiteit simpledff is poort (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
kenmerk syn_noclockbuf van clk: signaal is waar;
Zie VHDL Attribute and Directive Syntax op pagina 561 van de Referentiehandleiding voor meer informatie over de syntaxisconventies.
3. Voeg de bron toe file aan het project.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Attributen en richtlijnen specificeren

VHDL-kenmerken en -richtlijnen declareren
Als u het kenmerkenpakket niet gebruikt, moet u de kenmerken elke keer dat u ze in de broncode opneemt, opnieuw definiëren.
1. Elke keer dat u een kenmerk of richtlijn gebruikt, definieert u deze onmiddellijk na de ontwerp-eenheidsdeclaraties met behulp van de volgende syntaxis:
ontwerp_eenheid_verklaring ; kenmerk kenmerkNaam : dataType ; kenmerk kenmerkNaam van objectNaam : objectType is waarde;
Bijvoorbeeldampon:
entiteit simpledff is poort (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
kenmerk syn_noclockbuf : boolean; kenmerk syn_noclockbuf van clk :signal is true;
2. Voeg de bron toe file aan het project.

Kenmerken en richtlijnen specificeren in Verilog
U kunt andere methoden gebruiken om kenmerken aan objecten toe te voegen, zoals beschreven in Kenmerken en richtlijnen opgeven op pagina 90. U kunt richtlijnen echter alleen in de broncode opgeven.
Verilog heeft geen vooraf gedefinieerde synthese-attributen en -richtlijnen, dus u moet deze als opmerkingen toevoegen. De naam van het attribuut of de richtlijn wordt voorafgegaan door het trefwoord synthese. Verilog files zijn hoofdlettergevoelig, dus attributen en richtlijnen moeten exact worden gespecificeerd zoals ze in hun syntaxisbeschrijvingen voorkomen. Zie Verilog Attribute and Directive Syntax op pagina 363 van de Referentiehandleiding voor meer informatie over de syntaxis.
1. Om een kenmerk of richtlijn in Verilog toe te voegen, gebruikt u de Verilog-syntaxis voor regel- of blokcommentaar (C-stijl) direct na het ontwerpobject. Blokcommentaar moet vóór de puntkomma worden geplaatst, indien aanwezig.
LO

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Attributen en richtlijnen specificeren

Hoofdstuk 4: Een logisch syntheseproject opzetten

Verilog Block Commentaar Syntaxis
/* synthese attribuutNaam = waarde */ /* synthese directoryNaam = waarde */

Verilog-regelcommentaarsyntaxis
// synthese attribuutnaam = waarde // synthese directorynaam = waarde

Voor details over de syntaxisregels, zie Verilog Attribute and Directive Syntax, op pagina 363 in de Referentiehandleiding. De volgende zijn voorbeelden:amples:
module fifo(uit, in) /* synthese syn_hier = “hard” */;
2. Om meerdere kenmerken of richtlijnen aan hetzelfde object te koppelen, scheidt u de kenmerken met spaties, maar herhaalt u het synthesesleutelwoord niet. Gebruik geen komma's. Bijvoorbeeld:ampon:
case state /* synthese full_case parallel_case */;
3. Als meerdere registers worden gedefinieerd met behulp van één enkele Verilog reg-instructie en er een kenmerk aan wordt toegekend, past de synthesesoftware alleen het laatst gedeclareerde register in de reg-instructie toe. Bijvoorbeeldampon:
reg [5:0] q, q_a, q_b, q_c, q_d /* synthese syn_preserve=1 */;
Het kenmerk syn_preserve wordt alleen toegepast op q_d. Dit is het verwachte gedrag voor de synthesetools. Om dit kenmerk op alle registers toe te passen, moet u voor elk register een aparte Verilog reg-instructie gebruiken en het kenmerk toepassen.

Kenmerken specificeren met behulp van de SCOPE-editor
Het SCOPE-venster biedt een gebruiksvriendelijke interface om elk kenmerk toe te voegen. U kunt het niet gebruiken om richtlijnen toe te voegen, omdat deze aan de bron moeten worden toegevoegd. files. (Zie Kenmerken en richtlijnen opgeven in VHDL, op pagina 91 of Kenmerken en richtlijnen opgeven in Verilog, op pagina 92). De volgende procedure laat zien hoe u een kenmerk rechtstreeks in het SCOPE-venster kunt toevoegen.
1. Begin met een gecompileerd ontwerp en open het SCOPE-venster. Om de attributen aan een bestaande beperking toe te voegen file, open het SCOPE-venster door op de bestaande te klikken file in het project viewOm de kenmerken aan een nieuwe toe te voegen file, klik op het SCOPE-pictogram en klik op Initialiseren om het SCOPE-venster te openen.
2. Klik op het tabblad Kenmerken onderaan het SCOPE-venster.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch syntheseproject opzetten

Attributen en richtlijnen specificeren

U kunt ervoor kiezen om eerst het object te selecteren (stap 3) of eerst het kenmerk (stap 4).

3. Om het object op te geven, voert u een van de volgende handelingen uit in de kolom Object. Als u het kenmerk al hebt opgegeven, worden in de kolom Object alleen geldige objectkeuzes voor dat kenmerk weergegeven.
Selecteer het type object in de kolom Objectfilter en selecteer vervolgens een
object uit de keuzelijst in de kolom Object. Dit is de beste manier om ervoor te zorgen dat u een geschikt object opgeeft, met de juiste syntaxis.

LO
Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Attributen en richtlijnen specificeren

Hoofdstuk 4: Een logisch syntheseproject opzetten

Sleep het object waaraan u het kenmerk wilt koppelen van de
RTL of Technologie views naar de kolom Object in het SCOPE-venster. Voor sommige attributen is het mogelijk dat slepen en neerzetten niet het juiste object selecteert. BijvoorbeeldampAls u syn_hier op een module of entiteit wilt instellen, zoals een and-gate, moet u dit op de view Voor die module. Het object zou de volgende syntaxis hebben: v:moduleName in Verilog, of v:library.moduleName in VHDL, waarbij u meerdere bibliotheken kunt hebben.
Typ de naam van het object in de kolom Object. Als u deze niet weet,
Gebruik de opdracht Zoeken of de kolom Objectfilter om de naam te vinden. Zorg ervoor dat u het juiste voorvoegsel voor het object typt waar het nodig is. Bijvoorbeeldample, om een kenmerk op een view, moet u het voorvoegsel v: toevoegen aan de module- of entiteitsnaam. Voor VHDL moet u mogelijk zowel de bibliotheek als de modulenaam opgeven.
4. Als u eerst het object hebt opgegeven, kunt u nu het kenmerk opgeven. De lijst toont alleen de geldige kenmerken voor het geselecteerde objecttype. Geef het kenmerk op door de muisknop in de kolom Kenmerk ingedrukt te houden en een kenmerk uit de lijst te selecteren.

Als u eerst het object hebt geselecteerd, worden de beschikbare keuzes bepaald door het geselecteerde object en de technologie die u gebruikt. Als u eerst het attribuut hebt geselecteerd, worden de beschikbare keuzes bepaald door de technologie.
Wanneer u een kenmerk selecteert, geeft het SCOPE-venster aan welk type waarde u voor dat kenmerk moet invoeren en een korte beschrijving van het kenmerk. Als u het kenmerk eerst hebt geselecteerd, vergeet dan niet om terug te gaan en het object te specificeren.
5. Vul de waarde in. Houd de muisknop ingedrukt in de kolom Waarde en selecteer uit de lijst. Je kunt ook een waarde typen.

Synplify Pro voor Microsemi Edition Gebruikershandleiding oktober 2014

Hoofdstuk 4: Een logisch systeem opzetten

Documenten / Bronnen

SYnOPSYS FPGA Synthesis Synplify Pro voor Microsemi Edition [pdf] Gebruikershandleiding
FPGA Synthesis Synplify Pro voor Microsemi Edition, Synthesis Synplify Pro voor Microsemi Edition, Synplify Pro voor Microsemi Edition, Pro voor Microsemi Edition, Microsemi Edition, Editie

Referenties

Gebruiksaanwijzing

SYnOPSYS FPGA Synthesis Synplify Pro voor Microsemi Edition Gebruikershandleiding

FPGA Synthesis Synplify Pro voor Microsemi Edition

Specificaties

Productinformatie

Instructies voor productgebruik

Hoofdstuk 1: Inleiding

Toepassingsgebied van het document

Aan de slag

Gebruikersinterface voorbijview

Hoofdstuk 2: FPGA-syntheseontwerpstromen

Hoofdstuk 3: De invoer voorbereiden

Veelgestelde vragen

V: Mag ik kopieën maken van de documentatie?

V: Hoe start ik de software?

V: Voor welk publiek is deze gebruikershandleiding bedoeld?

Documenten / Bronnen

Referenties

Laat een reactie achter

Annuleren antwoord