SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Guía de usuario

Síntese de FPGA de Synopsys: Synplify Pro para a edición Microsemi
é unha ferramenta completa para a implementación de FPGA con varias
características deseñadas para axudar aos usuarios na síntese e no deseño lóxico
fluxos.

Instrucións de uso do produto

Capítulo 1: Introdución

Este capítulo ofrece un finalview da FPGA Synopsys e
Produtos de prototipado, ferramentas de implementación de FPGA e FPGA Synopsys
Características da ferramenta.

Alcance do documento

O conxunto de documentos inclúe información sobre as características do produto
e está destinado a usuarios interesados na síntese e deseño de FPGA
fluxos.

Comezando

Para comezar a usar o software, iníciao seguindo as instrucións proporcionadas
instrucións e consulte o manual do usuario para obter axuda.

Interface de usuario rematadaview

Familiarízate coa interface de usuario para usar de forma eficiente
navegar polas funcionalidades do software.

Capítulo 2: Fluxos de deseño de síntese de FPGA

Este capítulo detalla o fluxo de deseño de síntese lóxica para FPGA
síntese.

Capítulo 3: Preparación da entrada

Aprende a usar fontes de linguaxe mixta Files e o incremental
Compilador para unha preparación eficiente da entrada.

Nota: Teña en conta calquera limitación asociada
usando o compilador incremental.

FAQ

P: Podo facer copias da documentación?

R: Si, o contrato de licenza permite facer copias para uso interno
usar só coa atribución axeitada.

P: Como inicio o software?

R: Consulte a sección "Primeiros pasos" no capítulo 1 do
guía do usuario para obter instrucións detalladas sobre como iniciar o software.

P: Cal é o público ao que se dirixe esta guía do usuario?

R: A guía do usuario está dirixida a persoas interesadas en FPGA
fluxos de síntese e deseño.

View Fullscreen

Síntese de FPGA de Synopsys
Synplify Pro para Microsemi Edition
Guía de usuario
Outubro 2014

Aviso de dereitos de autor e información de propiedade
Copyright © 2014 Synopsys, Inc. Todos os dereitos reservados. Este software e documentación conteñen información confidencial e propietaria que é propiedade de Synopsys, Inc. O software e a documentación fornécense baixo un acordo de licenza e só se poden usar ou copiar de acordo cos termos do acordo de licenza. Ningunha parte do software e da documentación pode ser reproducida, transmitida ou traducida, en ningunha forma nin por ningún medio, electrónico, mecánico, manual, óptico ou doutro tipo, sen o permiso previo por escrito de Synopsys, Inc., ou segundo o disposto expresamente no acordo de licenza.
Dereito de copia de documentación
O acordo de licenza con Synopsys permite ao licenciatario facer copias da documentación só para o seu uso interno.
Cada copia deberá incluír todos os avisos de dereitos de autor, marcas comerciais, marcas de servizo e dereitos de propiedade, se os houber. O licenciatario debe asignar números secuenciais a todas as copias. Estas copias deberán conter a seguinte lenda na portada:
"Este documento está duplicado co permiso de Synopsys, Inc., para o uso exclusivo de __________________________________________ e os seus empregados. Esta é a copia número __________."
Declaración de control de destino
Todos os datos técnicos contidos nesta publicación están suxeitos ás leis de control de exportacións dos Estados Unidos de América. Prohíbese a divulgación a cidadáns doutros países que infrinxa a lexislación dos Estados Unidos. É responsabilidade do lector determinar a normativa aplicable e cumprila.
LO

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Exención de responsabilidade
SYNOPSYS, INC. E OS SEUS LICENCIADORES NON OFRECEN NINGUNHA GARANTÍA DE NINGÚN TIPO, XA SEXA EXPLÍCITA OU IMPLÍCITA, CON RESPECTO A ESTE MATERIAL, INCLUÍDAS, ENTRE OUTRAS, AS GARANTÍAS IMPLÍCITAS DE COMERCIABILIDADE E IDONEIDADE PARA UN FIN PARTICULAR.
Marcas rexistradas (®)
Synopsys, AEON, AMPS, Astro, Tecnoloxía de síntese de extracción de comportamento, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Compilador de deseño, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Compilador físico, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, o logotipo de Synplicity, Synplify, Synplify Pro, Entorno de optimización de restricións de síntese, TetraMAX, UMRBus, VCS, Vera e YIELDirector son marcas rexistradas de Synopsys, Inc.
Marcas comerciais (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, acceso directo ao silicio, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, compilador HDL, Hercules, tecnoloxía de optimización xerárquica, sistema de prototipado ASIC de alto rendemento, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, compilador de bibliotecas, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, compilador de módulos, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, compilador de potencia, Raphael RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC e Worksheet Buffer son marcas comerciais de Synopsys, Inc.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Marcas de servizo (pequenas)
MAP-in, SVP Café e TAP-in son marcas de servizo de Synopsys, Inc. SystemC é unha marca comercial da Open SystemC Initiative e utilízase baixo licenza. ARM e AMBA son marcas comerciais rexistradas de ARM Limited. Saber é unha marca comercial rexistrada de SabreMark Limited Partnership e utilízase baixo licenza. Todos os demais nomes de produtos ou empresas poden ser marcas comerciais dos seus respectivos propietarios.
Impreso nos EUA en outubro de 2014

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Contidos

Capítulo 1: Introdución
Produtos de prototipado e FPGA de Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 Ferramentas de implementación de FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Características da ferramenta FPGA de Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Alcance do documento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 O conxunto de documentos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Público . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Primeiros pasos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Inicio do software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Obter axuda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Interface de usuario rematadaview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Capítulo 2: Fluxos de deseño de síntese de FPGA
Fluxo de deseño de síntese lóxica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Capítulo 3: Preparación da entrada
Configuración da fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Creando unha fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Uso do editor de axuda de contexto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Comprobación da fonte HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Edición da fonte HDL Files co editor de texto integrado . . . . . . . . . . . . . . . . . . . . 35 Definición das preferencias da xanela de edición . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Uso dun editor de texto externo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Uso de extensións de biblioteca para a biblioteca Verilog Files . . . . . . . . . . . . . . . . . . . . . . . 42
Usando unha fonte de linguaxe mixta Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Usando o compilador incremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Limitacións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Usando o fluxo de Verilog estrutural . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limitacións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Traballar con restricións Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Cando usar a restrición Files sobre o código fonte . . . . . . . . . . . . . . . . . . . . . . . . . 53 Usando un editor de texto para restricións Files (Herdado) . . . . . . . . . . . . . . . . . . . . . . . . . 54 Directrices de sintaxe de Tcl para restricións Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Comprobación de restricións Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Capítulo 4: Configuración dun proxecto de síntese lóxica
Configuración do proxecto Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Creando un proxecto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Abrir un proxecto existente File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Realizar cambios nun proxecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Configuración do proxecto View Preferencias de visualización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Actualización das rutas de inclusión de Verilog nun proxecto anterior Files . . . . . . . . . . . . . . . . . . . . 65
Xestión de proxectos File Xerarquía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Creación de cartafoles personalizados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulación de cartafoles de proxectos personalizados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulación personalizada Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Configuración de implementacións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Traballar con varias implementacións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Configuración das opcións de implementación da síntese lóxica . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Configuración das opcións do dispositivo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Configuración das opcións de optimización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Especificación da frecuencia e restrición globais Files . . . . . . . . . . . . . . . . . . . . . . 80 Especificación das opcións de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Especificación da saída do informe de temporización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Configuración das opcións de Verilog e VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Especificación de atributos e directivas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Especificación de atributos e directivas en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Especificación de atributos e directivas en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . 92 Especificación de atributos mediante o editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Especificación de atributos nas restricións File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Buscando Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identificando o Files para buscar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtrar o Files para buscar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Inicio da busca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Resultados da busca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arquivo Files e proxectos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arquivar un proxecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Desarquivar un proxecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Copiar un proxecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Capítulo 5: Especificación de restricións
Usando o editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creando restricións no editor SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Creando restricións co comando de modelo FDC . . . . . . . . . . . . . . . . 116
Especificación de restricións SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Introdución e edición de restricións de ámbito . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Configuración de restricións de reloxo e ruta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definición de restricións de entrada e saída . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Especificación de tipos de módulos de E/S estándar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Uso de TCL View da GUI de SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Directrices para introducir e editar restricións . . . . . . . . . . . . . . . . . . . . . . . . . 127
Especificación de excepcións de temporización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definición de puntos de partida/parada/paso para excepcións de temporización . . . . . . . . . . . . . . . . . 130 Definición de rutas multiciclo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definindo camiños falsos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Buscar obxectos con Tcl find e expand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Especificar patróns de busca para Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Refinar os resultados de Tcl Find con -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Usar o comando Tcl Find para definir coleccións . . . . . . . . . . . . . . . . . . . . . 138 Usando o comando Tcl expand para definir coleccións . . . . . . . . . . . . . . . . . . 140 Comprobando os resultados de find e expand de Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Usando Tcl find e expand en modo por lotes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Usando coleccións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Comparación de métodos para definir coleccións . . . . . . . . . . . . . . . . . . . . . . . . 144 Creando e usando coleccións SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Creando coleccións usando comandos Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewCreación e manipulación de coleccións con comandos Tcl . . . . . . . . . . . . . . . . 150
Conversión de SDC a FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Usando o editor SCOPE (herdado) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Introdución e edición de restricións SCOPE (herdadas) . . . . . . . . . . . . . . . . . . . . . . 157 Especificación de restricións de tempo de SCOPE (herdadas) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Introdución de restricións predeterminadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definición de restricións de reloxo e ruta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definición de reloxos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definición de restricións de entrada e saída (herdadas) . . . . . . . . . . . . . . . . . . . . . . . . . 169 Definición de rutas falsas (herdadas) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 6: Sintese e análise dos resultados
Sintetizando o seu deseño . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Execución da síntese lóxica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Uso da comprobación actualizada para a xestión de traballos . . . . . . . . . . . . . . . . . . . . . . . 174
Rexistro de comprobación File Resultados... 179 Viewe traballar co rexistro File 179 Acceso rápido a informes específicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Acceso aos resultados de forma remota . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Análise de resultados mediante o rexistro File Informes . . . . . . . . . . . . . . . . . . . . . . . . 189 Uso da xanela Vixilancia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Comprobación do uso dos recursos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Manexo de mensaxes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Comprobación de resultados na mensaxe Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrado de mensaxes na mensaxe Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtrado de mensaxes desde a liña de comandos . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatización do filtrado de mensaxes cun script Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 Rexistro File Controis de mensaxes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Xestión de avisos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Usando Continue on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Usando Continue on Error para a síntese por punto de compilación . . . . . . . . . . . . . . . . . . . . 203
Capítulo 7: Análise con HDL Analyst e FSM Viewer
Traballando no esquema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Diferenciación entre o analista de HDL Views . . . . . . . . . . . . . . . . . . . . . . . . . 209 Abrindo o Views. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewPropiedades do obxecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Seleccionar obxectos no modo RTL/Tecnoloxía Views . . . . . . . . . . . . . . . . . . . . . . . . 215 Traballar con esquemas de varias follas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Moverse entre Views nunha xanela de esquema . . . . . . . . . . . . . . . . . . . . . . . . 218 Configuración do esquema View Preferencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Xestión de Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Explorando a xerarquía de deseño . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Percorrendo a xerarquía de deseño co navegador de xerarquías . . . . . . . . . . . . . . . . 222 Explorando a xerarquía de obxectos mediante inserción/extracción . . . . . . . . . . . . . . . . . . . . . . . . . 223 Explorando a xerarquía de obxectos de instancias transparentes . . . . . . . . . . . . . . . . . . 228
Buscar obxectos . . . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Navegación para atopar obxectos en HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . 230 Uso de Buscar para buscas xerárquicas e restrinxidas . . . . . . . . . . . . . . . . . . . . 232 Uso de comodíns co comando Buscar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Combinando a busca con filtrado para refinar as buscas. . . . . . . . . . . . . . . . . . . . . . . 240 Usando a busca para buscar na lista de rede de saída. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Sondaxe cruzada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Sondaxe cruzada dentro dunha tecnoloxía RTL/Tecnoloxía View . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Sondaxe cruzada desde RTL/Tecnoloxía View . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Proba cruzada desde a xanela do editor de texto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Proba cruzada desde a xanela de scripts de Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Proba cruzada desde o FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Análise coa ferramenta HDL Analyst. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewXerarquía e contexto do deseño . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Esquemas de filtrado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Expansión da lóxica de pines e redes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Expansión e ViewConexións . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Aplanamento da xerarquía esquemática . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimización do uso da memoria ao analizar deseños . . . . . . . . . . . . . . . . . . . 267
Usando o FSM Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Capítulo 8: Análise da temporalización
Análise da temporización en esquemas Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewInformación de temporización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Anotación de información de temporización no esquema Views . . . . . . . . . . . . . . . . . . . 275 Análise de árbores de reloxo no RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewRutas críticas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Xestión da folgura negativa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Xeración de informes de temporización personalizados con STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Uso de restricións de deseño de análise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Escenarios para o uso de restricións de deseño de análise . . . . . . . . . . . . . . . . . . . . . . . . 285 Creación dun ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Empregar correctamente os nomes de obxectos no adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Usando restricións automáticas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Resultados das restricións automáticas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Capítulo 9: Inferindo obxectos de alto nivel
Definición de caixas negras para a síntese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciación de caixas negras e E/S en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciación de caixas negras e E/S en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Engadindo restricións de temporización de caixas negras . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Engadindo outros atributos de caixa negra . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Definición de máquinas de estado para a síntese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definición de máquinas de estado en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definición de máquinas de estado en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Especificación de FSM con atributos e directivas . . . . . . . . . . . . . . . . . . . . . . . . . 309
Especificación de FSM seguros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Inferencia automática da RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM en bloque . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Atributos da RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 RAM de bloques de inferencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inicialización de RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicialización de RAM en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicialización de RAM en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Capítulo 10: Especificación de optimizacións a nivel de deseño
Consellos para a optimización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Consellos xerais de optimización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimización para a área . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimización para o tempo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Resincronización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Control da resincronización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Ex de resincronizaciónample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Informe de reprogramación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Como funciona a reprogramación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Evitar a optimización dos obxectos . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Uso de syn_keep para a preservación ou a replicación . . . . . . . . . . . . . . . . . . . . . . . . 343 Control do aplanamento da xerarquía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Preservación da xerarquía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimización da distribución de fans . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Configuración dos límites de distribución de fans . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Control do almacenamento en búfer e a replicación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Compartindo recursos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Inserción de E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimización de máquinas de estado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Decidir cando optimizar as máquinas de estado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Execución do LO do compilador FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Executando o Explorador de FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Inserción de sondas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Especificación de sondas no código fonte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Engadir atributos de sonda de forma interactiva . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Capítulo 11: Traballar con puntos de compilación
Conceptos básicos do punto de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages de deseño de puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Puntos de compilación manuais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Puntos de compilación aniñados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Tipos de puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Conceptos básicos da síntese de punto de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Restrición de punto de compilación Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Modelos lóxicos de interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Temporización da interface para puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Síntese de puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Síntese de puntos de compilación incremental . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Anotación directa das restricións de tempo do punto de compilación . . . . . . . . . . . . . . . . . 384
Sintese de puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 O fluxo de puntos de compilación manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Creación de restricións de nivel superior File para puntos de compilación . . . . . . . . . . . . . . . . 388 Definición de puntos de compilación manuais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Definición de restricións no nivel de punto de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Análise dos resultados dos puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Emprego de puntos de compilación con outras funcionalidades. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Combinación de puntos de compilación con multiprocesamento. . . . . . . . . . . . . . . . . . . . . . . 396
Resintetizando incrementalmente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resintetizando puntos de compilación incrementalmente . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Capítulo 12: Traballar con entrada IP
Xerando IP con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Especificando FIFO con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Especificando RAM con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Especificación de RAM con activación por bytes con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 416 Especificación de ROM con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Especificación de sumadores/restadores con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Especificación de contadores con SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
O fluxo de cifrado IP da FPGA de Synopsys... 441 Máis deview do fluxo IP da FPGA de Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Cifrado e descifrado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Traballando con IP cifrado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Cifrando o teu IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Cifrando o IP co script encryptP1735.pl . . . . . . . . . . . . . . . . . . . . . . . . . 448 Cifrando o IP co script encryptIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Especificación do método de saída do script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Preparación do paquete IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Usando Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Usando Hyper Source para prototipos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Usando Hyper Source para deseños IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Encadeamento de sinais a través da xerarquía de deseño dun IP . . . . . . . . . . . . . . . . 461
Capítulo 13: Optimización de procesos para a produtividade
Usando o modo por lotes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Execución do modo por lotes nun proxecto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Execución do modo por lotes cun script Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Licenzas en cola . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Traballar con scripts e comandos Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Usar comandos e scripts Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Xerar un script de traballo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Definir o número de traballos paralelos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Crear un script de síntese de Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Usar variables Tcl para probar diferentes frecuencias de reloxo . . . . . . . . . . . . . . . . . . . 476 Usar variables Tcl para probar varias tecnoloxías de destino . . . . . . . . . . . . . . . . . . 478 Execución da síntese ascendente cun script . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatización de fluxos con synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Capítulo 14: Uso do multiprocesamento
Multiprocesamento con puntos de compilación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Definición do número máximo de traballos paralelos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Utilización da licenza . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Capítulo 15: Optimización para deseños Microsemi
Optimización de deseños Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Usando caixas negras Microsemi predefinidas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Usando macros Smartgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Traballando con deseños de Radhard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Especificando syn_radhardlevel no código fonte . . . . . . . . . . . . . . . . . . . . . . . . 490 Obxectivo
Capítulo 16: Traballar coa saída de síntese
Pasar información ás ferramentas de P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Especificación das localizacións dos pines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Especificación de localizacións para portos de bus Microsemi . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Especificación da colocación de macros e rexistros . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Xeración de saída específica do provedor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Dirixir a saída ao seu provedor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Personalización de formatos de netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Capítulo 17: Execución de operacións possíntese
Executar P&R automaticamente despois da síntese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Traballar coas ferramentas de identificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Iniciar desde a ferramenta Synplify Pro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Xestión de problemas co inicio de Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Usar a ferramenta Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Usando puntos de compilación coa ferramenta Identificar . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulación coa ferramenta VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

CAPÍTULO 1
Introdución
Esta introdución ao software Synplify Pro® describe o seguinte:
· Produtos de prototipado e FPGA de Synopsys, na páxina 16 · Ámbito do documento, na páxina 21 · Primeiros pasos, na páxina 22 · Interface de usuarioview, na páxina 24

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 1: Introdución

Produtos de prototipado e FPGA de Synopsys

Produtos de prototipado e FPGA de Synopsys
A seguinte figura mostra a familia de produtos de prototipado e FPGA de Synopsys.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Produtos de prototipado e FPGA de Synopsys

Capítulo 1: Introdución

Ferramentas de implementación de FPGA
Os produtos Synplify Pro e Synplify Premier son ferramentas de síntese RTL especialmente deseñadas para FPGA (matriz de portas programables en campo) e CPLD (dispositivos lóxicos programables complexos).

Software de síntese Synplify Pro
O software de síntese de FPGA Synplify Pro é o estándar de facto da industria para producir deseños de FPGA de alto rendemento e rendibles. A súa singularidade
Os algoritmos da Tecnoloxía de Síntese de Extracción de Comportamento® (BEST) realizan
optimizacións de alto nivel antes de sintetizar o código RTL en lóxica FPGA específica. Esta estratexia permite optimizacións superiores en toda a FPGA, tempos de execución rápidos e a capacidade de manexar deseños moi grandes. O software Synplify Pro admite as últimas construcións de linguaxe VHDL e Verilog, incluíndo SystemVerilog e VHDL 2008. A ferramenta é independente da tecnoloxia, o que permite unha reorientación rápida e sinxela entre dispositivos FPGA e provedores desde un único proxecto de deseño.

Software de síntese Synplify Premier
A funcionalidade Synplify Premier é un superconxunto da ferramenta Synplify Pro, que proporciona o mellor entorno de implementación e depuración de FPGA. Inclúe un conxunto completo de ferramentas e tecnoloxías para deseñadores avanzados de FPGA e tamén serve como motor de síntese para prototipadores ASIC dirixidos a prototipos baseados en FPGA individuais.
O produto Synplify Premier ofrece tanto aos deseñadores de FPGA como aos prototipadores de ASIC dirixidos a FPGA individuais o método máis eficiente de implementación e depuración do deseño. No que respecta á implementación do deseño, inclúe funcionalidades para o peche temporal, a verificación lóxica, o uso de IP, a compatibilidade con ASIC e a implementación de DSP, así como unha estreita integración coas ferramentas de backend dos provedores de FPGA. No que respecta á depuración, proporciona a verificación no sistema das FPGA, o que acelera drasticamente o proceso de depuración, e tamén inclúe un método rápido e incremental para atopar problemas de deseño difíciles de alcanzar.

Características da ferramenta Synopsys FPGA
Esta táboa distingue entre as principais funcionalidades dos produtos Synplify Pro, Synplify, Synplify Premier e Synplify Premier con Design Planner.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 1: Introdución

Produtos de prototipado e FPGA de Synopsys

Synplify Synplify Pro

Rendemento

Síntese de extracción de comportamento

Tecnoloxía® (MELLOR™)

Núcleo/IP xerado polo provedor

Soporte (certas tecnoloxías)

Compilador FSM

Explorador de FSM

Conversión de reloxo con porta

Rexistro de canalización

Rexistro de cambio de horario

Entrada de restricións SCOPE®

Características de alta fiabilidade

Lugar e ruta integrados

Análise

Analista de HDL®

Opción

Analizador de tempo

Punto a punto

FSM Viewer

Proba cruzada

Creación de puntos de sonda

Instrumentador Identify®

Identificar o depurador

Análise de potencia (SAIF)

Deseño físico

Plan de deseño File

Asignación lóxica a rexións

Synplify Premier
x
x
xxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxx
xx
xxxxxx
xx

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Produtos de prototipado e FPGA de Synopsys

Capítulo 1: Introdución

Estimación de área e asignación de pines de capacidade rexional Optimizacións físicas Síntese física Analista físico Synopsys DesignWare® Foundation Library En tempo de execución Deseño xerárquico Optimización mellorada Síntese rápida Multiprocesamento Compilación en caso de erro Deseño en equipo Deseño de linguaxe mixta Puntos de compilación Deseño xerárquico Modo por lotes verdadeiro (só licenzas flotantes) GUI Modo por lotes (licenzas flotantes) Modo por lotes P&R Anotación inversa de datos P&R Verificación formal

Synplify Synplify Pro

xxxx

–

Identificar a integración

Limitado

Synplify Premier
xxx
xxxxx
xxxx
x
Modo de síntese lóxica x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
Modo de síntese lóxica xx
x

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 1: Introdución

Produtos de prototipado e FPGA de Synopsys

Anotación retroactiva do editor de texto do entorno de deseño de datos de P&R View Ventá de vixilancia Ventá de mensaxes Ventá Tcl Implementacións múltiples Soporte tecnolóxico de provedores Funcionalidades de prototipado Funcionalidades de tempo de execución Puntos de compilación Conversión de reloxo con control Compilación en caso de erro

Synplify Synplify Pro

Synplify Premier
xxxxx Seleccionado
xxxx

Synplify Premier DP
x
xxxxx Seleccionado
xxxx

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Alcance do documento

Capítulo 1: Introdución

Alcance do documento
A continuación explícase o alcance deste documento e o público ao que vai dirixido.

O conxunto de documentos
Esta guía do usuario forma parte dun conxunto de documentos que inclúe un manual de referencia e un tutorial. Está pensada para o seu uso cos outros documentos do conxunto. Céntrase en describir como usar o software Synopsys FPGA para realizar tarefas típicas. Isto implica o seguinte:
· A guía do usuario só explica as opcións necesarias para realizar as tarefas típicas
descrito no manual. Non describe todos os comandos e opcións dispoñibles. Para obter descricións completas de todas as opcións e sintaxe dos comandos, consulte a Interface de usuario.view capítulo do Manual de referencia de síntese de FPGA de Synopsys.
· A guía do usuario contén información baseada en tarefas. Para obter unha análise de
como se organiza a información, consulte Obter axuda, na páxina 22.

Público
A ferramenta de software Synplify Pro está dirixida ao desenvolvedor de sistemas FPGA. Suponse que tes coñecementos sobre o seguinte:
· Síntese de deseño · RTL · FPGAs · Verilog/VHDL

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 1: Introdución

Comezando

Comezando
Esta sección móstrache como comezar a usar o software de síntese de FPGA Synopsys. Describe os seguintes temas, pero non substitúe a información das instrucións de instalación sobre licenzas e instalación:
· Iniciar o software, na páxina 22 · Obter axuda, na páxina 22

Iniciando o software
1. Se aínda non o fixo, instale o software de síntese de FPGA Synopsys segundo as instrucións de instalación.
2. Inicia o software.
Se estás a traballar nunha plataforma Windows, selecciona
Programas->Synopsys->versión do produto dende o botón Inicio.
Se estás a traballar nunha plataforma UNIX, escribe o código axeitado
comando na liña de comandos:
synplify_pro
· O comando inicia a ferramenta de síntese e abre a xanela do proxecto. Se
Se xa executaches o software antes, a xanela mostra o proxecto anterior. Para obter máis información sobre a interface, consulta a sección Interface de usuario sobreview capítulo do Manual de referencia.

Obtendo axuda
Antes de chamar ao servizo de asistencia de Synopsys, consulte a información documentada. Pode acceder á información en liña desde o menú Axuda ou consultar a versión PDF. A seguinte táboa móstralle como está organizada a información.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Comezando
Para obter axuda con… Usar as funcións do software Como…
Información de fluxo
Mensaxes de erro Licenzas Atributos e directivas Funcionalidades de síntese Linguaxe e sintaxe Sintaxe Tcl Comandos de síntese Tcl Actualizacións do produto

Capítulo 1: Introdución
Consulte a… Guía do usuario de Synopsys FPGA Synthesis Guía do usuario de Synopsys FPGA Synthesis, notas de aplicación sobre o soporte web Guía do usuario de Synopsys FPGA Synthesis, notas de aplicación sobre o soporte web Axuda en liña do sitio (seleccione Axuda->Mensaxes de erro) Synopsys SolvNet Websitio Manual de referencia da síntese de FPGA de Synopsys Manual de referencia da síntese de FPGA de Synopsys Manual de referencia da síntese de FPGA de Synopsys Axuda en liña (seleccione Axuda->Axuda Tcl) Manual de referencia da síntese de FPGA de Synopsys Manual de referencia da síntese de FPGA de Synopsys (Web comandos de menú)

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 1: Introdución

Interface de usuario rematadaview

Interface de usuario rematadaview
A interface de usuario (UI) consta dunha xanela principal, chamada Proxecto viewe fiestras especializadas ou views para diferentes tarefas. Para obter máis detalles sobre cada unha das características, consulte o Capítulo 2, Interface de usuarioview Manual de referencia de síntese de FPGA de Synopsys.

Interface Synplify Pro

Panel de botóns

Proxecto de barras de ferramentas view

Estado

Resultados da implementación view

Pestanas para acceder views

Xanela de comandos/mensaxes de Tcl LO

Ventá de ver

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

CAPÍTULO 2
Fluxos de deseño de síntese de FPGA
Este capítulo describe o fluxo de deseño da síntese lóxica, na páxina 26.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 2: Fluxos de deseño de síntese de FPGA

Fluxo de deseño de síntese lóxica

As ferramentas Synopsys FPGA sintetizan a lóxica compilando primeiro a fonte RTL en estruturas lóxicas independentes da tecnoloxía e, a continuación, optimizando e mapeando a lóxica a recursos específicos da tecnoloxía. Despois da síntese lóxica, a ferramenta xera unha lista de redes e unha restrición específicas do provedor. file que podes usar como entradas para a ferramenta de colocación e ruta (P&R).
A seguinte figura mostra as fases e as ferramentas empregadas para a síntese lóxica e algunhas das principais entradas e saídas. Podes usar o software de síntese Synplify Pro para este fluxo. A análise temporal interactiva é opcional. Aínda que o fluxo mostra a restrición do provedor filecomo entradas directas á ferramenta P&R, debes engadir estas files ao proxecto de síntese para a temporización de caixas negras.

Ferramenta FPGA de Synopsys

RTL

Compilación RTL

FDC

Síntese lóxica

Lista de redes sintetizada Restricións de síntese Restricións de provedores
Ferramenta do provedor
Lugar e ruta

Procedemento de síntese lóxica

Para un fluxo de deseño con instrucións paso a paso baseadas nun deseño específico

datos, descarga o tutorial desde websitio. Os seguintes pasos resumen

o procedemento para sintetizar o deseño, que tamén se ilustra no

figura que segue.

1. Crea un proxecto.

2. Engadir a fonte files ao proxecto.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Fluxo de deseño de síntese lóxica

Capítulo 2: Fluxos de deseño de síntese de FPGA

3. Define atributos e restricións para o deseño.
4. Defina as opcións para a implementación na caixa de diálogo Opcións de implementación.
5. Fai clic en Executar para executar a síntese lóxica.
6. Analiza os resultados empregando ferramentas como o rexistro file, o esquema de HDL Analyst views, a xanela de mensaxes e a xanela de vixilancia.
Despois de completar o deseño, podes usar a saída files para executar place-and-route coa ferramenta do provedor e implementar a FPGA.
A seguinte figura enumera os pasos principais do fluxo:

Crear Proxecto
Engadir fonte Files
Definir restricións
Establecer opcións
Executar o software
Analizar resultados. Non se cumpriron os obxectivos?
Si Lugar e Ruta

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 2: Fluxos de deseño de síntese de FPGA

Fluxo de deseño de síntese lóxica

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

CAPÍTULO 3
Preparación da entrada
Ao sintetizar un deseño, cómpre configurar dous tipos de files: HDL fileque describen o teu deseño e proxecto files para xestionar o deseño. Este capítulo describe os procedementos para configuralos files e o proxecto. Abarca o seguinte:
· Configuración da fonte HDL Files, na páxina 30 · Uso de fontes de linguaxe mixta Files, na páxina 44 · Uso do compilador incremental, na páxina 49 · Uso do fluxo estrutural de Verilog, na páxina 51 · Traballo con restricións Files, na páxina 53

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

Configuración da fonte HDL Files
Esta sección describe como configurar a túa fonte fileproxecto s file A configuración descríbese en Configuración do proxecto Files, na páxina 58. Fonte fileOs s poden estar en Verilog ou VHDL. Para obter información sobre a estruturación do filePara a síntese, consulte o Manual de referencia. Nesta sección trátase dos seguintes temas:
· Creación dunha fonte HDL Files, na páxina 30 · Uso do editor de axuda contextual, na páxina 32 · Comprobación da fonte HDL Files, na páxina 34 · Edición de fonte HDL Files co editor de texto integrado, na páxina 35 · Uso dun editor de texto externo, na páxina 41 · Definición das preferencias da xanela de edición, na páxina 39 · Uso de extensións de biblioteca para a biblioteca Verilog Files, na páxina 42

Creando unha fonte HDL Files
Esta sección describe como usar o editor de texto integrado para crear código fonte files, pero non entra en detalles do que é o files conteñen. Para obter detalles sobre o que pode e non pode incluír, así como información específica do provedor, consulte o Manual de referencia. Se xa ten código fonte files, podes usar o editor de texto para comprobar a sintaxe ou editar o file (véxase Comprobación da fonte de HDL Files, na páxina 34 e Edición de código fonte HDL Files co editor de texto integrado, na páxina 35).
Podes usar Verilog ou VHDL como código fonte files. O fileteñen v (Verilog) ou vhd (VHDL) file extensións, respectivamente. Podes usar Verilog e VHDL files no mesmo deseño. Para obter información sobre o uso dunha mestura de entradas de Verilog e VHDL files, consulte Uso de fontes de linguaxe mixta Files, na páxina 44.
1. Para crear unha nova fonte file ou fai clic no HDL file icona ( ) ou faga o seguinte:
Seleccione File->Novo ou preme Ctrl-n.
Na caixa de diálogo Novo, seleccione o tipo de fonte file queres crear,
Verilog ou VHDL. Non se pode usar o editor de axuda de contexto para deseños de Verilog que conteñan construcións SystemVerilog no código fonte.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

filePara obter máis información, consulte Uso do editor de axuda contextual, na páxina 32.
Se estás a usar o formato Verilog 2001 ou SystemVerilog, asegúrate de activar a opción Verilog 2001 ou System Verilog antes de executar a síntese (Proxecto->Opcións de implementación->pestana Verilog). O formato Verilog predeterminado file O formato para novos proxectos é SystemVerilog.

Escribe un nome e unha localización para o file e prema en Aceptar. Unha edición en branco
ábrese unha xanela con números de liña á esquerda.
2. Escriba a información da fonte na xanela ou córtea e péguea. Consulte Edición da fonte HDL Files co editor de texto integrado, na páxina 35 para obter máis información sobre como traballar na xanela Edición.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

Para obter os mellores resultados de síntese, consulta o Manual de referencia e asegúrate de que estás a usar as construcións dispoñibles, así como os atributos e directivas específicos do provedor de forma eficaz.
3. Garda o file mediante a selección File->Gardar ou a icona Gardar ( ).
Unha vez que teñas creado unha fonte file, podes comprobar que tes a sintaxe correcta, como se describe en Comprobación da fonte HDL Files, na páxina 34.

Usando o editor de axuda contextual
Ao crear ou abrir un deseño de Verilog file, usa o botón Axuda contextual que aparece na parte inferior da xanela para axudarche a codificar con construcións Verilog/SystemVerilog no código fonte file ou comandos de restrición de Tcl no teu Tcl file.
Para usar o editor de axuda contextual:
1. Fai clic no botón Axuda contextual para mostrar este editor de texto.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

2. Ao seleccionar unha construción na parte esquerda da xanela, móstrase a descrición da axuda en liña da construción. Se a construción seleccionada ten esta funcionalidade activada, o tema da axuda en liña móstrase na parte superior da xanela e un código xenérico ou un modelo de comando para esa construción móstrase na parte inferior.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

3. O botón Inserir modelo tamén está activado. Ao premer no botón Inserir modelo, o código ou o comando que se mostra na xanela do modelo insírese no seu file na localización do cursor. Isto permíteche inserir facilmente o código ou o comando e modificalo para o deseño que vas sintetizar.
4. Se só queres copiar partes do modelo, selecciona o código ou o comando que queres inserir e fai clic en Copiar. Despois, podes pegalo no teu file.

Comprobación da fonte de HDL Files

O software comproba automaticamente a túa fonte HDL files cando os compila, pero se queres comprobar o teu código fonte antes da síntese, usa o seguinte procedemento. Hai dous tipos de comprobacións que fas no software de síntese: sintaxe e síntese.

1. Selecciona a fonte files que queres comprobar.
Para comprobar todas as fontes files nun proxecto, anula a selección de todo files no
lista de proxectos e asegúrate de que ningún dos fileestán abertos nunha xanela activa. Se tes unha fonte activa file, o software só comproba o activo file.
Para comprobar unha soa file, abre o file con File->Abrir ou facer dobre clic no
file na xanela do proxecto. Se tes máis dun file aberto e queres marcar só un deles, coloca o cursor no lugar axeitado file xanela para asegurarse de que é a xanela activa.

2. Para comprobar a sintaxe, seleccione Executar->Comprobación de sintaxe ou prema Maiús+F7.

O software detecta erros de sintaxe como palabras clave e puntuación incorrectos e informa de calquera erro nun rexistro separado file (syntax.log). Se non se detectan erros, infórmase dunha comprobación sintáctica correcta ao final disto file.

3. Para executar unha comprobación de síntese, seleccione Executar->Comprobación de síntese ou prema Maiús+F8.

O software detecta erros relacionados co hardware, como erros codificados incorrectamente

flip-flops e informa de calquera erro nun rexistro separado file (sintaxe.log). Se hai

Se non hai erros, indícase unha comprobación sintáctica correcta ao final disto

file.

4. Review os erros abrindo o ficheiro syntax.log file cando se lle solicite e use Buscar para localizar a mensaxe de erro (busque @E). Faga dobre clic no

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

Código de erro de 5 caracteres ou fai clic no texto da mensaxe e preme F1 para mostrar a axuda en liña sobre as mensaxes de erro.
5. Localiza a parte do código responsable do erro facendo dobre clic no texto da mensaxe no ficheiro syntax.log fileA xanela do editor de texto abre a fonte axeitada file e destaca o código que causou o erro.
6. Repita os pasos 4 e 5 ata que se corrixan todos os erros de sintaxe e síntese.
As mensaxes pódense clasificar como erros, avisos ou notas.view todas as mensaxes e resolver calquera erro. Os avisos son menos graves que os erros, pero debes lelos e comprendelos mesmo se non os resolves todos. As notas son informativas e non é necesario resolvelas.

Edición da fonte HDL Files co editor de texto integrado
O editor de texto integrado facilita a creación do código fonte HDL, view ou edítao cando precise corrixir erros. Se quere usar un editor de texto externo, consulte Uso dun editor de texto externo, na páxina 41.
1. Fai unha das seguintes accións para abrir unha fonte file para viewing ou edición:
Para abrir automaticamente o primeiro file na lista con erros, prema F5.
Para abrir un específico file, fai dobre clic en file na xanela do proxecto ou
usar File->Abrir (Ctrl-O) e especificar a fonte file.
Ábrese a xanela do editor de texto e mostra o código fonte fileAs liñas están numeradas. As palabras clave están en azul e os comentarios en verde. Os valores das cadeas de texto están en vermello. Se queres cambiar estas cores, consulta Definición das preferencias da xanela de edición, na páxina 39.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

2. Para editar un file, escribe directamente na xanela.
Esta táboa resume as operacións de edición habituais que podes empregar. Tamén podes empregar os atallos de teclado en lugar dos comandos.

Para…

Fai…

Cortar, copiar e pegar; selecciona o comando na xanela emerxente (manteña premida a tecla Desfacer ou repita unha acción co botón dereito do rato) ou no menú Editar.

Ir a unha liña específica

Prema Ctrl-g ou seleccione Editar->Ir a, escriba o número de liña e prema en Aceptar.

Buscar texto

Prema Ctrl-f ou seleccione Editar ->Buscar. Escriba o texto que desexe buscar e prema en Aceptar.

Substituír texto

Prema Ctrl-h ou seleccione Editar->Substituír. Escriba o texto que quere buscar e o texto co que quere substituílo. Faga clic en Aceptar.

Completar unha palabra clave

Escriba os caracteres suficientes para identificar de forma única a palabra clave e prema Esc.

Sangría do texto á dereita Seleccione o bloque e prema Tab. Sangría do texto á esquerda Seleccione o bloque e prema Maiús-Tab.

Cambiar a maiúsculas Seleccione o texto e, a seguir, seleccione Editar->Avanzado->Maiúsculas ou prema Ctrl-Maiús-U.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

Para… Cambiar a minúsculas Engadir comentarios de bloque
Editar columnas

Fai…
Seleccione o texto e, a seguir, seleccione Editar->Avanzado->Minúsculas ou prema Ctrl-U.
Coloque o cursor ao comezo do texto do comentario e seleccione Editar->Avanzado->Código de comentario ou prema Alt-c.
Prema Alt e use o botón esquerdo do rato para seleccionar a columna. Nalgunhas plataformas, ten que usar a tecla á que está mapeada a funcionalidade Alt, como a tecla Meta ou a tecla de diamante.

3. Para cortar e pegar unha sección dun documento PDF, selecciona a icona de selección de texto en forma de T, resalta o texto que necesitas e cópiao e pégao no teu fileA icona Selección de texto permíteche seleccionar partes do documento.
4. Para crear e traballar con marcadores no teu file, consulte a seguinte táboa.
Os marcadores son unha forma cómoda de navegar por longos files ou para saltar a puntos do código aos que consultas con frecuencia. Podes usar as iconas da barra de ferramentas Editar para estas operacións. Se non podes ver a barra de ferramentas Editar no extremo dereito da xanela, cambia o tamaño dalgunhas das outras barras de ferramentas.

Para… Inserir un marcador
Eliminar un marcador
Eliminar todos os marcadores

Fai…
Fai clic en calquera lugar da liña que queiras engadir como marcador. Selecciona Editar->Activar marcadores, preme Ctrl-F2 ou selecciona a primeira icona da barra de ferramentas Editar. O número de liña resáltase para indicar que hai un marcador ao comezo desa liña.
Fai clic en calquera lugar da liña co marcador. Selecciona Editar->Activar marcadores, preme Ctrl-F2 ou selecciona a primeira icona da barra de ferramentas Editar. O número de liña xa non se destaca despois de eliminar o marcador.
Seleccione Editar->Eliminar todos os marcadores, prema Ctrl-Maiús-F2 ou seleccione a última icona da barra de ferramentas Editar. Os números de liña xa non se destacan despois de eliminar os marcadores.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

Para…
Navegar por un file usando marcadores

Fai…
Emprega os comandos Marcador seguinte (F2) e Marcador anterior (Maiús-F2) do menú Editar ou as iconas correspondentes da barra de ferramentas Editar para navegar ata o marcador que desexes.

5. Para corrixir erros ou review avisos no código fonte, faga o seguinte:
Abrir o HDL file co erro ou aviso facendo dobre clic no file
na lista de proxectos.
Prema F5 para ir ao primeiro erro, aviso ou nota do fileNo
Na parte inferior da xanela de edición, verás o texto da mensaxe.
Para ir ao seguinte erro, aviso ou nota, seleccione Executar->Seguinte erro/aviso
ou prema F5. Se non hai máis mensaxes no file, verás a mensaxe “Non hai máis erros/advertencias/notas” na parte inferior da xanela Edición. Selecciona Executar->Seguinte erro/advertencia ou preme F5 para ir ao erro, aviso ou nota na seguinte xanela file.
Para volver a un erro, aviso ou nota anterior, seleccione
Executar->Erro/Aviso anterior ou prema Maiús-F5.
6. Para abrir a axuda das mensaxes de erro para obter unha descrición completa do erro, aviso ou nota:
Abrir o rexistro en formato de texto file (clic View Rexistro) e faga dobre clic en
o código de erro de 5 caracteres ou fai clic no texto da mensaxe e preme F1.
Abrir o rexistro HTML file e fai clic no código de erro de 5 caracteres.
Na xanela Tcl, fai clic na lapela Mensaxes e fai clic no botón de 5 caracteres
código de erro na columna ID.
7. Para realizar unha proba cruzada desde a xanela do código fonte a outras views, abra o view e selecciona o anaco de código. Consulta Proba cruzada desde a xanela do editor de texto, na páxina 246 para obter máis detalles.
8. Cando teñas corrixidos todos os erros, selecciona File->Gardar ou prema na icona Gardar para gardar o file.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

Configuración das preferencias da xanela de edición
Podes personalizar as fontes e as cores que se usan nunha xanela de edición de texto.
1. Seleccione Opcións->Opcións do editor e Editor de Synopsys ou Editor externo. Para obter máis información sobre o editor externo, consulte Uso dun editor de texto externo, na páxina 41.
2. Despois, dependendo do tipo de file Ao abrir, podes definir o fondo, a cor da sintaxe e as preferencias de tipo de letra para usar co editor de texto.

Nota: Despois, as preferencias de edición de texto que configures para isto file aplicarase a todos files disto file tipo.

A xanela de edición de texto pódese usar para definir as preferencias do proxecto files, fonte files (Verilog/VHDL), logaritmo files, Tcl files, restrición files ou outro defecto files da caixa de diálogo Opcións do editor.
3. Podes definir cores de sintaxe para algunhas opcións de sintaxe comúns, como palabras clave, cadeas e comentarios. Por exemploample no rexistro file, os avisos e os erros pódense codificar por cores para un fácil recoñecemento.
Fai clic no campo Primeiro plano ou Fondo do obxecto correspondente no campo Coloración da sintaxe para mostrar a paleta de cores.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

Podes seleccionar cores básicas ou definir cores personalizadas e engadilas á túa paleta de cores personalizada. Para seleccionar a cor desexada, fai clic en Aceptar.
4. Para definir o tipo de letra e o tamaño do tipo de letra para o editor de texto, use os menús despregables.
5. Marca Manter tabulacións para activar a configuración das tabulacións e, a seguir, define o espazado entre as tabulacións coa frecha arriba ou abaixo para Tamaño da tabulación.

OA 6. Fai clic en Aceptar no formulario Opcións do editor.
© 2014 Synopsys, Inc. 40

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

Usando un editor de texto externo
Podes usar un editor de texto externo como vi ou emacs en lugar do editor de texto integrado. Fai o seguinte para activar un editor de texto externo. Para obter información sobre como usar o editor de texto integrado, consulta Editar código fonte HDL. Files co editor de texto integrado, na páxina 35.
1. Seleccione Opcións->Opcións do editor e active a opción Editor externo.
2. Seleccione o editor externo empregando o método axeitado para o seu sistema operativo.
Se estás a traballar nunha plataforma Windows, fai clic no botón …(Explorar)
e selecciona o executábel do editor de texto externo.
Desde unha plataforma UNIX ou Linux para un editor de texto que cree o seu propio
xanela, fai clic no botón … Examinar e selecciona o executábel do editor de texto externo.
Desde unha plataforma UNIX para un editor de texto que non crea o seu propio
xanela, non empregues o botón … Explorar. No seu lugar, escribe xterm -e editor. A seguinte figura mostra o VI especificado como editor externo.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Configuración da fonte HDL Files

Desde unha plataforma Linux, para un editor de texto que non crea o seu propio
xanela, non empregues o botón … Explorar. No seu lugar, escribe gnome-terminal -x editor. Para usar emacs por exemploample, escribe gnome-terminal -x emacs.
O software foi probado cos editores de texto emacs e vi.
3. Faga clic en Aceptar.

Uso de extensións de biblioteca para a biblioteca de Verilog Files
Pódense engadir extensións de biblioteca á biblioteca de Verilog fileincluído no deseño do proxecto. Cando proporcionas rutas de busca aos directorios que conteñen a biblioteca Verilog files, podes especificar estas novas extensións de biblioteca, así como Verilog e SystemVerilog (.v e .sv) file extensións.
Para facelo:
1. Seleccione a lapela Verilog do panel Opcións de implementación.
2. Especifique as localizacións dos directorios da biblioteca para a biblioteca de Verilog files para ser incluídos no teu deseño para o proxecto.
3. Especifique as extensións da biblioteca.
Pódese especificar calquera extensión de biblioteca, como .av, .bv, .cv, .xxx, .va, .vas (separe as extensións da biblioteca cun espazo).
A seguinte figura móstrache onde introducir as extensións da biblioteca na caixa de diálogo.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración da fonte HDL Files

Capítulo 3: Preparación da entrada

O equivalente en Tcl para este exemploample é o seguinte comando:
set_option -libext .av .bv .cv .dv .ev
Para obter máis detalles, consulte libext, na páxina 57 da Referencia de comandos.
4. Despois de compilar o deseño, podes verificalo no rexistro file que a biblioteca fileCargáronse e léronse ficheiros con estas extensións. Por exemploampLe:
@N: Executando o compilador de Verilog no modo SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Cargando file C:dirlib1sub1.av do directorio da biblioteca especificado C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Cargando file C:dirlib2sub2.bv do directorio da biblioteca especificado C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Cargando file

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Usando unha fonte de linguaxe mixta Files

C:dirlib3sub3.cv do directorio da biblioteca especificado C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Cargando file C:dirlib4sub4.dv do directorio da biblioteca especificado C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Cargando file C:dirlib5sub5.ev do directorio da biblioteca especificado C:dirlib5 @I::”C:dirlib5sub5.ev” Comprobación da sintaxe de Verilog correcta!

Usando unha fonte de linguaxe mixta Files
Co software Synplify Pro, podes usar unha combinación de entradas VHDL e Verilog files no teu proxecto. Por exemploampficheiros do VHDL e Verilog files, consulte o Manual de referencia.
1. Lembra que Verilog non admite portos VHDL sen restricións e configura o deseño de linguaxe mixta files en consecuencia.
2. Se queres organizar os códigos Verilog e VHDL files en diferentes cartafoles, seleccione Opcións->Proxecto View Opcións e activar as View Proxecto Files na opción Cartafoles.
Cando engades o files ao proxecto, Verilog e VHDL fileestán en cartafoles separados no Proxecto view.
3. Ao abrir un proxecto ou crear un novo, engade os códigos Verilog e VHDL files do seguinte xeito:
Selecciona Proxecto->Engadir fonte File comando ou fai clic no botón Engadir File botón. No formulario, defina Files de tipo a HDL Files (*.vhd, *.vhdl, *.v). Seleccione Verilog e VHDL fileque queiras e engádeos á túa
proxecto. Fai clic en Aceptar. Para obter máis detalles sobre como engadir files a un proxecto, consulte Realizar cambios nun proxecto, na páxina 62.
LO

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Usando unha fonte de linguaxe mixta Files

Capítulo 3: Preparación da entrada

O fileOs elementos que engadiu móstranse no Proxecto viewEsta figura mostra o files organizados en carpetas separadas.
4. Ao configurar as opcións do dispositivo (botón Opcións de implementación), especifique o módulo de nivel superior. Para obter máis información sobre a configuración das opcións do dispositivo, consulte Configuración das opcións de implementación de Logic Synthesis, na páxina 75.
Se o módulo de nivel superior é Verilog, fai clic na lapela Verilog e escribe o comando
nome do módulo de nivel superior.
Se o módulo de nivel superior é VHDL, fai clic na lapela VHDL e escribe o nome
da entidade de nivel superior. Se o módulo de nivel superior non se atopa na biblioteca de traballo predeterminada, debes especificar a biblioteca onde o compilador pode atopar o módulo. Para obter información sobre como facelo, consulta Panel VHDL, na páxina 200.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Usando unha fonte de linguaxe mixta Files

Debes especificar explicitamente o módulo de nivel superior, porque é o punto de partida desde o cal o mapeador xera unha netlist fusionada.
5. Seleccione a lapela Resultados da implementación no mesmo formulario e seleccione un formato HDL de saída para a saída files xerados polo software. Para obter máis información sobre a configuración das opcións do dispositivo, consulte Configuración das opcións de implementación da síntese lóxica, na páxina 75.
Para unha lista de conexións de saída de Verilog, seleccione Escribir lista de conexións de Verilog. Para unha lista de conexións de saída VHDL, seleccione Escribir lista de conexións de VHDL. Defina calquera outra opción do dispositivo e faga clic en Aceptar.
Agora podes sintetizar o teu deseño. O software lee os formatos mixtos da fonte. files e xera un único srs file que se emprega para a síntese.
6. Se tes problemas, consulta Resolución de problemas con deseños de linguaxe mixta, na páxina 47 para obter máis información e consellos.
LO

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Usando unha fonte de linguaxe mixta Files

Capítulo 3: Preparación da entrada

Resolución de problemas de deseños de linguaxe mixta
Esta sección ofrece consellos sobre como xestionar situacións específicas que poden xurdir con deseños de linguaxe mixta.

VHDL File Orde
Para deseños só con VHDL ou deseños mixtos onde non se especifica o nivel superior, as ferramentas de síntese de FPGA reorganizan automaticamente o VHDL. filepara que os paquetes VHDL se compilen na orde correcta.
Non obstante, se tes un deseño de linguaxe mixta onde especificaches o nivel superior, debes especificar o VHDL file orde para a ferramenta. Só precisa facelo unha vez, seleccionando Executar->Organizar VHDL fileComando s. Se non o fas, recibirás unha mensaxe de erro.

Sinais globais VHDL
Actualmente, non se poden ter sinais globais VHDL en deseños de linguaxes mixtas, porque a ferramenta só implementa estes sinais en deseños só para VHDL.

Pasando xenéricos booleanos VHDL a parámetros de Verilog
A ferramenta infire unha caixa negra para un compoñente VHDL con xenéricos booleanos, se ese compoñente está instanciado nun deseño de Verilog. Isto débese a que Verilog non recoñece os tipos de datos booleanos, polo que o valor booleano debe representarse correctamente. Se o valor do xenérico booleano VHDL é TRUE e o literal de Verilog está representado por un 1, o compilador de Verilog interpreta isto como unha caixa negra.
Para evitar inferir unha caixa negra, o literal de Verilog para o xenérico booleano VHDL definido como TRUE debe ser 1'b1, non 1. Do mesmo xeito, se o xenérico booleano VHDL é FALSE, o literal de Verilog correspondente debe ser 1'b0, non 0. O seguinte exemploampmostra como representar xenéricos booleanos para que pasen correctamente o límite VHDL-Verilog, sen inferir unha caixa negra.

Declaración de entidade VHDL

Instanciación de Verilog

A entidade abc é xenérica (
Número_Bits Dividir_Bit );

: enteiro : booleano

:= 0; := Falso;

abc #( .Número_Bits (16), .Dividir_Bit (1'b0)
)

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Usando unha fonte de linguaxe mixta Files

Pasando xenéricos VHDL sen inferir unha caixa negra
No caso de que un parámetro de compoñente de Verilog (por exemplo,ampSe [0:0] RSR = 1'b0) non coincide co tamaño do compoñente VHDL xenérico correspondente (RSR : enteiro := 0), a ferramenta deduce unha caixa negra.
Podes solucionar isto eliminando a notación de ancho de bus de [0:0] no Verilog files. Ten en conta que debes usar un VHDL xenérico de tipo integer porque os outros tipos non permiten a vinculación correcta do compoñente de Verilog.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Usando o compilador incremental

Capítulo 3: Preparación da entrada

Usando o compilador incremental
Usa o fluxo do compilador incremental para reducir significativamente o tempo de execución do compilador para deseños grandes. O software só recompila os elementos relevantes filecando se realiza un cambio de deseño e reutiliza a base de datos do compilador. O compilador rexenera o SRS file só para o módulo afectado e o módulo principal inmediato.
Para executar este fluxo, realice o seguinte:
1. Engadir o Verilog ou o VHDL files para o deseño.
2. Active a opción Compilación incremental na lapela Verilog ou VHDL do panel Opcións de implementación.
Un SRS file créase para cada módulo de deseño no directorio synwork.

3. Executa o compilador por primeira vez.
4. Se se realizou un cambio de deseño, volva executar o compilador.
O compilador analiza a base de datos e determina se o SRS files están actualizados, só se rexenerarán os módulos que cambiaron e os módulos principais inmediatos. Isto pode axudar a mellorar o tempo de execución do deseño.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Usando o compilador incremental

Limitacións
O compilador incremental non admite:
· Configuración fileincluídos no fluxo Verilog ou VHDL · Fluxos HDL mixtos · Deseños con referencias cruzadas a módulos (XMR)

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Usando o fluxo de Verilog estrutural

Capítulo 3: Preparación da entrada

Usando o fluxo de Verilog estrutural
A ferramenta de síntese acepta Verilog estrutural files como entrada para o teu proxecto de deseño. O compilador estrutural de Verilog realiza comprobacións semánticas da sintaxe usando o seu analizador lixeiro para mellorar o tempo de execución. Este compilador non realiza extraccións de hardware complexas nin operacións de optimización RTL, polo tanto, o software executa unha compilación rápida do Verilog estrutural. files. O software pode ler estes datos estruturais de Verilog xerados files, se conteñen:
· Instanciacións de primitivas tecnolóxicas
· Sentenzas de asignación sinxelas
· Atributos especificados en Verilog 2001 e formatos anteriores
· Todas as construcións, excepto os atributos, deben especificarse no formato Verilog 95
Para usar a entrada estrutural de Verilog files:
1. Debes especificar o Verilog estrutural files para incluír no teu deseño. Para iso, engade o file ao proxecto empregando un dos seguintes métodos:
Proxecto->Engadir fonte File ou Engadir File botón no Proxecto view Comando Tcl: add_file -structver fileNome
Este fluxo só pode conter Verilog estrutural files ou HDL mixto files (Verilog/VHDL/EDF/SRS) xunto coa lista de redes estrutural de Verilog files. Non obstante, as instancias de Verilog/VHDL/EDF/SRS non son compatibles cun módulo estrutural de Verilog.
2. O Verilog estrutural fileEngádense á carpeta Structural Verilog no Proxecto viewTamén podes engadir files a este directorio, cando realizas o seguinte:
Selecciona o Verilog estrutural fileFai clic co botón dereito e selecciona File Opcións. Escolla Verilog estrutural desde o menú File Escribe o menú despregable.
3. Executar a síntese.
A ferramenta de síntese xera unha lista de conexións vm ou edf file dependendo da tecnoloxía especificada. Este proceso é similar ao fluxo de síntese predeterminado.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Usando o fluxo de Verilog estrutural

Limitacións
As limitacións do fluxo estrutural de Verilog non admiten o seguinte:
· Instancias RTL para calquera outra file tipos · Fluxos de xestión xerárquica de proxectos (HPM) · Asignacións complexas · Modos e interruptores específicos do compilador

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Traballar con restricións Files

Capítulo 3: Preparación da entrada

Traballar con restricións Files
Restricción files son texto files que xera automaticamente a interface SCOPE (consulte Especificación de restricións SCOPE, na páxina 119) ou que cree manualmente cun editor de texto. Conteñen comandos ou atributos Tcl que restrinxen a execución da síntese. De xeito alternativo, pode establecer restricións no código fonte, pero este non é o método preferido.
Esta sección contén información sobre
· Cando usar a restrición Files sobre o código fonte, na páxina 53
· Empregando un editor de texto para restricións Files (Legado), na páxina 54
· Pautas de sintaxe de Tcl para restricións Files, na páxina 55
· Restrición de comprobación Files, na páxina 56
· Para obter máis detalles sobre este informe, consulte o Informe de comprobación de restricións, en
páxina 270 do Manual de referencia, na páxina 56

Cando usar a restrición Files sobre o código fonte
Podes engadir restricións en restricións files (xerado pola interface SCOPE ou introducido nun editor de texto) ou no código fonte. En xeral, é mellor usar restricións files, porque non tes que recompilar para que as restricións teñan efecto. Tamén fai que o teu código fonte sexa máis portátil. Consulta Uso do editor SCOPE, na páxina 112 para obter máis información.
Non obstante, se tes restricións de tempo de caixa negra como syn_tco, syn_tpd e syn_tsu, debes introducilas como directivas no código fonte. A diferenza dos atributos, as directivas só se poden engadir ao código fonte, non á restrición. files. Consulte Especificación de atributos e directivas, na páxina 90 para obter máis información sobre como engadir directivas ao código fonte.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Traballar con restricións Files

Usando un editor de texto para restricións Files (Legado)
Podes usar o editor Legacy SCOPE para a restrición SDC. filecreado antes da versión de lanzamento G-2012.09. Non obstante, recoméndase que traduza o seu SDC files a FDC files para activar a última versión do editor SCOPE e para utilizar a xestión mellorada de restricións de tempo na ferramenta.
Se escolle usar o editor SCOPE herdado, esta sección móstralle como crear manualmente unha restrición Tcl. fileO software crea isto automaticamente file se usas o editor SCOPE herdado para introducir as restricións. A restrición Tcl file só contén restricións de tempo xerais. As restricións de caixa negra deben introducirse no código fonte. Para obter máis información, consulte Cando usar a restrición Files sobre o Código fonte, na páxina 53.
1. Abre a file para editar.
Asegúrate de ter pechada a xanela SCOPE ou poderías
sobrescribir as restricións anteriores.
Para crear un novo file, seleccione File->Novo e selecciona a Restrición File
Opción (ÁMBITO). Escriba un nome para a file e fai clic en Aceptar.
Para editar unha existente file, seleccione File->Abrir, configurar o Files de tipo filtro para
Restricción Files (sdc) e abre o file queres.
2. Siga as directrices de sintaxe en Directrices de sintaxe de Tcl para restricións Files, na páxina 55.
3. Introduza as restricións de tempo que precise. Para obter a sintaxe, consulte o Manual de referencia. Se ten restricións de tempo de caixa negra, debe introducilas no código fonte.
4. Tamén podes engadir atributos específicos do provedor na restrición file usando define_attribute. Consulte Especificación de atributos nas restricións File, na páxina 97 para obter máis información.
5. Garda o file.
6. Engade o file ao proxecto como se describe en Realización de cambios nun proxecto, na páxina 62, e executa a síntese.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Traballar con restricións Files

Capítulo 3: Preparación da entrada

Pautas de sintaxe de Tcl para restricións Files
Esta sección abrangue as pautas xerais para o uso de Tcl para restricións files:
· Tcl distingue entre maiúsculas e minúsculas.
· Para nomear obxectos: o nome do obxecto debe coincidir co nome no código HDL. Incluír os nomes de instancia e porto dentro de curly chaves { }. Non empregues espazos nos nomes. Emprega o punto (.) para separar os nomes xerárquicos. Nos módulos de Verilog, usa a seguinte sintaxe, por exemplo, porto e
nomes de rede:
v:cela [prefixo:]nomeobxecto
Onde cela é o nome da entidade de deseño, prefixo é un prefixo para identificar obxectos co mesmo nome e nomeObxecto é unha ruta de instancia co separador de punto (.). O prefixo pode ser calquera dos seguintes:

Prefixo (minúscula) i: p: b: n:

Nomes de instancias de obxectos Nomes de portos (porto completo) Fragmento de bits dun porto Nomes de rede

Nos módulos VHDL, use a seguinte sintaxe, por exemplo, porto e rede.
nomes en módulos VHDL:
v:célula [.view] [prefixo:]nomeobxecto
Onde v: o identifica como un view obxecto, lib é o nome da biblioteca, cela é o nome da entidade de deseño, view é un nome para a arquitectura, prefix é un prefixo para identificar obxectos co mesmo nome e objectName é unha ruta de instancia co separador de punto (.). View só é necesario se hai máis dunha arquitectura para o deseño. Consulta a táboa anterior para ver os prefixos dos obxectos.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 3: Preparación da entrada

Traballar con restricións Files

· Os comodíns que coinciden co nome son * (o asterisco coincide con calquera número de
caracteres) e ? (o signo de interrogación coincide cun só carácter). Estes caracteres non coinciden cos puntos usados como separadores de xerarquía. Por exemploample, a seguinte cadea identifica todos os bits da instancia statereg no módulo statemod:
i:mod.statereg[*]

Restrición de comprobación Files
Podes comprobar a sintaxe e outra información pertinente sobre a túa restrición fileusando o comando Comprobación de restricións. Para xerar un informe de restricións, faga o seguinte:
1. Crear unha restrición file e engádeo ao teu proxecto.
2. Seleccione Executar->Comprobación de restricións.
Este comando xera un informe que comproba a sintaxe e a aplicabilidade das restricións de tempo na restrición de síntese da FPGA. files para o teu proxecto. O informe escríbese no ficheiro nomeproxecto_cck.rpt file e enumera a seguinte información:
Restricións que non se aplican Restricións que son válidas e aplicables ao deseño Expansión de comodíns nas restricións Restricións en obxectos que non existen
Para obter máis detalles sobre este informe, consulte o Informe de comprobación de restricións, na páxina 270 do Manual de referencia.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

CAPÍTULO 4
Configuración dun proxecto de síntese lóxica
Ao sintetizar un deseño coas ferramentas de síntese de FPGA de Synopsys, debes configurar un proxecto para o teu deseño. A continuación descríbense os procedementos para configurar un proxecto para a síntese lóxica:
· Configuración do proxecto Files, na páxina 58 · Xestión de proxectos File Xerarquía, na páxina 66 · Configuración de implementacións, na páxina 72 · Configuración de opcións de implementación de síntese lóxica, na páxina 75 · Especificación de atributos e directivas, na páxina 90 · Busca Files, na páxina 98 · Arquivo Filee proxectos, na páxina 101

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración do proxecto Files

Configuración do proxecto Files
Esta sección describe os conceptos básicos de como configurar e xestionar un proxecto file para o seu deseño, incluíndo a seguinte información:
· Creación dun proxecto File, na páxina 58 · Abrir un proxecto existente File, na páxina 61 · Realizar cambios nun proxecto, na páxina 62 · Configuración do proxecto View Preferencias de visualización, na páxina 63 · Actualización das rutas de inclusión de Verilog nun proxecto anterior Files, na páxina 65
Para un ex específicoampsobre a configuración dun proxecto file, consulta o tutorial da ferramenta que estás a usar.

Creando un Proxecto File
Debes configurar un proxecto file para cada proxecto. Un proxecto contén os datos necesarios para un deseño particular: a lista de fontes files, os resultados da síntese filee a configuración das opcións do dispositivo. O seguinte procedemento móstrache como configurar un proxecto file usando comandos individuais.
1. Comeza seleccionando unha das seguintes opcións: File->Proxecto de construción, File->Abrir proxecto ou a icona P. Fai clic en Novo proxecto.
A xanela do proxecto mostra un novo proxecto. Fai clic en Engadir File botón, prema F4 ou seleccione Proxecto->Engadir fonte File Comando Engadir FileÁbrese a caixa de diálogo s ao proxecto.
2. Engadir a fonte files ao proxecto.
Asegúrate de que o campo Buscar en na parte superior do formulario apunte á dereita
directorio. O fileaparecen listados na caixa. Se non ves o files, comproba que o FileO campo s de Tipo está configurado para mostrar o correcto file tipo. Se tes entrada mixta files, siga o procedemento descrito en Uso de fontes de linguaxe mixta Files, na páxina 44.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración do proxecto Files

Capítulo 4: Configuración dun proxecto de síntese lóxica

Para engadir todos os files no directorio á vez, fai clic no botón Engadir todo en
o lado dereito do formulario. Para engadir fileindividualmente, faga clic no botón file na lista e, a seguir, prema no botón Engadir ou prema dúas veces no file nome.
Podes engadir todos os files no directorio e, a seguir, elimine as que non precise co botón Eliminar.
Se estás a engadir VHDL files, seleccione a biblioteca axeitada no menú despregable Biblioteca VHDL. A biblioteca que seleccione aplícase a todos os ficheiros VHDL files cando fas clic en Aceptar na caixa de diálogo.
A xanela do proxecto mostra un novo proxecto fileSe fas clic no signo máis que hai xunto ao proxecto e o expandes, verás o seguinte:
Un cartafol (dous cartafoles para deseños de linguaxe mixta) co código fonte files.
Se o teu files non están nun cartafol dentro do directorio do proxecto, podes configurar esta preferencia seleccionando Opcións->Proxecto View Opcións e comprobación de View proxecto filecaixa de carpetas. Isto separa un tipo de file doutro no Proxecto view colocándoos en carpetas separadas.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración do proxecto Files

A implementación, chamada rev_1 por defecto. As implementacións son
revisións do teu deseño dentro do contexto do software de síntese e non substitúen software e procesos externos de control de código fonte. As implementacións múltiples permítenche modificar as opcións de dispositivos e síntese para explorar as opcións de deseño. Podes ter varias implementacións en Synplify Pro. Cada implementación ten as súas propias opcións de síntese e dispositivos e as súas propias opcións relacionadas co proxecto. files.

3. Engade as bibliotecas que precises, usando o método descrito no paso anterior para engadir a biblioteca Verilog ou VHDL file.
Para bibliotecas específicas do provedor, engada a biblioteca axeitada file ao
proxecto. Ten en conta que para algunhas familias, as bibliotecas cárganse automaticamente e non é necesario engadilas explicitamente ao proxecto file.
Para engadir unha biblioteca de paquetes VHDL de terceiros, engada o ficheiro .vhd axeitado. file ao deseño, como se describe no paso 2. Fai clic co botón dereito en file no Proxecto view e selecciona File Opcións ou seleccione Proxecto-> Definir biblioteca VHDL. Especifique un nome de biblioteca que sexa compatible cos simuladores. Por exemploample, MYLIB. Asegúrate de que esta biblioteca de paquetes estea antes do deseño de nivel superior na lista de files no Proxecto view.
Para obter información sobre a configuración de Verilog e VHDL file opcións, consulte Configuración das opcións de Verilog e VHDL, na páxina 84. Tamén pode configurar estas file opcións máis tarde, antes de executar a síntese.
Para obter información adicional específica do provedor sobre o uso de bibliotecas de macros de provedores e bLoOxes negros, consulte Optimización para deseños de Microsemi, na páxina 487.
Para os compoñentes tecnolóxicos xenéricos, podes engadir o
biblioteca Verilog independente da tecnoloxía subministrada co software

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración do proxecto Files

Capítulo 4: Configuración dun proxecto de síntese lóxica

(directorio_de_instalación/lib/generic_technology/gtech.v) ao teu deseño ou engade a túa propia biblioteca de compoñentes xenéricos. Non empregues ambos á vez, xa que pode haber conflitos.
4. Comproba file orde no proxecto view. File A orde é especialmente importante para VHDL files.
Para VHDL files, podes pedir automaticamente o files por
seleccionando Executar->Ordenar VHDL Files. Como alternativa, mova manualmente o files no Proxecto viewPaquete fileOs bloques de deseño deben estar os primeiros na lista porque se compilan antes de usalos. Se tes bloques de deseño repartidos por moitos files, asegúrate de ter o seguinte file orde: a file que contén a entidade debe ser o primeiro, seguido da arquitectura file, e finalmente o/a file coa configuración.
No proxecto view, comproba que o último file no Proxecto view é o
fonte de nivel superior fileComo alternativa, pode especificar o nivel superior file cando configures as opcións do dispositivo.
5. Seleccione File->Gardar, escribe un nome para o proxecto e fai clic en Gardar. A xanela do proxecto reflicte os cambios.
6. Para pechar un proxecto file, seleccione o botón Pechar proxecto ou File->Pechar proxecto.

Abrir un proxecto existente File
Hai dúas maneiras de abrir un proxecto fileo Proxecto Aberto e o xenérico File ->Comando Abrir.
1. Se o proxecto que queres abrir é un no que traballaches recentemente, podes seleccionalo directamente: File->Proxectos recentes-> nome do proxecto.
2. Emprega un dos seguintes métodos para abrir calquera proxecto file:

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración do proxecto Files

Comando Abrir Proxecto

File->Comando Abrir

Seleccione File->Abrir proxecto, fai clic no botón Abrir proxecto situado na parte esquerda da xanela Proxecto ou fai clic na icona P.
Para abrir un proxecto recente, fai clic dúas veces nel na lista de proxectos recentes.
Se non, prema no botón Proxecto existente para abrir a caixa de diálogo Abrir e seleccione o proxecto.

Seleccione File->Abrir.
Especifique o directorio correcto no campo Buscar en:.
Establecer File de tipo a proxecto Files (*.prj). A caixa enumera o proxecto files.
Fai dobre clic no proxecto que queres abrir.

O proxecto ábrese na xanela Proxecto.

Facer cambios nun proxecto
Normalmente, engádese, eliminas ou substitúes files.
1. Para engadir unha fonte ou unha restrición files a un proxecto, seleccione Engadir Filebotón s ou Proxecto->Engadir fonte File para abrir a opción Seleccionar Files para o cadro de diálogo Engadir ao proxecto. Consulte Creación dun proxecto File, na páxina 58 para obter máis detalles.
2. Para eliminar un file desde un proxecto, fai clic no botón file na xanela do proxecto e prema a tecla Supr.
3. Para substituír un/unha file nun proxecto,
Seleccione o file que queres cambiar na xanela do proxecto.
Fai clic en Cambiar File botón ou seleccione Proxecto->Cambiar File.
Na fonte File caixa de diálogo que se abre, defina Buscar en no directorio
onde o novo file está situado. O novo file debe ser do mesmo tipo que o file quere substituír.
Se non ves o teu file na lista, seleccione o tipo de file necesitas de
o Files do campo Tipo.
Fai dobre clic en file. O novo file substitúe o antigo no proxecto
lista. LO
4. Para especificar como se proxecta filegárdanse no proxecto, fai clic co botón dereito nun file no Proxecto view e selecciona File Opcións. Configurar Gardar File opción entre Relativo ao proxecto ou Ruta absoluta.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración do proxecto Files

Capítulo 4: Configuración dun proxecto de síntese lóxica

5. Para comprobar a horaamp sobre a file, fai clic co botón dereito nun file no Proxecto view e selecciona File Opcións. Comprobe a hora á que o file foi a última modificación. Fai clic en Aceptar.

Proxecto de configuración View Mostrar preferencias
Podes personalizar a organización e a visualización do proxecto filep. 1. Seleccione Opcións->Proxecto View Opcións. O proxecto View Ábrese o formulario de opcións.

2. Organizar diferentes tipos de entradas files en carpetas separadas, comproba View Proxecto Files en Cartafoles.
Marcar esta opción crea cartafoles separados no Proxecto view para restrición files e fonte files.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración do proxecto Files

3. Control file visualización co seguinte:
Mostrar automaticamente todos os files, marcando Mostrar biblioteca de proxectos. Se
isto non está controlado, o Proxecto view non se mostra files ata que fagas clic no símbolo máis e expandas o files nun cartafol.
Marca unha das caixas no Proxecto File Sección de visualización do nome da
formulario para determinar como filemóstranse os nomes. Podes mostrar só os filenome, a ruta relativa ou a ruta absoluta.
4. A view proxecto files en cartafoles personalizados, comproba View Proxecto Files en Cartafoles personalizados. Para obter máis información, consulte Creación de cartafoles personalizados, na páxina 66. Os cartafoles de tipo só se mostran se hai varios tipos nun cartafol personalizado.

Cartafoles personalizados
© 2014 Synopsys, Inc. 64

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración do proxecto Files

Capítulo 4: Configuración dun proxecto de síntese lóxica

5. Para abrir máis dunha implementación no mesmo proxecto view, marque Permitir a apertura de varios proxectos.
Proxecto 1

Proxecto 2

6. Controlar a saída file visualización co seguinte:
Marca a opción Mostrar todo Files na caixa Directorio de resultados para mostrar toda a saída
files xerados despois da síntese.
Cambiar a saída file organización facendo clic nunha das barras de cabeceira
nos Resultados da Implementación viewPodes agrupar o files por tipo ou ordenalos segundo a data da última modificación.
7. A view file información, seleccione a file no Proxecto view, fai clic co botón dereito e selecciona File Opcións. Por exemploampé dicir, podes comprobar a data a file foi modificado.
Actualización das rutas de inclusión de Verilog nun proxecto máis antigo Files
Se tes un proxecto file creado cunha versión anterior do software (anterior á 8.1), Verilog inclúe rutas neste file son relativos ao directorio de resultados ou á fonte file coas instrucións `include. En versións posteriores á 8.1, o proxecto file `as rutas de inclusión son relativas ao proxecto file só. A GUI das versións máis recentes non actualiza automaticamente a versión antiga de prj files para cumprir coas regras máis novas. Para actualizar e usar o proxecto antigo file, fai unha das seguintes accións:
· Editar manualmente o prj file nun editor de texto e engade o seguinte en
liña antes de cada set_option -include_path:
definir_opción -proxecto_relativo_incluíndo 1
· Comezar un novo proxecto cunha versión máis recente do software e eliminar o
proxecto antigo. Isto fará que o novo prj file obedecer a nova regra onde as inclusións son relativas ao prj file.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Xestión de proxectos File Xerarquía

Xestión de proxectos File Xerarquía
As seguintes seccións describen como pode crear e xestionar cartafoles personalizados e files no Proxecto view:
· Creación de cartafoles personalizados · Manipulación de cartafoles de proxectos personalizados · Manipulación de cartafoles personalizados Files

Creación de cartafoles personalizados
Podes crear cartafoles lóxicos e personalizalos files en varias agrupacións xerárquicas dentro do teu proxecto viewEstas carpetas pódense especificar con calquera nome ou nivel de xerarquía. Por exemploampé dicir, podes combinar arbitrariamente o teu sistema operativo file estrutura ou xerarquía lóxica HDL. As carpetas personalizadas distínguense pola súa cor azul.

Hai varias maneiras de crear cartafoles personalizados e despois engadir files para eles nun proxecto. Emprega un dos seguintes métodos:

1. Fai clic co botón dereito nun proxecto file ou outro cartafol personalizado e seleccione Engadir cartafol no menú emerxente. A continuación, realice calquera das seguintes accións file operacións:

Clic co botón dereito para mostrarse así

niso

fyioleuoLcrOafnileesitahnedr

seleccionar seleccionar

Colocar nun cartafol. Un submenú, un cartafol existente ou crear

nova carpeta.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Xestión de proxectos File Xerarquía

Capítulo 4: Configuración dun proxecto de síntese lóxica

Ten en conta que podes nomear o cartafol arbitrariamente, pero non uses o carácter (/) porque é un símbolo separador de xerarquía.
Para renomear un cartafol, fai clic co botón dereito no cartafol e selecciona Renomear desde
o menú emerxente. Aparece a caixa de diálogo Renomear cartafol; especifique un novo nome.
2. Usa o botón Engadir Filecaixa de diálogo s ao proxecto para engadir todo o contido dunha xerarquía de cartafoles e, opcionalmente, colocar fileen cartafoles personalizados correspondentes ás xerarquías de cartafoles do sistema operativo que se mostran na caixa de diálogo.

Para facelo, seleccione Engadir File botón no Proxecto view.
Seleccione as carpetas solicitadas, como dsp, na caixa de diálogo e, a seguir,
fai clic no botón Engadir. Isto coloca todos os files da xerarquía dsp á carpeta personalizada que acabas de crear.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Xestión de proxectos File Xerarquía

Para colocar automaticamente o files en cartafoles personalizados correspondentes a
a xerarquía de cartafoles do sistema operativo, marque a opción chamada Engadir Files a Cartafoles personalizados na caixa de diálogo.
Por defecto, o nome do cartafol personalizado é o mesmo nome que o cartafol
que contén files ou cartafol que se engadirá ao proxecto. Non obstante, pode modificar o nome dos cartafoles facendo clic no botón Opcións de cartafoles. Móstrase a seguinte caixa de diálogo.

Para usar:
Só a carpeta que contén files para o nome da carpeta, fai clic en Usar sistema operativo
Nome da carpeta.
O nome da ruta ao cartafol seleccionado para determinar o nivel de
xerarquía reflectida para a ruta de cartafol personalizada.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Xestión de proxectos File Xerarquía

Capítulo 4: Configuración dun proxecto de síntese lóxica

3. Podes arrastrar e soltar files e cartafoles desde unha aplicación do Explorador do sistema operativo no Proxecto viewEsta funcionalidade está dispoñible en ordenadores de sobremesa Windows e Linux con KDE.
Ao arrastrar e soltar un file, engádese inmediatamente ao proxecto.
Se non hai ningún proxecto aberto, o software crea un proxecto.
Ao arrastrar e soltar un file sobre unha carpeta, colocarase nesa
cartafol. Inicialmente, o botón Engadir FileMóstrase a caixa de diálogo s ao proxecto pedíndolle que confirme files para engadir ao proxecto. Podes premer en Aceptar para aceptar o fileSe queres facer cambios, podes premer o botón Eliminar todo e especificar un novo filtro ou opción.

Nota: Para mostrar cartafoles personalizados no Proxecto view, selecciona Opcións->Proxecto View menú Opcións e, a seguir, active/desactive a caixa de verificación para View Proxecto Files en Cartafoles personalizados na caixa de diálogo.

Manipulación de cartafoles de proxectos personalizados
O seguinte procedemento describe como pode eliminar files de cartafoles, eliminar cartafoles e cambiar a xerarquía de cartafoles.
1. Para eliminar a file desde unha carpeta personalizada, xa sexa:
Arrástrao e soltao noutra carpeta ou no proxecto. Selecciona o file, fai clic co botón dereito e selecciona Eliminar da carpeta desde o menú
menú emerxente.
Non empregues a tecla Supr (DEL), xa que isto elimina o file do proxecto.
2. Para eliminar un cartafol personalizado, resálteo, faga clic co botón dereito e seleccione Eliminar no menú emerxente ou prema a tecla SUPR. Ao eliminar un cartafol, faga unha das seguintes opcións:
Fai clic en Si para eliminar o cartafol e o filecontidos na carpeta de
o proxecto.
Fai clic en Non para eliminar só o cartafol.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Xestión de proxectos File Xerarquía

3. Para cambiar a xerarquía do cartafol personalizado:
Arrastra e solta o cartafol dentro doutro cartafol para que sexa un subcartafol
cartafol ou sobre o proxecto para movelo ao nivel superior.
Para eliminar a xerarquía de nivel superior dun cartafol personalizado, arrastre e solte
o subnivel desexado de xerarquía sobre o proxecto. Despois, elimine o directorio raíz baleiro para o cartafol.
Por example, se o directorio de cartafoles personalizado existente é:
/Example/Verilog/RTL
Supoñamos que queres só unha xerarquía RTL dun só nivel e que, a continuación, arrastra e solta RTL sobre o proxecto. Despois, podes eliminar o /Exampdirectorio les/Verilog.

Manipulación personalizada Files
Ademais, podes realizar os seguintes tipos de personalizados file operacións:
1. Para suprimir a visualización de files nos cartafoles Tipo, fai clic co botón dereito no Proxecto view e selecciona Proxecto View Opcións ou selecciona Opcións->Proxecto View Opcións. Desactivar a opción View Proxecto Files en Tipo de cartafoles na caixa de diálogo.
2. Para mostrar files en orde alfabética en lugar de por orde do proxecto, marque a opción Ordenar Filebotón s no Proxecto view panel de control. Fai clic na tecla de frecha cara abaixo na esquina inferior esquerda do panel para activar e desactivar o panel de control.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Xestión de proxectos File Xerarquía

Capítulo 4: Configuración dun proxecto de síntese lóxica

Alternar o panel de control
3. Para cambiar a orde de files no proxecto:
Asegúrate de desactivar as carpetas personalizadas e a ordenación files. Arrastrar e soltar un file á posición desexada na lista de files.
4. Para cambiar o file escribe, arrástrao e soltao na nova carpeta de tipos. O software pedirache que o verifiques.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración de implementacións

Configuración de implementacións
Unha implementación é unha versión dun proxecto, implementada cun conxunto específico de restricións e outras configuracións. Un proxecto pode conter varias implementacións, cada unha delas coa súa propia configuración.

Traballar con varias implementacións
A ferramenta Synplify Pro permíteche crear varias implementacións do mesmo deseño e despois comparar os resultados. Isto permíteche experimentar con diferentes configuracións para o mesmo deseño. As implementacións son revisións do teu deseño dentro do contexto do software de síntese e non substitúen o software nin os procesos de control de código fonte externos.
1. Fai clic no botón Engadir implementación ou selecciona Proxecto->Nova implementación e define as novas opcións do dispositivo (pestana Dispositivo), novas opcións (pestana Opcións) ou unha nova restrición. file (Pestaña Restricións).
O software crea outra implementación no proxecto viewA nova implementación ten o mesmo nome que a anterior, pero cun sufixo numérico diferente. A seguinte figura mostra dúas implementacións, rev1 e rev2, coa implementación actual (activa) destacada.

A nova implementación usa o mesmo código fonte files, pero con diferentes opcións e restricións de dispositivos. Copia algunhas files da implementación anterior: o rexistro tlg file, a lista de reprodución de RTL de SRS filee o ficheiro design_fsm.sdc file xerado por FSM Explorer. O software mantén un historial repetible das execucións de síntese.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración de implementacións

Capítulo 4: Configuración dun proxecto de síntese lóxica

2. Executa a síntese de novo cos novos axustes.
Para executar só a implementación actual, prema en Executar.
Para executar todas as implementacións dun proxecto, seleccione Executar->Executar todo
Implementacións.
Podes usar varias implementacións para probar unha parte diferente ou experimentar cunha frecuencia diferente. Consulta Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter información sobre a configuración das opcións.
O Proxecto view mostra todas as implementacións coa implementación activa destacada e a saída correspondente files xerados para a implementación activa mostrada nos Resultados da implementación view á dereita; ao cambiar a implementación activa, cambia a saída file visualización. A xanela Vixilancia supervisa a implementación activa. Se configura esta xanela para supervisar todas as implementacións, a nova implementación actualízase automaticamente na xanela.
3. Compara os resultados.
Usa a xanela Vixiar para comparar os criterios seleccionados. Asegúrate de definir
as implementacións que queres comparar co comando Configurar vixilancia. Consulta Uso da xanela Vixilancia, na páxina 190 para obter máis detalles.

Para comparar detalles, compare o rexistro file resultados.
4. Para renomear unha implementación, fai clic co botón dereito do rato no nome da implementación no proxecto. view, seleccione Cambiar nome de implementación no menú emerxente e escriba un nome novo.
Ten en conta que a interface de usuario actual sobrescribe a implementación; as versións anteriores á 9.0 conservan a implementación para que se cambie o nome.
5. Para copiar unha implementación, fai clic co botón dereito do rato no nome da implementación no proxecto. view, seleccione Implementación de copia no menú emerxente e escriba un nome novo para a copia.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Configuración de implementacións

6. Para eliminar unha implementación, fai clic co botón dereito do rato no nome da implementación no proxecto. viewe seleccione Eliminar implementación no menú emerxente.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica
Configuración das opcións de implementación da síntese lóxica
Podes definir opcións globais para as túas implementacións de síntese, algunhas delas específicas da tecnoloxía. Esta sección describe como definir opcións globais como dispositivo, optimización e file opcións co comando Opcións de implementación. Para obter información sobre como definir restricións para a implementación, consulte Especificación de restricións SCOPE, na páxina 119. Para obter información sobre como substituír a configuración global por atributos ou directivas individuais, consulte Especificación de atributos e directivas, na páxina 90.
Esta sección trata os seguintes temas:
· Configuración das opcións do dispositivo, na páxina 75 · Configuración das opcións de optimización, na páxina 78 · Especificación da frecuencia e restrición globais Files, na páxina 80 · Especificación das opcións de resultados, na páxina 82 · Especificación da saída do informe de temporización, na páxina 84 · Configuración das opcións de Verilog e VHDL, na páxina 84
Configuración das opcións do dispositivo
As opcións do dispositivo forman parte das opcións globais que podes configurar para a execución da síntese. Inclúen a selección de pezas (tecnoloxía, peza e grao de velocidade) e as opcións de implementación (inserción de E/S e aberturas de distribución). As opcións e a súa implementación poden variar dunha tecnoloxía a outra, polo que debes consultar os capítulos do provedor do Manual de referencia para obter información sobre as opcións do teu provedor.
1. Abra o formulario Opcións de implementación facendo clic no botón Opcións de implementación ou seleccionando Proxecto->Opcións de implementación e faga clic na lapela Dispositivo na parte superior se aínda non está seleccionada.
2. Selecciona a tecnoloxía, a peza, o paquete e a velocidade. As opcións dispoñibles varían dependendo da tecnoloxía que escollas.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
3. Define as opcións de mapeo do dispositivo. As opcións varían dependendo da tecnoloxía que escollas.
Se non estás seguro do significado dunha opción, fai clic nela para ver
unha descrición no cadro seguinte. Para obter descricións completas das opcións, prema F1 ou consulte o capítulo do provedor correspondente no Manual de referencia.
Para definir unha opción, escriba o valor ou marque a caixa para activala.
Para obter máis información sobre a configuración dos límites de abano e a resincronización, consulte Configuración dos límites de abano, na páxina 348, e Resincronización, na páxina 334, respectivamente. Para obter detalles sobre outras opcións específicas do provedor, consulte o capítulo e a familia de tecnoloxía do provedor correspondentes no Manual de referencia.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica

4. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar.
5. Fai clic no botón Executar para sintetizar o deseño. O software compila e mapea o deseño usando as opcións que configuraches.
6. Para definir as opcións do dispositivo cun script, use o comando set_option Tcl. A seguinte táboa contén unha lista alfabética das opcións do dispositivo na lapela Dispositivo mapeadas cos comandos Tcl equivalentes. Dado que as opcións están baseadas na tecnoloxía e na familia, é posible que non todas as opcións listadas na táboa estean dispoñibles na tecnoloxía seleccionada. Todos os comandos comezan por set_option, seguido da sintaxe da columna como se mostra. Consulte o Manual de referencia para obter a lista de opcións máis completa para o seu provedor.
A seguinte táboa mostra a maioría das opcións do dispositivo.

Propiedades anotadas da opción para a guía de desactivación de abanos de inserción de E/S do analista

Comando Tcl (definir_opción…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit valor_de_fanout

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica

Opción

Comando Tcl (definir_opción…)

Paquete

-package nome_do_paquete

Parte

-part nome_da_parte

Resolver condutores mixtos

-resolve_controlador_múltiple {1|0}

Velocidade

-grado_velocidadegrado_velocidade

Tecnoloxía

palabra clave -tecnoloxía

Actualizar os datos de temporización do punto de compilación -update_models_cp {0|1}

Xeración da base de datos HDL Analyst -hdl_qload {1|0}

Configuración das opcións de optimización
As opcións de optimización forman parte das opcións globais que podes configurar para a implementación. Nesta sección explícase como configurar opcións como a frecuencia e opcións de optimización global como a compartición de recursos. Tamén podes configurar algunhas destas opcións cos botóns axeitados na interface de usuario.
1. Abra o formulario Opcións de implementación facendo clic no botón Opcións de implementación ou seleccionando Proxecto->Opcións de implementación e faga clic na lapela Opcións na parte superior.
2. Fai clic nas opcións de optimización que desexes, xa sexa no formulario ou no Proxecto viewAs opcións varían dependendo da tecnoloxía. Se unha opción non está dispoñible para a túa tecnoloxía, aparece en gris. Ao configurar a opción nun lugar, actualízase automaticamente no outro.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica

Proxecto View

Opcións de implementación de opcións de optimización->Opcións

Para obter máis detalles sobre o uso destas optimizacións, consulte as seguintes seccións:

Compilador FSM Explorador FSM
Reprogramación de recursos compartidos

Optimización de máquinas de estado, na páxina 354
Executar o Explorador de FSM, na páxina 359 Nota: Só un subconxunto das tecnoloxías de Microsemi admite a opción Explorador de FSM. Use o panel Proxecto->Opcións de implementación->Opcións para determinar se esta opción é compatible co dispositivo que especifique na súa ferramenta.
Compartir recursos, na páxina 352
Reprogramación, na páxina 334

As opcións equivalentes do comando set_option de Tcl son as seguintes:

Compilador de FSM de opcións Explorador de FSM Uso compartido de recursos Resincronización

Opción do comando set_option Tcl -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
4. Fai clic no botón Executar para executar a síntese.
O software compila e mapea o deseño usando as opcións que configures.
Xeración de bases de datos de HDL Analyst
Por defecto, o software le o deseño completo, realiza optimizacións lóxicas e propagación de tempo e escribe a saída nunha única lista de conexións (srs). A medida que os deseños se fan máis grandes, o tempo para executalo e depuralo faise máis difícil.
Esta opción permite que o compilador preparticione o deseño en varios módulos que se escriben en netlists separadas. files (srs). Para activar esta opción, seleccione a caixa de verificación Xeración da base de datos de HDL Analyst na lapela Opcións da caixa de diálogo Opcións de implementación. Esta funcionalidade mellora significativamente o uso da memoria para deseños grandes.
Esta funcionalidade tamén se pode activar desde a xanela Tcl Script usando o seguinte comando set_option Tcl:
opción_definir -hdl_qload 1
Unha vez activada a opción Xeración da base de datos de HDL Analyst, use a opción Carga rápida incremental na ferramenta HDL Analyst para mostrar o deseño usando unha única lista de conexións (srs) ou varias listas de conexións de módulos RTL de nivel superior (srs). A ferramenta pode aproveitar as vantaxestage desta funcionalidade cargando dinamicamente só a xerarquía de deseño afectada. Por exemploampé dicir, o navegador de xerarquías só pode expandir a xerarquía de nivel inferior segundo sexa necesario para unha carga rápida. A opción Carga rápida incremental está situada no panel Xeral da caixa de diálogo Opcións do analista HDL. Consulte Panel xeral, na páxina 304.

Especificación da frecuencia e restrición globais Files

Este procedemento indica como definir a frecuencia global e especificar a restrición files para a implementación.

1. Para axustar unha frecuencia global, realice unha das seguintes accións:

Escribe unha frecuencia global no Proxecto view.

Abra o formulario Opcións de implementación facendo clic no botón Implementación

Botón de opcións, lapela Restricións.

selección

Proxecto->Implementación

Opcións,

prema

O comando set_option equivalente de Tcl é -frequency frequencyValue.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica
Podes anular a frecuencia global con restricións locais, como se describe en Especificación de restricións SCOPE, na páxina 119. Na ferramenta Synplify Pro, podes xerar automaticamente restricións de reloxo para o teu deseño en lugar de definir unha frecuencia global. Consulta Uso de restricións automáticas, na páxina 291 para obter máis detalles.
Proxecto Global de Frecuencia e Restricións View
Opcións de implementación->Restricións

2. Para especificar unha restrición filepara unha implementación, faga unha das seguintes accións:
Selecciona Proxecto->Opcións de implementación->Restricións. Comproba a restrición
files que queres usar no proxecto.
Desde o panel Opcións de implementación->Restricións, tamén podes premer para
engadir unha restrición file.
Coa implementación que queres usar seleccionada, fai clic en Engadir File no
Proxecto viewe engade a restrición files necesitas.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
Para crear restricións files, consulte Especificación de restricións SCOPE, na páxina 119.
3. Para eliminar a restrición files dunha implementación, faga unha das seguintes accións:
Seleccione Proxecto->Opcións de implementación->Restricións. Faga clic na caixa de verificación
xunto ao file nome.
No proxecto view, fai clic co botón dereito na restrición file para ser eliminado e
seleccione Eliminar do proxecto.
Isto elimina a restrición file da implementación, pero non a elimina.
4. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar.
Cando sintetizas o deseño, o software compila e mapea o deseño usando as opcións que configuraches.
Especificación das opcións de resultados
Esta sección móstrache como especificar criterios para a saída da execución de síntese.
1. Abra o formulario Opcións de implementación facendo clic no botón Opcións de implementación ou seleccionando Proxecto->Opcións de implementación e faga clic na lapela Resultados da implementación na parte superior.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica

2. Especificar a saída files que queres xerar.
Para xerar unha lista de rede mapeada files, faga clic en Escribir lista de rede Verilog mapeada ou Escribir
Lista de redes VHDL mapeada.
Para xerar unha restrición específica do provedor file para a anotación cara adiante,
prema Escribir restrición do provedor FileConsulte os detalles sobre este informe e consulte Informe de comprobación de restricións na páxina 270 do Manual de referencia, na páxina 56.
3. Define o directorio no que queres escribir os resultados.
4. Define o formato para a saída fileO comando Tcl equivalente para a creación de scripts é project -result_format format.
Tamén pode querer definir atributos para controlar a asignación de nomes. Para obter máis detalles, consulte o capítulo do provedor correspondente no Manual de referencia.
5. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar.
Cando sintetizas o deseño, o software compila e mapea o deseño usando as opcións que configuraches.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
Especificación da saída do informe de temporización
Podes determinar canto se informa no informe de tempo definindo as seguintes opcións.
1. Seleccione Proxecto->Opcións de implementación e faga clic na lapela Informe de temporización. 2. Defina o número de rutas críticas que desexa que o software informe.

3. Especifique o número de puntos de inicio e fin que desexa ver rexistrados nas seccións da ruta crítica.
4. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar. Ao sintetizar o deseño, o software compila e mapea o deseño usando as opcións que defineu.
Configuración das opcións de Verilog e VHDL
Ao configurar a fonte de Verilog e VHDL files no teu proxecto, tamén podes especificar certas opcións do compilador.
Configuración de Verilog File Opcións
Configuraches Verilog file opcións seleccionando Proxecto->Opcións de implementación->Verilog ou Opcións->Configurar o compilador de Verilog.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica

1. Especifique o formato de Verilog que se vai usar.
Para configurar o compilador globalmente para todos os files no proxecto, seleccione
Proxecto->Opcións de implementación->Verilog. Se estás a usar Verilog 2001 ou SystemVerilog, consulta o Manual de referencia para ver as construcións compatibles.
Para especificar o compilador de Verilog por file base, seleccione a file no
Proxecto viewFai clic co botón dereito e selecciona File Opcións. Seleccione o compilador axeitado. O Verilog predeterminado file O formato para novos proxectos é SystemVerilog.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
2. Especifique o módulo de nivel superior se aínda non o fixo no Proxecto view.
3. Para extraer parámetros do código fonte, faga o seguinte:
Fai clic en Extraer parámetros. Para anular o valor predeterminado, introduce un novo valor para un parámetro.
O software só emprega o novo valor para a implementación actual. Ten en conta que a extracción de parámetros non é compatible con deseños mixtos.

4. Escribe a directiva en Directivas do compilador, usando espazos para separar as instrucións. Podes escribir directivas que normalmente introducirías con instrucións 'ifdef' e 'define' no código. Por exemploampé dicir, ABC=30 fai que o software escriba as seguintes instrucións no proxecto file:
definir_opción -hdl_define -definir “ABC=30”
LO

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica
5. Na Orde de ruta de inclusión, especifique as rutas de busca para os comandos de inclusión para o Verilog fileque estean no teu proxecto. Usa os botóns da esquina superior dereita da caixa para engadir, eliminar ou reordenar as rutas.
6. Nos Directorios da biblioteca, especifique a ruta ao directorio que contén a biblioteca files para o teu proxecto. Usa os botóns da esquina superior dereita da caixa para engadir, eliminar ou reordenar as rutas.
7. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar. Ao sintetizar o deseño, o software compila e mapea o deseño usando as opcións que defineu.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica Configuración das opcións de implementación da síntese lóxica
Configuración de VHDL File Opcións
Defines VHDL file opcións seleccionando Proxecto->Opcións de implementación->VHDL ou Opcións->Configurar compilador VHDL.

Para a fonte VHDL, podes especificar as opcións que se describen a continuación.
1. Especifique o módulo de nivel superior se aínda non o fixo no Proxecto viewSe o módulo de nivel superior non se atopa na biblioteca de traballo predeterminada, debes especificar a biblioteca onde o compilador pode atopar o módulo. Para obter información sobre como facelo, consulta Panel VHDL, na páxina 200.
Tamén podes usar esta opción para deseños de linguaxe mixta ou cando queiras especificar un módulo que non sexa a entidade de nivel superior real para a visualización e corrección de erros LdOe de HDL Analyst no esquema. views. 2. Para a codificación da máquina de estados definida polo usuario, faga o seguinte:
Especifique o tipo de codificación que desexa usar.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Configuración das opcións de implementación da síntese lóxica Capítulo 4: Configuración dun proxecto de síntese lóxica
Desactivar o compilador FSM.
Ao sintetizar o deseño, o software emprega as directivas do compilador que se definen aquí para codificar as máquinas de estado e non executa o compilador FSM, que anularía as directivas do compilador. De xeito alternativo, pódese definir máquinas de estado co atributo syn_encoding, como se describe en Definición de máquinas de estado en VHDL, na páxina 308.
3. Para extraer os xenéricos do código fonte, faga o seguinte:
Fai clic en Extraer constantes xenéricas. Para anular o valor predeterminado, introduce un novo valor para un xenérico.
O software só emprega o novo valor para a implementación actual. Ten en conta que non podes extraer xenéricos se tes un deseño de linguaxe mixta.

4. Para enviar triestados a través dos límites do proceso/bloque, comprobe que a opción Enviar triestados estea activada. Para obter máis detalles, consulte a opción Enviar triestados, na páxina 212 do Manual de referencia.
5. Determinar a interpretación das directivas synthesis_on e synthesis_off:
Para que o compilador interprete as directivas synthesis_on e synthesis_off
do mesmo xeito que translate_on/translate_off, active a opción Síntese activada/desactivada implementada como tradución activada/desactivada.
Para ignorar as directivas synthesis_on e synthesis_off, asegúrese de que
Esta opción non está marcada. Consulte translate_off/translate_on, na páxina 226 do Manual de referencia para obter máis información.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Especificación de atributos e directivas

6. Defina outras opcións de implementación segundo sexa necesario (consulte Definición das opcións de implementación da síntese lóxica, na páxina 75 para obter unha lista de opcións). Faga clic en Aceptar.
Cando sintetizas o deseño, o software compila e mapea o deseño usando as opcións que configuraches.

Especificación de atributos e directivas

Os atributos e as directivas son especificacións que se asignan aos obxectos de deseño para controlar o xeito en que se analiza, optimiza e mapea o deseño.
Os atributos controlan as optimizacións de mapeo e as directivas controlan as optimizacións do compilador. Debido a esta diferenza, debes especificar as directivas no código fonte. Esta táboa describe os métodos dispoñibles para crear especificacións de atributos e directivas:

Restricións do editor VHDL Verilog SCOPE File

Atributos Si Si Si Si

Directivas Si Si Non Non

É mellor especificar os atributos no editor SCOPE ou nas restricións file, porque non tes que recompilar o deseño primeiro. No caso das directivas, debes compilar o deseño para que teñan efecto.
Se SCOPE/restricións file e o código fonte HDL se especifican para un deseño, as restricións teñen prioridade cando hai conflitos.
Para obter máis detalles, consulte o seguinte:
· Especificación de atributos e directivas en VHDL, na páxina 91 · Especificación de atributos e directivas en Verilog, na páxina 92 · Especificación de atributos usando o editor SCOPE, na páxina 93 · Especificación de atributos nas restricións File, na páxina 97

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Especificación de atributos e directivas

Capítulo 4: Configuración dun proxecto de síntese lóxica

Especificación de atributos e directivas en VHDL
Podes empregar outros métodos para engadir atributos aos obxectos, como se indica en Especificación de atributos e directivas, na páxina 90. Non obstante, só podes especificar directivas no código fonte. Hai dúas maneiras de definir atributos e directivas en VHDL:
· Usando o paquete de atributos predefinidos
· Declarar o atributo cada vez que se usa
Para obter máis detalles sobre a sintaxe dos atributos VHDL, consulte Sintaxe de atributos e directivas VHDL, na páxina 561 do Manual de referencia.

Usando o paquete de atributos VHDL predefinidos
O adiantotagA vantaxe de usar o paquete predefinido é que evitas redefinir os atributos e as directivas cada vez que os inclúes no código fonte. A desvantaxetage é que o teu código fonte é menos portátil. O paquete de atributos está situado no directorio de instalación/lib/vhd/synattr.vhd.
1. Para usar o paquete de atributos predefinido incluído na biblioteca de software, engada estas liñas á sintaxe:
biblioteca synplify; usa synplify.attributes.all;
2. Engade o atributo ou a directiva que desexes despois da declaración da unidade de deseño.
declaracións; atributo nome_de_atributo de nome_obxecto: tipo_obxecto is valor;
Por exampLe:
entidade simpledff é porto (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atributo syn_noclockbuf de clk: o sinal é verdadeiro;
Para obter máis detalles sobre as convencións sintácticas, consulte Sintaxe de atributos e directivas VHDL, na páxina 561 do Manual de referencia.
3. Engadir a fonte file ao proxecto.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Especificación de atributos e directivas

Declaración de atributos e directivas VHDL
Se non empregas o paquete attributes, debes redefinir os atributos cada vez que os inclúas no código fonte.
1. Cada vez que empregues un atributo ou unha directiva, defínea inmediatamente despois das declaracións da unidade de deseño coa seguinte sintaxe:
declaración_unidade_de_deseño; atributo nome_atributo: tipo_de_datos; atributo nome_atributo de nome_obxecto: tipo_de_obxecto é valor;
Por exampLe:
entidade simpledff é porto (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
atributo syn_noclockbuf: booleano; atributo syn_noclockbuf de clk: o sinal é verdadeiro;
2. Engadir a fonte file ao proxecto.

Especificación de atributos e directivas en Verilog
Podes empregar outros métodos para engadir atributos aos obxectos, como se describe en Especificación de atributos e directivas, na páxina 90. Non obstante, só podes especificar directivas no código fonte.
Verilog non ten atributos nin directivas de síntese predefinidos, polo que debes engadilos como comentarios. O nome do atributo ou da directiva vai precedido da palabra clave *synthesis*. Verilog fileOs atributos distinguen entre maiúsculas e minúsculas, polo que os atributos e as directivas deben especificarse exactamente como se presentan nas súas descricións sintácticas. Para obter detalles sobre a sintaxe, consulte Sintaxe de atributos e directivas de Verilog, na páxina 363 do Manual de referencia.
1. Para engadir un atributo ou unha directiva en Verilog, use a sintaxe de comentarios de liña ou de bloque de Verilog (estilo C) inmediatamente despois do obxecto de deseño. Os comentarios de bloque deben preceder o punto e coma, se o hai.
LO

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Especificación de atributos e directivas

Capítulo 4: Configuración dun proxecto de síntese lóxica

Sintaxe de comentarios de bloques de Verilog
/* síntese nomeatributo = valor */ /* síntese nomedirectorio = valor */

Sintaxe de comentarios de liña de Verilog
// síntese nomeatributo = valor // síntese nomedirectorio = valor

Para obter máis detalles sobre as regras de sintaxe, consulte Sintaxe de atributos e directivas de Verilog, na páxina 363 do Manual de referencia. Os seguintes exemplos son:amples:
módulo fifo(saída, entrada) /* síntese syn_hier = “hard” */;
2. Para anexar varios atributos ou directivas ao mesmo obxecto, separe os atributos con espazos en branco, pero non repita a palabra clave synthesis. Non empregue comas. Por exemploampLe:
estado do caso /* síntese caso_completo caso_paralelo */;
3. Se se definen varios rexistros usando unha única sentenza reg de Verilog e se lles aplica un atributo, o software de síntese só aplica o último rexistro declarado na sentenza reg. Por exemploampLe:
reg [5:0] q, q_a, q_b, q_c, q_d /* síntese syn_preserve=1 */;
O atributo syn_preserve só se aplica a q_d. Este é o comportamento esperado para as ferramentas de síntese. Para aplicar este atributo a todos os rexistros, debes usar unha instrución reg de Verilog separada para cada rexistro e aplicar o atributo.

Especificación de atributos mediante o editor SCOPE
A xanela SCOPE proporciona unha interface doada de usar para engadir calquera atributo. Non se pode usar para engadir directivas, porque deben engadirse á fonte. files. (Consulte Especificación de atributos e directivas en VHDL, na páxina 91 ou Especificación de atributos e directivas en Verilog, na páxina 92). O seguinte procedemento mostra como engadir un atributo directamente na xanela SCOPE.
1. Comeza cun deseño compilado e abre a xanela SCOPE. Para engadir os atributos a unha restrición existente file, abra a xanela SCOPE facendo clic no elemento existente file no Proxecto viewPara engadir os atributos a un novo file, fai clic na icona SCOPE e fai clic en Inicializar para abrir a xanela SCOPE.
2. Fai clic na lapela Atributos na parte inferior da xanela SCOPE.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun proxecto de síntese lóxica

Especificación de atributos e directivas

Podes seleccionar primeiro o obxecto (paso 3) ou primeiro o atributo (paso 4).

3. Para especificar o obxecto, realice unha das seguintes accións na columna Obxecto. Se xa especificou o atributo, a columna Obxecto só lista as opcións de obxecto válidas para ese atributo.
Seleccione o tipo de obxecto na columna Filtro de obxectos e, a seguir, seleccione un
obxecto da lista de opcións na columna Obxecto. Esta é a mellor maneira de garantir que estás a especificar un obxecto axeitado coa sintaxe correcta.

LO
Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Especificación de atributos e directivas

Capítulo 4: Configuración dun proxecto de síntese lóxica

Arrastra o obxecto ao que queres asociar o atributo desde o
RTL ou Tecnoloxía views á columna Obxecto na xanela ÁMBITO. Para algúns atributos, arrastrar e soltar pode non seleccionar o obxecto correcto. Por exemploampé dicir, se queres configurar syn_hier nun módulo ou entidade como unha porta, debes configuralo no view para ese módulo. O obxecto tería esta sintaxe: v:moduleName en Verilog ou v:library.moduleName en VHDL, onde podes ter varias bibliotecas.
Escribe o nome do obxecto na columna Obxecto. Se non o sabes
o nome, use o comando Buscar ou a columna Filtro de obxectos. Asegúrese de escribir o prefixo axeitado para o obxecto onde sexa necesario. Por exemploampé dicir, para definir un atributo nun view, debes engadir o prefixo v: ao nome do módulo ou da entidade. Para VHDL, pode que teñas que especificar a biblioteca así como o nome do módulo.
4. Se especificou o obxecto primeiro, agora pode especificar o atributo. A lista só mostra os atributos válidos para o tipo de obxecto que seleccionou. Especifique o atributo mantendo premido o botón do rato na columna Atributo e seleccionando un atributo da lista.

Se seleccionaches primeiro o obxecto, as opcións dispoñibles veñen determinadas polo obxecto seleccionado e a tecnoloxía que estás a usar. Se seleccionaches primeiro o atributo, as opcións dispoñibles veñen determinadas pola tecnoloxía.
Ao seleccionar un atributo, a xanela SCOPE indica o tipo de valor que debe introducir para ese atributo e proporciona unha breve descrición do atributo. Se seleccionou o atributo primeiro, asegúrese de volver atrás e especificar o obxecto.
5. Introduza o valor. Manteña premido o botón do rato na columna Valor e seleccione un elemento da lista. Tamén pode escribir un valor.

Guía do usuario de Synplify Pro para Microsemi Edition, outubro de 2014

Capítulo 4: Configuración dun sistema lóxico

Documentos/Recursos

Síntese de FPGA SYnOPSYS Synplify Pro para Microsemi Edition [pdfGuía do usuario
Síntese de FPGA Synplify Pro para a edición Microsemi, Síntese Synplify Pro para a edición Microsemi, Synplify Pro para a edición Microsemi, Pro para a edición Microsemi, Edición Microsemi, Edición

Referencias

Manual de usuario

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Guía de usuario

FPGA Synthesis Synplify Pro para Microsemi Edition

Especificacións

Información do produto

Instrucións de uso do produto

Capítulo 1: Introdución

Alcance do documento

Comezando

Interface de usuario rematadaview

Capítulo 2: Fluxos de deseño de síntese de FPGA

Capítulo 3: Preparación da entrada

FAQ

P: Podo facer copias da documentación?

P: Como inicio o software?

P: Cal é o público ao que se dirixe esta guía do usuario?

Documentos/Recursos

Referencias

Deixa un comentario

Cancelar resposta