SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Uzantgvidilo

La Synopsys FPGA Sintezo - Synplify Pro por Microsemi Edition
estas ampleksa ilo por FPGA efektivigo kun diversaj
funkcioj desegnitaj por helpi uzantojn en logika sintezo kaj dezajno
fluas.

Produktaj Uzado-Instrukcioj

Ĉapitro 1: Enkonduko

Ĉi tiu ĉapitro provizas superview de la Synopsys FPGA kaj
Prototyping Products, FPGA Implementation Tools, kaj Synopsys FPGA
Ilaj Trajtoj.

Amplekso de la Dokumento

La dokumentaro inkluzivas informojn pri la produktaj funkcioj
kaj estas celita por uzantoj interesitaj pri FPGA-sintezo kaj dezajno
fluas.

Komencante

Por komenci uzi la programaron, lanĉu ĝin laŭ la provizita
instrukciojn kaj konsultu la uzantgvidilon por helpo.

Uzantinterfaco Finisview

Familiariĝu kun la uzantinterfaco por efike
navigi tra la programaj funkcioj.

Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj

Ĉi tiu ĉapitro detaligas la Logic Synthesis Design Flow por FPGA
sintezo.

Ĉapitro 3: Preparado de la Enigo

Lernu kiel uzi Mikslingvan Fonton Files kaj la Krementa
Kompililo por efika enigpreparo.

Notu: Estu konscia pri iuj limigoj asociitaj
kun uzado de la Pliiga Kompililo.

Oftaj Demandoj

Q: Ĉu mi povas fari kopiojn de la dokumentaro?

A: Jes, la licenca interkonsento permesas fari kopiojn por internaj celoj.
uzu nur kun taŭga atribuo.

Q: Kiel mi lanĉas la programaron?

R: Vidu al la sekcio "Komenco" en Ĉapitro 1 de la
uzantgvidilo por detalaj instrukcioj pri lanĉado de la programaro.

D: Kiu estas la celita publiko por ĉi tiu uzantogvidilo?

R: La uzantgvidilo celas individuojn interesitajn pri FPGA
fluoj de sintezo kaj dezajno.

View Fullscreen

Synopsys FPGA Sintezo
Synplify Pro por Microsemi Edition
Uzantgvidilo
oktobro 2014

Kopirajto-Avizo kaj Propraj Informoj
Kopirajto © 2014 Synopsys, Inc. Ĉiuj rajtoj rezervitaj. Ĉi tiu programaro kaj dokumentaro enhavas konfidencajn kaj proprietajn informojn, kiuj estas proprieto de Synopsys, Inc. La programaro kaj dokumentaro estas provizitaj laŭ licenca interkonsento kaj povas esti uzataj aŭ kopiitaj nur laŭ la kondiĉoj de la licenca interkonsento. Neniu parto de la programaro kaj dokumentaro povas esti reproduktita, transdonita aŭ tradukita, en ajna formo aŭ per iu ajn rimedo, elektronika, mekanika, manlibro, optika aŭ alie, sen antaŭa skriba permeso de Synopsys, Inc., aŭ kiel eksplicite disponigite per la licenca interkonsento.
Rajto Kopi Dokumentadon
La licencinterkonsento kun Synopsys permesas al licencito fari kopiojn de la dokumentaro por ĝia interna uzo nur.
Ĉiu kopio inkluzivas ĉiujn aŭtorrajtojn, varmarkojn, servomarkojn kaj avizojn pri proprietaj rajtoj, se ekzistas. Licencitulo devas asigni sinsekvajn numerojn al ĉiuj kopioj. Tiuj kopioj devas enhavi la sekvan legendon sur la kovrilpaĝo:
"Ĉi tiu dokumento estas duobligita kun la permeso de Synopsys, Inc., por la ekskluziva uzo de __________________________________________ kaj ĝiaj dungitoj. Ĉi tiu estas kopinumero __________."
Destinita Kontrolo
Ĉiuj teknikaj datumoj enhavitaj en ĉi tiu publikigado estas submetitaj al la eksportkontrolaj leĝoj de Usono de Ameriko. Malkasigo al ŝtatanoj de aliaj landoj kontraŭe al usona leĝo estas malpermesita. Estas la respondeco de la leganto determini la aplikeblajn regularojn kaj observi ilin.
LO

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Malgarantio
SYNOPSYS, INC., KAJ ĜIAJ LICENCISTOJ AJN AJN GARANTIOJ, EKSPPRISE AŬ IMPLICITAN, KONCERTE AL ĈI ĈI MATERIOJ, INKLUDE, SED NE LIMIGISTE AL, LA IMPLITAJ GARANTIOJ PRI KOMERCISTO KAJ TAŬGECO POR APARTA CELO.
Registritaj Varmarkoj (®)
Sinopsio, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda,, LightTools, Leda,, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, la Synplicity-emblemo, Synplify, Synplify Pro, Synthesis Constraints, TetraMAX, Verbo, Verbo, VCS, Environment, VerBus YIELDirector estas registritaj varmarkoj de Synopsys, Inc.
Varmarkoj (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, Discovery, Silicon Direct, DFTMAX Vision, Discovery, Silicon Eclypse, Encore, EPIC, Galaksio, HANEX, HDL-Kompilo, Heraklo, Hierarkia Optimumigo-Teknologio, Alt-efikeca ASIC-Prototipado-Sistemo, HSIMplus, i-Virtual Stepper, IICE, en-Sinkronigado, iN-Tandem, Intelli, Jupitero, Jupiter-DP, JupiterXT, Libra Sport, JupiterXT, Jupiter-XT, Jupiter-SICA Kompililo, Makro-PLUS, Magellan, Marso, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Kompililo, MultiPoint, ORAengineering, Fizika Analizisto, Planedo, Planet-PL, Polaris, Potenca Kompililo, Rafaelo, RippledMixer, Saturno, Scirocco, Scirocco-i, Star-RC System, Star-XT-RC, Sirocco-i, Star-XTRC System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC kaj Worksheet Buffer estas varmarkoj de Synopsys, Inc.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Servomarkoj (sm)
MAP-in, SVP Café kaj TAP-in estas servomarkoj de Synopsys, Inc. SystemC estas varmarko de la Open SystemC Initiative kaj estas uzata sub licenco. ARM kaj AMBA estas registritaj varmarkoj de ARM Limited. Sabre estas registrita varmarko de SabreMark Limited Partnership kaj estas uzata sub licenco. Ĉiuj aliaj produktaj aŭ firmaaj nomoj povas esti varmarkoj de siaj respektivaj posedantoj.
Presite en Usono oktobro 2014

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Enhavo

Ĉapitro 1: Enkonduko
Synopsys FPGA kaj Prototipado-Produktoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA-Efektivigaj Iloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA Ilaj Trajtoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Amplekso de la Dokumento. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 La Dokumentaro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publiko . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Komencante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Lanĉante la Programaron . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Ricevi helpon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Uzantinterfaco Finisview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj
Logika Sinteza Dezajno Fluo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Ĉapitro 3: Preparado de la Enigo
Agordi HDL-Fonton Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Krei HDL-Fonton Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Uzado de la Kunteksta Helpredaktilo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Kontrolante HDL-Fonton Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Redaktado de HDL Fonto Files kun la Enkonstruita Teksto-Redaktilo. . . . . . . . . . . . . . . . . . . . 35 Agordo de Redaktaj Fenestraj Preferoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Uzante Eksteran Tekstredaktilon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Uzado de Biblioteko-Etendoj por Verilog Library Files . . . . . . . . . . . . . . . . . . . . . . . 42
Uzante Mikslingvan Fonton Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Uzante la Krementan Kompililon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Limigoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Uzante la Strukturan Verilog Fluon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Limigoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Laborante kun Limigo Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Kiam Uzi Limigon Files super Fontkodo . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Uzante Tekstredaktilon por Limigo Files (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl-Sintaksaj Gvidlinioj por Limigo Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kontrolado de Limo Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Ĉapitro 4: Agordo de Logika Sinteza Projekto
Agordi Projekton Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Krei Projekton File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Malfermo de Ekzistanta Projekto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Fari Ŝanĝojn al Projekto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Agordi Projekton View Montraj Preferoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Ĝisdatigi Verilog Inkluzivi Padojn en Pli Malnova Projekto Files . . . . . . . . . . . . . . . . . . . . . 65
Administrado de Projekto File Hierarkio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Krei Proprajn Dosierujojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulado de Propraj Projektaj Dosierujoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulado de Kutimo Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Agordi Efektivigojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Laborante kun Multoblaj Efektivigoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Agordi Opciojn de Efektivigo de Logika Sintezo . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Agordo de Aparato Opcioj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Agordo de Optimumigoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Specifanta Tutmondan Frekvencon kaj Limigon Files . . . . . . . . . . . . . . . . . . . . . . 80 Specifado de Rezultaj Opcioj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Specifado de Tempuma Raporta Eligo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Agordo de opcioj de Verilog kaj VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Specifante Atributojn kaj Direktivojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Specifante Atributojn kaj Direktivojn en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Specifante Atributojn kaj Direktivojn en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Specifado de Atributoj Uzante la SCOPE-Redaktilon . . . . . . . . . . . . . . . . . . . . . . . . . 93 Specifante Atributojn en la Limoj File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Serĉante Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identigante la Files Serĉi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtri la Files por Serĉi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Komencante la Serĉon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Serĉrezultoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arkivado Files kaj Projektoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arkivu Projekton . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Malarkivigi Projekton . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Kopiu Projekton. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Ĉapitro 5: Specifanta Limojn
Uzante la SCOPE-Redaktilon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Krei Limojn en la SCOPE-Redaktilo . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Krei Limigojn Kun la Ŝablona Komando de FDC . . . . . . . . . . . . . . . . 116
Specifante SCOPE Limojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Enigo kaj Redaktado de Ampleksaj Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Agordo de Horloĝo kaj Vojaj Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Difino de Enigo kaj Eligo-Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Specifado de Normaj I/O-Pad-Tipoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Uzante la TCL View de SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Gvidlinioj por enigo kaj redaktado de limoj . . . . . . . . . . . . . . . . . . . . . . . . 127
Specifante Tempajn Esceptojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Difinante De/Al/Tra Punktoj por Tempaj Esceptoj . . . . . . . . . . . . . . . . . 130 Difinante plurciklajn vojojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Difinante falsajn vojojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Trovi Objektojn kun Tcl trovi kaj ekspansiiĝi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Specifante Serĉo-Ŝablonojn por Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Rafinado de Tcl Trovu Rezultojn per -filtrilo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Uzante la Tcl Find-Komandon por Difini Kolektojn . . . . . . . . . . . . . . . . . . . . . 138 Uzante la Tcl vastigi Komandon por Difini Kolektojn . . . . . . . . . . . . . . . . . . 140 Kontroli Tcl trovi kaj vastigi Rezultojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Uzante Tcl trovi kaj vastigi en Batch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Uzado de Kolektoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Komparo de Metodoj por Difini Kolektojn . . . . . . . . . . . . . . . . . . . . . . . . 144 Kreado kaj Uzado de SCOPE-Kolektoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Kreado de Kolektoj per Tcl-Komandoj . ... 147 Viewing kaj Manipulado de Kolektoj per Tcl-Komandoj. . . . . . . . . . . . . . . 150
Konvertado de SDC al FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Uzante la SCOPE-Redaktilon (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Enigo kaj Redaktado de SCOPE Limoj (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . 157 Specifado de SCOPE Tempaj Limoj (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . . . 159 Enigo de defaŭltaj limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Agordo de Horloĝo kaj Vojaj Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Difinante horloĝojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Difino de Enigo kaj Eligo-Limoj (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . . . 169 Difini Falsajn Vojetojn (Heredaĵo) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 6: Sintezado kaj Analizo de la Rezultoj
Sintezante Vian Dezajnon. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Kuranta Logika Sintezo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Uzado de Ĝisdata Kontrolo por Laboradministrado . . . . . . . . . . . . . . . . . . . . . . 174
Kontrolante Protokolo File Rezultoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing kaj Laborante Kun la Registro File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Rapide aliri Specifajn Raportojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Aliri Rezultojn Malproksime . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Analizo de Rezultoj Uzante la Protokolo File Raportoj. . . . . . . . . . . . . . . . . . . . . . . . . 189 Uzado de la Gardfenestro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Kontrolado de uzado de la rimedo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Pritraktado de Mesaĝoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Kontrolado de Rezultoj en la Mesaĝo Viewe . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtri Mesaĝojn en la Mesaĝo Viewe . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtri mesaĝojn el la komandlinio . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Aŭtomatigi Mesaĝan Filtradon per Tcl-Skripto . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Mesaĝaj Kontroloj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Pritraktado de Avertoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Uzante Daŭrigi pro Eraro. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Uzante Daŭrigu ĉe Eraro por Kompilpunkta Sintezo . . . . . . . . . . . . . . . . . . . 203
Ĉapitro 7: Analizado kun HDL-Analizisto kaj FSM Viewer
Laborante en la Skemo Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Diferenciante Inter la HDL-Analizisto Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Malfermante la Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewing Objektaj Propraĵoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Elektante Objektojn en la RTL/Teknologio Views . . . . . . . . . . . . . . . . . . . . . . . 215 Laborante kun Plurfolia Skemo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Movanta Inter Views en Skema Fenestro . . . . . . . . . . . . . . . . . . . . . . . 218 Agordo Skemo View Preferoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Administrado de Vindozo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Esplorante Dezajnan Hierarkion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Trairante Dezajnan Hierarkion per la Hierarkia Foliumilo . . . . . . . . . . . . . . . . 222 Esplori Objektan Hierarkion per Puŝo/Popping . . . . . . . . . . . . . . . . . . . . . . . 223 Esplorado de Objekta Hierarkio de Travideblaj Okazaĵoj . . . . . . . . . . . . . . . . . . . 228
Trovi Objektojn. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Foliumado por Trovi Objektojn en HDL-Analizisto Views . . . . . . . . . . . . . . . . . . . . . . . . . 230 Uzado de Trovu por Hierarkiaj kaj Limigitaj Serĉoj . . . . . . . . . . . . . . . . . . . . . . 232 Uzado de Ĵokeroj kun la Trovu-Komando . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Kombinante Trovu kun Filtrado por Rafini Serĉojn. . . . . . . . . . . . . . . . . . . . . . 240 Uzante Trovu por Serĉi la Eligaĵon Retliston . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Krucsondado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krucsondado ene de RTL/Teknologio View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krucsondado de la RTL/Teknologio View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Krucsondado el la Fenestro de Teksto-Redaktilo . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Krucsondado el la Tcl-Skripto-Fenestro . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Krucsondado de la FSM Viewe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analizante kun la HDL-Analizisto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewing Dezajna Hierarkio kaj Kunteksto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtrado de Skemoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Vastiga Pinglo kaj Reta Logiko . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Vastiĝanta kaj Viewing Konektoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Platigi Skeman Hierarkion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimigi la uzadon de memoro dum analizado de desegnaĵoj . . . . . . . . . . . . . . . . . . . 267
Uzante la FSM Viewe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Ĉapitro 8: Analizo de Tempo
Analizante Tempigon en Skemo Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewing Timing Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Komentante Tempo-Informojn en la Skemo Views . . . . . . . . . . . . . . . . . . 275 Analizante Horloĝ-Arbojn en la RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing Kritikaj Vojetoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Pritraktado de Negativa Slack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generante Proprajn Tempajn Raportojn kun STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Uzado de Analizaj Dezajnaj Limoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenaroj por Uzado de Analizaj Dezajnaj Limoj . . . . . . . . . . . . . . . . . . . . . . 285 Krei ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Uzado de Objektnomoj Ĝuste en la adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Uzante Aŭtomatajn Limojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Rezultoj de Aŭtomataj Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Ĉapitro 9: Deduktado de Altnivelaj Objektoj
Difinante Nigrajn Kestojn por Sintezo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciigado de Nigraj Kestoj kaj I/O-oj en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instanciigado de Nigraj Kestoj kaj I/O-oj en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Aldono de Nigra Skatolo Tempaj Limigoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Aldono de Aliaj Nigra Skatolo Atributoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Difinante Statajn Maŝinojn por Sintezo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Difinante Statajn Maŝinojn en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Difinante Statajn Maŝinojn en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Specifo de FSM-oj per Atributoj kaj Direktivoj . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Specifante Sekurajn FSMojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Aŭtomata RAM-Inferenco. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Bloki RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-Atributoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Infering Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Inicializante RAM-ojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Komencante RAM-ojn en Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Inicializante RAM-ojn en VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Ĉapitro 10: Specifante Dezajnnivelajn Optimumigojn
Konsiloj por Optimumigo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Ĝeneralaj Optimumigoj Konsiloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimumigo por Areo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimumigo por Tempigo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retempigo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Kontroli Retempigon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retempigo Ekzample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Retempiga Raporto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kiel Retempigo Funkcias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Konservado de Objektoj de Esti Optimigita For. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Uzado de syn_keep por Konservado aŭ Reproduktado . . . . . . . . . . . . . . . . . . . . . . . 343 Kontroli Hierarkian Platigon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Konservado de hierarkio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimumigo de Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Agordo de Fanout-Limoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Kontroli Bufferadon kaj Reproduktadon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Kundivido de Rimedoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Enmetante I/Os. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimumigo de Ŝtataj Maŝinoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Decidi kiam Optimumigi Ŝtatajn Maŝinojn . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Rulado de la FSM-Kompilo LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Funkcianta la FSM-Esplorilon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Enmetante Sondilojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Specifante Sondojn en la Fontkodo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Aldono de Sondaj Atributoj Interage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Ĉapitro 11: Laborante kun Kompilaj Punktoj
Kompilu Punktajn Bazojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 AdvantagEstas de Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manlibro Kompilaj Punktoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nestitaj Kompilpunktoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Kompilu Punktspecojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Kompilu Punktajn Sintezbazojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompilu Punkta Limigo Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Interfaco-Logikaj Modeloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interfaco-Tempo por Kompilaj Punktoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompilu Punkta Sintezo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Pligranda Kompilo Punkta Sintezo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Antaŭen-notacio de Kompilpunktaj Tempaj Limoj . . . . . . . . . . . . . . . . 384
Sintezado de Kompilaj Punktoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 La Manlibro Kompila Punkta Fluo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Krei Supran Nivelajn Limojn File por Kompilaj Punktoj. . . . . . . . . . . . . . . . 388 Difinante Manlibron Kompilpunktojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Agordo de Limoj ĉe la Kompilpunkta Nivelo . . . . . . . . . . . . . . . . . . . . . . . . 391 Analizi Kompilajn Punktajn Rezultojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Uzante Kompilajn punktojn kun Aliaj Trajtoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kombini Kompilpunktojn kun Multiprocesado . . . . . . . . . . . . . . . . . . . . . . . 396
Resintezante Plie. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Resintezi Kompilu punktojn Plie . . . . . . . . . . . . . . . . . . . . . . . . . 397
Ĉapitro 12: Laborante kun IP-Enigo
Generante IP kun SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specifante FIFO-ojn kun SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Specifante RAM-ojn kun SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Specifante Byte-Enable RAMs kun SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Specifante ROMojn kun SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Specifante Adder/Subtractors kun SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Specifado de nombriloj per SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
La Synopsys FPGA IP-Ĉifrada Fluo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Pli olview de la Synopsys FPGA IP Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Ĉifrado kaj Malĉifrado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Laborante kun Ĉifrita IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉifrado de Via IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Ĉifrado de IP kun la encryptP1735.pl Skripto . . . . . . . . . . . . . . . . . . . . . . . . . 448 Ĉifrado de IP kun la ĉifradoIP-Skripto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Specifante la Script-eligmetodon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Preparado de la IP-Pako . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Uzante Hyper Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Uzado de Hyper Fonto por Prototipado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Uzado de Hyper Fonto por IP-Dezajnoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Fadenigado de Signaloj Tra la Dezajna Hierarkio de IP . . . . . . . . . . . . . . . 461
Ĉapitro 13: Optimumigo de Procezoj por Produktiveco
Uzante Batch Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Running Batch Mode sur Projekto File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Funkcianta Batch-Reĝimo kun Tcl-Skripto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Vidovicaj Licencoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Laborante kun Tcl-Skriptoj kaj Komandoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Uzado de Tcl-Komandoj kaj Skriptoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generado de Labora Skripto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Agordo de Nombro de Paralelaj Laboroj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Krei Tcl Sintezan Skripton . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Uzado de Tcl-Variabloj por Provi Malsamajn Horloĝajn Frekvencojn . . . . . . . . . . . . . . . . . . 476 Uzado de Tcl-Variabloj por Provi Plurajn Celajn Teknologiojn . . . . . . . . . . . . . . . . . 478 Funkcianta Malsupren Supren Sintezon kun Skripto . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Aŭtomatigi Fluojn per synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Ĉapitro 14: Uzado de Multiprocesado
Multiprocesado Kun Kompilaj Punktoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Agordo de Maksimumaj Paralelaj Laborpostenoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Licenca Utiligo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Ĉapitro 15: Optimumigo por Microsemi-Dezajnoj
Optimumigo de mikrosemi-dezajnoj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Uzado de antaŭdifinitaj mikrosemiaj nigraj skatoloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Uzante Smartgen Makroojn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Laborante kun Radhard Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Specifante syn_radhardlevel en la Fontkodo . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Ĉapitro 16: Laborante kun Sinteza Eligo
Transdono de Informoj al la P&R-Iloj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Specifante Pin-lokojn. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Specifante Lokojn por Microsemi Bushavenoj . . . . . . . . . . . . . . . . . . . . . . . . . 495 Specifado de Makroo kaj Registra Lokigo . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generado de Vend-Specifika Eligo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Celado de Eligo al Via Vendisto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Agordo de Netlistformatoj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Ĉapitro 17: Kurado de Post-Sintezaj Operacioj
Kurante P&R Aŭtomate post Sintezo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Laborante kun la Identigi Iloj. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Lanĉo de la Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Pritraktado de Problemoj kun Lanĉo Identigi . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Uzante la Identigi Ilon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Uzado de Kompilaj punktoj kun la Identigi Ilo . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulado per la VCS-ilo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

ĈAPITRO 1
Enkonduko
Ĉi tiu enkonduko al la programaro Synplify Pro® priskribas la jenon:
· Synopsys FPGA kaj Prototipproduktoj, sur paĝo 16 · Amplekso de la Dokumento, sur paĝo 21 · Komenci, sur paĝo 22 · Uzantinterfaco Finisview, sur paĝo 24

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 1: Enkonduko

Synopsys FPGA kaj Prototyping Products

Synopsys FPGA kaj Prototyping Products
La sekva figuro montras la familion de produktoj Synopsys FPGA kaj Prototyping.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Synopsys FPGA kaj Prototyping Products

Ĉapitro 1: Enkonduko

FPGA-Efektivigaj Iloj
La Synplify Pro kaj Synplify Premier-produktoj estas RTL-sintezaj iloj speciale dizajnitaj por FPGA-oj (kampaj programeblaj pordegaj aroj) kaj CPLD-oj (kompleksaj programeblaj logikaj aparatoj).

Synplify Profesia Sinteza Programaro
La programaro Synplify Pro FPGA-sintezo estas la fakta industria normo por produkti alt-efikecajn, kost-efikajn FPGA-dezajnojn. Ĝia unika
Behavior Extracting Synthesis Technology® (PLEJ BONA) algoritmoj, plenumi
altnivelaj optimumigoj antaŭ sintezi la RTL-kodon en specifan FPGA-logikon. Ĉi tiu aliro permesas superajn optimumigojn tra la FPGA, rapidajn rultempojn kaj la kapablon pritrakti tre grandajn dezajnojn. La Synplify Pro programaro subtenas la plej novajn VHDL kaj Verilog lingvokonstruoj inkluzive de SystemVerilog kaj VHDL 2008. La ilo estas teknologio sendependa permesante rapidan kaj facilan recelado inter FPGA aparatoj kaj vendistoj de ununura dezajno projekto.

Synplify Premier Sinteza Programaro
La Synplify Premier-funkcio estas superaro de la Synplify Pro ilo, provizante la finfinan FPGA-efektivigon kaj sencimigan medion. Ĝi inkludas ampleksan serion de iloj kaj teknologioj por progresintaj FPGA-dizajnistoj, kaj ankaŭ funkcias kiel la sintezmotoro por ASIC-prototipistoj celantaj ununurajn FPGA-bazitajn prototipojn.
La Synplify Premier-produkto ofertas kaj FPGA-dizajnistojn kaj ASIC-prototipistojn celantajn ununurajn FPGA-ojn per la plej efika metodo de dezajna efektivigo kaj sencimigo. Sur la dezajna efektivigo-flanko, ĝi inkluzivas funkciecon por tempofermo, logika konfirmo, IP-uzado, ASIC-kongruo kaj DSP-efektivigo, same kiel mallozan integriĝon kun FPGA-vendistaj malantaŭaj iloj. Sur la sencimflanko, ĝi zorgas pri en-sistema konfirmo de FPGAoj kiu dramece akcelas la sencimigan procezon, kaj ankaŭ inkludas rapidan kaj pliigan metodon por trovado de evitemaj dezajnoproblemoj.

Synopsys FPGA Ilaj Trajtoj
Ĉi tiu tabelo distingas inter la ĉefaj funkcioj en Synplify Pro, Synplify, Synplify Premier, kaj Synplify Premier kun produktoj Design Planner.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 1: Enkonduko

Synopsys FPGA kaj Prototyping Products

Synplify Synplify Pro

Agado

Konduto Eltiranta Sintezon

Teknologio® (BESTTM)

Vendisto-Generita Kerno/IP

Subteno (certaj teknologioj)

FSM Kompililo

FSM-Esploristo

Gated Horloĝo Konvertiĝo

Registru Pipelining

Registri Retempigon

SCOPE® Limigo Eniro

Karakterizaĵoj de alta fidindeco

Integrita loko-kaj-itinero

Analizo

HDL-Analizisto®

Opcio

Tempo-Analizilo

Punkto-al-punkto

FSM Viewer

Krucsondado

Sonda Punkta Kreado

Identigu® Instrumentor

Identigu Erarserĉilon

Potenca analizo (SAIF)

Fizika Projektado

Dezajna Plano File

Logika Tasko al Regionoj

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Synopsys FPGA kaj Prototyping Products

Ĉapitro 1: Enkonduko

Area Taksado kaj Regiono Kapacito Pinta Tasko Fizikaj Optimumigoj Fizika Sintezo Fizika Analizisto Synopsys DesignWare® Foundation Biblioteko Rultempo Hierarkia Dezajno Plibonigita Optimumigo Rapida Sintezo Multiprocessing Kompilu je Eraro Teama Dezajno Mikslingva Dezajno Kompilpunktoj Hierarkia Dezajno True Batch Mode (Flosigaj licencoj reĝimo nur) Batch-Licencoj (nur Batch-Licensoj) GUI-Rannota reĝimo de P&R Data Formal Verification

Synplify Synplify Pro

xxxx

–

Identigu Integriĝon

Limigita

Synplify Premier
xxx
xxxxx
xxxx
x
x Logika sinteza reĝimo x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logika sinteza reĝimo
x

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 1: Enkonduko

Synopsys FPGA kaj Prototyping Products

Malantaŭa komentario de P&R Data Design Environment Text Editor View Spektaklo Fenestro Mesaĝo Fenestro Tcl-Fenestro Multoblaj Efektivigoj Vendisto Teknologio Subteno Prototipado Trajtoj Rultempaj funkcioj Kompilu punktojn Gated Horloĝo Konvertiĝo Kompilu je eraro

Synplify Synplify Pro

Synplify Premier
xxxxx Elektita
xxxx

Synplify Premier DP
x
xxxxx Elektita
xxxx

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Amplekso de la Dokumento

Ĉapitro 1: Enkonduko

Amplekso de la Dokumento
La sekvantaroj klarigas la amplekson de ĉi tiu dokumento kaj la celita publiko.

La Dokumentaro
Ĉi tiu uzantgvidilo estas parto de dokumentaro, kiu inkluzivas referencan manlibron kaj lernilon. Ĝi estas destinita por uzi kun la aliaj dokumentoj en la aro. Ĝi koncentriĝas pri priskribado de kiel uzi la Synopsys FPGA-programaron por plenumi tipajn taskojn. Ĉi tio implicas la jenon:
· La uzantgvidilo nur klarigas la eblojn necesajn por fari la tipajn taskojn
priskribita en la manlibro. Ĝi ne priskribas ĉiun disponeblan komandon kaj opcion. Por kompletaj priskriboj de ĉiuj komandaj opcioj kaj sintakso, vidu la Uzanto-Interfacon Superview ĉapitro en la Synopsys FPGA Synthesis Reference Manual.
· La uzantgvidilo enhavas tasko-bazitajn informojn. Por paneo de
kiel informoj estas organizitaj, vidu Ricevi Helpon, sur paĝo 22.

Publiko
La programaro Synplify Pro celas programistojn de FPGA-sistemoj. Oni supozas, ke vi konas la jenajn:
· Sintezo de dezajno · RTL · FPGAs · Verilog/VHDL

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 1: Enkonduko

Komencante

Komencante
Ĉi tiu sekcio montras al vi kiel komenci kun la Synopsys FPGA-sinteza programaro. Ĝi priskribas la sekvajn temojn, sed ne anstataŭas la informojn en la instalinstrukcioj pri licencado kaj instalado:
· Lanĉante la Programaron, sur paĝo 22 · Ricevi Helpon, sur paĝo 22

Lanĉante la Programaron
1. Se vi ne jam faris tion, instalu la sintezan programaron Synopsys FPGA laŭ la instalaj instrukcioj.
2. Komencu la programaron.
Se vi laboras sur Vindoza platformo, elektu
Programoj->Synopsys->produkta versio per la butono Start.
Se vi laboras en UNIX-platformo, tajpu la taŭgan
komando ĉe la komandlinio:
synplify_pro
· La komando lanĉas la sintezilon kaj malfermas la Projektan fenestron. Se
Se vi jam funkciigis la programaron antaŭe, la fenestro montras la antaŭan projekton. Por pliaj informoj pri la interfaco, vidu la Uzanto-Interfacon Superview ĉapitro de la Referenca Manlibro.

Ricevi Helpon
Antaŭ ol vi vokas Synopsys Support, trarigardu la dokumentitajn informojn. Vi povas aliri la informojn interrete de la Helpmenuo, aŭ referenci al la PDF-versio. La sekva tabelo montras al vi kiel la informoj estas organizitaj.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Komencante
Por helpo pri… Uzado de programaraj funkcioj Kiel…
Fluaj informoj
Erarmesaĝoj Licencaj Atributoj kaj direktivoj Sintezaj funkcioj Lingvo kaj sintakso Tcl-sintakso Tcl-sintezo-komandoj Produktaj ĝisdatigoj

Ĉapitro 1: Enkonduko
Referu al la... Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, notoj pri aplikaĵo pri la subteno web retejo Synopsys FPGA Synthesis User Guide, aplikaĵnotoj pri la subteno web retejo Enreta helpo (elektu Helpo->Eraraj Mesaĝoj) Synopsys SolvNet Webretejo Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Enreta helpo (elektu Helpo->Tcl Helpo) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Referenca Manlibro (Web menukomandoj)

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 1: Enkonduko

Uzantinterfaco Finisview

Uzantinterfaco Finisview
La uzantinterfaco (UI) konsistas el ĉefa fenestro, nomita la Projekto view, kaj specialigitaj fenestroj aŭ views por malsamaj taskoj. Por detaloj pri ĉiu el la funkcioj, vidu Ĉapitro 2, Uzantinterfaco Finitaview de la Referenca Manlibro pri Sintezo de Synopsys FPGA.

Synplify Pro Interfaco

Butona Panelo

Ilobretoj Projekto view

Statuso

Rezultoj de efektivigo view

Langetoj por aliri views

Tcl Skripto/Mesaĝoj Fenestro LO

Rigardu Fenestron

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

ĈAPITRO 2
FPGA Synthesis Design Flows
Ĉi tiu ĉapitro priskribas la Logic Synthesis Design Fluo, sur paĝo 26.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj

Logika Sinteza Dezajno Fluo

La iloj de Synopsys FPGA sintezas logikon unue kompilante la RTL-fonton en teĥnologie-sendependajn logikajn strukturojn, kaj poste optimumigante kaj mapante la logikon al teĥnologie-specifaj rimedoj. Post logika sintezo, la ilo generas vendist-specifan retliston kaj limojn. file kiujn vi povas uzi kiel enigaĵojn al la ilo loki-kaj-itineri (P&R).
La jena figuro montras la fazojn kaj la ilojn uzatajn por logika sintezo kaj kelkajn el la ĉefaj enigoj kaj eligoj. Vi povas uzi la sintezan programaron Synplify Pro por ĉi tiu fluo. La interaga tempiga analizo estas laŭvola. Kvankam la fluo montras la vendistan limon files kiel rektaj enigaĵoj al la P&R-ilo, vi devus aldoni ĉi tiujn files al la sinteza projekto por tempigi nigrajn skatolojn.

Synopsys FPGA Ilo

RTL

RTL-Kompilo

FDC

Logika Sintezo

Sintezita retlisto Sintezaj limoj Limoj de vendisto
Vendisto Ilo
Loko & Itinero

Logika Sinteza Proceduro

Por dezajnfluo kun paŝo post paŝo instrukcioj bazitaj sur specifa dezajno

datumoj, elŝutu la lernilon de la webretejo. La sekvaj paŝoj resumas

la procedo por sintezi la dezajnon, kiu estas ankaŭ ilustrita en la

figuro kiu sekvas.

1. Kreu projekton.

2. Aldonu la fonton files al la projekto.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Logika Sinteza Dezajno Fluo

Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj

3. Agordu atributojn kaj limojn por la dezajno.
4. Agordu eblojn por la efektivigo en la dialogujo de Efektivigaj Elektoj.
5. Klaku Run por ruli logikan sintezon.
6. Analizu la rezultojn, uzante ilojn kiel la protokolo file, la HDL-Analizisto skemo views, la Mesaĝo-fenestro kaj la Gardfenestro.
Post kiam vi kompletigis la dezajnon, vi povas uzi la eligon files ruli loko-kaj-itineron per la vendisto-ilo kaj efektivigi la FPGA.
La sekva figuro listigas la ĉefajn paŝojn en la fluo:

Krei Projekton
Aldonu Fonton Files
Agordu Limojn
Agordi Opciojn
Rulu la Programaron
Analizi rezultojn Neniuj celoj atingitaj?
Jes Loko kaj Itinero

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj

Logika Sinteza Dezajno Fluo

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

ĈAPITRO 3
Preparante la Enigaĵon
Kiam vi sintezas dezajnon, vi devas agordi du specojn de files: HDL files kiuj priskribas vian dezajnon kaj projekton files administri la dezajnon. Ĉi tiu ĉapitro priskribas la procedurojn por agordi ĉi tiujn files kaj la projekto. Ĝi kovras la jenajn:
· Agordi HDL-fonton Files, sur paĝo 30 · Uzado de Mikslingva Fonto Files, sur paĝo 44 · Uzado de la Pliiga Kompililo, sur paĝo 49 · Uzo de la Struktura Verilog Fluo, sur paĝo 51 · Laborante kun Limigo Files, sur paĝo 53

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

Agordi HDL-Fonton Files
Ĉi tiu sekcio priskribas kiel agordi vian fonton files; projekto file aranĝo estas priskribita en Agordo de Projekto Files, sur paĝo 58. Fonto files povas esti en Verilog aŭ VHDL. Por informoj pri strukturado de la files por sintezo, raportu al la Referenca Manlibro. Ĉi tiu sekcio diskutas la sekvajn temojn:
· Krei HDL-Fonton Files, sur paĝo 30 · Uzado de la Kunteksta Helpredaktilo, sur paĝo 32 · Kontroli HDL-Fonton Files, sur paĝo 34 · Redaktado de HDL-fonto Files kun la Enkonstruita Teksto-Redaktilo, sur paĝo 35 · Uzado de Ekstera Teksto-Redaktilo, sur paĝo 41 · Agordo de Redaktaj Fenestraj Preferoj, sur paĝo 39 · Uzo de Biblioteko-Etendaĵoj por Verilog Library Files, sur paĝo 42

Kreante HDL-Fonton Files
Ĉi tiu sekcio priskribas kiel uzi la enkonstruitan tekstredaktilon por krei fonton files, sed ne eniras detalojn pri kio la files enhavas. Por detaloj pri tio, kion vi povas kaj ne povas inkluzivi, kaj ankaŭ pri specifaj informoj pri vendisto, vidu la Referencan Manlibron. Se vi jam havas fonton files, vi povas uzi la tekstredaktilon por kontroli la sintakson aŭ redakti la file (vidu Kontroli HDL-Fonton Files, sur paĝo 34 kaj Redaktado de HDL Fonto Files kun la Enkonstruita Tekstredaktilo, sur paĝo 35).
Vi povas uzi Verilog aŭ VHDL por via fonto files. La files havas v (Verilog) aŭ vhd (VHDL) file etendaĵoj, respektive. Vi povas uzi Verilog kaj VHDL files en la sama dezajno. Por informoj pri uzado de miksaĵo de Verilog kaj VHDL-enigo files, vidu Uzado de Mikslingva Fonto Files, sur paĝo 44.
1. Krei novan fonton file ĉu alklaku la HDL file piktogramo ( ) aŭ faru la jenon:
Elektu File->Nova aŭ premu Ctrl-n.
En la Nova dialogujo, elektu la specon de fonto file vi volas krei,
Verilog aŭ VHDL. Ne, ke vi povas uzi la Kuntekstan Helpredaktilon por Verilog-dezajnoj kiuj enhavas SystemVerilog-konstruaĵojn en la fonto

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

file. Por pliaj informoj, vidu Uzado de la Kunteksta Helpredaktilo, sur paĝo 32.
Se vi uzas la formaton Verilog 2001 aŭ SystemVerilog, certiĝu ebligi la opcion Verilog 2001 aŭ System Verilog antaŭ ol vi lanĉas sintezon (langeto Projekto->Efektivigaj Opcioj->Verilog). La defaŭlta Verilog file formato por novaj projektoj estas SystemVerilog.

Tajpu nomon kaj lokon por la file kaj Klaku OK. Malplena redaktado
fenestro malfermiĝas kun linionumeroj maldekstre.
2. Tajpu la fontinformojn en la fenestro, aŭ tranĉu kaj algluu ĝin. Vidu Redakti HDL-Fonton Files kun la Enkonstruita Teksto-Redaktilo, sur paĝo 35 por pliaj informoj pri laboro en la Redakta fenestro.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

Por la plej bonaj sintezaj rezultoj, kontrolu la Referencan Manlibron kaj certigu, ke vi efike uzas la disponeblajn konstruaĵojn kaj specifajn atributojn kaj direktivojn de vendisto.
3. Konservu la file per elektado File-> Konservi aŭ la ikono Konservi ( ).
Post kiam vi kreis fonton file, vi povas kontroli, ke vi havas la ĝustan sintakson, kiel priskribite en Kontrolado de HDL-fonto Files, sur paĝo 34.

Uzante la Kuntekstan Helpan Redaktilon
Kiam vi kreas aŭ malfermas Verilog-dezajnon file, uzu la Kuntekstan Helpbutonon montritan ĉe la malsupro de la fenestro por helpi vin kodi per Verilog/SystemVerilog-konstruaĵoj en la fonto file aŭ Tcl-limigokomandojn en vian Tcl file.
Por uzi la Kuntekstan Helpan Redaktilon:
1. Alklaku la butonon Kunteksta Helpo por montri ĉi tiun tekstredaktilon.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

2. Kiam vi elektas konstruaĵon en la maldekstra flanko de la fenestro, la reta helppriskribo por la konstruaĵo montriĝas. Se la elektita konstruaĵo havas ĉi tiun funkcion ebligita, la reta helptemo estas montrata sur la supro de la fenestro kaj senmarka kodo aŭ komandŝablono por tiu konstruaĵo estas montrata malsupre.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

3. La butono Enmeti Ŝablonon ankaŭ estas ebligita. Kiam vi alklakas la butonon Enmeti Ŝablonon, la kodo aŭ komando montrita en la ŝablonfenestro estas enigita en vian file ĉe la loko de la kursoro. Ĉi tio permesas vin facile enigi la kodon aŭ komandon kaj modifi ĝin por la dezajno, kiun vi sintezos.
4. Se vi volas kopii nur partojn de la ŝablono, elektu la kodon aŭ komandon, kiun vi volas enmeti kaj alklaku Kopiu. Vi povas tiam alglui ĝin en vian file.

Kontrolante HDL-Fonton Files

La programaro aŭtomate kontrolas vian HDL-fonton files kiam ĝi kompilas ilin, sed se vi volas kontroli vian fontkodon antaŭ sintezo, uzu la jenan proceduron. Estas du specoj de kontroloj, kiujn vi faras en la sinteza programaro: sintakso kaj sintezo.

1. Elektu la fonton files vi volas kontroli.
Por kontroli la tutan fonton files en projekto, malelektu ĉiujn files en la
projektolisto, kaj certigu, ke neniu el la fileoj estas malfermitaj en aktiva fenestro. Se vi havas aktivan fonton file, la programaro nur kontrolas la aktivan file.
Por kontroli unuopaĵon file, malfermu la file kun File-> Malfermu aŭ duoble alklaku la
file en la Projekta fenestro. Se vi havas pli ol unu file malfermu kaj volas kontroli nur unu el ili, metu vian kursoron en la konvenan file fenestro por certigi, ke ĝi estas la aktiva fenestro.

2. Por kontroli la sintakson, elektu Run->Syntax Check aŭ premu Shift+F7.

La programaro detektas sintaksajn erarojn kiel malĝustajn ŝlosilvortojn kaj interpunkciojn kaj raportas ajnajn erarojn en aparta protokolo. file (sintakso.log). Se neniuj eraroj estas detektitaj, sukcesa sintaksa kontrolo estas raportita ĉe la fundo de ĉi tio file.

3. Por fari sintezan kontrolon, elektu Ruli->Sinteza Kontrolo aŭ premu Ŝov+F8.

La programaro detektas aparataron-rilatajn erarojn kiel malĝuste kodigitaj

flip-flops kaj raportas ajnajn erarojn en aparta protokolo file (sintakso.log). Se tie

ne estas eraroj, sukcesa sintaksa kontrolo estas raportita malsupre de ĉi tio

file.

4. Review la eraroj malfermante la sintakson.log file kiam oni petas kaj uzu Trovu por lokalizi la erarmesaĝon (serĉi @E). Duoble alklaku la

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

5-karaktera erarkodo aŭ alklaku la mesaĝan tekston kaj premu F1 por montri retan erarmesaĝon helpon.
5. Trovu la parton de kodo respondecan pri la eraro per duobla klako sur la mesaĝteksto en la syntax.log-dosiero. fileLa fenestro de Teksta Redaktilo malfermas la taŭgan fontkodon. file kaj reliefigas la kodon, kiu kaŭzis la eraron.
6. Ripetu paŝojn 4 kaj 5 ĝis ĉiuj sintaksaj kaj sintezaj eraroj estas korektitaj.
Mesaĝoj povas esti klasifikitaj kiel eraroj, avertoj aŭ notoj. Review ĉiuj mesaĝoj kaj solvu ajnajn erarojn. Avertoj estas malpli gravaj ol eraroj, sed vi devas tralegi kaj kompreni ilin eĉ se vi ne solvas ĉiujn. Notoj estas informaj kaj ne bezonas esti solvitaj.

Redaktante HDL-Fonton Files kun la Enkonstruita Teksto-Redaktilo
La enkonstruita tekstredaktilo faciligas krei vian HDL fontkodon, view ĝin, aŭ redakti ĝin kiam vi bezonas ripari erarojn. Se vi volas uzi eksteran tekstredaktilon, vidu Uzado de Ekstera Tekstredaktilo, sur paĝo 41.
1. Faru unu el la sekvaj por malfermi fonton file por viewredaktado aŭ redaktado:
Por aŭtomate malfermi la unuan file en la listo kun eraroj, premu F5.
Por malfermi specifan file, duoble alklaku la file en la Projekta fenestro aŭ
uzi File->Malfermu (Ctrl-o) kaj specifu la fonton file.
La tekstredaktilo fenestro malfermiĝas kaj montras la fonton file. Linioj estas numeritaj. Ŝlosilvortoj estas en bluo, kaj komentoj en verdo. Ŝnuraj valoroj estas ruĝe. Se vi volas ŝanĝi ĉi tiujn kolorojn, vidu Agordo de Redaktaj Fenestraj Preferoj, sur paĝo 39.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

2. Redakti a file, tajpu rekte en la fenestro.
Ĉi tiu tabelo resumas oftajn redaktajn operaciojn, kiujn vi povus uzi. Vi ankaŭ povas uzi la klavarajn ŝparvojojn anstataŭ la komandojn.

Al…

Faru…

Tranĉi, kopii kaj alglui; Elektu la komandon el la ŝprucfenestro (premu malfari aŭ refari agon per la dekstra musbutono) aŭ Redakti menuon.

Iru al specifa linio

Premu Ctrl-g aŭ elektu Redakti->Iri Al, tajpu la linionumeron, kaj alklaku OK.

Trovu tekston

Premu Ctrl-f aŭ elektu Redakti ->Trovi. Tajpu la tekston, kiun vi volas trovi, kaj alklaku OK.

Anstataŭigi tekston

Premu Ctrl-h aŭ elektu Redakti->Anstataŭigi. Tajpu la tekston, kiun vi volas trovi, kaj la tekston per kiu vi volas anstataŭigi ĝin. Klaku OK.

Kompletigu ŝlosilvorton

Tajpu sufiĉe da signoj por unike identigi la ŝlosilvorton, kaj premu Esc.

Indentigu tekston dekstren Elektu la blokon kaj premu Tab. Indentigu tekston maldekstren LSO elektu la blokon kaj premu Shift-Tab.

Ŝanĝu al majuskla Elektu la tekston, kaj poste elektu Redakti-> Altnivela -> Majuskloj aŭ premu Ctrl-Shift-u.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

Al... Ŝanĝu al minuskla Aldonu blokajn komentojn
Redaktu kolumnojn

Faru…
Elektu la tekston, kaj poste elektu Redakti-> Altnivela -> Minuskloj aŭ premu Ctrl-u.
Metu la kursoron ĉe la komenco de la komenta teksto, kaj elektu Redakti-> Altnivela->Komenta Kodo aŭ premu Alt-c.
Premu Alt, kaj uzu la maldekstran musbutonon por elekti la kolumnon. Sur iuj platformoj, vi devas uzi la ŝlosilon al kiu la Alt-funkcio estas mapita, kiel la Meta aŭ diamanta ŝlosilo.

3. Por tranĉi kaj alglui sekcion de PDF-dokumento, elektu la T-forman Teksto Elektu ikon, reliefigu la tekston, kiun vi bezonas kaj kopiu kaj algluu ĝin en vian file. La ikono Teksto Elekto permesas vin elekti partojn de la dokumento.
4. Krei kaj labori kun legosignoj en via file, vidu la sekvan tabelon.
Legosignoj estas oportuna maniero navigi longe files aŭ por salti al punktoj en la kodo, al kiuj vi ofte referencas. Vi povas uzi la ikonojn en la Redakti ilobreto por ĉi tiuj operacioj. Se vi ne povas vidi la Redakti ilobreton maldekstre de via fenestro, regrandigu iujn el la aliaj ilbretoj.

Al... Enigu legosignon
Forigi legosignon
Forigu ĉiujn legosignojn

Faru…
Alklaku ie ajn en la linio, kiun vi volas marki. Elektu Redakti-> Ŝalti legosignojn, premu Ctrl-F2, aŭ elektu la unuan ikonon en la Redakti ilobreto. La linionumero estas emfazita por indiki ke estas legosigno komence de tiu linio.
Alklaku ie ajn en la linio kun la legosigno. Elektu Redakti->Ŝalti Legosignojn, premu Ctrl-F2, aŭ elektu la unuan ikonon en la Redakta ilobreto. La lininumero ne plu estas elstarigita post kiam la legosigno estas forigita.
Elektu Redakti->Forigi ĉiujn Legosignojn, premu Ctrl-Shift-F2, aŭ elektu la lastan ikonon en la Redakti ilobreto. La linionumeroj ne plu estas reliefigitaj post kiam la legosignoj estas forigitaj.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

Al…
Navigu a file uzante legosignojn

Faru…
Uzu la Sekva Legomarko (F2) kaj Antaŭa Legomarko (Shift-F2) komandojn de la Redaktu menuo aŭ la respondajn ikonojn de la Redakti ilobreto por navigi al la legosigno, kiun vi volas.

5. Ripari erarojn aŭ review avertoj en la fontkodo, faru la jenon:
Malfermu la HDL file kun la eraro aŭ averto per duobla alklako la file
en la projektolisto.
Premu F5 por iri al la unua eraro, averto aŭ noto en la file. Ĉe la
malsupro de la Redakta fenestro, vi vidas la mesaĝtekston.
Por iri al la sekva eraro, averto aŭ noto, elektu Kuru->Sekva Eraro/Averto
aŭ premu F5. Se ne estas pliaj mesaĝoj en la file, vi vidas la mesaĝon "Ne Pli da Eraroj/Avertoj/Notoj" ĉe la fundo de la Redakta fenestro. Elektu Run->Sekva Eraro/Averto aŭ premu F5 por iri al la eraro, averto aŭ noto en la sekva. file.
Por navigi reen al antaŭa eraro, averto aŭ noto, elektu
Ekzekuti->Antaŭa Eraro/Averto aŭ premu Ŝovklavon-F5.
6. Por aperigi erarmesaĝon helpon por plena priskribo de la eraro, averto aŭ noto:
Malfermu la tekst-formatan protokolon file (klaku View Log) kaj aŭ duoble alklaku
la 5-signan erarkodon aŭ alklaku la mesaĝtekston kaj premu F1.
Malfermu la HTML-protokolo file kaj alklaku la 5-karakteran erarkodon.
En la Tcl-fenestro, alklaku la langeton Mesaĝoj kaj alklaku la 5-karakteron
erarkodo en la ID-kolumno.
7. Por krucprobi de la fontkodo fenestro al alia views, malfermu la view kaj elektu la kodon. Vidu Krucsondado de la Fenestro de Teksto-Redaktilo, sur paĝo 246 por detaloj.
8. Kiam vi korektis ĉiujn erarojn, elektu File-> Konservu aŭ alklaku la Konservi piktogramon por konservi la file.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

Agordi Redaktajn Fenestrajn Preferojn
Vi povas personecigi la tiparojn kaj kolorojn uzatajn en Teksta Redakta fenestro.
1. Elektu Opcioj->Redaktilaj Opcioj kaj aŭ Synopsys Redaktilo aŭ Ekstera Redaktoro. Por pliaj informoj pri la ekstera redaktilo, vidu Uzado de Ekstera Tekstredaktilo, sur paĝo 41.
2. Tiam depende de la tipo de file vi malfermas, vi povas agordi la fonon, sintaksa kolorigo kaj tipar-preferojn por uzi kun la tekstredaktilo.

Noto: Poste, tekstoredaktaj preferoj, kiujn vi starigis por ĉi tio file validos por ĉiuj files de ĉi tio file tajpu.

La fenestro de Teksto Redaktado povas esti uzata por agordi preferojn por projekto files, fonto files (Verilog/VHDL), log files, Tcl files, limigo files, aŭ alia defaŭlta files el la dialogkesto de Redaktilaj Opcioj.
3. Vi povas agordi sintaksajn kolorojn por iuj komunaj sintaksaj opcioj, kiel ŝlosilvortoj, ĉenoj kaj komentoj. Por ekzample en la protokolo file, avertoj kaj eraroj povas esti kolorkodigitaj por facila rekono.
Alklaku en la kampo Malfono aŭ Fono por la responda objekto en la kampo Sintakso Kolorigo por montri la kolorpaletron.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

Vi povas elekti bazajn kolorojn aŭ difini kutimajn kolorojn kaj aldoni ilin al via kutima kolora paletro. Por elekti vian deziratan koloron alklaku OK.
4. Por agordi tiparon kaj tiparon por la tekstredaktilo, uzu la malsupren-menuojn.
5. Kontrolu Konservu langetojn por ebligi langetajn agordojn, tiam agordu la langetran interspacon uzante la supren aŭ malsupren sagon por Tab Size.

LO 6. Alklaku OK en la formularo Redaktilaj Opcioj.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

Uzante Eksteran Tekstredaktilon
Vi povas uzi eksteran tekstredaktilon kiel vi aŭ emacs anstataŭ la enkonstruita tekstredaktilo. Faru la jenon por ebligi eksteran tekstredaktilon. Por informoj pri uzado de la enkonstruita tekstredaktilo, vidu Redakti HDL-Fonton Files kun la Enkonstruita Tekstredaktilo, sur paĝo 35.
1. Elektu Opcioj->Editoraj Opcioj kaj ŝaltu la opcion de Ekstera Redaktoro.
2. Elektu la eksteran redaktilon, uzante la metodon taŭgan al via operaciumo.
Se vi laboras en Vindoza platformo, alklaku la butonon ... (Frumu).
kaj elektu la eksteran tekstredaktilon plenumeblan.
De UNIX aŭ Linukso platformo por tekstredaktilo kiu kreas sian propran
fenestro, alklaku la … Foliumi butonon kaj elektu la eksteran tekstredaktilon plenumeblan.
De UNIX-platformo por tekstredaktilo, kiu ne kreas sian propran
fenestro, ne uzu la butonon … Foliumi. Anstataŭe tajpu xterm -e redaktoro. La jena figuro montras VI specifitan kiel la eksteran redaktilon.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Agordi HDL-Fonton Files

De Linuksa platformo, por tekstredaktilo, kiu ne kreas sian propran
fenestro, ne uzu la … Foliumi butonon. Anstataŭe, tajpu gnome-terminal -x editor. Por uzi emakson ekzample, tajpu gnome-terminal -x emacs.
La programaro estis provita per la tekstredaktiloj emacs kaj vi.
3. Alklaku OK.

Uzante Biblioteko-Etendojn por Verilog Library Files
Biblioteko-etendaĵoj povas esti aldonitaj al Verilog-biblioteko files inkluzivita en via dezajno por la projekto. Kiam vi provizas serĉajn vojojn al la dosierujoj, kiuj enhavas la Verilog-bibliotekon files, vi povas specifi ĉi tiujn novajn bibliotekajn etendaĵojn same kiel la Verilog kaj SystemVerilog (.v kaj .sv) file etendaĵoj.
Por fari tion:
1. Elektu la langeton Verilog de la panelo Efektivigaj Elektoj.
2. Specifu la lokojn de la Bibliotekaj Dosierujoj por la Verilog-biblioteko files esti inkluzivita en via dezajno por la projekto.
3. Specifu la Bibliotekajn Etendaĵojn.
Ajna bibliotekaj etendaĵoj povas esti specifitaj, kiel .av, .bv, .cv, .xxx, .va, .vas (apartaj bibliotekaj etendaĵoj kun spaco).
La sekva figuro montras al vi, kie enigi la bibliotekaj etendaĵoj sur la dialogujo.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi HDL-Fonton Files

Ĉapitro 3: Preparado de la Enigo

La Tcl-ekvivalento por ĉi tiu ekzample estas la jena komando:
aro_opcio -libext .av .bv .cv .dv .ev
Por detaloj, vidu libext, sur paĝo 57 en la Komanda Referenco.
4. Post kiam vi kompilis la dezajnon, vi povas kontroli en la protokolo file ke la biblioteko fileoj kun ĉi tiuj finaĵoj estis ŝargitaj kaj legitaj. Ekzempleample:
@N: Rulante Verilog Kompililon en SystemVerilog-reĝimo @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Ŝargante file C:dirlib1sub1.av el specifita biblioteka dosierujo C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Ŝargante file C:dirlib2sub2.bv el specifita biblioteka dosierujo C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Ŝargante file

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Uzante Mikslingvan Fonton Files

C:dirlib3sub3.cv el specifita biblioteka dosierujo C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Ŝargante file C:dirlib4sub4.dv el specifa biblioteka dosierujo C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Ŝarĝante file C:dirlib5sub5.ev el specifita biblioteka dosierujo C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-sintaksokontrolo sukcesa!

Uzante Mikslingvan Fonton Files
Kun la programaro Synplify Pro, vi povas uzi miksaĵon de VHDL kaj Verilog-enigo files en via projekto. Por ekzamples de la VHDL kaj Verilog files, vidu la Referencan Manlibron.
1. Memoru, ke Verilog ne subtenas nelimigitajn VHDL-pordojn kaj agordu la mikslingvan dezajnon files sekve.
2. Se vi volas organizi la Verilog kaj VHDL files en malsamaj dosierujoj, elektu Opcioj->Projekto View Opcioj kaj ŝaltu la View Projekto Files en Dosierujoj opcio.
Kiam vi aldonas la files al la projekto, la Verilog kaj VHDL files estas en apartaj dosierujoj en la Projekto view.
3. Kiam vi malfermas projekton aŭ kreas novan, aldonu la Verilog kaj VHDL-dosierojn files jene:
Elektu la Projekton->Aldoni Fonton File komando aŭ alklaku la Aldoni File butono. Sur la formularo, agordu Files de Tipo al HDL Files (*.vhd, *.vhdl, *.v). Elektu la Verilog kaj VHDL files vi volas kaj aldonu ilin al via
projekto. Klaku OK. Por detaloj pri aldono fileal projekto, vidu Fari Ŝanĝojn al Projekto, en paĝo 62.
LO

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Uzante Mikslingvan Fonton Files

Ĉapitro 3: Preparado de la Enigo

La filela aldonitaj estas montrataj en la Projekto view. Ĉi tiu figuro montras la fileestas aranĝitaj en apartaj dosierujoj.
4. Kiam vi agordas aparatajn opciojn (butono Efektivigaj Opcioj), specifigu la ĉefnivelan modulon. Por pliaj informoj pri agordado de aparataj opcioj, vidu Agordado de Efektivigaj Opcioj de Logika Sintezo, en paĝo 75.
Se la supranivela modulo estas Verilog, alklaku la langeton Verilog kaj tajpu la
nomo de la supernivela modulo.
Se la supranivela modulo estas VHDL, alklaku la langeton VHDL kaj tajpu la nomon
de la supernivela ento. Se la supranivela modulo ne troviĝas en la defaŭlta laborbiblioteko, vi devas specifi la bibliotekon kie la kompililo povas trovi la modulon. Por informoj pri kiel fari tion, vidu VHDL Panelo, sur paĝo 200.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Uzante Mikslingvan Fonton Files

Vi devas eksplicite specifi la supernivelan modulon, ĉar ĝi estas la deirpunkto de kiu la mapper generas kunfandan retliston.
5. Elektu la langeton Rezultoj de Efektivigo en la sama formularo kaj elektu unu eligan HDL-formaton por la eligo. files generitaj de la programaro. Por pliaj informoj pri agordado de aparataj opcioj, vidu Agordado de Efektivigaj Opcioj de Logika Sintezo, en paĝo 75.
Por Verilog-eliga retlisto, elektu Skribu Verilog Netlist. Por VHDL-eliga retlisto, elektu Write VHDL Netlist. Agordu iujn ajn aliajn aparatojn kaj alklaku OK.
Vi nun povas sintezi vian dezajnon. La programaro legas en la miksitaj formatoj de la fontkodo. files kaj generas ununuran srs file tio estas uzata por sintezo.
6. Se vi renkontas problemojn, vidu Solvado de Problemoj pri Miksitlingvaj Dezajnoj, en paĝo 47 por pliaj informoj kaj konsiloj.
LO

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Uzante Mikslingvan Fonton Files

Ĉapitro 3: Preparado de la Enigo

Solvado de Mikslingvaj Dezajnoj
Ĉi tiu sekcio donas konsilojn pri traktado de specifaj situacioj, kiuj povus prezenti mikslingvajn dezajnojn.

VHDL File Ordonu
Por VHDL-nur-dezajnoj aŭ miksitaj dezajnoj kie la pinta nivelo ne estas precizigita, la FPGA-sintezaj iloj aŭtomate rearanĝas la VHDL. files tiel ke la VHDL-pakaĵoj estas kompilitaj en la ĝusta ordo.
Tamen, se vi havas mikslingvan dezajnon, kie vi specifis la supran nivelon, vi devas specifi la VHDL. file mendo por la ilo. Vi nur bezonas fari ĉi tion unufoje, elektante la Run->Arrange VHDL files komando. Se vi ne faras tion, vi ricevas erarmesaĝon.

VHDL Tutmondaj Signaloj
Nuntempe, vi ne povas havi VHDL-tutmondajn signalojn en mikslingvaj dezajnoj, ĉar la ilo nur efektivigas tiujn signalojn en nur VHDL-dezajnoj.

Transdono de VHDL Bulea Generics al Verilog-Parametroj
La ilo konkludas nigran skatolon por VHDL-komponento kun Bulea senmarkaroj, se tiu komponento estas instantiigita en Verilog-dezajno. Ĉi tio estas ĉar Verilog ne rekonas Buleajn datumtipojn, do la Bulea valoro devas esti reprezentita ĝuste. Se la valoro de la VHDL Bulea genérico estas VERA kaj la Verilog-litera estas reprezentita per 1, la Verilog-kompililo interpretas tion kiel nigran skatolon.
Por eviti konkludi nigran skatolon, la Verilog-litera por la VHDL Bulea senmarka agordita al VERA devas esti 1'b1, ne 1. Simile, se la VHDL Bulea senmarka estas FALSA, la ekvivalenta Verilog-litera devas esti 1'b0, ne 0. La sekva ekz.ample montras kiel reprezenti Buleajn generikojn tiel ke ili ĝuste preterpasas la VHDL-Verilog-limon, sen konkludi nigran skatolon.

Deklaracio de VHDL-Entaĵo

Verilog Instanciigo

Ento abc estas Ĝenerala (
Nombro_Bitoj Dividi_Bitoj );

: entjero : bulea

:= 0; := Malvera;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Uzante Mikslingvan Fonton Files

Pasante VHDL-Ĝeneraĵojn Sen Dedukti Nigran Skatolo
En la kazo kie Verilog-komponentparametro, (ekzampSe ekzemple [0:0] RSR = 1'b0) ne kongruas kun la grandeco de la koresponda VHDL-komponanto generika (RSR : entjero := 0), la ilo deduktas nigran skatolon.
Vi povas solvi ĉi tion forigante la busan larĝnotacion de [0:0] en la Verilog files. Notu, ke vi devas uzi VHDL-generaĵon de tipo entjero ĉar la aliaj tipoj ne permesas la taŭgan ligon de la Verilog-komponento.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Uzante la Krementan Kompililon

Ĉapitro 3: Preparado de la Enigo

Uzante la Krementan Kompililon
Uzu la Fluon de Pligranda Kompililo por signife redukti la rultempon de la kompililo por grandaj dezajnoj. La programaro rekompilas nur koncernajn filekiam ŝanĝo de dezajno estas farita kaj reuzas la kompililan datumbazon. La kompililo regeneras la SRS-on file nur por la koncernita modulo kaj tuja gepatra modulo.
Por funkciigi ĉi tiun fluon, faru la jenon:
1. Aldonu la Verilog aŭ VHDL files por la dezajno.
2. Ebligu la opcion de Pliiga Kompilo de la langeto Verilog aŭ VHDL de la panelo de Efektivigaj Elektoj.
SRS file estas kreita por ĉiu dezajnomodulo en la synwork-dosierujo.

3. Rulu la kompililon unuafoje.
4. Se oni faris ŝanĝon de dezajno, refunkciigu la kompililon.
La kompililo analizas la datumbazon kaj determinas ĉu la SRS files estas ĝisdatigitaj, tiam nur moduloj kiuj ŝanĝiĝis kaj la tujaj gepatraj moduloj estas regeneritaj. Ĉi tio povas helpi plibonigi la rultempon por la dezajno.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Uzante la Krementan Kompililon

Limigoj
La pliiga kompililo ne subtenas:
· Agordo files inkluzivitaj en aŭ la Verilog aŭ VHDL-fluo · Miksitaj HDL-fluoj · Dezajnoj kun krucmodula referenco (XMR)

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Uzante la Strukturan Verilog-Fluon

Ĉapitro 3: Preparado de la Enigo

Uzante la Strukturan Verilog-Fluon
La sinteza ilo akceptas strukturan Verilog files kiel enigo por via dezajno projekto. La struktura Verilog-kompililo faras sintaksajn semantikajn kontrolojn uzante sian malpezan analizilon por plibonigi rultempon. Ĉi tiu kompililo ne faras kompleksajn aparatajn eltirojn aŭ RTL-optimumigajn operaciojn, tial la programaro funkcias rapidan kompilon de la struktura Verilog. files. La programaro povas legi ĉi tiujn generitajn strukturajn Verilog-datumojn files, se ili enhavas:
· Ekzemplaj prezentoj de teknologiaj primitivoj
· Simplaj asignoj
· Atributoj specifitaj en Verilog 2001 kaj pli malnovaj formatoj
· Ĉiuj konstruaĵoj, krom atributoj, devas esti specifitaj en Verilog 95-formato
Por uzi strukturan Verilog-enigon files:
1. Vi devas specifi la strukturan Verilog-on files inkluzivi en via dezajno. Por fari tion, aldonu la file al la projekto uzante unu el la sekvaj metodoj:
Projekto->Aldoni Fonton File aŭ la Aldoni File butono en la Projekto view Tcl komando: aldoni_file -structver fileNomo
Ĉi tiu fluo povas enhavi nur strukturan Verilog files aŭ miksita HDL files (Verilog/VHDL/EDF/SRS) kune kun struktura Verilog-retlisto files. Tamen, ekzemploj de Verilog/VHDL/EDF/SRS ne estas subtenataj ene de struktura Verilog-modulo.
2. La struktura Verilog files estas aldonitaj al la dosierujo de Struktura Verilog en la Projekto view. Vi ankaŭ povas aldoni files al ĉi tiu dosierujo, kiam vi plenumas la jenon:
Elektu la strukturan Verilog file. Dekstre alklaku kaj elektu File Opcioj. Elektu Strukturan Verilog el la File Tajpu falmenuon.
3. Kuru sintezon.
La sinteza ilo generas vm aŭ edf retliston file depende de la teknologio specifita. Ĉi tiu procezo estas simila al la defaŭlta sintezofluo.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Uzante la Strukturan Verilog-Fluon

Limigoj
Limigoj de la struktura Verilog-fluo ne apogas la sekvantajn:
· RTL-instancoj por iu ajn alia file tipoj · Hierarkia projektadministrado (HPM) fluoj · Kompleksaj taskoj · Kompil-specifaj reĝimoj kaj ŝaltiloj

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Laborante kun Limigo Files

Ĉapitro 3: Preparado de la Enigo

Laborante kun Limigo Files
Limigo files estas teksto files kiuj estas aŭtomate generitaj de la SCOPE-interfaco (vidu Specifante SCOPE-Limigojn, sur paĝo 119), aŭ kiujn vi kreas permane per tekstredaktilo. Ili enhavas Tcl-komandojn aŭ atributojn kiuj limigas la sintezan kuron. Alternative, vi povas agordi limojn en la fontkodo, sed ĉi tio ne estas la preferata metodo.
Ĉi tiu sekcio enhavas informojn pri
· Kiam Uzi Limigon Files super Fontkodo, sur paĝo 53
· Uzante Tekstredaktilon por Limigo Files (Heredaĵo), sur paĝo 54
· Sintaksaj gvidlinioj de Tcl por limigo Files, sur paĝo 55
· Kontrolado de Limigo Files, sur paĝo 56
· Por detaloj pri ĉi tiu raporto, vidu la Raporton pri Kontrolado de Limigoj, ĉe
paĝo 270 de la Referenca Manlibro, ĉe paĝo 56

Kiam Uzi Limigon Files super Fontkodo
Vi povas aldoni limojn en limo files (generita per SCOPE-interfaco aŭ enigita en tekstredaktilon) aŭ en la fontkodo. Ĝenerale, estas pli bone uzi limigon files, ĉar vi ne devas rekompili por ke la limigoj efiku. Ĝi ankaŭ igas vian fontkodon pli portebla. Vidu Uzado de la SCOPE-Redaktilo, en paĝo 112 por pliaj informoj.
Tamen, se vi havas nigraskatolajn tempajn limigojn kiel syn_tco, syn_tpd, kaj syn_tsu, vi devas enigi ilin kiel direktivojn en la fontkodon. Male al atributoj, direktivoj povas esti aldonitaj nur al la fontkodo, ne al limigoj. files. Vidu Specifigo de Atributoj kaj Direktivoj, en paĝo 90 por pliaj informoj pri aldonado de direktivoj al fontkodo.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Laborante kun Limigo Files

Uzante Tekstredaktilon por Limigo Files (Heredaĵo)
Vi povas uzi la redaktilon Legacy SCOPE por la SDC-limigo. filekreita antaŭ la eldono de la versio G-2012.09. Tamen, estas rekomendinde, ke vi traduku vian SDC-on files al FDC files por ebligi la plej novan version de la SCOPE-redaktilo kaj uzi la plibonigitan traktadon de tempigaj limoj en la ilo.
Se vi elektas uzi la heredaĵan SCOPE-redaktilon, ĉi tiu sekcio montras al vi kiel permane krei Tcl-limigon. fileLa programaro aŭtomate kreas ĉi tion file se vi uzas la heredaĵan SCOPE-redaktilon por enigi la limigojn. La Tcl-limigo file enhavas nur ĝeneralajn tempolimojn. Nigraskatolaj limoj devas esti enmetitaj en la fontkodon. Por pliaj informoj, vidu Kiam Uzi Limon Files super Fontkodo, sur paĝo 53.
1. Malfermu a file por redaktado.
Certigu, ke vi fermis la fenestron SCOPE, alie vi povus
anstataŭigi antaŭajn limojn.
Por krei novan file, elektu File->Nova, kaj elektu la Limigon File
opcio (AMPLEKSO). Tajpu nomon por la file kaj alklaku OK.
Por redakti ekzistantan file, elektu File->Malfermu, agordu la Files de Tipo filtrilo al
Limigo Files (sdc) kaj malfermu la file vi volas.
2. Sekvu la sintaksajn gvidliniojn en Tcl-Sintaksaj Gvidlinioj por Limigo Files, sur paĝo 55.
3. Enigu la bezonatajn tempolimojn. Por la sintakso, vidu la Referencan Manlibron. Se vi havas nigraskatolajn tempolimojn, vi devas enigi ilin en la fontkodon.
4. Vi ankaŭ povas aldoni vendist-specifajn atributojn en la limigo file uzante define_attribute. Vidu Specifado de Atributoj en la Limigoj File, sur paĝo 97 por pliaj informoj.
5. Konservu la file.
6. Aldonu la file al la projekto kiel priskribite en Farado de Ŝanĝoj al Projekto, sur paĝo 62, kaj rulu sintezon.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Laborante kun Limigo Files

Ĉapitro 3: Preparado de la Enigo

Sintaksaj gvidlinioj de Tcl por limigo Files
Ĉi tiu sekcio kovras ĝeneralajn gvidliniojn por uzi Tcl por limigo files:
· Tcl distingas inter majuskloj kaj minuskloj.
· Por nomi objektojn: La objektnomo devas kongrui kun la nomo en la HDL-kodo. Enmetu instanco- kaj pordonomojn ene de curly krampoj { }. Ne uzu spacetojn en nomoj. Uzu la punkton (.) por apartigi hierarkiajn nomojn. En Verilog-moduloj, uzu la jenan sintakson ekzemple, port, kaj
retaj nomoj:
v:ĉelo [prefikso:]objektoNomo
Kie ĉelo estas la nomo de la dezajna ento, prefikso estas prefikso por identigi objektojn kun la sama nomo, objektoNomo estas instanca vojo kun la punkto (.) apartigilo. La prefikso povas esti iu ajn el la jenaj:

Prefikso (Minuskla) i: p: b: n:

Objektaj instancoj Nomoj de pordoj (tuta pordo) Bittranĉaĵo de pordo Retaj nomoj

En VHDL-moduloj, uzu la jenan sintakson ekzemple, port, kaj net
nomoj en VHDL-moduloj:
v:ĉelo [.view] [prefikso:]objektoNomo
Kie v: identigas ĝin kiel view objekto, lib estas la nomo de la biblioteko, cell estas la nomo de la dezajna ento, view estas nomo por la arkitekturo, prefikso estas prefikso por identigi objektojn kun la sama nomo, kaj objektoNomo estas instanca vojo kun la apartigilo punkto (.). View estas bezonata nur se ekzistas pli ol unu arkitekturo por la dezajno. Vidu la tabelon supre por la prefiksoj de objektoj.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 3: Preparado de la Enigo

Laborante kun Limigo Files

· Nomo-kongruaj ĵokeroj estas * (asterisko kongruas kun ajna nombro da
signoj) kaj ? (demandosigno kongruas kun unuopa signo). Ĉi tiuj signoj ne kongruas kun punktoj uzataj kiel hierarkiaj apartigiloj. Ekzempleample, la jena ĉeno identigas ĉiujn bitojn de la statereg-ekzisto en la statemod-modulo:
i:statemod.statereg[*]

Kontrolanta Limigo Files
Vi povas kontroli sintakson kaj aliajn koncernajn informojn pri via limigo fileuzante la komandon Kontrolo de Limigoj. Por generi raporton pri limigoj, faru la jenon:
1. Krei limigon file kaj aldonu ĝin al via projekto.
2. Elektu Ruli->Kontroli limojn.
Ĉi tiu komando generas raporton kiu kontrolas la sintakson kaj aplikeblecon de la tempaj limigoj en la FPGA-sinteza limigo. files por via projekto. La raporto estas skribita al la projektoNomo_cck.rpt file kaj listigas la jenajn informojn:
Limigoj kiuj ne estas aplikitaj Limigoj kiuj estas validaj kaj aplikeblaj al la dezajno Ĵokera etendo sur la limigoj Limigoj sur objektoj kiuj ne ekzistas
Por detaloj pri ĉi tiu raporto, vidu la Raporton pri Kontrolado de Limigoj, en paĝo 270 de la Referenca Manlibro.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

ĈAPITRO 4
Starigante Projekton de Logika Sintezo
Kiam vi sintezas dezajnon per la Synopsys FPGA-sintezaj iloj, vi devas starigi projekton por via dezajno. La sekvanta priskribas la procedurojn por starigi projekton por logika sintezo:
· Agordado de Projekto Files, sur paĝo 58 · Projekta Administrado File Hierarkio, sur paĝo 66 · Agordado de efektivigoj, sur paĝo 72 · Agordado de efektivigaj opcioj por logika sintezo, sur paĝo 75 · Specifo de atributoj kaj direktivoj, sur paĝo 90 · Serĉado Files, sur paĝo 98 · Arkivado Fileoj kaj Projektoj, sur paĝo 101

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordi Projekton Files

Agordi Projekton Files
Ĉi tiu sekcio priskribas la bazaĵojn pri kiel starigi kaj administri projekton file por via dezajno, inkluzive de la jenaj informoj:
· Krei Projekton File, sur paĝo 58 · Malfermi Ekzistantan Projekton File, sur paĝo 61 · Fari ŝanĝojn al projekto, sur paĝo 62 · Agordi projekton View Vidigaj Preferoj, sur paĝo 63 · Ĝisdatigante Verilog Inkluzivi Vojojn en Pli Malnova Projekto Files, sur paĝo 65
Por specifa eks-amppri starigo de projekto file, vidu la lernilon por la ilo, kiun vi uzas.

Kreante Projekton File
Vi devas starigi projekton file por ĉiu projekto. Projekto enhavas la datumojn bezonatajn por specifa dezajno: la liston de fontoj files, la sintezrezultoj file, kaj viaj aparataj opcioj. La sekva proceduro montras al vi kiel starigi projekton file uzante individuajn komandojn.
1. Komencu elektante unu el la jenaj: File->Konstrui Projekton, File->Malfermi Projekton, aŭ la P-ikonon. Alklaku Novan Projekton.
La Projekta fenestro montras novan projekton. Alklaku la butonon Aldoni File butonon, premu F4, aŭ elektu la Projekton->Aldoni Fonton File komando. La Aldoni FileLa dialogujo "s al Projekto" malfermiĝas.
2. Aldonu la fonton files al la projekto.
Certigu, ke la kampo "Rigardu en" ĉe la supro de la formularo montras dekstren.
dosierujo. La fileoj estas listigitaj en la skatolo. Se vi ne vidas la files, kontrolu ke la FileLa kampo s de Tipo estas agordita por montri la ĝustan file tipo. Se vi havas miksitan enigon files, sekvu la proceduron priskribitan en Uzante Miksitan Lingvan Fonton Files, sur paĝo 44.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Projekton Files

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Por aldoni ĉiujn fileojn en la dosierujo samtempe, alklaku la butonon Aldoni Ĉion
la dekstra flanko de la formularo. Por aldoni fileindividue, alklaku la file en la listo kaj poste alklaku la butonon Aldoni, aŭ duobla-klaku la file nomo.
Vi povas aldoni ĉiujn files en la dosierujo kaj poste forigu tiujn, kiujn vi ne bezonas, per la butono Forigi.
Se vi aldonas VHDL files, elektu la taŭgan bibliotekon el la ŝprucmenuo VHDL-Biblioteko. La biblioteko, kiun vi elektas, aplikiĝas al ĉiuj VHDL-dosieroj. files kiam vi alklakas OK en la dialogujo.
Via projekta fenestro montras novan projekton fileSe vi alklakas la plus-signon apud la projekto kaj vastigas ĝin, vi vidas jenon:
Dosierujo (du dosierujoj por mikslingvaj dezajnoj) kun la fontkodo files.
Se via fileoj ne estas en dosierujo sub la projekta dosierujo, vi povas agordi ĉi tiun preferon elektante Opciojn->Projekto View Opcioj kaj kontrolado de la View projekto files en dosierujo. Ĉi tio apartigas unu specon de file de alia en la Projekto view metante ilin en apartajn dosierujojn.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordi Projekton Files

La efektivigo, nomita rev_1 defaŭlte. Efektivigoj estas
revizioj de via dezajno ene de la kunteksto de la sinteza programaro, kaj ne anstataŭigas eksteran fontkodan kontrolan programaron kaj procezojn. Pluraj efektivigoj permesas al vi modifi aparato- kaj sintezajn opciojn por esplori dezajnajn eblojn. Vi povas havi plurajn efektivigojn en Synplify Pro. Ĉiu efektivigo havas siajn proprajn sintezajn kaj aparatajn opciojn kaj siajn proprajn projekt-rilatajn funkciojn. files.

3. Aldonu iujn ajn bibliotekojn, kiujn vi bezonas, uzante la metodon priskribitan en la antaŭa paŝo por aldoni la Verilog- aŭ VHDL-bibliotekon. file.
Por vendist-specifaj bibliotekoj, aldonu la taŭgan bibliotekon file al la
projekto. Notu, ke por iuj familioj, la bibliotekoj estas ŝarĝitaj aŭtomate kaj vi ne bezonas eksplicite aldoni ilin al la projekto file.
Por aldoni triapartan VHDL-pakaĵbibliotekon, aldonu la taŭgan .vhd-dosieron file al la dezajno, kiel priskribite en paŝo 2. Dekstre alklaku la file en la Projekto view kaj elektu File Opcioj, aŭ elektu Projekto-> Agordi VHDL-bibliotekon. Specifu bibliotekan nomon, kiu kongruas kun la simuliloj. Ekzempleample, MYLIB. Certigu, ke ĉi tiu pakaĵbiblioteko estas antaŭ la ĉefnivela dezajno en la listo de files en la Projekto view.
Por informoj pri agordado de Verilog kaj VHDL file opciojn, vidu Agordado de Verilog kaj VHDL opcioj, en paĝo 84. Vi ankaŭ povas agordi ĉi tiujn file opciojn poste, antaŭ ol lanĉi sintezon.
Por pliaj informoj specifaj pri vendisto pri uzado de vendistaj makrobibliotekoj kaj nigraj bLoOx-oj, vidu Optimumigo por Microsemi-Dezajnoj, en paĝo 487.
Por ĝeneralaj teknologiaj komponantoj, vi povas aŭ aldoni la
teknologie sendependa Verilog-biblioteko liverita kun la programaro

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Projekton Files

Ĉapitro 4: Agordo de Logika Sinteza Projekto

(install_dir/lib/generic_ technology/gtech.v) al via dezajno, aŭ aldonu vian propran ĝeneralan komponantan bibliotekon. Ne uzu ambaŭ kune, ĉar povus esti konfliktoj.
4. Kontrolu file ordo en la Projekto view. File ordo estas aparte grava por VHDL files.
Por VHDL files, vi povas aŭtomate mendi la files de
elektante Ruli->Aranĝi VHDL Files. Alternative, permane movu la files en la Projekto view. Pakaĵo files devas esti unuaj en la listo ĉar ili estas kompilitaj antaŭ ol ili estas uzataj. Se vi havas dezajnajn blokojn disigitajn tra multaj filej, certigu, ke vi havas la jenon file ordo: la file enhavanta la enton devas esti unua, sekvata de la arkitekturo file, kaj fine la file kun la agordo.
En la Projekto view, kontrolu, ke la lasta file en la Projekto view estas la
ĉefnivela fonto fileAlternative, vi povas specifi la ĉefnivelan file kiam vi agordas la aparatajn opciojn.
5. Elektu File->Konservi, tajpu nomon por la projekto, kaj alklaku Konservi. La Projekta fenestro reflektas viajn ŝanĝojn.
6. Por fermi projekton file, elektu la butonon Fermi Projekton aŭ File->Fermi Projekton.

Malfermi Ekzistantan Projekton File
Estas du manieroj malfermi projekton filela Malferma Projekto kaj la ĝenerala File ->Malfermi komandon.
1. Se la projekto, kiun vi volas malfermi, estas unu, pri kiu vi laboris lastatempe, vi povas elekti ĝin rekte: File->Lastatempaj Projektoj-> projektoNomo.
2. Uzu unu el la jenaj metodoj por malfermi ajnan projekton file:

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordi Projekton Files

Komando Malfermi Projekton

File->Malferma Komando

Elektu File->Malfermi Projekton, alklaku la butonon Malfermi Projekton maldekstre de la Projekta fenestro, aŭ alklaku la P-ikonon.
Por malfermi lastatempan projekton, duobla-klaku ĝin el la listo de lastatempaj projektoj.
Alie, alklaku la butonon Ekzistanta Projekto por malfermi la dialogujon Malfermi kaj elekti la projekton.

Elektu File-> Malfermu.
Specifu la ĝustan dosierujon en la kampo Serĉi en:.
Agordu File de Tipo al Projekto Files (*.prj). La kadro listigas la projekton files.
Duobla-klaku sur la projekto, kiun vi volas malfermi.

La projekto malfermiĝas en la Projekta fenestro.

Fari Ŝanĝojn al Projekto
Tipe, oni aldonas, forigas aŭ anstataŭigas files.
1. Aldoni fonton aŭ limigon files al projekto, elektu la Aldoni Filebutono s aŭ Projekto->Aldoni Fonton File por malfermi la Elekton Files al la dialogujo Aldoni al Projekto. Vidu Krei Projekton File, sur paĝo 58 por detaloj.
2. Por forigi a file el projekto, alklaku la file en la Projekta fenestro, kaj premu la Forigi-klavon.
3. Anstataŭigi file en projekto,
Elektu la file vi volas ŝanĝi en la Projekta fenestro.
Alklaku la Ŝanĝon File butonon, aŭ elektu Projekto->Ŝanĝi File.
En la Fonto File dialogujo kiu malfermiĝas, agordu Serĉi En al la dosierujo
kie la nova file situas. La nova file devas esti de la sama tipo kiel la file vi volas anstataŭigi.
Se vi ne vidas vian file listigita, elektu la tipon de file vi bezonas de
la Files de la kampo Tipo.
Duobla-klaku la file. La nova file anstataŭigas la malnovan en la projekto
listo. LO
4. Specifi kiel projekto fileoj estas konservitaj en la projekto, dekstre alklaku file en la Projekto view kaj elektu File Opcioj. Agordu la Konservilon File opcion al aŭ Relativa al Projekto aŭ Absoluta Pado.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Projekton Files

Ĉapitro 4: Agordo de Logika Sinteza Projekto

5. Por kontroli la temponamp sur a file, dekstre alklaku file en la Projekto view kaj elektu File Opcioj. Kontrolu la tempon, kiam la file estis laste modifita. Alklaku OK.

Aranĝa Projekto View Montraj Preferoj
Vi povas agordi la organizon kaj montradon de projekto files. 1. Elektu Agordojn->Projekton View Opcioj. La Projekto View Opcia formularo malfermiĝas.

2. Organizi diversajn specojn de enigo files en apartaj dosierujoj, kontrolu View Projekto Files en Dosierujoj.
Markante ĉi tiun opcion kreas apartajn dosierujojn en la Projekto view por limo files kaj fonto files.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordi Projekton Files

3. Kontrolo file montri kun la sekva:
Aŭtomate montri ĉiujn files, per alklako Montri Projektan Bibliotekon. Se
ĉi tio estas senbrida, la Projekto view ne montriĝas files ĝis vi alklakas la plus-simbolon kaj vastigas la files en dosierujo.
Marku unu el la skatoloj en la Projekto File Sekcio pri nommontrado de la
formularo por determini kiel filenomoj estas montrataj. Vi povas montri nur la filenomo, la relativa vojo, aŭ la absoluta vojo.
4. Al view projekto files en personigitaj dosierujoj, kontrolu View Projekto Files en Propraj Dosierujoj. Por pliaj informoj, vidu Kreado de Propraj Dosierujoj, en paĝo 66. Tipaj dosierujoj estas montrataj nur se estas pluraj tipoj en propra dosierujo.

Propraj Dosierujoj
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Projekton Files

Ĉapitro 4: Agordo de Logika Sinteza Projekto

5. Malfermi pli ol unu efektivigon en la sama Projekto view, marku Permesi la malfermon de pluraj projektoj.
Projekto 1

Projekto 2

6. Kontrolu la eliron file montri kun la sekva:
Kontrolu la Montri ĉion Files en la skatolo Rezultoj-Dosierujo por montri ĉiujn rezultojn
files generitaj post sintezo.
Ŝanĝi eligon file organizon alklakante unu el la kaplinioj
en la Rezultoj de Efektivigo viewVi povas grupigi la fileojn laŭ tipo aŭ ordigi ilin laŭ la dato de ilia laste modifita.
7. Al view file informojn, elektu la file en la Projekto view, dekstre alklaku, kaj elektu File Opcioj. Ekzempleample, vi povas kontroli la daton a file estis modifita.
Ĝisdatigante Verilog-Inkluzivajn Padojn en Pli Malnova Projekto Files
Se vi havas projekton file kreita per pli malnova versio de la programaro (antaŭ 8.1), la Verilog inkluzivas vojojn en ĉi tio file estas relativaj al la rezulta dosierujo aŭ la fonto file kun la deklaroj `include`. En eldonoj post 8.1, la projekto file `inkluzivaj vojoj estas relativaj al la projekto file nur. La grafika uzulinterfaco en la pli novaj eldonoj ne aŭtomate ĝisdatigas la pli malnovan prj files por konformiĝi al la pli novaj reguloj. Por ĝisdatigi kaj uzi la malnovan projekton file, faru unu el la sekvaj:
· Mane redakti la prj-on file en tekstredaktilo kaj aldonu la jenon sur la
linio antaŭ ĉiu agordi_opcion -include_padon:
agordi_opcion -projekto_relativa_inkluzivas 1
· Komencu novan projekton per pli nova versio de la programaro kaj forigu la
malnova projekto. Tio faros la novan prj file obeu la novan regulon kie inkluzivaĵoj estas relativaj al la prj file.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Administrado de Projekto File Hierarkio

Administrado de Projekto File Hierarkio
La sekvaj sekcioj priskribas kiel vi povas krei kaj administri personigitajn dosierujojn kaj files en la Projekto view:
· Kreado de kutimaj dosierujoj · Manipulado de kutimaj projektaj dosierujoj · Manipulado de kutimaj Files

Krei Proprajn Dosierujojn
Vi povas krei logikajn dosierujojn kaj adapti ilin files en diversaj hierarkiaj grupoj ene de via Projekto viewTiujn dosierujojn eblas specifi per iu ajn nomo aŭ hierarkia nivelo. Ekzempleample, vi povas arbitre kongruigi vian operaciumon file strukturo aŭ HDL-logika hierarkio. Propraj dosierujoj distingiĝas per sia blua koloro.

Estas pluraj manieroj krei kutimajn dosierujojn kaj poste aldoni files al ili en projekto. Uzu unu el la jenaj metodoj:

1. Dekstre alklaku projekton file aŭ alia kutima dosierujo kaj elektu Aldoni Dosierujon el la ŝprucmenuo. Poste faru iun ajn el la jenaj file operacioj:

Dekstra klako montras tiel

sur tio

fyioleuoLcrOafnileesitahnedr

elekti elekti

Meti en Dosierujon. Submenuo ekzistanta dosierujo aŭ krei

nova dosierujo.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Administrado de Projekto File Hierarkio

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Notu, ke vi povas arbitre nomi la dosierujon, tamen ne uzu la signon (/) ĉar ĉi tio estas hierarkia apartigilo.
Por renomi dosierujon, dekstre alklaku la dosierujon kaj elektu Renomi de
la ŝprucmenuo. La dialogujo Renomi Dosierujon aperas; specifigu novan nomon.
2. Uzu la Aldoni Files al la dialogujo Projekto por aldoni la tutan enhavon de dosierhierarkio, kaj laŭvole meti files en kutimajn dosierujojn respondantajn al la dosierhierarkioj de la operaciumo listigitaj en la dialogujo.

Por fari tion, elektu la Aldoni File butono en la Projekto view.
Elektu iujn ajn petitajn dosierujojn kiel ekzemple dsp el la dialogujo, poste
alklaku la butonon Aldoni. Tio metas ĉiujn files el la dsp-hierarkio en la kutiman dosierujon, kiun vi ĵus kreis.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Administrado de Projekto File Hierarkio

Por aŭtomate meti la files en kutimajn dosierujojn respondantajn al
la hierarkio de dosierujoj de la operaciumo, marku la opcion nomatan Aldoni Files al Propraj Dosierujoj en la dialogujo.
Defaŭlte, la kutima dosiernomo estas la sama nomo kiel la dosierujo
enhavanta files aŭ dosierujo aldonota al la projekto. Tamen, vi povas modifi la nomojn de dosierujoj, alklakante la butonon "Dosierujoj". La jena dialogujo estas montrata.

Por uzi:
Nur la dosierujo enhavanta files por la dosiernomo, alklaku Uzi OS
Dosiernomo.
La vojnomo al la elektita dosierujo por determini la nivelon de
hierarkio reflektita por la kutima dosierujo-pado.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Administrado de Projekto File Hierarkio

Ĉapitro 4: Agordo de Logika Sinteza Projekto

3. Vi povas treni kaj faligi fileoj kaj dosierujoj el aplikaĵo OS Explorer en la Projekton viewĈi tiu funkcio haveblas sur komputiloj Vindozo kaj Linukso funkciigantaj per KDE.
Kiam vi trenas kaj faligas file, ĝi estas tuj aldonita al la projekto.
Se neniu projekto estas malfermita, la programaro kreas projekton.
Kiam vi trenas kaj faligas file super dosierujo, ĝi estos metita en tion
dosierujo. Komence, la Aldoni Filedialogujo s al Projekto estas montrata petante vin konfirmi la files estos aldonitaj al la projekto. Vi povas alklaki OK por akcepti la files. Se vi volas fari ŝanĝojn, vi povas alklaki la butonon Forigi Ĉion kaj specifi novan filtrilon aŭ opcion.

Noto: Por montri kutimajn dosierujojn en la Projekto view, elektu la Agordojn->Projekton View Opcioj-menuo, poste ŝalti/malŝalti la markobutonon por View Projekto Files en Propraj Dosierujoj en la dialogujo.

Manipulado de Propraj Projektaj Dosierujoj
La sekva proceduro priskribas kiel vi povas forigi fileojn el dosierujoj, forigi dosierujojn kaj ŝanĝi la dosierhierarkion.
1. Forigi a file el kutima dosierujo, ĉu:
Trenu kaj faligu ĝin en alian dosierujon aŭ sur la projekton. Marku la file, dekstre alklaku kaj elektu Forigi el Dosierujo el la
ŝprucmenuo.
Ne uzu la klavon Forigi (DEL), ĉar tio forigas la file de la projekto.
2. Por forigi kutiman dosierujon, marku ĝin, poste dekstre alklaku kaj elektu Forigi el la ŝprucmenuo aŭ premu la klavon DEL. Kiam vi forigas dosierujon, faru unu el la jenaj elektoj:
Alklaku Jes por forigi la dosierujon kaj la files enhavata en la dosierujo de
la projekto.
Alklaku Ne por simple forigi la dosierujon.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Administrado de Projekto File Hierarkio

3. Por ŝanĝi la hierarkion de la kutima dosierujo:
Trenu kaj faligu la dosierujon ene de alia dosierujo, por ke ĝi estu sub-
dosierujo aŭ super la projekto por movi ĝin al la plej alta nivelo.
Por forigi la ĉefnivelan hierarkion de kutima dosierujo, trenu kaj faligu
la deziratan subnivelon de hierarkio super la projekto. Poste forigu la malplenan radikan dosierujon por la dosierujo.
Por ekzample, se la ekzistanta kutima dosierujo estas:
/ Ekzampdosieroj/Verilog/RTL
Supozu, ke vi volas nur unu-nivelan RTL-hierarkion, tiam trenu kaj faligu RTL super la projekton. Poste, vi povas forigi la /Eks.amples/Verilog-dosierujo.

Manipulante Kutimon Files
Plie, vi povas plenumi la jenajn specojn de kutimaj file operacioj:
1. Por subpremi la montradon de fileen la dosierujoj Tipo, dekstre alklaku en la Projekto view kaj elektu Projekton View Opcioj aŭ elektu Opcioj->Projekto View Opcioj. Malŝalti la opcion View Projekto Files en Tipo-Dosierujoj en la dialogujo.
2. Montri files laŭ alfabeta ordo anstataŭ projekta ordo, marku la Ordigon Filebutono s en la Projekto view stirpanelo. Alklaku la malsupren-sagoklavon en la malsupra maldekstra angulo de la panelo por ŝalti kaj malŝalti la stirpanelon.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Administrado de Projekto File Hierarkio

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Ŝalti/Ŝalti Kontrolpanelon
3. Ŝanĝi la ordon de files en la projekto:
Certigu malŝalti kutimajn dosierujojn kaj ordigon files. Trenu kaj faligu file al la dezirata pozicio en la listo de files.
4. Por ŝanĝi la file tipon, trenu kaj faligu ĝin al la nova dosierujo de tipo. La programaro petos vin por konfirmo.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordado de Efektivigoj

Agordado de Efektivigoj
Efektivigo estas versio de projekto, efektivigita kun specifa aro de limigoj kaj aliaj agordoj. Projekto povas enhavi plurajn efektivigojn, ĉiu kun siaj propraj agordoj.

Laborante kun Pluraj Efektivigoj
La ilo Synplify Pro permesas al vi krei plurajn efektivigojn de la sama dezajno kaj poste kompari rezultojn. Ĉi tio permesas al vi eksperimenti kun malsamaj agordoj por la sama dezajno. Efektivigoj estas revizioj de via dezajno en la kunteksto de la sinteza programaro, kaj ne anstataŭigas eksteran fontkodan kontrolan programaron kaj procezojn.
1. Alklaku la butonon Aldoni Efektivigon aŭ elektu Projekto->Nova Efektivigo kaj agordu novajn aparatajn opciojn (langeto Aparato), novajn opciojn (langeto Opcioj), aŭ novan limigon. file (Langeto Limigoj).
La programaro kreas alian efektivigon en la projekto viewLa nova efektivigo havas la saman nomon kiel la antaŭa, sed kun malsama numera sufikso. La jena figuro montras du efektivigojn, rev1 kaj rev2, kun la nuna (aktiva) efektivigo elstarigita.

La nova efektivigo uzas la saman fontkodon files, sed malsamaj aparataj opcioj kaj limigoj. Ĝi kopias iujn files de la antaŭa efektivigo: la tlg-protokolo file, la srs RTL retlisto file, kaj la dosiero design_fsm.sdc file generita de FSM Explorer. La programaro konservas ripeteblan historion de la sintezaj kuroj.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordado de Efektivigoj

Ĉapitro 4: Agordo de Logika Sinteza Projekto

2. Reekzekutu la sintezon kun la novaj agordoj.
Por ruli nur la nunan efektivigon, alklaku Ruli.
Por ruli ĉiujn efektivigojn en projekto, elektu Ruli->Ruli Ĉiujn
Efektivigoj.
Vi povas uzi plurajn efektivigojn por provi malsaman parton aŭ eksperimenti kun malsama frekvenco. Vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por informoj pri agordado de opcioj.
La Projekto view montras ĉiujn efektivigojn kun la aktiva efektivigo elstarigita kaj la koresponda eligo files generita por la aktiva efektivigo montrata en la Rezultoj de Efektivigo view dekstre; ŝanĝi la aktivan efektivigon ŝanĝas la rezulton file montri. La fenestro Observi kontrolas la aktivan efektivigon. Se vi agordas ĉi tiun fenestron por observi ĉiujn efektivigojn, la nova efektivigo estas aŭtomate ĝisdatigita en la fenestro.
3. Komparu la rezultojn.
Uzu la Observfenestron por kompari elektitajn kriteriojn. Certigu, ke vi agordas
la efektivigojn, kiujn vi volas kompari per la komando Agordi Observadon. Vidu Uzado de la Observada Fenestro, en paĝo 190 por detaloj.

Por kompari detalojn, komparu la protokolon file rezultoj.
4. Por renomi efektivigon, klaku la dekstran musbutonon sur la nomo de la efektivigo en la projekto. view, elektu Ŝanĝi Nomon de Efektivigo el la ŝprucmenuo, kaj tajpu novan nomon.
Notu, ke la nuna uzulinterfaco anstataŭigas la efektivigon; eldonoj antaŭ 9.0 konservas la efektivigon por esti renomita.
5. Por kopii efektivigon, klaku la dekstran musbutonon sur la nomo de la efektivigo en la projekto. view, elektu Kopii Efektivigon el la ŝprucmenuo, kaj tajpu novan nomon por la kopio.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Agordado de Efektivigoj

6. Por forigi efektivigon, klaku la dekstran musbutonon sur la nomo de la efektivigo en la projekto. view, kaj elektu Forigi Efektivigon el la ŝprucmenuo.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo
Agordado de Efektivigaj Opcioj de Logika Sintezo
Vi povas agordi tutmondajn opciojn por viaj sintezaj efektivigoj, kelkaj el ili teĥnologie specifaj. Ĉi tiu sekcio priskribas kiel agordi tutmondajn opciojn kiel aparato, optimumigo kaj file opciojn per la komando Implementation Options. Por informoj pri agordado de limigoj por la efektivigo, vidu Specifo de SCOPE-Limigoj, en paĝo 119. Por informoj pri anstataŭigo de tutmondaj agordoj per individuaj atributoj aŭ direktivoj, vidu Specifo de Atributoj kaj Direktivoj, en paĝo 90.
Ĉi tiu sekcio diskutas la jenajn temojn:
· Agordado de Aparataj Opcioj, sur paĝo 75 · Agordado de Optimumigaj Opcioj, sur paĝo 78 · Specifado de Tutmonda Frekvenco kaj Limigo Files, sur paĝo 80 · Specifo de Rezultaj Opcioj, sur paĝo 82 · Specifo de Tempiga Raporta Eligo, sur paĝo 84 · Agordo de Verilog kaj VHDL Opcioj, sur paĝo 84
Agordado de Aparataj Opcioj
Aparataj opcioj estas parto de la tutmondaj opcioj, kiujn vi povas agordi por la sinteza ciklo. Ili inkluzivas la parton elekti (teknologio, parto kaj rapido-grado) kaj efektivigajn opciojn (enigo/eligo kaj ventoliloj). La opcioj kaj la efektivigo de ĉi tiuj opcioj povas varii de teknologio al teknologio, do kontrolu la ĉapitrojn pri la vendistoj en la Referenca Manlibro por informoj pri viaj vendistaj opcioj.
1. Malfermu la formularon Efektivigaj Opcioj alklakante la butonon Efektivigaj Opcioj aŭ elektante Projekto->Efektivigaj Opcioj, kaj alklaku la langeton Aparato supre se ĝi ne jam estas elektita.
2. Elektu la teknologion, parton, pakaĵon kaj rapidon. La disponeblaj opcioj varias, depende de la elektita teknologio.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
3. Agordu la aparato-mapajn opciojn. La opcioj varias, depende de la elektita teknologio.
Se vi ne certas pri la signifo de iu opcio, alklaku la opcion por vidi
priskribon en la suba kadro. Por plenaj priskriboj de la opcioj, alklaku F1 aŭ vidu la koncernan ĉapitron pri la vendisto en la Referenca Manlibro.
Por agordi opcion, tajpu la valoron aŭ marku la keston por ebligi ĝin.
Por pliaj informoj pri agordado de fanout-limoj kaj re-tempigo, vidu Agordado de Fanout-limoj, en paĝo 348, kaj Re-tempigo, en paĝo 334, respektive. Por detaloj pri aliaj vendist-specifaj opcioj, vidu la taŭgan ĉapitron pri la vendisto kaj teknologian familion en la Referenca Manlibro.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo

4. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK.
5. Alklaku la butonon Ekzekuti por sintezi la dezajnon. La programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.
6. Por agordi aparatajn opciojn per skripto, uzu la komandon set_option Tcl. La jena tabelo enhavas alfabetan liston de la aparataj opcioj en la langeto Aparato mapitaj al la ekvivalentaj Tcl-komandoj. Ĉar la opcioj estas teĥnologio- kaj familio-bazitaj, ĉiuj opcioj listigitaj en la tabelo eble ne haveblas en la elektita teĥnologio. Ĉiuj komandoj komenciĝas per set_option, sekvata de la sintakso en la kolumno kiel montrite. Kontrolu la Referencan Manlibron por la plej ampleksa listo de opcioj por via vendisto.
La jena tabelo montras plimulton de la aparataj opcioj.

Opcio Prinotitaj Ecoj por Analizisto Malŝalti Enmeton de Enigo/Eligo Ventoligilo Gvidilo

Tcl-Komando (agordi_opcion…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo

Opcio

Tcl-komando (agordi_opcion…)

Pako

-package pakaĵo_nomo

Parto

-parto parto_nomo

Solvu Miksitajn Ŝoforojn

-solvi_multoblan_pelilon {1|0}

Rapido

-rapideco_grado rapideco_grado

Teknologio

ŝlosilvorto -teknologio

Ĝisdatigu Kompilpunktajn Tempigajn Datumojn -update_models_cp {0|1}

Generado de datumbazo de HDL-analizisto -hdl_qload {1|0}

Agordado de Optimumigaj Opcioj
Optimumigaj opcioj estas parto de la tutmondaj opcioj, kiujn vi povas agordi por la efektivigo. Ĉi tiu sekcio klarigas kiel agordi opciojn kiel oftecon kaj tutmondajn optimumigajn opciojn kiel rimedan kunhavigon. Vi ankaŭ povas agordi kelkajn el ĉi tiuj opcioj per la taŭgaj butonoj en la uzantinterfaco.
1. Malfermu la formularon Efektivigaj Opcioj alklakante la butonon Efektivigaj Opcioj aŭ elektante Projekto->Efektivigaj Opcioj, kaj alklaku la langeton Opcioj supre.
2. Alklaku la optimumigajn opciojn, kiujn vi deziras, aŭ en la formularo aŭ en la Projekta menuo. viewViaj elektoj varias, depende de la teknologio. Se opcio ne haveblas por via teknologio, ĝi estas grizigita. Agordi la opcion en unu loko aŭtomate ĝisdatigas ĝin en la alia.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo

Projekto View

Optimumigaj Agordoj Efektivigaj Agordoj->Agordoj

Por detaloj pri uzado de ĉi tiuj optimumigoj vidu la jenajn sekciojn:

FSM-Kompililo FSM-Esplorilo
Rimeda Kunhavigo Retempigo

Optimigo de ŝtatmaŝinoj, sur paĝo 354
Funkciigante la FSM-Esplorilon, sur paĝo 359 Noto: Nur subaro de la Microsemi-teknologioj subtenas la opcion FSM-Esplorilon. Uzu la panelon Projekto->Efektivigaj Opcioj->Opcioj por determini ĉu ĉi tiu opcio estas subtenata por la aparato, kiun vi specifas en via ilo.
Kunhavigo de Rimedoj, sur paĝo 352
Retempigo, sur paĝo 334

La ekvivalentaj opcioj de la komando Tcl set_option estas jenaj:

Opcia FSM-Kompililo FSM-Esplorilo Rimeda Kunhavigo Retempigo

agordi_opcion Tcl-Komando Opcio -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
4. Alklaku la butonon Ekzekuti por ekzekuti la sintezon.
La programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.
Generado de datumbazo de HDL-analizisto
Defaŭlte, la programaro legas la tutan dezajnon, plenumas logikajn optimigojn kaj tempigan disvastiĝon, kaj skribas eliron al ununura retlisto (srs). Ju pli grandaj estas la dezajnoj, des pli malfacila estas la tempo por funkciigi kaj sencimigi la dezajnon.
Ĉi tiu opcio permesas al la kompililo antaŭdividi la dezajnon en plurajn modulojn, kiuj estas skribitaj al aparta retlisto. files (srs). Por ebligi ĉi tiun opcion, elektu la markobutonon Generado de Datumbazoj de HDL Analyst en la langeto Opcioj de la dialogujo Opcioj de Efektivigo. Ĉi tiu funkcio signife plibonigas memoruzadon por grandaj projektoj.
Ĉi tiu funkcio ankaŭ povas esti ebligita el la Tcl Script-fenestro per la jena set_option Tcl-komando:
agordi_opcion -hdl_qload 1
Post kiam la opcio Generado de Datumbazoj de HDL Analyst estas ebligita, uzu la opcion Pliiga Rapida Ŝarĝo en la ilo HDL Analyst por montri la dezajnon uzante aŭ unuopan retliston (srs) aŭ plurajn ĉefnivelajn RTL-modulajn retlistojn (srs). La ilo povas utiligi...tage de ĉi tiu funkcio per dinamika ŝarĝo nur de la koncerna dezajna hierarkio. Ekzempleampekzemple, la hierarkia foliumilo povas vastigi nur la pli malaltnivelan hierarkion laŭbezone por rapida ŝarĝo. La opcio "Pliiga Rapida Ŝarĝo" troviĝas en la panelo Ĝenerala de la dialogujo "Agordoj de HDL-Analizisto". Vidu Ĝenerala Panelo, en paĝo 304.

Specifado de Tutmonda Frekvenco kaj Limigo Files

Ĉi tiu proceduro klarigas kiel agordi la tutmondan frekvencon kaj specifi la limigon files por la efektivigo.

1. Por agordi tutmondan frekvencon, faru unu el la jenaj:

Tajpu tutmondan frekvencon en la Projekto view.

Malfermu la formularon Efektivigaj Opcioj alklakante la Efektivigon

Butono pri opcioj, langeto Limigoj.

selektado

Projekto->Efektivigo

Opcioj,

kaj

klaku

La ekvivalenta komando Tcl `set_option` estas `-frequency` frekvencValue.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo
Vi povas superregi la tutmondan frekvencon per lokaj limigoj, kiel priskribite en Specifo de SCOPE-Limigoj, sur paĝo 119. En la ilo Synplify Pro, vi povas aŭtomate generi horloĝlimigojn por via dezajno anstataŭ agordi tutmondan frekvencon. Vidu Uzado de Aŭtomataj Limigoj, sur paĝo 291 por detaloj.
Tutmonda Projekto pri Frekvenco kaj Limoj View
Efektivigaj Opcioj->Limigoj

2. Specifi limon filepor efektivigo, faru unu el la jenaj:
Elektu Projekto->Efektivigaj Agordoj->Limigoj. Kontrolu la limigon.
files, kiujn vi volas uzi en la projekto.
El la panelo Efektivigaj Opcioj->Limigoj, vi ankaŭ povas alklaki por
aldoni limigon file.
Kun la efektivigo, kiun vi volas uzi, elektita, alklaku Aldoni File en la
Projekto view, kaj aldonu la limon files vi bezonas.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
Por krei limigon files, vidu Specifigado de SCOPE-Limigoj, sur paĝo 119.
3. Forigi limon files el efektivigo, faru unu el la jenaj:
Elektu Projekto->Efektivigaj Opcioj->Limigoj. Malklaku la markobutonon
apud la file nomo.
En la Projekto view, dekstre alklaku la limigon file esti forigita kaj
elektu Forigi el la projekto.
Tio forigas la limon file de la efektivigo, sed ne forigas ĝin.
4. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK.
Kiam vi sintezas la dezajnon, la programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.
Specifi Rezultajn Opciojn
Ĉi tiu sekcio montras al vi kiel specifi kriteriojn por la eligo de la sinteza kuro.
1. Malfermu la formularon Efektivigaj Opcioj alklakante la butonon Efektivigaj Opcioj aŭ elektante Projekto->Efektivigaj Opcioj, kaj alklaku la langeton Efektivigaj Rezultoj supre.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo

2. Specifu la eliron files-ojn, kiujn vi volas generi.
Por generi mapitan retliston files, alklaku Skribi Mapitan Verilog-Netliston aŭ Skribi
Mapita VHDL-retlisto.
Por generi vendist-specifan limigon file por antaŭa komentado,
klaku Skribi Vendistan Limigon FileVidu Por detaloj pri ĉi tiu raporto, vidu Raporton pri Limkontrolado, en paĝo 270. de la Referenca Manlibro, en paĝo 56 por pliaj informoj.
3. Agordu la dosierujon, al kiu vi volas skribi la rezultojn.
4. Agordu la formaton por la eligo fileLa ekvivalenta Tcl-komando por skriptado estas project -result_format format.
Eble vi ankaŭ volas agordi atributojn por regi nommapadon. Por detaloj, vidu la koncernan ĉapitron pri la vendisto en la Referenca Manlibro.
5. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK.
Kiam vi sintezas la dezajnon, la programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
Specifi Tempigan Raportan Eligon
Vi povas determini kiom multe estas raportita en la tempiga raporto per agordo de la jenaj opcioj.
1. Elektu Projekton->Efektivigajn Opciojn, kaj alklaku la langeton Tempiga Raporto. 2. Agordu la nombron de kritikaj vojoj, kiujn vi volas, ke la programaro raportu.

3. Specifu la nombron de komencaj kaj finaj punktoj, kiujn vi volas vidi raportitaj en la sekcioj de la kritika vojo.
4. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordo de Efektivigaj Opcioj por Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK. Kiam vi sintezas la dezajnon, la programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.
Agordado de Verilog kaj VHDL opcioj
Kiam vi agordas la Verilog kaj VHDL fontkodon fileen via projekto, vi ankaŭ povas specifi certajn kompililajn opciojn.
Agordado de Verilog File Opcioj
Vi agordas Verilog file opciojn elektante aŭ Projekto->Efektivigaj Opcioj-> Verilog, aŭ Opcioj->Agordi Verilog-Kompililon.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo

1. Specifu la Verilog-formaton uzotan.
Por agordi la kompililon tutmonde por ĉiuj files en la projekto, elektu
Projekto->Efektivigaj Opcioj->Verilog. Se vi uzas Verilog 2001 aŭ SystemVerilog, kontrolu la Referencan Manlibron por subtenataj konstrukcioj.
Por specifi la Verilog-kompililon laŭ file bazon, elektu la file en la
Projekto viewDekstre alklaku kaj elektu File Opcioj. Elektu la taŭgan kompililon. La defaŭlta Verilog file formato por novaj projektoj estas SystemVerilog.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
2. Specifu la ĉefnivelan modulon se vi ankoraŭ ne faris tion en la Projekto view.
3. Por ĉerpi parametrojn el la fontkodo, faru la jenon:
Alklaku Eltiri Parametrojn. Por anstataŭigi la defaŭlton, enigu novan valoron por parametro.
La programaro uzas la novan valoron nur por la nuna efektivigo. Notu, ke parametro-ekstraktado ne estas subtenata por miksitaj dezajnoj.

4. Tajpu la direktivon en Kompililaj Direktivoj, uzante spacojn por apartigi la deklarojn. Vi povas tajpi direktivojn, kiujn vi normale enigus per la deklaroj 'ifdef' kaj 'define' en la kodon. Ekzempleampekzemple, ABC=30 rezultigas, ke la programaro skribas la jenajn deklarojn al la projekto file:
agordi_opcion -hdl_difini -agordi “ABC=30”
LO

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo
5. En la Ordo de Inkluzivaj Vojoj, specifu la serĉpadojn por la inkluzivaj komandoj por la Verilog fileojn, kiuj estas en via projekto. Uzu la butonojn en la supra dekstra angulo de la skatolo por aldoni, forigi aŭ reordigi la vojojn.
6. En la Bibliotekaj Dosierujoj, specifu la vojon al la dosierujo, kiu enhavas la bibliotekon. files por via projekto. Uzu la butonojn en la supra dekstra angulo de la skatolo por aldoni, forigi aŭ reordigi la vojojn.
7. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordo de Efektivigaj Opcioj por Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK. Kiam vi sintezas la dezajnon, la programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Projekto pri Logika Sintezo Agordo de Efektivigaj Opcioj por Logika Sintezo
Agordante VHDL File Opcioj
Vi agordas VHDL-on file opciojn elektante aŭ Projekto->Efektivigaj Opcioj->VHDL, aŭ Opcioj->Agordi VHDL-Kompililon.

Por VHDL-fonto, vi povas specifi la opciojn priskribitajn sube.
1. Specifu la ĉefnivelan modulon se vi ankoraŭ ne faris tion en la Projekto viewSe la ĉefnivela modulo ne troviĝas en la defaŭlta laborbiblioteko, vi devas specifi la bibliotekon, kie la kompililo povas trovi la modulon. Por informoj pri kiel fari tion, vidu VHDL-Panelon, en paĝo 200.
Vi ankaŭ povas uzi ĉi tiun opcion por mikslingvaj dezajnoj aŭ kiam vi volas specifi modulon, kiu ne estas la efektiva ĉefnivela ento por HDL Analyst-montrado kaj LdOe-cimado en la skemo. viewp. 2. Por uzanto-difinita ŝtatmaŝina kodado, faru la jenon:
Specifu la specon de kodado, kiun vi volas uzi.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Agordi Efektivigajn Opciojn por Logika Sintezo Ĉapitro 4: Agordi Projekton por Logika Sintezo
Malŝalti la FSM-kompililon.
Kiam vi sintezas la dezajnon, la programaro uzas la kompilajn direktivojn, kiujn vi ĉi tie agordas, por ĉifri la statmaŝinojn kaj ne ruligas la FSM-kompililon, kiu anstataŭigus la kompilajn direktivojn. Alternative, vi povas difini statmaŝinojn per la atributo syn_encoding, kiel priskribite en Difinante Statmaŝinojn en VHDL, en paĝo 308.
3. Por ĉerpi generilojn el la fontkodo, faru jenon:
Alklaku "Eltiri Ĝeneralajn Konstantojn". Por anstataŭigi la defaŭlton, enigu novan valoron por ĝenerala.
La programaro uzas la novan valoron nur por la nuna efektivigo. Notu, ke vi ne povas eltiri senmarkajn valorojn se vi havas mikslingvan dezajnon.

4. Por puŝi tristatojn trans procezajn/blokajn limojn, kontrolu, ke "Push Tristates" estas ebligita. Por detaloj, vidu la opcion "Push Tristates", en paĝo 212 en la Referenca Manlibro.
5. Difinu la interpreton de la direktivoj synthesis_on kaj synthesis_off:
Por ke la kompililo interpretu la direktivojn synthesis_on kaj synthesis_off
kiel translate_on/translate_off, ebligu la opcion Sintezo En/Mal Implementita kiel Traduko En/Malŝaltita.
Por ignori la direktivojn synthesis_on kaj synthesis_off, certigu, ke
ĉi tiu opcio ne estas markita. Vidu translate_off/translate_on, sur paĝo 226 en la Referenca Manlibro por pliaj informoj.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Specifo de Atributoj kaj Direktivoj

6. Agordu aliajn efektivigajn opciojn laŭbezone (vidu Agordi Efektivigajn Opciojn de Logika Sintezo, en paĝo 75 por listo de elektoj). Alklaku OK.
Kiam vi sintezas la dezajnon, la programaro kompilas kaj mapas la dezajnon uzante la opciojn, kiujn vi agordis.

Specifo de Atributoj kaj Direktivoj

Atributoj kaj direktivoj estas specifoj, kiujn vi asignas al dezajnaj objektoj por kontroli la manieron, kiel via dezajno estas analizata, optimumigita kaj mapita.
Atributoj regas mapadajn optimumigojn kaj direktivoj regas kompililajn optimumigojn. Pro ĉi tiu diferenco, vi devas specifi direktivojn en la fontkodo. Ĉi tiu tabelo priskribas la metodojn disponeblajn por krei atributajn kaj direktivajn specifojn:

VHDL Verilog SCOPE Redaktilaj Limigoj File

Atributoj Jes Jes Jes Jes

Direktivoj Jes Jes Ne Ne

Estas pli bone specifi atributojn en la SCOPE-redaktilo aŭ la limigoj file, ĉar vi ne devas unue rekompili la dezajnon. Por direktivoj, vi devas kompili la dezajnon por ke ili ekvalidu.
Se SCOPE/limoj file kaj la HDL-fontkodo estas specifitaj por dezajno, la limoj havas prioritaton kiam ekzistas konfliktoj.
Por pliaj detaloj, vidu la jenon:
· Specifo de Atributoj kaj Direktivoj en VHDL, sur paĝo 91 · Specifo de Atributoj kaj Direktivoj en Verilog, sur paĝo 92 · Specifo de Atributoj Uzante la SCOPE-Redaktilon, sur paĝo 93 · Specifo de Atributoj en la Limigoj File, sur paĝo 97

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Specifo de Atributoj kaj Direktivoj

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Specifo de Atributoj kaj Direktivoj en VHDL
Vi povas uzi aliajn metodojn por aldoni atributojn al objektoj, kiel listigita en Specifo de Atributoj kaj Direktivoj, en paĝo 90. Tamen, vi povas specifi direktivojn nur en la fontkodo. Estas du manieroj difini atributojn kaj direktivojn en VHDL:
· Uzante la antaŭdifinitan atributpakaĵon
· Deklarante la atributon ĉiufoje kiam ĝi estas uzata
Por detaloj pri la sintakso de VHDL-atributoj, vidu "VHDL Attribute and Directive Syntax", en paĝo 561 en la Referenca Manlibro.

Uzante la Antaŭdifinitan VHDL-Atributan Pakaĵon
La avancotagLa malavantaĝo de uzi la antaŭdifinitan pakaĵon estas, ke vi evitas redifini la atributojn kaj direktivojn ĉiufoje kiam vi inkluzivas ilin en la fontkodon. La malavantaĝotage estas, ke via fontkodo estas malpli portebla. La pakaĵo `attributes` troviĝas en `installDirectory/lib/vhd/synattr.vhd`.
1. Por uzi la antaŭdifinitan atributpakaĵon inkluzivitan en la programara biblioteko, aldonu ĉi tiujn liniojn al la sintakso:
biblioteko synplify; uzu synplify.attributes.all;
2. Aldonu la deziratan atributon aŭ direktivon post la deklaro de la dezajnunuo.
deklaroj; atributo atributo_nomo de objektoNomo: objektoTipo estas valoro;
Por ekzample:
ento simpledff estas haveno (q: el bit_vector(7 ĝis 0); d : en bit_vector(7 ĝis 0); clk : en bito);
atributo syn_noclockbuf de clk : signalo estas vera;
Por detaloj pri la sintaksaj konvencioj, vidu VHDL-Atributo- kaj Direktiva Sintakso, sur paĝo 561 en la Referenca Manlibro.
3. Aldonu la fonton file al la projekto.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Specifo de Atributoj kaj Direktivoj

Deklarado de VHDL-atributoj kaj direktivoj
Se vi ne uzas la pakaĵon `attributes`, vi devas redifini la atributojn ĉiufoje kiam vi inkluzivas ilin en la fontkodon.
1. Ĉiufoje kiam vi uzas atributon aŭ direktivon, difinu ĝin tuj post la deklaroj de la dezajnunuo uzante la jenan sintakson:
dezajna_unuo_deklaro; atributo atributaNomo: datumtipo; atributo atributaNomo de objektoNomo: objektoTipo estas valoro;
Por ekzample:
ento simpledff estas haveno (q: el bit_vector(7 ĝis 0); d : en bit_vector(7 ĝis 0); clk : en bito);
atributo syn_noclockbuf : bulea; atributo syn_noclockbuf de clk :signalo estas vera;
2. Aldonu la fonton file al la projekto.

Specifado de Atributoj kaj Direktivoj en Verilog
Vi povas uzi aliajn metodojn por aldoni atributojn al objektoj, kiel priskribite en Specifo de Atributoj kaj Direktivoj, en paĝo 90. Tamen, vi povas specifi direktivojn nur en la fontkodo.
Verilog ne havas antaŭdifinitajn sintezajn atributojn kaj direktivojn, do vi devas aldoni ilin kiel komentojn. La nomo de la atributo aŭ direktivo estas antaŭita de la ŝlosilvorto synthesis. Verilog files estas majusklaj kaj minusklaj, do atributoj kaj direktivoj devas esti specifitaj precize kiel prezentitaj en iliaj sintaksaj priskriboj. Por sintaksaj detaloj, vidu Verilog Attribute and Directive Syntax, sur paĝo 363 en la Referenca Manlibro.
1. Por aldoni atributon aŭ direktivon en Verilog, uzu la sintakson de Verilog-linio aŭ blokokomento (C-stila) rekte post la dezajna objekto. Blokokomentoj devas antaŭi la punktokomon, se tia ekzistas.
LO

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Specifo de Atributoj kaj Direktivoj

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Verilog-Bloka Komenta Sintakso
/* sintezo atributnomo = valoro */ /* sintezo dosierujonomo = valoro */

Sintakso de Verilog-Linio-Komento
// sintezo atributnomo = valoro // sintezo dosierujonomo = valoro

Por detaloj pri la sintaksaj reguloj, vidu Verilog-Atributo- kaj Direktiva Sintakso, sur paĝo 363 en la Referenca Manlibro. Jen ekzemploj:amples:
modulo fifo(eliro, eniro) /* sintezo syn_hier = “malmola” */;
2. Por aldoni plurajn atributojn aŭ direktivojn al la sama objekto, apartigu la atributojn per spacetoj, sed ne ripetu la ŝlosilvorton synthesis. Ne uzu komojn. Ekzempleample:
kazostato /* sintezo plena_kazo paralela_kazo */;
3. Se pluraj registroj estas difinitaj uzante unuopan Verilog-reg-deklaron kaj atributo estas aplikita al ili, tiam la sinteza programaro nur aplikas la laste deklaritan registron en la reg-deklaro. Ekzempleample:
reg [5:0] q, q_a, q_b, q_c, q_d /* sintezo syn_preserve=1 */;
La atributo syn_preserve aplikiĝas nur al q_d. Ĉi tio estas la atendata konduto por la sintezaj iloj. Por apliki ĉi tiun atributon al ĉiuj registroj, vi devas uzi apartan Verilog-reg-deklaron por ĉiu registro kaj apliki la atributon.

Specifi Atributojn Uzante la SCOPE-Redaktilon
La fenestro SCOPE provizas facile uzeblan interfacon por aldoni ajnan atributon. Vi ne povas uzi ĝin por aldoni direktivojn, ĉar ili devas esti aldonitaj al la fontkodo. files. (Vidu Specifo de Atributoj kaj Direktivoj en VHDL, en paĝo 91 aŭ Specifo de Atributoj kaj Direktivoj en Verilog, en paĝo 92). La jena proceduro montras kiel aldoni atributon rekte en la fenestron SCOPE.
1. Komencu per kompilita dezajno kaj malfermu la fenestron SCOPE. Por aldoni la atributojn al ekzistanta limigo file, malfermu la fenestron SCOPE alklakante la ekzistantan file en la Projekto viewPor aldoni la atributojn al nova file, alklaku la ikonon SCOPE kaj alklaku Inicialigi por malfermi la fenestron SCOPE.
2. Alklaku la langeton Atributoj ĉe la fundo de la fenestro SCOPE.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Specifo de Atributoj kaj Direktivoj

Vi povas aŭ elekti la objekton unue (paŝo 3) aŭ la atributon unue (paŝo 4).

3. Por specifi la objekton, faru unu el la jenaj agoj en la kolumno Objekto. Se vi jam specifis la atributon, la kolumno Objekto listigas nur validajn objektajn elektojn por tiu atributo.
Elektu la tipon de objekto en la kolumno Objekta Filtrilo, kaj poste elektu
objekton el la listo de elektoj en la kolumno Objekto. Tio estas la plej bona maniero certigi, ke vi specifas objekton taŭgan, kun la ĝusta sintakso.

LO
Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Specifo de Atributoj kaj Direktivoj

Ĉapitro 4: Agordo de Logika Sinteza Projekto

Trenu la objekton, al kiu vi volas aldoni la atributon, el la
RTL aŭ Teknologio views al la kolumno Objekto en la fenestro SCOPE. Por iuj atributoj, trenado kaj faligado eble ne elektos la ĝustan objekton. Ekzempleampekzemple, se vi volas agordi syn_hier sur modulo aŭ ento kiel kaj-pordego, vi devas agordi ĝin sur la view por tiu modulo. La objekto havus ĉi tiun sintakson: v:moduleName en Verilog, aŭ v:library.moduleName en VHDL, kie oni povas havi plurajn bibliotekojn.
Tajpu la nomon de la objekto en la kolumno Objekto. Se vi ne scias
la nomon, uzu la komandon Trovi aŭ la kolumnon Objekta Filtrilo. Certiĝu tajpi la taŭgan prefikson por la objekto kie ĝi estas bezonata. Ekzempleampekzemple, agordi atributon sur view, vi devas aldoni la prefikson v: al la nomo de la modulo aŭ ento. Por VHDL, vi eble devos specifi la bibliotekon kaj ankaŭ la nomon de la modulo.
4. Se vi unue specifis la objekton, vi nun povas specifi la atributon. La listo montras nur la validajn atributojn por la tipo de objekto, kiun vi elektis. Specifu la atributon tenante la musbutonon en la kolumno Atributo kaj elektante atributon el la listo.

Se vi unue elektis la objekton, la disponeblaj elektoj estas determinitaj de la elektita objekto kaj la teknologio, kiun vi uzas. Se vi unue elektis la atributon, la disponeblaj elektoj estas determinitaj de la teknologio.
Kiam vi elektas atributon, la fenestro SCOPE indikas la specon de valoro, kiun vi devas enigi por tiu atributo, kaj provizas koncizan priskribon de la atributo. Se vi unue elektis la atributon, nepre reiru kaj specifu la objekton.
5. Plenigu la valoron. Tenu la musbutonon en la kolumno Valoro, kaj elektu el la listo. Vi ankaŭ povas tajpi valoron.

Synplify Pro for Microsemi Edition Uzantgvidilo oktobro 2014

Ĉapitro 4: Starigo de Logika Sistemo

Dokumentoj/Rimedoj

SYnOPSYS FPGA Sintezo Synplify Pro por Microsemi Eldono [pdf] Uzantogvidilo
FPGA Sintezo Synplify Pro por Microsemi Eldono, Sintezo Synplify Pro por Microsemi Eldono, Synplify Pro por Microsemi Eldono, Pro por Microsemi Eldono, Microsemi Eldono, Eldono

Referencoj

Uzanto Manlibro

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition Uzantgvidilo

FPGA Synthesis Synplify Pro por Microsemi Edition

Specifoj

Produktaj Informoj

Produktaj Uzado-Instrukcioj

Ĉapitro 1: Enkonduko

Amplekso de la Dokumento

Komencante

Uzantinterfaco Finisview

Ĉapitro 2: FPGA-Sintezaj Dezajnaj Fluoj

Ĉapitro 3: Preparado de la Enigo

Oftaj Demandoj

Q: Ĉu mi povas fari kopiojn de la dokumentaro?

Q: Kiel mi lanĉas la programaron?

D: Kiu estas la celita publiko por ĉi tiu uzantogvidilo?

Dokumentoj/Rimedoj

Referencoj

Lasu komenton

Nuligi respondon