SYnOPSYS FPGA Synthesis Synplify Pro សម្រាប់ការណែនាំអ្នកប្រើប្រាស់ Microsemi Edition

Synopsys FPGA Synthesis - Synplify Pro សម្រាប់ Microsemi Edition
គឺជាឧបករណ៍ដ៏ទូលំទូលាយសម្រាប់ការអនុវត្ត FPGA ជាមួយផ្សេងៗ
លក្ខណៈពិសេសដែលត្រូវបានរចនាឡើងដើម្បីជួយអ្នកប្រើប្រាស់ក្នុងការសំយោគតក្កវិជ្ជា និងការរចនា
ហូរ។

ការណែនាំអំពីការប្រើប្រាស់ផលិតផល

ជំពូកទី១៖ សេចក្តីផ្តើម

ជំពូកនេះផ្តល់នូវការបញ្ចប់view នៃ Synopsys FPGA និង
ផលិតផលគំរូ ឧបករណ៍អនុវត្ត FPGA និង Synopsys FPGA
លក្ខណៈពិសេសឧបករណ៍។

វិសាលភាពនៃឯកសារ

សំណុំឯកសាររួមបញ្ចូលព័ត៌មានអំពីលក្ខណៈផលិតផល
ហើយត្រូវបានបម្រុងទុកសម្រាប់អ្នកប្រើប្រាស់ដែលចាប់អារម្មណ៍លើការសំយោគ និងការរចនា FPGA
ហូរ។

ការចាប់ផ្តើម

ដើម្បីចាប់ផ្តើមប្រើប្រាស់កម្មវិធី សូមបើកដំណើរការវាតាមការណែនាំដែលបានផ្តល់
សេចក្តីណែនាំ និងយោងទៅការណែនាំអ្នកប្រើប្រាស់សម្រាប់ជំនួយ។

ចំណុចប្រទាក់អ្នកប្រើលើសview

ស្គាល់ខ្លួនអ្នកជាមួយនឹងចំណុចប្រទាក់អ្នកប្រើដើម្បីឱ្យមានប្រសិទ្ធភាព
រុករកតាមលក្ខណៈពិសេសរបស់កម្មវិធី។

ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA

ជំពូកនេះរៀបរាប់លម្អិតអំពីលំហូរនៃការរចនាសំយោគតក្កវិជ្ជាសម្រាប់ FPGA
ការសំយោគ។

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

រៀនពីរបៀបប្រើប្រភពភាសាចម្រុះ Files និងការកើនឡើង
Compiler សម្រាប់ការរៀបចំបញ្ចូលប្រកបដោយប្រសិទ្ធភាព។

ចំណាំ៖ ត្រូវដឹងអំពីដែនកំណត់ដែលពាក់ព័ន្ធ
ជាមួយនឹងការប្រើប្រាស់ Incremental Compiler ។

សំណួរគេសួរញឹកញាប់

សំណួរ៖ តើខ្ញុំអាចថតចម្លងឯកសារបានទេ?

ចម្លើយ៖ បាទ កិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណអនុញ្ញាតឲ្យធ្វើច្បាប់ចម្លងសម្រាប់ផ្ទៃក្នុង
ប្រើតែជាមួយគុណលក្ខណៈត្រឹមត្រូវ។

សំណួរ៖ តើខ្ញុំចាប់ផ្តើមកម្មវិធីដោយរបៀបណា?

ចម្លើយ៖ សូមមើលផ្នែក "ការចាប់ផ្តើម" នៅក្នុងជំពូកទី 1 នៃ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់សម្រាប់ការណែនាំលម្អិតអំពីការចាប់ផ្តើមកម្មវិធី។

សំណួរ៖ តើទស្សនិកជនមានបំណងអ្វីសម្រាប់ការណែនាំអ្នកប្រើប្រាស់នេះ?

ចម្លើយ៖ ការណែនាំអ្នកប្រើប្រាស់គឺសំដៅលើបុគ្គលដែលចាប់អារម្មណ៍លើ FPGA
ការសំយោគនិងលំហូរនៃការរចនា។

View Fullscreen

Synopsys FPGA សំយោគ
Synplify Pro សម្រាប់ Microsemi Edition
ការណែនាំអ្នកប្រើប្រាស់
ខែតុលា ឆ្នាំ 2014

សេចក្តីជូនដំណឹងស្តីពីការរក្សាសិទ្ធិ និងព័ត៌មានកម្មសិទ្ធិ
រក្សាសិទ្ធិ © 2014 Synopsys, Inc. រក្សាសិទ្ធិគ្រប់យ៉ាង។ កម្មវិធី និងឯកសារនេះមានព័ត៌មានសម្ងាត់ និងកម្មសិទ្ធិដែលជាកម្មសិទ្ធិរបស់ក្រុមហ៊ុន Synopsys, Inc ។ កម្មវិធី និងឯកសារត្រូវបានផ្តល់ជូនក្រោមកិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណ ហើយអាចប្រើប្រាស់ ឬចម្លងបានតែតាមលក្ខខណ្ឌនៃកិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណប៉ុណ្ណោះ។ គ្មានផ្នែកណាមួយនៃកម្មវិធី និងឯកសារអាចត្រូវបានផលិតឡើងវិញ បញ្ជូន ឬបកប្រែក្នុងទម្រង់ណាមួយ ឬដោយមធ្យោបាយណាមួយឡើយ អេឡិចត្រូនិក មេកានិច សៀវភៅដៃ អុបទិក ឬបើមិនដូច្នេះទេ ដោយគ្មានការអនុញ្ញាតជាលាយលក្ខណ៍អក្សរជាមុនពី Synopsys, Inc. ឬ ដូចដែលបានផ្តល់ឱ្យយ៉ាងច្បាស់ដោយកិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណ។
សិទ្ធិថតចម្លងឯកសារ
កិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណជាមួយ Synopsys អនុញ្ញាតឱ្យអ្នកទទួលអាជ្ញាប័ណ្ណធ្វើច្បាប់ចម្លងឯកសារសម្រាប់តែការប្រើប្រាស់ផ្ទៃក្នុងរបស់វាប៉ុណ្ណោះ។
ច្បាប់ចម្លងនីមួយៗត្រូវរួមបញ្ចូលការរក្សាសិទ្ធិ ពាណិជ្ជសញ្ញា សញ្ញាសេវាកម្ម និងការជូនដំណឹងអំពីសិទ្ធិកម្មសិទ្ធទាំងអស់ ប្រសិនបើមាន។ អ្នកទទួលអាជ្ញាប័ណ្ណត្រូវតែកំណត់លេខបន្តបន្ទាប់គ្នាទៅនឹងច្បាប់ចម្លងទាំងអស់។ ច្បាប់ចម្លងទាំងនេះនឹងមានរឿងព្រេងខាងក្រោមនៅលើទំព័រគម្រប៖
"ឯកសារនេះត្រូវបានចម្លងដោយមានការអនុញ្ញាតពី Synopsys, Inc. សម្រាប់ការប្រើប្រាស់ផ្តាច់មុខរបស់ __________________________________________ និងបុគ្គលិករបស់វា។ នេះគឺជាលេខចម្លង __________ ។"
សេចក្តីថ្លែងការណ៍ត្រួតពិនិត្យទិសដៅ
ទិន្នន័យបច្ចេកទេសទាំងអស់ដែលមាននៅក្នុងការបោះពុម្ពផ្សាយនេះគឺស្ថិតនៅក្រោមច្បាប់ត្រួតពិនិត្យការនាំចេញរបស់សហរដ្ឋអាមេរិក។ ការលាតត្រដាងដល់ជនជាតិនៃប្រទេសផ្សេងទៀតដែលផ្ទុយនឹងច្បាប់របស់សហរដ្ឋអាមេរិកត្រូវបានហាមឃាត់។ វាជាទំនួលខុសត្រូវរបស់អ្នកអានក្នុងការកំណត់បទប្បញ្ញត្តិដែលអាចអនុវត្តបាន និងដើម្បីអនុលោមតាមបទប្បញ្ញត្តិទាំងនោះ។
LO

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបដិសេធ
SYNOPSYS, INC., និងអ្នកផ្តល់អាជ្ញាប័ណ្ណរបស់ខ្លួនមិនធ្វើការធានាលើប្រភេទណាមួយ បញ្ជាក់ ឬបង្កប់ន័យណាមួយឡើយ ទាក់ទងនឹងសម្ភារៈនេះ រួមទាំង ប៉ុន្តែមិនកំណត់ចំពោះ ការធានាជាក់ស្តែងនៃផ្នែកធានា គោលបំណង។
ពាណិជ្ជសញ្ញាដែលបានចុះបញ្ជី (®)
Synopsys, អ៊ីអន, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, MSPICE, Lightify, IAST ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, the Synplicity logo, Synplify, Synplify Pro, Synplify Environment, Synplify UMRBus, VCS, Vera, និង YIELDirector គឺជាពាណិជ្ជសញ្ញាដែលបានចុះបញ្ជីរបស់ Synopsys, Inc.
ពាណិជ្ជសញ្ញា (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC, Ultra Professional Design, DC Design DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HIMplus, i-Virtual Stepper, IICEN, in-T-andem Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Planet, អ្នកវិភាគ-អ្នកវិភាគ Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, និង Worksheet Buffer គឺជាពាណិជ្ជសញ្ញានៃ Synopsys ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

សញ្ញាសម្គាល់សេវាកម្ម (sm)
MAP-in, SVP Café, និង TAP-in គឺជាសញ្ញាសេវាកម្មរបស់ Synopsys, Inc. SystemC គឺជាពាណិជ្ជសញ្ញានៃ Open SystemC Initiative ហើយត្រូវបានប្រើប្រាស់ក្រោមអាជ្ញាប័ណ្ណ។ ARM និង AMBA គឺជាពាណិជ្ជសញ្ញាដែលបានចុះបញ្ជីរបស់ ARM Limited ។ Saber គឺជាពាណិជ្ជសញ្ញាចុះបញ្ជីរបស់ SabreMark Limited Partnership ហើយត្រូវបានប្រើប្រាស់ក្រោមអាជ្ញាប័ណ្ណ។ ឈ្មោះផលិតផល ឬក្រុមហ៊ុនផ្សេងទៀតទាំងអស់អាចជាពាណិជ្ជសញ្ញារបស់ម្ចាស់រៀងៗខ្លួន។
បោះពុម្ពនៅសហរដ្ឋអាមេរិក ខែតុលា ឆ្នាំ ២០១៤

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

មាតិកា

ជំពូកទី១៖ សេចក្តីផ្តើម
Synopsys FPGA និងផលិតផលគំរូ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 ឧបករណ៍អនុវត្ត FPGA ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 លក្ខណៈពិសេសឧបករណ៍ Synopsys FPGA ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៧
វិសាលភាពនៃឯកសារ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 សំណុំឯកសារ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ទស្សនិកជន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២១
ការចាប់ផ្តើម។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 ការចាប់ផ្តើមកម្មវិធី។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២២ ការទទួលជំនួយ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២២
ចំណុចប្រទាក់អ្នកប្រើលើសview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១០
ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA
លំហូរនៃការរចនាសំយោគតក្កវិជ្ជា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៦
ជំពូកទី 3: ការរៀបចំការបញ្ចូល
ការដំឡើងប្រភព HDL Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 ការបង្កើតប្រភព HDL Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 ការប្រើកម្មវិធីនិពន្ធជំនួយបរិបទ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 ពិនិត្យប្រភព HDL Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 ការកែសម្រួលប្រភព HDL Files ជាមួយកម្មវិធីកែអត្ថបទដែលភ្ជាប់មកជាមួយ។ . . . . . . . . . . . . . . . . . . . 35 ការកំណត់ការកែសម្រួលចំណូលចិត្តបង្អួច។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 ការប្រើកម្មវិធីនិពន្ធអត្ថបទខាងក្រៅ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 ការប្រើប្រាស់ផ្នែកបន្ថែមបណ្ណាល័យសម្រាប់បណ្ណាល័យ Verilog Fileស. . . . . . . . . . . . . . . . . . . . . . . ៤២
ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៤
ការប្រើប្រាស់ Incremental Compiler ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 ដែនកំណត់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៥០
ការប្រើប្រាស់លំហូរ Verilog រចនាសម្ព័ន្ធ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 ដែនកំណត់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៥២

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ធ្វើការជាមួយការរឹតត្បិត Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 ពេលណាត្រូវប្រើកម្រិត Files លើកូដប្រភព។ . . . . . . . . . . . . . . . . . . . . . . . 53 ការប្រើកម្មវិធីនិពន្ធអត្ថបទសម្រាប់កម្រិត Files (កេរ្តិ៍ដំណែល) ។ . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl ការណែនាំអំពីវាក្យសម្ព័ន្ធសម្រាប់កម្រិត Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 ការត្រួតពិនិត្យកម្រិត Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១០០
ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
ការដំឡើងគម្រោង Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 ការបង្កើតគម្រោង File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 ការបើកគម្រោងដែលមានស្រាប់ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 ការផ្លាស់ប្តូរទៅគម្រោងមួយ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 ការកំណត់គម្រោង View ការបង្ហាញចំណូលចិត្ត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 ការធ្វើបច្ចុប្បន្នភាព Verilog រួមបញ្ចូលផ្លូវនៅក្នុងគម្រោងចាស់ Fileស. . . . . . . . . . . . . . . . . . . . ៦៥
គម្រោងគ្រប់គ្រង File ឋានានុក្រម។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 ការបង្កើតថតផ្ទាល់ខ្លួន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 ការរៀបចំថតគម្រោងផ្ទាល់ខ្លួន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 រៀបចំ Custom Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១០០
ការកំណត់ការអនុវត្ត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 ធ្វើការជាមួយការអនុវត្តច្រើន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៧២
ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា។ . . . . . . . . . . . . . . . . . . . . . . . . . . 75 ការកំណត់ជម្រើសឧបករណ៍។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 ការកំណត់ជម្រើសបង្កើនប្រសិទ្ធភាព។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 ការបញ្ជាក់ប្រេកង់ និងកម្រិតសកល Fileស. . . . . . . . . . . . . . . . . . . . . . 80 បញ្ជាក់ជម្រើសលទ្ធផល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 ការបញ្ជាក់លទ្ធផលរបាយការណ៍ពេលវេលា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 ការកំណត់ Verilog និង VHDL ជម្រើស។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៨៤
ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 ការបញ្ជាក់គុណលក្ខណៈ និងការណែនាំនៅក្នុង VHDL ។ . . . . . . . . . . . . . . . . . . . . . . . . . 91 ការបញ្ជាក់គុណលក្ខណៈ និងការណែនាំនៅក្នុង Verilog ។ . . . . . . . . . . . . . . . . . . . . . . . . . 92 ការបញ្ជាក់គុណលក្ខណៈដោយប្រើកម្មវិធីនិពន្ធ SCOPE ។ . . . . . . . . . . . . . . . . . . . . . . . . 93 ការបញ្ជាក់គុណលក្ខណៈនៅក្នុងឧបសគ្គ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២២៥
កំពុងស្វែងរក Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 កំណត់អត្តសញ្ញាណ Files ដើម្បីស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 ត្រង Files ដើម្បីស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 ចាប់ផ្តើមការស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 លទ្ធផលស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
ទុកក្នុងប័ណ្ណសារ Files និងគម្រោង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 ទុកក្នុងប័ណ្ណសារគម្រោងមួយ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Un-archive a project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១០៤

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ចម្លងគម្រោង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១០៧
ជំពូកទី 5៖ ការបញ្ជាក់អំពីឧបសគ្គ
ដោយប្រើកម្មវិធីនិពន្ធ SCOPE ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 ការបង្កើតឧបសគ្គនៅក្នុងកម្មវិធីនិពន្ធ SCOPE ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 ការបង្កើតឧបសគ្គជាមួយពាក្យបញ្ជាគំរូ FDC ។ . . . . . . . . . . . . . . . ១១៦
ការកំណត់កម្រិត SCOPE ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 ការបញ្ចូល និងកែសម្រួលដែនកំណត់វិសាលភាព។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 ការកំណត់ទ្រនិចនាឡិកា និងផ្លូវ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 ការកំណត់កម្រិតបញ្ចូល និងទិន្នផល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 ការបញ្ជាក់ប្រភេទស្តង់ដារ I/O Pad ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 ការប្រើប្រាស់ TCL View នៃ SCOPE GUI ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 គោលការណ៍ណែនាំសម្រាប់ការបញ្ចូល និងកែសម្រួលឧបសគ្គ។ . . . . . . . . . . . . . . . . . . . . . . . ១២៧
ការបញ្ជាក់ការលើកលែងពេលវេលា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 ការកំណត់ពី/ទៅ/ឆ្លងកាត់ចំណុចសម្រាប់ការលើកលែងពេលវេលា។ . . . . . . . . . . . . . . . . 130 ការកំណត់ផ្លូវពហុកង់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 ការកំណត់ផ្លូវមិនពិត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៣៥
ស្វែងរកវត្ថុជាមួយ Tcl ស្វែងរក និងពង្រីក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 ការបញ្ជាក់លំនាំស្វែងរកសម្រាប់ការស្វែងរក Tcl ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 ការចម្រាញ់ Tcl ស្វែងរកលទ្ធផលជាមួយ -filter ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 ការប្រើ Tcl ស្វែងរកពាក្យបញ្ជាដើម្បីកំណត់បណ្តុំ។ . . . . . . . . . . . . . . . . . . . . 138 ការប្រើ Tcl ពង្រីកពាក្យបញ្ជាដើម្បីកំណត់បណ្តុំ។ . . . . . . . . . . . . . . . . . 140 ពិនិត្យ Tcl ស្វែងរក និងពង្រីកលទ្ធផល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 ការប្រើ Tcl ស្វែងរក និងពង្រីកនៅក្នុង Batch Mode ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៤២
ការប្រើប្រាស់បណ្តុំ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 ការប្រៀបធៀបនៃវិធីសាស្រ្តសម្រាប់កំណត់ការប្រមូល។ . . . . . . . . . . . . . . . . . . . . . . 144 ការបង្កើត និងប្រើប្រាស់បណ្តុំ SCOPE ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 ការបង្កើតបណ្តុំដោយប្រើពាក្យបញ្ជា Tcl ។ . . . . . . . . . . . . . . . . . . . . . . . . . . ១៤៧ Viewing និងរៀបចំការប្រមូលជាមួយពាក្យបញ្ជា Tcl ។ . . . . . . . . . . . . . . ១៥០
ការបំប្លែង SDC ទៅ FDC ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៥៤
ដោយប្រើកម្មវិធីនិពន្ធ SCOPE (កេរ្តិ៍ដំណែល) ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 ការបញ្ចូល និងកែសម្រួលដែនកំណត់នៃវិសាលភាព (កេរ្តិ៍ដំណែល) ។ . . . . . . . . . . . . . . . . . . . . 157 ការបញ្ជាក់ដែនកំណត់ពេលវេលានៃវិសាលភាព (កេរ្តិ៍ដំណែល) ។ . . . . . . . . . . . . . . . . . . . . . . 159 ការបញ្ចូលការកំណត់លំនាំដើម។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 ការកំណត់ទ្រនិចនាឡិកា និងផ្លូវ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 ការកំណត់នាឡិកា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 ការកំណត់កម្រិតបញ្ចូល និងទិន្នផល (កេរ្តិ៍ដំណែល) ។ . . . . . . . . . . . . . . . . . . . . . . 169 ការកំណត់ផ្លូវមិនពិត (កេរដំណែល)។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៧០

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី៦៖ ការសំយោគ និងវិភាគលទ្ធផល
ការសំយោគការរចនារបស់អ្នក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 ដំណើរការសំយោគតក្កវិជ្ជា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 ការប្រើប្រាស់ការត្រួតពិនិត្យទាន់សម័យសម្រាប់ការគ្រប់គ្រងការងារ។ . . . . . . . . . . . . . . . . . . . . . ១៧៤
ពិនិត្យកំណត់ហេតុ File លទ្ធផល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៧៩ Viewing និងធ្វើការជាមួយកំណត់ហេតុ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ការចូលប្រើរបាយការណ៍ជាក់លាក់យ៉ាងឆាប់រហ័ស។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 ការចូលប្រើលទ្ធផលពីចម្ងាយ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 ការវិភាគលទ្ធផលដោយប្រើកំណត់ហេតុ File របាយការណ៍។ . . . . . . . . . . . . . . . . . . . . . . . . 189 ការប្រើប្រាស់បង្អួចមើល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 ពិនិត្យការប្រើប្រាស់ធនធាន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៩១
ការគ្រប់គ្រងសារ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 ការពិនិត្យមើលលទ្ធផលនៅក្នុងសារ Viewអេ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 ការត្រងសារក្នុងសារ Viewអេ។ . . . . . . . . . . . . . . . . . . . . . . . . . . 195 ត្រងសារពីបន្ទាត់ពាក្យបញ្ជា។ . . . . . . . . . . . . . . . . . . . . . . . . . 197 ស្វ័យប្រវត្តិកម្មតម្រងសារជាមួយស្គ្រីប Tcl ។ . . . . . . . . . . . . . . . . . . . . . . . 198 កំណត់ហេតុ File ការគ្រប់គ្រងសារ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 ការព្រមានអំពីការគ្រប់គ្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២០៣
ការប្រើ បន្ត លើ កំហុស។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 ការប្រើប្រាស់ Continue on Error សម្រាប់ Compile Point Synthesis ។ . . . . . . . . . . . . . . . . . . ២០៣
ជំពូកទី 7៖ ការវិភាគជាមួយអ្នកវិភាគ HDL និង FSM Viewer
ធ្វើការនៅក្នុង Schematic Viewស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 ភាពខុសគ្នារវាងអ្នកវិភាគ HDL Viewស. . . . . . . . . . . . . . . . . . . . . . . . 209 ការបើក Viewស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១២ Viewក្នុងលក្ខណៈសម្បត្តិវត្ថុ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 ការជ្រើសរើសវត្ថុក្នុង RTL/Technology Viewស. . . . . . . . . . . . . . . . . . . . . . . 215 ធ្វើការជាមួយពហុសន្លឹក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 ការផ្លាស់ប្តូររវាង Views នៅក្នុងបង្អួចគ្រោងការណ៍។ . . . . . . . . . . . . . . . . . . . . . . 218 ការកំណត់គ្រោងការណ៍ View ចំណូលចិត្ត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 ការគ្រប់គ្រងវីនដូ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២២១
ការរុករកឋានានុក្រមរចនា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 ឆ្លងកាត់ឋានានុក្រមរចនាជាមួយនឹងកម្មវិធីរុករកឋានានុក្រម។ . . . . . . . . . . . . . . . 222 ការរុករកឋានានុក្រមវត្ថុដោយការរុញ/លោត។ . . . . . . . . . . . . . . . . . . . . . . 223 ការរុករកឋានានុក្រមវត្ថុនៃវត្ថុតម្លាភាព។ . . . . . . . . . . . . . . . . . . ២២៨
ការស្វែងរកវត្ថុ។ . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 ការរុករកដើម្បីស្វែងរកវត្ថុនៅក្នុងអ្នកវិភាគ HDL Viewស. . . . . . . . . . . . . . . . . . . . . . . 230 ការប្រើប្រាស់ Find សម្រាប់ការស្វែងរកតាមឋានានុក្រម និងដាក់កម្រិត។ . . . . . . . . . . . . . . . . . . . 232 ការប្រើអក្សរជំនួសជាមួយពាក្យបញ្ជាស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៣៥

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការរួមបញ្ចូលការស្វែងរកជាមួយនឹងការត្រងដើម្បីកែលម្អការស្វែងរក។ . . . . . . . . . . . . . . . . . . . . . 240 ការប្រើប្រាស់ Find ដើម្បីស្វែងរក Output Netlist ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៤០
ការពិនិត្យឆ្លងកាត់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 ការត្រួតពិនិត្យឆ្លងកាត់ក្នុង RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 243 ការពិនិត្យឆ្លងពី RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . 244 ការពិនិត្យឆ្លងកាត់ពីបង្អួចកម្មវិធីនិពន្ធអត្ថបទ។ . . . . . . . . . . . . . . . . . . . . . . . . . . 246 ឆ្លងកាត់ការស៊ើបអង្កេតពី Tcl Script Window ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 ការត្រួតពិនិត្យឆ្លងកាត់ពី FSM Viewអេ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៥០
ការវិភាគជាមួយឧបករណ៍វិភាគ HDL ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៥១ Viewក្នុងឋានានុក្រមរចនា និងបរិបទ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 គ្រោងការណ៍ត្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 ការពង្រីក Pin និង Net Logic ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 ការពង្រីក និង Viewការតភ្ជាប់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 ឋានានុក្រមគ្រោងការណ៍រុញភ្ជាប់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 កាត់បន្ថយការប្រើប្រាស់អង្គចងចាំពេលកំពុងវិភាគការរចនា។ . . . . . . . . . . . . . . . . . . ២៦៧
ការប្រើប្រាស់ FSM Viewអេ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៦៧
ជំពូកទី ៨៖ ការវិភាគពេលវេលា
ការវិភាគពេលវេលាតាមគ្រោងការណ៍ Viewស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៧៤ Viewព័ត៌មានអំពីពេលវេលា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 សេចក្តីជូនដំណឹងអំពីការកំណត់ពេលវេលានៅក្នុងគ្រោងការណ៍ Viewស. . . . . . . . . . . . . . . . . . 275 ការវិភាគដើមឈើនាឡិកានៅក្នុង RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ១៨ Viewផ្លូវសំខាន់ៗ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ការដោះស្រាយភាពយឺតយ៉ាវអវិជ្ជមាន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៨០
ការបង្កើតរបាយការណ៍ពេលវេលាផ្ទាល់ខ្លួនជាមួយ STA ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៨១
ការប្រើការកំណត់រចនាការវិភាគ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 សេណារីយ៉ូសម្រាប់ការប្រើប្រាស់ការកំណត់រចនាសម្ព័ន្ធការវិភាគ។ . . . . . . . . . . . . . . . . . . . . . 285 ការបង្កើត ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 ការប្រើឈ្មោះវត្ថុឱ្យបានត្រឹមត្រូវនៅក្នុង adc File . . . . . . . . . . . . . . . . . . . . . . . . . ៣៦
ការប្រើប្រាស់ការរឹតបន្តឹងដោយស្វ័យប្រវត្តិ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 លទ្ធផលនៃឧបសគ្គស្វ័យប្រវត្តិ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ២៩៣
ជំពូកទី 9: ការសន្និដ្ឋានវត្ថុកម្រិតខ្ពស់
ការកំណត់ប្រអប់ខ្មៅសម្រាប់ការសំយោគ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 ប្រអប់ខ្មៅភ្លាមៗ និង I/Os នៅក្នុង Verilog ។ . . . . . . . . . . . . . . . . . . . . . . . . . 298 ប្រអប់ខ្មៅភ្លាមៗ និង I/Os នៅក្នុង VHDL ។ . . . . . . . . . . . . . . . . . . . . . . . . . 300 ការបន្ថែមការកំណត់ពេលវេលាប្រអប់ខ្មៅ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 ការបន្ថែមគុណលក្ខណៈប្រអប់ខ្មៅផ្សេងទៀត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣០៦

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ម៉ាស៊ីនរដ្ឋសម្រាប់ការសំយោគ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 ការកំណត់ម៉ាស៊ីនរដ្ឋនៅក្នុង Verilog ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 ការកំណត់ម៉ាស៊ីនរដ្ឋនៅក្នុង VHDL ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 ការបញ្ជាក់ FSMs ជាមួយនឹងគុណលក្ខណៈ និងសេចក្តីណែនាំ។ . . . . . . . . . . . . . . . . . . . . . . . ៣០៩
បញ្ជាក់ FSMs សុវត្ថិភាព។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣១១
ការសន្និដ្ឋាន RAM ដោយស្វ័យប្រវត្តិ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 រារាំង RAM ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . គុណលក្ខណៈ RAM 314 ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 ការសន្និដ្ឋានប្លុក RAM ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣១៧
ការចាប់ផ្តើម RAM ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 ការចាប់ផ្តើម RAM នៅក្នុង Verilog ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 ការចាប់ផ្តើម RAM ក្នុង VHDL ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣២៤
ជំពូកទី 10៖ ការបញ្ជាក់ការបង្កើនប្រសិទ្ធភាពកម្រិតនៃការរចនា
គន្លឹះសម្រាប់ការបង្កើនប្រសិទ្ធភាព។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 គន្លឹះបង្កើនប្រសិទ្ធភាពទូទៅ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 ការបង្កើនប្រសិទ្ធភាពសម្រាប់តំបន់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 ការបង្កើនប្រសិទ្ធភាពសម្រាប់ពេលវេលា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៣២
ចូលនិវត្តន៍។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 ការគ្រប់គ្រងការចូលនិវត្តន៍។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 ការចូលនិវត្តន៍ Exampឡេ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 របាយការណ៍ចូលនិវត្តន៍។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 របៀបនៃការចូលនិវត្តន៍ដំណើរការ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៣៨
ការរក្សាវត្ថុពីការធ្វើឱ្យប្រសើរទៅឆ្ងាយ។ . . . . . . . . . . . . . . . . . . . . . . . . . 342 ការប្រើប្រាស់ syn_keep សម្រាប់ការរក្សាទុក ឬការចម្លង។ . . . . . . . . . . . . . . . . . . . . . . 343 ការត្រួតត្រាលើឋានានុក្រមរុញភ្ជាប់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 រក្សាឋានានុក្រម។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៤៦
បង្កើនប្រសិទ្ធភាព Fanout ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 ការកំណត់កម្រិត Fanout ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 ការគ្រប់គ្រងការបណ្ដុះ និងការចម្លង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៥០
ការចែករំលែកធនធាន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៥២
ការបញ្ចូល I/Os ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៥៣
បង្កើនប្រសិទ្ធភាពម៉ាស៊ីនរដ្ឋ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 ការសម្រេចចិត្តថាពេលណាត្រូវបង្កើនប្រសិទ្ធភាពម៉ាស៊ីនរដ្ឋ។ . . . . . . . . . . . . . . . . . . . . . . . . . . 354 ដំណើរការ FSM Compiler LO ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 ដំណើរការ FSM Explorer ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៥៩
ការបញ្ចូលការស៊ើបអង្កេត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៦២

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបញ្ជាក់ការស៊ើបអង្កេតនៅក្នុងកូដប្រភព។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 ការបន្ថែមគុណលក្ខណៈ Probe អន្តរកម្ម។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៦៣
ជំពូកទី 11: ធ្វើការជាមួយចំណុចចងក្រង
ចងក្រងចំណុចមូលដ្ឋាន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៦៦ អាវ៉ានtages នៃ Compile Point Design ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 ចំណុចចងក្រងដោយដៃ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nested Compile Points ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 ចងក្រងប្រភេទចំណុច។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៧០
ចងក្រងមូលដ្ឋានសំយោគចំណុច។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compile Point Constraint Fileស. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 គំរូតក្កវិជ្ជាចំណុចប្រទាក់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interface Timing សម្រាប់ Compile Points ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 ចងក្រងសំយោគចំណុច។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 បង្កើនការសំយោគចំណុចចងក្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Forward-annotation of Compile Point Timing Constraints ។ . . . . . . . . . . . . . . . ៣៨៤
ការសំយោគពិន្ទុចងក្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 លំហូរចំណុចចងក្រងដោយដៃ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 ការបង្កើតឧបសគ្គកម្រិតកំពូល File សម្រាប់ពិន្ទុចងក្រង។ . . . . . . . . . . . . . . . 388 ការកំណត់ចំណុចចងក្រងដោយដៃ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 ការកំណត់ឧបសគ្គនៅកម្រិត Compile Point ។ . . . . . . . . . . . . . . . . . . . . . . . 391 ការវិភាគលទ្ធផលពិន្ទុចងក្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៣៩៣
ការប្រើប្រាស់ពិន្ទុចងក្រងជាមួយនឹងលក្ខណៈពិសេសផ្សេងទៀត។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 ការរួមបញ្ចូលគ្នានៃចំណុចចងក្រងជាមួយនឹងការដំណើរការច្រើន . . . . . . . . . . . . . . . . . . . . . . . ៣៩៦
ការសំយោគឡើងវិញជាលំដាប់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 ការសំយោគពិន្ទុចងក្រងឡើងវិញជាលំដាប់។ . . . . . . . . . . . . . . . . . . . . . . . . ៣៩៧
ជំពូកទី 12: ធ្វើការជាមួយការបញ្ចូល IP
បង្កើត IP ជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 បញ្ជាក់ FIFOs ជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 បញ្ជាក់ RAM ជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 បញ្ជាក់ Byte-Enable RAMs ជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . 416 ការបញ្ជាក់ ROM ជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 ការបញ្ជាក់បន្ថែម/ដកជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . 427 ការបញ្ជាក់បញ្ជរជាមួយ SYNCore ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៣៤
លំហូរអ៊ិនគ្រីប IP របស់ Synopsys FPGA ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 ជាងview នៃលំហូរ IP របស់ Synopsys FPGA ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 ការអ៊ិនគ្រីប និងការឌិគ្រីប។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៤២
ធ្វើការជាមួយ IP ដែលបានអ៊ិនគ្រីប។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៤៦

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការអ៊ិនគ្រីប IP របស់អ្នក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 ការអ៊ិនគ្រីប IP ជាមួយស្គ្រីប encryptP1735.pl ។ . . . . . . . . . . . . . . . . . . . . . . . . 448 ការអ៊ិនគ្រីប IP ជាមួយស្គ្រីបអ៊ិនគ្រីបអាយភី។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 ការបញ្ជាក់វិធីសាស្ត្របញ្ចេញស្គ្រីប។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 ការរៀបចំកញ្ចប់ IP ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៥៦
ការប្រើប្រាស់ Hyper Source ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 ការប្រើប្រាស់ Hyper Source សម្រាប់ Prototyping ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 ការប្រើប្រាស់ Hyper Source សម្រាប់ការរចនា IP ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 សញ្ញាខ្សែស្រឡាយតាមរយៈឋានានុក្រមរចនានៃ IP ។ . . . . . . . . . . . . . . ៤៦១
ជំពូកទី 13៖ ដំណើរការបង្កើនប្រសិទ្ធភាពសម្រាប់ផលិតភាព
ការប្រើប្រាស់ Batch Mode ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 ដំណើរការ Batch Mode នៅលើគម្រោងមួយ។ File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 ដំណើរការ Batch Mode ជាមួយ Tcl Script ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 អាជ្ញាប័ណ្ណជួរ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៦៩
ធ្វើការជាមួយ Tcl Scripts និង Commands ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 ការប្រើពាក្យបញ្ជា Tcl និងស្គ្រីប។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 ការបង្កើតស្គ្រីបការងារ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 ការកំណត់ចំនួនការងារប៉ារ៉ាឡែល។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 ការបង្កើតស្គ្រីបសំយោគ Tcl ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 ការប្រើប្រាស់អថេរ Tcl ដើម្បីសាកល្បងប្រេកង់នាឡិកាផ្សេងៗគ្នា។ . . . . . . . . . . . . . . . . . 476 ការប្រើប្រាស់អថេរ Tcl ដើម្បីសាកល្បងបច្ចេកវិទ្យាគោលដៅជាច្រើន។ . . . . . . . . . . . . . . . . 478 ដំណើរការសំយោគបាតឡើងជាមួយនឹងស្គ្រីប។ . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៧៩
លំហូរដោយស្វ័យប្រវត្តិជាមួយ synhooks.tcl ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៧៩
ជំពូកទី 14: ការប្រើប្រាស់ពហុដំណើរការ
ដំណើរការច្រើនជាមួយនឹងចំណុចចងក្រង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 ការកំណត់ការងារប៉ារ៉ាឡែលអតិបរមា។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 ការប្រើប្រាស់អាជ្ញាប័ណ្ណ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៨៥
ជំពូកទី 15៖ ការបង្កើនប្រសិទ្ធភាពសម្រាប់ Microsemi Designs
ការធ្វើឱ្យប្រសើរនូវការរចនា Microsemi ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 ដោយប្រើប្រអប់ខ្មៅ Microsemi ដែលបានកំណត់ជាមុន។ . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 ដោយប្រើ Smartgen Macros ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 ធ្វើការជាមួយ Radhard Designs ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 ការបញ្ជាក់កម្រិត syn_radhard នៅក្នុងកូដប្រភព។ . . . . . . . . . . . . . . . . . . . . . . 490 LO
ជំពូកទី 16: ធ្វើការជាមួយលទ្ធផលសំយោគ
ការបញ្ជូនព័ត៌មានទៅកាន់ឧបករណ៍ P&R ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៩៤

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបញ្ជាក់ទីតាំង Pin ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 ការបញ្ជាក់ទីតាំងសម្រាប់កំពង់ផែ Microsemi Bus ។ . . . . . . . . . . . . . . . . . . . . . . . . 495 ការបញ្ជាក់ម៉ាក្រូ និងចុះឈ្មោះទីកន្លែង។ . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៩៥
ការបង្កើតទិន្នផលជាក់លាក់របស់អ្នកលក់។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 គោលដៅទិន្នផលទៅកាន់អ្នកលក់របស់អ្នក។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 ការកំណត់ទម្រង់បញ្ជីសុទ្ធតាមបំណង។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៤៩៧
ជំពូកទី 17: ដំណើរការប្រតិបត្តិការក្រោយការសំយោគ
ដំណើរការ P&R ដោយស្វ័យប្រវត្តិបន្ទាប់ពីការសំយោគ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៥០០
ធ្វើការជាមួយឧបករណ៍កំណត់អត្តសញ្ញាណ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 ចាប់ផ្តើមពីឧបករណ៍ Synplify Pro ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 ការដោះស្រាយបញ្ហាជាមួយនឹងការបើកដំណើរការកំណត់អត្តសញ្ញាណ។ . . . . . . . . . . . . . . . . . . . . . . . . . . 503 ដោយប្រើឧបករណ៍កំណត់អត្តសញ្ញាណ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 ការប្រើពិន្ទុចងក្រងជាមួយឧបករណ៍កំណត់អត្តសញ្ញាណ។ . . . . . . . . . . . . . . . . . . . . . . . . . . ៥០៦
ការក្លែងធ្វើជាមួយឧបករណ៍ VCS ។ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ៥០៨

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 1
សេចក្តីផ្តើម
ការណែនាំនេះចំពោះកម្មវិធី Synplify Pro® ពិពណ៌នាដូចខាងក្រោម៖
· Synopsys FPGA and Prototyping Products នៅទំព័រ 16 · វិសាលភាពនៃឯកសារ នៅទំព័រ 21 · ការចាប់ផ្តើម នៅទំព័រ 22 · ចំណុចប្រទាក់អ្នកប្រើលើសviewនៅទំព័រ 24

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី១៖ សេចក្តីផ្តើម

Synopsys FPGA និងផលិតផលគំរូ

Synopsys FPGA និងផលិតផលគំរូ
តួរលេខខាងក្រោមបង្ហាញផលិតផលគ្រួសារ Synopsys FPGA និង Prototyping ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

Synopsys FPGA និងផលិតផលគំរូ

ជំពូកទី១៖ សេចក្តីផ្តើម

ឧបករណ៍អនុវត្ត FPGA
ផលិតផល Synplify Pro និង Synplify Premier គឺជាឧបករណ៍សំយោគ RTL ដែលត្រូវបានរចនាឡើងជាពិសេសសម្រាប់ FPGAs (អារេច្រកទ្វារដែលអាចសរសេរកម្មវិធីបាន) និង CPLDs (ឧបករណ៍តក្កវិជ្ជាស្មុគស្មាញ) ។

កម្មវិធី Synplify Pro Synthesis
កម្មវិធីសំយោគ Synplify Pro FPGA គឺជាស្តង់ដារឧស្សាហកម្មជាក់ស្តែងសម្រាប់ផលិតការរចនា FPGA ដែលមានប្រសិទ្ធភាពខ្ពស់ និងមានប្រសិទ្ធភាព។ តែមួយគត់របស់វា។
Behavior Extracting Synthesis Technology® (BEST) algorithms អនុវត្ត
ការបង្កើនប្រសិទ្ធភាពកម្រិតខ្ពស់ មុនពេលសំយោគកូដ RTL ទៅជាតក្កវិជ្ជា FPGA ជាក់លាក់។ វិធីសាស្រ្តនេះអនុញ្ញាតឱ្យមានការបង្កើនប្រសិទ្ធភាពខ្ពស់នៅទូទាំង FPGA រយៈពេលដំណើរការលឿន និងសមត្ថភាពក្នុងការគ្រប់គ្រងការរចនាដ៏ធំបំផុត។ កម្មវិធី Synplify Pro គាំទ្រការបង្កើតភាសា VHDL និង Verilog ចុងក្រោយបំផុត រួមទាំង SystemVerilog និង VHDL 2008 ។ ឧបករណ៍នេះគឺជាបច្ចេកវិទ្យាឯករាជ្យដែលអនុញ្ញាតឱ្យកំណត់គោលដៅឡើងវិញបានរហ័ស និងងាយស្រួលរវាងឧបករណ៍ FPGA និងអ្នកលក់ពីគម្រោងរចនាតែមួយ។

Synplify កម្មវិធីសំយោគ Premier
មុខងារ Synplify Premier គឺជាសំណុំនៃឧបករណ៍ Synplify Pro ដែលផ្តល់នូវការអនុវត្ត FPGA ចុងក្រោយ និងបរិស្ថានបំបាត់កំហុស។ វារួមបញ្ចូលនូវឈុតឧបករណ៍ និងបច្ចេកវិជ្ជាដ៏ទូលំទូលាយសម្រាប់អ្នករចនា FPGA កម្រិតខ្ពស់ ហើយក៏បម្រើជាម៉ាស៊ីនសំយោគសម្រាប់គំរូ ASIC ដែលផ្តោតលើគំរូដែលមានមូលដ្ឋានលើ FPGA តែមួយ។
ផលិតផល Synplify Premier ផ្តល់ជូនទាំងអ្នករចនា FPGA និងអ្នកបង្កើតគំរូ ASIC ដែលកំណត់គោលដៅ FPGAs តែមួយជាមួយនឹងវិធីសាស្រ្តដ៏មានប្រសិទ្ធភាពបំផុតនៃការអនុវត្តការរចនា និងការបំបាត់កំហុស។ នៅលើផ្នែកនៃការអនុវត្តការរចនា វារួមបញ្ចូលមុខងារសម្រាប់ការបិទពេលវេលា ការផ្ទៀងផ្ទាត់តក្កវិជ្ជា ការប្រើប្រាស់ IP ភាពឆបគ្នារបស់ ASIC និងការអនុវត្ត DSP ក៏ដូចជាការរួមបញ្ចូលយ៉ាងតឹងរឹងជាមួយនឹងឧបករណ៍ខាងក្រោយរបស់អ្នកលក់ FPGA ។ នៅផ្នែកខាងបំបាត់កំហុស វាផ្តល់នូវការផ្ទៀងផ្ទាត់ក្នុងប្រព័ន្ធនៃ FPGAs ដែលបង្កើនល្បឿនដំណើរការបំបាត់កំហុសយ៉ាងខ្លាំង ហើយក៏រួមបញ្ចូលនូវវិធីសាស្ត្រលឿន និងបន្ថែមសម្រាប់ការស្វែងរកបញ្ហាការរចនាដែលពិបាកយល់។

លក្ខណៈពិសេសនៃឧបករណ៍ Synopsys FPGA
តារាងនេះបែងចែករវាងមុខងារសំខាន់ៗនៅក្នុង Synplify Pro, Synplify, Synplify Premier និង Synplify Premier ជាមួយនឹងផលិតផល Design Planner។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី១៖ សេចក្តីផ្តើម

Synopsys FPGA និងផលិតផលគំរូ

Synplify Synplify Pro

ការសម្តែង

ឥរិយាបទដកស្រង់សំយោគ

បច្ចេកវិទ្យា (BESTTM)

ស្នូល/IP ដែលបង្កើតដោយអ្នកលក់

ការគាំទ្រ (បច្ចេកវិទ្យាជាក់លាក់)

កម្មវិធីចងក្រង FSM

FSM Explorer

ការបំប្លែងនាឡិកាដែលបិទទ្វារ

ចុះឈ្មោះបំពង់

ចុះឈ្មោះចូលនិវត្តន៍

ការដាក់កម្រិត SCOPE®

លក្ខណៈពិសេសភាពជឿជាក់ខ្ពស់។

ទីតាំង និងផ្លូវរួមបញ្ចូលគ្នា

ការវិភាគ

អ្នកវិភាគ HDL

ជម្រើស

ឧបករណ៍វិភាគពេលវេលា

ចង្អុលទៅចំណុច

FSM Viewer

ការពិនិត្យឆ្លងកាត់

ការបង្កើតចំណុចអង្កេត

Identify® Instrumentor

កំណត់អត្តសញ្ញាណអ្នកបំបាត់កំហុស

ការវិភាគថាមពល (SAIF)

ការរចនារាងកាយ

ផែនការរចនា File

ការចាត់តាំងតក្កវិជ្ជាទៅកាន់តំបន់

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

ធ្វើសមកាលកម្ម Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

Synopsys FPGA និងផលិតផលគំរូ

ជំពូកទី១៖ សេចក្តីផ្តើម

ការប៉ាន់ប្រមាណតំបន់ និងការចាត់តាំង Pin Capacity Pin Assignment Physical Optimization Physical Synthesis Physical Analyst Synopsys DesignWare® Foundation Library Runtime Hierarchical Design Enhanced Optimization Fast Synthesis Multiprocessing Compile on Error Team Design Mixed Language Design Compile Points Hierarchical Design True Batch Mode (អាជ្ញាបណ្ណរបៀប Batch Floating R តែប៉ុណ្ណោះ) ចំណារពន្យល់ខាងក្រោយនៃការផ្ទៀងផ្ទាត់ជាផ្លូវការទិន្នន័យ P&R

Synplify Synplify Pro

xxxx

–

កំណត់សមាហរណកម្ម

មានកំណត់

Synplify Premier
xxx
xxxx
xxxx
x
x របៀបសំយោគតក្កវិជ្ជា x

ធ្វើសមកាលកម្ម Premier DP
x
xxxx
xxxx
xxxx
x
xx របៀបសំយោគតក្កវិជ្ជា
x

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី១៖ សេចក្តីផ្តើម

Synopsys FPGA និងផលិតផលគំរូ

ចំណារពន្យល់ខាងក្រោយនៃ P&R Data Design Environment Text Editor View មើល Window Message Window Tcl Window ការអនុវត្តច្រើន បច្ចេកវិទ្យាអ្នកលក់ គាំទ្រមុខងារ Prototyping លក្ខណៈពិសេសពេលដំណើរការ ចងក្រងចំណុច Gated Clock Conversion Compile on Error

Synplify Synplify Pro

Synplify Premier
xxxx ត្រូវបានជ្រើសរើស
xxxx

ធ្វើសមកាលកម្ម Premier DP
x
xxxx ត្រូវបានជ្រើសរើស
xxxx

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

វិសាលភាពនៃឯកសារ

ជំពូកទី១៖ សេចក្តីផ្តើម

វិសាលភាពនៃឯកសារ
ខាងក្រោមនេះពន្យល់ពីវិសាលភាពនៃឯកសារនេះ និងទស្សនិកជនដែលមានបំណង។

សំណុំឯកសារ
មគ្គុទ្ទេសក៍អ្នកប្រើនេះគឺជាផ្នែកនៃសំណុំឯកសារដែលរួមបញ្ចូលទាំងសៀវភៅណែនាំជាឯកសារយោងនិងការបង្រៀន។ វាត្រូវបានបម្រុងទុកសម្រាប់ប្រើជាមួយឯកសារផ្សេងទៀតនៅក្នុងសំណុំ។ វាផ្តោតលើការពិពណ៌នាអំពីរបៀបប្រើកម្មវិធី Synopsys FPGA ដើម្បីសម្រេចកិច្ចការធម្មតា។ នេះបង្កប់ន័យដូចខាងក្រោមៈ
· មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ពន្យល់តែជម្រើសដែលត្រូវការដើម្បីបំពេញកិច្ចការធម្មតា។
បានពិពណ៌នានៅក្នុងសៀវភៅណែនាំ។ វាមិនពណ៌នារាល់ពាក្យបញ្ជា និងជម្រើសដែលមានទេ។ សម្រាប់ការពិពណ៌នាពេញលេញនៃជម្រើសពាក្យបញ្ជា និងវាក្យសម្ព័ន្ធ សូមយោងទៅលើ User Interface Overview ជំពូកនៅក្នុងសៀវភៅណែនាំសំយោគ Synopsys FPGA ។
· មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់មានព័ត៌មានផ្អែកលើកិច្ចការ។ សម្រាប់ការវិភាគនៃ
របៀបដែលព័ត៌មានត្រូវបានរៀបចំ សូមមើល ការទទួលបានជំនួយ នៅទំព័រ 22 ។

ទស្សនិកជន
ឧបករណ៍កម្មវិធី Synplify Pro ត្រូវបានកំណត់គោលដៅឆ្ពោះទៅរកអ្នកបង្កើតប្រព័ន្ធ FPGA ។ សន្មតថាអ្នកមានចំណេះដឹងអំពីចំណុចខាងក្រោម៖
· រចនាសំយោគ · RTL · FPGAs · Verilog/VHDL

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី១៖ សេចក្តីផ្តើម

ការចាប់ផ្តើម

ការចាប់ផ្តើម
ផ្នែកនេះបង្ហាញអ្នកពីរបៀបចាប់ផ្តើមជាមួយកម្មវិធីសំយោគ Synopsys FPGA ។ វាពិពណ៌នាអំពីប្រធានបទខាងក្រោម ប៉ុន្តែមិនជំនួសព័ត៌មាននៅក្នុងការណែនាំអំពីការដំឡើងអំពីអាជ្ញាប័ណ្ណ និងការដំឡើងទេ៖
· ការចាប់ផ្ដើមកម្មវិធី នៅទំព័រ 22 · ការទទួលបានជំនួយ នៅទំព័រ 22

ការចាប់ផ្តើមកម្មវិធី
1. ប្រសិនបើអ្នកមិនទាន់បានធ្វើដូច្នេះទេ សូមដំឡើងកម្មវិធីសំយោគ Synopsys FPGA ដោយយោងតាមការណែនាំអំពីការដំឡើង។
2. ចាប់ផ្តើមកម្មវិធី។
ប្រសិនបើអ្នកកំពុងធ្វើការលើវេទិកាវីនដូ សូមជ្រើសរើស
កម្មវិធី-> Synopsys-> កំណែផលិតផលពីប៊ូតុងចាប់ផ្តើម។
ប្រសិនបើអ្នកកំពុងធ្វើការលើវេទិកា UNIX សូមវាយពាក្យដែលសមរម្យ
ពាក្យបញ្ជានៅបន្ទាត់ពាក្យបញ្ជា៖
synplify_pro
· ពាក្យបញ្ជាចាប់ផ្តើមឧបករណ៍សំយោគ ហើយបើកបង្អួចគម្រោង។ ប្រសិនបើ
អ្នកបានដំណើរការកម្មវិធីពីមុន បង្អួចបង្ហាញគម្រោងមុន។ សម្រាប់ព័ត៌មានបន្ថែមអំពីចំណុចប្រទាក់ សូមមើល User Interface Overview ជំពូកនៃសៀវភៅណែនាំ។

ការទទួលបានជំនួយ
មុនពេលអ្នកហៅទូរស័ព្ទទៅជំនួយ Synopsys សូមរកមើលព័ត៌មានដែលបានចងក្រងជាឯកសារ។ អ្នកអាចចូលប្រើព័ត៌មានតាមអ៊ីនធឺណិតពីម៉ឺនុយជំនួយ ឬយោងទៅកំណែ PDF ។ តារាងខាងក្រោមបង្ហាញអ្នកពីរបៀបដែលព័ត៌មានត្រូវបានរៀបចំ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការចាប់ផ្តើម
សម្រាប់ជំនួយជាមួយ… ការប្រើប្រាស់មុខងារកម្មវិធី របៀប…
ព័ត៌មានលំហូរ
សារកំហុស គុណលក្ខណៈអាជ្ញាប័ណ្ណ និងការណែនាំ លក្ខណៈពិសេសនៃការសំយោគ ភាសា និងវាក្យសម្ព័ន្ធ Tcl វាក្យសម្ព័ន្ធ Tcl ពាក្យបញ្ជា ការធ្វើបច្ចុប្បន្នភាពផលិតផល

ជំពូកទី១៖ សេចក្តីផ្តើម
យោងទៅ… Synopsys FPGA Synthesis User Guide Synopsys FPGA Synthesis User Guide, កម្មវិធីកំណត់ចំណាំលើការគាំទ្រ web គេហទំព័រ Synopsys FPGA Synthesis User Guide, កម្មវិធីកំណត់ចំណាំលើការគាំទ្រ web គេហទំព័រជំនួយលើបណ្តាញ (ជ្រើសរើសជំនួយ->សារកំហុស) Synopsys SolvNet Website Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual ជំនួយតាមអ៊ីនធឺណិត (ជ្រើសរើស Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web ម៉ឺនុយពាក្យបញ្ជា)

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី១៖ សេចក្តីផ្តើម

ចំណុចប្រទាក់អ្នកប្រើលើសview

ចំណុចប្រទាក់អ្នកប្រើលើសview
ចំណុចប្រទាក់អ្នកប្រើ (UI) មានបង្អួចសំខាន់ដែលហៅថាគម្រោង viewនិងបង្អួចឯកទេសឬ views សម្រាប់កិច្ចការផ្សេងៗ។ សម្រាប់ព័ត៌មានលម្អិតអំពីលក្ខណៈពិសេសនីមួយៗ សូមមើលជំពូកទី 2 ចំណុចប្រទាក់អ្នកប្រើប្រាស់view នៃសៀវភៅណែនាំយោងសំយោគ Synopsys FPGA ។

Synplify Pro Interface

បន្ទះប៊ូតុង

គម្រោងរបារឧបករណ៍ view

ស្ថានភាព

លទ្ធផលនៃការអនុវត្ត view

ផ្ទាំងដើម្បីចូលប្រើ views

Tcl Script/Messages Window LO

មើលបង្អួច

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 2
លំហូរនៃការរចនាសំយោគ FPGA
ជំពូកនេះពិពណ៌នាអំពីលំហូរនៃការរចនាសំយោគតក្កវិជ្ជា នៅទំព័រ 26 ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA

លំហូរការរចនាសំយោគតក្កវិជ្ជា

ឧបករណ៍ Synopsys FPGA សំយោគតក្កវិជ្ជាដោយចងក្រងប្រភព RTL ទៅក្នុងរចនាសម្ព័ន្ធតក្កវិជ្ជាឯករាជ្យពីបច្ចេកវិទ្យា ហើយបន្ទាប់មកបង្កើនប្រសិទ្ធភាព និងគូសផែនទីតក្កវិជ្ជាទៅនឹងធនធានជាក់លាក់នៃបច្ចេកវិទ្យា។ បន្ទាប់ពីការសំយោគតក្កវិជ្ជា ឧបករណ៍បង្កើតបញ្ជីបណ្តាញជាក់លាក់ និងដែនកំណត់របស់អ្នកលក់ file ដែលអ្នកអាចប្រើជាធាតុបញ្ចូលទៅកាន់ឧបករណ៍ place-and-route (P&R)។
រូបខាងក្រោមបង្ហាញពីដំណាក់កាល និងឧបករណ៍ដែលប្រើសម្រាប់ការសំយោគតក្កវិជ្ជា និងធាតុចូល និងលទ្ធផលសំខាន់ៗមួយចំនួន។ អ្នកអាចប្រើកម្មវិធីសំយោគ Synplify Pro សម្រាប់លំហូរនេះ។ ការវិភាគពេលវេលាអន្តរកម្មគឺស្រេចចិត្ត។ ទោះបីជាលំហូរបង្ហាញពីឧបសគ្គរបស់អ្នកលក់ក៏ដោយ។ files ជាការបញ្ចូលដោយផ្ទាល់ទៅឧបករណ៍ P&R អ្នកគួរតែបន្ថែមទាំងនេះ files ទៅគម្រោងសំយោគសម្រាប់កំណត់ពេលវេលាប្រអប់ខ្មៅ។

ឧបករណ៍ FPGA Synopsys

RTL

ការចងក្រង RTL

FDC

ការសំយោគតក្កវិជ្ជា

បញ្ជីសុទ្ធដែលបានសំយោគការសំយោគកំណត់ឧបសគ្គអ្នកលក់
ឧបករណ៍អ្នកលក់
ទីកន្លែង និងផ្លូវ

នីតិវិធីសំយោគតក្កវិជ្ជា

សម្រាប់លំហូរនៃការរចនាជាមួយនឹងការណែនាំជាជំហាន ៗ ដោយផ្អែកលើការរចនាជាក់លាក់

ទិន្នន័យ ទាញយកឯកសារបង្រៀនពី webគេហទំព័រ។ ជំហានខាងក្រោមសង្ខេប

នីតិវិធីសម្រាប់ការសំយោគការរចនា ដែលត្រូវបានបង្ហាញផងដែរនៅក្នុង

តួលេខដែលធ្វើតាម។

1. បង្កើតគម្រោងមួយ។

2. បន្ថែមប្រភព files ទៅគម្រោង។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

លំហូរការរចនាសំយោគតក្កវិជ្ជា

ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA

3. កំណត់គុណលក្ខណៈ និងឧបសគ្គសម្រាប់ការរចនា។
4. កំណត់ជម្រើសសម្រាប់ការអនុវត្តនៅក្នុងប្រអប់ជម្រើសនៃការអនុវត្ត។
5. ចុច Run ដើម្បីដំណើរការការសំយោគតក្កវិជ្ជា។
6. វិភាគលទ្ធផលដោយប្រើឧបករណ៍ដូចជាកំណត់ហេតុ file, គ្រោងការណ៍អ្នកវិភាគ HDL views, បង្អួចសារ និងបង្អួចមើល។
បន្ទាប់ពីអ្នកបានបញ្ចប់ការរចនាអ្នកអាចប្រើលទ្ធផល files ដើម្បីដំណើរការទីកន្លែង និងផ្លូវជាមួយឧបករណ៍អ្នកលក់ និងអនុវត្ត FPGA ។
តួលេខខាងក្រោមរាយបញ្ជីជំហានសំខាន់ៗក្នុងលំហូរ៖

បង្កើតគម្រោង
បន្ថែមប្រភព Files
កំណត់ឧបសគ្គ
កំណត់ជម្រើស
ដំណើរការកម្មវិធី
វិភាគលទ្ធផលគ្មានគោលដៅ?
បាទ ទីកន្លែង និងផ្លូវ

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA

លំហូរការរចនាសំយោគតក្កវិជ្ជា

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3
ការរៀបចំការបញ្ចូល
នៅពេលអ្នកសំយោគការរចនាមួយ អ្នកត្រូវរៀបចំពីរប្រភេទ files: HDL files ដែលពិពណ៌នាអំពីការរចនា និងគម្រោងរបស់អ្នក។ files ដើម្បីគ្រប់គ្រងការរចនា។ ជំពូកនេះពិពណ៌នាអំពីនីតិវិធីក្នុងការរៀបចំទាំងនេះ files និងគម្រោង។ វាគ្របដណ្តប់ដូចខាងក្រោមៈ
· ការដំឡើងប្រភព HDL Files នៅទំព័រទី 30 · ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files, នៅទំព័រ 44 · ការប្រើប្រាស់ Incremental Compiler, នៅទំព័រ 49 · ការប្រើប្រាស់ Structural Verilog Flow, នៅទំព័រ 51 · ធ្វើការជាមួយ Constraint Files នៅទំព័រ 53

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

ការដំឡើងប្រភព HDL Files
ផ្នែកនេះពិពណ៌នាអំពីរបៀបរៀបចំប្រភពរបស់អ្នក។ files; គម្រោង file ការដំឡើងត្រូវបានពិពណ៌នានៅក្នុងការដំឡើងគម្រោង Files, នៅទំព័រ 58. ប្រភព files អាចមាននៅក្នុង Verilog ឬ VHDL ។ សម្រាប់ព័ត៌មានអំពីការរៀបចំរចនាសម្ព័ន្ធ files សម្រាប់ការសំយោគ សូមមើលសៀវភៅណែនាំយោង។ ផ្នែកនេះពិភាក្សាលើប្រធានបទខាងក្រោម៖
·បង្កើតប្រភព HDL Files នៅទំព័រទី 30 · ការប្រើកម្មវិធីនិពន្ធជំនួយបរិបទ នៅទំព័រទី 32 · ការពិនិត្យមើលប្រភព HDL Files នៅទំព័រទី 34 · ការកែសម្រួលប្រភព HDL Files ជាមួយកម្មវិធីនិពន្ធអត្ថបទដែលភ្ជាប់មកជាមួយ នៅទំព័រទី 35 · ការប្រើប្រាស់កម្មវិធីនិពន្ធអត្ថបទខាងក្រៅ នៅទំព័រ 41 · ការកំណត់ការកែសម្រួលបង្អួចចំណូលចិត្ត នៅទំព័រ 39 · ការប្រើប្រាស់ផ្នែកបន្ថែមបណ្ណាល័យសម្រាប់បណ្ណាល័យ Verilog Files នៅទំព័រ 42

ការបង្កើតប្រភព HDL Files
ផ្នែកនេះពិពណ៌នាអំពីរបៀបប្រើកម្មវិធីនិពន្ធអត្ថបទដែលភ្ជាប់មកជាមួយដើម្បីបង្កើតប្រភព files, ប៉ុន្តែមិនបានចូលទៅក្នុងសេចក្តីលម្អិតនៃអ្វីដែល files មាន។ សម្រាប់ព័ត៌មានលម្អិតនៃអ្វីដែលអ្នកអាចធ្វើបាន និងមិនអាចរួមបញ្ចូល ក៏ដូចជាព័ត៌មានជាក់លាក់របស់អ្នកលក់ សូមមើលសៀវភៅណែនាំយោង។ ប្រសិនបើអ្នកមានប្រភពរួចហើយ files អ្នកអាចប្រើកម្មវិធីនិពន្ធអត្ថបទដើម្បីពិនិត្យមើលវាក្យសម្ព័ន្ធឬកែសម្រួល file (សូមមើលការពិនិត្យមើលប្រភព HDL Files នៅទំព័រទី 34 និងការកែសម្រួលប្រភព HDL Files ជាមួយ Built-in Text Editor នៅទំព័រ 35)។
អ្នកអាចប្រើ Verilog ឬ VHDL សម្រាប់ប្រភពរបស់អ្នក។ fileស. នេះ។ files មាន v (Verilog) ឬ vhd (VHDL) file ផ្នែកបន្ថែមរៀងៗខ្លួន។ អ្នកអាចប្រើ Verilog និង VHDL files នៅក្នុងការរចនាដូចគ្នា។ សម្រាប់ព័ត៌មានអំពីការប្រើប្រាស់ល្បាយនៃ Verilog និង VHDL បញ្ចូល files សូមមើលការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files នៅទំព័រទី 44 ។
1. ដើម្បីបង្កើតប្រភពថ្មី។ file ឬចុច HDL file រូបតំណាង () ឬធ្វើដូចខាងក្រោមៈ
ជ្រើសរើស File-> ថ្មី ឬចុច Ctrl-n ។
នៅក្នុងប្រអប់ថ្មី ជ្រើសរើសប្រភេទប្រភព file អ្នកចង់បង្កើត,
Verilog ឬ VHDL ។ NotLeOthat អ្នកអាចប្រើកម្មវិធីនិពន្ធជំនួយបរិបទសម្រាប់ការរចនា Verilog ដែលមានរចនាសម្ព័ន្ធ SystemVerilog នៅក្នុងប្រភព

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

file. សម្រាប់ព័ត៌មានបន្ថែម សូមមើលការប្រើប្រាស់កម្មវិធីនិពន្ធជំនួយបរិបទ នៅទំព័រ 32។
ប្រសិនបើអ្នកកំពុងប្រើទម្រង់ Verilog 2001 ឬ SystemVerilog សូមប្រាកដថាត្រូវបើកជម្រើស Verilog 2001 ឬ System Verilog មុនពេលអ្នកដំណើរការការសំយោគ (គម្រោង->ជម្រើសអនុវត្ត->ផ្ទាំង Verilog)។ Verilog លំនាំដើម file ទម្រង់សម្រាប់គម្រោងថ្មីគឺ SystemVerilog ។

វាយឈ្មោះ និងទីតាំងសម្រាប់ file ហើយចុចយល់ព្រម។ ការកែសម្រួលទទេ
បង្អួចបើកដោយលេខបន្ទាត់នៅខាងឆ្វេង។
2. វាយបញ្ចូលព័ត៌មានប្រភពនៅក្នុងបង្អួច ឬកាត់ និងបិទភ្ជាប់វា។ សូមមើលការកែសម្រួលប្រភព HDL Files ជាមួយ Built-in Text Editor នៅទំព័រទី 35 សម្រាប់ព័ត៌មានបន្ថែមអំពីការធ្វើការនៅក្នុងបង្អួចកែសម្រួល។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

ដើម្បីទទួលបានលទ្ធផលសំយោគល្អបំផុត សូមពិនិត្យមើលសៀវភៅណែនាំឯកសារយោង និងធានាថាអ្នកកំពុងប្រើប្រាស់សំណង់ដែលមាន និងគុណលក្ខណៈ និងការណែនាំជាក់លាក់របស់អ្នកលក់ប្រកបដោយប្រសិទ្ធភាព។
រក្សាទុកឯកសារ file ដោយជ្រើសរើស File-> រក្សាទុកឬរូបតំណាងរក្សាទុក ( ) ។
នៅពេលដែលអ្នកបានបង្កើតប្រភព fileអ្នកអាចពិនិត្យមើលថាអ្នកមានវាក្យសម្ព័ន្ធត្រឹមត្រូវ ដូចដែលបានពិពណ៌នានៅក្នុង ពិនិត្យប្រភព HDL Files នៅទំព័រទី 34 ។

ដោយប្រើកម្មវិធីនិពន្ធជំនួយបរិបទ
នៅពេលអ្នកបង្កើត ឬបើកការរចនា Verilog fileប្រើប៊ូតុងជំនួយបរិបទដែលបង្ហាញនៅផ្នែកខាងក្រោមនៃបង្អួច ដើម្បីជួយអ្នកសរសេរកូដជាមួយ Verilog/SystemVerilog constructs នៅក្នុងប្រភព file ឬពាក្យបញ្ជាកម្រិត Tcl ទៅក្នុង Tcl របស់អ្នក។ file.
ដើម្បីប្រើកម្មវិធីនិពន្ធជំនួយបរិបទ៖
1. ចុចលើប៊ូតុងជំនួយបរិបទ ដើម្បីបង្ហាញកម្មវិធីនិពន្ធអត្ថបទនេះ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

2. នៅពេលអ្នកជ្រើសរើសសំណង់នៅផ្នែកខាងឆ្វេងនៃបង្អួច ការពិពណ៌នាជំនួយតាមអ៊ីនធឺណិតសម្រាប់ការសាងសង់ត្រូវបានបង្ហាញ។ ប្រសិនបើសំណង់ដែលបានជ្រើសរើសបានបើកមុខងារនេះ ប្រធានបទជំនួយលើអ៊ីនធឺណិតត្រូវបានបង្ហាញនៅផ្នែកខាងលើនៃបង្អួច ហើយកូដទូទៅ ឬគំរូពាក្យបញ្ជាសម្រាប់ការសាងសង់នោះត្រូវបានបង្ហាញនៅខាងក្រោម។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

3. ប៊ូតុងបញ្ចូលគំរូក៏ត្រូវបានបើកផងដែរ។ នៅពេលអ្នកចុចប៊ូតុង បញ្ចូលគំរូ លេខកូដ ឬពាក្យបញ្ជាដែលបង្ហាញក្នុងបង្អួចគំរូត្រូវបានបញ្ចូលទៅក្នុងរបស់អ្នក។ file នៅទីតាំងនៃទស្សន៍ទ្រនិច។ វាអនុញ្ញាតឱ្យអ្នកបញ្ចូលកូដ ឬពាក្យបញ្ជាបានយ៉ាងងាយស្រួល ហើយកែប្រែវាសម្រាប់ការរចនាដែលអ្នកនឹងត្រូវសំយោគ។
4. ប្រសិនបើអ្នកចង់ចម្លងតែផ្នែកនៃគំរូ សូមជ្រើសរើសកូដ ឬពាក្យបញ្ជាដែលអ្នកចង់បញ្ចូល ហើយចុចចម្លង។ បន្ទាប់មកអ្នកអាចបិទភ្ជាប់វាទៅក្នុងរបស់អ្នក។ file.

ពិនិត្យប្រភព HDL Files

កម្មវិធីនឹងពិនិត្យប្រភព HDL របស់អ្នកដោយស្វ័យប្រវត្តិ files នៅពេលដែលវាចងក្រងពួកវា ប៉ុន្តែប្រសិនបើអ្នកចង់ពិនិត្យមើលកូដប្រភពរបស់អ្នកមុនពេលសំយោគ សូមប្រើនីតិវិធីខាងក្រោម។ មានការត្រួតពិនិត្យពីរប្រភេទដែលអ្នកធ្វើនៅក្នុងកម្មវិធីសំយោគ៖ វាក្យសម្ព័ន្ធ និងសំយោគ។

1. ជ្រើសរើសប្រភព fileដែលអ្នកចង់ពិនិត្យ។
ដើម្បីពិនិត្យមើលប្រភពទាំងអស់។ files ក្នុងគម្រោងមួយ ដកការជ្រើសរើសទាំងអស់ files នៅក្នុង
បញ្ជីគម្រោង ហើយត្រូវប្រាកដថាគ្មាន files ត្រូវបានបើកនៅក្នុងបង្អួចសកម្ម។ ប្រសិនបើអ្នកមានប្រភពសកម្ម fileកម្មវិធីពិនិត្យតែសកម្មប៉ុណ្ណោះ។ file.
ដើម្បីពិនិត្យមើលតែមួយ file, បើក file ជាមួយ File-> បើកឬចុចពីរដងលើ
file នៅក្នុងបង្អួចគម្រោង។ ប្រសិនបើអ្នកមានច្រើនជាងមួយ។ file បើក ហើយចង់ពិនិត្យតែមួយក្នុងចំណោមពួកវា សូមដាក់ទស្សន៍ទ្រនិចរបស់អ្នកក្នុងភាពសមស្រប file បង្អួចដើម្បីប្រាកដថាវាជាបង្អួចសកម្ម។

2. ដើម្បីពិនិត្យមើលវាក្យសម្ព័ន្ធ សូមជ្រើសរើស Run->Syntax Check ឬចុច Shift+F7។

កម្មវិធីរកឃើញកំហុសវាក្យសម្ព័ន្ធ ដូចជាពាក្យគន្លឹះមិនត្រឹមត្រូវ និងសញ្ញាវណ្ណយុត្តិ ហើយរាយការណ៍ពីកំហុសណាមួយនៅក្នុងកំណត់ហេតុដាច់ដោយឡែក។ file (syntax.log) ។ ប្រសិនបើគ្មានកំហុសត្រូវបានរកឃើញទេ ការត្រួតពិនិត្យវាក្យសម្ព័ន្ធជោគជ័យត្រូវបានរាយការណ៍នៅខាងក្រោម file.

3. ដើម្បីដំណើរការការត្រួតពិនិត្យការសំយោគ សូមជ្រើសរើស Run->Synthesis Check ឬចុច Shift+F8។

កម្មវិធីរកឃើញកំហុសទាក់ទងនឹងផ្នែករឹង ដូចជាការសរសេរកូដមិនត្រឹមត្រូវ

flip-flops និងរាយការណ៍កំហុសណាមួយនៅក្នុងកំណត់ហេតុដាច់ដោយឡែកមួយ។ file (syntax.log) ។ ប្រសិនបើមាន

មិនមានកំហុសទេ ការត្រួតពិនិត្យវាក្យសម្ព័ន្ធជោគជ័យត្រូវបានរាយការណ៍នៅខាងក្រោម

file.

4. ឡើងវិញview កំហុសដោយការបើក syntax.log file នៅពេលត្រូវបានសួរ និងប្រើ ស្វែងរក ដើម្បីកំណត់ទីតាំងសារកំហុស (ស្វែងរក @E)។ ចុចពីរដងលើ

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

លេខកូដកំហុស 5 តួអក្សរ ឬចុចលើអត្ថបទសារហើយរុញ F1 ដើម្បីបង្ហាញជំនួយសារកំហុសលើអ៊ីនធឺណិត។
5. កំណត់ទីតាំងនៃផ្នែកនៃកូដដែលទទួលខុសត្រូវចំពោះកំហុសដោយចុចពីរដងលើអត្ថបទសារនៅក្នុង syntax.log file. បង្អួចកម្មវិធីនិពន្ធអត្ថបទបើកប្រភពសមស្រប file និងគូសបញ្ជាក់កូដដែលបណ្តាលឱ្យមានកំហុស។
6. ធ្វើជំហានទី 4 និងទី 5 ម្តងទៀតរហូតដល់កំហុសវាក្យសម្ព័ន្ធ និងសំយោគទាំងអស់ត្រូវបានកែដំរូវ។
សារអាចត្រូវបានចាត់ថ្នាក់ជាកំហុស ការព្រមាន ឬកំណត់ចំណាំ។ ឡើងវិញview សារទាំងអស់ និងដោះស្រាយរាល់កំហុស។ ការព្រមានគឺមិនសូវធ្ងន់ធ្ងរជាងកំហុសនោះទេ ប៉ុន្តែអ្នកត្រូវតែអាន និងយល់ពីវា បើទោះបីជាអ្នកមិនបានដោះស្រាយវាទាំងអស់ក៏ដោយ។ កំណត់ចំណាំគឺជាព័ត៌មាន ហើយមិនចាំបាច់ដោះស្រាយទេ។

ការកែសម្រួលប្រភព HDL Files ជាមួយកម្មវិធីនិពន្ធអត្ថបទដែលភ្ជាប់មកជាមួយ
កម្មវិធីកែអត្ថបទដែលភ្ជាប់មកជាមួយធ្វើឱ្យវាងាយស្រួលក្នុងការបង្កើតកូដប្រភព HDL របស់អ្នក view វា ឬកែសម្រួលវា នៅពេលដែលអ្នកត្រូវការជួសជុលកំហុស។ ប្រសិនបើអ្នកចង់ប្រើកម្មវិធីកែអត្ថបទខាងក្រៅ សូមមើលការប្រើប្រាស់កម្មវិធីនិពន្ធអត្ថបទខាងក្រៅ នៅទំព័រ 41។
1. ធ្វើមួយក្នុងចំណោមវិធីខាងក្រោមដើម្បីបើកប្រភព file សម្រាប់ viewឬការកែសម្រួល៖
ដើម្បីបើកដំបូងដោយស្វ័យប្រវត្តិ file នៅក្នុងបញ្ជីដែលមានកំហុសចុច F5 ។
ដើម្បីបើកជាក់លាក់ fileចុចទ្វេដងលើ file នៅក្នុងបង្អួចគម្រោងឬ
ប្រើ File-> បើក (Ctrl-o) ហើយបញ្ជាក់ប្រភព file.
បង្អួចកម្មវិធីនិពន្ធអត្ថបទបើក និងបង្ហាញប្រភព file. បន្ទាត់ត្រូវបានរាប់ជាលេខ។ ពាក្យគន្លឹះមានពណ៌ខៀវ ហើយមតិជាពណ៌បៃតង។ តម្លៃខ្សែអក្សរមានពណ៌ក្រហម។ ប្រសិនបើអ្នកចង់ផ្លាស់ប្តូរពណ៌ទាំងនេះ សូមមើល Setting Editing Window Preferences នៅទំព័រ 39។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

2. ដើម្បីកែសម្រួល ក fileវាយដោយផ្ទាល់នៅក្នុងបង្អួច។
តារាងនេះសង្ខេបប្រតិបត្តិការកែសម្រួលទូទៅដែលអ្នកអាចប្រើ។ អ្នកក៏អាចប្រើផ្លូវកាត់ក្តារចុចជំនួសឱ្យពាក្យបញ្ជាផងដែរ។

ទៅ…

ធ្វើ…

កាត់ ចម្លង និងបិទភ្ជាប់; ជ្រើសរើសពាក្យបញ្ជាពីការលេចឡើង (សង្កត់មិនធ្វើវិញ ឬធ្វើសកម្មភាពឡើងវិញដោយប៊ូតុងកណ្ដុរខាងស្ដាំ) ឬម៉ឺនុយកែសម្រួល។

ទៅបន្ទាត់ជាក់លាក់មួយ។

ចុច Ctrl-g ឬជ្រើសរើស Edit->Go To វាយលេខបន្ទាត់ ហើយចុច OK។

ស្វែងរកអត្ថបទ

ចុច Ctrl-f ឬជ្រើសកែសម្រួល -> ស្វែងរក។ វាយអត្ថបទដែលអ្នកចង់ស្វែងរក ហើយចុចយល់ព្រម។

ជំនួសអត្ថបទ

ចុច Ctrl-h ឬជ្រើសរើស Edit->Replace។ វាយអត្ថបទដែលអ្នកចង់ស្វែងរក ហើយអត្ថបទដែលអ្នកចង់ជំនួសវា។ ចុចយល់ព្រម។

បំពេញពាក្យគន្លឹះ

វាយតួអក្សរគ្រប់គ្រាន់ដើម្បីកំណត់អត្តសញ្ញាណពាក្យគន្លឹះដាច់ដោយឡែក ហើយចុច Esc ។

ចូលបន្ទាត់អត្ថបទទៅខាងស្តាំ ជ្រើសរើសប្លុក ហើយចុចថេប។ ចូលបន្ទាត់អត្ថបទទៅខាងឆ្វេង LSO ជ្រើសរើសប្លុក ហើយចុច Shift-Tab ។

ប្តូរទៅជាអក្សរធំ ជ្រើសរើសអត្ថបទ ហើយបន្ទាប់មកជ្រើសរើស Edit->Advanced ->Uppercase ឬចុច Ctrl-Shift-u។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ទៅ… ប្តូរទៅជាអក្សរតូច បន្ថែមមតិយោបល់ប្លុក
កែសម្រួលជួរឈរ

ធ្វើ…
ជ្រើសរើសអត្ថបទ ហើយបន្ទាប់មកជ្រើសរើស កែសម្រួល->កម្រិតខ្ពស់ -> អក្សរតូច ឬចុច Ctrl-u ។
ដាក់ទស្សន៍ទ្រនិចនៅដើមអត្ថបទនៃមតិយោបល់ ហើយជ្រើសរើស Edit->Advanced->Comment Code ឬចុច Alt-c។
ចុច Alt ហើយប្រើប៊ូតុងកណ្ដុរឆ្វេងដើម្បីជ្រើសរើសជួរឈរ។ នៅលើវេទិកាមួយចំនួន អ្នកត្រូវប្រើគន្លឹះដែលមុខងារ Alt ត្រូវបានគូសផែនទី ដូចជាគ្រាប់ចុចមេតា ឬគ្រាប់ពេជ្រ។

3. ដើម្បីកាត់ និងបិទភ្ជាប់ផ្នែកនៃឯកសារ PDF សូមជ្រើសរើសរូបតំណាង ជ្រើសរើសអត្ថបទរាងអក្សរ T រំលេចអត្ថបទដែលអ្នកត្រូវការ ហើយចម្លង និងបិទភ្ជាប់វាទៅក្នុងរបស់អ្នក។ file. រូបតំណាងជ្រើសរើសអត្ថបទអនុញ្ញាតឱ្យអ្នកជ្រើសរើសផ្នែកនៃឯកសារ។
4. ដើម្បីបង្កើត និងធ្វើការជាមួយចំណាំនៅក្នុងរបស់អ្នក។ fileសូមមើលតារាងខាងក្រោម។
ចំណាំគឺជាមធ្យោបាយដ៏ងាយស្រួលក្នុងការរុករកយូរ files ឬដើម្បីលោតទៅចំណុចនៅក្នុងកូដដែលអ្នកយោងជាញឹកញាប់។ អ្នកអាចប្រើរូបតំណាងនៅក្នុងរបារឧបករណ៍កែសម្រួលសម្រាប់ប្រតិបត្តិការទាំងនេះ។ ប្រសិនបើអ្នកមិនអាចឃើញរបារឧបករណ៍កែសម្រួលនៅខាងស្តាំនៃបង្អួចរបស់អ្នកទេ សូមប្តូរទំហំរបារឧបករណ៍មួយចំនួនផ្សេងទៀត។

ដើម្បី... បញ្ចូលចំណាំ
លុបចំណាំ
លុបចំណាំទាំងអស់។

ធ្វើ…
ចុចកន្លែងណាមួយក្នុងបន្ទាត់ដែលអ្នកចង់ចំណាំ។ ជ្រើសរើស កែសម្រួល->បិទបើកចំណាំ ចុច Ctrl-F2 ឬជ្រើសរើសរូបតំណាងដំបូងនៅក្នុងរបារឧបករណ៍កែសម្រួល។ លេខបន្ទាត់ត្រូវបានបន្លិចដើម្បីបង្ហាញថាមានចំណាំនៅខាងដើមបន្ទាត់នោះ។
ចុចកន្លែងណាមួយក្នុងបន្ទាត់ដែលមានចំណាំ។ ជ្រើសរើស កែសម្រួល->បិទបើកចំណាំ ចុច Ctrl-F2 ឬជ្រើសរើសរូបតំណាងដំបូងនៅក្នុងរបារឧបករណ៍កែសម្រួល។ លេខបន្ទាត់មិនត្រូវបានបន្លិចទៀតទេ បន្ទាប់ពីចំណាំត្រូវបានលុប។
ជ្រើសរើស កែសម្រួល->លុបចំណាំទាំងអស់ ចុច Ctrl-Shift-F2 ឬជ្រើសរើសរូបតំណាងចុងក្រោយនៅក្នុងរបារឧបករណ៍កែសម្រួល។ លេខបន្ទាត់មិនត្រូវបានបន្លិចទៀតទេ បន្ទាប់ពីចំណាំត្រូវបានលុប។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

ទៅ…
រុករក ក file ដោយប្រើចំណាំ

ធ្វើ…
ប្រើពាក្យបញ្ជា Next Bookmark (F2) និង Previous Bookmark (Shift-F2) ពីម៉ឺនុយកែសម្រួល ឬរូបតំណាងដែលត្រូវគ្នាពីរបារឧបករណ៍កែសម្រួល ដើម្បីរុករកទៅចំណាំដែលអ្នកចង់បាន។

5. ដើម្បីជួសជុលកំហុសឬឡើងវិញview ការព្រមាននៅក្នុងកូដប្រភព សូមធ្វើដូចខាងក្រោម៖
បើក HDL file ជាមួយនឹងកំហុសឬការព្រមានដោយចុចពីរដងលើ file
នៅក្នុងបញ្ជីគម្រោង។
ចុច F5 ដើម្បីទៅកាន់កំហុសដំបូង ការព្រមាន ឬចំណាំនៅក្នុងប្រអប់ file. នៅ
ផ្នែកខាងក្រោមនៃបង្អួចកែសម្រួល អ្នកឃើញអត្ថបទសារ។
ដើម្បីទៅកាន់កំហុសបន្ទាប់ ការព្រមាន ឬចំណាំ សូមជ្រើសរើស រត់->កំហុស/ការព្រមានបន្ទាប់
ឬចុច F5 ។ ប្រសិនបើមិនមានសារទៀតទេនៅក្នុង fileអ្នកឃើញសារ “No More Errors/Warnings/Notes” នៅផ្នែកខាងក្រោមនៃបង្អួចកែសម្រួល។ ជ្រើសរើស Run->Next Error/Warning ឬចុច F5 ដើម្បីទៅកាន់កំហុស ការព្រមាន ឬចំណាំនៅបន្ទាប់ file.
ដើម្បីរុករកត្រឡប់ទៅកំហុសពីមុន ការព្រមាន ឬចំណាំ សូមជ្រើសរើស
រត់->កំហុស/ការព្រមានពីមុន ឬចុច Shift-F5 ។
6. ដើម្បីបង្ហាញសារកំហុស ជំនួយសម្រាប់ការពិពណ៌នាពេញលេញនៃកំហុស ការព្រមាន ឬចំណាំ៖
បើកកំណត់ហេតុទម្រង់អត្ថបទ file (ចុច View Log) ហើយចុចពីរដងលើ
លេខកូដកំហុស 5 តួអក្សរឬចុចលើអត្ថបទសារហើយចុច F1 ។
បើកកំណត់ហេតុ HTML file ហើយចុចលើលេខកូដកំហុស 5 តួអក្សរ។
នៅក្នុងបង្អួច Tcl ចុចផ្ទាំង Messages ហើយចុចលើ 5 តួអក្សរ
កូដកំហុសនៅក្នុងជួរឈរលេខសម្គាល់។
7. ដើម្បីឆ្លងពីបង្អួចកូដប្រភពទៅផ្សេងទៀត។ views, បើក view ហើយជ្រើសរើសផ្នែកនៃកូដ។ សូមមើល Crossprobing ពី Text Editor Window នៅទំព័រ 246 សម្រាប់ព័ត៌មានលម្អិត។
8. នៅពេលដែលអ្នកបានជួសជុលកំហុសទាំងអស់ សូមជ្រើសរើស File-> រក្សាទុកឬចុចលើរូបតំណាងរក្សាទុកដើម្បីរក្សាទុក file.

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

កំណត់ការកែសម្រួលចំណូលចិត្តបង្អួច
អ្នកអាចប្ដូរពុម្ពអក្សរ និងពណ៌តាមបំណងដែលបានប្រើក្នុងបង្អួចកែសម្រួលអត្ថបទ។
1. ជ្រើសរើស Options->Editor Options និង Synopsys Editor ឬ External Editor។ សម្រាប់ព័ត៌មានបន្ថែមអំពីកម្មវិធីនិពន្ធខាងក្រៅ សូមមើល ការប្រើប្រាស់កម្មវិធីនិពន្ធអត្ថបទខាងក្រៅ នៅទំព័រ 41 ។
2. បន្ទាប់មកអាស្រ័យលើប្រភេទនៃ file អ្នកបើក អ្នកអាចកំណត់ផ្ទៃខាងក្រោយ ពណ៌វាក្យសម្ព័ន្ធ និងចំណូលចិត្តពុម្ពអក្សរ ដើម្បីប្រើជាមួយកម្មវិធីនិពន្ធអត្ថបទ។

ចំណាំ៖ បន្ទាប់មក ចំណូលចិត្តការកែសម្រួលអត្ថបទដែលអ្នកបានកំណត់សម្រាប់ការនេះ។ file នឹងអនុវត្តចំពោះទាំងអស់គ្នា fileរបស់នេះ។ file ប្រភេទ។

បង្អួចកែសម្រួលអត្ថបទអាចត្រូវបានប្រើដើម្បីកំណត់ចំណូលចិត្តសម្រាប់គម្រោង files, ប្រភព files (Verilog/VHDL), កំណត់ហេតុ files, Tcl files, កំហិត files ឬលំនាំដើមផ្សេងទៀត។ files ពីប្រអប់ជម្រើសកម្មវិធីនិពន្ធ។
3. អ្នកអាចកំណត់ពណ៌វាក្យសម្ព័ន្ធសម្រាប់ជម្រើសវាក្យសម្ព័ន្ធទូទៅមួយចំនួនដូចជា ពាក្យគន្លឹះ ខ្សែអក្សរ និងមតិយោបល់។ សម្រាប់អតីតample នៅក្នុងកំណត់ហេតុ fileការព្រមាន និងកំហុសអាចត្រូវបានសរសេរកូដពណ៌សម្រាប់ងាយស្រួលទទួលស្គាល់។
ចុចក្នុងវាលផ្ទៃខាងមុខឬផ្ទៃខាងក្រោយសម្រាប់វត្ថុដែលត្រូវគ្នាក្នុងវាលពណ៌វាក្យសម្ព័ន្ធដើម្បីបង្ហាញក្ដារលាយពណ៌។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

អ្នកអាចជ្រើសរើសពណ៌មូលដ្ឋាន ឬកំណត់ពណ៌ផ្ទាល់ខ្លួន ហើយបន្ថែមវាទៅក្នុងក្ដារលាយពណ៌ផ្ទាល់ខ្លួនរបស់អ្នក។ ដើម្បីជ្រើសរើសពណ៌ដែលអ្នកចង់បានសូមចុច OK ។
4. ដើម្បីកំណត់ទំហំពុម្ពអក្សរ និងពុម្ពអក្សរសម្រាប់កម្មវិធីនិពន្ធអត្ថបទ សូមប្រើម៉ឺនុយទាញចុះក្រោម។
5. ធីក Keep Tabs ដើម្បីបើកការកំណត់ផ្ទាំង បន្ទាប់មកកំណត់គម្លាតផ្ទាំងដោយប្រើព្រួញឡើងលើ ឬចុះក្រោមសម្រាប់ទំហំផ្ទាំង។

LO 6. ចុច OK លើទម្រង់ Editor Options។
© 2014 Synopsys, Inc. 40

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ដោយប្រើកម្មវិធីនិពន្ធអត្ថបទខាងក្រៅ
អ្នកអាចប្រើកម្មវិធីកែអត្ថបទខាងក្រៅដូចជា vi ឬ emacs ជំនួសឱ្យកម្មវិធីកែអត្ថបទដែលភ្ជាប់មកជាមួយ។ ធ្វើដូចខាងក្រោមដើម្បីបើកកម្មវិធីកែអត្ថបទខាងក្រៅ។ សម្រាប់ព័ត៌មានអំពីការប្រើកម្មវិធីនិពន្ធអត្ថបទដែលភ្ជាប់មកជាមួយ សូមមើល ការកែសម្រួលប្រភព HDL Files ជាមួយ Built-in Text Editor នៅទំព័រ 35 ។
1. ជ្រើសរើស Options->Editor Options ហើយបើកជម្រើស External Editor។
2. ជ្រើសរើសកម្មវិធីនិពន្ធខាងក្រៅ ដោយប្រើវិធីសាស្ត្រដែលសមស្របនឹងប្រព័ន្ធប្រតិបត្តិការរបស់អ្នក។
ប្រសិនបើអ្នកកំពុងធ្វើការនៅលើប្រព័ន្ធប្រតិបត្តិការ Windows សូមចុចប៊ូតុង … (រកមើល)
ហើយជ្រើសរើសកម្មវិធីកែអត្ថបទខាងក្រៅដែលអាចប្រតិបត្តិបាន។
ពីវេទិកា UNIX ឬ Linux សម្រាប់កម្មវិធីនិពន្ធអត្ថបទដែលបង្កើតដោយខ្លួនឯង។
បង្អួច ចុចប៊ូតុង … រកមើល ហើយជ្រើសរើសកម្មវិធីនិពន្ធអត្ថបទខាងក្រៅដែលអាចប្រតិបត្តិបាន។
ពីវេទិកា UNIX សម្រាប់កម្មវិធីនិពន្ធអត្ថបទដែលមិនបង្កើតដោយខ្លួនឯង។
បង្អួច កុំប្រើប៊ូតុង ... រកមើល។ ជំនួសមកវិញ វាយ xterm -e editor ។ រូបខាងក្រោមបង្ហាញ VI ដែលបានបញ្ជាក់ជាអ្នកកែសម្រួលខាងក្រៅ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដំឡើងប្រភព HDL Files

ពីវេទិកាលីនុច សម្រាប់កម្មវិធីនិពន្ធអត្ថបទដែលមិនបង្កើតដោយខ្លួនឯង។
បង្អួច កុំប្រើប៊ូតុង ... រកមើល។ ជំនួសមកវិញ វាយ gnome-terminal -x editor ។ ដើម្បីប្រើ emacs សម្រាប់ឧample វាយ gnome-terminal -x emacs ។
កម្មវិធីនេះត្រូវបានសាកល្បងជាមួយ emacs និង vi text editors។
ចុច“ យល់រពម” ។

ការប្រើប្រាស់ផ្នែកបន្ថែមបណ្ណាល័យសម្រាប់បណ្ណាល័យ Verilog Files
ផ្នែកបន្ថែមបណ្ណាល័យអាចត្រូវបានបន្ថែមទៅបណ្ណាល័យ Verilog files រួមបញ្ចូលនៅក្នុងការរចនារបស់អ្នកសម្រាប់គម្រោង។ នៅពេលអ្នកផ្តល់ផ្លូវស្វែងរកទៅកាន់ថតដែលមានបណ្ណាល័យ Verilog files អ្នកអាចបញ្ជាក់ផ្នែកបន្ថែមបណ្ណាល័យថ្មីទាំងនេះ ក៏ដូចជា Verilog និង SystemVerilog (.v និង .sv) file ផ្នែកបន្ថែម។
ដើម្បីធ្វើដូចនេះ៖
1. ជ្រើសរើសផ្ទាំង Verilog នៃបន្ទះជម្រើសនៃការអនុវត្ត។
2. បញ្ជាក់ទីតាំងនៃ Library Directories សម្រាប់បណ្ណាល័យ Verilog files ត្រូវបានរួមបញ្ចូលនៅក្នុងការរចនារបស់អ្នកសម្រាប់គម្រោង។
3. បញ្ជាក់ផ្នែកបន្ថែមបណ្ណាល័យ។
ផ្នែកបន្ថែមបណ្ណាល័យណាមួយអាចត្រូវបានបញ្ជាក់ដូចជា .av, .bv, .cv, .xxx, .va, .vas (ផ្នែកបន្ថែមបណ្ណាល័យដាច់ដោយឡែកជាមួយចន្លោះ)។
រូបខាងក្រោមបង្ហាញអ្នកពីកន្លែងដែលត្រូវបញ្ចូលផ្នែកបន្ថែមបណ្ណាល័យនៅលើប្រអប់។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងប្រភព HDL Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

សមមូល Tcl សម្រាប់អតីតនេះ។ample គឺជាពាក្យបញ្ជាដូចខាងក្រោមៈ
set_option -libext .av .bv .cv .dv .ev
សម្រាប់ព័ត៌មានលម្អិត សូមមើល libext នៅទំព័រ 57 ក្នុងសេចក្តីយោងពាក្យបញ្ជា។
4. បន្ទាប់ពីអ្នកចងក្រងការរចនា អ្នកអាចផ្ទៀងផ្ទាត់ក្នុងកំណត់ហេតុ file ថាបណ្ណាល័យ files ជាមួយផ្នែកបន្ថែមទាំងនេះត្រូវបានផ្ទុក និងអាន។ សម្រាប់អតីតampលេ៖
@N៖ កំពុងដំណើរការ Verilog Compiler ក្នុងរបៀប SystemVerilog @I::”C:dirtop.v” @N:CG1180 :”C:dirtop.v”:8:0:8:3|កំពុងផ្ទុក file C:dirlib1sub1.av ពីថតបណ្ណាល័យដែលបានបញ្ជាក់ C:dirlib1 @I::"C:dirlib1sub1.av" @N: CG1180 :"C:dirtop.v":10:0:10:3|កំពុងផ្ទុក file C:dirlib2sub2.bv ពីថតបណ្ណាល័យដែលបានបញ្ជាក់ C:dirlib2 @I::"C:dirlib2sub2.bv" @N: CG1180 :"C:dirtop.v":12:0:12:3|កំពុងផ្ទុក file

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files

C:dirlib3sub3.cv ពីថតបណ្ណាល័យដែលបានបញ្ជាក់ C:dirlib3 @I::"C:dirlib3sub3.cv" @N: CG1180 :"C:dirtop.v":14:0:14:3|កំពុងផ្ទុក file C:dirlib4sub4.dv ពីថតបណ្ណាល័យដែលបានបញ្ជាក់ C:dirlib4 @I::"C:dirlib4sub4.dv" @N: CG1180 :"C:dirtop.v":16:0:16:3|កំពុងផ្ទុក file C:dirlib5sub5.ev ពីថតបណ្ណាល័យដែលបានបញ្ជាក់ C:dirlib5 @I::"C:dirlib5sub5.ev" ពិនិត្យវាក្យសម្ព័ន្ធ Verilog បានជោគជ័យ!

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files
ជាមួយនឹងកម្មវិធី Synplify Pro អ្នកអាចប្រើល្បាយនៃការបញ្ចូល VHDL និង Verilog files នៅក្នុងគម្រោងរបស់អ្នក។ សម្រាប់អតីតamples នៃ VHDL និង Verilog files សូមមើលសៀវភៅណែនាំយោង។
1. សូមចងចាំថា Verilog មិនគាំទ្រច្រក VHDL ដែលមិនមានការរឹតបន្តឹង និងរៀបចំការរចនាភាសាចម្រុះ files តាម។
2. ប្រសិនបើអ្នកចង់រៀបចំ Verilog និង VHDL files នៅក្នុងថតផ្សេងគ្នា ជ្រើសរើស ជម្រើស-> គម្រោង View ជម្រើសនិងបិទបើក View គម្រោង Files នៅក្នុងជម្រើសថត។
នៅពេលអ្នកបន្ថែម files ទៅគម្រោង Verilog និង VHDL files គឺនៅក្នុងថតដាច់ដោយឡែកនៅក្នុងគម្រោង view.
3. នៅពេលអ្នកបើកគម្រោង ឬបង្កើតថ្មី បន្ថែម Verilog និង VHDL files ដូចខាងក្រោម៖
ជ្រើសរើសគម្រោង-> បន្ថែមប្រភព File ពាក្យបញ្ជាឬចុចបន្ថែម File ប៊ូតុង។ នៅលើសំណុំបែបបទ, កំណត់ Files នៃប្រភេទទៅជា HDL Files (*.vhd, *.vhdl, *.v) ។ ជ្រើសរើស Verilog និង VHDL fileដែលអ្នកចង់បាន ហើយបន្ថែមពួកវាទៅក្នុងរបស់អ្នក។
គម្រោង។ ចុចយល់ព្រម។ សម្រាប់ព័ត៌មានលម្អិតអំពីការបន្ថែម files ទៅគម្រោងមួយ សូមមើល ការធ្វើការផ្លាស់ប្តូរទៅគម្រោងមួយ នៅទំព័រ 62 ។
LO

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

នេះ។ files ដែលអ្នកបានបន្ថែមត្រូវបានបង្ហាញនៅក្នុងគម្រោង view. តួលេខនេះបង្ហាញពី files បានរៀបចំនៅក្នុងថតដាច់ដោយឡែក។
4. នៅពេលអ្នកកំណត់ជម្រើសឧបករណ៍ (ប៊ូតុងជម្រើសនៃការអនុវត្ត) សូមបញ្ជាក់ម៉ូឌុលកម្រិតកំពូល។ សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់ជម្រើសឧបករណ៍ សូមមើល Setting Logic Synthesis Implementation Options នៅទំព័រ 75។
ប្រសិនបើម៉ូឌុលកម្រិតកំពូលគឺ Verilog សូមចុចផ្ទាំង Verilog ហើយវាយពាក្យ
ឈ្មោះនៃម៉ូឌុលកម្រិតកំពូល។
ប្រសិនបើម៉ូឌុលកម្រិតកំពូលគឺ VHDL សូមចុចផ្ទាំង VHDL ហើយវាយឈ្មោះ
នៃអង្គភាពកម្រិតកំពូល។ ប្រសិនបើម៉ូឌុលកម្រិតកំពូលមិនមានទីតាំងនៅក្នុងបណ្ណាល័យការងារលំនាំដើមទេ អ្នកត្រូវតែបញ្ជាក់បណ្ណាល័យដែលអ្នកចងក្រងអាចស្វែងរកម៉ូឌុល។ សម្រាប់ព័ត៌មានអំពីរបៀបធ្វើវា សូមមើល VHDL Panel នៅទំព័រ 200។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files

អ្នកត្រូវតែបញ្ជាក់ឱ្យច្បាស់នូវម៉ូឌុលកម្រិតកំពូល ព្រោះវាជាចំណុចចាប់ផ្ដើមដែលអ្នកធ្វើផែនទីបង្កើតបញ្ជីសំណាញ់ដែលបានបញ្ចូលចូលគ្នា។
5. ជ្រើសរើសផ្ទាំងលទ្ធផលនៃការអនុវត្តនៅលើទម្រង់ដូចគ្នា ហើយជ្រើសរើសទម្រង់ HDL លទ្ធផលមួយសម្រាប់លទ្ធផល fileបង្កើតដោយកម្មវិធី។ សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់ជម្រើសឧបករណ៍ សូមមើល Setting Logic Synthesis Implementation Options នៅទំព័រ 75។
សម្រាប់បញ្ជីលទ្ធផល Verilog សូមជ្រើសរើស Write Verilog Netlist។ សម្រាប់បញ្ជីលទ្ធផល VHDL ជ្រើសសរសេរ VHDL Netlist ។ កំណត់ជម្រើសឧបករណ៍ផ្សេងទៀត ហើយចុចយល់ព្រម។
ឥឡូវនេះអ្នកអាចសំយោគការរចនារបស់អ្នក។ កម្មវិធីអានក្នុងទម្រង់ចម្រុះនៃប្រភព files និងបង្កើត srs តែមួយ file ដែលត្រូវបានប្រើសម្រាប់ការសំយោគ។
6. ប្រសិនបើអ្នកមានបញ្ហា សូមមើលការដោះស្រាយបញ្ហារចនាភាសាចម្រុះ នៅទំព័រ 47 សម្រាប់ព័ត៌មានបន្ថែម និងការណែនាំ។
LO

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការដោះស្រាយបញ្ហារចនាភាសាចម្រុះ
ផ្នែកនេះផ្តល់នូវការណែនាំអំពីការដោះស្រាយស្ថានភាពជាក់លាក់ដែលអាចកើតឡើងជាមួយនឹងការរចនាភាសាចម្រុះ។

VHDL File បញ្ជាទិញ
សម្រាប់ការរចនាតែ VHDL ឬការរចនាចម្រុះដែលកម្រិតកំពូលមិនត្រូវបានបញ្ជាក់ ឧបករណ៍សំយោគ FPGA រៀបចំ VHDL ឡើងវិញដោយស្វ័យប្រវត្តិ files ដូច្នេះកញ្ចប់ VHDL ត្រូវបានចងក្រងតាមលំដាប់លំដោយត្រឹមត្រូវ។
ទោះយ៉ាងណាក៏ដោយ ប្រសិនបើអ្នកមានការរចនាភាសាចម្រុះដែលអ្នកបានបញ្ជាក់កម្រិតកំពូល អ្នកត្រូវតែបញ្ជាក់ VHDL file បញ្ជាទិញឧបករណ៍។ អ្នកត្រូវធ្វើបែបនេះតែម្តងគត់ ដោយជ្រើសរើស Run->Arrange VHDL files ពាក្យបញ្ជា។ ប្រសិនបើអ្នកមិនធ្វើបែបនេះទេ អ្នកនឹងទទួលបានសារកំហុស។

សញ្ញាសកល VHDL
បច្ចុប្បន្ននេះ អ្នកមិនអាចមានសញ្ញាសកល VHDL នៅក្នុងការរចនាភាសាចម្រុះទេ ពីព្រោះឧបករណ៍អនុវត្តតែសញ្ញាទាំងនេះនៅក្នុងការរចនាតែ VHDL ប៉ុណ្ណោះ។

ឆ្លងកាត់ VHDL Boolean Generics ទៅប៉ារ៉ាម៉ែត្រ Verilog
ឧបករណ៍នេះសន្មត់ប្រអប់ខ្មៅសម្រាប់សមាសធាតុ VHDL ជាមួយ Boolean generics ប្រសិនបើសមាសធាតុនោះភ្លាមៗនៅក្នុងការរចនា Verilog។ នេះគឺដោយសារតែ Verilog មិនស្គាល់ប្រភេទទិន្នន័យ Boolean ដូច្នេះតម្លៃ Boolean ត្រូវតែតំណាងឱ្យត្រឹមត្រូវ។ ប្រសិនបើតម្លៃនៃ VHDL Boolean ទូទៅគឺពិត ហើយ Verilog ព្យញ្ជនៈត្រូវបានតំណាងដោយ 1 នោះ Verilog compiler បកស្រាយនេះជាប្រអប់ខ្មៅ។
ដើម្បីជៀសវាងការសន្មតប្រអប់ខ្មៅ ព្យញ្ជនៈ Verilog សម្រាប់ VHDL Boolean ទូទៅដែលបានកំណត់ទៅ TRUE ត្រូវតែជា 1'b1 មិនមែន 1 ។ ស្រដៀងគ្នានេះដែរ ប្រសិនបើ VHDL Boolean ទូទៅគឺ FALSE នោះព្យញ្ជនៈ Verilog ដែលត្រូវគ្នាត្រូវតែជា 1'b0 មិនមែន 0 ។ ឧ។ample បង្ហាញពីរបៀបតំណាងឱ្យ Boolean generics ដូច្នេះពួកគេឆ្លងកាត់ព្រំដែន VHDL-Verilog យ៉ាងត្រឹមត្រូវ ដោយមិនគិតពីប្រអប់ខ្មៅ។

សេចក្តីប្រកាសអង្គភាព VHDL

Verilog ភ្លាមៗ

Entity abc គឺជា Generic (
Number_Bits ចែក_ប៊ីត);

: integer : ប៊ូលីន

:= 0; := មិនពិត;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files

ឆ្លងកាត់ VHDL Generics ដោយមិនបង្ហាញប្រអប់ខ្មៅ
ក្នុងករណីដែលប៉ារ៉ាម៉ែត្រសមាសភាគ Verilog (សម្រាប់ឧample [0:0] RSR = 1'b0) មិនត្រូវគ្នានឹងទំហំនៃសមាសធាតុ VHDL ដែលត្រូវគ្នា (RSR : integer := 0) ទេ ឧបករណ៍នេះបង្ហាញប្រអប់ខ្មៅមួយ។
អ្នកអាចធ្វើការជុំវិញបញ្ហានេះដោយលុបសញ្ញាសម្គាល់ទទឹងឡានក្រុងនៃ [0:0] ក្នុង Verilog fileស. ចំណាំថាអ្នកត្រូវតែប្រើប្រភេទ VHDL ទូទៅនៃចំនួនគត់ព្រោះប្រភេទផ្សេងទៀតមិនអនុញ្ញាតឱ្យមានការចងត្រឹមត្រូវនៃសមាសភាគ Verilog ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការប្រើប្រាស់ Incremental Compiler

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់ Incremental Compiler
ប្រើលំហូរកម្មវិធីចងក្រងបន្ថែម ដើម្បីកាត់បន្ថយពេលវេលាដំណើរការកម្មវិធីចងក្រងយ៉ាងសំខាន់សម្រាប់ការរចនាធំៗ។ កម្មវិធីចងក្រងឡើងវិញតែពាក់ព័ន្ធប៉ុណ្ណោះ។ files នៅពេលដែលការផ្លាស់ប្តូរការរចនាត្រូវបានធ្វើឡើង ហើយប្រើមូលដ្ឋានទិន្នន័យចងក្រងឡើងវិញ។ កម្មវិធីចងក្រងបង្កើត SRS ឡើងវិញ file សម្រាប់តែម៉ូឌុលដែលរងផលប៉ះពាល់ និងម៉ូឌុលមេភ្លាមៗប៉ុណ្ណោះ។
ដើម្បីដំណើរការលំហូរនេះ សូមអនុវត្តដូចខាងក្រោម៖
1. បន្ថែម Verilog ឬ VHDL files សម្រាប់ការរចនា។
2. បើកជម្រើសការចងក្រងបន្ថែមពីផ្ទាំង Verilog ឬ VHDL នៃបន្ទះជម្រើសការអនុវត្ត។
អេសអេសអេស file ត្រូវបានបង្កើតឡើងសម្រាប់ម៉ូឌុលរចនានីមួយៗនៅក្នុងថត synwork ។

3. ដំណើរការកម្មវិធីចងក្រងជាលើកដំបូង។
4. ប្រសិនបើការផ្លាស់ប្តូរការរចនាត្រូវបានធ្វើឡើង សូមដំណើរការកម្មវិធីចងក្រងឡើងវិញ។
អ្នកចងក្រងវិភាគមូលដ្ឋានទិន្នន័យ និងកំណត់ថាតើ SRS files គឺទាន់សម័យ បន្ទាប់មកមានតែម៉ូឌុលដែលបានផ្លាស់ប្តូរ ហើយម៉ូឌុលមេភ្លាមៗត្រូវបានបង្កើតឡើងវិញ។ វាអាចជួយកែលម្អរយៈពេលដំណើរការសម្រាប់ការរចនា។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់ Incremental Compiler

ដែនកំណត់
កម្មវិធីចងក្រងបន្ថែមមិនគាំទ្រ៖
· ការកំណត់រចនាសម្ព័ន្ធ fileរួមបញ្ចូលនៅក្នុងលំហូរ Verilog ឬ VHDL · លំហូរ HDL ចម្រុះ · ការរចនាជាមួយនឹងការយោងម៉ូឌុលឆ្លងកាត់ (XMR)

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការប្រើប្រាស់លំហូរ Verilog រចនាសម្ព័ន្ធ

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់លំហូរ Verilog រចនាសម្ព័ន្ធ
ឧបករណ៍សំយោគទទួលយក Verilog រចនាសម្ព័ន្ធ files ជាធាតុបញ្ចូលសម្រាប់គម្រោងរចនារបស់អ្នក។ កម្មវិធីចងក្រង Verilog រចនាសម្ព័ន្ធអនុវត្តការត្រួតពិនិត្យវាក្យសម្ព័ន្ធដោយប្រើប្រាស់ឧបករណ៍ញែកទម្ងន់ស្រាលរបស់វា ដើម្បីកែលម្អរយៈពេលដំណើរការ។ កម្មវិធីចងក្រងនេះមិនអនុវត្តការទាញយកផ្នែករឹងស្មុគស្មាញ ឬប្រតិបត្តិការបង្កើនប្រសិទ្ធភាព RTL ទេ ដូច្នេះកម្មវិធីដំណើរការការចងក្រងលឿននៃ Verilog រចនាសម្ព័ន្ធ fileស. កម្មវិធីអាចអាន Verilog រចនាសម្ព័ន្ធដែលបានបង្កើតទាំងនេះ files ប្រសិនបើពួកគេមាន៖
· ការបង្ហាញពីបុព្វហេតុបច្ចេកវិទ្យា
· កំណត់សេចក្តីថ្លែងការណ៍សាមញ្ញ
· គុណលក្ខណៈដែលបានបញ្ជាក់ក្នុងទម្រង់ Verilog 2001 និងចាស់ជាងនេះ។
· សំណង់ទាំងអស់ លើកលែងតែគុណលក្ខណៈត្រូវតែបញ្ជាក់ជាទម្រង់ Verilog 95
ដើម្បីប្រើការបញ្ចូល Verilog រចនាសម្ព័ន្ធ files:
1. អ្នកត្រូវតែបញ្ជាក់ Verilog រចនាសម្ព័ន្ធ files ដើម្បីរួមបញ្ចូលក្នុងការរចនារបស់អ្នក។ ដើម្បីធ្វើដូចនេះបន្ថែម file ទៅគម្រោងដោយប្រើវិធីមួយក្នុងចំណោមវិធីខាងក្រោម៖
គម្រោង-> បន្ថែមប្រភព File ឬបន្ថែម File ប៊ូតុងនៅក្នុងគម្រោង view ពាក្យបញ្ជា Tcl: add_file - រចនាសម្ព័ន្ធ fileឈ្មោះ
លំហូរនេះអាចផ្ទុកតែ Verilog រចនាសម្ព័ន្ធប៉ុណ្ណោះ។ files ឬ HDL ចម្រុះ files (Verilog/VHDL/EDF/SRS) រួមជាមួយនឹងបញ្ជីឈ្មោះ Verilog រចនាសម្ព័ន្ធ fileស. ទោះយ៉ាងណាក៏ដោយ វត្ថុ Verilog/VHDL/EDF/SRS មិនត្រូវបានគាំទ្រនៅក្នុងម៉ូឌុល Verilog រចនាសម្ព័ន្ធទេ។
2. រចនាសម្ព័ន្ធ Verilog files ត្រូវបានបន្ថែមទៅក្នុងថត Structural Verilog ក្នុងគម្រោង view. អ្នកក៏អាចបន្ថែមផងដែរ។ files ទៅថតនេះ នៅពេលអ្នកអនុវត្តដូចខាងក្រោម៖
ជ្រើសរើស Verilog រចនាសម្ព័ន្ធ file. ចុចកណ្ដុរស្ដាំហើយជ្រើសរើស File ជម្រើស។ ជ្រើសរើសរចនាសម្ព័ន្ធ Verilog ពី File វាយម៉ឺនុយទម្លាក់ចុះ។
3. ដំណើរការសំយោគ។
ឧបករណ៍សំយោគបង្កើត vm ឬ edf netlist file អាស្រ័យលើបច្ចេកវិទ្យាដែលបានបញ្ជាក់។ ដំណើរការនេះគឺស្រដៀងទៅនឹងលំហូរសំយោគលំនាំដើម។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការប្រើប្រាស់លំហូរ Verilog រចនាសម្ព័ន្ធ

ដែនកំណត់
ដែនកំណត់នៃលំហូរ Verilog រចនាសម្ព័ន្ធមិនគាំទ្រដូចខាងក្រោមៈ
· ករណី RTL សម្រាប់ផ្សេងទៀត។ file ប្រភេទ · លំហូរការគ្រប់គ្រងគម្រោងតាមឋានានុក្រម (HPM) · កិច្ចការស្មុគស្មាញ · របៀបចងក្រង និងកុងតាក់ជាក់លាក់

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ធ្វើការជាមួយការរឹតត្បិត Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ធ្វើការជាមួយការរឹតត្បិត Files
ឧបសគ្គ files គឺជាអត្ថបទ files ដែលត្រូវបានបង្កើតដោយស្វ័យប្រវត្តិដោយចំណុចប្រទាក់ SCOPE (សូមមើលការបញ្ជាក់កម្រិត SCOPE នៅទំព័រ 119) ឬដែលអ្នកបង្កើតដោយដៃជាមួយនឹងកម្មវិធីកែអត្ថបទ។ ពួកវាមានពាក្យបញ្ជា Tcl ឬគុណលក្ខណៈដែលរារាំងដំណើរការសំយោគ។ ជាជម្រើស អ្នកអាចកំណត់ឧបសគ្គនៅក្នុងកូដប្រភព ប៉ុន្តែនេះមិនមែនជាវិធីសាស្ត្រដែលពេញចិត្តនោះទេ។
ផ្នែកនេះមានព័ត៌មានអំពី
· ពេលណាត្រូវប្រើកម្រិត Files លើ Source Code នៅទំព័រ 53
· ការប្រើប្រាស់កម្មវិធីនិពន្ធអត្ថបទសម្រាប់កម្រិត Files (កេរ្តិ៍ដំណែល) នៅទំព័រ 54
· ការណែនាំអំពីវាក្យសម្ព័ន្ធ Tcl សម្រាប់កម្រិត Files នៅទំព័រ 55
· ការត្រួតពិនិត្យកម្រិត Files នៅទំព័រ 56
· សម្រាប់ព័ត៌មានលម្អិតអំពីរបាយការណ៍នេះ សូមមើលរបាយការណ៍ត្រួតពិនិត្យឧបសគ្គ លើ
ទំព័រ 270 នៃសៀវភៅណែនាំយោង នៅទំព័រ 56

ពេលណាត្រូវប្រើកម្រិត Files លើកូដប្រភព
អ្នកអាចបន្ថែមឧបសគ្គនៅក្នុងកម្រិត files (បង្កើតដោយចំណុចប្រទាក់ SCOPE ឬបញ្ចូលក្នុងកម្មវិធីនិពន្ធអត្ថបទ) ឬនៅក្នុងកូដប្រភព។ ជាទូទៅវាល្អប្រសើរជាងក្នុងការប្រើកម្រិត files, ដោយសារតែអ្នកមិនចាំបាច់ចងក្រងឡើងវិញសម្រាប់ឧបសគ្គដើម្បីឱ្យមានប្រសិទ្ធភាព។ វាក៏ធ្វើឱ្យកូដប្រភពរបស់អ្នកកាន់តែចល័តផងដែរ។ សូមមើលការប្រើប្រាស់ SCOPE Editor នៅទំព័រ 112 សម្រាប់ព័ត៌មានបន្ថែម។
ទោះយ៉ាងណាក៏ដោយ ប្រសិនបើអ្នកមានឧបសគ្គកំណត់ពេលវេលារបស់ប្រអប់ខ្មៅដូចជា syn_tco, syn_tpd និង syn_tsu អ្នកត្រូវតែបញ្ចូលពួកវាជាការណែនាំនៅក្នុងកូដប្រភព។ មិនដូចគុណលក្ខណៈទេ ការណែនាំអាចត្រូវបានបន្ថែមទៅកូដប្រភពប៉ុណ្ណោះ មិនមែនដើម្បីដាក់កម្រិតទេ។ fileស. សូមមើលការបញ្ជាក់គុណលក្ខណៈ និងសេចក្តីណែនាំ នៅលើទំព័រ 90 សម្រាប់ព័ត៌មានបន្ថែមស្តីពីការបន្ថែមការណែនាំទៅកូដប្រភព។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ធ្វើការជាមួយការរឹតត្បិត Files

ដោយប្រើកម្មវិធីនិពន្ធអត្ថបទសម្រាប់កម្រិត Files (កេរ្តិ៍ដំណែល)
អ្នកអាចប្រើកម្មវិធីនិពន្ធ SCOPE កេរ្តិ៍ដំណែលសម្រាប់ការកំណត់ SDC fileបង្កើតមុនពេលចេញផ្សាយកំណែ G-2012.09 ។ ទោះយ៉ាងណាក៏ដោយ វាត្រូវបានណែនាំឱ្យអ្នកបកប្រែ SDC របស់អ្នក។ files ទៅ FDC files ដើម្បីបើកដំណើរការកំណែចុងក្រោយបំផុតនៃកម្មវិធីនិពន្ធ SCOPE និងដើម្បីប្រើប្រាស់ការដោះស្រាយការកំណត់ពេលវេលាដែលបានកែលម្អនៅក្នុងឧបករណ៍។
ប្រសិនបើអ្នកជ្រើសរើសប្រើកម្មវិធីនិពន្ធ SCOPE ចាស់ ផ្នែកនេះបង្ហាញអ្នកពីរបៀបបង្កើតកម្រិត Tcl ដោយដៃ file. កម្មវិធីបង្កើតវាដោយស្វ័យប្រវត្តិ file ប្រសិនបើអ្នកប្រើកម្មវិធីនិពន្ធ SCOPE ចាស់ដើម្បីបញ្ចូលឧបសគ្គ។ ដែនកំណត់ Tcl file មានតែការកំណត់ពេលវេលាទូទៅប៉ុណ្ណោះ។ ដែនកំណត់ប្រអប់ខ្មៅត្រូវតែបញ្ចូលក្នុងកូដប្រភព។ សម្រាប់ព័ត៌មានបន្ថែម សូមមើល ពេលណាត្រូវប្រើកម្រិត Files លើ Source Code នៅទំព័រ 53។
1. បើក ក file សម្រាប់ការកែសម្រួល។
ត្រូវប្រាកដថាអ្នកបានបិទបង្អួច SCOPE ឬអ្នកអាច
សរសេរជាន់លើឧបសគ្គពីមុន។
ដើម្បីបង្កើតថ្មី។ file, ជ្រើសរើស File-> ថ្មី ហើយជ្រើសរើសការរឹតត្បិត File
(SCOPE) ជម្រើស។ វាយឈ្មោះសម្រាប់ file ហើយចុចយល់ព្រម។
ដើម្បីកែសម្រួលដែលមានស្រាប់ file, ជ្រើសរើស File-> បើក, កំណត់ Files នៃប្រភេទតម្រងទៅ
ឧបសគ្គ Files (sdc) ហើយបើក file អ្នកចង់បាន។
2. អនុវត្តតាមគោលការណ៍ណែនាំវាក្យសម្ព័ន្ធនៅក្នុង Tcl គោលការណ៍ណែនាំវាក្យសម្ព័ន្ធសម្រាប់កម្រិត Files នៅទំព័រទី 55 ។
3. បញ្ចូលការកំណត់ពេលវេលាដែលអ្នកត្រូវការ។ សម្រាប់វាក្យសម្ព័ន្ធ សូមមើលសៀវភៅណែនាំយោង។ ប្រសិនបើអ្នកមានដែនកំណត់ពេលវេលានៃប្រអប់ខ្មៅ អ្នកត្រូវតែបញ្ចូលវាទៅក្នុងកូដប្រភព។
4. អ្នកក៏អាចបន្ថែមគុណលក្ខណៈជាក់លាក់របស់អ្នកលក់នៅក្នុងកម្រិតផងដែរ។ file ដោយប្រើ define_attribute ។ សូមមើលការបញ្ជាក់គុណលក្ខណៈនៅក្នុងឧបសគ្គ Fileនៅលើទំព័រ 97 សម្រាប់ព័ត៌មានបន្ថែម។
រក្សាទុកឯកសារ file.
6. បន្ថែម file ទៅគម្រោងដូចដែលបានពិពណ៌នានៅក្នុង ការធ្វើការផ្លាស់ប្តូរទៅគម្រោងមួយ នៅទំព័រ 62 ហើយដំណើរការការសំយោគ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ធ្វើការជាមួយការរឹតត្បិត Files

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ការណែនាំអំពីវាក្យសម្ព័ន្ធ Tcl សម្រាប់កម្រិត Files
ផ្នែកនេះគ្របដណ្តប់គោលការណ៍ណែនាំទូទៅសម្រាប់ការប្រើប្រាស់ Tcl សម្រាប់កម្រិត files:
· Tcl គឺប្រកាន់អក្សរតូចធំ។
· សម្រាប់ការដាក់ឈ្មោះវត្ថុ៖ ឈ្មោះវត្ថុត្រូវតែផ្គូផ្គងនឹងឈ្មោះក្នុងកូដ HDL ។ ភ្ជាប់ឈ្មោះឧទាហរណ៍ និងច្រកក្នុង គurly ដង្កៀប { } ។ កុំប្រើចន្លោះក្នុងនាម។ ប្រើចំនុច (.) ដើម្បីបំបែកឈ្មោះតាមឋានានុក្រម។ នៅក្នុងម៉ូឌុល Verilog ប្រើវាក្យសម្ព័ន្ធខាងក្រោមសម្រាប់ឧទាហរណ៍ ច្រក និង
ឈ្មោះសុទ្ធ៖
v:cell [បុព្វបទ៖]objectName
ដែលក្រឡាគឺជាឈ្មោះរបស់អង្គភាពរចនា បុព្វបទគឺជាបុព្វបទដើម្បីកំណត់អត្តសញ្ញាណវត្ថុដែលមានឈ្មោះដូចគ្នា ObjectName គឺជាផ្លូវឧទាហរណ៍ជាមួយសញ្ញាបំបែក (.) ។ បុព្វបទអាចមានដូចខាងក្រោម៖

បុព្វបទ (អក្សរតូច) i:p:b:n:

Object Instance names ឈ្មោះច្រក (ច្រកទាំងមូល) Bit slice of a Net names

នៅក្នុងម៉ូឌុល VHDL ប្រើវាក្យសម្ព័ន្ធខាងក្រោមសម្រាប់ឧទាហរណ៍ ច្រក និងសុទ្ធ
ឈ្មោះនៅក្នុងម៉ូឌុល VHDL៖
v ៖ ក្រឡា [.view] [បុព្វបទ៖]objectName
កន្លែងដែល v: កំណត់វាជា a view object, lib គឺជាឈ្មោះរបស់បណ្ណាល័យ, cell គឺជាឈ្មោះរបស់អង្គភាពរចនា, view គឺជាឈ្មោះសម្រាប់ស្ថាបត្យកម្ម បុព្វបទគឺជាបុព្វបទដើម្បីកំណត់អត្តសញ្ញាណវត្ថុដែលមានឈ្មោះដូចគ្នា ហើយ ObjectName គឺជាផ្លូវឧទាហរណ៍ជាមួយសញ្ញាបំបែក (.) ។ View គឺត្រូវការតែប្រសិនបើមានស្ថាបត្យកម្មច្រើនជាងមួយសម្រាប់ការរចនា។ សូមមើលតារាងខាងលើសម្រាប់បុព្វបទនៃវត្ថុ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

ធ្វើការជាមួយការរឹតត្បិត Files

· អក្សរជំនួសដែលផ្គូផ្គងឈ្មោះគឺ * (សញ្ញាផ្កាយត្រូវគ្នានឹងលេខណាមួយ។
តួអក្សរ) និង? (សញ្ញាសួរត្រូវគ្នានឹងតួអក្សរតែមួយ)។ តួអក្សរទាំងនេះមិនត្រូវគ្នានឹងចំនុចដែលប្រើជាសញ្ញាបំបែកឋានានុក្រមទេ។ សម្រាប់អតីតample, ខ្សែអក្សរខាងក្រោមកំណត់ប៊ីតទាំងអស់នៃឧទាហរណ៍ statereg នៅក្នុងម៉ូឌុល statemod៖
ខ្ញុំ៖statemod.statereg[*]

ការត្រួតពិនិត្យកម្រិត Files
អ្នកអាចពិនិត្យមើលវាក្យសម្ព័ន្ធ និងព័ត៌មានពាក់ព័ន្ធផ្សេងទៀតនៅលើកម្រិតរបស់អ្នក។ files ដោយប្រើពាក្យបញ្ជាត្រួតពិនិត្យកម្រិត។ ដើម្បីបង្កើតរបាយការណ៍កម្រិត សូមធ្វើដូចខាងក្រោម៖
1. បង្កើតកំហិត file ហើយបន្ថែមវាទៅក្នុងគម្រោងរបស់អ្នក។
2. ជ្រើសរើស Run->Constraint Check។
ពាក្យបញ្ជានេះបង្កើតរបាយការណ៍ដែលពិនិត្យមើលវាក្យសម្ព័ន្ធ និងការអនុវត្តនៃការកំណត់ពេលវេលាក្នុងការកំណត់ការសំយោគ FPGA files សម្រាប់គម្រោងរបស់អ្នក។ របាយការណ៍ត្រូវបានសរសេរទៅកាន់ projectName_cck.rpt file ហើយរាយបញ្ជីព័ត៌មានខាងក្រោម៖
ឧបសគ្គដែលមិនត្រូវបានអនុវត្ត ឧបសគ្គដែលត្រឹមត្រូវនិងអាចអនុវត្តបានចំពោះការពង្រីកតួអក្សរជំនួសលើការរឹតបន្តឹង ឧបសគ្គលើវត្ថុដែលមិនមាន
សម្រាប់ព័ត៌មានលម្អិតអំពីរបាយការណ៍នេះ សូមមើលរបាយការណ៍ត្រួតពិនិត្យឧបសគ្គ នៅទំព័រ 270.of សៀវភៅណែនាំយោង

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4
ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
នៅពេលអ្នកសំយោគការរចនាជាមួយនឹងឧបករណ៍សំយោគ Synopsys FPGA អ្នកត្រូវតែរៀបចំគម្រោងសម្រាប់ការរចនារបស់អ្នក។ ខាងក្រោមនេះពិពណ៌នាអំពីនីតិវិធីសម្រាប់ការបង្កើតគម្រោងសម្រាប់ការសំយោគតក្កវិជ្ជា៖
· រៀបចំគម្រោង Files នៅទំព័រ 58 · គម្រោងគ្រប់គ្រង File ឋានានុក្រមនៅលើទំព័រ 66 · ការកំណត់ការអនុវត្តន៍នៅទំព័រ 72 · ការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 · ការបញ្ជាក់គុណលក្ខណៈ និងសេចក្តីណែនាំ នៅទំព័រ 90 · ការស្វែងរក Files នៅទំព័រ 98 · បណ្ណសារ Files និង Projects នៅទំព័រ 101

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការដំឡើងគម្រោង Files

ការដំឡើងគម្រោង Files
ផ្នែកនេះពិពណ៌នាអំពីមូលដ្ឋានគ្រឹះនៃរបៀបរៀបចំ និងគ្រប់គ្រងគម្រោង file សម្រាប់ការរចនារបស់អ្នក រួមទាំងព័ត៌មានខាងក្រោម៖
· បង្កើតគម្រោង File, នៅទំព័រ 58 · ការបើកគម្រោងដែលមានស្រាប់ File, នៅទំព័រ 61 · ការធ្វើការផ្លាស់ប្តូរទៅនឹងគម្រោងមួយ, នៅទំព័រ 62 · ការកំណត់គម្រោង View ការបង្ហាញចំណូលចិត្ត នៅទំព័រ 63 · ការធ្វើបច្ចុប្បន្នភាព Verilog រួមបញ្ចូលផ្លូវនៅក្នុងគម្រោងចាស់ Files នៅទំព័រ 65
សម្រាប់អតីតជាក់លាក់មួយ។ampលើការបង្កើតគម្រោង fileសូមមើលការបង្រៀនសម្រាប់ឧបករណ៍ដែលអ្នកកំពុងប្រើ។

ការបង្កើតគម្រោង File
អ្នកត្រូវតែរៀបចំគម្រោង file សម្រាប់គម្រោងនីមួយៗ។ គម្រោងមានទិន្នន័យដែលត្រូវការសម្រាប់ការរចនាជាក់លាក់មួយ៖ បញ្ជីប្រភព files, លទ្ធផលសំយោគ fileនិងការកំណត់ជម្រើសឧបករណ៍របស់អ្នក។ នីតិវិធីខាងក្រោមបង្ហាញអ្នកពីរបៀបរៀបចំគម្រោង file ដោយប្រើពាក្យបញ្ជាបុគ្គល។
1. ចាប់ផ្តើមដោយជ្រើសរើសមួយក្នុងចំណោមដូចខាងក្រោម: File-> គម្រោងសាងសង់, File-> បើកគម្រោង ឬរូបតំណាង P ។ ចុច គម្រោងថ្មី។
បង្អួចគម្រោងបង្ហាញគម្រោងថ្មី។ ចុច បន្ថែម File ចុចប៊ូតុង F4 ឬជ្រើសរើស គម្រោង-> បន្ថែមប្រភព File បញ្ជា។ បន្ថែម Files ទៅ ប្រអប់ គម្រោង បើក។
2. បន្ថែមប្រភព files ទៅគម្រោង។
ត្រូវប្រាកដថាប្រអប់ រកមើលនៅផ្នែកខាងលើនៃទម្រង់ ចង្អុលទៅខាងស្តាំ
ថត។ នេះ។ files ត្រូវបានរាយក្នុងប្រអប់។ ប្រសិនបើអ្នកមិនឃើញ files, ពិនិត្យមើលថា Files នៃប្រភេទវាលត្រូវបានកំណត់ដើម្បីបង្ហាញត្រឹមត្រូវ។ file ប្រភេទ។ ប្រសិនបើអ្នកមានការបញ្ចូលចម្រុះ files, អនុវត្តតាមនីតិវិធីដែលបានពិពណ៌នានៅក្នុងការប្រើប្រាស់ប្រភពភាសាចម្រុះ Files នៅទំព័រទី 44 ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងគម្រោង Files

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ដើម្បីបន្ថែមទាំងអស់។ files នៅក្នុងថតក្នុងពេលតែមួយចុចប៊ូតុង បន្ថែមទាំងអស់នៅលើ
ផ្នែកខាងស្តាំនៃទម្រង់។ ដើម្បីបន្ថែម files ជាលក្ខណៈបុគ្គល ចុចលើ file នៅក្នុងបញ្ជី ហើយបន្ទាប់មកចុចប៊ូតុង បន្ថែម ឬចុចពីរដង file ឈ្មោះ។
អ្នកអាចបន្ថែមទាំងអស់។ files នៅក្នុងថតឯកសារ ហើយបន្ទាប់មកយកអ្វីដែលអ្នកមិនត្រូវការចេញដោយប្រើប៊ូតុងលុប។
ប្រសិនបើអ្នកកំពុងបន្ថែម VHDL files សូមជ្រើសរើសបណ្ណាល័យដែលសមស្របពីម៉ឺនុយលេចឡើងបណ្ណាល័យ VHDL ។ បណ្ណាល័យដែលអ្នកជ្រើសរើសត្រូវបានអនុវត្តចំពោះ VHDL ទាំងអស់។ files នៅពេលអ្នកចុចយល់ព្រមក្នុងប្រអប់។
បង្អួចគម្រោងរបស់អ្នកបង្ហាញគម្រោងថ្មី។ file. ប្រសិនបើអ្នកចុចលើសញ្ញាបូកនៅជាប់គម្រោង ហើយពង្រីកវា អ្នកឃើញដូចខាងក្រោម៖
ថតឯកសារ (ថតពីរសម្រាប់ការរចនាភាសាចម្រុះ) ជាមួយប្រភព files.
ប្រសិនបើរបស់អ្នក។ files មិនស្ថិតនៅក្នុងថតក្រោមថតគម្រោងទេ អ្នកអាចកំណត់ចំណូលចិត្តនេះដោយជ្រើសរើសជម្រើស->Project View ជម្រើសនិងពិនិត្យមើល View គម្រោង files នៅក្នុងប្រអប់ថត។ នេះបែងចែកប្រភេទមួយ។ file ពីមួយផ្សេងទៀតនៅក្នុងគម្រោង view ដោយដាក់វានៅក្នុងថតដាច់ដោយឡែក។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការដំឡើងគម្រោង Files

ការអនុវត្តត្រូវបានដាក់ឈ្មោះថា rev_1 តាមលំនាំដើម។ ការអនុវត្តគឺ
ការកែប្រែការរចនារបស់អ្នកនៅក្នុងបរិបទនៃកម្មវិធីសំយោគ ហើយកុំជំនួសកម្មវិធី និងដំណើរការគ្រប់គ្រងកូដប្រភពខាងក្រៅ។ ការអនុវត្តច្រើនអនុញ្ញាតឱ្យអ្នកកែប្រែឧបករណ៍ និងជម្រើសសំយោគ ដើម្បីស្វែងរកជម្រើសរចនា។ អ្នកអាចមានការអនុវត្តច្រើននៅក្នុង Synplify Pro ។ ការអនុវត្តនីមួយៗមានជម្រើសសំយោគ និងឧបករណ៍ផ្ទាល់ខ្លួន និងទាក់ទងនឹងគម្រោងផ្ទាល់របស់វា។ files.

3. បន្ថែមបណ្ណាល័យណាមួយដែលអ្នកត្រូវការ ដោយប្រើវិធីសាស្ត្រដែលបានពិពណ៌នានៅក្នុងជំហានមុន ដើម្បីបន្ថែមបណ្ណាល័យ Verilog ឬ VHDL file.
សម្រាប់បណ្ណាល័យជាក់លាក់របស់អ្នកលក់ សូមបន្ថែមបណ្ណាល័យដែលសមរម្យ file ទៅ
គម្រោង។ ចំណាំថាសម្រាប់គ្រួសារមួយចំនួន បណ្ណាល័យត្រូវបានផ្ទុកដោយស្វ័យប្រវត្តិ ហើយអ្នកមិនចាំបាច់បន្ថែមពួកវាទៅក្នុងគម្រោងច្បាស់លាស់នោះទេ។ file.
ដើម្បីបន្ថែមបណ្ណាល័យកញ្ចប់ VHDL ភាគីទីបី បន្ថែម .vhd ដែលសមរម្យ file ទៅកាន់ការរចនា ដូចបានរៀបរាប់ក្នុងជំហានទី 2។ ចុចកណ្ដុរស្ដាំលើ file នៅក្នុងគម្រោង view ហើយជ្រើសរើស File ជម្រើស ឬជ្រើសរើស គម្រោង-> កំណត់បណ្ណាល័យ VHDL ។ បញ្ជាក់ឈ្មោះបណ្ណាល័យដែលត្រូវគ្នាជាមួយម៉ាស៊ីនក្លែងធ្វើ។ សម្រាប់អតីតampឡេ, MYLIB ។ ត្រូវប្រាកដថាបណ្ណាល័យកញ្ចប់នេះគឺមុនពេលការរចនាកម្រិតកំពូលនៅក្នុងបញ្ជីនៃ files នៅក្នុងគម្រោង view.
សម្រាប់ព័ត៌មានអំពីការកំណត់ Verilog និង VHDL file ជម្រើស សូមមើល Setting Verilog និង VHDL Options នៅទំព័រ 84។ អ្នកក៏អាចកំណត់ទាំងនេះផងដែរ។ file ជម្រើសនៅពេលក្រោយ មុនពេលដំណើរការការសំយោគ។
សម្រាប់ព័ត៌មានជាក់លាក់របស់អ្នកលក់បន្ថែមអំពីការប្រើបណ្ណាល័យម៉ាក្រូរបស់អ្នកលក់ និង bLoOxes ខ្មៅ សូមមើល Optimizing for Microsemi Designs នៅទំព័រ 487 ។
សម្រាប់សមាសធាតុបច្ចេកវិជ្ជាទូទៅ អ្នកអាចបន្ថែមធាតុ
បណ្ណាល័យ Verilog ឯករាជ្យផ្នែកបច្ចេកវិទ្យាដែលផ្គត់ផ្គង់ជាមួយកម្មវិធី

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងគម្រោង Files

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

(install_dir/lib/generic_ technology/gtech.v) ទៅការរចនារបស់អ្នក ឬបន្ថែមបណ្ណាល័យសមាសធាតុទូទៅផ្ទាល់ខ្លួនរបស់អ្នក។ កុំប្រើទាំងពីរជាមួយគ្នា ព្រោះវាអាចមានជម្លោះ។
4. ពិនិត្យ file បញ្ជាទិញនៅក្នុងគម្រោង view. File ការបញ្ជាទិញមានសារៈសំខាន់ជាពិសេសសម្រាប់ VHDL files.
សម្រាប់ VHDL files អ្នកអាចបញ្ជាទិញដោយស្វ័យប្រវត្តិ files ដោយ។
ជ្រើសរើស រត់-> រៀបចំ VHDL Fileស. ម៉្យាងទៀត ផ្លាស់ទីដោយដៃ files នៅក្នុងគម្រោង view. កញ្ចប់ files ត្រូវតែមានលេខមួយក្នុងបញ្ជីព្រោះពួកវាត្រូវបានចងក្រងមុននឹងប្រើ។ ប្រសិនបើអ្នកមានប្លុករចនារីករាលដាលនៅលើជាច្រើន។ files ត្រូវប្រាកដថាអ្នកមានដូចខាងក្រោម file លំដាប់: នេះ។ file ដែលមានធាតុត្រូវតែជាដំបូង បន្ទាប់មកតាមដោយស្ថាបត្យកម្ម fileហើយទីបំផុត file ជាមួយនឹងការកំណត់រចនាសម្ព័ន្ធ។
នៅក្នុងគម្រោង viewពិនិត្យមើលថាចុងក្រោយ file នៅក្នុងគម្រោង view គឺ
ប្រភពកម្រិតកំពូល file. ជាជម្រើស អ្នកអាចបញ្ជាក់កម្រិតកំពូល file នៅពេលអ្នកកំណត់ជម្រើសឧបករណ៍។
5. ជ្រើសរើស File-> រក្សាទុក វាយឈ្មោះសម្រាប់គម្រោង ហើយចុច រក្សាទុក។ បង្អួចគម្រោងឆ្លុះបញ្ចាំងពីការផ្លាស់ប្តូររបស់អ្នក។
6. ដើម្បីបិទគម្រោងមួយ។ fileជ្រើសរើសប៊ូតុង បិទគម្រោង ឬ File-> បិទគម្រោង។

ការបើកគម្រោងដែលមានស្រាប់ File
មានវិធីពីរយ៉ាងក្នុងការបើកគម្រោង file៖ គម្រោងបើកចំហ និងទូទៅ File -> បើកពាក្យបញ្ជា។
1. ប្រសិនបើគម្រោងដែលអ្នកចង់បើកគឺជាគម្រោងដែលអ្នកបានធ្វើការថ្មីៗនេះ អ្នកអាចជ្រើសរើសវាដោយផ្ទាល់៖ File-> គម្រោងថ្មីៗ -> ឈ្មោះគម្រោង។
2. ប្រើវិធីមួយក្នុងចំណោមវិធីខាងក្រោមដើម្បីបើកគម្រោងណាមួយ។ file:

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការដំឡើងគម្រោង Files

បើកពាក្យបញ្ជាគម្រោង

File-> បើកពាក្យបញ្ជា

ជ្រើសរើស File-> បើកគម្រោង ចុចប៊ូតុង បើកគម្រោង នៅផ្នែកខាងឆ្វេងនៃបង្អួចគម្រោង ឬចុចលើរូបតំណាង P ។
ដើម្បីបើកគម្រោងថ្មីៗ សូមចុចពីរដងពីបញ្ជីគម្រោងថ្មីៗ។
បើមិនដូច្នោះទេ ចុចប៊ូតុង គម្រោងដែលមានស្រាប់ ដើម្បីបើកប្រអប់ បើក ហើយជ្រើសរើសគម្រោង។

ជ្រើសរើស File-> បើក។
បញ្ជាក់ថតត្រឹមត្រូវក្នុងប្រអប់ Look In: ។
កំណត់ File ប្រភេទនៃគម្រោង Files (*.prj) ។ ប្រអប់រាយបញ្ជីគម្រោង files.
ចុចពីរដងលើគម្រោងដែលអ្នកចង់បើក។

គម្រោងបើកនៅក្នុងបង្អួចគម្រោង។

ធ្វើការផ្លាស់ប្តូរទៅគម្រោង
ជាធម្មតា អ្នកបន្ថែម លុប ឬជំនួស files.
1. ដើម្បីបន្ថែមប្រភព ឬកម្រិត files ទៅគម្រោងមួយ ជ្រើសរើស បន្ថែម Fileប៊ូតុង s ឬ គម្រោង-> បន្ថែមប្រភព File ដើម្បីបើកជម្រើស Files ដើម្បីបន្ថែមទៅប្រអប់គម្រោង។ សូមមើលការបង្កើតគម្រោង Fileទំព័រ 58 សម្រាប់ព័ត៌មានលម្អិត។
2. ដើម្បីលុប ក file ពីគម្រោងមួយ សូមចុច file នៅក្នុងបង្អួចគម្រោង ហើយចុចគ្រាប់ចុចលុប។
3. ដើម្បីជំនួស ក file នៅក្នុងគម្រោងមួយ,
ជ្រើសរើស file អ្នកចង់ផ្លាស់ប្តូរនៅក្នុងបង្អួចគម្រោង។
ចុចលើការផ្លាស់ប្តូរ File ប៊ូតុង ឬជ្រើសរើស គម្រោង-> ផ្លាស់ប្តូរ File.
នៅក្នុងប្រភព File ប្រអប់ដែលបើក កំណត់រកមើលក្នុងថត
កន្លែងណាថ្មី។ file មានទីតាំងនៅ។ ថ្មី។ file ត្រូវតែជាប្រភេទដូចគ្នាជាមួយ file អ្នកចង់ជំនួស។
ប្រសិនបើអ្នកមិនឃើញរបស់អ្នក។ file បានរាយបញ្ជី, ជ្រើសរើសប្រភេទនៃ file អ្នកត្រូវការពី
នេះ។ Files នៃប្រភេទវាល។
ចុចពីរដងលើ file. ថ្មី។ file ជំនួសកន្លែងចាស់នៅក្នុងគម្រោង
បញ្ជី។ LO
4. ដើម្បីបញ្ជាក់ពីរបៀបដែលគម្រោង files ត្រូវបានរក្សាទុកក្នុងគម្រោង ចុចកណ្ដុរស្ដាំលើ a file នៅក្នុងគម្រោង view ហើយជ្រើសរើស File ជម្រើស។ កំណត់ការរក្សាទុក File ជម្រើសទាក់ទងនឹងគម្រោង ឬផ្លូវដាច់ខាត។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងគម្រោង Files

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

5. ដើម្បីពិនិត្យមើលពេលវេលា stamp នៅលើ ក fileចុចកណ្ដុរស្ដាំលើ ក file នៅក្នុងគម្រោង view ហើយជ្រើសរើស File ជម្រើស។ ពិនិត្យមើលពេលវេលាដែល file ត្រូវបានកែប្រែចុងក្រោយ។ ចុចយល់ព្រម។

ការកំណត់គម្រោង View ការបង្ហាញចំណូលចិត្ត
អ្នកអាចប្ដូរតាមបំណងនូវការរៀបចំ និងការបង្ហាញគម្រោង fileស. 1. ជ្រើសរើស Options->Project View ជម្រើស។ គម្រោង View ទម្រង់ជម្រើសបើក។

2. ដើម្បីរៀបចំប្រភេទផ្សេងគ្នានៃការបញ្ចូល files នៅក្នុងថតដាច់ដោយឡែក, ពិនិត្យ View គម្រោង Files ក្នុង Folders ។
ការពិនិត្យមើលជម្រើសនេះបង្កើតថតដាច់ដោយឡែកនៅក្នុងគម្រោង view សម្រាប់កម្រិត files និងប្រភព files.

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការដំឡើងគម្រោង Files

៤.១. គ្រប់គ្រង file បង្ហាញជាមួយដូចខាងក្រោម៖
បង្ហាញដោយស្វ័យប្រវត្តិទាំងអស់។ files ដោយធីក បង្ហាញបណ្ណាល័យគម្រោង។ ប្រសិនបើ
វាមិនត្រូវបានធីកទេ គម្រោង view មិនបង្ហាញ files រហូតដល់អ្នកចុចលើនិមិត្តសញ្ញាបូកហើយពង្រីក files នៅក្នុងថតឯកសារ។
ធីកប្រអប់មួយក្នុងចំណោមប្រអប់នៅក្នុងគម្រោង File ឈ្មោះបង្ហាញផ្នែកនៃ
ទម្រង់ដើម្បីកំណត់របៀប fileឈ្មោះត្រូវបានបង្ហាញ។ អ្នកអាចបង្ហាញតែ fileឈ្មោះ ផ្លូវទាក់ទង ឬផ្លូវដាច់ខាត។
4. ទៅ view គម្រោង files នៅក្នុងថតផ្ទាល់ខ្លួនដែលបានប្ដូរតាមបំណង សូមពិនិត្យមើល View គម្រោង Files នៅក្នុងថតផ្ទាល់ខ្លួន។ សម្រាប់ព័ត៌មានបន្ថែម សូមមើល ការបង្កើតថតផ្ទាល់ខ្លួន នៅទំព័រ 66 ។ ប្រភេទថតត្រូវបានបង្ហាញតែក្នុងករណីដែលមានប្រភេទច្រើននៅក្នុងថតផ្ទាល់ខ្លួនប៉ុណ្ណោះ។

ថតឯកសារផ្ទាល់ខ្លួន
© 2014 Synopsys, Inc. 64

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការដំឡើងគម្រោង Files

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

5. ដើម្បីបើកការអនុវត្តច្រើនជាងមួយនៅក្នុងគម្រោងតែមួយ viewពិនិត្យ អនុញ្ញាតឱ្យគម្រោងជាច្រើនត្រូវបានបើក។
គម្រោង 1

គម្រោង 2

6. គ្រប់គ្រងទិន្នផល file បង្ហាញជាមួយដូចខាងក្រោម៖
សូមពិនិត្យមើលការបង្ហាញទាំងអស់។ Files ក្នុងប្រអប់ Results Directory ដើម្បីបង្ហាញលទ្ធផលទាំងអស់។
files ត្រូវបានបង្កើតឡើងបន្ទាប់ពីការសំយោគ។
ផ្លាស់ប្តូរទិន្នផល file រៀបចំដោយចុចលើរបារបឋមកថាមួយ។
នៅក្នុងលទ្ធផលនៃការអនុវត្ត view. អ្នកអាចដាក់ជាក្រុម files តាមប្រភេទ ឬតម្រៀបពួកវាទៅតាមកាលបរិច្ឆេទដែលពួកគេត្រូវបានកែប្រែចុងក្រោយ។
7. ទៅ view file ព័ត៌មាន, ជ្រើសរើស file នៅក្នុងគម្រោង viewចុចកណ្ដុរស្ដាំហើយជ្រើសរើស File ជម្រើស។ សម្រាប់អតីតample អ្នកអាចពិនិត្យមើលកាលបរិច្ឆេទ a file ត្រូវបានកែប្រែ។
ការធ្វើបច្ចុប្បន្នភាព Verilog រួមបញ្ចូលផ្លូវនៅក្នុងគម្រោងចាស់ Files
ប្រសិនបើអ្នកមានគម្រោង file បានបង្កើតជាមួយនឹងកំណែចាស់នៃកម្មវិធី (មុន 8.1) Verilog រួមបញ្ចូលផ្លូវនៅក្នុងនេះ។ file គឺទាក់ទងទៅនឹងថតលទ្ធផល ឬប្រភព file ជាមួយ `រួមបញ្ចូលសេចក្តីថ្លែងការណ៍។ នៅក្នុងការចេញផ្សាយបន្ទាប់ពី 8.1 គម្រោង file `រួមបញ្ចូលផ្លូវទាក់ទងទៅនឹងគម្រោង file តែប៉ុណ្ណោះ។ GUI នៅក្នុងការចេញផ្សាយថ្មីៗបន្ថែមទៀតមិនធ្វើឱ្យប្រសើរឡើងដោយស្វ័យប្រវត្តិនូវ prj ចាស់នោះទេ។ files ដើម្បីអនុលោមតាមច្បាប់ថ្មី។ ដើម្បីធ្វើឱ្យប្រសើរឡើង និងប្រើប្រាស់គម្រោងចាស់ fileធ្វើមួយក្នុងចំណោមខាងក្រោម៖
· កែសម្រួល prj ដោយដៃ file នៅក្នុងកម្មវិធីនិពន្ធអត្ថបទ ហើយបន្ថែមដូចខាងក្រោមនៅលើ
បន្ទាត់មុន set_option នីមួយៗ -include_path៖
set_option -project_relative_រួមបញ្ចូល 1
· ចាប់ផ្តើមគម្រោងថ្មីជាមួយនឹងកំណែថ្មីនៃកម្មវិធី ហើយលុបវាចោល
គម្រោងចាស់។ នេះនឹងធ្វើឱ្យ prj ថ្មី។ file គោរពច្បាប់ថ្មីដែលរួមបញ្ចូលទាក់ទងទៅនឹង prj file.

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

គម្រោងគ្រប់គ្រង File ឋានានុក្រម
ផ្នែកខាងក្រោមពិពណ៌នាអំពីរបៀបដែលអ្នកអាចបង្កើត និងគ្រប់គ្រងថតដែលបានប្ដូរតាមបំណង និង files នៅក្នុងគម្រោង view:
· បង្កើតថតឯកសារផ្ទាល់ខ្លួន · រៀបចំថតឯកសារគម្រោងផ្ទាល់ខ្លួន · គ្រប់គ្រងផ្ទាល់ខ្លួន Files

ការបង្កើតថតផ្ទាល់ខ្លួន
អ្នកអាចបង្កើតថតឡូជីខល និងប្ដូរតាមបំណង files នៅក្នុងក្រុមតាមលំដាប់លំដោយផ្សេងៗនៅក្នុងគម្រោងរបស់អ្នក។ view. ថតទាំងនេះអាចត្រូវបានបញ្ជាក់ដោយឈ្មោះ ឬកម្រិតឋានានុក្រមណាមួយ។ សម្រាប់អតីតampដូច្នេះ អ្នកអាចផ្គូផ្គងប្រព័ន្ធប្រតិបត្តិការរបស់អ្នកតាមអំពើចិត្ត file រចនាសម្ព័ន្ធ ឬឋានានុក្រមតក្ក HDL ។ ថតផ្ទាល់ខ្លួនត្រូវបានសម្គាល់ដោយពណ៌ខៀវរបស់វា។

មានវិធីជាច្រើនដើម្បីបង្កើតថតផ្ទាល់ខ្លួន ហើយបន្ទាប់មកបន្ថែម fileដល់ពួកគេនៅក្នុងគម្រោងមួយ។ ប្រើវិធីមួយក្នុងចំណោមវិធីខាងក្រោម៖

1. ចុចកណ្ដុរស្ដាំលើគម្រោងមួយ។ file ឬថតផ្ទាល់ខ្លួនផ្សេងទៀត ហើយជ្រើសរើស បន្ថែមថត ពីម៉ឺនុយលេចឡើង។ បន្ទាប់មកអនុវត្តណាមួយខាងក្រោម file ប្រតិបត្តិការ៖

ចុចកណ្ដុរស្ដាំបង្ហាញដូច្នេះ

នៅលើនោះ។

fyioleuoLcrOafniileesitahnedr

ជ្រើសរើសជ្រើសរើស

ដាក់ក្នុង Folder ។ ម៉ឺនុយរង ថតដែលមានស្រាប់ ឬបង្កើត

ថតឯកសារថ្មី។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ចំណាំថាអ្នកអាចដាក់ឈ្មោះថតដោយបំពាន ទោះយ៉ាងណាក៏ដោយកុំប្រើតួអក្សរ (/) ព្រោះនេះជានិមិត្តសញ្ញាសញ្ញាបំបែកឋានានុក្រម។
ដើម្បីប្តូរឈ្មោះថត ចុចកណ្ដុរស្ដាំលើថត ហើយជ្រើសរើសប្តូរឈ្មោះពី
ម៉ឺនុយលេចឡើង។ ប្រអប់ប្តូរឈ្មោះថតលេចឡើង; បញ្ជាក់ឈ្មោះថ្មី។
2. ប្រើការបន្ថែម Files ទៅកាន់ប្រអប់ Project dialog box ដើម្បីបន្ថែមមាតិកាទាំងមូលនៃ folder hierarchy និងដាក់ជាជម្រើស files ចូលទៅក្នុងថតផ្ទាល់ខ្លួនដែលត្រូវគ្នានឹងឋានានុក្រមថត OS ដែលបានរាយក្នុងប្រអប់បង្ហាញ។

ដើម្បីធ្វើដូចនេះសូមជ្រើសរើស បន្ថែម File ប៊ូតុងនៅក្នុងគម្រោង view.
ជ្រើសរើសថតដែលបានស្នើសុំដូចជា dsp ពីប្រអប់បន្ទាប់មក
ចុចប៊ូតុងបន្ថែម។ កន្លែងនេះទាំងអស់។ files ពីឋានានុក្រម dsp ទៅក្នុងថតផ្ទាល់ខ្លួនដែលអ្នកទើបតែបង្កើត។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

ដើម្បីដាក់ដោយស្វ័យប្រវត្តិ files ចូលទៅក្នុងថតផ្ទាល់ខ្លួនដែលត្រូវគ្នានឹង
ឋានានុក្រមថត OS សូមពិនិត្យមើលជម្រើសដែលហៅថា បន្ថែម Files ទៅថតផ្ទាល់ខ្លួននៅលើប្រអប់។
តាមលំនាំដើម ឈ្មោះថតផ្ទាល់ខ្លួនគឺជាឈ្មោះដូចគ្នានឹងថតឯកសារ
មាន files ឬថតដែលត្រូវបន្ថែមទៅគម្រោង។ ទោះយ៉ាងណាក៏ដោយ អ្នកអាចកែប្រែរបៀបដាក់ឈ្មោះថតដោយចុចលើប៊ូតុង Folders Option។ ប្រអប់ខាងក្រោមត្រូវបានបង្ហាញ។

ដើម្បីប្រើ៖
មានតែថតដែលមាន files សម្រាប់ឈ្មោះថតសូមចុចលើ Use OS
ឈ្មោះថត។
ឈ្មោះផ្លូវទៅកាន់ថតដែលបានជ្រើសរើសដើម្បីកំណត់កម្រិតនៃ
ឋានានុក្រមឆ្លុះបញ្ចាំងសម្រាប់ផ្លូវថតផ្ទាល់ខ្លួន។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

3. អ្នកអាចអូស និងទម្លាក់ files និងថតឯកសារពីកម្មវិធី OS Explorer ទៅក្នុងគម្រោង view. មុខងារនេះមាននៅលើកុំព្យូទ័រ Windows និង Linux ដែលដំណើរការ KDE ។
នៅពេលអ្នកអូស និងទម្លាក់ ក fileវាត្រូវបានបន្ថែមភ្លាមៗទៅក្នុងគម្រោង។
ប្រសិនបើគ្មានគម្រោងបើកទេ កម្មវិធីនឹងបង្កើតគម្រោង។
នៅពេលអ្នកអូស និងទម្លាក់ ក file នៅលើថតមួយ វានឹងត្រូវបានដាក់នៅក្នុងនោះ។
ថតឯកសារ។ ដំបូង បន្ថែម Files to Project dialog box ត្រូវបានបង្ហាញដោយសួរអ្នកឱ្យបញ្ជាក់ files ដែលត្រូវបន្ថែមទៅក្នុងគម្រោង។ អ្នកអាចចុច យល់ព្រម ដើម្បីទទួលយក fileស. ប្រសិនបើអ្នកចង់ធ្វើការផ្លាស់ប្តូរ អ្នកអាចចុចប៊ូតុង យកចេញទាំងអស់ ហើយបញ្ជាក់តម្រង ឬជម្រើសថ្មី។

ចំណាំ៖ ដើម្បីបង្ហាញថតផ្ទាល់ខ្លួននៅក្នុងគម្រោង viewជ្រើសរើសជម្រើស-> គម្រោង View ម៉ឺនុយជម្រើស បន្ទាប់មកបើក/បិទប្រអប់ធីកសម្រាប់ View គម្រោង Files ក្នុង Custom Folders នៅលើប្រអប់។

រៀបចំថតឯកសារគម្រោងផ្ទាល់ខ្លួន
នីតិវិធីខាងក្រោមពិពណ៌នាអំពីរបៀបដែលអ្នកអាចដកចេញ files ពីថតឯកសារ លុបថត និងផ្លាស់ប្តូរឋានានុក្រមថត។
1. ដើម្បីដក ក file ពីថតផ្ទាល់ខ្លួន ទាំង៖
អូសហើយទម្លាក់វាទៅក្នុងថតផ្សេងទៀតឬទៅលើគម្រោង។ បន្លិច fileចុចកណ្ដុរស្ដាំហើយជ្រើសយកចេញពីថតពី
ម៉ឺនុយលេចឡើង។
កុំប្រើគ្រាប់ចុចលុប (DEL) ព្រោះវាលុប file ពីគម្រោង។
2. ដើម្បីលុបថតផ្ទាល់ខ្លួន សូមបន្លិចវាបន្ទាប់មកចុចកណ្ដុរខាងស្ដាំ ហើយជ្រើសរើសលុបចេញពីម៉ឺនុយលេចឡើង ឬចុចគ្រាប់ចុច DEL ។ នៅពេលអ្នកលុបថត សូមធ្វើការជ្រើសរើសមួយក្នុងចំណោមជម្រើសខាងក្រោម៖
ចុច Yes ដើម្បីលុប Folder និង files ដែលមាននៅក្នុងថតឯកសារពី
គម្រោង។
ចុច ទេ ដើម្បីគ្រាន់តែលុបថត។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

3. ដើម្បីផ្លាស់ប្តូរឋានានុក្រមនៃថតផ្ទាល់ខ្លួន៖
អូស និងទម្លាក់ថតក្នុងថតផ្សេងទៀតដើម្បីឱ្យវាជាអនុ
ថតឯកសារ ឬនៅលើគម្រោង ដើម្បីផ្លាស់ទីវាទៅកម្រិតកំពូល។
ដើម្បីលុបឋានានុក្រមកម្រិតកំពូលនៃថតផ្ទាល់ខ្លួន អូស និងទម្លាក់
កម្រិតរងដែលចង់បាននៃឋានានុក្រមលើគម្រោង។ បន្ទាប់មកលុបថត root ទទេសម្រាប់ថត។
សម្រាប់អតីតampដូច្នេះ ប្រសិនបើថតឯកសារផ្ទាល់ខ្លួនដែលមានស្រាប់គឺ៖
/ ឧamples/Verilog/RTL
ឧបមាថាអ្នកចង់បានឋានានុក្រម RTL កម្រិតតែមួយប៉ុណ្ណោះ បន្ទាប់មកអូស និងទម្លាក់ RTL លើគម្រោង។ បន្ទាប់មកអ្នកអាចលុប / ឧamples/Verilog directory។

រៀបចំ Custom Files
លើសពីនេះទៀតអ្នកអាចអនុវត្តប្រភេទផ្ទាល់ខ្លួនដូចខាងក្រោម file ប្រតិបត្តិការ៖
1. ដើម្បីទប់ស្កាត់ការបង្ហាញនៃ files ក្នុង Type folders ចុចខាងស្តាំក្នុង Project view ហើយជ្រើសរើសគម្រោង View ជម្រើស ឬជ្រើសរើស ជម្រើស-> គម្រោង View ជម្រើស។ បិទជម្រើស View គម្រោង Files ក្នុងប្រភេទ Folders នៅលើប្រអប់។
2. ដើម្បីបង្ហាញ files តាមលំដាប់អក្ខរក្រម ជំនួសឱ្យលំដាប់គម្រោង សូមពិនិត្យមើលតម្រៀប Fileប៊ូតុង s នៅក្នុងគម្រោង view ផ្ទាំងបញ្ជា។ ចុចគ្រាប់ចុចព្រួញចុះក្រោមនៅជ្រុងខាងក្រោមឆ្វេងនៃបន្ទះ ដើម្បីបិទបើក និងបិទផ្ទាំងបញ្ជា។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

គម្រោងគ្រប់គ្រង File ឋានានុក្រម

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

បិទបើកផ្ទាំងបញ្ជា
3. ដើម្បីផ្លាស់ប្តូរលំដាប់នៃ files នៅក្នុងគម្រោង៖
ត្រូវប្រាកដថាបិទថតឯកសារផ្ទាល់ខ្លួន និងតម្រៀប fileស. អូស និងទម្លាក់ ក file ទៅទីតាំងដែលចង់បាននៅក្នុងបញ្ជី files.
4. ដើម្បីផ្លាស់ប្តូរ file វាយ អូស ហើយទម្លាក់វាទៅថតប្រភេទថ្មី។ កម្មវិធីនឹងប្រាប់អ្នកសម្រាប់ការផ្ទៀងផ្ទាត់។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការកំណត់ការអនុវត្ត

ការកំណត់ការអនុវត្ត
ការអនុវត្តគឺជាកំណែនៃគម្រោងមួយ ដែលត្រូវបានអនុវត្តជាមួយនឹងការកំណត់ជាក់លាក់នៃឧបសគ្គ និងការកំណត់ផ្សេងទៀត។ គម្រោងមួយអាចមានការអនុវត្តច្រើន ដែលគម្រោងនីមួយៗមានការកំណត់ផ្ទាល់ខ្លួន។

ធ្វើការជាមួយការអនុវត្តច្រើន។
ឧបករណ៍ Synplify Pro អនុញ្ញាតឱ្យអ្នកបង្កើតការអនុវត្តជាច្រើននៃការរចនាដូចគ្នា ហើយបន្ទាប់មកប្រៀបធៀបលទ្ធផល។ វាអនុញ្ញាតឱ្យអ្នកសាកល្បងជាមួយការកំណត់ផ្សេងគ្នាសម្រាប់ការរចនាដូចគ្នា។ ការអនុវត្តគឺជាការកែប្រែការរចនារបស់អ្នកនៅក្នុងបរិបទនៃកម្មវិធីសំយោគ ហើយមិនត្រូវជំនួសកម្មវិធី និងដំណើរការគ្រប់គ្រងកូដប្រភពខាងក្រៅនោះទេ។
1. ចុចប៊ូតុងបន្ថែមការអនុវត្ត ឬជ្រើសរើសគម្រោង->ការអនុវត្តថ្មី ហើយកំណត់ជម្រើសឧបករណ៍ថ្មី (ផ្ទាំងឧបករណ៍) ជម្រើសថ្មី (ផ្ទាំងជម្រើស) ឬកម្រិតថ្មី file (ផ្ទាំងកំណត់) ។
កម្មវិធីបង្កើតការអនុវត្តមួយផ្សេងទៀតនៅក្នុងគម្រោង view. ការអនុវត្តថ្មីមានឈ្មោះដូចគ្នានឹងពាក្យមុន ប៉ុន្តែមានបច្ច័យលេខផ្សេង។ តួរលេខខាងក្រោមបង្ហាញពីការអនុវត្តពីរគឺ rev1 និង rev2 ដោយមានការរំលេចការអនុវត្តបច្ចុប្បន្ន (សកម្ម)។

ការអនុវត្តថ្មីប្រើកូដប្រភពដូចគ្នា។ files ប៉ុន្តែជម្រើសឧបករណ៍ និងឧបសគ្គផ្សេងៗ។ វាចម្លងខ្លះ files ពីការអនុវត្តពីមុន៖ កំណត់ហេតុ tlg fileបញ្ជី srs RTL fileនិង design_fsm.sdc file បង្កើតឡើងដោយ FSM Explorer ។ កម្មវិធីរក្សាប្រវត្តិនៃការធ្វើសំយោគឡើងវិញ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ការអនុវត្ត

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

2. ដំណើរការការសំយោគម្តងទៀតជាមួយនឹងការកំណត់ថ្មី។
ដើម្បីដំណើរការការអនុវត្តបច្ចុប្បន្នតែប៉ុណ្ណោះ សូមចុច រត់។
ដើម្បីដំណើរការការអនុវត្តទាំងអស់នៅក្នុងគម្រោងមួយ សូមជ្រើសរើស Run->Run All
ការអនុវត្ត។
អ្នកអាចប្រើការអនុវត្តច្រើន ដើម្បីសាកល្បងផ្នែកផ្សេង ឬពិសោធន៍ជាមួយប្រេកង់ផ្សេងគ្នា។ សូមមើល Setting Logic Synthesis Implementation Options នៅទំព័រ 75 សម្រាប់ព័ត៌មានអំពីការកំណត់ជម្រើស។
គម្រោង view បង្ហាញការអនុវត្តទាំងអស់ជាមួយនឹងការអនុវត្តសកម្មដែលបានបន្លិច និងលទ្ធផលដែលត្រូវគ្នា។ files ត្រូវបានបង្កើតឡើងសម្រាប់ការអនុវត្តសកម្មដែលបង្ហាញនៅក្នុងលទ្ធផលនៃការអនុវត្ត view នៅខាងស្តាំ; ការផ្លាស់ប្តូរការអនុវត្តសកម្មផ្លាស់ប្តូរលទ្ធផល file បង្ហាញ។ បង្អួចឃ្លាំមើលតាមដានការអនុវត្តសកម្ម។ ប្រសិនបើអ្នកកំណត់រចនាសម្ព័ន្ធបង្អួចនេះដើម្បីមើលការអនុវត្តទាំងអស់ ការអនុវត្តថ្មីនឹងត្រូវបានធ្វើបច្ចុប្បន្នភាពដោយស្វ័យប្រវត្តិនៅក្នុងបង្អួច។
3. ប្រៀបធៀបលទ្ធផល។
ប្រើបង្អួចមើលដើម្បីប្រៀបធៀបលក្ខណៈវិនិច្ឆ័យដែលបានជ្រើសរើស។ ត្រូវប្រាកដថាកំណត់
ការអនុវត្តដែលអ្នកចង់ប្រៀបធៀបជាមួយពាក្យបញ្ជា កំណត់រចនាសម្ព័ន្ធនាឡិកា។ សូមមើលការប្រើប្រាស់បង្អួចមើលនៅទំព័រ 190 សម្រាប់ព័ត៌មានលម្អិត។

ដើម្បីប្រៀបធៀបព័ត៌មានលម្អិត សូមប្រៀបធៀបកំណត់ហេតុ file លទ្ធផល។
4. ដើម្បីប្តូរឈ្មោះការអនុវត្ត សូមចុចប៊ូតុងកណ្ដុរខាងស្ដាំលើឈ្មោះការអនុវត្តក្នុងគម្រោង viewជ្រើសរើស ផ្លាស់ប្តូរឈ្មោះការអនុវត្ត ពីម៉ឺនុយលេចឡើង ហើយវាយឈ្មោះថ្មី។
ចំណាំថា UI បច្ចុប្បន្នសរសេរជាន់លើការអនុវត្ត។ ការចេញផ្សាយមុន 9.0 រក្សាការអនុវត្តដើម្បីប្តូរឈ្មោះ។
5. ដើម្បីចម្លងការអនុវត្ត សូមចុចប៊ូតុងកណ្ដុរខាងស្ដាំលើឈ្មោះការអនុវត្តក្នុងគម្រោង viewជ្រើសការអនុវត្តចម្លងពីម៉ឺនុយលេចឡើង ហើយវាយឈ្មោះថ្មីសម្រាប់ការចម្លង។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការកំណត់ការអនុវត្ត

6. ដើម្បីលុបការអនុវត្ត សូមចុចប៊ូតុងកណ្ដុរខាងស្ដាំលើឈ្មោះការអនុវត្តក្នុងគម្រោង viewហើយជ្រើសរើស យកការអនុវត្តចេញពីម៉ឺនុយលេចឡើង។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
អ្នកអាចកំណត់ជម្រើសសកលសម្រាប់ការអនុវត្តការសំយោគរបស់អ្នក ដែលមួយចំនួននៃពួកគេមានលក្ខណៈបច្ចេកទេសជាក់លាក់។ ផ្នែកនេះពិពណ៌នាអំពីរបៀបកំណត់ជម្រើសសកល ដូចជាឧបករណ៍ ការបង្កើនប្រសិទ្ធភាព និង file ជម្រើសដោយប្រើពាក្យបញ្ជាជម្រើសអនុវត្ត។ សម្រាប់ព័ត៌មានអំពីការកំណត់ឧបសគ្គសម្រាប់ការអនុវត្ត សូមមើលការបញ្ជាក់កម្រិតនៃវិសាលភាព នៅទំព័រ 119 ។ សម្រាប់ព័ត៌មានអំពីការបដិសេធការកំណត់សកលជាមួយនឹងលក្ខណៈបុគ្គល ឬការណែនាំ សូមមើល ការបញ្ជាក់គុណលក្ខណៈ និងសេចក្តីណែនាំ នៅទំព័រ 90 ។
ផ្នែកនេះពិភាក្សាលើប្រធានបទខាងក្រោម៖
· ការកំណត់ជម្រើសឧបករណ៍ នៅទំព័រ 75 · ការកំណត់ជម្រើសបង្កើនប្រសិទ្ធភាព នៅទំព័រ 78 · ការបញ្ជាក់ប្រេកង់ និងកម្រិតសកល Files, នៅទំព័រ 80 · បញ្ជាក់ជម្រើសលទ្ធផល, នៅទំព័រ 82 · បញ្ជាក់លទ្ធផលរបាយការណ៍ពេលវេលា, នៅទំព័រ 84 · ការកំណត់ជម្រើស Verilog និង VHDL នៅទំព័រ 84
ការកំណត់ជម្រើសឧបករណ៍
ជម្រើសឧបករណ៍គឺជាផ្នែកមួយនៃជម្រើសសកលដែលអ្នកអាចកំណត់សម្រាប់ការដំណើរការសំយោគ។ ពួកគេរួមបញ្ចូលការជ្រើសរើសផ្នែក (បច្ចេកវិទ្យា ផ្នែក និងកម្រិតល្បឿន) និងជម្រើសនៃការអនុវត្ត (ការបញ្ចូល I/O និងអ្នកគាំទ្រ)។ ជម្រើស និងការអនុវត្តជម្រើសទាំងនេះអាចប្រែប្រួលពីបច្ចេកវិទ្យាមួយទៅបច្ចេកវិទ្យា ដូច្នេះសូមពិនិត្យមើលជំពូកអ្នកលក់នៃសៀវភៅណែនាំសម្រាប់ព័ត៌មានអំពីជម្រើសអ្នកលក់របស់អ្នក។
1. បើកទម្រង់ជម្រើសនៃការអនុវត្តដោយចុចប៊ូតុងជម្រើសនៃការអនុវត្ត ឬជ្រើសរើសគម្រោង->ជម្រើសនៃការអនុវត្ត ហើយចុចលើផ្ទាំងឧបករណ៍នៅផ្នែកខាងលើប្រសិនបើវាមិនត្រូវបានជ្រើសរើសរួចហើយ។
2. ជ្រើសរើសបច្ចេកវិទ្យា ផ្នែក កញ្ចប់ និងល្បឿន។ ជម្រើសដែលអាចប្រើបានប្រែប្រួល អាស្រ័យលើបច្ចេកវិទ្យាដែលអ្នកជ្រើសរើស។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
3. កំណត់ជម្រើសការគូសផែនទីឧបករណ៍។ ជម្រើសខុសគ្នា អាស្រ័យលើបច្ចេកវិទ្យាដែលអ្នកជ្រើសរើស។
ប្រសិនបើអ្នកមិនប្រាកដថាជម្រើសមានន័យយ៉ាងណាទេ សូមចុចលើជម្រើសដើម្បីមើល
ការពិពណ៌នានៅក្នុងប្រអប់ខាងក្រោម។ សម្រាប់ការពិពណ៌នាពេញលេញនៃជម្រើស សូមចុច F1 ឬយោងទៅជំពូកអ្នកលក់ដែលសមរម្យនៅក្នុងសៀវភៅណែនាំយោង។
ដើម្បីកំណត់ជម្រើស វាយតម្លៃ ឬធីកប្រអប់ដើម្បីបើកវា។
សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់ដែនកំណត់អ្នកគាំទ្រ និងការដកថយ សូមមើលការកំណត់កម្រិតអ្នកគាំទ្រនៅលើទំព័រ 348 និងការកំណត់ឡើងវិញនៅទំព័រ 334 រៀងគ្នា។ សម្រាប់ព័ត៌មានលម្អិតអំពីជម្រើសជាក់លាក់របស់អ្នកលក់ផ្សេងទៀត សូមមើលជំពូកអ្នកលក់ដែលសមស្រប និងគ្រួសារបច្ចេកវិជ្ជានៅក្នុងសៀវភៅណែនាំយោង។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

4. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។
5. ចុចប៊ូតុងរត់ដើម្បីសំយោគការរចនា។ កម្មវិធីចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។
6. ដើម្បីកំណត់ជម្រើសឧបករណ៍ដោយប្រើស្គ្រីប ប្រើពាក្យបញ្ជា set_option Tcl ។ តារាងខាងក្រោមមានបញ្ជីអក្ខរក្រមនៃជម្រើសឧបករណ៍នៅលើផ្ទាំងឧបករណ៍ដែលបានផ្គូផ្គងទៅនឹងពាក្យបញ្ជា Tcl ដែលសមមូល។ ដោយសារជម្រើសគឺជាបច្ចេកវិទ្យា និងផ្អែកលើលក្ខណៈគ្រួសារ ជម្រើសទាំងអស់ដែលបានរាយក្នុងតារាងប្រហែលជាមិនមាននៅក្នុងបច្ចេកវិទ្យាដែលបានជ្រើសរើសទេ។ ពាក្យបញ្ជាទាំងអស់ចាប់ផ្តើមដោយ set_option បន្ទាប់មកវាក្យសម្ព័ន្ធនៅក្នុងជួរឈរដូចបានបង្ហាញ។ ពិនិត្យសៀវភៅណែនាំសម្រាប់បញ្ជីជម្រើសដ៏ទូលំទូលាយបំផុតសម្រាប់អ្នកលក់របស់អ្នក។
តារាងខាងក្រោមបង្ហាញពីជម្រើសឧបករណ៍ភាគច្រើន។

ជម្រើសកំណត់សម្គាល់លក្ខណៈសម្បត្តិសម្រាប់អ្នកវិភាគបិទការណែនាំ I/O Insertion Fanout

ពាក្យបញ្ជា Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា

ជម្រើស

ពាក្យបញ្ជា Tcl (set_option…)

កញ្ចប់

-package pkg_name

ផ្នែក

- ផ្នែក part_name

ដោះស្រាយកម្មវិធីបញ្ជាចម្រុះ

-resolve_multiple_driver {1|0}

ល្បឿន

-speed_grade speed_grade

បច្ចេកវិទ្យា

- ពាក្យគន្លឹះ បច្ចេកវិទ្យា

ធ្វើបច្ចុប្បន្នភាពទិន្នន័យការកំណត់ពេលវេលាចងក្រងចំណុច -update_models_cp {0|1}

ការបង្កើតមូលដ្ឋានទិន្នន័យអ្នកវិភាគ HDL -hdl_qload {1|0}

ការកំណត់ជម្រើសបង្កើនប្រសិទ្ធភាព
ជម្រើសបង្កើនប្រសិទ្ធភាពគឺជាផ្នែកមួយនៃជម្រើសសកលដែលអ្នកអាចកំណត់សម្រាប់ការអនុវត្ត។ ផ្នែកនេះប្រាប់អ្នកពីរបៀបកំណត់ជម្រើសដូចជាប្រេកង់ និងជម្រើសបង្កើនប្រសិទ្ធភាពសកល ដូចជាការចែករំលែកធនធាន។ អ្នកក៏អាចកំណត់ជម្រើសទាំងនេះមួយចំនួនដោយប្រើប៊ូតុងសមរម្យនៅលើ UI ផងដែរ។
1. បើកទម្រង់ជម្រើសនៃការអនុវត្តដោយចុចប៊ូតុងជម្រើសនៃការអនុវត្ត ឬជ្រើសរើសគម្រោង->ជម្រើសនៃការអនុវត្ត ហើយចុចលើផ្ទាំងជម្រើសនៅផ្នែកខាងលើ។
2. ចុចជម្រើសបង្កើនប្រសិទ្ធភាពដែលអ្នកចង់បាន ទាំងនៅលើទម្រង់ ឬក្នុងគម្រោង view. ជម្រើសរបស់អ្នកប្រែប្រួល អាស្រ័យលើបច្ចេកវិទ្យា។ ប្រសិនបើជម្រើសមួយមិនមានសម្រាប់បច្ចេកវិទ្យារបស់អ្នកទេ វានឹងប្រែជាពណ៌ប្រផេះ។ ការកំណត់ជម្រើសនៅកន្លែងមួយនឹងធ្វើបច្ចុប្បន្នភាពដោយស្វ័យប្រវត្តិនៅក្នុងកន្លែងផ្សេងទៀត។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

គម្រោង View

ជម្រើសការបង្កើនប្រសិទ្ធភាព ជម្រើសការអនុវត្ត -> ជម្រើស

សម្រាប់ព័ត៌មានលម្អិតអំពីការប្រើការបង្កើនប្រសិទ្ធភាពទាំងនេះ សូមមើលផ្នែកខាងក្រោម៖

FSM Compiler FSM Explorer
ការចែករំលែកធនធានឡើងវិញ

Optimizing State Machines នៅទំព័រ 354
ការដំណើរការ FSM Explorer នៅទំព័រ 359 ចំណាំ៖ មានតែផ្នែករងនៃបច្ចេកវិទ្យា Microsemi ប៉ុណ្ណោះដែលគាំទ្រជម្រើស FSM Explorer ។ ប្រើគម្រោង->ជម្រើសការអនុវត្ត-> បន្ទះជម្រើស ដើម្បីកំណត់ថាតើជម្រើសនេះត្រូវបានគាំទ្រសម្រាប់ឧបករណ៍ដែលអ្នកបញ្ជាក់នៅក្នុងឧបករណ៍របស់អ្នក។
ការចែករំលែកធនធាន នៅទំព័រ ៣៥២
ចូលនិវត្តន៍ នៅទំព័រ ៣៣៤

ជម្រើសពាក្យបញ្ជា Tcl set_option សមមូលមានដូចខាងក្រោម៖

ជម្រើស FSM Compiler FSM Explorer ការចែករំលែកធនធានពេលកំណត់

set_option Tcl ជម្រើសពាក្យបញ្ជា -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retimeing {1|0}

3. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
4. ចុចប៊ូតុងរត់ដើម្បីដំណើរការសំយោគ។
កម្មវិធីចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។
ការបង្កើតមូលដ្ឋានទិន្នន័យអ្នកវិភាគ HDL
តាមលំនាំដើម កម្មវិធីអានការរចនាទាំងមូល អនុវត្តការបង្កើនប្រសិទ្ធភាពតក្កវិជ្ជា និងការផ្សព្វផ្សាយពេលវេលា និងសរសេរលទ្ធផលទៅបញ្ជីសុទ្ធតែមួយ (srs) ។ នៅពេលដែលការរចនាកាន់តែធំ ពេលវេលាដើម្បីដំណើរការ និងបំបាត់កំហុសការរចនាកាន់តែពិបាក។
ជម្រើសនេះអនុញ្ញាតឱ្យអ្នកចងក្រងធ្វើការបែងចែកការរចនាជាមុនជាម៉ូឌុលច្រើនដែលត្រូវបានសរសេរដើម្បីបំបែកបញ្ជីសុទ្ធ files (srs) ។ ដើម្បីបើកជម្រើសនេះ សូមជ្រើសរើសប្រអប់ធីក ការបង្កើតមូលដ្ឋានទិន្នន័យអ្នកវិភាគ HDL នៅលើផ្ទាំងជម្រើស នៃប្រអប់ជម្រើសការអនុវត្ត។ លក្ខណៈពិសេសនេះធ្វើអោយប្រសើរឡើងនូវការប្រើប្រាស់អង្គចងចាំយ៉ាងសំខាន់សម្រាប់ការរចនាដ៏ធំ។
មុខងារនេះក៏អាចត្រូវបានបើកពីបង្អួចស្គ្រីប Tcl ដោយប្រើពាក្យបញ្ជា set_option Tcl ខាងក្រោម៖
set_option -hdl_qload ១
នៅពេលដែលជម្រើសនៃការបង្កើតមូលដ្ឋានទិន្នន័យអ្នកវិភាគ HDL ត្រូវបានបើក សូមប្រើជម្រើស Incremental Quick Load នៅក្នុងឧបករណ៍អ្នកវិភាគ HDL ដើម្បីបង្ហាញការរចនាដោយប្រើបញ្ជី netlist (srs) តែមួយ ឬតារាងម៉ូឌុល RTL កម្រិតកំពូលច្រើន (srs)។ ឧបករណ៍អាចយក advantage នៃលក្ខណៈពិសេសនេះដោយផ្ទុកថាមវន្តតែឋានានុក្រមនៃការរចនាដែលរងផលប៉ះពាល់ប៉ុណ្ណោះ។ សម្រាប់អតីតampដូច្នេះ កម្មវិធីរុករកតាមឋានានុក្រមអាចពង្រីកបានតែឋានានុក្រមកម្រិតទាបតាមតម្រូវការសម្រាប់ការផ្ទុករហ័ស។ ជម្រើសផ្ទុករហ័សបន្ថែម មានទីតាំងនៅលើបន្ទះទូទៅនៃប្រអប់ជម្រើសអ្នកវិភាគ HDL ។ សូមមើល General Panel នៅទំព័រ 304។

ការបញ្ជាក់ប្រេកង់ និងកម្រិតសកល Files

នីតិវិធីនេះប្រាប់អ្នកពីរបៀបកំណត់ប្រេកង់សកល និងបញ្ជាក់កម្រិត files សម្រាប់ការអនុវត្ត។

1. ដើម្បីកំណត់ប្រេកង់សកល សូមធ្វើមួយក្នុងចំណោមវិធីខាងក្រោម៖

វាយបញ្ចូលប្រេកង់សកលនៅក្នុងគម្រោង view.

បើកទម្រង់ជម្រើសនៃការអនុវត្តដោយចុចលើ ការអនុវត្ត

ប៊ូតុងជម្រើស ផ្ទាំង ឧបសគ្គ។

seleLcOting

គម្រោង -> ការអនុវត្ត

ជម្រើស,

និង

ចុច

នេះ។

ពាក្យបញ្ជា Tcl set_option សមមូលគឺ -frequency frequencyValue ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
អ្នកអាចបដិសេធប្រេកង់សកលជាមួយនឹងឧបសគ្គក្នុងតំបន់ ដូចដែលបានពិពណ៌នានៅក្នុង Specifying SCOPE Constraints នៅទំព័រ 119។ នៅក្នុងឧបករណ៍ Synplify Pro អ្នកអាចបង្កើតដែនកំណត់នាឡិកាដោយស្វ័យប្រវត្តិសម្រាប់ការរចនារបស់អ្នកជំនួសឱ្យការកំណត់ប្រេកង់សកល។ សូមមើលការប្រើប្រាស់ការរឹតត្បិតស្វ័យប្រវត្តិ នៅទំព័រ 291 សម្រាប់ព័ត៌មានលម្អិត។
គម្រោងប្រេកង់ និងកម្រិតសកល View
ជម្រើសអនុវត្ត -> ឧបសគ្គ

2. ដើម្បីបញ្ជាក់កម្រិត files សម្រាប់ការអនុវត្ត សូមធ្វើមួយក្នុងចំណោមខាងក្រោមនេះ៖
ជ្រើសរើសគម្រោង-> ជម្រើសអនុវត្ត -> ឧបសគ្គ។ ពិនិត្យកម្រិត
fileដែលអ្នកចង់ប្រើក្នុងគម្រោង។
ពីជម្រើសការអនុវត្ត -> បន្ទះឧបសគ្គ អ្នកក៏អាចចុចទៅ
បន្ថែមការរឹតត្បិត file.
ជាមួយនឹងការអនុវត្តដែលអ្នកចង់ប្រើដែលបានជ្រើសរើសសូមចុចបន្ថែម File នៅក្នុង
គម្រោង viewនិងបន្ថែមកម្រិត fileអ្នកត្រូវការ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
ដើម្បីបង្កើតកម្រិត files សូមមើល ការកំណត់វិសាលភាព ឧបសគ្គ នៅទំព័រ 119 ។
3. ដើម្បីលុបបំបាត់ឧបសគ្គ files ពីការអនុវត្ត ធ្វើកិច្ចការមួយដូចខាងក្រោមៈ
ជ្រើសរើសគម្រោង-> ជម្រើសអនុវត្ត -> ឧបសគ្គ។ ចុចបិទប្រអប់ធីក
នៅជាប់នឹង file ឈ្មោះ។
នៅក្នុងគម្រោង viewចុចកណ្ដុរស្ដាំលើឧបសគ្គ file ដែលត្រូវដកចេញ និង
ជ្រើសយកចេញពីគម្រោង។
នេះបំបាត់ការរឹតត្បិត file ពីការអនុវត្តប៉ុន្តែមិនលុបវាចោលទេ។
4. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។
នៅពេលអ្នកសំយោគការរចនា កម្មវិធីនឹងចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។
បញ្ជាក់ជម្រើសលទ្ធផល
ផ្នែកនេះបង្ហាញអ្នកពីរបៀបបញ្ជាក់លក្ខណៈវិនិច្ឆ័យសម្រាប់លទ្ធផលនៃដំណើរការសំយោគ។
1. បើកទម្រង់ជម្រើសនៃការអនុវត្តដោយចុចប៊ូតុងជម្រើសនៃការអនុវត្ត ឬជ្រើសរើសគម្រោង->ជម្រើសនៃការអនុវត្ត ហើយចុចលើផ្ទាំងលទ្ធផលនៃការអនុវត្តនៅផ្នែកខាងលើ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

2. បញ្ជាក់លទ្ធផល fileដែលអ្នកចង់បង្កើត។
ដើម្បីបង្កើតបញ្ជីបណ្តាញដែលបានគូសផែនទី files, ចុច Write Mapped Verilog Netlist ឬ Write
ផែនទី VHDL Netlist ។
ដើម្បីបង្កើតឧបសគ្គជាក់លាក់របស់អ្នកលក់ file សម្រាប់ចំណារពន្យល់ទៅមុខ
ចុច សរសេរ ដែនកំណត់អ្នកលក់ File. សូមមើលសម្រាប់ព័ត៌មានលម្អិតអំពីរបាយការណ៍នេះ សូមមើលរបាយការណ៍ត្រួតពិនិត្យឧបសគ្គ នៅទំព័រ 270.of the Reference Manual នៅទំព័រ 56 សម្រាប់ព័ត៌មានបន្ថែម។
3. កំណត់ថតដែលអ្នកចង់សរសេរលទ្ធផល។
4. កំណត់ទម្រង់សម្រាប់លទ្ធផល file. ពាក្យបញ្ជា Tcl សមមូលសម្រាប់ការសរសេរស្គ្រីបគឺជាទម្រង់ project -result_format ។
អ្នកក៏ប្រហែលជាចង់កំណត់គុណលក្ខណៈដើម្បីគ្រប់គ្រងការគូសផែនទីឈ្មោះផងដែរ។ សម្រាប់ព័ត៌មានលម្អិត សូមមើលជំពូកអ្នកលក់ដែលសមស្របនៅក្នុងសៀវភៅណែនាំយោង។
5. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។
នៅពេលអ្នកសំយោគការរចនា កម្មវិធីនឹងចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
ការបញ្ជាក់លទ្ធផលរបាយការណ៍ពេលវេលា
អ្នកអាចកំណត់ថាតើចំនួនប៉ុន្មានត្រូវបានរាយការណ៍នៅក្នុងរបាយការណ៍ពេលវេលាដោយកំណត់ជម្រើសខាងក្រោម។
1. ការជ្រើសរើសគម្រោង->ជម្រើសនៃការអនុវត្ត ហើយចុចលើផ្ទាំងរបាយការណ៍ពេលវេលា។ 2. កំណត់ចំនួនផ្លូវសំខាន់ៗដែលអ្នកចង់ឱ្យកម្មវិធីរាយការណ៍។

3. បញ្ជាក់ចំនួនចំណុចចាប់ផ្តើម និងចំណុចបញ្ចប់ដែលអ្នកចង់ឃើញរាយការណ៍នៅក្នុងផ្នែកផ្លូវសំខាន់។
4. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។ នៅពេលអ្នកសំយោគការរចនា កម្មវិធីនឹងចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។
ការកំណត់ជម្រើស Verilog និង VHDL
នៅពេលអ្នករៀបចំប្រភព Verilog និង VHDL files នៅក្នុងគម្រោងរបស់អ្នក អ្នកក៏អាចបញ្ជាក់ជម្រើសចងក្រងជាក់លាក់ផងដែរ។
ការកំណត់ Verilog File ជម្រើស
អ្នកកំណត់ Verilog file ជម្រើសដោយជ្រើសរើស Project->Implementation Options-> Verilog ឬ Options->Configure Verilog Compiler។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

1. បញ្ជាក់ទម្រង់ Verilog ដើម្បីប្រើ។
ដើម្បីកំណត់កម្មវិធីចងក្រងជាសកលសម្រាប់ទាំងអស់។ files នៅក្នុងគម្រោង, ជ្រើសរើស
គម្រោង->ជម្រើសអនុវត្ត-> Verilog ។ ប្រសិនបើអ្នកកំពុងប្រើ Verilog 2001 ឬ SystemVerilog សូមពិនិត្យមើលសៀវភៅណែនាំសម្រាប់ការសាងសង់ដែលបានគាំទ្រ។
ដើម្បីបញ្ជាក់ Verilog compiler នៅលើ a per file មូលដ្ឋាន, ជ្រើសរើស file នៅក្នុង
គម្រោង view. ចុចកណ្ដុរស្ដាំហើយជ្រើសរើស File ជម្រើស។ ជ្រើសរើសកម្មវិធីចងក្រងដែលសមស្រប។ Verilog លំនាំដើម file ទម្រង់សម្រាប់គម្រោងថ្មីគឺ SystemVerilog ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
2. បញ្ជាក់ម៉ូឌុលកម្រិតកំពូល ប្រសិនបើអ្នកមិនបានធ្វើវារួចហើយនៅក្នុងគម្រោង view.
3. ដើម្បីស្រង់ប៉ារ៉ាម៉ែត្រចេញពីកូដប្រភព សូមធ្វើដូចខាងក្រោម៖
ចុចស្រង់ប៉ារ៉ាម៉ែត្រ។ ដើម្បីបដិសេធលំនាំដើម សូមបញ្ចូលតម្លៃថ្មីសម្រាប់ប៉ារ៉ាម៉ែត្រ។
កម្មវិធីប្រើតម្លៃថ្មីសម្រាប់តែការអនុវត្តបច្ចុប្បន្នប៉ុណ្ណោះ។ ចំណាំថាការទាញយកប៉ារ៉ាម៉ែត្រមិនត្រូវបានគាំទ្រសម្រាប់ការរចនាចម្រុះទេ។

4. វាយបញ្ចូលក្នុងការណែនាំក្នុង Compiler Directives ដោយប្រើ spaces ដើម្បីបំបែក statements ។ អ្នកអាចវាយបញ្ចូលក្នុងការណែនាំដែលអ្នកនឹងបញ្ចូលជាធម្មតាជាមួយ 'ifdef និង `define statements ក្នុងកូដ។ សម្រាប់អតីតample, ABC=30 លទ្ធផលនៅក្នុងកម្មវិធីដែលសរសេរសេចក្តីថ្លែងការណ៍ខាងក្រោមទៅកាន់គម្រោង file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
5. នៅក្នុង Include Path Order បញ្ជាក់ផ្លូវស្វែងរកសម្រាប់ include commands សម្រាប់ Verilog files ដែលមាននៅក្នុងគម្រោងរបស់អ្នក។ ប្រើប៊ូតុងនៅជ្រុងខាងស្តាំខាងលើនៃប្រអប់ ដើម្បីបន្ថែម លុប ឬតម្រៀបផ្លូវឡើងវិញ។
6. ក្នុង Library Directories បញ្ជាក់ផ្លូវទៅកាន់ថតដែលមានបណ្ណាល័យ files សម្រាប់គម្រោងរបស់អ្នក។ ប្រើប៊ូតុងនៅជ្រុងខាងស្តាំខាងលើនៃប្រអប់ ដើម្បីបន្ថែម លុប ឬតម្រៀបផ្លូវឡើងវិញ។
7. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។ នៅពេលអ្នកសំយោគការរចនា កម្មវិធីនឹងចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការដំឡើងគម្រោងការសំយោគតក្កវិជ្ជា ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា
ការកំណត់ VHDL File ជម្រើស
អ្នកកំណត់ VHDL file ជម្រើសដោយជ្រើសរើសទាំង Project->Implementation Options->VHDL ឬ Options->Configure VHDL Compiler។

សម្រាប់ប្រភព VHDL អ្នកអាចបញ្ជាក់ជម្រើសដែលបានពិពណ៌នាខាងក្រោម។
1. បញ្ជាក់ម៉ូឌុលកម្រិតកំពូល ប្រសិនបើអ្នកមិនបានធ្វើវារួចហើយនៅក្នុងគម្រោង view. ប្រសិនបើម៉ូឌុលកម្រិតកំពូលមិនមានទីតាំងនៅក្នុងបណ្ណាល័យការងារលំនាំដើមទេ អ្នកត្រូវតែបញ្ជាក់បណ្ណាល័យដែលអ្នកចងក្រងអាចស្វែងរកម៉ូឌុល។ សម្រាប់ព័ត៌មានអំពីរបៀបធ្វើវា សូមមើល VHDL Panel នៅទំព័រ 200។
អ្នកក៏អាចប្រើជម្រើសនេះសម្រាប់ការរចនាភាសាចម្រុះ ឬនៅពេលដែលអ្នកចង់បញ្ជាក់ម៉ូឌុលដែលមិនមែនជាធាតុកម្រិតកំពូលពិតប្រាកដសម្រាប់ការបង្ហាញ HDL Analyst និង LdOebugging នៅក្នុងគ្រោងការណ៍ viewស. 2. សម្រាប់ការអ៊ិនកូដម៉ាស៊ីនរដ្ឋដែលកំណត់ដោយអ្នកប្រើប្រាស់ សូមធ្វើដូចខាងក្រោមៈ
បញ្ជាក់ប្រភេទនៃការអ៊ិនកូដដែលអ្នកចង់ប្រើ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការកំណត់ជម្រើសអនុវត្តការសំយោគតក្កវិជ្ជា ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា
បិទកម្មវិធីចងក្រង FSM ។
នៅពេលអ្នកសំយោគការរចនា កម្មវិធីប្រើប្រាស់ការណែនាំចងក្រងដែលអ្នកកំណត់នៅទីនេះ ដើម្បីអ៊ិនកូដម៉ាស៊ីនរបស់រដ្ឋ និងមិនដំណើរការកម្មវិធីចងក្រង FSM ដែលនឹងបដិសេធការណែនាំចងក្រង។ ជាជម្រើស អ្នកអាចកំណត់ម៉ាស៊ីនរដ្ឋជាមួយនឹងគុណលក្ខណៈ syn_encoding ដូចដែលបានពិពណ៌នានៅក្នុង Defining State Machines នៅក្នុង VHDL នៅទំព័រ 308។
3. ដើម្បីទាញយក generics ពី source code សូមធ្វើដូចនេះ៖
ចុចស្រង់ស្ថិតិទូទៅ។ ដើម្បីបដិសេធលំនាំដើម សូមបញ្ចូលតម្លៃថ្មីសម្រាប់ប្រភេទទូទៅ។
កម្មវិធីប្រើតម្លៃថ្មីសម្រាប់តែការអនុវត្តបច្ចុប្បន្នប៉ុណ្ណោះ។ ចំណាំថាអ្នកមិនអាចស្រង់ចេញទូទៅបានទេ ប្រសិនបើអ្នកមានការរចនាភាសាចម្រុះ។

4. ដើម្បីរុញ tristates ឆ្លងកាត់ព្រំដែនដំណើរការ/block សូមពិនិត្យមើលថា Push Tristates ត្រូវបានបើក។ សម្រាប់ព័ត៌មានលម្អិត សូមមើល Push Tristates Option នៅទំព័រ 212 នៅក្នុងសៀវភៅណែនាំយោង។
5. កំណត់ការបកស្រាយនៃការណែនាំ synthesis_on និង synthesis_off៖
ដើម្បីធ្វើឱ្យអ្នកចងក្រងបកស្រាយ synthesis_on និង synthesis_off ការណែនាំ
ដូចជា translate_on/translate_off បើកដំណើរការ Synthesis On/Off Implemented as Translate On/Off option។
ដើម្បីមិនអើពើនឹងការណែនាំ synthesis_on និង synthesis_off សូមប្រាកដថាវា។
ជម្រើសនេះមិនត្រូវបានពិនិត្យទេ។ សូមមើល translate_off/translate_on នៅទំព័រ 226 ក្នុងសៀវភៅណែនាំសម្រាប់ព័ត៌មានបន្ថែម។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

6. កំណត់ជម្រើសនៃការអនុវត្តផ្សេងទៀតតាមតម្រូវការ (សូមមើលការកំណត់ជម្រើសការអនុវត្តការសំយោគតក្កវិជ្ជា នៅទំព័រ 75 សម្រាប់បញ្ជីជម្រើស)។ ចុចយល់ព្រម។
នៅពេលអ្នកសំយោគការរចនា កម្មវិធីនឹងចងក្រង និងគូសផែនទីការរចនាដោយប្រើជម្រើសដែលអ្នកកំណត់។

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

គុណលក្ខណៈ និងការណែនាំគឺជាលក្ខណៈជាក់លាក់ដែលអ្នកកំណត់ឱ្យរចនាវត្ថុ ដើម្បីគ្រប់គ្រងរបៀបដែលការរចនារបស់អ្នកត្រូវបានវិភាគ ធ្វើឱ្យប្រសើរ និងធ្វើផែនទី។
គុណលក្ខណៈគ្រប់គ្រងការបង្កើនប្រសិទ្ធភាពផែនទី និងការណែនាំ គ្រប់គ្រងការបង្កើនប្រសិទ្ធភាពកម្មវិធីចងក្រង។ ដោយសារតែភាពខុសគ្នានេះ អ្នកត្រូវតែបញ្ជាក់ការណែនាំនៅក្នុងកូដប្រភព។ តារាងនេះពិពណ៌នាអំពីវិធីសាស្រ្តដែលមានដើម្បីបង្កើតគុណលក្ខណៈ និងការណែនាំជាក់លាក់៖

ដែនកំណត់កម្មវិធីនិពន្ធ VHDL Verilog SCOPE File

គុណលក្ខណៈ បាទ បាទ បាទ បាទ បាទ

សេចក្តីណែនាំ បាទ/ចាស បាទ/ចាស ទេ ទេ

វាជាការប្រសើរក្នុងការបញ្ជាក់គុណលក្ខណៈនៅក្នុងកម្មវិធីនិពន្ធ SCOPE ឬឧបសគ្គ fileដោយសារតែអ្នកមិនត្រូវចងក្រងការរចនាឡើងវិញជាមុនសិន។ សម្រាប់ការណែនាំ អ្នកត្រូវតែចងក្រងការរចនាដើម្បីឱ្យពួកវាមានប្រសិទ្ធភាព។
ប្រសិនបើ SCOPE / កម្រិត file និងកូដប្រភព HDL ត្រូវបានបញ្ជាក់សម្រាប់ការរចនា ឧបសគ្គមានអាទិភាពនៅពេលមានការប៉ះទង្គិច។
សម្រាប់ព័ត៌មានលម្អិត សូមមើលខាងក្រោម៖
· Specifying Attributes and Directions in VHDL, on page 91 · Specifying Attributes and Directions in Verilog, on page 92 · Specifying Attributes UsLiOng the SCOPE Editor, on page 93 · Specifying Attributes in the Constraints Fileនៅទំព័រ 97

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការបញ្ជាក់គុណលក្ខណៈ និងការណែនាំនៅក្នុង VHDL
អ្នកអាចប្រើវិធីផ្សេងទៀតដើម្បីបន្ថែមគុណលក្ខណៈទៅវត្ថុ ដូចមានរាយក្នុងបញ្ជីបញ្ជាក់គុណលក្ខណៈនិងសេចក្តីណែនាំនៅទំព័រ 90។ ទោះយ៉ាងណាអ្នកអាចបញ្ជាក់ការណែនាំបានតែក្នុងកូដប្រភពប៉ុណ្ណោះ។ មានវិធីពីរយ៉ាងក្នុងការកំណត់គុណលក្ខណៈ និងការណែនាំនៅក្នុង VHDL៖
· ការប្រើប្រាស់កញ្ចប់គុណលក្ខណៈដែលបានកំណត់ជាមុន
· ប្រកាសគុណលក្ខណៈរាល់ពេលដែលវាត្រូវបានប្រើប្រាស់
សម្រាប់ព័ត៌មានលម្អិតអំពីគុណលក្ខណៈ VHDL សូមមើល VHDL Attribute and Directive Syntax នៅទំព័រ 561 ក្នុងសៀវភៅណែនាំ។

ការប្រើប្រាស់កញ្ចប់គុណលក្ខណៈ VHDL ដែលបានកំណត់ជាមុន
អាវ៉ានtage ដើម្បីប្រើប្រាស់កញ្ចប់ដែលបានកំណត់ជាមុនគឺថាអ្នកជៀសវាងការកំណត់ឡើងវិញនូវគុណលក្ខណៈ និងការណែនាំរាល់ពេលដែលអ្នកបញ្ចូលពួកវានៅក្នុងកូដប្រភព។ ឌីសាវ៉ានtage គឺថាកូដប្រភពរបស់អ្នកមិនសូវចល័តទេ។ កញ្ចប់គុណលក្ខណៈមានទីតាំងនៅក្នុង installDirectory/lib/vhd/synattr.vhd។
1. ដើម្បីប្រើកញ្ចប់គុណលក្ខណៈដែលបានកំណត់ជាមុនរួមបញ្ចូលក្នុងបណ្ណាល័យកម្មវិធី សូមបន្ថែមបន្ទាត់ទាំងនេះទៅក្នុងវាក្យសម្ព័ន្ធ៖
បណ្ណាល័យសំយោគ; ប្រើ synplify.attributes.all;
2. បន្ថែមគុណលក្ខណៈ ឬការណែនាំដែលអ្នកចង់បានបន្ទាប់ពីការប្រកាសអង្គភាពរចនា។
សេចក្តីថ្លែងការណ៍; attribute attribute_name of objectName : objectType is value ;
សម្រាប់អតីតampលេ៖
entity simpledff គឺជាច្រក (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk : in bit);
គុណលក្ខណៈ syn_noclockbuf នៃ clk : signal គឺពិត;
សម្រាប់ព័ត៌មានលម្អិតនៃអនុសញ្ញាវាក្យសម្ព័ន្ធ សូមមើល VHDL Attribute and Directive Syntax នៅទំព័រ 561 ក្នុងសៀវភៅណែនាំ។
3. បន្ថែមប្រភព file ដល់គម្រោង។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

ប្រកាសគុណលក្ខណៈ VHDL និងសេចក្តីណែនាំ
ប្រសិនបើអ្នកមិនប្រើកញ្ចប់គុណលក្ខណៈទេ អ្នកត្រូវតែកំណត់គុណលក្ខណៈឡើងវិញរាល់ពេលដែលអ្នកបញ្ចូលពួកវាទៅក្នុងកូដប្រភព។
1. រាល់ពេលដែលអ្នកប្រើគុណលក្ខណៈ ឬការណែនាំ កំណត់វាភ្លាមៗបន្ទាប់ពីការប្រកាសអង្គភាពរចនាដោយប្រើវាក្យសម្ព័ន្ធខាងក្រោម៖
design_unit_declaration ; គុណលក្ខណៈ attributeName : dataType ; attribute attributeName of objectName : objectType is value ;
សម្រាប់អតីតampលេ៖
entity simpledff គឺជាច្រក (q: out bit_vector(7 downto 0); d: in bit_vector(7 downto 0); clk : in bit);
គុណលក្ខណៈ syn_noclockbuf៖ ប៊ូលីន; គុណលក្ខណៈ syn_noclockbuf នៃ clk : សញ្ញាគឺពិត;
2. បន្ថែមប្រភព file ដល់គម្រោង។

ការបញ្ជាក់គុណលក្ខណៈ និងការណែនាំនៅក្នុង Verilog
អ្នកអាចប្រើវិធីសាស្រ្តផ្សេងទៀតដើម្បីបន្ថែមគុណលក្ខណៈទៅវត្ថុ ដូចដែលបានពិពណ៌នានៅក្នុង Specifying Attributes and Directions នៅទំព័រ 90។ ទោះយ៉ាងណាក៏ដោយ អ្នកអាចបញ្ជាក់ការណែនាំតែនៅក្នុងកូដប្រភពប៉ុណ្ណោះ។
Verilog មិនមានគុណលក្ខណៈសំយោគ និងការណែនាំដែលបានកំណត់ជាមុនទេ ដូច្នេះអ្នកត្រូវតែបន្ថែមពួកវាជាមតិយោបល់។ គុណលក្ខណៈ ឬឈ្មោះណែនាំគឺនាំមុខដោយការសំយោគពាក្យគន្លឹះ។ Verilog files គឺប្រកាន់អក្សរតូចធំ ដូច្នេះគុណលក្ខណៈ និងការណែនាំត្រូវតែបញ្ជាក់យ៉ាងពិតប្រាកដដូចដែលបានបង្ហាញនៅក្នុងការពិពណ៌នាវាក្យសម្ព័ន្ធរបស់ពួកគេ។ សម្រាប់ព័ត៌មានលម្អិតអំពីវាក្យសម្ព័ន្ធ សូមមើល Verilog Attribute and Directive Syntax នៅទំព័រ 363 ក្នុងសៀវភៅណែនាំ។
1. ដើម្បីបន្ថែមគុណលក្ខណៈ ឬការណែនាំក្នុង Verilog សូមប្រើបន្ទាត់ Verilog ឬវាក្យសម្ព័ន្ធប្លុក (រចនាប័ទ្ម C) ដោយផ្ទាល់តាមវត្ថុរចនា។ រារាំងមតិយោបល់ត្រូវតែនាំមុខសញ្ញាក្បៀស ប្រសិនបើមានមួយ។
LO

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

Verilog Block Comment Syntax
/* synthesis attributeName = តម្លៃ */ /* synthesis directoryName = តម្លៃ */

វាក្យសម្ព័ន្ធមតិយោបល់បន្ទាត់ Verilog
// synthesis attributeName = តម្លៃ // synthesis directoryName = តម្លៃ

សម្រាប់ព័ត៌មានលម្អិតនៃច្បាប់វាក្យសម្ព័ន្ធ សូមមើល Verilog Attribute and Directive Syntax នៅទំព័រ 363 ក្នុងសៀវភៅណែនាំ។ ខាងក្រោមនេះជាអតីតamples:
ម៉ូឌុល fifo (ចេញ, ក្នុង) /* សំយោគ syn_hier = "រឹង" */;
2. ដើម្បីភ្ជាប់គុណលក្ខណៈ ឬការណែនាំជាច្រើនទៅវត្ថុដូចគ្នា សូមបំបែកគុណលក្ខណៈដោយដកឃ្លា ប៉ុន្តែកុំនិយាយពាក្យគន្លឹះសំយោគឡើងវិញ។ កុំប្រើសញ្ញាក្បៀស។ សម្រាប់អតីតampលេ៖
ករណីស្ថានភាព /* ការសំយោគ full_case parallel_case */;
3. ប្រសិនបើការចុះឈ្មោះច្រើនត្រូវបានកំណត់ដោយប្រើសេចក្តីថ្លែងការណ៍ Verilog reg តែមួយ ហើយគុណលក្ខណៈត្រូវបានអនុវត្តចំពោះពួកវានោះ កម្មវិធីសំយោគអនុវត្តតែការចុះឈ្មោះដែលបានប្រកាសចុងក្រោយនៅក្នុងសេចក្តីថ្លែងការណ៍ reg ប៉ុណ្ណោះ។ សម្រាប់អតីតampលេ៖
reg [5:0] q, q_a, q_b, q_c, q_d /* សំយោគ syn_preserve=1 */;
គុណលក្ខណៈ syn_preserve ត្រូវបានអនុវត្តចំពោះ q_d ប៉ុណ្ណោះ។ នេះគឺជាអាកប្បកិរិយាដែលរំពឹងទុកសម្រាប់ឧបករណ៍សំយោគ។ ដើម្បីអនុវត្តគុណលក្ខណៈនេះចំពោះការចុះឈ្មោះទាំងអស់ អ្នកត្រូវតែប្រើសេចក្តីថ្លែងការណ៍ Verilog reg ដាច់ដោយឡែកសម្រាប់ការចុះឈ្មោះនីមួយៗ ហើយអនុវត្តគុណលក្ខណៈ។

ការបញ្ជាក់គុណលក្ខណៈដោយប្រើកម្មវិធីនិពន្ធ SCOPE
បង្អួច SCOPE ផ្តល់នូវចំណុចប្រទាក់ងាយស្រួលប្រើ ដើម្បីបន្ថែមគុណលក្ខណៈណាមួយ។ អ្នកមិនអាចប្រើវាសម្រាប់បន្ថែមការណែនាំបានទេ ព្រោះវាត្រូវតែបន្ថែមទៅប្រភព fileស. (សូមមើលការបញ្ជាក់គុណលក្ខណៈ និងសេចក្តីណែនាំនៅក្នុង VHDL នៅទំព័រ 91 ឬបញ្ជាក់គុណលក្ខណៈ និងសេចក្តីណែនាំនៅក្នុង Verilog នៅទំព័រ 92) ។ នីតិវិធីខាងក្រោមបង្ហាញពីរបៀបបន្ថែមគុណលក្ខណៈដោយផ្ទាល់នៅក្នុងបង្អួច SCOPE ។
1. ចាប់ផ្តើមជាមួយនឹងការរចនាដែលបានចងក្រង ហើយបើកបង្អួច SCOPE ។ ដើម្បីបន្ថែមគុណលក្ខណៈទៅកម្រិតដែលមានស្រាប់ fileបើកបង្អួច SCOPE ដោយចុចលើធាតុដែលមានស្រាប់ file នៅក្នុងគម្រោង view. ដើម្បីបន្ថែមគុណលក្ខណៈទៅថ្មី។ fileចុចរូបតំណាង SCOPE ហើយចុច ចាប់ផ្តើម ដើម្បីបើកបង្អួច SCOPE ។
2. ចុចផ្ទាំង Attributes នៅផ្នែកខាងក្រោមនៃបង្អួច SCOPE ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

អ្នកអាចជ្រើសរើសវត្ថុដំបូង (ជំហានទី 3) ឬគុណលក្ខណៈដំបូង (ជំហានទី 4) ។

3. ដើម្បីបញ្ជាក់វត្ថុ ធ្វើមួយក្នុងចំណោមខាងក្រោមក្នុងជួរឈរវត្ថុ។ ប្រសិនបើអ្នកបានបញ្ជាក់គុណលក្ខណៈរួចហើយ ជួរឈរវត្ថុរាយតែជម្រើសវត្ថុត្រឹមត្រូវសម្រាប់គុណលក្ខណៈនោះ។
ជ្រើសប្រភេទវត្ថុក្នុងជួរឈរតម្រងវត្ថុ ហើយបន្ទាប់មកជ្រើស មួយ
វត្ថុពីបញ្ជីជម្រើសក្នុងជួរឈរវត្ថុ។ នេះជាវិធីល្អបំផុតដើម្បីធានាថាអ្នកកំពុងបញ្ជាក់វត្ថុដែលសមស្រប ជាមួយនឹងវាក្យសម្ព័ន្ធត្រឹមត្រូវ។

LO
Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ការបញ្ជាក់ពីគុណលក្ខណៈ និងសេចក្តីណែនាំ

ជំពូកទី 4៖ ការបង្កើតគម្រោងសំយោគតក្កវិជ្ជា

អូសវត្ថុដែលអ្នកចង់ភ្ជាប់គុណលក្ខណៈពី
RTL ឬបច្ចេកវិទ្យា views ទៅជួរឈរវត្ថុនៅក្នុងបង្អួច SCOPE ។ សម្រាប់គុណលក្ខណៈមួយចំនួន ការអូស និងទម្លាក់អាចមិនជ្រើសរើសវត្ថុត្រឹមត្រូវទេ។ សម្រាប់អតីតample ប្រសិនបើអ្នកចង់កំណត់ syn_hier នៅលើ module ឬ entity ដូចជា an and gate អ្នកត្រូវតែកំណត់វានៅលើ view សម្រាប់ម៉ូឌុលនោះ។ វត្ថុនឹងមានវាក្យសម្ព័ន្ធនេះ៖ v:moduleName នៅក្នុង Verilog ឬ v:library.moduleName នៅក្នុង VHDL ដែលអ្នកអាចមានបណ្ណាល័យច្រើន។
វាយឈ្មោះរបស់វត្ថុក្នុងជួរឈរវត្ថុ។ ប្រសិនបើអ្នកមិនដឹង
ឈ្មោះ ប្រើពាក្យបញ្ជា ស្វែងរក ឬជួរឈរ តម្រងវត្ថុ។ ត្រូវប្រាកដថាវាយបញ្ចូលបុព្វបទសមរម្យសម្រាប់វត្ថុដែលវាត្រូវការ។ សម្រាប់អតីតample ដើម្បីកំណត់គុណលក្ខណៈនៅលើ a viewអ្នកត្រូវតែបន្ថែម v: បុព្វបទទៅម៉ូឌុល ឬឈ្មោះអង្គភាព។ សម្រាប់ VHDL អ្នកប្រហែលជាត្រូវបញ្ជាក់បណ្ណាល័យ ក៏ដូចជាឈ្មោះម៉ូឌុល។
4. ប្រសិនបើអ្នកបញ្ជាក់វត្ថុជាមុន ឥឡូវនេះអ្នកអាចបញ្ជាក់គុណលក្ខណៈ។ បញ្ជីបង្ហាញតែគុណលក្ខណៈត្រឹមត្រូវសម្រាប់ប្រភេទវត្ថុដែលអ្នកបានជ្រើសរើស។ បញ្ជាក់គុណលក្ខណៈដោយសង្កត់ប៊ូតុងកណ្ដុរក្នុងជួរឈរគុណលក្ខណៈ ហើយជ្រើសរើសគុណលក្ខណៈពីបញ្ជី។

ប្រសិនបើអ្នកជ្រើសរើសវត្ថុជាមុន ជម្រើសដែលមានត្រូវបានកំណត់ដោយវត្ថុដែលបានជ្រើសរើស និងបច្ចេកវិទ្យាដែលអ្នកកំពុងប្រើ។ ប្រសិនបើអ្នកជ្រើសរើសគុណលក្ខណៈជាមុន ជម្រើសដែលមានត្រូវបានកំណត់ដោយបច្ចេកវិទ្យា។
នៅពេលអ្នកជ្រើសរើសគុណលក្ខណៈ បង្អួច SCOPE ប្រាប់អ្នកពីប្រភេទនៃតម្លៃដែលអ្នកត្រូវតែបញ្ចូលសម្រាប់គុណលក្ខណៈនោះ ហើយផ្តល់នូវការពិពណ៌នាសង្ខេបនៃគុណលក្ខណៈ។ ប្រសិនបើអ្នកជ្រើសរើសគុណលក្ខណៈជាមុន ត្រូវប្រាកដថាត្រលប់ទៅវិញ ហើយបញ្ជាក់វត្ថុ។
5. បំពេញតម្លៃ។ សង្កត់ប៊ូតុងកណ្ដុរក្នុងជួរតម្លៃ ហើយជ្រើសរើសពីបញ្ជី។ អ្នកក៏អាចវាយតម្លៃផងដែរ។

Synplify Pro សម្រាប់មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Microsemi Edition ខែតុលា 2014

ជំពូកទី 4: ការដំឡើងតក្កវិជ្ជា

ឯកសារ/ធនធាន

SYnOPSYS FPGA Synthesis Synplify Pro សម្រាប់ Microsemi Edition [pdf] ការណែនាំអ្នកប្រើប្រាស់
FPGA Synthesis Synplify Pro for Microsemi Edition, Synthesis Synplify Pro for Microsemi Edition, Synplify Pro for Microsemi Edition, Pro for Microsemi Edition, Microsemi Edition, Edition

ឯកសារយោង

សៀវភៅណែនាំអ្នកប្រើប្រាស់

FPGA Synthesis Synplify Pro សម្រាប់ Microsemi Edition

លក្ខណៈបច្ចេកទេស

ព័ត៌មានអំពីផលិតផល

ការណែនាំអំពីការប្រើប្រាស់ផលិតផល

ជំពូកទី១៖ សេចក្តីផ្តើម

វិសាលភាពនៃឯកសារ

ការចាប់ផ្តើម

ចំណុចប្រទាក់អ្នកប្រើលើសview

ជំពូកទី 2៖ លំហូរនៃការរចនាសំយោគ FPGA

ជំពូកទី 3: ការរៀបចំការបញ្ចូល

សំណួរគេសួរញឹកញាប់

សំណួរ៖ តើខ្ញុំអាចថតចម្លងឯកសារបានទេ?

សំណួរ៖ តើខ្ញុំចាប់ផ្តើមកម្មវិធីដោយរបៀបណា?

សំណួរ៖ តើទស្សនិកជនមានបំណងអ្វីសម្រាប់ការណែនាំអ្នកប្រើប្រាស់នេះ?

ឯកសារ/ធនធាន

ឯកសារយោង

ទុកមតិយោបល់

បោះបង់ការឆ្លើយតប