SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition brugervejledning

Synopsys FPGA Synthesis – Synplify Pro for Microsemi Edition
er et omfattende værktøj til FPGA implementering med div
funktioner designet til at hjælpe brugere med logisk syntese og design
strømme.

Produktbrugsvejledning

Kapitel 1: Introduktion

Dette kapitel giver en overview af Synopsys FPGA og
Prototyping-produkter, FPGA-implementeringsværktøjer og Synopsys FPGA
Værktøjsfunktioner.

Dokumentets omfang

Dokumentsættet indeholder oplysninger om produktets funktioner
og er beregnet til brugere, der er interesseret i FPGA-syntese og design
strømme.

Kom godt i gang

For at begynde at bruge softwaren skal du starte den ved at følge den medfølgende
instruktioner og se brugervejledningen for at få hjælp.

Brugergrænseflade overview

Gør dig fortrolig med brugergrænsefladen for effektivt
navigere gennem softwarefunktionerne.

Kapitel 2: FPGA Syntese Design Flows

Dette kapitel beskriver Logic Synthesis Design Flow for FPGA
syntese.

Kapitel 3: Forberedelse af input

Lær, hvordan du bruger Mixed Language Source Files og den inkrementelle
Compiler til effektiv inputforberedelse.

Note: Vær opmærksom på eventuelle begrænsninger
ved at bruge Incremental Compiler.

FAQ

Q: Kan jeg lave kopier af dokumentationen?

A: Ja, licensaftalen tillader at lave kopier til interne
kun bruges med korrekt tilskrivning.

Q: Hvordan starter jeg softwaren?

A: Se afsnittet "Kom godt i gang" i kapitel 1 i
brugervejledning for detaljerede instruktioner om start af softwaren.

Q: Hvad er den tiltænkte målgruppe for denne brugervejledning?

A: Brugervejledningen henvender sig til personer, der er interesserede i FPGA
syntese og design flows.

View Fullscreen

Synopsys FPGA-syntese
Synplify Pro til Microsemi Edition
Brugervejledning
oktober 2014

Ophavsretsmeddelelse og ejendomsretlige oplysninger
Copyright © 2014 Synopsys, Inc. Alle rettigheder forbeholdes. Denne software og dokumentation indeholder fortrolige og proprietære oplysninger, som tilhører Synopsys, Inc. Softwaren og dokumentationen er leveret under en licensaftale og må kun bruges eller kopieres i overensstemmelse med vilkårene i licensaftalen. Ingen del af softwaren og dokumentationen må reproduceres, transmitteres eller oversættes, i nogen form eller på nogen måde, hverken elektronisk, mekanisk, manuel, optisk eller på anden måde, uden forudgående skriftlig tilladelse fra Synopsys, Inc., eller som udtrykkeligt angivet i licensaftalen.
Ret til at kopiere dokumentation
Licensaftalen med Synopsys tillader licenstageren at lave kopier af dokumentationen kun til intern brug.
Hver kopi skal omfatte alle ophavsrettigheder, varemærker, servicemærker og meddelelser om ejendomsrettigheder, hvis nogen. Licenstager skal tildele fortløbende numre til alle kopier. Disse kopier skal indeholde følgende forklaring på forsiden:
"Dette dokument er duplikeret med tilladelse fra Synopsys, Inc., til eksklusiv brug af __________________________________________ og dets ansatte. Dette er kopinummer __________."
Destinationskontrolerklæring
Alle tekniske data indeholdt i denne publikation er underlagt eksportkontrollovene i USA. Videregivelse til statsborgere fra andre lande i strid med amerikansk lovgivning er forbudt. Det er læserens ansvar at fastlægge de gældende regler og at overholde dem.
LO

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Ansvarsfraskrivelse
SYNOPSYS, INC., OG DETS LICENSGIVERE GIVER INGEN GARANTI AF NOGEN ART, UDTRYKKELIG ELLER UNDERFORSTÅET, MED HENSYN TIL DETTE MATERIALE, INKLUSIVE, MEN IKKE BEGRÆNSET TIL, DE UNDERFORSTÅEDE GARANTIER FOR SALGBARHED OG EGNETHED TIL DELTAGELSE.
Registrerede varemærker (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, METTools, Leda, Model Lights, Leda, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, Synplicity-logoet, Synplify, Synplify Pro, Synthesis Constraints, TeRBUM, TeRBUM, Environment, TeRBUM, YIELDirector er registrerede varemærker tilhørende Synopsys, Inc.
Varemærker (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, Design Vision, DesignerHDL, DesignPower Sil DesignerHDL, Discovery Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hierarchical Optimization Technology, High-performance ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, Jupiter-XT, Librasport, Libra-Sport, Library, Libra Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiXT Designer, Star-SRC, System, Star-Sim, System, Star, System Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC og Worksheet Buffer er varemærker tilhørende Synopsys, Inc.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Servicemærker (sm)
MAP-in, SVP Café og TAP-in er servicemærker tilhørende Synopsys, Inc. SystemC er et varemærke tilhørende Open SystemC Initiative og bruges under licens. ARM og AMBA er registrerede varemærker tilhørende ARM Limited. Sabre er et registreret varemærke tilhørende SabreMark Limited Partnership og bruges under licens. Alle andre produkt- eller virksomhedsnavne kan være varemærker tilhørende deres respektive ejere.
Trykt i USA oktober 2014

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indhold

Kapitel 1: Introduktion
Synopsys FPGA og prototyping-produkter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA-implementeringsværktøjer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA-værktøjsfunktioner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Dokumentets omfang. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Dokumentsættet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publikum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Kom godt i gang. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Start af softwaren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Få hjælp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Brugergrænseflade overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Kapitel 2: FPGA Syntese Design Flows
Designflow for logisk syntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Kapitel 3: Forberedelse af input
Opsætning af HDL-kilde Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Oprettelse af HDL-kilde Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Brug af Context Help Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Kontrol af HDL-kilde Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Redigering af HDL-kilde Files med den indbyggede teksteditor. . . . . . . . . . . . . . . . . . . . 35 Indstilling af indstillinger for redigeringsvindue . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Brug af en ekstern teksteditor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Brug af biblioteksudvidelser til Verilog Library Files . . . . . . . . . . . . . . . . . . . . . . . 42
Brug af blandet sprogkilde Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Brug af Incremental Compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Begrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Brug af det strukturelle Verilog-flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Begrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Arbejde med Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Hvornår skal man bruge begrænsning Files over kildekode. . . . . . . . . . . . . . . . . . . . . . . . 53 Brug af en teksteditor til begrænsning Files (Legacy). . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl-syntaksretningslinjer for begrænsning Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kontrol af begrænsning Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Kapitel 4: Opsætning af et logisk synteseprojekt
Opsætning af projekt Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Oprettelse af et projekt File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Åbning af et eksisterende projekt File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Ændringer i et projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Indstilling af projekt View Vis præferencer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Opdatering af Verilog Inkluder stier i ældre projekt Files . . . . . . . . . . . . . . . . . . . . 65
Ledelse af projekt File Hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Oprettelse af brugerdefinerede mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Manipulering af brugerdefinerede projektmapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulering af brugerdefineret Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Opsætning af implementeringer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Arbejde med flere implementeringer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Indstilling af muligheder for implementering af logisk syntese . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Indstilling af enhedsindstillinger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Indstilling af optimeringsindstillinger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Angivelse af global frekvens og begrænsning Files . . . . . . . . . . . . . . . . . . . . . . 80 Angivelse af resultatindstillinger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Angivelse af tidsrapportoutput . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Indstilling af Verilog- og VHDL-indstillinger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Angivelse af attributter og direktiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Angivelse af attributter og direktiver i VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Angivelse af attributter og direktiver i Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Angivelse af attributter ved hjælp af SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . 93 Angivelse af attributter i begrænsningerne File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Søger Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identifikation af Files for at søge. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filtrering af Files for at søge. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Start af søgningen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 søgeresultater. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arkivering Files og projekter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Arkivér et projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Fjern arkivering af et projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kopier et projekt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Kapitel 5: Angivelse af begrænsninger
Brug af SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Oprettelse af begrænsninger i SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Oprettelse af begrænsninger med FDC-skabelonkommandoen . . . . . . . . . . . . . . . . 116
Angivelse af SCOPE-begrænsninger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Indtastning og redigering af omfangsbegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Indstilling af ur- og stibegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Definition af input- og outputbegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Angivelse af standard I/O-padtyper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Brug af TCL View af SCOPE GUI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Retningslinjer for indtastning og redigering af begrænsninger . . . . . . . . . . . . . . . . . . . . . . . . 127
Angivelse af tidsundtagelser . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Definition af fra/til/gennem punkter for tidsbestemmelsesundtagelser . . . . . . . . . . . . . . . . . 130 Definition af multicykelstier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Definition af falske stier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Find objekter med Tcl find og udvid. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Angivelse af søgemønstre for Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Forfining af Tcl Find resultater med -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Brug af Tcl Find-kommandoen til at definere samlinger . . . . . . . . . . . . . . . . . . . . . 138 Brug af Tcl expand-kommandoen til at definere samlinger . . . . . . . . . . . . . . . . . . 140 Kontrol af Tcl find og udvid resultater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Brug af Tcl find og udvid i batchtilstand . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Brug af samlinger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Sammenligning af metoder til at definere samlinger . . . . . . . . . . . . . . . . . . . . . . . 144 Oprettelse og brug af SCOPE-samlinger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Oprettelse af samlinger ved hjælp af Tcl-kommandoer . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewing og manipulation af samlinger med Tcl-kommandoer. . . . . . . . . . . . . . . 150
Konvertering af SDC til FDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Brug af SCOPE Editor (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 Indtastning og redigering af SCOPE Constraints (Legacy) . . . . . . . . . . . . . . . . . . . . . 157 Angivelse af SCOPE-tidsbegrænsninger (ældre) . . . . . . . . . . . . . . . . . . . . . . . 159 Indtastning af standardbegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Indstilling af ur- og stibegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Definition af ure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Definition af input- og outputbegrænsninger (legacy) . . . . . . . . . . . . . . . . . . . . . . . 169 Definition af falske veje (legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 6: Syntetisering og analyse af resultaterne
Syntetisering af dit design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Kørsel af logisk syntese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Brug af opdateret tjek til jobstyring . . . . . . . . . . . . . . . . . . . . . . 174
Tjek log File Resultater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewing og arbejde med loggen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Hurtig adgang til specifikke rapporter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Fjernadgang til resultater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Analyse af resultater ved hjælp af loggen File Rapporter. . . . . . . . . . . . . . . . . . . . . . . . . 189 Brug af vagtvinduet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Kontrol af ressourceforbrug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Håndtering af beskeder. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Kontrol af resultater i meddelelsen Viewøh . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrering af meddelelser i meddelelsen Viewøh . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Filtrering af meddelelser fra kommandolinjen . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Automatisering af meddelelsesfiltrering med et Tcl-script . . . . . . . . . . . . . . . . . . . . . . . . 198 Log File Beskedstyringer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Håndteringsadvarsler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Brug af Fortsæt ved fejl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Brug af Fortsæt ved fejl til kompileringspunktsyntese . . . . . . . . . . . . . . . . . . . 203
Kapitel 7: Analyse med HDL Analyst og FSM Viewer
Arbejder i skemaet Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Differentiering mellem HDL-analytikeren Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Åbning af Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewobjektegenskaber. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Valg af objekter i RTL/teknologi Views . . . . . . . . . . . . . . . . . . . . . . . 215 Arbejde med multiark-skemaer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Flytning mellem Views i et skematisk vindue. . . . . . . . . . . . . . . . . . . . . . . 218 Indstillingsskema View Præferencer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Administration af Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Udforskning af designhierarki. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Gennemgå designhierarki med hierarkibrowseren . . . . . . . . . . . . . . . . 222 Udforskning af objekthierarki ved at skubbe/poppe . . . . . . . . . . . . . . . . . . . . . . . 223 Udforskning af objekthierarki af gennemsigtige forekomster . . . . . . . . . . . . . . . . . . . 228
At finde objekter. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Gennemse for at finde objekter i HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . 230 Brug af Find til hierarkiske og begrænsede søgninger . . . . . . . . . . . . . . . . . . . . 232 Brug af jokertegn med kommandoen Find . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kombination af Find med filtrering for at forfine søgninger. . . . . . . . . . . . . . . . . . . . . . 240 Brug af Find til at søge i outputnetlisten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Krydsprøvende . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krydssondering inden for en RTL/teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krydssondering fra RTL/Teknologi View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Krydssondering fra teksteditorvinduet . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Krydssondering fra Tcl-scriptvinduet . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Krydssondering fra FSM Viewøh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analyse med HDL Analyst Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewdesignhierarki og kontekst. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Filtreringsskemaer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Udvidelse af pin- og netlogik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Udvidelse og Viewing forbindelser. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Udfladning af skematisk hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Minimering af hukommelsesforbrug under analyse af designs . . . . . . . . . . . . . . . . . . . 267
Brug af FSM Viewøh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Kapitel 8: Analyse af timing
Analyse af timing i skematisk Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewinformation om timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Annotering af tidsinformation i skemaet Views . . . . . . . . . . . . . . . . . . 275 Analyse af urtræer i RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewing af kritiske veje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Håndtering af negativ slaphed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Generering af brugerdefinerede timingrapporter med STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Brug af begrænsninger for analysedesign. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Scenarier for brug af begrænsninger for analysedesign . . . . . . . . . . . . . . . . . . . . . . 285 Oprettelse af en ADC File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Korrekt brug af objektnavne i adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Brug af automatiske begrænsninger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Resultater af automatiske begrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Kapitel 9: Udledning af objekter på højt niveau
Definition af sorte bokse til syntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiering af sorte bokse og I/O'er i Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Instantiering af sorte bokse og I/O'er i VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Tilføjelse af Black Box-tidsbegrænsninger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Tilføjelse af andre Black Box-attributter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Definition af tilstandsmaskiner til syntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definition af tilstandsmaskiner i Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Definition af tilstandsmaskiner i VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 Specificering af FSM'er med attributter og direktiver . . . . . . . . . . . . . . . . . . . . . . . . 309
Angivelse af sikre FSM'er. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatisk RAM-inferens. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Bloker RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-attributter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Udledning af blok RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Initialisering af RAM'er. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initialisering af RAM'er i Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 Initialisering af RAM'er i VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Kapitel 10: Angivelse af optimeringer på designniveau
Tips til optimering. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Generelle optimeringstip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimering til område . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimering af timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Kontrol af retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Tidsbestemmelsesrapport . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Sådan fungerer retimering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Bevarelse af objekter fra at blive optimeret væk. . . . . . . . . . . . . . . . . . . . . . . . . . 342 Brug af syn_keep til bevaring eller replikering . . . . . . . . . . . . . . . . . . . . . . . 343 Kontrol af hierarkiudfladning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Bevarelse af hierarki . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Optimering af Fanout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Indstilling af fanout-grænser . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Kontrol af buffering og replikering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Deling af ressourcer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Indsættelse af I/O'er . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Optimering af statsmaskiner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Beslutning om, hvornår tilstandsmaskiner skal optimeres . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Kørsel af FSM Compiler LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 Kørsel af FSM Explorer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Indsættelse af sonder. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Angivelse af sonder i kildekoden. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Tilføjelse af probeattributter interaktivt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Kapitel 11: Arbejde med kompileringspunkter
Grundlæggende om kompileringspunkter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages af Compile Point Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manuel kompileringspunkter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Indlejrede kompileringspunkter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Kompiler punkttyper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Grundlæggende om kompilering af punktsyntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Kompileringspunktbegrænsning Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Interface Logic Modeller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Interfacetiming for kompileringspunkter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Kompiler punktsyntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Inkrementel kompileringspunktsyntese. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Fremadrettet annotering af kompileringspunkttimingsbegrænsninger . . . . . . . . . . . . . . . . 384
Syntetisering af kompileringspunkter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Det manuelle kompileringspunktflow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Oprettelse af begrænsninger på øverste niveau File for at samle punkter. . . . . . . . . . . . . . . . 388 Definition af manuelle kompileringspunkter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Indstilling af begrænsninger på kompileringspunktniveau . . . . . . . . . . . . . . . . . . . . . . . . 391 Analyse af kompileringspunkters resultater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Brug af kompileringspunkter med andre funktioner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kombination af kompileringspunkter med multiprocessing . . . . . . . . . . . . . . . . . . . . . . . 396
Gensyntetisere trinvist. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Gensyntetisering af kompileringspunkter trinvist . . . . . . . . . . . . . . . . . . . . . . . . . 397
Kapitel 12: Arbejde med IP-input
Generering af IP med SYNCore. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Angivelse af FIFO'er med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 Angivelse af RAM'er med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Angivelse af byteaktiverede RAM'er med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . 416 Angivelse af ROM'er med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Angivelse af adderer/subtraktorer med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Angivelse af tællere med SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP Encryption Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Overview af Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Kryptering og dekryptering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Arbejde med krypteret IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kryptering af din IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 Kryptering af IP med encryptP1735.pl scriptet . . . . . . . . . . . . . . . . . . . . . . . . . 448 Kryptering af IP med krypteringsIP-scriptet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Angivelse af script-outputmetode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 Klargøring af IP-pakken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Brug af Hyper Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Brug af Hyper Source til prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Brug af Hyper Source til IP-design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Tråde signaler gennem designhierarkiet for en IP . . . . . . . . . . . . . . . 461
Kapitel 13: Optimering af processer til produktivitet
Brug af batch-tilstand. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Kørsel af batchtilstand på et projekt File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Kørsel af batchtilstand med et Tcl-script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Kølicenser . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Arbejde med Tcl-scripts og kommandoer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Brug af Tcl-kommandoer og scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Generering af et jobscript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Indstilling af antal parallelle job . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Oprettelse af et Tcl-syntesescript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Brug af Tcl-variabler til at prøve forskellige urfrekvenser . . . . . . . . . . . . . . . . . . 476 Brug af Tcl-variabler til at prøve flere målteknologier . . . . . . . . . . . . . . . . . 478 Kørsel af bottom-up syntese med et script . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatisering af flows med synhooks.tcl. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Kapitel 14: Brug af multiprocessing
Multiprocessing med kompileringspunkter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Indstilling af maksimale parallelle job . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Licensudnyttelse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Kapitel 15: Optimering til Microsemi-design
Optimering af Microsemi-designs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Brug af foruddefinerede Microsemi Black Boxes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Brug af Smartgen-makroer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Arbejde med Radhard-design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Angivelse af syn_radhardlevel i kildekoden . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Kapitel 16: Arbejde med synteseoutput
Videregivelse af oplysninger til P&R-værktøjerne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Angivelse af pin-placeringer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Angivelse af placeringer for Microsemi-busporte . . . . . . . . . . . . . . . . . . . . . . . . . 495 Angivelse af makro og registerplacering . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Generering af leverandørspecifikt output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Målretning af output til din leverandør . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Tilpasning af netlisteformater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Kapitel 17: Kørsel efter synteseoperationer
Kørsel af P&R automatisk efter syntese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Arbejde med identifikationsværktøjerne. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Start fra Synplify Pro Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Håndtering af problemer med lancering Identify . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Brug af identifikationsværktøjet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Brug af kompileringspunkter med identifikationsværktøjet . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulering med VCS-værktøjet. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

KAPITEL 1
Indledning
Denne introduktion til Synplify Pro®-softwaren beskriver følgende:
· Synopsys FPGA og prototyping-produkter, på side 16 · Dokumentets omfang, på side 21 · Kom godt i gang, på side 22 · Brugergrænseflade Overviewpå side 24

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 1: Introduktion

Synopsys FPGA og prototyping-produkter

Synopsys FPGA og prototyping-produkter
Følgende figur viser Synopsys FPGA- og prototyping-familien af produkter.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Synopsys FPGA og prototyping-produkter

Kapitel 1: Introduktion

FPGA implementeringsværktøjer
Synplify Pro- og Synplify Premier-produkterne er RTL-synteseværktøjer specielt designet til FPGA'er (feltprogrammerbare gate-arrays) og CPLD'er (komplekse programmerbare logiske enheder).

Synplify Pro Synthesis Software
Synplify Pro FPGA-syntesesoftwaren er de facto industristandarden til fremstilling af højtydende, omkostningseffektive FPGA-designs. Dens unikke
Behavior Extracting Synthesis Technology® (BEST) algoritmer, udføre
optimeringer på højt niveau før syntetisering af RTL-koden til specifik FPGA-logik. Denne tilgang giver mulighed for overlegne optimeringer på tværs af FPGA, hurtige køretider og evnen til at håndtere meget store designs. Synplify Pro-softwaren understøtter de nyeste VHDL- og Verilog-sprogkonstruktioner, herunder SystemVerilog og VHDL 2008. Værktøjet er teknologiuafhængigt, hvilket muliggør hurtig og nem retargeting mellem FPGA-enheder og leverandører fra et enkelt designprojekt.

Synplify Premier Synthesis Software
Synplify Premier-funktionaliteten er et supersæt af Synplify Pro-værktøjet, der giver den ultimative FPGA-implementering og debug-miljø. Den inkluderer en omfattende pakke af værktøjer og teknologier til avancerede FPGA-designere og fungerer også som syntesemotoren for ASIC-prototyper, der retter sig mod enkelte FPGA-baserede prototyper.
Synplify Premier-produktet tilbyder både FPGA-designere og ASIC-prototyper, der målretter mod enkelte FPGA'er med den mest effektive metode til designimplementering og debug. På designimplementeringssiden inkluderer det funktionalitet til timing af lukning, logisk verifikation, IP-brug, ASIC-kompatibilitet og DSP-implementering, samt en tæt integration med FPGA-leverandørens back-end-værktøjer. På debug-siden sørger det for in-system-verifikation af FPGA'er, som dramatisk accelererer fejlretningsprocessen, og inkluderer også en hurtig og trinvis metode til at finde undvigende designproblemer.

Synopsys FPGA-værktøjsfunktioner
Denne tabel skelner mellem hovedfunktionaliteten i Synplify Pro, Synplify, Synplify Premier og Synplify Premier med Design Planner-produkter.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 1: Introduktion

Synopsys FPGA og prototyping-produkter

Synplify Synplify Pro

Præstation

Syntese af adfærdsudtrækning

Technology® (BESTTM)

Leverandørgenereret Core/IP

Support (visse teknologier)

FSM-kompiler

FSM Explorer

Gated Clock Conversion

Registrer Pipelining

Registrer Retiming

SCOPE® Constraint Entry

Funktioner med høj pålidelighed

Integreret sted-og-rute

Analyse

HDL Analyst®

Valgmulighed

Timing Analyzer

Punkt til punkt

FSM Viewer

Krydsprøvende

Oprettelse af sondepunkt

Identify® Instrumentor

Identificer Debugger

Effektanalyse (SAIF)

Fysisk design

Design Plan File

Logik tildeling til regioner

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Synopsys FPGA og prototyping-produkter

Kapitel 1: Introduktion

Områdeestimering og regionskapacitet Pin-tildeling Fysiske optimeringer Fysisk syntese Fysisk analytiker Synopsys DesignWare® Foundation Library Runtime Hierarkisk design Forbedret optimering Hurtig syntese Multiprocessing Kompilere på fejl Teamdesign Blandet sprogdesign Kompileringspunkter Hierarkisk design Ægte batch-tilstand (kun flydende licenser) GUI Batch-tilstand (Floating-licenser) P-R Formel databekræftelse

Synplify Synplify Pro

xxxx

–

Identificer integration

Begrænset

Synplify Premier
xxx
xxxxx
xxxx
x
x Logisk syntesetilstand x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logisk syntesetilstand
x

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 1: Introduktion

Synopsys FPGA og prototyping-produkter

Back-annotation af P&R Data Design Environment Text Editor View Overvågningsvindue Meddelelsesvindue Tcl-vindue Flere implementeringer Leverandørteknologi Support Prototyping Funktioner Runtime-funktioner Kompiler punkter Gated Clock-konvertering Kompiler ved fejl

Synplify Synplify Pro

Synplify Premier
xxxxx valgt
xxxx

Synplify Premier DP
x
xxxxx valgt
xxxx

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Dokumentets omfang

Kapitel 1: Introduktion

Dokumentets omfang
Det følgende forklarer omfanget af dette dokument og den tilsigtede målgruppe.

Dokumentsættet
Denne brugervejledning er en del af et dokumentsæt, der indeholder en referencemanual og en vejledning. Det er beregnet til brug med de andre dokumenter i sættet. Den koncentrerer sig om at beskrive, hvordan man bruger Synopsys FPGA-softwaren til at udføre typiske opgaver. Dette indebærer følgende:
· Brugervejledningen forklarer kun de nødvendige muligheder for at udføre de typiske opgaver
beskrevet i manualen. Den beskriver ikke alle tilgængelige kommandoer og muligheder. For fuldstændige beskrivelser af alle kommandoindstillinger og syntaks henvises til User Interface Overview kapitel i Synopsys FPGA Synthesis Reference Manual.
· Brugervejledningen indeholder opgavebaseret information. For en opdeling af
hvordan oplysninger er organiseret, se Få hjælp, på side 22.

Publikum
Synplify Pro-softwareværktøjet er målrettet mod FPGA-systemudvikleren. Det forudsættes, at du har kendskab til følgende:
· Design syntese · RTL · FPGAs · Verilog/VHDL

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 1: Introduktion

Kom godt i gang

Kom godt i gang
Dette afsnit viser dig, hvordan du kommer i gang med Synopsys FPGA-syntesesoftwaren. Den beskriver følgende emner, men erstatter ikke oplysningerne i installationsinstruktionerne om licensering og installation:
· Start af softwaren, på side 22 · Få hjælp, på side 22

Start af softwaren
1. Hvis du ikke allerede har gjort det, skal du installere Synopsys FPGA-syntesesoftwaren i henhold til installationsinstruktionerne.
2. Start softwaren.
Hvis du arbejder på en Windows-platform, skal du vælge
Programmer->Synopsys->produktversion fra Start-knappen.
Hvis du arbejder på en UNIX-platform, skal du indtaste det relevante
kommando på kommandolinjen:
synplify_pro
· Kommandoen starter synteseværktøjet og åbner projektvinduet. Hvis
du har kørt softwaren før, viser vinduet det forrige projekt. For mere information om grænsefladen, se Brugergrænsefladen Overview kapitel i referencemanualen.

Få hjælp
Før du ringer til Synopsys Support, skal du se de dokumenterede oplysninger igennem. Du kan få adgang til oplysningerne online fra menuen Hjælp eller se PDF-versionen. Følgende tabel viser dig, hvordan oplysningerne er organiseret.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kom godt i gang
For at få hjælp til... Brug af softwarefunktioner Sådan...
Flow information
Fejlmeddelelser Licensattributter og direktiver Syntesefunktioner Sprog og syntaks Tcl-syntaks Tcl-syntesekommandoer Produktopdateringer

Kapitel 1: Introduktion
Se... Brugervejledning til Synopsys FPGA Synthesis Synopsys FPGA Synthesis Brugervejledning, applikationsbemærkninger om support web site Synopsys FPGA Synthesis User Guide, applikationsnotater om support web site Online hjælp (vælg Hjælp->Fejlmeddelelser) Synopsys SolvNet Webside Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online hjælp (vælg Hjælp->Tcl Hjælp) Synopsys FPGA Syntese Reference Manual Synopsys FPGA Synthesis Reference Manual (Web menukommandoer)

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 1: Introduktion

Brugergrænseflade overview

Brugergrænseflade overview
Brugergrænsefladen (UI) består af et hovedvindue, kaldet projektet view, og specialiserede vinduer eller views til forskellige opgaver. For detaljer om hver af funktionerne, se kapitel 2, Brugergrænseflade overview i Synopsys FPGA Synthesis Reference Manual.

Synplify Pro Interface

Knappanel

Værktøjslinjer projekt view

Status

Implementeringsresultater view

Faner at få adgang til views

Tcl Script/Meddelelser vindue LO

Watch Window

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

KAPITEL 2
FPGA Syntese Design Flows
Dette kapitel beskriver Logic Synthesis Design Flow, på side 26.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 2: FPGA Syntese Design Flows

Designflow for logisk syntese

Synopsys FPGA-værktøjerne syntetiserer logik ved først at kompilere RTL-kilden i teknologiuafhængige logikstrukturer og derefter optimere og kortlægge logikken til teknologispecifikke ressourcer. Efter logisk syntese genererer værktøjet en leverandørspecifik netliste og begrænsning file som du kan bruge som input til værktøjet sted-og-rute (P&R).
Den følgende figur viser faserne og værktøjerne, der bruges til logisk syntese og nogle af de vigtigste input og output. Du kan bruge Synplify Pro-syntesesoftwaren til dette flow. Den interaktive timinganalyse er valgfri. Selvom flowet viser leverandørbegrænsningen files som direkte input til P&R-værktøjet, bør du tilføje disse files til synteseprojektet for timing af sorte bokse.

Synopsys FPGA-værktøj

RTL

RTL-samling

FDC

Logisk syntese

Syntetiseret netliste Syntesebegrænsninger Leverandørbegrænsninger
Leverandørværktøj
Sted & Rute

Logisk synteseprocedure

Til et designflow med trin-for-trin instruktioner baseret på specifikt design

data, download selvstudiet fra webwebsted. De følgende trin opsummerer

proceduren for at syntetisere designet, som også er illustreret i

figur, der følger.

1. Opret et projekt.

2. Tilføj kilden files til projektet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Designflow for logisk syntese

Kapitel 2: FPGA Syntese Design Flows

3. Indstil attributter og begrænsninger for designet.
4. Indstil indstillinger for implementeringen i dialogboksen Implementeringsindstillinger.
5. Klik på Kør for at køre logiksyntese.
6. Analyser resultaterne ved hjælp af værktøjer som loggen file, HDL Analyst-skemaet views, meddelelsesvinduet og overvågningsvinduet.
Når du har færdiggjort designet, kan du bruge outputtet files at køre sted-og-rute med leverandørværktøjet og implementere FPGA.
Følgende figur viser de vigtigste trin i flowet:

Opret projekt
Tilføj kilde Files
Indstil begrænsninger
Indstil indstillinger
Kør softwaren
Analyser resultater Ingen mål nået?
Ja Sted og rute

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 2: FPGA Syntese Design Flows

Designflow for logisk syntese

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

KAPITEL 3
Forberedelse af input
Når du syntetiserer et design, skal du opsætte to slags files: HDL files, der beskriver dit design og dit projekt files at styre designet. Dette kapitel beskriver procedurerne for opsætning af disse files og projektet. Det dækker følgende:
· Opsætning af HDL-kilde Files, på side 30 · Brug af blandet sprogkilde Files, på side 44 · Brug af den inkrementelle compiler, på side 49 · Brug af Structural Verilog Flow, på side 51 · Arbejde med begrænsninger Files, på side 53

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

Opsætning af HDL-kilde Files
Dette afsnit beskriver, hvordan du opsætter din kilde files; projekt file opsætning er beskrevet i Opsætning af projekt Files, på side 58. Kilde files kan være i Verilog eller VHDL. For information om strukturering af files for syntese, se referencemanualen. Dette afsnit diskuterer følgende emner:
· Oprettelse af HDL-kilde Files, på side 30 · Brug af Context Help Editor, på side 32 · Kontrol af HDL-kilde Files, på side 34 · Redigering af HDL-kilde Files med den indbyggede teksteditor, på side 35 · Brug af en ekstern teksteditor, på side 41 · Indstilling af indstillinger for redigeringsvindue, på side 39 · Brug af biblioteksudvidelser til Verilog Library Files, på side 42

Oprettelse af HDL-kilde Files
Dette afsnit beskriver, hvordan du bruger den indbyggede teksteditor til at oprette kilde files, men går ikke i detaljer om, hvad der files indeholder. For detaljer om, hvad du kan og ikke må inkludere, samt leverandørspecifikke oplysninger, se referencemanualen. Hvis du allerede har kilde files, kan du bruge teksteditoren til at kontrollere syntaksen eller redigere file (se Kontrol af HDL-kilde Files, på side 34 og Redigering af HDL-kilde Files med den indbyggede teksteditor, på side 35).
Du kan bruge Verilog eller VHDL til din kilde files. De files har v (Verilog) eller vhd (VHDL) file udvidelser, hhv. Du kan bruge Verilog og VHDL files i samme design. For information om brug af en blanding af Verilog og VHDL input files, se Brug af blandet sprogkilde Files, på side 44.
1. For at oprette en ny kilde file enten klik på HDL file ikon ( ) eller gør følgende:
Vælg File->Ny eller tryk på Ctrl-n.
I dialogboksen Ny skal du vælge typen af kilde file du ønsker at skabe,
Verilog eller VHDL. NotLeOthat du kan bruge Context Help Editor til Verilog-design, der indeholder SystemVerilog-konstruktioner i kilden

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

file. Se Brug af Context Help Editor på side 32 for at få flere oplysninger.
Hvis du bruger Verilog 2001-formatet eller SystemVerilog, skal du sørge for at aktivere indstillingen Verilog 2001 eller System Verilog, før du kører syntese (Projekt->Implementeringsindstillinger->fanen Verilog). Standard Verilog file formatet for nye projekter er SystemVerilog.

Indtast et navn og en placering for file og klik på OK. En tom redigering
vindue åbnes med linjenumre til venstre.
2. Indtast kildeoplysningerne i vinduet, eller klip og indsæt dem. Se Redigering af HDL-kilde Files med den indbyggede teksteditor, på side 35 for at få flere oplysninger om at arbejde i redigeringsvinduet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

For de bedste synteseresultater skal du tjekke referencemanualen og sikre, at du bruger de tilgængelige konstruktioner og leverandørspecifikke attributter og direktiver effektivt.
3. Gem file ved at vælge File->Gem eller ikonet Gem ( ).
Når du har oprettet en kilde file, kan du kontrollere, at du har den rigtige syntaks, som beskrevet i Kontrol af HDL-kilde Files, på side 34.

Brug af Context Help Editor
Når du opretter eller åbner et Verilog-design file, skal du bruge Context Help-knappen, der vises nederst i vinduet til at hjælpe dig med at kode med Verilog/SystemVerilog-konstruktioner i kilden file eller Tcl-begrænsningskommandoer i din Tcl file.
Sådan bruger du Context Help Editor:
1. Klik på knappen Konteksthjælp for at få vist denne teksteditor.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

2. Når du vælger en konstruktion i venstre side af vinduet, vises onlinehjælpebeskrivelsen for konstruktionen. Hvis den valgte konstruktion har denne funktion aktiveret, vises onlinehjælpemnet øverst i vinduet, og en generisk kode eller kommandoskabelon for den konstruktion vises nederst.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

3. Knappen Indsæt skabelon er også aktiveret. Når du klikker på knappen Indsæt skabelon, indsættes koden eller kommandoen vist i skabelonvinduet i din file ved markørens placering. Dette giver dig mulighed for nemt at indsætte koden eller kommandoen og ændre den til det design, du vil syntetisere.
4. Hvis du kun vil kopiere dele af skabelonen, skal du vælge den kode eller kommando, du vil indsætte, og klikke på Kopier. Du kan derefter indsætte det i din file.

Kontrollerer HDL-kilde Files

Softwaren kontrollerer automatisk din HDL-kilde files, når den kompilerer dem, men hvis du vil kontrollere din kildekode før syntese, skal du bruge følgende procedure. Der er to slags kontroller, du udfører i syntesesoftwaren: syntaks og syntese.

1. Vælg kilden files du vil tjekke.
For at kontrollere hele kilden files i et projekt, fravælg alle files i
projektliste, og sørg for, at ingen af de files er åbne i et aktivt vindue. Hvis du har en aktiv kilde file, kontrollerer softwaren kun det aktive file.
At tjekke en enkelt file, åbn file med File->Åbn eller dobbeltklik på
file i projektvinduet. Hvis du har mere end én file åbne og kun ønsker at markere én af dem, sæt din markør i det relevante file vindue for at sikre, at det er det aktive vindue.

2. For at kontrollere syntaksen, vælg Kør->Syntax Check eller tryk på Shift+F7.

Softwaren registrerer syntaksfejl såsom forkerte søgeord og tegnsætning og rapporterer eventuelle fejl i en separat log file (syntax.log). Hvis der ikke opdages fejl, rapporteres et vellykket syntakstjek i bunden af denne file.

3. For at køre en syntesekontrol, vælg Kør->Syntesekontrol eller tryk på Shift+F8.

Softwaren registrerer hardware-relaterede fejl, såsom forkert kodet

flip-flops og rapporterer eventuelle fejl i en separat log file (syntax.log). Hvis der

er der ingen fejl, rapporteres et vellykket syntakstjek i bunden af denne

file.

4. Adview fejlene ved at åbne syntax.log file når du bliver bedt om det, og brug Find til at finde fejlmeddelelsen (søg efter @E). Dobbeltklik på

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

5-tegns fejlkode eller klik på meddelelsesteksten og tryk på F1 for at få vist online hjælp til fejlmeddelelser.
5. Find den del af koden, der er ansvarlig for fejlen, ved at dobbeltklikke på meddelelsesteksten i syntax.log file. Tekstredigeringsvinduet åbner den relevante kilde file og fremhæver koden, der forårsagede fejlen.
6. Gentag trin 4 og 5, indtil alle syntaks- og syntesefejl er rettet.
Meddelelser kan kategoriseres som fejl, advarsler eller bemærkninger. Vedrview alle meddelelser og løs eventuelle fejl. Advarsler er mindre alvorlige end fejl, men du skal læse dem igennem og forstå dem, selvom du ikke løser dem alle. Noter er informative og behøver ikke at blive løst.

Redigering af HDL-kilde Files med den indbyggede teksteditor
Den indbyggede teksteditor gør det nemt at oprette din HDL-kildekode, view det, eller rediger det, når du skal rette fejl. Hvis du vil bruge en ekstern teksteditor, se Brug af en ekstern teksteditor, på side 41.
1. Gør et af følgende for at åbne en kilde file for viewing eller redigering:
For automatisk at åbne den første file i listen med fejl, tryk F5.
For at åbne en bestemt file, dobbeltklik på file i projektvinduet eller
bruge File->Åbn (Ctrl-o) og angiv kilden file.
Tekstredigeringsvinduet åbnes og viser kilden file. Linjerne er nummererede. Nøgleord er i blåt og kommentarer i grønt. Strengværdier er i rødt. Hvis du vil ændre disse farver, se Indstilling af indstillinger for redigeringsvindue, på side 39.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

2. For at redigere en file, skriv direkte i vinduet.
Denne tabel opsummerer almindelige redigeringshandlinger, du kan bruge. Du kan også bruge tastaturgenvejene i stedet for kommandoerne.

Til…

Gør…

Klip, kopier og indsæt; Vælg kommandoen fra pop op-vinduet (hold fortryd nede, eller gentag en handling med højre museknap) eller Rediger-menuen.

Gå til en bestemt linje

Tryk på Ctrl-g eller vælg Rediger->Gå til, skriv linjenummeret, og klik på OK.

Find tekst

Tryk på Ctrl-f eller vælg Rediger ->Find. Indtast den tekst, du vil finde, og klik på OK.

Erstat tekst

Tryk på Ctrl-h eller vælg Rediger->Erstat. Indtast den tekst, du vil finde, og den tekst, du vil erstatte den med. Klik på OK.

Udfyld et søgeord

Indtast nok tegn til entydigt at identificere nøgleordet, og tryk på Esc.

Indryk tekst til højre Vælg blokken, og tryk på Tab. Indryk tekst til venstre LSOVælg blokken, og tryk på Shift-Tab.

Skift til store bogstaver Marker teksten, og vælg derefter Rediger->Avanceret -> Store bogstaver eller tryk på Ctrl-Shift-u.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

For at... Skift til små bogstaver Tilføj blokkommentarer
Rediger kolonner

Gør…
Vælg teksten, og vælg derefter Rediger->Avanceret ->Små bogstaver, eller tryk på Ctrl-u.
Sæt markøren i begyndelsen af kommentarteksten, og vælg Rediger->Avanceret->Kommentarkode eller tryk Alt-c.
Tryk på Alt, og brug venstre museknap til at vælge kolonnen. På nogle platforme skal du bruge den nøgle, som Alt-funktionaliteten er knyttet til, som Meta- eller diamanttasten.

3. For at klippe og indsætte en sektion af et PDF-dokument skal du vælge ikonet T-formet tekstvalg, markere den tekst, du skal bruge, og kopiere og indsætte den i din file. Ikonet Tekstvalg lader dig vælge dele af dokumentet.
4. At oprette og arbejde med bogmærker i din file, se følgende tabel.
Bogmærker er en bekvem måde at navigere længe på files eller for at springe til punkter i koden, som du ofte henviser til. Du kan bruge ikonerne på værktøjslinjen Rediger til disse handlinger. Hvis du ikke kan se Rediger-værktøjslinjen yderst til højre i dit vindue, skal du ændre størrelsen på nogle af de andre værktøjslinjer.

For at... Indsætte et bogmærke
Slet et bogmærke
Slet alle bogmærker

Gør…
Klik hvor som helst på linjen, du vil bogmærke. Vælg Rediger->Skift bogmærker, tryk på Ctrl-F2, eller vælg det første ikon på værktøjslinjen Rediger. Linjenummeret er fremhævet for at angive, at der er et bogmærke i begyndelsen af den linje.
Klik hvor som helst i linjen med bogmærket. Vælg Rediger->Skift bogmærker, tryk på Ctrl-F2, eller vælg det første ikon på værktøjslinjen Rediger. Linjenummeret er ikke længere fremhævet, efter at bogmærket er slettet.
Vælg Rediger->Slet alle bogmærker, tryk på Ctrl-Shift-F2, eller vælg det sidste ikon på værktøjslinjen Rediger. Linjenumrene er ikke længere fremhævet, efter at bogmærkerne er slettet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

Til…
Naviger a file ved hjælp af bogmærker

Gør…
Brug kommandoerne Næste bogmærke (F2) og Forrige bogmærke (Skift-F2) i menuen Rediger eller de tilsvarende ikoner på værktøjslinjen Rediger for at navigere til det ønskede bogmærke.

5. For at rette fejl eller vedrview advarsler i kildekoden, skal du gøre følgende:
Åbn HDL file med fejlen eller advarslen ved at dobbeltklikke på file
i projektlisten.
Tryk på F5 for at gå til den første fejl, advarsel eller note i file. Hos
nederst i redigeringsvinduet ser du beskedteksten.
For at gå til den næste fejl, advarsel eller note skal du vælge Kør->Næste fejl/advarsel
eller tryk på F5. Hvis der ikke er flere beskeder i file, ser du meddelelsen "Ingen flere fejl/advarsler/bemærkninger" nederst i redigeringsvinduet. Vælg Kør->Næste fejl/advarsel eller tryk på F5 for at gå til fejlen, advarslen eller bemærkningen i den næste file.
For at navigere tilbage til en tidligere fejl, advarsel eller bemærkning skal du vælge
Kør->Forrige fejl/advarsel eller tryk på Shift-F5.
6. Sådan henter du fejlmeddelelseshjælp til en fuldstændig beskrivelse af fejlen, advarslen eller bemærkningen:
Åbn tekstformatloggen file (klik View Log) og dobbeltklik enten på
den 5-tegns fejlkode eller klik på meddelelsesteksten og tryk på F1.
Åbn HTML-loggen file og klik på fejlkoden på 5 tegn.
I Tcl-vinduet skal du klikke på fanen Meddelelser og klikke på 5-tegn
fejlkode i ID-kolonnen.
7. At krydsprobe fra kildekodevinduet til andet views, åbn view og vælg kodestykket. Se Krydssondering fra teksteditorvinduet, på side 246 for detaljer.
8. Når du har rettet alle fejlene, skal du vælge File->Gem eller klik på Gem-ikonet for at gemme file.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

Indstilling af indstillinger for redigeringsvindue
Du kan tilpasse de skrifttyper og farver, der bruges i et tekstredigeringsvindue.
1. Vælg Options->Editor Options og enten Synopsys Editor eller External Editor. For mere information om den eksterne editor, se Brug af en ekstern teksteditor, på side 41.
2. Derefter afhængig af typen af file du åbner, kan du indstille baggrunden, syntaksfarve og skrifttypepræferencer, der skal bruges med teksteditoren.

Bemærk: Derefter angiver du tekstredigeringspræferencer for dette file vil gælde for alle files af dette file type.

Tekstredigeringsvinduet kan bruges til at indstille præferencer for projektet files, kilde files (Verilog/VHDL), log files, Tcl files, begrænsning files, eller anden standard files fra dialogboksen Editor Options.
3. Du kan indstille syntaksfarver for nogle almindelige syntaksindstillinger, såsom nøgleord, strenge og kommentarer. F.eksample i loggen file, advarsler og fejl kan farvekodes for nem genkendelse.
Klik i feltet Forgrund eller Baggrund for det tilsvarende objekt i feltet Syntaksfarve for at få vist farvepaletten.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

Du kan vælge grundlæggende farver eller definere brugerdefinerede farver og tilføje dem til din brugerdefinerede farvepalet. Klik på OK for at vælge den ønskede farve.
4. Brug rullemenuerne til at indstille skrifttype og skriftstørrelse for teksteditoren.
5. Marker Keep Tabs for at aktivere faneindstillinger, og indstil derefter tabulatorafstanden ved hjælp af pil op eller pil ned for Tab Size.

LO 6. Klik på OK på formularen Editor Options.
© 2014 Synopsys, Inc. 40

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

Brug af en ekstern teksteditor
Du kan bruge en ekstern teksteditor som vi eller emacs i stedet for den indbyggede teksteditor. Gør følgende for at aktivere en ekstern teksteditor. For oplysninger om brug af den indbyggede teksteditor, se Redigering af HDL-kilde Files med den indbyggede teksteditor, på side 35.
1. Vælg Options->Editor Options, og slå Ekstern Editor til.
2. Vælg den eksterne editor ved at bruge den metode, der passer til dit operativsystem.
Hvis du arbejder på en Windows-platform, skal du klikke på knappen …(Gennemse).
og vælg den eksterne tekstredigeringsfil.
Fra en UNIX- eller Linux-platform til en teksteditor, der opretter sin egen
vindue, skal du klikke på knappen ... Gennemse og vælge den eksterne teksteditor.
Fra en UNIX-platform til en teksteditor, der ikke opretter sin egen
vindue, brug ikke knappen ... Gennemse. Skriv i stedet xterm -e editor. Følgende figur viser VI angivet som ekstern editor.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Opsætning af HDL-kilde Files

Fra en Linux-platform til en teksteditor, der ikke opretter sin egen
vindue, brug ikke knappen ... Gennemse. Skriv i stedet gnome-terminal -x editor. At bruge emacs til f.eksample, skriv gnome-terminal -x emacs.
Softwaren er blevet testet med emacs og vi tekst editorer.
3. Klik på OK.

Brug af biblioteksudvidelser til Verilog Library Files
Biblioteksudvidelser kan føjes til Verilog-biblioteket fileer inkluderet i dit design til projektet. Når du angiver søgestier til de mapper, der indeholder Verilog-biblioteket files, kan du angive disse nye biblioteksudvidelser samt Verilog og SystemVerilog (.v og .sv) file udvidelser.
Sådan gør du:
1. Vælg fanen Verilog i panelet Implementeringsindstillinger.
2. Angiv placeringen af bibliotekskatalogerne for Verilog-biblioteket fileskal indgå i dit design til projektet.
3. Angiv biblioteksudvidelserne.
Alle biblioteksudvidelser kan specificeres, såsom .av, .bv, .cv, .xxx, .va, .vas (separate biblioteksudvidelser med et mellemrum).
Følgende figur viser dig, hvor du skal indtaste biblioteksudvidelserne i dialogboksen.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af HDL-kilde Files

Kapitel 3: Forberedelse af input

Tcl-ækvivalenten for denne example er følgende kommando:
set_option -libext .av .bv .cv .dv .ev
For detaljer, se libext, på side 57 i Command Reference.
4. Når du har kompileret designet, kan du verificere i loggen file at biblioteket files med disse udvidelser blev indlæst og læst. F.eksampdet:
@N: Kører Verilog Compiler i SystemVerilog-tilstand @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Indlæser file C:dirlib1sub1.av fra specificeret biblioteksmappe C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Indlæser file C:dirlib2sub2.bv fra specificeret biblioteksmappe C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Indlæser file

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Brug af blandet sprogkilde Files

C:dirlib3sub3.cv fra specificeret biblioteksmappe C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Indlæser file C:dirlib4sub4.dv fra specificeret biblioteksmappe C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Indlæser file C:dirlib5sub5.ev fra specificeret biblioteksmappe C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-syntakskontrol lykkedes!

Brug af blandet sprogkilde Files
Med Synplify Pro-softwaren kan du bruge en blanding af VHDL- og Verilog-input files i dit projekt. F.eksamples af VHDL og Verilog files, se referencemanualen.
1. Husk, at Verilog ikke understøtter ubegrænsede VHDL-porte og konfigurer det blandede sprogdesign files i overensstemmelse hermed.
2. Hvis du ønsker at organisere Verilog og VHDL files i forskellige mapper, skal du vælge Valg->Projekt View Indstillinger og slå til View Projekt Files i mapper mulighed.
Når du tilføjer files til projektet, Verilog og VHDL files er i separate mapper i projektet view.
3. Når du åbner et projekt eller opretter et nyt, skal du tilføje Verilog og VHDL files som følger:
Vælg Projekt->Tilføj kilde File kommando eller klik på Tilføj File knap. Indstil på formularen Files af Type til HDL Files (*.vhd, *.vhdl, *.v). Vælg Verilog og VHDL files du ønsker og tilføje dem til din
projekt. Klik på OK. For detaljer om tilføjelse files til et projekt, se Foretag ændringer af et projekt, på side 62.
LO

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Brug af blandet sprogkilde Files

Kapitel 3: Forberedelse af input

De files, du tilføjede, vises i projektet view. Denne figur viser files arrangeret i separate mapper.
4. Når du indstiller enhedsindstillinger (knappen Implementeringsindstillinger), skal du angive topniveaumodulet. For flere oplysninger om indstilling af enhedsindstillinger, se Indstilling af logiksyntese-implementeringsindstillinger, på side 75.
Hvis modulet på øverste niveau er Verilog, skal du klikke på fanen Verilog og skrive
navnet på modulet på øverste niveau.
Hvis modulet på øverste niveau er VHDL, skal du klikke på fanen VHDL og indtaste navnet
af enheden på øverste niveau. Hvis modulet på øverste niveau ikke er placeret i standardarbejdsbiblioteket, skal du angive det bibliotek, hvor compileren kan finde modulet. For information om, hvordan du gør dette, se VHDL Panel, på side 200.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Brug af blandet sprogkilde Files

Du skal udtrykkeligt specificere topniveaumodulet, fordi det er udgangspunktet, hvorfra mapperen genererer en fusioneret netliste.
5. Vælg fanen Implementeringsresultater på den samme formular, og vælg ét output HDL-format til outputtet files genereret af softwaren. For flere oplysninger om indstilling af enhedsindstillinger, se Indstilling af logiksyntese-implementeringsindstillinger, på side 75.
For en Verilog output-netliste skal du vælge Write Verilog Netlist. For en VHDL-outputnetliste skal du vælge Write VHDL Netlist. Indstil andre enhedsindstillinger, og klik på OK.
Du kan nu syntetisere dit design. Softwaren læser i kildens blandede formater files og genererer en enkelt srs file der bruges til syntese.
6. Hvis du støder på problemer, se Fejlfinding af blandede sprogdesigns, på side 47 for yderligere oplysninger og tip.
LO

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Brug af blandet sprogkilde Files

Kapitel 3: Forberedelse af input

Fejlfinding af blandede sprogdesigns
Dette afsnit giver tips om håndtering af specifikke situationer, der kan komme op med blandede sprogdesigns.

VHDL File Bestille
For VHDL-only-designs eller blandede designs, hvor topniveauet ikke er angivet, omarrangerer FPGA-synteseværktøjerne automatisk VHDL'en files, så VHDL-pakkerne kompileres i den rigtige rækkefølge.
Men hvis du har et blandet sprogdesign, hvor du har angivet det øverste niveau, skal du angive VHDL file ordre på værktøjet. Du behøver kun at gøre dette én gang ved at vælge Kør->Arranger VHDL files kommando. Hvis du ikke gør dette, får du en fejlmeddelelse.

VHDL globale signaler
I øjeblikket kan du ikke have VHDL globale signaler i blandede sprogdesigns, fordi værktøjet kun implementerer disse signaler i VHDL-only designs.

Overførsel af VHDL Boolean Generics til Verilog-parametre
Værktøjet udleder en sort boks for en VHDL-komponent med booleske generiske stoffer, hvis denne komponent er instantieret i et Verilog-design. Dette skyldes, at Verilog ikke genkender boolske datatyper, så den boolske værdi skal repræsenteres korrekt. Hvis værdien af VHDL Boolean generiske er TRUE og Verilog literal er repræsenteret af et 1, fortolker Verilog compileren dette som en sort boks.
For at undgå at udlede en sort boks skal Verilog-literal for VHDL Boolean generisk sat til TRUE være 1'b1, ikke 1. På samme måde, hvis VHDL Boolean generisk er FALSE, skal den tilsvarende Verilog literal være 1'b0, ikke 0. Følgende f.eks.ample viser, hvordan man repræsenterer booleske generika, så de passerer VHDL-Verilog-grænsen korrekt uden at udlede en sort boks.

VHDL Entitetserklæring

Verilog Instantiation

Entitet abc er generisk (
Number_Bits Divide_Bit );

: heltal : boolesk

:= 0; := Falsk;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Brug af blandet sprogkilde Files

Bestå VHDL Generics uden at udlede en sort boks
I det tilfælde, hvor en Verilog-komponentparameter, (f.eksample [0:0] RSR = 1'b0) ikke matcher størrelsen af den tilsvarende VHDL-komponent generisk (RSR : heltal := 0), udleder værktøjet en sort boks.
Du kan omgå dette ved at fjerne busbredde-notationen på [0:0] i Verilog files. Bemærk, at du skal bruge en generisk VHDL af typen heltal, fordi de andre typer ikke tillader den korrekte binding af Verilog-komponenten.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Brug af Incremental Compiler

Kapitel 3: Forberedelse af input

Brug af Incremental Compiler
Brug det inkrementelle compilerflow til at reducere compilerens køretid markant for store designs. Softwaren rekompilerer kun relevant files, når der foretages en designændring og genbruger compilerdatabasen. Compileren regenererer SRS file kun for det berørte modul og det umiddelbare forældremodul.
For at køre dette flow skal du udføre følgende:
1. Tilføj Verilog eller VHDL files for designet.
2. Aktiver indstillingen Inkrementel kompilering fra fanen Verilog eller VHDL i panelet Implementeringsindstillinger.
En SRS file oprettes for hvert designmodul i synwork-biblioteket.

3. Kør compileren for første gang.
4. Hvis der er foretaget en designændring, skal du køre compileren igen.
Compileren analyserer databasen og bestemmer, om SRS'en files er up-to-date, så er det kun moduler, der er ændret, og de umiddelbare overordnede moduler, der regenereres. Dette kan hjælpe med at forbedre køretiden for designet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Brug af Incremental Compiler

Begrænsninger
Den inkrementelle compiler understøtter ikke:
· Konfiguration files inkluderet i enten Verilog- eller VHDL-flowet · Blandede HDL-flows · Designs med krydsmodulreference (XMR)

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Brug af det strukturelle Verilog-flow

Kapitel 3: Forberedelse af input

Brug af det strukturelle Verilog-flow
Synteseværktøjet accepterer strukturel Verilog files som input til dit designprojekt. Den strukturelle Verilog-kompiler udfører semantiske syntakstjek ved hjælp af sin letvægtsparser for at forbedre runtime. Denne compiler udfører ikke komplekse hardwareudtræk eller RTL-optimeringsoperationer, derfor kører softwaren hurtig kompilering af den strukturelle Verilog files. Softwaren kan læse disse genererede strukturelle Verilog files, hvis de indeholder:
· Instantiationer af teknologiprimitiver
· Enkel tildel udsagn
· Attributter angivet i Verilog 2001 og ældre formater
· Alle konstruktioner, undtagen attributter, skal angives i Verilog 95-format
For at bruge strukturelt Verilog-input files:
1. Du skal angive den strukturelle Verilog files at inkludere i dit design. For at gøre dette skal du tilføje file til projektet ved hjælp af en af følgende metoder:
Projekt->Tilføj kilde File eller Tilføj File knappen i projektet view Tcl kommando: add_file -structver fileNavn
Dette flow kan kun indeholde strukturel Verilog files eller blandet HDL files (Verilog/VHDL/EDF/SRS) sammen med strukturel Verilog-netliste files. Verilog/VHDL/EDF/SRS-instanser understøttes dog ikke i et strukturelt Verilog-modul.
2. Den strukturelle Verilog files tilføjes til mappen Structural Verilog i projektet view. Du kan også tilføje files til denne mappe, når du udfører følgende:
Vælg den strukturelle Verilog file. Højreklik og vælg File Valgmuligheder. Vælg Strukturel Verilog fra File Skriv rullemenu.
3. Kør syntese.
Synteseværktøjet genererer en vm- eller edf-netliste file afhængig af den angivne teknologi. Denne proces ligner standardsynteseflowet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Brug af det strukturelle Verilog-flow

Begrænsninger
Begrænsninger af det strukturelle Verilog-flow understøtter ikke følgende:
· RTL-instanser for alle andre file typer · Hierarkisk projektstyring (HPM) flows · Komplekse opgaver · Kompilatorspecifikke tilstande og switches

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Arbejde med Constraint Files

Kapitel 3: Forberedelse af input

Arbejde med Constraint Files
Begrænsning files er tekst files, der automatisk genereres af SCOPE-grænsefladen (se Angivelse af SCOPE-begrænsninger, på side 119), eller som du opretter manuelt med en teksteditor. De indeholder Tcl-kommandoer eller attributter, der begrænser syntesekørsel. Alternativt kan du indstille begrænsninger i kildekoden, men dette er ikke den foretrukne metode.
Dette afsnit indeholder oplysninger om
· Hvornår skal man bruge begrænsning Files over kildekode, på side 53
· Brug af en teksteditor til begrænsning Files (Legacy), på side 54
· Tcl-syntaksretningslinjer for begrænsning Files, på side 55
· Kontrol af begrænsning Files, på side 56
· For detaljer om denne rapport, se Constraint Checking Report, på
side 270.i referencemanualen, på side 56

Hvornår skal man bruge begrænsning Files over kildekode
Du kan tilføje begrænsninger i begrænsninger files (genereret af SCOPE-grænsefladen eller indtastet i en teksteditor) eller i kildekoden. Generelt er det bedre at bruge begrænsning files, fordi du ikke behøver at rekompilere for at begrænsningerne træder i kraft. Det gør også din kildekode mere bærbar. Se Brug af SCOPE Editor, på side 112 for at få flere oplysninger.
Men hvis du har black box timing begrænsninger som syn_tco, syn_tpd og syn_tsu, skal du indtaste dem som direktiver i kildekoden. I modsætning til attributter kan direktiver kun tilføjes til kildekoden, ikke for at begrænse files. Se Angivelse af attributter og direktiver på side 90 for flere oplysninger om tilføjelse af direktiver til kildekoden.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Arbejde med Constraint Files

Brug af en teksteditor til begrænsning Files (legacy)
Du kan bruge Legacy SCOPE-editoren til SDC-begrænsningen files oprettet før udgivelsesversion G-2012.09. Det anbefales dog, at du oversætter din SDC files til FDC files for at aktivere den seneste version af SCOPE-editoren og for at bruge den forbedrede håndtering af timing-begrænsninger i værktøjet.
Hvis du vælger at bruge den gamle SCOPE-editor, viser dette afsnit dig, hvordan du manuelt opretter en Tcl-begrænsning file. Softwaren opretter automatisk dette file hvis du bruger den gamle SCOPE-editor til at indtaste begrænsningerne. Tcl-begrænsningen file indeholder kun generelle tidsbegrænsninger. Black box-begrænsninger skal indtastes i kildekoden. For yderligere oplysninger, se Hvornår skal du bruge begrænsning Files over kildekode, på side 53.
1. Åbn en file til redigering.
Sørg for, at du har lukket SCOPE-vinduet, ellers kunne du
overskrive tidligere begrænsninger.
For at oprette en ny file, vælg File->Ny, og vælg begrænsningen File
(SCOPE) mulighed. Indtast et navn til file og klik på OK.
For at redigere en eksisterende file, vælg File->Åbn, indstil Files af Type filter til
Begrænsning Files (sdc) og åbn file du ønsker.
2. Følg syntaksretningslinjerne i Tcl Syntax Guidelines for Constraint Files, på side 55.
3. Indtast de tidsbegrænsninger, du har brug for. For syntaks, se referencemanualen. Hvis du har black box timing begrænsninger, skal du indtaste dem i kildekoden.
4. Du kan også tilføje leverandørspecifikke attributter i begrænsningen file ved hjælp af definere_attribut. Se Angivelse af attributter i begrænsningerne File, på side 97 for at få flere oplysninger.
5. Gem file.
6. Tilføj file til projektet som beskrevet i Foretag ændringer til et projekt, på side 62, og kør syntese.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Arbejde med Constraint Files

Kapitel 3: Forberedelse af input

Tcl Syntaks retningslinjer for begrænsning Files
Dette afsnit dækker generelle retningslinjer for brug af Tcl til begrænsning files:
· Tcl skelner mellem store og små bogstaver.
· For navngivning af objekter: Objektnavnet skal matche navnet i HDL-koden. Indsæt instans- og portnavne i curly seler { }. Brug ikke mellemrum i navne. Brug prikken (.) til at adskille hierarkiske navne. I Verilog-moduler skal du bruge følgende syntaks for eksempel port og
netnavne:
v:celle [præfiks:]objektnavn
Hvor celle er navnet på designenheden, præfiks er et præfiks til at identificere objekter med samme navn, objektnavn er en instanssti med punktum (.)-separator. Præfikset kan være et af følgende:

Præfiks (små bogstaver) i: p: b: n:

Objektforekomstnavne Portnavne (hele porten) Bitudsnit af en port Netnavne

I VHDL-moduler skal du bruge følgende syntaks for eksempel port og net
navne i VHDL-moduler:
v:celle [.view] [præfiks:]objektnavn
Hvor v: identificerer det som en view objekt, lib er navnet på biblioteket, celle er navnet på designenheden, view er et navn for arkitekturen, præfiks er et præfiks til at identificere objekter med samme navn, og objektnavn er en instanssti med punktum (.)-separator. View er kun nødvendig, hvis der er mere end én arkitektur til designet. Se tabellen ovenfor for præfikser for objekter.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 3: Forberedelse af input

Arbejde med Constraint Files

· Navnematchende jokertegn er * (stjerne matcher et vilkårligt antal
tegn) og ? (spørgsmålstegn matcher et enkelt tegn). Disse tegn matcher ikke prikker, der bruges som hierarkiseparatorer. F.eksample, identificerer følgende streng alle bits af statereg-forekomsten i statemod-modulet:
i:statemod.statereg[*]

Kontrol af begrænsning Files
Du kan tjekke syntaks og andre relevante oplysninger om din begrænsning files ved at bruge kommandoen Constraint Check. For at generere en begrænsningsrapport skal du gøre følgende:
1. Opret en begrænsning file og føj det til dit projekt.
2. Vælg Kør->Constraint Check.
Denne kommando genererer en rapport, der kontrollerer syntaksen og anvendeligheden af tidsbegrænsningerne i FPGA-syntesebegrænsningen files til dit projekt. Rapporten skrives til projektet Navn_cck.rpt file og angiver følgende oplysninger:
Begrænsninger, der ikke er anvendt Begrænsninger, der er gyldige og anvendelige for designet Wildcard-udvidelse på begrænsningerne Begrænsninger på objekter, der ikke eksisterer
For detaljer om denne rapport, se Constraint Checking Report, på side 270.i referencemanualen

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

KAPITEL 4
Opsætning af et logisk synteseprojekt
Når du syntetiserer et design med Synopsys FPGA-synteseværktøjerne, skal du opsætte et projekt til dit design. Følgende beskriver procedurerne for at oprette et projekt til logisk syntese:
· Opsætning af projekt Files, på side 58 · Styring af projekt File Hierarki, på side 66 · Opsætning af implementeringer, på side 72 · Indstilling af logiksyntese-implementeringsindstillinger, på side 75 · Angivelse af attributter og direktiver, på side 90 · Søgning Files, på side 98 · Arkivering Files og projekter, på side 101

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af projekt Files

Opsætning af projekt Files
Dette afsnit beskriver det grundlæggende i, hvordan man opsætter og administrerer et projekt file til dit design, herunder følgende oplysninger:
· Oprettelse af et projekt File, på side 58 · Åbning af et eksisterende projekt File, på side 61 · Foretag ændringer af et projekt, på side 62 · Indstilling af projekt View Skærmindstillinger, på side 63 · Opdatering af Verilog Inkluder stier i ældre projekt Files, på side 65
For en bestemt example om at sætte et projekt op file, se selvstudiet for det værktøj, du bruger.

Oprettelse af et projekt File
Du skal oprette et projekt file for hvert projekt. Et projekt indeholder de data, der er nødvendige for et bestemt design: kildelisten files, resulterer syntesen file, og indstillingerne for din enhed. Følgende procedure viser dig, hvordan du opsætter et projekt file ved hjælp af individuelle kommandoer.
1. Start med at vælge en af følgende: File->Byggeprojekt, File->Åbn Project, eller P-ikonet. Klik på Nyt projekt.
Projektvinduet viser et nyt projekt. Klik på Tilføj File knappen, tryk på F4, eller vælg Projekt->Tilføj kilde File kommando. Tilføj Files til projekt dialogboksen åbnes.
2. Tilføj kilden files til projektet.
Sørg for, at feltet Søg i øverst i formularen peger mod højre
vejviser. De files er angivet i boksen. Hvis du ikke kan se files, tjek at Files af Type-feltet er indstillet til at vise den korrekte file type. Hvis du har blandet input files, følg proceduren beskrevet i Brug af blandet sprogkilde Files, på side 44.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af projekt Files

Kapitel 4: Opsætning af et logisk synteseprojekt

For at tilføje alle files i mappen på én gang, skal du klikke på knappen Tilføj alle på
højre side af formularen. At tilføje files individuelt, klik på file på listen, og klik derefter på knappen Tilføj, eller dobbeltklik på file navn.
Du kan tilføje alle files i mappen, og fjern derefter dem, du ikke har brug for, med knappen Fjern.
Hvis du tilføjer VHDL files, vælg det relevante bibliotek fra popup-menuen VHDL Library. Det bibliotek, du vælger, anvendes på alle VHDL files, når du klikker på OK i dialogboksen.
Dit projektvindue viser et nyt projekt file. Hvis du klikker på plustegnet ved siden af projektet og udvider det, ser du følgende:
En mappe (to mapper til blandede sprogdesign) med kilden files.
Hvis din files ikke er i en mappe under projektbiblioteket, kan du indstille denne præference ved at vælge Indstillinger->Projekt View Valgmuligheder og kontrol af View projekt files i mapper boks. Dette adskiller én slags file fra en anden i projektet view ved at lægge dem i separate mapper.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af projekt Files

Implementeringen, kaldet rev_1 som standard. Implementeringer er
revisioner af dit design i sammenhæng med syntesesoftwaren og erstatter ikke ekstern kildekodekontrolsoftware og -processer. Flere implementeringer giver dig mulighed for at ændre enheds- og syntesemuligheder for at udforske designmuligheder. Du kan have flere implementeringer i Synplify Pro. Hver implementering har sin egen syntese og enhedsmuligheder og sin egen projektrelaterede files.

3. Tilføj eventuelle biblioteker, du har brug for, ved at bruge metoden beskrevet i det foregående trin for at tilføje Verilog- eller VHDL-biblioteket file.
For leverandørspecifikke biblioteker skal du tilføje det relevante bibliotek file til
projekt. Bemærk, at for nogle familier indlæses bibliotekerne automatisk, og du behøver ikke udtrykkeligt at tilføje dem til projektet file.
For at tilføje et tredjeparts VHDL-pakkebibliotek skal du tilføje den relevante .vhd file til designet, som beskrevet i trin 2. Højreklik på file i projektet view og vælg File Indstillinger, eller vælg Projekt-> Indstil VHDL-bibliotek. Angiv et biblioteksnavn, der er kompatibelt med simulatorerne. F.eksample, MYLIB. Sørg for, at dette pakkebibliotek er før topniveaudesignet på listen over files i projektet view.
For information om indstilling af Verilog og VHDL file indstillinger, se Indstilling af Verilog- og VHDL-indstillinger, på side 84. Du kan også indstille disse file muligheder senere, før du kører syntese.
For yderligere leverandørspecifikke oplysninger om brug af leverandørmakrobiblioteker og sorte bLoOxes, se Optimering til Microsemi-design, på side 487.
For generiske teknologikomponenter kan du enten tilføje
teknologiuafhængigt Verilog-bibliotek, der leveres med softwaren

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af projekt Files

Kapitel 4: Opsætning af et logisk synteseprojekt

(install_dir/lib/generic_ technology/gtech.v) til dit design, eller tilføj dit eget generiske komponentbibliotek. Brug ikke begge sammen, da der kan være konflikter.
4. Tjek file rækkefølge i projektet view. File rækkefølge er især vigtig for VHDL files.
Til VHDL files, kan du automatisk bestille files ved
vælge Kør->Arranger VHDL Files. Alternativt kan du manuelt flytte files i projektet view. Pakke files skal være først på listen, fordi de er kompileret, før de bruges. Hvis du har designblokke spredt over mange files, sørg for at have følgende file rækkefølge: den file indeholdende enheden skal være først, efterfulgt af arkitekturen file, og til sidst file med konfigurationen.
I Projektet view, tjek at den sidste file i projektet view er den
kilde på øverste niveau file. Alternativt kan du angive det øverste niveau file når du indstiller enhedsindstillingerne.
5. Vælg File->Gem, skriv et navn til projektet, og klik på Gem. Projektvinduet afspejler dine ændringer.
6. At lukke et projekt file, vælg knappen Luk projekt eller File-> Luk projekt.

Åbning af et eksisterende projekt File
Der er to måder at åbne et projekt på file: det åbne projekt og det generiske File -> Åbn kommando.
1. Hvis det projekt, du vil åbne, er et, du har arbejdet på for nylig, kan du vælge det direkte: File->Seneste projekter-> projektnavn.
2. Brug en af følgende metoder til at åbne ethvert projekt file:

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af projekt Files

Åbn Project Command

File-> Åbn kommando

Vælge File->Åbn projekt, klik på knappen Åbn projekt i venstre side af projektvinduet, eller klik på P-ikonet.
For at åbne et nyligt projekt skal du dobbeltklikke på det fra listen over seneste projekter.
Ellers skal du klikke på knappen Eksisterende projekt for at åbne dialogboksen Åbn og vælge projektet.

Vælge File-> Åben.
Angiv den korrekte mappe i feltet Søg i:.
Sæt File af type til projekt Files (*.prj). Boksen viser projektet files.
Dobbeltklik på det projekt, du vil åbne.

Projektet åbnes i projektvinduet.

Foretagelse af ændringer i et projekt
Typisk tilføjer, sletter eller erstatter du files.
1. For at tilføje kilde eller begrænsning files til et projekt skal du vælge Tilføj Files-knap eller Projekt->Tilføj kilde File for at åbne Vælg Files til dialogboksen Tilføj til projekt. Se Oprettelse af et projekt File, på side 58 for detaljer.
2. For at slette en file fra et projekt skal du klikke på file i projektvinduet, og tryk på Delete-tasten.
3. For at erstatte en file i et projekt,
Vælg file du vil ændre i projektvinduet.
Klik på Skift File knappen, eller vælg Projekt->Skift File.
I Kilden File dialogboksen, der åbnes, skal du indstille Look In til mappen
hvor det nye file er placeret. Den nye file skal være af samme type som file du ønsker at erstatte.
Hvis du ikke kan se din file på listen, vælg typen af file du har brug for fra
de Files af Type-feltet.
Dobbeltklik på file. Den nye file erstatter den gamle i projektet
liste. LO
4. For at specificere, hvordan projektet files er gemt i projektet, højreklik på en file i projektet view og vælg File Valgmuligheder. Indstil Gem File mulighed for enten i forhold til projekt eller absolut sti.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af projekt Files

Kapitel 4: Opsætning af et logisk synteseprojekt

5. For at kontrollere tiden stamp på en file, højreklik på en file i projektet view og vælg File Valgmuligheder. Tjek det tidspunkt, hvor file blev sidst ændret. Klik på OK.

Indstilling af projekt View Vis præferencer
Du kan tilpasse organisationen og visningen af projektet files. 1. Vælg Indstillinger->Projekt View Valgmuligheder. Projektet View Indstillingsformular åbnes.

2. At organisere forskellige former for input files i separate mapper, tjek View Projekt Files i mapper.
Hvis du markerer denne indstilling, oprettes separate mapper i projektet view for tvang files og kilde files.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af projekt Files

3. Kontrol file display med følgende:
Vis automatisk alle files, ved at markere Vis projektbibliotek. Hvis
dette er ikke markeret, projektet view vises ikke files, indtil du klikker på plus-symbolet og udvider files i en mappe.
Sæt kryds i et af felterne i projektet File Navn Vis sektion af
formular til at bestemme hvordan filenavne vises. Du kan kun vise filenavn, den relative sti eller den absolutte sti.
4. Til view projekt files i tilpassede brugerdefinerede mapper, tjek View Projekt Files i brugerdefinerede mapper. For mere information, se Oprettelse af brugerdefinerede mapper, på side 66. Typemapper vises kun, hvis der er flere typer i en brugerdefineret mappe.

Brugerdefinerede mapper
© 2014 Synopsys, Inc. 64

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af projekt Files

Kapitel 4: Opsætning af et logisk synteseprojekt

5. At åbne mere end én implementering i det samme projekt view, marker Tillad, at flere projekter åbnes.
Projekt 1

Projekt 2

6. Styr udgangen file display med følgende:
Tjek Vis alle Files i Results Directory-boksen for at vise alt output
files genereret efter syntese.
Skift output file organisation ved at klikke i en af overskriftsbjælkerne
i implementeringsresultaterne view. Du kan gruppere files efter type eller sorter dem efter den dato, de sidst blev ændret.
7. Til view file oplysninger, skal du vælge file i projektet view, højreklik og vælg File Valgmuligheder. F.eksample, du kan tjekke datoen a file blev ændret.
Opdatering af Verilog Inkluder stier i ældre projekt Files
Hvis du har et projekt file oprettet med en ældre version af softwaren (før 8.1), inkluderer Verilog stier i denne file er i forhold til resultatbiblioteket eller kilden file med 'inkluder udsagn. I udgivelser efter 8.1, projektet file 'inkluder stier er i forhold til projektet file kun. GUI'en i de nyere udgivelser opgraderer ikke automatisk den ældre prj files for at overholde de nyere regler. For at opgradere og bruge det gamle projekt file, gør et af følgende:
· Manuelt rediger prj file i en teksteditor og tilføj følgende på
linje før hver set_option -inkluder_sti:
set_option -project_relative_includes 1
· Start et nyt projekt med en nyere version af softwaren og slet
gammelt projekt. Dette vil gøre den nye prj file adlyde den nye regel, hvor omfatter er i forhold til prj file.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Ledelse af projekt File Hierarki

Ledelse af projekt File Hierarki
De følgende afsnit beskriver, hvordan du kan oprette og administrere tilpassede mapper og files i projektet view:
· Oprettelse af brugerdefinerede mapper · Manipulering af brugerdefinerede projektmapper · Manipulering af brugerdefinerede Files

Oprettelse af brugerdefinerede mapper
Du kan oprette logiske mapper og tilpasse files i forskellige hierarkigrupperinger i dit projekt view. Disse mapper kan angives med et hvilket som helst navn eller hierarkiniveau. F.eksample, kan du vilkårligt matche dit operativsystem file struktur eller HDL logikhierarki. Brugerdefinerede mapper er kendetegnet ved deres blå farve.

Der er flere måder at oprette brugerdefinerede mapper på og derefter tilføje files til dem i et projekt. Brug en af følgende metoder:

1. Højreklik på et projekt file eller en anden brugerdefineret mappe, og vælg Tilføj mappe fra pop op-menuen. Udfør derefter et af følgende file operationer:

Højreklik viser så

på det

fyioleuoLcrOafnileesitahnedr

vælg vælg

Placer i mappe. En undermenu en eksisterende mappe eller opret

ny mappe.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Ledelse af projekt File Hierarki

Kapitel 4: Opsætning af et logisk synteseprojekt

Bemærk, at du kan navngive mappen vilkårligt, men brug ikke tegnet (/), da dette er et hierarki-separatorsymbol.
For at omdøbe en mappe skal du højreklikke på mappen og vælge Omdøb fra
popup-menuen. Dialogboksen Omdøb mappe vises; angive et nyt navn.
2. Brug Tilføj Files til dialogboksen Projekt for at tilføje hele indholdet af et mappehierarki og eventuelt placere files i brugerdefinerede mapper, der svarer til OS-mappehierarkier, der er angivet i dialogboksen.

For at gøre dette skal du vælge Tilføj File knappen i projektet view.
Vælg eventuelle ønskede mapper såsom dsp fra dialogboksen, og derefter
klik på knappen Tilføj. Dette placerer alle files fra dsp-hierarkiet til den brugerdefinerede mappe, du lige har oprettet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Ledelse af projekt File Hierarki

For automatisk at placere files i brugerdefinerede mapper svarende til
OS-mappehierarkiet, skal du markere indstillingen, der hedder Tilføj Files til brugerdefinerede mapper i dialogboksen.
Som standard er det brugerdefinerede mappenavn det samme navn som mappen
indeholdende files eller mappe, der skal tilføjes til projektet. Du kan dog ændre, hvordan mapper navngives, ved at klikke på knappen Mappeindstilling. Følgende dialogboks vises.

For at bruge:
Kun den mappe, der indeholder files for mappenavnet, klik på Brug OS
Mappenavn.
Stinavnet til den valgte mappe for at bestemme niveauet af
hierarki afspejlet for den tilpassede mappesti.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Ledelse af projekt File Hierarki

Kapitel 4: Opsætning af et logisk synteseprojekt

3. Du kan trække og slippe files og mapper fra et OS Explorer-program ind i projektet view. Denne funktion er tilgængelig på Windows og Linux desktops, der kører KDE.
Når du trækker og slipper en file, tilføjes det straks til projektet.
Hvis intet projekt er åbent, opretter softwaren et projekt.
Når du trækker og slipper en file over en mappe, vil den blive placeret i den
folder. Til at begynde med er Tilføj Files to Project dialogboksen vises, hvor du bliver bedt om at bekræfte files tilføjes til projektet. Du kan klikke på OK for at acceptere files. Hvis du vil foretage ændringer, kan du klikke på knappen Fjern alle og angive et nyt filter eller en ny mulighed.

Bemærk: For at vise brugerdefinerede mapper i projektet view, vælg Indstillinger->Projekt View Indstillinger-menuen, og aktiver/deaktiver derefter afkrydsningsfeltet for View Projekt Files i brugerdefinerede mapper i dialogboksen.

Manipulering af brugerdefinerede projektmapper
Følgende procedure beskriver, hvordan du kan fjerne files fra mapper, slet mapper og skift mappehierarkiet.
1. For at fjerne en file fra en brugerdefineret mappe, enten:
Træk og slip det til en anden mappe eller på projektet. Fremhæv file, højreklik og vælg Fjern fra mappe fra
popup-menu.
Brug ikke Delete-tasten (DEL), da dette fjerner file fra projektet.
2. For at slette en brugerdefineret mappe skal du markere den og derefter højreklikke og vælge Slet fra pop op-menuen eller trykke på DEL-tasten. Når du sletter en mappe, skal du foretage et af følgende valg:
Klik på Ja for at slette mappen og files indeholdt i mappen fra
projektet.
Klik på Nej for bare at slette mappen.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Ledelse af projekt File Hierarki

3. Sådan ændrer du hierarkiet for den brugerdefinerede mappe:
Træk og slip mappen i en anden mappe, så den er en under-
mappe eller over projektet for at flytte det til øverste niveau.
For at fjerne hierarkiet på øverste niveau i en brugerdefineret mappe skal du trække og slippe
det ønskede underniveau af hierarki over projektet. Slet derefter den tomme rodmappe for mappen.
F.eksample, hvis den eksisterende brugerdefinerede mappemappe er:
/Eksamples/Verilog/RTL
Antag, at du kun ønsker et RTL-hierarki på et niveau, og træk og slip RTL over projektet. Derefter kan du slette /Examples/Verilog bibliotek.

Manipulere Custom Files
Derudover kan du udføre følgende typer tilpasset file operationer:
1. For at undertrykke visningen af files i Type-mapperne, skal du højreklikke i projektet view og vælg Projekt View Valg eller vælg Indstillinger->Projekt View Valgmuligheder. Deaktiver indstillingen View Projekt Files i Indtast mapper i dialogboksen.
2. For at vise files i alfabetisk rækkefølge i stedet for projektrækkefølge, skal du markere Sort Files-knappen i projektet view kontrolpanel. Klik på pil ned i nederste venstre hjørne af panelet for at slå kontrolpanelet til og fra.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Ledelse af projekt File Hierarki

Kapitel 4: Opsætning af et logisk synteseprojekt

Skift kontrolpanel
3. For at ændre rækkefølgen af files i projektet:
Sørg for at deaktivere tilpassede mapper og sortering files. Træk og slip en file til den ønskede placering på listen over files.
4. For at ændre file skriv, træk og slip den til den nye typemappe. Softwaren vil bede dig om bekræftelse.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af implementeringer

Opsætning af implementeringer
En implementering er en version af et projekt, implementeret med et specifikt sæt begrænsninger og andre indstillinger. Et projekt kan indeholde flere implementeringer, hver med sine egne indstillinger.

Arbejde med flere implementeringer
Synplify Pro-værktøjet lader dig oprette flere implementeringer af det samme design og derefter sammenligne resultater. Dette lader dig eksperimentere med forskellige indstillinger for det samme design. Implementeringer er revisioner af dit design i sammenhæng med syntesesoftwaren og erstatter ikke ekstern kildekodekontrolsoftware og -processer.
1. Klik på knappen Tilføj implementering, eller vælg Projekt->Ny implementering, og indstil nye enhedsindstillinger (fanen Enhed), nye muligheder (fanen Indstillinger) eller en ny begrænsning file (Fanen Begrænsninger).
Softwaren skaber en anden implementering i projektet view. Den nye implementering har samme navn som den forrige, men med et andet nummersuffiks. Den følgende figur viser to implementeringer, rev1 og rev2, med den aktuelle (aktive) implementering fremhævet.

Den nye implementering bruger den samme kildekode files, men forskellige enhedsmuligheder og begrænsninger. Den kopierer nogle files fra den tidligere implementering: tlg-loggen file, srs RTL-netlisten file, og design_fsm.sdc file genereret af FSM Explorer. Softwaren holder en gentagelig historie af syntesekørslerne.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Opsætning af implementeringer

Kapitel 4: Opsætning af et logisk synteseprojekt

2. Kør syntese igen med de nye indstillinger.
Klik på Kør for kun at køre den aktuelle implementering.
For at køre alle implementeringer i et projekt, vælg Kør->Kør alle
Implementeringer.
Du kan bruge flere implementeringer til at prøve en anden del eller eksperimentere med en anden frekvens. Se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for oplysninger om indstillingsmuligheder.
Projektet view viser alle implementeringer med den aktive implementering fremhævet og det tilsvarende output files genereret for den aktive implementering, der vises i implementeringsresultaterne view til højre; ændring af den aktive implementering ændrer outputtet file vise. Watch-vinduet overvåger den aktive implementering. Hvis du konfigurerer dette vindue til at se alle implementeringer, opdateres den nye implementering automatisk i vinduet.
3. Sammenlign resultaterne.
Brug Watch-vinduet til at sammenligne udvalgte kriterier. Sørg for at indstille
de implementeringer, du vil sammenligne med kommandoen Configure Watch. Se Brug af vagtvinduet på side 190 for detaljer.

Sammenlign loggen for at sammenligne detaljer file resultater.
4. For at omdøbe en implementering skal du klikke med højre museknap på implementeringsnavnet i projektet view, vælg Skift implementeringsnavn fra pop op-menuen, og skriv et nyt navn.
Bemærk, at den aktuelle brugergrænseflade overskriver implementeringen; udgivelser før 9.0 bevarer implementeringen til at blive omdøbt.
5. For at kopiere en implementering skal du klikke med højre museknap på implementeringsnavnet i projektet view, vælg Kopiimplementering fra pop op-menuen, og skriv et nyt navn til kopien.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Opsætning af implementeringer

6. For at slette en implementering skal du klikke med højre museknap på implementeringsnavnet i projektet view, og vælg Fjern implementering fra pop op-menuen.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt
Indstilling af muligheder for implementering af logisk syntese
Du kan indstille globale muligheder for dine synteseimplementeringer, nogle af dem teknologispecifikke. Dette afsnit beskriver, hvordan du indstiller globale indstillinger som enhed, optimering og file muligheder med kommandoen Implementeringsindstillinger. For oplysninger om indstilling af begrænsninger for implementeringen, se Angivelse af SCOPE-begrænsninger, på side 119. For oplysninger om tilsidesættelse af globale indstillinger med individuelle attributter eller direktiver, se Angivelse af attributter og direktiver, på side 90.
Dette afsnit diskuterer følgende emner:
· Indstilling af enhedsindstillinger, på side 75 · Indstilling af optimeringsindstillinger, på side 78 · Angivelse af global frekvens og begrænsning Files, på side 80 · Angivelse af resultatindstillinger, på side 82 · Angivelse af timingrapportoutput, på side 84 · Indstilling af Verilog- og VHDL-indstillinger, på side 84
Indstilling af enhedsindstillinger
Enhedsindstillinger er en del af de globale indstillinger, du kan indstille for syntesekørslen. De omfatter delvalg (teknologi, del og hastighedsgrad) og implementeringsmuligheder (I/O-indsættelse og fanouts). Mulighederne og implementeringen af disse muligheder kan variere fra teknologi til teknologi, så tjek leverandørkapitlerne i referencemanualen for at få oplysninger om dine leverandørmuligheder.
1. Åbn formularen Implementeringsindstillinger ved at klikke på knappen Implementeringsindstillinger eller vælge Projekt->Implementeringsindstillinger, og klik på fanen Enhed øverst, hvis den ikke allerede er valgt.
2. Vælg teknologi, del, pakke og hastighed. Tilgængelige muligheder varierer, afhængigt af den teknologi, du vælger.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
3. Indstil enhedens kortlægningsindstillinger. Mulighederne varierer afhængigt af den teknologi, du vælger.
Hvis du er usikker på, hvad en mulighed betyder, skal du klikke på muligheden for at se
en beskrivelse i boksen nedenfor. For fuldstændige beskrivelser af mulighederne, klik på F1 eller se det relevante leverandørkapitel i referencemanualen.
For at angive en indstilling skal du indtaste værdien eller markere afkrydsningsfeltet for at aktivere det.
For mere information om indstilling af fanout-grænser og retiming, se Indstilling af Fanout-grænser, på side 348, og Retiming, på side 334, henholdsvis. For detaljer om andre leverandørspecifikke muligheder henvises til det relevante leverandørkapitel og teknologifamilie i referencemanualen.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt

4. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK.
5. Klik på knappen Kør for at syntetisere designet. Softwaren kompilerer og kortlægger designet ved hjælp af de muligheder, du angiver.
6. Brug kommandoen set_option Tcl for at indstille enhedsindstillinger med et script. Følgende tabel indeholder en alfabetisk liste over enhedsindstillingerne på fanen Enhed, der er knyttet til de tilsvarende Tcl-kommandoer. Fordi mulighederne er teknologi- og familiebaserede, er alle mulighederne i tabellen muligvis ikke tilgængelige i den valgte teknologi. Alle kommandoer begynder med set_option, efterfulgt af syntaksen i kolonnen som vist. Se referencemanualen for den mest omfattende liste over muligheder for din leverandør.
Følgende tabel viser størstedelen af enhedsmulighederne.

Option Annoterede egenskaber for analytiker Deaktiver I/O Insertion Fanout Guide

Tcl-kommando (set_option...) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese

Valgmulighed

Tcl-kommando (set_option...)

Pakke

-pakke pakke_navn

Del

-del delnavn

Løs blandede drivere

-resolve_multiple_driver {1|0}

Hastighed

-speed_grade speed_grade

Teknologi

-teknologi nøgleord

Opdater kompileringstidspunktdata -update_models_cp {0|1}

HDL Analyst Database Generation -hdl_qload {1|0}

Indstilling af optimeringsindstillinger
Optimeringsmuligheder er en del af de globale muligheder, du kan indstille for implementeringen. Dette afsnit fortæller dig, hvordan du indstiller muligheder som frekvens og globale optimeringsmuligheder som ressourcedeling. Du kan også indstille nogle af disse muligheder med de relevante knapper på brugergrænsefladen.
1. Åbn formularen Implementeringsindstillinger ved at klikke på knappen Implementeringsindstillinger eller vælge Projekt->Implementeringsindstillinger, og klik på fanen Indstillinger øverst.
2. Klik på de optimeringsmuligheder, du ønsker, enten på formularen eller i projektet view. Dine valg varierer afhængigt af teknologien. Hvis en mulighed ikke er tilgængelig for din teknologi, er den nedtonet. Hvis du indstiller indstillingen det ene sted, opdateres den automatisk det andet sted.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt

Projekt View

Optimeringsmuligheder Implementeringsmuligheder->Indstillinger

For detaljer om brug af disse optimeringer henvises til følgende afsnit:

FSM Compiler FSM Explorer
Retiming af ressourcedeling

Optimering af tilstandsmaskiner, på side 354
Kørsel af FSM Explorer, på side 359 Bemærk: Kun en delmængde af Microsemi-teknologierne understøtter muligheden FSM Explorer. Brug panelet Projekt->Implementeringsindstillinger->Indstillinger for at afgøre, om denne indstilling er understøttet for den enhed, du angiver i dit værktøj.
Deling af ressourcer, på side 352
Gentiming, på side 334

De tilsvarende Tcl set_option kommandoindstillinger er som følger:

Mulighed FSM-kompiler FSM Explorer Retiming af ressourcedeling

set_option Tcl Kommando Option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
4. Klik på knappen Kør for at køre syntese.
Softwaren kompilerer og kortlægger designet ved hjælp af de muligheder, du angiver.
HDL Analyst Database Generation
Som standard læser softwaren hele designet, udfører logiske optimeringer og timing-udbredelse og skriver output til en enkelt netliste (srs). Efterhånden som designs bliver større, bliver tiden til at køre og fejlfinde designet mere udfordrende.
Denne indstilling gør det muligt for compileren at pre-partitionere designet i flere moduler, der er skrevet til separat netliste files (srs). For at aktivere denne indstilling skal du markere afkrydsningsfeltet HDL Analyst Database Generation på fanen Indstillinger i dialogboksen Implementeringsindstillinger. Denne funktion forbedrer hukommelsesforbruget betydeligt for store designs.
Denne funktion kan også aktiveres fra Tcl Script-vinduet ved hjælp af følgende set_option Tcl-kommando:
set_option -hdl_qload 1
Når indstillingen HDL Analyst Database Generation er aktiveret, skal du bruge indstillingen Incremental Quick Load i HDL Analyst-værktøjet til at vise designet ved hjælp af enten en enkelt netliste (srs) eller flere topniveau RTL-modul netlister (srs). Værktøjet kan tage fordeltage af denne funktion ved dynamisk kun at indlæse det berørte designhierarki. F.eksample, kan hierarkibrowseren kun udvide hierarkiet på lavere niveau efter behov for hurtig indlæsning. Indstillingen Incremental Quick Load er placeret på panelet Generelt i dialogboksen HDL Analyst Options. Se General Panel, på side 304.

Angivelse af global frekvens og begrænsning Files

Denne procedure fortæller dig, hvordan du indstiller den globale frekvens og specificerer begrænsningen files for implementeringen.

1. Gør et af følgende for at indstille en global frekvens:

Indtast en global frekvens i projektet view.

Åbn formen Implementeringsindstillinger ved at klikke på Implementering

Indstillinger-knap Fanen Begrænsninger.

udvælgelse

Projekt->Implementering

Valgmuligheder,

klik

Den tilsvarende Tcl set_option-kommando er -frequency frequencyValue.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt
Du kan tilsidesætte den globale frekvens med lokale begrænsninger, som beskrevet i Specificering af SCOPE-begrænsninger, på side 119. I Synplify Pro-værktøjet kan du automatisk generere clock-begrænsninger for dit design i stedet for at indstille en global frekvens. Se Brug af automatiske begrænsninger, på side 291 for detaljer.
Globalt frekvens- og begrænsningsprojekt View
Implementeringsmuligheder->Begrænsninger

2. For at specificere begrænsning fileGør et af følgende for en implementering:
Vælg Projekt->Implementeringsindstillinger->Begrænsninger. Tjek begrænsningen
files du vil bruge i projektet.
Fra panelet Implementeringsindstillinger->Begrænsninger kan du også klikke for at
tilføje en begrænsning file.
Klik på Tilføj med den implementering, du vil bruge, valgt File i
Projekt view, og tilføj begrænsningen files du har brug for.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
At skabe begrænsninger files, se Angivelse af SCOPE-begrænsninger, på side 119.
3. For at fjerne begrænsninger files fra en implementering skal du gøre et af følgende:
Vælg Projekt->Implementeringsindstillinger->Begrænsninger. Klik fra afkrydsningsfeltet
ved siden af file navn.
I Projektet view, højreklik på begrænsningen file skal fjernes og
vælg Fjern fra projekt.
Dette fjerner begrænsningen file fra implementeringen, men sletter den ikke.
4. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK.
Når du syntetiserer designet, kompilerer og kortlægger softwaren designet ved hjælp af de indstillinger, du angiver.
Angivelse af resultatindstillinger
Dette afsnit viser dig, hvordan du angiver kriterier for output af syntesekørslen.
1. Åbn formularen Implementeringsindstillinger ved at klikke på knappen Implementeringsindstillinger eller vælge Projekt->Implementeringsindstillinger, og klik på fanen Implementeringsresultater øverst.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt

2. Angiv output files du ønsker at generere.
For at generere kortlagt netliste files, klik på Write Mapped Verilog Netlist eller Write
Kortlagt VHDL-netliste.
At generere en leverandørspecifik begrænsning file for fremadrettet annotering,
klik på Skriv leverandørbegrænsning File. Se For detaljer om denne rapport, se Constraint Checking Report, på side 270.i referencemanualen, på side 56 for at få flere oplysninger.
3. Indstil den mappe, som du vil skrive resultaterne til.
4. Indstil formatet for output file. Den tilsvarende Tcl-kommando til scripting er project -result_format format.
Du vil måske også indstille attributter til at kontrollere navnetilknytning. For detaljer henvises til det relevante leverandørkapitel i referencemanualen.
5. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK.
Når du syntetiserer designet, kompilerer og kortlægger softwaren designet ved hjælp af de indstillinger, du angiver.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
Angivelse af tidsrapportoutput
Du kan bestemme, hvor meget der rapporteres i tidsrapporten ved at indstille følgende muligheder.
1. Vælg Projekt->Implementeringsindstillinger, og klik på fanen Tidsrapport. 2. Indstil antallet af kritiske stier, du ønsker, at softwaren skal rapportere.

3. Angiv antallet af start- og slutpunkter, du ønsker at se rapporteret i de kritiske stiafsnit.
4. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK. Når du syntetiserer designet, kompilerer og kortlægger softwaren designet ved hjælp af de indstillinger, du angiver.
Indstilling af Verilog og VHDL-indstillinger
Når du opsætter Verilog og VHDL kilden files i dit projekt, kan du også angive visse kompileringsmuligheder.
Indstilling af Verilog File Valgmuligheder
Du indstiller Verilog file muligheder ved at vælge enten Projekt->Implementeringsindstillinger-> Verilog, eller Indstillinger->Konfigurer Verilog Compiler.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt

1. Angiv det Verilog-format, der skal bruges.
For at indstille compileren globalt for alle files i projektet, vælg
Projekt->Implementeringsmuligheder->Verilog. Hvis du bruger Verilog 2001 eller SystemVerilog, skal du tjekke Reference Manual for understøttede konstruktioner.
For at angive Verilog-kompileren på en pr file basis, vælg file i
Projekt view. Højreklik og vælg File Valgmuligheder. Vælg den relevante compiler. Standard Verilog file formatet for nye projekter er SystemVerilog.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
2. Angiv modulet på øverste niveau, hvis du ikke allerede har gjort dette i projektet view.
3. Gør følgende for at udtrække parametre fra kildekoden:
Klik på Udtræk parametre. For at tilsidesætte standarden skal du indtaste en ny værdi for en parameter.
Softwaren bruger kun den nye værdi for den aktuelle implementering. Bemærk, at parameterudtrækning ikke understøttes for blandede designs.

4. Indtast direktivet i kompileringsdirektiver ved at bruge mellemrum til at adskille udsagn. Du kan indtaste direktiver, som du normalt ville indtaste med 'ifdef og' definere sætninger i koden. F.eksample, ABC=30 resulterer i, at softwaren skriver følgende udsagn til projektet file:
set_option -hdl_define -sæt "ABC=30"
LO

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt
5. Angiv søgestierne for include-kommandoerne til Verilog i Include Path Order files, der er i dit projekt. Brug knapperne i øverste højre hjørne af boksen til at tilføje, slette eller omarrangere stierne.
6. Angiv stien til det bibliotek, der indeholder biblioteket, i biblioteksbibliotekerne files til dit projekt. Brug knapperne i øverste højre hjørne af boksen til at tilføje, slette eller omarrangere stierne.
7. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK. Når du syntetiserer designet, kompilerer og kortlægger softwaren designet ved hjælp af de indstillinger, du angiver.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt Indstilling af muligheder for implementering af logisk syntese
Indstilling af VHDL File Valgmuligheder
Du indstiller VHDL file muligheder ved at vælge enten Projekt->Implementeringsindstillinger->VHDL, eller Indstillinger->Konfigurer VHDL-kompiler.

For VHDL-kilde kan du angive de muligheder, der er beskrevet nedenfor.
1. Angiv modulet på øverste niveau, hvis du ikke allerede har gjort dette i projektet view. Hvis modulet på øverste niveau ikke er placeret i standardarbejdsbiblioteket, skal du angive det bibliotek, hvor compileren kan finde modulet. For information om, hvordan du gør dette, se VHDL Panel, på side 200.
Du kan også bruge denne mulighed til blandede sprogdesigns, eller når du vil angive et modul, der ikke er den faktiske enhed på øverste niveau til HDL Analyst-visning og LdOebugging i skemaet views. 2. For brugerdefineret tilstandsmaskinekodning skal du gøre følgende:
Angiv den type kodning, du vil bruge.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Indstilling af muligheder for implementering af logisk syntese Kapitel 4: Opsætning af et logisk synteseprojekt
Deaktiver FSM-kompileren.
Når du syntetiserer designet, bruger softwaren de kompileringsdirektiver, du indstiller her, til at kode statsmaskinerne og kører ikke FSM-kompileren, hvilket ville tilsidesætte kompileringsdirektiverne. Alternativt kan du definere tilstandsmaskiner med syn_encoding-attributten, som beskrevet i Definition af tilstandsmaskiner i VHDL, på side 308.
3. Gør dette for at udtrække generiske stoffer fra kildekoden:
Klik på Udtræk generiske konstanter. For at tilsidesætte standarden skal du indtaste en ny værdi for en generisk.
Softwaren bruger kun den nye værdi for den aktuelle implementering. Bemærk, at du ikke kan udtrække generiske stoffer, hvis du har et blandet sprogdesign.

4. For at skubbe tristater på tværs af proces-/blokgrænser skal du kontrollere, at Push Tristates er aktiveret. For detaljer, se Push Tristates Option, på side 212 i referencemanualen.
5. Bestem fortolkningen af synthesis_on og synthesis_off direktiverne:
At få compileren til at fortolke synthesis_on og synthesis_off direktiver
ligesom translate_on/translate_off skal du aktivere Synthesis On/Off implementeret som Translate On/Off mulighed.
For at ignorere synthesis_on og synthesis_off direktiverne, sørg for at
denne indstilling er ikke markeret. Se translate_off/translate_on, på side 226 i referencemanualen for mere information.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Angivelse af attributter og direktiver

6. Indstil andre implementeringsindstillinger efter behov (se Indstilling af logiksyntese-implementeringsindstillinger, på side 75 for en liste over valg). Klik på OK.
Når du syntetiserer designet, kompilerer og kortlægger softwaren designet ved hjælp af de indstillinger, du angiver.

Angivelse af attributter og direktiver

Attributter og direktiver er specifikationer, som du tildeler til designobjekter for at kontrollere, hvordan dit design analyseres, optimeres og kortlægges.
Attributter kontrolkortlægningsoptimeringer og direktiver styrer compileroptimeringer. På grund af denne forskel skal du angive direktiver i kildekoden. Denne tabel beskriver de metoder, der er tilgængelige til at oprette attribut- og direktivspecifikationer:

VHDL Verilog SCOPE Editor Begrænsninger File

Attributter Ja Ja Ja Ja

Direktiver Ja Ja Nej Nej

Det er bedre at angive attributter i SCOPE-editoren eller begrænsningerne file, fordi du ikke behøver at omkompilere designet først. For direktiver skal du kompilere designet, for at de kan træde i kraft.
Hvis OMFANG/begrænsninger file og HDL-kildekoden er specificeret for et design, har begrænsningerne prioritet, når der er konflikter.
For yderligere detaljer henvises til følgende:
· Angivelse af attributter og direktiver i VHDL, på side 91 · Angivelse af attributter og direktiver i Verilog, på side 92 · Angivelse af attributter i SCOPE-editoren, på side 93 · Angivelse af attributter i begrænsningerne Filepå side 97

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Angivelse af attributter og direktiver

Kapitel 4: Opsætning af et logisk synteseprojekt

Angivelse af attributter og direktiver i VHDL
Du kan bruge andre metoder til at tilføje attributter til objekter, som angivet i Angivelse af attributter og direktiver, på side 90. Du kan dog kun angive direktiver i kildekoden. Der er to måder at definere attributter og direktiver på i VHDL:
· Brug af den foruddefinerede attributpakke
· At deklarere attributten hver gang den bruges
For detaljer om VHDL-attributsyntaks, se VHDL-attribut- og direktivsyntaks, på side 561 i referencemanualen.

Brug af den foruddefinerede VHDL-attributpakke
AdvanentagGrunden til at bruge den foruddefinerede pakke er, at du undgår at omdefinere attributterne og direktiverne, hver gang du inkluderer dem i kildekoden. Ulempentage er, at din kildekode er mindre bærbar. Attributpakken er placeret i installDirectory/lib/vhd/synattr.vhd.
1. For at bruge den foruddefinerede attributpakke, der er inkluderet i softwarebiblioteket, skal du tilføje disse linjer til syntaksen:
bibliotek synplify; brug synplify.attributes.all;
2. Tilføj den attribut eller det direktiv, du ønsker, efter designenhedserklæringen.
erklæringer ; attribut attributnavn på objektnavn: objekttype er værdi;
F.eksampdet:
enhed simpledff er port (q: ud bit_vektor(7 ned til 0); d: i bit_vektor(7 ned til 0); clk: i bit);
attribut syn_noclockbuf af clk: signalet er sandt;
For detaljer om syntakskonventionerne, se VHDL-attribut og direktivsyntaks, på side 561 i referencemanualen.
3. Tilføj kilden file til projektet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Angivelse af attributter og direktiver

Erklæring af VHDL-attributter og -direktiver
Hvis du ikke bruger attributpakken, skal du omdefinere attributterne hver gang du inkluderer dem i kildekoden.
1. Hver gang du bruger en attribut eller et direktiv, skal du definere det umiddelbart efter designenhedserklæringerne ved hjælp af følgende syntaks:
design_unit_declaration ; attribut attributeName: dataType; attribute attributeName of objectName: objectType er værdi;
F.eksampdet:
enhed simpledff er port (q: ud bit_vektor(7 ned til 0); d: i bit_vektor(7 ned til 0); clk: i bit);
attribut syn_noclockbuf: boolean; attribut syn_noclockbuf af clk: signal er sandt;
2. Tilføj kilden file til projektet.

Angivelse af attributter og direktiver i Verilog
Du kan bruge andre metoder til at tilføje attributter til objekter, som beskrevet i Angivelse af attributter og direktiver, på side 90. Du kan dog kun angive direktiver i kildekoden.
Verilog har ikke foruddefinerede synteseattributter og direktiver, så du skal tilføje dem som kommentarer. Navnet på attributten eller direktivet er indledt med søgeordssyntese. Verilog files er store og små bogstaver, så attributter og direktiver skal specificeres nøjagtigt som præsenteret i deres syntaksbeskrivelser. For syntaksdetaljer, se Verilog attribut og direktivsyntaks, på side 363 i referencemanualen.
1. For at tilføje en attribut eller et direktiv i Verilog skal du bruge Verilog-linje- eller blokkommentarsyntaks (C-stil) direkte efter designobjektet. Blokkommentarer skal gå foran semikolon, hvis der er en.
LO

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Angivelse af attributter og direktiver

Kapitel 4: Opsætning af et logisk synteseprojekt

Verilog Block Comment Syntaks
/* syntese attributName = værdi */ /* syntese directoryName = værdi */

Verilog Line Kommentar Syntaks
// Synthesis attributeName = værdi // Synthesis directoryName = værdi

For detaljer om syntaksreglerne, se Verilog attribut og direktivsyntaks, på side 363 i referencemanualen. Følgende er examples:
modul fifo(ud, ind) /* synthesis syn_hier = “hårdt” */;
2. For at knytte flere attributter eller direktiver til det samme objekt skal du adskille attributterne med hvide mellemrum, men gentag ikke syntese-nøgleordet. Brug ikke kommaer. F.eksampdet:
case state /* syntese fuld_case parallel_case */;
3. Hvis flere registre er defineret ved hjælp af en enkelt Verilog reg-sætning, og en attribut anvendes på dem, anvender syntesesoftwaren kun det sidst erklærede register i reg-sætningen. F.eksampdet:
reg [5:0] q, q_a, q_b, q_c, q_d /* syntese syn_bevar=1 */;
Syn_preserve-attributten anvendes kun på q_d. Dette er den forventede adfærd for synteseværktøjerne. For at anvende denne attribut på alle registre skal du bruge en separat Verilog reg-erklæring for hvert register og anvende attributten.

Angivelse af attributter ved hjælp af SCOPE Editor
SCOPE-vinduet giver en brugervenlig grænseflade til at tilføje enhver egenskab. Du kan ikke bruge det til at tilføje direktiver, fordi de skal tilføjes til kilden files. (Se Angivelse af attributter og direktiver i VHDL, på side 91 eller Angivelse af attributter og direktiver i Verilog, på side 92). Den følgende procedure viser, hvordan du tilføjer en attribut direkte i SCOPE-vinduet.
1. Start med et kompileret design og åbn vinduet SCOPE. At tilføje attributterne til en eksisterende begrænsning file, åbn vinduet SCOPE ved at klikke på det eksisterende file i projektet view. For at tilføje attributterne til en ny file, klik på SCOPE-ikonet og klik på Initialiser for at åbne SCOPE-vinduet.
2. Klik på fanen Attributter nederst i SCOPE-vinduet.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et logisk synteseprojekt

Angivelse af attributter og direktiver

Du kan enten vælge objektet først (trin 3) eller attributten først (trin 4).

3. For at angive objektet skal du gøre et af følgende i kolonnen Objekt. Hvis du allerede har angivet attributten, viser kolonnen Objekt kun gyldige objektvalg for den attribut.
Vælg objekttypen i kolonnen Objektfilter, og vælg derefter en
objekt fra listen over valg i kolonnen Objekt. Dette er den bedste måde at sikre, at du angiver et objekt, der er passende, med den korrekte syntaks.

LO
Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Angivelse af attributter og direktiver

Kapitel 4: Opsætning af et logisk synteseprojekt

Træk det objekt, som du vil knytte attributten til fra
RTL eller Teknologi views til kolonnen Objekt i vinduet SCOPE. For nogle attributter vil træk og slip muligvis ikke vælge det rigtige objekt. F.eksample, hvis du vil indstille syn_hier på et modul eller entitet som en og gate, skal du indstille det på view for det modul. Objektet vil have denne syntaks: v:modulnavn i Verilog eller v:bibliotek.modulnavn i VHDL, hvor du kan have flere biblioteker.
Indtast navnet på objektet i kolonnen Objekt. Hvis du ikke ved det
navnet, skal du bruge kommandoen Find eller kolonnen Objektfilter. Sørg for at indtaste det passende præfiks for objektet, hvor det er nødvendigt. F.eksample, at sætte en attribut på en view, skal du tilføje v:-præfikset til modulet eller enhedsnavnet. For VHDL skal du muligvis angive biblioteket samt modulnavnet.
4. Hvis du først har angivet objektet, kan du nu angive attributten. Listen viser kun de gyldige attributter for den type objekt, du har valgt. Angiv attributten ved at holde museknappen nede i kolonnen Attribut og vælge en attribut fra listen.

Hvis du valgte objektet først, bestemmes de tilgængelige valg af det valgte objekt og den teknologi, du bruger. Hvis du valgte attributten først, bestemmes de tilgængelige valg af teknologien.
Når du vælger en attribut, fortæller SCOPE-vinduet dig, hvilken slags værdi du skal indtaste for den attribut og giver en kort beskrivelse af attributten. Hvis du først valgte attributten, skal du sørge for at gå tilbage og angive objektet.
5. Udfyld værdien. Hold museknappen nede i kolonnen Værdi, og vælg fra listen. Du kan også indtaste en værdi.

Brugervejledning til Synplify Pro til Microsemi Edition oktober 2014

Kapitel 4: Opsætning af et Logic Sy

Dokumenter/ressourcer

SYnOPSYS FPGA Synthesis Synplify Pro til Microsemi Edition [pdfBrugervejledning
FPGA Synthesis Synplify Pro til Microsemi Edition, Synthesis Synplify Pro til Microsemi Edition, Synplify Pro til Microsemi Edition, Pro til Microsemi Edition, Microsemi Edition, Edition

Referencer

Brugermanual

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition brugervejledning

FPGA Synthesis Synplify Pro til Microsemi Edition

Specifikationer

Produktinformation

Produktbrugsvejledning

Kapitel 1: Introduktion

Dokumentets omfang

Kom godt i gang

Brugergrænseflade overview

Kapitel 2: FPGA Syntese Design Flows

Kapitel 3: Forberedelse af input

FAQ

Q: Kan jeg lave kopier af dokumentationen?

Q: Hvordan starter jeg softwaren?

Q: Hvad er den tiltænkte målgruppe for denne brugervejledning?

Dokumenter/ressourcer

Referencer

Efterlad en kommentar

Annuller svar