Guía del usuario de SYnOPSYS FPGA Synthesis Synplify Pro para Microsemi Edition

Síntesis FPGA de Synopsys: Synplify Pro para Microsemi Edition
es una herramienta integral para la implementación de FPGA con varios
Características diseñadas para ayudar a los usuarios en la síntesis y el diseño lógico.
Flujos.

Instrucciones de uso del producto

Capítulo 1: Introducción

Este capítulo ofrece una visión generalview del FPGA Synopsys y
Productos de creación de prototipos, herramientas de implementación de FPGA y Synopsys FPGA
Características de la herramienta.

Alcance del documento

El conjunto de documentos incluye información sobre las características del producto.
y está destinado a usuarios interesados en la síntesis y diseño de FPGA
Flujos.

Empezando

Para comenzar a utilizar el software, ejecútelo siguiendo las instrucciones proporcionadas.
instrucciones y consulte la guía del usuario para obtener ayuda.

Interfaz de usuario terminadaview

Familiarícese con la interfaz de usuario para utilizarla de manera eficiente.
navegar a través de las funciones del software.

Capítulo 2: Flujos de diseño de síntesis de FPGA

Este capítulo detalla el flujo de diseño de síntesis lógica para FPGA
síntesis.

Capítulo 3: Preparación de la entrada

Aprenda a utilizar fuentes de idiomas mixtos Files y el Incremental
Compilador para una preparación de entrada eficiente.

Nota: Tenga en cuenta las limitaciones asociadas
con el uso del compilador incremental.

Preguntas frecuentes

P: ¿Puedo hacer copias de la documentación?

R: Sí, el acuerdo de licencia permite realizar copias para uso interno.
Úselo solo con la atribución adecuada.

P: ¿Cómo inicio el software?

A: Consulte la sección “Introducción” en el Capítulo 1 del
Guía del usuario para obtener instrucciones detalladas sobre cómo iniciar el software.

P: ¿A qué público está dirigida esta guía del usuario?

A: La guía del usuario está dirigida a personas interesadas en FPGA.
Flujos de síntesis y diseño.

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Síntesis de FPGA de Synopsys
Synplify Pro para Microsemi Edition
Guía del usuario
2014 de octubre

Aviso de derechos de autor e información de propiedad
Copyright © 2014 Synopsys, Inc. Todos los derechos reservados. Este software y la documentación contienen información confidencial y exclusiva propiedad de Synopsys, Inc. El software y la documentación se proporcionan bajo un acuerdo de licencia y solo pueden usarse o copiarse de acuerdo con los términos del mismo. Ninguna parte del software ni la documentación puede reproducirse, transmitirse ni traducirse, en ninguna forma ni por ningún medio, ya sea electrónico, mecánico, manual, óptico o de otro tipo, sin la autorización previa por escrito de Synopsys, Inc. o según lo dispuesto expresamente en el acuerdo de licencia.
Derecho a copiar la documentación
El acuerdo de licencia con Synopsys permite al licenciatario realizar copias de la documentación únicamente para su uso interno.
Cada copia deberá incluir todos los derechos de autor, marcas registradas, marcas de servicio y avisos de derechos de propiedad, si los hubiere. El licenciatario deberá asignar números secuenciales a todas las copias. Estas copias deberán contener la siguiente leyenda en la portada:
Este documento se reproduce con la autorización de Synopsys, Inc., para uso exclusivo de __________________________________________ y sus empleados. Esta es la copia número __________.
Declaración de control de destino
Todos los datos técnicos contenidos en esta publicación están sujetos a las leyes de control de exportaciones de los Estados Unidos de América. Queda prohibida su divulgación a ciudadanos de otros países en contravención de las leyes estadounidenses. Es responsabilidad del lector determinar la normativa aplicable y cumplirla.
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Descargo de responsabilidad
SYNOPSYS, INC. Y SUS LICENCIANTES NO OFRECEN GARANTÍAS DE NINGÚN TIPO, EXPRESAS O IMPLÍCITAS, CON RESPECTO A ESTE MATERIAL, INCLUYENDO, ENTRE OTRAS, LAS GARANTÍAS IMPLÍCITAS DE COMERCIABILIDAD E IDONEIDAD PARA UN PROPÓSITO PARTICULAR.
Marcas Registradas (®)
Sinopsis, AEON, AMPS, Astro, tecnología de síntesis de extracción de comportamiento, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, el logotipo de Synplicity, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera y YIELDirector son marcas registradas de Synopsys, Inc.
Marcas comerciales (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Acceso directo a silicio, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, Compilador HDL, Hercules, Tecnología de optimización jerárquica, Sistema de prototipado ASIC de alto rendimiento, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Compilador de bibliotecas, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Compilador de módulos, MultiPoint, ORAengineering, Physical Analyst, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC y Worksheet Buffer son marcas comerciales de Synopsys, Inc.

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Marcas de servicio (sm)
MAP-in, SVP Café y TAP-in son marcas de servicio de Synopsys, Inc. SystemC es una marca comercial de Open SystemC Initiative y se utiliza bajo licencia. ARM y AMBA son marcas registradas de ARM Limited. Saber es una marca registrada de SabreMark Limited Partnership y se utiliza bajo licencia. Todos los demás nombres de productos o empresas pueden ser marcas comerciales de sus respectivos propietarios.
Impreso en EE. UU. en octubre de 2014

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Contenido

Capítulo 1: Introducción
Productos de creación de prototipos y FPGA de Synopsys . ... . . . 16
Alcance del documento . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Primeros pasos . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Interfaz de usuario terminadaview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Capítulo 2: Flujos de diseño de síntesis de FPGA
Flujo de diseño de síntesis lógica . ...
Capítulo 3: Preparación de la entrada
Configuración de la fuente HDL Files . ... Files . ... Files . ... Files con el editor de texto integrado . ... Files . ...
Uso de fuentes de idiomas mixtos Files . ...
Uso del compilador incremental . ...
Uso del flujo estructural Verilog . ...

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Trabajar con restricciones Files . ... Files sobre el código fuente . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Uso de un editor de texto para restricciones Files (Legado) . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Directrices de sintaxis de Tcl para restricciones Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Comprobación de restricciones Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Capítulo 4: Configuración de un proyecto de síntesis lógica
Configuración del proyecto Files . ... File . ... File . ... View Preferencias de visualización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Actualización de rutas de inclusión de Verilog en proyectos anteriores Files . . . . . . . . . . . . . . . . . . . . . 65
Gestión de proyectos File Jerarquía . ... . . . 66 Manipulación personalizada Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Configuración de implementaciones . ...
Configuración de las opciones de implementación de Logic Synthesis . ... 75 Especificación de la frecuencia global y la restricción Files . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Especificación de atributos y directivas . ... . . . . . . . . . . . . . . . . . . . 90 Especificación de atributos en las restricciones File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Búsqueda Files . ... Files para buscar . ... Files para buscar . ... . . . . . . . . . . . . . . . . . . . . . . 99 LO
Archivado Files y proyectos . ... . . . . . . . . . . . . . . . . . . . . . . . 101

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Copiar un proyecto . ...
Capítulo 5: Especificación de restricciones
Uso del editor SCOPE . ...
Especificación de restricciones de ÁMBITO . ... 119 Definición de restricciones de entrada y salida . ... View de SCOPE GUI . ...
Especificación de excepciones de tiempo . ... 130 Definición de rutas falsas . ...
Búsqueda de objetos con Tcl find y expand . ... 136 Uso del comando Tcl Find para definir colecciones . ... . . 136
Uso de colecciones . ... 144 Creación de colecciones mediante comandos Tcl . ... ViewManejo y manipulación de colecciones con comandos Tcl . . . . . . . . . . . . . . . . 150
Conversión de SDC a FDC . ...
Uso del editor SCOPE (heredado) . ... . ... 155 Definición de restricciones de entrada y salida (heredado) . ...

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Capítulo 6: Síntesis y análisis de los resultados
Sintetizando su diseño . ... . 174
Registro de comprobación File Resultados . ... Viewing y trabajar con el registro File . ... File Informes . ...
Manejo de mensajes . ... Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Filtrado de mensajes en la carpeta de mensajes Viewer . ... File Controles de mensajes . ...
Uso de Continuar en caso de error . ...
Capítulo 7: Análisis con HDL Analyst y FSM Viewer
Trabajando en el esquema Views . ... Views . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Apertura de la Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewPropiedades de objetos . ... Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Trabajar con esquemas de varias hojas . ... Views en una ventana esquemática . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Configuración esquemática View Preferencias . ...
Exploración de la jerarquía de diseño . ... . . . . . . . . . . 222
Búsqueda de objetos . ... Views . ...

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Combinación de Buscar con Filtrado para Refinar Búsquedas . . . . . . . . . . . . . . . . . . . . . . . . 240 Uso de Buscar para buscar en la lista de conexiones de salida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Prueba cruzada . ... View . ... View . ... Viewejem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Análisis con la herramienta HDL Analyst . ... ViewJerarquía y contexto de diseño . ... . . . . . . 252 Ampliación y ViewConexiones . ...
Usando el FSM Viewejem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Capítulo 8: Análisis del tiempo
Análisis de la sincronización en el esquema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewInformación de sincronización de anotaciones . ... Views . . . . . . . . . . . . . . . . . . . 275 Análisis de árboles de reloj en el RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . dieciséis Viewing Critical Paths . ...
Generación de informes de tiempo personalizados con STA . ...
Uso de restricciones de diseño de análisis . ... File . ... File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Uso de restricciones automáticas . ...
Capítulo 9: Inferencia de objetos de alto nivel
Definición de cajas negras para síntesis . ... . ...

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Definición de máquinas de estados para síntesis . ... 307 Especificación de FSM con atributos y directivas . ...
Especificación de FSM seguras . ...
Inferencia automática de RAM . ... . ...
Inicialización de RAM . ... . . . . . . . . . . . . . . . . . . . . . . . . 323
Capítulo 10: Especificación de optimizaciones a nivel de diseño
Consejos para la optimización . ... . ...
Resincronización . ...ample . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Preservación de objetos para que no se optimicen . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
Optimización de la distribución en abanico . ... . . . . . . . . . . . . . . . . . . 348
Compartir recursos . ...
Inserción de E/S . ...
Optimización de máquinas de estados . ... . 354 Ejecución del explorador de FSM . ...
Inserción de sondas . ...

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Especificación de sondas en el código fuente . ...
Capítulo 11: Trabajar con puntos de compilación
Conceptos básicos del punto de compilación . ...tages del diseño de puntos de compilación . ... . . . . . . . . 366 Tipos de puntos de compilación . ...
Conceptos básicos de síntesis de puntos de compilación . ... Files . ... . . . 375 Síntesis del punto de compilación . ...
Sintetizar puntos de compilación . ... File para puntos de compilación . ... . . . . . . . . . . 388
Uso de puntos de compilación con otras funciones . ...
Resintetizando incrementalmente . ...
Capítulo 12: Trabajar con entrada IP
Generación de IP con SYNCore . ... . . . . . . . 402 Especificación de RAM con habilitación de bytes con SYNCore . ... 402 Especificación de contadores con SYNCore . ...
El flujo de cifrado IP de FPGA de Synopsys . ...view del flujo IP de Synopsys FPGA . ...
Trabajar con IP cifrada . ...

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Cifrado de su IP . ... 446 Especificación del método de salida del script . ...
Uso de Hyper Source . ... . . . . . . 460 Enhebrar señales a través de la jerarquía de diseño de una IP . . . . . . . . . . . . . . . . 460
Capítulo 13: Optimización de procesos para la productividad
Uso del modo por lotes . ... File . ... 466
Trabajar con scripts y comandos Tcl . ... . . . 472 Configuración del número de trabajos paralelos . ... . ...
Automatización de flujos con synhooks.tcl . ...
Capítulo 14: Uso del multiprocesamiento
Multiprocesamiento con puntos de compilación . ... . . . . . . . . . 484
Capítulo 15: Optimización para diseños microsemi
Optimización de diseños de Microsemi . ... . . . 488 Trabajar con diseños de Radhard . ...
Capítulo 16: Trabajar con la salida de síntesis
Pasando información a las herramientas P&R . ...

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Especificación de ubicaciones de pines . ...
Generación de salida específica del proveedor . ... . . 496
Capítulo 17: Ejecución de operaciones posteriores a la síntesis
Ejecución automática de P&R después de la síntesis . ...
Trabajar con las herramientas de identificación . ... . ...
Simulación con la herramienta VCS . ...

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CAPÍTULO 1
Introducción
Esta introducción al software Synplify Pro® describe lo siguiente:
· Productos FPGA y de creación de prototipos de Synopsys, en la página 16 · Alcance del documento, en la página 21 · Primeros pasos, en la página 22 · Interfaz de usuarioview, en la página 24

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Capítulo 1: Introducción

Productos FPGA y de creación de prototipos de Synopsys

Productos FPGA y de creación de prototipos de Synopsys
La siguiente figura muestra la familia de productos FPGA y Prototyping de Synopsys.

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Productos FPGA y de creación de prototipos de Synopsys

Capítulo 1: Introducción

Herramientas de implementación de FPGA
Los productos Synplify Pro y Synplify Premier son herramientas de síntesis RTL especialmente diseñadas para FPGA (matrices de puertas programables en campo) y CPLD (dispositivos lógicos programables complejos).

Software de síntesis Synplify Pro
El software de síntesis de FPGA Synplify Pro es el estándar de facto de la industria para producir diseños de FPGA rentables y de alto rendimiento. Su diseño único...
Los algoritmos de tecnología de síntesis de extracción de comportamiento® (BEST) realizan
Optimizaciones de alto nivel antes de sintetizar el código RTL en la lógica específica de la FPGA. Este enfoque permite optimizaciones superiores en toda la FPGA, tiempos de ejecución rápidos y la capacidad de gestionar diseños de gran tamaño. El software Synplify Pro es compatible con las últimas construcciones de lenguaje VHDL y Verilog, incluyendo SystemVerilog y VHDL 2008. La herramienta es independiente de la tecnología, lo que permite una reorientación rápida y sencilla entre dispositivos FPGA y proveedores desde un único proyecto de diseño.

Software de síntesis Synplify Premier
La funcionalidad Synplify Premier es un superconjunto de la herramienta Synplify Pro, que proporciona el entorno definitivo para la implementación y depuración de FPGA. Incluye un conjunto completo de herramientas y tecnologías para diseñadores avanzados de FPGA y también funciona como motor de síntesis para prototipadores ASIC que buscan prototipos individuales basados en FPGA.
El producto Synplify Premier ofrece a diseñadores de FPGA y prototipadores de ASIC que trabajan con FPGA individuales el método más eficiente de implementación y depuración de diseños. En cuanto a la implementación de diseños, incluye funcionalidades para cierre temporal, verificación lógica, uso de IP, compatibilidad con ASIC e implementación de DSP, así como una estrecha integración con las herramientas backend de los proveedores de FPGA. En cuanto a la depuración, permite la verificación interna de FPGAs, lo que acelera drásticamente el proceso de depuración, e incluye un método rápido e incremental para detectar problemas de diseño difíciles de detectar.

Características de la herramienta FPGA Synopsys
Esta tabla distingue entre las principales funcionalidades de los productos Synplify Pro, Synplify, Synplify Premier y Synplify Premier con Design Planner.

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Capítulo 1: Introducción

Productos FPGA y de creación de prototipos de Synopsys

Synplify Synplify Pro

Actuación

Síntesis de extracción de comportamiento

Tecnología® (BESTTM)

Núcleo/IP generado por el proveedor

Soporte (determinadas tecnologías)

Compilador FSM

Explorador de FSM

Conversión de reloj con compuerta

Canalización de registros

Resincronización del registro

Entrada de restricción SCOPE®

Características de alta confiabilidad

Lugar y ruta integrados

Análisis

Analista de HDL®

Opción

Analizador de tiempo

Punto a punto

Estados Unidos de América Viewer

Prueba cruzada

Creación de puntos de sonda

Instrumento de identificación®

Identificar el depurador

Análisis de potencia (SAIF)

Diseño fisico

Plan de diseño File

Asignación lógica a regiones

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

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Productos FPGA y de creación de prototipos de Synopsys

Capítulo 1: Introducción

Estimación de área y asignación de pines de capacidad de región Optimizaciones físicas Síntesis física Physical Analyst Synopsys DesignWare® Foundation Library Tiempo de ejecución Diseño jerárquico Optimización mejorada Síntesis rápida Multiprocesamiento Compilar en caso de error Diseño en equipo Diseño de lenguaje mixto Puntos de compilación Diseño jerárquico Modo de lote real (solo licencias flotantes) Modo de lote de GUI (licencias flotantes) Modo de lote P&R Anotación inversa de datos P&R Verificación formal

Synplify Synplify Pro

xxxx

–

Identificar la integración

Limitado

Synplify Premier
xxx
xxxxx
xxxx
x
x Modo de síntesis lógica x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Modo de síntesis lógica
x

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Capítulo 1: Introducción

Productos FPGA y de creación de prototipos de Synopsys

Anotación inversa del editor de texto del entorno de diseño de datos de P&R View Ventana de vigilancia Ventana de mensajes Ventana Tcl Implementaciones múltiples Soporte tecnológico del proveedor Funciones de creación de prototipos Funciones de tiempo de ejecución Puntos de compilación Conversión de reloj controlado Compilar en caso de error

Synplify Synplify Pro

Synplify Premier
xxxxx Seleccionado
xxxx

Synplify Premier DP
x
xxxxx Seleccionado
xxxx

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Alcance del documento

Capítulo 1: Introducción

Alcance del documento
A continuación se explica el alcance de este documento y la audiencia a la que está dirigido.

El conjunto de documentos
Esta guía del usuario forma parte de un conjunto de documentos que incluye un manual de referencia y un tutorial. Está diseñada para usarse con los demás documentos del conjunto. Se centra en describir cómo usar el software FPGA Synopsys para realizar tareas típicas. Esto implica lo siguiente:
· La guía del usuario solo explica las opciones necesarias para realizar las tareas típicas
Se describe en el manual. No se describen todos los comandos y opciones disponibles. Para obtener descripciones completas de todas las opciones y la sintaxis de los comandos, consulte la sección "Interfaz de usuario".view capítulo en el Manual de referencia de síntesis de FPGA de Synopsys.
· La guía del usuario contiene información basada en tareas. Para obtener un desglose de
Para obtener información sobre cómo se organiza la información, consulte Obtener ayuda, en la página 22.

Audiencia
El software Synplify Pro está dirigido al desarrollador de sistemas FPGA. Se asume que posee conocimientos sobre lo siguiente:
· Síntesis de diseño · RTL · FPGAs · Verilog/VHDL

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Capítulo 1: Introducción

Empezando

Empezando
Esta sección le muestra cómo comenzar a usar el software de síntesis FPGA Synopsys. Describe los siguientes temas, pero no sustituye la información de las instrucciones de instalación sobre licencias e instalación:
· Inicio del software, en la página 22 · Obtención de ayuda, en la página 22

Inicio del software
1. Si aún no lo ha hecho, instale el software de síntesis FPGA Synopsys según las instrucciones de instalación.
2. Inicie el software.
Si está trabajando en una plataforma Windows, seleccione
Programas->Sinopsis->versión del producto desde el botón Inicio.
Si está trabajando en una plataforma UNIX, escriba el código apropiado.
comando en la línea de comandos:
synplify_pro
El comando inicia la herramienta de síntesis y abre la ventana Proyecto. Si
Si ya ha ejecutado el software, la ventana muestra el proyecto anterior. Para obtener más información sobre la interfaz, consulte la sección "Interfaz de usuario".view capítulo del Manual de Referencia.

Obtener ayuda
Antes de llamar al soporte técnico de Synopsys, revise la información documentada. Puede acceder a ella en línea desde el menú Ayuda o consultar la versión PDF. La siguiente tabla muestra cómo está organizada la información.

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Empezando
Para obtener ayuda con… Uso de las funciones del software Cómo…
Información de flujo
Mensajes de error Licencias Atributos y directivas Características de síntesis Lenguaje y sintaxis Sintaxis Tcl Comandos de síntesis Tcl Actualizaciones de productos

Capítulo 1: Introducción
Consulte… Guía del usuario de Synopsys FPGA Synthesis Guía del usuario de Synopsys FPGA Synthesis, notas de aplicación sobre el soporte web Sitio Synopsys FPGA Synthesis Guía del usuario, notas de aplicación sobre el soporte web Sitio Ayuda en línea (seleccione Ayuda->Mensajes de error) Synopsys SolvNet Websitio Manual de referencia de síntesis de FPGA de Synopsys Manual de referencia de síntesis de FPGA de Synopsys Manual de referencia de síntesis de FPGA de Synopsys Ayuda en línea (seleccione Ayuda->Ayuda Tcl) Manual de referencia de síntesis de FPGA de Synopsys Manual de referencia de síntesis de FPGA de Synopsys (Web comandos de menú)

Guía del usuario de Synplify Pro para Microsemi Edition (octubre de 2014)

Capítulo 1: Introducción

Interfaz de usuario terminadaview

Interfaz de usuario terminadaview
La interfaz de usuario (UI) consta de una ventana principal, denominada Proyecto view, y ventanas especializadas o views para diferentes tareas. Para obtener detalles sobre cada una de las funciones, consulte el Capítulo 2, Interfaz de usuario.view del Manual de referencia de síntesis FPGA de Synopsys.

Interfaz de Synplify Pro

Panel de botones

Proyecto de barras de herramientas view

Estado

Resultados de la implementación view

Pestañas para acceder views

Ventana de mensajes/scripts de Tcl LO

Ventana de vigilancia

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CAPÍTULO 2
Flujos de diseño de síntesis de FPGA
Este capítulo describe el flujo de diseño de síntesis lógica, en la página 26.

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Capítulo 2: Flujos de diseño de síntesis de FPGA

Flujo de diseño de síntesis lógica

Las herramientas FPGA de Synopsys sintetizan la lógica compilando primero el código fuente RTL en estructuras lógicas independientes de la tecnología y, posteriormente, optimizando y asignando la lógica a recursos específicos de la tecnología. Tras la síntesis lógica, la herramienta genera una lista de conexiones y una restricción específicas del proveedor. file que puede utilizar como entradas para la herramienta de ubicación y ruta (P&R).
La siguiente figura muestra las fases y las herramientas utilizadas para la síntesis lógica, así como algunas de las principales entradas y salidas. Puede utilizar el software de síntesis Synplify Pro para este flujo. El análisis de tiempo interactivo es opcional. Aunque el flujo muestra la restricción del proveedor, fileComo entradas directas a la herramienta P&R, debe agregar estas files al proyecto de síntesis para cajas negras de cronometraje.

Herramienta FPGA Synopsys

Derecha-derecha

Compilación RTL

CDF

Síntesis lógica

Lista de conexiones sintetizada Restricciones de síntesis Restricciones del proveedor
Herramienta de proveedor
Lugar y ruta

Procedimiento de síntesis lógica

Para un flujo de diseño con instrucciones paso a paso basadas en un diseño específico

datos, descargue el tutorial desde el websitio. Los siguientes pasos resumen

el procedimiento para sintetizar el diseño, que también se ilustra en el

figura que sigue.

1. Crea un proyecto.

2. Añade la fuente files al proyecto.

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Flujo de diseño de síntesis lógica

Capítulo 2: Flujos de diseño de síntesis de FPGA

3. Establecer atributos y restricciones para el diseño.
4. Configure las opciones para la implementación en el cuadro de diálogo Opciones de implementación.
5. Haga clic en Ejecutar para ejecutar la síntesis lógica.
6. Analice los resultados, utilizando herramientas como el registro file, el esquema del HDL Analyst views, la ventana de mensajes y la ventana de vigilancia.
Una vez que haya completado el diseño, puede utilizar el resultado. files para ejecutar la ubicación y ruta con la herramienta del proveedor e implementar el FPGA.
La siguiente figura enumera los pasos principales del flujo:

Crear proyecto
Agregar fuente Files
Establecer restricciones
Establecer opciones
Ejecute el programa
Analizar Resultados ¿No se cumplieron los objetivos?
Sí Lugar y Ruta

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Capítulo 2: Flujos de diseño de síntesis de FPGA

Flujo de diseño de síntesis lógica

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CAPÍTULO 3
Preparación de la entrada
Cuando sintetizas un diseño, necesitas establecer dos tipos de files: HDL files que describen su diseño y proyecto files para gestionar el diseño. Este capítulo describe los procedimientos para configurar estos files y el proyecto. Abarca lo siguiente:
· Configuración de la fuente HDL Files, en la página 30 · Uso de fuentes de idiomas mixtos Files, en la página 44 · Uso del compilador incremental, en la página 49 · Uso del flujo estructural de Verilog, en la página 51 · Trabajo con restricciones Files, en la página 53

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Capítulo 3: Preparación de la entrada

Configuración de la fuente HDL Files

Configuración de la fuente HDL Files
Esta sección describe cómo configurar su fuente files; proyecto file La configuración se describe en Configuración del proyecto Files, en la página 58. Fuente fileLos archivos s pueden estar en Verilog o VHDL. Para obtener información sobre la estructuración de los archivos s, consulte filePara obtener información sobre síntesis, consulte el Manual de Referencia. Esta sección trata los siguientes temas:
· Creación de fuente HDL Files, en la página 30 · Uso del editor de ayuda contextual, en la página 32 · Comprobación del código fuente HDL Files, en la página 34 · Edición de fuente HDL Files con el editor de texto integrado, en la página 35 · Uso de un editor de texto externo, en la página 41 · Configuración de las preferencias de la ventana de edición, en la página 39 · Uso de extensiones de biblioteca para la biblioteca Verilog Files, en la página 42

Creación de fuente HDL Files
En esta sección se describe cómo utilizar el editor de texto integrado para crear código fuente. files, pero no entra en detalles de lo que files contienen. Para obtener detalles sobre lo que puede y no puede incluir, así como información específica del proveedor, consulte el Manual de referencia. Si ya tiene el código fuente files, puedes usar el editor de texto para comprobar la sintaxis o editar el file (ver Comprobación de la fuente HDL Files, en la página 34 y Edición de fuente HDL Files con el editor de texto incorporado, en la página 35).
Puede utilizar Verilog o VHDL para su fuente filees. El files tienen v (Verilog) o vhd (VHDL) file extensiones, respectivamente. Puedes usar Verilog y VHDL. files en el mismo diseño. Para obtener información sobre el uso de una combinación de entrada Verilog y VHDL files, consulte Uso de fuentes de idiomas mixtos Files, en la página 44.
1. Para crear una nueva fuente file o haga clic en el HDL file icono ( ) o haga lo siguiente:
Seleccione File->Nuevo o presione Ctrl-n.
En el cuadro de diálogo Nuevo, seleccione el tipo de fuente file Quieres crear,
Verilog o VHDL. No se puede usar el Editor de Ayuda de Contexto para diseños Verilog que contengan construcciones SystemVerilog en el código fuente.

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Configuración de la fuente HDL Files

Capítulo 3: Preparación de la entrada

file. Para obtener más información, consulte Uso del editor de ayuda contextual, en la página 32.
Si utiliza el formato Verilog 2001 o SystemVerilog, asegúrese de habilitar la opción Verilog 2001 o SystemVerilog antes de ejecutar la síntesis (Proyecto->Opciones de implementación->pestaña Verilog). El formato predeterminado de Verilog... file El formato para nuevos proyectos es SystemVerilog.

Escriba un nombre y una ubicación para el file y haga clic en Aceptar. Una edición en blanco
Se abre una ventana con números de línea a la izquierda.
2. Escriba la información de origen en la ventana o córtela y péguela. Consulte "Editar fuente HDL". Files con el editor de texto incorporado, en la página 35 para obtener más información sobre cómo trabajar en la ventana de Edición.

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Configuración de la fuente HDL Files

Para obtener los mejores resultados de síntesis, consulte el Manual de referencia y asegúrese de utilizar de manera eficaz las construcciones disponibles y los atributos y directivas específicos del proveedor.
3. Guarde el file Seleccionando File->Guardar o el icono Guardar ( ).
Una vez que haya creado una fuente file, puede comprobar que tiene la sintaxis correcta, como se describe en Comprobación del origen HDL Files, en la página 34.

Uso del editor de ayuda contextual
Cuando crea o abre un diseño de Verilog file, use el botón Ayuda contextual que se muestra en la parte inferior de la ventana para ayudarlo a codificar con construcciones Verilog/SystemVerilog en el código fuente. file o comandos de restricción Tcl en su Tcl file.
Para utilizar el Editor de ayuda contextual:
1. Haga clic en el botón Ayuda contextual para mostrar este editor de texto.

LO
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2. Al seleccionar una construcción en el lado izquierdo de la ventana, se muestra la descripción de la ayuda en línea correspondiente. Si la construcción seleccionada tiene esta función habilitada, el tema de ayuda en línea se muestra en la parte superior de la ventana y un código genérico o una plantilla de comando para esa construcción se muestra en la parte inferior.

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3. El botón Insertar plantilla también está habilitado. Al hacer clic en el botón Insertar plantilla, el código o comando que se muestra en la ventana de plantilla se inserta en su... file En la ubicación del cursor. Esto permite insertar fácilmente el código o comando y modificarlo para el diseño que se va a sintetizar.
4. Si desea copiar solo partes de la plantilla, seleccione el código o comando que desea insertar y haga clic en Copiar. Luego puede pegarlo en su... file.

Comprobación de la fuente de HDL Files

El software verifica automáticamente su fuente HDL files al compilarlos, pero si desea verificar su código fuente antes de la síntesis, utilice el siguiente procedimiento. El software de síntesis realiza dos tipos de comprobaciones: sintaxis y síntesis.

1. Seleccione la fuente file¿Quieres comprobarlo?
Para comprobar toda la fuente files en un proyecto, deseleccionar todo files en el
lista de proyectos y asegúrese de que ninguno de los fileLos archivos están abiertos en una ventana activa. Si tiene una fuente activa file, el software solo verifica el activo file.
Para comprobar un solo file, abre el file con File->Abrir o hacer doble clic en el
file en la ventana Proyecto. Si tiene más de uno file Si abre y desea marcar solo uno de ellos, coloque el cursor en el lugar apropiado. file ventana para asegurarse de que es la ventana activa.

2. Para comprobar la sintaxis, seleccione Ejecutar->Verificar sintaxis o presione Shift+F7.

El software detecta errores de sintaxis, como palabras clave y puntuación incorrectas, y notifica cualquier error en un registro separado. file (syntax.log). Si no se detectan errores, se informa de una comprobación de sintaxis exitosa al final de este archivo. file.

3. Para ejecutar una comprobación de síntesis, seleccione Ejecutar->Comprobación de síntesis o presione Shift+F8.

El software detecta errores relacionados con el hardware, como códigos incorrectos.

se activa y reporta cualquier error en un registro separado file (syntax.log). Si hay

Si no hay errores, se informa una verificación de sintaxis exitosa al final de este

file.

4. Volverview los errores abriendo el syntax.log file Cuando se le solicite, utilice Buscar para localizar el mensaje de error (busque @E). Haga doble clic en el

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Código de error de 5 caracteres o haga clic en el texto del mensaje y presione F1 para mostrar la ayuda del mensaje de error en línea.
5. Localice la parte del código responsable del error haciendo doble clic en el texto del mensaje en syntax.log fileLa ventana del Editor de texto abre la fuente apropiada. file y resalta el código que causó el error.
6. Repita los pasos 4 y 5 hasta corregir todos los errores de sintaxis y síntesis.
Los mensajes se pueden clasificar como errores, advertencias o notas. Review Todos los mensajes y resuelva los errores. Las advertencias son menos graves que los errores, pero debe leerlas y comprenderlas incluso si no las resuelve todas. Las notas son informativas y no es necesario resolverlas.

Edición de fuente HDL Files con el editor de texto incorporado
El editor de texto incorporado facilita la creación de su código fuente HDL, view O edítelo cuando necesite corregir errores. Si desea usar un editor de texto externo, consulte "Usar un editor de texto externo", en la página 41.
1. Realice una de las siguientes acciones para abrir una fuente file para viewing o edición:
Para abrir automáticamente el primer file En la lista con errores, presione F5.
Para abrir un específico file, haga doble clic en el file en la ventana del Proyecto o
usar File->Abrir (Ctrl-o) y especificar la fuente file.
Se abre la ventana del Editor de texto y muestra el código fuente. fileLas líneas están numeradas. Las palabras clave están en azul y los comentarios en verde. Los valores de cadena están en rojo. Si desea cambiar estos colores, consulte "Configurar las preferencias de la ventana de edición", en la página 39.

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2. Para editar un file, escriba directamente en la ventana.
Esta tabla resume las operaciones de edición más comunes. También puede usar los atajos de teclado en lugar de los comandos.

A…

Hacer…

Cortar, copiar y pegar; seleccione el comando desde la ventana emergente (mantenga presionado deshacer o rehacer una acción con el botón derecho del mouse) o el menú Editar.

Ir a una línea específica

Presione Ctrl-g o seleccione Editar->Ir a, escriba el número de línea y haga clic en Aceptar.

Buscar texto

Presione Ctrl+f o seleccione Editar -> Buscar. Escriba el texto que desea buscar y haga clic en Aceptar.

Reemplazar texto

Presione Ctrl+h o seleccione Editar->Reemplazar. Escriba el texto que desea buscar y el texto con el que desea reemplazarlo. Haga clic en Aceptar.

Completar una palabra clave

Escriba suficientes caracteres para identificar de forma única la palabra clave y presione Esc.

Sangrar texto a la derecha. Seleccione el bloque y presione Tab. Sangrar texto a la izquierda. Seleccione el bloque y presione Mayús-Tab.

Cambiar a mayúsculas Seleccione el texto y luego seleccione Editar->Avanzado ->Mayúsculas o presione Ctrl-Shift-u.

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Para… Cambiar a minúsculas Agregar comentarios en bloque
Editar columnas

Hacer…
Seleccione el texto y luego seleccione Editar->Avanzado ->Minúsculas o presione Ctrl-u.
Coloque el cursor al comienzo del texto del comentario y seleccione Editar->Avanzado->Código de comentario o presione Alt-c.
Presione Alt y use el botón izquierdo del mouse para seleccionar la columna. En algunas plataformas, debe usar la tecla asignada a la función Alt, como la tecla Meta o la tecla de diamante.

3. Para cortar y pegar una sección de un documento PDF, seleccione el ícono de selección de texto en forma de T, resalte el texto que necesita y cópielo y péguelo en su fileEl icono Seleccionar texto le permite seleccionar partes del documento.
4. Para crear y trabajar con marcadores en su file, consulte la siguiente tabla.
Los marcadores son una forma conveniente de navegar por páginas largas. files o para saltar a puntos del código que consulta con frecuencia. Puede usar los iconos de la barra de herramientas Editar para estas operaciones. Si no puede ver la barra de herramientas Editar en el extremo derecho de la ventana, ajuste el tamaño de otras barras de herramientas.

Para… Insertar un marcador
Eliminar un marcador
Eliminar todos los marcadores

Hacer…
Haga clic en cualquier parte de la línea que desee marcar. Seleccione Editar->Activar marcadores, presione Ctrl-F2 o seleccione el primer icono en la barra de herramientas Editar. El número de línea se resalta para indicar que hay un marcador al principio de esa línea.
Haga clic en cualquier parte de la línea con el marcador. Seleccione Editar->Activar/Desactivar marcadores, presione Ctrl-F2 o seleccione el primer icono en la barra de herramientas Editar. El número de línea deja de estar resaltado después de eliminar el marcador.
Seleccione Editar->Eliminar todos los marcadores, presione Ctrl+Mayús+F2 o seleccione el último icono de la barra de herramientas Editar. Los números de línea ya no aparecen resaltados después de eliminar los marcadores.

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A…
Navegar por un file usando marcadores

Hacer…
Utilice los comandos Marcador siguiente (F2) y Marcador anterior (Shift-F2) del menú Editar o los íconos correspondientes de la barra de herramientas Editar para navegar hasta el marcador que desee.

5. Para corregir errores o review Advertencias en el código fuente, haga lo siguiente:
Abra el HDL file con el error o advertencia haciendo doble clic en el file
en la lista de proyectos.
Presione F5 para ir al primer error, advertencia o nota en el file. En el
En la parte inferior de la ventana de edición, verá el texto del mensaje.
Para ir al siguiente error, advertencia o nota, seleccione Ejecutar->Siguiente error/advertencia
o presione F5. Si no hay más mensajes en el fileVerá el mensaje "No más errores/advertencias/notas" en la parte inferior de la ventana de edición. Seleccione Ejecutar -> Siguiente error/advertencia o presione F5 para ir al error, la advertencia o la nota en la siguiente ventana. file.
Para volver a un error, advertencia o nota anterior, seleccione
Ejecutar->Error/Advertencia anterior o presione Shift-F5.
6. Para que aparezca la ayuda del mensaje de error para obtener una descripción completa del error, la advertencia o la nota:
Abrir el registro en formato de texto file (hacer clic View Iniciar sesión) y haga doble clic en
el código de error de 5 caracteres o haga clic en el texto del mensaje y presione F1.
Abrir el registro HTML file y haga clic en el código de error de 5 caracteres.
En la ventana de Tcl, haga clic en la pestaña Mensajes y haga clic en el símbolo de 5 caracteres.
Código de error en la columna ID.
7. Para realizar una prueba cruzada desde la ventana del código fuente a otras views, abre el view y seleccione el fragmento de código. Consulte "Sonda cruzada desde la ventana del editor de texto" en la página 246 para obtener más información.
8. Cuando haya corregido todos los errores, seleccione File->Guardar o haga clic en el icono Guardar para guardar el file.

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Configuración de las preferencias de la ventana de edición
Puede personalizar las fuentes y los colores utilizados en una ventana de edición de texto.
1. Seleccione Opciones->Opciones del editor y, a continuación, Editor de Synopsys o Editor externo. Para más información sobre el editor externo, consulte "Usar un editor de texto externo", en la página 41.
2. Luego, dependiendo del tipo de file Al abrirlo, puede configurar el fondo, el color de la sintaxis y las preferencias de fuente para usar con el editor de texto.

Nota: A partir de entonces, las preferencias de edición de texto que configure para este file se aplicará a todos files de esto file tipo.

La ventana de Edición de texto se puede utilizar para establecer preferencias para el proyecto. files, fuente files (Verilog/VHDL), registro files, Tcl files, restricción files, u otro valor predeterminado files desde el cuadro de diálogo Opciones del editor.
3. Puede configurar colores de sintaxis para algunas opciones de sintaxis comunes, como palabras clave, cadenas y comentarios. Por ejemplo:amparchivo en el registro fileLas advertencias y los errores se pueden codificar por colores para reconocerlos fácilmente.
Haga clic en el campo Primer plano o Fondo del objeto correspondiente en el campo Coloración de sintaxis para mostrar la paleta de colores.

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Puede seleccionar colores básicos o definir colores personalizados y añadirlos a su paleta de colores personalizada. Para seleccionar el color deseado, haga clic en Aceptar.
4. Para configurar la fuente y el tamaño de fuente para el editor de texto, utilice los menús desplegables.
5. Marque Mantener pestañas para habilitar la configuración de pestañas, luego configure el espaciado de pestañas usando la flecha hacia arriba o hacia abajo para Tamaño de pestaña.

LO 6. Haga clic en Aceptar en el formulario Opciones del editor.
© 2014 Synopsys, Inc. 40

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Uso de un editor de texto externo
Puede usar un editor de texto externo como vi o emacs en lugar del editor de texto integrado. Para habilitar un editor de texto externo, siga estos pasos. Para obtener información sobre el uso del editor de texto integrado, consulte "Editar código fuente HDL". Files con el editor de texto incorporado, en la página 35.
1. Seleccione Opciones->Opciones del editor y active la opción Editor externo.
2. Seleccione el editor externo, utilizando el método apropiado para su sistema operativo.
Si está trabajando en una plataforma Windows, haga clic en el botón …(Explorar)
y seleccione el ejecutable del editor de texto externo.
Desde una plataforma UNIX o Linux para un editor de texto que crea su propio
ventana, haga clic en el botón … Examinar y seleccione el ejecutable del editor de texto externo.
Desde una plataforma UNIX para un editor de texto que no crea su propio
En la ventana, no utilice el botón... Explorar. En su lugar, escriba "xterm -e editor". La siguiente figura muestra el VI especificado como editor externo.

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Desde una plataforma Linux, para un editor de texto que no crea su propio
En la ventana, no use el botón Explorar. En su lugar, escriba gnome-terminal -x editor. Para usar emacs, por ejemploampes decir, tipo gnome-terminal -x emacs.
El software ha sido probado con los editores de texto emacs y vi.
3. Haga clic en Aceptar.

Uso de extensiones de biblioteca para la biblioteca Verilog Files
Se pueden agregar extensiones de biblioteca a la biblioteca Verilog fileSe incluye en el diseño del proyecto. Al proporcionar rutas de búsqueda a los directorios que contienen la biblioteca Verilog, files, puede especificar estas nuevas extensiones de biblioteca, así como Verilog y SystemVerilog (.v y .sv). file extensiones.
Para hacer esto:
1. Seleccione la pestaña Verilog del panel Opciones de implementación.
2. Especifique las ubicaciones de los directorios de la biblioteca para la biblioteca Verilog files que deben incluirse en su diseño para el proyecto.
3. Especifique las extensiones de la biblioteca.
Se puede especificar cualquier extensión de biblioteca, como .av, .bv, .cv, .xxx, .va, .vas (separe las extensiones de biblioteca con un espacio).
La siguiente figura le muestra dónde ingresar las extensiones de la biblioteca en el cuadro de diálogo.

LO
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Capítulo 3: Preparación de la entrada

El equivalente de Tcl para este ejemploample es el siguiente comando:
set_option -libext .av .bv .cv .dv .ev
Para obtener más detalles, consulte libext, en la página 57 de la Referencia de comandos.
4. Después de compilar el diseño, puedes verificarlo en el registro. file que la biblioteca fileSe cargaron y leyeron archivos con estas extensiones. Por ejemploampen:
@N: Ejecutando el compilador Verilog en modo SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Cargando file C:dirlib1sub1.av del directorio de biblioteca especificado C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Cargando file C:dirlib2sub2.bv del directorio de biblioteca especificado C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Cargando file

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Uso de fuentes de idiomas mixtos Files

C:dirlib3sub3.cv del directorio de biblioteca especificado C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Cargando file C:dirlib4sub4.dv del directorio de biblioteca especificado C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Cargando file C:dirlib5sub5.ev del directorio de biblioteca especificado C:dirlib5 @I::”C:dirlib5sub5.ev” ¡Verificación de sintaxis de Verilog exitosa!

Uso de fuentes de idiomas mixtos Files
Con el software Synplify Pro, puede utilizar una combinación de entrada VHDL y Verilog files en tu proyecto. Por ejemploamples de VHDL y Verilog files, consulte el Manual de referencia.
1. Recuerde que Verilog no admite puertos VHDL sin restricciones y configura el diseño de lenguaje mixto files en consecuencia.
2. Si desea organizar Verilog y VHDL files en diferentes carpetas, seleccione Opciones->Proyecto View Opciones y activar el View Proyecto Files en la opción Carpetas.
Cuando se agrega el fileEn cuanto al proyecto, Verilog y VHDL fileLos archivos están en carpetas separadas en el Proyecto. view.
3. Cuando abra un proyecto o cree uno nuevo, agregue Verilog y VHDL files como sigue:
Seleccione el Proyecto->Agregar fuente File comando o haga clic en Agregar File botón. En el formulario, configure Files de tipo a HDL Files (*.vhd, *.vhdl, *.v). Seleccione Verilog y VHDL. filelo que quieras y agrégalos a tu
proyecto. Haga clic en Aceptar. Para obtener más información sobre cómo agregar filePara realizar cambios en un proyecto, consulte Realizar cambios en un proyecto, en la página 62.
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Uso de fuentes de idiomas mixtos Files

Capítulo 3: Preparación de la entrada

El fileLos elementos que agregó se muestran en el Proyecto viewEsta figura muestra la files organizados en carpetas separadas.
4. Al configurar las opciones del dispositivo (botón "Opciones de implementación"), especifique el módulo de nivel superior. Para obtener más información sobre la configuración de las opciones del dispositivo, consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75.
Si el módulo de nivel superior es Verilog, haga clic en la pestaña Verilog y escriba el
nombre del módulo de nivel superior.
Si el módulo de nivel superior es VHDL, haga clic en la pestaña VHDL y escriba el nombre
de la entidad de nivel superior. Si el módulo de nivel superior no se encuentra en la biblioteca de trabajo predeterminada, debe especificar la biblioteca donde el compilador puede encontrarlo. Para obtener información sobre cómo hacerlo, consulte Panel VHDL, en la página 200.

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Capítulo 3: Preparación de la entrada

Uso de fuentes de idiomas mixtos Files

Debe especificar explícitamente el módulo de nivel superior, porque es el punto de partida desde el cual el asignador genera una lista de conexiones fusionada.
5. Seleccione la pestaña Resultados de la implementación en el mismo formulario y seleccione un formato HDL de salida para la salida. files generados por el software. Para más información sobre la configuración de las opciones del dispositivo, consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75.
Para una lista de conexiones de salida Verilog, seleccione Escribir lista de conexiones Verilog. Para una lista de conexiones de salida VHDL, seleccione Escribir lista de conexiones VHDL. Configure las demás opciones del dispositivo y haga clic en Aceptar.
Ahora puede sintetizar su diseño. El software lee los formatos mixtos del archivo fuente. files y genera un solo srs file que se utiliza para la síntesis.
6. Si tiene problemas, consulte Solución de problemas de diseños de lenguaje mixto, en la página 47 para obtener información y sugerencias adicionales.
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Uso de fuentes de idiomas mixtos Files

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Solución de problemas de diseños de lenguaje mixto
Esta sección proporciona consejos sobre cómo manejar situaciones específicas que podrían surgir con diseños de idiomas mixtos.

VHDL File Orden
Para diseños que solo utilizan VHDL o diseños mixtos donde no se especifica el nivel superior, las herramientas de síntesis FPGA reorganizan automáticamente el VHDL. files para que los paquetes VHDL se compilen en el orden correcto.
Sin embargo, si tiene un diseño de lenguaje mixto donde ha especificado el nivel superior, debe especificar el VHDL. file Ordenar la herramienta. Solo necesita hacerlo una vez, seleccionando Ejecutar > Organizar VHDL. fileComando s. Si no lo hace, recibirá un mensaje de error.

Señales globales VHDL
Actualmente, no es posible tener señales globales VHDL en diseños de lenguaje mixto, porque la herramienta solo implementa estas señales en diseños exclusivos de VHDL.

Pasar genéricos booleanos VHDL a parámetros Verilog
La herramienta infiere una caja negra para un componente VHDL con genéricos booleanos si dicho componente se instancia en un diseño Verilog. Esto se debe a que Verilog no reconoce los tipos de datos booleanos, por lo que el valor booleano debe representarse correctamente. Si el valor del genérico booleano VHDL es VERDADERO y el literal Verilog se representa con un 1, el compilador Verilog lo interpreta como una caja negra.
Para evitar inferir una caja negra, el literal Verilog para el genérico booleano VHDL establecido en VERDADERO debe ser 1'b1, no 1. De manera similar, si el genérico booleano VHDL es FALSO, el literal Verilog correspondiente debe ser 1'b0, no 0. El siguiente ejemploample muestra cómo representar genéricos booleanos para que pasen correctamente el límite VHDL-Verilog, sin inferir una caja negra.

Declaración de entidad VHDL

Instanciación de Verilog

La entidad abc es genérica (
Número_Bits Dividir_Bit );

: entero : booleano

:= 0; := Falso;

abc #( .Número_Bits (16), .División_Bit (1'b0)
)

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Uso de fuentes de idiomas mixtos Files

Pasar genéricos VHDL sin inferir una caja negra
En el caso de que un parámetro de componente Verilog, (por ejemploample [0:0] RSR = 1'b0) no coincide con el tamaño del componente VHDL genérico correspondiente (RSR : entero := 0), la herramienta infiere un cuadro negro.
Puede solucionar esto eliminando la notación de ancho de bus de [0:0] en Verilog files. Tenga en cuenta que debe utilizar un genérico VHDL de tipo entero porque los otros tipos no permiten la vinculación adecuada del componente Verilog.

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Usando el compilador incremental

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Usando el compilador incremental
Utilice el flujo del compilador incremental para reducir significativamente el tiempo de ejecución del compilador en diseños grandes. El software recompila solo los datos relevantes. fileCuando se realiza un cambio de diseño y se reutiliza la base de datos del compilador, el compilador regenera el SRS. file sólo para el módulo afectado y el módulo padre inmediato.
Para ejecutar este flujo, realice lo siguiente:
1. Agregue Verilog o VHDL files para el diseño.
2. Habilite la opción Compilación incremental desde la pestaña Verilog o VHDL del panel Opciones de implementación.
Un SRS file Se crea para cada módulo de diseño en el directorio synwork.

3. Ejecute el compilador por primera vez.
4. Si se realizó un cambio de diseño, vuelva a ejecutar el compilador.
El compilador analiza la base de datos y determina si el SRS fileSi los módulos están actualizados, solo se regeneran los módulos modificados y los módulos principales inmediatos. Esto puede ayudar a optimizar el tiempo de ejecución del diseño.

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Usando el compilador incremental

Limitaciones
El compilador incremental no admite:
· Configuración files incluido en el flujo Verilog o VHDL · Flujos HDL mixtos · Diseños con referencias entre módulos (XMR)

LO
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Uso del flujo Verilog estructural

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Uso del flujo Verilog estructural
La herramienta de síntesis acepta Verilog estructural fileComo entrada para su proyecto de diseño, el compilador estructural Verilog realiza comprobaciones semánticas de sintaxis mediante su analizador ligero para optimizar el tiempo de ejecución. Este compilador no realiza extracciones complejas de hardware ni operaciones de optimización RTL; por lo tanto, el software ejecuta una compilación rápida de Verilog estructural. files. El software puede leer estos Verilog estructurales generados. files, si contienen:
· Instanciaciones de primitivos tecnológicos
· Declaraciones de asignación simples
· Atributos especificados en Verilog 2001 y formatos anteriores
· Todas las construcciones, excepto los atributos, deben especificarse en formato Verilog 95
Para utilizar la entrada estructural de Verilog files:
1. Debe especificar el Verilog estructural filepara incluir en tu diseño. Para ello, añade el file al proyecto utilizando uno de los siguientes métodos:
Proyecto->Agregar fuente File o el Agregar File botón en el Proyecto view Comando Tcl: add_file -estructurador fileNombre
Este flujo solo puede contener Verilog estructural files o HDL mixto files (Verilog/VHDL/EDF/SRS) junto con la lista de redes estructural de Verilog files. Sin embargo, las instancias Verilog/VHDL/EDF/SRS no son compatibles con un módulo Verilog estructural.
2. El Verilog estructural fileLos archivos se agregan a la carpeta Structural Verilog en el Proyecto viewTambién puedes agregar files a este directorio, cuando realiza lo siguiente:
Seleccione el Verilog estructural fileHaga clic derecho y seleccione File Opciones. Elija Verilog estructural en el File Tipo de menú desplegable.
3. Ejecutar la síntesis.
La herramienta de síntesis genera una lista de conexiones vm o edf file Dependiendo de la tecnología especificada, este proceso es similar al flujo de síntesis predeterminado.

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Uso del flujo Verilog estructural

Limitaciones
Las limitaciones del flujo estructural Verilog no admiten lo siguiente:
· Instancias RTL para cualquier otro file tipos · Flujos de gestión de proyectos jerárquicos (HPM) · Asignaciones complejas · Modos y conmutadores específicos del compilador

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Trabajar con restricciones Files

Capítulo 3: Preparación de la entrada

Trabajar con restricciones Files
Restricción files son texto files generados automáticamente por la interfaz SCOPE (consulte "Especificar restricciones de SCOPE", en la página 119) o creados manualmente con un editor de texto. Contienen comandos o atributos Tcl que restringen la ejecución de la síntesis. Como alternativa, puede establecer restricciones en el código fuente, pero este no es el método recomendado.
Esta sección contiene información sobre
· Cuándo utilizar la restricción Files sobre el código fuente, en la página 53
· Uso de un editor de texto para restricciones Files (Legado), en la página 54
· Pautas de sintaxis de Tcl para restricciones Files, en la página 55
· Comprobación de restricciones Files, en la página 56
· Para obtener más detalles sobre este informe, consulte Informe de comprobación de restricciones, en la página 11.
página 270 del Manual de Referencia, en la página 56

Cuándo utilizar la restricción Files sobre el código fuente
Puede agregar restricciones en la restricción files (generadas por la interfaz SCOPE o introducidas en un editor de texto) o en el código fuente. En general, es mejor usar restricciones. files, ya que no es necesario recompilar para que las restricciones surtan efecto. Además, facilita la portabilidad del código fuente. Consulte "Uso del editor SCOPE" en la página 112 para obtener más información.
Sin embargo, si tiene restricciones de tiempo de caja negra como syn_tco, syn_tpd y syn_tsu, debe introducirlas como directivas en el código fuente. A diferencia de los atributos, las directivas solo se pueden añadir al código fuente, no a la restricción. files. Consulte Especificación de atributos y directivas, en la página 90 para obtener más información sobre cómo agregar directivas al código fuente.

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Trabajar con restricciones Files

Uso de un editor de texto para restricciones Files (Legado)
Puede utilizar el editor SCOPE heredado para la restricción SDC fileSe creó antes de la versión G-2012.09. Sin embargo, se recomienda traducir su SDC. files a FDC files para habilitar la última versión del editor SCOPE y utilizar el manejo mejorado de restricciones de tiempo en la herramienta.
Si elige utilizar el editor SCOPE heredado, esta sección le muestra cómo crear manualmente una restricción Tcl fileEl software crea esto automáticamente file Si utiliza el editor SCOPE heredado para introducir las restricciones, la restricción Tcl file Solo contiene restricciones de tiempo generales. Las restricciones de caja negra deben introducirse en el código fuente. Para más información, consulte Cuándo usar restricciones. Files sobre el Código Fuente, en la página 53.
1. Abra un file para editar
Asegúrese de haber cerrado la ventana SCOPE, o podría
sobrescribir restricciones anteriores.
Para crear un nuevo file, seleccionar File->Nuevo y seleccione la Restricción File
Opción (ALCANCE). Escriba un nombre para el file y haga clic en Aceptar.
Para editar un existente file, seleccionar File->Abrir, configurar el Files de tipo filtro a
Restricción Files (sdc) y abrir el file quieres.
2. Siga las pautas de sintaxis en Pautas de sintaxis de Tcl para restricciones Files, en la página 55.
3. Introduzca las restricciones de tiempo necesarias. Para la sintaxis, consulte el Manual de Referencia. Si tiene restricciones de tiempo de caja negra, debe introducirlas en el código fuente.
4. También puede agregar atributos específicos del proveedor en la restricción file Usando define_attribute. Consulte Especificación de atributos en las restricciones. File, en la página 97 para obtener más información.
5. Guarde el file.
6. Añade el file al proyecto como se describe en Realizar cambios en un proyecto, en la página 62, y ejecutar la síntesis.

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Trabajar con restricciones Files

Capítulo 3: Preparación de la entrada

Directrices de sintaxis de Tcl para restricciones Files
Esta sección cubre las pautas generales para el uso de Tcl para restricciones. files:
· Tcl distingue entre mayúsculas y minúsculas.
Para nombrar objetos: El nombre del objeto debe coincidir con el nombre en el código HDL. Encierre los nombres de instancia y puerto entre c.urlLlaves y { }. No utilice espacios en los nombres. Use el punto (.) para separar nombres jerárquicos. En los módulos Verilog, utilice la siguiente sintaxis para instancia, puerto y
nombres de red:
v:cell [prefijo:]nombreObjeto
Donde celda es el nombre de la entidad de diseño, prefijo es un prefijo para identificar objetos con el mismo nombre y nombreDeObjeto es una ruta de instancia separada por un punto (.). El prefijo puede ser cualquiera de los siguientes:

Prefijo (minúscula) i: p: b: n:

Nombres de instancia de objeto Nombres de puerto (puerto completo) Segmento de bits de un puerto Nombres de red

En los módulos VHDL, utilice la siguiente sintaxis para instancia, puerto y red.
nombres en módulos VHDL:
v:celda[.view] [prefijo:]nombreObjeto
Donde v: lo identifica como un view objeto, lib es el nombre de la biblioteca, cell es el nombre de la entidad de diseño, view es un nombre para la arquitectura, prefijo es un prefijo para identificar objetos con el mismo nombre y objectName es una ruta de instancia con el separador de punto (.). View Solo es necesario si el diseño tiene más de una arquitectura. Consulte la tabla anterior para ver los prefijos de los objetos.

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Capítulo 3: Preparación de la entrada

Trabajar con restricciones Files

· Los comodines que coinciden con el nombre son * (el asterisco coincide con cualquier número de
caracteres) y ? (el signo de interrogación coincide con un solo carácter). Estos caracteres no coinciden con los puntos utilizados como separadores de jerarquía. Por ejemploampes decir, la siguiente cadena identifica todos los bits de la instancia statereg en el módulo statemod:
i:statemod.statereg[*]

Comprobación de restricciones Files
Puede comprobar la sintaxis y otra información pertinente sobre su restricción. files usando el comando Verificación de Restricciones. Para generar un informe de restricciones, haga lo siguiente:
1. Crear una restricción file y agrégalo a tu proyecto.
2. Seleccione Ejecutar->Comprobación de restricciones.
Este comando genera un informe que verifica la sintaxis y la aplicabilidad de las restricciones de tiempo en la restricción de síntesis de FPGA files para su proyecto. El informe se escribe en el archivo projectName_cck.rpt file y enumera la siguiente información:
Restricciones que no se aplican Restricciones que son válidas y aplicables al diseño Expansión de comodines en las restricciones Restricciones en objetos que no existen
Para obtener más detalles sobre este informe, consulte Informe de comprobación de restricciones, en la página 270 del Manual de referencia.

LO
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CAPÍTULO 4
Configuración de un proyecto de síntesis lógica
Al sintetizar un diseño con las herramientas de síntesis FPGA de Synopsys, debe configurar un proyecto para dicho diseño. A continuación, se describen los procedimientos para configurar un proyecto de síntesis lógica:
· Configuración del proyecto Files, en la página 58 · Gestión de proyectos File Jerarquía, en la página 66 · Configuración de implementaciones, en la página 72 · Configuración de opciones de implementación de Logic Synthesis, en la página 75 · Especificación de atributos y directivas, en la página 90 · Búsqueda Files, en la página 98 · Archivado Files y Proyectos, en la página 101

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Configuración del proyecto Files

Configuración del proyecto Files
Esta sección describe los conceptos básicos sobre cómo configurar y administrar un proyecto. file para su diseño, incluyendo la siguiente información:
· Creación de un proyecto File, en la página 58 · Abrir un proyecto existente File, en la página 61 · Realizar cambios en un proyecto, en la página 62 · Configurar el proyecto View Preferencias de visualización, en la página 63 · Actualización de rutas de inclusión de Verilog en proyectos anteriores Files, en la página 65
Para un ex específicoampLecciones sobre cómo configurar un proyecto file, consulte el tutorial de la herramienta que esté utilizando.

Creando un proyecto File
Debes configurar un proyecto file Para cada proyecto. Un proyecto contiene los datos necesarios para un diseño en particular: la lista de fuentes files, los resultados de la síntesis filey la configuración de las opciones de su dispositivo. El siguiente procedimiento le muestra cómo configurar un proyecto. file utilizando comandos individuales.
1. Comience seleccionando una de las siguientes opciones: File->Construir proyecto, File->Abrir Proyecto, o el ícono P. Haga clic en Nuevo Proyecto.
La ventana Proyecto muestra un nuevo proyecto. Haga clic en Agregar. File Botón, presione F4 o seleccione Proyecto->Agregar fuente File Comando. Agregar FileSe abre el cuadro de diálogo Agregar proyecto.
2. Añade la fuente files al proyecto.
Asegúrese de que el campo Buscar en la parte superior del formulario apunte hacia la derecha.
directorio. El fileLos s se enumeran en el cuadro. Si no ve el files, comprobar que el FileEl campo Tipo está configurado para mostrar el correcto file Tipo. Si tiene entradas mixtas files, siga el procedimiento descrito en Uso de fuentes de idiomas mixtos Files, en la página 44.

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Configuración del proyecto Files

Capítulo 4: Configuración de un proyecto de síntesis lógica

Para agregar todo el files en el directorio a la vez, haga clic en el botón Agregar todo en
el lado derecho del formulario. Para agregar files individualmente, haga clic en el file en la lista y luego haga clic en el botón Agregar, o haga doble clic en el file nombre.
Puedes agregar todos los files en el directorio y luego elimine los que no necesite con el botón Eliminar.
Si está agregando VHDL files, seleccione la biblioteca adecuada en el menú emergente Biblioteca VHDL. La biblioteca que seleccione se aplicará a todos los VHDL. files cuando hace clic en Aceptar en el cuadro de diálogo.
La ventana de su proyecto muestra un nuevo proyecto fileSi hace clic en el signo más junto al proyecto y lo expande, verá lo siguiente:
Una carpeta (dos carpetas para diseños de idiomas mixtos) con el código fuente files.
Si tu fileSi los archivos no están en una carpeta dentro del directorio del proyecto, puede configurar esta preferencia seleccionando Opciones->Proyecto View Opciones y comprobación de la View proyecto files en el cuadro de carpetas. Esto separa un tipo de file de otro en el Proyecto view colocándolos en carpetas separadas.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Configuración del proyecto Files

La implementación, denominada rev_1 por defecto. Las implementaciones son
Las revisiones de su diseño en el contexto del software de síntesis no reemplazan el software ni los procesos de control de código fuente externo. Las implementaciones múltiples le permiten modificar las opciones de dispositivo y síntesis para explorar las opciones de diseño. Puede tener múltiples implementaciones en Synplify Pro. Cada implementación tiene sus propias opciones de síntesis y dispositivo, así como sus propias funciones relacionadas con el proyecto. files.

3. Agregue las bibliotecas que necesite, utilizando el método descrito en el paso anterior para agregar la biblioteca Verilog o VHDL file.
Para bibliotecas específicas del proveedor, agregue la biblioteca adecuada file hacia
Proyecto. Tenga en cuenta que, para algunas familias, las bibliotecas se cargan automáticamente y no es necesario agregarlas explícitamente al proyecto. file.
Para agregar una biblioteca de paquetes VHDL de terceros, agregue el .vhd apropiado file al diseño, como se describe en el paso 2. Haga clic derecho en el file en el Proyecto view y seleccione File Opciones o seleccione Proyecto -> Establecer biblioteca VHDL. Especifique un nombre de biblioteca compatible con los simuladores. Por ejemplo:ample, MYLIB. Asegúrese de que esta biblioteca de paquetes esté antes del diseño de nivel superior en la lista de files en el Proyecto view.
Para obtener información sobre la configuración de Verilog y VHDL file opciones, consulte Configuración de opciones de Verilog y VHDL, en la página 84. También puede configurar estas file opciones más tarde, antes de ejecutar la síntesis.
Para obtener información adicional específica del proveedor sobre el uso de bibliotecas de macros del proveedor y black bLoOxes, consulte Optimización para diseños de Microsemi, en la página 487.
Para los componentes de tecnología genéricos, puede agregar el
Biblioteca Verilog independiente de la tecnología suministrada con el software

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Configuración del proyecto Files

Capítulo 4: Configuración de un proyecto de síntesis lógica

(install_dir/lib/generic_technology/gtech.v) a su diseño o añada su propia biblioteca de componentes genéricos. No utilice ambos a la vez, ya que podrían surgir conflictos.
4. Verificar file orden en el Proyecto view. File El orden es especialmente importante para VHDL files.
Para VHDL files, puedes ordenar automáticamente el files por
seleccionando Ejecutar->Organizar VHDL Files. Alternativamente, mueva manualmente el files en el Proyecto view. Paquete fileLos s deben ser los primeros en la lista porque se compilan antes de usarse. Si tiene bloques de diseño distribuidos en muchos files, asegúrese de tener lo siguiente file orden: el file El que contiene la entidad debe ser el primero, seguido de la arquitectura. file, y finalmente el file con la configuración.
En el Proyecto view, comprobar que el último file en el Proyecto view es el
fuente de nivel superior file. Alternativamente, puede especificar el nivel superior file Al configurar las opciones del dispositivo.
5. Seleccionar File->Guardar, escriba un nombre para el proyecto y haga clic en Guardar. La ventana Proyecto reflejará los cambios.
6. Para cerrar un proyecto file, seleccione el botón Cerrar proyecto o File->Cerrar proyecto.

Apertura de un proyecto existente File
Hay dos formas de abrir un proyecto file:el Proyecto Abierto y lo genérico File ->Comando Abrir.
1. Si el proyecto que quieres abrir es uno en el que trabajaste recientemente, puedes seleccionarlo directamente: File->Proyectos recientes->nombredelproyecto.
2. Utilice uno de los siguientes métodos para abrir cualquier proyecto file:

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Configuración del proyecto Files

Comando Abrir proyecto

File->Comando Abrir

Seleccionar File->Abrir Proyecto, haga clic en el botón Abrir Proyecto en el lado izquierdo de la ventana Proyecto, o haga clic en el ícono P.
Para abrir un proyecto reciente, haga doble clic en él desde la lista de proyectos recientes.
De lo contrario, haga clic en el botón Proyecto existente para abrir el cuadro de diálogo Abrir y seleccionar el proyecto.

Seleccionar File->Abrir.
Especifique el directorio correcto en el campo Buscar en:.
Colocar File de Tipo a Proyecto Files (*.prj). El cuadro enumera el proyecto. files.
Haga doble clic en el proyecto que desea abrir.

El proyecto se abre en la ventana Proyecto.

Realizar cambios en un proyecto
Por lo general, se agrega, elimina o reemplaza. files.
1. Para agregar una fuente o restricción files a un proyecto, seleccione Agregar FileBotón s o Proyecto->Agregar fuente File para abrir la Seleccionar Files para agregar al proyecto. Consulte Crear un proyecto. File, en la página 58 para más detalles.
2. Para eliminar un file Desde un proyecto, haga clic en el file en la ventana Proyecto y presione la tecla Eliminar.
3. Para reemplazar un file en un proyecto,
Seleccione el file desea cambiar en la ventana del Proyecto.
Haga clic en Cambiar File botón, o seleccione Proyecto->Cambiar File.
En la fuente File Cuadro de diálogo que se abre, establezca Buscar en el directorio
donde lo nuevo file se encuentra. El nuevo file debe ser del mismo tipo que el file quieres reemplazar.
Si no ves tu file en la lista, seleccione el tipo de file Necesitas de
el Files del campo Tipo.
Haga doble clic en el file. El nuevo file reemplaza al antiguo en el proyecto
lista. LO
4. Para especificar cómo se realizará el proyecto fileLos s se guardan en el proyecto, haga clic derecho en uno file en el Proyecto view y seleccione File Opciones. Configurar Guardar File opción para Relativo al Proyecto o Ruta Absoluta.

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Configuración del proyecto Files

Capítulo 4: Configuración de un proyecto de síntesis lógica

5. Para comprobar la horaamp en un file, haga clic derecho en un file en el Proyecto view y seleccione File Opciones. Verificar la hora en que file Se modificó por última vez. Haga clic en Aceptar.

Proyecto de configuración View Preferencias de visualización
Puede personalizar la organización y visualización del proyecto. files. 1. Seleccione Opciones->Proyecto View Opciones. El Proyecto View Se abre el formulario de opciones.

2. Organizar diferentes tipos de entrada files en carpetas separadas, verifique View Proyecto Files en Carpetas.
Al marcar esta opción se crean carpetas separadas en el Proyecto view para restricción files y fuente files.

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Configuración del proyecto Files

3. Control file mostrar con lo siguiente:
Mostrar automáticamente todos los files, marcando Mostrar biblioteca de proyectos. Si
Esto no está marcado, el Proyecto view no se muestra files hasta que haga clic en el símbolo más y expanda el files en una carpeta.
Marque una de las casillas en el Proyecto File Sección de visualización de nombre de la
formulario para determinar cómo fileSe muestran los nombres. Puedes mostrar solo los filenombre, la ruta relativa o la ruta absoluta.
4. A view proyecto files en carpetas personalizadas personalizadas, verifique View Proyecto Files en carpetas personalizadas. Para obtener más información, consulte "Creación de carpetas personalizadas", en la página 66. Las carpetas de tipos solo se muestran si hay varios tipos en una carpeta personalizada.

Carpetas personalizadas
© 2014 Synopsys, Inc. 64

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Configuración del proyecto Files

Capítulo 4: Configuración de un proyecto de síntesis lógica

5. Para abrir más de una implementación en el mismo Proyecto view, marque Permitir que se abran varios proyectos.
Proyecto 1

Proyecto 2

6. Controlar la salida file mostrar con lo siguiente:
Ver Mostrar todo Files en el cuadro Directorio de resultados para mostrar todos los resultados
files generados después de la síntesis.
Cambiar la salida file organización haciendo clic en una de las barras de encabezado
en los Resultados de la Implementación viewPuedes agrupar los files por tipo u ordenarlos según la fecha en que fueron modificados por última vez.
7. A view file información, seleccione la file en el Proyecto view, haga clic derecho y seleccione File Opciones. Por ejemploample, puedes comprobar la fecha a file fue modificado.
Actualización de rutas de inclusión de Verilog en proyectos anteriores Files
Si tienes un proyecto file creado con una versión anterior del software (anterior a 8.1), Verilog incluye rutas en este file son relativos al directorio de resultados o la fuente file con las declaraciones `include. En versiones posteriores a la 8.1, el proyecto file `Las rutas de inclusión son relativas al proyecto file solamente. La GUI en las versiones más recientes no actualiza automáticamente el prj anterior. filePara cumplir con las nuevas reglas, actualizar y usar el proyecto antiguo. file, Haz una de las siguientes:
· Editar manualmente el prj file en un editor de texto y agregue lo siguiente en el
línea antes de cada set_option -include_path:
set_option -inclusiones relativas al proyecto 1
· Inicie un nuevo proyecto con una versión más reciente del software y elimine el
Proyecto antiguo. Esto hará que el nuevo prj file Obedecer la nueva regla donde las inclusiones son relativas al prj file.

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Gestión de proyectos File Jerarquía

Gestión de proyectos File Jerarquía
Las siguientes secciones describen cómo puede crear y administrar carpetas personalizadas y files en el Proyecto view:
· Creación de carpetas personalizadas · Manipulación de carpetas de proyectos personalizadas · Manipulación de carpetas de proyectos personalizadas Files

Creación de carpetas personalizadas
Puede crear carpetas lógicas y personalizarlas files en varias agrupaciones jerárquicas dentro de su proyecto viewEstas carpetas se pueden especificar con cualquier nombre o nivel de jerarquía. Por ejemplo:ampEs decir, puedes hacer coincidir arbitrariamente tu sistema operativo. file Estructura o jerarquía lógica HDL. Las carpetas personalizadas se distinguen por su color azul.

Hay varias formas de crear carpetas personalizadas y luego agregarlas filePara ellos en un proyecto. Utilice uno de los siguientes métodos:

1. Haga clic derecho en un proyecto file u otra carpeta personalizada y seleccione Agregar carpeta en el menú emergente. Luego, realice cualquiera de las siguientes acciones. file operaciones:

Al hacer clic derecho se muestra así

en un que

fyioleuoLcrOafnileesitahnedr

seleccionar seleccionar

Colocar en carpeta. Un submenú, una carpeta existente o crear

nueva carpeta.

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Gestión de proyectos File Jerarquía

Capítulo 4: Configuración de un proyecto de síntesis lógica

Tenga en cuenta que puede nombrar la carpeta arbitrariamente, sin embargo no utilice el carácter (/) porque es un símbolo separador de jerarquía.
Para cambiar el nombre de una carpeta, haga clic derecho en la carpeta y seleccione Cambiar nombre desde
El menú emergente. Aparece el cuadro de diálogo Cambiar nombre de carpeta; especifique un nuevo nombre.
2. Utilice la opción Agregar Files al cuadro de diálogo Proyecto para agregar todo el contenido de una jerarquía de carpetas y, opcionalmente, colocar files en carpetas personalizadas correspondientes a las jerarquías de carpetas del sistema operativo que aparecen en el cuadro de diálogo.

Para ello, seleccione Agregar File botón en el Proyecto view.
Seleccione cualquier carpeta solicitada, como dsp, desde el cuadro de diálogo y luego
Haga clic en el botón Agregar. Esto coloca todos los files de la jerarquía dsp a la carpeta personalizada que acaba de crear.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Gestión de proyectos File Jerarquía

Para colocar automáticamente el files en carpetas personalizadas correspondientes a
En la jerarquía de carpetas del sistema operativo, marque la opción llamada Agregar Files a Carpetas personalizadas en el cuadro de diálogo.
De forma predeterminada, el nombre de la carpeta personalizada es el mismo nombre que la carpeta
que contiene files o carpeta que se añadirá al proyecto. Sin embargo, puede modificar el nombre de las carpetas haciendo clic en el botón "Opciones de carpetas". Se mostrará el siguiente cuadro de diálogo.

Para utilizar:
Sólo la carpeta que contiene files para el nombre de la carpeta, haga clic en Usar SO
Nombre de la carpeta.
El nombre de la ruta a la carpeta seleccionada para determinar el nivel de
jerarquía reflejada para la ruta de carpeta personalizada.

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Gestión de proyectos File Jerarquía

Capítulo 4: Configuración de un proyecto de síntesis lógica

3. Puedes arrastrar y soltar files y carpetas desde una aplicación del Explorador de SO al Proyecto viewEsta función está disponible en los escritorios Windows y Linux que ejecutan KDE.
Cuando arrastras y sueltas un file, se agrega inmediatamente al proyecto.
Si no hay ningún proyecto abierto, el software crea un proyecto.
Cuando arrastras y sueltas un file sobre una carpeta, se colocará en esa
carpeta. Inicialmente, Agregar FileSe mostrará el cuadro de diálogo "Añadir al proyecto" pidiéndole que confirme la fileSe agregarán al proyecto. Puede hacer clic en Aceptar para aceptar. files. Si desea realizar cambios, puede hacer clic en el botón Eliminar todo y especificar un nuevo filtro u opción.

Nota: Para mostrar carpetas personalizadas en el Proyecto view, seleccione Opciones->Proyecto View Menú de opciones, luego habilite o deshabilite la casilla de verificación para View Proyecto Files en Carpetas personalizadas en el cuadro de diálogo.

Manipulación de carpetas de proyectos personalizadas
El siguiente procedimiento describe cómo puede eliminar files de carpetas, eliminar carpetas y cambiar la jerarquía de carpetas.
1. Para eliminar un file desde una carpeta personalizada, ya sea:
Arrástrelo y suéltelo en otra carpeta o en el proyecto. Resalte el file, haga clic derecho y seleccione Eliminar de la carpeta en el
menú emergente.
No utilice la tecla Suprimir (DEL), ya que esto elimina el file del proyecto.
2. Para eliminar una carpeta personalizada, resáltela, haga clic derecho y seleccione "Eliminar" en el menú emergente o presione la tecla Supr. Al eliminar una carpeta, elija una de las siguientes opciones:
Haga clic en Sí para eliminar la carpeta y el files contenido en la carpeta de
El proyecto.
Haga clic en No para simplemente eliminar la carpeta.

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Gestión de proyectos File Jerarquía

3. Para cambiar la jerarquía de la carpeta personalizada:
Arrastre y suelte la carpeta dentro de otra carpeta para que sea una subcarpeta.
carpeta o sobre el proyecto para moverlo al nivel superior.
Para eliminar la jerarquía de nivel superior de una carpeta personalizada, arrastre y suelte
El subnivel jerárquico deseado en el proyecto. Luego, elimine el directorio raíz vacío de la carpeta.
Por ejemploampes decir, si el directorio de la carpeta personalizada existente es:
/Examples/Verilog/RTL
Supongamos que desea una jerarquía RTL de un solo nivel; entonces, arrastre y suelte RTL sobre el proyecto. Después, puede eliminar /ExampDirectorio les/Verilog.

Manipulando la costumbre Files
Además, puede realizar los siguientes tipos de personalización: file operaciones:
1. Para suprimir la visualización de files en las carpetas Tipo, haga clic derecho en el Proyecto view y seleccione Proyecto View Opciones o seleccione Opciones->Proyecto View Opciones. Desactivar la opción View Proyecto Files en Tipo Carpetas en el cuadro de diálogo.
2. Para mostrar files en orden alfabético en lugar del orden del proyecto, marque la casilla Ordenar FileBotón s en el Proyecto view Panel de control. Haga clic en la flecha hacia abajo en la esquina inferior izquierda del panel para activarlo o desactivarlo.

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Gestión de proyectos File Jerarquía

Capítulo 4: Configuración de un proyecto de síntesis lógica

Alternar panel de control
3. Para cambiar el orden de files en el proyecto:
Asegúrese de deshabilitar las carpetas personalizadas y la ordenación. files. Arrastre y suelte un file a la posición deseada en la lista de files.
4. Para cambiar el file Escriba, arrástrelo y suéltelo en la nueva carpeta. El software le solicitará verificación.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Configuración de implementaciones

Configuración de implementaciones
Una implementación es una versión de un proyecto, implementada con un conjunto específico de restricciones y otras configuraciones. Un proyecto puede contener múltiples implementaciones, cada una con su propia configuración.

Trabajar con múltiples implementaciones
La herramienta Synplify Pro le permite crear múltiples implementaciones del mismo diseño y comparar los resultados. Esto le permite experimentar con diferentes configuraciones para el mismo diseño. Las implementaciones son revisiones de su diseño en el contexto del software de síntesis y no reemplazan el software ni los procesos de control de código fuente externos.
1. Haga clic en el botón Agregar implementación o seleccione Proyecto->Nueva implementación y configure nuevas opciones de dispositivo (pestaña Dispositivo), nuevas opciones (pestaña Opciones) o una nueva restricción. file (Pestaña Restricciones).
El software crea otra implementación en el proyecto. viewLa nueva implementación tiene el mismo nombre que la anterior, pero con un sufijo numérico diferente. La siguiente figura muestra dos implementaciones, rev1 y rev2, con la implementación actual (activa) resaltada.

La nueva implementación utiliza el mismo código fuente files, pero con diferentes opciones y restricciones de dispositivo. Copia algunos files de la implementación anterior: el registro tlg file, la lista de redes srs RTL file, y el design_fsm.sdc file Generado por FSM Explorer. El software mantiene un historial repetible de las ejecuciones de síntesis.

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Configuración de implementaciones

Capítulo 4: Configuración de un proyecto de síntesis lógica

2. Ejecute la síntesis nuevamente con la nueva configuración.
Para ejecutar solo la implementación actual, haga clic en Ejecutar.
Para ejecutar todas las implementaciones en un proyecto, seleccione Ejecutar->Ejecutar todo
Implementaciones.
Puedes usar varias implementaciones para probar una pieza diferente o experimentar con una frecuencia distinta. Consulta "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para obtener información sobre las opciones de configuración.
El proyecto view Muestra todas las implementaciones con la implementación activa resaltada y la salida correspondiente files generados para la implementación activa que se muestra en los Resultados de la implementación view a la derecha; cambiar la implementación activa cambia la salida file Visualización. La ventana de Inspección supervisa la implementación activa. Si configura esta ventana para supervisar todas las implementaciones, la nueva implementación se actualiza automáticamente.
3. Compara los resultados.
Utilice la ventana de observación para comparar los criterios seleccionados. Asegúrese de configurar
Las implementaciones que desea comparar con el comando Configurar Inspección. Consulte "Uso de la ventana Inspección" en la página 190 para obtener más información.

Para comparar detalles, compare el registro file resultados.
4. Para cambiar el nombre de una implementación, haga clic con el botón derecho del mouse en el nombre de la implementación en el proyecto. view, seleccione Cambiar nombre de implementación en el menú emergente y escriba un nombre nuevo.
Tenga en cuenta que la interfaz de usuario actual sobrescribe la implementación; las versiones anteriores a 9.0 conservan la implementación que se va a renombrar.
5. Para copiar una implementación, haga clic con el botón derecho del mouse en el nombre de la implementación en el proyecto. view, seleccione Copiar implementación en el menú emergente y escriba un nuevo nombre para la copia.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Configuración de implementaciones

6. Para eliminar una implementación, haga clic con el botón derecho del mouse en el nombre de la implementación en el proyecto. viewy seleccione Eliminar implementación en el menú emergente.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis
Configuración de las opciones de implementación de la síntesis lógica
Puede configurar opciones globales para sus implementaciones de síntesis, algunas de ellas específicas de la tecnología. Esta sección describe cómo configurar opciones globales como dispositivo, optimización y file Opciones con el comando "Opciones de implementación". Para obtener información sobre cómo establecer restricciones para la implementación, consulte "Especificar restricciones de SCOPE" en la página 119. Para obtener información sobre cómo anular la configuración global con atributos o directivas individuales, consulte "Especificar atributos y directivas" en la página 90.
En esta sección se tratan los siguientes temas:
· Configuración de las opciones del dispositivo, en la página 75 · Configuración de las opciones de optimización, en la página 78 · Especificación de la frecuencia y la restricción globales Files, en la página 80 · Especificación de las opciones de resultados, en la página 82 · Especificación de la salida del informe de tiempos, en la página 84 · Configuración de las opciones de Verilog y VHDL, en la página 84
Configuración de las opciones del dispositivo
Las opciones de dispositivo forman parte de las opciones globales que se pueden configurar para la ejecución de síntesis. Incluyen la selección de componentes (tecnología, componente y grado de velocidad) y las opciones de implementación (inserción de E/S y abanicos de salida). Las opciones y su implementación pueden variar según la tecnología, por lo que se recomienda consultar los capítulos sobre proveedores en el Manual de Referencia para obtener información sobre las opciones de su proveedor.
1. Abra el formulario Opciones de implementación haciendo clic en el botón Opciones de implementación o seleccionando Proyecto->Opciones de implementación y haga clic en la pestaña Dispositivo en la parte superior si aún no está seleccionada.
2. Seleccione la tecnología, la pieza, el paquete y la velocidad. Las opciones disponibles varían según la tecnología elegida.

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Capítulo 4: Configuración de un proyecto de síntesis lógica Configuración de las opciones de implementación de síntesis lógica
3. Configure las opciones de mapeo del dispositivo. Las opciones varían según la tecnología elegida.
Si no está seguro de lo que significa una opción, haga clic en la opción para verla
Una descripción en el cuadro a continuación. Para obtener descripciones completas de las opciones, pulse F1 o consulte el capítulo correspondiente del proveedor en el Manual de Referencia.
Para configurar una opción, escriba el valor o marque la casilla para habilitarla.
Para obtener más información sobre la configuración de límites de abanico de distribución y la reprogramación, consulte Configuración de límites de abanico de distribución, en la página 348, y Reprogramación, en la página 334, respectivamente. Para obtener más información sobre otras opciones específicas del proveedor, consulte el capítulo correspondiente y la familia de tecnologías del proveedor en el Manual de referencia.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis

4. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para ver una lista de opciones). Haga clic en Aceptar.
5. Haga clic en el botón Ejecutar para sintetizar el diseño. El software compila y mapea el diseño usando las opciones que usted definió.
6. Para configurar las opciones del dispositivo con un script, utilice el comando Tcl set_option. La siguiente tabla contiene una lista alfabética de las opciones del dispositivo en la pestaña Dispositivo, asignadas a los comandos Tcl equivalentes. Dado que las opciones se basan en la tecnología y la familia, es posible que no todas las opciones de la tabla estén disponibles en la tecnología seleccionada. Todos los comandos comienzan con set_option, seguido de la sintaxis en la columna que se muestra. Consulte el Manual de Referencia para obtener la lista más completa de opciones de su proveedor.
La siguiente tabla muestra la mayoría de las opciones del dispositivo.

Guía de propiedades anotadas de la opción Deshabilitar inserción de E/S del analista

Comando Tcl (establecer opción…) -ejecutar_extracción_prop {1|0} -deshabilitar_inserción_IO {1|0} -límite_fanout valor_fanout

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Capítulo 4: Configuración de un proyecto de síntesis lógica Configuración de las opciones de implementación de síntesis lógica

Opción

Comando Tcl (set_option…)

Paquete

-paquete nombre_paquete

Parte

-parte nombre_de_la_parte

Resolver controladores mixtos

-resolver_varios_controladores {1|0}

Velocidad

-speed_grade grado de velocidad

Tecnología

-palabra clave de tecnología

Actualizar datos de tiempo del punto de compilación -update_models_cp {0|1}

Generación de base de datos de HDL Analyst -hdl_qload {1|0}

Configuración de opciones de optimización
Las opciones de optimización forman parte de las opciones globales que puedes configurar para la implementación. Esta sección te explica cómo configurar opciones como la frecuencia y opciones de optimización global, como el uso compartido de recursos. También puedes configurar algunas de estas opciones con los botones correspondientes de la interfaz de usuario.
1. Abra el formulario Opciones de implementación haciendo clic en el botón Opciones de implementación o seleccionando Proyecto->Opciones de implementación y haga clic en la pestaña Opciones en la parte superior.
2. Haga clic en las opciones de optimización que desee, ya sea en el formulario o en el Proyecto. viewTus opciones varían según la tecnología. Si una opción no está disponible para tu tecnología, aparecerá en gris. Al configurarla en un lugar, se actualizará automáticamente en el otro.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis

Proyecto View

Opciones de optimización Opciones de implementación->Opciones

Para obtener detalles sobre el uso de estas optimizaciones, consulte las siguientes secciones:

Compilador FSM Explorador FSM
Reprogramación del uso compartido de recursos

Optimización de máquinas de estados, en la página 354
Ejecución del Explorador de FSM, en la página 359. Nota: Solo un subconjunto de las tecnologías de Microsemi admite la opción Explorador de FSM. Utilice el panel Proyecto->Opciones de Implementación->Opciones para determinar si esta opción es compatible con el dispositivo especificado en su herramienta.
Compartir recursos, en la página 352
Resincronización, en la página 334

Las opciones equivalentes del comando Tcl set_option son las siguientes:

Opción Compilador FSM Explorador FSM Uso compartido de recursos Resincronización

Opción del comando Tcl set_option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para ver una lista de opciones). Haga clic en Aceptar.

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Capítulo 4: Configuración de un proyecto de síntesis lógica Configuración de las opciones de implementación de síntesis lógica
4. Haga clic en el botón Ejecutar para ejecutar la síntesis.
El software compila y mapea el diseño usando las opciones que usted configure.
Generación de bases de datos de HDL Analyst
De forma predeterminada, el software lee el diseño completo, realiza optimizaciones lógicas y propagación de tiempos, y escribe la salida en una única lista de conexiones (srs). A medida que los diseños se hacen más grandes, el tiempo de ejecución y depuración se vuelve más complejo.
Esta opción permite al compilador particionar previamente el diseño en múltiples módulos que se escriben en listas de conexiones separadas. files (srs). Para activar esta opción, seleccione la casilla Generación de base de datos de HDL Analyst en la pestaña Opciones del cuadro de diálogo Opciones de implementación. Esta función mejora significativamente el uso de memoria en diseños grandes.
Esta función también se puede habilitar desde la ventana Tcl Script usando el siguiente comando Tcl set_option:
opción_set -hdl_qload 1
Una vez habilitada la opción Generación de base de datos de HDL Analyst, utilice la opción Carga rápida incremental de la herramienta HDL Analyst para mostrar el diseño utilizando una sola lista de conexiones (srs) o varias listas de conexiones de módulos RTL de nivel superior (srs). La herramienta puede aprovechar...tagEsta función se puede usar cargando dinámicamente solo la jerarquía de diseño afectada. Por ejemploampEl explorador de jerarquías solo puede expandir la jerarquía de nivel inferior según sea necesario para una carga rápida. La opción Carga rápida incremental se encuentra en el panel General del cuadro de diálogo Opciones de HDL Analyst. Consulte Panel General, en la página 304.

Especificación de frecuencia global y restricción Files

Este procedimiento le indica cómo establecer la frecuencia global y especificar la restricción files para la implementación.

1. Para establecer una frecuencia global, realice una de las siguientes acciones:

Escriba una frecuencia global en el Proyecto view.

Abra el formulario Opciones de implementación haciendo clic en Implementación

Botón Opciones Pestaña Restricciones.

selección

Proyecto->Implementación

Opciones,

hacer clic

El comando Tcl set_option equivalente es -frequency FrequencyValue.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis
Puede anular la frecuencia global con restricciones locales, como se describe en "Especificar restricciones de SCOPE", en la página 119. En la herramienta Synplify Pro, puede generar automáticamente restricciones de reloj para su diseño en lugar de establecer una frecuencia global. Consulte "Usar restricciones automáticas", en la página 291 para obtener más información.
Proyecto Global de Frecuencias y Restricciones View
Opciones de implementación->Restricciones

2. Para especificar la restricción filePara una implementación, realice una de las siguientes acciones:
Seleccione Proyecto->Opciones de implementación->Restricciones. Compruebe la restricción.
files que desea utilizar en el proyecto.
Desde el panel Opciones de implementación->Restricciones, también puede hacer clic para
añadir una restricción file.
Con la implementación que desea utilizar seleccionada, haga clic en Agregar File en el
Proyecto view, y agregue la restricción files que necesitas.

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Para crear una restricción files, consulte Especificación de restricciones de SCOPE, en la página 119.
3. Para eliminar la restricción fileDesde una implementación, realice una de las siguientes acciones:
Seleccione Proyecto->Opciones de implementación->Restricciones. Desactive la casilla.
Al lado de la file nombre.
En el Proyecto view, haga clic derecho en la restricción file ser eliminado y
Seleccione Eliminar del proyecto.
Esto elimina la restricción file de la implementación, pero no la elimina.
4. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para ver una lista de opciones). Haga clic en Aceptar.
Cuando sintetizas el diseño, el software compila y mapea el diseño usando las opciones que configuras.
Especificación de opciones de resultados
Esta sección le muestra cómo especificar criterios para el resultado de la ejecución de síntesis.
1. Abra el formulario Opciones de implementación haciendo clic en el botón Opciones de implementación o seleccionando Proyecto->Opciones de implementación y haga clic en la pestaña Resultados de implementación en la parte superior.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis

2. Especifique la salida files que quieres generar.
Para generar una lista de conexiones asignada files, haga clic en Escribir lista de conexiones Verilog asignada o Escribir
Lista de conexiones VHDL asignada.
Para generar una restricción específica del proveedor file para anotación hacia adelante,
Haga clic en Escribir restricción de proveedor File. Para obtener más detalles sobre este informe, consulte Informe de comprobación de restricciones, en la página 270, del Manual de referencia, en la página 56 para obtener más información.
3. Establezca el directorio en el que desea escribir los resultados.
4. Establezca el formato de salida fileEl comando Tcl equivalente para scripts es project -result_format format.
También podría ser útil configurar atributos para controlar la asignación de nombres. Para más detalles, consulte el capítulo correspondiente del proveedor en el Manual de Referencia.
5. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para ver una lista de opciones). Haga clic en Aceptar.
Cuando sintetizas el diseño, el software compila y mapea el diseño usando las opciones que configuras.

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Especificación de la salida del informe de tiempo
Puede determinar cuánto se informa en el informe de tiempo configurando las siguientes opciones.
1. Seleccione Proyecto->Opciones de implementación y haga clic en la pestaña Informe de tiempo. 2. Establezca la cantidad de rutas críticas que desea que el software informe.

3. Especifique el número de puntos de inicio y final que desea ver informados en las secciones de ruta crítica.
4. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de la síntesis lógica" en la página 75 para obtener una lista de opciones). Haga clic en Aceptar. Al sintetizar el diseño, el software lo compila y lo mapea utilizando las opciones configuradas.
Configuración de opciones de Verilog y VHDL
Al configurar la fuente Verilog y VHDL fileEn su proyecto, también puede especificar ciertas opciones del compilador.
Configuración de Verilog File Opciones
Configuraste Verilog file opciones seleccionando Proyecto->Opciones de implementación->Verilog, o Opciones->Configurar compilador Verilog.

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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis

1. Especifique el formato Verilog que se utilizará.
Para configurar el compilador globalmente para todos los files en el proyecto, seleccione
Proyecto->Opciones de Implementación->Verilog. Si utiliza Verilog 2001 o SystemVerilog, consulte el Manual de Referencia para ver las construcciones compatibles.
Para especificar el compilador Verilog en un per file base, seleccione el file en el
Proyecto viewHaga clic derecho y seleccione File Opciones. Seleccione el compilador adecuado. Verilog predeterminado. file El formato para nuevos proyectos es SystemVerilog.

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2. Especifique el módulo de nivel superior si aún no lo hizo en el Proyecto view.
3. Para extraer parámetros del código fuente, haga lo siguiente:
Haga clic en Extraer parámetros. Para anular el valor predeterminado, introduzca un nuevo valor para un parámetro.
El software utiliza el nuevo valor únicamente para la implementación actual. Tenga en cuenta que la extracción de parámetros no es compatible con diseños mixtos.

4. Escriba la directiva en Directivas del compilador, separando las instrucciones con espacios. Puede escribir directivas que normalmente usaría con las instrucciones `ifdef` y `define` en el código. Por ejemplo:ampes decir, ABC=30 da como resultado que el software escriba las siguientes declaraciones en el proyecto file:
set_option -hdl_define -set “ABC=30”
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Configuración de las opciones de implementación de Logic Synthesis Capítulo 4: Configuración de un proyecto de Logic Synthesis
5. En Orden de ruta de inclusión, especifique las rutas de búsqueda para los comandos de inclusión de Verilog files que están en tu proyecto. Usa los botones en la esquina superior derecha del cuadro para agregar, eliminar o reordenar las rutas.
6. En Directorios de la biblioteca, especifique la ruta al directorio que contiene la biblioteca. filePara tu proyecto. Usa los botones en la esquina superior derecha del cuadro para agregar, eliminar o reordenar las rutas.
7. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de la síntesis lógica" en la página 75 para obtener una lista de opciones). Haga clic en Aceptar. Al sintetizar el diseño, el software lo compila y lo mapea utilizando las opciones configuradas.

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Configuración de VHDL File Opciones
Configuraste VHDL file opciones seleccionando Proyecto->Opciones de implementación->VHDL, o Opciones->Configurar compilador VHDL.

Para la fuente VHDL, puede especificar las opciones que se describen a continuación.
1. Especifique el módulo de nivel superior si aún no lo hizo en el Proyecto viewSi el módulo de nivel superior no se encuentra en la biblioteca de trabajo predeterminada, debe especificar la biblioteca donde el compilador puede encontrarlo. Para obtener información sobre cómo hacerlo, consulte Panel VHDL, en la página 200.
También puede utilizar esta opción para diseños de lenguaje mixto o cuando desee especificar un módulo que no sea la entidad de nivel superior real para que HDL Analyst muestre y LdOebugging en el esquema. views. 2. Para la codificación de máquina de estados definida por el usuario, haga lo siguiente:
Especifique el tipo de codificación que desea utilizar.

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Deshabilitar el compilador FSM.
Al sintetizar el diseño, el software utiliza las directivas del compilador que se definen aquí para codificar las máquinas de estados y no ejecuta el compilador FSM, ya que este las anularía. Como alternativa, se pueden definir máquinas de estados con el atributo syn_encoding, como se describe en "Definición de máquinas de estados en VHDL", en la página 308.
3. Para extraer genéricos del código fuente, haga lo siguiente:
Haga clic en Extraer constantes genéricas. Para anular el valor predeterminado, introduzca un nuevo valor para una constante genérica.
El software utiliza el nuevo valor solo para la implementación actual. Tenga en cuenta que no puede extraer genéricos si tiene un diseño de lenguaje mixto.

4. Para enviar triestado a través de los límites de proceso/bloque, compruebe que la opción Enviar triestado esté habilitada. Para más detalles, consulte la opción Enviar triestado en la página 212 del Manual de referencia.
5. Determine la interpretación de las directivas synthesis_on y synthesis_off:
Para hacer que el compilador interprete las directivas synthesis_on y synthesis_off
Al igual que translate_on/translate_off, habilite la opción Síntesis activada/desactivada implementada como Traducción activada/desactivada.
Para ignorar las directivas synthesis_on y synthesis_off, asegúrese de que
Esta opción no está marcada. Consulte translate_off/translate_on, en la página 226 del Manual de referencia, para más información.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Especificación de atributos y directivas

6. Configure otras opciones de implementación según sea necesario (consulte "Configuración de las opciones de implementación de Logic Synthesis", en la página 75, para ver una lista de opciones). Haga clic en Aceptar.
Cuando sintetizas el diseño, el software compila y mapea el diseño usando las opciones que configuras.

Especificación de atributos y directivas

Los atributos y directivas son especificaciones que usted asigna a los objetos de diseño para controlar la forma en que se analiza, optimiza y asigna su diseño.
Los atributos controlan las optimizaciones de mapeo y las directivas controlan las optimizaciones del compilador. Debido a esta diferencia, es necesario especificar directivas en el código fuente. Esta tabla describe los métodos disponibles para crear especificaciones de atributos y directivas:

Restricciones del editor SCOPE de VHDL Verilog File

Atributos Sí Sí Sí Sí

Directivas Sí Sí No No

Es mejor especificar los atributos en el editor SCOPE o las restricciones file, porque no es necesario recompilar el diseño primero. En el caso de las directivas, es necesario compilar el diseño para que surtan efecto.
Si ALCANCE/restricciones file y el código fuente HDL se especifica para un diseño, las restricciones tienen prioridad cuando hay conflictos.
Para más detalles consulte lo siguiente:
· Especificación de atributos y directivas en VHDL, en la página 91 · Especificación de atributos y directivas en Verilog, en la página 92 · Especificación de atributos mediante el editor SCOPE, en la página 93 · Especificación de atributos en las restricciones File, en la página 97

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Especificación de atributos y directivas

Capítulo 4: Configuración de un proyecto de síntesis lógica

Especificación de atributos y directivas en VHDL
Puede usar otros métodos para agregar atributos a los objetos, como se indica en "Especificar atributos y directivas", en la página 90. Sin embargo, solo puede especificar directivas en el código fuente. Hay dos maneras de definir atributos y directivas en VHDL:
· Utilizando el paquete de atributos predefinidos
· Declarar el atributo cada vez que se utiliza
Para obtener detalles sobre la sintaxis de atributos de VHDL, consulte Sintaxis de atributos y directivas de VHDL, en la página 561 del Manual de referencia.

Uso del paquete de atributos VHDL predefinidos
La ventajatagLa ventaja de usar el paquete predefinido es que evita tener que redefinir los atributos y directivas cada vez que los incluye en el código fuente. La desventajatagEl problema es que tu código fuente es menos portátil. El paquete de atributos se encuentra en installDirectory/lib/vhd/synattr.vhd.
1. Para utilizar el paquete de atributos predefinidos incluido en la biblioteca de software, agregue estas líneas a la sintaxis:
biblioteca synplify; utiliza synplify.attributes.all;
2. Agregue el atributo o directiva que desee después de la declaración de la unidad de diseño.
declaraciones ; atributo nombre_del_atributo de objectName : objectType es valor ;
Por ejemploampen:
entidad simpledff es puerto (q: salida bit_vector(7 a 0); d: entrada bit_vector(7 a 0); clk: entrada bit);
atributo syn_noclockbuf de clk: la señal es verdadera;
Para obtener detalles de las convenciones de sintaxis, consulte Sintaxis de atributos y directivas de VHDL, en la página 561 del Manual de referencia.
3. Añade la fuente file al proyecto.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Especificación de atributos y directivas

Declaración de atributos y directivas de VHDL
Si no utiliza el paquete de atributos, deberá redefinir los atributos cada vez que los incluya en el código fuente.
1. Cada vez que utilice un atributo o directiva, defínalo inmediatamente después de las declaraciones de la unidad de diseño utilizando la siguiente sintaxis:
design_unit_declaration ; atributo attributeName : dataType ; atributo attributeName de objectName : objectType es valor ;
Por ejemploampen:
entidad simpledff es puerto (q: salida bit_vector(7 a 0); d: entrada bit_vector(7 a 0); clk: entrada bit);
atributo syn_noclockbuf : booleano; atributo syn_noclockbuf de clk :la señal es verdadera;
2. Añade la fuente file al proyecto.

Especificación de atributos y directivas en Verilog
Puede utilizar otros métodos para agregar atributos a los objetos, como se describe en Especificación de atributos y directivas, en la página 90. Sin embargo, solo puede especificar directivas en el código fuente.
Verilog no tiene atributos ni directivas de síntesis predefinidos, por lo que debe añadirlos como comentarios. El nombre del atributo o directiva va precedido de la palabra clave "synthesis". Verilog fileLos "s" distinguen entre mayúsculas y minúsculas, por lo que los atributos y las directivas deben especificarse exactamente como se presentan en sus descripciones de sintaxis. Para obtener más detalles sobre la sintaxis, consulte "Sintaxis de atributos y directivas de Verilog", en la página 363 del Manual de referencia.
1. Para agregar un atributo o directiva en Verilog, utilice la sintaxis de comentario de línea o de bloque (estilo C) de Verilog justo después del objeto de diseño. Los comentarios de bloque deben preceder al punto y coma, si lo hay.
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Especificación de atributos y directivas

Capítulo 4: Configuración de un proyecto de síntesis lógica

Sintaxis de comentarios de bloque de Verilog
/* síntesis nombreAtributo = valor */ /* síntesis nombreDirectorio = valor */

Sintaxis de comentarios de línea de Verilog
// síntesis attributeName = valor // síntesis directoryName = valor

Para obtener detalles sobre las reglas de sintaxis, consulte Sintaxis de atributos y directivas de Verilog, en la página 363 del Manual de referencia. Los siguientes son ejemplosampellos:
módulo fifo(salida, entrada) /* síntesis syn_hier = “duro” */;
2. Para asociar varios atributos o directivas al mismo objeto, sepárelos con espacios en blanco, pero no repita la palabra clave de síntesis. No utilice comas. Por ejemplo:ampen:
estado del caso /* síntesis caso_completo caso_paralelo */;
3. Si se definen varios registros mediante una sola instrucción reg de Verilog y se les aplica un atributo, el software de síntesis solo aplica el último registro declarado en la instrucción reg. Por ejemplo:ampen:
reg [5:0] q, q_a, q_b, q_c, q_d /* síntesis syn_preserve=1 */;
El atributo syn_preserve solo se aplica a q_d. Este es el comportamiento esperado para las herramientas de síntesis. Para aplicar este atributo a todos los registros, debe usar una instrucción `reg` de Verilog independiente para cada registro y aplicar el atributo.

Especificación de atributos mediante el editor SCOPE
La ventana SCOPE proporciona una interfaz fácil de usar para agregar cualquier atributo. No se puede usar para agregar directivas, ya que deben agregarse al código fuente. files. (Consulte "Especificar atributos y directivas en VHDL" en la página 91 o "Especificar atributos y directivas en Verilog" en la página 92). El siguiente procedimiento muestra cómo agregar un atributo directamente en la ventana SCOPE.
1. Comience con un diseño compilado y abra la ventana ÁMBITO. Para agregar los atributos a una restricción existente file, abra la ventana SCOPE haciendo clic en el existente file en el Proyecto viewPara agregar los atributos a un nuevo file, haga clic en el ícono SCOPE y haga clic en Inicializar para abrir la ventana SCOPE.
2. Haga clic en la pestaña Atributos en la parte inferior de la ventana SCOPE.

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Capítulo 4: Configuración de un proyecto de síntesis lógica

Especificación de atributos y directivas

Puede seleccionar primero el objeto (paso 3) o primero el atributo (paso 4).

3. Para especificar el objeto, realice una de las siguientes acciones en la columna Objeto. Si ya especificó el atributo, la columna Objeto muestra solo las opciones de objeto válidas para ese atributo.
Seleccione el tipo de objeto en la columna Filtro de objetos y, a continuación, seleccione un
objeto de la lista de opciones en la columna Objeto. Esta es la mejor manera de garantizar que se especifica un objeto apropiado con la sintaxis correcta.

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Especificación de atributos y directivas

Capítulo 4: Configuración de un proyecto de síntesis lógica

Arrastre el objeto al que desea adjuntar el atributo desde el
RTL o Tecnología views a la columna Objeto en la ventana ÁMBITO. Para algunos atributos, arrastrar y soltar podría no seleccionar el objeto correcto. Por ejemploampes decir, si desea configurar syn_hier en un módulo o entidad como una puerta and, debe configurarlo en el view Para ese módulo. El objeto tendría esta sintaxis: v:moduleName en Verilog o v:library.moduleName en VHDL, donde se pueden tener varias bibliotecas.
Escriba el nombre del objeto en la columna Objeto. Si no lo sabe
Para el nombre, utilice el comando Buscar o la columna Filtro de objetos. Asegúrese de escribir el prefijo apropiado para el objeto donde se necesita. Por ejemplo:ample, para establecer un atributo en un viewDebe agregar el prefijo "v:" al nombre del módulo o entidad. Para VHDL, es posible que deba especificar la biblioteca además del nombre del módulo.
4. Si especificó el objeto primero, ahora puede especificar el atributo. La lista muestra solo los atributos válidos para el tipo de objeto seleccionado. Para especificar el atributo, mantenga pulsado el botón del ratón en la columna Atributo y seleccione uno de la lista.

Si seleccionó primero el objeto, las opciones disponibles dependerán del objeto seleccionado y la tecnología utilizada. Si seleccionó primero el atributo, las opciones disponibles dependerán de la tecnología.
Al seleccionar un atributo, la ventana ÁMBITO indica el tipo de valor que debe introducir y proporciona una breve descripción. Si seleccionó el atributo primero, asegúrese de volver atrás y especificar el objeto.
5. Ingrese el valor. Mantenga presionado el botón del mouse en la columna Valor y seleccione de la lista. También puede escribir un valor.

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Capítulo 4: Configuración de un sistema lógico

Documentos / Recursos

SYnOPSYS FPGA Synthesis Synplify Pro para Microsemi Edition [pdf] Guía del usuario
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Referencias

Manual de usuario

Guía del usuario de SYnOPSYS FPGA Synthesis Synplify Pro para Microsemi Edition

Síntesis FPGA Synplify Pro para Microsemi Edition

Presupuesto

Información del producto

Instrucciones de uso del producto

Capítulo 1: Introducción

Alcance del documento

Empezando

Interfaz de usuario terminadaview

Capítulo 2: Flujos de diseño de síntesis de FPGA

Capítulo 3: Preparación de la entrada

Preguntas frecuentes

P: ¿Puedo hacer copias de la documentación?

P: ¿Cómo inicio el software?

P: ¿A qué público está dirigida esta guía del usuario?

Documentos / Recursos

Referencias

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