SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition -käyttöopas

Synopsys FPGA Synthesis – Synplify Pro Microsemi Editionille
on kattava työkalu FPGA-toteutukseen erilaisilla
ominaisuuksia, jotka on suunniteltu auttamaan käyttäjiä logiikan synteesissä ja suunnittelussa
virtaa.

Tuotteen käyttöohjeet

Luku 1: Johdanto

Tämä luku tarjoaa lopputuloksenview Synopsys FPGA ja
Prototyping Products, FPGA Implementation Tools ja Synopsys FPGA
Työkalun ominaisuudet.

Asiakirjan laajuus

Asiakirjasarja sisältää tietoa tuotteen ominaisuuksista
ja on tarkoitettu käyttäjille, jotka ovat kiinnostuneita FPGA-synteesistä ja -suunnittelusta
virtaa.

Aloitus

Aloita ohjelmiston käyttö käynnistämällä se mukana toimitettujen ohjeiden mukaan
ohjeita ja katso ohjeita käyttöoppaasta.

Käyttöliittymä ohiview

Tutustu käyttöliittymään tehokkaasti
selata ohjelmiston ominaisuuksia.

Luku 2: FPGA-synteesisuunnitteluvirrat

Tässä luvussa kerrotaan FPGA:n logiikkasynteesin suunnitteluvuosta
synteesi.

Luku 3: Syötteen valmistelu

Opi käyttämään Mixed Language Sourcea Files ja inkrementaalinen
Kääntäjä tehokkaaseen syötteiden valmisteluun.

Huomautus: Ole tietoinen liittyvistä rajoituksista
käyttämällä Incremental Compiler -ohjelmaa.

FAQ

K: Voinko tehdä kopioita asiakirjoista?

V: Kyllä, lisenssisopimus sallii kopioinnin sisäiseen käyttöön
käytä vain oikealla merkinnällä.

K: Kuinka käynnistän ohjelmiston?

V: Katso "Aloitus"-osio luvun 1
käyttöoppaasta yksityiskohtaiset ohjeet ohjelmiston käynnistämiseen.

K: Mikä on tämän käyttöoppaan kohdeyleisö?

V: Käyttöopas on tarkoitettu FPGA:sta kiinnostuneille henkilöille
synteesi- ja suunnitteluvirtoja.

View Fullscreen

Synopsys FPGA-synteesi
Synplify Pro Microsemi Editionille
Käyttöopas
lokakuuta 2014

Tekijänoikeusilmoitus ja omistusoikeustiedot
Copyright © 2014 Synopsys, Inc. Kaikki oikeudet pidätetään. Tämä ohjelmisto ja dokumentaatio sisältävät luottamuksellisia ja omistusoikeudellisia tietoja, jotka ovat Synopsys, Inc:n omaisuutta. Ohjelmisto ja dokumentaatio on toimitettu lisenssisopimuksen mukaisesti, ja niitä saa käyttää tai kopioida vain lisenssisopimuksen ehtojen mukaisesti. Mitään ohjelmiston ja dokumentaation osaa ei saa jäljentää, lähettää tai kääntää missään muodossa tai millään tavalla, sähköisesti, mekaanisesti, manuaalisesti, optisesti tai muuten ilman Synopsys, Inc:n kirjallista lupaa tai lisenssisopimuksessa nimenomaisesti määrätyllä tavalla.
Oikeus kopioida asiakirjoja
Synopsysin kanssa tehty lisenssisopimus sallii lisenssinhaltijan tehdä kopioita dokumentaatiosta vain sisäiseen käyttöönsä.
Jokainen kopio sisältää kaikki tekijänoikeudet, tavaramerkit, palvelumerkit ja mahdolliset omistusoikeusilmoitukset. Lisenssinhaltijan on annettava järjestysnumerot kaikille kopioille. Näiden kopioiden kansilehdellä on oltava seuraava selitys:
"Tämä asiakirja on monistettu Synopsys, Inc:n luvalla ________________________________________________ ja sen työntekijöiden yksinomaiseen käyttöön. Tämä on kopio numero __________."
Destination Control Statement
Kaikki tämän julkaisun sisältämät tekniset tiedot ovat Amerikan yhdysvaltojen vientivalvontalakien alaisia. Tietojen paljastaminen muiden maiden kansalaisille Yhdysvaltojen lakien vastaisesti on kielletty. Lukijan vastuulla on määrittää sovellettavat määräykset ja noudattaa niitä.
LO

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Vastuuvapauslauseke
SYNOPSYS, INC. JA SEN LISENSSINANTAJAT EIVÄT ANNA MITÄÄN NIMENOMAISTA TAI OLUETTUA TAKUITA TÄMÄN AINEISTON KOSKEESSA, MUKAAN MUKAAN MUKAAN MUKAAN RAJOITTUMAAN MYYNTIKELPOISUUDEN JA LUOTETTAVUUTTA KOSKEVAT TAKUUT.
Rekisteröidyt tavaramerkit (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, M,,Identify, M,,Identify Mallit UMRBus, VCS, Vera ja YIELDirector ovat Synopsys, Inc:n rekisteröityjä tavaramerkkejä.
Tavaramerkit (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC-ammattilainen, DesignL Design, UltraPozer, Vision AnalyPozer, UltraPozer, DC DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL-kääntäjä, Hercules, hierarkkinen optimointitekniikka, korkean suorituskyvyn ASIC-prototyyppijärjestelmä, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Library Compiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Module Compiler, MultiPoint, ORAengineering, Fysikaalinen analyytikko, Planet, Planet-PL, Polaris, RaMix Compier, Sroc, Collen Ripp Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC ja Worksheet Buffer ovat Synopsys, Inc:n tavaramerkkejä.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Palvelumerkit (sm)
MAP-in, SVP Café ja TAP-in ovat Synopsys, Inc:n palvelumerkkejä. SystemC on Open SystemC Initiativen tavaramerkki ja sitä käytetään lisenssillä. ARM ja AMBA ovat ARM Limitedin rekisteröityjä tavaramerkkejä. Sabre on SabreMark Limited Partnershipin rekisteröity tavaramerkki, ja sitä käytetään lisenssillä. Kaikki muut tuotteiden tai yritysten nimet voivat olla omistajiensa tavaramerkkejä.
Painettu Yhdysvalloissa lokakuussa 2014

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Sisällys

Luku 1: Johdanto
Synopsys FPGA ja prototyyppituotteet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA-toteutustyökalut . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA-työkalun ominaisuudet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Asiakirjan laajuus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Asiakirjasarja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Yleisö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Aloitus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Ohjelmiston käynnistäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Avun saaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Käyttöliittymä ohiview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Luku 2: FPGA-synteesisuunnitteluvirrat
Logic Synthesis Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Luku 3: Syötteen valmistelu
HDL-lähteen asettaminen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL-lähteen luominen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Kontekstiohjeeditorin käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL-lähteen tarkistaminen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL-lähteen muokkaaminen Files sisäänrakennetulla tekstieditorilla . . . . . . . . . . . . . . . . . . . . 35 Ikkunan asetusten muokkaaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 Ulkoisen tekstieditorin käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Verilog-kirjaston kirjastolaajennusten käyttäminen Files . . . . . . . . . . . . . . . . . . . . . . . 42
Sekakielisen lähteen käyttö Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Inkrementaalisen kääntäjän käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Rajoitukset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Rakenteellisen Verilog-virran käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Rajoitukset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Työskentely Constraintin kanssa Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Milloin rajoitusta tulee käyttää Files yli lähdekoodin. . . . . . . . . . . . . . . . . . . . . . . . 53 Tekstieditorin käyttö rajoituksiin Files (perintö) . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl-syntaksiohjeet rajoituksille Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Rajoituksen tarkistus Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Luku 4: Loogisen synteesiprojektin määrittäminen
Projektin perustaminen Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Projektin luominen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Olemassa olevan projektin avaaminen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Muutosten tekeminen projektiin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projektin asetus View Näyttöasetukset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog Include -polkujen päivittäminen vanhemmassa projektissa Files . . . . . . . . . . . . . . . . . . . . 65
Projektin hallinnointi File Hierarkia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Mukautettujen kansioiden luominen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Mukautettujen projektikansioiden käsittely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Mukautetun asetukset Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Toteutusten määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Työskentely useiden toteutusten kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Logiikkasynteesin toteutusasetusten asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Laiteasetusten asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimointiasetusten määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Yleisen taajuuden ja rajoitteen määrittäminen Files . . . . . . . . . . . . . . . . . . . . . . 80 Tulosasetusten määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Ajoitusraportin lähdön määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog- ja VHDL-asetusten asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Attribuuttien ja ohjeiden määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Attribuuttien ja ohjeiden määrittäminen VHDL:ssä . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Attribuuttien ja ohjeiden määrittäminen Verilogissa . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Attribuuttien määrittäminen SCOPE-editorilla . . . . . . . . . . . . . . . . . . . . . . . . . 93 Attribuuttien määrittäminen rajoituksissa File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Etsitään Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Tunnistaminen Files etsimään . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Suodatus Files etsimään . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Haun aloittaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 hakutulosta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Arkistointi Files ja projektit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projektin arkistointi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Projektin arkistoinnin poistaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Kopioi projekti. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Luku 5: Rajoitusten määrittäminen
SCOPE-editorin käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Rajoitusten luominen SCOPE-editorissa . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Rajoitusten luominen FDC-mallin komennolla . . . . . . . . . . . . . . . . 116
SCOPE-rajoitusten määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Laajuusrajoitusten syöttäminen ja muokkaaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Kellon ja polun rajoitusten asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Tulo- ja lähtörajoitusten määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Vakio-I/O-alustatyyppien määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 TCL:n käyttö View SCOPE GUI:sta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Ohjeita rajoitusten syöttämiseen ja muokkaamiseen . . . . . . . . . . . . . . . . . . . . . . . . 127
Ajoituspoikkeuksien määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Lähtö-/lähtö-/läpipisteiden määrittäminen ajoituspoikkeuksille . . . . . . . . . . . . . . . . . 130 Monipyöräpolkujen määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Väärien polkujen määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Objektien etsiminen Tcl:n avulla etsi ja laajenna. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Hakumallien määrittäminen Tcl-hakulle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl:n tarkentaminen Etsi tulokset -suodattimella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find -komennon käyttäminen kokoelmien määrittämiseen . . . . . . . . . . . . . . . . . . . . . 138 Tcl:n käyttäminen laajenna Kokoelmien määrittelykomento . . . . . . . . . . . . . . . . . . 140 Tcl:n tarkistaminen Etsi ja laajenna Tulokset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl:n käyttäminen Etsi ja laajenna erätilassa . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Kokoelmien käyttäminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Kokoelmien määrittelymenetelmien vertailu . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE-kokoelmien luominen ja käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Kokoelmien luominen Tcl-komentojen avulla . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 Viewkokoelmien käsittely ja manipulointi Tcl-komennoilla. . . . . . . . . . . . . . . 150
SDC:n muuntaminen FDC:ksi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
SCOPE-editorin käyttäminen (vanha) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE-rajoitusten syöttäminen ja muokkaaminen (vanha) . . . . . . . . . . . . . . . . . . . . . 157 SCOPE-ajoitusrajoitusten määrittäminen (vanha) . . . . . . . . . . . . . . . . . . . . . . . 159 Oletusrajoitusten syöttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Kellon ja polun rajoitusten asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Kellojen määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Tulo- ja lähtörajoitusten määrittäminen (vanha) . . . . . . . . . . . . . . . . . . . . . . . 169 Väärien polkujen määrittäminen (perintö) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 6: Tulosten syntetisointi ja analysointi
Suunnittelusi syntetisoiminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Logiikkasynteesin suorittaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Työnhallinnan ajantasaisen tarkistuksen käyttäminen . . . . . . . . . . . . . . . . . . . . . . 174
Tarkistetaan lokia File Tulokset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewja työskentely lokin kanssa File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Tiettyjen raporttien nopea käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Tulosten etäkäyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Tulosten analysointi lokin avulla File Raportit. . . . . . . . . . . . . . . . . . . . . . . . . 189 Watch-ikkunan käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 Resurssien käytön tarkistaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Viestien käsittely. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Viestin tulosten tarkistaminen Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Viestien suodattaminen viestissä Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Viestien suodattaminen komentoriviltä . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Viestien suodatuksen automatisointi Tcl-komentosarjalla . . . . . . . . . . . . . . . . . . . . . . . . 198 loki File Viestiohjaimet. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Käsittelyvaroitukset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Jatka virheen sattuessa -toiminnon käyttö. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Continue on Error for Compile Point Synthesis -toiminnon käyttö . . . . . . . . . . . . . . . . . . . 203
Luku 7: Analysointi HDL Analystilla ja FSM:llä Viewer
Työskentely kaaviossa Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 HDL-analyytikon ero Views . . . . . . . . . . . . . . . . . . . . . . . . 209 Avaaminen Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjektin ominaisuudet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Objektien valitseminen RTL/teknologiasta Views . . . . . . . . . . . . . . . . . . . . . . . 215 Työskentely moniarkkikaavioiden kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Liikkuminen välillä Views kaavamaisessa ikkunassa. . . . . . . . . . . . . . . . . . . . . . . 218 Asetuskaavio View Asetukset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windowsin hallinta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Suunnitteluhierarkian tutkiminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Suunnitteluhierarkian läpikulku hierarkiaselaimen avulla . . . . . . . . . . . . . . . . 222 Objektihierarkian tutkiminen työntämällä/poppaamalla . . . . . . . . . . . . . . . . . . . . . . . 223 Läpinäkyvien ilmentymien objektihierarkian tutkiminen . . . . . . . . . . . . . . . . . . . 228
Objektien löytäminen. . . . . . . . . . . . .LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Selailu löytääksesi kohteita HDL Analystissa Views . . . . . . . . . . . . . . . . . . . . . . . 230 Etsi-toiminnon käyttäminen hierarkkisiin ja rajoitettuihin hakuihin . . . . . . . . . . . . . . . . . . . . 232 Jokerimerkkien käyttö Etsi-komennon kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Haun ja suodatuksen yhdistäminen hakujen tarkentamiseksi . . . . . . . . . . . . . . . . . . . . . . 240 Etsi-toiminnon käyttäminen hakutulosten verkkoluettelosta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Ristitutkistelu. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing RTL:ssä/teknologiassa View . . . . . . . . . . . . . . . . . . . . . . . . . 243 Crossprobing RTL:stä/teknologiasta View . . . . . . . . . . . . . . . . . . . . . . . . . 244 Crossprobing tekstieditori-ikkunasta . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Crossprobing Tcl-skriptiikkunasta . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Crossprobing Mikronesiasta Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analysointi HDL Analyst Tool -työkalulla . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 Viewsuunnitteluhierarkia ja -konteksti. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Suodatuskaaviot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pin- ja verkkologiikan laajentaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Laajentuva ja Viewliitännät . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Kaaviohierarkian litistys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Muistin käytön minimoiminen suunnittelua analysoitaessa . . . . . . . . . . . . . . . . . . . 267
FSM:n käyttö Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Luku 8: Ajoituksen analysointi
Ajoituksen analysointi kaavamaisesti Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewajoitustietojen antaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Ajoitustietojen merkitseminen kaavioon Views . . . . . . . . . . . . . . . . . . 275 RTL:n kellopuiden analysointi View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewkriittisiä polkuja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Negatiivisen löysyyden käsittely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Mukautettujen ajoitusraporttien luominen STA:n avulla. . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Analyysisuunnittelun rajoitusten käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Skenaariot analyysisuunnittelun rajoitusten käyttämiseen . . . . . . . . . . . . . . . . . . . . . . 285 ADC:n luominen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Objektien nimien käyttäminen oikein adc:ssä File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automaattisten rajoitusten käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Automaattisten rajoitusten tulokset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Luku 9: Korkean tason objektien päättäminen
Synteesin mustien laatikoiden määrittely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Mustien laatikoiden ja I/O:iden luominen Verilogissa . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Mustat laatikot ja I/O:t VHDL:ssä . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Black Boxin ajoitusrajoitusten lisääminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Muiden Black Box -attribuuttien lisääminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Synteesin tilakoneiden määrittely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Tilakoneiden määrittäminen Verilogissa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Tilakoneiden määrittäminen VHDL:ssä . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM:ien määrittäminen attribuuttien ja ohjeiden avulla . . . . . . . . . . . . . . . . . . . . . . . . 309
Turvallisten FSM:ien määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automaattinen RAM-päätelmä. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Estä RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-määritteet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Lohkon RAM päättely . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM-muistien alustus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-muistien alustus Verilogissa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM-muistien alustus VHDL:ssä . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Luku 10: Suunnittelutason optimointien määrittäminen
Vinkkejä optimointiin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Yleisiä optimointivinkkejä . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Alueen optimointi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Ajoituksen optimointi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Uudelleen ajoitus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Uudelleenajoituksen hallinta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Retiming Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Uudelleenajoitusraportti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Kuinka uudelleenajastus toimii . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Objektien suojaaminen optimoidusta poissa . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Syn_keep-parametrin käyttö säilytykseen tai replikointiin . . . . . . . . . . . . . . . . . . . . . . . 343 Hierarkian tasoittamisen hallinta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hierarkian säilyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanoutin optimointi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Tuuletusrajojen asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Puskuroinnin ja replikoinnin hallinta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Resurssien jakaminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O:iden asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Tilakoneiden optimointi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Tilakoneiden optimointiajankohdan päättäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 FSM-kääntäjän LO suorittaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 FSM Explorerin suorittaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Anturin asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Antureiden määrittäminen lähdekoodissa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Anturin attribuuttien lisääminen interaktiivisesti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Luku 11: Työskentely kokoamispisteiden kanssa
Compile Point Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Advantages of Compile Point Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manuaalinen kokoa pisteet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 sisäkkäistä käännöspistettä . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Pistetyypit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Compile Point Synthesis Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Compile Point Constraint Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Liitäntälogiikkamallit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Käyttöliittymän ajoitus käännöspisteille . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Käännöspisteen synteesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Inkrementaalinen käännöspisteen synteesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Käännöspisteen ajoitusrajoitusten eteenpäinlähetys . . . . . . . . . . . . . . . . 384
Kokoamispisteiden syntetisointi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 Manuaalinen käännöspistevirtaus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Ylimmän tason rajoitusten luominen File Kokoa pisteitä varten. . . . . . . . . . . . . . . . 388 Manuaalisten käännöspisteiden määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Rajoitusten asettaminen käännöspisteen tasolla . . . . . . . . . . . . . . . . . . . . . . . . 391 Kääntämispisteen tulosten analysointi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Kokoamispisteiden käyttäminen muiden ominaisuuksien kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Käännöspisteiden yhdistäminen moniprosessointiin . . . . . . . . . . . . . . . . . . . . . . . 396
Syntetisoidaan asteittain uudelleen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Käännöspisteiden uudelleensyntetisointi asteittain . . . . . . . . . . . . . . . . . . . . . . . . . 397
Luku 12: Työskentely IP-tulon kanssa
IP:n luominen SYNCorella. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO:iden määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM-muistien määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Byte-Enable RAM-muistien määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM-muistien määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Summan/vähennyslaskennan määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Laskurien määrittäminen SYNCorella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Synopsys FPGA IP Encryption Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 ohiview Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Salaus ja salauksen purku . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Työskentely salatun IP:n kanssa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

IP-osoitteesi salaus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP-osoitteen salaus encryptP1735.pl-komentosarjalla . . . . . . . . . . . . . . . . . . . . . . . . . 448 IP-osoitteen salaus encryptIP-komentosarjalla . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 Komentosarjan tulostustavan määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 IP-paketin valmistelu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hyper Sourcen käyttäminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hyper-lähteen käyttäminen prototyyppien luomiseen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hyper Sourcen käyttäminen IP-suunnittelussa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Signaalien ketjuttaminen IP:n suunnitteluhierarkian kautta . . . . . . . . . . . . . . . 461
Luku 13: Prosessien optimointi tuottavuuden parantamiseksi
Erätilan käyttäminen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Erätilan käyttäminen projektissa File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Erätilan käyttäminen Tcl-komentosarjalla . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Jonotuslisenssit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Työskentely Tcl-skriptien ja komentojen kanssa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl-komentojen ja skriptien käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Työkomentosarjan luominen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Rinnakkaisten töiden määrän asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Tcl-synteesikomentosarjan luominen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl-muuttujien käyttö eri kellotaajuuksien kokeilemiseen . . . . . . . . . . . . . . . . . . 476 Tcl-muuttujien käyttö useiden kohdetekniikoiden kokeilemiseen . . . . . . . . . . . . . . . . . 478 Alhaalta ylös -synteesin suorittaminen komentosarjan avulla . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Virtojen automatisointi synhooks.tcl:n avulla. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Luku 14: Monikäsittelyn käyttö
Monikäsittely käännöspisteillä. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Rinnakkaistöiden enimmäismäärän asettaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisenssien käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Luku 15: Optimointi Microsemi-malleja varten
Microsemi-suunnittelun optimointi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Ennalta määritettyjen mikropuolimustien laatikoiden käyttäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Smartgen-makrojen käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Työskentely Radhard Designsin kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Syn_radhardlevelin määrittäminen lähdekoodissa . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Luku 16: Työskentely synteesilähdön kanssa
Tietojen välittäminen P&R Toolsille . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Pin-sijainnin määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Microsemi-väyläporttien sijaintien määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makron ja rekisterin sijoittelun määrittäminen . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Toimittajakohtaisen lähdön luominen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Tuotoksen kohdistaminen toimittajallesi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlist-muotojen mukauttaminen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Luku 17: Synteesin jälkeisten toimintojen suorittaminen
P&R:n suorittaminen automaattisesti synteesin jälkeen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Työskentely tunnistustyökalujen kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Käynnistäminen Synplify Pro -työkalusta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Tunnista käynnistysongelmien käsittely . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 Identify Toolin käyttö . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Kokoonpanopisteiden käyttäminen Identify Toolin kanssa . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulointi VCS Toolilla. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

LUKU 1
Johdanto
Tässä Synplify Pro® -ohjelmiston johdannossa kuvataan seuraavaa:
· Synopsys FPGA ja prototyyppituotteet, sivulla 16 · Asiakirjan laajuus, sivulla 21 · Aloitusopas, sivulla 22 · Käyttöliittymä ohiview, sivulla 24

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 1: Johdanto

Synopsys FPGA ja prototyyppituotteet

Synopsys FPGA ja prototyyppituotteet
Seuraava kuva näyttää Synopsys FPGA- ja Prototyping-tuoteperheen.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Synopsys FPGA ja prototyyppituotteet

Luku 1: Johdanto

FPGA-toteutustyökalut
Synplify Pro- ja Synplify Premier -tuotteet ovat RTL-synteesityökaluja, jotka on erityisesti suunniteltu FPGA:ille (kenttäohjelmoitaville porttitaulukoille) ja CPLD:ille (monimutkaisille ohjelmoitaville logiikkalaitteille).

Synplify Pro -synteesiohjelmisto
Synplify Pro FPGA -synteesiohjelmisto on alan tosiasiallinen standardi korkean suorituskyvyn ja kustannustehokkaiden FPGA-mallien tuottamiseen. Sen ainutlaatuinen
Behavior Extracting Synthesis Technology® (BEST) -algoritmit, suorita
korkean tason optimoinnit ennen RTL-koodin syntetisoimista tietyksi FPGA-logiikaksi. Tämä lähestymistapa mahdollistaa erinomaisen optimoinnin FPGA:ssa, nopeat suoritusajat ja kyvyn käsitellä erittäin suuria malleja. Synplify Pro -ohjelmisto tukee uusimpia VHDL- ja Verilog-kielirakenteita, mukaan lukien SystemVerilog ja VHDL 2008. Työkalu on teknologiariippumaton mahdollistaen nopean ja helpon uudelleenkohdistamisen FPGA-laitteiden ja toimittajien välillä yhdestä suunnitteluprojektista.

Synplify Premier Synthesis -ohjelmisto
Synplify Premier -toiminto on Synplify Pro -työkalun superjoukko, joka tarjoaa parhaan FPGA-toteutus- ja virheenkorjausympäristön. Se sisältää kattavan valikoiman työkaluja ja tekniikoita edistyneille FPGA-suunnittelijoille, ja se toimii myös synteesimoottorina ASIC-prototyypeille, jotka kohdistavat yksittäisiin FPGA-pohjaisiin prototyyppeihin.
Synplify Premier -tuote tarjoaa sekä FPGA-suunnittelijoille että ASIC-prototyypeille, jotka kohdistavat yksittäisiin FPGA:hin tehokkaimman menetelmän suunnittelun toteuttamiseen ja virheenkorjaukseen. Suunnittelun toteutuspuolella se sisältää toimintoja ajoituksen sulkemiseen, logiikan todentamiseen, IP-käytön, ASIC-yhteensopivuuden ja DSP-toteutuksen sekä tiiviin integraation FPGA-toimittajan taustatyökaluihin. Virheenkorjauspuolella se tarjoaa FPGA:iden järjestelmän sisäisen todentamisen, mikä nopeuttaa huomattavasti virheenkorjausprosessia, ja sisältää myös nopean ja inkrementaalisen menetelmän vaikeasti havaittavien suunnitteluongelmien löytämiseksi.

Synopsys FPGA-työkalun ominaisuudet
Tässä taulukossa erotetaan toisistaan Synplify Pro-, Synplify-, Synplify Premier- ja Synplify Premier Design Planner -tuotteiden tärkeimmät toiminnot.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 1: Johdanto

Synopsys FPGA ja prototyyppituotteet

Synplify Synplify Pro

Suorituskyky

Behavior Extracting Synthesis

Technology® (BESTTM)

Toimittajan luoma ydin/IP

Tuki (tietyt tekniikat)

FSM-kääntäjä

FSM Explorer

Aidatulla kellomuunnos

Rekisteröi Pipelining

Rekisteröidy uudelleen ajoitus

SCOPE®-rajoitusmerkintä

Korkean luotettavuuden ominaisuudet

Integroitu paikka ja reitti

Analyysi

HDL Analyst®

Vaihtoehto

Ajoitusanalysaattori

Point-to-point

FSM Viewer

Ristitutkinta

Koetinpisteiden luominen

Tunnista® Instrumentor

Tunnista Debugger

Tehoanalyysi (SAIF)

Fyysinen suunnittelu

Suunnittelusuunnitelma File

Logiikkamääritys alueille

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Synopsys FPGA ja prototyyppituotteet

Luku 1: Johdanto

Aluearvio ja alueen kapasiteetti Pinojen määritys Fyysiset optimoinnit Fyysinen synteesi Fyysinen analyytikko Synopsys DesignWare® Foundation -kirjasto Runtime Hierarkkinen suunnittelu Parannettu optimointi Nopea synteesi Moniprosessointi Käännös virheen perusteella Tiimisuunnittelu Mixed Language Design Kääntämispisteet Hierarkkinen suunnittelu Todelliset Eräkäyttöoikeudet (Vain erätila) Mode P&R Back-huomautus P&R-tietojen muodollisesta vahvistuksesta

Synplify Synplify Pro

xxxx

–

Tunnista integraatio

Rajoitettu

Synplify Premier
xxx
xxxxx
xxxx
x
x Looginen synteesitila x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Looginen synteesitila
x

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 1: Johdanto

Synopsys FPGA ja prototyyppituotteet

P&R Data Design Environment Text Editorin taka-annotaatio View Katseluikkunan viestiikkuna Tcl-ikkuna Useita toteutuksia Toimittajan teknologiatuki Prototyyppien ominaisuudet Ajonaikaiset ominaisuudet Käännöspisteet Avainnetut kellomuunnos Kääntää virheen yhteydessä

Synplify Synplify Pro

Synplify Premier
xxxxx Valittu
xxxx

Synplify Premier DP
x
xxxxx Valittu
xxxx

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Asiakirjan laajuus

Luku 1: Johdanto

Asiakirjan laajuus
Seuraavassa selitetään tämän asiakirjan laajuus ja kohdeyleisö.

Asiakirjasarja
Tämä käyttöopas on osa asiakirjasarjaa, joka sisältää viiteoppaan ja opetusohjelman. Se on tarkoitettu käytettäväksi sarjan muiden asiakirjojen kanssa. Siinä keskitytään kuvaamaan, kuinka Synopsys FPGA -ohjelmistoa käytetään tyypillisten tehtävien suorittamiseen. Tämä tarkoittaa seuraavaa:
· Käyttöopas selittää vain vaihtoehdot, joita tarvitaan tyypillisten tehtävien suorittamiseen
ohjeessa kuvattu. Se ei kuvaa kaikkia käytettävissä olevia komentoja ja vaihtoehtoja. Katso täydelliset kuvaukset kaikista komentovaihtoehdoista ja syntaksista kohdasta User Interface Overview luku Synopsys FPGA Synthesis Reference Manual -oppaassa.
· Käyttöopas sisältää tehtäväkohtaisia tietoja. Erotuksen vuoksi
kuinka tiedot on järjestetty, katso Avun saaminen sivulla 22.

Yleisö
Synplify Pro -ohjelmistotyökalu on suunnattu FPGA-järjestelmän kehittäjille. Oletetaan, että tiedät seuraavat asiat:
· Suunnittelusynteesi · RTL · FPGA · Verilog/VHDL

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 1: Johdanto

Aloitus

Aloitus
Tässä osiossa kerrotaan, kuinka aloitat Synopsys FPGA -synteesiohjelmiston käytön. Siinä kuvataan seuraavat aiheet, mutta se ei korvaa lisensointia ja asennusta koskevien asennusohjeiden tietoja:
· Ohjelmiston käynnistäminen, sivulla 22 · Ohjeiden saaminen, sivulla 22

Ohjelmiston käynnistäminen
1. Jos et ole vielä tehnyt niin, asenna Synopsys FPGA -synteesiohjelmisto asennusohjeiden mukaisesti.
2. Käynnistä ohjelmisto.
Jos työskentelet Windows-alustalla, valitse
Ohjelmat->Synopsys->tuoteversio Käynnistä-painikkeesta.
Jos työskentelet UNIX-alustalla, kirjoita oikea
komento komentorivillä:
synplify_pro
· Komento käynnistää synteesityökalun ja avaa Projekti-ikkunan. Jos
olet käyttänyt ohjelmistoa aiemmin, ikkunassa näkyy edellinen projekti. Lisätietoja käyttöliittymästä on kohdassa User Interface Overview viitekäsikirjan luku.

Avun saaminen
Ennen kuin soitat Synopsys-tukeen, tarkista dokumentoidut tiedot. Voit käyttää tietoja verkossa Ohje-valikosta tai katsoa PDF-versiota. Seuraava taulukko näyttää, kuinka tiedot on järjestetty.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Aloitus
Ohjeita… Ohjelmiston ominaisuuksien käyttäminen Kuinka…
Virtaustiedot
Virheilmoitukset Lisenssiattribuutit ja -käskyt Synteesiominaisuudet Kieli ja syntaksi Tcl-syntaksi Tcl-synteesikomennot Tuotepäivitykset

Luku 1: Johdanto
Katso… Synopsys FPGA Synthesis -käyttöopas Synopsys FPGA Synthesis -käyttöopas, sovelluksen huomautukset tuesta web sivusto Synopsys FPGA Synthesis User Guide, sovelluksen huomautukset tuesta web sivusto Online-apu (valitse Ohje->Virheilmoitukset) Synopsys SolvNet Websivusto Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online-apu (valitse Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web valikon komennot)

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 1: Johdanto

Käyttöliittymä ohiview

Käyttöliittymä ohiview
Käyttöliittymä (UI) koostuu pääikkunasta, nimeltään Project view, ja erikoisikkunat tai views eri tehtäviin. Lisätietoja kustakin ominaisuuksista on luvussa 2, Käyttöliittymän yliview Synopsys FPGA Synthesis Reference Manual -oppaasta.

Synplify Pro -liitäntä

Painikepaneeli

Työkalurivit-projekti view

Status

Toteutuksen tulokset view

Välilehdet käytettäväksi views

Tcl-komentosarja/viestit-ikkuna LO

Watch-ikkuna

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

LUKU 2
FPGA-synteesisuunnittelun virrat
Tässä luvussa kuvataan Logic Synthesis Design Flow, sivulla 26.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 2: FPGA-synteesisuunnitteluvirrat

Logic Synthesis Design Flow

Synopsys FPGA -työkalut syntetisoivat logiikkaa kokoamalla ensin RTL-lähteen teknologiasta riippumattomiksi logiikkarakenteiksi ja sitten optimoimalla ja kartoittamalla logiikka teknologiakohtaisiin resursseihin. Logiikkasynteesin jälkeen työkalu luo toimittajakohtaisen verkkoluettelon ja rajoitteen file joita voit käyttää syötteinä paikka ja reitti (P&R) -työkaluun.
Seuraavassa kuvassa on esitetty logiikkasynteesin vaiheet ja työkalut sekä eräät tärkeimmistä tuloista ja lähdöistä. Voit käyttää Synplify Pro -synteesiohjelmistoa tähän kulkuun. Interaktiivinen ajoitusanalyysi on valinnainen. Vaikka kulku näyttää toimittajan rajoituksen files suorina tuloina P&R-työkaluun, sinun tulee lisätä nämä files synteesiprojektiin mustien laatikoiden ajoitusta varten.

Synopsys FPGA-työkalu

RTL

RTL-kokoelma

FDC

Logiikka synteesi

Syntetisoitu netlist Synteesirajoitukset Toimittajan rajoitukset
Myyjän työkalu
Paikka & Reitti

Looginen synteesimenettely

Suunnittelukulkuun, jossa on vaiheittaiset ohjeet, jotka perustuvat tiettyyn suunnitteluun

tietoja, lataa opetusohjelma osoitteesta websivusto. Seuraavat vaiheet ovat yhteenveto

mallin syntetisointimenettely, joka on myös havainnollistettu

seuraava kuva.

1. Luo projekti.

2. Lisää lähde files projektiin.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logic Synthesis Design Flow

Luku 2: FPGA-synteesisuunnitteluvirrat

3. Aseta attribuutit ja rajoitukset suunnittelulle.
4. Aseta toteutuksen asetukset Toteutusasetukset-valintaikkunassa.
5. Suorita logiikkasynteesi napsauttamalla Suorita.
6. Analysoi tulokset käyttämällä työkaluja, kuten lokia file, HDL Analyst -kaavio views, Viesti-ikkuna ja Watch-ikkuna.
Kun suunnittelu on valmis, voit käyttää tulostetta files suorittaa paikka ja reitti toimittajatyökalulla ja toteuttaa FPGA.
Seuraavassa kuvassa luetellaan työnkulun päävaiheet:

Luo projekti
Lisää lähde Files
Aseta rajoitukset
Aseta valinnat
Suorita ohjelmisto
Analysoi tulokset Ei tavoitteita saavutettu?
Kyllä Paikka ja reitti

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 2: FPGA-synteesisuunnitteluvirrat

Logic Synthesis Design Flow

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

LUKU 3
Syötön valmistelu
Kun syntetisoit mallia, sinun on määritettävä kahdenlaisia files: HDL files, jotka kuvaavat suunnitteluasi ja projektiasi files hallita suunnittelua. Tässä luvussa kuvataan menettelyt näiden määrittämiseksi files ja projekti. Se kattaa seuraavat asiat:
· HDL-lähteen määrittäminen Files, sivulla 30 · Sekakielisen lähteen käyttö Files, sivulla 44 · Inkrementaalisen kääntäjän käyttäminen, sivulla 49 · Structural Verilog Flown käyttäminen, sivulla 51 · Työskentely rajoituksen kanssa Files, sivulla 53

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

HDL-lähteen asettaminen Files
Tässä osiossa kuvataan lähteen määrittäminen files; hanke file asetukset on kuvattu kohdassa Projektin asettaminen Files, sivulla 58. Lähde files voivat olla Verilogissa tai VHDL:ssä. Lisätietoja rakenteen muodostamisesta files synteesiä varten katso Reference Manual. Tässä osiossa käsitellään seuraavia aiheita:
· HDL-lähteen luominen Files, sivulla 30 · Context Help Editorin käyttäminen, sivulla 32 · HDL-lähteen tarkistaminen Files, sivulla 34 · HDL-lähteen muokkaaminen Files sisäänrakennetun tekstieditorin kanssa, sivulla 35 · Ulkoisen tekstieditorin käyttäminen, sivulla 41 · Muokkausikkunan asetusten määrittäminen, sivulla 39 · Verilog-kirjaston kirjastolaajennusten käyttäminen Files, sivulla 42

HDL-lähteen luominen Files
Tässä osiossa kuvataan, kuinka käyttää sisäänrakennettua tekstieditoria lähteen luomiseen files, mutta ei mene yksityiskohtiin siitä, mitä files sisältävät. Katso lisätietoja siitä, mitä voit sisällyttää ja mitä ei, sekä toimittajakohtaisia tietoja, katso Reference Manual. Jos sinulla on jo lähde files, voit käyttää tekstieditoria tarkistaaksesi syntaksin tai muokataksesi file (katso HDL-lähteen tarkistaminen Files, sivulla 34 ja HDL-lähteen muokkaaminen Files sisäänrakennetulla tekstieditorilla, sivulla 35).
Voit käyttää lähteenä Verilogia tai VHDL:ää files. The fileniissä on v (Verilog) tai vhd (VHDL) file laajennuksia. Voit käyttää Verilogia ja VHDL:ää files samassa mallissa. Lisätietoja Verilog- ja VHDL-syötteen yhdistelmän käytöstä files, katso Sekakielisen lähteen käyttäminen Files, sivulla 44.
1. Luo uusi lähde file joko napsauta HDL file kuvake ( ) tai toimi seuraavasti:
Valitse File->Uusi tai paina Ctrl-n.
Valitse Uusi-valintaikkunassa lähteen tyyppi file haluat luoda,
Verilog tai VHDL. Ei, että voit käyttää kontekstiohjeeditoria Verilog-suunnitelmille, jotka sisältävät SystemVerilog-konstruktit lähteessä

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

file. Lisätietoja on kohdassa Kontekstiohjeeditorin käyttäminen sivulla 32.
Jos käytät Verilog 2001- tai SystemVerilog-muotoa, muista ottaa Verilog 2001- tai System Verilog -vaihtoehto käyttöön ennen synteesin suorittamista (Projekti->Toteutusasetukset->Verilog-välilehti). Oletusarvoinen Verilog file uusien projektien muoto on SystemVerilog.

Kirjoita nimi ja sijainti file ja napsauta OK. Tyhjä editointi
ikkuna avautuu rivinumeroiden vasemmalla puolella.
2. Kirjoita lähdetiedot ikkunaan tai leikkaa ja liitä ne. Katso HDL-lähteen muokkaaminen Files sisäänrakennetun tekstieditorin kanssa sivulla 35 saadaksesi lisätietoja muokkausikkunassa työskentelystä.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

Parhaan synteesituloksen saamiseksi tarkista Reference Manual ja varmista, että käytät saatavilla olevia rakenteita ja toimittajakohtaisia määritteitä ja ohjeita tehokkaasti.
3. Tallenna file valitsemalla File->Tallenna tai Tallenna-kuvake ( ).
Kun olet luonut lähteen file, voit tarkistaa, että sinulla on oikea syntaksi kohdassa HDL-lähteen tarkistaminen kuvatulla tavalla Files, sivulla 34.

Kontekstiohjeeditorin käyttäminen
Kun luot tai avaat Verilog-mallin file, käytä ikkunan alareunassa näkyvää Context Help -painiketta auttaaksesi sinua koodaamaan Verilog/SystemVerilog-rakenteilla lähteessä file tai Tcl-rajoituskomennot Tcl:ään file.
Kontekstiohjeeditorin käyttäminen:
1. Avaa tämä tekstieditori napsauttamalla Context Help -painiketta.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

2. Kun valitset rakenteen ikkunan vasemmasta reunasta, rakenteen online-ohjekuvaus tulee näkyviin. Jos valitussa konstruktissa tämä ominaisuus on käytössä, online-ohjeaihe näytetään ikkunan yläosassa ja kyseisen rakenteen yleinen koodi- tai komentomalli näkyy alareunassa.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

3. Myös Lisää malli -painike on käytössä. Kun napsautat Lisää malli -painiketta, malliikkunassa näkyvä koodi tai komento lisätään malliisi file kohdistimen kohdalla. Tämän avulla voit helposti lisätä koodin tai komennon ja muokata sitä syntetisoitavaa mallia varten.
4. Jos haluat kopioida vain osia mallista, valitse lisättävä koodi tai komento ja napsauta Kopioi. Voit sitten liittää sen omaan file.

Tarkistetaan HDL-lähdettä Files

Ohjelmisto tarkistaa automaattisesti HDL-lähteesi files, kun se kääntää ne, mutta jos haluat tarkistaa lähdekoodisi ennen synteesiä, käytä seuraavaa menettelyä. Synteesiohjelmistossa on kahdenlaisia tarkistuksia: syntaksi ja synteesi.

1. Valitse lähde files haluat tarkistaa.
Tarkistaaksesi kaikki lähteet files projektissa, poista kaikki valinnat files sisällä
projektiluettelo ja varmista, ettei mikään files ovat avoinna aktiivisessa ikkunassa. Jos sinulla on aktiivinen lähde file, ohjelmisto tarkistaa vain aktiivisen file.
Tarkistaaksesi yhden file, avaa file kanssa File->Avaa tai kaksoisnapsauta
file Projekti-ikkunassa. Jos sinulla on useampi kuin yksi file avaa ja haluat tarkistaa vain yhden niistä, aseta kohdistin oikeaan kohtaan file ikkuna varmistaaksesi, että se on aktiivinen ikkuna.

2. Tarkistaaksesi syntaksin, valitse Suorita->Syntaksin tarkistus tai paina Shift+F7.

Ohjelmisto havaitsee syntaksivirheet, kuten virheelliset avainsanat ja välimerkit, ja raportoi kaikki virheet erillisessä lokissa file (syntaksi.log). Jos virheitä ei havaita, onnistunut syntaksin tarkistus ilmoitetaan tämän lopussa file.

3. Suorita synteesitarkistus valitsemalla Suorita->Synteesitarkistus tai painamalla Shift+F8.

Ohjelmisto havaitsee laitteistoon liittyvät virheet, kuten väärin koodatut

varvastossut ja raportoi kaikki virheet erillisessä lokissa file (syntaksi.log). Jos siellä

jos ei ole virheitä, onnistunut syntaksin tarkistus ilmoitetaan tämän lopussa

file.

4 Review virheet avaamalla syntax.log file pyydettäessä ja etsi virhesanoma Etsi-toiminnolla (hae @E). Kaksoisnapsauta kohtaa

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

5-merkkinen virhekoodi tai napsauta viestin tekstiä ja paina F1-näppäintä näyttääksesi online-virheilmoituksen ohjeen.
5. Etsi virheestä vastuussa oleva koodin osa kaksoisnapsauttamalla viestin tekstiä syntax.logissa. file. Tekstieditori-ikkuna avaa sopivan lähteen file ja korostaa virheen aiheuttaneen koodin.
6. Toista vaiheita 4 ja 5, kunnes kaikki syntaksi- ja synteesivirheet on korjattu.
Viestit voidaan luokitella virheiksi, varoituksiksi tai huomautuksiksi. Review kaikki viestit ja korjaa mahdolliset virheet. Varoitukset ovat vähemmän vakavia kuin virheet, mutta sinun on luettava ja ymmärrettävä ne, vaikka et ratkaise niitä kaikkia. Muistiinpanot ovat informatiivisia, eikä niitä tarvitse ratkaista.

HDL-lähteen muokkaaminen Files sisäänrakennetulla tekstieditorilla
Sisäänrakennettu tekstieditori tekee HDL-lähdekoodin luomisesta helppoa, view sitä tai muokkaa sitä, kun sinun on korjattava virheet. Jos haluat käyttää ulkoista tekstieditoria, katso Ulkoisen tekstieditorin käyttäminen sivulla 41.
1. Avaa lähde tekemällä jokin seuraavista file varten viewkirjoittaminen tai muokkaaminen:
Avaa ensimmäinen automaattisesti file Virheluettelossa paina F5.
Avataksesi tietyn file, kaksoisnapsauta file Projekti-ikkunassa tai
käyttää File->Avaa (Ctrl-o) ja määritä lähde file.
Tekstieditori-ikkuna avautuu ja näyttää lähteen file. Rivit on numeroitu. Avainsanat ovat sinisellä ja kommentit vihreällä. Merkkijonoarvot ovat punaisia. Jos haluat muuttaa näitä värejä, katso Ikkuna-asetusten muokkaaminen sivulla 39.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

2. Muokkaa a file, kirjoita suoraan ikkunaan.
Tässä taulukossa on yhteenveto yleisistä muokkaustoimenpiteistä, joita saatat käyttää. Voit myös käyttää pikanäppäimiä komentojen sijasta.

To…

Tehdä…

Leikkaa, kopioi ja liitä; Valitse komento ponnahdusikkunasta (pidä kumoa-painiketta painettuna tai tee toiminto uudelleen hiiren oikealla painikkeella) tai Muokkaa-valikosta.

Siirry tietylle riville

Paina Ctrl-g tai valitse Muokkaa->Siirry, kirjoita rivin numero ja napsauta OK.

Etsi tekstiä

Paina Ctrl-f tai valitse Muokkaa ->Etsi. Kirjoita teksti, jonka haluat etsiä, ja napsauta OK.

Korvaa tekstiä

Paina Ctrl-h tai valitse Muokkaa->Korvaa. Kirjoita teksti, jonka haluat löytää, ja teksti, jolla haluat korvata sen. Napsauta OK.

Täydennä avainsana

Kirjoita tarpeeksi merkkejä avainsanan yksilöimiseksi ja paina Esc.

Sisennä teksti oikealle Valitse lohko ja paina sarkainta. Sisennä teksti vasemmalle LSOValitse lohko ja paina Vaihto-Sarkain.

Vaihda isoihin kirjaimiin Valitse teksti ja valitse sitten Muokkaa->Lisäasetukset ->Isot kirjaimet tai paina Ctrl-Shift-u.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

To… Vaihda pieniin kirjaimiin Lisää lohkokommentteja
Muokkaa sarakkeita

Tehdä…
Valitse teksti ja valitse sitten Muokkaa->Lisäasetukset ->Pienet kirjaimet tai paina Ctrl-u.
Aseta kohdistin kommenttitekstin alkuun ja valitse Muokkaa->Lisäasetukset->Kommenttikoodi tai paina Alt-c.
Paina Alt ja valitse sarake hiiren vasemmalla painikkeella. Joillakin alustoilla sinun on käytettävä avainta, johon Alt-toiminto on yhdistetty, kuten Meta- tai vinoneliöavainta.

3. Voit leikata ja liittää osan PDF-dokumentista valitsemalla T-muotoisen tekstinvalintakuvakkeen, korostamalla tarvitsemasi tekstin ja kopioimalla ja liittämällä sen file. Tekstin valinta -kuvakkeen avulla voit valita asiakirjan osia.
4. Voit luoda kirjanmerkkejä ja käsitellä niitä file, katso seuraava taulukko.
Kirjanmerkit ovat kätevä tapa navigoida pitkään files tai siirtyäksesi koodin kohtiin, joihin viittaat usein. Voit käyttää Muokkaa-työkalupalkin kuvakkeita näihin toimintoihin. Jos et näe Muokkaa-työkalupalkkia ikkunan oikeassa reunassa, muuta joidenkin muiden työkalurivien kokoa.

To… Lisää kirjanmerkki
Poista kirjanmerkki
Poista kaikki kirjanmerkit

Tehdä…
Napsauta mitä tahansa kohtaa rivillä, jonka haluat lisätä kirjanmerkkeihin. Valitse Muokkaa->Vaihda kirjanmerkit, paina Ctrl-F2 tai valitse ensimmäinen kuvake Muokkaa-työkalupalkista. Rivin numero on korostettu osoittamaan, että rivin alussa on kirjanmerkki.
Napsauta mitä tahansa kohtaa rivillä, jolla on kirjanmerkki. Valitse Muokkaa->Vaihda kirjanmerkit, paina Ctrl-F2 tai valitse ensimmäinen kuvake Muokkaa-työkalupalkista. Rivin numeroa ei enää korosteta kirjanmerkin poistamisen jälkeen.
Valitse Muokkaa->Poista kaikki kirjanmerkit, paina Ctrl-Shift-F2 tai valitse viimeinen kuvake Muokkaa-työkalupalkista. Rivien numerot eivät ole enää korostettuina kirjanmerkkien poistamisen jälkeen.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

To…
Navigoi a file käyttämällä kirjanmerkkejä

Tehdä…
Käytä Muokkaa-valikon komentoja Seuraava kirjanmerkki (F2) ja Edellinen kirjanmerkki (Shift-F2) tai vastaavia Muokkaa-työkalupalkin kuvakkeita navigoidaksesi haluamaasi kirjanmerkkiin.

5. Korjaa virheet tai uudelleenview lähdekoodin varoitukset, toimi seuraavasti:
Avaa HDL file virheen tai varoituksen kanssa kaksoisnapsauttamalla file
projektiluettelossa.
Paina F5 siirtyäksesi ensimmäiseen virheeseen, varoitukseen tai huomautukseen file. klo
Muokkaus-ikkunan alareunassa näet viestin tekstin.
Siirry seuraavaan virheeseen, varoitukseen tai huomautukseen valitsemalla Suorita->Seuraava virhe/varoitus
tai paina F5. Jos kentässä ei ole enää viestejä file, näet viestin "Ei enää virheitä/varoituksia/huomautuksia" muokkausikkunan alareunassa. Valitse Suorita->Seuraava virhe/varoitus tai paina F5 siirtyäksesi virheeseen, varoitukseen tai huomautukseen seuraavassa. file.
Voit siirtyä takaisin edelliseen virheeseen, varoitukseen tai huomautukseen valitsemalla
Suorita-> Edellinen virhe/varoitus tai paina Shift-F5.
6. Voit tuoda esiin virheilmoituksen ohjeen, josta saat täydellisen kuvauksen virheestä, varoituksesta tai huomautuksesta:
Avaa tekstimuotoinen loki file (klikkaa View Log) ja kaksoisnapsauta
5-merkkinen virhekoodi tai napsauta viestin tekstiä ja paina F1.
Avaa HTML-loki file ja napsauta 5-merkkistä virhekoodia.
Napsauta Tcl-ikkunassa Viestit-välilehteä ja napsauta 5-merkkistä
virhekoodi ID-sarakkeessa.
7. Ristitutkinta lähdekoodiikkunasta toiseen views, avaa view ja valitse koodinpätkä. Katso lisätietoja kohdasta Crossprobing tekstieditori-ikkunasta sivulla 246.
8. Kun olet korjannut kaikki virheet, valitse File-> Tallenna tai napsauta Tallenna-kuvaketta tallentaaksesi file.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

Ikkunan asetusten muokkaaminen
Voit mukauttaa tekstinmuokkausikkunassa käytettäviä fontteja ja värejä.
1. Valitse Options->Editor Options ja joko Synopsys Editor tai External Editor. Lisätietoja ulkoisesta editorista on kohdassa Ulkoisen tekstieditorin käyttäminen sivulla 41.
2. Sitten tyypistä riippuen file Kun avaat, voit määrittää taustan, syntaksin värityksen ja fonttiasetukset käytettäväksi tekstieditorissa.

Huomautus: Tämän jälkeen asettamasi tekstinmuokkausasetukset file koskee kaikkia files tästä file tyyppi.

Tekstin muokkausikkunaa voidaan käyttää projektin asetusten määrittämiseen files, lähde files (Verilog/VHDL), log files, Tcl files, rajoitus files tai muu oletusasetus files Editor Options -valintaikkunasta.
3. Voit asettaa syntaksivärejä joillekin yleisille syntaksivaihtoehdoille, kuten avainsanoille, merkkijonoille ja kommenteille. esimample lokissa file, varoitukset ja virheet voidaan värikoodata tunnistamisen helpottamiseksi.
Napsauta Syntaksiväri-kentän vastaavan objektin Etuala- tai Tausta-kenttää nähdäksesi väripaletin.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

Voit valita perusvärejä tai määrittää mukautettuja värejä ja lisätä ne mukautettuun väripalettiin. Valitse haluamasi väri napsauttamalla OK.
4. Aseta tekstieditorin fontti ja fonttikoko käyttämällä avattavia valikoita.
5. Ota välilehtiasetukset käyttöön valitsemalla Säilytä välilehdet ja määritä sitten välilehtien väli käyttämällä välilehden kokoa ylä- tai alanuolta.

LO 6. Napsauta OK Editor Options -lomakkeessa.
© 2014 Synopsys, Inc. 40

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

Ulkoisen tekstieditorin käyttäminen
Voit käyttää ulkoista tekstieditoria, kuten vi tai emacs, sisäänrakennetun tekstieditorin sijaan. Ota ulkoinen tekstieditori käyttöön seuraavasti. Lisätietoja sisäänrakennetun tekstieditorin käytöstä on kohdassa HDL-lähteen muokkaaminen Files sisäänrakennetulla tekstieditorilla sivulla 35.
1. Valitse Options->Editor Options ja ota käyttöön External Editor -vaihtoehto.
2. Valitse ulkoinen editori käyttöjärjestelmällesi sopivalla menetelmällä.
Jos työskentelet Windows-alustalla, napsauta … (Selaa) -painiketta
ja valitse ulkoisen tekstieditorin suoritettava tiedosto.
UNIX- tai Linux-alustalta tekstieditorille, joka luo oman
ikkunassa, napsauta … Selaa-painiketta ja valitse ulkoisen tekstieditorin suoritettava tiedosto.
UNIX-alustalta tekstieditorille, joka ei luo omaa tekstiä
ikkunassa, älä käytä … Selaa-painiketta. Kirjoita sen sijaan xterm -e editor. Seuraavassa kuvassa näkyy VI, joka on määritetty ulkoiseksi editoriksi.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

HDL-lähteen asettaminen Files

Linux-alustalta, tekstieditorille, joka ei luo omaa
ikkunassa, älä käytä … Selaa-painiketta. Kirjoita sen sijaan gnome-terminal -x editor. Emacsin käyttäminen esimample, kirjoita gnome-terminal -x emacs.
Ohjelmistoa on testattu emacs- ja vi-tekstieditoreilla.
3. Klikkaa OK.

Verilog-kirjaston kirjastolaajennusten käyttäminen Files
Kirjastolaajennuksia voidaan lisätä Verilog-kirjastoon filesisältyy projektin suunnitteluun. Kun annat hakupolut hakemistoihin, jotka sisältävät Verilog-kirjaston files, voit määrittää nämä uudet kirjastolaajennukset sekä Verilog ja SystemVerilog (.v ja .sv) file laajennuksia.
Voit tehdä tämän seuraavasti:
1. Valitse Toteutusasetukset-paneelin Verilog-välilehti.
2. Määritä Verilog-kirjaston kirjastohakemistojen sijainnit files sisällytettävä projektin suunnitteluun.
3. Määritä kirjaston laajennukset.
Mitä tahansa kirjaston laajennuksia voidaan määrittää, kuten .av, .bv, .cv, .xxx, .va, .vas (erottele kirjaston laajennuksia välilyönnillä).
Seuraava kuva näyttää, mihin valintaikkunassa kirjaston laajennukset syötetään.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

HDL-lähteen asettaminen Files

Luku 3: Syötteen valmistelu

Tcl-vastine tälle esimample on seuraava komento:
set_option -libext .av .bv .cv .dv .ev
Lisätietoja on kohdassa libext, sivulla 57 komentoviittauksessa.
4. Kun olet laatinut suunnitelman, voit tarkistaa lokista file että kirjasto files näillä laajennuksilla ladattiin ja luettiin. esimampseuraavat:
@N: Verilog-kääntäjä käynnissä SystemVerilog-tilassa @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Ladataan file C:dirlib1sub1.av määritetystä kirjastohakemistosta C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Ladataan file C:dirlib2sub2.bv määritetystä kirjastohakemistosta C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Ladataan file

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Sekakielisen lähteen käyttö Files

C:dirlib3sub3.cv määritetystä kirjastohakemistosta C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Ladataan file C:dirlib4sub4.dv määritetystä kirjastohakemistosta C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Ladataan file C:dirlib5sub5.ev määritetystä kirjastohakemistosta C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-syntaksin tarkistus onnistui!

Sekakielisen lähteen käyttö Files
Synplify Pro -ohjelmistolla voit käyttää VHDL- ja Verilog-tulojen yhdistelmää files projektissasi. esimampVHDL:stä ja Verilogista files, katso viitekäsikirja.
1. Muista, että Verilog ei tue rajoittamattomia VHDL-portteja ja määritä sekakielisuunnittelu files vastaavasti.
2. Jos haluat järjestää Verilogin ja VHDL:n files eri kansioissa, valitse Valinnat->Projekti View Valinnat ja kytke päälle View Projekti Files Kansiot-vaihtoehdossa.
Kun lisäät files hankkeeseen, Verilog ja VHDL files ovat erillisissä kansioissa projektissa view.
3. Kun avaat projektin tai luot uuden, lisää Verilog ja VHDL files seuraavasti:
Valitse Projekti->Lisää lähde File -komento tai napsauta Lisää File -painiketta. Lomakkeella, aseta Files tyypistä HDL:ksi Files (*.vhd, *.vhdl, *.v). Valitse Verilog ja VHDL filehaluat ja lisää ne omaan
hanke. Napsauta OK. Lisätietoja lisäämisestä files projektiin, katso Muutosten tekeminen projektiin sivulla 62.
LO

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Sekakielisen lähteen käyttö Files

Luku 3: Syötteen valmistelu

The filelisäämäsi tiedot näkyvät projektissa view. Tämä kuva näyttää fileon järjestetty erillisiin kansioihin.
4. Kun asetat laiteasetukset (Toteutusasetukset-painike), määritä ylätason moduuli. Lisätietoja laiteasetusten asettamisesta on kohdassa Logiikkasynteesin toteutusasetusten asettaminen sivulla 75.
Jos ylimmän tason moduuli on Verilog, napsauta Verilog-välilehteä ja kirjoita
huipputason moduulin nimi.
Jos ylimmän tason moduuli on VHDL, napsauta VHDL-välilehteä ja kirjoita nimi
huipputason kokonaisuudesta. Jos ylätason moduuli ei sijaitse oletustyökirjastossa, sinun on määritettävä kirjasto, josta kääntäjä löytää moduulin. Lisätietoja tämän tekemisestä on kohdassa VHDL-paneeli sivulla 200.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Sekakielisen lähteen käyttö Files

Sinun on määritettävä nimenomaan ylätason moduuli, koska se on aloituspiste, josta kartoittaja luo yhdistetyn verkkoluettelon.
5. Valitse Toteutustulokset-välilehti samasta lomakkeesta ja valitse yksi HDL-lähtömuoto tulosteelle files on ohjelmiston luoma. Lisätietoja laiteasetusten asettamisesta on kohdassa Logiikkasynteesin toteutusasetusten asettaminen sivulla 75.
Jos haluat Verilog-tulostusverkkoluettelon, valitse Write Verilog Netlist. Jos haluat VHDL-ulostuloverkkoluettelon, valitse Write VHDL Netlist. Aseta muut laiteasetukset ja napsauta OK.
Voit nyt syntetisoida suunnittelusi. Ohjelmisto lukee lähteen yhdistetyissä muodoissa files ja luo yhden srs:n file jota käytetään synteesiin.
6. Jos kohtaat ongelmia, katso lisätietoja ja vinkkejä kohdasta Erikielisten mallien vianmääritys, sivulla 47.
LO

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Sekakielisen lähteen käyttö Files

Luku 3: Syötteen valmistelu

Erikielisten mallien vianmääritys
Tämä osio sisältää vinkkejä tiettyjen tilanteiden käsittelemiseen, jotka saattavat syntyä sekakielisen suunnittelun yhteydessä.

VHDL File Tilata
Vain VHDL-malleissa tai sekarakenteissa, joissa ylätasoa ei ole määritetty, FPGA-synteesityökalut järjestävät VHDL:n automaattisesti uudelleen files jotta VHDL-paketit kootaan oikeassa järjestyksessä.
Jos sinulla on kuitenkin sekakielinen suunnittelu, jossa olet määrittänyt ylätason, sinun on määritettävä VHDL file tilata työkalu. Sinun tarvitsee tehdä tämä vain kerran valitsemalla Suorita-> Järjestä VHDL files käsky. Jos et tee tätä, saat virheilmoituksen.

VHDL globaalit signaalit
Tällä hetkellä et voi käyttää VHDL-maailmansignaaleja sekakielisissä malleissa, koska työkalu toteuttaa nämä signaalit vain VHDL-malleissa.

VHDL Boolean Generics -tietojen välittäminen Verilog-parametreiksi
Työkalu päättelee mustan laatikon VHDL-komponentille, jossa on Boolen yleiset ominaisuudet, jos tämä komponentti on instantoitu Verilog-suunnittelussa. Tämä johtuu siitä, että Verilog ei tunnista Boolen tietotyyppejä, joten Boolen arvo on esitettävä oikein. Jos VHDL Boolen yleisen arvo on TOSI ja Verilog-literaalia edustaa 1, Verilog-kääntäjä tulkitsee tämän mustaksi laatikoksi.
Mustan laatikon päättelemisen välttämiseksi VHDL-boolen geneerisen Verilog-literaalin, joka on asetettu arvoon TOSI, on oltava 1'b1, ei 1. Vastaavasti, jos VHDL-boolen geneerinen on EPÄTOSI, vastaavan Verilog-literaalin on oltava 1'b0, ei 0.ample näyttää, kuinka Boolen geneerisiä yhdisteitä esitetään niin, että ne ylittävät oikein VHDL-Verilog-rajan ilman, että mustaa laatikkoa päätellään.

VHDL-yksikön ilmoitus

Verilog Instantiation

Entiteetti abc on yleinen (
Number_Bits Divide_Bit );

: kokonaisluku : boolen

:= 0; := Väärin;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Sekakielisen lähteen käyttö Files

VHDL Genericsin hyväksyminen ilman mustaa laatikkoa
Siinä tapauksessa, että Verilog-komponenttiparametri (esimample [0:0] RSR = 1'b0) ei vastaa vastaavan VHDL-komponentin yleisen kokoa (RSR : kokonaisluku := 0), työkalu päättelee mustan laatikon.
Voit kiertää tämän poistamalla väylän leveyden merkinnän [0:0] Verilogista files. Huomaa, että sinun on käytettävä VHDL-yleistä tyyppiä kokonaisluku, koska muut tyypit eivät salli Verilog-komponentin asianmukaista sidontaa.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Inkrementaalisen kääntäjän käyttäminen

Luku 3: Syötteen valmistelu

Inkrementaalisen kääntäjän käyttäminen
Käytä Incremental Compiler -kulkua lyhentääksesi merkittävästi kääntäjän ajoaikaa suurissa suunnitelmissa. Ohjelmisto kääntää uudelleen vain asiaankuuluvalla tavalla files kun suunnittelumuutos tehdään ja käyttää kääntäjätietokantaa uudelleen. Kääntäjä luo SRS:n uudelleen file vain asianomaiselle moduulille ja välittömälle ylätason moduulille.
Suorita tämä kulku suorittamalla seuraavat toimet:
1. Lisää Verilog tai VHDL files suunnitteluun.
2. Ota käyttöön Inkrementaalinen kääntäminen -vaihtoehto Toteutusasetukset-paneelin Verilog- tai VHDL-välilehdeltä.
SRS file luodaan jokaiselle synwork-hakemiston suunnittelumoduulille.

3. Suorita kääntäjä ensimmäistä kertaa.
4. Jos suunnittelua on muutettu, suorita kääntäjä uudelleen.
Kääntäjä analysoi tietokannan ja määrittää, onko SRS files ovat ajan tasalla, jolloin vain muuttuneet moduulit ja välittömät ylätason moduulit luodaan uudelleen. Tämä voi auttaa parantamaan suunnittelun suoritusaikaa.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Inkrementaalisen kääntäjän käyttäminen

Rajoitukset
Inkrementaalinen kääntäjä ei tue:
· Kokoonpano files sisältyvät joko Verilog- tai VHDL-virtaukseen · Seka-HDL-virrat · Suunnittelut, joissa on ristikkäinen moduuliviittaus (XMR)

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Rakenteellisen Verilog-virran käyttäminen

Luku 3: Syötteen valmistelu

Rakenteellisen Verilog-virran käyttäminen
Synteesityökalu hyväksyy rakenteellisen Verilogin files panoksena suunnitteluprojektiisi. Rakenteellinen Verilog-kääntäjä suorittaa syntaksin semanttisia tarkistuksia kevyellä jäsentimellään parantaakseen suoritusaikaa. Tämä kääntäjä ei suorita monimutkaisia laitteistopoimintoja tai RTL-optimointitoimintoja, joten ohjelmisto suorittaa nopean rakenteellisen Verilog-käännöksen. files. Ohjelmisto voi lukea nämä luodut rakenteelliset Verilog-logot files, jos ne sisältävät:
· Teknologian primitiivien ilmentymät
· Yksinkertaiset määrityslausekkeet
· Verilog 2001:ssä ja vanhemmissa muodoissa määritetyt attribuutit
· Kaikki rakenteet attribuutteja lukuun ottamatta on määritettävä Verilog 95 -muodossa
Rakenteellisen Verilog-syötteen käyttäminen files:
1. Sinun on määritettävä rakenteellinen Verilog files sisällyttää suunnitteluusi. Voit tehdä tämän lisäämällä file projektiin jollakin seuraavista tavoista:
Projekti-> Lisää lähde File tai Lisää File -painiketta projektissa view Tcl-komento: add_file -rakentaja fileNimi
Tämä kulku voi sisältää vain rakenteellisen Verilogin files tai sekoitettu HDL files (Verilog/VHDL/EDF/SRS) sekä rakenteellinen Verilog-verkkolista files. Verilog/VHDL/EDF/SRS-esiintymiä ei kuitenkaan tueta rakenteellisessa Verilog-moduulissa.
2. Rakenteellinen Verilog files lisätään Projectin Structural Verilog -kansioon view. Voit myös lisätä files tähän hakemistoon, kun teet seuraavan:
Valitse rakenteellinen Verilog file. Napsauta hiiren kakkospainikkeella ja valitse File Vaihtoehdot. Valitse Structural Verilog valikosta File Kirjoita avattava valikko.
3. Suorita synteesi.
Synteesityökalu luo vm- tai edf-verkkolistan file riippuen määritetystä tekniikasta. Tämä prosessi on samanlainen kuin oletussynteesikulku.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Rakenteellisen Verilog-virran käyttäminen

Rajoitukset
Rakenteellisen Verilog-virran rajoitukset eivät tue seuraavia:
· RTL-esiintymät kaikille muille file tyypit · Hierarkkinen projektinhallinta (HPM) · Monimutkaiset tehtävät · Kääntäjäkohtaiset tilat ja kytkimet

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Työskentely Constraintin kanssa Files

Luku 3: Syötteen valmistelu

Työskentely Constraintin kanssa Files
Rajoitus files ovat tekstiä files, jotka SCOPE-käyttöliittymä luo automaattisesti (katso SCOPE-rajoitusten määrittäminen, sivulla 119) tai jotka luot manuaalisesti tekstieditorilla. Ne sisältävät Tcl-komentoja tai attribuutteja, jotka rajoittavat synteesiajon. Vaihtoehtoisesti voit asettaa rajoituksia lähdekoodiin, mutta tämä ei ole ensisijainen tapa.
Tämä osio sisältää tietoa aiheesta
· Milloin rajoitusta tulee käyttää Files lähdekoodin yli, sivulla 53
· Tekstieditorin käyttö rajoituksiin Files (Legacy), sivulla 54
· Tcl-syntaksiohjeet rajoituksille Files, sivulla 55
· Rajoituksen tarkistus Files, sivulla 56
· Lisätietoja tästä raportista on kohdassa Rajoitustarkistusraportti
viitekäsikirjan sivu 270, sivulla 56

Milloin rajoitusta tulee käyttää Files yli lähdekoodin
Voit lisätä rajoituksia rajoituksiin files (generoitu SCOPE-liittymällä tai syötetty tekstieditoriin) tai lähdekoodissa. Yleensä on parempi käyttää rajoituksia files, koska sinun ei tarvitse kääntää uudelleen, jotta rajoitukset tulevat voimaan. Se tekee myös lähdekoodistasi kannettavamman. Katso lisätietoja kohdasta SCOPE Editorin käyttäminen sivulla 112.
Jos sinulla on kuitenkin mustan laatikon ajoitusrajoituksia, kuten syn_tco, syn_tpd ja syn_tsu, sinun on syötettävä ne direktiiveinä lähdekoodiin. Toisin kuin attribuutit, direktiivit voidaan lisätä vain lähdekoodiin, ei rajoituksiin files. Katso Attribuuttien ja ohjeiden määrittäminen sivulla 90 saadaksesi lisätietoja ohjeiden lisäämisestä lähdekoodiin.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Työskentely Constraintin kanssa Files

Tekstieditorin käyttö rajoituksiin Files (perintö)
Voit käyttää Legacy SCOPE -editoria SDC-rajoitukseen files luotu ennen julkaisuversiota G-2012.09. On kuitenkin suositeltavaa, että käännät SDC:n files FDC:lle files ottaa käyttöön SCOPE-editorin uusin versio ja hyödyntää työkalun parannettua ajoitusrajoitusten käsittelyä.
Jos päätät käyttää vanhaa SCOPE-editoria, tässä osiossa näytetään, kuinka Tcl-rajoitus luodaan manuaalisesti. file. Ohjelmisto luo tämän automaattisesti file jos käytät rajoitusten syöttämiseen vanhaa SCOPE-editoria. Tcl-rajoitus file sisältää vain yleisiä ajoitusrajoituksia. Mustan laatikon rajoitukset on syötettävä lähdekoodiin. Lisätietoja on kohdassa Milloin rajoitusta käytetään Files lähdekoodin yli, sivulla 53.
1. Avaa a file muokattavaksi.
Varmista, että olet sulkenut SCOPE-ikkunan tai voit
korvaa aiemmat rajoitukset.
Luodaksesi uuden file, valitse File-> Uusi ja valitse rajoitus File
(SCOPE) -vaihtoehto. Kirjoita nimi file ja napsauta OK.
Muokkaa olemassa olevaa file, valitse File-> Avaa, aseta Files of Type filter to
Rajoitus Files (sdc) ja avaa file haluat.
2. Noudata Tcl Syntax Guidelines for Constraint -kohdan syntaksiohjeita Files, sivulla 55.
3. Syötä tarvitsemasi ajoitusrajoitukset. Katso syntaksi viitekäsikirjasta. Jos sinulla on mustan laatikon ajoitusrajoituksia, sinun on syötettävä ne lähdekoodiin.
4. Voit myös lisätä toimittajakohtaisia määritteitä rajoitteeseen file käyttämällä define_attribute. Katso Attribuuttien määrittäminen rajoituksissa File, sivulla 97 saadaksesi lisätietoja.
5. Tallenna file.
6. Lisää file projektiin kohdassa Muutosten tekeminen projektiin sivulla 62 kuvatulla tavalla ja suorita synteesi.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Työskentely Constraintin kanssa Files

Luku 3: Syötteen valmistelu

Tcl-syntaksiohjeet rajoituksille Files
Tämä osio kattaa yleiset ohjeet Tcl:n käyttämiseen rajoituksissa files:
· Tcl on isojen ja pienten kirjainten välinen ero.
· Objektien nimeäminen: Objektin nimen on vastattava HDL-koodissa olevaa nimeä. Sisällytä ilmentymien ja porttien nimet kohtaan curly aaltosulkeet { }. Älä käytä välilyöntejä nimissä. Käytä pistettä (.) erottaaksesi hierarkkiset nimet. Käytä Verilog-moduuleissa seuraavaa syntaksia, esimerkiksi portti ja
netin nimet:
v:solu [etuliite:]objektinnimi
Kun solu on suunnittelukokonaisuuden nimi, etuliite on etuliite, joka tunnistaa samannimiset objektit, objektin nimi on ilmentymäpolku pisteen (.) erottimella. Etuliite voi olla mikä tahansa seuraavista:

Etuliite (pienet kirjaimet) i: p: b: n:

Objektien ilmentymien nimet Porttien nimet (koko portti) Portin bittiosuus Verkkonimet

Käytä VHDL-moduuleissa seuraavaa syntaksia esimerkiksi porttia ja verkkoa
nimet VHDL-moduuleissa:
v:solu [.view] [etuliite:]objektin nimi
Missä v: tunnistaa sen a view objekti, lib on kirjaston nimi, solu on suunnittelukokonaisuuden nimi, view on arkkitehtuurin nimi, etuliite on etuliite, joka tunnistaa samannimiset objektit, ja objektinNimi on ilmentymäpolku pisteen (.) erottimella. View tarvitaan vain, jos suunnittelussa on useampi kuin yksi arkkitehtuuri. Katso yllä olevasta taulukosta objektien etuliitteet.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 3: Syötteen valmistelu

Työskentely Constraintin kanssa Files

· Nimiä vastaavat yleismerkit ovat * (tähti vastaa mitä tahansa määrää
merkit) ja ? (kysymysmerkki vastaa yhtä merkkiä). Nämä merkit eivät vastaa hierarkian erottimina käytettyjä pisteitä. esimample, seuraava merkkijono identifioi statereg-ilmentymän kaikki bitit statemod-moduulissa:
i:statemod.statereg[*]

Rajoitetta tarkistetaan Files
Voit tarkistaa syntaksin ja muut asiaankuuluvat tiedot rajoituksestasi files käyttämällä Constraint Check -komentoa. Luo rajoitusraportti seuraavasti:
1. Luo rajoitus file ja lisää se projektiisi.
2. Valitse Run->Constraint Check.
Tämä komento luo raportin, joka tarkistaa FPGA-synteesirajoitteen ajoitusrajoitusten syntaksin ja sovellettavuuden files projektillesi. Raportti kirjoitetaan tiedostoon projectName_cck.rpt file ja listaa seuraavat tiedot:
Rajoitukset, joita ei käytetä Rajoitukset, jotka ovat voimassa ja joita voidaan soveltaa suunnitteluun Jokerimerkkilaajennus rajoituksille Rajoitukset objekteille, joita ei ole olemassa
Lisätietoja tästä raportista on viitekäsikirjan kohdassa Rajoitustarkistusraportti sivulla 270.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

LUKU 4
Logiikkasynteesiprojektin perustaminen
Kun syntetisoit mallin Synopsys FPGA -synteesityökaluilla, sinun on määritettävä suunnittelullesi projekti. Seuraavassa kuvataan menettelyt logiikan synteesiprojektin määrittämiseksi:
· Projektin perustaminen Files, sivulla 58 · Projektin hallinta File Hierarkia, sivulla 66 · Toteutusten määrittäminen, sivulla 72 · Logiikkasynteesin toteutusasetusten määrittäminen, sivulla 75 · Attribuuttien ja ohjeiden määrittäminen, sivulla 90 · Haku Files, sivulla 98 · Arkistointi Files ja projektit, sivulla 101

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin perustaminen Files

Projektin perustaminen Files
Tässä osiossa kuvataan perusasiat projektin määrittämisestä ja hallinnasta file suunnittelua varten, mukaan lukien seuraavat tiedot:
· Projektin luominen File, sivulla 58 · Olemassa olevan projektin avaaminen File, sivulla 61 · Muutosten tekeminen projektiin, sivulla 62 · Projektin asettaminen View Näyttöasetukset, sivulla 63 · Verilog Include -polkujen päivittäminen vanhemmassa projektissa Files, sivulla 65
Tietylle esimampprojektin perustamisesta file, katso käyttämäsi työkalun opetusohjelma.

Projektin luominen File
Sinun on perustettava projekti file jokaiselle projektille. Projekti sisältää tiettyyn suunnitteluun tarvittavat tiedot: lähdeluettelon files, synteesin tulokset fileja laitteesi asetusasetukset. Seuraava menettely näyttää, kuinka projekti määritetään file käyttämällä yksittäisiä komentoja.
1. Aloita valitsemalla jokin seuraavista: File-> Rakenna projekti, File->Avaa projekti tai P-kuvake. Napsauta Uusi projekti.
Projekti-ikkunassa näkyy uusi projekti. Napsauta Lisää File -painiketta, paina F4 tai valitse Project->Add Source File komento. Lisää Files to Project -valintaikkuna avautuu.
2. Lisää lähde files projektiin.
Varmista, että lomakkeen yläreunassa oleva Look in -kenttä osoittaa oikealle
hakemistosta. The files on lueteltu laatikossa. Jos et näe files, tarkista, että FileTyyppi-kentän s on asetettu näyttämään oikea file tyyppi. Jos syötit sekoitettua files, noudata kohdassa Sekakielisen lähteen käyttäminen kuvattua menettelyä Files, sivulla 44.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin perustaminen Files

Luku 4: Loogisen synteesiprojektin määrittäminen

Voit lisätä kaikki files hakemistossa kerralla, napsauta Lisää kaikki -painiketta
lomakkeen oikealla puolella. Lisää files yksitellen, napsauta file luettelossa ja napsauta sitten Lisää-painiketta tai kaksoisnapsauta file nimi.
Voit lisätä kaikki files hakemistosta ja poista sitten tarpeettomat Poista-painikkeella.
Jos lisäät VHDL files, valitse sopiva kirjasto VHDL-kirjasto -ponnahdusvalikosta. Valitsemaasi kirjastoa käytetään kaikissa VHDL:issä files, kun napsautat valintaikkunassa OK.
Projektiikkunassasi näkyy uusi projekti file. Jos napsautat projektin vieressä olevaa plusmerkkiä ja laajennat sitä, näet seuraavan:
Kansio (kaksi kansiota sekakielisille malleille), jossa on lähde files.
Jos sinun files eivät ole projektihakemiston alla olevassa kansiossa, voit asettaa tämän asetuksen valitsemalla Options->Project View Vaihtoehdot ja tarkistaminen View hanke files kansioissa. Tämä erottaa yhden lajin file toisesta projektissa view laittamalla ne erillisiin kansioihin.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin perustaminen Files

Toteutus, jonka oletusarvo on rev_1. Toteutukset ovat
suunnitelmasi versioita synteesiohjelmiston yhteydessä, eivätkä ne korvaa ulkoista lähdekoodin ohjausohjelmistoa ja prosesseja. Useiden toteutusten avulla voit muokata laite- ja synteesivaihtoehtoja suunnitteluvaihtoehtojen tutkimiseksi. Synplify Prossa voi olla useita toteutuksia. Jokaisella toteutuksella on omat synteesi- ja laitevaihtoehdot sekä omat projektikohtaiset vaihtoehdot files.

3. Lisää kaikki tarvitsemasi kirjastot Verilog- tai VHDL-kirjaston lisäämiseksi edellisessä vaiheessa kuvatulla tavalla. file.
Lisää toimittajakohtaisille kirjastoille sopiva kirjasto file kohtaan
hanke. Huomaa, että joissakin perheissä kirjastot latautuvat automaattisesti, eikä niitä tarvitse erikseen lisätä projektiin file.
Jos haluat lisätä kolmannen osapuolen VHDL-pakettikirjaston, lisää sopiva .vhd file malliin vaiheessa 2 kuvatulla tavalla. Napsauta hiiren kakkospainikkeella file Projektissa view ja valitse File Valinnat tai valitse Projekti-> Aseta VHDL-kirjasto. Määritä kirjaston nimi, joka on yhteensopiva simulaattoreiden kanssa. esimample, MYLIB. Varmista, että tämä pakettikirjasto on ennen ylätason suunnittelua luettelossa files Projektissa view.
Lisätietoja Verilogin ja VHDL:n asettamisesta file asetukset, katso Verilog- ja VHDL-asetusten asettaminen sivulla 84. Voit myös määrittää nämä file vaihtoehtoja myöhemmin, ennen synteesin suorittamista.
Lisätietoja toimittajakohtaisista tiedoista toimittajamakrokirjastojen ja mustien bLoOxien käyttämisestä on kohdassa Optimointi Microsemi Designsille, sivulla 487.
Yleisille teknologiakomponenteille voit lisätä joko
teknologiasta riippumaton Verilog-kirjasto, joka toimitetaan ohjelmiston mukana

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin perustaminen Files

Luku 4: Loogisen synteesiprojektin määrittäminen

(install_dir/lib/generic_ technology/gtech.v) suunnitteluusi tai lisää oma yleinen komponenttikirjasto. Älä käytä molempia yhdessä, koska ne voivat aiheuttaa ristiriitoja.
4. Tarkista file tilata hankkeessa view. File järjestys on erityisen tärkeä VHDL:lle files.
VHDL:lle files, voit tilata automaattisesti files mennessä
valitsemalla Run->Arrange VHDL Files. Vaihtoehtoisesti liikuta manuaalisesti files Projektissa view. Paketti files:n on oltava luettelossa ensimmäisenä, koska ne käännetään ennen kuin niitä käytetään. Jos sinulla on suunnittelulohkoja hajallaan monille files, varmista, että sinulla on seuraavat asiat file järjestys: file entiteetin sisältävän on oltava ensin ja sen jälkeen arkkitehtuuri file, ja lopuksi file kokoonpanon kanssa.
Projektissa view, tarkista, että viimeinen file Projektissa view on
huipputason lähde file. Vaihtoehtoisesti voit määrittää ylätason file kun asetat laitteen asetukset.
5. Valitse File->Tallenna, kirjoita projektille nimi ja napsauta Tallenna. Projekti-ikkuna heijastaa tekemäsi muutokset.
6. Projektin sulkeminen file, valitse Sulje projekti -painike tai File-> Sulje projekti.

Olemassa olevan projektin avaaminen File
On kaksi tapaa avata projekti file: avoin projekti ja yleinen File -> Avaa komento.
1. Jos projekti, jonka haluat avata, on äskettäin työskennellyt projekti, voit valita sen suoraan: File->Viimeaikaiset projektit-> Projektin nimi.
2. Avaa mikä tahansa projekti jollakin seuraavista tavoista file:

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin perustaminen Files

Avaa Project Command

File-> Avaa komento

Valitse File->Avaa projekti, napsauta projektiikkunan vasemmalla puolella olevaa Avaa projekti -painiketta tai napsauta P-kuvaketta.
Avaa uusi projekti kaksoisnapsauttamalla sitä viimeaikaisten projektien luettelosta.
Muussa tapauksessa napsauta Olemassa oleva projekti -painiketta avataksesi Avaa-valintaikkunan ja valitse projekti.

Valitse File-> Avaa.
Määritä oikea hakemisto Look In: -kenttään.
Sarja File tyypistä projektiin Files (*.prj). Laatikossa luetellaan projekti files.
Kaksoisnapsauta projektia, jonka haluat avata.

Projekti avautuu Projekti-ikkunaan.

Muutosten tekeminen projektiin
Yleensä lisäät, poistat tai korvaat files.
1. Lähteen tai rajoitteen lisääminen files projektiin, valitse Lisää Files-painiketta tai Project->Add Source File avataksesi Valitse Files Lisää projektiin -valintaikkunaan. Katso Projektin luominen File, sivulla 58 saadaksesi lisätietoja.
2. Poistaaksesi a file projektista, napsauta file Projekti-ikkunassa ja paina Delete-näppäintä.
3. Korvaa a file projektissa,
Valitse file jonka haluat muuttaa Projekti-ikkunassa.
Napsauta Muuta File -painiketta tai valitse Projekti->Muuta File.
Lähteessä File avautuvassa valintaikkunassa, aseta Look In hakemistoon
missä uusi file sijaitsee. Uusi file on oltava samaa tyyppiä kuin file haluat vaihtaa.
Jos et näe omaasi file luettelossa, valitse tyyppi file tarvitset alkaen
the Files Tyyppi-kenttään.
Kaksoisnapsauta file. Uusi file korvaa projektin vanhan
lista. LO
4. Määrittää miten projekti files tallennetaan projektiin, napsauta hiiren kakkospainikkeella a file Projektissa view ja valitse File Vaihtoehdot. Aseta Tallenna File vaihtoehto joko Relative to Project tai Absolute Path.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin perustaminen Files

Luku 4: Loogisen synteesiprojektin määrittäminen

5. Tarkistaaksesi ajan stamp kohdassa a file, napsauta hiiren oikealla painikkeella a file Projektissa view ja valitse File Vaihtoehdot. Tarkista aika, jonka file muokattu viimeksi. Napsauta OK.

Asetusprojekti View Näyttöasetukset
Voit mukauttaa projektin organisaatiota ja näyttöä files. 1. Valitse Valinnat->Projekti View Vaihtoehdot. Projekti View Vaihtoehdot-lomake avautuu.

2. Järjestä erilaisia syötteitä files erillisissä kansioissa, tarkista View Projekti Files kansioissa.
Tämän valinnan valitseminen luo projektiin erilliset kansiot view rajoituksen vuoksi files ja lähde files.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin perustaminen Files

3. Ohjaus file näyttö, jossa on seuraavat:
Näytä automaattisesti kaikki files, valitsemalla Näytä projektikirjasto. Jos
tämä on valitsematon, projekti view ei näy files kunnes napsautat plussymbolia ja laajennat files kansiossa.
Valitse yksi projektin ruuduista File Nimi Näyttö-osio
muotoa määrittääksesi kuinka filenimet näytetään. Voit näyttää vain filenimi, suhteellinen polku tai absoluuttinen polku.
4. Vastaanottaja view hanke files mukautetuissa mukautetuissa kansioissa, tarkista View Projekti Files mukautetuissa kansioissa. Lisätietoja on kohdassa Mukautettujen kansioiden luominen sivulla 66. Tyyppikansiot näytetään vain, jos mukautetussa kansiossa on useita tyyppejä.

Mukautetut kansiot
© 2014 Synopsys, Inc. 64

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin perustaminen Files

Luku 4: Loogisen synteesiprojektin määrittäminen

5. Avaa useampi kuin yksi toteutus samassa projektissa view, valitse Salli useiden projektien avaaminen.
Projekti 1

Projekti 2

6. Ohjaa lähtöä file näyttö, jossa on seuraavat:
Tarkista Näytä kaikki Files Tuloshakemisto-ruutuun näyttääksesi kaikki tulokset
files syntyy synteesin jälkeen.
Muuta lähtöä file organisaatiota napsauttamalla jotakin otsikkopalkista
toteutustuloksissa view. Voit ryhmitellä files tyypin mukaan tai lajittele ne viimeisimmän muokkauspäivämäärän mukaan.
7. Vastaanottaja view file tiedot, valitse file Projektissa view, napsauta hiiren kakkospainikkeella ja valitse File Vaihtoehdot. esimample, voit tarkistaa päivämäärän a file muutettiin.
Verilog Include -polkujen päivittäminen vanhemmassa projektissa Files
Jos sinulla on projekti file luotu ohjelmiston vanhemmalla versiolla (ennen 8.1), Verilog sisältää polut tähän file ovat suhteessa tuloshakemistoon tai lähteeseen file `include-lauseiden kanssa. 8.1 jälkeisissä julkaisuissa projekti file `include polut ovat suhteessa projektiin file vain. Uusimpien julkaisujen graafinen käyttöliittymä ei automaattisesti päivitä vanhempaa prj:tä files noudattaa uusia sääntöjä. Päivittää ja käyttää vanhaa projektia file, tee jokin seuraavista:
· Muokkaa prj file tekstieditorissa ja lisää seuraavat tiedot
rivi ennen jokaista set_option -include_path:
set_option -projektin_suhteellinen_sisältää 1
· Aloita uusi projekti uudemmalla ohjelmistoversiolla ja poista
vanha projekti. Tämä tekee uudesta prj file noudata uutta sääntöä, jossa osat ovat suhteessa prj:ään file.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin hallinnointi File Hierarkia

Projektin hallinnointi File Hierarkia
Seuraavissa osissa kuvataan, kuinka voit luoda ja hallita mukautettuja kansioita ja files Projektissa view:
· Mukautettujen kansioiden luominen · Mukautettujen projektikansioiden muokkaaminen · Mukautetun muokkaaminen Files

Mukautettujen kansioiden luominen
Voit luoda loogisia kansioita ja mukauttaa niitä files eri hierarkiaryhmissä projektissasi view. Nämä kansiot voidaan määrittää millä tahansa nimellä tai hierarkiatasolla. esimample, voit sovittaa käyttöjärjestelmääsi mielivaltaisesti file rakenne tai HDL-logiikka hierarkia. Mukautetut kansiot erottuvat sinisestä väristään.

On olemassa useita tapoja luoda mukautettuja kansioita ja lisätä niitä sitten files heille projektissa. Käytä jotakin seuraavista tavoista:

1. Napsauta projektia hiiren kakkospainikkeella file tai muu mukautettu kansio ja valitse ponnahdusvalikosta Lisää kansio. Suorita sitten jokin seuraavista toimista file toiminnot:

Napsauta hiiren kakkospainikkeella niin

tuosta

fyioleuoLcrOafnileesitahnedr

valitse valitse

Sijoita kansioon. Alivalikko olemassa oleva kansio tai luo

uusi kansio.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin hallinnointi File Hierarkia

Luku 4: Loogisen synteesiprojektin määrittäminen

Huomaa, että voit nimetä kansion mielivaltaisesti, mutta älä käytä merkkiä (/), koska tämä on hierarkian erotinmerkki.
Nimeä kansio uudelleen napsauttamalla kansiota hiiren kakkospainikkeella ja valitsemalla Nimeä uudelleen
ponnahdusvalikosta. Näkyviin tulee Nimeä kansio uudelleen -valintaikkuna. määritä uusi nimi.
2. Käytä Lisää Files Projekti-valintaikkunaan lisätäksesi kansiohierarkian koko sisällön ja valinnaisesti sijoittaaksesi sen files mukautettuihin kansioihin, jotka vastaavat valintaikkunanäytössä lueteltuja käyttöjärjestelmän kansiohierarkioita.

Voit tehdä tämän valitsemalla Lisää File -painiketta projektissa view.
Valitse sitten haluamasi kansiot, kuten dsp, valintaikkunasta
napsauta Lisää-painiketta. Tämä sijoittaa kaikki files dsp-hierarkiasta juuri luomaasi mukautettuun kansioon.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin hallinnointi File Hierarkia

Aseta automaattisesti files mukautettuihin kansioihin, jotka vastaavat
käyttöjärjestelmän kansiohierarkiassa, valitse Lisää Files valintaikkunan mukautettuihin kansioihin.
Oletusarvoisesti mukautetun kansion nimi on sama kuin kansion nimi
sisältävät files tai kansio, joka lisätään projektiin. Voit kuitenkin muokata kansioiden nimeämistä napsauttamalla Kansiot-painiketta. Seuraava valintaikkuna tulee näkyviin.

Käyttääksesi:
Vain kansio, joka sisältää files kansion nimeksi, napsauta Käytä käyttöjärjestelmää
Kansion nimi.
Valitun kansion polun nimi tason määrittämiseksi
mukautetun kansion polun hierarkia.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin hallinnointi File Hierarkia

Luku 4: Loogisen synteesiprojektin määrittäminen

3. Voit vetää ja pudottaa files ja kansiot OS Explorer -sovelluksesta projektiin view. Tämä ominaisuus on käytettävissä Windows- ja Linux-työasemilla, joissa on KDE.
Kun vedät ja pudotat a file, se lisätään heti projektiin.
Jos yhtään projektia ei ole auki, ohjelmisto luo projektin.
Kun vedät ja pudotat a file kansion päälle, se sijoitetaan siihen
kansio. Aluksi Add Files to Project -valintaikkuna tulee näyttöön, jossa sinua pyydetään vahvistamaan files lisätään projektiin. Voit napsauttaa OK hyväksyäksesi files. Jos haluat tehdä muutoksia, voit napsauttaa Poista kaikki -painiketta ja määrittää uuden suodattimen tai vaihtoehdon.

Huomautus: Mukautettujen kansioiden näyttäminen projektissa view, valitse Valinnat->Projekti View Asetukset-valikko ja ota sitten käyttöön tai poista käytöstä valintaruutu View Projekti Files valintaikkunan mukautetuissa kansioissa.

Mukautettujen projektikansioiden käsittely
Seuraavassa kuvataan, kuinka voit poistaa files kansioista, poista kansioita ja muuta kansiohierarkiaa.
1. Poistaaksesi a file mukautetusta kansiosta joko:
Vedä ja pudota se toiseen kansioon tai projektiin. Korosta file, napsauta hiiren kakkospainikkeella ja valitse Poista kansiosta
ponnahdusvalikko.
Älä käytä Delete (DEL) -näppäintä, koska se poistaa file projektista.
2. Voit poistaa mukautetun kansion korostamalla sen, napsauttamalla hiiren kakkospainikkeella ja valitsemalla ponnahdusvalikosta Poista tai painamalla DEL-näppäintä. Kun poistat kansion, tee jokin seuraavista vaihtoehdoista:
Napsauta Kyllä poistaaksesi kansion ja files sisältyvät kansioon alkaen
hanke.
Napsauta Ei vain poistaaksesi kansion.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Projektin hallinnointi File Hierarkia

3. Mukautetun kansion hierarkian muuttaminen:
Vedä ja pudota kansio toiseen kansioon, jotta se on ali-
kansio tai projektin yli siirtääksesi sen ylimmälle tasolle.
Voit poistaa mukautetun kansion ylimmän tason hierarkian vetämällä ja pudottamalla
haluttu hierarkian alataso projektin yli. Poista sitten kansion tyhjä juurihakemisto.
esimample, jos olemassa oleva mukautettu kansiohakemisto on:
/Esimamples/Verilog/RTL
Oletetaan, että haluat vain yhden tason RTL-hierarkian, ja vedä ja pudota RTL projektin päälle. Tämän jälkeen voit poistaa /Examples/Verilog-hakemisto.

Mukautettua Files
Lisäksi voit suorittaa seuraavan tyyppisiä mukautettuja file toiminnot:
1. Näytön estäminen files Type-kansioissa, napsauta projektia hiiren kakkospainikkeella view ja valitse Projekti View Valinnat tai valitse Valinnat->Projekti View Vaihtoehdot. Poista vaihtoehto käytöstä View Projekti Files valintaikkunan Kirjoita kansiot -kohtaan.
2. Näytä files aakkosjärjestyksessä projektijärjestyksen sijaan, valitse Lajittele Files-painiketta projektissa view ohjauspaneeli. Napsauta alanuolinäppäintä paneelin vasemmassa alakulmassa kytkeäksesi ohjauspaneelin päälle ja pois.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Projektin hallinnointi File Hierarkia

Luku 4: Loogisen synteesiprojektin määrittäminen

Ohjauspaneelin vaihto
3. Järjestyksen muuttaminen files projektissa:
Muista poistaa mukautetut kansiot ja lajittelu käytöstä files. Vedä ja pudota a file haluttuun kohtaan luettelossa files.
4. Muuttaaksesi file kirjoita, vedä ja pudota se uudentyyppiseen kansioon. Ohjelmisto pyytää sinua vahvistamaan.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Toteutusten määrittäminen

Toteutusten määrittäminen
Toteutus on versio projektista, joka on toteutettu tietyillä rajoituksilla ja muilla asetuksilla. Projekti voi sisältää useita toteutuksia, joista jokaisella on omat asetukset.

Työskentely useiden toteutusten kanssa
Synplify Pro -työkalun avulla voit luoda useita saman mallin toteutuksia ja sitten vertailla tuloksia. Näin voit kokeilla erilaisia asetuksia samalle mallille. Toteutukset ovat suunnitelmasi versioita synteesiohjelmiston yhteydessä, eivätkä ne korvaa ulkoista lähdekoodin ohjausohjelmistoa ja prosesseja.
1. Napsauta Lisää toteutus -painiketta tai valitse Projekti-> Uusi toteutus ja aseta uudet laiteasetukset (Laite-välilehti), uudet asetukset (Asetukset-välilehti) tai uusi rajoitus file (Rajoitukset-välilehti).
Ohjelmisto luo projektiin toisen toteutuksen view. Uudella toteutuksella on sama nimi kuin edellisellä, mutta eri numeroliitteellä. Seuraavassa kuvassa on kaksi toteutusta, rev1 ja rev2, ja nykyinen (aktiivinen) toteutus on korostettuna.

Uusi toteutus käyttää samaa lähdekoodia files, mutta eri laitevaihtoehdot ja rajoitukset. Se kopioi joitain files edellisestä toteutuksesta: tlg-loki file, srs RTL -verkkolista fileja design_fsm.sdc file FSM Explorerin luoma. Ohjelmisto pitää toistettavan historian synteesiajoista.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Toteutusten määrittäminen

Luku 4: Loogisen synteesiprojektin määrittäminen

2. Suorita synteesi uudelleen uusilla asetuksilla.
Jos haluat suorittaa vain nykyisen toteutuksen, napsauta Suorita.
Jos haluat suorittaa kaikki projektin toteutukset, valitse Suorita-> Suorita kaikki
Toteutukset.
Voit käyttää useita toteutuksia kokeillaksesi eri osaa tai kokeillaksesi eri taajuudella. Katso Logiikkasynteesin toteutusasetusten asettaminen sivulla 75 saadaksesi tietoja asetusvaihtoehdoista.
Projekti view näyttää kaikki toteutukset, joissa aktiivinen toteutus on korostettu ja vastaava tulos files luotu toteutustuloksissa näkyvälle aktiiviselle toteutukselle view oikealla; aktiivisen toteutuksen muuttaminen muuttaa tulosta file näyttö. Watch-ikkuna seuraa aktiivista toteutusta. Jos määrität tämän ikkunan katsomaan kaikkia toteutuksia, uusi toteutus päivitetään automaattisesti ikkunaan.
3. Vertaa tuloksia.
Käytä Watch-ikkunaa valittujen kriteerien vertailuun. Varmista, että asetat
toteutukset, joita haluat verrata Configure Watch -komentoon. Katso lisätietoja kohdasta Watch-ikkunan käyttäminen sivulla 190.

Vertaaksesi tietoja, vertaa lokia file tuloksia.
4. Nimeäksesi toteutuksen uudelleen napsauta hiiren oikealla painikkeella toteutuksen nimeä projektissa view, valitse ponnahdusvalikosta Muuta toteutuksen nimi ja kirjoita uusi nimi.
Huomaa, että nykyinen käyttöliittymä korvaa toteutuksen; 9.0:aa edeltävät julkaisut säilyttävät uudelleennimettävän toteutuksen.
5. Toteutuksen kopioimiseksi napsauta hiiren oikeaa painiketta toteutuksen nimeä projektissa view, valitse ponnahdusvalikosta Kopioi toteutus ja kirjoita kopiolle uusi nimi.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Toteutusten määrittäminen

6. Jos haluat poistaa toteutuksen, napsauta hiiren oikealla painikkeella toteutuksen nimeä projektissa viewja valitse ponnahdusvalikosta Poista toteutus.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen
Logiikkasynteesin toteutusasetusten asettaminen
Voit asettaa synteesitoteutuksillesi globaaleja vaihtoehtoja, joista osa on teknologiakohtaisia. Tässä osiossa kerrotaan, kuinka voit määrittää yleisiä asetuksia, kuten laite, optimointi ja file vaihtoehtoja Toteutusasetukset-komennolla. Lisätietoja toteutuksen rajoitusten asettamisesta on kohdassa SCOPE-rajoitusten määrittäminen, sivulla 119. Lisätietoja yleisten asetusten ohittamisesta yksittäisillä attribuutteilla tai direktiiveillä on kohdassa Attribuuttien ja ohjeiden määrittäminen, sivulla 90.
Tässä osiossa käsitellään seuraavia aiheita:
· Laiteasetusten asettaminen, sivulla 75 · Optimointiasetusten määrittäminen, sivulla 78 · Yleisen taajuuden ja rajoitteen määrittäminen Files, sivulla 80 · Tulosasetusten määrittäminen, sivulla 82 · Ajoitusraportin lähdön määrittäminen, sivulla 84 · Verilog- ja VHDL-asetusten määrittäminen, sivulla 84
Laiteasetusten asettaminen
Laiteasetukset ovat osa yleisiä asetuksia, jotka voit määrittää synteesiajolle. Ne sisältävät osien valinnan (teknologia, osa ja nopeusluokka) ja toteutusvaihtoehdot (I/O-liitos ja fanouts). Vaihtoehdot ja näiden vaihtoehtojen toteutus voivat vaihdella tekniikan mukaan, joten katso lisätietoja toimittajan vaihtoehdoista viitekäsikirjan myyjäluvuista.
1. Avaa Toteutusasetukset-lomake napsauttamalla Toteutusasetukset-painiketta tai valitsemalla Projekti->Toteutusasetukset ja napsauta yläreunassa olevaa Laite-välilehteä, jos se ei ole jo valittuna.
2. Valitse tekniikka, osa, paketti ja nopeus. Saatavilla olevat vaihtoehdot vaihtelevat valitsemasi tekniikan mukaan.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
3. Aseta laitekartoitusasetukset. Vaihtoehdot vaihtelevat valitsemasi tekniikan mukaan.
Jos et ole varma vaihtoehdon merkityksestä, napsauta vaihtoehtoa nähdäksesi
kuvaus alla olevassa laatikossa. Jos haluat täydelliset kuvaukset vaihtoehdoista, napsauta F1 tai katso asianmukaista toimittajaa koskevaa lukua viiteoppaassa.
Jos haluat määrittää vaihtoehdon, kirjoita arvo tai ota se käyttöön valitsemalla valintaruutu.
Lisätietoja fanout-rajojen asettamisesta ja uudelleenajastuksesta on kohdassa Fanout-rajojen asettaminen sivulla 348 ja uudelleenajastus sivulla 334. Lisätietoja muista toimittajakohtaisista vaihtoehdoista on viiteoppaan vastaavan toimittajan luvussa ja teknologiaperheessä.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen

4. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK.
5. Syntetisoi malli napsauttamalla Suorita-painiketta. Ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.
6. Aseta laiteasetukset komentosarjalla käyttämällä set_option Tcl-komentoa. Seuraavassa taulukossa on aakkosellinen luettelo Laite-välilehden laitevaihtoehdoista, jotka on yhdistetty vastaaviin Tcl-komentoihin. Koska vaihtoehdot ovat teknologia- ja perhepohjaisia, kaikki taulukossa luetellut vaihtoehdot eivät välttämättä ole käytettävissä valitussa tekniikassa. Kaikki komennot alkavat tekstillä set_option, jota seuraa sarakkeen syntaksi kuvan mukaisesti. Katso Reference Manual -oppaasta kattavin luettelo toimittajasi vaihtoehdoista.
Seuraava taulukko näyttää suurimman osan laitevaihtoehdoista.

Vaihtoehto Annotated Properties for Analyst Disable I/O Insertion Fanout Guide

Tcl-komento (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen

Vaihtoehto

Tcl-komento (set_option…)

Paketti

-paketti pkg_nimi

Osa

-osan osan_nimi

Ratkaise sekaohjaimet

-resolve_multiple_driver {1|0}

Nopeus

-speed_grade speed_grade

Tekniikka

-teknologian avainsana

Päivitä käännöspisteen ajoitustiedot -update_models_cp {0|1}

HDL-analyytikkotietokannan luominen -hdl_qload {1|0}

Optimointiasetusten asettaminen
Optimointivaihtoehdot ovat osa yleisiä asetuksia, jotka voit määrittää toteutukselle. Tässä osiossa kerrotaan, kuinka voit määrittää asetuksia, kuten taajuuden ja globaaleja optimointiasetuksia, kuten resurssien jakamista. Voit myös määrittää joitain näistä vaihtoehdoista käyttöliittymän asianmukaisilla painikkeilla.
1. Avaa Käyttöönottoasetukset-lomake napsauttamalla Toteutusasetukset-painiketta tai valitsemalla Projekti->Toteutusasetukset ja napsauta Asetukset-välilehteä yläreunassa.
2. Napsauta haluamiasi optimointivaihtoehtoja joko lomakkeessa tai projektissa view. Valinnat vaihtelevat tekniikan mukaan. Jos vaihtoehtoa ei ole saatavilla teknologiallesi, se näkyy harmaana. Vaihtoehtojen määrittäminen yhdessä paikassa päivittää sen automaattisesti toisessa paikassa.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen

Projekti View

Optimointiasetukset Toteutusasetukset->Asetukset

Lisätietoja näiden optimointien käytöstä on seuraavissa osioissa:

FSM-kääntäjä FSM Explorer
Resurssien jaon uudelleen ajoitus

Tilakoneiden optimointi, sivulla 354
FSM Explorerin suorittaminen, sivulla 359 Huomautus: Vain osa Microsemi-tekniikoista tukee FSM Explorer -vaihtoehtoa. Käytä Projekti->Toteutusasetukset->Asetukset-paneelia määrittääksesi, tuetaanko tätä vaihtoehtoa työkalussasi määrittämäsi laitteen kanssa.
Resurssien jakaminen, sivulla 352
Uudelleenajoitus, sivulla 334

Vastaavat Tcl set_option -komennon vaihtoehdot ovat seuraavat:

Vaihtoehto FSM Compiler FSM Explorer Resource Sharing Retiming

set_option Tcl-komentooptio -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resurssien_jako {1|0} -uudelleenajastus {1|0}

3. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
4. Suorita synteesi napsauttamalla Suorita-painiketta.
Ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.
HDL-analyytikkotietokannan luominen
Oletusarvoisesti ohjelmisto lukee koko suunnitelman, suorittaa logiikan optimoinnit ja ajoituksen etenemisen ja kirjoittaa tulosteen yhteen verkkolistaan (srs). Suunnitelmien kasvaessa suunnittelun suorittamiseen ja virheenkorjaukseen kuluva aika muuttuu haastavammaksi.
Tämä vaihtoehto mahdollistaa kääntäjän esiosion suunnittelun useiksi moduuleiksi, jotka kirjoitetaan erilliseen netlistiin files (srs). Ota tämä asetus käyttöön valitsemalla HDL Analyst Database Generation -valintaruutu Toteutusasetukset-valintaikkunan Asetukset-välilehdessä. Tämä ominaisuus parantaa muistin käyttöä merkittävästi suurissa malleissa.
Tämä ominaisuus voidaan ottaa käyttöön myös Tcl Script -ikkunasta käyttämällä seuraavaa set_option Tcl-komentoa:
set_option -hdl_qload 1
Kun HDL Analyst Database Generation -vaihtoehto on otettu käyttöön, käytä HDL Analyst -työkalun Incremental Quick Load -vaihtoehtoa näyttääksesi mallin käyttämällä joko yhtä verkkolistaa (srs) tai useita huipputason RTL-moduuliverkkolistoja (srs). Työkalu voi viedä eteenpäintage tämän ominaisuuden lataamalla dynaamisesti vain siihen liittyvän suunnitteluhierarkian. esimamphierarkiaselain voi laajentaa vain alemman tason hierarkiaa tarpeen mukaan nopeaa latausta varten. Incremental Quick Load -vaihtoehto sijaitsee HDL Analyst Options -valintaikkunan Yleiset-paneelissa. Katso Yleispaneeli sivulla 304.

Yleisen taajuuden ja rajoitteen määrittäminen Files

Tämä menettely kertoo, kuinka asetat yleisen taajuuden ja määrität rajoituksen files toteuttamista varten.

1. Jos haluat määrittää yleisen taajuuden, tee jokin seuraavista:

Kirjoita projektiin globaali taajuus view.

Avaa Käyttöönottovaihtoehdot-lomake napsauttamalla Toteutus

Asetukset-painike Rajoitukset-välilehti.

VALINTA

Projekti-> Toteutus

Vaihtoehdot,

napsauta

the

Vastaava Tcl set_option -komento on -taajuus FrequencyValue.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen
Voit ohittaa globaalin taajuuden paikallisilla rajoituksilla, kuten on kuvattu kohdassa SCOPE-rajoitusten määrittäminen, sivulla 119. Synplify Pro -työkalussa voit luoda automaattisesti kellorajoituksia suunnittelullesi sen sijaan, että määrität yleisen taajuuden. Katso lisätietoja kohdasta Automaattisten rajoitusten käyttäminen sivulla 291.
Global Frequency and Constraints Project View
Toteutusvaihtoehdot-> Rajoitukset

2. Määritä rajoitus files toteuttaaksesi, tee jokin seuraavista:
Valitse Projekti-> Toteutusasetukset-> Rajoitukset. Tarkista rajoitus
files, jota haluat käyttää projektissa.
Voit myös napsauttaa Toteutusasetukset->Rajoitukset-paneelista
lisää rajoitus file.
Kun haluamasi toteutus on valittuna, napsauta Lisää File in
Projekti view, ja lisää rajoitus files tarvitset.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
Rajoituksen luomiseksi files, katso SCOPE-rajoitusten määrittäminen sivulla 119.
3. Rajoituksen poistaminen files toteutuksesta, tee jokin seuraavista:
Valitse Projekti-> Toteutusasetukset-> Rajoitukset. Napsauta pois valintaruutua
vieressä file nimi.
Projektissa view, napsauta rajoitusta hiiren kakkospainikkeella file poistettava ja
valitse Poista projektista.
Tämä poistaa rajoituksen file toteutuksesta, mutta ei poista sitä.
4. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK.
Kun syntetisoit suunnitelman, ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.
Tulosasetusten määrittäminen
Tässä osiossa kerrotaan, kuinka voit määrittää kriteerit synteesiajon tulosteelle.
1. Avaa Käyttöönottoasetukset-lomake napsauttamalla Toteutusasetukset-painiketta tai valitsemalla Projekti->Toteutusasetukset ja napsauta Toteutustulokset-välilehteä yläreunassa.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen

2. Määritä tulos files jonka haluat luoda.
Luodaksesi kartoitetun verkkolistan files, napsauta Kirjoita Mapped Verilog Netlist tai Kirjoita
Kartoitettu VHDL-verkkolista.
Luoda toimittajakohtainen rajoitus file eteenpäin huomautusta varten,
napsauta Kirjoita toimittajan rajoitus File. Katso lisätietoja tästä raportista kohdasta Rajoitustarkistusraportti, sivulla 270., viitekäsikirja, sivulla 56 saadaksesi lisätietoja.
3. Aseta hakemisto, johon haluat kirjoittaa tulokset.
4. Aseta tulosteen muoto file. Vastaava komentosarjan Tcl-komento on muoto projekti -tulos_muoto.
Haluat ehkä myös määrittää attribuutteja ohjaamaan nimikartoitusta. Katso lisätietoja vastaavan toimittajan luvusta viitekäsikirjassa.
5. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK.
Kun syntetisoit suunnitelman, ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
Ajoitusraportin lähdön määrittäminen
Voit määrittää, kuinka paljon ajoitusraportissa raportoidaan asettamalla seuraavat asetukset.
1. Valitse Project-> Implementation Options ja napsauta Ajoitusraportti-välilehteä. 2. Aseta kriittisten polkujen määrä, jotka haluat ohjelmiston raportoivan.

3. Määritä alku- ja loppupisteiden lukumäärä, jotka haluat nähdä kriittisten polkujen osissa.
4. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK. Kun syntetisoit suunnitelman, ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.
Verilog- ja VHDL-asetusten asettaminen
Kun määrität Verilog- ja VHDL-lähteen files projektissasi, voit myös määrittää tiettyjä kääntäjäasetuksia.
Verilogin asettaminen File Vaihtoehdot
Asetat Verilogin file vaihtoehdot valitsemalla joko Project-> Implementation Options-> Verilog tai Options-> Configure Verilog Compiler.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen

1. Määritä käytettävä Verilog-muoto.
Kääntäjän asettaminen maailmanlaajuisesti kaikille files projektissa, valitse
Projekti-> Toteutusasetukset-> Verilog. Jos käytät Verilog 2001:tä tai SystemVerilogia, katso tuetut rakenteet viiteoppaasta.
Verilog-kääntäjän määrittäminen per file perusteella, valitse file in
Projekti view. Napsauta hiiren kakkospainikkeella ja valitse File Vaihtoehdot. Valitse sopiva kääntäjä. Oletusarvoinen Verilog file uusien projektien muoto on SystemVerilog.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
2. Määritä huipputason moduuli, jos et jo tehnyt sitä projektissa view.
3. Voit poimia parametrit lähdekoodista seuraavasti:
Napsauta Pura parametrit. Jos haluat ohittaa oletusarvon, anna parametrille uusi arvo.
Ohjelmisto käyttää uutta arvoa vain nykyisessä toteutuksessa. Huomaa, että parametrien purkamista ei tueta sekarakenteissa.

4. Kirjoita käsky kääntäjädirektiiveihin välilyönnillä erottamaan lauseet. Voit kirjoittaa komentoja, jotka tavallisesti syötät koodiin 'ifdef- ja 'define-käskyillä. esimample, ABC=30 johtaa siihen, että ohjelmisto kirjoittaa projektiin seuraavat lauseet file:
set_option -hdl_define -set "ABC=30"
LO

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen
5. Määritä Sisällytä polkujärjestys -kohdassa Verilogin include-komentojen hakupolut filejotka ovat projektissasi. Käytä laatikon oikeassa yläkulmassa olevia painikkeita lisätäksesi, poistaaksesi tai järjestääksesi uudelleen polkuja.
6. Määritä Kirjastohakemistot-kohdassa polku kirjaston sisältävään hakemistoon files projektillesi. Käytä laatikon oikeassa yläkulmassa olevia painikkeita lisätäksesi, poistaaksesi tai järjestääksesi uudelleen polkuja.
7. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK. Kun syntetisoit suunnitelman, ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logiikkasynteesiprojektin määrittäminen Logiikkasynteesin toteutusvaihtoehtojen asettaminen
VHDL:n asettaminen File Vaihtoehdot
Asetat VHDL:n file vaihtoehdot valitsemalla joko Project-> Implementation Options->VHDL tai Options-> Configure VHDL Compiler.

VHDL-lähteelle voit määrittää alla kuvatut asetukset.
1. Määritä huipputason moduuli, jos et jo tehnyt sitä projektissa view. Jos ylätason moduuli ei sijaitse oletustyökirjastossa, sinun on määritettävä kirjasto, josta kääntäjä löytää moduulin. Lisätietoja tämän tekemisestä on kohdassa VHDL-paneeli sivulla 200.
Voit käyttää tätä vaihtoehtoa myös sekakielisissä malleissa tai kun haluat määrittää moduulin, joka ei ole varsinainen huipputason entiteetti HDL Analyst -näytölle ja LdOebuggingille kaaviossa. views. 2. Käyttäjän määrittämää tilan konekoodausta varten toimi seuraavasti:
Määritä käytettävän koodauksen tyyppi.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Logiikkasynteesin toteutusvaihtoehtojen asettaminen Luku 4: Logiikkasynteesiprojektin määrittäminen
Poista FSM-kääntäjä käytöstä.
Suunnitelman syntetisoinnissa ohjelmisto käyttää tässä asettamiasi kääntäjäkäskyjä tilakoneiden koodaamiseen eikä suorita FSM-kääntäjää, joka ohittaisi kääntäjän käskyt. Vaihtoehtoisesti voit määrittää tilakoneita syn_encoding-attribuutilla, kuten on kuvattu kohdassa Tilakoneiden määrittäminen VHDL:ssä, sivulla 308.
3. Poimi yleiset tiedot lähdekoodista seuraavasti:
Napsauta Pura yleiset vakiot. Voit ohittaa oletusarvon kirjoittamalla uuden arvon yleiselle arvolle.
Ohjelmisto käyttää uutta arvoa vain nykyisessä toteutuksessa. Huomaa, että et voi poimia yleisiä tietoja, jos sinulla on sekakielinen suunnittelu.

4. Työntääksesi tristates prosessin/lohkon rajojen yli, tarkista, että Push Tristates on käytössä. Katso lisätietoja kohdasta Push Tristates -vaihtoehto sivulla 212 viiteoppaassa.
5. Määritä synthesis_on- ja synthesis_off-direktiivien tulkinta:
Saada kääntäjä tulkitsemaan synthesis_on- ja synthesis_off-direktiivejä
kuten translate_on/translate_off, ota käyttöön Synthesis On/Off Implemented as Translate On/Off -vaihtoehto.
Varmista, että ohittaaksesi synthesis_on- ja synthesis_off-direktiivit
tätä vaihtoehtoa ei ole valittu. Katso lisätietoja kohdasta translate_off/translate_on sivulla 226 viiteoppaasta.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Attribuuttien ja ohjeiden määrittäminen

6. Aseta muut toteutusasetukset tarpeen mukaan (katso vaihtoehtoluettelo kohdasta Logiikkasynteesin toteutusasetusten asettaminen, sivulla 75). Napsauta OK.
Kun syntetisoit suunnitelman, ohjelmisto kokoaa ja kartoittaa suunnittelun määrittämiesi vaihtoehtojen avulla.

Attribuuttien ja ohjeiden määrittäminen

Attribuutit ja käskyt ovat määrityksiä, jotka määrität suunnitteluobjekteille ohjataksesi tapaa, jolla suunnittelusi analysoidaan, optimoidaan ja kartoitetaan.
Attribuutit ohjauskartoituksen optimoinnit ja käskyt ohjaavat kääntäjien optimointia. Tämän eron vuoksi sinun on määritettävä direktiivit lähdekoodissa. Tässä taulukossa kuvataan menetelmät, jotka ovat käytettävissä määritteiden ja ohjeiden määrittelyjen luomiseen:

VHDL Verilog SCOPE Editorin rajoitukset File

Ominaisuudet Kyllä Kyllä Kyllä Kyllä

Direktiivit Kyllä Kyllä Ei Ei Ei

On parempi määrittää attribuutit SCOPE-editorissa tai rajoituksissa file, koska sinun ei tarvitse kääntää mallia uudelleen ensin. Ohjeita varten sinun on laadittava malli, jotta ne tulevat voimaan.
Jos SOVELTAMISALA/rajoitukset file ja HDL-lähdekoodi on määritetty mallille, rajoitukset ovat etusijalla, kun on ristiriitoja.
Katso lisätietoja seuraavista:
· Attribuuttien ja ohjeiden määrittäminen VHDL:ssä, sivulla 91 · Attribuuttien ja ohjeiden määrittäminen Verilogissa, sivulla 92 · Attribuuttien määrittäminen SCOPE-editorissa, sivulla 93 · Attribuuttien määrittäminen rajoituksissa File, sivulla 97

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Attribuuttien ja ohjeiden määrittäminen

Luku 4: Loogisen synteesiprojektin määrittäminen

Attribuuttien ja ohjeiden määrittäminen VHDL:ssä
Voit käyttää muita menetelmiä lisätäksesi attribuutteja objekteihin, kuten on lueteltu kohdassa Attribuuttien ja ohjeiden määrittäminen, sivulla 90. Voit kuitenkin määrittää direktiivejä vain lähdekoodissa. VHDL:ssä on kaksi tapaa määrittää attribuutit ja käskyt:
· Ennalta määritetyn attribuuttipaketin käyttäminen
· Määritteen ilmoittaminen aina, kun sitä käytetään
Lisätietoja VHDL-attribuuttien syntaksista on viiteoppaan kohdassa VHDL-attribuuttien ja ohjeiden syntaksi, sivulla 561.

Ennalta määritetyn VHDL-määritepaketin käyttäminen
AdvantagEnnalta määritetyn paketin käyttäminen edellyttää, että et määritä attribuutteja ja käskyjä uudelleen joka kerta, kun sisällytät ne lähdekoodiin. Haitattage on, että lähdekoodisi on vähemmän kannettava. Attribuuttipaketti sijaitsee hakemistossa installDirectory/lib/vhd/synattr.vhd.
1. Jos haluat käyttää ohjelmistokirjastoon sisältyvää ennalta määritettyä attribuuttipakettia, lisää syntaksiin seuraavat rivit:
kirjasto synplify; käytä synplify.attributes.all;
2. Lisää haluamasi attribuutti tai käsky suunnitteluyksikköilmoituksen jälkeen.
ilmoitukset ; attribuutti objektin attribuutin_nimi : objektityyppi on arvo ;
esimampseuraavat:
entiteetti simpledff on portti (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
clk:n attribuutti syn_noclockbuf: signaali on tosi;
Lisätietoja syntaksikäytännöistä on viiteoppaan kohdassa VHDL-attribuutti- ja ohjesyntaksi sivulla 561.
3. Lisää lähde file projektiin.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Attribuuttien ja ohjeiden määrittäminen

VHDL-attribuuttien ja -ohjeiden ilmoittaminen
Jos et käytä attribuuttipakettia, sinun on määritettävä attribuutit uudelleen aina, kun sisällytät ne lähdekoodiin.
1. Joka kerta kun käytät attribuuttia tai käskyä, määritä se välittömästi suunnitteluyksikön ilmoitusten jälkeen käyttämällä seuraavaa syntaksia:
suunnitteluyksikön_ilmoitus ; attribuutti attribuuttiName : tietotyyppi ; attribuutti attribuuttiName of objectName : objektityyppi on arvo ;
esimampseuraavat:
entiteetti simpledff on portti (q: out bit_vector(7 downto 0); d : in bit_vector(7 downto 0); clk : in bit);
attribuutti syn_noclockbuf : boolen; clk:n attribuutti syn_noclockbuf :signal on tosi;
2. Lisää lähde file projektiin.

Attribuuttien ja ohjeiden määrittäminen Verilogissa
Voit käyttää muita menetelmiä attribuuttien lisäämiseen objekteihin kohdassa Attribuuttien ja ohjeiden määrittäminen sivulla 90 kuvatulla tavalla. Voit kuitenkin määrittää direktiivejä vain lähdekoodissa.
Verilogilla ei ole ennalta määritettyjä synteesimääritteitä ja -ohjeita, joten sinun on lisättävä ne kommentteina. Attribuutin tai direktiivin nimeä edeltää avainsana synteesi. Verilog files ovat isot ja pienet kirjaimet erottelevat, joten attribuutit ja direktiivit on määritettävä täsmälleen niiden syntaksikuvauksissa esitetyllä tavalla. Jos haluat lisätietoja syntaksista, katso Verilog-attribuutti- ja ohjesyntaksi sivulla 363 Reference Manual.
1. Jos haluat lisätä attribuutin tai käskyn Verilogiin, käytä Verilog-rivi- tai lohkokommenttisyntaksia (C-tyylinen) suoraan suunnitteluobjektin jälkeen. Estokommenttien on edeltävä puolipiste, jos sellainen on.
LO

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Attribuuttien ja ohjeiden määrittäminen

Luku 4: Loogisen synteesiprojektin määrittäminen

Verilog Block Comment Syntaksi
/* synteesi attribuuttiNimi = arvo */ /* synteesihakemistoNimi = arvo */

Verilog Line Comment Syntaksi
// synteesi attribuuttiName = arvo // synteesihakemistoNimi = arvo

Jos haluat lisätietoja syntaksisäännöistä, katso Verilog-attribuutti- ja ohjesyntaksi, sivulla 363 viiteoppaassa. Seuraavat ovat mmamples:
module fifo(out, in) /* synthesis syn_hier = "kova" */;
2. Jos haluat liittää useita attribuutteja tai käskyjä samaan objektiin, erota attribuutit välilyönneillä, mutta älä toista synteesiavainsanaa. Älä käytä pilkkuja. esimampseuraavat:
tapaustila /* synteesi täysi_tapaus rinnakkainen_tapaus */;
3. Jos useita rekistereitä on määritetty käyttämällä yhtä Verilog reg -käskyä ja niihin sovelletaan attribuuttia, synteesiohjelmisto käyttää vain reg-käskyn viimeistä ilmoitettua rekisteriä. esimampseuraavat:
reg [5:0] q, q_a, q_b, q_c, q_d /* synteesi syn_preserve=1 */;
Syn_preserve-attribuuttia käytetään vain q_d:ssä. Tämä on synteesityökalujen odotettu käyttäytyminen. Jos haluat käyttää tätä määritettä kaikkiin rekistereihin, sinun on käytettävä erillistä Verilog reg -lausetta jokaiselle rekisterille ja käytettävä määritettä.

Attribuuttien määrittäminen SCOPE-editorilla
SCOPE-ikkuna tarjoaa helppokäyttöisen käyttöliittymän minkä tahansa määritteen lisäämiseen. Et voi käyttää sitä ohjeiden lisäämiseen, koska ne on lisättävä lähteeseen files. (Katso Attribuuttien ja ohjeiden määrittäminen VHDL:ssä sivulla 91 tai Attribuuttien ja ohjeiden määrittäminen Verilogissa sivulla 92). Seuraava menettely näyttää, kuinka attribuutti lisätään suoraan SCOPE-ikkunaan.
1. Aloita kootulla mallilla ja avaa SCOPE-ikkuna. Attribuuttien lisääminen olemassa olevaan rajoitteeseen file, avaa SCOPE-ikkuna napsauttamalla olemassa olevaa file Projektissa view. Attribuuttien lisääminen uuteen file, napsauta SCOPE-kuvaketta ja napsauta Initialize avataksesi SCOPE-ikkunan.
2. Napsauta SCOPE-ikkunan alaosassa olevaa Attribuutit-välilehteä.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Loogisen synteesiprojektin määrittäminen

Attribuuttien ja ohjeiden määrittäminen

Voit joko valita ensin kohteen (vaihe 3) tai attribuutin ensin (vaihe 4).

3. Määritä objekti tekemällä jokin seuraavista Objekti-sarakkeesta. Jos määritit jo määritteen, Object-sarakkeessa luetellaan vain kyseiselle määritteelle kelvolliset objektivalinnat.
Valitse objektin tyyppi Objektisuodatin -sarakkeesta ja valitse sitten
objekti Objekti-sarakkeen valintaluettelosta. Tämä on paras tapa varmistaa, että määrität sopivan objektin oikealla syntaksilla.

LO
Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Attribuuttien ja ohjeiden määrittäminen

Luku 4: Loogisen synteesiprojektin määrittäminen

Vedä objekti, johon haluat liittää määritteen, osoitteesta
RTL tai tekniikka views SCOPE-ikkunan Object-sarakkeeseen. Joidenkin määritteiden kohdalla vetäminen ja pudottaminen ei välttämättä valitse oikeaa objektia. esimampJos haluat asettaa syn_hier-arvon moduulille tai entiteetille, kuten an and gate, sinun on asetettava se view kyseiselle moduulille. Objektilla olisi seuraava syntaksi: v:moduleName Verilogissa tai v:library.moduleName VHDL:ssä, jossa sinulla voi olla useita kirjastoja.
Kirjoita objektin nimi Objekti-sarakkeeseen. Jos et tiedä
nimi, käytä Etsi-komentoa tai Objektisuodatin-saraketta. Varmista, että kirjoitat objektin oikean etuliitteen sinne, missä sitä tarvitaan. esimample, asettaaksesi määritteen a:lle view, sinun on lisättävä v:-etuliite moduulin tai entiteetin nimeen. VHDL:lle sinun on ehkä määritettävä kirjasto ja moduulin nimi.
4. Jos määritit objektin ensin, voit nyt määrittää määritteen. Luettelossa näkyvät vain valitsemasi objektityypin kelvolliset attribuutit. Määritä attribuutti pitämällä hiiren painiketta painettuna Attribuutti-sarakkeessa ja valitsemalla määrite luettelosta.

Jos valitsit kohteen ensin, käytettävissä olevat vaihtoehdot määräytyvät valitun objektin ja käyttämäsi tekniikan mukaan. Jos valitsit määritteen ensin, käytettävissä olevat vaihtoehdot määräytyvät tekniikan mukaan.
Kun valitset määritteen, SCOPE-ikkuna kertoo, minkä tyyppinen arvo sinun on annettava kyseiselle attribuutille, ja antaa lyhyen kuvauksen määritteestä. Jos valitsit määritteen ensin, muista palata takaisin ja määrittää objekti.
5. Täytä arvo. Pidä hiiren painiketta painettuna Arvo-sarakkeessa ja valitse luettelosta. Voit myös kirjoittaa arvon.

Synplify Pro for Microsemi Edition -käyttöopas lokakuuta 2014

Luku 4: Logic Sy:n määrittäminen

Asiakirjat / Resurssit

SYnOPSYS FPGA Synthesis Synplify Pro Microsemi Editionille [pdfKäyttöopas
FPGA Synthesis Synplify Pro Microsemi Editionille, Synthesis Synplify Pro Microsemi Editionille, Synplify Pro Microsemi Editionille, Pro Microsemi Editionille, Microsemi Edition, Edition

Viitteet

Käyttöopas

SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition -käyttöopas

FPGA Synthesis Synplify Pro Microsemi Editionille

Tekniset tiedot

Tuotetiedot

Tuotteen käyttöohjeet

Luku 1: Johdanto

Asiakirjan laajuus

Aloitus

Käyttöliittymä ohiview

Luku 2: FPGA-synteesisuunnitteluvirrat

Luku 3: Syötteen valmistelu

FAQ

K: Voinko tehdä kopioita asiakirjoista?

K: Kuinka käynnistän ohjelmiston?

K: Mikä on tämän käyttöoppaan kohdeyleisö?

Asiakirjat / Resurssit

Viitteet

Jätä kommentti

Peruuta vastaus